(57)【要約】【課題】  入力信号が差動増幅器の入力Ｄレンジに制限されることがないようにした映像信号処理回路及びその制御方法を提供する。【解決手段】  撮像素子からのフィードスルーレベルとデータレベルとの差を出力しリセットノイズを除去する映像信号処理回路において、フィードスルーレベルとデータレベルの一方を極性を逆にサンプリングする第１の容量回路とその他方をそのままサンプリングする第２の容量回路の出力の差分を電荷状態で演算する第１の減算ブロックと、同様の構成の第２の減算ブロックとを入力端子と差動増幅器の負入力端子との間に並列に接続し、前記差動増幅器の負入力端子と出力端子との間に並列接続のリセットスイッチと帰還容量を接続し、前記差動増幅器の正入力端子には第１の参照電圧を接続し、前記第１の減算ブロックと第２の減算ブロックとを交互に動作させて減算した電荷信号を前記差動増幅器で増幅して出力するように構成する。【選択図】        図  １
2005244266.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子からの入力信号を受けてフィードスルーレベルとデータレベルとの差を出力しリセットノイズを除去する映像信号処理回路において、フィードスルーレベルとデータレベルの一方を極性を逆にサンプリングする第１の容量回路とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第２の容量回路とからなり、前記第１及び第２の容量回路の出力の差分を電荷状態で演算するように構成された第１の減算ブロックと、フィードスルーレベルとデータレベルの一方を極性を逆にサンプリングする第３の容量回路とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第４の容量回路とからなり、前記第３及び第４の容量回路の出力の差分を電荷状態で演算するように構成された第２の減算ブロックとを撮像素子からの入力端子と差動増幅器の負入力端子との間に並列に接続し、前記差動増幅器の負入力端子と出力端子との間に並列に接続されたリセットスイッチと帰還容量を接続し、前記差動増幅器の正入力端子には第１の参照電圧を接続し、前記第１の減算ブロックと第２の減算ブロックとを交互に動作させて減算した電荷信号を前記差動増幅器で増幅して出力するように構成したことを特徴とする映像信号処理回路。
【請求項２】
前記第１の減算ブロックの第１の容量回路は、第１の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第１の蓄積容量の他端を前記差動増幅器の負入力端子又は第１の参照電圧に接続するように構成し、前記第２の減算ブロックの第３の容量回路は、第３の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第３の蓄積容量の他端を前記差動増幅器の負入力端子又は第１の参照電圧に接続するように構成したことを特徴とする請求項１に係る映像信号処理回路。
【請求項３】
前記請求項２に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第１の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第１の蓄積容量の他端に前記第１の参照電圧を接続し、前記第３の蓄積容量の一端に前記第１の参照電圧を接続し、前記第３の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第１の蓄積容量の一端に前記第１の参照電圧を接続し、前記第１の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第３の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第３の蓄積容量の他端に前記第１の参照電圧を接続するように制御することを特徴とする映像信号処理回路の制御方法。
【請求項４】
前記第１の減算ブロックの第２の容量回路は、第２の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第２の蓄積容量の他端を第１の参照電圧に接続するように構成し、前記第２の減算ブロックの第４の容量回路は、第４の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第４の蓄積容量の他端を前記第１の参照電圧に接続するように構成したことを特徴とする請求項１に係る映像信号処理回路。
【請求項５】
前記請求項４に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第２の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第２の蓄積容量の他端に前記第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第４の蓄積容量の他端に前記第１の参照電圧を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第２の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第２の蓄積容量の他端に第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第４の蓄積容量の他端に第１の参照電圧を接続するように制御することを特徴とする映像信号処理回路の制御方法。
【請求項６】
前記第１及び第２の減算ブロックは、フィードスルーレベルとデータレベルのサンプリングの際には第２の参照電圧を、差分演算の際には前記第１の参照電圧を、前記第１乃至第４の容量回路の基準電圧として使用するように構成し、且つ前記第２の参照電圧をフィードスルーレベルとデータレベルとの間の値になるように設定したことを特徴とする請求項１に係る映像信号処理回路。
【請求項７】
前記第１の減算ブロックの第１の容量回路は、第１の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第１の蓄積容量の他端を前記差動増幅器の負入力端子又は前記第２の参照電圧に接続するように構成し、前記第２の減算ブロックの第３の容量回路は、第３の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第３の蓄積容量の他端を前記差動増幅器の負入力端子又は第２の参照電圧に接続するように構成したことを特徴とする請求項６に係る映像信号処理回路。
【請求項８】
前記請求項７に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第１の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第１の蓄積容量の他端に前記第２の参照電圧を接続し、前記第３の蓄積容量の一端に前記第１の参照電圧を接続し、前記第３の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第１の蓄積容量の一端に前記第１の参照電圧を接続し、前記第１の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第３の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第３の蓄積容量の他端に前記第２の参照電圧を接続するように制御することを特徴とする映像信号処理回路の制御方法。
【請求項９】
前記第１の減算ブロックの前記第２の容量回路は、第２の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第２の蓄積容量の他端を前記第１の参照電圧又は前記第２の参照電圧に接続するように構成し、前記第２の減算ブロックの前記第４の容量回路は、第４の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第４の蓄積容量の他端を前記第１の参照電圧又は前記第２の参照電圧に接続するように構成したことを特徴とする請求項６に係る映像信号処理回路。
【請求項１０】
前記請求項９に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第２の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第２の蓄積容量の他端に前記第２の参照電圧を接続し、前記第４の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第４の蓄積容量の他端に前記第１の参照電圧を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第２の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第２の蓄積容量の他端に第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第４の蓄積容量の他端に第２の参照電圧を接続するように制御することを特徴とする映像信号処理回路の制御方法。
【請求項１１】
前記帰還容量を可変容量にしたことを特徴とする請求項１，２，４，６，７及び９のいずれか１項に係る映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、撮像素子からの出力信号を処理する映像信号処理回路及びその制御方法に関する。
【背景技術】
【０００２】
従来より、映像信号処理回路を使用して、固体撮像素子などの撮像素子からのアナログ画像出力信号中に含まれるリセットノイズなどの雑音を除去する方法が知られている。例えば、特開平２−１５４３９５号公報には、映像信号処理回路として図６に示すような構成のものが開示されている。この図６に示される映像信号処理回路は、第１のバッファ回路100 と、第１のスイッチ101 と第２のバッファ回路102 と第１の蓄積容量103 で構成される第１のサンプルホールド回路112 と、第３のバッファ回路104 と、第２のスイッチ105 と第４のバッファ回路106 と第２の蓄積容量107 で構成される第２のサンプルホールド回路113 と、第３のスイッチ108 と第５のバッファ回路109 と第３の蓄積容量110 で構成される第３のサンプルホールド回路114 と、選択スイッチ115 と、参照電圧116 と、差動増幅器111 とで構成されている。
【０００３】
そして、入力信号Ｖinは前記第１のバッファ回路100 を経由して前記第１のサンプルホールド回路112 に入力されると共に、前記第３のバッファ回路104 を経由して前記第２のサンプルホールド回路113 に入力されるように接続され、前記第２のサンプルホールド回路113 の出力は、前記第３のサンプルホールド回路114 に入力されるように接続されている。また、前記第１のサンプルホールド回路112 の出力は、前記差動増幅器111 の正入力に接続され、前記第３のサンプルホールド回路114 の出力は、前記選択スイッチ115 の一方の入力に接続されている。そして、前記選択スイッチ115 の他方の入力には参照電圧116 が接続され、前記選択スイッチ115 の出力は前記差動増幅器111 の負入力に接続され、前記選択スイッチ115 は前記サンプルホールド回路114 と参照電圧116 を選択するように構成されている。
【０００４】
次に、このように構成されている映像信号処理回路の動作について、図７に示す信号波形図を使用して説明する。なお、参照電圧116 については、映像信号処理回路としての動作には不要であるので、説明を割愛する。図７に示すように、フィードスルー期間ではＣＬＫ１がＨになり、第２のスイッチ105 がＯＮして、第２の蓄積容量107 にフィードスルー電位が蓄積される。次に、信号期間ではＣＬＫ２がＨになり、第１のスイッチ101 と第３のスイッチ108 がＯＮして、第１の蓄積容量103 に信号電位が、第３の蓄積容量110 には第４のバッファ回路106 から出力されるフィードスルー電位が蓄積され、それぞれ差動増幅器111 に入力されて、データ電位からフィードスルー電位を減算した信号が出力される。
【特許文献１】特開平２−１５４３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図６に示した従来例においては、撮像素子からの入力信号Ｖinの値がそのままサンプルホールドされて差動増幅器111 に入力されるので、入力信号Ｖinが差動増幅器111 の入力Ｄレンジより大きい場合は、映像信号処理回路として機能しないという問題があった。
【０００６】
本発明は、従来提案されている映像信号処理回路における上記問題点を解消するためになされたもので、入力信号Ｖinが差動増幅器の入力Ｄレンジに制限されることがない映像信号処理回路及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記問題点を解決するため、請求項１に係る発明は、撮像素子からの入力信号を受けてフィードスルーレベルとデータレベルとの差を出力しリセットノイズを除去する映像信号処理回路において、フィードスルーレベルとデータレベルの一方を極性を逆にサンプリングする第１の容量回路とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第２の容量回路とからなり、前記第１及び第２の容量回路の出力の差分を電荷状態で演算するように構成された第１の減算ブロックと、フィードスルーレベルとデータレベルの一方を極性を逆にサンプリングする第３の容量回路とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第４の容量回路とからなり、前記第３及び第４の容量回路の出力の差分を電荷状態で演算するように構成された第２の減算ブロックとを撮像素子からの入力端子と差動増幅器の負入力端子との間に並列に接続し、前記差動増幅器の負入力端子と出力端子との間に並列に接続されたリセットスイッチと帰還容量を接続し、前記差動増幅器の正入力端子には第１の参照電圧を接続し、前記第１の減算ブロックと第２の減算ブロックとを交互に動作させて減算した電荷信号を前記差動増幅器で増幅して増幅して出力するように構成したことを特徴とするものである。
【０００８】
請求項２に係る発明は、請求項１に係る映像信号処理回路において、前記第１の減算ブロックの第１の容量回路は、第１の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第１の蓄積容量の他端を前記差動増幅器の負入力端子又は第１の参照電圧に接続するように構成し、前記第２の減算ブロックの第３の容量回路は、第３の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第３の蓄積容量の他端を前記差動増幅器の負入力端子又は第１の参照電圧に接続するように構成したことを特徴とするものである。
【０００９】
請求項３に係る発明は、請求項２に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第１の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第１の蓄積容量の他端に前記第１の参照電圧を接続し、前記第３の蓄積容量の一端に前記第１の参照電圧を接続し、前記第３の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第１の蓄積容量の一端に前記第１の参照電圧を接続し、前記第１の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第３の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第３の蓄積容量の他端に前記第１の参照電圧を接続するように制御することを特徴とするものである。
【００１０】
請求項４に係る発明は、請求項１に係る映像信号処理回路において、前記第１の減算ブロックの第２の容量回路は、第２の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第２の蓄積容量の他端を第１の参照電圧に接続するように構成し、前記第２の減算ブロックの第４の容量回路は、第４の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第４の蓄積容量の他端を前記第１の参照電圧に接続するように構成したことを特徴とするものである。
【００１１】
請求項５に係る発明は、請求項４に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第２の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第２の蓄積容量の他端に前記第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第４の蓄積容量の他端に前記第１の参照電圧を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第２の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第２の蓄積容量の他端に第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第４の蓄積容量の他端に第１の参照電圧を接続するように制御することを特徴とするものである。
【００１２】
請求項６に係る発明は、請求項１に係る映像信号処理回路において、前記第１及び第２の減算ブロックは、フィードスルーレベルとデータレベルのサンプリングの際には第２の参照電圧を、差分演算の際には前記第１の参照電圧を、前記第１乃至第４の容量回路の基準電圧として使用するように構成し、且つ前記第２の参照電圧をフィードスルーレベルとデータレベルとの間の値になるように設定したことを特徴とするものである。
【００１３】
請求項７に係る発明は、請求項６に係る映像信号処理回路において、前記第１の減算ブロックの第１の容量回路は、第１の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第１の蓄積容量の他端を前記差動増幅器の負入力端子又は前記第２の参照電圧に接続するように構成し、前記第２の減算ブロックの第３の容量回路は、第３の蓄積容量の一端を前記撮像素子からの入力端子又は前記第１の参照電圧に接続し、第３の蓄積容量の他端を前記差動増幅器の負入力端子又は第２の参照電圧に接続するように構成したことを特徴とするものである。
【００１４】
請求項８に係る発明は、請求項７に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第１の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第１の蓄積容量の他端に前記第２の参照電圧を接続し、前記第３の蓄積容量の一端に前記第１の参照電圧を接続し、前記第３の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第１の蓄積容量の一端に前記第１の参照電圧を接続し、前記第１の蓄積容量の他端に前記差動増幅器の負入力端子を接続し、前記第３の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第３の蓄積容量の他端に前記第２の参照電圧を接続するように制御することを特徴とするものである。
【００１５】
請求項９に係る発明は、請求項６に係る映像信号処理回路において、前記第１の減算ブロックの前記第２の容量回路は、第２の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第２の蓄積容量の他端を前記第１の参照電圧又は前記第２の参照電圧に接続するように構成し、前記第２の減算ブロックの前記第４の容量回路は、第４の蓄積容量の一端を前記撮像素子からの入力端子又は前記差動増幅器の負入力端子に接続し、第４の蓄積容量の他端を前記第１の参照電圧又は前記第２の参照電圧に接続するように構成したことを特徴とするものである。
【００１６】
請求項10に係る発明は、請求項９に係る映像信号処理回路の制御方法において、前記第１の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングし、前記第２の減算ブロックが差分演算をする際には、前記第２の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第２の蓄積容量の他端に前記第２の参照電圧を接続し、前記第４の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第４の蓄積容量の他端に前記第１の参照電圧を接続し、前記第１の減算ブロックが差分演算を行い、前記第２の減算ブロックがフィードスルーレベル及びデータレベルをサンプリングをする際には、前記第２の蓄積容量の一端に前記差動増幅器の負入力端子を接続し、前記第２の蓄積容量の他端に第１の参照電圧を接続し、前記第４の蓄積容量の一端に前記撮像素子からの入力端子を接続し、前記第４の蓄積容量の他端に第２の参照電圧を接続するように制御することを特徴とするものである。
【００１７】
請求項11に係る発明は１，２，４，６，７及び９のいずれか１項に係る映像信号処理回路において、前記帰還容量を可変容量にしたことを特徴とするものである。
【発明の効果】
【００１８】
請求項１，２及び４に係る発明によれば、電荷状態で減算されたデータ成分のみが差動増幅器へ入力されるので、入力信号ＶinのＤレンジを第１，第２，第３，第４の各容量回路が動作する範囲まで広げることが可能となる。また請求項３及び５に係る発明によれば、入力信号のＤレンジを各容量回路が動作する範囲まで広げることが可能な映像信号処理回路の制御方法を実現することができる。また請求項６，７及び９に係る発明によれば、請求項１に係る発明の効果に加えて、フィードスルーレベルとデータレベルをサンプリングする際に、蓄積容量に加わる電位差を小さくすることができるので、サンプリング時間を短くすることができ、動作周波数の高速化を図ることができる。また請求項８及び10に係る発明によれば、入力信号のＤレンジを各容量回路が動作する範囲まで広げることが可能で、サンプリング時間を短縮し動作周波数の高速化を図ることができる映像信号処理回路の制御方法を実現することができる。また請求項11に係る発明によれば、請求項１及び６に係る発明の効果に加えて、ゲインを自由に設定することができるので、ＰＧＡ回路の役割をかねることができ、回路規模の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００２０】
図１は、本発明に係る映像信号処理回路の実施例１の構成を示す概略ブロック図であり、この実施例は請求項１に係る映像信号処理回路に対応している。図１に示す映像信号処理回路は、フィードスルーレベルとデータレベルの一方の極性を逆にサンプリングする第１の容量回路３とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第２の容量回路４とからなり、第１及び第２の容量回路３，４の出力の差分を電荷状態で演算するように構成された第１の減算ブロック１と、フィードスルーレベルとデータレベルの一方の極性を逆にサンプリングする第３の容量回路５とフィードスルーレベルとデータレベルの他方をそのままサンプリングする第４の容量回路６とからなり、第３及び第４の容量回路５，６の出力の差分を電荷状態で演算するように構成された第２の減算ブロック２とを、撮像素子（図示せず）からの入力端子と差動増幅器７の負入力端子との間に並列に接続している。そして、前記差動増幅器７の負入力端子と出力端子との間に並列に接続されたリセットスイッチ９と帰還容量（Ｃf ）８を接続し、前記差動増幅器７の正入力端子には第１の参照電圧（Ｖref1）20を接続し、前記第１及び第２の減算ブロック１，２を交互に動作させて、減算した電荷信号を前記差動増幅器７で増幅して出力するように構成されている。
【００２１】
次に、図１に示した映像信号処理回路の動作を、図４の信号波形図の一部を用いて説明する。まず、上記のように構成された映像信号処理回路には、図４に示すような入力信号Ｖinが入力される。Ｎ番目の入力を例に説明し、フィードスルーレベルは第１及び第３の容量回路３，５でサンプリングするものとする。Ｎ番目の入力のときは、第１の減算回路１が入力信号Ｖinをサンプリングすると、まず、Ｎ−１番目からＮ番目への切り替わりの際に、リセットスイッチ９がＯＮして、帰還容量８を初期化（電荷Ｑ＝０）する。そして、フィードスルーレベルは第１の容量回路３にサンプリングされる。このとき、第１の容量回路３に電荷Ｑ１(N) が保持される。次に、データレベルは第２の容量回路４にサンプリングされ、このとき、第２の容量回路４に電荷Ｑ２(N) が保持される。また、フィードスルーレベル及びデータレベルに対応する電荷Ｑ１(N) ，Ｑ２(N) をサンプリングしている間、Ｎ−１番目に第３の容量回路５で保持したフィードスルーレベルに対応する電荷Ｑ１(N-1) と第４の容量回路６で保持したデータレベルに対応する電荷Ｑ２(N-1) とで、差分演算が行われており、フィードスルーレベルに対応する電荷Ｑ１(N-1) は極性が反転して出力されるので、Ｑ２(N-1) −Ｑ１(N-1) なる電荷が帰還容量（Ｃf ）８に流れることになる。帰還容量（Ｃf ）８の初期電荷は、リセットスイッチ９によりＱ＝０となっているので、
Ｑ２(N-1) −Ｑ１(N-1) ＝Ｃf （Ｖout (N) −Ｖref1）    ・・・・・・・（１）
となり、出力Ｖout (N) は、
Ｖout (N) ＝（Ｑ２(N-1) −Ｑ１(N-1) ）／Ｃf ＋Ｖref1    ・・・・・・（２）
のようになり、電荷状態でフィードスルーレベルとデータレベルが差分演算された後、増幅されて出力されることとなる。
【００２２】
Ｎ番目で信号のサンプリングとＮ−１番目の差分演算をした後は、再びリセットスイッチ９をＯＮして帰還容量８をリセットする。そして、Ｎ＋１番目では、今度は第３の容量回路５でフィードスルーレベルをサンプリングし、Ｑ１(N+1) なる電荷を保持し、第４の容量回路６でデータレベルをサンプリングし、Ｑ１(N+1) なる電荷を保持する。そして、第３，第４の容量回路５，６でサンプリングしている間、今度はＮ番目にサンプリングした電荷を差分演算することになり、このときの出力はＮ番目のときと同様に、
Ｖout (N+1) ＝（Ｑ２(N) −Ｑ１(N) ）／Ｃf ＋Ｖref1    ・・・・・・・（３）
となる。
【００２３】
図１に示した実施例１に係る映像信号処理回路は、上述したように動作することで、フィードスルーレベルとデータレベルの差分を取ることができる。そして、電荷状態で減算した結果が差動増幅器７に入力されるので、入力信号ＶinのＤレンジを第１，第２，第３，第４の容量回路３，４，５，６が動作できる範囲まで広げることが可能となるという利点が得られる。なお、この実施例では、第１及び第３の容量回路３，５でフィードスルーレベルをサンプリングする場合を説明したが、第２及び第４の容量回路４，６でフィードスルーレベルをサンプリングする場合でも同様の効果を得ることができる。この場合は、第２及び第４の容量回路４，６にＱ２としてフィードスルーレベル、第１及び第３の容量回路３，５にＱ１としてデータレベルがサンプリングされることになり、第１及び第３の容量回路３，５でフィードスルーレベルをサンプリングする場合とは、極性が逆になることになる。
【００２４】
図２は、本発明の実施例２を示す回路構成図であり、この実施例２は請求項２乃至５に係る映像信号処理回路に対応している。本実施例は、図１に示した実施例１に係る映像信号処理回路における第１〜第４の容量回路の具体的構成を示すものであり、図１に示した実施例１と同一あるいは対応する構成要素には同一符号を付して示している。この実施例においては、第１の減算ブロック１の第１の容量回路３は、第１の蓄積容量（Ｃr1）18の一端を第１のスイッチ（ＳＷ１）10を経由して撮像素子からの入力端子に接続すると共に、第５のスイッチ（ＳＷ５）14を経由して前記第１の参照電圧（Ｖref1）20に接続し、第１の蓄積容量18の他端を第３のスイッチ（ＳＷ３）12を経由して前記差動増幅器７の負入力端子（共通接続点Ａ）に接続すると共に、第６のスイッチ（ＳＷ６）15を経由して第１の参照電圧20に接続されるように構成されている。前記第１の減算ブロック１の第２の容量回路４は、第２の蓄積容量（Ｃd1）19の一端を第２のスイッチ（ＳＷ２）11を経由して前記撮像素子からの入力端子に接続すると共に、第４のスイッチ（ＳＷ４）13を経由して前記差動増幅器７の負入力端子に接続し、第２の蓄積容量19の他端を第１の参照電圧20に接続するように構成している。
【００２５】
また、第２の減算ブロック２の第３の容量回路５は、第３の蓄積容量（Ｃr2）30の一端を第10のスイッチ（ＳＷ10）22を経由して前記撮像素子からの入力端子に接続すると共に、第14のスイッチ（ＳＷ14）26を経由して前記第１の参照電圧20に接続し、第３の蓄積容量30の他端を第12のスイッチ（ＳＷ12）24を経由して前記差動増幅器７の負入力端子に接続する共に、第15のスイッチ（ＳＷ15）27を経由して第１の参照電圧20に接続されるように構成している。前記第２の減算ブロック２の第４の容量回路６は、第４の蓄積容量（Ｃd2）31の一端を第11のスイッチ（ＳＷ11）23を経由して前記撮像素子からの入力端子に接続すると共に、第13のスイッチ（ＳＷ13）25を経由して前記差動増幅器７の負入力端子に接続し、第４の蓄積容量31の他端を前記第１の参照電圧20に接続するように構成している。
【００２６】
次に、図２に示した実施例２の動作を、図４の信号波形図に基づいて説明する。図２に示した実施例２に係る映像信号処理回路には、図４に示すような入力信号Ｖinが入力される。そして、クロック信号ＣＬＫ１は第９のスイッチ９を、クロック信号ＣＬＫ２は第１及び第６のスイッチ10，15を、クロック信号ＣＬＫ３は第２のスイッチ11を、クロック信号ＣＬＫ４は第３，第４及び第５のスイッチ12，13，14を、クロック信号ＣＬＫ５は第10及び第15のスイッチ22，27を、クロック信号ＣＬＫ６は第11のスイッチ23を、クロック信号ＣＬＫ７は第12，第13及び第14のスイッチ24，25，26をそれぞれ制御し、各クロック信号ＣＬＫがＨのときに各スイッチはＯＮするものとする。なお、各クロック信号ＣＬＫは図示しない制御部より送出されるようになっている。
【００２７】
実施例１と同じように、Ｎ番目の入力を例に説明し、フィードスルーレベルは第１及び第３の容量回路３，５でサンプリングするものとする。Ｎ−１番目のデータレベルが終った直後にＣＬＫ１がＨになり、第９のスイッチ９がＯＮする。これにより、差動増幅器７はボルテージフォロアとして動作するので、帰還容量８の両端は同電位となり、電荷がリセットされる。そして、Ｎ番目のフィードスルーレベルＶr (N) は、ＣＬＫ２がＨとなり、第１及び第６のスイッチ10，15がＯＮして、第１の蓄積容量（Ｃr1）18にサンプリングされる。このとき、保持している電荷Ｑ１(N) は、
Ｑ１(N) ＝（Ｖr (N) −Ｖref1）Ｃr1    ・・・・・・・・・・・（４）
となる。
【００２８】
次に、データレベルＶd (N) は、ＣＬＫ３がＨとなり、第２のスイッチ11がＯＮして、第２の蓄積容量（Ｃd1）19にサンプリングされる。このとき、保持している電荷Ｑ２(N) は、
Ｑ２(N) ＝（Ｖd (N) −Ｖref1）Ｃd1    ・・・・・・・・・・・（５）
となる。また、フィードスルーレベル及びデータレベルに対応する電荷Ｑ１(N) ，Ｑ２(N) をサンプリングしている間、ＣＬＫ７がＨとなり、第12，第13及び第14のスイッチ24，25，26がＯＮする。Ａ点（差動増幅器７の負入力端子）の電位は、差動増幅器７の仮想接地によりＶref1であるので、第３及び第４の蓄積容量（Ｃr2，Ｃd2）30，31の両端の電位が等しくなり、保持していた電荷は全てＡ点を経由して帰還容量８に流れ込むことになる。このとき、Ａ点には第３の蓄積容量（Ｃr2）30の他端と第４の蓄積容量（Ｃd2）31の一端が接続されているので、第３の蓄積容量（Ｃr2）30が保持していたＱ１(N-1) のみ極性が反転されて出力されることになる。よって、帰還容量（Ｃf ）８には、Ｑ２(N-1) −Ｑ１(N-1) なる電荷が流れ込むことになる。Ｑ１(N-1) ，Ｑ２(N-1) は式（４），（５）と同様に、
Ｑ１(N-1) （Ｖr (N-1) −Ｖref1）Ｃr2    ・・・・・・・・・・（６）
Ｑ２(N-1) （Ｖd (N-1) −Ｖref1）Ｃd2    ・・・・・・・・・・（７）
となる。ここで、Ｃr2＝Ｃd2＝Ｃs として、式（６），（７）を式（２）に代入すると、    Ｖout (N) ＝（Ｑ２(N-1) −Ｑ１(N-1) ）／Ｃf ＋Ｖref1
＝Ｃs ／Ｃf ・（Ｖd (N-1) −Ｖr (N-1) ）＋Ｖref1  ・・・・（８）
となり、データレベルとフィードスルーレベルの差分を増幅した値が出力される。
【００２９】
その後、再びＣＬＫ１がＨになり第９のスイッチ９をリセットした後、Ｎ＋１番目では先のＮ番目とは逆に、Ｎ＋１番目のフィードスルーレベルＶr (N+1) は、ＣＬＫ５がＨとなり、第10及び第15のスイッチ22，27がＯＮして、第３の蓄積容量（Ｃr2）30にサンプリングされる。このとき、保持している電荷Ｑ１(N+1) は、
Ｑ１(N+1) ＝（Ｖr (N+1) −Ｖref1）Ｃr2    ・・・・・・・・・（９）
となる。次に、データレベルＶd (N+1) は、ＣＬＫ６がＨとなり、第11のスイッチ23がＯＮして、第４の蓄積容量（Ｃd2）31にサンプリングされる。このとき、保持している電荷Ｑ２(N+1) は、
Ｑ２(N+1) ＝（Ｖｄ(N+1) −Ｖref1）Ｃd2    ・・・・・・・・・（10）
となる。
【００３０】
また、第３及び第４の蓄積容量30，31でフィードスルーレベル及びデータレベルに対応する電荷Ｑ１(N+1) ，Ｑ２(N+1) をサンプリングしている間、ＣＬＫ４がＨとなり、第３，第４及び第５のスイッチ12，13，14がＯＮする。Ｎ番目のときと同様に、Ａ点の電位は差動増幅器７の仮想接地によりＶref1であるので、第１及び第２の蓄積容量（Ｃr1，Ｃd1）18，19の両端の電位が等しくなり、保持していた電荷は全てＡ点を経由して帰還容量（Ｃf ）８に流れ込むことになる。このとき、Ａ点には第１の蓄積容量（Ｃr1）18の他端と第２の蓄積容量（Ｃd1）19の一端が接続されているので、第１の蓄積容量（Ｃr1）18が保持していたＱ１(N) のみ極性が反転されて出力されることになる。よって、帰還容量（Ｃf ）８には、Ｑ２(N) −Ｑ１(N) なる電荷が流れ込むことになる。ここで、Ｃr2＝Ｃd2＝Ｃs として、式（４），（５）を式（３）に代入すると
Ｖout (N+1) ＝（Ｑ２(N) −Ｑ１(N) ）／Ｃf ＋Ｖref1
＝Ｃs ／Ｃf ・（Ｖd (N) −Ｖr (N) ）＋Ｖref1  ・・・・・（11）
となり、データレベルとフィードスルーレベルの差分を増幅した値が出力される。
【００３１】
このように、本実施例に係る映像信号処理回路も、実施例１と同様に電荷状態で減算した結果を差動増幅器７に入力するようにしたことで、入力信号ＶinのＤレンジを第１，第２，第３及び第４の容量回路３，４，５，６が動作できる範囲、つまり各スイッチが動作する範囲まで広げることが可能となる。なお、本実施例の説明では、第１及び第３の容量回路３，５でフィードスルーレベルをサンプリングする場合を説明したが、第２及び第４の容量回路４，６でフィードスルーレベルをサンプリングする場合では、式（８），（11）は、
Ｖout (N) ＝−Ｃs ／Ｃf ・（Ｖd (N-1) −Ｖr (N-1) ）＋Ｖref1  ・・・（12）
Ｖout (N+1) ＝−Ｃs ／Ｃf ・（Ｖd (N) −Ｖr (N) ）＋Ｖref1    ・・・（13）
となり、極性が変わるだけでその効果に変わりがないことがわかる。
【００３２】
図３は、本発明の実施例３を示す回路構成図であり、図２に示した実施例２に係る映像信号処理回路と同一又は対応する構成要素には同一符号を付して示している。本実施例は、請求項６乃至10に係る映像信号処理回路に対応している。本実施例の特徴は、図２に示した実施例２の映像信号処理回路における前記第１の蓄積容量（Ｃr1）18の他端を第３のスイッチ12を経由して前記差動増幅器７の負入力端子に接続すると共に、第６のスイッチ15を経由して第２の参照電圧（Ｖref2）21に接続されるように構成し、また前記第２の蓄積容量（Ｃd1）19の他端を第７のスイッチ（ＳＷ７）16を経由して前記第１の参照電圧（Ｖref1）20に接続すると共に、第８のスイッチ（ＳＷ８）17を経由して前記第２の参照電圧（Ｖref2）21に接続するように構成している点である。更に、同様に前記第３の蓄積容量（Ｃr2）30の他端を第12のスイッチ24を経由して前記差動増幅器７の負入力端子に接続すると共に、第15のスイッチ27を経由して第２の参照電圧（Ｖref2）21に接続されるように構成し、また前記第４の蓄積容量（Ｃd2）31の他端を第16のスイッチ（ＳＷ16）28を経由して前記第１の参照電圧（Ｖref1）20に接続すると共に、第17のスイッチ（ＳＷ17）29を経由して前記第２の参照電圧（Ｖref2）21に接続するように構成し、且つ前記第２の参照電圧（Ｖref2）21がフィードスルーレベルとデータレベルとの間の値になるように設定されている。
【００３３】
次に、図３に示した実施例３の動作を同じく図４の信号波形図を参照しながら説明する。なお、実施例２と同じ動作をする素子の動作説明は省略する。第７のスイッチ16はＣＬＫ４で、第８のスイッチ17はＣＬＫ３で、第16のスイッチ28はＣＬＫ７で、第17のスイッチ29はＣＬＫ６でそれぞれ制御され、ＣＬＫがＨのときにＯＮするものとする。実施例２と同じように、Ｎ番目の入力を例に説明し、フィードスルーレベルは第１及び第３の容量回路３，５でサンプリングするものとする。
【００３４】
本実施例では、フィードスルーレベルＶr (N) をサンプリングする際は、第１のスイッチ10と第６のスイッチ15がＯＮするので、第１の蓄積容量（Ｃr1）18に保持される電荷Ｑ１(N) は、
Ｑ１(N) ＝（Ｖr (N) −Ｖref2）Ｃr1    ・・・・・・・・・・・（14）
となり、データレベルＶd (N) をサンプリングする際は、第２のスイッチ11と第８のスイッチ17がＯＮするので、第２の蓄積容量（Ｃd1）19に保持される電荷Ｑ２(N) は、
Ｑ２(N) ＝（Ｖd (N) −Ｖref2）Ｃd1    ・・・・・・・・・・・（15）
となる。フィードスルーレベル及びデータレベルに対応する電荷Ｑ１(N) ，Ｑ２(N) をサンプリングしている間、ＣＬＫ７がＨとなり、第12，第13，第14及び第16のスイッチ24，25，26，28がＯＮする。Ａ点の電位は差動増幅器７の仮想接地によりＶref1であるので、第３及び第４の蓄積容量（Ｃr2，Ｃd2）30，31の両端の電位が等しくなり、保持していた電荷は全てＡ点を経由して帰還容量（Ｃf ）８に流れ込むことになる。このとき、Ａ点には第３の蓄積容量30の他端と第４の蓄積容量31の一端が接続されているので、第３の蓄積容量30に保持していた電荷Ｑ１(N-1) のみ極性が反転されて出力されることになる。よって、帰還容量８には、Ｑ２(N-1) −Ｑ１(N-1) なる電荷が流れ込むことになる。Ｑ１(N-1) ，Ｑ２(N-1) は式（14），（15）と同様に、
Ｑ１(N-1) ＝（Ｖr (N-1) −Ｖref2）Ｃr2    ・・・・・・・・・（16）
Ｑ２(N-1) ＝（Ｖd (N-1) −Ｖref2）Ｃd2    ・・・・・・・・・（17）
となる。ここで、Ｃr2＝Ｃd2＝Ｃs として、式（16），（17）を式（２）に代入すると、    Ｖout (N) ＝（Ｑ２(N-1) −Ｑ１(N-1) ）／Ｃf ＋Ｖref1
＝Ｃs ／Ｃf ・（Ｖd (N-1) −Ｖr (N-1) ）＋Ｖref1  ・・・・（18）
となり、データレベルとフィードスルーレベルの差分を増幅した値が出力される。
【００３５】
その後、再びＣＬＫ１がＨになり、第９のスイッチ９をリセットした後、Ｎ＋１番目では先のＮ番目とは逆にＮ＋１番目のフィードスルーレベルＶr (N+1) は、ＣＬＫ５がＨとなり、第10及び第15のスイッチ22，27がＯＮして、第３の蓄積容量（Ｃr2）30にサンプリングされる。このとき、保持している電荷Ｑ１(N+1) は、
Ｑ１(N+1) ＝（Ｖr (N+1) −Ｖref2）Ｃr2    ・・・・・・・・・（19）
となる。
【００３６】
次に、データレベルＶd (N+1) は、ＣＬＫ６がＨとなり、第11及び第17のスイッチ23，29がＯＮして、第４の蓄積容量（Ｃd2）31にサンプリングされる。このとき、保持している電荷Ｑ２(N+1) は、
Ｑ２(N+1) ＝（Ｖｄ(N+1) −Ｖref2）Ｃd2    ・・・・・・・・・（20）
となる。また、フィードスルーレベル及びデータレベルに対応する電荷Ｑ１(N+1) ，Ｑ２(N+1) をサンプリングしている間、ＣＬＫ４がＨとなり、第３，第４，第５及び第７のスイッチ12，13，14，16がＯＮする。Ｎ番目のときと同様に、Ａ点の電位は差動増幅器７の仮想接地によりＶref1であるので、第１及び第２の蓄積容量18，19の両端の電位が等しくなり、保持していた電荷は全てＡ点を経由して帰還容量（Ｃf ）８に流れ込むことになる。このとき、Ａ点には第１の蓄積容量18の他端と第２の蓄積容量19の一端が接続されているので、第１の蓄積容量18に保持されていた電荷Ｑ１(N) のみ極性が反転されて出力されることになる。よって、帰還容量８には、Ｑ２(N) −Ｑ１(N) なる電荷が流れ込むことになる。ここで、Ｃr2＝Ｃd2＝Ｃs として、式（14），（15）を式（３）に代入すると
Ｖout (N+1) ＝Ｃs ／Ｃf ・（Ｖd (N) −Ｖr (N) ）＋Ｖref1  ・・・・・（21）
となり、データレベルとフィードスルーレベルの差分を増幅した値が出力される。
【００３７】
本実施例でも、式（18) ，（21）に示したように、実施例２と同様の効果を得ることができる。また、本実施例では、それに加えて図３に示すように、撮像素子からの入力信号ＶinをＡ／Ｄコンバータ33によりデジタル値に変換した信号をＣＰＵ32で演算し、フィードスルーレベルの最小値とデータレベルの最大値をＣＰＵ32で算出し、参照電圧が、算出した２つの間になるようにＣＰＵ32で制御し、Ｄ／Ａコンバータ34でアナログ値の参照電圧を生成し、これを第２の参照電圧（Ｖref2）21として用いるように構成している。これにより、サンプリングする際に蓄積容量の両端の電位差が小さくて済み、サンプリング時間を短くすることができるので、動作周波数を高速化できるという効果が得られる。この図３に示した実施例では、ＣＰＵ32でフィードスルーレベルの最小値とデータレベルの最大値を算出し、第２の参照電圧を設定するようにしたものを示したが、フィードスルーレベルの平均値とデータレベルの平均値をそれぞれ算出して第２の参照電圧21を制御するなどの手法を用いてもよいし、他の手段として、ＣＰＵではなくサンプルホールド回路などを使用して設定するようにしても、同様の効果を得ることができる。
【００３８】
なお、図３に示した実施例３の説明では、第１及び第３の容量回路３，５でフィードスルーレベルをサンプリングする場合を説明したが、第２及び第４の容量回路４，６でフィードスルーレベルをサンプリングする場合では、式（18），（21）は、
Ｖout (N) ＝−Ｃs ／Ｃf ・（Ｖd (N-1) −Ｖr (N-1) ）＋Ｖref1  ・・・（22）
Ｖout (N+1) ＝−Ｃs ／Ｃf ・（Ｖd (N) −Ｖr (N) ）＋Ｖref1    ・・・（23）
となり、極性が変わるだけでその効果に変わりがないことがわかる。
【００３９】
図５は、本発明の実施例４の特徴部を示す回路構成図であり、本実施例は請求項11に係る映像信号処理回路に対応している。本実施例の特徴は、先に示した実施例１〜３に係る映像信号処理回路において、前記帰還容量８を可変できるように、複数の容量素子Ｃf1，Ｃf2，Ｃf3と、それに対応するスイッチ８ａ，８ｂ，８ｃとで構成したものである。
【００４０】
次に、図５に示したこの実施例の動作について説明する。前述のように、本実施例は、帰還容量８を構成する３つの容量素子Ｃf1，Ｃf2，Ｃf3を、信号φ１，φ２，φ３によるスイッチ８ａ，８ｂ，８ｃのＯＮ，ＯＦＦ制御により、帰還容量として使用するかどうか切り換えることができるようになっており、この実施例では信号φ１，φ２，φ３がＨのときにスイッチがＯＮするものとする。例えば、信号φ１のみがＨのときは帰還容量として容量素子Ｃf1が使用され、信号φ２とφ３がＨのときは、帰還容量として２つの容量素子Ｃf2とＣf3とが帰還容量として使用されることとなる。これにより、式（２），（３），（８），（11），（12），（13），（18），（21），（22），（23）のＣf の値を自由に変えることができるので、ゲインを自由に設定することができる。一般的に、撮像素子からの信号を処理する映像信号処理回路の次段には、ゲインを調整するＰＧＡ回路（プログラマブル・ゲイン・アンプ) が接続されるが、本実施例の映像信号処理回路ではゲインを自由に変えることができるので、ＰＧＡ回路の役割を兼ねることができ、回路規模の縮小化を図ることができるという効果が得られる。
【００４１】
なお、図５に示した実施例では、可変選択する容量素子が３つの例を示したが、容量素子の数には制限はなく、より多くの容量素子を並列に接続して使用するかどうかを制御し、ゲイン調整を行うこともできることは言うまでもない。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る映像信号処理回路の実施例１の構成を示す概略ブロック図である。
【図２】本発明に係る映像信号処理回路の実施例２の構成を示す回路構成図である。
【図３】本発明に係る映像信号処理回路の実施例３の構成を示す回路構成図である。
【図４】図２及び図３に示した実施例２及び３の動作を説明するための信号波形図である。
【図５】本発明に係る映像信号処理回路の実施例４の特徴部の構成を示す回路構成図である。
【図６】従来の映像信号処理回路の一例を示すブロック構成図である。
【図７】図６に示す従来の映像信号処理回路の動作を説明するための信号波形図である。
【符号の説明】
【００４３】
１  第１の減算プロック
２  第２の減算プロック
３  入力の極性を反転させる第１の容量回路
４  入力の極性を反転させない第２の容量回路
５  入力の極性を反転させる第３の容量回路
６  入力の極性を反転させない第４の容量回路
７  差動増幅器
８  帰還容量
９  リセットスイッチ
10  第１のスイッチ
11  第２のスイッチ
12  第３のスイッチ
13  第４のスイッチ
14  第５のスイッチ
15  第６のスイッチ
16  第７のスイッチ
17  第８のスイッチ
18  第１の蓄積容量
19  第２の蓄積容量
20  第１の参照電圧
21  第２の参照電圧
22  第10のスイッチ
23  第11のスイッチ
24  第12のスイッチ
25  第13のスイッチ
26  第14のスイッチ
27  第15のスイッチ
28  第16のスイッチ
29  第17のスイッチ
30  第３の蓄積容量
31  第４の蓄積容量
32  第２の参照電圧を制御するＣＰＵ
33  Ａ／Ｄコンバータ
34  Ｄ／Ａコンバータ
100   第１のバッファ回路
101   第１のスイッチ
102   第２のバッファ回路
103   第１の蓄積容量
104   第３のバッファ回路
105   第２のスイッチ
106   第４のバッファ回路
107   第２の蓄積容量
108   第３のスイッチ
109   第５のバッファ回路
110   第３の蓄積容量
111   差動増幅器
112   第１のサンプルホールド回路
113   第２のサンプルホールド回路
114   第３のサンプルホールド回路
115   選択スイッチ
116   参照電圧
【図１】
2005244266.tif 000003
【図２】
2005244266.tif 000004
【図３】
2005244266.tif 000005
【図４】
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【図５】
2005244266.tif 000007
【図６】
2005244266.tif 000008
【図７】
2005244266.tif 000009