(57)【要約】【課題】  回路のバラツキ等に起因したグリッチの影響を極力低減可能にする。【解決手段】  入力されたスイッチ制御信号に応じたアナログ信号を生成するＤＡＣ１１と、入力されたコントロールワードＢ０〜Ｂ７をＤＡＣのスイッチ制御信号にデコードするデコード回路１３と、そのＤＡＣ１１から出力されたアナログ信号をサンプルホールドするサンプルホールド回路３０と、当該サンプルホールド回路３０をサンプルホールド状態にするためのストローブ信号の入力タイミングに対して、デコード回路１３へ入力されるコントロールワードＢ０〜Ｂ７に所定の時間的遅延を与える遅延回路１２とを有する。【選択図】  図１
2005286522.tif 000002
【特許請求の範囲】
【請求項１】
入力された制御信号に応じたアナログ信号を生成するアナログ信号生成手段と、
入力されたディジタル信号を上記アナログ信号生成手段への制御信号にデコードするデコード手段と、
上記アナログ信号生成手段にて生成されたアナログ信号をサンプルホールドするサンプルホールド手段と、
上記サンプルホールド手段をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド手段に入力されるタイミングに対し、上記デコード手段へ入力されるディジタル信号に所定の時間的遅延を与える遅延手段とを有する
ことを特徴とするディジタルアナログ変換器。
【請求項２】
請求項１記載のディジタルアナログ変換器であって、
上記アナログ信号生成手段は、２以上のアナログ信号生成部が縦続された構成を有し、
上記デコード手段は、上記ディジタル信号のワードが上記２以上のアナログ信号生成部に応じて分割された各分割ワードを、上記２以上の各アナログ信号生成部用の各々の制御信号にデコードする、２以上のデコード部からなり、
上記遅延手段は、上記ディジタル信号のワードが上記２以上のアナログ信号生成部に応じて分割された各分割ワードに、各々所定の時間的遅延を与える、２以上の遅延部からなることを特徴とするディジタルアナログ変換器。
【請求項３】
請求項１記載のディジタルアナログ変換器であって、
上記遅延手段は、上記ディジタル信号のワードの上位側複数ビットに対してのみ上記所定の時間的遅延を与えることを特徴とするディジタルアナログ変換器。
【請求項４】
請求項１記載のディジタルアナログ変換器であって、
上記アナログ信号生成手段は、２以上のアナログ信号生成部が縦続された構成を有し、
上記デコード手段は、上記ディジタル信号のワードが上記２以上のアナログ信号生成部に応じて分割された各分割ワードを、上記２以上の各アナログ信号生成部用の各々の制御信号にデコードする、２以上のデコード部からなり、
上記遅延手段は、上記ディジタル信号のワードが上記２以上のアナログ信号生成部に応じて分割された分割ワードのうち、上位側の分割ワードに対してのみ上記所定の時間的遅延を与えることを特徴とするディジタルアナログ変換器。
【請求項５】
請求項１乃至請求項４のうち、何れか一項に記載のディジタルアナログ変換器であって、
所定のトリガ信号の入力タイミングから基準クロックを一定数カウントした時間長だけ、上記サンプルホールド手段を上記サンプルホールド状態にするための上記ストローブ信号を生成するストローブ信号生成手段と、
所定のトリガ信号の入力タイミングから基準クロックを一定数カウントすることで、上記遅延手段の遅延時間を制御する遅延時間制御手段とを有することを特徴とするディジタルアナログ変換器。
【請求項６】
入力された制御信号に応じたアナログ信号を生成するアナログ信号生成手段と、入力されたディジタル信号を上記アナログ信号生成手段への制御信号にデコードするデコード手段と、上記アナログ信号生成手段にて生成されたアナログ信号をサンプルホールドするサンプルホールド手段と、上記サンプルホールド手段をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド手段に入力されるタイミングに対し、上記デコード手段へ入力されるディジタル信号に所定の時間的遅延を与える遅延手段とを備えたディジタルアナログ変換器と、
上記ディジタルアナログ変換器の上記デコード手段に入力される上記ディジタル信号を生成する信号処理、及び／又は、上記ディジタルアナログ変換手段からのアナログ信号を用いた所定の信号処理を行う、信号処理手段とを有する
ことを特徴とする電子装置。
【請求項７】
送信するディジタル信号を生成するディジタル信号生成手段と、
入力された制御信号に応じたアナログ信号を生成するアナログ信号生成手段と、上記ディジタル信号生成手段から入力されたディジタル信号を上記アナログ信号生成手段への制御信号にデコードするデコード手段と、上記アナログ信号生成手段にて生成されたアナログ信号をサンプルホールドするサンプルホールド手段と、上記サンプルホールド手段をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド手段に入力されるタイミングに対し、上記デコード手段へ入力されるディジタル信号に所定の時間的遅延を与える遅延手段とを備えたディジタルアナログ変換器と、
上記ディジタルアナログ変換器からのアナログ信号を所定の送信周波数の信号に変換して送信する送信手段とを有する
ことを特徴とする通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド機能を持つディジタルアナログ変換器、そのディジタルアナログ変換器を備えた電子装置、及び通信端末に関する。
【背景技術】
【０００２】
従来の典型的なディジタルアナログ変換器の概略構成を図７〜図１０に示す。
【０００３】
先ず、図７に示したディジタルアナログ変換器から説明する。
【０００４】
図７において、基準電圧発生回路１００は、フルスケール電圧レベルの基準電圧を発生する。当該基準電圧は、８ビットディジタルアナログ変換ブロック（以下、８ビットＤＡＣ１０１と表記する。）に印加される。
【０００５】
デコード回路１０２は、Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードを、８ビットＤＡＣ１０１のスイッチ制御信号に変換し、そのスイッチ制御信号を８ビットＤＡＣ１０１に送る。
【０００６】
８ビットＤＡＣ１０１は、抵抗，スイッチ等からなり、上記デコード回路１０２からのスイッチ制御信号に応じて上記スイッチの開閉動作が制御される。これにより、当該８ビットＤＡＣ１０１からは、上記デコード回路１０２に入力された８ビットＢ０〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該アナログ信号は、オペアンプ１０３の非反転入力端子に入力される。
【０００７】
当該オペアンプ１０３は、その出力信号が反転入力端子にフィードバックされており、この図７の構成の出力側の負荷による誤差を低減するバッファ回路として設けられている。このオペアンプ１０３の出力信号は、出力端子１０４から出力アナログ電圧として後段の構成へ出力される。
【０００８】
図８には、８ビットＤＡＣ１０１の出力側にサンプルホールド回路１３０を設けることで、ＤＡＣのスイッチ切り替えにより発生するグリッチを出力させないようにした、従来のディジタルアナログ変換器の概略構成を示す。なお、図８において、図７と同じ構成要素には図７の例と同一の指示符号を付してそれらの説明については省略する。
【０００９】
図８において、８ビットＤＡＣ１０１から出力されたアナログ信号は、サンプルホールド回路１３０に送られる。サンプルホールド回路１３０は、８ビットＤＡＣ１０１とオペアンプ１０３の非反転入力端子との間に設けられたスイッチ１１０と、当該スイッチ１１０とオペアンプ１０３の非反転入力端子との間に一端が接続されると共に他端が接地されたコンデンサＣ１０１と、オペアンプ１０３のフィードバックループ経路内に並列に接続されたスイッチ１１２及びコンデンサＣ１０２とを備えており、端子１０５に供給されるサンプルホールドストローブ信号により上記スイッチ１１０，１１２が開閉制御されるようになされている。
【００１０】
上記サンプルホールドストローブ信号は、例えば図示しないＣＲ回路等にて生成される方形波信号であり、また、スイッチ１１０，１１２は、当該サンプルホールドストローブ信号が例えばハイレベル（Ｈレベル）のときに開成制御され、ローレベル（Ｌレベル）のときに閉成制御されるスイッチとなされている。そして、上記サンプルホールドストローブ信号は、例えば図示しない制御部による制御の元、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間を含む所定の期間だけハイレベルとなるように制御される。すなわちこの図８の構成例によれば、８ビットＤＡＣ１０１のスイッチの切り替わりによりグリッチが発生する期間だけ、上記スイッチ１１０，１１２を開成制御してコンデンサＣ１０１，Ｃ１０２から電荷を放電させる（つまりホールドされた出力アナログ電圧値を出力させる）ことにより、グリッチを出力させないようにしている。
【００１１】
なお、例えばスイッチの切り替えのタイミングのズレにより発生するグリッチを抑える際などに適用可能な技術の他の例として、特開平５−１４３１８７号の公開特許公報（特許文献１）に記載されているような技術が知られている。すなわち、この公開特許公報には、アナログ回路とディジタル回路を含むディジタルアナログ混載ＬＩＳにおいて、アナログ回路が有するスイッチの動作タイミングを決めるクロック信号の立ち上がりタイミングを含む所定期間では、ディジタル回路の動作基準クロックの変化を停止させることにより、ディジタルノイズによるアナログ特性の劣化を抑えるようにした半導体集積回路及びデータ処理プロセッサが開示されている。
【００１２】
【特許文献１】特開平５−１４３１８号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した図８の構成のディジタルアナログ変換器は、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間に、コンデンサＣ１０１，Ｃ１０２の蓄積電荷（つまりホールドされた出力アナログ電圧値）を強制的に出力することにより、グリッチを出力させないようになされている。
【００１４】
すなわち、図９に示すように、８ビットのディジタルコントロールワードＢ０〜Ｂ７に応じたスイッチ制御信号が例えば図中（Ａ）に示される波形となされ、また、例えば図中（Ｂ）に示すように、８ビットＤＡＣ１０１の出力波形の立ち上がり部分と立ち下がり部分にグリッチが含まれているような場合において、図中（Ｃ）に示すように、サンプルホールドストローブ信号により、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間を含む所定の期間だけサンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させれば、理想的には８ビットＤＡＣ１０１のスイッチが切り替わる前の状態をサンプルホールドできることになり、図中（Ｄ）に示すように、グリッチを含まない出力アナログ電圧が得られるようになる。
【００１５】
しかしながら、例えば回路のバラツキ等により、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間と、サンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させるタイミングとの間に、微妙なズレが生じているような場合には、グリッチが出力されてしまうことが懸念される。
【００１６】
すなわち、図１０に示すように、８ビットのディジタルコントロールワードＢ０〜Ｂ７に応じたスイッチ制御信号が図中（Ａ）に示す波形となされ、また、例えば図中（Ｂ）に示すように、８ビットＤＡＣ１０１の出力波形の立ち上がり部分と立ち下がり部分にグリッチが含まれているような場合において、例えば図中（Ｃ）に示すように、回路のバラツキ等により、サンプルホールドストローブ信号に僅かな遅れが生じたことで、サンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させるタイミングが遅れた場合、図中（Ｄ）に示すように、上記グリッチの状態がサンプルホールドされてしまい、出力アナログ電圧にグリッチ成分が含まれてしてしまうことになる。
【００１７】
本発明は、このような実情に鑑みて提案されたものであり、回路のバラツキ等に起因したグリッチの影響を極力低減可能な、ディジタルアナログ変換器、電子装置、及び通信端末を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のディジタルアナログ変換器は、入力された制御信号に応じたアナログ信号を生成するアナログ信号生成手段と、入力されたディジタル信号をアナログ信号生成手段への制御信号にデコードするデコード手段と、そのアナログ信号をサンプルホールドするサンプルホールド手段と、当該サンプルホールド手段をサンプルホールド状態にするためのストローブ信号の入力タイミングに対して、デコード手段へ入力されるディジタル信号に所定の時間的遅延を与える遅延手段とを有することにより、上述した課題を解決する。
【００１９】
また、本発明の電子装置は、本発明のディジタルアナログ変換手段と、当該ディジタルアナログ変換器のデコード手段に入力されるディジタル信号を生成する信号処理、及び／又は、ディジタルアナログ変換手段からのアナログ信号を用いた所定の信号処理を行う、信号処理手段とを有することにより、上述した課題を解決する。
【００２０】
また、本発明の通信端末は、  送信するディジタル信号を生成するディジタル信号生成手段と、上記ディジタル信号処理手段からのディジタル信号がデコード手段へのディジタル信号として入力される本発明のディジタルアナログ変換手段と、当該ディジタルアナログ変換器からのアナログ信号を所定の送信周波数の信号に変換して送信する送信手段とを有することにより、上述した課題を解決する。
【００２１】
すなわち本発明によれば、サンプルホールド手段をサンプルホールド状態にするタイミングに対して、デコード手段へ入力されるディジタル信号に所定の時間的遅延を与え、サンプルホールド手段をサンプルホールド状態にするタイミングが例えば回路のバラツキ等によりズレた場合のズレ分をカバーしている。
【発明の効果】
【００２２】
本発明においては、サンプルホールド手段をサンプルホールド状態にするタイミングに対して、デコード手段へ入力されるディジタル信号に所定の時間的遅延を与えることにより、回路のバラツキ等に起因したグリッチの影響を極力低減可能である。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら、本発明のディジタルアナログ変換器、電子装置及び通信端末の一実施の形態について説明する。
【００２４】
〔第１の実施形態のディジタルアナログ変換器〕
先ず、図１には、本発明の第１の実施形態のディジタルアナログ変換器の概略構成を示す。
【００２５】
図１において、基準電圧発生回路１０は、フルスケール電圧レベルの基準電圧を発生する。当該基準電圧は、８ビットディジタルアナログ変換ブロック（以下、８ビットＤＡＣ１１と表記する。）に印加される。
【００２６】
遅延回路１２は、端子１７から供給される時間遅延制御信号に基づいて、図中Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードを所定時間だけ遅延させ、それら遅延させたディジタルコントロールワードをデコード回路１３に送る。
【００２７】
デコード回路１３は、遅延回路１２にて所定時間遅延された上記ディジタルコントロールワードＢ０〜Ｂ７を、８ビットＤＡＣ１１のスイッチ制御信号に変換し、そのスイッチ制御信号を８ビットＤＡＣ１１に送る。
【００２８】
８ビットＤＡＣ１１は、抵抗，スイッチ等からなり、上記デコード回路１３からのスイッチ制御信号に応じて上記スイッチの開閉動作が制御される。これにより、当該８ビットＤＡＣ１１からは、上記デコード回路１３に入力された８ビットＢ０〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該アナログ信号は、サンプルホールド回路３０を介して、オペアンプ１５の非反転入力端子に入力される。
【００２９】
当該オペアンプ１５は、その出力信号が反転入力端子にフィードバックされており、この図１の構成の出力側の負荷による誤差を低減するバッファ回路として設けられている。このオペアンプ１５の出力信号は、出力端子１８から出力アナログ電圧として後段の構成へ出力される。
【００３０】
また、サンプルホールド回路３０は、８ビットＤＡＣ１１とオペアンプ１５の非反転入力端子との間に設けられたスイッチ１４と、当該スイッチ１４とオペアンプ１５の非反転入力端子との間に一端が接続されると共に他端が接地されたコンデンサＣ１と、オペアンプ１５のフィードバックループ経路内に並列に接続されたスイッチ１６及びコンデンサＣ２とを備えており、端子１９に供給されるサンプルホールドストローブ信号により上記スイッチ１４，１６が開閉制御されるようになされている。
【００３１】
上記サンプルホールドストローブ信号は、後述の図２に示すサンプルホールドストローブ信号生成回路にて生成される方形波信号であり、また、スイッチ１４，１６は、当該サンプルホールドストローブ信号が例えば”１”（Ｈ）のときに開成制御され、”０”（Ｌ）のときに閉成制御されるスイッチとなされている。そして、上記サンプルホールドストローブ信号は、８ビットＤＡＣ１１のスイッチが切り替わる瞬間を含む所定の期間だけハイレベルとなるように同期制御される。すなわちこの図１の構成例においては、８ビットＤＡＣ１１のスイッチの切り替わりによりグリッチが発生する期間だけ、上記スイッチ１４，１６を開成制御してコンデンサＣ１，Ｃ２から電荷を放電させる（つまりホールドされた出力アナログ電圧値を出力させる）ことにより、グリッチを出力させないようにしている。
【００３２】
ここで、本発明実施形態のディジタルアナログ変換器において、上記遅延回路１２は、後述する図２のような構成を備え、また、当該遅延回路１２の上記所定の遅延時間は、サンプルホールド回路３０が確実にホールド状態になった後に、８ビットＤＡＣ１１のスイッチが切り替わるまでの時間に設定されており、具体的には図２に示す遅延時間制御回路７４にて生成される時間遅延制御信号により設定されている。
【００３３】
〔サンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の具体例〕
以下、図２を参照し、サンプルホールドストローブ信号を生成するサンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の構成について説明する。
【００３４】
図２において、端子５１には基準クロックが入力され、その基準クロックは２入力ＡＮＤ回路５２の一方の入力端子に入力される。当該２入力ＡＮＤ回路５２の他方の入力端子には、後述するカウント開始信号生成回路７３にて生成されたカウント開始信号が入力される。したがって、この２入力ＡＮＤ回路５２の出力端子からは、上記カウント開始信号と基準クロックの論理和結果が出力されることになる。当該２入力ＡＮＤ回路５２の出力端子は、５個縦続されたＪＫフリップフロップＦＦ１〜ＦＦ５の初段のＪＫフリップフロップＦＦ１の反転クロック入力端子と接続されている。
【００３５】
上記ＪＫフリップフロップＦＦ１のＱ出力端子は、次段のＪＫフリップフロップＦＦ２の反転クロック入力端子に接続され、以下同様に、ＪＫフリップフロップＦＦ２のＱ出力端子は、次段のＪＫフリップフロップＦＦ３の反転クロック入力端子に接続され、ＪＫフリップフロップＦＦ４のＱ出力端子は次段のＪＫフリップフロップＦＦ５の反転クロック入力端子に接続されている。また、これらＪＫフリップフロップＦＦ１〜ＦＦ５のＪ入力端子及びＫ入力端子には共に”１”が入力されている。すなわち、これらＪＫフリップフロップＦＦ１〜ＦＦ５により、３２進カウンタが構成されている。なお、３２進カウンタは一例であり、例えば６４進カウンタ等であっても良いし、ＪＫフリップフロップではなくＤフリップフロップ等を用いて同じ機能を構成することも可能である。
【００３６】
また、これらＪＫフリップフロップＦＦ１〜ＦＦ５の各Ｑ出力端子は、５入力ＡＮＤ回路５６の各々対応した入力端子に接続されると共に、それぞれＮＯＴ回路６１〜６５を介して、５入力ＡＮＤ回路５４の各々対応した入力端子、及び、５入力ＡＮＤ回路５３の各々対応した入力端子に接続されている。
【００３７】
上記５入力ＡＮＤ回路５６の出力端子は、ＲＳフリップフロップＦＦ６のＲ入力端子と接続されている。すなわち、５入力ＡＮＤ回路５６は、ＲＳフリップフロップＦＦ６のリセット回路の機能を有しており、５入力ＡＮＤ回路５６の出力信号が”１”（Ｈ）となったとき、ＲＳフリップフロップＦＦ６はリセットされる。
【００３８】
上記ＲＳフリップフロップＦＦ６のＳ入力端子は、所定のトリガパルスが供給される端子５７と接続され、Ｑ出力端子は端子５８を介して図１の端子１９（つまりサンプルホールドストローブ信号の入力端子）に接続され、反転Ｑ出力端子はＮＡＮＤ回路５５の一方の入力端子と接続されている。
【００３９】
また、５入力ＡＮＤ回路５４の出力端子は、ＮＡＮＤ回路５５の他方の入力端子と接続されており、ＮＡＮＤ回路５５の出力端子は、２入力ＡＮＤ回路５２の他方の入力端子と接続されている。これら５入力ＡＮＤ回路５４とＮＡＮＤ回路５５は、３２進カウンタのカウント開始信号生成回路としての機能を有している。
【００４０】
以上のような構成において、端子５７にトリガパルスが印加されると、ＲＳフリップフロップＦＦ６はセットされ、Ｑ出力端子が”１”（Ｈ）となる。すなわち、ＲＳフリップフロップＦＦ６のＱ出力信号であるサンプルホールドストローブ信号は、トリガパルスの印加タイミングで”１”（Ｈ）の状態になる。なお、端子５７に供給されるトリガパルスは、例えば後述するＤＳＰ（Digital Signal Processor）等により生成される。
【００４１】
一方、５入力ＡＮＤ回路５４及びＮＡＮＤ回路５５からなるカウント開始信号生成回路７３は、ＲＳフリップフロップＦＦ６の反転Ｑ出力信号が”０”（Ｌ）になるまで、ＪＫフリップフロップＦＦ１〜ＦＦ５の出力を”０００００”（ＬＬＬＬＬ）の状態（つまりカウント動作を行わせない状態）に保持している。ここで、端子５７にトリガパルスが印加されてＲＳフリップフロップＦＦ６がセットされると、当該ＲＳフリップフロップＦＦ６の反転Ｑ出力端子は”０”（Ｌ）となる。これによりＮＡＮＤ回路５５の出力端子は”１”（Ｈ）となり、したがって２入力ＡＮＤ回路５２の出力端子からは基準クロックが出力されることになる。これにより、ＪＫフリップフロップＦＦ１〜ＦＦ５からなる３２進カウンタでは、上記基準クロックのカウントが開始されることになる。
【００４２】
上記３２進カウンタにて基準クロックのカウントが開始された後、ＪＫフリップフロップＦＦ１〜ＦＦ５のＱ出力信号が”１１１１１”（ＨＨＨＨＨ）になると、２入力ＡＮＤ回路５６からなるリセット回路７２の出力は”１”（Ｈ）となり、ＲＳフリップフロップＦＦ６はリセットされる。これにより、ＲＳフリップフロップＦＦ６のＱ出力信号であるサンプルホールドストローブ信号は、上記トリガパルスの入力により”１”（Ｈ）となっている状態から”０”（Ｌ）の状態に変化することになる。すなわち、本実施形態によれば、サンプルホールドストローブ信号は、トリガパルスの印加により”１”（Ｈ）になった後、その状態が続き、３２進カウンタにて基準クロックが３２個カウントされたタイミングで”０”（Ｌ）に変化するような信号となる。
【００４３】
また、上記３２進カウンタは、ＲＳフリップフロップＦＦ６のＱ出力信号が”０”（Ｌ）の状態（反転Ｑ出力信号が”１”の状態）に変化するか又はＪＫフリップフロップＦＦ１〜ＦＦ５の各Ｑ出力信号が”０００００”（ＬＬＬＬＬ）になってリセット回路７２（５入力ＡＮＤ回路５６）によりＲＳフリップフロップＦＦ６がリセットされることになるまで、上記基準クロックのカウントを続けることになる。
【００４４】
以後、トリガパルスが印加される毎に、同じ動作が繰り返されることになる。
【００４５】
また、本実施形態において、遅延回路１２は、８個のＤフリップフロップＦＦ１０〜ＦＦ１７からなり、前記８ビットのコントロールワードＢ０〜Ｂ７は、これら各ＤフリップフロップＦＦ１０〜ＦＦ１７のそれぞれ対応したＤ入力端子に入力される。
【００４６】
当該遅延回路１２を構成する８個のＤフリップフロップＦＦ１０〜ＦＦ１７の各反転クロック入力端子は、本発明にかかる遅延時間制御回路として機能している５入力ＡＮＤ回路５３の出力端子と接続されている。したがって、端子５７にトリガパルスが印加されて３２進カウンタが基準クロックのカウントを開始し、その後、ＪＫフリップフロップＦＦ１〜ＦＦ５の出力が”０００００”（ＬＬＬＬＬ）になったとすると、上記５入力ＡＮＤ回路５３の出力信号である時間遅延制御信号は”１”（Ｈ）となり、これがＤフリップフロップＦＦ１０〜ＦＦ１７の反転クロック入力端子に入力されることになる。
【００４７】
ここで、ＤフリップフロップＦＦ１０〜ＦＦ１７へ入力するコントロールワードＢ０〜Ｂ７は、トリガパルスと同じタイミングでその値が変化するようになされているが、ＤフリップフロップＦＦ１０〜ＦＦ１７は、上記５入力ＡＮＤ回路５３から”１”が出力されるまでそれらの値を保持し、上記５入力ＡＮＤ回路５３から”１”が出力されたタイミングで、上記保持している値をＱ出力端子から出力することになる。したがって、これらＤフリップフロップＦＦ１０〜ＦＦ１７の出力タイミングは、トリガパルスの印加タイミングから、５入力ＡＮＤ回路５３の出力信号（時間遅延制御信号）が”１”（Ｈ）になるまでの時間分遅延されたものとなる。
【００４８】
すなわち、図２の構成によれば、遅延回路１２は、トリガパルスが端子５７に印加されたタイミングから、３２進カウンタが基準クロックを３２カウントするまでに相当する遅延時間分だけ、上記コントロールワードＢ０〜Ｂ７を遅延させてから、前記デコード回路１３へ出力することになる。
【００４９】
以上のように、本実施形態のディジタルアナログ変換器によれば、トリガパルスの印加タイミングでサンプルホールドストローブ信号が”１”（Ｈ）になった後、例えば、基準クロック×２周期分に相当する時間だけ遅延させたコントロールワードＢ０〜Ｂ７をデコード回路１３へ送るようにしており、また、上記サンプルホールドストローブ信号の生成と、コントロールワードＢ０〜Ｂ７の遅延時間の生成に、同一の基準クロック及び同一のカウンタを用いているため、サンプルホールドストローブ信号がサンプルホールド回路３０に入力されるタイミングに対して、確実且つ精度良く、コントロールワードＢ０〜Ｂ７に遅延的遅延を与えることが可能となり、したがって、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能である。
【００５０】
〔第２の実施形態のディジタルアナログ変換器〕
次に、図３には、図１の８ビットＤＡＣ回路部分を上位側４ビット用のＤＡＣ２１と下位側４ビット用のＤＡＣ２８の二つに分けた、本発明第２の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図３において、図１と同じ構成要素には図１の例と同一の指示符号を付してそれらの詳細な説明については省略する。
【００５１】
図３において、基準電圧発生回路１０にて発生された基準電圧は、上位側４ビットＤＡＣ２１に印加される。
【００５２】
また、この図３の例においては、Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードのうち、上位側４ビットＢ４〜Ｂ７は上位側４ビット用の遅延回路２２に送られ、一方、下位側４ビットＢ０〜Ｂ３は下位側４ビット用の遅延回路２６に送られる。上記上位側４ビット用遅延回路２２は、前述の図２に示したＤフリップフロップＦＦ１４〜ＦＦ１７に相当する構成を有し、下位側４ビット用遅延回路２６は、ＤフリップフロップＦＦ１０〜ＦＦ１３に相当する構成を有している。そして、それら各ＤフリップフロップＦＦ１０〜ＦＦ１３，ＦＦ１４〜ＦＦ１７の各々の反転クロック入力端子には、端子１７を介して、前述の図２に示した５入力ＡＮＤ回路５３から時間遅延制御信号が供給される。これにより、上記上位側４ビット用遅延回路２２に入力された上位側４ビットＢ４〜Ｂ７のコントロールワードと、下位側４ビット用遅延回路２６に入力された下位側４ビットＢ０〜Ｂ３のコントロールワードは、それぞれ前述の第１の実施形態の場合と同様に、トリガパルスの印加タイミングから基準クロックの３２カウント分に相当する時間だけ遅延されることになる。上記上位側４ビット用遅延回路２２にて遅延された上位側４ビットＢ４〜Ｂ７のコントロールワードは上位側４ビット用のデコード回路２３に入力され、上記下位側４ビット用遅延回路２６にて遅延された下位側４ビットＢ０〜Ｂ３のコントロールワードは下位側４ビット用のデコード回路２７に入力される。
【００５３】
上位側４ビット用デコード回路２２は、上記上位側４ビットＢ４〜Ｂ７のコントロールワードをＤＡＣ用のスイッチ制御信号に変換し、そのスイッチ制御信号を上位側４ビット用ＤＡＣ２１に送る。同様に、下位側４ビット用デコード回路２７は、上記下位側４ビットＢ０〜Ｂ３のコントロールワードをＤＡＣ用のスイッチ制御信号に変換し、そのスイッチ制御信号を下位側４ビット用ＤＡＣ２８に送る。
【００５４】
上位側４ビットＤＡＣ２１は、抵抗，スイッチ等からなり、上記上位側４ビット用デコード回路２２からのスイッチ制御信号に応じてスイッチ開閉動作が制御される。これにより、当該上位側４ビットＤＡＣ２１からは、上記上位側４ビット用デコード回路２２に入力された上位側４ビットＢ４〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該上位側４ビットＤＡＣ２１から出力されたアナログ信号と基準電圧は、それぞれオペアンプ２４，２５を介して下位側４ビットＤＡＣ２８に送られる。
【００５５】
下位側４ビットＤＡＣ２８は、抵抗，スイッチ等からなり、上記下位側４ビット用デコード回路２７からのスイッチ制御信号に応じてスイッチ開閉動作が制御される。これにより、当該下位側４ビットＤＡＣ２８からは、上記上位側４ビットＤＡＣ２１にて生成されたアナログ信号に、上記下位側４ビット用デコード回路２７に入力された下位側４ビットＢ０〜Ｂ３のコントロールワードに対応したアナログ信号が加算された信号が出力されることになる。そして、当該下位側４ビットＤＡＣ２８から出力されたアナログ信号は、前述した図１の例と同様のサンプルホールド回路３０のスイッチ１４に送られることになる。
【００５６】
この図３に示した第２の実施形態のディジタルアナログ変換器においては、ＤＡＣ回路部分が４ビットＤＡＣの縦続構成となされているため、図１に示したような８ビットＤＡＣ１１と比べて、抵抗やスイッチ等の素子数を大幅に少なくすることができる。つまり、８ビットＤＡＣの場合、それを構成する抵抗やスイッチ等の素子数は２の８乗個となるのに対して、図３のように４ビットＤＡＣの場合には、それを構成する抵抗やスイッチ等の素子数が２の４乗個の２倍となるため素子数が大幅に少なくなり、コストの低減と回路規模の縮小が可能となる。
【００５７】
また、第２の実施形態のディジタルアナログ変換器によれば、ＤＡＣ回路部分を上位側４ビット用と下位側４ビット用に分けたことに伴い、８ビットのコントロールワードＢ０〜Ｂ７を上位側４ビットＢ４〜Ｂ７と上位側４ビットＢ０〜Ｂ３に分け、それらを各々上位側４ビット用遅延回路２２と下位側４ビット用遅延回路２６にて所定時間だけ遅延させてから、上位側４ビット用デコード回路２３と下位側４ビット用デコード回路２７に供給するようになされているため、前述の第１の実施形態と同様に、サンプルホールドストローブ信号に対して、確実且つ精度良く、コントロールワードＢ０〜Ｂ３，Ｂ４〜Ｂ７に遅延を与えることが可能となり、したがって、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能となる。
【００５８】
なお、第２の実施形態では、ＤＡＣ回路部分を上位側４ビット用と下位側４ビット用に分けたことに伴って、８ビットのコントロールワードＢ０〜Ｂ７を上位側４ビットＢ４〜Ｂ７と下位側４ビットＢ０〜Ｂ３の二つに分けた例を挙げているが、さらに細かく分けること、すなわち例えば、ＤＡＣ回路部分を２ビット毎に分けること、つまり、コントロールビットをＢ０及びＢ１、Ｂ２及びＢ３、Ｂ４及びＢ５、Ｂ６及びＢ７のように２ビットずつに分けると共に、遅延回路やデコード回路も同様に分けた構成にしても良く、また例えば、ＤＡＣ回路部分を各々異なるビット数に対応させて分けること、つまり、コントロールビットを分ける際の分け方をＢ０及びＢ１、Ｂ２〜Ｂ４、Ｂ５〜Ｂ７のように各々異なるビット数にすると共に、遅延回路やデコード回路についても同様に分けた構成にしても良い。
【００５９】
〔第３の実施形態のディジタルアナログ変換器〕
次に、図４には、８ビットのコントロールワードＢ０〜Ｂ７のうちの上位側の４ビットＢ４〜Ｂ７のみを、上位側４ビット用遅延回路２２により遅延させるようにした、本発明第３の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図４において、図１や図３と同じ構成要素には図１や図３の例と同一の指示符号を付してそれらの詳細な説明については省略する。
【００６０】
図４において、８ビットのコントロールワードＢ０〜Ｂ７のうち、下位側４ビットＢ０〜Ｂ３はデコード回路１３に直接入力されるが、上位側４ビットＢ４〜Ｂ７は上位側４ビット用遅延回路２２にて所定時間だけ遅延された後にデコード回路１３に入力される。
【００６１】
ここで、８ビットＤＡＣ１１のスイッチ切り替え時に発生するグリッチのうち、特に問題となるのは、上位側ビットのスイッチの切り替え時に発生するグリッチである。したがって、この第３の実施形態のディジタルアナログ変換器によれば、８ビットのコントロールワードＢ０〜Ｂ７のうちの上位側４ビットＢ４〜Ｂ７についてのみ、上位側４ビット用遅延回路２２にて所定時間だけ遅延させることにより、特に問題となり易い上位側ビットに対応するスイッチの切り替え時のグリッチを低減可能としている。これにより、グリッチによる問題の大部分を解消できることになる。
【００６２】
また、本実施形態によれば、４ビット分のみの遅延回路を用意すれば良いため、前述した８ビット分の遅延回路を備えた例よりも、回路規模を縮小することができ、且つコストも低減することができる。
【００６３】
なお、第３の実施形態では、８ビットのコントロールワードＢ０〜Ｂ７の上位側４ビットＢ４〜Ｂ７用の遅延回路２２を設けた例を挙げているが、例えば、上位側３ビットや上位側５ビット等についての遅延回路を設けるようにしても良い。
【００６４】
〔第４の実施形態のディジタルアナログ変換器〕
次に、図５には、第３の実施形態のように、コントロールワードＢ０〜Ｂ７の例えば上位側４ビットＢ４〜Ｂ７のみを、上位側４ビット用遅延回路２２により遅延させるようにした構成において、さらに、第２の実施形態のように、ＤＡＣ回路部分を上位側４ビット用ＤＡＣ２１と下位側４ビット用ＤＡＣ２８の二つに分けると共に、デコード回路部分を上位側４ビット用デコード回路２３と下位側４ビット用デコード回路２７の二つに分けるようにした、本発明第４の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図５において、図３，図４と同じ構成要素には図３，図４の例と同一の指示符号を付してそれらの詳細な説明については省略する。
【００６５】
この第４の実施形態のディジタルアナログ変換器によれば、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能であると共に、前述の第２の実施形態の例と同様に、ＤＡＣ回路部分を構成する素子数を低減できると共に、前述の第３の実施形態の例と同様に、遅延回路部分の回路規模を縮小することができ、したがって、更なるコストの低減及び回路規模の縮小が可能となる。
【００６６】
なお、この第４の実施形態の場合も、前述の第２の実施形態の例と同様に、例えば、コントロールワードＢ０〜Ｂ７をさらに細かく分けたり、各々異なるビット数に分け、それら分け方に応じてＤＡＣ回路部分や遅延回路、デコード回路を分けた構成にすることも可能である。また、前述の第３の実施形態の例と同様に、例えば上位側３ビットや上位側５ビット等についての遅延回路を設けるようにしても良い。
【００６７】
〔本発明実施形態のディジタルアナログ変換器の適用例〕
次に、上述した本発明の各実施形態のディジタルアナログ変換器が適用される、本発明の電子装置及び通信端末の一実施形態について説明する。
【００６８】
本発明の電子装置及び通信端末は、上述した本発明実施形態のディジタルアナログ変換器と、当該ディジタルアナログ変換器のデコード回路に入力されるコントロールワードを生成する信号処理、及び／又は、ディジタルアナログ変換器からの出力アナログ電圧を用いた所定の信号処理を行うものである。特に、本発明の通信端末は、送信するディジタルデータを生成し、そのディジタルデータを上記コントロールワードとして本実施形態のディジタルアナログ変換器に入力し、そして当該ディジタルアナログ変換器から出力されたアナログ信号を所定の送信周波数の信号に変換して送信するものとなされている。
【００６９】
図６には、本発明実施形態の電子装置及び通信端末の一具体例として、中間周波数帯域を経ずに直接、ＲＦ帯域とベースバンド帯域との間での周波数変換を行う、いわゆるダイレクトコンバージョン方式の携帯通信端末の主要部の概略構成を示す。
【００７０】
図６において、ＤＳＰ４は、送信データの符号化や受信データの復号化、スペクトラム拡散と逆拡散等を行う。また、ＤＳＰ４は、本実施形態のディジタルアナログ変換器へ入力されるトリガパルスの生成や、送受信回路２の各部を制御するための制御信号等の生成も行う。
【００７１】
図示しないＣＰＵ等の構成から端子５を介して入力された送信データは、ＤＳＰ４に入力される。当該ＤＳＰ４にて符号化された送信データは、本実施形態のディジタルアナログ変換器が適用されるＤ／Ａ変換回路８７に送られ、そこでアナログ送信信号に変換される。
【００７２】
Ｄ／Ａ変換回路８７からのアナログ送信信号は、アクティブフィルタにより帯域制限等の処理を受けた後、発振器９１及びミキサ８９からなる周波数変換器によりＲＦ帯域の送信信号に周波数変換される。そして、その周波数変換後の送信信号は、パワーアンプ等からなる電力増幅器９０にて送信電力の増幅がなされた後、デュープレクサ８０を介してアンテナ１から送出される。
【００７３】
一方、アンテナ１にて受信された信号は、デュープレクサ８０を介してローノイズアンプ８１に送られ、そこで増幅された後、発振器９１及びミキサ８２からなる周波数変換器によりベースバンド帯域の受信信号に周波数変換される。そして、自動利得調整回路８３にて利得調整がなされ、アクティブフィルタにより帯域制限を受けた後、Ａ／Ｄ変換回路８５に送られ、そこでディジタルデータに変換される。
【００７４】
Ａ／Ｄ変換回路８５からのディジタル受信信号は、ＤＳＰ４にて復号等の処理が施された後、端子５を介して図示しないＣＰＵ等に送られる。
【００７５】
〔まとめ〕
以上説明したように、本発明の各実施形態によれば、コントロールビットを、デコード回路へ入力する前に遅延回路により所定時間分遅延させることにより、サンプルホールド回路が確実にサンプルホールド状態になった後に、スイッチ制御信号がＤＡＣ回路部分に入力されるため、回路にバラツキがあったとしてもグリッチの低減が可能となる。特に、図２の構成によれば、基準クロックを用いて精度良くサンプルホールド回路の制御用ストローブ信号を生成できると共に、遅延回路の遅延時間をサンプルホールド信号に対して確実に与えることが可能となる。
【００７６】
また、本発明の第２の実施形態によれば、ＤＡＣ回路部分を分割して縦続構成にすることにより、当該ＤＡＣ回路部分を構成する抵抗、スイッチ等の素子数を少なくすることができ、回路規模の縮小が可能となる。また、本発明の第３の実施形態によれば、コントロールビットのうちの上位側複数ビットのみを遅延することにより、遅延回路の回路規模の縮小が可能となる。また、本発明の第４の実施形態によれば、第２の実施形態と第３の実施形態を組み合わせることにより、回路規模をさらに縮小することが可能となる。
【００７７】
なお、上述した実施形態の説明は、本発明の一例である。このため、本発明は上述した実施形態に限定されることなく、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんである。
【００７８】
例えば、本発明実施形態のディジタルアナログ変換器と同じ機能を実現するために、前述したものとは異なるフリップフロップの使用や、ロジックの使用が可能であることは言うまでもない。
【００７９】
また、本発明のディジタルアナログ変換器が適用される電子装置や通信端末は、携帯電話端末やＰＤＡ（Personal Digital Assistant）、パーソナルコンピュータなどの全ての機器に適用可能である。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図２】サンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の具体例を示す回路図である。
【図３】第２の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図４】第３の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図５】第４の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図６】本発明実施形態のディジタルアナログ変換器が適用されるダイレクトコンバージョン方式の携帯通信端末の概略構成を示すブロック図である。
【図７】従来の典型的なディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図８】サンプルホールド回路を備えた従来のディジタルアナログ変換器の概略構成を示すブロック回路図である。
【図９】サンプルホールド回路を備えることにより、出力アナログ電圧にグリッチの影響が及ばないようになされた場合の従来のディジタルアナログ変換器の各部の波形を示すタイミングチャートである。
【図１０】回路のバラツキ等により、出力アナログ電圧にグリッチの影響が表れた場合のディジタルアナログ回路の各部の波形を示すタイミングチャートである。
【符号の説明】
【００８１】
１  アンテナ、２  送受信回路、４  ＤＳＰ、１０  基準電圧発生回路、１１  ８ビットＤＡＣ、１２  遅延回路、１３  デコード回路、１４，１６  スイッチ、１５，２４，２５  オペアンプ、２１  上位側４ビット用ＤＡＣ、２２  上位側４ビット用遅延回路、２３  上位側４ビット用デコード回路、２６  下位側４ビット用遅延回路、２７  下位側４ビット用デコード回路、２８  下位側４ビット用ＤＡＣ、３０  サンプルホールド回路、５２  ２入力ＡＮＤ回路、５３，５４，５６  ５入力ＡＮＤ回路、５５  ＮＡＮＤ回路、６１〜６５  ＮＯＴ回路、８０  デュープレクサ、８１  ローノイズアンプ、８２，８９  ミキサ、８３  自動利得調整回路、８４，８８  アクティブフィルタ、８５  Ａ／Ｄ変換回路、８７  Ｄ／Ａ変換回路、９０  電力増幅器、９１  発振器
【図１】
2005286522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005286522.tif 000011
【図１０】
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