(57)【要約】【課題】  膜厚のばらつきを低減した強誘電体膜を備え、低い電圧でも充分に動作可能な半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体記憶装置１００は、半導体基板１０と、半導体基板１０上に設けられた複数のトランジスタＣＴを含むメモリセルブロックＣＢであって、隣り合うトランジスタＣＴのソースとドレインとが接続されることによって該複数のトランジスタＣＴが互いに直列接続されたメモリセルブロックＣＢと、隣り合うトランジスタＣＴのソースまたはドレインに接続された第１の電極６０と、隣り合う第１の電極６０の側壁に堆積され、隣り合う第１の電極６０間の中間部分に間隙を有する強誘電体膜７１と、間隙に充填され、トランジスタＣＴのいずれの電極とも絶縁された第２の電極９０とを備えている。【選択図】  図１
2005322737.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のトランジスタを含むメモリセルブロックであって、隣り合う前記トランジスタのソースとドレインとが接続されることによって該複数のトランジスタが互いに直列接続されたメモリセルブロックと、
隣り合う前記トランジスタのソースまたはドレインに電気的に接続された第１の電極と、
隣り合う前記第１の電極の側壁に堆積され、隣り合う前記第１の電極間の中間部分に間隙を有する強誘電体膜と、
前記間隙に充填され、前記トランジスタのいずれの電極とも絶縁された第２の電極とを備えた半導体記憶装置。
【請求項２】
前記半導体基板の表面に平行で、且つ前記複数のトランジスタの配列方向に対して直交する方向の前記強誘電体膜の幅は、前記第１および第２の電極のそれよりも広いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面に平行で、且つ前記トランジスタの配列方向に対して直交する方向の前記強誘電体膜の幅は、前記第１および第２の電極のそれとほぼ等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の電極の側壁に設けられた前記強誘電体膜の膜厚は、該強誘電体膜の堆積工程での堆積膜厚に依存することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
隣り合うトランジスタのソースとドレインとが接続されることによって互いに直列接続された複数のトランジスタを含むメモリセルブロックを半導体基板上に形成するステップと、
隣り合う前記トランジスタのソースまたはドレインに接続された第１の電極を形成するステップと、
隣り合う前記第１の電極間を充填することなくその中間部分に間隙が残るように、隣り合う前記第１の電極の側壁に強誘電体膜を堆積するステップと、
前記トランジスタのいずれの電極とも絶縁されるように、第２の導電材料を前記間隙に充填するステップとを具備する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
図２０（Ａ）および図２０（Ｂ）には、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強磁性体誘電体メモリ（以下、単に、ＦｅＲＡＭともいう）が示されている。図２０（Ａ）および図２０（Ｂ）は、それぞれ従来のＦｅＲＡＭの平面図およびＸ−Ｘ線に沿った断面図である。メモリセルトランジスタＣＴ（以下、セルトランジスタＣＴ）およびセレクタトランジスタＳＴが半導体基板１０上に互いに直列に接続されるように形成されている。セルトランジスタＣＴのソースまたはドレイン拡散層２０は、プラグ５０を介してキャパシタ電極６０に接続され、隣り合うキャパシタ電極６０の間には強誘電体膜７０が充填されている。強誘電体膜７０は、キャパシタ電極６０への印加電圧によって分極し、これによってキャパシタＣＰの一部としてデータを保持することができる。強誘電体膜７０上には、ビット線ＢＬが設けられ、セルトランジスタＣＴおよびセレクタトランジスタＳＴのゲート３０がワード線ＷＬとして作用する。
【０００３】
このように直列接続された一群のセルトランジスタＣＴおよびこの一群の複数のセルトランジスタに接続されたキャパシタＣＰを含む単位をメモリセルブロックＣＢ（以下、セルブロックＣＢという）とする。ＴＣ並列ユニット直列接続型強磁性体誘電体メモリは、センスアンプ（図示せず）に接続された多数のセルブロックＣＢを備えている。読出し／書込み動作時には、セルブロックＣＢをセレクタトランジスタＳＴによって選択し、キャパシタＣＰをセルトランジスタＣＴによって選択する。
【特許文献１】特開２００２−２９９５７２号公報
【特許文献２】特開２００２−２８９７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようなＦｅＲＡＭにおいては、強誘電体膜７０の分極量の安定性が重要である。強誘電体膜７０の分極量が大きくばらつくと、センスアンプがデータを正確に検出することができないからである。
【０００５】
しかしながら、ＦｅＲＡＭの製造時において、キャパシタ電極６０間の間隔Ｄ０、Ｄ１、Ｄ２は、最小加工寸法の２０〜３０％ばらついてしまう。これは、強誘電体膜７０の膜厚が２０〜３０％ばらつくことを意味する。よって、キャパシタ電極６０への印加電圧が同じであっても、強誘電体膜７０に印加される電界がばらつく。その結果、強誘電体膜７０の分極量がばらつくという問題が生じる。また、通常、強誘電体膜７０を分極させるためにキャパシタ電極６０へ印加される動作電圧は、強誘電体膜７０の分極量の非飽和領域とその飽和領域との境界付近に設定される。よって、強誘電体膜７０の膜厚がばらつくと、強誘電体膜７０の分極量は大きくばらついてしまう。
【０００６】
さらに、従来のＦｅＲＡＭの動作電圧は、他の最先端の半導体記憶装置の動作電圧よりも高い。強誘電体膜７０の膜厚が厚いと、充分な分極量を得るために、ＦｅＲＡＭの動作電圧を上昇させなければならないので、強誘電体膜７０の膜厚は薄い方が好ましい。しかし、強誘電体膜７０の膜厚は、隣り合うキャパシタ電極６０間の間隔によって決定される。従って、強誘電体膜７０の膜厚は、ＦｅＲＡＭの製造工程における最小加工寸法よりも薄くすることができなかった。その結果、従来のＦｅＲＡＭは低電圧動作に適していないという問題があった。
【０００７】
そこで、本発明の目的は、膜厚のばらつきを低減した強誘電体膜を備え、低い電圧でも充分に動作可能な半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタを含むメモリセルブロックであって、隣り合う前記トランジスタのソースとドレインとが接続されることによって該複数のトランジスタが互いに直列接続されたメモリセルブロックと、隣り合う前記トランジスタのソースまたはドレインに電気的に接続された第１の電極と、隣り合う前記第１の電極の側壁に堆積され、隣り合う前記第１の電極間の中間部分に間隙を有する強誘電体膜と、前記間隙に充填され、前記トランジスタのいずれの電極とも絶縁された第２の電極とを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、隣り合うトランジスタのソースとドレインとが接続されることによって互いに直列接続された複数のトランジスタを含むメモリセルブロックを半導体基板上に形成するステップと、隣り合う前記トランジスタのソースまたはドレインに接続された第１の電極を形成するステップと、隣り合う前記第１の電極間を充填することなくその中間部分に間隙が残るように、隣り合う前記第１の電極の側壁に強誘電体膜を堆積するステップと、前記トランジスタのいずれの電極とも絶縁されるように、第２の導電材料を前記間隙に充填するステップとを具備する。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置は、膜厚のばらつきを低減した強誘電体膜を備え、低い電圧でも充分に動作することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。尚、理解を容易にするために、図面において構成要素は概略して示している。
【００１２】
図１（Ａ）および図１（Ｂ）は、それぞれ本発明に係る第１の実施形態に従ったＦｅＲＡＭ１００の平面図およびＹ１−Ｙ１線に沿った断面図である。ＦｅＲＡＭ１００は、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強磁性体誘電体メモリである。ＦｅＲＡＭ１００は、半導体基板１０、メモリセルトランジスタＣＴ（以下、セルトランジスタＣＴという）、セレクタトランジスタＳＴ、層間絶縁膜４０、プラグ５０、キャパシタ電極６０、強誘電体膜７１、層間絶縁膜８０、フローティング電極９０およびビット線ＢＬを備えている。
【００１３】
メモリセルブロックＣＢ（以下、セルブロックＣＢという）は、半導体基板上に設けられた複数のセルトランジスタＣＴおよびセレクタトランジスタＳＴを含む。トランジスタＴＣおよびセレクタトランジスタＳＴのソースまたはドレイン拡散層２０は、半導体基板１０の表面に形成されており、プラグ５０を介してキャパシタ電極６０に接続されている。
【００１４】
或るセルブロックＣＢ内の隣り合うセルトランジスタＣＴのソースとドレインは共通に形成されており、それによって、セルトランジスタＣＴは互いに直列接続されている。セルブロックＣＢの一端にはセレクタトランジスタＳＴが設けられている。セレクタトランジスタＳＴは、一方の拡散層においてセルトランジスタＣＴに接続され、他方の拡散層においてビット線コンタクトＢＬＣに接続されている。セルブロックＣＢの他端には、半導体基板１０の電位を決定するプレート線（図示せず）が設けられている。プレート線は、例えば、セルブロックＣＢの他端に設けられた拡散層２０で構成してよい。
【００１５】
強誘電体膜７１は、隣り合うキャパシタ電極６０の側壁にほぼ均一の膜厚Ｔ１で堆積されている。強誘電体膜７１は、ステップカバレッジの良い堆積方法、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いて堆積される。キャパシタ電極６０間の中間部分には間隙が設けられ、この間隙にフローティング電極９０が充填されている。キャパシタ電極６０間の中間部分に間隙を残すために、強誘電体膜７１の堆積工程においては、キャパシタ電極６０間を完全に充填しないように強誘電体膜７１を堆積する。フローティング電極９０は、セルトランジスタＣＴおよびセレクタトランジスタＳＴ、ビット線ＢＬおよび半導体基板１０から直流的に絶縁されている。強誘電体膜７１は、例えば、ＰＺＴ（Ｐｂ(Ｔｉ,Ｚｒ)Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ((Ｂｉ,Ｌａ)４Ｔｉ３Ｏ１２)などから成る。フローティング電極９０は、キャパシタ電極６０と同じ材料でよく、例えば、ルテチウム（Ｌｕ）、イリジウム（Ｉｒ）、イリジウム（ＩｒＯ２）、プラチナ（Ｐｔ）、ＳＲＯ（ＳｒＲｕＯ３）などから成る。
【００１６】
強誘電体膜７１の膜厚Ｔ１は、フローティング電極９０を充填するに間隙をキャパシタ電極６０間の中間部分のみに残存させるために、キャパシタ電極６０間の間隔の１／２未満でなければならない。よって、図１（Ａ）、図１（Ｂ）において、膜厚Ｔ１は、Ｔ１＜Ｄ０／２、Ｔ１＜Ｄ１／２、および、Ｔ１＜Ｄ２／２を満たさなければならない。
【００１７】
また、セルトランジスタＣＴおよびセレクタトランジスタＳＴの配列方向に対して直交する方向をＥとすると、強誘電体膜７１の方向Ｅの幅Ｗ０は、キャパシタ電極６０およびフローティング電極９０のそれぞれの幅Ｗ１よりも広い。これにより、強誘電体膜７１の位置がキャパシタ電極６０およびフローティング電極９０に対して多少ずれても、キャパシタ電極６０およびフローティング電極９０の対向面積が変化しない。これは、セルブロックＣＢ内の強誘電体膜７１のそれぞれの分極量がほぼ一定に維持され得ることを意味する。
【００１８】
１つのフローティング電極９０と、その側面に設けられた強誘電体膜７１と、その強誘電体膜７１の両側にある２つのキャパシタ電極６０が１つのキャパシタＣＰ１を構成する。１つのキャパシタＣＰ１および１つのセルトランジスタＣＴが１ビットのメモリセルＭＣとして作用する。図１（Ａ）、図１（Ｂ）には、３ビット分のメモリセルＭＣが示されている。
【００１９】
各セルブロックＣＢに含まれるメモリセルＭＣ数は、例えば、８個（８ビット）または１６個（１６ビット）である。このメモリセルＭＣ数は、特に限定しない。しかし、メモリセルＭＣ数が多くなると、ビット線コンタクトＢＬＣから離れた位置にあるトランジスタＴＣに充分な電圧を供給することができないので、メモリセルＭＣ数には上限がある。
【００２０】
キャパシタＣＰ１上には、層間絶縁膜８０が堆積され、層間絶縁膜８０上にビット線ＢＬが設けられている。本実施形態において、セルトランジスタＣＴおよびセレクタトランジスタＳＴのゲート３０がワード線ＷＬとして作用する。これにより、セレクタトランジスタＳＴは、セルブロックＣＢを選択することができ、セルトランジスタＣＴはメモリセルＭＣを選択することができる。
【００２１】
セレクタトランジスタＳＴおよびセルトランジスタＣＴを介して、キャパシタ電極６０に電圧が印加されると、強誘電体膜７１に電界が印加される。これにより、強誘電体膜７１が分極し、データを保持することができる。強誘電体膜７１が一旦分極すると、キャパシタ電極６０への電圧印加を停止しても、強誘電体膜７１の分極はそのまま残存する。よって、メモリセルＭＣは、不揮発性メモリとして機能する。
【００２２】
図２（Ａ）〜図６は、第１の実施形態に係るＦｅＲＡＭ１００の製造方法の流れを示すフロー図である。図２（Ａ）、図３（Ａ）、図４（Ａ）および図５（Ａ）は各製造段階におけるＦｅＲＡＭ１００の平面図を示す。図２（Ｂ）は図２（Ａ）のＹ１−Ｙ１線に沿った断面図、図３（Ｂ）は図３（Ａ）のＹ１−Ｙ１線に沿った断面図、図４（Ｂ）は図４（Ａ）のＹ１−Ｙ１線に沿った断面図、図５（Ｂ）は図５（Ａ）のＹ１−Ｙ１線に沿った断面図である。
【００２３】
図２（Ａ）および図２（Ｂ）を参照して、まず、半導体基板１０上にセルトランジスタＣＴおよびセレクタトランジスタＳＴを形成する。次に、層間絶縁膜４０をセルトランジスタＣＴおよびセレクタトランジスタＳＴ上に堆積し、ポリシリコンまたはタングステンを用いて導電性のプラグ５０を拡散層２０上に形成する。
【００２４】
次に、キャパシタ電極６０の材料を層間絶縁膜４０およびプラグ５０上に堆積する。さらに、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いてキャパシタ電極６０をプラグ５０上に形成する。このとき、キャパシタ電極６０は、図１（Ａ）に示すように、キャパシタ電極６０の形成工程において予めセルブロックＣＢごとに切断されている。隣り合うキャパシタ電極６０間の間隔Ｄ０〜Ｄ２は、２０％〜３０％ばらつく。
【００２５】
図３（Ａ）および図３（Ｂ）を参照して、次に、キャパシタ電極６０間に絶縁膜７５を堆積する。
【００２６】
図４（Ａ）および図４（Ｂ）を参照して、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、キャパシタ電極６０の周囲の絶縁膜７５を除去する。これにより、キャパシタ電極６０の側壁が露出する。また、このときセルブロックＣＢ間に絶縁膜７５を残存させ、セルブロックＣＢ間においてキャパシタ電極６０が短絡することを防止する。
【００２７】
図５（Ａ）および図５（Ｂ）を参照して、次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを用いて、キャパシタ電極６０の側壁に強誘電体膜７１をほぼ等しい膜厚Ｔ１に堆積する。このとき、強誘電体膜７１の膜厚Ｔ１は、Ｄ０／２、Ｄ１／２またはＤ２／２のいずれよりも小さいことを要する。これにより、キャパシタ電極６０間に隙間Ｇ１が残る。
【００２８】
図６を参照して、ＭＯＣＶＤ法などを用いて、フローティング電極９０の材料を堆積し、間隙Ｇ１内にこの材料を充填する。次に、エッチバック法またはＣＭＰ法を用いて平坦化し、各フローティング電極９０を電気的に分離する。このように、フローティング電極９０は、自己整合的に形成される。その後、アルミナなどの水素バリア膜を堆積してもよい。さらに、図１（Ｂ）を参照して、層間絶縁膜８０、ビット線コンタクトＢＬＣおよびビット線ＢＬを形成することによって、ＦｅＲＡＭ１００が完成する。
【００２９】
本実施形態によれば、図５（Ｂ）で示したように、強誘電体膜７１の膜厚Ｔ１は、強誘電体膜７１の堆積工程での堆積膜厚に依存する。例えば、ＭＯＣＶＤ法により堆積された強誘電体膜７１の膜厚は、１チップ内において、期待値に対して７％以下（約５〜６％程）しかばらつかない。このばらつきの程度は、キャパシタ電極６０間の間隔Ｄ０〜Ｄ２のばらつき（約２０〜３０％）に比べて非常に小さい。よって、各キャパシタＣＰ１において、キャパシタ電極６０間の強誘電体膜７１の膜厚はほぼ均一に形成され得る。その結果、データの書込み動作において、強誘電体膜７１の分極量もほぼ均一になるので、メモリセルＭＣはデータを均一に保存することができる。
【００３０】
本実施形態によれば、キャパシタＣＰ１において導電性のフローティング電極９０が強誘電体膜７１の間に介在している。これにより、キャパシタ電極６０間の強誘電体膜７１の膜厚は実質的に２＊Ｔ１となる。膜厚Ｔ１は、上述のようにキャパシタ電極６０間の間隔の１／２未満であるので、キャパシタ電極６０間における実質的な強誘電体膜７１の膜厚２＊Ｔ１はキャパシタ電極６０間の間隔Ｄ０〜Ｄ２よりも小さくなる。その結果、書込み／消去時の動作電圧を従来よりも低減させることができる。
【００３１】
図２（Ａ）に示したキャパシタ電極６０を形成する工程において、キャパシタ電極６０はセルブロックＣＢごとに予め切断される。よって、本実施形態は、その後の工程において、キャパシタ電極６０、強誘電体膜７０およびフローティング電極９０を同一工程でエッチングする必要がないので製造が比較的容易である。
【００３２】
図７（Ａ）および図７（Ｂ）は、それぞれ本発明に係る第２の実施形態に従ったＦｅＲＡＭ２００の平面図およびＹ２−Ｙ２線に沿った断面図である。第２の実施形態は、方向Ｅにおけるキャパシタ電極６２およびフローティング電極９２のそれぞれの幅が強誘電体膜７１の幅Ｗ０に等しい点で第１の実施形態と異なる。第２の実施形態の他の要素は、第１の実施形態と同様でよい。
【００３３】
図８（Ａ）〜図１４は、第２の実施形態に係るＦｅＲＡＭ２００の製造方法の流れを示すフロー図である。図８（Ａ）、図９（Ａ）、図１１（Ａ）、図１２（Ａ）および図１３（Ａ）は各製造段階におけるＦｅＲＡＭ２００の平面図を示す。図８（Ｂ）は図８（Ａ）のＹ２−Ｙ２線に沿った断面図、図９（Ｂ）は図９（Ａ）のＹ２−Ｙ２線に沿った断面図、図１１（Ｂ）は図１１（Ａ）のＹ２−Ｙ２線に沿った断面図、図１２（Ｂ）は図１２（Ａ）のＹ２−Ｙ２線に沿った断面図、並びに、図１３（Ｂ）は図１３（Ａ）のＹ２−Ｙ２線に沿った断面図である。
【００３４】
図８（Ａ）および図８（Ｂ）を参照して、まず、半導体基板１０上にセルトランジスタＣＴおよびセレクタトランジスタＳＴを形成する。次に、層間絶縁膜４０をセルトランジスタＣＴおよびセレクタトランジスタＳＴ上に堆積し、導電性のプラグ５０を拡散層２０上に形成する。
【００３５】
次に、キャパシタ電極６２の材料を層間絶縁膜４０およびプラグ５０上に堆積する。さらに、フォトリソグラフィ技術およびＲＩＥ法を用いてキャパシタ電極６２の材料をプラグ５０上に形成する。このとき、キャパシタ電極６２は、図８（Ａ）に示すように、ワード線ＷＬに平行に延伸し、隣り合うセルブロックＣＢ間において連続的に接続された状態に形成されている。
【００３６】
図９（Ａ）および図９（Ｂ）を参照し、次に、ＭＯＣＶＤ法などを用いて、キャパシタ電極６２の側壁に強誘電体膜７１をほぼ等しい膜厚Ｔ１に堆積する。このとき、強誘電体膜７１の膜厚Ｔ１は、Ｄ０／２、Ｄ１／２またはＤ２／２のいずれよりも小さいことを要する。これにより、キャパシタ電極６０間に隙間Ｇ２が残る。
【００３７】
図１０を参照し、次に、ＭＯＣＶＤ法などを用いて、フローティング電極９２の材料を堆積し、間隙Ｇ２内にこの材料を充填する。
【００３８】
図１１（Ａ）および図１１（Ｂ）を参照し、次に、エッチバック法またはＣＭＰ法を用いて表面を平坦化する。このとき、フローティング電極９２の材料は、間隙Ｇ２内および段差部にのみ残存させる。その後、絶縁膜７６を堆積する。絶縁膜７６は、酸化膜系の絶縁材料であることが好ましく、例えば、ＤＴＥＯＳ膜、プラズマシラン、ＳＯＧ膜などである。絶縁膜７６は、後の工程においてマスク材として用いられる。
【００３９】
図１２（Ａ）および図１２（Ｂ）を参照し、フォトリソグラフィ技術およびＲＩＥ法を用いて、セルブロックＣＢ間に在る絶縁膜７６を除去する。このとき、セルブロックＣＢおよびビット線コンタクトＢＬＣに該当する領域は絶縁膜７６によって被覆されたままである。
【００４０】
図１３（Ａ）および図１３（Ｂ）を参照し、絶縁膜７６をマスクとして用いて、キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２をＲＩＥ法でエッチングする。これにより、キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２が、セルブロックＣＢごとに切断される。キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２のそれぞれの方向Ｅの幅はＷ０であり、いずれも等しい。
【００４１】
図１４を参照し、次に、層間絶縁膜８０を堆積し、これをＣＭＰ法などにより平坦化する。層間絶縁膜８０の堆積前後にアルミナなどの水素バリア膜を堆積してもよい。その後さらに、図７（Ｂ）を参照して、ビット線コンタクトＢＬＣおよびビット線ＢＬを形成することによって、ＦｅＲＡＭ２００が完成する。
【００４２】
第２の実施形態によれば、キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２は、同一工程においてセルブロックＣＢごとに切断される。これにより、キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２の方向Ｅにおける幅Ｗ０がいずれも等しいので、強誘電体膜７１は、方向Ｅ（幅方向）においてキャパシタＣＰ２に無駄なく使用され得る。即ち、キャパシタＣＰ２における強誘電体膜７１の分極量を比較的大きくすることができる。
【００４３】
キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２は、同一工程で切断されるので、キャパシタ電極６２とフローティング電極９２とのずれが生じない。よって、キャパシタＣＰ２の容量値がばらつかない。
【００４４】
さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。しかし、第２の実施形態の製造方法は、キャパシタ電極６２、強誘電体膜７１およびフローティング電極９２を同一工程で切断するので、第１の実施形態における製造容易性に関する効果は得られない。
【００４５】
図１５（Ａ）および図１５（Ｂ）は、それぞれ本発明に係る第３の実施形態に従ったＦｅＲＡＭ３００の平面図およびＹ３−Ｙ３線に沿った断面図である。第３の実施形態は、キャパシタ電極６３の側壁が順テーパー状に形成され、フローティング電極９３の側壁が逆テーパー状に形成されている点で第１の実施形態と異なる。第３の実施形態の他の要素は、第１の実施形態の要素と同様でよい。
【００４６】
また、第３の実施形態の製造方法は、キャパシタ電極６３の側壁が順テーパー状に形成される点で第１の実施形態と異なり、他の製造工程は、第１の実施形態の製造工程と同様でよい。キャパシタ電極６３の側壁が順テーパー状に形成されているので、強誘電体膜７１を堆積したときに、間隙Ｇ１（図５（Ｂ）参照）が順テーパー状に形成される。従って、間隙Ｇ１のアスペクト比が大きい場合であっても、フローティング電極９３の材料を間隙Ｇ１内に充填することが比較的容易になる。
【００４７】
図１６（Ａ）および図１６（Ｂ）は、それぞれ本発明に係る第４の実施形態に従ったＦｅＲＡＭ４００の平面図およびＹ４−Ｙ４線に沿った断面図である。第４の実施形態は、ビット線コンタクトＢＬＣにプラグ５０およびキャパシタ電極６３を用いている点で第３の実施形態と異なる。第４の実施形態の他の要素は、第３の実施形態の要素と同様でよい。
【００４８】
プラグ５０の製造工程およびキャパシタ電極６３の製造工程におけるマスクパターンを変更することによって、プラグ５０およびキャパシタ電極６３は、ビット線コンタクトＢＬＣの領域にも形成される。これにより、コンタクト９７のコンタクトホールは、キャパシタ電極６３の上面まで到達すれば足りるので、ビット線コンタクトＢＬＣの形成が容易になる。また、コンタクト９７のコンタクトホールを形成するときのエッチング時間が短いため、ビット線コンタクトＢＬＣ近傍にあるキャパシタＣＰ４の特性の劣化を低減することができる。さらに、第４の実施形態は、第３の実施形態と同様の効果を有する。
【００４９】
図１７（Ａ）および図１７（Ｂ）は、それぞれ本発明に係る第５の実施形態に従ったＦｅＲＡＭ５００の平面図およびＹ５−Ｙ５線に沿った断面図である。第５の実施形態は、ビット線コンタクトＢＬＣにプラグ５０およびキャパシタ電極６２を用いている点で第２の実施形態と異なる。第５の実施形態の他の要素は、第２の実施形態の要素と同様でよい。
【００５０】
本実施形態は、第４の実施形態と同様に、プラグ５０の製造工程およびキャパシタ電極６２の製造工程におけるマスクパターンを変更することによって、プラグ５０およびキャパシタ電極６２がビット線コンタクトＢＬＣの領域にも形成される。これにより、コンタクト９７のコンタクトホールは、キャパシタ電極６３の上面まで到達すれば足りるので、ビット線コンタクトＢＬＣの形成が容易になる。また、コンタクト９７のコンタクトホールを形成するときのエッチング時間が短いため、ビット線コンタクトＢＬＣ近傍にあるキャパシタＣＰ４の特性の劣化を低減することができる。さらに、第５の実施形態は、第２の実施形態と同様の効果を有する。
【００５１】
図１８（Ａ）および図１８（Ｂ）は、それぞれ本発明に係る第６の実施形態に従ったＦｅＲＡＭ６００の平面図およびＹ６−Ｙ６線に沿った断面図である。第６の実施形態は、ワード線ＷＬおよびプレート線ＰＬをキャパシタＣＰ４の上方に設けている点で第４の実施形態と異なる。
【００５２】
ビット線コンタクトＢＬＣは、ワード線ＷＬおよびプレート線ＰＬと同じ製造工程において同じ材料で形成された台座９９を含む。台座９９上およびその下にコンタクト６５および９７が設けられており、これによりビット線ＢＬおよびビット線コンタクトＢＬＣが接続されている。
【００５３】
プレート線ＰＬは、コンタクト６５と同じ製造工程で形成されたコンタクト６６、キャパシタ電極６３およびプラグ５０を介してセルブロックＣＢ他端の拡散層２０に接続されている。ワード線ＷＬおよびプレート線ＰＬは、ゲート電極３０とほぼ平行に延在している。
【００５４】
第６の実施形態においては、セルブロックＣＢの面積を増加させることなく、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、キャパシタ電極６３およびビット線コンタクトＢＬＣを無理なく配置することができる。
【００５５】
図１９（Ａ）および図１９（Ｂ）は、それぞれ本発明に係る第７の実施形態に従ったＦｅＲＡＭ７００の平面図およびＹ７−Ｙ７線に沿った断面図である。第７の実施形態は、セレクタトランジスタを、フォールデッド型に配置した点で第６の実施形態と異なる。
【００５６】
本実施形態は、セルブロックＣＢ内に２つのセレクタトランジスタＳＴおよびＤＳＴを備えている。セレクタトランジスタＤＳＴは、拡散層２２によってディプレッション型に形成され、通過ゲートとして作用する。
【００５７】
図１９（Ａ）のＺ７−Ｚ７線に沿った断面では、図１９（Ｂ）のセレクタトランジスタＳＴとセレクタトランジスタＤＳＴとの位置関係が逆になっている。これにより、隣り合う２つのセルブロックＣＢの一方がデータ読取り時のデータ信号を供給し、他方がこのデータ信号を識別するためのリファレンス信号を供給する。よって、第７の実施形態は、信頼性の高い信号の読出しが可能となる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る第１の実施形態に従ったＦｅＲＡＭ１００の平面図および断面図。
【図２】第１の実施形態に係るＦｅＲＡＭ１００の製造方法を示す平面図および断面図。
【図３】図２に続くＦｅＲＡＭ１００の製造工程を示す平面図および断面図。
【図４】図３に続くＦｅＲＡＭ１００の製造工程を示す平面図および断面図。
【図５】図４に続くＦｅＲＡＭ１００の製造工程を示す平面図および断面図。
【図６】図５に続くＦｅＲＡＭ１００の製造工程を示す断面図。
【図７】本発明に係る第２の実施形態に従ったＦｅＲＡＭ２００の平面図および断面図。
【図８】第２の実施形態に係るＦｅＲＡＭ２００の製造方法を示す平面図および断面図。
【図９】図８に続くＦｅＲＡＭ２００の製造工程を示す平面図および断面図。
【図１０】図９に続くＦｅＲＡＭ２００の製造工程を示す断面図。
【図１１】図１０に続くＦｅＲＡＭ２００の製造工程を示す平面図および断面図。
【図１２】図１１に続くＦｅＲＡＭ２００の製造工程を示す平面図および断面図。
【図１３】図１２に続くＦｅＲＡＭ２００の製造工程を示す平面図および断面図。
【図１４】図１３に続くＦｅＲＡＭ２００の製造工程を示す断面図。
【図１５】本発明に係る第３の実施形態に従ったＦｅＲＡＭ３００の平面図および断面図。
【図１６】本発明に係る第４の実施形態に従ったＦｅＲＡＭ４００の平面図および断面図。
【図１７】本発明に係る第５の実施形態に従ったＦｅＲＡＭ５００の平面図および断面図。
【図１８】本発明に係る第６の実施形態に従ったＦｅＲＡＭ６００の平面図および断面図。
【図１９】本発明に係る第７の実施形態に従ったＦｅＲＡＭ７００の平面図および断面図。
【図２０】従来のＦｅＲＡＭの平面図および断面図。
【符号の説明】
【００５９】
１００  ＦｅＲＡＭ
１０  半導体基板
４０  層間絶縁膜
５０  プラグ
６０  キャパシタ電極
７１  強誘電体膜
８０  層間絶縁膜
９０  フローティング電極
ＣＴ  セルトランジスタ
ＳＴ  セレクタトランジスタ
ＣＢ  セルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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