(57)【要約】【課題】特性が優れレイアウト面積が小さい電圧制御発振器を提供する。【解決手段】ＬＣ−ＶＣＯ１において、スパイラルインダクタ６ａ及び６ｂを多層配線層１２の最上層に設け、半導体基板の表面におけるスパイラルインダクタ６ａ及び６ｂの直下域であり、且つ中心軸Ｏを含まない領域に、バラクタ素子８ａ及び８ｂ並びに及びＮチャネルトランジスタ９ａ、９ｂ及び１０を配置する。これにより、ＬＣ−ＶＣＯ１のレイアウト面積を低減しつつ、スパイラルインダクタ６ａ及び６ｂが発生する磁界がバラクタ素子８ａ及び８ｂ並びにＮチャネルトランジスタ９ａ、９ｂ及び１０の動作に悪影響を及ぼすことを防止することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板及びこの基板上に設けられた多層配線層を備えた半導体集積回路装置に形成された電圧制御発振器において、出力端子と、前記多層配線層に設けられ前記出力端子に接続されたスパイラルインダクタと、このスパイラルインダクタの直下域を含み且つこのスパイラルインダクタの中心軸を含まない領域に形成され、このスパイラルインダクタに並列に接続されてこのスパイラルインダクタと共に共振回路を形成する可変キャパシタと、前記領域に形成され前記共振回路と電源との間に接続されてこの共振回路から発振される共振信号に同期してこの共振回路に電流を供給する負性抵抗部と、を有することを特徴とする電圧制御発振器。
【請求項２】
前記可変キャパシタ及び前記負性抵抗部が、前記スパイラルインダクタの直下域であり前記スパイラルインダクタの最内周に巻き回されている配線の内側領域の直下域を含まない領域に形成されていることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記半導体集積回路装置において、前記スパイラルインダクタの中心軸が前記基板及び前記多層配線層の層間絶縁膜のみを通過することを特徴とする請求項１又は２に記載の電圧制御発振器。
【請求項４】
前記スパイラルインダクタの直下域を含み且つこのスパイラルインダクタの中心軸を含まない領域に形成され、前記可変キャパシタに並列に接続された固定キャパシタを有することを特徴とする請求項１乃至３のいずれか１項に記載の電圧制御発振器。
【請求項５】
前記可変キャパシタが前記基板の表面に形成されたバラクタ素子であることを特徴とする請求項１乃至４のいずれか１項に記載の電圧制御発振器。
【請求項６】
前記電源が高電位配線及び低電位配線を有し、前記出力端子が第１の出力端子及び第２の出力端子からなり、前記スパイラルインダクタ及び前記可変キャパシタが前記第１の出力端子と第２の出力端子との間に接続されており、前記負性抵抗部が、前記基板の表面に形成されソースが前記低電位配線に接続されドレインが前記第１の出力端子に接続されゲートが前記第２の出力端子に接続された第１のＮチャネルトランジスタと、前記基板の表面に形成されソースが前記低電位配線に接続されドレインが前記第２の出力端子に接続されゲートが前記第１の出力端子に接続された第２のＮチャネルトランジスタと、を有することを特徴とする請求項１乃至５のいずれか１項に記載の電圧制御発振器。
【請求項７】
前記スパイラルインダクタがフルシンメトリック型インダクタであることを特徴とする請求項１乃至６のいずれか１項に記載の電圧制御発振器。
【請求項８】
フェーズ・ロックド・ループ回路のローカルオシレータであることを特徴とする請求項１乃至７のいずれか１項に記載の電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、並列ＬＣタンク回路の共振現象を利用した電圧制御発振器に関し、特に、フェーズ・ロックド・ループ回路のローカルオシレータとして好適な電圧制御発振器に関する。
【０００２】
【従来の技術】
従来、周波数逓倍及び位相同期を目的として使用されるフェーズ・ロックド・ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路のローカルオシレータ（ＬＯ）として、リングオシレータ（Ｒ−ＶＣＯ：Ｒｉｎｇ−Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）が使用されてきた。Ｒ−ＶＣＯは、奇数個のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）インバータをリング状に接続することにより形成され、ＭＯＳ型集積回路中に形成することができるという利点がある。しかし、Ｒ−ＶＣＯはジッタが大きく、位相ノイズが大きいという欠点がある。
【０００３】
これに対して、近時、ローカルオシレータとして、並列ＬＣタンク回路の共振現象を利用した電圧制御発振器（ＬＣ−ＶＣＯ）が使用されている。このＬＣ−ＶＣＯにおいては、インダクタと可変キャパシタとが相互に並列に接続されて並列ＬＣタンク回路が形成されており、この並列ＬＣタンク回路の共振現象により、周波数が共振周波数である交流信号を発振するようになっている。共振周波数とは、並列ＬＣタンク回路のリアクタンスが零となる周波数をいい、共振現象とは、並列ＬＣタンク回路においてインダクタ及び可変キャパシタに電流が交互に流れる現象をいう。なお、可変キャパシタにはバラクタ素子等が使用され、印加される制御電圧に応じて容量が変化するようになっている。そして、可変キャパシタの容量を制御することにより、発振する交流信号の周波数を制御することができる（例えば、非特許文献１参照。）。
【０００４】
Ｒ−ＶＣＯと比較して、ＬＣ−ＶＣＯには以下に示す利点がある。第１に、ＬＣ−ＶＣＯは、Ｒ−ＶＣＯと比較して雑音が小さい。これは、ＬＣ−ＶＣＯは並列ＬＣタンク回路の共振現象を基本原理としているため、雑音の原因となるトランジスタの数が少ないことに起因する。このため、ＬＣ−ＶＣＯは、高速光通信、携帯電話、無線ＬＡＮ等に好適である。第２に、ＬＣ−ＶＣＯはＬＣ回路の共振現象を基本原理としているため、トランジスタにより構成され論理ゲート遅延を利用したＲ−ＶＣＯよりも高い発振周波数を得やすい。第３に、制御電圧に対する発振周波数の可変幅が小さい。このため、チューニング感度が低く、制御電圧の変動に起因する発振周波数の変動が少なく、この結果、雑音が低い。
【０００５】
図４は従来のＬＣ−ＶＣＯを示す回路図であり、図５はこの従来のＬＣ−ＶＣＯを示す平面図である。図４に示すように、この従来のＬＣ−ＶＣＯ１０１は、電源電位配線ＶＣＣ及び接地電位配線ＧＮＤに接続されている。ＬＣ−ＶＣＯ１０１には、電源電位配線ＶＣＣから接地電位配線ＧＮＤに向かって、インダクタ部２、可変キャパシタ部３、負性抵抗部４、電流調整部５がこの順に接続されている。
【０００６】
インダクタ部２においては、２つのスパイラルインダクタ６ａ及び６ｂが設けられている。スパイラルインダクタ６ａ及び６ｂの一端は電源電位配線ＶＣＣに接続されており、他端は夫々出力端子７ａ及び７ｂに接続されている。
【０００７】
可変キャパシタ部３においては、２つのバラクタ素子８ａ及び８ｂが設けられており、バラクタ素子８ａの一端、例えばウエル電極は出力端子７ａに接続されており、バラクタ素子８ｂの一端、例えばウエル電極は出力端子７ｂに接続されている。また、バラクタ素子８ａ及び８ｂの他端、例えばゲート電極は相互に接続されており、制御電圧が印加されるようになっている。
【０００８】
負性抵抗部４においては、Ｎチャネルトランジスタ９ａ及び９ｂが設けられており、Ｎチャネルトランジスタ９ａのドレインは出力端子７ａに接続されており、ゲートは出力端子７ｂに接続されている。また、Ｎチャネルトランジスタ９ｂのドレインは出力端子７ｂに接続されており、ゲートは出力端子７ａに接続されている。
【０００９】
電流調整部５においては、Ｎチャネルトランジスタ１０が設けられており、Ｎチャネルトランジスタ１０のドレインはＮチャネルトランジスタ９ａのソース及びＮチャネルトランジスタ９ｂのソースに接続されている。また、Ｎチャネルトランジスタ１０のソースは接地電位配線ＧＮＤに接続されており、ゲートにはバイアス電圧が印加されるようになっている。
【００１０】
次に、この従来のＬＣ−ＶＣＯ１０１のレイアウトについて説明する。図５に示すように、ＬＣ−ＶＣＯ１０１は、半導体基板（図示せず）上に多層配線層１２が形成された半導体集積回路装置内に設けられている。そして、スパイラルインダクタ６ａ及び６ｂが多層配線層１２の最上層に設けられており、半導体基板の表面におけるスパイラルインダクタ６ａ及び６ｂの直下域から外れた領域に、バラクタ素子８ａ及び８ｂが形成されるバラクタ素子形成領域及びＮチャネルトランジスタ９ａ、９ｂ及び１０が形成されるトランジスタ形成領域が配置されている。また、スパイラルインダクタ６ａ及び６ｂの直下域には、他の素子及び配線等の導電体も配置されていない。
【００１１】
このように、従来のＬＣ−ＶＣＯのレイアウトは、スパイラルインダクタが多層配線層の最上層に配置されており、このスパイラルインダクタの直下域には、バラクタ素子及びトランジスタ等の素子並びに導電体は配置されないように設計されている（例えば、非特許文献１及び特許文献１参照。）。これは、スパイラルインダクタにおいて発生する磁界が、能動素子の動作に悪影響を及ぼしたり、導電体内を誘導電流が流れて電力の損失が発生したりすることを防止するためである。
【００１２】
【非特許文献１】
Ａｌｉ  Ｈａｊｉｍｉｒａ  ａｎｄ  Ｔｈｏｍａｓ  Ｈ．  Ｌｅｅ  ”Ｄｅｓｉｇｎ  Ｉｓｓｕｅｓ  ｉｎ  ＣＭＯＳ  Ｄｉｆｆｅｒｅｎｔｉａｌ  ＬＣ  Ｏｓｃｉｌｌａｔｏｒｓ”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴ，  Ｖｏｌ．  ３４，  Ｎｏ．５，  ＭＡＹ  １９９９  （Ｆｉｇ．  １１）
【特許文献１】
特開２００２−９２９９号公報（図１）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。即ち、従来のＬＣ−ＶＣＯは、Ｒ−ＶＣＯと比較して、レイアウト面積が大きい。例えば、Ｒ−ＶＣＯのレイアウトが、縦が７５μｍ、横が１５０μｍの矩形状であるのに対し、従来のＬＣ−ＶＣＯ１０１のレイアウトは、縦が２５０μｍ、横が３００μｍの矩形状であり、レイアウト面積がＲ−ＶＣＯの約７倍になってしまう。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、特性が優れレイアウト面積が小さい電圧制御発振器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る電圧制御発振器は、基板及びこの基板上に設けられた多層配線層を備えた半導体集積回路装置に形成された電圧制御発振器において、出力端子と、前記多層配線層に設けられ前記出力端子に接続されたスパイラルインダクタと、このスパイラルインダクタの直下域を含み且つこのスパイラルインダクタの中心軸を含まない領域に形成され、このスパイラルインダクタに並列に接続されてこのスパイラルインダクタと共に共振回路を形成する可変キャパシタと、前記領域に形成され前記共振回路と電源との間に接続されてこの共振回路から発振される共振信号に同期してこの共振回路に電流を供給する負性抵抗部と、を有することを特徴とする。
【００１６】
本発明においては、スパイラルインダクタ及び可変キャパシタからなる共振回路に、電源に接続された負性抵抗部により電流が供給されることにより、出力端子から周波数が共振回路の共振周波数に等しい交流信号を出力することができる。そして、可変キャパシタ及び負性抵抗部が、スパイラルインダクタの直下域を含む領域に形成されているため、電圧制御発振器のレイアウト面積を低減することができる。また、可変キャパシタ及び負性抵抗部が、スパイラルインダクタの中心軸を含まない領域に形成されているため、スパイラルインダクタが発生させる磁界が可変キャパシタ及び負性抵抗部の動作に影響を与えることを抑制できる。また、誘導電流が発生することにより、スパイラルインダクタの効率が低下することを抑制できる。これにより、レイアウト面積が小さく特性が優れた電圧制御発振器を得ることができる。
【００１７】
また、前記スパイラルインダクタがフルシンメトリック型インダクタであってもよい。これにより、電圧制御発振器のレイアウト面積をより一層低減することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る電圧制御発振器（ＬＣ−ＶＣＯ）を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。図１及び図２に示すように、本実施形態に係るＬＣ−ＶＣＯ１は、前述の従来のＬＣ−ＶＣＯ１０１（図５参照）と比較して、レイアウトが異なっている。なお、本実施形態に係るＬＣ−ＶＣＯ１の回路構成は、図４に示す従来のＬＣ−ＶＣＯ１０１と同様である。
【００１９】
図１及び図２に示すように、ＬＣ−ＶＣＯ１は、半導体基板１１上に多層配線層１２が形成された半導体集積回路装置内に設けられている。そして、スパイラルインダクタ６ａ及び６ｂが多層配線層１２の最上層に設けられている。スパイラルインダクタ６ａ及び６ｂは、例えば、夫々配線が矩形状に５回巻きされたインダクタである。そして、半導体基板の表面におけるスパイラルインダクタ６ａの直下域であり、且つ、スパイラルインダクタ６ａの中心軸Ｏを含まない領域に、バラクタ素子８ａが形成されるバラクタ素子形成領域が配置されている。なお、前述の如く、バラクタ素子８ａはスパイラルインダクタ６ａに接続されている。また、このバラクタ素子形成領域に隣接するように、Ｎチャネルトランジスタ９ａが形成されるトランジスタ形成領域が配置されている。このトランジスタ形成領域も、スパイラルインダクタ６ａの直下域であり、且つ、スパイラルインダクタ６ａの中心軸Ｏを含まない領域に配置されている。なお、スパイラルインダクタ６ａの中心とは、配線が巻き回されてなる矩形の角部を結ぶ２本の対角線の交点をいう。また、例えば、スパイラルインダクタが、配線が円環状に巻き回されて形成されている場合は、円環の中心がスパイラルインダクタの中心となる。
【００２０】
また同様に、半導体基板の表面におけるスパイラルインダクタ６ｂの直下域を含む領域であり、且つ、スパイラルインダクタ６ｂの中心軸を含まない領域に、バラクタ素子８ｂが形成されるバラクタ素子形成領域及びＮチャネルトランジスタ９ｂが形成されるトランジスタ形成領域が配置されている。更に、半導体基板の表面におけるスパイラルインダクタ６ａ及び６ｂの直下域を含む領域であり、且つ、スパイラルインダクタ６ａ及び６ｂの中心軸を含まない領域に、Ｎチャネルトランジスタ１０が形成されるトランジスタ形成領域が配置されている。更にまた、上述の各素子間を接続する配線、及びこの半導体集積回路装置における他の素子間を接続する配線も、スパイラルインダクタ６ａ及び６ｂの中心軸Ｏを含まない領域に配置されている。このため、この半導体集積回路装置において、スパイラルインダクタ６ａ及び６ｂの中心軸Ｏは多層配線層の層間絶縁膜及び半導体基板１１のみを通るようになっている。
【００２１】
次に、図１、図２及び図４を参照して、ＬＣ−ＶＣＯ１の動作について説明する。先ず、Ｎチャネルトランジスタ１０のゲートにバイアス電圧を印加する。これにより、Ｎチャネルトランジスタ１０のＩ−Ｖ特性が飽和領域に達し、そのソース・ドレイン間には、ゲート電圧によって決まりドレイン電圧には依存しないドレイン電流が流れるようになる。この結果、バイアス電圧を一定値とすることにより、Ｎチャネルトランジスタ１０のソース・ドレイン間の電位差によらず、ＬＣ−ＶＣＯ１に一定の電流を流すことができる。
【００２２】
この状態で、例えば、ＬＣ−ＶＣＯ１が電源電位配線ＶＣＣ及び接地電位配線ＧＮＤに接続されること等により、インダクタ部２及び可変キャパシタ部３からなるＬＣ共振回路に何らかの電気的な刺激が印加されると、ＬＣ共振回路が相補の共振信号を出力端子７ａ及び７ｂから発振する。
【００２３】
但し、ＬＣ共振回路のみでは、寄生抵抗による損失が生じるため、発振はいずれ止まってしまう。そこで、電源電位配線ＶＣＣに正の電源電位を印加し、接地電位配線ＧＮＤに接地電位を印加して、ＬＣ−ＶＣＯ１０１に電流を供給すると共に、負性抵抗部４を設けることにより、ＬＣ共振回路に恒久的に共振信号を発振させることができる。即ち、例えば出力端子７ａがロウになり、出力端子７ｂがハイになると、Ｎチャネルトランジスタ９ａがオンになる。この結果、出力端子７ａには電源電位及び接地電位の双方が印加され、出力端子７ａの電位は両者の中間の値となる。また、Ｎチャネルトランジスタ９ｂがオフになるため、出力端子７ｂには電源電位が印加される。同様に、出力端子７ａがハイになり、出力端子７ｂがロウになると、出力端子７ａには電源電位が印加され、出力端子７ｂには接地電位及び接地電位の双方が印加され、出力端子７ｂの電位は両者の中間の値となる。これにより、出力端子７ａ及び７ｂからの発振が減衰することなく持続する。
【００２４】
そして、バラクタ素子８ａ及び８ｂのゲート電極に印加する制御電圧を変えることにより、バラクタ素子８ａ及び８ｂの容量が変化する。この結果、この制御電圧に応じてＬＣ共振回路の共振周波数が変化し、ＬＣ−ＶＣＯ１から発振される交流信号の周波数を変化させることができる。
【００２５】
このとき、図２に示すように、スパイラルインダクタ６ａ及び６ｂは磁界を発生させるが、磁力線１４はスパイラルインダクタ６ａ及び６ｂの中心軸Ｏの近傍に集中する。本実施形態のＬＣ−ＶＣＯ１においては、バラクタ素子８ａ及び８ｂ並びにＮチャネルトランジスタ９ａ、９ｂ及び１０を、中心軸Ｏを含まない領域に形成しているため、スパイラルインダクタ６ａ及び６ｂから発生する磁界が、バラクタ素子８ａ及び８ｂ並びにＮチャネルトランジスタ９ａ、９ｂ及び１０の動作に実質的な悪影響を及ぼすことがない。また、中心軸Ｏと交わる領域には配線等の導電体を配置していないため、誘導電流による損失もほとんど発生しない。
【００２６】
このように、本実施形態においては、スパイラルインダクタから発生する磁界が、バラクタ素子及びトランジスタの動作に悪影響を与えることがない。また、本実施形態においては、スパイラルインダクタの直下域にバラクタ素子及びトランジスタを形成しているため、ＬＣ−ＶＣＯ１のレイアウト面積は略スパイラルインダクタのレイアウト面積に等しくなり、従来のＬＣ−ＶＣＯと比較して、レイアウト面積を低減することができる。例えば、本実施形態のＬＣ−ＶＣＯ１のレイアウトは、縦が１５０μｍ、横が３００μｍの矩形状であり、レイアウト面積は従来のＬＣ−ＶＣＯ１０１（図５参照）の０．６倍になっている。この結果、本実施形態のＬＣ−ＶＣＯ１が搭載される半導体集積回路装置全体の小型化及び高密度化を図ることができる。
【００２７】
なお、本実施形態においては、ＬＣ−ＶＣＯ１におけるスパイラルインダクタ以外の素子として、バラクタ素子８ａ及び８ｂ、Ｎチャネルトランジスタ９ａ、９ｂ及び１０のみを示しているが、本発明のＬＣ−ＶＣＯにおいては、これ以外の素子が形成されていてもよい。例えば、出力端子７ａと出力端子７ｂとの間においてバラクタ素子８ａ及び８ｂに並列に接続され、容量値が固定されている固定キャパシタが設けられていてもよい。また、例えば、電源電位配線ＶＣＣと出力端子７ａ及び７ｂとの間に、抵抗が接続されていてもよい。その場合も、スパイラルインダクタ以外の素子は、スパイラルインダクタの直下域を含む領域であって、且つ、スパイラルインダクタの中心軸を含まない領域に配置される。また、レイアウトに余裕があれば、スパイラルインダクタ以外の素子は、スパイラルインダクタの直下域であって、且つ、このスパイラルインダクタにおける最内周の巻き回配線の内側領域の直下域から外れた領域に形成されることが好ましい。
【００２８】
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係る電圧制御発振器を示す平面図である。図３に示すように、本実施形態に係るＬＣ−ＶＣＯ２１は、前述の第１の実施形態に係るＬＣ−ＶＣＯ１（図１参照）と比較して、レイアウトが異なっている。なお、本実施形態に係るＬＣ−ＶＣＯ２１の回路構成は、図４に示す従来のＬＣ−ＶＣＯ１０１と同様である。
【００２９】
図３に示すように、ＬＣ−ＶＣＯ２１においては、第１の実施形態に係るＬＣ−ＶＣＯ１に設けられた２つのスパイラルインダクタ６ａ及び６ｂの替わりに、１つのフルシンメトリック型インダクタ１６が、多層配線層１２の最上層に設けられている。フルシンメトリック型インダクタ１６は、２つのスパイラルインダクタが相互に入れ子になり、且つ最内周部で相互に接続されて形成されており、配線が矩形状に合計で例えば５回巻きされたインダクタである。そして、半導体基板の表面におけるフルシンメトリック型インダクタ１６の直下域であり、且つ、フルシンメトリック型インダクタ１６の中心軸Ｏを含まない領域に、バラクタ素子８ａ及び８ｂが形成されるバラクタ素子形成領域が配置されている。また、このバラクタ素子形成領域に隣接するように、Ｎチャネルトランジスタ９ａ、９ｂ及び１０が形成されるトランジスタ形成領域が配置されている。このトランジスタ形成領域も、フルシンメトリック型インダクタ１６の直下域であり、且つ、フルシンメトリック型インダクタ１６の中心軸Ｏを含まない領域に配置されている。本実施形態に係るＬＣ−ＶＣＯ２１の上記以外の構成及び動作は、前述の第１の実施形態に係るＬＣ−ＶＣＯ１の動作と同様である。
【００３０】
本実施形態においては、前述の第１の実施形態と比較して、ＬＣ−ＶＣＯのレイアウト面積をより小さくすることができる。本実施形態に係るＬＣ−ＶＣＯ２１のレイアウトは、例えば、縦が１５０μｍ、横が１５０μｍの矩形状である。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００３１】
【発明の効果】
以上詳述したように、本発明によれば、可変キャパシタ及び負性抵抗部をスパイラルインダクタの直下域を含み中心軸を含まない領域に形成することにより、電圧制御発振器の特性を低下させずに、レイアウト面積を低減することができる。これにより、この電圧制御発振器が設けられる半導体集積回路装置の小型化及び高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧制御発振器を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】本発明の第２の実施形態に係る電圧制御発振器を示す平面図である。
【図４】従来のＬＣ−ＶＣＯを示す回路図である。
【図５】この従来のＬＣ−ＶＣＯを示す平面図である。
【符号の説明】
１、２１、１０１；ＬＣ−ＶＣＯ
２；インダクタ部
３；可変キャパシタ部
４；負性抵抗部
５；電流調整部
６ａ、６ｂ；スパイラルインダクタ
７ａ、７ｂ；出力端子
８ａ、８ｂ；バラクタ素子
９ａ、９ｂ、１０；Ｎチャネルトランジスタ
１１；半導体基板
１２；多層配線層
１４；磁力線
１６；フルシンメトリック型インダクタ
ＧＮＤ；接地電位配線
ＶＣＣ；電源電位配線
Ｏ；中心軸
【図１】
2005006153.tif 000003
【図２】
2005006153.tif 000004
【図３】
2005006153.tif 000005
【図４】
2005006153.tif 000006
【図５】
2005006153.tif 000007