(57)【要約】【課題】リフレッシュが必要な第１のメモリと、リフレッシュが不要な第２のメモリとがバスの一部を共有するシステムにおいて、第２のメモリアクセス中に第１のメモリのリフレッシュを実行可能にすること。【解決手段】本メモリコントローラは、バスの一部を共有するリフレッシュが必要な第１のメモリ１６０と、リフレッシュが不要な第２のメモリ１５０とが接続され、第１のメモリ１６０に対するアクセス制御及びオートリフレッシュ制御を行う第１のメモリ制御部１２０と、第２のメモリ１５０に対するアクセス制御を行う第２のメモリ制御部１１０と、第１のメモリ１６０に対する信号、及び第２のメモリ１５０に対する信号を、バスに対して出力するタイミングを調整する調停回路１３０とを含み、第１のメモリ制御部１２０からの信号がオートリフレッシュ要求信号である場合には、第２のメモリ１５０に対するアクセス中であっても、第１のメモリ１６０に対するリフレッシュ要求信号を出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
リフレッシュが必要な第１のメモリと、第１のメモリとバスの一部を共有するリフレッシュが不要な第２のメモリとが接続可能なメモリコントローラであって、
第１のメモリに対するアクセス制御及びオートリフレッシュ制御を行う第１のメモリ制御部と、
第２のメモリに対するアクセス制御を行う第２のメモリ制御部と、
第１のメモリ制御部が生成した第１のメモリに対する信号、及び第２のメモリ制御部が生成した第２のメモリに対する信号を、第１のメモリ及び第２のメモリの少なくとも一方に接続されたバスに対して出力するタイミングを調整する調停回路とを含み、
前記調停回路は、
第１のメモリ制御部からの信号がオートリフレッシュ要求信号であるか否かを判断し、オートリフレッシュ要求である場合には、第２のメモリに対するアクセス中であっても、第１のメモリに対するリフレッシュ要求信号を出力するようにタイミング制御を行う回路を含むメモリコントローラ。
【請求項２】
請求項１において、
第１のメモリに対するリフレッシュ制御に必要な信号を出力するバスは第２のメモリと共有しない構成であることを特徴とするメモリコントローラ。
【請求項３】
請求項１乃至２のいずれかにおいて、
第１のメモリがシンクロナスＤＲＡＭである場合のオートリフレッシュ制御に使用するチップセレクト信号、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（WE）信号を出力するバスは第２のメモリと共有しない構成であることを特徴とするメモリコントローラ。
【請求項４】
請求項１乃至３のいずれかにおいて、
第１のメモリと第２のメモリはデータバス及びアドレスバスを共有していることを特徴とするメモリコントローラ。
【請求項５】
請求項１乃至４のいずれかに記載のメモリコントローラを含むことを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至４のいずれかに記載のメモリコントローラと第１のメモリ、第２のメモリを含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至４のいずれかに記載のメモリコントローラを含むことを特徴とするマイクロコンピュータ。
【請求項８】
請求項７に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリコントローラ、半導体集積回路装置、半導体装置、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
リフレッシュが必要なメモリとしてＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）が知られている。SＤＲＡＭ（DRAM）は、電荷の有無で１／０のデータを記録するもので、電荷が時間と共になくなるため、定期的に記録されたデータをリフレッシュする必要がある。SDRAM（DRAM）はメモリ構造がSRAMに比べ単純で大容量化に適している。このため、比較的大きなメモリ容量の必要なシステムにおいては、SDRAMあるいはフラッシュメモリとSDRAMの2種類でシステムを構築する事がある。
【特許文献１】特開２００２−２６９９８０号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここにおいてＳＤＲＡＭとＳＲＡＭとを使用する場合、これらのバスを共有させる場合がある。かかる場合にはデータバスとアドレスバスを共有されているため、ＳＤＲＡＭとＳＲＡＭへの同時アクセスはできない。
【０００４】
しかしＳＤＲＡＭは定期的なリフレッシュが必要であるため、ＳＲＡＭアクセス中にＳＤＲＡＭのリフレッシュ要求が起きる可能性がある。
【０００５】
かかる場合、アクセス中にリフレッシュ要求が発生するとＳＲＡＭのアクセスが完了するまで待たされてしまう。またSDRAMのリフレッシュ中にSRAMアクセス要求が発生するとリフレッシュが完了するまでアクセス要求が待たされてまたうという問題点があった。
【０００６】
またSDRAMのリフレッシュを優先する構成であると、SRAMアクセスが中断される事になり、データ転送レートの低下など、システムのパフォーマンスの低下を招くという問題点があった。
【０００７】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、リフレッシュが必要な第１のメモリと、リフレッシュが不要な第２のメモリとがバスの一部を共有する構成のシステムにおいて、第２のメモリアクセス中においても第１のメモリのリフレッシュを実行可能なメモリコントローラ、半導体集積回路装置、半導体装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明は、リフレッシュが必要な第１のメモリと、第１のメモリとバスの一部を共有するリフレッシュが不要な第２のメモリとが接続可能なメモリコントローラであって、
第１のメモリに対するアクセス制御及びオートリフレッシュ制御を行う第１のメモリ制御部と、
第２のメモリに対するアクセス制御を行う第２のメモリ制御部と、
第１のメモリ制御部が生成した第１のメモリに対する信号、及び第２のメモリ制御部が生成した第２のメモリに対する信号を、第１のメモリ及び第２のメモリの少なくとも一方に接続されたバスに対して出力するタイミングを調整する調停回路とを含み、
前記調停回路は、
第１のメモリ制御部からの信号がオートリフレッシュ要求信号であるか否かを判断し、オートリフレッシュ要求である場合には、第２のメモリに対するアクセス中であっても、第１のメモリに対するリフレッシュ要求信号を出力するようにタイミング制御を行う回路を含む。
【０００９】
リフレッシュが必要な第１のメモリとは、たとえばＳＤＲＡＭ、ＤＲＡＭ等である。
【００１０】
リフレッシュが不要な第２のメモリとはＳＲＡＭ、ＲＯＭ等である。
【００１１】
本発明によれば第１のメモリのリフレッシュを第２のメモリのアクセス実行のバックグラウンドで実施する事ができる。従って第１のメモリに対して適切なタイミングでリフレッシュを行う事ができるようになる。また、第２のメモリのデータの読み書きの中断などによるデータ転送レートの低下等のシステムパフォーマンスの低下を回避する事ができる。
【００１２】
なおリフレッシュが必要な第１のメモリとリフレッシュが不要な第２のメモリを含む３つ以上のメモリでバスを共有する場合も本発明の範囲内である。
【００１３】
（２）本発明のメモリコントローラは、
第１のメモリに対するリフレッシュ制御に必要な信号を出力するバスは第２のメモリと共有しない構成であることを特徴とする。
【００１４】
（３）本発明のメモリコントローラは、
第１のメモリがシンクロナスＤＲＡＭである場合のオートリフレッシュ制御に使用するチップセレクト信号、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（WE）信号を出力するバスは第２のメモリと共有しない構成であることを特徴とする。
【００１５】
ロウアドレスストローブ信号とはＲＡＳ信号のことであり、カラムアドレスストローブ信号とはＣＡＳ信号のことである。一般にシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）では、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（WE）信号の組み合わせで、オートリフレッシュ命令（コマンド）を生成する。
【００１６】
本発明によれば、チップセレクト信号、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル信号出力するバスは第２のメモリと共有しない構成であるため、第２のメモリがバスを使用中（アクセス中）でもバックグラウンドで（平行して）、第１のメモリにオートリフレッシュ要求を行うことができる。
【００１７】
（４）本発明のメモリコントローラは、
第１のメモリと第２のメモリはデータバス及びアドレスバスを共有していることを特徴とする。
【００１８】
本発明によれば、少ない信号線の数でメモリ制御を行うことができる。
【００１９】
（５）本発明の半導体集積回路装置は、上記のいずれかに記載のメモリコントローラを含むことを特徴とする。
【００２０】
（６）本発明の半導体装置は、上記のいずれかに記載のメモリコントローラと第１のメモリ、第２のメモリを含むことを特徴とする。
【００２１】
（７）本発明のマイクロコンピュータは、上記のいずれかに記載のメモリコントローラを含むことを特徴とする。
【００２２】
（８）本発明の電子機器は、上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする。
【発明を実施するための最良の形態】
【００２３】
１．メモリコントローラ
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２４】
図４はＳＤＲＡＭとＳＲＡＭとがバスを共有する場合の比較例のシステムを示した図である。
【００２５】
比較例のシステムは、メモリコントローラ２００に制御信号の一部（ライトイネーブルWE、データマスクDQM）、アドレスバスA、データバスDを共有するＳＲＡＭ２５０とＳＤＲＡＭ２６０が接続されている。メモリコントローラ２００は、ＳＲＡＭ制御部２１０、ＳＤＲＡＭ制御部２２０、調停回路２３０を含む。
【００２６】
ＳＲＡＭ制御部２１０はＳＲＡＭ２５０に対するアクセス制御を行う。MEMREQ２１１、CS_RAM２１３、OE_RAM２１４、WE_RAM２１５は、ＳＲＡＭ制御部２１０がＳＲＡＭ２５０へのアクセス要求を行うために生成出力する信号である。ＳＲＡＭ制御部２１０は、上記各信号の組み合わせによりＳＲＡＭ２５０に対するアクセス要求信号（コマンド）を生成し、アクセス制御を行う。
【００２７】
ＳＤＲＡＭ制御部２２０はＳＤＲＡＭ２６０に対するアクセス制御及びオートリフレッシュ制御を行う。MEMREQ２２１、CS_SD２２３、RAS_SD２２４、CAS_SD２２５、WE_SD２２６、ＳＤＲＡＭ制御部２２０がＳＤＲＡＭ２６０へのアクセス要求又はオートリフレッシュ要求を行う生成出力する信号である。ＳＤＲＡＭ制御部２２０は、上記各信号の組み合わせによりＳＤＲＡＭ２６０に対するアクセス要求信号（コマンド）又はオートリフレッシュ要求信号（コマンド）を生成し、アクセス制御又はオートリフレッシュ制御を行う。
【００２８】
調停回路２３０は、ＳＲＡＭ制御部２１０からアクセス要求信号を、ＳＤＲＡＭ制御部２２０からアクセス要求信号又はオートリフレッシュ制御信号を受けとり、バスに出力するタイミングを制御する。
【００２９】
SRAM_CS２３１、OE２３２、SDRAM_CS２３３、RAS２３４、CAS２３５、A２３６、DQE２３７、WE２３８、D２３９は調停回路２３０がＳＲＡＭ２５０又はＳＤＲＡＭ２６０に対して出力する信号である。ここで、アドレス、データマスク、ライトイネーブル、データの各信号A２３６、DQE２３７、WE２３８、D２３９は、ＳＲＡＭ２５０とＳＤＲＡＭ２６０でバスが供給されている。
【００３０】
従って本システムでは、ＳＲＡＭ２５０とＳＤＲＡＭ２６０へは同時にアクセスはできない。
【００３１】
図５は、比較例の形態でのリフレッシュタイミングについて説明するための図である。
【００３２】
４１０、４２０、４３０はＳＤＲＡＭ制御部２２０が所定間隔で発生させるオートリフレッシュ要求のタイミングを表している。オートリフレッシュのタイミング１（ＲＥＦ１）４１０においては、バスがＩＤＬＥ状態４０９であるため、オートリフレッシュ要求が行われリフレッシュ４１１が実行される。ところがオートリフレッシュのタイミング２（ＲＥＦ２）４２０においては、バスをＳＲＡＭ制御部が使用しているため（４１９）、オートリフレッシュ要求を出すことができず、タイミング２’（３２１）までリフレッシュは待たされ、リフレッシュ実行の遅れが生じる。
【００３３】
図６は、比較例の調停回路の動作について説明するための図である。
【００３４】
４５０はＳＡＲＭに対するメモリリクエスト信号MEMREC(1)であり、４６０はＳＡＲＭに対するメモリリクエスト信号MEMREC(1)に対する許可信号MEMACK(1)である。
【００３５】
また４７０はＳＤＡＲＭに対するメモリリクエスト信号MEMREC(2)であり、４８０はＳＤＡＲＭに対するメモリリクエスト信号MEMREC(2)に対する許可信号MEMACK(2)である。
【００３６】
４９０に示すようにＳＤＲＡＭがリフレッシュ実行中はＳＤＲＡＭがバスを占有しているので、ＳＲＡＭ制御部がバス取得件を申請しても許可が出るのがまたされる。
【００３７】
また４９２に示すようにＳＲＡＭがアクセス実行中はＳＲＡＭがバスを占有しているので、ＳＤＲＡＭ制御部がバス取得件を申請しても許可が出るのがまたされる。
【００３８】
このように比較例のシステムでは、オートリフレッシュ要求とアクセス要求のタイミングが重なると、いずれかは他方の実行が完了するまで待たされてしまうことになる。
【００３９】
図１は、本実施の形態のメモリコントローラ、半導体集積回路装置、半導体装置について説明するための図である。
【００４０】
１００は本実施の形態のメモリコントローラである。１０は本実施の形態のメモリコントローラを含む半導体集積回路装置である。２０は本実施の形態のメモリコントローラと第１のメモリ、第２のメモリを含む半導体装置である。
【００４１】
本実施の形態のメモリコントローラ１００はリフレッシュが必要なＳＤＲＡＭ（第１のメモリ）１６０と、リフレッシュが不要なＳＲＡＭ（第２のメモリ）１５０とが一部共有のバスで接続されている。
【００４２】
本実施の形態のメモリコントローラ１００は、ＳＤＲＡＭ（第１のメモリ）制御部１２０を含む。ＳＤＲＡＭ（第１のメモリ）制御部１２０は、ＳＤＲＡＭ（第１のメモリ）１５０に対するアクセス制御及びオートリフレッシュ制御を行う。MEMREQ１２１、CS_SD１２３、RAS_SD１２４、CAS_SD１２５、WE_SD１２６はＳＤＲＡＭ（第１のメモリ）制御部１２０がＳＤＲＡＭ（第１のメモリ）１６０へのアクセス要求又はオートリフレッシュ要求を行うために生成出力する信号である。ＳＤＲＡＭ（第１のメモリ）制御部１２０は、上記各信号の組み合わせによりＳＤＲＡＭ（第１のメモリ）１６０に対するアクセス要求信号（コマンド）又はオートリフレッシュ要求信号（コマンド）を生成し、アクセス制御又はオートリフレッシュ制御を行う。
【００４３】
またREF_REQ１２７は、オートリフレッシュ要求を行うことを調停回路１３０に対し知らせるための信号である。
【００４４】
本実施の形態のメモリコントローラ１００は、ＳＲＡＭ（第２のメモリ）制御部１１０を含む。ＳＲＡＭ（第２のメモリ）制御部１１０は、ＳＲＡＭ（第２のメモリ）１６０に対するアクセス制御を行う。MEMREQ１１１、CS_RAM１１３、OE_RAM１１４、WE_RAM１１５は、ＳＲＡＭ（第２のメモリ）制御部１１０がＳＲＡＭ（第２のメモリ）１５０へのアクセス要求を行うために生成出力する信号である。ＳＲＡＭ（第２のメモリ）制御部１１０は、上記各信号の組み合わせによりＳＲＡＭ（第２のメモリ）１５０に対するアクセス要求信号（コマンド）を生成し、アクセス制御を行う。
【００４５】
本実施の形態のメモリコントローラ１００は、調停回路１３０を含む。調停回路１３０は、ＳＤＲＡＭ（第１のメモリ）制御部１２０からの信号がリフレッシュ要求信号であるか否かを判断し、リフレッシュ要求である場合には、ＳＲＡＭ（第２のメモリ）１５０に対するアクセス中であっても、ＳＤＲＡＭ（第１のメモリ）に対するリフレッシュ要求信号を出力するようにタイミング制御を行う。
【００４６】
ここにおいて調停回路１３０は、ＳＤＲＡＭ（第１のメモリ）制御部１２０からのREF_REQ１２７により今回の要求がオートリフレッシュ要求であるかを判断することができる。
【００４７】
より具体的には調停回路１３０はＳＤＲＡＭ（第１のメモリ）制御部１２０が生成した第１のメモリに対する信号REF_REQ１２７、MEMREQ１２１、CS_SD１２３、RAS_SD１２４、CAS_SD１２５、WE_SD１２６、及びＳＲＡＭ（第２のメモリ）制御部１１０が生成したＳＲＡＭ（第２のメモリ）に対する信号MEMREQ１１１、CS_RAM１１３、OE_RAM１１４、WE_RAM１１５を受け取り、ＳＤＲＡＭ（第１のメモリ）１６０及びＳＲＡＭ（第２のメモリ）１５０に接続されたバスに対して出力するタイミングを調整する。
【００４８】
SRAM_CS１３１、OE１３２、SDRAM_CS１３３、RAS１３４、CAS１３５、A１３６、DQE１３７、WE１３８、D１３９、WEO１４０は調停回路１３０がＳＲＡＭ（第２のメモリ）１５０又はＳＤＲＡＭ（第１のメモリ）１６０に対して出力する信号である。
【００４９】
ＳＤＲＡＭ（第１のメモリ）１６０とＤＲＡＭ（第２のメモリ）１５０はデータバスDQE１３７、D１３９及びアドレスバスA１３６を共有している。
【００５０】
しかしＳＤＲＡＭ（第１のメモリ）１６０に対するリフレッシュ要求に必要な信号を出力するバスSDRAM_CS１３３、RAS１３４、CAS１３５、WE１３８はＳＲＡＭ（第２のメモリ）１５０と共有しない構成である。オートリフレッシュ命令（コマンド）はSDRAM_CS１３３、RAS１３４、CAS１３５、WE１３８の組み合わせにより生成される。
【００５１】
このように本実施の形態の調停回路１３０は、REF_REQ１２７によりＳＤＲＡＭ（第１のメモリ）制御部１２０の要求がリフレッシュ要求であるか否かを判断し、リフレッシュ要求に関しては、ＳＲＡＭ（第２のメモリ）制御部１１０のバスアクセスと同時にバスアクセスを行うことを許可する。そしてＳＲＡＭ（第２のメモリ）似対するライトイネーブル信号WE0１４０とＳＤＲＡＭ（第１のメモリ）に対するライトイネーブル信号WE1がバスを共有しない構成とすることで、ＳＤＲＡＭ（第１のメモリ）１６０のリフレッシュとＳＲＡＭ（第２のメモリ）１５０の読み書きアクセスを同時に実行することが可能となる。
【００５２】
本実施の形態によればＳＤＲＡＭ（第１のメモリ）１６０リフレッシュをＳＲＡＭ（第２のメモリ）１５０のアクセス実行のバックグラウンドで実施する事ができるので、適切なタイミングでリフレッシュを行う事ができるようになり、データの読み書きの中断などによるデータ転送レートの低下など、システムパフォーマンスの低下を回避する事ができる。
【００５３】
図２は、本実施の形態におけるリフレッシュタイミングについて説明するための図である。
【００５４】
３１０、３２０、３３０はＳＤＲＡＭ制御部１２０が所定間隔で発生させるオートリフレッシュ要求のタイミングを表している。オートリフレッシュのタイミング１（ＲＥＦ１）３１０においては、バスがＩＤＬＥ状態３０９であるため、オートリフレッシュ要求が行われリフレッシュ３１１が実行される。
【００５５】
そしてオートリフレッシュのタイミング２（ＲＥＦ２）３２０においては、バスをＳＲＡＭ制御部が使用している（３１９）が、オートリフレッシュ要求を出力され、ＳＲＡＭアクセス３１９のバックグラウンドで、ＳＤＲＡＭのリフレッシュ３２２が実行される。
【００５６】
図３は、本実施の形態の調停回路の動作について説明するための図である。
【００５７】
３５０はＳＡＲＭに対するメモリリクエスト信号MEMREC(1)であり、３６０はＳＡＲＭに対するメモリリクエスト信号MEMREC(1)に対する許可信号MEMACK(1)である。
【００５８】
また３７０はＳＤＡＲＭに対するメモリリクエスト信号MEMREC(2)であり、３８０はＳＤＡＲＭに対するメモリリクエスト信号MEMREC(2)に対する許可信号MEMACK(2)である。
【００５９】
３９０はオートリフレッシュ要求であることを調停回路にしらせるオートリフレッシュ要求通知信号REF_REQである。
【００６０】
３９２に示すように、REF_REQ３９０がＨレベルになり、調停回路に「オートリフレッシュ実行のためのバス権要求」であることを通知することで、調停回路はＳＤＲＡＭ制御部に対しバスアクセスを許可する。従ってリフレッシュ実行が遅れない。
【００６１】
２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００６２】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０、ＭＭＵ７３０，画像処理回路７４０及びそれらを接続する汎用バス６８０、専用バス７３０等、各種ピン６９０等を含む。
【００６３】
ＲＡＭ７２０は、セルフリフレッシュ機能を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ／ＳＤＲＡＭ）及び本発明のメモリコントローラ７２２を含む。
【００６４】
メモリコントローラ７２２は、例えば図１で説明した構成を有する。
【００６５】
３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００６６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００６７】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００６８】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００６９】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００７０】
本実施の形態のマイクロコンピュータを図９（Ａ）〜図９（Ｃ）の電子機器に組みこむことにより、メモリ容量が少なくて低コストの電子機器を提供することができる。
【００７１】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）（Ｂ）（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００７２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７３】
例えば上記実施の形態では、リフレッシュが必要な第１のメモリとしてＳＤＲＡＭを例にとり説明したがこれに限られない。例えばＤＲＡＭ等の他のリフレッシュが必要なメモリでもよい。
【００７４】
また例えば上記実施の形態では、リフレッシュが不要な第２のメモリとしてＳＲＡＭを例にとり説明したがこれに限られない。例えばＲＯＭ等の他のリフレッシュが不要なメモリでもよい。
【００７５】
また例えば上記実施の形態では、リフレッシュ命令（コマンド）をSDRAM_CS、RAS、CAS、WEの組み合わせにより生成される規格を例にとり説明したがこれに限られない。例えば他の規格である場合には、その規格でリフレッシュ要求に必要な信号を出力するバスの信号をリフレッシュが不要な第２のメモリと共有しない構成も本発明の範囲内である。
としてもよい。
【００７６】
また例えば上記実施の形態では、リフレッシュが不要な第２のメモリとしてＳＲＡＭを例にとり説明したがこれに限られない。例えばＲＯＭ等の他のリフレッシュが不要なメモリでもよい。
【００７７】
また例えば上記実施の形態では、調停回路はREF_REQにより今回の要求がオートリフレッシュ要求であるかを判断する構成を例にとり説明したがこれに限られない。例えばＳＤＲＡＭ（第１のメモリ）制御部が生成するRAS、CAS、WEの組み合わせにより今回の要求がオートリフレッシュ要求であるかを判断する構成でもよい。
【００７８】
また例えば上記実施の形態では、リフレッシュが必要な第１のメモリとリフレッシュが不要な第２のメモリの２つのメモリがバスの一部を共有する場合を例にとり説明したがこれに限られない。例えばリフレッシュが必要な第１のメモリとリフレッシュが不要な第２のメモリを含む３つ以上のメモリでバスを共有する場合も本発明の範囲内である。
【図面の簡単な説明】
【００７９】
【図１】本実施の形態のメモリコントローラ、半導体集積回路装置、半導体装置について説明するための図である。
【図２】本実施の形態におけるリフレッシュタイミングについて説明するための図である。
【図３】本実施の形態の調停回路の動作について説明するための図である。
【図４】ＳＤＲＡＭとＳＲＡＭとがバスを共有する場合の比較例のシステム構成を示した図である。
【図５】比較例の形態でのリフレッシュタイミングについて説明するための図である。
【図６】比較例の調停回路の動作について説明するための図である。
【図７】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図８】本実施の形態の電子機器のブロック図の一例を示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【００８０】
１０  半導体集積回路装置、２０  半導体装置、１００  メモリコントローラ、１１０  ＳＲＡＭ（第２のメモリ）制御部、１２０  ＳＤＲＡＭ（第１のメモリ）制御部、１３０  調停回路、１５０  ＳＲＡＭ（第２のメモリ）、１６０  ＳＤＲＡＭ（第１のメモリ）、５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７２２  メモリコントローラ、７３０  ＭＭＵ、８００  電子機器、８５０  ＬＣＤ、８００  電子機器
【図１】
2005310243.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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