(57)【要約】【課題】  入力クロック信号と非同期な多相クロック信号によりパルスを遅延させることができ、入力パルス幅の保存ができる多相クロック方式によるパルス遅延回路を提供することを課題とする。【解決手段】  立上がり検出手段４０４で検出した入力パルス信号４０１の立上がりエッジを、入力パルス信号４０１に非同期４相クロック信号４０２−１，４０２−２，４０２−３，４０２−４を用いて立上がりパルス固定遅延回路４０８で遅延させるとともに、立下り検出手段４０５で検出した入力パルス信号４０１の立下りエッジを、入力パルス信号４０１に非同期４相クロック信号４０３−１，４０３−２，４０３−３，４０３−４を用いて立ち下がりパルス固定遅延回路４０９で遅延させ、立上がりパルス固定遅延回路４０８の出力パルスと、立ち下がりパルス固定遅延回路４０９の出力パルスとから、パルス生成手段４１２により、遅延させたパルス４１３を出力する。【選択図】  図４
2005244650.tif 000002
【特許請求の範囲】
【請求項１】
入力パルスが入る毎に、クロック信号に同期したタイミングで立上がり検出を行い、立上がりパルスを生成する立上がり検出手段と、
前記入力パルスが入る毎に前記クロック信号に同期したタイミングで立下り検出を行い、立下りパルスを生成する立下り検出手段と、
前記立上がりパルスを、設定に応じて、前記クロック信号に非同期なｎ相の多相クロック信号（ｎは２以上の整数）により遅延させて得られる立上がりパルスを出力する立上がりパルス固定遅延回路と、
前記立下りパルスを、設定に応じて、前記クロック信号に非同期なｍ相の多相クロック信号（ｍは２以上の整数）により遅延させて得られる立下りパルスを出力する立下りパルス固定遅延回路と、
前記立上がりパルス固定遅延回路の出力パルスと前記立下りパルス固定遅延回路の出力パルスとを入力としてパルスを生成するパルス生成手段とを、
備えることを特徴とするパルス遅延回路。
【請求項２】
前記立下り検出手段は、
前記立上がり検出手段により生成される立上がりパルスの“Ｈ”区間で、前記クロック信号に同期して立上がり、前記入力パルスの立下りで立ち下がるパルスを発生し、
前記パルス生成手段は、
前記立上がりパルス固定遅延回路のｎ個の出力パルスを入力とする第１のオアゲートと、
前記立下りパルス固定遅延回路のｍ個の出力パルスを入力とするアンドゲートと、
前記第１のオアゲートの出力と前記アンドゲートの出力を入力とする第２のオアゲートとを、
備えることを特徴とする請求項１記載のパルス遅延回路。
【請求項３】
前記立上がりパルス固定遅延回路は、
前記立上がり検出手段より出力される立上がりパルスをＤ入力とし、前記ｎ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とする複数のＤフリップフロップと、
前記ｎ相の多相クロック信号の第ｉ相目（ｉは２からｎ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と、前記ｎ相の多相クロック信号の第ｉ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｎ−１個のアンドゲートと、
前記ｎ相の多相クロック信号の第ｎ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、
前記ｎ個のアンドゲートの出力を前記ｎ相の多相クロック信号により遅延させる複数のＤフリップフロップと、
設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備え、
前記立下りパルス固定遅延回路は、
前記立下り検出手段より出力される立下りパルスをＤ入力とし、前記ｍ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とするＤフリップフロップと、
前記ｍ相の多相クロック信号の第ｋ相目（ｋは２からｍ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と第ｋ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｋ−１個のアンドゲートと、
前記ｍ相の多相クロック信号の第ｋ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、
前記ｍ個のアンドゲートの出力を前記ｍ相の多相クロック信号により遅延させる複数のＤフリップフロップと、
設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備えていることを特徴とする請求項１記載のパルス遅延回路。
【請求項４】
前記パルス生成手段は、
前記立上がりパルス固定遅延回路の複数のセレクタの出力を入力とする第１のオアゲートと、
前記立下がりパルス固定遅延回路の複数のセレクタの出力を入力とする第２のオアゲートと、
前記第１のオアゲートの出力をＣＫ入力とし、前記立上がりパルス固定遅延回路の出力パルスの立上がりのタイミングでＱ出力の値を反転させる第１のＤフリップフロップと、
前記第２のオアゲートの出力をＣＫ入力とし、前記立下りパルス固定遅延回路の出力パルスの立上がりのタイミングで前記第１のＤフリップフロップのＱ出力の値を出力する第２のＤフリップフロップと、
前記第１及び第２のＤフリップフロップのＱ出力を入力とするＥＸ−オアゲートとを、
備えることを特徴とする請求項３記載のパルス遅延回路。
【請求項５】
前記パルス生成手段は、
Ｄ入力を“Ｈ”固定とし、前記立上がりパルス固定遅延回路の出力パルスをクロック入力とし、前記立下りパルス固定遅延回路の出力パルスをリセット入力とするＤフリップフロップを備えることを特徴とする請求項１または請求項３のいずれかに記載のパルス遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック信号を用いてパルスを遅延させる多相クロック方式によるパルス遅延回路に関し、特に光ディスク等の記録媒体への情報の光学的記録に用いられるレーザ光検出用のサンプルタイミング信号等を遅延させるために用いられる多相クロック方式によるパルス遅延回路に関するものである。
【背景技術】
【０００２】
図８は、従来の多相クロック方式によるパルス遅延回路の構成を示す図であり、このパルス遅延回路は、精度良いタイミング信号を発生し得るタイミング信号発生回路を備えたパルス遅延回路である（例えば、特許文献１参照）。粗タイミング信号発生手段８０１が入力クロック信号８０６のパルスに応じてレベル変化する粗タイミング信号８０７を発生し、この入力クロック信号８０６に同期したタイミングで、多相クロック信号生成手段８０２が、それぞれ位相が異なる多相クロック信号８０８を発生すると、精タイミング信号生成手段８０３が、粗タイミング信号８０７が“１”であるときに、精タイミングデータ８０５に従って選択した多相クロック信号８０８のいずれかの相のクロック信号の位相に応じてパルスを発生し、これを精タイミング信号８０９として出力する。
【０００３】
しかしながら、このようなパルス遅延回路では、入力クロック信号８０６に同期したタイミングで、多相クロック信号８０８を発生するため、書き込み速度が大きくなる場合、つまり入力クロック信号８０６が大きくなると多相クロック信号８０８の位相が小さくなり、固定遅延をさせることができなくなり、これにより、レーザ光検出用のサンプルタイミング信号を最適に保つことが困難になる。
【０００４】
このため、書き込み速度に依存することなくパルスを遅延させるパルス遅延回路、つまり入力クロック信号と非同期な多相クロック信号を用いたパルス遅延回路の従来例として、図９に示すような、入力パルス信号９０１に非同期でそれぞれ位相の異なる多相クロック信号９０２、９０３、９０４、９０５により、入力パルス信号９０１を固定遅延させるパルス遅延回路が挙げられている。Ｄフリップフロップ９０６、９０７、９０８、９０９は、多相クロック信号９０２、９０３、９０４、９０５をそれぞれクロック入力とし、入力パルス信号９０１を、それぞれのＤ入力とする。Ｄフリップフロップ９０６、９０７、９０８、９０９のＱ出力はオアゲート９１８に入力される。同様にして、オアゲート９１９、及びオアゲート９２０にはそれぞれ、Ｄフリップフロップ９１０、９１１、９１２、９１３のＱ出力、及びＤフリップフロップ９１４、９１５、９１６、９１７のＱ出力が入力される。オアゲート９１８、９１９、９２０の出力は、セレクタ９２１に入力され、設定値に応じて選択されて出力パルス９２２として出力される。
【０００５】
しかしながら、図９に示したようなパルス遅延回路では、入力パルスの始端エッジは設定に応じて多相クロックにより固定遅延させることができるが、終端エッジは設定に応じて固定遅延させることができない。つまり、入力パルス幅の保存ができなくなる。これにより、図８に示した従来例と同様に、レーザ光検出用のサンプルタイミング信号を最適に保つことが困難になる。
【特許文献１】特開平１１−２１８５６４公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年記録の高速化に伴い、レーザ出射光量またはディスク反射光量の検出系の伝播遅延などの伝達特性や、その電源電圧、温度の変動が検出信号の安定なサンプリングに対して与える影響が無視できなくなってきている。つまり、レーザ光検出のサンプルタイミングを最適に保つことが必要である。
【０００７】
しかしながら、図８に示したような従来例においては、入力クロックに同期した多相クロック信号によりパルスを遅延させるため、記録の高速化に伴い多相クロックの位相が変化するため常に最適な遅延量を確保することが困難になるという問題点があった。
【０００８】
また、図９に示したような従来例においては、入力パルスの始端エッジは多相クロックにより遅延させることは可能であるが、終端エッジは設定に応じて遅延させることができない。この結果、入力パルス幅の保存ができなくなるという問題点があった。
【０００９】
本発明は上記のような問題点を解消するためになされたものであり、入力クロック信号と非同期な多相クロック信号によりパルスを遅延させることができるとともに、入力パルス幅の保存ができる多相クロック方式によるパルス遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係るパルス遅延回路は、入力パルスが入る毎に、クロック信号に同期したタイミングで立上がり検出を行い、立上がりパルスを生成する立上がり検出手段と、前記入力パルスが入る毎に前記クロック信号に同期したタイミングで立下り検出を行い、立下りパルスを生成する立下り検出手段と、前記立上がりパルスを、設定に応じて、前記クロック信号に非同期なｎ相の多相クロック信号（ｎは２以上の整数）により遅延させて得られる立上がりパルスを出力する立上がりパルス固定遅延回路と、前記立下りパルスを、設定に応じて、前記クロック信号に非同期なｍ相の多相クロック信号（ｍは２以上の整数）により遅延させて得られる立下りパルスを出力する立下りパルス固定遅延回路と、前記立上がりパルス固定遅延回路の出力パルスと前記立下りパルス固定遅延回路の出力パルスとを入力としてパルスを生成するパルス生成手段とを備えるようにしたものである。
【００１１】
また、この発明に係るパルス遅延回路は、前記パルス遅延回路において、前記立下り検出手段は、前記立上がり検出手段により生成される立上がりパルスの“Ｈ”区間で、前記クロック信号に同期して立上がり、前記入力パルスの立下りで立ち下がるパルスを発生し、前記パルス生成手段は、前記立上がりパルス固定遅延回路のｎ個の出力パルスを入力とする第１のオアゲートと、前記立下りパルス固定遅延回路のｍ個の出力パルスを入力とするアンドゲートと、前記第１のオアゲートの出力と前記アンドゲートの出力を入力とする第２のオアゲートとを備えるようにしたものである。
【００１２】
また、この発明に係るパルス遅延回路は、前記パルス遅延回路において、前記立上がりパルス固定遅延回路は、前記立上がり検出手段より出力される立上がりパルスをＤ入力とし、前記ｎ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とする複数のＤフリップフロップと、前記ｎ相の多相クロック信号の第ｉ相目（ｉは２からｎ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と、前記ｎ相の多相クロック信号の第ｉ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｎ−１個のアンドゲートと、前記ｎ相の多相クロック信号の第ｎ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、前記ｎ個のアンドゲートの出力を前記ｎ相の多相クロック信号により遅延させる複数のＤフリップフロップと、設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備え、前記立下りパルス固定遅延回路は、前記立下り検出手段より出力される立下りパルスをＤ入力とし、前記ｍ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とするＤフリップフロップと、前記ｍ相の多相クロック信号の第ｋ相目（ｋは２からｍ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と第ｋ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｋ−１個のアンドゲートと、前記ｍ相の多相クロック信号の第ｋ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、前記ｍ個のアンドゲートの出力を前記ｍ相の多相クロック信号により遅延させる複数のＤフリップフロップと、設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備えているようにしたものである。
【００１３】
また、この発明に係るパルス遅延回路は、前記パルス遅延回路において、前記パルス生成手段は、前記立上がりパルス固定遅延回路の複数のセレクタの出力を入力とする第１のオアゲートと、前記立下がりパルス固定遅延回路の複数のセレクタの出力を入力とする第２のオアゲートと、前記第１のオアゲートの出力をＣＫ入力とし、前記立上がりパルス固定遅延回路の出力パルスの立上がりのタイミングでＱ出力の値を反転させる第１のＤフリップフロップと、前記第２のオアゲートの出力をＣＫ入力とし、前記立下りパルス固定遅延回路の出力パルスの立上がりのタイミングで前記第１のＤフリップフロップのＱ出力の値を出力する第２のＤフリップフロップと、前記第１及び第２のＤフリップフロップのＱ出力を入力とするＥＸ−オアゲートとを、備えるようにしたものである。
【００１４】
また、この発明に係るパルス遅延回路は、前記パルス遅延回路において、前記パルス生成手段は、Ｄ入力を“Ｈ”固定とし、前記立上がりパルス固定遅延回路の出力パルスをクロック入力とし、前記立下りパルス固定遅延回路の出力パルスをリセット入力とするＤフリップフロップを備えるようにしたものである。
【発明の効果】
【００１５】
この発明に係るパルス遅延回路によれば、入力パルスが入る毎に、クロック信号に同期したタイミングで立上がり検出を行い、立上がりパルスを生成する立上がり検出手段と、前記入力パルスが入る毎に前記クロック信号に同期したタイミングで立下り検出を行い、立下りパルスを生成する立下り検出手段と、前記立上がりパルスを、設定に応じて、前記クロック信号に非同期なｎ相の多相クロック信号（ｎは２以上の整数）により遅延させて得られる立上がりパルスを出力する立上がりパルス固定遅延回路と、前記立下りパルスを、設定に応じて、前記クロック信号に非同期なｍ相の多相クロック信号（ｍは２以上の整数）により遅延させて得られる立下りパルスを出力する立下りパルス固定遅延回路と、前記立上がりパルス固定遅延回路の出力パルスと前記立下りパルス固定遅延回路の出力パルスとを入力としてパルスを生成するパルス生成手段とを備えるようにしたので、前記入力パルスから前記立上がりパルスと前記立下りパルスを生成し、それぞれを前記立上がり固定遅延回路と前記立下り固定遅延回路で遅延させて、前記入力パルスの幅を保存することが可能となる効果がある。
【００１６】
また、この発明に係るパルス遅延回路によれば、前記パルス遅延回路において、前記立下り検出手段は、前記立上がり検出手段により生成される立上がりパルスの“Ｈ”区間で、前記クロック信号に同期して立上がり、前記入力パルスの立下りで立ち下がるパルスを発生し、前記パルス生成手段は、前記立上がりパルス固定遅延回路のｎ個の出力パルスを入力とする第１のオアゲートと、前記立下りパルス固定遅延回路のｍ個の出力パルスを入力とするアンドゲートと、前記第１のオアゲートの出力と前記アンドゲートの出力を入力とする第２のオアゲートとを備えるようにしたので、アンドゲートの出力とオアゲートの出力の重ね合わせによりパルスを生成し、パルス生成にＤフリップフロップを使用しないため、多相クロック信号の位相に依存せずにパルス生成ができ、これにより、より高分解能の遅延量の設定が可能となる効果がある。
【００１７】
また、この発明に係るパルス遅延回路によれば、前記パルス遅延回路において、前記立上がりパルス固定遅延回路は、前記立上がり検出手段より出力される立上がりパルスをＤ入力とし、前記ｎ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とする複数のＤフリップフロップと、前記ｎ相の多相クロック信号の第ｉ相目（ｉは２からｎ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と、前記ｎ相の多相クロック信号の第ｉ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｎ−１個のアンドゲートと、前記ｎ相の多相クロック信号の第ｎ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、前記ｎ個のアンドゲートの出力を前記ｎ相の多相クロック信号により遅延させる複数のＤフリップフロップと、設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備え、前記立下りパルス固定遅延回路は、前記立下り検出手段より出力される立下りパルスをＤ入力とし、前記ｍ相の多相クロック信号の各相を、個別に、それぞれのクロック入力とするＤフリップフロップと、前記ｍ相の多相クロック信号の第ｋ相目（ｋは２からｍ−１までの整数）のクロックを入力とするＤフリップフロップのＮＱ出力と第ｋ＋１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とするｋ−１個のアンドゲートと、前記ｍ相の多相クロック信号の第ｋ相目のクロックを入力とするＤフリップフロップのＮＱ出力と第１相目のクロックを入力とするＤフリップフロップのＱ出力を入力とする１個のアンドゲートと、前記ｍ個のアンドゲートの出力を前記ｍ相の多相クロック信号により遅延させる複数のＤフリップフロップと、設定に応じて前記複数のＤフリップフロップのＱ出力を選択して出力する複数のセレクタとを備えているようにしたので、エッジ検出されていないフリップフロップのＤ入力を“Ｌ”とし、Ｄ入力が動作しないようにして、フリップフロップに貫通電流が流れないようにでき、消費電力を削減できる効果が得られる。
【００１８】
また、この発明に係るパルス遅延回路によれば、前記パルス遅延回路において、前記パルス生成手段は、前記立上がりパルス固定遅延回路の複数のセレクタの出力を入力とする第１のオアゲートと、前記立下がりパルス固定遅延回路の複数のセレクタの出力を入力とする第２のオアゲートと、前記第１のオアゲートの出力をＣＫ入力とし、前記立上がりパルス固定遅延回路の出力パルスの立上がりのタイミングでＱ出力の値を反転させる第１のＤフリップフロップと、前記第２のオアゲートの出力をＣＫ入力とし、前記立下りパルス固定遅延回路の出力パルスの立上がりのタイミングで前記第１のＤフリップフロップのＱ出力の値を出力する第２のＤフリップフロップと、前記第１及び第２のＤフリップフロップのＱ出力を入力とするＥＸ−オアゲートとを、備えるようにしたので、エッジ検出されていないフリップフロップのＤ入力を“Ｌ”とし、Ｄ入力が動作しないようにして、フリップフロップに貫通電流が流れないようにでき、消費電力を削減できる効果が得られる。
【００１９】
また、この発明に係るパルス遅延回路によれば、前記パルス遅延回路において、前記パルス生成手段は、Ｄ入力を“Ｈ”固定とし、前記立上がりパルス固定遅延回路の出力パルスをクロック入力とし、前記立下りパルス固定遅延回路の出力パルスをリセット入力とするＤフリップフロップを備えるようにしたので、立上がりパルス信号と立下りパルス信号のエッジをそれぞれ一つのＤフリップフロップのクロックとリセットに用いることでパルス生成手段の使用するゲート規模を小さくすることができ面積を削減できる効果が得られる。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
図１は本発明の実施の形態１に係るパルス遅延回路の構成を示す図であり、図において立ち上がり検出手段１０４は、入力パルス信号１０１を入力とし、入力パルス信号１０１と同期した入力クロック信号１１４に基づいて動作して、入力パルス信号１０１のパルスの立ち上がりを検出して、立ち上がりパルス信号１０６を出力する。立上がりパルス固定遅延回路１０８には立ち上がりパルス信号１０６と、入力クロック信号１１４と非同期である４相クロック信号１０２と、設定データ１１５とが入力され、立上がりパルス１０６を設定データ１１５に応じて、４相クロック信号１０２により遅延させる。立ち下がり検出手段１０５は、入力パルス信号１０１を入力とし、入力パルス信号１０１と同期した入力クロック信号１１４に基づいて動作して、入力パルス信号１０１のパルスの立ち下がりを検出して、立ち下がりパルス信号１０７を出力する。立下がりパルス固定遅延回路１０９には立ち下がりパルス信号１０７と、入力クロック信号１１４と非同期である４相クロック信号１０３と、設定データ１１６とが入力され、立下がりパルス１０７を設定データ１１６に応じて、４相クロック信号１０３により遅延させる。パルス生成手段１１２には、立上がりパルス固定遅延回路１０８から出力される、設定データ１１５に応じて４相クロック信号１０２のいずれかで遅延された立上がりパルス１１０−１、１１０−２、１１０−３、１１０−４が入力されるとともに、立下がりパルス固定遅延回路１０９から出力される、設定データ１１６に応じて４相クロック信号１０３のいずれかで遅延された立下がりパルス１１１−１、１１１−２、１１１−３、１１１−４が入力され、これらのパルスに基づいて得られる入力パルス信号１０１を遅延させた出力パルス信号１１３を出力する。
【００２１】
次に動作について説明する。入力パルス信号１０１が、立上がり検出手段１０４と立下り検出手段１０５に入力されると、上記立上がり検出手段１０４と立下り検出手段１０５とは、入力パルス信号１０１と同期した入力クロック信号１１４で動作して、それぞれが入力パルス信号１０１の立ち上がりと立下りとを検出し、立上がりパルス信号１０６と立下りパルス信号１０７とをそれぞれ出力する。立上がり検出手段１０４の出力である立上がりパルス信号１０６と立下り検出手段１０５の出力である立下りパルス信号１０７とは、それぞれ、立上がりパルス固定遅延回路１０８と立下りパルス固定遅延回路１０９とに入力される。立上がりパルス固定遅延回路１０８には４相クロック信号１０２が入力され、立下りパルス固定遅延回路１０９には４相クロック信号１０３が入力され、立上がりパルス１０６と立下りパルス１０７とを、それぞれ設定データ１１５と設定データ１１６とに基づいて、４相クロック信号１０２と、４相クロック信号１０３とによりそれぞれ遅延させる。設定データ１１５に基づいて４相クロック信号１０２のいずれかで遅延された立上がりパルス１１０−１、１１０−２、１１０−３、１１０−４と、設定データ１１６に基づいて４相クロック信号１０３のいずれかにより遅延された立下りパルス１１１−１、１１２−２、１１３−３、１１４−４とがパルス生成手段１１２に入力され、入力パルス信号１０１を遅延させた出力パルス信号１１３を出力する。
【００２２】
このように、本実施の形態１においては、立上がり検出手段１０４で検出した入力パルス信号１０１の立上がりエッジを立上がりパルス固定遅延回路１０８で遅延させるとともに、立下り検出手段１０５で検出した入力パルス信号１０１の立下りエッジを立ち下がりパルス固定遅延回路１０９で遅延させるようにしたので、入力パルス信号１０１の立上がりエッジと立下がりエッジとを、それぞれ入力クロック信号１１４と非同期である４相クロック信号１０２及び１０３を用いて遅延させることができ、入力パルス信号１０１のパルス幅を保存しながら入力パルス信号１０１を遅延させることができる。
【００２３】
（実施の形態２）
図２は本発明の実施の形態２に係るパルス遅延回路の構成を示す図であり、図において、立上がり検出手段２０４は、入力パルス信号２０１と、入力パルス信号２０１に同期した入力クロック信号２１４とを入力としている。この立上がり検出手段２０４は、入力パルス信号２０１をＤ入力とし、入力クロック信号２１４をＣＫ（クロック端子）へのＣＫ入力とするＤフリップフロップ２０４−１と、Ｄフリップフロップ２０４−１のＱ出力をＤ入力とし、入力クロック信号２１４をＣＫ入力とするＤフリップフロップ２０４−２と、入力パルス信号２０１とＤフリップフロップ２０４−２のＮＱ（逆相出力端子）からのＮＱ出力を入力とするアンドゲート２０４−３で構成される。立上がりパルス固定遅延回路２０８は、立上がり検出手段２０４のアンドゲート２０４−３の出力である立上がりパルス信号２０６と、入力クロック信号２１４に非同期である４相クロック信号２０２と、設定データ２１５とを入力として、立上がりパルス２０６を設定データ２１５に応じて４相クロック信号２０２により遅延させる。立下り検出手段２０５は、入力パルス信号２０１と、入力パルス信号２０１と同期した入力クロック信号２１４とを入力としている。この立上がり検出手段２０５は、入力パルス信号２０１をＤ入力とし、入力クロック信号２１４をＣＫ入力とするＤフリップフロップ２０５−１と、入力パルス信号２０１とＤフリップフロップ２０５−１のＱ出力を入力とするアンドゲート２０５−２で構成される。立下がりパルス固定遅延回路２０９は、立下がり検出手段２０５のアンドゲート２０５−３の出力である立上がりパルス信号２０７と、入力クロック信号２１４に非同期である４相クロック信号２０３と、設定データ２１６とを入力として、立下がりパルス２０７を設定データ２１６に応じて４相クロック信号２０３により遅延させる。パルス生成手段２１２は、立上がりパルス固定遅延回路２０８から出力される、設定データ２１５により４相クロック信号２０２のいずれかで遅延された立上がりパルス２１０−１、２１０−２、２１０−３、及び２１０−４を入力とするオアゲート２１２−１と、立下がりパルス固定遅延回路２０９から出力される、設定データ２１６により４相クロック信号２０３のいずれかで遅延された立下りパルス２１１−１、２１２−２、２１３−３、及び２１４−４を入力とするアンドゲート２１２−２と、オアゲート２１２−１の出力とアンドゲート２１２−２の出力を入力とするオアゲート２１２−３とで構成される。これにより、入力パルス信号２０１を遅延させた出力パルス信号２１３を出力する。
【００２４】
図３は本発明の実施の形態２に係るパルス遅延回路の動作を説明するためのパルス波形図であり、図において、信号３ａは入力パルス信号２０１、信号３ｂは入力クロック信号２１４、信号３ｃは立上がりパルス信号２０６、信号３ｄは立下りパルス信号２０７、また、信号３ｅ−１、信号３ｅ−２、信号３ｅ−３、及び信号３ｅ−４は入力クロック信号２１４と非同期な４相クロック信号２０２及び４相クロック信号２０３、また、信号３ｆ−１、信号３ｆ−２、信号３ｆ−３、及び信号３ｆ−４は立上がりパルス信号２０６を４相クロック信号２０２のいずれかで遅延させた信号波形、また、信号３ｇ−１、信号３ｇ−２、信号３ｇ−３、及び信号３ｇ−４は立下りパルス信号２０７を４相クロック信号２０３のいずれかで遅延させた信号波形、信号３ｈはオアゲート２１２−１の出力波形、信号３ｉはアンドゲート２１２−２の出力波形、信号３ｊはオアゲート２１２−３の出力信号の波形、をそれぞれ表している。
【００２５】
次に、図２及び図３を用いて本発明の実施の形態２のパルス遅延回路の動作について説明する。ただし、設定データ２１５、２１６はともに“１”とする。すなわち、４相クロックの１位相分だけ遅延させる場合を考える。また、４相クロック信号２０２と４相クロック信号２０３は同一の信号とする。また、ここでは、入力パルス信号２０１に信号３ａのような波形が与えられた場合を考える。
【００２６】
立上がり検出手段２０４は、信号３ｂで示される入力クロック信号２１４で動作しており、入力パルス信号２０１として信号３ａが与えられると、入力パルス信号２０１の立上がりを検出し入力クロック信号２１４の２位相分の幅をもつ信号３ｃに示される立上がりパルス信号２０６を出力する。同様に、立下り検出手段２０５は、信号３ｂで示される入力クロック信号２１４で動作しており、入力パルス信号２０１の１位相後の信号の立上がりを検出し入力パルス信号２０１の立下りを検出し、信号３ｄに示される立下りパルス信号２０７を出力する。
【００２７】
立上がり検出手段２０４より出力された信号３ｃに示される立上がりパルス信号２０６は、立上がりパルス固定遅延回路２０８に入力され、信号３ｅ−１、信号３ｅ−２、信号３ｅ−３、信号３ｅ−４で示される４相クロック信号２０２により遅延され、信号３ｆ−１、信号３ｆ−２、信号３ｆ−３、信号３ｆ−４に示されるような、遅延された立上がりパルス２１０−１、２１０−２、２１０−３、２１０−４を出力する。同様に、立下り検出手段２０５より出力された信号３ｄに示される立下りパルス信号２０７は、立下りパルス固定遅延回路２０９に入力され、信号３ｅ−１、信号３ｅ−２、信号３ｅ−３、信号３ｅ−４で示される４相クロック信号２０２により遅延され、信号３ｇ−１、信号３ｇ−２、信号３ｇ−３、信号３ｇ−４に示されるような遅延された立下りパルス２１１−１、２１１−２、２１１−３、２１１−４を出力する。
【００２８】
立上がりパルス固定遅延回路２０８より出力された信号３ｆ−１、信号３ｆ−２、信号３ｆ−３、信号３ｆ−４で示される遅延された立上がりパルス信号２１０−１、２１０−２、２１０−３、２１０−４は、オアゲート２１２−１に入力されるため信号３ｆ−１、信号３ｆ−２、信号３ｆ−３、信号３ｆ−４のいずれかが“Ｈ”のときは信号３ｈのように“Ｈ”出力となる。立下りパルス固定遅延回路２０９より出力された信号３ｇ−１、信号３ｇ−２、信号３ｇ−３、信号３ｇ−４で示される遅延された立下りパルス信号２１１−１、２１１−２、２１１−３、２１１−４は、アンドゲート２１２−２に入力されるため、信号３ｇ−１、信号３ｇ−２、信号３ｇ−３、信号３ｇ−４がすべて“Ｈ”のときは、３ｉのように“Ｈ”出力となる。オアゲート２１２−１の出力とアンドゲート２１２−２の出力は、オアゲート２１２−３に入力されるため、信号３ｈ、信号３ｉのいずれかが“Ｈ”のときは信号ｊのように“Ｈ”出力となる。
【００２９】
以上のように本実施の形態によれば、立上がり検出手段２０４で検出した入力パルス信号２０１の立上がりエッジを立上がりパルス固定遅延回路２０８で遅延させるとともに、立下り検出手段２０５で検出した入力パルス信号２０１の立下りエッジを立ち下がりパルス固定遅延回路２０９で遅延させるようにしたので、入力パルス信号２０１の立上がりエッジと立下がりエッジとを、それぞれ入力クロック信号２１４と非同期である４相クロック信号２０２及び２０３を用いて遅延させることができ、入力パルス信号２０１のパルス幅を保存しながら入力パルス信号２０１を遅延させることができる。
【００３０】
また、パルス生成手段２１２において、アンドゲート２１２−２の出力とオアゲート２１２−１の出力との重ね合わせによりパルスを生成するようにし、パルス生成にＤフリップフロップを使用しないようにしたため、多相クロック信号の位相に依存せずにパルス生成ができる。これにより、より高分解能の遅延量の設定が可能となる効果が得られる。
【００３１】
（実施の形態３）
次に、図４は本発明の実施の形態３に係るパルス遅延装置の構成を示す図であり、図において、立上がり検出手段４０４は、入力パルス信号４０１と、入力パルス信号４０１に同期した入力クロック信号４１４とを入力としている。立上がり検出手段４０４は、入力パルス信号４０１をＤ入力とし、入力クロック信号４１４をＣＫ入力とするＤフリップフロップ４０４−１と、入力パルス信号４０１とＤフリップフロップ４０４−１のＮＱ出力を入力とするアンドゲート４０４−２とで構成される。立下り検出手段４０５は、入力パルス信号４０１と、入力パルス信号４０１に同期した入力クロック信号４１４とを入力としており、入力パルス信号４０１をＤ入力とし、入力クロック信号４１４をＣＫ入力とするＤフリップフロップ４０５−１と、入力パルス信号４０１とＤフリップフロップ４０５−１のＮＱ出力を入力とするノアゲート４０５−２とで構成される。立上がりパルス固定遅延回路４０８は、立上がり検出手段４０４のアンドゲート４０４−２の出力である立上がりパルス信号２０６と、入力クロック信号４１４に非同期である４相クロック信号４０２−１，４０２−２，４０２−３，及び４０２−４と、設定データ４１５とを入力として、立上がりパルス４０６を設定データ４１５に応じて４相クロック信号４０２−１，４０２−２，４０２−３，及び４０２−４により遅延させる。立下がりパルス固定遅延回路４０９は、立下がり検出手段４０５のノアゲート４０５−２の出力である立下がりパルス信号４０７と、入力クロック信号４１４に非同期である４相クロック信号４０３−１，４０３−２，４０３−３，及び４０３−４と、設定データ４１６とを入力として、立下がりパルス４０７を設定データ４１６に応じて４相クロック信号４０３−１，４０３−２，４０３−３，及び４０３−４により遅延させる。パルス生成手段４１２は、立上がりパルス固定遅延回路４０８から出力される遅延された立上がりパルス４１０−１、４１０−２、４１０−３、４１０−４を入力とするオアゲート４１２−１と、立下りパルス固定遅延回路４０９から出力される遅延された立下りパルス４１１−１、４１１−２、４１１−３、４１１−４を入力とするオアゲート４１２−２と、それ自身のＮＱ出力をＤ入力とし、オアゲート４１２−１の出力をＣＫ入力とするＤフリップフロップ４１２−３と、Ｄフリップフロップ４１２−３のＱ出力をＤ入力とし、オアゲート４１２−２の出力をＣＫ入力とするＤフリップフロップ４１２−４と、Ｄフリップフロップ４１２−３のＱ出力とＤフリップフロップ４１２−４のＱ出力とを入力とするＥＸ−オアゲート４１２−５で構成される。これにより、入力パルス信号４０１を遅延させた出力パルス信号４１３を出力する。
【００３２】
図１０は、本発明の実施の形態３に係るパルス遅延装置の、立上がりパルス固定遅延回路の構成を示す図である。図において、図４と同一符号は同一または相当する部分を示しており、立上がりパルス固定遅延回路４０８は、立上がりパルス信号４０６をＤ入力とし、４相クロック信号４０２−１、４０２−２、４０２−３、４０２−４をそれぞれＣＫ入力とするＤフリップフロップ４０８−１、４０８−２、４０８−３、４０８−４と、Ｄフリップフロップ４０８−１のＮＱ出力とＤフリップフロップ４０８−２のＱ出力を入力とするアンドゲート４０８−５と、Ｄフリップフロップ４０８−２のＮＱ出力とＤフリップフロップ４０８−３のＱ出力を入力とするアンドゲート４０８−６と、Ｄフリップフロップ４０８−３のＮＱ出力とＤフリップフロップ４０８−４のＱ出力を入力とするアンドゲート４０８−７と、Ｄフリップフロップ４０８−４のＮＱ出力とＤフリップフロップ４０８−１のＱ出力を入力とするアンドゲート４０８−８と、アンドゲート４０８−５、４０８−６、４０８−７、４０８−８の出力をそれぞれＤ入力とし、４相クロック信号４０２−３、４０２−４、４０２−１、４０２−２をそれぞれＣＫ入力とするＤフリップフロップ４０８−９、４０８−１０、４０８−１１、４０８−１２と、Ｄフリップフロップ４０８−９、４０８−１０、４０８−１１、４０８−１２のＱ出力をそれぞれＤ入力とし、４相クロック信号４０２−４、４０２−１、４０２−２、４０２−３をそれぞれＣＫ入力とするＤフリップフロップ４０８−１３、４０８−１４、４０８−１５、４０８−１６と、Ｄフリップフロップ４０８−１３、４０８−１４、４０８−１５、４０８−１６のＱ出力をそれぞれＤ入力とし、４相クロック信号４０２−１、４０２−２、４０２−３、４０２−４をそれぞれＣＫ入力とするＤフリップフロップ４０８−１７、４０８−１８、４０８−１９、４０８−２０と、アンドゲート４０８−５の出力とＤフリップフロップ４０８−９、４０８−１３、４０８−１７のＱ出力を入力とし、設定データ４１５を選択信号として選択した信号４１０−１を出力するセレクタ４０８−２１と、アンドゲート４０８−６の出力とＤフリップフロップ４０８−１０、４０８−１４、４０８−１８のＱ出力を入力とし、設定データ４１５を選択信号として選択した信号４１０−２を出力するセレクタ４０８−２２と、アンドゲート４０８−７の出力とＤフリップフロップ４０８−１１、４０８−１５、４０８−１９のＱ出力を入力とし、設定データ４１５を選択信号として選択した信号４１０−３を出力するセレクタ４０８−２３と、アンドゲート４０８−８の出力とＤフリップフロップ４０８−１２、４０８−１６、４０８−２０のＱ出力を入力とし、設定データ４１５を選択信号として選択した信号４１０−４を出力するセレクタ４０８−２４とで構成される。
【００３３】
図１１は、本発明の実施の形態３に係るパルス遅延装置の、立下がりパルス固定遅延回路の構成を示す図である。図において、図４と同一符号は同一または相当する部分を示しており、立下りパルス固定遅延回路４０９は、立下りパルス信号４０７をＤ入力とし、４相クロック信号４０３−１、４０３−２、４０３−３、４０３−４をそれぞれＣＫ入力とするＤフリップフロップ４０９−１、４０９−２、４０９−３、４０９−４と、Ｄフリップフロップ４０９−１のＮＱ出力とＤフリップフロップ４０９−２のＱ出力を入力とするアンドゲート４０９−５と、Ｄフリップフロップ４０９−２のＮＱ出力とＤフリップフロップ４０９−３のＱ出力を入力とするアンドゲート４０９−６と、Ｄフリップフロップ４０９−３のＮＱ出力とＤフリップフロップ４０９−４のＱ出力を入力とするアンドゲート４０９−７と、Ｄフリップフロップ４０９−４のＮＱ出力とＤフリップフロップ４０９−１のＱ出力を入力とするアンドゲート４０９−８と、アンドゲート４０９−５、４０９−６、４０９−７、４０９−８の出力をそれぞれＤ入力とし、４相クロック信号４０３−３、４０３−４、４０３−１、４０３−２をそれぞれＣＫ入力とするＤフリップフロップ４０９−９、４０９−１０、４０９−１１、４０９−１２と、Ｄフリップフロップ４０９−９、４０９−１０、４０９−１１、４０９−１２のＱ出力をそれぞれＤ入力とし、４相クロック信号４０３−４、４０３−１、４０３−２、４０３−３をそれぞれＣＫ入力とするＤフリップフロップ４０９−１３、４０９−１４、４０９−１５、４０９−１６と、Ｄフリップフロップ４０９−１３、４０９−１４、４０９−１５、４０９−１６のＱ出力をそれぞれＤ入力とし、４相クロック信号４０３−１、４０３−２、４０３−３、４０３−４をそれぞれＣＫ入力とするＤフリップフロップ４０９−１７、４０９−１８、４０９−１９、４０９−２０と、アンドゲート４０９−５の出力とＤフリップフロップ４０９−９、４０９−１３、４０９−１７のＱ出力を入力とし、設定データ４１６を選択信号として選択した信号４１１−１を出力するセレクタ４０９−２１と、アンドゲート４０９−６の出力とＤフリップフロップ４０９−１０、４０９−１４、４０９−１８のＱ出力を入力とし、設定データ４１６を選択信号として選択した信号４１１−２を出力するセレクタ４０９−２２と、アンドゲート４０９−７の出力とＤフリップフロップ４０９−１１、４０９−１５、４０９−１９のＱ出力を入力とし、設定データ４１６を選択信号として選択した信号４１１−３を出力するセレクタ４０９−２３と、アンドゲート４０９−８の出力とＤフリップフロップ４０９−１２、４０９−１６、４０９−２０のＱ出力を入力とし、設定データ４１６を選択信号として選択した信号４１１−４を出力するセレクタ４０９−２４とで構成される。
【００３４】
図５は本発明の実施の形態３に係るパルス遅延回路の動作を説明するためのパルス波形図であり、図において、信号５ａは入力パルス信号４０１、信号５ｂは入力クロック信号４１４、信号５ｃは立上がりパルス信号４０６、信号５ｄは立下りパルス信号４０７、信号５ｅ−１、信号５ｅ−２、信号５ｅ−３、信号５ｅ−４は、それぞれ入力クロック信号４１４と非同期な４相クロック信号４０２−１、４０２−２、４０２−３、４０２−４及び４０３−１、４０３−２、４０３−３、４０３−４を示している。また、信号５ｋ−１はアンドゲート４０８−８の出力波形、信号５ｋ−２はＤフリップフロップ４０８−１２のＱ出力波形、同図信号５ｌ−１はアンドゲート４０９−７の出力波形、信号５ｌ−２はＤフリップフロップ４０９−１１のＱ出力波形、信号５ｍはＤフリップフロップ４１２−３のＱ出力波形、信号５ｎはＤフリップフロップ４１２−４のＱ出力波形、信号５ｏはＥＸ−オアゲート４１２−５の出力信号の波形を表している。
【００３５】
次に、図４、図５、図１０及び図１１を用いて本発明の実施の形態３のパルス遅延回路の動作について説明する。ただし、設定データ４１５、４１６はともに“２”とする。すなわち、４相クロック信号の２位相分だけ遅延させる場合を考える。また、４相クロック信号４０２−１、４０２−２、４０２−３、４０２−４と４相クロック信号４０３−１、４０３−２、４０３−３、４０３−４は同一の信号とする。また、ここでは、入力パルス信号４０１に信号５ａのような波形が与えられた場合を考える。
【００３６】
立上がり検出手段４０４は、信号５ｂで示される入力クロック信号４１４で動作しており、入力パルス信号４０１として信号５ａのような波形が与えられると、入力パルス信号４０１の立上がりを検出し入力クロック信号４１４の１位相分の幅をもつ信号５ｃに示される立上がりパルス信号４０６を出力する。同様に、立下り検出手段４０５は、信号５ｂで示される入力クロック信号４１４で動作しており、入力パルス信号４０１の立下りを検出し入力クロック信号４１４の１位相分の幅をもつ信号５ｄに示される立下りパルス信号４０７を出力する。立上がり検出手段４０４より出力された信号５ｃに示される立上がりパルス信号４０６は、立上がりパルス固定遅延回路４０８に入力される。このとき、同図信号５ｅ−１、信号５ｅ−２、信号５ｅ−３、信号５ｅ−４に示される４相クロックのどこに立上がりパルス信号４０６の立上がりエッジがあるか検出を行う。すなわち、Ｄフリップフロップ４０８−１、４０８−２、４０８−３、４０８−４のそれぞれのＮＱ出力とＱ出力の組み合わせが“Ｌ”と“Ｈ”となり入力されているアンドゲート４０８−５、４０８−６、４０８−７、４０８−８のいずれか１つが“Ｈ”となる。立上がりパルス信号４０６が信号５ｃに示されるタイミングで立上がりパルス固定遅延回路４０８に入力された場合、アンドゲート４０８−８の出力のみが信号５ｋ−１に示されるように“Ｈ”となる。このとき、その他のアンドゲート４０８−５、４０８−６、４０８−７の出力は“Ｌ”である。今、設定データ４１５は“２”なので、セレクタ４０８−２１、４０８−２２、４０８−２３、４０８−２４の出力は、それぞれＤフリップフロップ４０８−９、４０８−１０、４０８−１１、４０８−１２のＱ出力信号が選択され出力信号４１０−１、４１０−２、４１０−３、４１０−４となる。同様に、立下り検出手段４０５より出力された信号５ｄに示される立下りパルス信号４０７は、立下りパルス固定遅延回路４０９に入力される。このとき、信号５ｅ−１、信号５ｅ−２、信号５ｅ−３、信号５ｅ−４に示される４相クロックのどこに立下りパルス信号４０７の立上がりエッジがあるか検出を行う。すなわち、Ｄフリップフロップ４０９−１、４０９−２、４０９−３、４０９−４のそれぞれのＮＱ出力とＱ出力の組み合わせが“Ｌ”と“Ｈ”となり入力されているアンドゲート４０９−５、４０９−６、４０９−７、４０９−８のいずれかが１つが“Ｈ”となる。立下りパルス信号４０７が信号５ｄに示されるタイミングで立下りパルス固定遅延回路４０９に入力された場合、アンドゲート４０９−７の出力のみが信号５ｌ−１に示されるように“Ｈ”となる。このとき、その他のアンドゲート４０９−５、４０９−６、４０９−７の出力は“Ｌ”である。今、設定データ４１５は“２”なので、セレクタ４０９−２１、４０９−２２、４０９−２３、４０９−２４の出力はそれぞれＤフリップフロップ４０９−９、４０９−１０、４０９−１１、４０９−１２のＱ出力信号が選択され出力信号４１１−１、４１１−２、４１１−３、４１１−４となる。立上がりパルス固定遅延回路４０８の出力信号４１０−１、４１０−２、４１０−３、４１０−４は信号５ｋ−２に示されるＤフリップフロップ４０８−１２のＱ出力により４相クロック信号の２位相分遅延したタイミングで“Ｈ”となる。同様に、立下りパルス固定遅延回路４０９の出力信号４１１−１、４１１−２、４１１−３、４１１−４は信号５ｌ−２に示されるＤフリップフロップ４０９−１１のＱ出力により４相クロック信号の２位相分遅延したタイミングで“Ｈ”となる。Ｄフリップフロップ４１２−３は、信号５ｍに示されるようにオアゲート４１２−１の出力をＣＫ入力としているためオアゲート４１２−１の立上がりでＱ出力を反転させる。また、Ｄフリップフロップ４１２−４は、信号５ｎに示されるようにオアゲート４１２−２の出力をＣＫ入力としているためオアゲート４１２−２の立上がりでＤフリップフロップ４１２−３のＱ出力を出力する。したがって、Ｄフリップフロップ４１２−３のＱ出力とＤフリップフロップ４１２−４のＱ出力は、ＥＸ−オアゲート４１２−５に入力されるため、信号５ｍ、信号５ｎの値が違うときに信号５ｏのように“Ｈ”出力となる。
【００３７】
以上のような本実施の形態３によれば、立上がり検出手段４０４で検出した入力パルス信号４０１の立上がりエッジを立上がりパルス固定遅延回路４０８で遅延させるとともに、立下り検出手段４０５で検出した入力パルス信号４０１の立下りエッジを立ち下がりパルス固定遅延回路４０９で遅延させるようにしたので、入力パルス信号４０１の立上がりエッジと立下がりエッジとを、それぞれ入力クロック信号４１４と非同期である４相クロック信号を用いて遅延させることができ、入力パルス信号４０１のパルス幅を保存しながら入力パルス信号４０１を遅延させることができる。
【００３８】
さらに、エッジ検出されていないフリップフロップのＤ入力は“Ｌ”入力となり、Ｄ入力が動作しないためＤフリップフロップに貫通電流が流れないようにすることができ、これにより、消費電力を削減することができるという効果を奏する。
【００３９】
（実施の形態４）
図６は本発明の実施の形態４に係るパルス遅延回路の、パルス生成手段の構成を示す図である。本実施の形態４に係るパルス遅延回路は、前記実施の形態３において説明したパルス遅延回路において、パルス生成手段をパルス生成手段６１２により置き換えるようにしたものである。図において、図４と同一符号は同一または相当する部分を示しており、パルス生成手段６１２は、図４に示した立上がりパルス固定遅延回路４０８の出力パルス６１０−１、６１０−２、６１０−３、６１０−４を入力とするオアゲート６１２−１と、図４に示した立下りパルス固定遅延回路４０９の出力６１１−１、６１１−２、６１１−３、６１１−４を入力とするオアゲート６１２−２と、オアゲート６１２−１の出力信号をＣＫ入力とし、オアゲート６１２−２の出力信号をＲ（リセット）入力とし、さらにＤ入力を“Ｈ”固定とするＤフリップフロップ６１２−３とで構成され、これにより、入力パルス信号４０１を遅延させた出力パルス信号６１３を出力する。なお、前記実施の形態３に係るパルス遅延回路と同一または相当する部分の構成についての説明はここでは省略する。
【００４０】
図７は、本発明の実施の形態４に係るパルス遅延回路の動作を説明するためのパルスは系図であり、図において、図５と同一符号は同一または相当するパルス信号を示しており、信号７ｐはＤフリップフロップ６１２−３のＱ出力信号６１３の波形を表している。
【００４１】
次に本実施の形態４に係るパルス遅延回路の動作について、説明する。ただし、設定データ４１５、４１６はともに“２”とする。すなわち、４相クロック信号の２位相分だけ遅延させる場合を考える。また、４相クロック信号４０２−１、４０２−２、４０２−３、４０２−４と４相クロック信号４０３−１、４０３−２、４０３−３、４０３−４は同一の信号とする。また、ここでは、入力パルス信号４０１に信号７ａのような波形が与えられた場合を考える。なお、前記実施の形態３に係るパルス遅延回路と同一部分についての説明はここでは省略する。
【００４２】
前記実施の形態３において、図４、図５、図１０及び図１１を用いて説明したように、入力パルス信号４０１に信号７ａのような波形が与えられると、立上がりパルス固定遅延回路４０８の出力信号４１０−１、４１０−２、４１０−３、４１０−４は、信号５ｋ−２に示されるＤフリップフロップ４０８−１２のＱ出力により４相クロック信号の２位相分遅延したタイミングで“Ｈ”となる。同様に、立下りパルス固定遅延回路４０９の出力信号４１１−１、４１１−２、４１１−３、４１１−４は信号５ｌ−２に示されるＤフリップフロップ４０９−１１のＱ出力により４相クロック信号の２位相分遅延したタイミングで“Ｈ”となる。Ｄフリップフロップ６１２−３は、オアゲート６１２−１の出力をＣＫ入力としており、Ｄ入力を“Ｈ”固定しているため、オアゲート６１２−１の立上がりでＱ出力は“Ｈ”となる。また、Ｄフリップフロップ６１２−３は、オアゲート６１２−２の出力をＲ入力としているためオアゲート６１２−２の立上がりでリセットがかかりＱ出力は“Ｌ”となる。したがって、Ｄフリップフロップ４１２−３のＱ出力信号６１３は信号７ｐのようになる。
【００４３】
以上のように本実施の形態４によれば、前記実施の形態３と同様の構成により同様の効果が得られるとともに、立上がりパルス信号と立下りパルス信号のエッジをそれぞれ一つのＤフリップフロップ６１２−３のクロックとリセットに用いることにより、パルス生成手段６１２での使用するゲート規模を小さくすることができ面積を削減することができる効果が得られる。
【産業上の利用可能性】
【００４４】
本発明に係るパルス遅延回路は、入力パルス信号に同期したクロック信号が高速な場合においても、安定した遅延を実現可能なパルス遅延回路として有用なものであり、特に、光ディスク等の記録媒体への情報の光学的記録に用いられるレーザ光検出用のサンプルタイミング信号等を遅延させるために用いられるパルス遅延回路として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１に係るパルス遅延回路の構成を示すブロック図である。
【図２】本発明の実施の形態２に係るパルス遅延回路の構成を示すブロック図である。
【図３】本発明の実施の形態２に係るパルス遅延回路の動作波形図である。
【図４】本発明の実施の形態３に係るパルス遅延回路の構成を示すブロック図である。
【図５】本発明の実施の形態３に係るパルス遅延回路の動作波形図である。
【図６】本発明の実施の形態４に係るパルス遅延回路のパルス生成手段の構成を示すブロック図である。
【図７】本発明の実施の形態４に係るパルス遅延回路の動作波形図である。
【図８】従来のパルス遅延回路の構成を示す図である。
【図９】従来の他のパルス遅延回路の構成を示す図である。
【図１０】本発明の実施の形態３に係るパルス遅延回路の立上がりパルス固定遅延回路の構成を示すブロック図である。
【図１１】本発明の実施の形態３に係るパルス遅延回路の立下がりパルス固定遅延回路の構成を示すブロック図である。
【符号の説明】
【００４６】
１０４、２０４、４０４：立上がり検出手段
１０５、２０５、４０５：立下り検出手段
１０８、２０８、４０８：立上がりパルス固定遅延回路
１０９、２０９、４０９：立下りパルス固定遅延回路
１１２、２１２、４１２、６１２：パルス生成手段
【図１】
2005244650.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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