(57)【要約】【課題】  多相の外部クロックを入力し、その入力クロックで分周回路を動作させた場合に、高速でかつ、位相関係を正確に制御することのできるクロック制御回路を提供すること。【解決手段】  外部入力された多相のクロック（ＣＬＫ１１〜ＣＬＫ１４）により分周生成した分周信号を、下流のＤフリップフロップのデータ、及びクロックとして扱うことにより、各Ｄフリップフロップの遅延時間が相殺され、Ｄフリップフロップのセットアップ時間のみがクロックの周波数を決定する要素となり、このセットアップ時間を遅延バッファ（１１１〜１１５）により、さらにマージンを持たせることで、より高い周波数のクロック制御を可能とする。  【選択図】    図１
2005348168.tif 000002
【特許請求の範囲】
【請求項１】
互いに位相の異なる多相の同一周波数の外部クロックを入力し、該外部クロックに同期した多相のクロックを出力する際のクロック間のタイミングを制御するクロック制御回路において、
前記外部クロックの数に対応して設けられた複数の分周回路と、
前記各分周回路の一方の正転または反転出力をそのデータ入力とし、該選択しなかった別の分周回路の一方の正転または反転出力をそのクロック入力とする複数のＤフリップフロップと、
前記複数のＤフリップフロップのそれぞれの出力を、各分周回路の出力を制御する制御信号とし、分周回路またはＤフリップフロップのいずれか一方の出力を選択出力するクロック選択回路と、
を備えたことを特徴とするクロック制御回路。
【請求項２】
請求項１記載のクロック制御回路において、
前記外部クロックはｎ（ｎは整数）相のクロックであり、このｎ相のクロックをそれぞれ分周する分周回路をｎ個備え、
各分周回路は、前記Ｄフリップフロップ及び選択回路を、入力されたクロックに同期した多相クロックを出力する回路として備えた、
ことを特徴とするクロック制御回路。
【請求項３】
請求項１記載のクロック制御回路において、
前記Ｄフリップフロップの入力データに対応するクロックは、そのデータを生成する多相クロックの周期から位相のずれのもっとも大きいクロックとする、もしくは当該Ｄフリップフロップのセットアップ時間の確保できるクロックとする、
ことを特徴とするクロック制御回路。
【請求項４】
請求項１記載のクロック制御回路において、
前記Ｄフリップフロップへの入力するクロックに対して、該Ｄフリップフロップがホールドエラーを起こさす、かつ、セットアップ時間を確保するための遅延を与えるためのバッファ備えた、
ことを特徴とするクロック制御回路。
【請求項５】
請求項１記載のクロック制御回路において、
前記各クロック選択回路は、その入力信号のうちから所定のものを選択して出力までの信号の遅延量が、いずれの信号を選択しても等しい、
ことを特徴とするクロック制御回路。
【請求項６】
請求項１記載のクロック制御回路において、
前記クロック選択回路は、２入力の信号を入れ替える機能を持ち、前記Ｄフリップフロップの出力信号によって前記信号の入れ替えが制御される、
ことを特徴とするクロック制御回路。
【請求項７】
請求項１記載のクロック制御回路において、
前記分周回路の出力側に選択回路が挿入されていない出力系には、そのデータを生成する多相クロックの周期から位相のずれのもっとも大きいクロックに相当する遅延量、もしくはＤフリップフロップのセットアップ時間の確保できる時間に相当する遅延量をもつ遅延回路を挿入した、
ことを特徴とするクロック制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多相のクロックがあったときに、それぞれのクロックの位相差のずれに応じて、順序を決めるクロック制御回路に関し、特に、高い周波数における動作精度の向上を図ったものに関するものである。
【背景技術】
【０００２】
ＬＳＩの動作クロックは年々高速化してきている。しかしながら、この高速化に対してＤフリップフロップ等の制御回路は数百ＭＨｚでの動作が限界になってしまっている。そのため、特許文献１に示すように、制御系の回路では、多相のクロックが必要になり、その多相のクロックでの制御を行うには多相クロックの順序が正しくないと、誤動作してしまうことが多々おこりうる。
【０００３】
例として、図４に２相のクロックから４相のクロックを生成するクロック制御回路を示す。
外部クロックＣＬＫ１、外部クロックＣＬＫ２は互いに、その位相が１８０度ずれたクロックである。
【０００４】
まず、Ｄフリップフロップ６０１に外部クロックＣＬＫ６１を入力する。このＤフリップフロップ６０１は入力クロックを２分周する回路である。
【０００５】
さらに、Ｄフリップフロップ６０１の出力Ｑ６１を、Ｄフリップフロップ６０２のデータとして入力しＤフリップフロップ６０２のクロック入力にはクロックＣＬＫ６２を入力する。
【０００６】
さらに、Ｄフリップフロップ６０２の出力Ｑ６２を、Ｄフリップフロップ６０３のデータとして入力し、Ｄフリップフロップ６０３のクロック入力にはクロックＣＬＫ６１を入力する。
【０００７】
さらに、Ｄフリップフロップ６０３の出力Ｑ６３を、Ｄフリップフロップ６０４のデータとして入力し、Ｄフリップフロップ６０４のクロック入力にはクロックＣＬＫ６２を入力する。
【０００８】
この回路により、位相のずれた２相のクロックから図７に示す、Ｑ６１，Ｑ６２，Ｑ６３，Ｑ６４の４相のクロックが位相差の小さい順番に制御され出力される。
【０００９】
また、図６に示す回路では、外部クロックＣＬＫ８１をクロック入力とするＤフリップフロップ８０１により、分周出力Ｑ８１、分周出力Ｑ８３が出力され、外部クロックＣＬＫ８２をクロック入力とするＤフリップフロップ８０２により、分周出力Ｑ８２、分周出力Ｑ８４が出力され、図７に示す４相のクロックが生成される。
【特許文献１】特開２００１−３５０５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のクロック制御装置は以上のように構成されており、２相のクロックから４相のクロックを生成することができるものであったが、前記従来の回路構成では、図４の外部クロックＣＬＫ６１で動作するＤフリップフロップ６０１の出力Ｑ６１を、外部クロックＣＬＫ６２で動作するＤフリップフロップ６０２のデータ入力として扱う構成となっており、Ｄフリップフロップ６０１はＣＬＫ６１の入力から出力遅延Ｔ６１があり、また、Ｄフリップフロップ６０２では外部クロックＣＬＫ６２の入力までにデータを確定させないといけないセットアップ時間Ｔ６２を要する。このため、外部クロックＣＬＫ６１、外部クロックＣＬＫ６２の位相差の時間が、Ｄフリップフロップ６０１の図５で示す遅延時間Ｔ６１とＤフリップフロップ６０２の図５で示すセットアップ時間Ｔ６２との和（Ｔ６１＋Ｔ６２）以上でないと、この多相クロック生成回路（クロック制御措置）は動作せず、高周波数で動作させる回路への高周波のクロック供給は不可能であると言う問題点があった。
【００１１】
また、図６に示す回路では、外部クロックＣＬＫ８１、外部クロックＣＬＫ８２でおのおの単独で動作するため、図８に示すようなリセットのタイミングだった場合、位相の順番が確定せずクロックを供給する回路で不具合が生じる可能性があると言う問題点があった。
【００１２】
本発明は以上のような問題点を解消するためになされたもので、周波数の高い場合でも位相関係の正確な多相クロックを提供することのできるクロック制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１にかかるクロック制御回路は、互いに位相の異なる多相の同一周波数の外部クロックを入力し、該外部クロックに同期した多相のクロックを出力する際のクロック間のタイミングを制御するクロック制御回路において、前記外部クロックの数に対応して設けられた複数の分周回路と、前記各分周回路の一方の正転または反転出力をそのデータ入力とし、該選択しなかった別の分周回路の一方の正転または反転出力をそのクロック入力とする複数のＤフリップフロップと、前記複数のＤフリップフロップのそれぞれの出力を、各分周回路の出力を制御する制御信号とし、分周回路またはＤフリップフロップのいずれか一方の出力を選択出力するクロック選択回路と、を備えたことを特徴とするものである。
【００１４】
本発明の請求項２にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記外部クロックはｎ（ｎは整数）相のクロックであり、このｎ相のクロックをそれぞれ分周する分周回路をｎ個備え、各分周回路は、前記Ｄフリップフロップ及び選択回路を、入力されたクロックに同期した多相クロックを出力する回路として備えた、ことを特徴とするものである。
【００１５】
本発明の請求項３にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記Ｄフリップフロップの入力データに対応するクロックは、そのデータを生成する多相クロックの周期から位相のずれのもっとも大きいクロックとする、もしくは当該Ｄフリップフロップのセットアップ時間の確保できるクロックとする、ことを特徴とするものである。
【００１６】
本発明の請求項４にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記Ｄフリップフロップへの入力するクロックに対して、該Ｄフリップフロップがホールドエラーを起こさす、かつ、セットアップ時間を確保するための遅延を与えるためのバッファ備えた、ことを特徴とするものである。
【００１７】
本発明の請求項５にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記各クロック選択回路は、その入力信号のうちから所定のものを選択して出力までの信号の遅延量が、いずれの信号を選択しても等しい、ことを特徴とするものである。
【００１８】
本発明の請求項６にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記クロック選択回路は、２入力の信号を入れ替える機能を持ち、前記Ｄフリップフロップの出力信号によって前記信号の入れ替えが制御される、ことを特徴とするものである。
【００１９】
本発明の請求項７にかかるクロック制御回路は、請求項１記載のクロック制御回路において、前記分周回路の出力側に選択回路が挿入されていない出力系には、そのデータを生成する多相クロックの周期から位相のずれのもっとも大きいクロックに相当する遅延量、もしくはＤフリップフロップのセットアップ時間の確保できる時間に相当する遅延量をもつ遅延回路を挿入した、ことを特徴とするものである。
【発明の効果】
【００２０】
本発明に係るクロック制御回路によれば、外部入力された多相のクロックにより生成した分周信号を下流のＤフリップフロップのデータ及びクロックとして扱うようにしたので、各Ｄフリップフロップの遅延時間が相殺され、Ｄフリップフロップのセットアップ時間のみがクロックの周波数を決定する要素となり、より高い周波数のクロック制御を行うことが可能となる効果が得られる。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１にかかるクロック制御回路の構成を示すブロック図である。図１において、Ｄフリップフロップ１０１は、外部入力クロックＣＬＫ１１で分周動作する分周回路である。Ｄフリップフロップ１０２は、外部クロックＣＬＫ１１から２７０度位相のずれた外部クロックＣＬＫ１４で動作する分周回路である。Ｄフリップフロップ１０３は、外部クロックＣＬＫ１１から１８０度位相のずれた外部クロックＣＬＫ１３で動作する分周回路である。Ｄフリップフロップ１０４は、外部クロックＣＬＫ１１から９０度位相のずれた外部クロックＣＬＫ１２で動作する分周回路である。以上のようにして各分周回路には９０度ずつ位相のずれたクロックが入力されている。
【００２２】
また、Ｄフリップフロップ１０５は、上記Ｄフリップフロップ１０１の出力Ｑ１１をデータとして入力し、Ｄフリップフロップ１０２の反転出力ＮＱ１４をクロックとして入力して動作するように接続されている。
【００２３】
また、Ｄフリップフロップ１０６は、上記Ｄフリップフロップ１０２の出力Ｑ１４をデータとして入力し、Ｄフリップフロップ１０３の出力Ｑ１３をクロックとして入力して動作するように接続されている。
【００２４】
また、Ｄフリップフロップ１０７は、上記Ｄフリップフロップ１０３の出力Ｑ１３をデータとして入力し、データＤフリップフロップ１０４の反転出力ＮＮＱ１２をクロックとして入力して動作するように接続されている。
【００２５】
さらに、１０８は、Ｄフリップフロップ１０２の下流に接続された選択回路であり、上記Ｄフリップフロップ１０５の出力Ｑ１５が「Ｌ」であれば、選択回路１０８への入力信号Ｑ１３をＳ１３として出力する。一方、Ｄフリップフロップ１０５の出力Ｑ１５が「Ｈ」であれば、選択回路１０８への入力信号Ｑ１３を反転出力ＮＳ１３として出力し、また、反転入力信号ＮＱ１３をＳ１３として出力するものであり、該選択回路への信号入力から出力までの遅延時間は、いずれの信号を入力して出力する場合においても、おのおの同じである。
【００２６】
また、選択回路１０９は、Ｄフリップフロップ１０３の後段に接続された選択回路であり、Ｄフリップフロップ１０６の３出力Ｑ１６が「Ｌ」であれば選択回路１０９への入力信号Ｑ１３をＳ１３として出力し、また、反転信号ＮＱ１３を反転出力ＮＳ１３として出力する。一方、上記Ｄフリップフロップ１０６の出力Ｑ１６が「Ｈ」であれば、選択回路１０９への入力信号Ｑ１３を反転出力ＮＳ１３として出力し、反転信号ＮＱ１３をＳ１３として出力するものであり、該選択回路への信号入力から出力までの遅延時間は、いずれの信号を入力して出力する場合においても、おのおの同じである。
【００２７】
また、選択回路１１０は、Ｄフリップフロップ１０４の後段に接続された選択回路であり上記Ｄフリップフロップ１０７の出力Ｑ１７が「Ｌ」であれば、選択回路１１０への入力信号Ｑ１２をＳ１２として出力し、反転信号ＮＱ１２を反転出力ＮＳ１１として出力する。一方、上記Ｄフリップフロップ１０７の出力Ｑ１７が「Ｈ」であれば、選択回路１１０への入力信号Ｑ１２を反転出力ＮＳ１２として出力し、反転信号ＮＱ１２をＳ１２として出力するものであり、該選択回路への信号入力から出力までの遅延時間は、いずれの信号を入力して出力する場合においても、おのおの同じである。
【００２８】
また、各選択回路１０８、１０９、１１０の、各々の信号遅延量はすべて同じとなるように調整されているものとする。
さらに、１１１〜１１５は、おのおの、違う遅延量を持つように調整した遅延バッファである。
【００２９】
次に図２に示す各波形と図１に示す各回路の動作との関係について説明する。
図２のそれぞれ９０度位相の異なる周波数の同じ外部クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４は、分周回路を構成する各Ｄフリップフロップ１０１、１０４、１０３，１０２に入力される。リセット信号が、図２のタイミングの場合、上記Ｄフリップフロップ１０１、１０２、１０３、１０４の出力Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、及び反転出力ＮＱ１１、ＮＱ１２，ＮＱ１３，ＮＱ１４は、図２に示す波形である。これらの信号は位相関係も正しく出力されている。
【００３０】
信号Ｑ１１はＤフリップフロップ１０１の出力であるので、外部クロックＣＬＫ１１の立ち上がりエッジに対してはＤフリップフロップ１０１の遅延量だけ遅れて出力される。
【００３１】
また、反転信号ＮＱ１４もＤフリップフロップ１０２の出力であるので、外部クロックＣＬＫ１４の立ち上がりエッジに対して、Ｄフリップフロップ１０２の遅延量だけ遅れて出力される。
【００３２】
信号Ｙ１１１は、反転信号ＮＱ１４を遅延バッファ１１１によって、外部クロックＣＬＫ１４の外部クロックＣＬＫ１１に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量で反転信号ＮＱ１４を、Ｄフリップフロップ１０５がデータ入力に対して、クロックのホールドエラーを起こさない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００３３】
Ｄフリップフロップ１０５の動作範囲は、出力Ｑ１１の変化点から信号Ｙ１１１の立ち上がりの時間がＤフリップフロップ１０５の持つ最小セットアップ時間よりも大きい限り動作可能であるが、外部クロックＣＬＫ１１に対するＤフリップフロップ１０１の出力Ｑ１１の遅延時間と、外部クロックＣＬＫ１４に対するＤフリップフロップ１０２の反転信号ＮＱ１４の遅延時間とは、お互いに相殺されており、さらに、外部クロックＣＬＫ１４とＣＬＫ１１との位相差分を遅延バッファ１１１で遅らせているため、Ｄフリップフロップ１０５のセットアップ時間のみが、動作周波数を決定する要素となる。
【００３４】
Ｄフリップフロップ１０５にデータとして信号Ｑ１１、クロックとしてＹ１１１が入力されると、信号Ｑ１１の変化点から信号Ｙ１１１の立ち上がりまでの時間がＤフリップフロップ１０５のセットアップ時間以上確保されているので、Ｄフリップフロップ１０５の出力信号Ｑ１５は常に「Ｌ」である。
【００３５】
Ｄフリップフロップ１０５の出力信号Ｑ１５は、クロック選択回路１０８に入力される。クロック選択回路１０８は、Ｌが入力されることにより、出力Ｓ１４として信号Ｑ１４を選択し、反転出力ＮＳ１４として反転信号ＮＱ１４を選択して出力する。
【００３６】
信号Ｑ１１は遅延バッファ１１４を通って出力Ｓ１１となり、反転信号ＮＱ１１は遅延バッファ１１５を通って反転出力ＮＳ１１となる。
ここで、遅延バッファ１１４、１１５は選択回路１０８と同じ遅延量をもつ遅延バッファである。
【００３７】
次に信号ＮＱ１２はＤフリップフロップ１０２の出力であるので、外部クロックＣＬＫ１２の立ち上がりエッジに対してはＤフリップフロップの遅延量だけ遅れて出力される。
【００３８】
信号Ｙ１１３は、反転信号ＮＱ１２を遅延バッファ１１３によって、外部クロックＣＬＫ１２の外部クロックＣＬＫ１３に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量に、選択回路１０８の信号Ｑ１４の出力Ｓ１４に対する遅延量を足して、信号Ｑ１３をＤフリップフロップ１０５のデータ入力に対してクロックのホールドエラーを起こさない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００３９】
Ｄフリップフロップ１０６の動作範囲は、出力Ｓ１４の変化点から信号Ｙ１１２の立ち上がりの時間がＤフリップフロップ１０６の持つ最小セットアップ時間よりも大きい限り動作可能であるが、外部クロックＣＬＫ１４に対するＤフリップフロップ１０２の出力Ｑ１４の遅延時間と、外部クロックＣＬＫ１３に対するＤフリップフロップ１０３の出力Ｑ１３の遅延時間とは、お互いに相殺されており、さらに、選択回路１０８のＳ１４の、出力Ｑ１４に対する遅延量と、外部クロックＣＬＫ１３と外部クロックＣＬＫ１４の位相差分とを、遅延バッファ１１１で遅らせるため、Ｄフリップフロップ１０６のセットアップ時間のみが、動作周波数を決定する要素となる。
【００４０】
Ｄフリップフロップ１０６にデータとして出力Ｓ１４が入力され、クロックとして信号Ｙ１１２が入力されると、出力Ｓ１４の変化点から信号Ｙ１１２の立ち上がりまでの時間がＤフリップフロップ１０６のセットアップ時間以上確保されているので、Ｄフリップフロップ１０６の出力Ｑ１６は常に「Ｌ」である。
【００４１】
Ｄフリップフロップ１０６の出力Ｑ１６はクロック選択回路１０９に入力される。
クロック選択回路１０９はＬが入力されることにより、出力Ｓ１３として信号Ｑ１３を選択し、反転信号ＮＳ１３として反転出力ＮＱ１３を選択して出力する。
【００４２】
次に信号Ｑ１３は、Ｄフリップフロップ１０３の出力であるので、外部クロックＣＬＫ１３の立ち上がりエッジに対してはＤフリップフロップの遅延量だけ遅れて出力される。
【００４３】
信号Ｙ１１２は、信号Ｑ１３を遅延バッファ１１２によって、外部クロックＣＬＫ１３のＣＬＫ１４に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量に、選択回路１０９の信号Ｑ１３の出力Ｓ１３に対する遅延量を足して、反転信号ＮＱ１２をＤフリップフロップ１０７のデータ入力に対するクロックのホールドエラーの起きない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００４４】
Ｄフリップフロップ１０７の動作範囲は出力Ｓ１３の変化点から信号Ｙ１１３の立ち上がりの時間が、Ｄフリップフロップ１０７の持つ最小セットアップ時間より大きい限り動作可能であるが、外部クロックＣＬＫ１３に対するＤフリップフロップ１０３の出力Ｑ１３の遅延時間と、外部クロックＣＬＫ１２に対するＤフリップフロップ１０２の反転出力ＮＱ１２の遅延時間とは、お互いに相殺されており、さらに、選択回路１０９の出力Ｓ１３の信号Ｑ１３からの遅延量と、外部クロックＣＬＫ１２と外部クロックＣＬＫ１３との位相差分を、遅延バッファ１１３で遅らせるため、Ｄフリップフロップ１０７のセットアップ時間のみが、動作周波数を決定する要素となる。
【００４５】
Ｄフリップフロップ１０７にデータとして出力Ｓ１３、クロックとして信号Ｙ１１３が入力されると、出力Ｓ１３の変化点から信号Ｙ１１３の立ち上がりまでの時間は、Ｄフリップフロップ１０７のセットアップ時間以上確保されているので、Ｄフリップフロップ１０７の出力Ｑ１７は常に「Ｌ」である。
【００４６】
Ｄフリップフロップ１０７の出力Ｑ１７はクロック選択回路１１０に入力される。
【００４７】
クロック選択回路１１０はＬが入力されることにより、出力Ｓ１２として信号Ｑ１２を選択し、反転出力ＮＳ１２として反転信号ＮＱ１２を選択し出力する。
【００４８】
次に図３に示す各波形と、図１に示す各回路の動作との関係について説明する。
図３の位相の違う周波数の同じ外部クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４は、分周回路を構成する各Ｄフリップフロップ１０１、１０４、１０３，１０２に入力される。リセット信号が、図３に示すタイミングの場合、上記Ｄフリップフロップ１０１、１０２、１０３、１０４の出力信号Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、反転出力信号ＮＱ１１、ＮＱ１２，ＮＱ１３，ＮＱ１４は、図３に示す波形である。これらの信号は位相関係が正しく出力されていない。
【００４９】
図において、信号Ｑ１１はＤフリップフロップ１０１の出力であるので、外部クロックＣＬＫ１１の立ち上がりエッジに対してはＤフリップフロップ１０１の遅延量だけ遅れて出力される。
【００５０】
また、反転信号ＮＱ１４もＤフリップフロップ１０２の出力であるので、外部クロックＣＬＫ１４の立ち上がりエッジに対してＤフリップフロップの遅延量だけ遅れて出力される。
【００５１】
信号Ｙ１１１は、反転信号ＮＱ１４を遅延バッファ１１１によって、外部クロックＣＬＫ１４の外部クロックＣＬＫ１１に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量で反転信号ＮＱ１４をＤフリップフロップ１０５のデータ入力に対するクロックのホールドエラーの起きない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００５２】
Ｄフリップフロップ１０５の動作範囲は信号Ｑ１１の変化点から信号Ｙ１１１の立ち上がりの時間がＤフリップフロップ１０５の持つ最小セットアップ時間より大きい限り動作可能であるが、外部クロックＣＬＫ１１に対するＤフリップフロップ１０１の出力信号Ｑ１１の遅延時間と外部クロックＣＬＫ１４に対するＤフリップフロップ１０２の反転出力信号ＮＱ１４の遅延時間はお互いに相殺されており、さらに、外部クロックＣＬＫ１４とＣＬＫ１１の位相差分を遅延バッファ１１１で遅らせるため、Ｄフリップフロップ１０５のセットアップ時間のみが、動作周波数を決定する要素となる。
【００５３】
Ｄフリップフロップ１０５にデータとして信号Ｑ１１、クロックとして信号Ｙ１１１が入力されると、信号Ｑ１１の変化点から信号Ｙ１１１の立ち上がりまでの時間がＤフリップフロップ１０５のセットアップ時間以上確保されているので、Ｄフリップフロップ１０５の出力信号Ｑ１５はリセット後、信号Ｙ１１１の最初の立ち上がりエッジでＨとなる。
【００５４】
Ｄフリップフロップ１０５の出力Ｑ１５はクロック選択回路１０８に入力される。
【００５５】
クロック選択回路１０８はＨが入力されることにより、出力Ｓ１４として反転信号ＮＱ１４を選択し、また、反転出力ＮＳ１４として信号Ｑ１４を選択して、これらを出力する。
【００５６】
信号Ｑ１１は遅延バッファ１１４を通って出力Ｓ１１となり、反転信号ＮＱ１１は遅延バッファ１１５を通って反転出力ＮＳ１１となる。
ここで、遅延バッファ１１４、１１５は選択回路１０８と同じ遅延量をもつ遅延バッファである。
【００５７】
次に反転信号ＮＱ１２はＤフリップフロップ１０２の出力であるので、外部クロックＣＬＫ１２の立ち上がりエッジに対してはＤフリップフロップの遅延量だけ遅れて出力される。
【００５８】
信号Ｙ１１３は、反転信号ＮＱ１２を遅延バッファ１１３によって、外部クロックＣＬＫ１２の外部クロックＣＬＫ１３に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量に、選択回路１０８の反転信号ＮＱ１４の出力Ｓ１４に対する遅延量を足して、信号Ｑ１３を、Ｄフリップフロップ１０５がデータ入力に対するクロックのホールドエラーを起こさない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００５９】
Ｄフリップフロップ１０６の動作範囲は出力Ｓ１４の変化点から信号Ｙ１１２の立ち上がりの時間がＤフリップフロップ１０６の持つ最小セットアップ時間より大きい限り動作可能であるが、外部クロックＣＬＫ１４に対するＤフリップフロップ１０２の反転出力ＮＱ１４の遅延時間と、外部クロックＣＬＫ１３に対するＤフリップフロップ１０３の出力Ｑ１３の遅延時間とはお互いに相殺されており、さらに、選択回路１０８の出力Ｓ１４の反転信号ＮＱ１４に対する遅延量と、外部クロックＣＬＫ１３と外部クロックＣＬＫ１４との位相差分と、を遅延バッファ１１１で遅らせるため、Ｄフリップフロップ１０６のセットアップ時間のみが、動作周波数を決定する要素となる。
【００６０】
Ｄフリップフロップ１０６にデータとして出力Ｓ１４、クロックとして信号Ｙ１１２が入力されると、出力Ｓ１４の変化点から信号Ｙ１１２の立ち上がりまでの時間がＤフリップフロップ１０６のセットアップ時間以上確保されているので、Ｄフリップフロップ１０６の出力Ｑ１６はリセット後、信号Ｙ１１２の最初の立ち上がりエッジで「Ｈ」となる。
【００６１】
Ｄフリップフロップ１０６の出力信号Ｑ１６はクロック選択回路１０９に入力される。
【００６２】
クロック選択回路１０９はＬが入力されることにより、出力Ｓ１３として反転信号ＮＱ１３を選択し、反転出力ＮＳ１３として信号Ｑ１３を選択して出力する。
【００６３】
次に反転信号ＮＱ１２はＤフリップフロップ１０３の出力であるので、外部クロックＣＬＫ１３の立ち上がりエッジに対してはＤフリップフロップの遅延量だけ遅れて出力される。
【００６４】
信号Ｙ１１２は信号Ｑ１３を遅延バッファ１１２によって、外部クロックＣＬＫ１３のＣＬＫ１４に対する位相差と同等に遅延させた信号、もしくはこれより小さい遅延量に、選択回路１０９の信号Ｑ１３の出力Ｓ１３に対する遅延量を足して、反転信号ＮＱ１２を、Ｄフリップフロップ１０７がデータ入力に対して、クロックのホールドエラーを起こさない時間で、かつ、セットアップ時間の広がる方向へ遅延させた信号である。
【００６５】
Ｄフリップフロップ１０７の動作範囲は出力Ｓ１３の変化点から信号Ｙ１１３の立ち上がりの時間がＤフリップフロップ１０７の持つ最小セットアップ時間より大きい限り動作可能であるが、外部クロックＣＬＫ１３に対するＤフリップフロップ１０３の出力信号Ｑ１３の遅延時間と、外部クロックＣＬＫ１２に対するＤフリップフロップ１０２の反転出力信号ＮＱ１２の遅延時間とは、お互いに相殺されており、さらに、選択回路１０９の出力Ｓ１３の信号Ｑ１３に対する遅延量と、外部クロックＣＬＫ１２と外部クロックＣＬＫ１３との位相差分と、を遅延バッファ１１３で遅らせるため、Ｄフリップフロップ１０７のセットアップ時間のみが、動作周波数を決定する要素となる。
【００６６】
Ｄフリップフロップ１０７にデータとして出力Ｓ１３、クロックとして信号Ｙ１１３が入力されると、出力Ｓ１３の変化点から信号Ｙ１１３の立ち上がりまでの時間は、Ｄフリップフロップ１０７のセットアップ時間以上確保されているので、Ｄフリップフロップ１０７の出力信号Ｑ１７は常に「Ｌ」である。
【００６７】
Ｄフリップフロップ１０７の出力信号Ｑ１７はクロック選択回路１１０に入力される。クロック選択回路１１０はＬが入力されることにより、出力Ｓ１２として信号Ｑ１２を選択し、反転出力ＮＳ１２として反転信号ＮＱ１２を選択して出力する。
【００６８】
以上のように、本発明の実施の形態１にかかるクロック制御回路によれば、外部入力された多相のクロック（ＣＬＫ１１〜ＣＬＫ１４）により生成した分周信号を、下流のＤフリップフロップのデータをロックとして扱うようにしているため、Ｄフリップフロップの遅延時間が相殺され、Ｄフリップフロップのセットアップ時間のみがクロックの周波数を決定する要素となり、このセットアップ時間を遅延バッファ（１１１〜１１５）によりさらにマージンを持たせることで、より高い周波数のクロック制御を行うことが可能となる。
【００６９】
なお、上記実施の形態においては、分周回路が２分周の回路とし、外部クロックの位相の数が４相である場合について説明したが、分周回路はｎ分周（ｎは２以上の自然数）とし、外部クロックの数も２以上の自然数で構成した場合においても同様の効果を得ることができる。
【産業上の利用可能性】
【００７０】
高速動作を必要とする回路において、本発明に係わるクロック制御回路を用いることにより、より高い周波数のクロックの供給が可能となるため、より高性能な回路のへの提供が可能となる点において有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態のクロック制御回路の構成を説明するためのブロック図である。
【図２】クロック制御回路の内部の波形と、外部への出力波形である。
【図３】クロック制御回路の内部の波形と、外部への出力波形である。
【図４】従来のクロック制御回路の構成を説明するためのブロック図である。
【図５】従来のクロック制御回路の入出力波形を示すものである。
【図６】従来の別のクロック制御回路の構成を説明するためのブロック図である。
【図７】従来の別のクロック制御回路の入出力波形を示すものである。
【図８】従来の別のクロック制御回路において、リセット信号のタイミングが異なる場合の入出力波形を示すものである。
【符号の説明】
【００７２】
１０１，１０２，１０３，１０４  分周回路
１０５，１０６、１０７  Ｄフリップフロップ
１０８，１０９，１１０  クロック選択回路
１１１，１１２，１１３，１１４，１１５  遅延バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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