(57)【要約】【課題】解像度制御信号が外乱ノイズの影響を受けても、誤動作しにくい解像度切り換えを実現することができるイメージセンサを提供すること。【解決手段】複数の受光素子を含む光電変換装置を複数接続したイメージセンサにおいて、前記光電変換装置の解像度を選択する解像度選択手段と、それぞれの光電変換装置内に、前記解像度選択手段によって選択された解像度により前記受光素子からの信号の読み出し方法を変化させる制御手段と、前記受光素子の読み出し、および動作を駆動するシフトレジスタとを有し、解像度選択手段は前記シフトレジスタによって生成された制御信号を用いて解像度を選択することを特徴とする。【選択図】図１
2005348099.tif 000002
【特許請求の範囲】
【請求項１】
複数の受光素子を含む光電変換装置を複数接続したイメージセンサにおいて、
解像度選択信号と、前記解像度選択信号を受け光電変換装置の解像度を選択する解像度選択手段と、クロックに同期して所定の順序で動作する複数のシフトレジスタとを有し、解像度選択手段は前記シフトレジスタによって生成された制御信号を用いて、前記複数の受光素子を全数読み出す最高解像度の状態と前記最高解像度の状態よりも読み出す受光素子数の少ない状態とを切り換えることを特徴とするイメージセンサ。
【請求項２】
前記解像度選択手段は、前記シフトレジスタによって生成された制御信号の複数のタイミングを用いて前記複数の受光素子を全数読み出す最高解像度の状態と、前記最高解像度の状態よりも読み出す受光素子数の少ない状態とを切り換えることを特徴とする請求項１記載のイメージセンサ。
【請求項３】
前記解像度選択手段は少なくても一度前記光電変換装置における最高解像度の状態となった後、前記シフトレジスタによって生成された制御信号を用いて解像度を確定することを特徴とする請求項１記載のイメージセンサ。
【請求項４】
前記光電変換装置は前記複数の受光素子をリセットするリセット手段を有し、該リセット手段は前記シフトレジスタによって生成された制御信号を用いて行うことを特徴とする請求項１〜３の何れかに記載のイメージセンサ。
【請求項５】
前記光電変換装置は、前記複数の受光素子の光電荷に応じた信号を読み出す読み出し手段を有し、該読み出し手段は、前記シフトレジスタによって生成された制御信号を用いて行うことを特徴とする請求項１〜３の何れかに記載のイメージセンサ。
【請求項６】
前記光電変換装置は、前記複数の受光素子をリセットするリセット手段と、前記複数の受光素子をリセットしたときに対応する信号を読み出す読み出し手段とを有し、該読み出し手段は、前記シフトレジスタによって生成された制御信号を用いて行うことを特徴とする請求項１〜３の何れかに記載のイメージセンサ。
【請求項７】
複数の受光素子を有する光電変換装置を同一基板上に複数実装されて構成される密着型イメージセンサであって、前記複数実装された光電変換装置が共通の解像度選択信号を用いる事を特徴とる請求項１〜７の何れかに記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子とこれを駆動する駆動回路とを備えた光電変換装置に関するものであり、特に１次元の光電変換素子を複数実装した密着型イメージセンサ及びその駆動方法に関するものである。
【背景技術】
【０００２】
図１０は特許文献１に提案されている密着型イメージセンサ用集積回路の回路図である。この従来技術においては、イメージセンサチップにコントロール端子（１２５）を設け、その端子にユーザが、Ｈｉ又はＬｏの信号を入力することにより、シフトレジスタを制御し、解像度を切り替えるものである。
【０００３】
図１０に示す密着型イメージセンサについて概略を説明すると、スタートパルスＳＩと、クロックパルスＣＬＫとをシフトレジスタ群１０４に供給する。スタートパルスＳＩによってシフトレジスタ群１０４ａが起動されると、その出力はＮＯＲゲート１２１ａ及びＡＮＤゲート１２０ａを通ってチャンネルセレクトスイッチ１０３ａに入力され、これをオンにしフォトセル１ａからの信号を信号ライン１０７ａに取り出す。他のシフトレジスタ１０４ｂ〜１０４ｆも順次起動していき、各フォトセル１０１ｂ〜１０１ｌからの信号を１０７ａ，１０７ｂに出力する。
【０００４】
ここで、コントロール信号入力端子１２５にコントロール信号Ｈｉが入力されると、アナログスイッチ１１０ａ，１１０ｂ、１２２ａ，１２２ｂが切り替えられ、画像出力端子１１１に例えば１６ドット／ミリの読み取り密度で画像信号が得られる。又、コントロール信号入力端子１２５にコントロール信号Ｌｏが入力されると、アナログスイッチ１１０ａが常にオン状態となり、画像出力端子１１１にはフォトセル１０１ａから１０１ｌ全体の半分の８ドット／ミリの読み取り密度で画像信号が得られる。
【０００５】
つまり、センサＩＣ上のフォトセル１０１ａから１０１ｌは常に全数が動作しているが、外部に出力画像信号を取り出す際に、コントロール信号によって一部を間引いて出力させることができる。そのため、画像信号の電圧レベルは常に一定となり、該イメージセンサ後段の画像処理回路の構成は従来のもので対応が可能となることが記載されている。又、従来の技術として特許文献２には、クロック信号及び前記スタート信号の入力を用いて解像度を制御する密着型イメージセンサが提案されている。
【０００６】
図１１−ａは当該公開公報に提案されている光電変換装置内の光電変換素子を含む１チップの解像度切り替え動作を行うためのタイミング図であり、図１１−ｂは同特許文献に提案されている解像度切り替え動作を行うためブロック図である。
【０００７】
図中の８及び９は、信号生成回路３内部の遅延回路である。本回路は、図１１−ｂに示すＡ点のパルス波を得るために用いるものであり、スタートパルスのダウンエッジから一定時間経過時にＡ点をＨｉにして、そのときのクロックのＨｉ又はＬｏを検出し、解像度制御信号を制御する。
【０００８】
次に、信号生成回路３の動作について、図１１−ａのタイミングチャートを用いて、図中のＡ点での波形を得るべくピックアップしたａ点からｅ点での波形を交えながら説明する。
【０００９】
又、本例においては、例えば、遅延回路８の遅延時間を約２００ｎｓｅｃ、遅延回路９の遅延時間を約１００ｎｓｅｃとしており、クロックは５００ｎｓｅｃとしてあり、スタートパルスは解像度に応じてパルス幅を変えて光電変換装置に入力する。
【００１０】
信号生成回路３に入力されたスタートパルスは、ａ点では遅延回路８によって、先ず２００ｎｓ遅延され、ｂ点では更に遅延回路９によって１００ｎｓ遅延される。ｃ点では、ＮＡＮＤ回路によりａ点及びｂ点によりｂと同時に立ち上がり、又、ａ点と同時に立ち下がる。ｅ点ではｃ点と逆になり、従って、ＡＮＤ回路を経過したＡ点においては、スタートパルスの立ち下がりに対して、遅延回路８の遅延時間後に立ち上がり、遅延回路９のパルス幅で立ち下がるパルスが生成される。
【００１１】
このＡ点のパルスで、バッファを経過したクロックパルスをスイッチ回路でサンプリングし、そのときの値をキャパシタに保持して制御信号φＭを出力する。
【００１２】
従って、信号生成回路３に入力したスタートパルスＳＰは、Ａ点においては、スタートパルスのダウンエッジ時から、遅延回路８の遅延時間経過後に、遅延回路９の遅延時間に値するパルス幅のパルスが生成される。
【００１３】
即ち、Ａ点では、スタートパルスのダウンエッジに対して、一定期間に立ち上がるから、そのパルスの位置は、スタートパルスのダウンエッジを制御することにより変化させることが可能となるため、クロックをＨｉの時にサンプリングするか、Ｌｏの時にサンプリングするかによって解像度制御信号の状態を制御することが可能となる。具体的には、サンプリング時にクロックがＬｏの場合には、キャパシタによって制御信号をＬｏに維持し、一方、クロックがＨｉの場合には、やはり、キャパシタによって、該信号をＨｉにする。
【００１４】
次に、上記信号は、シフトレジスタ６に供給されて、受光素子アレイ７と接続する走査線１９において、例えば、高解像度時には、走査線１本ずつ順次読み出していくが、低解像度時には、隣接する２つの走査線を１組として読み出し、続いて次の１組を読み出す構成を採りり、これにより解像度切り替えをする。
【００１５】
又、従来の技術として特許文献２には、クロック信号及び前記スタート信号の入力を用いて解像度を制御する密着型イメージセンサが提案されている。
【００１６】
図１２−ａは当該公開公報に提案されている光電変換装置の回路ブロック図であり、図１２−ｂは信号生成回路のタイミングチャートである。
【００１７】
図１２−ａにおいて、光電変換素子を含む光電変換チップは、外部からクロックパルスを入力するクロックＣＬＫ入力端子１２０１及びスタートパルスを入力するスタートパルスＳＰ入力端子１２０２、解像度に応じた制御信号を生成する信号生成回路１２０３及びその信号を読み出す２種類の信号線（ΦＭ１）１２１０、（φＭ２）１２１１、クロックパルスに応じて順次信号をシフトするシフトレジスタ１２０６、該シフトレジスタ１２０６を作動させるタイミングを発生させるタイミング発生回路１２０５、光電変換のための受光素子アレイ１２０７から構成されている。
【００１８】
スタートパルス、クロックパルスが信号生成回路１２０３に供給され、該信号生成回路１２０３に入力されるスタートパルスは、解像度に応じてそのパルス幅を変えて光電変換装置に入力する。
【００１９】
上記従来例においては、信号生成回路１２０３は、スタートパルスがＨｉの期間に入力されるクロックパルスの数によって解像度切り替え信号を生成することにより、４種類の解像度切り替え信号を出力し、シフトレジスタ１２０６に入力する。
【００２０】
ここで、シフトレジスタ１２０６は、特に限定されるものでなく、例えば、８画素１ブロックであるシフトレジスタブロックから構成されている場合に、この４種類の解像度を解像度１から４とすれば、解像度１の時では１画素１ビット、解像度２の時では２画素加算により２画素１ビット、解像度３の時では４画素加算により４画素１ビット、解像度４の時では８画素加算により８画素１ビットで、信号を読み出している。
【００２１】
又、受光素子アレイ１２０７では、不図示のホトダイオード等の受光素子において光電変換により生成された信号電圧がシフトレジスタから読み出しパルスによって時系列的にシリアルに読み出され出力端子１２１８から出力される。
【００２２】
図１２−ｂは各々の解像度におけるクロックパルスＣＬＫ、スタートパルスＳＰ及び制御信号（ΦＭ１，ΦＭ２）のタイミングチャートである。
【００２３】
前述のように、スタートパルスは、解像度に応じてそのパルス幅を変えて入力するため、スタートパルスのパルス幅により入力されるクロックの数が異なり、それに応じて制御信号φＭ１，φＭ２がデコーダ等を用いることにより、それぞれＨｉ又はＬｏとなるようにする。制御信号φＭ１，φＭ２の変化によって、例えばシフトレジスタ１２０６を制御し、受光素子アレイ１２０７において光電変換された電圧を、走査線１２０９を解像度１の場合には１本ごとに、解像度２の場合には、２本１組として、解像度３の場合には、３本１組として、解像度４の場合には、４本１組として読み出すことにより解像度切り換えを実現している。
【００２４】
【特許文献１】特開平５−２２７３６２号公報
【特許文献２】特開２０００−１０１８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上記従来例では解像度制御信号をＤＣ的に与える必要があり、又、ＳＰとＣＬＫとのタイミングで生成する。このため、画像信号出力期間中に上記解像度制御信号に図１３のｔ１に示すようなノイズが入力された場合、ｔ０で一度確定した解像度がｔ１で変化してしまうという問題がある。
【００２６】
このノイズは実装基板上の配線にコンデンサ等ローパスフィルタの設けることにより振幅を小さくして入力回路の論理閾値を超えないように対策を行うこと対応が一般的であるが、数１００ｎｍのタイミングで制御が必要な構成では、ノイズの影響を十分にカットするローパスフィルタを設ける所望のパルス幅の制御を行うことが難しい。
【００２７】
従って、解像度切り替え信号は外乱のノイズ信号が入力された場合も画像信号出力期間中において解像度が切り替る所望の解像度を維持し続け、尚且つ、ローパスフィルタを設けても問題ないようなできるだけＤＣ信号に近い低周波数で制御できる信号処理を行うことが望ましい。
【００２８】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、解像度制御信号が外乱ノイズの影響を受けても、誤動作しにくい解像度切り換えを実現することができるイメージセンサを提供することにある。
【課題を解決するための手段】
【００２９】
上記目的を達成するため、本発明は、複数の受光素子を含む光電変換装置を複数接続したイメージセンサにおいて、前記光電変換装置の解像度を選択する解像度選択手段と、それぞれの光電変換装置内に、前記解像度選択手段によって選択された解像度により前記受光素子からの信号の読み出し方法を変化させる制御手段と、前記受光素子の読み出し、および動作を駆動するシフトレジスタとを有し、解像度選択手段は前記シフトレジスタによって生成された制御信号を用いて解像度を選択することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、動作中において解像度制御信号が外乱ノイズの影響を受けても、読み出し中において解像度が変化してしまうことのない解像度切り替え方法を実現することができる。又、切り替わる解像度状態が３値以上の場合であっても、同様に外乱ノイズの影響を受けにくい解像度切り替えを実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を用いて説明する。
【００３２】
＜実施の形態１＞
図１は本発明の実施の形態１におけるタイミング図とブロック図である。
【００３３】
外部から入力される解像度制御信号を１０３、メインクロック１０１、光電変換装置の一連の読み出し動作をスタートさせるスタートパルス１０２、メインクロックに同期して所定の順序で動作する複数のシフトレジスタ群Ａ（１０４）、このシフトレジスタ群Ａによって生成されたタイミング１０５、解像度制御信号１０３を受けて解像度を選択する解像度選択手段を１０９とする。各Ｂｉｔの読み出しを制御するシフトレジスタ群Ｂ（１１１）の読み出しパターンを制御する解像度切り替え信号１０７がある。
【００３４】
シフトレジスタ群Ａ（１０４）にはＤ−フリップフロップを複数接続した構成を用いており、１段目のデータ端子Ｄにスタートパルス１０２が供給される。Ｄ−フリップフロップのＣＬＫ端子にはメインＣＬＫが入力され、データ信号はメインクロックにより順次シフトさせ、任意の段数おいて解像度制御信号１０４を取り込むタイミング１０５を構成している。
【００３５】
解像度制御信号１０３を受けて解像度を選択する解像度選択手段１０９は同様にＤ−フリップフロップを用いており、Ｄ−フリップフロップのリセット信号はスタートパルス、データ端子Ｄに外部から入力される解像度制御信号が供給される。Ｄ−フリップフロップのＣＬＫ端子には１０５が入力されており、１０５の立下りのタイミングでの解像度制御信号の状態を解像度切り替え信号１０７に出力する。よって、解像度制御信号がＨｉのときは解像度切り替え信号にＨｉが確定し、ＬｏのときはＬｏが確定する。
【００３６】
無論、この場合の論理の取り方は本発明とは関係がなく、仮に解像度制御信号と解像度切り替え信号の論理を反転させた場合でも同様の効果が得られる。又、Ｄ−フリップフロップの極性を反転させ立ち上がりのタイミングで確定しても同様の効果が得られる。
【００３７】
解像度切り替え信号１０７は、シフトレジスタ群Ｂ（１１０）に入力される。このシフトレジスタ群Ｂは、各ｂｉｔの読み出しを行うシフトレジスタであり、解像度切り替え信号の状態によって各ｂｉｔの読み出しを全ｂｉｔ読み出すか複数ｂｉｔを加算、若しくは読み飛ばしの制御を行う。
【００３８】
例えば、解像度切り替え信号がＨｉのときは６００ｄｐｉ、Ｌｏのときは３００ｄｐｉと解像度切り替えを行う場合、シフトレジスタ群Ｂは６００ｄｐｉ時全ｂｉｔの読み出しを行い、３００ｄｐｉ時は２ｂｉｔ中１ｂｉｔの読み出しを行うようにシフトレジスタ群Ｂの動作方法を切り替える。この動作方法を切り替えるための情報が解像度切り替え信号１０７であり、この解像度切り替え信号１０７によって解像度切り替えが可能となる。
【００３９】
以上に示したように、解像度切り替え信号は１０５の立ち下がり時の解像度制御信号の状態によってのみにおいて規定されその他の状態においては無関係である。このため、この外部より解像度制御信号に外部よりノイズが載ったとしても１０５の立ち下がり以外のタイミング以外であれば影響を受けない。もし、１０５のタイミングに外部からノイズが入り込めば本実施の形態においても所望の値と異なる解像度に確定してしまうが、この可能性は、
＝１／（（原稿を１行読むのに必要なＣＬＫ数）＋（シフトレジスタ数））×１００
（％）
となる。
【００４０】
仮にＡ４の原稿（約８．５８ｉｎｃｈ）を６００ｄｐｉで読むと仮定した場合、データ量は、
８．５８ｉｎｃｈ×６００ｄｐｉ＝５１４８ｂｉｔ
となる。
【００４１】
シフトレジスタの段数をレジスタの段数を仮に５０個とし、１ＣＬＫで１ｂｉｔ分の出力を行う読み出しを行う場合、ノイズの影響を受ける可能性は１／５１９８＝０．０１８％となり、殆どノイズの影響を受けないと考えられる。
【００４２】
＜実施の形態２＞
図２は本発明の実施の形態２におけるタイミング図とブロック図である。
【００４３】
図２における各番号において図１と同一の番号のものに関しては同様の回路であるため、説明を省略する。
【００４４】
メインクロックに同期して所定の順序で動作する複数のシフトレジスタ群Ａ（１０４）によって１０５，１０６の２つのタイミングを用いる。同様に各Ｂｉｔの読み出しを制御するシフトレジスタ群Ｂ（１１１）の読み出しパターンを制御する解像度切り替えを２つの信号１０７，１０８で制御する。
【００４５】
シフトレジスタ群Ａ（１０４）にはＤ−フリップフロップを複数接続した構成を用いており、１段目のデータ端子Ｄにスタートパルス１０２が供給される。Ｄ−フリップフロップのＣＬＫ端子にはメインＣＬＫが入力され、データ信号はメインクロックにより順次シフトさせ、任意の段数おいて解像度制御信号１０４を取り込むタイミング１０５，１０６を構成している。
【００４６】
解像度制御信号１０３を受けて解像度を選択する解像度選択手段１０９は同様にＤ−フリップフロップを用いており、データ端子Ｄに外部から入力される解像度制御信号が供給される。Ｄ−フリップフロップのＣＬＫ端子には１０５，１０６が入力されており、１０５，１０６の立下りのタイミングでの解像度制御信号の状態を解像度切り替え信号１０７，１０８に出力する。
【００４７】
よって、解像度切り替え信号１０７，１０８の状態は以下の４値を得ることが可能となる。
【００４８】
状態１    Ｈｉ    Ｈｉ
状態２    Ｌｏ    Ｌｏ
状態３    Ｈｉ    Ｌｏ
状態４    Ｌｏ    Ｈｉ
解像度切り替え信号はシフトレジスタ群Ｂ（１１０）に入力される。このシフトレジスタ群Ｂは、各ｂｉｔの読み出しを行うシフトレジスタであり、解像度切り替え信号の状態によって各ｂｉｔの読み出しを全ｂｉｔ読み出すか複数ｂｉｔを加算、若しくは読み飛ばしの制御を行う。
【００４９】
上記４状態において例えば状態１＝１２００ｄｐｉ、状態２＝６００ｄｐｉ、状態３＝３００ｄｐｉ、状態４＝１５０ｄｐｉとなるようにシフトレジスタ群Ｂの読み出し方法を変化させることで解像度切り替えが可能になる。
【００５０】
以上に示したように解像度切り替え信号は１０５，１０６の立ち下がり時の解像度制御信号の状態によってのみにおいて規定されその他の状態においては無関係である。このため、この外部より解像度制御信号に外部よりノイズが載ったとしても１０５，１０６の立ち下がり以外のタイミング以外であれば影響を受けない。もし、１０５，１０６のタイミングに外部からノイズが入り込めば、本実施の形態においても、所望の値と異なる解像度に確定してしまうが、この可能性は、
＝２／（（原稿を１行読むのに必要なＣＬＫ数）＋（シフトレジスタ数））×１００
（％）
となる。
【００５１】
仮にＡ４の原稿（約８．５８ｉｃｈ）を６００ｄｐｉで読むと仮定した場合データ量は、
８．５８ｉｃｈ×６００ｄｐｉ＝５１４８ｂｉｔ
シフトレジスタの段数をレジスタの段数を仮に５０個とし、１ＣＬＫで１ｂｉｔ分の出力を行う読み出しを行う場合、ノイズの影響を受ける可能性は２／５１９８＝０．０３９％となり、殆どノイズの影響を受けないと考えられる。
【００５２】
以上に示す用にようにして２段階以上の解像度切り替えに関しても外乱ノイズの影響を受けにくい解像度切り替えを実現することが可能となる。又、本実施の形態においては１０５，１０６の２つのタイミングを用いて４状態の解像度切り替え信号を作成したが、状態を３値以上とすれば、更に多くの解像度切り替えを用意に作成することができる。
【００５３】
＜実施の形態３＞
図３は本発明における実施の形態３におけるタイミング図とブロック図である。図３における各番号において図１と同一の番号のものに関しては同様の回路であるため、説明を省略する。
【００５４】
解像度選択信号およびメインクロックに同期して所定の順序で動作する複数のシフトレジスタ群Ａ（１０４）によって生成される１０５，１０６は実施の形態２と同様であるため、解像度切り替え信号１０７，１０８の状態は以下の４値を得ることが可能となる。
【００５５】
状態１    Ｈｉ    Ｈｉ
状態２    Ｌｏ    Ｌｏ
状態３    Ｈｉ    Ｌｏ
状態４    Ｌｏ    Ｈｉ
本実施の形態においては、状態１＝１２００ｄｐｉ、状態２＝６００ｄｐｉ、状態３＝３００ｄｐｉ、状態４＝使用しないとする。即ち、状態１−１２００ｄｐｉの状態が最高解像度であり、それ以外の状態２〜状態４は前記最高解像度よりも読み出す受光素子数の少ない状態となる。
【００５６】
解像度制御信号の取り込みを行う解像度選択手段１０９はＤ−フリップフロップを用いており、Ｄ−フリップフロップのリセット信号はスタートパルス、データ端子Ｄに外部から入力される解像度制御信号が供給される。
【００５７】
以下、タイミングチャートを用いて動作の説明を行う。
【００５８】
解像度制御信号は時刻ｔ１＝Ｌｏ、時刻ｔ２＝Ｌｏとした状態２＝６００ｄｐｉでの場合の解像度切り替え動作である。
【００５９】
解像度選択手段１０９のＤ−フリップフロップは、時刻ｔ０においてスタートパルス１０２によりリセットされる。このリセット状態において解像度選択手段のＤ−フリップフロップは１０７，１０８共にＨｉレベルとなる。よって、時刻ｔ０における解像度切り替え信号は、スタートパルスによってＤ−フリップフロップがリセットされることにより自動的に状態１＝１２００ｄｐｉとなり、光電変換素子の最高解像度状態となる。
【００６０】
次に、時刻ｔ１において解像度選択手段１０９は、解像度制御信号の値を取り込み１０７の出力を確定する。時刻ｔ１における解像度制御信号１０３はＬ０であるため、解像度切り替え信号１０７はＨｉ→Ｌｏに変化する。次に、時刻ｔ２において解像度選択手段１０９は、解像度制御信号の値を取り込み１０８の出力を確定する。時刻ｔ２における解像度制御信号１０３はＬｏであるため、解像度切り替え信号１０８はＨｉ→Ｌｏに変化する。
【００６１】
このようにして１０７＝Ｌｏ、１０８＝Ｌｏである状態２＝６００ｄｐｉが確定する。
【００６２】
図４はシフトレジスタ群Ｂの８ｂｉｔに相当した一般的なブロック図であり、Ａ，ｂ，Ｃはそれそれｂｉｔ出力、２ｂｉｔ加算出力、４画素加算出力の読み出し時での読み出し時の結線状態である。仮に図４−ａが１２００ｄｐｉのシフトレジスタである場合、２ｂｉｔ加算出力の図４−ｂは前記１２００ｄｐｉの半分の６００ｄｐｉとなり、４ｂｉｔ加算出力の図４−ｃは前記１２００ｄｐｉの４分の１の３００ｄｐｉとなる。
【００６３】
４０１−１〜４０１−８はそれぞれが１ｂｉｔのシフトレジスタであり、各ｂｉｔ共通に用いるＣＬＫ信号線に関しては簡易化のために省略している。又、４０２，４０３，４０４，４０５はスイッチであり、オンオフの制御を行うことでそれぞれの解像度においてシフトレジスタの結線を切り替えることで読み出すシフトレジスタを変更している。４０６はシフトレジスタ４０１−１のデータ信号の入力であり、４０７はシフトレジスタ４０１−８のデータの出力である。
【００６４】
図４−ａにおいてスイッチ４０２−１〜４０２−６はオフ状態であり、４０３−１〜４０３−６はオン状態、４０４−１〜４０４−４はオン、４０５−１，４０５−２，４０５−３はオフ、４０５−４，４０５−５はオン状態となっている。よって、図４−ａにおけるシフトレジスタは４０１−１〜４０１−８まで８ｂｉｔ全て入出力が順次接続されており、データ信号は４０１−１〜４０１−８まで全てのシフトレジスタを通過する。従って、図４−ａは全ｂｉｔの読み出しを行うことになり、１２００ｄｐｉの読み出しとなる。
【００６５】
これに対し図４−ｂでは図４−ａに対し４０５−１，４０５−３，４０２−１，４０２−３がオンとなり、４０４−１，４０４−２，４０４−３，４０４−４，４０３−１，４０３−２，４０３−５，４０３−６がオフとなる。従って、シフトレジスタ４０１−２，４０１−３，４０１−６，４０１−７にはデータ信号は入力されず、実際に読み出しに使用するシフトレジスタは４０１−１，４０１−４，４０１−５，４０１−８の４ｂｉｔである。これにより図４−ａに対し半分のｂｉｔの読み出しを行うことになり、解像度も半分の６００ｄｐｉとなる。
【００６６】
又、図４−ｃでは図４−ｂに対し、４０５−２，４０２−２，４０２−５がオンとなり、５０５−４，４０５−５がオフとなる。従って、シフトレジスタ４０１−２，４０１−３，４０１−４，４０１−５，４０１−６，４０１−７にはデータ信号は入力されず、実際に読み出しに使用するシフトレジスタは４０１−１，４０１−８の２ｂｉｔである。これにより図４−ａに対し４分の１のｂｉｔの読み出しを行うことになり、解像度も４分の１の３００ｄｐｉとなる。
【００６７】
このようにしてシフトレジスタ群ｂは解像度において異なる信号経路をとる。よって、低解像度時はシフトレジスタ群Ｂにおいて読み出しには使用しない回路ブロックが発生する。この低解像度時読み出しには使用しない回路ブロックは低解像度時において入力が不定となり、貫通電流等実動作に悪影響を与える可能性があるため、読み出しには使用しない回路ブロックも読み出し前に一度初期値を確定しておく必要がある。
【００６８】
しかしながら、本実施の形態においては、スタートパルス入力により解像度制御信号はリセットされ、このリセット時の解像度切り替え信号が最高解像度とする動作であるため、最高解像度の状態１になった再に全ての入力を一度確定させて、低解像度の状態２へ解像度を切り替えている。
【００６９】
従って、低解像度時において入力が不定となる回路ブロックも読み出し前に一度初期値を確定するため、貫通電流等動作に悪影響を与えない。
【００７０】
以上に示すように、本実施の形態では、解像度切り替えにおける外乱ノイズの影響を受けにくく、又、解像度切り替えによって発生する低解像度時に読み出しには使用しない回路ブロックにおける悪影響を受けない解像度度切り替えが実現できる。
【００７１】
尚、読み出しのシフトレジスタ群ｂにおいて解像度の切り替えを最高解像度を全ｂｉｔ読み出し、半分の読み出し、４分の１の読み出しとしたが、読み出しシフトレジスタの構成はこれに限ったものではなく、例えば読み出しシフトレジスタ群ｂを領域ごとに分割する場合においてもシフトレジスタを使用しないｂｉｔが存在すれば本実施の形態と同様の効果が得られる。
【００７２】
＜実施の形態４＞
図５は光電変換装置の模式図であり、６画素のリニアセンサを例にとったものである。１はフォトダイオード等の光電変換素子であり、一例として正孔蓄積型のフォトダイオードを示している。２は第１のリセットＭＯＳトランジスタ、３は第１のソースフォロワの入力ＭＯＳトランジスタ、４は第１のソースフォロワの定電流源、３と４を合わせて第１のソースフォロワ５を形成する。同図では一例としてＰＭＯＳを用いたソースフォロワを示している。
【００７３】
６は第１の転送ＭＯＳトランジスタであり、一例としてＮ型ＭＯＳトランジスタの例を示している。７は第１の保持容量、８は第２のソースフォロワの入力ＭＯＳトランジスタ、９は第２のソースフォロワの定電流源、８と９を合わせて第２のソースフォロワ１０を形成する、同図では一例としてＰＭＯＳを用いたソースフォロワを示している。
【００７４】
１１は第２の転送ＭＯＳトランジスタ、１２は第２の保持容量、１３は第３の転送ＭＯＳトランジスタ、１４は第３の保持容量、１５は走査回路、１６は走査回路１５からの信号で駆動される第４の転送ＭＯＳトランジスタ、１７は第４の転送ＭＯＳトランジスタの一端が共通接続された共通出力腺、１８は共通出力腺１７が接続された差動入力の出力アンプ、１９は上記共通出力腺をリセットする第２のリセットＭＯＳトランジスタ、２０は上記各リセットＭＯＳトランジスタ及び転送ＭＯＳトランジスタの動作を制御するパルスを生成するロジック回路、２１は第１のリセット電源、２２は第２のリセット電源である。
【００７５】
図６に本回路の動作を説明する動作タイミング図を示す。本回路の動作を同図を用いて簡単に説明する。
【００７６】
同図において、ＰＲＥＳはリセットＭＯＳトランジスタ２のゲートに入力されるリセットパルス、ＰＣＭは第１の転送ＭＯＳトランジスタのゲートに入力される第１の転送パルス、ＰＣＴＮは第２の転送ＭＯＳトランジスタのゲートに入力される第２の転送パルス、ＰＣＴＳは第３の転送ＭＯＳトランジスタのゲートに入力される第３の転送パルス、ＰＳＲ１〜６は走査回路１５から順次出力される走査パルス、ＰＲＥＳ２は第２のリセットＭＯＳトランジスタ１９のゲートに入力される第２のリセットパルスである。ＶＳＦ１は第１のソースフォロワ５の出力端子電位、ＶＭは第１の保持容量７上の電位、ＶＮは第２の保持容量１２上の電位、ＶＳは第３の保持容量１４上の電位、ＶＯＵＴは出力アンプ１８の出力端子電位である。
【００７７】
先ず、時刻ｔ０にＰＲＥＳにより第１のリセットＭＯＳトランジスタ２をオンして光電変換素子１をリセットする。その後、時刻ｔ１にＰＣＭにより第１の転送ＭＯＳトランジスタ６をオンして第１のソースフォロワ５を介してリセット電圧を第１の保持容量７に転送する。時刻ｔ２に第１の転送ＭＯＳトランジスタ６をオフしてリセット電圧を第１の保持容量７に保持する。光電変換素子１は、光信号の蓄積動作に入り、入射した光の量に応じて信号電荷を発生させる。
【００７８】
発生した信号電荷は、図示していないが、光電変換素子１と第１の入力ＭＯＳトランジスタ３が接続した部分に存在する容量によって信号電圧に変換される。前記容量は一般にフォトダイオードの接合容量、リセットＭＯＳトランジスタのドレイン接合容量、入力ＭＯＳトランジスタのゲート容量、接続配線間容量等が相当する。又、意図的に付加した容量の場合もある。
【００７９】
時刻ｔ３にＰＴＮにより第２の転送ＭＯＳトランジスタ１１をオンして第２のソースフォロワ１０を介して保持容量７上のリセット電圧を第２の保持容量１２上に転送する。時刻ｔ４に第２の転送ＭＯＳトランジスタ１１をオフしてリセット電圧を第２の保持容量１２上に保持する。次に、蓄積時間終了の時刻ｔ５に再度ＰＣＭにより第１の転送ＭＯＳトランジスタ６をオンして信号電圧を第１のソースフォロワ５を介して第１の保持容量７上に転送する。時刻ｔ６に第１の転送ＭＯＳトランジスタ６をオフして信号電圧を保持容量７上に保持する。
【００８０】
次に、時刻ｔ７にＰＴＳにより第３の転送ＭＯＳトランジスタをオンして第１の保持容量７上の信号電圧を第３の保持容量１４上に転送する。時刻ｔ８に第３の転送ＭＯＳトランジスタ１３をオフして信号電圧を第３の保持容量１４に保持する。時刻ｔ９に光電変換素子１は、ＰＲＥＳにより第１のリセットスイッチをオンすることで再度リセットされ、その後、次のフィールドの光信号蓄積を開始する。それと並行して共通出力腺はＰＲＥＳ２をオンすることでリセットされる。リセットされた後に走査パルスＳＲ１により第４の転送ＭＯＳトランジスタがオンして保持容量１２，１４上のリセット電圧及び信号電圧が共通出力線１７に読み出される。
【００８１】
上記２つの電圧の差電圧が差動入力の出力アンプ１８を介してＶＯＵＴとして出力されるものである。以下、ＰＲＥＳ２とＳＲ２〜６を順次オンすることで６画素リニアセンサの信号を連続して読み出すものである。本例のような読み出し回路を用いることで、光電変換素子部での光信号蓄積動作と信号読み出し動作を並行して行うことができ。又、リセット電圧及び信号電圧の差分出力をセンサ出力とすることでリセットばらつきの除去されたセンサ出力を得ることができる。
【００８２】
一般的に光電変換装置を複数接続したイメージセンサにおいてＴ０〜Ｔ１０までの期間は複数接続したイメージセンサ全てが同一タイミングで動作し、この期間をブランキング期間と呼ぶ。
【００８３】
このブランキング期間のパルスＰＲＥＳ、ＰＣＴＳ、ＰＣＴＮ、ＰＣＴＭ等はクロックに同期して所定の順序で動作する複数のシフトレジスタによって生成される。このシフトレジスタは光電変換装置にオンチップで内蔵されていても、別チップとして実装され各チップに供給される構成でも構わない。
【００８４】
図７−ａは本発明における実施の形態４を示す回路のブロック図である。
【００８５】
先に述べたブランキング期間のパルスＰＲＥＳ、ＰＣＴＳ、ＰＣＴＮ、ＰＣＴＭを生成するシフトレジスタが７０４であり、７０５（ＰＣＴＳ）、７０６（ＰＣＴＮ）が６画素のリニアセンサの保持容量のゲートに接続され、且つ、解像度制御回路７０９に供給されている。解像度制御回路は、外部からの解像度制御信号７０３が供給される。
【００８６】
解像度制御回路７０９は７０５（ＰＣＴＳ）、７０６（ＰＣＴＮ）でラッチされ、このＰＣＴＳ、ＰＣＴＮの立ち上がりタイミングで解像度制御信号を取り込む。従って、ＰＣＴＳ、ＰＣＴＮをシフトＣＬＫ、外部からの解像度制御信号をデータＣＬＫとし解像度制御信号をＭＯＤＥ１（７０７）信号、ＭＯＤＥ２信号（７０８）のシリアル信号として取り込む。従って、本解像度制御回路によって生成されるＭＯＤＥ１信号、ＭＯＤＥ２信号はＰＣＴＳ、ＰＣＴＮの立ち上がりのタイミングのみで確定し、それ以外の期間における解像度制御信号の状態には関係しない。
【００８７】
図７−ｂは本発明の実施の形態４におけるタイミング図である。
【００８８】
先に述べた解像度制御信号（７０３）、クロックに同期して所定の順序で動作する複数のシフトレジスタによって生成されるリニアセンサの保持容量のゲート信号配線ＰＣＴＳ（７０５）、ＰＣＴ（７０６）、解像度切り換え信号ＭＯＤＥ１（７０７）、ＭＯＤＥ２（７０８）とする。７０９は解像度制御信号の外乱ノイズであり、チップ外から供給される解像度制御信号が静電ノイズ等の影響で波形所望の値となっていないことを示す。
【００８９】
前述のように解像度制御回路によって生成されるＭＯＤＥ１信号（７０７）ＭＯＤＥ２信号（７０８）はＰＣＴＳ（７０５）、ＰＣＴＮ（７０６）の立ち上がりのタイミングでの解像度制御信号によって確定するため外乱ノイズ（７０９）により解像度制御信号８０３が所望の値度異なる論理状態であっても関係なく解像度を確定する。
【００９０】
図７−ａにおけるクロックに同期して所定の順序で動作する複数のシフトレジスタ７０４は、解像度制御信号と、リニアセンサの保持容量のゲートに接続されてセンサの読み出しに用いるＰＣＴＳ、ＰＣＴＮの信号を同一回路で生成し、同一の信号配線を用いている。従って、本実施の形態では、新たに解像度切り替えを行うために新たに回路を設ける必要がなく、回路規模のチップサイズの縮小のメリットがある。
【００９１】
以上に示したように、解像度切り替え信号はＰＣＴＳ、ＰＣＴＮの立ち上がり時の解像度制御信号の状態によってのみにおいて規定されその他の状態においては無関係である。このため、この外部より解像度制御信号に外部よりノイズが載ったとしてもＰＣＴＳ、ＰＣＴＮの立ち下がり以外のタイミング以外であれば影響を受けない。もし、ＰＣＴＳ、ＰＣＴＮのタイミングに外部からノイズが入り込めば、本実施の形態においても、所望の値と異なる解像度に確定してしまうが、この可能性は、
＝２／（（原稿を１行読むのに必要なＣＬＫ数）＋（ブランキングＣＬＫ数））
×１００（％）
となる。
【００９２】
仮にＡ４の原稿（約８．５８ｉｎｃｈ）を６００ｄｐｉで読むと仮定した場合、データ量は、
８．５８ｉｃｈ×６００ｄｐｉ＝５１４８ｂｉｔ
となる。仮にブランキング期間を５０ＣＬＫとし１ＣＬＫで１ｂｉｔ分の出力を行う読み出しを行う場合、ノイズの影響を受ける可能性は２／５１４８＝０．０３９％となり、殆どノイズの影響を受けないと考えられる。
【００９３】
尚、本実施の形態では、ＰＣＴＳ、ＰＣＴＮのタイミングを用いて解像度制御信号の状態を取り込む構成としたが、例えばＰＲＥＳやＰＣＭ等のイメージセンサ全てが同一タイミングで動作するパルスを用いても同様の効果が得られる。
【００９４】
このようにイメージセンサの動作パルス流用することで、解像度切り替えのために新たな回路、配線を追加する必要がなく、従来と同様のチップサイズで外乱ノイズに強い解像度切り替えが可能となる。
【００９５】
＜実施の形態５＞
図９は本発明の実施の形態５におけるブロック図である。同図において、光電変換装置９００，９００’がマルチ実装され、密着型イメージセンサが形成されている。尚、同図には２チップ分のみを図示しているが、本実施形態では例えば１１チップを１列に配置しマルチ実装して、密着型イメージセンサを構成している。
【００９６】
図９において、各々の光電変換装置９００，９００’には、光電変換装置を駆動するクロック９０１（ＣＬＫ）、スタートパルス９０２（ＳＰ）、解像度制御信号９０３（ＭＯＤＥ）及び信号出力９１４（Ｖout ）が共通接続されており、又、チップの識別端子ＳＥＬは１チップ目に相当する９１９はＶＤＤでに接続されており、２チップ目以降に相当する９１９’はオープンとなっている。ＳＥＬ端子は、光電変換装置内部でＧＮＤにプルダウンされているため９１９’のＳＥＬ端子は必然的にＧＮＤとなる。
【００９７】
又、本実施形態においては、解像度制御信号９０３がハイレベルの場合は高解像度モード（６００ｄｐｉ）、ＭＯＤＥ信号がローレベルの場合は低解像度モード（３００ｄｐｉ）の解像度が得られる構成としている。
【００９８】
更に、本実施形態の各々の光電変換装置９００，９００’はマルチ実装されており、該光電変換装置装置９００，９００’はそれぞれシフトレジスタ９１０，９１０’、例えば４６８ビットの受光素子アレイ９１１，９１１’、タイミング発生回路９０４，９０４’、解像度制御回路９０９，９０９’、信号出力アンプ９２０，９２０’を有している。
【００９９】
又、受光素子アレイ９１１，９１１’で受光された画像信号は、シフトレジスタ９１０，９１０’のシフト信号によってオン／オフするスイッチを介して信号出力線に読み出され、信号出力アンプ９２０，９２０’で増幅され信号出力Ｖout として９１４に出力される。
【０１００】
図８−ａに図９における受光素子アレイ９１１，９１１’の６ｂｉｔ分の回路ブロック図を、図８−ｂにタイミング図を示す。
【０１０１】
図８−ｂにおいて、ＰＲＥＳはリセットＭＯＳトランジスタ２のゲートに入力されるリセットパルス、ＰＣＭは第１の転送ＭＯＳトランジスタのゲートに入力される第１の転送パルス、ＰＣＴＮは第２の転送ＭＯＳトランジスタのゲートに入力される第２の転送パルス、ＰＣＴＳは第３の転送ＭＯＳトランジスタのゲートに入力される第３の転送パルス、ＰＳＲ１〜６は走査回路１５から順次出力される走査パルス、ＰＲＥＳ２は第２のリセットＭＯＳトランジスタ１９のゲートに入力される第２のリセットパルスである。ＶＳＦ１は第１のソースフォロワ５の出力端子電位、ＶＭは第１の保持容量７上の電位、ＶＮは第２の保持容量１２上の電位、ＶＳは第３の保持容量１４上の電位、ＶＯＵＴは出力アンプ１８の出力端子電位である。
【０１０２】
先ず、時刻ｔ０にＰＲＥＳにより第１のリセットＭＯＳトランジスタ２をオンして光電変換素子１をリセットする。その後、時刻ｔ１にＰＣＭにより第１の転送ＭＯＳトランジスタ６をオンして第１のソースフォロワ５を介してリセット電圧を第１の保持容量７に転送する。時刻ｔ２に第１の転送ＭＯＳトランジスタ６をオフしてリセット電圧を第１の保持容量７に保持する。光電変換素子１は、光信号の蓄積動作に入り、入射した光の量に応じて信号電荷を発生させる。発生した信号電荷は、図示していないが光電変換素子１と第１の入力ＭＯＳトランジスタ３が接続した部分に存在する容量によって信号電圧に変換される。
【０１０３】
前記容量は一般にフォトダイオードの接合容量、リセットＭＯＳトランジスタのドレイン接合容量、入力ＭＯＳトランジスタのゲート容量、接続配線間容量等が相当する。又、意図的に付加した容量の場合もある。時刻ｔ３にＰＴＮにより第２の転送ＭＯＳトランジスタ１１をオンして第２のソースフォロワ１０を介して保持容量７上のリセット電圧を第２の保持容量１２上に転送する。時刻ｔ４に第２の転送ＭＯＳトランジスタ１１をオフしてリセット電圧を第２の保持容量１２上に保持する。
【０１０４】
次に、蓄積時間終了の時刻ｔ５に再度ＰＣＭにより第１の転送ＭＯＳトランジスタ６をオンして信号電圧を第１のソースフォロワ５を介して第１の保持容量７上に転送する。時刻ｔ６に第１の転送ＭＯＳトランジスタ６をオフして信号電圧を保持容量７上に保持する。次に、時刻ｔ７にＰＴＳにより第３の転送ＭＯＳトランジスタをオンして第１の保持容量７上の信号電圧を第３の保持容量１４上に転送する。
【０１０５】
時刻ｔ８に第３の転送ＭＯＳトランジスタ１３をオフして信号電圧を第３の保持容量１４に保持する。時刻ｔ９に光電変換素子１は、ＰＲＥＳにより第１のリセットスイッチをオンすることで再度リセットされ、その後、次のフィールドの光信号蓄積を開始する。それと並行して共通出力腺はＰＲＥＳ２をオンすることでリセットされる。リセットされた後に走査パルスＳＲ１により第４の転送ＭＯＳトランジスタがオンして保持容量１２，１４上のリセット電圧および信号電圧が共通出力線１７に読み出される。
【０１０６】
上記２つの電圧の差電圧が差動入力の出力アンプ１８を介してＶＯＵＴとして出力されるものである。以下、ＰＲＥＳ２とＳＲ２〜６を順次オンすることで６画素リニアセンサの信号を連続して読み出すものである。本例のような読み出し回路を用いることで、光電変換素子部での光信号蓄積動作と信号読み出し動作を並行して行うことができ。
【０１０７】
又、リセット電圧及び信号電圧の差分出力をセンサ出力とすることで、リセットばらつきの除去されたセンサ出力を得ることができる。一般的に光電変換装置を複数接続したイメージセンサにおいてＴ０〜Ｔ１０までの期間は複数接続したイメージセンサ全てが同一タイミングで動作しこの期間をブランキング期間と呼ぶ。
【０１０８】
このＰＲＥＳ、ＰＴＳ、ＰＴＮ、ＰＣＭ等のタイミングは、タイミング発生回路で生成されスタートパルスでＣＬＫに同期したシフトレジスタによって構成される。先に述べたように、図９におけるスタートパルス９０１、クロック９０２は、光電変換装置９００，９００’共通に入力されるためこのＰＲＥＳ、ＰＴＳ、ＰＴＮ、ＰＣＭ等のタイミングは９００，９００’とも同時に動作する。従って、光電変換装置読み出しのタイミングは異なっても、その後、編変換装置の蓄積時間、リセット電圧の保持が同一のタイミングで行うことができる。従って、異なる光電変換装置９００，９００’において同一時間の画像情報を得ることが可能となる。
【０１０９】
図９における光電変換装置９００は、ブランキング期間のタイミング発生回路９０４からブランキング期間終了信号を受けてシフトレジスタ９１０に入力される。一方、光電変換装置９００’は、ブランキング期間のタイミング発生回路９０４’からブランキング期間終了信号を受けるがチップの識別端子ＳＥＬ９１９’がＧＮＤレベルとなっているため、このブランニング期間終了信号はスイッチ９１５’がｏｆｆ状態であるため、シフトレジスタの読み出し開始信号とならない。
【０１１０】
一方、１チップ目のシフトレジスタ９１０の終了信号９１８は、光電変換装置９００’の読み出し開始制御端子ＳＩに入力される。このＳＩの信号がスイッチ９１６’を介し９００におけるブランキング期間終了信号に相当しシフトレジスタが動作開始する。よって、光電変換装置９００’は、光電変換装置９００の読み出し終了の後、読み出しを開始する。
【０１１１】
先に述べた図８−ｂにおけるブランキング期間のパルスＰＲＥＳ、ＰＣＴＳ、ＰＣＴＮ、ＰＣＴＭを生成するシフトレジスタが図９の９０４に相当し、ＰＣＴＳ、ＰＣＴＮが図８−ａにおける６画素のリニアセンサの保持容量のゲートに接続され、且つ、解像度制御回路９０９に供給されている。解像度制御回路は外部からの解像度制御信号９０３が供給される。解像度制御回路９０９は、９０５でラッチされ、この９０５の立ち上がりタイミングで解像度制御信号を取り込む。従って、９０５をシフトＣＬＫ、外部からの解像度制御信号をデータＣＬＫとし解像度制御信号を９０７信号のシリアル信号として取り込む。従って、本解像度制御回路によって生成される９０７信号は９０５の立ち上がりのタイミングのみで確定し、それ以外の期間における解像度制御信号の状態には関係しない。
【０１１２】
又、前述のように、上記９０５の信号及び図８−ｂにおけるｔ０までのブランキング期間のタイミング光電変換装置９００，９００’同一タイミングで行われる、即ち、解像度の確定はマルチ実装された光電変換装置全てにおいて同一のタイミングで解像度が確定する。
【０１１３】
先に述べた図８−ｂにおけるタイミングにおいてリセット電圧及び信号電圧の差分出力をセンサ出力として読み出す際、このリセットレベルと信号電圧の差分を行う状態は、マルチ実装された光電変換装置全てが同一の回路状態であることが望ましく、例えば光電変換装置９００が６００ｄｐｉ、９００’が３００ｄｐｉと解像度が確定した状態で各光電変換装置がそれぞれリセットレベルと信号電圧の差分を行うと、リセットレベルと信号電圧の差分を行う際の状態が変化するため、差分出力にばらつきが生じる可能性がある。
【０１１４】
従って、本実施の形態に示す通り、マルチ実装された光電変換装置９００，９００’が同一タイミングで解像度を確定することは同一基板上にマルチ実装された密着型イメージセンサにおいて、それぞれの光電変換装置の特性を揃えるために有効となる。
【０１１５】
よって、本実施の形態においては解像度切り換え信号９０７，９０７’は９０５の立ち上がりのタイミングのみで確定し、それ以外の期間における解像度制御信号の状態には関係ため外乱ノイズの影響を受けにくく、解像度切り換えの確定のタイミングがマルチ実装された光電変換装置において同時に確定することにより光電変換装置の特性が一様となる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施形態１に示す等価回路図とタイミングチャートである。
【図２】本発明の実施形態２に示す等価回路図とタイミングチャートである。
【図３】本発明の実施形態３に示す等価回路図とタイミングチャートである。
【図４−ａ】本発明の実施形態３に示すシフトレジスタ群の最高解像度におけるブロック図である。
【図４−ｂ】本発明の実施形態３に示すシフトレジスタ群の最高解像度の半分の解像度におけるブロック図である。
【図４−ｃ】本発明の実施形態３に示すシフトレジスタ群の最高解像度の４分の１の解像度におけるブロック図である。
【図５】本発明の実施形態４における光電変換装置のうちの６ｂｉｔの受光素子アレイの模式図である。
【図６】本発明の実施形態４における光電変換装置のうちの６ｂｉｔの受光素子アレイのタイミングチャートである。
【図７−ａ】本発明の実施形態４に示すブロック図である。
【図７−ｂ】本発明の実施形態４に示すタイミングチャートである。
【図８−ａ】受光素子アレイの６ｂｉｔ分の回路ブロック図である。
【図８−ｂ】図８−ａに示す受光素子アレイの動作タイミングチャートである。
【図９】本発明の実施形態５に示すブロック図である。
【図１０】従来の実施形態１を示すブロック図である。
【図１１−ａ】従来の実施形態２を示すブロック図である。
【図１１−ｂ】従来の実施形態２を示すタイミングチャートである。
【図１２−ａ】従来の実施形態３を示すブロック図である。
【図１２−ｂ】従来の実施形態３を示すタイミングチャートである。
【図１３】従来の実施形態における外乱ノイズの影響による誤作動を示すタイミングチャートである。
【符号の説明】
【０１１７】
１０１  メインロック
１０２  スタートパルス
１０３  解像度制御信号
１０４  シフトレジスタ群Ａ
１０５  タイミング
１０７  解像度切り替え信号
１０９  解像度選択手段
１１１  シフトレジスタ群Ｂ
【図１】
2005348099.tif 000003
【図２】
2005348099.tif 000004
【図３】
2005348099.tif 000005
【図４−ａ】
2005348099.tif 000006
【図４−ｂ】
2005348099.tif 000007
【図４−ｃ】
2005348099.tif 000008
【図５】
2005348099.tif 000009
【図６】
2005348099.tif 000010
【図７−ａ】
2005348099.tif 000011
【図７−ｂ】
2005348099.tif 000012
【図８−ａ】
2005348099.tif 000013
【図８−ｂ】
2005348099.tif 000014
【図９】
2005348099.tif 000015
【図１０】
2005348099.tif 000016
【図１１−ａ】
2005348099.tif 000017
【図１１−ｂ】
2005348099.tif 000018
【図１２−ａ】
2005348099.tif 000019
【図１２−ｂ】
2005348099.tif 000020
【図１３】
2005348099.tif 000021