(57)【要約】      （修正有）【課題】工程を単純化しながらも開口率の減少なしにストリッジキャッパシターの容量の増大させられる薄膜トランジスター基板及びその製造方法を提供する。【解決手段】第１ハフトーンマスクを利用して、基板の上に透明導電層を含める２重構造のゲートライン及びゲート電極と、前記透明導電層だけで成されたストリッジ下部電極を含めるゲートパターンを形成する第１マスク工程と、前記ゲートパターンを覆うゲート絶縁膜を形成して、回折露光マスクを利用してゲート絶縁膜の上に半導体パターンと、半導体パターンと重畳されたデーターライン及びソース電極とドレーン電極を含めるソース・ドレーンパターンを形成する第２マスク工程と、第２ハフトーンマスクを利用して、画素ホールを有する保護膜を形成し、ドレーン電極と接続され、前記ストリッジ下部電極と重畳された画素電極を前記画素ホールの内の前記ゲート絶縁膜の上に形成する第３マスク工程とを含める。【選択図】   図５
2005338856.tif 000002
【特許請求の範囲】
【請求項１】
透明な第１導電層と不透明な第２導電層が段差を有して積層された２重構造のゲートラインと、前記ゲートラインと交差して、画素領域を定義するデーターラインと、前記ゲートライン及びデーターラインの間に形成されたゲート絶縁膜と、前記ゲートライン及びデーターラインと接続された薄膜トランジスターと、前記薄膜トランジスターのチャンネルを形成して、前記データーラインに沿って重畳された半導体層と、前記データーライン及び薄膜トランジスターを覆う保護膜と、前記保護膜を貫通する前記画素領域の画素ホールの内で、前記ゲート絶縁膜の上に形成され、前記薄膜トランジスターと接続された画素電極と、前記画素電極と前記ゲート絶縁膜を間に置いて重畳され、前記第１導電層から突出されたストリッジ下部電極に構成されたストリッジキャッパシターとを備えることを特徴とする液晶表示装置。
【請求項２】
前記ゲートラインと接続された２重構造のゲートパッド下部電極と、前記ゲート絶縁膜及び保護膜を貫通するコンタクトホールの内に形成され、前記ゲートパッド下部電極と接続されたゲートパッド上部電極を含めるゲートパッドとをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記データーラインと接続されたデーターパッド下部電極と、前記保護膜を貫通するコンタクトホールの内に形成され、前記のデーターパッド下部電極と接続されたデーターパッド上部電極を含めるデーターパッドとをさらに備え、前記半導体層は、前記データーパッド下部電極とも重畳されることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記画素電極は、前記画素ホールを通じて露出された前記薄膜トランジスターのドレーン電極と側面接続されることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記データーパッド上部電極は、前記コンタクトホールを通じて露出された前記データーパッド上部電極と側面接続されることを特徴とする請求項３に記載の液晶表示装置。
【請求項６】
前記ゲートラインと接続された前記薄膜トランジスターのゲート電極も、前記２重構造に形成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項７】
第１マスクを利用して、基板上に透明導電層を含める２重構造のゲートライン及びゲート電極と、前記透明導電層だけで成されたストリッジ下部電極を含めるゲートパターンを形成する段階と、前記ゲートパターンを覆うゲート絶縁膜を形成して、第２マスクを利用してそのゲート絶縁膜の上に半導体パターンと、ソース及びドレーン電極とデーターラインを含めるソース・ドレーンパターンを形成する段階と、第３マスクを利用して画素ホールを有する保護膜を形成し、前記ドレーン電極と接続され、前記ストリッジ下部電極と重畳された画素電極を前記画素ホールの内の前記ゲート絶縁膜の上に形成する段階とを含める液晶表示装置の製造方法。
【請求項８】
前記第１マスクは、第１ハフトーンマスクを含めることを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項９】
前記第２マスクは、回折露光マスクを含めることを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項１０】
前記第３マスクは、第２ハフトーンマスクを含めることを特徴とする請求項８に記載の液晶表示装置の製造方法。
【請求項１１】
前記ゲートパターンを形成する段階は、前記基板の上に前記透明導電層である第１導電層と、第２導電層とを積層する段階と、前記第２導電層の上に前記第１マスクを利用したフォトリソグラフィー工程で相互異なる厚さを有する第１及び第２フォトレジストパターンを形成する段階と、前記第１及び第２フォトレジストパターンを利用した第１エッチング工程で、前記第１及び第２導電層をパターニングして、前記２重構造のゲートライン及びゲート電極と、ストリッジ下部電極を形成する段階と、前記第１フォトレジストパターンを利用した第２エッチング工程で、前記ストリッジ下部電極の上の第２導電層を除去する段階と、前記第１フォトレジストパターンを除去する段階とを含めることを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項１２】
前記第１エッチング工程で、前記ストリッジ下部電極の上に、前記第２導電層が残存することを特徴とする請求項１１に記載の液晶表示装置の製造方法。
【請求項１３】
前記第１エッチング工程の後、アッシング工程で前記第１フォトレジストパターンを薄くして、前記第２フォトレジストパターンを除去する段階を更に含めることを特徴とする請求項１１に記載の液晶表示装置の製造方法。
【請求項１４】
前記半導体パターンは、前記データーラインと重畳させたことを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項１５】
前記ストリッジ下部電極は、前記ゲートラインの第１導電層から前記画素領域の方に突出し形成されたことを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項１６】
前記ゲートパターンを形成する段階は、前記ゲートラインと接続された前記２重構造のゲートパッド下部電極を形成する段階を、前記保護膜及び画素電極を形成する段階は、前記ゲートパッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールと、その第１コンタクトホールの内で、前記ゲートパッド下部電極と接続されるゲートパッド上部電極を形成する段階を更に含めることを特徴とする請求項７に記載の液晶表示装置の製造方法。
【請求項１７】
前記ゲートパッド下部電極は、前記２重構造を有することを特徴とする請求項１６に記載の液晶表示装置の製造方法。
【請求項１８】
前記ソース・ドレーンパターンを形成する段階は、前記データーラインと接続されたデーターパッド下部電極を形成する段階を、前記保護膜及び画素電極を形成する段階は、前記保護膜を貫通する第２コンタクトホールと、その第２コンタクトホールの内で前記データーパッド下部電極と接続されるデーターパッド上部電極を形成する段階を更に含めることを特徴とする請求項１６に記載の液晶表示装置の製造方法。
【請求項１９】
前記保護膜及び画素電極を形成する段階は、前記ソース・ドレーンパターンを覆う保護膜を形成する段階と、前記保護膜の上に前記第２マスクを利用したフォトリソグラフィー工程で相互異なる厚さを有する第１及び第２フォトレジストパターンを形成する段階と、前記第１及び第２フォトレジストパターンを利用した第１エッチング工程で、前記第１コンタクトホールを形成する段階と、前記第１フォトレジストパターンを利用した第２エッチング工程で、前記画素ホールと前記第２コンタクトホールを形成する段階と、前記第１フォトレジストパターンを覆うように透明導電膜を全面塗布する段階と、前記第１フォトレジストパターンと、その上の透明導電膜をリフト・オフ工程で除去し、前記画素電極、ゲートパッド上部電極、データーパッド上部電極を含める透明導電パターンを形成する段階とを含めることを特徴とする請求項１８に記載の液晶表示装置の製造方法。
【請求項２０】
前記第１エッチング工程の後、アッシング工程で前記第１フォトレジストパターンの厚さを薄くして、前記第２フォトレジストパターンを除去する段階を更に含めることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２１】
前記画素ホール及び第２コンタクトホールを形成する段階は、前記ドレーン電極及びデーターパッド下部電極の一部は露出させる段階を含めることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２２】
前記画素電極は、前記ドレーン電極と側面接続されたことを特徴とする請求項２１に記載の液晶表示装置の製造方法。
【請求項２３】
前記データーパッド上部電極は、前記データーパッド下部電極と側面接続されたことを特徴とする請求項２１に記載の液晶表示装置の製造方法。
【請求項２４】
前記画素ホール及び第２コンタクトホールを形成する段階は、前記ドレーン電極及び前記データーパッド下部電極の露出部の下の半導体パターンも共にエッチングする段階を含めることを特徴とする請求項２１に記載の液晶表示装置の製造方法。
【請求項２５】
前記画素ホールと、前記第２コンタクトホールを形成する段階は、前記第１フォトレジストパターンのエッジ部が前記保護膜のエッジ部より突出されるように、その保護膜を過エッチングすることを特徴とする請求項２１に記載の液晶表示装置の製造方法。
【請求項２６】
前記第１及び第２導電層は、一定の段差を有するように形成されたことを特徴とする請求項７に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示素子に適用される薄膜トランジスター基板とその製造方法に関し、特に、工程の単純化させられる薄膜トランジスター基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【０００３】
液晶パネルは相互に対向する薄膜トランジスター基板及びカラーフィルター基板と、両基板の間に注入された液晶と、両基板の間のセルギャップを維持させるスペーサーとを備える。
【０００４】
薄膜トランジスター基板は、ゲートライン及びデーターラインと、そのゲートラインとデーターラインとの交差部ごとにスイッチング素子に形成された薄膜トランジスターと、液晶セル単位に形成され薄膜トランジスターに接続された画素電極等と、それらの上に塗布された背向膜とに構成される。ゲートラインとデーターラインは各々のパッド部を通じて駆動回路らから信号を供給受ける。薄膜トランジスターはゲートラインに供給されるスキャン信号に応じて、データーラインに供給される画素信号を画素電極に供給する。
【０００５】
カラーフィルター基板は、液晶セル単位に形成されたカラーフィルターと、カラーフィルター間の区分及び外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極等と、それらの上に塗布される背配向膜とに構成される。
【０００６】
液晶パネルは、薄膜トランジスター基板とカラーフィルター基板とを別途に製作して合着した後、液晶を注入して封入することによって完成される。
【０００７】
このような液晶パネルにおいて、薄膜トランジスター基板は半導体工程を含めると共に、多数のマスク工程を必要とすることによって、製造工程が複雑であるので、液晶パネルの製造単価の上昇の主な原因となっている。これを解決するために、薄膜トランジスター基板はマスク工程数を減らす方に発展しつつある。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィー工程、エッチング工程、フォトレジスト剥離工程、検査工程等のような多くの工程を含めているからである。これによって、最近は薄膜トランジスター基板の標準マスク工程であった５マスク工程から一つのマスク工程を減らした４マスク工程が現れている。
【０００８】
図１は、４マスク工程を適用した薄膜トランジスター基板の例を示した平面図であり、図２は、図１に示した薄膜トランジスター基板をＩ−Ｉ’線に沿って切断した断面図である。
【０００９】
図１及び図２に示した薄膜トランジスター基板は、下部基板42の上にゲート絶縁膜44を間に置き、交差し形成されたゲートライン2及びデーターライン4と、その交差部ごとに形成された薄膜トランジスター6と、その交差構造に用意されたセル領域に形成された画素電極18とを備える。そして、 薄膜トランジスター基板は画素電極18と前段ゲートライン2の重畳部に形成されたストリッジキャッパシター20と、ゲートライン2に接続されるゲートパッド26と、データーライン4に接続されるデーターパッド34とを備える。
【００１０】
薄膜トランジスター6はゲートライン2に供給されるスキャン信号に応じて、データーライン4に供給される画素信号が画素電極18に充電し維持されるようにする。このために、薄膜トランジスター6はゲートライン2に接続されたゲート電極8と、データーライン4に接続されたソース電極10と、画素電極16に接続されたドレーン電極12と、ゲート電極8と重畳されソース電極10とドレーン電極12との間にチャンネルを形成する活性層14とを備える。
【００１１】
このように、ソース電極10及びドレーン電極12と重畳されることによって、ソース電極10とドレーン電極12の間のチャンネル部を含める活性層14はデーターライン4、データーパッド下部電極36、ストリッジ電極22とも重畳し形成される。このような活性層14の上にはデーターライン4、ソース電極10及びドレーン電極12、データーパッド下部電極36、ストリッジ電極22とオミック接触のためのオミック接触層48が更に形成される。
【００１２】
画素電極18は保護膜50を貫通する第１コンタクトホール16を通じて薄膜トランジスター6のドレーン電極12と接続される。画素電極18は充電された画素信号によって図示してない上部基板に形成される共通電極と電位差を発生させる。この電位差によって薄膜トランジスター基板と上部基板の間に位置する液晶が誘電異方性によって回転し、図示してない光源から画素電極18を経由して入射される光を上部基板の方に透過させる。
【００１３】
ストリッジキャッパシター20は前段ゲートライン2と、そのゲートライン2とゲート絶縁膜44、活性層14及びオミック接触層48を間に置き重畳されるストリッジ上部電極22と、そのストリッジ上部電極22と保護膜50を間に置き重畳されると共に、その保護膜50を貫通する第２コンタクトホール24を経由して接続された画素電極22とに構成される。このようなストリッジキャッパシター20は画素電極18に充電された画素信号が次の画素信号が充電される際まで安定的に維持されるようにする。
【００１４】
ゲートライン2はゲートパッド26を通じてゲートドライバー（図示なし）と接続される。ゲートパッド26はゲートライン2から延長されるゲート下部電極28と、ゲート絶縁膜44及び保護膜50を貫通する第３コンタクトホール30を通じてゲート下部電極28に接続されたゲートパッド上部電極32に構成される。
【００１５】
データーライン4はデーターパッド34を通じてデータードライバー（図示なし）と接続される。データーパッド34はデーターライン4から延長されるデーターパッド下部電極36と、保護膜50を貫通する第４コンタクトホール38を通じてデーターパッド36と接続されたデーターパッド上部電極40とに構成される。
【００１６】
このような構成を有する薄膜トランジスター基板の製造方法を４マスク工程を利用して詳しくすると、図３Ａ乃至図３Ｄに示したようになる。
【００１７】
図３Ａを参照すると、第１マスク工程を利用して下部基板42の上にゲートライン2、ゲート電極8、ゲートパッド下部電極28を含めるゲートパターンが形成される。
【００１８】
詳しく説明すると、下部基板42の上にスパタリング方法等の蒸着方法を通じて、ゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィー工程とエッチング工程でゲート金属層がパターニングされることによって、ゲートライン2、ゲート電極8、ゲートパッド下部電極28を含めるゲートパターンが形成される。ゲート金属としては、クロム（Ｃｒ）、モリブデン（Ｍo）、アルミニウム系金属等が単一層または二重層構造に利用される。
【００１９】
図３Ｂを参照すると、ゲートパターンが形成された下部基板42の上にゲート絶縁膜44が塗布される。そして第２マスク工程を利用してゲート絶縁膜44の上に活性層14及びオミック接触層48を含める半導体パターンと、データーライン4、ソース電極10、ドレーン電極12、データーパッド下部電極36、ストリッジ電極22を含めるソース・ドレーンパターンが順次的に形成される。
【００２０】
詳しく説明すると、ゲートパターンが形成された下部基板42の上にPECVD、スパタリング等の蒸着方法を通じてゲート絶縁膜44、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース・ドレーン金属層が順次的に形成される。ここで、ゲート絶縁膜44の材料としては、シリコン酸化物（SiOx）またはシリコン窒化物（SiNx）等の無機絶縁物質が利用される。ソース・ドレーン金属としては、モリブデン、モリブデン合金等が利用される。
【００２１】
続いて、ソース・ドレーン金属層の上に第２マスクを利用したフォトリソグラフィー工程でフォトレジストパターンを形成する。この場合、第２マスクとしては薄膜トランジスターのチャネル部に回折・光部を有する回折・光マスクを利用することによって、チャネル部のフォトレジストパターンが他のソース・ドレーンパターン部より低い高さを有させる。
【００２２】
続いて、フォトレジストパターンを利用したウェットエッチング工程で、ソース・ドレーン金属層がパターニングされることによって、データーライン4、ソース電極10、そのソース電極10と一体化したドレーン電極12、ストリッジ電極22を含めるソース・ドレーンパターンが形成される。
【００２３】
そして、同一のフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによって、オミック接触層48と活性層14が形成される。
【００２４】
そして、アッシング工程でチャネル部から相対的に低い高さを有するフォトレジストパターンが除去された後、ドライエッチング工程によりチャネル部のソース・ドレーンパターン及びオミック接触層48がエッチングされる。これによって、チャネル部の活性層14が露出され、ソース電極10とドレーン電極12が分離される。
【００２５】
続いて、ストリップ（剥離）工程でソース・ドレーンパターンの上に残っているフォトレジストパターンが除去される。
【００２６】
図３Ｃを参照すると、ソース・ドレーンパターンが形成されたゲート絶縁膜44の上に第３マスク工程を利用して、第１乃至第４コンタクトホールら16,24,30,38を含める保護膜50が形成される。 
【００２７】
詳しく説明すると、ソース・ドレーンパターンが形成されたゲート絶縁膜44の上に、PECVD等の蒸着方法により保護膜50が全面形成される。続いて、保護膜50が第３マスクを利用したフォトリソグラフィー工程とエッチング工程でパターニングされることによって、第１乃至第４コンタクトホールら16,24,30,38が形成される。第一コンタクトホール16は保護膜50を貫通してドレーン電極12が露出されるように、第２コンタクトホール24は保護膜50を貫通してストリッジ上部電極22が露出されるように形成される。第３コンタクトホール30は保護膜50及びゲート絶縁膜44を貫通してゲートパッド下部電極28が露出されるように、第４コンタクトホール38は保護膜50を貫通してデーターパッド上部電極36が露出されるように形成される。
【００２８】
保護膜50の材料としては、ゲート絶縁膜44のような無機絶縁物質や、誘電常数の小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が利用される。
【００２９】
図３Ｄを参照すると、第４マスク工程を利用して保護膜50の上に画素電極18、ゲートパッド上部電極32、データーパッド上部電極40を含める透明導電パターンが形成される。
【００３０】
保護膜50の上にスパタリング等の蒸着方法で透明導電層が塗布される。続いて、第４マスクを利用したフォトリソグラフィー工程とエッチング工程を通じて、透明導電層がパターニングされることによって、画素電極18、ゲートパッド上部電極32、データーパッド上部電極40を含める透明導電パターンが形成される。 画素電極18は第１コンタクトホール16を通じてドレーン電極12と接続され、第２コンタクトホール24を通じて前段ゲートライン2と重畳されるストリッジ上部電極22と接続される。ゲートパッド上部電極32は第３コンタクトホール30を通じて、ゲートパッド下部電極28とデーターパッド上部電極40は第４コンタクトホール38を通じてデーター下部電極36と接続される。ここで、透明導電層の材料としては、インディウム錫酸化物（ITO）等が利用される。
【００３１】
このように、従来の薄膜トランジスター基板及びその製造方法は、４マスク工程を利用することによって、５マスク工程を利用した場合より製造工程数を減らすと共に、それに比例する製造単価を節減できるようになる。しかし、４マスク工程も、また変わりなく製造工程が複雑であり、原価節減に限界があるため、製造工程を更に単純化し、製造単価を更に減らせる薄膜トランジスター基板及びその製造方法が要求される。
【００３２】
また、従来の薄膜トランジスター基板はストリッジ上部電極22でソース・ドレーン金属を利用することによって、第２マスク工程上、ストリッジ上部電極22の下は活性層及14及びオミック接触層48を含める半導体層が位置する。このような半導体層によって、ストリッジ上部電極22と、ストリッジ下部電極であるゲートライン2との間隔が遠くなることによって、その間隔に反比例するストリッジキャッパシター20の容量が減少してしまう。これによって、ストリッジキャッパシター20は、画素電極18に充電された画素信号を安定的に維持させることができなくなる。また、従来の薄膜トランジスターキャッパシター20の上下部電極の各々が不透明なソース・ドレーン金属とゲート金属に形成される。これによって、ストリッジキャッパシター20の容量増大のために、ストリッジ上部電極22とゲートライン2の重畳面積を増大させる場合、それだけ画素電極18の開口率が減少してしまう問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００３３】
従って、本発明の目的は、工程を単純化しながらも、開口率の減少なしにストリッジキャッパシターの容量が増大させられる薄膜トランジスター基板及びその製造方法を提供する。
【課題を解決するための手段】
【００３４】
上記目的を達成するために、本発明の実施形態の薄膜トランジスター基板は、透明な第１導電層と不透明な第２導電層が段差を有して積層された２重構造のゲートラインと、ゲートラインと交差して画素領域を定義するデーターラインと、ゲートライン及びデーターラインの間に形成されたゲート絶縁膜と、ゲートライン及びデーターラインと接続された薄膜トランジスターと、薄膜トランジスターのチャンネルを形成して、データーラインに沿って重畳された半導体層と、データーライン及び薄膜トランジスターを覆う保護膜と、保護膜を貫通する画素領域の画素ホールの内で、ゲート絶縁膜の上に形成され、薄膜トランジスターと接続された画素電極と、画素電極とゲート絶縁膜を間に置いて重畳され、第１導電層から突出されたストリッジ下部電極に構成されたストリッジキャッパシターとを備える。
【００３５】
本発明の実施形態の薄膜トランジスター基板の製造方法は、第１マスクを利用して、基板上に透明導電層を含める２重構造のゲートライン及びゲート電極と、透明導電層だけで成されたストリッジ下部電極を含めるゲートパターンを形成する段階と、ゲートパターンを覆うゲート絶縁膜を形成して、第２マスクを利用して、そのゲート絶縁膜の上に半導体パターンとソース・ドレーン電極とデーターラインとを含めるソース・ドレーンパターンを形成する段階と、第３マスクを利用して画素ホールを有する保護膜を形成し、ドレーン電極と接続され、ストリッジ下部電極と重畳された画素電極を画素ホールの内のゲート絶縁膜の上に形成する段階とを含める。
【発明の効果】
【００３６】
本発明のよる薄膜トランジスター基板及びその製造方法は、ストリッジキャッパシターの上下部の電極を全て透明導電層に形成することによって、開口率の減少なしに両電極の重畳面積を増大させ、ストリッジキャッパシターの容量が増加させられる。また、本発明のよる薄膜トランジスター基板及びその製造方法は、ストリッジ下部電極と、ストリッジ下部電極である画素電極がゲート絶縁膜だけを間において重畳されることによって、両電極の間隔の減少により、ストリッジキャッパシターの容量が更に増加させられる。
【００３７】
特に、本発明のよる薄膜トランジスター基板及びその製造方法は、ハフトーンマスクを利用して２重構造のゲートパターンと、単一層の構造のストリッジ下部電極とを形成する。また、他のハフトーンマスクを利用して保護膜を貫通する画素ホール及び第２コンタクトホールと、保護膜及びゲート絶縁膜を貫通する第１コンタクトホールとを形成する。そして、保護膜パターニングの際に利用されたフォトレジストパターンのリフト・オフ工程で透明導電膜をパターニングして、透明導電パターンを形成する。これによって、本発明の薄膜トランジスター基板の製造方法は３マスク工程で工程が単純化させられる。
【００３８】
加えて、本発明による薄膜トランジスター基板及びその製造方法は、ハフトーンマスク工程でゲートパターンの第１及び第２導電層が階段の形態に一定の段差を有するので、第１及び第２導電層の急傾斜によるソース・ドレーンパターンの断線が防げる。
【００３９】
また、本発明による薄膜トランジスター基板及びその製造方法は、広いフォトレジストパターンを相対的に薄く形成する場合にはハフトーンマスクを、狭いフォトレジストパターンを相対的に薄く形成する場合には回折露光マスクを利用することによって、工程効率が向上させられる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好ましい実施形態を、図面らを参照して詳しく説明する。
【００４１】
図４は、本発明の実施形態の薄膜トランジスター基板を図示した平面図であり、図５は図４に図示された薄膜トランジスター基板をII-II’、III-III'、IV-IV’線に従って切断した断面図である。
【００４２】
図４及び図５に図示された薄膜トランジスター基板は、下部基板142の上にゲート絶縁膜144を間に置いて交差して形成されたゲートライン102及びデーターライン104と、その交差部に隣接した薄膜トランジスター106と、その交差構造で用意された画素領域に形成された画素電極118とを備える。そして、薄膜トランジスター基板は、画素電極118とゲートライン102から突出されたストリッジ下部電極122との重畳で形成されたストリッジキャッパシター120と、ゲートライン102と接続されたゲートパッド126と、データーライン104と接続されたデーターパッド134とを備える。
【００４３】
薄膜トランジスター106は、ゲートライン102に供給されるスキャン信号に応じて、データーライン104に供給される画素信号が画素電極118に充電され維持されるようにする。このために、薄膜トランジスター106はゲートライン102と接続されたゲート電極108、データーライン104と接続されたソース電極110、ソース電極110と対向して画素電極118と接続されたドレーン電極112、ゲート絶縁膜144を間に置きゲート電極108と重畳されソース電極110とドレーン電極112の間にチャンネルを形成する活性層116、ソース電極110及びドレーン電極112とのオミック接触のために、チャネル部を除いた活性層116の上に形成されたオミック接触層146を備える。
【００４４】
ここで、ゲートライン102及びゲート電極108は、透明導電層に成された第１導電層101と、この上に金属層に成された第２導電層103とが積層された２重構造を有する。
【００４５】
そして、活性層116及びオミック接触層146を含める半導体パターン148は、データーライン104とも重畳し形成される。
【００４６】
ゲートライン102とデーターライン104の交差に定義された画素領域には、保護膜150を貫通する画素ホール170が形成される。画素電極118はその画素ホール170内でゲート絶縁膜144の上に形成されるし、保護膜150と境界を成す。そして、画素電極118は画素ホール170によって露出されたドレーン電極112と接続される。このような画素電極118は、薄膜トランジスター106から供給された画素信号を充電し、図示してないカラーフィルター基板に形成される共通電極と電位差を発生させる。この電位差によって、薄膜トランジスター基板とカラーフィルター基板に位置する液晶が誘電異方性によって回転することになり、図示してない光源から画素電極118を経由して入射される光量を調節し、カラーフィルター基板の方に透過させる。
【００４７】
ストリッジキャッパシター120は、ゲートライン102の第1導電層101から画素領域の方に突出されたストリッジ下部電極122がゲート絶縁膜144を間に置き、画素電極118と重畳し形成される。ストリッジ下部電極122は、透明導電層である第1導電層101に形成されるので、開口率の減少なしに画素電極118との重畳面積が増大させられる。これによって、開口率の減少なしにストリッジキャッパシター120の容量を増加させることができる。また、画素電極118とストリッジ下部電極122が、ゲート絶縁膜144だけを間に置いて重畳され、両電極118,122の間隔が減少することによって、ストリッジキャッパシター120の容量をさらに増加させることができる。この結果、画素電極118に充電された信号をもっと安定的に維持させられる。
【００４８】
ゲートライン102はゲートパッド126を通じて、ゲートドライバー（図示なし）と接続される。ゲートパッド126は、ゲートライン102から延長されたゲートパッド下部電極128と、保護膜150及びゲート絶縁膜144を貫通する第１コンタクトホール130内に形成され、ゲートパッド下部電極128と接続されたゲートパッド上部電極132に構成される。ゲートパッド下部電極128はゲートライン102のように、第１及び第２導電層101,103が積層された２重構造を有する。ゲートパッド上部電極132は、第１コンタクトホール130内で保護膜150と境界を成す。
【００４９】
データーライン104は、データーパッド134を通じてデータードライバー（図示なし）と接続される。データーパッド134はデーターライン104から延長されたデーターパッド下部電極136と、保護膜150を貫通する第２コンタクトホール138内に形成され、データーパッド下部電極136と接続されたデーターパッド上部電極140に構成される。データーパッド下部電極136の下には、オミック接触層146及び活性層116を含める半導体層148が重畳し形成される。データーパッド上部電極140は、第２コンタクトホール138内で保護膜150と境界を成す。
【００５０】
このように、本発明の実施形態の薄膜トランジスター基板は、画素電極118と重畳されたストリッジ下部電極122を透明導電層に形成することによって、開口率の減少なしにストリッジキャッパシター120の容量が増大させられる。これによって、ゲートライン102は、画素電極118との重畳面積を考慮せずに、その線幅が減少させられるようになるので、高精細化に有利である。
【００５１】
このような構成を有する本発明の実施形態の薄膜トランジスター基板は、次のように３マスク工程に形成される。
【００５２】
図６Ａ及び図６Ｂは、本発明の実施形態の薄膜トランジスター基板製造方法における第１マスク工程を説明するための平面図及び断面図を、図７Ａ乃至図７Ｅは、第１マスク工程を具体的に説明するための断面図らを示したのである。
【００５３】
第１マスク工程で、下部基板142の上にゲートライン102、ゲートライン102と接続されたゲート電極108及びゲートパッド下部電極128とストリッジ下部電極122を含めるゲートパターンが形成される。これらの中、ゲートライン102、ゲート電極108、ゲートパッド下部電極128は、第１及び第２導電層101,103が積層された２重層構造に、ストリッジ下部電極122は、ゲートライン102の第１導電層101が延長された単一層構造に形成される。このように、２重層及び単一層の構造を有するゲートパターンは、ハフトーン（Half Tone）マスク160を利用することによって、一つのマスク工程に形成される。
【００５４】
具体的に、図７Ａに図示されたように、下部基板142の上にスパタリング方法等の蒸着方法を通じて第１及び第２導電層101,103が積層され、その上にフォトレジスト167が形成される。第１導電層101としては、ITO,TO(Tin Oxide),IZO(インジウム亜鉛酸化物)等のような透明導電物質が利用される。第２導電層103としては、Ｍo、Cu、Al、Ti、Ｃｒ、ＭoW、AlNd等のような金属物質が利用される。
【００５５】
また、第２導電層103の上に第３導電層がさらに形成させられる。この際、第１導電層101としては、ITO、IZO、TO等のような透明導電層が、第２導電層103としては、Ｍo、Ti、Cu、Al（Nd）系等の金属層が、第３導電層としては、Cu、Al、Ti、Ｍo、Al（Nd）系等のような金属層に形成されるし、第２及び第３導電層は、これらの組み合せによって形成されることができる。例えば、MoとITO,  Al(Nd)とITO,  CuとITO,  CuとTiとITO,  CuとMoとITO,  CuとMo+TiとITO,  Al(Nd)とMoとITO等に形成され、２重層以上である。例えば、Mo/ITOである場合、ITOを先に形成した後、Moを形成する。
【００５６】
そして、ハフトーンマスク160を利用したフォトリソグラフィー工程でフォトレジスト167を露光及び現像することによって、図７Ｂに図示されたように段差を有するフォトレジストパターン168が形成される。
【００５７】
ハフトーンマスク160は、透明な石英（SiO2）基板166と、その上に形成された遮断層162及び部分透過層164とを備える。ここで遮断層162は、ゲートパターンが形成される領域に位置し、紫外線（UV）を遮断することによって、現像後、第１フォトレジストパターン168Aが残るようにする。部分透過層164は、ストリッジ下部電極が形成される領域に位置し、紫外線を部分的に透過させることによって、現像後、第１フォトレジストパターン168Aより薄い第２フォトレジストパターン168Ｂが残るようにする。このために、遮断層162はCrやCrOx等のような金属に、部分透過層164はMoSix等に形成される。
【００５８】
続いて、段差を有するフォトレジストパターン168を利用したエッチング工程で、第１及び第２導電層101,103をパターニングすることによって、図７Ｃに図示されたように２重層構造のゲートパターンが形成される。
【００５９】
その次、酸素プラズマを利用したアッシング工程でフォトレジストパターン168をアッシングすることによって、図７Dに図示されたように、第１フォトレジストパターン168Aは薄くなり、第２フォトレジストパターン168Ｂは除去される。そして、アッシングされた第１フォトレジストパターン168Aを利用したアッシング工程で、ストリッジ下部電極122の上の第２導電層103が除去される。これによって、ストリッジ下部電極122はゲートライン102に含まれた第２導電層103とのミス・アルライン（miss-align）なしに第１導電層101だけで形成されるようになる。この際、アッシングされた第１フォトレジストパターン168Aに従って、パターニングされた第２導電層103の両側部がもう一度エッチングされることによって、ゲートパターンの第１及び第２導電層101,103は、階段の形態に一定の段差を有する。これによって、第１及び第２導電層101,103の側面部の高い急傾斜を有する場合、その上に発生される恐れがあるソース・ドレーン金属層の断線不良が防げる。
【００６０】
一方、第１及び第２導電層101,103のエッチング工程としては、ウェットまたはドライエッチング工程が選択的に利用される。例えば、第１及び第２導電層101,103をいずれもドライエッチング工程でエッチングする場合、図７Ｃのように第１及び第２導電層101,103のエッチング工程と、図７Ｄのように、フォトレジストパターン168のアッシング工程及び露出された第２導電層103のエッチング工程とを同一のチャンバーで連続的に遂行することができるので、工程が単純化される利点がある。
【００６１】
また、露出された第２導電層103のエッチング工程は、ウェットエッチング工程にしてもいい。他の例としては、図７Ｃのように、第１及び第２導電層101,103をウェットエッチング工程にして、図７Ｄのように、アッシング工程及び露出された第２導電層103のエッチング工程の全てをドライエッチング工程にしたり、露出された第２導電層103のエッチング工程だけをウェットエッチング工程にしたりしてもいい。また、第２導電層103はウェットエッチングにして、第１導電層101はドライエッチングにしたり、第２導電層103はドライエッチングにして、第１導電層101はウェットエッチングにした後、アッシング工程及び露出された第２導電層103のエッチング工程の全てをドライエッチング工程にしたり、露出された第２導電層103のエッチング工程だけをウェットエッチング工程にしたりしてもいい。
【００６２】
これによって、高精細のモデルに適用される場合にはドライエッチング工程が有利であって、大面積モデルに適用される場合にはウェットエッチング工程が有利であり、第２導電層103がMoである場合にはドライエッチング工程が、CuやAlである場合にはウェットエッチング工程が有利である。
【００６３】
そして、ストリップ工程で、ゲートパターンの上に残存していた第１フォトレジストパターン168Aが、図７Eに図示されたように除去される。
【００６４】
図８A及び図８Ｂは、本発明の実施形態の薄膜トランジスター基板製造方法の中、第2マスク工程を説明するための平面図及び断面図を図示したのであり、図９A乃至図９Eは、第2マスク工程を具体的に説明するための断面図を図示したものである。
【００６５】
ゲートパターンが形成された下部基板142の上にゲート絶縁膜144が形成され、その上に第２マスク工程でデーターライン104、ソース電極110、ドレーン電極112、データーパッド下部電極136を含めるソース・ドレーンパターンと、ソース・ドレーンパターンの背面に従って重畳された活性層116及びオミック接触層146を含める半導体パターン148が形成される。このような半導体パターン148とソース・ドレーンパターンは、回折露光マスクを利用した一つのマスク工程に形成される。
【００６６】
具体的に、ゲートパターンが形成された下部基板142の上に、ゲート絶縁膜144、非晶質シリコン層115、不純物（ｎ＋またはｐ＋）ドーピングされた非晶質シリコン層145、ソース・ドレーン金属層105が順次的に形成される。例えば、ゲート絶縁膜144、非晶質シリコン層115、不純物ドーピングされた非晶質シリコン層145はPECVDの方法で、ソース・ドレーン金属層105はスパタリング方法で形成される。ゲート絶縁膜144としては、SiOx、SiNx等のような無機絶縁物質が、ソース・ドレーン金属層105としては、Ｃｒ、Ｍo、ＭoW, AlとCr, Cu, Al（Nd）,AlとMo,  Al(Nd)とAl,  Al(Nd)とCr,  MoとAl(Nd)とMo,  CuとMo,  TiとAl(Nd)とTi等が用いられる。２重層である場合を例にすると、AlとCrである場合、Ｃｒを先に形成した後、Alを形成するのである。
【００６７】
そして、ソース・ドレーン金属層105の上にフォトレジスト219が塗布された後、回折露光マスク210を利用したフォトリソグラフィー工程でフォトレジスト219を露光及び現像することによって、図９Ｂに図示されたように、段差を有するフォトレジストパターン220が形成される。
【００６８】
回折露光マスク210は、透明な石英基板212と、その上にCrやCrOx等のような金属層に形成さらた遮断層214及び回折露光用スリット216とを備える。遮断層214は半導体パターン及びソース・ドレーンパターンが形成される領域に位置し、紫外線を遮断することによって、現像後、第１フォトレジストパターン220Aが残るようにする。回折露光用スリット216は、薄膜トランジスターチャネルが形成される領域に位置し、紫外線を回折させることによって、現像後、第１フォトレジストパターン220Aより薄い第２フォトレジストパターン22０Ｂが残るようにする。
【００６９】
続いて、段差を有するフォトレジストパターン220を利用したエッチング工程で、ソース・ドレーン金属層105がパターニングされることによって、図９Ｃに図示されたように、ソース・ドレーンパターンと、その下の半導体パターン148が形成される。この場合、ソース・ドレーンパターンの中、ソース電極110とドレーン電極112は一体化した構造を有する。
【００７０】
その次、酸素プラズマを利用したアッシング工程でフォトレジストパターン220をアッシングすることによって、図9Ｄに図示されたように、第１フォトレジストパターン220Aは薄くなり、第２フォトレジストパターン220Ｂは除去される。そして、アッシングされた第１フォトレジストパターン220Aを利用したエッチング工程で、第２フォトレジストパターン220Ｂの除去によって露出されたソース・ドレーンパターンと、その下のオミック接触層146が除去されることによって、ソース電極110とドレーン電極112は分離され、活性層116が露出される。これによって、ソース電極110とドレーン電極112との間には、活性層116に成されたチャネルが形成される。この際、アッシングされた第１フォトレジストパターン220Aに従って、ソース・ドレーンパターンの両側部が、もう一度エッチングされることによって、ソース・ドレーンパターンと半導体パターン148は階段の形態に一定の段差を有する。
【００７１】
そして、ストリップ工程でソース・ドレーンパターンの上に残存していた第１フォトレジストパターン220Aが図９Ｅのように除去される。
【００７２】
図１０Ａ及び図１０Ｂは、本発明の実施形態の薄膜トランジスター基板製造方法における第３マスク工程を説明するための平面図及び端面図を図示したものであり、図１１Ａ乃至図１１Ｅは、第３マスク工程を具体的に説明するための端面図を図示したものである。
【００７３】
第３マスク工程で、画素ホール170と第１及び第２コンタクトホール130,138を含める保護膜150が形成され、画素電極118及びゲートパッド上部電極132とデーターパッド上部電極140とを含める透明導電パターンが形成される。
【００７４】
詳しく説明すると、図１１Ａのように、ソース・ドレーンパターンが形成されたゲート絶縁膜144の上に、PECVD、スピンコーティング等の方法で保護膜150が形成され、その上にフォトレジスト239が形成される。保護膜150としては、ゲート絶縁膜144のような無機絶縁物質、または誘電常数の小さいアクリル系有機化合物、BCBまたはPFCB等のような有機絶縁物質が利用される。
【００７５】
そして、ハフトーンマスク230を利用したフォトリソグラフィー工程で、フォトレジスト239を露光及び現像することによって、図１１Ｂに図示されたように、段差を有するフォトレジストパターン240が形成される。
【００７６】
ハフトーンマスク230は、透明な石英（SiO2）基板232と、その上に形成された部分透過層236とを備える。ここで遮断層234は、保護膜150が存在すべき領域に位置し、紫外線を遮断することによって、現像後、第１フォトレジストパターン240Aが残るようにする。部分透過層236は、保護膜150を貫通する画素ホール170と第２コンタクトホール138が形成される領域に位置して、紫外線を部分的に透過させることによって、現像後、第１フォトレジストパターン240Aより薄い第２フォトレジストパターン240Ｂが残るようにする。このために、遮断層234はCrやCrOx等のような金属で、部分透過層236はMoSix等で形成される。そして、保護膜150及びゲート絶縁膜144を貫通する第１コンタクトホール１３０が形成される領域には,石英基板232だけが位置して、紫外線を全て透過させることによって、フォトレジストパターン240が残存しないようにする。
【００７７】
このように段差を有するフォトレジストパターン240を利用したエッチング工程で、保護膜150及びゲート絶縁膜144をパターニングすることによって、図１1Ｃに図示されたように、保護膜150及びゲート絶縁膜144を貫通して、ゲートパッド下部電極128を露出させる第１コンタクトホール130が形成される。
【００７８】
その次、酸素プラズマを利用したアッシング工程でフォトレジストパターン240をアッシングすることによって、図１1Ｃに図示されたように、第１フォトレジストパターン240Aは厚さが薄くなり、第２フォトレジストパターン240Ｂは除去される。そして、アッシングされた第１フォトレジストパターン240Aを利用したドライエッチング工程で露出された保護膜150が除去されることによって、画素領域で、ドレーン電極112とゲート絶縁膜144を露出させる画素ホール170と、データーパッド上部電極136を 露出させる第２コンタクトホール138が形成される。ここで、保護膜150の過エッチングでアッシングされた第１フォトレジストパターン240Aのエッジ部が保護膜150のエッジ部より突出された形態を有させる。このようなアッシング工程及びドライエッチング工程は、同一のチャンバーで連続的に遂行される。
【００７９】
続いて、図１１Ｄのように、第１フォトレジストパターン240Aが存在する薄膜トランジスター基板の上に、透明導電膜117がスパタリング等のような蒸着方法で全面形成される。透明導電膜117としては、ITO,TO,IZO等が利用される。この際、突出された第１フォトレジストパターン240Aのエッジ部によって直進性を有し蒸着された透明導電膜117は、保護膜150のエッジ部でオープンされることによって、ストリッパー浸透経路が形成される。
【００８０】
そして、リフト・オフ工程で、第１フォトレジストパターン240と、その上の透明導電膜117が共に除去されることによって、図１１Eのように、画素電極118、ゲートパッド上部電極132、データーパッド上部電極140を含める透明導電パターンが形成される。この際、保護膜150のエッジ部で、透明導電膜117のオープンによって形成された浸透経路を通じて、ストリッパーが容易に浸透することによって、リフト・オフ効率が向上させられる。画素電極118は画素ホール170内で保護膜150と境界を成し、ゲート絶縁膜144の上に形成され、ドレーン電極112と接続される。ゲートパッド上部電極132は、第１コンタクトホール130内で保護膜150と境界を成し形成され、ゲートパッド下部電極128と接続される。データーパッド上部電極132は第２コンタクトホール138内で保護膜150と境界を成し形成され、データーパッド下部電極136と接続される。
【００８１】
このように、本発明の薄膜トランジスター基板の製造方法は、ハフトーンマスクを利用して、２重層構造のゲートパターンと共に、単一層構造のストリッジ下部電極122を形成する。また、本発明の薄膜トランジスター基板の製造方法は、他のハフトーンマスクを利用して保護膜150を貫通する画素ホール170及び第２コンタクトホール138と、保護膜150及びゲート絶縁膜144を貫通する第１コンタクトホール130を形成する。そして、本発明の薄膜トランジスター基板の製造方法は、保護膜150のパターニングの際に利用されたフォトレジストパターンのリフト・オフ工程で、透明導電膜をパターニングし、透明導電パターンを形成する。この結果、本発明の薄膜トランジスター基板の製造方法は、３マスク工程に工程が単純化させられる。
【００８２】
そして、 本発明の薄膜トランジスター基板の製造方法は、ストリッジ下部電極122、画素ホール170のように、相対的に広い面積に対応されるフォトレジストパターンの厚さを相対的に薄くしようとする場合にはハフトーンマスクを、薄膜トランジスター160のチャンネルのように、相対的に狭い面積に対応されるフォトレジストパターンの厚さを相対的に薄く形成しようとする場合には回折露光マスクを利用することによって、工程の効率が向上させられる。
【００８３】
図１２は、本発明の他の実施形態の薄膜トランジスター基板を部分的に図示した平面図であり、図１３は、図１２に図示された薄膜トランジスター基板をII-II’、III-III'、IV-IV’線に従って切断した断面図である。
【００８４】
図１２及び図１３に図示された薄膜トランジスター基板は、図４及び図５に図示された薄膜トランジスター基板と対比して、画素電極118が画素ホール170を通じて露出されたドレーン電極112と側面接続され、データーパッド上部電極140が、第２コンタクトホール138を通じて露出されたデーターパッド下部電極136と側面接続されたものを除外しては、同一の構成要素を備える。従って、重複される構成要素に対する説明は省略する。
【００８５】
データーライン104、ソース電極110、ドレーン電極112、データーパッド下部電極136を含めるソース・ドレーンパターンが、ドライエッチングが容易であるMoに形成された場合、ドライエッチング工程で保護膜150を貫通する画素ホール１７０及び第２コンタクトホール138の形成時、ドレーン電極112とデーターパッド下部電極136との露出部分がエッチングされる。この場合、ドレーン電極112とデーターパッド下部電極136との露出部分の下の半導体パターン148も、共にエッチングされる。これによって、画素ホール１７０内に形成された画素電極118は、ドレーン電極112の側面と接続し、活性層116が残存するゲート絶縁膜114、またはゲート絶縁膜144と接触する。第２コンタクトホール１３８内に形成されたデーターパッド上部電極140は、データーパッド下部電極136の側面と接続し、残存する活性層116、またはゲート絶縁膜144と接触する。
【００８６】
以上、説明した内容を通して、当業者なら本発明の技術思想を逸脱しない範囲内で、多様な変更及び修正ができることが分かる。従って、本発明の技術的範囲は明細書の詳しい説明に記載された内容に限られるものではなく、特許請求の範囲によって決められるはずである。
【図面の簡単な説明】
【００８７】
【図１】従来の薄膜トランジスター基板を部分的に図示した平面図である。
【図２】図１に図示された薄膜トランジスター基板をＩ−Ｉ’線に従って切断して図示した断面図である。
【図３Ａ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図である。
【図３Ｂ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図である。
【図３Ｃ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図である。
【図３Ｄ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図である。
【図４】本発明の実施形態の薄膜トランジスター基板を部分的に図示した平面図である。
【図５】図４に図示された薄膜トランジスター基板をII―II’III―III’IV―IV’線に従って切断し図示した断面図である。
【図６Ａ】本発明の実施形態による薄膜トランジスター基板の第１マスク工程を説明するための平面図である。
【図６Ｂ】本発明の実施形態による薄膜トランジスター基板の第１マスク工程を説明するための断面図である。
【図７Ａ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｂ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｃ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｄ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｅ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図８Ａ】本発明の実施形態の薄膜トランジスター基板の第２マスク工程を説明するための平面図である。
【図８Ｂ】本発明の実施形態の薄膜トランジスター基板の第２マスク工程を説明するための断面図である。
【図９Ａ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｂ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｃ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｄ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｅ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図１０Ａ】本発明の実施形態の薄膜トランジスター基板の第３マスク工程を説明するための平面図である。
【図１０Ｂ】本発明の実施形態の薄膜トランジスター基板の第３マスク工程を説明するための断面図である。
【図１１Ａ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｂ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｃ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｄ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｅ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１２】本発明の第２実施形態の薄膜トランジスター基板を部分的に図示した平面図である。
【図１３】図１２に図示された薄膜トランジスター基板をII―II’III―III’IV―IV’線に従って切断し図示した断面図である。
【符号の説明】
【００８８】
２，１０２：ゲートライン                  
４，１０４：データーライン
６，１０６：薄膜トランジスター            
８，１０８：ゲート電極
１０，１１０：ソース電極                  
１２，１１２：ドレーン電極
１４，１１６：活性層        
１６，２４，３０，３８，１３０，１３８：コンタクトホール
１８，１１８：画素電極                    
２０，１２０：ストリッジキャッパシター
２２：ストリッジ上部電極                  
１６，１２６：ゲートパッド
２８，１２８：ゲートパッド下部電極        
３２，１３２：ゲートパッド上部電極
３４，１３４：データーパッド              
３６，１３６：データーパッド下部電極 
４０，１４０：データーパッド上部電極      
４２．１４２：基板
４４，１４４：ゲート絶縁膜                
４８，１４６：オミック接触層
５０，１５０：保護膜                      
１０１：第１導電層
１０３：第２導電層                          
１０５：ソース・ドレーン金属層
１１５：非晶質シリコン層                    
１２２：ストリッジ下部電極
１４５：不純物ドーピングされた非晶質シリコン層
１４８：半導体パターン                      
１６０：ハフトーンマスク
１６２，２１４，２３４：遮断層              
１６４，２３６：部分透過層
１６６，２１２，２３２：石英基板           
１６７．２１９．２３９：フォトレジスト１６８A，２２０A，２４０A：第１フォトレジストパターン
１６８B，２２０B，２４０B：第２フォトレジストパターン  
１７０：画素ホール                          
２１０．２３０：回折露光マスク
２１６：スリット
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【図１３】
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