(57)【要約】      （修正有）【課題】任意の画素数をランレングスの符号に変換する画像表示装置を得る。【解決手段】画像データ受領し、受領した画像データのうち、“１”のデータが何回連続するか、または“１”のデータが単独で存在するかどうかをランレングス判定回路２２０２が判定する。“１”の受領データが、規定数以上連続する場合には同じデータの連なりであるランレングスの符号として格納し、規定数未満の場合には該受領データをそのまま格納する。この格納されている画像データを、コード決定回路２２０４〜ブランク決定回路２２０８が復号化して表示する。本手順の処理部を組合わせ回路のみで構成する。これによれば、ビデオメモリに格納する画像データの圧縮率を改善して、ビデオメモリ容量を削減することができ、かつ回路構成の単純化を図ることができる。【選択図】図１２
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【特許請求の範囲】
【請求項１】
画像データを受領する画像データ受領手段と、
前記画像データ受領手段によって受領された画像データを符号化して格納する画像データ格納手段と、
前記画像データ格納手段に格納されている画像データを復号化して表示する画像表示手段と、
前記受領手段で受領した画像データのうち、“１”のデータが何回連続するか、または“１”のデータが単独で存在するかどうかを判定する判定手段と、
前記画像データ格納手段は、前記“１”の受領データが、規定数以上連続する場合には同じデータの連なりであるランレングスの符号として格納し、規定数未満の場合には該受領データをそのまま格納する受領データ格納処理手段とを備え、
前記画像データ受領手段によって受領された画像データを、ランレングスの符号に変換可能としたことを特徴とする画像表示装置。
【請求項２】
前記受領データ格納処理手段を、組合わせ回路のみで構成したことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記画像データ受領手段によって受領された画像データを、画素の整数倍のランレングスの符号に即時変換可能としたことを特徴とする請求項１または２に記載の画像表示装置。
【請求項４】
画像データを受領する画像データ受領ステップと、
前記画像データ受領ステップによって受領された画像データを符号化して格納する画像データ格納ステップと、
前記画像データ格納ステップにより格納されている画像データを復号化して表示する画像表示ステップと、
前記画像データ受領ステップで受領した画像データのうち、“１”のデータが何回連続するか、または“１”のデータが単独で存在するかどうかを判定する判定ステップと、
前記画像データ格納ステップでは、前記“１”の受領データが、規定数以上連続する場合には同じデータの連なりであるランレングスの符号として格納し、規定数未満の場合には該受領データをそのまま格納する受領データ格納処理ステップとを備え、
前記画像データ受領ステップによって受領された画像データを、ランレングスの符号に変換可能としたことを特徴とする画像表示方法。
【請求項５】
前記受領データ格納処理ステップを、組合わせ回路を用いて実行することを特徴とする請求項４に記載の画像表示方法。
【請求項６】
前記画像データ受領ステップによって受領された画像データを、画素の整数倍のランレングスの符号に即時変換可能としたことを特徴とする請求項４または５に記載の画像表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像形成装置が有するＣＲＴ（Cathod Ray Tube）やＬＣＤなどを使用した表示画面に表示する画像データの符号化／復号化を行う画像表示装置および画像表示方法に関する。
【背景技術】
【０００２】
一般的に、画像表示装置および画像表示方法には、表示用の画像データを蓄積するビデオメモリが備えられている。このビデオメモリは、表示データをビットマップデータとして格納するので、エントロピー的冗長度がメモリの消費量に影響することになる。例えば、６４０×４８０dotのＶＧＡ（Video Graphics Array）画面のモノクロ表示であれば、背景色となる白データまたは黒データが何ラインも続く場合、そのままビットマップデータとして格納すると６４０×（ライン数）のメモリを占有することになる。このような表示用に限らず、一般に画像データの情報量は膨大であり、そのままの状態で取り扱って画像データを格納しようとすると、ビデオメモリに格納するデータ量が膨大となり、多くのメモリを必要とする。このため、コスト的に大きな負担がかかってしまうことになる。
【０００３】
そこで、画像データを格納する場合、符号化圧縮してデータ量を削減し、その符号化した状態で画像データを取り扱う符号化方式が提案されている。例えば、ＭＨ符号化方式またはＭＭＲ符号化方式、自然画像用としてＪＰＥＧ、ＪＢＩＧなどの変換符号化方式、算術符号化方式を含んだ圧縮方式などがある。
また、２値化された画像データを対象とする画像表示装置および画像表示方法の符号化復号化装置において、画像データを固定長データごとに分割して、パターン一致比較処理を並列処理する。さらに、一致比較結果からランレングスを判定して、エントロピー符号化する即時符号化方式でビデオメモリに表示画像を格納する。そして復号化時には、画像情報をランレングスより上記処理の逆変換によって元のビットマップデータに復号化して表示データを形成する、画像表示装置および画像表示方法も提案されている。
【０００４】
しかしながら、従来の符号化圧縮方式は、符号化の処理が複雑であり、判断処理や演算処理を行う。例えば、算術符号化方式であるＱＭ−Ｃｏｄｅｒは、プロセスが複雑で処理速度が遅いというように、符号化あるいは復号化の際に多くの処理時間を必要とする。また、従来の符号化圧縮方式は、ファクシミリ装置などで画像を伝送する分野で発達してきた技術である。このため、圧縮率を改善するためにページ単位の処理を前提としている傾向がある。この理由により、格納した画像データを部分的に取り出して復号化したり、さらに編集して格納する場合などに、目的のデータ以外に多くの画像データを復号化する必要が生じる。よって、無駄な時間を費やすことになってしまい、任意の部分を復号化したり編集するのには適していない。
【０００５】
さらに、従来の冗長度を改善する符号化方式では、同じデータパターンの連なり（ラン）の長さであるランレングスを、逐次計数して符号化を行う。このため、ハードウェア化した符号化装置であっても、１つのランレングスを決定するのに、数クロックあるいは数十クロックもの時間を必要とする。このような従来の符号化復号化方式を、ビデオメモリへの表示データ（画像データ）の格納に適用すると、ビットマップデータとして格納し、編集する方式に比べると、何十倍あるいは何千倍もの処理時間が必要となり、描画速度を遅らせることとなる。
【０００６】
そこで、２値化された画像データを対象とする画像表示装置および画像表示方法の符号化復号化装置において、画像データを固定長データ毎に分割して、パターン一致比較処理を並列処理し、さらに一致比較結果からランレングスを判定して、エントロピー符号化を即時実行する方法が提案されている。しかし、任意の画素数をランレングスの符号に変換する手法は、提案されていない。
固定長データに対してパターン一致比較を行う方式には限界があり、最適化するにも限界がある。そこで、即時符号化のアルゴリズムを任意の画素数をランレングスの符号に変換する方法であれば、圧縮率を改善すると同時に回路構成を簡略化することができる。
【０００７】
一の従来技術では、ビデオメモリを有効活用するために符号化・復号化処理を迅速に実行できる処理手段を設け、即時符号化が可能な画像データ変換方式を有する画像表示装置の提供を図っている（参照；特許文献１）。
【０００８】
他の従来技術では、原画像から代表色を選定しＣＬＵＴ（カラールックアップテーブル）を構成する際に、連続する色番号が近い値の色データを持つように色番号を割り当てる。次にＣＬＵＴに対応したビットマップを作成し、隣接画素間の色番号の差分を求める。差分が大きな値を取る場合、画質劣化を起こさない範囲でビットマップの色番号を変更し、差分を小さな値に偏らせる。そして、差分データに対してランレングス符号化を施す。本ＣＬＵＴを用いて作成したビットマップの、隣接画素間の差分を小さな値に偏らせることにより、ビットマップの符号化効率を向上させ、画像データの一層の圧縮を図る、としている（参照；特許文献２）。
【特許文献１】特開２００３−０８７５７５号公報
【特許文献２】特開平０５−３２８１４２号公報
【特許文献３】特開２００２−０９１４０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、下記の通りである。
２値化された画像データの符号化復号化へ適用される画像表示装置および画像表示方法において、任意の画素数をランレングスの符号に変換する手法を得ることである。固定長データに対してパターン一致比較を行う方式には限界があり、最適化するにも限界がある。そこで、即時符号化のアルゴリズムを、任意の画素数をランレングスの符号に変換する方法とし、圧縮率を改善すると同時に回路構成を簡略化することを図る。
さらに詳述すると、本発明の目的は、表示画面に表示する表示データを格納手段（ビデオメモリ）に格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化が可能なランレングス判定回路を備えた即時符号化を行う画像表示装置および画像表示方法において、任意の画素数をランレングスの符号に変換することにより、ビデオメモリに格納する画像データの圧縮率の改善と、回路構成および処理手順を簡略化することである。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明の画像表示装置は、画像データを受領する画像データ受領手段と、画像データ受領手段によって受領された画像データを符号化して格納する画像データ格納手段と、画像データ格納手段に格納されている画像データを復号化して表示する画像表示手段と、受領手段で受領した画像データのうち、“１”のデータが何回連続するか、または“１”のデータが単独で存在するかどうかを判定する判定手段と、画像データ格納手段は、“１”の受領データが、規定数以上連続する場合には同じデータの連なりであるランレングスの符号として格納し、規定数未満の場合には該受領データをそのまま格納する受領データ格納処理手段とを備え、画像データ受領手段によって受領された画像データを、ランレングスの符号に変換可能としたことを特徴としている。
【００１１】
請求項２に記載の発明は、請求項１に記載の画像表示装置において、受領データ格納処理手段を、組合わせ回路のみで構成したことを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１または２に記載の画像表示装置において、画像データ受領手段によって受領された画像データを、画素の整数倍のランレングスの符号に即時変換可能としたことを特徴とする。
【００１３】
請求項４に記載の発明の画像表示方法は、画像データを受領する画像データ受領ステップと、画像データ受領ステップによって受領された画像データを符号化して格納する画像データ格納ステップと、画像データ格納ステップにより格納されている画像データを復号化して表示する画像表示ステップと、画像データ受領ステップで受領した画像データのうち、“１”のデータが何回連続するか、または“１”のデータが単独で存在するかどうかを判定する判定ステップと、画像データ格納ステップでは、“１”の受領データが、規定数以上連続する場合には同じデータの連なりであるランレングスの符号として格納し、規定数未満の場合には該受領データをそのまま格納する受領データ格納処理ステップとを備え、画像データ受領ステップによって受領された画像データを、ランレングスの符号に変換可能としたことを特徴としている。
【００１４】
請求項５に記載の発明は、請求項４に記載の画像表示方法において、受領データ格納処理ステップを、組合わせ回路を用いて実行することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項４または５に記載の画像表示方法において、画像データ受領ステップによって受領された画像データを、画素の整数倍のランレングスの符号に即時変換可能としたことを特徴とする。
【発明の効果】
【００１６】
本発明の画像表示装置および画像表示方法によれば、表示画面に表示する表示データをビデオメモリに格納し、適宜表示内容を変更して使用する目的で、画像データの即時符号化が可能なランレングス判定回路を備え、表示画面に表示するデータを即時符号化してビデオメモリに格納し、表示内容を変更する際は適宜ビデオメモリのデータを編集して使用する。本構成の画像表示装置および画像表示方法によれば、ビデオメモリに格納する画像データの圧縮率を改善して、ビデオメモリ容量を削減することができ、かつ回路構成の単純化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について図１ないし図２０を参照して説明する。ＶＧＡ表示画面の画面サイズは水平６４０dot、垂直４８０dotであるが、本実施の形態では説明を簡略化するために一度に扱うデータ幅（１水平ラインのデータ）を８bitとし、符号化の最小単位を1bitとする。
【００１８】
図１２は、本実施の形態にかかる画像表示装置および画像表示方法の全体の構成を示すブロック図である。また図１は、ラインバッファを示した図である。なお、本実施の形態の画像データの符号化方式は、１水平ライン分のデータを一括して符号化するものである。
画像表示装置および画像表示方法のソフトウェア処理によって外部のホストＣＰＵ（中央処理装置）によって描画された画像データは、一旦、図１に示す８bitのラインバッファ２２０９に格納される。１水平ラインの画像データは、符号化の最小単位である１bitづつ（ＰＣ０１〜ＯＣ０８）が図２に示すランレングス判定前処理部２２０１に接続され、ＰＣ０１〜ＰＣ０８の各反転信号（ＰＣ１１〜ＰＣ１８）が図３に示すランレングス判定前処理部２２０１に接続される。
【００１９】
図２および図３にランレングス判定前処理部２２０１の回路を示す。ランレングス判定前処理部は、隣接する画素のＡＮＤ（論理積）をとり、そのＡＮＤ出力の隣接する出力とＡＮＤをとる。このＡＮＤ回路は、１段階進む毎に１つ減少し、最後に１つのＡＮＤ出力であるＲＬ８０１、ＲＬ８１１を得るようになっている。なお、本実施の形態では、図２および図３に示すような回路を、収束連鎖型論理積回路と言うことにする。
【００２０】
各段のＡＮＤ出力は、同じデータパターンの連なり（ラン）が存在することを意味しているが、図２および図３の段階では、そのデータパターンの連なりであるランの長さ（ランレングス）を判別することはできない。
【００２１】
以上のようにして得られた、ランの存在を意味するランレングス判定前処理部の各段のＡＮＤ出力は、図１２のランレングス判定回路２２０２に入力される。図４および図５は、ランレングス判定回路２２０２の内部回路構成を示した図である。図４のランレングス判定回路は、ラインバッファ２２０９のデータＰＣ０１〜ＰＣ０８と、図２の前処理部から出力される信号２Ｌ０１〜２Ｌ０７、３Ｌ０１〜３Ｌ０６、４Ｌ０１〜４Ｌ０５、５Ｌ０１〜５Ｌ０４、６Ｌ０１〜６Ｌ０３、７Ｌ０１〜７Ｌ０２を入力する回路である。図３の前処理部出力も同様に、図５に示すようなランレングス判定回路を設ける。
【００２２】
ランレングス判定回路２２０２は、入力されたランの存在を意味する信号の中から同一パターンの一致出力が何回連続するかを判定する。この判定は、単独で真である部分を判別することにより行われ、基本的に３入力のＡＮＤ回路で注目する同じパターンの連なり（ラン）が真であり、隣接するランが偽である時、同じパターンの連なりであるランの長さ（ランレングス）が確定するようになっている。
【００２３】
図４および図５のランレングス判定出力ＲＬ１０１、ＲＬ１１１、ＲＬ２０１、ＲＬ２１１、ＲＬ３０１、ＲＬ３１１、Ｌ４０１、Ｌ４１１、Ｌ５０１、Ｌ５１１、Ｌ６０１、Ｌ６１１、Ｌ７０１、Ｌ７１１および図２および図３の出力ＲＬ８０１、Ｌ８１１を、「１画素目のランレングス判定結果」とする。同様にＲＬ１０２、Ｌ１１２、Ｌ２０２、Ｌ２１２、Ｌ３０２、Ｌ３１２、Ｌ４０２、Ｌ４１２、Ｌ５０２、Ｌ５１２、Ｌ６０２、Ｌ６１２、Ｌ７０２、Ｌ７１２を、「２画素目のランレングス判定結果」、〜、ＲＬ１０８、Ｌ１１８を「８画素目のランレングス判定結果」とする。
【００２４】
この「任意の画素のランレングス判定結果」の中で同時に真となるランレングス判定出力は存在せず、また、他の極性のランレングス判定結果に対する「同一画素のランレングス判定結果」も同時に真となることはない。すなわち、任意の画素の唯一の極性の中の唯一のランレングス判定出力が真になる。このようにして、ランレングスが確定する。
【００２５】
符号は５bit（bit０〜４）で構成され、bit４（ＭＳＢ）はランレングス／ビットマップを識別する。ランレングスが４以下の場合は、ビットマップデータとしてそのまま格納される。ランレングスの符号として格納する場合は、bit３にデータの極性、下位３bitにランレングスの値を設定する。このようにして得られたランレングス判定出力は、図１２のコード決定回路２２０４およびブランク画素決定回路２２０５に接続される。
【００２６】
任意のｊ画素目のデータがそれより上位の画素のランレングス判定結果に含まれる場合、ｊ画素目のランレングス判定結果は全て偽となり、ｊ画素目に対応する符号は無いことになる。
このようにして、ランレングスの存在する画素とビットマップデータとして格納される画素のみが、識別データ（bit４）を付加されてビデオメモリに格納される。
このようにして符号化した結果、格納する符号の数は決まっていないので、符号化する段階で毎回ブランク画素を除外して、ビットマップデータとランレングスコードを抽出しなければならない。そのために、ブランク画素の分布を示す信号を図１２のコード決定回路２２０４に接続する。
【００２７】
まず、図１２のランレングス判定回路２２０２の出力を、ブランク画素決定回路２２０５に接続する。ブランク画素決定回路２２０５は、図６、図７および図８で構成されており、ランレングス判定回路２２０２の出力を、図６および図７の各回路に接続する。図６および図７の各回路の出力は、各画素にランレングスコードが存在する場合に真となる。図６および図７の出力は、図８の各回路に接続される。
【００２８】
図８の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８は、各画素にランレングスコードが存在しない場合に真となる。つまり、その画素が、上位のランレングスコードに含まれていてブランクであることを示している。ｎＢＭＲＬ２〜ｎＢＭＲＬ８が偽の場合は、その画素にランレングスコードが存在することを意味する。
【００２９】
次に、図８の出力ｎＢＭＲＬ２〜ｎＢＭＲＬ８を、図１２のブランクランレングス判定前処理部２２０６に接続する。ブランクランレングス判定前処理部２２０６の回路構成例を、図９の収束連鎖型論理積回路および図１１の収束連鎖型論理和回路に示す。
図９の出力は、ランレングス判定前処理部２２０１と同様、ブランクの連なり（ラン）が存在することを意味している。この出力を、図１２のブランクランレングス判定回路２２０７に接続する。
【００３０】
図１１の出力でＮＣＯＲ２２は、２〜３画素にブランクが存在することを示している。同様にＮＣＯＲ３２は２〜４bit、ＮＣＯＲ４２は２〜５画素、ＮＣＯＲ５２は２〜６画素、ＮＣＯＲ６２は２〜７画素、ＮＣＯＲ７２は２〜８画素にブランクが存在することを示している。これらの出力を、図１２のコード決定回路２２０４に接続する。
【００３１】
ブランクランレングス判定回路２２０７は、図１０に示すような回路であり、ランレングス判定回路２２０２と同様、入力されたブランクランの存在を意味する信号の中から、ブランクが何回連続するかを判定するものである。
【００３２】
次に、図１２のブランク数決定回路２２０８にブランク画素決定回路２２０５の出力とブランクランレングス判定前処理部２２０６の出力とブランクランレングス判定回路２２０７の出力を接続し、最終的な符号の並びを確定する為に必要な処理を行う。ブランク数決定回路２２０８は、図１３〜図１７で構成されている。
【００３３】
ブランク数決定回路２２０８は、２画素目から該当画素までに何画素のブランクが存在するかを表わす信号ＮＣＯＤＥ３#１〜ＮＣＯＤＥ７#６を出力する。例えば、ＮＣＯＤＥ３#１は、３画素目までに１画素だけブランクが存在することを意味しており、ＮＣＯＤＥ７#６では、７画素目までに６画素のブランクが存在することを表わしている。
【００３４】
図１３は、３画素目までのブランクを表す信号ＮＣＯＤＥ３#１およびＮＣＯＤＥ３#２を決定する論理回路ＮＣＯＤＥ３ＳＥＬ（２３０１）とその真理値表である。ここで、ＮＣＯＤＥ３ＳＥＬ（２３０１）に入力される信号のなかで、ＮＣＯＤＥ２#１は、ｎＢＭＲＬ２と同じ意味である。つまり、２画素目までに１画素だけブランクが存在していることを示す信号である。
【００３５】
図１４は、４画素目までのブランクを表す信号ＮＣＯＤＥ４#１、ＮＣＯＤＥ４#２、およびＮＣＯＤＥ４#３を決定する論理回路ＮＣＯＤＥ４ＳＥＬ（２４０１）と、その真理値表である。図１５は、５画素までのブランクを表す信号ＮＣＯＤＥ５#１、ＮＣＯＤＥ５#２、ＮＣＯＤＥ５#３およびＮＣＯＤＥ５#４と真理値表を決定する、論理回路ＮＣＯＤＥ５ＳＥＬ（２５０１）を表す。
【００３６】
図１６は、６画素までのブランクを表す信号ＮＣＯＤＥ６#１〜ＮＣＯＤＥ６#５と真理値表を決定する論理回路ＮＣＯＤＥ６ＳＥＬ（２６０１）を表す。図１７は、７画素までのブランクを表す信号ＮＣＯＤＥ７#１〜ＮＣＯＤＥ７#６と真理値表を決定する論理回路ＮＣＯＤＥ７ＳＥＬ（２７０１）を表す。
【００３７】
図１２のコード決定回路２２０４に、以上説明したラインバッファ２２０９、ランレングス判定回路２２０２、ブランク画素決定回路２２０５、ブランクランレングス判定前処理部２２０６、ブランク数決定回路２２０８の各出力を入力する。これにより、符号化データＣＯＤＥ１〜ＣＯＤＥ８を得る。本実施例の形態にかかるコード決定回路２２０４は、図１８〜図２０で構成されている。
【００３８】
図１８は、ＣＯＤＥ１を決定する論理回路（ＥＮＣＯＤＥ１ＳＥＬ（２８０１）およびＥＮＣＯＤＥ１ＬＡＴＣＨ（２８０２））である。図１９は、ＣＯＤＥ５を決定する論理回路（ＥＮＣＯＤＥ５ＳＥＬ（３００１）およびＥＮＣＯＤＥ５ＬＡＴＣＨ（３００２））である。図２０は、ＣＯＤＥ８を決定する論理回路（ＥＮＣＯＤＥ８ＳＥＬ（３２０１）およびＥＮＣＯＤＥ８ＬＡＴＣＨ（３２０２））である。また、ＣＯＤＥ２〜ＣＯＤＥ４、ＣＯＤＥ６およびＣＯＤＥ７を決定する回路は、入力される信号が異なるだけで、構成としては図１９と同等のものであるので省略する。
【００３９】
以上、８bitのラインバッファを用いてランレングス確定の方法を説明してきたが、実際の実施形態では６４０bitのラインバッファを用いる。符号は、１２bitで構成され、ランレングスが１１以下の場合は、ビットマップデータとしてそのまま格納される。ランレングスの符号として格納する場合は、下位１０bitにランレングスの値を設定する。１ライン分のデータを他のbit数にしても全く同じ方法で符号化することができる。
【００４０】
なお、本実施の形態では、表示画像データの符号化復号化方式を画像表示装置および画像表示方法に適用する場合について説明した。しかし、これに限られるものではなく、他の画像処理装置、画像形成装置の画像処理や画像形成の際の画像データの符号化復号化に適用してもよい。
【図面の簡単な説明】
【００４１】
【図１】ラインバッファの構成例を示す図である。
【図２】ランレングス判定前処理部を示す第１図である。
【図３】ランレングス判定前処理部を示す第２図である。
【図４】ランレングス判定回路を示す第１図である。
【図５】ランレングス判定回路を示す第２図である。
【図６】ブランク行決定回路を示す第１図である。
【図７】ブランク行決定回路を示す第２図である。
【図８】ブランク行決定回路を示す第３図である。
【図９】ブランクランレングス判定前処理部を示す第１図である。
【図１０】ブランクランレングス判定回路を示す図である。
【図１１】ブランクランレングス判定前処理部を示す第２図である。
【図１２】全体の構成例を示すブロック図である。
【図１３】３行目までのブランクを調べる内部回路ＮＣＯＤＥ３ ＳＥＬの構成および真理値表を示す図である。
【図１４】４行目までのブランクを調べる内部回路ＮＣＯＤＥ４ ＳＥＬの構成および真理値表を示す図である。
【図１５】５行目までのブランクを調べる内部回路ＮＣＯＤＥ５ ＳＥＬの構成および真理値表を示す図である。
【図１６】６行目までのブランクを調べる内部回路ＮＣＯＤＥ６ ＳＥＬの構成および真理値表を示す図である。
【図１７】７行目までのブランクを調べる内部回路ＮＣＯＤＥ７ ＳＥＬの構成および真理値表を示す図である。
【図１８】ＣＯＤＥ１を決定する内部回路ＥＮＣＯＤＥ１ ＳＥＬのおよびＥＮＣＯＤＥ１ ＬＡＴＣＨを示す図である。
【図１９】ＣＯＤＥ５を決定する内部回路ＥＮＣＯＤＥ５ ＳＥＬのおよびＥＮＣＯＤＥ５ ＬＡＴＣＨを示す図である。
【図２０】ＣＯＤＥ８を決定する内部回路ＥＮＣＯＤＥ８ ＳＥＬのおよびＥＮＣＯＤＥ８ ＬＡＴＣＨを示す図である。
【符号の説明】
【００４２】
２２０１    ランレングス判定前処理部
２２０２    ランレングス判定回路
２２０４    コード決定回路
２２０５    ブランク画素決定回路
２２０６    ブランクランレングス判定前処理部
２２０７    ブランクランレングス判定回路
２２０８    ブランク数決定回路
２２０９    ラインバッファ
２４０１    ＮＣＯＤＥ４ＳＥＬ
２５０１    論理回路ＮＣＯＤＥ５ＳＥＬ
２６０１    論理回路ＮＣＯＤＥ６ＳＥＬ
２７０１    論理回路ＮＣＯＤＥ７ＳＥＬ
２８０１    論理回路ＥＮＣＯＤＥ１ＳＥＬ
２８０２    論理回路ＥＮＣＯＤＥ１ＬＡＴＣＨ
３００１    論理回路ＥＮＣＯＤＥ５ＳＥＬ
３００２    論理回路ＥＮＣＯＤＥ５ＬＡＴＣＨ
３２０１    論理回路ＥＮＣＯＤＥ８ＳＥＬ
３２０２    論理回路ＥＮＣＯＤＥ８ＬＡＴＣＨ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005091688.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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