(57)【要約】  【課題】  ゲート電極上のシリサイド層の断線による抵抗バラツキの抑制と、不純物領域として形成されたソース領域及びドレイン領域からウェルへ流れる接合リーク電流のバラツキの抑制とを両立する半導体装置及びその製造方法を提供する。  【解決手段】  半導体装置は、ゲート電極１０７ａと、ゲート電極１０７ａの両側領域に形成されたソース・ドレイン領域１１２と、ゲート電極１０７ａ上に形成された第１のシリサイド層１０６及びソース・ドレイン領域１１２上に形成された第２のシリサイド層１１４とを備えると共に、第２のシリサイド層１１４のみに、半導体基板１０１を構成する元素以外の非金属元素として酸素原子１１７が導入されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の両側に形成された不純物領域と、
前記ゲート電極上及び前記不純物領域上に形成された半導体金属化合物層とを備え、
前記半導体金属化合物層における前記不純物領域上に形成されている部分のみに、前記半導体基板を構成する元素以外の非金属元素が含まれていることを特徴とする半導体装置。
【請求項２】
前記不純物領域はソース領域及びドレイン領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体金属化合物層は半導体と金属とが反応して形成されるシリサイド層であり、
前記半導体はシリコン又はシリコンゲルマニウムであり、
前記金属はコバルト、チタン又はニッケルであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも１つ以上の元素であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記非金属元素の前記半導体金属化合物層における含有量が、１×１０19atoms／cm3以上で且つ５×１０20atoms／cm3以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板上に半導体からなるゲート電極を形成する工程（ａ）と、
前記半導体基板の前記ゲート電極両側に不純物領域を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板の前記不純物領域に、前記半導体基板を構成する元素以外の非金属元素を導入する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上及び前記ゲート電極上に金属膜を形成する工程（ｄ）と、
前記半導体基板に熱処理を施し、半導体からなる前記ゲート電極上及び前記半導体基板のそれぞれの表面部と前記金属膜とを反応させて半導体金属化合物を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｂ）の後に前記工程（ｃ）を実施する代わりに、
前記工程（ｂ）よりも先に前記工程（ｃ）を実施することにより、前記半導体基板の前記ゲート電極両側の領域に、前記非金属元素が導入された前記不純物領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）は、
前記半導体基板及び前記ゲート電極を被覆し且つ前記非金属元素を含む絶縁膜を形成する工程（ｆ１）と、
前記絶縁膜をエッチングし、前記不純物領域上にのみ前記絶縁膜を所定の厚さ残す工程（ｆ２）と、
前記所定の厚さ残した絶縁膜をスパッタリングし、前記所定の厚さ残した絶縁膜を構成する前記非金属元素を前記不純物領域に導入する工程（ｆ３）とを含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜はＣＶＤ法により形成されたシリコン酸化膜からなり、
前記シリコン酸化膜は、圧力が１３．３ｋＰａ以下及び温度が３００℃以上で且つ４５０℃以下の条件で形成されると共に、膜厚が３０ｎｍ以上であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は有機塗布膜からなることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板上に前記有機塗布膜を形成した後、４００℃以上で且つ８００℃以下の温度で熱処理を行なうことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ２）において、前記所定の厚さは２ｎｍ以上で且つ５ｎｍ以下の範囲であることを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜のエッチングは体積濃度が５％以下の希フッ酸溶液で行なうことを特徴とする請求項８〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板上にゲート絶縁膜を形成する工程を更に備え、
前記工程（ａ）は、
前記ゲート絶縁膜上に前記ゲート電極となるポリシリコン膜を形成する工程（ｇ１）と、
前記ポリシリコン膜上にハードマスクとなる堆積膜を形成する工程（ｇ２）と、
前記堆積膜及びポリシリコン膜をエッチングして前記ゲート電極を形成し且つ前記ゲート電極上に前記堆積膜よりなるハードマスクを残す工程（ｇ３）とを含み、
前記工程（ｃ）は、
前記ハードマスクを用いて前記非金属元素を前記不純物領域にイオン注入する工程（ｈ１）と、
前記工程（ｈ１）の後に、前記ハードマスクを除去する工程（ｈ２）とを含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１５】
前記堆積膜はシリコン酸化膜、ＴＥＯＳ膜、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記イオン注入は、前記非金属元素が前記堆積膜を突き抜けないような加速エネルギーの条件で行なうことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも１つ以上の元素であることを特徴とする請求項６〜１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記非金属元素が、前記不純物領域に対して１×１０19atoms／cm3以上で且つ５×１０20atoms／cm3以下の濃度となるように導入されることを特徴とする請求項請求項６〜１７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に半導体装置製造過程において半導体表面に半導体金属化合物層を形成する方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化に伴う短チャネル効果などを抑制するために、ソース領域及びドレイン領域などを形成する不純物拡散層をできるだけ浅く形成する構造が採用されている。しかし、拡散層を浅くした場合、拡散層のシート抵抗が増大するため、高速・低消費電力の半導体装置を製造することが困難になる。そこで、最近の半導体装置においてはシリサイド形成プロセスが用いられている。該プロセスでは、ソース領域及びドレイン領域の上部にＴｉ又はＣｏ等からなる金属膜を形成し、熱処理を施すことによって金属とシリコンを反応させ、ＴｉＳｉ2 又はＣｏＳｉ2 等からなるシリサイド膜を形成する。一方、周辺回路に用いられるトランジスタにおいては、ゲート酸化膜耐圧及びＥＳＤ（Electro Static Discharge）耐性を確保するためにソース領域及びドレイン領域をシリサイド化しないことが一般的である。つまり、１つの半導体基板上にシリサイド形成領域と非シリサイド形成領域が存在することになる。
【０００３】
図８（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図８（ａ）に示すように、半導体基板１１上に素子分離１２を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Ｓと非シリサイド形成領域Ｎとを含む。公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Ｓの半導体基板１１中に第１のウェル１３ａを形成すると共に、非シリサイド形成領域Ｎの半導体基板１１中に第２のウェル１３ｂを形成する。尚、シリサイド形成領域Ｓ及び非シリサイド形成領域ＮにはＰウェルとＮウェルとの両方が存在するが、図８（ａ）〜（ｃ）ではいずれか１つのウェルだけを示している。更に、以下本明細書中では、いずれの図についても、図８（ａ）〜（ｃ）と同様にシリサイド形成領域Ｓ及び非シリサイド形成領域Ｎにおいては、ＰウェルとＮウェルとのいずれか一方のウェルだけを示している。
【０００５】
次に、半導体基板１１上に熱酸化法によってゲート酸化膜１４を形成し、さらにゲート酸化膜１４上にノンドープのポリシリコン膜１５を堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、ＰＭＯＳ（p-channel Metal Oxide Semiconductor）形成領域のポリシリコン膜１５にはボロン（Ｂ）を、ＮＭＯＳ（n-channel Metal Oxide Semiconductor）形成領域のポリシリコン膜１５にはリン（Ｐ）を導入する。
【０００６】
更に、ポリシリコン膜１５上に第１のＴＥＯＳ（Tetra Ethyl Orso Silicate ）膜１６を堆積する。
【０００７】
次に、図８（ｂ）に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜１４、ポリシリコン膜１５及び第１のＴＥＯＳ膜１６をパターン化する。これによって、シリサイド形成領域Ｓの第１のウェル１３ａ上に第１のゲート電極１７ａを形成すると共に、非シリサイド形成領域Ｎの第２のウェル１３ｂ上に第２のゲート電極１７ｂを形成する。図８（ｂ）では第１のゲート電極１７ａ及び第２のゲート電極１７ｂの上に第１のＴＥＯＳ膜１６が形成されている。続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第１のＴＥＯＳ膜１６をマスクとして、ウェル１３ａ表面のゲート電極１７ａ両側の領域及びウェル１３ｂ表面のゲート電極１７ｂ両側の領域にイオンを注入して、エクステンション領域１８を形成する。ここで、ＰＭＯＳ形成領域においてはボロン（Ｂ）を、ＮＭＯＳ形成領域においては砒素（Ａｓ）を注入する。
【０００８】
次に、第１のゲート電極１７ａ及び第２のゲート電極１７ｂの形成された半導体基板１１上に、第２のＴＥＯＳ膜１９及びシリコン窒化膜２０を順に堆積した後、第２のＴＥＯＳ膜１９及びシリコン窒化膜２０に対して異方性エッチングによりエッチバックを行なう。これにより、図８（ｃ）に示すように、ゲート酸化膜１４並びに第１のゲート電極１７ａ及び第２のゲート電極１７ｂの側面に、第２のＴＥＯＳ膜１９及びシリコン窒化膜２０によって構成されたサイドウォール２１を形成する。尚、第１のＴＥＯＳ膜１６はこの工程で除去される。
【０００９】
続いて、公知のフォトリソグラフィ技術及び注入技術によって、エクステンション領域１８の外側に、高濃度のソース領域及びドレイン領域２２を形成する。これは、第１のゲート電極１７ａ及び第２のゲート電極１７ｂ並びにサイドウォール２１をマスクとして利用し、エクステンション領域１８が形成された第１のウェル１３ａ及び第２のウェル１３ｂに不純物を注入することで行なう。ここで、ＰＭＯＳ形成領域においてはボロン（Ｂ）を注入すると共に、ＮＭＯＳ形成領域においては砒素（Ａｓ）を注入するか又は砒素（Ａｓ）及びリン（Ｐ）を注入する。
【００１０】
次に、半導体基板１１上に全面に亘ってシリコン酸化膜２３を堆積する。その上に、シリサイド形成領域Ｓに開口を有し且つ非シリサイド形成領域Ｎを覆うレジストパターン２４を形成する。その後、図９（ａ）に示すように、レジストパターン２４をマスクとして、フッ酸溶液を用いるウェットエッチングにより、シリサイド形成領域Ｓのシリコン酸化膜２３を除去する。
【００１１】
更に、プラズマアッシング処理と、硫酸過水液（硫酸と過酸化水素水との混合溶液を言う）及びアンモニア過水液（アンモニア水と過酸化水素水との混合溶液を言う）を用いる洗浄処理とによって、レジストパターン２４を除去する。更に、半導体基板１１の表面を硫酸過水液で洗浄する。
【００１２】
この後、半導体基板１１上に全面に亘ってコバルト（Ｃｏ）金属膜を堆積した後、窒素雰囲気中で熱処理を行なうことにより、コバルト金属膜に含まれるＣｏと高濃度ソース領域及びドレイン領域２２及び第１のゲート電極１７ａのそれぞれに含まれるＳｉとを反応させる。続いて素子分離１２、サイドウォール２１及びシリコン酸化膜２３上に未反応で残っているコバルトを除去することによって、第１のゲート電極１７ａ上に第１のシリサイド層２５を形成すると共に、高濃度ソース領域及びドレイン領域２２上に第２のシリサイド層２６を形成する。
【００１３】
このようにして、図９（ｂ）に示した１つの半導体基板上にシリサイド形成領域Ｓと非シリサイド形成領域Ｎとを有する半導体装置が形成される。
【００１４】
ここで、シリサイド層一般に関して、金属膜堆積後の熱処理を高温で行なうとシリサイドが凝集し始め、断線を引き起こすことが知られてる。この断線は半導体装置の品質及び歩留りの低下の一因となっている。これは、微細化に伴いゲート長が縮小していく昨今のプロセスにおいて特に顕著に現れる。このようなゲート電極上のシリサイド層の断線を防ぐためには、形成する金属膜を厚くすると共に金属膜堆積後の熱処理を低温で行なうことが有効である。
【００１５】
しかし、そうした場合、今度はソース領域及びドレイン領域からウェルへ流れる接合リーク電流が増加する。これはソース領域及びドレイン領域上に形成されるシリサイド層が厚くなり、ストレスが増大してスパイク欠陥が発生するためと考えられている。
【００１６】
この問題を解決するために、特許文献１に、半導体層表面にシリサイド層をエピタキシャル成長させる技術が開示されている。これは、半導体層における表面近傍の領域に例えば酸素等の非金属元素を導入した後、半導体層の上に金属膜を形成して熱処理を行なうことにより、半導体層を構成する元素と金属膜を構成する金属とを反応させるものである。
【００１７】
この方法によれば、ソース領域及びドレイン領域上のシリサイド層が多結晶とはならないので、凝集やスパイク欠陥の発生を抑制することができる。
【特許文献１】国際公開第０１／０２６１４３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記の技術を用いた場合には、次の問題があった。
【００１９】
つまり、前記の技術によると、ゲート電極上のシリサイド成長も非金属元素により抑制され且つゲート電極であるポリシリコンが多結晶であるため、結果としてゲート電極上には膜厚の薄い多結晶シリサイド層が形成される。このことから、ゲート電極上のシリサイド層の断線による抵抗バラツキが発生するという問題である。
【００２０】
前記に鑑み、本発明は、ゲート電極上のシリサイド層断線による抵抗上昇の抑制とソース領域及びドレイン領域からウェルへ流れる接合リーク電流のバラツキ抑制とを両立させることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本願発明者らは、様々な検討を行なった結果、シリサイド形成前にソース領域及びドレイン領域のみに非金属元素を導入することにより、ゲート電極上に形成されるシリサイド層の膜厚をソース領域上及びドレイン領域上に形成されるシリサイド層の膜厚より厚くすると言う知見を得た。
【００２２】
本発明は、該知見に基づいてなされたものであり、具体的には、本発明に係る第１の半導体装置は、半導体基板上に形成されたゲート電極と、半導体基板におけるゲート電極の両側に形成された不純物領域と、ゲート電極上及び不純物領域上に形成された半導体金属化合物層とを備え、半導体金属化合物層における不純物領域上に形成されている部分のみに、半導体基板を構成する元素以外の非金属元素が含まれている。半導体金属化合物層のみに非金属元素が含まれているとは、言い換えると、ゲート電極上の半導体金属化合物層には非金属元素は含まれていないことを意味する。
【００２３】
このような構成によると、ゲート電極上の半導体金属化合物層の膜厚を、不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることができる。
【００２４】
ゲート電極上の半導体金属化合物層の膜厚が厚くなっているため、半導体金属化合物層の凝集によって起こる断線を抑制できる。このことから、該断線に起因するゲート抵抗バラツキが抑制できる。また、不純物領域上の半導体金属化合物層の膜厚が薄くなっているために、スパイク欠陥の発生を抑制し、不純物領域からウェルに流れる接合リーク電流のバラツキを抑制することができる。このようにして、ゲート抵抗バラツキの抑制と接合リーク電流バラツキの抑制が両立できる。
【００２５】
尚、第１の半導体装置における半導体基板のゲート電極両側に形成された不純物領域は、ソース領域及びドレイン領域であることが好ましい。
【００２６】
このような構成によると、不純物領域としてソース領域及びドレイン領域を形成した一般的なＭＯＳを含む半導体装置において、本発明の効果が実現できる。
【００２７】
また、第１の半導体装置において、半導体金属化合物層は半導体材料と金属が反応して形成されるシリサイド層であり、半導体はシリコン又はシリコンゲルマニウムであり、金属はコバルト、チタン又はニッケルであることが好ましい。
【００２８】
このようにすると、一般に用いられる半導体装置において本発明の効果が実現できる。
【００２９】
また、第１の半導体装置において、非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも１つ以上の元素であることが好ましい。
【００３０】
このようにすると、第１の半導体金属化合物層の膜厚を第２の半導体金属化合物層の膜厚に比べて厚くすることが確実にできる。そのため、第１の半導体金属化合物層の断線によるゲート抵抗バラツキの抑制とソース領域及びドレイン領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立可能となる本発明の効果が確実に得られる。
【００３１】
また、第１の半導体装置において、非金属元素の不純物領域における含有量が、１×１０19atoms／cm3以上で且つ５×１０20atoms／cm3以下であることが好ましい。
【００３２】
このようにすると、半導体金属化合物層の生成が適切に抑制され、ソース領域及びドレイン領域上に望ましい膜厚の半導体金属化合物層を形成することができる。
【００３３】
これによって、ゲート電極上の半導体金属化合物層の膜厚を不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることが確実にできる。そのため、ゲート電極上の半導体金属化合物層の断線に起因するゲート抵抗バラツキの抑制と不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立可能となる本発明の効果が確実に得られる。
【００３４】
ここで、含有量が１×１０19atoms／cm3以下であると、半導体金属化合物層の生成が十分抑制されず、膜厚が望ましい厚さよりも厚くなる。また、含有量が５×１０20atoms／cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
【００３５】
本発明に係る半導体装置の製造方法は、半導体基板上に半導体からなるゲート電極を形成する工程（ａ）と、半導体基板のゲート電極両側に不純物領域を形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板の不純物領域に、半導体基板を構成する元素以外の非金属元素を導入する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上及びゲート電極上に金属膜を形成する工程（ｄ）と、半導体基板に熱処理を施し、半導体からなるゲート電極上及び半導体基板のそれぞれの表面部と金属膜とを反応させて半導体金属化合物を形成する工程（ｅ）とを備えている。
【００３６】
このような半導体装置の製造方法によると、半導体基板を構成する元素以外の非金属元素を不純物領域に導入していることから、不純物領域では、金属膜形成後に熱処理によって半導体金属化合物を形成する反応が抑制される。これに対して、非金属元素を導入していないゲート電極上では、前記のような半導体金属化合物を形成する反応の抑制は起こらない。このため、ゲート電極上の半導体金属化合物層の膜厚を、不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることができる。この結果、ゲート電極上の半導体金属化合物層の断線によるゲート抵抗バラツキの抑制と不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立した半導体装置が製造できる。
【００３７】
尚、本発明の半導体装置の製造方法において、工程（ｂ）の後に工程（ｃ）を実施する代わりに、工程（ｂ）よりも先に工程（ｃ）を実施することにより、半導体基板のゲート電極両側の領域に、非金属元素が導入された不純物領域を形成してもよい。
【００３８】
このようにすることによっても、本発明の半導体装置の製造方法の効果が実現できる。
【００３９】
また、本発明の半導体装置の製造方法において、工程（ｃ）は、半導体基板及びゲート電極を被覆し且つ非金属元素を含む絶縁膜を形成する工程（ｆ１）と、絶縁膜をエッチングし、不純物領域上にのみ絶縁膜を所定の厚さ残す工程（ｆ２）と、所定の厚さ残した絶縁膜をスパッタリングし、所定の厚さ残した絶縁膜を構成する非金属元素をゲート電極両側の領域に導入する工程（ｆ３）とを含むことが好ましい。
【００４０】
このようにすると、ゲート電極両側の領域に、半導体基板を構成する元素以外の非金属元素が導入された不純物領域を形成することができる。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
【００４１】
また、工程（ｆ１）で形成する絶縁膜は、ＣＶＤ法により形成されたシリコン酸化膜からなり、該シリコン酸化膜は、圧力が１３．３ｋＰａ以下及び温度が３００℃以上で且つ４５０℃以下の条件で形成されると共に、膜厚が３０ｎｍ以上であることが好ましい。これと共に、膜厚は一般に６０ｎｍ以下とする。
【００４２】
このようにすると、ゲート電極上に形成されるシリコン酸化膜の膜厚を、ゲート電極両側の領域に形成されるシリコン酸化膜厚の約８０％の膜厚にすることができる。このことから、シリコン酸化膜に対してエッチング量の制御されたエッチングを行なうと、ゲート電極上には絶縁膜を残さず、ゲート電極両側の領域のみに絶縁膜を残すことが確実にできる。このようにしてゲート電極両側の領域に残された絶縁膜をスパッタリングすると、ゲート電極両側の領域のみに対して非金属元素が導入できる。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
【００４３】
また、工程（ｆ１）で形成する絶縁膜は、有機塗布膜からなることも好ましい。
【００４４】
このようにすると、ゲート電極上に形成される有機塗布膜の膜厚をゲート電極両側の領域上に形成される有機塗布膜の膜厚に比べて薄くすることができる。このことから、有機塗布膜に対してエッチング量の制御されたエッチングを行なうと、ゲート電極上には絶縁膜を残さず、ゲート電極両側の領域のみに絶縁膜を残すことが確実にできる。その結果、本発明の半導体装置の製造方法が確実に実現できる。
【００４５】
また、半導体基板上に前記有機塗布膜を形成した後、４００℃以上で且つ８００℃以下の温度で熱処理を行なうことが好ましい。
【００４６】
有機塗布膜の場合、エッチングレートがシリコン酸化膜などに比べて早い。このため、予め熱処理を施しておくことによってエッチングレートを調整することが好ましいのである。
【００４７】
また、工程（ｆ２）において、所定の厚さは２ｎｍ以上で且つ５ｎｍ以下であることが好ましい。
【００４８】
このようにすると、ゲート電極両側の領域のみに絶縁膜を残し、ゲート電極上には絶縁膜を残さないようにすることが確実にできる。ゲート電極両側の領域に残された絶縁膜をスパッタリングすると、ゲート電極両側の領域に対してのみ非金属元素が導入できるから、本発明の半導体装置の製造方法の効果が確実に実現できる。
【００４９】
また、工程（ｆ２）において、絶縁膜のエッチングは体積濃度が５％以下の希フッ酸溶液で行なうことが好ましい。希フッ酸溶液は、体積濃度で０．００１％以上の濃度であれば絶縁膜のエッチングに使用できる。
【００５０】
このようにすると、絶縁膜だけをエッチングすることができ、ゲート電極等が絶縁膜と同時にエッチングされてしまうのを防止できる。
【００５１】
また、本発明の半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程を更に備え、工程（ａ）は、ゲート絶縁膜上にゲート電極となるポリシリコン膜を形成する工程（ｇ１）と、ポリシリコン膜上にハードマスクとなる堆積膜を形成する工程（ｇ２）と、堆積膜及びポリシリコン膜をエッチングしてゲート電極を形成し且つゲート電極上に堆積膜よりなるハードマスクを残す工程（ｇ３）とを含み、工程（ｃ）は、ハードマスクを用いて非金属元素を不純物領域にイオン注入する工程（ｈ１）と、工程（ｈ１）の後に、ハードマスクを除去する工程（ｈ２）とを含むことが好ましい。
【００５２】
このようにすると、ゲート電極を形成する際にハードマスクとなる堆積層を形成することができると共に、該堆積膜をマスクとしたイオン注入によって、基板を構成する元素以外の非金属元素を導入した不純物領域を形成できる。このことから、本発明の半導体装置の製造方法が実現できる。
【００５３】
また、工程（ｇ２）で形成する堆積膜は、シリコン酸化膜、ＴＥＯＳ膜、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。
【００５４】
これらのいずれかの膜を用いると、イオン注入の際にマスクとして確実に利用できる。
【００５５】
また、工程（ｈ１）において、イオン注入は、非金属元素が堆積膜を突き抜けないような加速エネルギーの条件で行なうことが望ましい。
【００５６】
このようにすると、半導体基板のゲート電極両側の領域に非金属元素を注入できると共に、ゲート電極には非金属元素が注入されないようにすることができる。
【００５７】
また、本発明の半導体装置の製造方法において、非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも１つ以上の元素であることが好ましい。
【００５８】
このようにすると、金属膜形成後の熱処理によって半導体金属化合物を形成する反応が確実に抑制される。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
【００５９】
また、本発明の半導体装置の製造方法において、非金属元素が不純物領域に対して１×１０19atoms／cm2以上で且つ５×１０20atoms／cm2以下の濃度となるように導入されることが望ましい。このような濃度とすると、金属膜形成後の熱処理によって半導体金属化合物を形成する反応が、不純物領域上において適切に抑制される。その結果、ゲート電極上の半導体金属化合物層の膜厚を不純物領域上の半導体金属化合物層の膜厚よりも厚くすることができ、本発明の半導体装置の製造方法の効果が確実に実現できる。
【００６０】
ここで、含有量が１×１０19atoms／cm3以下であると、半導体金属化合物層の生成が充分抑制されず、膜厚が望ましい厚さよりも厚くなる。これと共に、含有量が５×１０20atoms／cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
【発明の効果】
【００６１】
本発明によると、ゲート電極上に形成される半導体金属化合物層の膜厚を、不純物領域（例えばソース領域及びドレイン領域）上に形成される半導体金属化合物層の膜厚より厚くすることができる。このため、ゲート電極上の半導体金属化合物層の凝集による断線に起因するゲート抵抗バラツキの抑制ができる。また、不純物領域上の半導体金属化合物層の膜厚が薄くなっていることから、スパイク欠陥の発生を抑制し、不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制ができる。このように、ゲート抵抗バラツキの抑制と接合リーク電流バラツキの抑制が両立できる。この結果、半導体装置の品質及び歩留りが向上できる。
【発明を実施するための最良の形態】
【００６２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６３】
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【００６４】
図１のように、例えばシリコンからなる半導体基板１０１上に素子分離１０２が形成され、それによって半導体基板１０１は複数の領域に区画されている。区画された複数の領域は、シリサイド形成領域Ｓと非シリサイド形成領域Ｎとを含む。シリサイド形成領域Ｓの半導体基板１０１に不純物イオンが導入されることによって第１のウェル１０３ａが形成されていると共に、非シリサイド形成領域Ｎの半導体基板１０１には不純物イオンが導入されることによって第２のウェル１０３ｂが形成されている。尚、図１においても、Ｐウェル及びＮウェルのいずれか一方のウェルのみを示している。
【００６５】
シリサイド形成領域Ｓの第１のウェル１０３ａ上に、ゲート絶縁膜１０４を介して、第１のゲート電極１０７ａが形成されている。第１のゲート電極１０７ａの上には、第１のシリサイド層１０６が形成されている。
【００６６】
また、非シリサイド形成領域Ｎの第２のウェル１０３ｂ上に、ゲート絶縁膜１０４を介して第２のゲート電極１０７ｂが形成されている。
【００６７】
第１のウェル１０３ａ表面の第１のゲート電極１０７ａ両側の領域及び第２のウェル１０３ｂ表面の第２のゲート電極１０７ｂ両側の領域には、不純物イオンが導入されることによって、エクステンション領域１０８が形成されている。ここで、不純物イオンとして、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）、ＮＭＯＳ形成領域においては例えば砒素（Ａｓ）が注入されている。
【００６８】
また、ゲート絶縁膜１０４、第１のシリサイド層１０６、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂのそれぞれ側面とエクステンション領域１０８の表面とには、第１のＴＥＯＳ膜１０９が形成されている。更に、該第１のＴＥＯＳ膜１０９を覆うようにシリコン窒化膜１１０が形成されている。第１のＴＥＯＳ膜１０９及びシリコン窒化膜１１０によって、サイドウォール１１１が構成されている。
【００６９】
第１のウェル１０３ａ及び第２のウェル１０３ｂにおけるエクステンション領域１０８の外側の領域に、不純物イオンが導入されることによって、不純物領域としてソース領域及びドレイン領域１１２が形成されている。ここで、不純物イオンとして、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）が導入されていると共に、ＮＭＯＳ形成領域においては例えば砒素（Ａｓ）が導入されているか又は砒素（Ａｓ）及びリン（Ｐ）が導入されている。
【００７０】
また、非シリサイド形成領域Ｎにおいて、第２のゲート電極１０７ｂ、サイドウォール１１１及びソース領域及びドレイン領域（以下、ソース・ドレイン領域と記す）１１２を覆うようにシリコン酸化膜１１３が形成されている。
【００７１】
また、シリサイド形成領域Ｓにおけるソース・ドレイン領域１１２上に、第２のシリサイド層１１４が形成されている。該第２のシリサイド層１１４には、半導体基板１０１を構成する元素以外の非金属元素として酸素原子１１７が導入されている。これに対し、前記第１のシリサイド層１０６には酸素原子１１７は導入されていない。
【００７２】
次に、第１の実施形態に係る半導体装置の製造方法について、図を参照して説明する。図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）並びに図４は、本実施形態の半導体装置の製造方法の各工程を模式的に示す断面図である。
【００７３】
まず、図２（ａ）に示すように、半導体基板１０１上に素子分離１０２を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Ｓと非シリサイド形成領域Ｎとを含む。次に、公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Ｓの半導体基板１０１中に第１のウェル１０３ａを形成すると共に、非シリサイド形成領域Ｎの半導体基板１０１中に第２のウェル１０３ｂを形成する。尚、ここでもＰウェル及びＮウェルのいずれか一方のウェルだけを示している。
【００７４】
次に、半導体基板１０１上に熱酸化法によってゲート酸化膜１０４を形成し、さらにゲート酸化膜１０４上にノンドープのポリシリコン膜１０５を堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、ＰＭＯＳ形成領域のポリシリコン膜１０５には例えばボロン（Ｂ）を、ＮＭＯＳ形成領域のポリシリコン膜１０５には例えばリン（Ｐ）を導入する。
【００７５】
更に、ポリシリコン膜１０５上に第１のＴＥＯＳ膜１１５を堆積する。
【００７６】
次に、図２（ｂ）に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜１０４、ポリシリコン膜１０５及び第１のＴＥＯＳ膜１１５をパターン化する。これによって、シリサイド形成領域Ｓの半導体基板１０１上にゲート絶縁膜１０４を介してポリシリコン膜１０５よりなる第１のゲート電極１０７ａを形成すると共に、非シリサイド形成領域Ｎの半導体基板１０１上に絶縁膜１０４を介してポリシリコン膜１０５よりなる第２のゲート電極１０７ｂを形成する。
【００７７】
続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第１のウェル１０３ａの第１のゲート電極１０７ａ両側の領域及び第２のウェル１０３ｂの第２のゲート電極１０７ｂ両側の領域にエクステンション領域１０８を形成する。これは、パターン化された第１のＴＥＯＳ膜１１５をマスクとしたイオン注入によって行なう。ここで、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）、ＮＭＯＳ形成領域においては例えばリン（Ｐ）を注入する。
【００７８】
次に、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂが形成された半導体基板１０１上に、第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０を順に堆積した後、第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０に対して異方性エッチングによりエッチバックを行なう。これにより、図３（ａ）に示すように、ゲート電極１０７の側面に第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０よりなるサイドウォール１１１を形成する。尚、本実施形態では第１のＴＥＯＳ膜１１５はこの工程で除去される。
【００７９】
続いて、公知のフォトリソグラフィ技術及び注入技術によって、半導体基板１０１におけるエクステンション領域１０８の外側に、高濃度のソース・ドレイン領域１１２を形成する。これは、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂ並びにサイドウォール１１１をマスクとして利用し、エクステンション領域１０８が形成された第１のウェル１０３ａ及び第２のウェル１０３ｂに不純物を注入することによって行なう。ここで、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）を注入すると共に、ＮＭＯＳ形成領域においては例えば砒素（Ａｓ）を注入するか又は砒素（Ａｓ）及びリン（Ｐ）を注入する。
【００８０】
次に、図３（ｂ）に示すように、シリコン基板１０１上に、絶縁膜として、ＣＶＤ法によってシリコン酸化膜１１３を堆積する。このとき、成膜条件を調節することにより、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂ上における膜厚をソース・ドレイン領域１１２上における膜厚の約８０％とすることができる。本実施例では、設定温度を約４００℃、設定圧力を約２．７ｋＰａとして、ソース・ドレイン領域１１２上の膜厚が約５０ｎｍとなるように成膜を行っている。このため、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂ上のシリコン酸化膜１１３の膜厚は、ソース・ドレイン領域１１２上のシリコン酸化膜１１３の膜厚である約５０ｎｍの約８０％、つまり約４０ｎｍの膜厚となっている。
【００８１】
この後、シリサイド形成領域Ｓに開口を有し且つ非シリサイド形成領域Ｎを覆うレジストパターン１１６を形成する。続いて、レジストパターン１１６をマスクとしてフッ酸溶液を用いたウェットエッチングを行なう。
【００８２】
ここで、シリサイド形成領域Ｓにおけるソース・ドレイン領域１１２上のシリコン酸化膜１１３が、２〜５ｎｍの膜厚だけ残るようにエッチング量を調節する。つまり、シリサイド形成領域Ｓにおいてシリコン酸化膜１１３を例えば４５〜４８ｎｍエッチングする。このようにすると、ソース・ドレイン領域１１２上ではシリコン酸化膜１１３はエッチング前には約５０ｎｍの膜厚を有していたため、エッチング後に２〜５ｎｍの膜厚を持つシリコン酸化膜１１３が残る。これに対し、ゲート電極１０７上ではシリコン酸化膜１１３の膜厚はエッチング前には約４０ｎｍであるため、このウェットエッチング処理によってゲート電極１０７上からはシリコン酸化膜１１３は完全に除去される。これらの結果、シリサイド形成領域Ｓのソース・ドレイン領域１１２上にのみシリコン酸化膜１１３が残ることになる。
【００８３】
但し、前記のシリコン酸化膜１１３のエッチング前の膜厚及びエッチング量については、望ましい値ではあるが、必須事項ではない。ウェットエッチング処理によって、ゲート電極１０７上のシリコン酸化膜１１３が完全に除去されると共にソース・ドレイン領域１１２上においてはシリコン酸化膜１１３が残されるような膜厚及びエッチング量に設定されていればよい。
【００８４】
この後、図４（ａ）に示すように、硫酸過水液及びアンモニア過水液による洗浄処理により、レジストパターン１１６を除去する。この際、レジスト除去工程に一般的に使用されるプラズマアッシング法を用いると、第１のゲート電極１０７ａが酸化されてしまうので、本発明においてはプラズマアッシング法を使用しないことが重要である。
【００８５】
次に、シリコン酸化膜１１３を削らないように（例えば、硫酸過水液を用いて）半導体基板１０１表面の洗浄処理を行った後、例えばＡｒイオン線を照射してソース・ドレイン領域１１２上のシリコン酸化膜１１３に対するスパッタリングを行なう。これにより、シリサイド形成領域Ｓのソース・ドレイン領域１１２の表面にのみ、シリコン酸化膜１１３を構成する酸素原子の一部を酸素原子１１７として導入することができる。
【００８６】
ここで、ソース・ドレイン領域１１２における酸素原子１１７の含有量が、１×１０19atoms／cm3以上で且つ５×１０20atoms／cm3以下となるように酸素原子を導入することが好ましい。このような濃度で含有させると、シリサイド層の形成が適切に抑制され、ソース・ドレイン領域上に望ましい膜厚のシリサイド層を形成できる。
【００８７】
この後、シリサイド形成領域Ｓのシリコン酸化膜１１３を除去する。あるいは、酸素原子をソース・ドレイン領域１１２に導入する工程の後にシリサイド形成領域Ｓのシリコン酸化膜１１３を除去するのに代えて、Ａｒイオン線を照射する条件（エネルギー量等）を制御することによって、酸素原子をソース・ドレイン領域１１２に導入するのと同時にシリサイド形成領域Ｓのシリコン酸化膜１１３を除去することもできる。
【００８８】
このようにして、第１のウェル１０３ａ表面における、第１のゲート電極１０７ａ及びサイドウォール１１１の外側の領域に、酸素原子１１７の導入されたソース・ドレイン領域１１２が形成される。
【００８９】
続いて、図４（ｂ）に示すように、第１のゲート電極１０７ａ、サイドウォール１１１、ソース・ドレイン領域１１２、シリコン酸化膜１１３等のパターンを覆うようにコバルト金属膜１１８を堆積する。続いてＲＴＡ（Rapid Thermal Anneal）を用い、窒素雰囲気中で処理温度４００℃以上で且つ７００℃以下及び処理時間６０ｓ程度の条件で第１の熱処理を行なう。その後、シリコンと未反応の部分のコバルト金属膜１１８を塩酸過水溶液などを用いて除去した後、処理温度６００℃以上で且つ８００℃以下及び処理時間３０ｓ程度の条件で第２の熱処理を行なう。以上のようにして、シリサイド層を形成する。具体的には、シリサイド形成領域Ｓの第１のゲート電極１０７ａ上に第１のシリサイド層１０６を形成すると共に、シリサイド形成領域Ｓのソース・ドレイン領域１１２上に第２のシリサイド層１１４を形成する。但し、前記第１の熱処理及び第２の熱処理の条件は適宜選べば良く、前記に限定するものではない。このようにして、図１に示した第１の実施形態に係る半導体装置の構造が形成される。
【００９０】
このようなシリサイド層形成の際、シリサイド形成領域Ｓのソース・ドレイン領域１１２には酸素原子が導入されているため、ソース・ドレイン領域１１２上ではシリサイドの生成反応が抑制される。これに対し、第１のゲート電極１０７ａ上には酸素原子は導入されていないため、第１のゲート電極１０７ａ上ではシリサイドの生成が抑制されることはない。この結果、シリサイド形成領域Ｓのソース・ドレイン領域１１２上の第２のシリサイド層１１４に比べ、第１のゲート電極１０７ａ上に形成される第２のシリサイド層１０６は膜厚が厚くなる。
【００９１】
以上に説明したように、第１の実施形態によると、第１のシリサイド層１０６が厚くなっていることから、金属膜堆積後の熱処理工程で起こるシリサイドの凝集を抑止し、凝集が原因の断線を防ぐことができる。このため、断線に起因するゲート抵抗バラツキの抑制ができる。これと同時に、第２のシリサイド層１１４が薄くなっていることから、シリサイド層１１４に掛かるストレスを緩和してスパイク欠陥を防ぐことが可能になっている。このため、ソース・ドレイン領域１１２から第１のウェル１０３ａへ流れる接合リーク電流を減少させ、リーク電流バラツキを抑制することができる。このように、ゲート抵抗バラツキの抑制とリーク電流バラツキの抑制が両立できるため、半導体装置の品質と製造の際の歩留りとの向上が実現できる。
【００９２】
尚、本実施形態では不純物領域としてソース・ドレイン領域１１２を形成したが、他に、例えば、バイポーラＩＣ（Integrated Circuit）のコレクタ電極等を形成する際にも利用できる。
【００９３】
また、本実施形態では半導体金属化合物としてシリサイドを形成したが、これに特にこれに限るものではなく、他の半導体金属化合物を利用することもできる。
【００９４】
また、半導体基板の材料としては、シリコン以外にシリコンゲルマニウムなどが利用できる。
【００９５】
また、本実施形態ではシリサイド形成のための金属としてコバルトを使用したが、コバルト以外の金属、例えばチタン又はニッケルなどを使用しても良い。
【００９６】
また、本実施形態では、絶縁膜として形成したシリコン酸化膜１１３をスパッタリングし、不純物領域に酸素を導入した。しかし、不純物領域に導入する非金属元素としては、酸素を使用する他に、酸素、窒素、炭素及び弗素のうちの少なくとも１つ以上の元素であっても良く、特に限定されない。
【００９７】
また、本実施形態では、絶縁膜として、ＣＶＤ法を用いてシリコン酸化膜１１３を堆積している。しかし、使用する絶縁膜としてはシリコン酸化膜に限るものではなく、例えばＴＥＯＳ膜を形成しても良い。あるいは、有機塗布膜（比誘電率が４以下であるようなＬｏｗ−Ｋ材料等）であっても構わない。有機塗布膜の場合は、エッチングレートが早いため、膜堆積後に例えば処理温度４００℃以上で且つ８００℃以下の熱処理を行なうことが好ましい。これによって、エッチングレートを調節する。また、非シリサイド形成領域の酸化膜が各洗浄工程やＡｒイオン照射時に無くならないように、３０ｎｍ以上の膜厚で形成することが好ましい。これと共に、膜厚は一般に６０ｎｍ以下とする。
【００９８】
また、シリコン酸化膜１１３をエッチングする際、フッ酸濃度が高いとポリシリコン膜１０５をエッチングしてしまう恐れがある。そのため、エッチング溶液としてはフッ酸濃度５％以下の希フッ酸溶液を用いることが好ましい。希フッ酸溶液は、体積濃度で０．００１％以上の濃度であれば絶縁膜のエッチングに使用できる。
【００９９】
また、ＣＺ（Czochralski）法によって製造されるシリコン基板中の非金属元素のバックグランド濃度は、例えば、酸素では１×１０18atoms／cm3 以上で且つ２×１０18atoms／cm3 以下、炭素では３×１０15atoms／cm3 以下、窒素では５×１０15atoms／cm3 以下である。これに対し、半導体基板１０１を構成する元素以外の非金属元素は、１×１０19atoms／cm2 以上で且つ５×１０20atoms／cm2 以下の含有量となるように不純物領域に導入されるのがよい。このような濃度で導入すると、本発明の効果が確実に得られる。
【０１００】
ここで、含有量が１×１０19atoms／cm3以下であると、半導体金属化合物層の生成が十分抑制されず、膜厚が望ましい厚さよりも厚くなる。また、含有量が５×１０20atoms／cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
【０１０１】
また、本実施形態では、ソース・ドレイン領域１１２を形成した後に、スパッタリングによって酸素原子１１７をシリサイド形成領域Ｓにおけるソース・ドレイン領域１１２に導入することで、酸素原子１１７の導入されたソース・ドレイン領域１１２を形成した。しかし、半導体基板１０１におけるソース・ドレイン領域１１２を形成する領域に、先に酸素原子１１７を導入し、その後ソース・ドレイン領域１１２を形成することで酸素原子１１７の導入されたソース・ドレイン領域１１２を形成してもよい。
【０１０２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１０３】
図５は、本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【０１０４】
図５に示した第２の実施形態に係る半導体装置は、後述する点を除き、図１に示した第１の実施形態に係る半導体装置と同一の構造を有している。このため、第２の実施形態に係る半導体装置の構造において第１の実施形態に係る半導体装置と同一である部材については、図５において図１と同一の符号を付すことで詳細な説明は省略する。
【０１０５】
第２の実施形態に係る半導体装置の構造が第１の実施形態に係る半導体装置の構造と異なるのは、次の点である。
【０１０６】
図１に示した第１の実施形態に係る半導体装置では、シリサイド形成領域Ｓにおける第１のシリサイド層１０６及び非シリサイド形成領域Ｎにおける第２のゲート電極１０７ｂは、それぞれサイドウォール１１１と同一の高さに形成されている。これに対し、図５に示した第２の実施形態に係る半導体装置では、シリサイド形成領域Ｓにおける第１のシリサイド層１０６及び非シリサイド形成領域Ｎにおける第２のゲート電極１０７ｂは、どちらもサイドウォール１１１に対して凹んだ構造として形成されている。この点において、第２の実施形態に係る半導体装置の構造は第１の実施形態に係る半導体装置の構造と異なる。
【０１０７】
次に、第２の実施形態に係る半導体装置の製造方法について、図を参照して説明する。
【０１０８】
図２（ａ）及び（ｂ）、図６（ａ）及び（ｂ）並びに図７（ａ）及び（ｂ）は、本実施形態の半導体装置の製造方法の各工程を模式的に示す断面図である。
【０１０９】
まず、図２（ａ）に示すように、半導体基板１０１上に素子分離１０２を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Ｓと非シリサイド形成領域Ｎとを含む。次に、公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Ｓの半導体基板１０１中に第１のウェル１０３ａを形成すると共に、非シリサイド形成領域Ｎの半導体基板１０１中に第２のウェル１０３ｂを形成する。尚、ここでもＰウェル及びＮウェルのいずれか一方のウェルだけを示している。
【０１１０】
次に、半導体基板１０１上に熱酸化法によってゲート酸化膜１０４を２ｎｍ程度の膜厚となるように形成し、さらにゲート酸化膜１０４上にノンドープのポリシリコン膜１０５を２００ｎｍ程度の膜厚となるように堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、ＰＭＯＳ形成領域のポリシリコン膜１０５には例えばボロン（Ｂ）を、ＮＭＯＳ形成領域のポリシリコン膜１０５には例えばリン（Ｐ）を導入する。
【０１１１】
更に、ポリシリコン膜１０５上に第１のＴＥＯＳ膜１１５を１２５ｎｍ程度の膜厚となるように堆積する。
【０１１２】
次に、図２（ｂ）に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜１０４、ポリシリコン膜１０５及び第１のＴＥＯＳ膜１１５をパターン化する。これによって、シリサイド形成領域Ｓの半導体基板１０１上にポリシリコン膜１０５よりなる第１のゲート電極１０７ａを形成すると共に、非シリサイド形成領域Ｎの半導体基板１０１上にポリシリコン膜１０５よりなる第２のゲート電極１０７ｂを形成する。
【０１１３】
続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第１のウェル１０３ａの第１のゲート電極１０７ａ両側の領域及び第２のウェル１０３ｂの第２のゲート電極１０７ｂ両側の領域にエクステンション領域１０８を形成する。これは、パターン化された第１のＴＥＯＳ膜１１５をマスクとしたイオン注入によって行なう。ここで、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）、ＮＭＯＳ形成領域においては例えばリン（Ｐ）を注入する。
【０１１４】
次に、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂが形成された半導体基板１０１上に、第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０を順に堆積した後、第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０に対して異方性エッチングによりエッチバックを行なう。これにより、図６（ａ）に示すように、ゲート電極１０７の側面に第２のＴＥＯＳ膜１０９及びシリコン窒化膜１１０よりなるサイドウォール１１１を形成する。この際、エッチングのオーバーエッチ量を調整することで、ゲート電極１０７の上に、第１のＴＥＯＳ膜１１５を１０ｎｍ程度の膜厚となるように残すことができる。
【０１１５】
次に、イオン注入法によりドーズ量５×１０14ｃｍ-2及び加速エネルギー２ｋｅＶの条件で酸素原子１１７をシリサイド形成領域Ｓの第１のウェル１０３ａ及び非シリサイド形成領域Ｎの第２のウェルｂに注入する。このとき、ゲート電極１０７上には１０ｎｍ程度の膜厚を有する第１のＴＥＯＳ膜１１５が残されているため、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂには酸素原子は導入されず、第１のウェル１０３ａ及び第２のウェル１０３ｂの表面にのみ酸素原子が導入される。
【０１１６】
但し、第１のＴＥＯＳ膜１１５の膜厚が１０ｎｍであることは必須事項ではなく、酸素注入の際に第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂ上に注入マスクとして使用できる膜厚を有する第１のＴＥＯＳ膜１１５が残っていればよい。
【０１１７】
また、イオンの注入条件は、ポリシリコン膜１０５上の注入マスクを突き抜けないように加速エネルギー・ドーズ量を決定すればよく、前記したドーズ量５×１０14ｃｍ-2及び加速エネルギー２ｋｅＶの条件に限るものではない。
【０１１８】
また、イオン注入の結果、第１のウェル１０３ａ及び第２のウェル１０３ｂおける酸素原子の含有量が、１×１０19atoms／cm3以上で且つ５×１０20atoms／cm3以下となっていることが好ましい。このような濃度で含有させると、後述するシリサイド層の形成反応が適切に抑制され、後の工程で形成するソース・ドレイン１１２領域上に望ましい膜厚のシリサイド層を形成できる。
【０１１９】
次に、図６（ｂ）に示すように、第１のＴＥＯＳ膜１１５をエッチングによって除いた後、公知のフォトリソグラフィ技術及び注入技術によって、エクステンション領域１０８の外側に、高濃度のソース・ドレイン領域１１２を形成する。これは、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂ並びにサイドウォール１１１をマスクとして利用し、エクステンション領域１０８が形成された第１のウェル１０３ａ及び第２のウェル１０３ｂに不純物を注入することによって行なう。ここで、ＰＭＯＳ形成領域においては例えばボロン（Ｂ）を注入し、ＮＭＯＳ形成領域においては例えば砒素（Ａｓ）を注入するか又は砒素（Ａｓ）及びリン（Ｐ）を注入する。
【０１２０】
このようにしてソース・ドレイン領域１１２を形成すると、先の工程で第１のウェル１０３ａ及び第２のウェル１０３ｂの表面には酸素原子が導入されているから、第１のウェル１０３ａ及び第２のウェル１０３ｂ表面における、第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及びサイドウォール１１１の外側の領域に、酸素原子１１７の導入されたソース・ドレイン領域１１２が形成される。
【０１２１】
次に、図７（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜１１３を堆積し、その上に、シリサイド形成領域Ｓに開口を有し且つ非シリサイド形成領域Ｎを覆うレジストパターン１１６を形成する。続いて、レジストパターン１１６をマスクとしてフッ酸溶液を用いたウェットエッチングを行ない、シリサイド形成領域Ｓのシリコン酸化膜１１３を除去する。
【０１２２】
この後、硫酸過水液及びアンモニア過水液による洗浄処理により、レジストパターン１１６を除去する。この際、レジスト除去工程に一般的に使用されるプラズマアッシング法を用いると、第１のゲート電極１０７ａが酸化されてしまうので、本発明においてはプラズマアッシング法を使用しないことが重要である。
【０１２３】
その後、シリコン基板１０１上を硫酸過水液によって洗浄した後、図７（ｂ）に示したように、第１のゲート電極１０７ａ、サイドウォール１１１、ソース・ドレイン領域１１２、シリコン酸化膜１１３等のパターンを覆うようにコバルト金属膜１１８を堆積する。続いてＲＴＡを用い、窒素雰囲気中で処理温度４００℃以上で且つ７００℃以下及び処理時間６０ｓ程度の条件で第１の熱処理を行なう。その後、シリコンと未反応部分のコバルト金属膜１１８を塩酸過水溶液などを用いて除去した後、処理温度６００℃以上で且つ８００℃以下及び処理時間３０ｓ程度の条件で第２の熱処理を行なうことにより、シリサイド層を形成する。具体的には、シリサイド形成領域Ｓの第１のゲート電極１０７ａ上に第１のシリサイド層１０６を形成すると共に、シリサイド形成領域Ｓのソース・ドレイン領域１１２上に第２のシリサイド層１１４を形成する。但し、前記第１の熱処理及び第２の熱処理の条件は適宜選べば良く、前記に限定するものではない。このようにして、図５に示した第１の実施形態に係る半導体装置の構造が形成される。
【０１２４】
この際、シリサイド形成領域Ｓのソース・ドレイン領域１１２には酸素原子が導入されているため、ソース・ドレイン領域１１２上ではシリサイドの生成反応が抑制される。これに対し、第１のゲート電極１０７ａ上には酸素原子は導入されていないため、第１のゲート電極１０７ａ上ではシリサイドの生成が抑制されることはない。この結果、シリサイド形成領域Ｓのソース・ドレイン領域１１２上の第２のシリサイド層１１４に比べ、第１のゲート電極１０７ａ上に形成される第２のシリサイド層１０６は膜厚が厚くなる。
【０１２５】
以上に説明したように、第２の実施形態によると、第１のシリサイド層１０６が厚くなっていることから、金属膜堆積後の熱処理工程で起こるシリサイドの凝集を抑止し、凝集が原因の断線を防ぐことができる。このため、断線に起因するゲート抵抗バラツキの抑制ができる。これと同時に、第２のシリサイド層１１４が薄くなっていることから、シリサイド層１１４に掛かるストレスを緩和してスパイク欠陥を防ぐことが可能になっている。このため、ソース・ドレイン領域１１２から第１のウェル１０３ａへ流れる接合リーク電流を減少させ、リーク電流バラツキを抑制することができる。このように、ゲート抵抗バラツキの抑制とリーク電流バラツキの抑制が両立できるため、半導体装置の品質と製造の際の歩留りとの向上が実現できる。
【０１２６】
尚、本実施形態では不純物領域としてソース・ドレイン領域１１２を形成したが、他に、他に、例えば、バイポーラＩＣのコレクタ電極等を形成する際にも利用できる。
【０１２７】
また、本実施形態では半導体金属化合物としてシリサイドを形成したが、これに特にこれに限るものではなく、他の半導体金属化合物を利用することもできる。
【０１２８】
また、半導体基板の材料としては、シリコン以外にシリコンゲルマニウムなどが利用できる。
【０１２９】
また、本実施形態ではシリサイド形成のための金属としてコバルトを使用したが、コバルト以外の金属、例えばチタン又はニッケルなどを使用しても良い。
【０１３０】
尚、第２の実施形態においては、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂを形成するポリシリコン膜１０５の上には、第１のＴＥＯＳ膜１１５を形成した。しかし、ＴＥＯＳ膜に代えて、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを用いても良い。
【０１３１】
また、第２の実施形態においては、第１のウェル１０３ａ及び第２のウェル１０３ｂ表面における第１のゲート電極１０７ａ、第２のゲート電極１０７ｂ及びサイドウォール１１１の外側の領域に対し、酸素を注入した後にソース・ドレイン領域１１２を形成することで、酸素原子の導入されたソース・ドレイン領域を形成した。しかし、この順序を入れ替え、ソース・ドレイン領域１１２を形成した後に酸素を注入することで、酸素原子の導入されたソース・ドレイン領域を形成してもよい。
【０１３２】
また、注入する元素としては、第２の実施形態では酸素のみを使用した。しかし、これにに代えて窒素、炭素及び弗素のうちの少なくとも１つ以上を使用しても良く、特に限定するものではない。
【産業上の利用可能性】
【０１３３】
本発明にかかる半導体装置及びその製造方法によると、ゲート抵抗バラツキの抑制と接合リーク電流バラツキの抑制が両立でき、ＭＯＳ型トランジスタを含む半導体装置等において、品質及び歩留りの向上に利用できる。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態及び第２の実施形態に係る半導体装置の製造工程のうち、エクステンション領域の形成までを示した断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうち、ソース・ドレイン領域に酸素原子を導入する工程までを示した断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうち、コバルト金属膜形成までを示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうち、ソース・ドレイン領域の形成までを示した断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうち、コバルト金属膜形成までを示した断面図である。
【図８】（ａ）〜（ｃ）は、シリサイド形成領域と非シリサイド形成領域を有する従来の半導体装置の製造工程のうち、ソース・ドレイン領域の形成までを示した断面図である。
【図９】（ａ）及び（ｂ）は、シリサイド形成領域と非シリサイド形成領域を有する従来の半導体装置の製造工程のうち、シリサイド層の形成までを示した図である。
【符号の説明】
【０１３５】
１０１    半導体基板
１０２    素子分離
１０３ａ  第１のウェル
１０３ｂ  第２のウェル
１０４    ゲート酸化膜
１０５    ポリシリコン膜
１０６    第１のシリサイド層
１０７ａ  第１のゲート電極
１０７ｂ  第２のゲート電極
１０８    エクステンション領域
１０９    第２のＴＥＯＳ膜
１１０    シリコン窒化膜
１１１    サイドウォール
１１２    ソース・ドレイン領域
１１３    シリコン酸化膜
１１４    第２のシリサイド層
１１５    第１のＴＥＯＳ膜
１１６    レジストパターン
１１７    酸素原子
１１８    コバルト金属膜
Ｓ        シリサイド形成領域
Ｎ        非シリサイド形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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