(57)【要約】【課題】簡易な構成でフィルタ性能の低下を招かずにコンパクトにすること。【解決手段】一連のデジタル信号を所定段数の遅延素子群に順次入力して該デジタル信号をシフトさせ、各ＦＦ１０１〜１０５からの出力に各ＦＦ１０１〜１０５の配置位置に対応したフィルタ係数を乗算し、これらの乗算結果を加算出力して前記デジタル信号をフィルタリングするデジタルフィルタ装置１において、ＦＦ１０１〜１０５の中心位置に配置されたＦＦ１０３を除き連続する２つのＦＦ１０１，１０２からの出力を切替出力するマルチプレクサ３０２と、各ＦＦ１０１，１０２の配置位置に対応した２つのフィルタ係数ｋ１，ｋ２を各マルチプレクサ３０１に対応させて切替出力するマルチプレクサ３０１と、各マルチプレクサ３０１，３０２の出力を乗算する乗算器４０２を備える。【選択図】      図１
2005027145.tif 000002
【特許請求の範囲】
【請求項１】
一連のデジタル信号を所定段数の遅延素子群に順次入力して該デジタル信号をシフトさせ、各遅延素子からの出力に各遅延素子の配置位置に対応した重み係数を乗算し、これらの乗算結果を加算出力して前記デジタル信号をフィルタリングするデジタルフィルタ装置において、
前記遅延素子群の中心位置に配置された遅延素子を除き連続する２つの遅延素子からの出力を前記デジタル信号に同期して切替出力する複数の出力切替手段と、
前記複数の出力切替手段から切替出力される信号の出力元である各遅延素子の配置位置に対応した２つの重み係数を前記切替出力に対応させて切替出力する複数の係数切替手段と、
各出力切替手段からの切替出力に該出力切替手段に対応する前記係数切替手段からの切替出力を乗算する複数の乗算手段と、
各乗算手段からの出力を加算出力する加算手段と、
を備えたことを特徴とするデジタルフィルタ装置。
【請求項２】
前記遅延素子群の中心位置に対して対称位置にある２つの遅延素子からの出力を加算する複数の加算手段を備え、
少なくとも前記連続する２つの遅延素子からの出力を加算する２つの加算手段からの出力を前記連続する２つの遅延素子に対応した出力切替手段に入力することを特徴とする請求項１に記載のデジタルフィルタ装置。
【請求項３】
前記係数切替手段は、２つの遅延素子を直列接続するとともに出力側の遅延素子の出力を入力側の遅延素子に接続し、前記デジタル信号に同期して前記２つの重み係数を交番出力することを特徴とする請求項１または２に記載のデジタルフィルタ装置。
【請求項４】
前記一連のデジタル信号は、直交復調されたＩ成分およびＱ成分のデジタル信号であることを特徴とする請求項１〜３のいずれか一つに記載のデジタルフィルタ装置。
【請求項５】
請求項１〜４のいずれかに記載したデジタルフィルタ装置を備え、デジタル直交変調信号を復調出力することを特徴とする受信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、受信したＩＦ信号をＩ／Ｑベースバンドに復調した信号をローパスフィルタによってフィルタリングするデジタルフィルタ装置に関し、特に、デジタル通信用に好適なデジタルフィルタ装置に関するものである。
【０００２】
【従来の技術】
デジタル通信方式は、高品質伝送、高速性、低誤り率などの特性を有し、デジタル通信技術のハードとソフトの両面の進歩により、その応用分野が急速に拡大している。現在、移動体通信を始めとしてデジタル放送にいたるまでその応用範囲は広い。
【０００３】
ところで、デジタル通信方式としては、高い伝送効率と耐マルチパス特性が得られる直交周波数分割多重伝送（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式が注目されている。そして、受信側では、ＯＦＤＭ方式の特徴を生かすためにデジタルフィルタが重要な要素となっている。
【０００４】
デジタルフィルタには、フィルタの応答時間が有限時間で終わる非巡回型（ＦＩＲ：Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタと、システムの応答時間が無限に続く巡回型（ＩＩＲ：Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタがあることが知られている。ＦＩＲフィルタは、フーリエ級数を利用した設計ができるためフィルタの設計が容易であり、特定の周波数について発散することがなく常に安定なフィルタ性能が得られるなどの利点がある。
【０００５】
また、ＦＩＲフィルタはフィルタ処理を行った後の波形が歪まないという「線形位相特性」をもつという特徴もある。そのため、デジタル通信分野では、ＦＩＲフィルタが多用されている。しかし、ＦＩＲフィルタでは、フィルタの重要な性能の一つである、通過域と阻止域との間の遷移域を狭くする急峻なカットオフを得るために、フィルタ係数を多くする必要がある。フィルタ係数を多くするとは、時間領域で入力するサンプリング数に相当する「次数」を大きくすることであり、具体的には、遅延素子と遅延素子に付随する乗算器を多くして、フィルタ入力する信号のサンプリング数を多くすることである。
【０００６】
ここで、デジタルフィルタの機能について説明する。図９は、受信器１７の概略構成を示すブロック図である。受信器１７では、アンテナ１１から受信したＲＦアナログ信号をチューナ１２がＩＦ信号に変換し、Ａ／Ｄ変換器１３に送出する。Ａ／Ｄ変換器１３はアナログ信号をデジタル信号に変換し、直交復調部１４に送出する。直交復調部１４はＩＦ信号をＩ／Ｑベースバンド信号に直交復調し、Ｉ信号，Ｑ信号をデジタルフィルタ５００に送出する。デジタルフィルタ５００はＩ信号とＱ信号とにそれぞれ対応する低周波数帯域用デジタルフィルタ装置（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）５００ａ，５００ｂとを有し、各デジタルフィルタ装置５００ａ，５００ｂに入力したＩ信号，Ｑ信号をフィルタリングし、希望の周波数帯域の信号を通過させて、高速フーリエ変換器（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）１６にフィルタ出力として出力する。ＦＦＴ１６は、入力したそれぞれの信号をｚ変換して所望の周波数帯域の信号を送出する。
【０００７】
図１０は、Ｉ信号に対応する従来のデジタルフィルタ装置５００ａの概略構成を示すブロック図である。図９において、このデジタルフィルタ装置５００ａは、遅延素子であるフリップフロップ（ＦＦ：Ｆｌｉｐ  Ｆｌｏｐ）５０１ａ〜５０５ａと、乗算器５０１ｂ〜５０５ｂと、加算器５１０とを有している。
【０００８】
デジタルフィルタ装置５００ａは、フィルタ入力した信号を時分割し、各ＦＦ５０１ａ〜５０５ａに信号を保持させる。そして次の信号を入力した時、各ＦＦ５０１ａ〜５０５ａは保持していた信号を各乗算器５０１ｂ〜５０５ｂに送出し、各乗算器５０１ｂ〜５０５ｂは、送出された信号に所定のフィルタ係数ｋ１，ｋ２，ｋ３，ｋ２，ｋ１を乗算し、乗算結果を加算器５１０に送出する。
【０００９】
加算器５１０は、送出された乗算結果を加算し、加算結果をＦＦＴ１６に送出する。ＦＦＴ１６は、送出された加算結果をｚ変換によって、周波数分離し、所望の周波数帯域の信号を取り出すようになっている。
【００１０】
上述の説明では、タップ数を５としたためフィルタ係数と乗算器の数を５個としたが、実用上は、カットオフ性能を向上させるために、タップ数を７０前後にしている。したがって、タップ数が増加すれば、それに伴って遅延素子と遅延素子に付随した乗算器を多く備える必要がある。
【００１１】
特に、乗算器の回路規模は大きいため、フィルタ係数を多くすると、それに伴って乗算器が増加し、デジタルフィルタ装置をコンパクトにできない。そのため、乗算器の削減のための考案がなされている（特許文献１参照）。
【００１２】
【特許文献１】
特開２００１−３３９２７９号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、実用上のデジタルィルタ装置では、乗算器の数が多いため、乗算器を多少削減しても、デジタルフィルタ装置全体をコンパクトにできないという問題点があった。
【００１４】
また、デジタルフィルタ装置をコンパクトにするために、単純に乗算器数を減らし「次数」を小さくすると、カットオフ特性が低下して、低品位のデジタルフィルタ装置になるという問題点があった。
【００１５】
この発明は上記に鑑みてなされたもので、簡易な構成でフィルタ性能の低下を招かずにコンパクトなデジタルフィルタ装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、請求項１にかかるデジタルフィルタ装置は、一連のデジタル信号を所定段数の遅延素子群に順次入力して該デジタル信号をシフトさせ、各遅延素子からの出力に各遅延素子の配置位置に対応した重み係数を乗算し、これらの乗算結果を加算出力して前記デジタル信号をフィルタリングするデジタルフィルタ装置において、前記遅延素子群の中心位置に配置された遅延素子を除き連続する２つの遅延素子からの出力を前記デジタル信号に同期して切替出力する複数の出力切替手段と、前記複数の出力切替手段から切替出力される信号の出力元である各遅延素子の配置位置に対応した２つの重み係数を前記切替出力に対応させて切替出力する複数の係数切替手段と、各出力切替手段からの切替出力に該出力切替手段に対応する前記係数切替手段からの切替出力を乗算する複数の乗算手段と、各乗算手段からの出力を加算出力する加算手段と、を備えたことを特徴とする。
【００１７】
この請求項１の発明によれば、一連の遅延素子が送出するデータを、選択送出するデータ選択送出器を設け、また、選択送出されたデータに乗算するフィルタ係数を選択送出するフィルタ係数選択送出器を設けることにより、加算結果を変えずに乗算回数を削減し、かつ乗算器の数も削減するようにしている。
【００１８】
また、請求項２にかかるデジタルフィルタ装置は、上記の発明において、前記遅延素子群の中心位置に対して対称位置にある２つの遅延素子からの出力を加算する複数の加算手段を備え、少なくとも前記連続する２つの遅延素子からの出力を加算する２つの加算手段からの出力を前記連続する２つの遅延素子に対応した出力切替手段に入力することを特徴とする。
【００１９】
この請求項２の発明によれば、一連の遅延素子群の配列の対称関係にある隣接する２対の遅延素子が送出するデータを加算する加算器を設け、加算した２個のデータを乗算器に選択送出することにより、遅延素子群の対称位置にある乗算器を削減し、加算結果を変えずに乗算回数を削減し、かつ乗算器の数を大幅に削減するようにしている。
【００２０】
また、請求項３にかかるデジタルフィルタ装置は、上記の発明において、前記係数切替手段は、２つの遅延素子を直列接続するとともに出力側の遅延素子の出力を入力側の遅延素子に接続し、前記デジタル信号に同期して前記２つの重み係数を交番出力することを特徴とする。
【００２１】
この請求項３の発明によれば、フリップフロップを直列に接続することにより、フィルタ係数を巡回的に乗算器に送出するようにしている。
【００２２】
また、請求項４にかかるデジタルフィルタ装置は、上記の発明において、前記一連のデジタル信号は、直交復調されたＩ成分およびＱ成分のデジタル信号であることを特徴とする。
【００２３】
この請求項４の発明によれば、デジタルフィルタ装置は、Ｉ信号，Ｑ信号にも適用できるようにしている。
【００２４】
また、請求項５にかかる受信器は、上記の発明において、請求項１〜４のいずれかに記載したデジタルフィルタ装置を備え、デジタル直交変調信号を復調出力することを特徴とする。
【００２５】
この請求項５の発明によれば、受信器は、乗算器の数を削減したデジタルフィルタ装置を備え、直交復調信号を出力するようにしている。
【００２６】
【発明の実施の形態】
以下に、添付図面を参照して、この発明にかかるデジタルフィルタ装置の好適な実施の形態を詳細に説明する。
【００２７】
（実施の形態１）
図１は、この発明の実施の形態１であるデジタルフィルタ装置１の構成を示すブロック図である。このデジタルフィルタ装置１は、出力情報を含まない信号の乗算を省くことによって、乗算器の数を削減するようにしている。
【００２８】
デジタルフィルタ装置１は、ＦＦ１０１〜１０５と、加算器２０１〜２０３と、マルチプレクサ３０１，３０２と、乗算器４０１，４０２とを有している。ＦＦ１０１〜１０５は直列に接続され、ＦＦ１０１，１０５の信号を加算器２０１に、ＦＦ１０２，２０４の信号を加算器２０２に送出している。そして、加算器２０１，２０２は夫々演算結果をマルチプレクサ３０２に送出している。
【００２９】
マルチプレクサ３０１，３０２は、同期信号Ｔ１，Ｔ２を直交復調部１４から入力していて、その同期信号Ｔ１，Ｔ２により、マルチプレクサ３０１はフィルタ係数ｋ１，ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は、加算器２０１，２０２から入力した加算結果を乗算器４０１に選択送出する。乗算器４０１は、マルチプレクサ３０２から入力した信号にマルチプレクサ３０１から入力した係数を乗算し、加算器２０３に乗算結果を送出する。
【００３０】
また、ＦＦ１０３は信号を乗算器４０２に送出し、乗算器４０２は、ＦＦ１０３から入力した信号にフィルタ係数ｋ３を乗算し、加算器２０３に乗算結果を送出する。加算器２０３は、乗算器４０１，４０２から入力した乗算結果を加算し、加算結果をフィルタ出力としてＦＦＴ１６に送出する。
【００３１】
ここで、図２（ａ）は、数値制御発生器（ＮＣＯ：Ｎｕｍｅｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）から出力される信号により直交復調されたＩ信号９とＱ信号１０とを示している。Ｉ信号９とＱ信号１０とは、それぞれ４ビット（（０），（１），（２），（３））周期の信号になっている。また、図２（ｂ）は、Ｉ信号９に注目した場合、直交復調部１４が出力情報を含む信号がフィルタ入力した時刻Ｚ２，Ｚ４に対応した同期信号Ｔ１と、出力情報を含まない時刻Ｚ１，Ｚ２，Ｚ５に対応した同期信号Ｔ２とをフィルタ入力と同時にデジタルフィルタ装置１に送出することができることを示している。
【００３２】
ここで、デジタルフィルタ装置１での信号処理について詳細に説明する。図３（ａ）は、Ａ／Ｄ変換器から出力する信号形態を示している。この時点では、全てのフレームが出力情報を含む信号形態になっている。図３（ｂ）は、直交復調部１４で復調されたＩ信号９，Ｑ信号１０を示しているが、Ｉ信号９，Ｑ信号１０はともに出力情報を含むデータと「０」データとを交番している。しかし、この場合の「０」データは、出力情報を含まないデータを便宜的に現したもので、絶対的な出力値を示すものではない。
【００３３】
図４は、Ｉ信号９がフィルタ入力する場合の時間変化を示す。たとえば、時刻ｔ１〜ｔ４までフィルタ入力としてデータ列「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」，「Ｄ６」，「０」，「−Ｄ８」が順次シフトして入力していることを示している。
【００３４】
図１において、たとえば、時刻ｔ１では、直交復調部１４からデジタルフィルタ装置１に同期信号Ｔ２が送出され、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」を保持送出する。そして、加算器２０１にはデータ「０」，「０」が送出され、加算器２０２には、データ「Ｄ２」，「−Ｄ４」が送出される。
【００３５】
加算器２０１はデータ「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出し、加算器２０２はデータ「Ｄ２」，「−Ｄ４」の加算結果「Ｄ２＋（−Ｄ４）」をマルチプレクサ３０２に送出する。
【００３６】
ここで、同期信号Ｔ２を入力すると、マルチプレクサ３０１はフィルタ係数ｋ２を、また、マルチプレクサ３０２は加算器２０２からの加算結果を乗算器４０１に選択送出するようにしている。また、同期信号Ｔ１を入力すると、マルチプレクサ３０１はフィルタ係数ｋ１を、マルチプレクサ３０２は加算器２０１からの加算結果を乗算器４０１に選択送出するようにしている。
【００３７】
同期信号Ｔ２を入力するため、マルチプレクサ３０１はフィルタ係数ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は加算器２０２からの加算結果「Ｄ２＋（−Ｄ４）」を乗算器４０１に選択送出する。したがって、乗算器４０１はフィルタ係数ｋ２に加算結果「Ｄ２＋（−Ｄ４）」を乗算し、乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」を加算器２０３に送出する。
【００３８】
一方、ＦＦ１０３は、データ「０」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「０」を乗算する。乗算器４０２は、乗算結果「０」を加算器２０３に送出する。
【００３９】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」に乗算器４０２から送出された乗算結果「０」を加算し、加算結果「ｋ２（Ｄ２＋（−Ｄ４））」をフィルタ出力としてＦＦＴ１６に送出する。
【００４０】
つぎに、時刻ｔ２では、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「Ｄ２」，「０」，「−Ｄ４」，「０」，「Ｄ６」を保持送出する。そして、加算器２０１にはデータ「Ｄ６」，「Ｄ２」が送出され、加算器２０２には、データ「０」，「０」が送出される。
【００４１】
加算器２０１はデータ「Ｄ６」，「Ｄ２」の加算結果「Ｄ６＋Ｄ２」をマルチプレクサ３０２に送出し、加算器２０２はデータ「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出する。
【００４２】
マルチプレクサ３０１，３０２は、同期信号Ｔ１を入力するためマルチプレクサ３０１は、フィルタ係数ｋ１を乗算器４０１に選択送出し、マルチプレクサ３０２は加算器２０１からの加算結果「Ｄ６＋Ｄ２」を乗算器４０１に選択送出する。したがって、乗算器４０１は、フィルタ係数ｋ１に加算結果「Ｄ６＋Ｄ２」を乗算し、乗算結果「ｋ１（Ｄ６＋Ｄ２）」を加算器２０３に送出する。
【００４３】
一方、ＦＦ１０３は、データ「−Ｄ４」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「−Ｄ４」を乗算する。乗算器４０２は、乗算結果「ｋ３（−Ｄ４）」を加算器２０３に送出する。
【００４４】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ１（Ｄ６＋Ｄ２）」に乗算器４０２から送出された乗算結果「ｋ３（−Ｄ４）」を加算し、加算結果「ｋ１（Ｄ６＋Ｄ２）＋ｋ３（−Ｄ４）」をフィルタ出力としてＦＦＴ１６に送出する。
【００４５】
図５は、時刻ｔ１〜ｔ４でＦＦ１０１〜１０５が保持しているデータを示し、図６は、図５で示したＦＦ１０１〜１０５が保持送出するデータをもとに時刻ｔ１〜ｔ４でのフィルタ出力を示している。図６で示したフィルタ出力は、従来のデジタルフィルタ装置５００のフィルタ出力と一致し、乗算器を削減してもフィルタ性能を維持できることが分かる。
【００４６】
したがって、実施の形態１にかかるデジタルフィルタ装置１においては、従来のデジタルフィルタ装置５００に比べ、乗算器の数を２／５に削減することができ、デジタルフィルタ装置１をコンパクトにすることができ、かつフィルタ性能を高品位に保てる。
【００４７】
なお、図７は、実施の形態１の変形例であるデジタルフィルタ装置１ｂの構成を示すブロック図である。図７は、図１に示すブロック図で、加算器２０１，２０２に代えて、マルチプレクサ３００，３０３と、乗算器４００とを設けたものである。このような構成では、乗算器４００は増加するが、加算器２０１，２０１を削減することができる。加算器２０１，２０２を削減する必要がある場合は、このような構成にしてもよい。
【００４８】
（実施の形態２）
実施の形態１では、マルチプレクサ３０１により乗算器３０１で乗算するフィルタ係数を選択送出していたが、実施の形態２では、ＦＦ１０６，１０７により乗算器３０１で乗算するフィルタ係数を順次送出するようにしている。
【００４９】
図７は、この発明の実施の形態２であるデジタルフィルタ装置１の構成を示すブロック図である。このデジタルフィルタ装置１ａは、実施の形態１のデジタルフィルタ装置１のマルチプレクサ３０１をＦＦ１０６，１０７に置き換えたものである。なお、図１と同じ構成には同符号を付している。
【００５０】
ＦＦ１０６，１０７には夫々フィルタ係数ｋ１，ｋ２が保持されていて、同期信号Ｔ１，Ｔ２のより、順次フィルタ係数ｋ１，ｋ２が乗算器４０１に送出されるようになっている。乗算器４０１は、マルチプレクサ３０２から入力した加算結果にＦＦ１０７から入力した係数を乗算し、加算器２０３に乗算結果を送出する。
【００５１】
そして、同期信号Ｔ２を入力した場合、ＦＦ１０７はフィルタ係数ｋ２を乗算器４０１に送出し、同期信号Ｔ１を入力した場合、ＦＦ１０７はフィルタ係数ｋ１を乗算器４０１に送出するようにしている。
【００５２】
図８において、たとえば、時刻ｔ１では、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」を保持送出する。そして、加算器２０１にはデータ「０」，「０」が送出され、加算器２０２には、データ「Ｄ２」，「−Ｄ４」が送出される。
【００５３】
加算器２０１は、データ信号「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出し、加算器２０２は信号がデータ「Ｄ２」，「−Ｄ４」の加算結果「Ｄ２＋（−Ｄ４）」をマルチプレクサ３０２に送出する。
【００５４】
ＦＦ１０７は、同期信号Ｔ２を入力するため、フィルタ係数ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は、加算器２０２からの加算結果「Ｄ２＋（−Ｄ４）」を乗算器４０１に選択送出する。したがって、乗算器４０１はフィルタ係数ｋ２に加算結果「Ｄ２＋（−Ｄ４）」を乗算し、乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」を加算器２０３に送出する。
【００５５】
一方、ＦＦ１０３は、そして、ＦＦ１０３は、データ「０」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「０」を乗算する。乗算器４０２は、乗算結果「０」を加算器２０３に送出する。
【００５６】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」に乗算器４０２から送出された乗算結果「０」を加算し、加算結果「ｋ２（Ｄ２＋（−Ｄ４））」をフィルタ出力としてＦＦＴ１６に送出する。
【００５７】
このようにして、順次時刻ｔ２〜ｔ４までのフィルタ出力を求めると、実施の形態１で説明した結果と一致し、図６に示した結果となる。したがって、実施の形態２にかかるデジタルフィルタ装置１ａにおいては、従来のデジタルフィルタ装置５００に比べ、乗算器の数を２／５にすることができ、フィルタ性能を落とさずにデジタルフィルタ装置１ａをコンパクトにすることができる。
【００５８】
なお、上述の実施の形態１，２ではタップ数を５とし、乗算器の数は従来例に比べ２／５になった。タップ数を７とした場合、乗算器の数は、従来例に比べ３／７になり、タップ数が９とした場合、乗算器の数は、従来例に比べ１／３になるように、乗算器の削減割合は一定ではないが、大幅に削減できる。実用上のタップ数を６９とした場合、乗算器の数は２０個となり従来の乗算器の数６９個の１／３以下になり、大幅なサイズダウンが可能になる。
【００５９】
また、上述した実施の形態１，２では、Ｉ信号について説明したが、Ｑ信号についても同様に適用できることは言うまでもない。したがって、この発明の実施の形態１，２であるジタルフィルタ装置をＩ信号，Ｑ信号に適用すれば、乗算器の削減効果は相加的になる。
【００６０】
【発明の効果】
以上に説明したように、請求項１の発明によれば、デジタルフィルタ装置内に直列に配列された遅延素子が送出するデータを選択し、選択したデータにさらに選択したフィルタ係数を乗算するようにして、乗算回数を削減し、乗算器の数を削減できるという効果を奏する。
【００６１】
また、請求項２の発明によれば、デジタルフィルタ装置内に直列に配列された遅延素子群の隣接する２対の対称位置関係にある遅延素子が送出するデータを加算し、さらに、それらの２個の加算結果を選択してフィルタ係数乗算器に送出することにより、乗算回数を削減し、大幅な乗算器の削減ができるという効果を奏する。
【００６２】
また、請求項３の発明によれば、フリップフロップを直列に接続することにより、フィルタ係数を巡回的に乗算器に送出できるという効果を奏する。
【００６３】
また、請求項４の発明によれば、この発明によるデジタルフィルタ装置はＩ信号，Ｑ信号に対してともに適用できるという効果を奏する。
【００６４】
また、請求項５の発明によれば、この発明による受信器は乗算器の数を削減したデジタルフィルタを備えることによって、コンパクトにできるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるデジタルフィルタ装置の構成を示すブロック図である。
【図２】この発明の実施の形態１の直交復調部の出力信号とＩ信号のフィルタ入力信号を説明する説明図である。
【図３】この発明の実施の形態１のＡ／Ｄ変換器出力と直交復調部出力を説明する説明図である。
【図４】この発明の実施の形態１であるデジタルフィルタ装置に入力する時間変化に対する信号形態を説明する説明図である。
【図５】この発明の実施の形態１であるデジタルフィルタ装置の時刻ｔ１〜ｔ４における遅延素子が保持する信号を示す表図である。
【図６】この発明の実施の形態１であるデジタルフィルタ装置の時刻ｔ１〜ｔ４におけるフィルタ出力を示す表図である。
【図７】この発明の実施の形態１であるデジタルフィルタ装置の変形例を示すブロック図である。
【図８】この発明の実施の形態２であるデジタルフィルタ装置の構成を示すブロック図である。
【図９】従来の受信装置のデジタルフィルタ装置の配置を説明するブロック図である。
【図１０】従来のデジタルフィルタ装置の構成を示すブロック図である。
【符号の説明】
１，１ａ，１ｂ，５００ａ，５００ｂ  デジタルフィルタ装置
１１    アンテナ
１２    チューナ
１３    Ａ／Ｄ変換器
１４    直交復調部
１６    ＦＦＴ
１７    受信器
１０１〜１０７，５０１ａ〜５０５ａ  ＦＦ
２０１〜２０３，５１０  加算器
３００，３０１，３０２  マルチプレクサ
４００，４０１，４０２，５０１ｂ〜５０５ｂ  乗算器
５００    デジタルフィルタ
Ｔ１，Ｔ２  同期信号
ｋ１〜ｋ３  フィルタ係数
【図１】
2005027145.tif 000003
【図２】
2005027145.tif 000004
【図３】
2005027145.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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