(57)【要約】【課題】  配線抵抗の増大及び断線の問題を解消すること。【解決手段】  ＳｉＯ２絶縁層5上に、下層のＴｉ薄膜10と上層のＰｔ薄膜11とからなる下部電極またはドライブライン配線12、ＰＺＴ膜13及びＰｔの上部電極14が順次積層されて形成されたキャパシタＣＡＰを有するメモリセルＭ−ＣＥＬにおいて、Ｔｉ薄膜10の厚さは0.5nm、Ｐｔ薄膜11の厚さは100nmとしている。【選択図】    図1
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【特許請求の範囲】
【請求項１】
酸化物絶縁層上に設けられた第１の金属層と、当該第１の金属層上に設けられた第２の金属層とを有する配線であって、
上記第１の金属層が上記酸化物絶縁層を還元する作用を有すると共にその厚さが0.5〜1.0nmであり、
上記第２の金属層が耐酸化性に優れている配線。
【請求項２】
上記酸化物絶縁層がシリコン酸化膜である請求項１に記載の配線。
【請求項３】
上記第１の金属層がチタン又はアルミニウムを有し、
上記第２の金属層が白金、イリジウム、ルテニウム、パラジウム、銀及び金からなる群より選ばれた少なくとも１種を有する請求項２に記載の配線。
【請求項４】
上記第１の金属層を1×10-9Torr以下の超真空状態下で形成する請求項１、２又は３に記載の配線の製造方法。
【請求項５】
上記第１の金属層を形成した後に大気に晒すことなく上記第２の金属層を形成する請求項４に記載の配線の製造方法。
【請求項６】
上記第１の金属層及び／又は上記第２の金属層を真空蒸着又はスパッタリングにより形成する請求項４又は５に記載の配線の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線及びその製造方法に係り、特に半導体装置に含まれる配線及びその製造方法に関する。
【背景技術】
【０００２】
例えば、ダイナミックＲＡＭのメモリセルのキャパシタを構成する誘電体膜としては、ＳｉＯ2とＳｉ3Ｎ4とＳｉＯ2とが順次積層された構造のＯＮＯ膜が使われることがある。
【０００３】
しかし、このＯＮＯ膜の実効的な比誘電率は約5程度と小さいため、256Ｍｂ以降の大容量メモリに適用した場合、面積的な制約下でキャパシタ誘電体膜の膜厚を薄くしたり、面積を拡張するために複雑な形状が要求される等、プロセス的に大きな困難を伴う。
【０００４】
これに対して、ペロブスカイト結晶構造型の強誘電体材料は、比誘電率が数百から数千と極めて大きいことから、将来のダイナミックＲＡＭ用のキャパシタの絶縁膜材料として注目されている。
【０００５】
強誘電体材料のうちＰｂ（Ｚｒ，Ｔｉ）Ｏ3で示されるＰＺＴ膜を形成するためには、薄膜形成法としてゾル−ゲル法、ＣＶＤ（化学的気相成長法）、スパッタリング法等が採用可能であるが、その中でもゾル−ゲル法による形成が好適である。
【０００６】
ゾル−ゲル法による成膜においては、調製された原料溶液（ゾル−ゲル溶液）の良し悪し、成膜工程とその条件、及び基板の選択が最終的に得られる薄膜の電気的特性を決定することになる。
【０００７】
図22は、従来の強誘電体薄膜材料の有する残留分極特性を応用した不揮発性メモリのうち、16ＫビットＦＲＡＭ（Ferroelectric Random Access Memory）のメモリセルの構造を示す要部の断面図である。
【０００８】
図示のように、ＰＺＴ薄膜キャパシタＣＡＰはワードラインＷＬ上にＳｉＯ2絶縁膜5を介して形成されている。ＰＺＴ薄膜13は、Ｔｉ薄膜10AとＰｔ薄膜11とが順次積層されたＴｉ／Ｐｔ電極12上に形成されており、そして、このＴｉ／Ｐｔ電極12がドライブライン配線を構成している。
【０００９】
図23はメモリセルの断面構造を示したものである。このメモリセルでは、Ｐ-型シリコン基板1の一主面に、フィールド酸化膜2で区画された素子領域が形成され、ここに、ＭＯＳトランジスタからなるトランスファゲートＴＲとキャパシタＣＡＰとからなるメモリセルＭ−ＣＥＬが隣接して一対設けられている。
【００１０】
トランスファゲートＴＲにおいては、例えばＮ+型ソース領域3とＮ+型ドレイン領域4が不純物拡散でそれぞれ形成され、これら両領域間には絶縁層5に埋設されたワードラインＷＬが設けられ、ドレイン領域4にはＳｉＯ2等の絶縁層5、6、7のスルーホール9を介してビットラインＢＬが接続されている。
【００１１】
キャパシタＣＡＰはスタック型と称されるものであって、ワードラインＷＬの上方に積層され、ソース領域3はコンタクトホール15,16を介してＡｌ配線8により上部電極14に接続される。そして、Ｔｉ10A／Ｐｔ11からなる下部電極12上にＰＺＴ強誘電体膜13及び上部電極14が順次積層されてキャパシタＣＡＰを構成している。
【００１２】
キャパシタＣＡＰを構成する強誘電体膜13は、原料溶液を用いてゾル−ゲル法で形成したＰＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜からなっている。また、下部電極12は、Ｔｉ膜10Aの上にＰｔ層11を付着したものからなっている。また、強誘電体膜13と接する上部電極14はＰｔ、Ａｕ又はアルミニウム等からなっている。
【００１３】
このメモリセルＭ−ＣＥＬの製造方法を図24〜図32によって説明する。
【００１４】
先ず、図24のように、Ｐ-型シリコン基板1上に選択酸化法によってフィールド酸化膜2を形成した後、熱酸化法によるゲート酸化膜5ａ及び化学的気相成長法によるポリシリコンワードラインＷＬをそれぞれ形成する。更に、フィールド酸化膜2及びワードラインＷＬをマスクにしてＡｓ等のＮ型不純物のドーピング（例えばイオン注入）でＮ+型ソース領域3及びドレイン領域4をそれぞれ形成する。
【００１５】
次いで、図25のように全面に化学的気相成長法でＳｉＯ2絶縁層5を形成する。前記のゲート酸化膜5ａは上記ＳｉＯ2絶縁層5と一体になる。
【００１６】
次に、ＳｉＯ2絶縁層5上に、厚さ数10nmのＴｉ薄膜10Aと厚さ数100nmのＰｔ薄膜11とをこの順にスパッタ法により成膜する。
【００１７】
次に、図26のように、Ｐｔ薄膜11上の全面に亘り、約200nm厚のＰＺＴ膜13をゾル−ゲル法により積層し、このＰＺＴ膜13の結晶化のために、酸素雰囲気中でペロブスカイト結晶が生成する温度である600℃以上の温度で加熱処理して焼結（酸化焼結）させる。
【００１８】
次に、図27のように、ＰＺＴ膜13上の全面に亘ってＰｔ薄膜をスパッタ法により積層した後、このＰｔ薄膜をパターニングして上部電極14を形成する。
【００１９】
そして、図28のように、上記の如くにしてＳｉＯ2絶縁層5上に積層された各膜10A、11、13をパターニングし、上部電極14、ＰＺＴ膜13及び下部電極12（Ｐｔ薄膜11とＴｉ薄膜10A）からなるキャパシタＣＡＰを完成させる。
【００２０】
次に、図29のように、ＳｉＯ2からなる絶縁層6を化学的気相成長法により全面に堆積させる。
【００２１】
次に、図30のように、堆積させたＳｉＯ2絶縁層6に対し、ソース領域3上にコンタクトホール15を、上部電極14上に接続孔16をそれぞれエッチングにより形成する。
【００２２】
次に、図31のように、コンタトホール15においてソース領域3に接続するように、更に接続孔16において上部電極14に接続するように、Ａｌをスパッタで形成し、これをパターニングしてＡｌ配線8を形成する。そして、このＡｌ配線8の形成後に、化学的気相成長法でＳｉＯ2絶縁層7を全面に形成する。
【００２３】
次に、図32のようにソース領域4上にエッチングによりコンタクトホール9を形成する。
【００２４】
最後に、コンタクトホール9から絶縁層7の表面上にＡｌを被着してビットラインＢＬを形成し、図23に示したメモリセルを作製する。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ところが、本発明者は、上記のようにして作製される強誘電体キャパシタＣＡＰには、その作製工程について検討した結果、Ｔｉ／Ｐｔ膜に望ましくない現象が起こる場合があることを見出した。
【００２６】
即ち、酸素雰囲気下で600℃以上の温度でＰＺＴ13を焼結する工程において、Ｔｉ薄膜10A中のＴｉがＰｔ薄膜11中に拡散し、またＰｔ薄膜11中の結晶粒界を介してＴｉとＰｔとが激しく相互拡散する。この場合、Ｐｔ薄膜11の結晶粒界は酸素原子の拡散を抑制する作用が全くないため、Ｐｔ薄膜11の結晶粒界中に激しく拡散したＴｉ原子は酸化され、図33に示すように、Ｐｔ層11の表面及び結晶粒界内にＴｉ酸化物ＴｉＯxからなる析出物17（Ｔｉ酸化物は一般に多様な化合物状態をとるため、その酸素比率は特定できない）を形成する。
【００２７】
このように、Ｐｔ薄膜11中に生じたＴｉＯx析出物17は絶縁性物質であるため、Ｔｉ薄膜10AとＰｔ薄膜11とにより構成される下部電極12又はドライブライン配線の電気抵抗が高くなり、これによって時定数が大となり、回路動作速度の低下を招く。そして、ドライブライン配線が微細化し、この配線の幅がＰｔ薄膜の結晶粒の大きさと同じになった場合には、上記したＴｉＯxの析出によって断線が生じる危険性がある。
【００２８】
以上のことから、下部電極12にはＴｉ薄膜を用いないことが望ましいが、これは次に述べる理由から不可能である。
【００２９】
第１の理由として、Ｐｔ薄膜11とＳｉＯ2絶縁層5とは密着性が極めて弱いが、Ｔｉ薄膜10AはＳｉＯ2層との密着性が良好であるため、Ｐｔ層11の密着不良を補う効果がある。こうしたＴｉ薄膜による密着性の向上は、他の物質によっても可能ではあるが、次の第２の理由からみてＴｉが最も好ましい。
【００３０】
即ち、第２の理由として、ＰＺＴ膜13の形成工程において、Ｐｔ薄膜11の表面に上記したようにして析出形成されるＴｉＯxはＰＺＴ13の結晶化の際の結晶核として作用するので有利であるが、Ｐｔ11単層の膜（Ｔｉ薄膜なし）上にＰＺＴ膜13を形成した場合には強誘電特性を示すペロブスカイト構造のＰＺＴ薄膜結晶は得られ難いことが判明している。
【００３１】
本発明は、上記の事情に鑑みてなされたものであって、配線抵抗の増大及び断線の問題を解消する配線及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記の目的を達成するために、本発明の配線は、酸化物絶縁層上に設けられた第１の金属層と、当該第１の金属層上に設けられた第２の金属層とを有する配線であって、上記第１の金属層が上記酸化物絶縁層を還元する作用を有すると共にその厚さが0.5〜1.0nmであり、上記第２の金属層が耐酸化性に優れている構成とした。
【００３３】
上記の構成においては、絶縁層上に設けられた導電層が上層（第２の金属層）と該絶縁層側の下層（第１の金属層）とを有し、この下層（第１の金属層）の構成材料が該絶縁層を還元する作用を有し、かつ0.5nm〜1.0nmの厚みに形成されているので、この下層（第１の金属層）を構成する材料が絶縁層を還元して絶縁層との接着性を高めると共に、下層（第１の金属層）を構成する材料の酸化物が上層（第１の金属層）内に生成することが防止され、この酸化物による上層（第２の金属層）の電気抵抗の増大や微細化時の断線が実質的に起こらず、良好な導電性を確保することができる。
【００３４】
本発明の好適な一態様によれば、上記酸化物絶縁層がシリコン酸化膜である。また、好適には、上記第１の金属層がチタン又はアルミニウムを有し、上記第２の金属層が白金、イリジウム、ルテニウム、パラジウム、銀及び金からなる群より選ばれた少なくとも１種を有する。
【００３５】
また、本発明における配線の製造方法は、本発明における上記配線において上記第１の金属層を1×10-9Torr以下の超真空状態下で形成する。この方法において、好適には、上記第１の金属層を形成した後に大気に晒すことなく上記第２の金属層を形成してよく、上記第１の金属層及び／又は上記第２の金属層を真空蒸着又はスパッタリングにより形成してよい。
【発明の効果】
【００３６】
本発明の配線及びその製造方法によれば、上記のような構成と作用により、配線抵抗の増大及び断線の問題を解消することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施形態について説明する。
【００３８】
まず、図1、及び図1のII−II線断面図である図2について、第１の実施例による配線（ドライブライン配線）とＰＺＴ薄膜とを有する強誘電体キャパシタＣＡＰと、これを組み込んだ半導体デバイス、例えば不揮発性記憶素子であるダイナミックＲＡＭを概略的に説明する。
【００３９】
このデバイスにおいては、先に説明した図22の従来例と基本的構造は同じであり、シリコン基板1上に例えばＮ+型ソース領域3とＮ+型ドレイン領域4が不純物拡散でそれぞれ形成され、これら両領域間には絶縁層5に埋設されたワードラインＷＬが設けられ、ドレイン領域4にはコンタクトホール9を通ってビットラインＢＬが接続されている。
【００４０】
キャパシタＣＡＰはスタック型と称されるものであって、絶縁層5のワードラインＷＬ上の部分に、下層のＴｉ薄膜10と上層のＰｔ薄膜11とからなる下部電極12（ドライブライン配線）、ＰＺＴ膜13及び上部電極14が順次積層されている。
【００４１】
この例で注目すべきことは、100nm〜数100nm厚のＰｔ薄膜11に対し、Ｔｉ薄膜10の厚さを0.5nm〜1.0nm（例えば0.5nm程度）と極めて薄くしていることである。Ｔｉの結晶の格子定数は0.47nm（ｃ軸）であるから、この例によるＴｉ薄膜10の厚さはＴｉの単結晶格子又はこれと同等の大きさにほぼ等しい厚さである。
【００４２】
キャパシタＣＡＰはＳｉＯ2の絶縁層6で覆われており、上部電極14はＡｌ配線8によりコンタクトホール15、16を通ってソース領域3に接続され、この配線を含むキャパシタＣＡＰ上はＳｉＯ2の絶縁層7により被覆されている。
【００４３】
図5は、１ビット分のメモリセル構造を示しており、２個のＭＯＳトランジスタＴＲと２個のＰＺＴ薄膜キャパシタＣＡＰとで構成されている。上記した図１はこの一方のＭＯＳトランジスタＴＲとＰＺＴ薄膜キャパシタＣＡＰの構造を示すものである。
【００４４】
図3は、図5におけるメモリセルの断面構造（一方のビットラインは省略）を示し、その要部を示した図4の平面図におけるIII−III線断面図である。
【００４５】
次に、図6、図7によって下部電極12の形成の手順を説明する。
【００４６】
まず、図6に示すように、熱酸化法や化学的気相成長法（ＣＶＤ）等により、基板（図示省略）上に形成されたＳｉＯ2絶縁層5の上に、Ｔｉ薄膜10を厚さ0.5nm程度に真空蒸着法（スパッタリング法でもよい。）により成膜する。このとき、例えば蒸着装置の真空度は、ハース（蒸発源収容部）より蒸発したＴｉ原子が装置内の残留酸素によって酸化されないように、1×10-9Torr以下に設定することが重要である。
【００４７】
更に、上記のようにしてＴｉ薄膜10を形成した基板は、大気に曝すことなく、同じ装置により連続して図7のように厚さ100nmのＰｔ薄膜11を積層する。
【００４８】
このようにして形成したＰｔ薄膜11は、Ｔｉ薄膜10の存在により絶縁層5に対する密着性に優れ、以後の工程における熱処理やパターニング工程においても安定した性質を示す。また、王水等のＰｔ用エッチング液以外の薬品に対しても安定している。特に、Ｔｉ薄膜10は0.5nmと極薄であるため、次の(1)、(2)に示す顕著な作用効果を奏する。
【００４９】
（１）Ｔｉは酸素との親和力が極めて強いので、Ｔｉ薄膜10は、ＳｉＯ2絶縁層5との界面においてＳｉＯ2を還元するため、Ｐｔ−ＳｉＯ2間は金属同士の接合に近くなってその密着性が良好になる。
【００５０】
（2）この際、Ｔｉ自らは酸化してＴｉＯxとなるが、Ｔｉ薄膜10は厚さが0.5nmと極めて小さく、Ｔｉの量が僅かであるため、ＰＺＴ焼結等の熱処理時にＰｔ薄膜10中にＴｉが拡散する量は実質的になく、ＴｉＯxの析出はＰｔ中に生じない。この結果、Ｐｔ薄膜11（従って下部電極12）の電気抵抗の増大や微細化時の断線が起こることはない。
【００５１】
なお、Ｐｔ層11の表面にＴｉＯxを改めてスパッタすれば、これを核にしてそのＰｔ上に形成されるＰＺＴ薄膜はペロブスカイト結晶構造を示し、その電気的誘電特性も、従来のＴｉ／Ｐｔ膜上に形成したＰＺＴ膜と比べても遜色がない。
【００５２】
即ち、Ｐｔ薄膜11上にＴｉＯ2ターゲットを用いたＲＦスパッタリング法により膜厚0.01〜10nm（例えば2nm）のＴｉＯxを0.5〜500nmのクラスタ径で堆積させることにより、酸化チタン（ＴｉＯx）を核付けしたＰｔ電極11とし、この上にゾル−ゲル法によってＰＺＴ薄膜13を形成すると、Ｐｔ膜上のＴｉＯxはＰＺＴ結晶化の結晶核として作用するため、このＰＺＴ膜は強誘電特性を示すペロブスカイト構造となる。このＴｉＯx核付けについては、本出願人が特願平7-47863号として既に提案した。
【００５３】
次に、この実施例によるメモリセルＭ−ＣＥＬの製造方法を図8〜図16により説明するが、既述したように本実施例は従来例と基本的な構造及び構成は同じであり、その製造工程もほぼ同様である。従って、本実施例が従来例と特に異なる点を中心に説明する。
【００５４】
まず、図8のように、化学的気相成長法ＣＶＤにより絶縁層5を形成するまでは前述した従来法と異なるところはない。しかし、本実施例においては、この絶縁層5上に1×10-9Torr以下の超真空状態の真空蒸着装置により厚さ0.5nm程度のＴｉ薄膜10を蒸着し、引続き、大気に曝すことなしに同じ装置内でＴｉ薄膜10の上に数100nm厚のＰｔ薄膜11を形成する。
【００５５】
このように、単原子層厚程度のＴｉ薄膜を超真空状態下で堆積させることにより、ＳｉＯ2絶縁層5の表面がＴｉ原子によって還元され、下部電極12のＳｉＯ2絶縁層5に対する密着性が高められる。
【００５６】
次に、図9のように、ＰＺＴ膜13をゾル−ゲル法により積層する。
【００５７】
即ち、下部電極を含め全面にスピンコート法又はディップコート法によって、ゾル−ゲル原料溶液を塗布した後、所定の温度（100〜300℃、例えば170℃）で例えば3分間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜を形成する。
【００５８】
次いで、乾燥を完了した基板を480℃で処理して非晶質化した。そして、大気中でペロブスカイト結晶が生成する温度（600℃以上、例えば600℃）で例えば10分間焼結（酸化焼結）し、強誘電体膜（ＰＺＴ）13を全面に形成する。
【００５９】
なお、ＰＺＴ膜13を所定の膜厚（例えば2000Å）に形成するには、必要に応じて上記の塗布工程と乾燥工程と焼結工程とを繰り返し、一度に目的とする塗布厚にするのではなく、乾燥膜を積層して最終膜厚を得ることができる。
【００６０】
このＰＺＴ膜13の形成において、図8の工程でＴｉ薄膜10が超真空状態下で単原子層厚程度の0.5nm厚に設けられていることにより、ＰＺＴ膜13の焼結工程においても、前記したようにＰｔ薄膜11内にＴｉＯx析出物は生成しない。即ち、ＰＺＴ膜13の焼結の際に、Ｔｉ薄膜は極めて薄くてそのＴｉ原子数は少ないためにＰｔ薄膜11の結晶粒界を通ってＴｉ原子が拡散することができず、Ｐｔ薄膜1内に既述した如き酸化析出物が実質的に生成しない。そして、Ｔｉ薄膜11によって、下部電極12はＳｉＯ2絶縁層5に対し十分な接着力を示すようになる。
【００６１】
次に、図10に示すように、従来と同様の方法によりＰＺＴ膜13上にＰｔによる上部電極14を形成する。
【００６２】
次に、図11のように、従来と同様のフォトリソグラフィ技術によりＰＺＴ膜13、下部電極12をエッチングしてキャパシタＣＡＰを形成する。
【００６３】
次に、図12のように、従来と同様の方法によりＳｉＯ2絶縁層6を全面に堆積させる。
【００６４】
次に、図13のように、従来と同様の方法により、ソース領域3上にコンタクトホール15を、上部電極14上にコンタクトホール16をそれぞれ形成する。
【００６５】
次に、図14のように、従来と同様の方法により、ソース領域3及び上部電極14に接合するＡｌ配線8を形成後にＳｉＯ2絶縁層７を全面に形成する。
【００６６】
次に、図15のように、従来と同様の方法によりドレイン領域4上にスルーホール9を形成する。
【００６７】
次に、図16のように、スルーホール9に例えばポリシリコンを充填してビットラインＢＬのコンタクト部分ＢＬ'を形成し、このＢＬ'にビットラインの主配線ＢＬを接続し、図3に示したダイナミックＲＡＭを作製する。
【００６８】
以上のようにして作製した下部電極12は、ＳｉＯ2絶縁層5に密着するＴｉ薄膜10を従来とは全く異なって0.5〜1.0nmと極薄としているにも拘らず、ＳｉＯ2絶縁層5との密着性に優れ、かつ下部電極の抵抗増加が実質的に生じない。このことは、上述したように、従来の下部電極において問題となったＰｔ薄膜11中のＴｉＯxの析出が、本実施例によれば起こらないことによるものである。この事実は次の測定結果から確認されている。
【００６９】
即ち、Ｔｉ薄膜の膜厚を設定する目的で、ＳｉＯ2層上に厚さの異なるＴｉ薄膜（厚さ0.5nm、1.0nm、2.0nm、5.0nm）を形成した後、厚さ100nmのＰｔ薄膜を形成し、酸素雰囲気中で500℃の温度で1時間の加熱処理を施した後、Ｐｔ薄膜の表面をオージェ電子分光法で観測し、Ｔｉ原子の有無を検出した。
【００７０】
この結果、Ｔｉ薄膜の膜厚が0.5nm（Ｔｉの格子定数は0.47nm）の場合でも、Ｐｔ薄膜表面でＴｉ原子の表面析出が観測された。つまり、Ｔｉ薄膜の膜厚は、Ｐｔ薄膜とＳｉＯ2層との密着強度が得られるＴｉ薄膜の最小限の厚さは、0.5nmであると言える。そして、図17に示す表面オージェ分析結果に見られる20nmのＳｉＯ2上に0.5nmのＴｉ薄膜、更にその上に100nmのＰｔ薄膜で構成される本実施例の電極構造は、Ｐｔ薄膜内にＴｉＯxの析出物が生成せず、しかもＰｔ薄膜の絶縁層への密着性を高める効果を奏している。
【００７１】
このＴｉ薄膜は、Ｔｉ単結晶格子の厚さ（即ちｃ軸の格子定数に近い0.5nm）程度が、上述したＴｉＯxのＰｔ膜中の析出を防止する上で好ましいのであるが、この厚さは1.0nmまで許容される。
【００７２】
以上、説明したように、ＳｉＯ2層に対して接着性の悪いＰｔ薄膜の接着性を高めるために下部電極の下地層として必要なＴｉ薄膜は、従来のように数10nmの膜厚では厚すぎて、Ｐｔ薄膜内にＴｉの酸化物が析出し、これが電気抵抗上昇の要因となる。これに対し、本実施例によれば、ＳｉＯ2層上に単原子厚程度（0.5nm）又はこれと同等のＴｉ薄膜を酸素分圧比が極めて低い超真空状態下で堆積させ、更にこれを大気に曝すことなくこの上にＰｔ薄膜を形成させることにより、Ｐｔ薄膜内にＴｉ酸化物が析出せず、しかもＳｉＯ2層に対するＰｔ薄膜の密着性を確保する効果は顕著である。
【００７３】
なお、ＰＺＴ膜13の形成前に、Ｐｔ膜11上に核としてＴｉＯxをスパッタ法等で堆積させておくと、このＴｉＯxで核付けしたＰｔ上に形成したＰＺＴ薄膜の漏れ電流値は印加電圧に依存せず、ほぼ一定であることが分かる。また、得られたＰＺＴ膜について、残留分極密度及び抗電界値は十分であった。
【００７４】
この場合、Ｐｔ上のＴｉＯx核の粒径は通常0.5〜500nmであり、5〜200nmが望ましいが、ＴｉＯxの粒径があまり小さくても大きくても、核付けの効果に乏しくなる。また、ＴｉＯxの膜厚は通常0.01〜10nmであり、0.5〜5nmがよく、1.5〜2.5nmが更によいが、あまり膜厚が薄すぎると核付けの効果に乏しく、厚すぎるとＴｉが膜中で凝集（偏析）して不均一な膜となり易い。
【００７５】
上記した第1の実施例における強誘電体キャパシタＣＡＰの下部電極（ドライブライン配線）12の構造及び製造方法は、図22に示した従来の半導体基板上の別の配線、例えばビットラインＢＬにも適用することができる。図18〜図20は、本発明の配線をビットラインＢＬ（具体的には、コンタクト部ＢＬａ以外の配線部分ＢＬｂ）に適用した第2の実施例を示すものである。
【００７６】
即ち、この実施例においては、上述した第1の実施例における下部電極（ドライブライン配線）12の薄膜形成におけると同じ要領で、図18に示すように、ＳｉＯ2絶縁層7上に超真空状態下で厚さ0.5nm〜1.0nm、例えば0.5nm程度のＴｉ薄膜18を形成する。
【００７７】
次に、図19のように、Ｔｉ薄膜18上に100nm厚若しくはそれ以上のＰｔ薄膜19を積層してから、両薄膜18、19をパターニングしてビットラインを形成する。この配線により、Ｔｉ薄膜18とＰｔ薄膜19とで構成される図20のビットラインＢＬにおいても、前記第1の実施例の下部電極12／ＰＺＴ層13におけると同様の良好な導電性が得られる。
【００７８】
この例によれば、ビットラインの下層にＴｉ薄膜18を用いたので、ビットラインＢＬにおいて十分な導電性、即ち動作速度が得られる。
【００７９】
この実施例の場合、配線の形成時に或いはその後の工程において加熱を伴うことがあるため、下層のＴｉ膜が本発明に基づいて0.5〜1.0nmと極薄にしていることによって、絶縁層に対する接着力が十分になる上に、上層でのＴｉＯxの析出がなく、その導電性を十分に保持することができる。
【００８０】
図21は、本発明の第3の実施例によるダイナミックＲＡＭの要部の断面図であって、キャパシタＣＡＰ及びビットラインに上記した本発明に基づく構造を適用した場合の例である。
【００８１】
図示の如く、この実施例は図1で説明した第1の実施例によるドライブライン配線12を有するメモリセルにおいて、コンタクトホール9の領域にはポリシリコンを用いてビットラインＢＬのコンタクト部分ＢＬａを設け、更に、ビットライン主部ＢＬｂには0.5nm厚のＴｉ薄膜18と、この上に100nm厚又はそれ以上のＰｔ薄膜19とを積層してビットラインＢＬを形成している。
【００８２】
この実施例によれば、キャパシタＣＡＰの下部電極（ドライブライン配線）だけでなく、ビットライン主部ＢＬａにおいても薄膜18によるＳｉＯ2絶縁層7表面の還元作用と共に、以後の熱処理やパターニング工程における加熱によっても、Ｐｔ薄膜19内でのＴｉ酸化物の析出現象が起こらず、下部電極12におけると同様の導電性が確保される（これは、上記の第2の実施例でも同様）。
【００８３】
この実施例においても、上記の第1の実施例及び第2の実施例と同様の効果が得られ、下部電極12における良好な導電性に加えて、ビットラインＢＬにおいても良好な導電性が得られるという二つのメリットが実現される。
【００８４】
以上、本発明の実施例について説明したが、本発明の技術思想に基づいて種々の変形を上記実施例に加えることができる。
【００８５】
例えば、上述の例で使用した下層材料としてＴｉに代えて、ＳｉＯ2絶縁層とＰｔ層との間に同じく還元作用が極めて強いアルミニウム（Ａ１）（格子定数0.405nm）を用いても同等の効果が期待できる。この効果はＳｉＯ2以外の絶縁層に対しても有効である。
【００８６】
更に、Ｐｔ同様に耐酸化性に優れたＩｒ、Ｒｕ、Ｐｄ、Ａｇ、Ａｕ等はＳｉＯ2層との密着性が極めて悪く、これらを材料とする配線を形成する場合にも、その下層としてＴｉ及びＡ1が適用可能である。
【００８７】
上記の実施例は、スタック型の強誘電体キャパシタに本発明を適用したものであるが、本発明は、トレンチ型の強誘電体キャパシタにも同様に適用できる。
【００８８】
また、本発明に基づくキャパシタは、ワードラインＷＬ上にキャパシタが配置されているので、集積度の向上に有利ではあるが、これに限らず、Ｎ+型領域3上にキャパシタが配置されているタイプにも適用できる。
【００８９】
キャパシタ及び配線を形成するための材料も様々に変えてよい。例えば、強誘電体薄膜は、ＰＺＴ以外の例えばナイトライドを材料として使用することもできる。
【００９０】
更に、本発明に基づく配線は、キャパシタ以外の種々のデバイスの配線にも同様に適用可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第1の実施例による配線を有する強誘電体キャパシタを組み込んだダイナミックＲＡＭのメモリセルの要部を示す拡大断面図である。
【図２】図1のII−II線断面図である。
【図３】一対のメモリセルを組み込んだ同ダイナミックＲＡＭの要部を示す拡大断面図（図4のIII−III線断面図）である。
【図４】同ダイナミックＲＡＭの要部平面図である。
【図５】同メモリセルの1ビット分の等価回路図である。
【図６】同強誘電体キャパシタの下部電極の成膜における第１工程を示す要部の拡大断面図である。
【図７】同下部電極の成膜における第2工程を示す要部の拡大断面図である。
【図８】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１０】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１１】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１２】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１３】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１４】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１５】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１６】同メモリセルの製造方法の更に他の一工程段階を示す拡大断面図である。
【図１７】同メモリセルにおける下部電極（Ｓｉ／ＳｉＯ2（200nm）／Ｔｉ（0.5nm）Ｐｔ（100nm）の構造）の表面分析オージェ信号分析グラフである。
【図１８】本発明の第2の実施例による配線の成膜の第1工程を示す要部の拡大断面図である。
【図１９】同配線の成膜の第2工程を示す要部の拡大断面図である。
【図２０】同配線をビットラインとして組み込んだダイナミックＲＡＭのメモリセルの要部を示す拡大断面図である。
【図２１】本発明の第3の実施例による強誘電体キャパシタ及び配線を組み込んだダイナミックＲＡＭのメモリセルの要部を示す拡大断面図である。
【図２２】従来のダイナミックＲＡＭのメモリセルの要部を示す拡大断面図である。
【図２３】同メモリセルの要部を示す拡大断面図である。
【図２４】同強誘電体キャパシタを組み込んだダイナミックＲＡＭのメモリセルの製造方法の一工程段階を示す拡大断面図である。
【図２５】同メモリセルの製造方法の一工程段階を示す拡大断面図である。
【図２６】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図２７】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図２８】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図２９】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図３０】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図３１】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図３２】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図３３】同メモリセルの強誘電体キャパシタの下部電極におけるＴｉ酸化物の析出現象を説明する概略拡大断面図である。
【符号の説明】
【００９２】
1・・・シリコン基板（ウエハ）
3・・・Ｎ+型ソース領域
4・・・Ｎ+型ドレイン領域
5、6、7・・・ＳｉＯ2絶縁層
8・・・Ａｌ配線
9、15、16・・・コンタクトホール
10、18・・・Ｔｉ層
11、19・・・Ｐｔ層
12・・・Ｔｉ／Ｐｔ下部電極
13・・・ＰＺＴ層
14・・・上部電極
17・・・ＴｉＯx析出物
ＢＬ・・・ビットライン
ＢＬａ・・・ビットラインコンタクト部
ＢＬｂ・・・ビットライン主部
ＷＬ・・・ワードライン］（ゲート電極）
ＣＡＰ・・・強誘電体キャパシタ
ＴＲ・・・トランスファゲート
Ｍ−ＣＥＬ・・・メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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