(57)【要約】【課題】少なくとも１つの組合せロジック回路を含む集積回路（ＩＣ）を提供すること。【解決手段】組合せロジック回路は、セル・トランジスタに及ぼす製造パラメータの影響を互いに補償する２つのタイプのロジック・ブロック・セルを含む。この２つのタイプは、コンタクト・ピッチでＦＥＴゲートを有する密集セルおよびそのコンタクト・ピッチより広いピッチでＦＥＴゲートを有する分離セルとすることができる。ＦＥＴゲートが焦点外れでプリントされたことに起因する密集セルの遅延変化が、分離セルの遅延変化によって相殺される。【選択図】図１
2005244978.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの組合せロジックの経路を含む集積回路（ＩＣ）であって、
前記少なくとも１つの組合せロジックの経路が、複数のロジック・ブロックを含み、
前記複数のロジック・ブロックの少なくとも１つが、第１のタイプのセルであり、前記複数のロジック・ブロックの他の少なくとも１つが、第２のタイプのセルであり、
製造パラメータが、前記第１のタイプのセルに対して第１の影響を及ぼし、前記第２のタイプのセルに対して第２の影響を及ぼす集積回路。
【請求項２】
前記第２の影響が前記第１の影響とは反対である、請求項１に記載の集積回路。
【請求項３】
前記複数のロジック・ブロックが、複数のＣＭＯＳロジック回路であり、それぞれが１個または複数個のＦＥＴ（電界効果トランジスタ）を含む、請求項２に記載の集積回路。
【請求項４】
少なくとも１つの前記第１のタイプのセルが、少なくとも１つの結合されたＦＥＴを含む、請求項３に記載の集積回路。
【請求項５】
前記第１のセルのタイプが、ＦＥＴゲートがコンタクト・ピッチで各密集セル内にある密集セルのタイプである、請求項３に記載の集積回路。
【請求項６】
前記第２のセルのタイプが、ＦＥＴゲートが前記コンタクト・ピッチより大きいピッチで各分離セル内にある分離セルのタイプである、請求項５に記載の集積回路。
【請求項７】
前記製造パラメータが、ＦＥＴゲート層における焦点の変動である、請求項４に記載の集積回路。
【請求項８】
前記第１の影響が、前記ＦＥＴゲート層が焦点外れでプリントされたことに起因するブロック遅延の増加である、請求項７に記載の集積回路。
【請求項９】
前記第１のセルのタイプが、ＦＥＴゲートがコンタクト・ピッチで各密集セル内にある密集セルのタイプであり、
前記第２のセルのタイプが、ＦＥＴゲートが前記コンタクト・ピッチより大きいピッチで各分離セル内にある分離セルのタイプであり、
前記少なくとも１つの組合せロジックの経路中の前記各密集セルにおけるブロック遅延の累積増加分が、前記少なくとも１つの組合せロジックの経路中の前記各分離セルにおけるブロック遅延の累積減少分によって相殺される、請求項８に記載の集積回路。
【請求項１０】
少なくとも１つの第２の組合せロジックの経路をさらに含み、
前記少なくとも１つの第２の組合せロジックの経路が、複数の密集ロジックのセルからなり、
前記少なくとも１つの第２のロジックの経路中の電力が、前記ＦＥＴが焦点外れでプリントされたことに起因して低減される、請求項８に記載の集積回路。
【請求項１１】
ＩＣが標準セルＩＣである、請求項１に記載の集積回路。
【請求項１２】
少なくとも１つの組合せロジックの経路を含む集積回路（ＩＣ）であって、
前記少なくとも１つの組合せロジックの経路が、複数のロジック・ブロックを含み、
前記少なくとも１つのロジックの経路中の少なくとも１つの層が、コンタクト・ピッチ形態の領域と、前記コンタクト・ピッチより広いピッチで配置された形態の領域とを有する集積回路。
【請求項１３】
前記複数のロジック・ブロックが複数のＣＭＯＳロジック回路であり、それぞれが、１個または複数個のＦＥＴを含む、請求項１２に記載の集積回路。
【請求項１４】
前記複数のロジック・ブロックが、少なくとも１つの密集セルと、少なくとも１つの分離セルとを含み、
前記コンタクト・ピッチ形態が、前記密集セル中にあり、
前記少なくとも１つの層が焦点外れでプリントされたことに起因する前記密集セルの遅延の変化が、前記分離セルの遅延の変化によって相殺される、請求項１３に記載の集積回路。
【請求項１５】
前記密集セルの前記遅延変化が、密集セルの遅延の増加である、請求項１４に記載の集積回路。
【請求項１６】
少なくとも１つの前記密集セルが、少なくとも１つの前記分離セルと同じロジック回路である、請求項１４に記載の集積回路。
【請求項１７】
前記少なくとも１つの層が、ＦＥＴゲート層である、請求項１４に記載の集積回路。
【請求項１８】
少なくとも１つの前記密集セルが、ロジック回路に含まれない少なくとも１つの形態を含み、
前記密集セル中のＦＥＴゲートが、前記少なくとも１つの形態を有する場合は前記コンタクト・ピッチにより、前記少なくとも１つの形態を有さない場合は前記コンタクト・ピッチより広いピッチによる、請求項１７に記載の集積回路。
【請求項１９】
少なくとも１つの前記密集セル中の前記少なくとも１つの形態が、結合されたＦＥＴのゲートである、請求項１８に記載の集積回路。
【請求項２０】
少なくとも１つの第２の組合せロジックの経路をさらに含み、
前記少なくとも１つの第２の組合せロジックの経路が、複数の密集ロジックのセルからなり、
前記少なくとも１つの第２のロジックの経路中の電力が、前記ＦＥＴが焦点外れでプリントされたことに起因して低減される、請求項１４に記載の集積回路。
【請求項２１】
ＩＣが標準セルＩＣである、請求項１２に記載の集積回路。
【請求項２２】
少なくとも１つの組合せロジックの経路が、複数の標準セルのロジック・ブロックを含み、
前記複数のロジック・ブロックが、少なくとも１つの密集セルと、少なくとも１つの分離セルとを含み、
前記密集セル中のゲート層形態が、コンタクト・ピッチであり、前記分離セル中のゲート層形態が、前記コンタクト・ピッチより広いピッチであり、
前記ゲート層形態が焦点外れでプリントされたことに起因する前記密集セルの遅延の変化が、前記分離セルの遅延の変化によって相殺される標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２３】
前記複数のロジック・ブロックが、複数のロジック回路であり、それぞれが１個または複数個のＦＥＴ（電界効果トランジスタ）を含む、請求項２２に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２４】
前記密集セルの前記遅延変化が、前記密集セルの遅延の増加である、請求項２３に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２５】
少なくとも１つの前記密集セルが、少なくとも１つの前記分離セルと同じロジック回路である、請求項２４に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２６】
少なくとも１つの前記密集セルが、ロジック回路中に含まれない少なくとも１つの形態を含み、
前記密集セル中のＦＥＴゲートが、前記少なくとも１つの形態を有する場合は前記コンタクト・ピッチにより、前記少なくとも１つの形態を有さない場合は前記コンタクト・ピッチより広いピッチによる、請求項２４に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２７】
少なくとも１つの前記密集セル中の前記少なくとも１つの形態が、ゲートをソースに結合されたＦＥＴのゲートである、請求項２６に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【請求項２８】
少なくとも１つの第２の組合せロジックの経路をさらに含み、
前記少なくとも１つの第２の組合せロジックの経路が、複数の密集ロジックのセルからなり、
前記少なくとも１つの第２のロジックの経路中の電力が、前記ＦＥＴゲート層が焦点外れでプリントされたことに起因して低減される、請求項２３に記載の標準セルＣＭＯＳ集積回路（ＩＣ）チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳しくは集積回路の経路の遅延の変動を最小にすることに関する。
【背景技術】
【０００２】
典型的な集積回路（ＩＣ）チップは、種々の形態を有するいくつかのレベルまたは順次形成された層のスタックを含む。各層が、前の層に積み重ねられまたは重畳され、パターン化されて、デバイス（たとえば、ＦＥＴ（電界効果トランジスタ））を画定する形態が形成され、デバイスが回路中に接続される。普通ＣＭＯＳと呼ばれるものなど典型的な現在の技術水準の相補型絶縁ゲートＦＥＴプロセスでは、ウェハの表面上にデバイスを形成するためにウェハ上に層が形成される。さらに、その表面は、ＳＯＩ（シリコン・オン・インシュレータ）ウェハ上のシリコン層の表面とすることができる。簡単なＦＥＴは、シリコン表面層から形成されたシリコン・アイランド上の２つの形態の共通部分、すなわち長方形のゲート層によって形成される。種々の形態を有するこれらの層は、マスク・レベルまたはマスク層としても知られているが、それぞれ周知のフォトリソグラフィ・マスキングで光学的にプリントし、現像し、たとえば、エッチング、注入、堆積等のレベルを画定することによって、製造することができる。
【０００３】
種々のマスク形態は、それぞれ４つのタイプのうちの１つに分類できる、すなわちライン／スペース・アレイ、分離されたライン、分離されたスペース、およびコンタクト・ホールである。理想的には、特定の層上のフィーチャ（構造）に適用されるプロセス・バイアス（プロセス制御電圧）などの製造パラメータは、その層上のすべてのタイプのフィーチャに一様に作用する。残念なことに、すべてのタイプのフィーチャが一様には反応しない。詳しく言うと、分離ラインおよびコンタクト・ピッチ・ラインとして知られている最小ピッチのライン／スペース・アレイは、焦点を合わす際の振舞いが異なる。コンタクト・ピッチ・ラインは、最小のライン幅でバイア、コンタクト・カバーまたはランディング・パッド用のスペースに余裕をプラスした、特定の層上の最小ピッチのライン／スペース・アレイである。焦点外れでプリントされたとき、コンタクト・ピッチ・ラインは、幅がより広くなり（間隔が縮み）、一方分離ラインは、より狭くなる。このような二分裂は、イメージ寸法が縮小されるにつれて、特に問題になってくる。
【０００４】
通常、デバイスは長さより幅がはるかに広いので、典型的なデバイスは、ゲート（および対応するチャネル）が短い、すなわち最小の形態寸法を有する。デバイス電流は、デバイスの長さに反比例する。デバイス性能は、デバイス電流と反対の関係（電流がより少なくなると、遅延は、より大きくなる）になり、電力は、デバイス電流の二乗に関係する。２ビット加算器または他の複雑なロジック機能などの回路を高密度で詰め込むためには、コンタクト・ピッチ・ラインをシリコン・アイランドの上に形成し、デバイス幅をその長さ方向にし、デバイス長さをそのライン幅になるようにする。そのような２ビット加算器から構築された掛算器は、１ビットの信号経路中にいくつかのそのような２ビット加算器を含むことがある。したがって、わずかに焦点外れで掛算器のゲート層がプリントされたことに起因してより長くなったゲート遅延が累積され、実質的に各２ビット加算器ごとにその信号経路が同じ量だけ遅延し、その総合的結果が追加された個々の遅延の合計になる。これとは違って、インバータやバッファなどのより簡単なロジック機能は、より疎らなさらには分離さえされたゲートの形で形成することができる。典型的なクロック・ツリーは、一連のそのようなインバータとすることができ、掛算器と同様に、クロック・ツリー・ゲートが分離されてプリントされたことによる影響が、累積され、個々の減少分の合計だけ遅延が短縮される。タイミングがクリティカルな、たとえばクロックが掛算器出力部においてラッチをゲート制御するような用途では、掛算結果の到達がより遅くなり、クロックの到達がより早くなるにつれて、ラッチが誤ったデータをラッチするようになる恐れがある。
【０００５】
したがって、集積回路チップ回路の製造パラメータの変動に対する感受性を減少し改善することが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、集積回路チップ回路の製造パラメータの変動を最小にすることである。
【０００７】
本発明の別の目的は、ゲート層の合焦の変動に対する回路の感受性を最小にすることである。
【０００８】
本発明の別の目的は、ロジックの経路の変動性を減少することである。
【課題を解決するための手段】
【０００９】
本発明は、少なくとも１つの組合せロジックの経路を含む集積回路（ＩＣ）に関するものである。組合せロジック経路は、セル・トランジスタに及ぼす製造パラメータの影響を互いに補償する２つのタイプのロジック・ブロック・セルを含む。この２つのタイプは、コンタクト・ピッチでＦＥＴゲートを有する密集したセルと、コンタクト・ピッチより広いピッチでＦＥＴゲートを有する分離したセルとを含む。ＦＥＴゲートが焦点外れでプリントされたことに起因する密集セルの遅延の変化は、分離セルの遅延の変化によって相殺される。
【００１０】
前記およびその他の目的、態様および利点は、図面を参照して行う本発明の好ましい実施形態についての以下の詳細な説明からよく理解されよう。
【発明を実施するための最良の形態】
【００１１】
ここで図面を、より詳しくは図１を参照すると、図１は、本発明の好ましい実施形態による断面１００における組合せロジックの例を示す。集積回路（ＩＣ）チップの全体でもその一部であってもよい断面１００は、公称値からの個々の性能のばらつきを互いに補償するように選択されたロジック・ブロック１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、たとえば標準セルのロジック・ゲートまたはマクロを含む。この特定の例では、ある特定の製造パラメータ、たとえば１つまたは複数のマスク・レベルをプリントする際の合焦の変動に関する製造パラメータに関して互いに反対の性能応答を示すように、交互のロジック・ブロックを選択する。したがって、たとえば、ある特定のレベル（たとえば、デバイス層またはＦＥＴゲート層）がチップ・サイト上に、より焦点外れでプリントされるにつれて、チップ遅延は、ロジック・ブロック１０２、１０４、１０８、１１２および１１６を通るとき増加し、ロジック・ブロック１０６、１１０、１１４および１１８を通るとき減少する。同様に、レベルが別のチップ・サイト上で焦点をもっと合わせてプリントされるにつれて、そのチップでのチップ遅延は、ロジック・ブロック１０２、１０４、１０８、１１２および１１６を通るとき減少し、ロジック・ブロック１０６、１１０、１１４および１１８を通るとき増加する。有利なことに、個々のゲート性能にかかわりなく、全体の経路遅延は、多かれ少なかれ一様に保たれ公称値により近づく。
【００１２】
したがって、前述のように、より密集したコンタクト・ピッチ・ラインでは、レベルが焦点外れでプリントされたとき、間隔が減少し、ライン幅が増加する。同様に、より広いピッチで間隔をさらにあけて配置された分離ラインでは、間隔が増加し、ライン幅が減少する。デバイスの長さ方向はライン幅方向に走っているので、焦点外れで密集して形成されたＦＥＴゲートは、長さがより長くなり、分離されたＦＥＴゲートは、より短くなる。これとは違って、交互位相シフト・マスクを使用すると、たとえばゲート長に対して互いに反対の影響を及ぼす、すなわち分離ピッチのデバイス・ゲートではゲート長が増加し、密集ピッチのデバイス・ゲートでは減少する。したがって、ロジック・ブロック毎に分離セル・レイアウトおよび密集セル・レイアウトの両方を構築することによって、たとえばセル・タイプ（分離タイプおよび密集タイプ、すなわちＩ（isolated）およびＤ（dense））を任意のロジック経路中で混成して、たとえば個々のブロックの遅延に合焦が及ぼす影響を緩和することができる。もちろん、両方のセル・レイアウトを含めると面積がいくらか犠牲になるが、その面積の犠牲を減らすように経路をさらに最適化することができることを理解されたい。
【００１３】
したがって、典型的な好ましい実施形態の標準セルのライブラリには、ロジック・ブック（簡単な機能、より中級の、または複雑な機能、あるいはマクロのいずれであっても）毎に少なくとも２つのレイアウト、すなわち密集レイアウトおよび分離レイアウトが含まれる。一般に、密集レイアウトのセルは、拡散中断部を横切るところ以外はどこでも、互いに隣接する最小長さのトランジスタ間の間隔を最小にして配置され、拡散中断部では分離された間隔が自動的に得られる。常時オフ（すなわち、Ｐ型ＦＥＴ（ＰＦＥＴ）ではゲートがＶｄｄに結合されており、Ｎ型ＦＥＴ（ＮＦＥＴ）ではグラウンドに結合されている）のダミー・トランジスタを含めることによって各拡散中断部を架橋し、それによってセル・ロジックを変更せずに有効ゲート密度が維持される。したがって、各密集セル中の互いに隣接するトランジスタ間の間隔が最小に維持される。さらに、セル境界において境界からコンタクト・ピッチの半分のところにトランジスタ（ダミー・トランジスタを含む）を配置する。したがって、そのようなセルを２個並べて配置したとき、セルの密度は、セル境界においてさえ維持される。これとは違って、分離レイアウトのセル中の互いに隣接するトランジスタ間の間隔は、コンタクト・ピッチまたは最小ピッチより大きい。任意選択で、各分離レイアウトのセルの境界に分離ゲートを含めることによって、隣接するセル中の境界トランジスタと隣り合うトランジスタの間の間隔が、不確定になる恐れを減らすことができる。
【００１４】
図１の例を続けると、標準セルのロジック・ブロック１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６および１１８はそれぞれ、個々のロジック機能毎に密集（Ｄ）の標準セル・ブックと分離（Ｉ）の標準セル・ブックの対から選択される。したがって、設計により、各対の一方は、ある特定の製造パラメータ（たとえば、合焦）が第１の極限値に近づいたとき、好都合な影響を受け、他のそれとは反対の第２の極限値に近づいたとき、不都合な影響を受ける。一方、その対の他方は、同じ製造パラメータに対してそれとは反対の作用を生じる、すなわち、たとえばレベルのプリントが焦点外れで行われたときは遅くなり、レベルのプリントが焦点を合わせて行われたときは、より速くなる。したがって、この特定の例では、各経路（すなわち、１０２から１１０または１１８、あるいは１０４から１１０または１１８）が各タイプをほぼ同数だけ含んでいる。たとえば、ロジック・ブロック１０２、１０４、１０８、１１２および１１６は、ある特定の製造パラメータ（ゲート層の合焦）の変動に対してある特定の効果が得られるように（たとえば、分離ゲートを使用して）レイアウトされたブックである。ロジック・ブロック１０６、１１０、１１４および１１８は、それとは反対の効果が得られるように（コンタクト・ピッチのゲート、または密集ゲートを使用して）レイアウトされたブックである。同じロジック経路中に同じブックの両方のレイアウトを含めることができ、たとえばロジック・ブロック１０４および１０６をともにＡＮＤゲートとすることができることに留意されたい。各ロジック・ブロック１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６および１１８によって提供される個々の機能にかかわらず、すべてのブロックは、同じ条件下で形成される。したがって、ゲートが焦点外れでプリントされた場合、たとえば、密集ロジック・ブロック１０６、１１０、１１４および１１８を通るときに生じるより長いブロック遅延が、分離ロジック・ブロック１０２、１０４、１０８、１１２および１１６を通るときに生じるより短い遅延を相殺する。この例では、密集および分離の交互のブロック１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６および１１８の混成物が示してあるが、これは例示のためのものにすぎない。通常はそうではなく、１個のゲートの遅延の増加が、その同じ経路中の別のゲートの遅延の等しい減少を相殺しない。したがって、経路遅延の変動を中和するために、レイアウト・タイプの適切な混成を決定する、たとえばいくつのブロックを分離レイアウトのブックにすべきで、いくつのブロックを密集レイアウトのブックにすべきかを決定することが必要になり得る。
【００１５】
図２は、本発明の好ましい実施形態に従ってロジック設計を行う際にブック・レイアウトの適切な混成を選択するためのフロー図１２０の例を示す。まず、ステップ１２２で、利用できる基本のビルディング・ブロック回路（たとえば、ＮＡＮＤゲートおよびＮＯＲゲート）を使用し、それを配置し次いで経路を決めることによって、ロジック設計を合成する。同時に、配置設計を最適化プログラムによって解析してゲートを結合し移動する。典型的な現況技術の合成ツールでは、ロジック最適化を配置と組み合わせて、より最適な結果を得ることができる。この例では、ゲート層の合焦に対する密集ゲートおよび分離ゲートの感受性が問題であり、各レイアウトについて焦点が合っている場合と、焦点が外れている場合の両方のタイミング特性を有する標準セルのライブラリ中に、ブック毎に密集レイアウトおよび分離レイアウトが含まれる。各ブックのレイアウトは、個々の設計における経路遅延の変動が低減されるように、合焦に対するゲートの感受性を考慮し、個々のブックの性能およびレイアウトの効果を十分活用して、選択される。次いで、ステップ１２４で、最適化された設計が、特定の製造パラメータ、この例ではゲート層の合焦に対する感受性について解析される。この解析は、製造パラメータに対するセルの漏損および／またはタイミング応答を判定するために行うことができる。したがって、セルのタイミング応答解析の例では、主入力ピン（すなわち、特定のブロックにもっとも遅く到達する入力信号）が識別でき、ゲート遅延の変動を考慮して、各セルに対する重み係数を決定することができる。電源変動が考慮対象であるときは、デバイス閾値漏損の変動も考慮することができる。次いで、ステップ１２６で、セルの累積する重み付けられた変動、すなわちブック遅延の増減に関する経路変動を定量化するコスト関数によって経路を記述する。コスト関数を最小にして、全体の経路変動を最小にする。最後に、ステップ１２８で、最小にしたコスト関数に基づき経路中のセル毎に１対のレイアウトの一方が選択される。したがって、図１の例に対する上記の解析結果は、ブロック１０６が主であり、したがって、それに密集セル・レイアウトが割り当てられ、残るセル１０２、１０４、１０８、１１０、１１２、１１４、１１６および１１８には分離セル・レイアウトが割り当てられることを示す。
【００１６】
ステップ１２６における、Ｎ個（図１の例では９個）のノードからなり、そのうちのｔ個は主出力ノード、ｖ個は内部ノード、ｓ個は主入力ノードであるネットワークのコスト関数解析では、１組のノードを｛ｇ１，ｇ２，．．．，ｇｔ＋ｖ＋ｓ｝として表すことができる。したがって、図１のネットワークまたは断面１００を参照すると、主出力ノードまたはブロック１１０および１１８は、１本の入力ピンを有し出力ピンを有さず、１からｔまでの記号で指し示すことができる。内部ノード１０６、１０８、１１２、１１４および１１６は、１本または複数本の入力ピンおよび１本の出力ピンを有し、ｔ＋１からｔ＋ｖまでの記号で指し示すことができる。主入力ノード１０２および１０４は、入力ピンを有さず、１本の出力ピンを有し、ｔ＋ｖ＋１からｔ＋ｖ＋ｓまでの記号で指し示す。各ノードｇｉの出力ピンは、次に他のノードの入力ピンに接続されたネットｎｉに接続されている。２値選択変数ｘｉを各ゲートｇｉに割り当てて、対応するゲート用の選択されたレイアウトを表すことができる。たとえば、＋１は、密集レイアウトのゲートのタイプを表し、−１は、分離レイアウトのゲートのタイプを表す。対応するゲートの変動ｖｉは、レイアウト毎に予め決定された値であり、ブック用のライブラリ定義中に含まれている。これから各ノードｇｊの出力の変動変数ａｊが決定される。共通ネットによって接続されたピンの変動変数は、同じであり、各主入力ゲートの出力ピンの変動変数は、０である。したがって、一般に、ａｉ＝ａｋ＋ｘｊｖｊであり、ただしａｋはｇｊの主ピンの変動変数であり、すべての変動変数は、選択変数の線形関数である。
【００１７】
経路遅延または経路電力の変動の最小化を問題にするかどうかに応じて、適切なコスト関数を定義し最小にすることができる。経路遅延の変動を最小にする場合、重み係数ｗｉを変動変数に適用することができ、その結果以下のコスト関数が得られる。
【００１８】
【数１】
2005244978.tif 000003
このコスト関数は、各ゲートについての拘束条件ｘｉ∈｛−１、１｝に従って最小にされる。同様に、密集レイアウトのセルは、漏損電力の消費がより少ないので、特にクリティカルでない経路の場合、選択された経路上の変動の増加が許容できる状態で漏損電力を低減することができる。したがって、密集レイアウトのゲートｇｉによって消費される漏損電力をｐｉＤ、および分離レイアウトのゲートによって消費される漏損電力をｐｉＩで表すと、その結果、ａｉ≦ｂｉ、∀ｔ＋１≦ｉ≦ｔ＋ｖ（ただし、ｂｉは変動閾値）、およびやはりｘｉ∈｛−１、１｝の拘束条件に従って以下のコスト関数が得られる。
【００１９】
【数２】
2005244978.tif 000004
【００２０】
図３および４は、本発明の好ましい実施形態に従って経路変動を最小にするために選択できる、典型的な標準セルに含めることができるような分離レイアウト１３０Ｉと密集レイアウト１３０Ｄの２入力ＡＮＤゲートの対の例を示す。この例では、電源供給ライン１３２、１３４が、それぞれ電源供給電圧、たとえばＶｈｉまたはＶＤＤおよびグラウンドへのローカルな接続部になっている。ＰＦＥＴが、電源供給ライン１３２に形成される。ＮＦＥＴが、グラウンド・ライン１３４に形成される。ゲート層形態１３６、１３８、１４０が、シリコン・アイランド形態１４２、１４４、１４６、１４８と交差して、ＮＦＥＴおよびＰＦＥＴを形成する。したがって、ＡＮＤ入力ゲート層形態１３６、１３８は、ｎ型シリコン・アイランド１４２を有する直列に接続されたＮＦＥＴと、ｐ型シリコン・アイランド１４４を有する並列に接続されたＰＦＥＴを形成する。同様に、ゲート層形態１４０は、ｎ型シリコン・アイランド１４６を有するＮＦＥＴと、ｐ型シリコン・アイランド１４８を有するＰＦＥＴを形成する。金属ストラップ１５０が、ＰＦＥＴの共通接続部を直列接続されたＮＦＥＴと接続してＮＡＮＤゲート出力部を形成し、また共通接続部をゲート層形態１４０に接続し、金属ストラップ１５０は内部インバータ入力部になる。第２の金属ストラップ１５２は、インバータの出力部に、したがってＡＮＤゲート出力部になる。ｎ型シリコン・アイランド１４６の上以外では、ゲート層形態１３６、１３８、１４０は、最小間隔より大きい間隔で配置され、形態１３６、１３８、１４０は、決して最小ピッチまたはコンタクト・ピッチにあると見なさない。
【００２１】
これとは違って、図４の密集レイアウト１３０Ｄでは、特別のゲート層形態１５４、１５６、１５８、１６０を含めることによって、ゲート層のライン間隔が、密集セル１３０Ｄ内でコンタクト・ピッチにまたはそれに近いピッチになる。個々のシリコン・アイランド形態１４２、１４４、１４６、１４８の代わりに、内部形態、すなわちより大きい合併したアイランド１６２、１６４も形成される。内部に、特別のゲート層形態１５６、１５８によって離れたＦＥＴを形成し（すなわち、形態１５４が、ＶＤＤに結合され、ｐ型の合併したアイランド１６４においてＰＦＥＴを形成し、形態１６０が、グラウンドに結合され、ｎ型の合併したアイランド１６２においてＰＦＥＴを形成し）、形態１５６が導電性ストラップ１５０にあるＮＡＮＤゲート出力部を導電性ストラップ１５２にあるＡＮＤゲート出力部から分離し、形態１５８がＡＮＤゲート出力部を電源供給ライン１３２から分離する。したがって、特別のゲート層形態１５６、１５８によって形成される離れたデバイスによって、実際に、大きな合併したアイランド１６２、１６４が、分離セルのレイアウト１３０Ｉ中のシリコン・アイランド形態１４２、１４４、１４６、１４８と等価な領域に分割される。境界形態１５４、１６０によって、互いに隣接するセル（図示せず）とのピッチおよび間隔が保証される。
【００２２】
したがって、有利なことに、好ましい実施形態の標準セル・ライブラリは、製造パラメータ（たとえば、焦点変動）に依存する２つのレイアウトを含み、そのそれぞれが、特定の製造パラメータの変化に対して互いに反対の応答を示す。したがって、製造パラメータが公称値から離れているとき、２つのレイアウトの一方を使用して形成されたセルは、より有利な動作をし、第２のレイアウトを使用して形成されたセルは、より有利でない動作をする。たとえば、ゲート・レベルがより焦点外れでプリントされるにつれて、分離ゲート・セルが遅延を減少し、密集セルが遅延を増加する。セル・レイアウトは、主に、特定の製造パラメータの変動の影響を比較的受けない同調し平衡したロジックが得られるように、タイミング経路中で選択される。さらに、この主な効果とともにまたはその代わりに補助的な効果を考慮することもできる。たとえば、特に焦点に対して感受性を有するゲート層の場合、焦点外れの密集レイアウト・ブロックの有効ゲート長さが短いと、密集レイアウト・ブロックは、電力が、特に漏損電力の消費がより少なくなる。したがって、クリティカルでないタイミング経路中では、密集レイアウト・セルを使用して設計漏損電力の総計を減少させることができる。
【００２３】
本発明を好ましい実施形態について説明してきたが、本発明は、添付の特許請求の範囲の精神および範囲に含まれる修正を加えて実施できることが当業者には理解されよう。
【図面の簡単な説明】
【００２４】
【図１】本発明の好ましい実施形態による組合せロジックの例を示す断面図である。
【図２】ロジック設計の際に適切なゲート・レイアウトの混成を選択するための流れ図の例を示す図である。
【図３】経路変動が最小になるように選択するために、典型的な標準セル中に含めることができるような、分離レイアウトと密集レイアウトの２入力ＡＮＤゲート対の例を示す図である。
【図４】経路変動が最小になるように選択するために、典型的な標準セル中に含めることができるような、分離レイアウトと密集レイアウトの２入力ＡＮＤゲート対の例を示す図である。
【符号の説明】
【００２５】
１００  断面
１０２  分離ロジック・ブロック
１０４  分離ロジック・ブロック
１０６  密集ロジック・ブロック
１０８  分離ロジック・ブロック
１１０  密集ロジック・ブロック
１１２  分離ロジック・ブロック
１１４  密集ロジック・ブロック
１１６  分離ロジック・ブロック
１１８  密集ロジック・ブロック
１３０Ｉ  分離レイアウト
１３０Ｄ  密集レイアウト
１３２  電源供給ライン
１３４  電源供給ライン、グラウンド・ライン
１３６  ゲート層形態
１３８  ゲート層形態
１４０  ゲート層形態
１４２  ｎ型シリコン・アイランド
１４４  ｐ型シリコン・アイランド
１４６  ｎ型シリコン・アイランド
１４８  シリコン・アイランド形態
１５０  金属ストラップ
１５２  導電性ストラップ
１５４  境界形態
１５６  境界形態
１５８  ゲート層形態
１６０  ゲート層形態
１６２  合併したアイランド
１６４  合併したアイランド
【図１】
2005244978.tif 000005
【図２】
2005244978.tif 000006
【図３】
2005244978.tif 000007
【図４】
2005244978.tif 000008