(57)【要約】    【課題】      貫通電流やリーク電流に起因する消費電力を減少することができるとともに、回路動作速度の高速化を実現することができる増幅回路、アナログデジタル変換回路及び移動体通信端末を提供する。    【解決手段】  アナログデジタル変換回路１００の増幅回路１３０において、前段のインバータを構築する第１のトランジスタ１３１と第１の電源電圧Ｖｄｄとの間に双方の接続及び非接続を制御する第１のスイッチ１３３と、前段のインバータを構築する第２のトランジスタ１３２と第２の電源電圧Ｖｓｓとの間に双方の接続及び非接続を制御する第２のスイッチ１３４と、後段のインバータを構築する第３のトランジスタ１３５及び第４のトランジスタ１３６のゲート電極と第２の電源電圧Ｖｓｓとの間に双方の接続及び非接続を制御する第３のスイッチ１３７とを備えている。  【選択図】      図１
2005322985.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のゲート電極に共通の信号が入力され、第１及び第２のドレイン領域が互いに接続された第１のチャネル導電型の第１のトランジスタ及び第２のチャネル導電型の第２のトランジスタと、
前記第１のトランジスタの第１のソース領域と第１の電源電圧との間に配設され、双方の接続及び非接続を制御する第１のスイッチと、
前記第２のトランジスタの第２のソース領域と第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第２のスイッチと、
前記第１及び第２のドレイン領域に第３のゲート電極が接続され、第３のソース領域が前記第１の電源電圧に接続された第１のチャネル導電型の第３のトランジスタと、
前記第１及び第２のドレイン領域に第４のゲート電極が接続され、第４のソース領域が前記第２の電源電圧に接続され、第４のドレイン領域が前記第３のトランジスタの第３のドレイン領域に接続された第２のチャネル導電型の第４のトランジスタと、
前記第３のゲート電極及び前記第４のゲート電極と前記第１又は第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第３のスイッチと、
を備えたことを特徴とする増幅回路。
【請求項２】
前記第１のスイッチは第１のチャネル導電型の第５のトランジスタであり、前記第２のスイッチは第２のチャネル導電型の第６のトランジスタであり、前記第３のスイッチは第１又は第２のチャネル導電型の第７のトランジスタであることを特徴とする請求項１記載の増幅回路。
【請求項３】
基準電圧、入力電圧のいずれかを選択するスイッチ回路と、
前記スイッチ回路の出力に接続されたチョッパ型比較器と、
前記チョッパ型比較器の出力に接続された増幅回路と、を備え、
前記増幅回路は、
第１及び第２のゲート電極が前記チョッパ型比較器の出力に接続され、第１及び第２のドレイン領域が互いに接続された第１のチャネル導電型の第１のトランジスタ及び第２のチャネル導電型の第２のトランジスタと、
前記第１のトランジスタの第１のソース領域と第１の電源電圧との間に配設され、双方の接続及び非接続を制御する第１のスイッチと、
前記第２のトランジスタの第２のソース領域と第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第２のスイッチと、
前記第１及び第２のドレイン領域に第３のゲート電極が接続され、第３のソース領域が前記第１の電源電圧に接続された第１のチャネル導電型の第３のトランジスタと、
前記第１及び第２のドレイン領域に第４のゲート電極が接続され、第４のソース領域が前記第２の電源電圧に接続され、第４のドレイン領域が前記第３のトランジスタの第３のドレイン領域に接続された第２のチャネル導電型の第４のトランジスタと、
前記第３のゲート電極及び前記第４のゲート電極と前記第１又は第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第３のスイッチと、を備えたことを特徴とするアナログデジタル変換回路。
【請求項４】
前記増幅回路の出力にラッチ回路の入力又は論理回路の入力が更に接続されたことを特徴とする請求項３記載のアナログデジタル変換回路。
【請求項５】
前記請求項３又は請求項４記載のアナログデジタル変換回路を備えたことを特徴とする移動体通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、アナログデジタル変換回路及び移動体通信端末に関し、特にチョッパ型比較器の出力を増幅する増幅回路、このチョッパ型比較器と増幅回路とを少なくとも備えたアナログデジタル変換回路及びこのアナログデジタル変換回路が内蔵された移動体通信端末に関する。
【背景技術】
【０００２】
図７に示す、移動体通信端末に内蔵される高速アナログデジタル変換回路１は、基準電圧Ｖｒｅｆ及び入力電圧（アナログ入力信号）Ｖｉｎが入力される比較回路２と、この比較回路２の出力をラッチするラッチ回路７とを備えている。比較回路２は、スイッチ回路３と、チョッパ型比較器４及び５と、増幅回路６とを備えている。
【０００３】
スイッチ回路３は、基準電圧Ｖｒｅｆを選択するスイッチ３Ａと、入力電圧Ｖｉｎを選択するスイッチ３Ｂとにより構成されている。チョッパ型比較器４は、スイッチ回路３の出力に一方の電極が接続されたサンプルホールド用容量４Ａと、このサンプルホールド用容量４Ａの他方の電極に入力が接続されたインバータ４Ｂと、このインバータ４Ｂの入力と出力との間の接続及び非接続を制御するアナログスイッチ４Ｃとにより構成されている。チョッパ型比較器５は、インバータ４Ｂの出力に一方の電極が接続された容量５Ａと、この容量５Ａの他方の電極に入力が接続されたインバータ５Ｂと、このインバータ５Ｂの入力と出力との間の接続及び非接続を制御するアナログスイッチ５Ｃとにより構成されている。増幅回路６は、インバータ５Ｂの出力に入力が接続され、出力がラッチ回路７に接続されたインバータ６Ａにより構成されている。
【０００４】
ラッチ回路７は、直列に接続されたインバータ７Ａ及び７Ｂと、増幅回路６の出力とこのラッチ回路７のインバータ７Ａとの間の接続及び非接続を制御するスイッチ７Ｃと、インバータ７Ａの入力とインバータ７Ｂの出力との間の接続及び非接続を制御するスイッチ７Ｄとを備えている。
【０００５】
この図７に示すアナログデジタル変換回路１において、初段のチョッパ型比較器４に着目してみると、アナログスイッチ４Ｃが「オン（ＯＮ）」に制御されている場合、インバータ４Ｂの入力と出力との間が接続され、入力側のノードＶｂと出力側のノードＶｃとが等しくなる（Ｖｂ＝Ｖｃ）。このとき、サンプルホールド用容量４Ａの入力側のノードＶａは、スイッチ回路３のスイッチ３Ａが「オン」に制御されているので、基準電圧Ｖｒｅｆと等しくなる（Ｖａ＝Ｖｒｅｆ）。このような電圧条件において、サンプルホールド用容量４Ａに充電される電圧は基準電圧ＶｒｅｆからノードＶｂを差し引いた電圧になる（Ｖｒｅｆ−Ｖｂ）。
【０００６】
次に、スイッチ回路３のスイッチ３Ａ及びチョッパ型比較器４のアナログスイッチ４Ｃを「オフ（ＯＦＦ）」に制御してから、スイッチ回路３のスイッチ３Ｂを「オン」に制御すると、ノードＶａは入力電圧Ｖｉｎと等しい電圧になる（Ｖａ＝Ｖｉｎ）。ノードＶａの電圧変化分ΔＶａは基準電圧Ｖｒｅｆから入力電圧Ｖｉｎを差し引いた電圧になる（ΔＶａ＝Ｖｒｅｆ−Ｖｉｎ）。インバータ４Ｂの入力電圧となるノードＶｂの電圧変化分ΔＶｂはノードＶａの電圧変化分ΔＶａと等しくなる。インバータ４ＢのゲインＧは出力側のノードＶｃの電圧変化分ΔＶｃ（＝−Ｇ×ΔＶｂ＝Ｇ×（Ｖｉｎ−Ｖｒｅｆ））になる。
【０００７】
次段のチョッパ型比較器５は初段のチョッパ型比較器４の出力ゲインを増幅する機能を有する。増幅回路６のインバータ６Ａはチョッパ型比較器５から出力される、入力電圧（Ｖｉｎ）から基準電圧（Ｖｒｅｆ）を差し引いた電圧（Ｖｉｎ−Ｖｒｅｆ）を増幅する機能を有する。
【０００８】
このように構成されるアナログデジタル変換回路１においては、動作形態にリセットモード及び比較モードの２種類のモードがあり、リセットモードの場合、チョッパ型比較器５のインバータ５Ｂ、増幅回路６のインバータ６Ａのそれぞれにおいて、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に貫通電流が流れるという技術的課題がある。貫通電流の発生はアナログデジタル変換回路１の消費電力を増大することになる。
【０００９】
下記特許文献１には、このような技術的課題を解決することが可能な、図８に示すコンパレータ１０が開示されている。コンパレータ１０は、スイッチ回路１３と、チョッパ段１４と、コンパレータ部１５と、ラッチ部１７とを備えている。
【００１０】
スイッチ回路１３は、基準電圧Ｖｒｅｆを選択するスイッチ１３Ａと、入力電圧Ｖｉｎを選択するスイッチ１３Ｂとにより構成されている。チョッパ段１４は、スイッチ回路１３の出力に一方の電極が接続されたコンデンサ１４Ａと、このコンデンサ１４Ａの他方の電極に入力が接続されたインバータ１４Ｂと、このインバータ１４Ｂの入力と出力との間の接続及び非接続を制御するスイッチ４Ｃとにより構成されている。
【００１１】
コンパレータ部１５は、前段のインバータを構築するＰチャネルトランジスタ１５Ａ、Ｎチャネルトランジスタ１５Ｂ及びトランスファーゲート１５Ｃと、後段のインバータを構築するＰチャネルトランジスタ１５Ｄ及びＮチャネルトランジスタ１５Ｅとにより構成されている。前段のインバータを構築するＰチャネルトランジスタ１５Ａ、Ｎチャネルトランジスタ１５Ｂのそれぞれのゲート電極はチョッパ段１４の出力に接続されている。Ｐチャネルトランジスタ１５Ａのソース領域は電源電圧Ｖｄｄに接続され、ドレイン領域はトランスファーゲート１５Ｃの一端に接続されている。Ｎチャネルトランジスタ１５Ｂのソース領域は接地電圧Ｖｓｓに接続され、ドレイン領域はトランスファーゲート１５Ｃの他端に接続されている。トランスファーゲート１５Ｃのゲート電極にはクロック制御信号ＣＫが入力されるようになっている。
【００１２】
後段のインバータを構築するＰチャネルトランジスタ１５Ｄのゲート電極はＰチャネルトランジスタ１５Ａのドレイン領域に接続され、ソース領域は電源電圧Ｖｄｄに接続され、ドレイン領域はＮチャネルトランジスタ１５Ｅのドレイン領域及びラッチ部１７の入力に接続されている。Ｎチャネルトランジスタ１５Ｅのゲート電極はＮチャネルトランジスタ１５Ｂのドレイン領域に接続され、ソース領域は接地電圧Ｖｓｓに接続されている。
【００１３】
ラッチ部１７は、直列に接続されたインバータ１７Ａ及び１７Ｂと、インバータ１７Ａの入力とインバータ１７Ｂの出力との間の接続及び非接続を制御するスイッチ１７Ｄとを備えている。
【００１４】
このように構成されるコンパレータ１０は、リセットモード（オートゼロ）の場合、コンパレータ部１５の前段のインバータにおいて電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に流れる貫通電流をトランスファーゲート１５Ｃにより遮断することができるので、低消費電力化を実現することができる。更に、コンパレータ１０は、コンパレータ部１５において初段のインバータに加えて後段にもインバータを備えているので、出力利得を向上することができる。
【特許文献１】特公平７−７９２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図８に示すコンパレータ１０においては、以下の点について配慮がなされていなかった。
【００１６】
コンパレータ１０において、リセットモードの場合、チョッパ段１４のインバータ１４Ｂの入力と出力との間を接続しているので、チョッパ段１４の出力電圧は電源電圧Ｖｄｄの１／２の電圧になる。コンパレータ部１５の前段のインバータを構築するＰチャネルトランジスタ１５Ａ、Ｎチャネルトランジスタ１５Ｂのそれぞれのゲート電極にはこの電圧が印加され、Ｐチャネルトランジスタ１５Ａ及びＮチャネルトランジスタ１５Ｂは完全な「オフ」状態ではなくなるので、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に貫通電流が流れようとする。この貫通電流は、Ｐチャネルトランジスタ１５ＡとＮチャネルトランジスタ１５Ｂとの間に設けたトランスファーゲート１５Ｃを「オフ」に制御することにより防止することができる。
【００１７】
ところが、トランスファーゲート１５Ｃにはオン抵抗が存在し、電源電圧Ｖｄｄの、前段のインバータを構築するＰチャネルトランジスタ１５Ａのオン抵抗とトランスファーゲート１５Ｃのオン抵抗とにより分割された分の電圧が、後段のインバータを構築するＰチャネルトランジスタ１５Ｄのゲート電極に供給される。同様に、接地電圧Ｖｓｓの、前段のインバータを構築するＮチャネルトランジスタ１５Ｂのオン抵抗とトランスファーゲート１５Ｃのオン抵抗とにより分割された分の電圧が、後段のインバータを構築する、Ｎチャネルトランジスタ１５Ｅのゲート電極に供給される。このため、後段のインバータにおいて、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間にＰチャネルトランジスタ１５Ｄ及びＮチャネルトランジスタ１５Ｅを通してリーク電流が流れる。このリーク電流はコンパレータ１０の消費電力を増大し、特にこのようなコンパレータ１０を内蔵し、バッテリや電池を電源とする移動体通信端末においては連続使用時間が短くなる。
【００１８】
更に、コンパレータ１０において、比較モードの場合、トランスファーゲート１５Ｃのオン抵抗に起因し、前段のインバータを構築するＰチャネルトランジスタ１５Ａのドレイン電圧（出力電圧）にオフセット電圧が生じ、同様にＮチャネルトランジスタ１５Ｂのドレイン電圧にオフセット電圧が生じる。このオフセット電圧は、後段のインバータを構築するＰチャネルトランジスタ１５Ｄのゲート電極、Ｎチャネルトランジスタ１５Ｅのゲート電極にそれぞれ付加される。オフセット電圧によりＰチャネルトランジスタ１５Ｄ、Ｎチャネルトランジスタ１５Ｅのそれぞれの駆動電流は減少してしまうので、結果的にコンパレータ部１５の出力電圧の充電時間が長くなり、コンパレータ部１５の回路動作速度が遅くなる。特に、このようなコンパレータ１０を内蔵する移動体通信端末においては、アナログ信号をデジタル信号に変換する信号処理速度が遅くなる。
【００１９】
本発明は、かかる点に鑑みてなされたものであり、低消費電力化を実現することができるとともに、動作速度の高速化を実現することができる増幅回路、アナログデジタル変換回路及び移動体通信端末を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の増幅回路は、第１及び第２のゲート電極に共通の信号が入力され、第１及び第２のドレイン領域が互いに接続された第１のチャネル導電型の第１のトランジスタ及び第２のチャネル導電型の第２のトランジスタと、第１のトランジスタの第１のソース領域と第１の電源電圧との間に配設され、双方の接続及び非接続を制御する第１のスイッチと、第２のトランジスタの第２のソース領域と第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第２のスイッチと、第１及び第２のドレイン領域に第３のゲート電極が接続され、第３のソース領域が第１の電源電圧に接続された第１のチャネル導電型の第３のトランジスタと、第１及び第２のドレイン領域に第４のゲート電極が接続され、第４のソース領域が第２の電源電圧に接続され、第４のドレイン領域が第３のトランジスタの第３のドレイン領域に接続された第２のチャネル導電型の第４のトランジスタと、第３のゲート電極及び第４のゲート電極と第１又は第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第３のスイッチとを備えた構成を採る。
【００２１】
この構成により、第１の電源電圧と第１のトランジスタのソース領域との間の接続及び非接続を第１のスイッチにより制御することができ、第２の電源電圧と第２のトランジスタのソース領域との間の接続及び非接続を第２のスイッチにより制御することができるので、第１の電源電圧と第２の電源電圧との間に第１のトランジスタ及び第２のトランジスタを通して流れる貫通電流を防止することができる。更に、第３のトランジスタの第３のゲート電極及び第４のトランジスタの第４のゲート電極と第１又は第２の電源電圧との間の接続及び非接続を第３のスイッチにより制御することができ、第３のゲート電極及び第４のゲート電極を第１又は第２の電源電圧に保持することができるので、第３のトランジスタ及び第４のトランジスタのオンオフ動作を確実に行い、第１の電源電圧と第２の電源電圧との間に第３のトランジスタ及び第４のトランジスタを通して流れるリーク電流（又は貫通電流）を防止することができる。更に、第１のトランジスタのドレイン領域と第２のトランジスタのドレイン領域との間にトランスファーゲートに起因するオン抵抗がなくなるので、第１のトランジスタ及び第２のトランジスタの出力のオフセット電圧をなくすことができる。この結果、第３のトランジスタ及び第４のトランジスタの出力電圧の充電時間を短縮することができる。
【００２２】
本発明の増幅回路は、第１のスイッチは第１のチャネル導電型の第５のトランジスタであり、第２のスイッチは第２のチャネル導電型の第６のトランジスタであり、第３のスイッチは第１又は第２のチャネル導電型の第７のトランジスタである構成を採る。
【００２３】
本発明のアナログデジタル変換回路は、基準電圧、入力電圧のいずれかを選択するスイッチ回路と、スイッチ回路の出力に接続されたチョッパ型比較器と、チョッパ型比較器の出力に接続された増幅回路と、を備え、増幅回路は、第１及び第２のゲート電極がチョッパ型比較器の出力に接続され、第１及び第２のドレイン領域が互いに接続された第１のチャネル導電型の第１のトランジスタ及び第２のチャネル導電型の第２のトランジスタと、第１のトランジスタの第１のソース領域と第１の電源電圧との間に配設され、双方の接続及び非接続を制御する第１のスイッチと、第２のトランジスタの第２のソース領域と第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第２のスイッチと、第１及び第２のドレイン領域に第３のゲート電極が接続され、第３のソース領域が第１の電源電圧に接続された第１のチャネル導電型の第３のトランジスタと、第１及び第２のドレイン領域に第４のゲート電極が接続され、第４のソース領域が第２の電源電圧に接続され、第４のドレイン領域が第３のトランジスタの第３のドレイン領域に接続された第２のチャネル導電型の第４のトランジスタと、第３のゲート電極及び第４のゲート電極と第１又は第２の電源電圧との間に配設され、双方の接続及び非接続を制御する第３のスイッチとを備えた構成を採る。
【００２４】
本発明のアナログデジタル変換回路は、増幅回路の出力にラッチ回路の入力又は論理回路の入力が更に接続された構成を採る。
【００２５】
本発明の移動体通信端末は、前述のアナログデジタル変換回路を備えた構成を採る。
【発明の効果】
【００２６】
本発明によれば、低消費電力化を実現することができるとともに、回路動作速度の高速化を実現することができる増幅回路、アナログデジタル変換回路及び移動体通信端末を提供することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の骨子は、直列接続された前段のインバータ及び後段のインバータを備え、前段のインバータのトランジスタのソース領域と電源電圧との間に接続及び非接続を制御するスイッチと、後段のインバータのトランジスタのゲート電極と電源電圧との間に接続及び非接続を制御するスイッチとを備えたことである。
【００２８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。実施の形態は、移動体通信端末に内蔵される、増幅回路を備えたアナログデジタル変換回路に発明を適用した例を説明するものである。
【００２９】
（実施の形態１）
[増幅回路、アナログデジタル変換回路及び移動体通信端末の構成]
図１に示すように、本発明の実施の形態１に係るアナログデジタル変換回路１００は、基準電圧Ｖｒｅｆ、入力電圧（アナログ入力信号）Ｖｉｎのいずれかを選択するスイッチ回路１１０と、スイッチ回路１１０の出力に接続されたチョッパ型比較器１２０と、チョッパ型比較器１２０の出力に接続された増幅回路１３０と、ラッチ回路１４０とを備えている。
【００３０】
スイッチ回路１１０は、基準電圧Ｖｒｅｆを選択及び非選択するスイッチ１１１と、入力電圧Ｖｉｎを選択及び非選択するスイッチ１１２とを備えている。
【００３１】
チョッパ型比較器１２０は、スイッチ回路１１０の出力に一方の電極が接続されたサンプルホールド用容量１２１と、このサンプルホールド用容量１２１の他方の電極に入力が接続されたインバータ１２２と、このインバータ１２２の入力と出力との間の接続及び非接続を制御するアナログスイッチ１２３とにより構成されている。アナログスイッチ１２３には図２（ａ）に示すクロック信号（制御信号）ＣＫ１が入力され、このクロック信号ＣＫ１に基づき、アナログスイッチ１２３は比較モード（Ｖｒｅｆオフ）、リセットモード（オートゼロ時、Ｖｒｅｆオン）のそれぞれに応じて制御される。
【００３２】
増幅回路１３０は、第１及び第２のゲート電極がチョッパ型比較器１２０の出力に接続され、第１及び第２のドレイン領域が互いに接続された第１のチャネル導電型の第１のトランジスタ１３１及び第２のチャネル導電型の第２のトランジスタ１３２と、第１のトランジスタ１３１の第１のソース領域と第１の電源電圧Ｖｄｄとの間に配設され、双方の接続及び非接続を制御する第１のスイッチ１３３と、第２のトランジスタ１３２の第２のソース領域と第２の電源電圧Ｖｓｓとの間に配設され、双方の接続及び非接続を制御する第２のスイッチ１３４と、第１及び第２のドレイン領域に第３のゲート電極が接続され、第３のソース領域が第１の電源電圧Ｖｄｄに接続された第１のチャネル導電型の第３のトランジスタ１３５と、第１及び第２のドレイン領域に第４のゲート電極が接続され、第４のソース領域が第２の電源電圧Ｖｓｓに接続され、第４のドレイン領域が第３のトランジスタ１３５の第３のドレイン領域に接続された第２のチャネル導電型の第４のトランジスタ１３６と、第３のゲート電極及び第４のゲート電極と第２の電源電圧Ｖｓｓとの間に配設され、双方の接続及び非接続を制御する第３のスイッチ１３７とを備えている。
【００３３】
ここで、実施の形態１において、第１のチャネル導電型とはＰチャネル導電型であり、第２のチャネル導電型とはＮチャネル導電型である。すなわち、第１のトランジスタ１３１、第３のトランジスタ１３５はいずれもＰチャネル導電型トランジスタであり、第２のトランジスタ１３２、第４のトランジスタ１３６はいずれもＮチャネル導電型トランジスタである。第１のトランジスタ１３１〜第４のトランジスタ１３６は具体的には絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）である。この絶縁ゲート型電界効果トランジスタには、少なくとも金属−酸化膜−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、金属−絶縁膜−半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）の双方が含まれる。更に、第１の電源電圧Ｖｄｄは回路動作電圧であり、第２の電源電圧Ｖｓｓは接地電圧である。
【００３４】
この増幅回路１３０において、第１のスイッチ１３３は、ソース領域が第１の電源電圧Ｖｄｄに接続され、ドレイン領域が第１のトランジスタ１３１の第１のソース領域に接続され、ゲート電極にクロック信号ＣＫ１が入力される第１のチャネル導電型の第５のトランジスタにより構成されている。この第５のトランジスタは第１のトランジスタと同一構造のＰチャネル導電型トランジスタである。第２のスイッチ１３４は、ソース領域が第２の電源電圧Ｖｓｓに接続され、ドレイン領域が第２のトランジスタの第２のソース領域に接続され、ゲート電極にクロック信号ＣＫ１が入力される第２のチャネル導電型の第６のトランジスタにより構成されている。この第６のトランジスタは第２のトランジスタと同一構造のＮチャネル導電型トランジスタである。第３のスイッチ１３７は、ソース領域が第２の電源電圧Ｖｓｓに接続され、ドレイン領域が第３のトランジスタ１３５の第３のゲート電極及び第４のトランジスタ１３６の第４のゲート電極に接続され、ゲート電極にクロック信号ＣＫ１が入力される第２のチャネル導電型の第７のトランジスタにより構成されている。この第７のトランジスタは第４のトランジスタ１３６と同一構造のＮチャネル導電型トランジスタである。
【００３５】
ラッチ回路１４０は、直列に接続された前段のインバータ１４１及び後段のインバータ１４２と、インバータ１４１の入力とインバータ１４２の出力との間の接続及び非接続を制御するスイッチ１４３とを備えている。前段のインバータ１４１の入力は増幅回路１３０の出力（後段のインバータを構築する第３のトランジスタ１３５の第３のドレイン領域及び第４のトランジスタ１３６の第４のドレイン領域）に接続されている。
【００３６】
このように構成されるアナログデジタル変換回路１００は、図示しないが、移動体通信端末に内蔵され、受信データのアナログ信号をデジタル信号に変換する処理を行なう。
【００３７】
［アナログデジタル変換回路及び増幅回路の動作説明］
次に、前述のアナログデジタル変換回路１００及び増幅回路１３０の動作を、図１及び図２（ａ）を使用して説明する。
【００３８】
リセットモードにおいて、チョッパ型比較器１２０のアナログスイッチ１２３に反転クロック信号ＣＫ１が入力される。この反転クロック信号ＣＫ１に基づきアナログスイッチ１２３は「オン」状態になり、インバータ１２２の入力と出力との間が接続される。スイッチ回路１１０においては、スイッチ１１１が投入され、基準電圧Ｖｒｅｆが選択される。スイッチ回路１１０はこの選択された基準電圧Ｖｒｅｆをチョッパ型比較器１２０のサンプルホールド用容量１２１に出力する。サンプルホールド用容量１２１においては、基準電圧Ｖｒｅｆに基づく電荷が蓄積される。
【００３９】
ここで、増幅回路１３０の第１のスイッチ１３３のゲート電極にクロック信号ＣＫ１が供給され、第１のスイッチ１３３が「オフ」に制御されるとともに、第２のスイッチ１３４のゲート電極に反転クロック信号ＣＫ１が供給され、第２のスイッチ１３４が「オフ」に制御される。この結果、増幅回路１３０の前段のインバータを構築する第１のトランジスタ１３１の第１のゲート電極及び第２のトランジスタ１３２の第２のゲート電極にインバータ１２２の出力電圧が供給されたとしても、第１の電源電圧Ｖｄｄと第２の電源電圧Ｖｓｓとの間に第１のトランジスタ１３１及び第２のトランジスタ１３２を通して貫通電流が流れることを防止することができる。なお、図１に示すアナログデジタル変換回路１００は、後述する「比較モード」におけるクロック信号ＣＫ１の供給状態を示しており、「リセットモード」においてはクロック信号ＣＫ１の表記は反転している。
【００４０】
更に、増幅回路１３０の第３のスイッチ１３７のゲート電極にクロック信号ＣＫ１が供給され、第３のスイッチ１３７が「オン」に制御される。この結果、増幅回路１３０の後段のインバータを構築する第３のトランジスタ１３５の第３のゲート電極及び第４のトランジスタ１３６の第４のゲート電極が第３のスイッチ１３７を通して第２の電源電圧Ｖｓｓに固定されるので、第１の電源電圧Ｖｄｄと第２の電源電圧Ｖｓｓとの間に第３のトランジスタ１３５及び第４のトランジスタ１３６を通してリーク電流（又は貫通電流）が流れることを防止することができる。
【００４１】
ラッチ回路１４０においては、増幅回路１３０の第１のスイッチ１３３及び第２のスイッチ１３４が「オフ」、第３のスイッチ１３７が「オン」に制御される前に、データの保持を目的として、スイッチ１４３を「オン」に制御しラッチがかけられる。前述の図７に示す構造のアナログデジタル変換回路１において、コンパレータ部２の次段回路として配置されるラッチ部７には、コンパレータ部２とラッチ部７との間の接続及び非接続を制御するスイッチ７Ｃが必要である。実施の形態１に係るアナログデジタル変換回路１００においては、増幅回路１３０の前段のインバータ及び後段のインバータの２段分のインバータの貫通電流及びリーク電流を防止することができるので、スイッチ７Ｃに相当するスイッチをラッチ回路１４０において省略することができる。また、実施の形態１に係るアナログデジタル変換回路１００においては、前述の図７に示す構造のアナログデジタル変換回路１において、チョッパ型比較器５の容量５Ａに相当するコンデンサを省略することができる。
【００４２】
一方、比較モードにおいて、チョッパ型比較器１２０のアナログスイッチ１２３にクロック信号ＣＫ１が入力される。このクロック信号ＣＫ１に基づきアナログスイッチ１２３は「オフ」状態になり、インバータ１２２の入力と出力との間が非接続状態になる。スイッチ回路１１０においては、スイッチ１１２が投入され、入力電圧Ｖｉｎが選択される。スイッチ回路１１０はこの選択された入力電圧Ｖｉｎをチョッパ型比較器１２０のサンプルホールド用容量１２１に出力する。サンプルホールド用容量１２１においては、入力電圧Ｖｉｎによって、基準電圧Ｖｒｅｆに基づき蓄積された電荷量を変化させる。この電荷量の変化はインバータ１２２に出力され、インバータ１２２は電荷量の変化を増幅するとともに信号波形を整形する。このインバータ１２２の出力はチョッパ型比較器１２０の出力として増幅回路１３０に出力される。
【００４３】
ここで、増幅回路１３０においては、第１のスイッチ１３３のゲート電極に反転クロック信号ＣＫ１が供給され、第１のスイッチ１３３が「オン」に制御されるとともに、第２のスイッチ１３４のゲート電極にクロック信号ＣＫ１が供給され、第２のスイッチ１３４が「オン」に制御される。この結果、増幅回路１３０の前段のインバータを構築する第１のトランジスタ１３１の第１のゲート電極及び第２のトランジスタ１３２の第２のゲート電極に供給されるチョッパ型比較器１２０の出力電圧に応じて、第１の電源電圧Ｖｄｄから第１のトランジスタ１３１を通して後段のインバータに電流が流れ、又後段のインバータから第２のトランジスタ１３２を通して第２の電源電圧Ｖｓｓに電流が流れる。そして、この比較モードにおいて、増幅回路１３０の前段のインバータに、前述の図８に示すようなトランスファーゲート１５Ｃに起因するオン抵抗が存在しないので、前段のインバータの出力電圧にオフセット電圧が生じない。従って、増幅回路１３０の後段のインバータの動作速度の高速化を実現することができ、結果的に増幅回路１３０及びアナログデジタル変換回路１００の回路動作速度の高速化を実現することができる。
【００４４】
更に、図１に示すアナログデジタル変換回路１００は貫通電流及びリーク電流を減少することができるので、電池やバッテリを電源とする移動体通信端末においては、連続使用時間を長くすることができる。
【００４５】
（実施の形態２）
本発明の実施の形態２は、前述の実施の形態１に係るアナログデジタル変換回路１００において、スイッチ回路１１０の構成を代えた例を説明するものである。
【００４６】
実施の形態２に係るアナログデジタル変換回路１００においては、図３に示すように、スイッチ回路１１０のスイッチ１１１、スイッチ１１２がいずれもトランスファーゲートにより構成されている。トランスファーゲートは、互いのソース領域同士及びドレイン領域同士を接続したＰチャネル導電型トランジスタ及びＮチャネル導電型トランジスタにより構成されている。スイッチ１１１を構築するトランスファーゲートのそれぞれのゲート電極には、図２（ａ）に示すクロック信号又は反転クロック信号ＣＫ１が入力され、基準電圧Ｖｒｅｆの選択及び非選択が制御される。スイッチ１１２を構築するトランスファーゲートのそれぞれのゲート電極には、図２（ｂ）に示すクロック信号又は反転クロック信号ＣＫ２が入力され、入力電圧Ｖｉｎの選択及び非選択が制御される。
【００４７】
実施の形態２においては、前述の実施の形態１に係るアナログデジタル変換回路１００及び増幅回路１３０により得られる効果と同様の効果を得ることができる。
【００４８】
（実施の形態３）
本発明の実施の形態３は、前述の実施の形態１に係るアナログデジタル変換回路１００において、増幅回路１３０の構成を代えた例を説明するものである。
【００４９】
実施の形態３に係るアナログデジタル変換回路１００においては、図４に示すように、増幅回路１３０の第３のスイッチ１３７が第１のチャネル導電型トランジスタ、すなわちＰチャネル導電型トランジスタにより構成され、このＰチャネル導電型トランジスタのソース領域が第１の電源電圧Ｖｄｄに接続されている。
【００５０】
このように構成されるアナログデジタル変換回路１００においては、リセットモードにおいて、増幅回路１３０の後段のインバータを構築する第３のトランジスタ１３５の第３のゲート電極及び第４のトランジスタ１３６の第４のゲート電極が第１の電源電圧Ｖｄｄに固定することができ、後段のインバータにおいてリーク電流（又は貫通電流）を防止することができる。
【００５１】
（実施の形態４）
本発明の実施の形態４は、前述の実施の形態１に係るアナログデジタル変換回路１００において、増幅回路１３０の次段回路の構成を代えた例を説明するものである。
【００５２】
実施の形態４に係るアナログデジタル変換回路１００は、図５に示すように、データのラッチが必要ない場合に、増幅回路１３０の出力に直接論理回路１５０を接続する。論理回路１５０には、例えばＮＡＮＤゲートやＯＲゲートを使用することができる。
【００５３】
このように構成されるアナログデジタル変換回路１００においては、前述の実施の形態１に係るアナログデジタル変換回路１００と同様の効果を得ることができる。
【００５４】
（実施の形態５）
本発明の実施の形態５は、前述の実施の形態３に係るアナログデジタル変換回路１００と実施の形態４に係るアナログデジタル変換回路１００と組み合わせた例を説明するものである。
【００５５】
実施の形態５に係るアナログデジタル変換回路１００は、図６に示すように、増幅回路１３０の第３のスイッチ１３７がソース領域を第１の電源電圧Ｖｄｄに接続した第１のチャネル導電型トランジスタ（Ｐチャネル導電型トランジスタ）により構成し、このような増幅回路１３０の出力に直接論理回路１５０を接続している。
【００５６】
このように構成されるアナログデジタル変換回路１００においては、前述の実施の形態１に係るアナログデジタル変換回路１００と同様の効果を得ることができる。
【産業上の利用可能性】
【００５７】
本発明に係る増幅回路、アナログデジタル変換回路及び移動体通信端末は、低消費電力化を実現することができるとともに、動作速度の高速化を実現することができるという効果を有し、移動体通信端末に限らず、同様の増幅回路及びアナログデジタル変換回路が内蔵される例えばビデオに有効である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１に係る移動体通信端末に内蔵されるアナログデジタル変換回路及び増幅回路の回路ブロック図
【図２】（ａ）は図１乃至図６に示すアナログデジタル変換回路及び増幅回路の動作を制御するクロック信号の波形図、（ｂ）図３乃至図６に示すアナログデジタル変換回路及び増幅回路の動作を制御するクロック信号の波形図
【図３】本発明の実施の形態２に係る移動体通信端末に内蔵されるアナログデジタル変換回路及び増幅回路の回路ブロック図
【図４】本発明の実施の形態３に係る移動体通信端末に内蔵されるアナログデジタル変換回路及び増幅回路の回路ブロック図
【図５】本発明の実施の形態４に係る移動体通信端末に内蔵されるアナログデジタル変換回路及び増幅回路の回路ブロック図
【図６】本発明の実施の形態５に係る移動体通信端末に内蔵されるアナログデジタル変換回路及び増幅回路の回路ブロック図
【図７】従来技術に係るアナログデジタル変換回路のブロック図
【図８】従来技術に係るコンパレータの回路ブロック図
【符号の説明】
【００５９】
１００  アナログデジタル変換回路
１１０  スイッチ回路
１１１、１１２、１４３  スイッチ
１２０  チョッパ型比較器
１２１  サンプルホールド用容量
１２２、１４１、１４２  インバータ
１２３  アナログスイッチ
１３０  増幅回路
１３１  第１のトランジスタ
１３２  第２のトランジスタ
１３３  第１のスイッチ
１３４  第２のスイッチ
１３５  第３のトランジスタ
１３６  第４のトランジスタ
１３７  第３のスイッチ
１４０  ラッチ回路
１５０  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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