(57)【要約】【課題】遷移時間の変化の影響を受けることがなく、しかもスキューマージンを最大とすることができるＬＶＤＳレシーバを提供する。【解決手段】複数段のリングオシレータを有する電圧制御発振器および逓倍比が２である分周器を備え、電圧制御発振器における各段の出力信号のそれぞれを該分周器で分周するＰＬＬ回路２と、ＰＬＬ回路２により分周された信号を用い、ＰＬＬ回路２がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成するコモンエッジセンスタイミング発生器７と、コモンエッジセンスタイミング発生器７により作成されたクロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器８とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶数である分周器を備え、該電圧制御発振器における各段の出力信号のそれぞれを該分周器で分周するＰＬＬ回路と、
該ＰＬＬ回路により分周された信号を用い、該ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段と、
該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備するＬＶＤＳレシーバ。
【請求項２】
前記信号作成手段が、前記入力信号の同一エッジにのみに反応するコモンエッジセンスタイミング発生器である請求項１に記載のＬＶＤＳレシーバ。
【請求項３】
インタフェース用ＬＳＩ、前記ＰＬＬ回路、前記信号作成手段および前記シリアル・パラレル変換器が半導体基板上に形成されている請求項１に記載のＬＶＤＳレシーバ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、高速動作、低消費電力が要求されるＬＣＤ（液晶表示装置）に代表されるＦＰＤ（フラットパネルディスプレイ）パネルのインタフェースに使用されるＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）レシーバおよびそれを設けた半導体集積装置に関するもので、製造プロセスのばらつきの影響を抑制し、ＬＶＤＳレシーバの精度、性能向上に寄与する有効な技術に関する。
【０００２】
【従来の技術】
上述したＬＶＤＳレシーバとしては、ＰＬＬ（フェイズ・ロックド・ループ）回路を備えるものが知られている。
【０００３】
図６に従来のＰＬＬ回路の構成を示す。このＰＬＬ回路は、位相比較器９１、チャージポンプ９２、ループフィルタ９３、電圧制御発振器（以下ＶＣＯと記す。）９４および分周器９５を有する。
【０００４】
位相比較器９１は、基準信号ＦＲと分周器９５からの帰還信号ＦＰとの間の位相差を検出し、ＶＣＯ９４の発振周波数を上昇させる制御信号ＵＰまたは下降させる制御信号ＤＮを出力する。基準信号ＦＲに対して帰還信号ＦＰが遅れているときは、位相比較器９１はＶＣＯ９４の発振周波数を上昇させる制御信号ＵＰを位相差に相当する期間出力する。逆に、基準信号ＦＲに対して帰還信号ＦＰが進んでいるときは、位相比較器９１はＶＣＯ９４の発振周波数を下降させる制御信号ＤＮを位相差に相当する期間出力する。このように位相比較器９１は、入力された２つの信号の位相差をパルス幅変調した信号として出力する。
【０００５】
チャージポンプ９２は、位相比較器９１からの制御信号（ＵＰまたはＤＮ）をアナログ信号に変換し、その出力信号ＣＰＯはループフィルタ９３に通されて制御電圧ＶｃとしてＶＣＯ９４に出力される。
【０００６】
ループフィルタ９３は、抵抗と容量とで構成されたローパスフィルタ回路（以下ＬＰＦと記す。）であり、チャージポンプ９２からの出力信号ＣＰＯに含まれる高周波ノイズ等を低減させる目的およびフィードバックループを安定化させる目的で用いられる。
【０００７】
ＶＣＯ９４の出力信号ＦＯは、このＰＬＬ回路の出力信号ＦＯとして出力されるとともに、分周器９５で分周されて帰還信号ＦＰとして位相比較器９１へ入力される。その際、出力信号ＦＯは分周器９５で１／Ｎの周波数に変換されるので、帰還信号ＦＰと出力信号ＦＯとの関係は下記（１）式で表される。
【０００８】
【数１】
ＦＰ＝ＦＯ／Ｎ・・・（１）
このように構成されたＰＬＬ回路は、ＦＲ＝ＦＰとなるように制御電圧Ｖｃを制御するので、出力信号ＦＯは下記（２）式のように表される。すなわち、基準信号ＦＲに対してＮ倍の周波数とされた出力信号ＦＯがＰＬＬ回路から出力される。
【０００９】
【数２】
ＦＯ＝Ｎ×ＦＲ・・・（２）
図７は、シリアル・パラレル変換器の回路構成を示す図である。このシリアル・パラレル変換器は、例えば７ｂｉｔのシリアルデータをパラレルデータに変換する場合の例であり、７個のフリップフロップを有するシリアル・パラレル変換器に、ＰＬＬ回路から入力クロックを７逓倍したクロックを与えて７ｂｉｔのシリアルデータをパラレルデータに変換して出力するように構成されている。なお、図８は、この場合における入力クロックとシリアルデータと７逓倍クロックとの関係を示す図である。
【００１０】
しかし、上述したようにＰＬＬ回路を７逓倍で動作させる場合には、高速化に伴い消費電力が増大化し、またＶＣＯの高速動作に対する設計が困難になるという問題がある。このことを以下に詳細に説明する。即ち、ＬＶＤＳレシーバを使用したＬＣＤ用インタフェース回路等においては、入力クロックを７逓倍しシリアル・パラレル変換用のラッチクロックを生成する必要があるため、上記ＰＬＬ回路の分周比Ｎ＝７としてＰＬＬ回路を構成する。このとき、ＶＣＯの発振周波数は入力クロックの７倍（Ｎ＝７）となる。しかし、入力クロックを７逓倍することによりＶＣＯの発振周波数が７倍となることで消費電力が増加するとともに、入力クロックの高速化に対しＶＣＯを７倍の周波数で発振させることが困難になるという問題がある。
【００１１】
そこで、上記問題を解決するための技術が提案されている（例えば、特許文献１参照）。
【００１２】
この提案技術は、図９に示すようにＰＬＬ回路を逓倍化せず、ＶＣＯ部の複数段にリングオシレータのそれぞれの各段から出力ｐ１〜ｐ７を取出すことによって、等間隔の複数の位相クロック信号を取出し、その各クロック信号のエッジを用いてシリアル・パラレル変換を動作させるように構成し、複数段のリングオシレータにおける各段の負荷を等価にし、それぞれのクロック信号を利用して等間隔の複数相のクロック信号を生成する技術である。このため、入力クロック信号の複数倍周波数のラッチ動作を複数逓倍せずに行うことができるので、高速動作を低発振周波数で実現することが可能となる。
【００１３】
【特許文献１】
特開２００２−９４３６０号公報
【００１４】
【発明が解決しようとする課題】
ところで、上記提案技術では、ＰＬＬ回路におけるＶＣＯを構成する複数のリングオシレータ各段の出力はＰＬＬ回路をロックさせる入力クロック信号のエッジ極性とは反対の極性でラッチするタイミングとなり、図１０に示すように立上り遷移時間（Δｔｒ）と立下り遷移時間（Δｔｆ）の相違により、図１１に示すようにシリアルデータをラッチするｐ１〜ｐ７の立下りエッジ位置はデータＶａｌｉｄセンターにはならない。図１１（ｂ）に示すように遷移時間が短い（小）ときはセンターよりも左寄りとなり、遷移時間が長い（大）ときはセンターよりも右寄りとなる。それは、前記リングオシレータを構成するインバータ素子は、製造プロセスのばらつき等により立上り、立下りエッジの遷移時間が異なるからである。
【００１５】
図１０に、周期Ｔに対してＰＬＬ回路を構成する７段のリングオシレータの各段における出力ｐ１〜ｐ７のタイミングを示す。
【００１６】
この図１０において、周期Ｔに対してリングオシレータ各段の出力波形に注目すると、周期ＴでかつＰＬＬ回路が立上りエッジでロックしているので、各出力波形の周期Ｔは、Ｔ＝ｔＨ（Ｈｉｇｈ  Ｔｉｍｅ；ハイタイム）＋ｔＬ（Ｌｏｗ  Ｔｉｍｅ；ロータイム）で表される。そして、上記立下り、立上りの遷移時間に関しては、リングオシレータを構成するインバータ素子の製造プロセスのばらつき、動作温度の影響等々により違いを生じる。よって、ｔＨ≠ｔＬ（Ｄｕｔｙ比は５０％ではない。）であることが分かる。
【００１７】
したがって、この技術では、図１０に示すようにＰＬＬ回路を入力クロックの立上りエッジでロックさせるとすると、図１１に示すようにシリアルデータをラッチするクロックは立下りでシリアルデータをラッチするタイミングとなる。このため、製造プロセスのばらつき等により遷移時間が変化した場合、シリアルデータをラッチする立下りのエッジ位置が変動することになる。つまり、遷移時間が小さいとシリアルデータをラッチするエッジ位置は図１１のようにセットアップタイム（ｓｅｔｕｐ−ｔｉｍｅ）を減少させる方向へシフトすることになり、反対に遷移時間が大きいとホールドタイム（ｈｏｌｄ−ｔｉｍｅ）を減少させる方向にシフトすることとなる。
【００１８】
この遷移時間の変化は、シリアル・パラレル変換用のクロック信号のシリアルデータが高速化されるに従い、シリアルデータをラッチする際のセットアップ／ホールドタイムマージンのいずれかを減少させることとなり、入力されるシリアルデータとクロック間にスキューが発生した場合に、正しくシリアル・パラレル変換が行われなくなるという虞が有る。また、ＬＶＤＳレシーバの重要スペックであるスキューマージンも減少させることにつながる。
【００１９】
本発明は、このような従来技術の課題を解決するためになされたもので、遷移時間の変化の影響を受けることがなく、しかもスキューマージンを最大とすることができるＬＶＤＳレシーバを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のＬＶＤＳレシーバは、複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶数である分周器を備え、該電圧制御発振器における各段の出力信号のそれぞれを該分周器で分周するＰＬＬ回路と、該ＰＬＬ回路により分周された信号を用い、該ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段と、該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備することを特徴とする。
【００２１】
この発明のＬＶＤＳレシーバにあっては、ＰＬＬ回路を偶数逓倍する構成とし、かつＶＣＯを構成するリングオシレータの各段における出力信号のどちらか一方のエッジ（立上り又は立下り）だけを利用する信号作成手段を設けた構成としてあるので、遷移時間、デューティ比のような製造プロセス変動の影響を受けることなく等間隔で複数相のクロック信号を作成することが可能となる。これにより、シリアルデータの各ビットに対するクロック信号のセットアップ／ホールドマージンを最大化できるとともに、シリアルデータに対する入力クロック信号の耐スキューマージンを最大とすることが可能となる。
【００２２】
本発明のＬＶＤＳレシーバにおいて、前記信号作成手段が、前記入力信号の同一エッジにのみに反応するコモンエッジセンスタイミング発生器である構成とすることができる。この構成にあっては、フリップフロップを用いて簡単に作製することができる。
【００２３】
本発明のＬＶＤＳレシーバにおいて、インタフェース用ＬＳＩ、前記ＰＬＬ回路および前記シリアル・パラレル変換器が半導体基板上に形成されている構成とすることができる。この構成にあっては、半導体集積装置として半導体基板上に回路の集積化が図れ、小型化することが可能となる。なお、インタフェース用ＬＳＩとしては、ＬＣＤ等のＦＰＤパネルに用いられるものが該当する。
【００２４】
【発明の実施の形態】
以下に、本発明の一実施形態を具体的に説明する。
【００２５】
図１に本発明に係るＬＶＤＳレシーバの構成図を示す。このＬＶＤＳレシーバ１は、偶数逓倍のＰＬＬ回路２と、ＬＶＤＳ入力バッファ回路３、４、５、６と、
信号作成手段としてのコモンエッジセンスタイミング信号発生器７と、シリアル・パラレル変換器８とを有する。なお、入力バッファ回路３〜６は、ＬＳＩからなり、例えばＬＣＤ等のＦＰＤパネルのインタフェースに用いられるものであり、また、ＰＬＬ回路２、ＬＶＤＳ入力バッファ回路３〜６、コモンエッジセンスタイミング信号発生器７およびシリアル・パラレル変換器８は、単一の半導体基板１０上に形成されている。
【００２６】
ＰＬＬ回路２は、図２に示すように位相比較器２１、チャージポンプ２２、ＬＰＦ（ループフィルタ）２３、ＶＣＯ２４、分周（逓倍）器２５を有する。
【００２７】
位相比較器２１は、基準クロック信号ＦＲと分周器２５からの期間信号ＦＰとの間の位相差を検出し、ＶＣＯ２４の発振周波数を上昇させる制御信号ＵＰまたは下降させる制御信号ＤＮを出力する。基準信号ＦＲに対して帰還信号ＦＰが遅れている時、位相比較器２１からＶＣＯ２４の発振周波数を上昇させる制御信号ＵＰが位相差に相当する期間出力される。反対に基準信号ＦＲに対し帰還信号ＦＰが進んでいる時は、位相比較器２１からＶＣＯ２４の発振周波数を下降させる制御信号ＤＮが位相差に相当する期間出力される。このように、位相比較器２１は入力される２つの信号ＦＲとＦＰの位相差をパルス幅変換した信号を出力する。
【００２８】
チャージポンプ２２は、位相比較器２１からの制御信号（ＵＰ又はＤＮ）をアナログ信号に変換し、その出力信号ＣＰＯを、ループフィルタ２３を通して制御電圧ＶｃとしてＶＣＯ２４に与える。
【００２９】
ループフィルタ２３は、抵抗およびコンデンサで構成されたローパスフィルタ回路であり、チャージポンプ９２からの出力信号ＣＰＯに含まれるノイズ等を低減する目的で用いられる。
【００３０】
ＶＣＯ２４は、７段のリングオシレータ（インバータ素子）２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆおよび２４ｇを有し、ＶＣＯ２４の出力信号Ｓ１は、このＰＬＬ回路２の出力信号として出力されるとともに、分周器２５で分周され帰還信号ＦＰとして位相比較器２１へ入力される。その際、出力信号Ｓ１は分周器２５で１／Ｎ（Ｎは整数）の周波数に変換されるので、帰還信号ＦＰと出力信号Ｓ１の関係はＦＰ＝Ｓ１／Ｎ、すなわちＳ１＝Ｎ・ＦＰとなり、Ｎ逓倍されることとなる。すなわちＦＲ＝ＦＰとなるようにＰＬＬ回路２は動作するので、基準信号ＦＲに対してＮ倍の周波数の出力信号Ｓ１が出力されることとなる。したがって、ＶＣＯ２４中のリングオシレータの各タップ出力信号Ｓ１〜Ｓ７も同様にＮ倍の周波数となる。
【００３１】
ここで、この分周比Ｎ、すなわち逓倍比Ｎを２とし、ＶＣＯを構成するリングオシレータの段数を７段とした例を図２に示す。このように構成することで２逓倍ＰＬＬ回路となる。この２逓倍ＰＬＬ回路２の出力タイミングは図３のようになる。なお、ＬＶＤＳ入力バッファ回路３には、シリアルデータ（ＬＶＤＳデータ１）が、ＬＶＤＳ入力バッファ回路４には、シリアルデータ（ＬＶＤＳデータ２）が、ＬＶＤＳ入力バッファ回路５には、シリアルデータ（ＬＶＤＳデータ３）が、ＬＶＤＳ入力バッファ回路６にはＬＶＤＳ入力クロック信号がそれぞれ入力される。
【００３２】
コモンエッジセンスタイミング発生器７は、図５に示すように７段のフリップフロップ回路７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ及び７ｇにより構成されており、図３に示される２逓倍されたＰＬＬ回路２の出力信号Ｓ１〜Ｓ７を入力し、シリアル・パラレル変換用のクロック信号を生成する。図３のタイミング図を見ても分かるように２逓倍された出力信号Ｓ１〜Ｓ７を用い、シリアル・パラレル変換用の多相クロック信号ＣＫＳＰ１〜ＣＫＳＰ７を生成している。そして、このタイミングに注目すると、ＰＬＬ回路２がロックするための入力クロック信号ＦＲのエッジと、作成されたシリアル・パラレル変換用クロック信号ＦＰのエッジとの極性が同一になっていることが分かる。
【００３３】
上記ＰＬＬ回路２は、ロックしているエッジ−エッジ間の周期が一致するように動作するため立上りエッジでロックする。このとき、入力クロック信号ＦＲの周期をＴとすると、クロック信号ＣＫＳＰ１〜ＣＫＳＰ７の立上りエッジ間の周期はＴとなる。また、ロックしているエッジと同じ立上りエッジでシリアルデータ（ＬＶＤＳデータ１、ＬＶＤＳデータ２、ＬＶＤＳデータ３）をラッチすることになる。
【００３４】
したがって、本実施形態による場合には、遷移時間、デューティ比のような製造プロセス変動の影響を受けることなく等間隔で複数相のクロック信号を作成することが可能となるので、シリアルデータの各ビットに対するクロック信号のセットアップ／ホールドマージンを最大化できるとともに、シリアルデータに対する入力クロック信号の耐スキューマージンを最大とすることが可能となる。
【００３５】
図４は、本発明を、図３に示すタイミングで７ビットのＬＶＤＳシリアルデータを受信し、７ビットのパラレルデータへと変換するＬＶＤＳレシーバ１Ａに適用した例を示す。なお、ＰＬＬ回路２、ＬＶＤＳ入力バッファ回路３〜６、コモンエッジセンスタイミング信号発生器７およびシリアル・パラレル変換器８は、単一の半導体基板１０上に形成されている。
【００３６】
ＬＶＤＳデータ１、２、３は、まずＬＶＤＳ入力バッファ部３、４、５でそれぞれ受信され、ここで差動信号から単相信号へ変換される。同様にＬＶＤＳ入力クロック信号もＬＶＤＳ入力バッファ部６で受信され、ここで差動信号から単相信号へ変換され、ＰＬＬ回路２へ出力される。ＰＬＬ回路２では、このＬＶＤＳ入力クロック信号でロックするように動作する。このとき、ＰＬＬ回路２の構成を、上述した２逓倍ＰＬＬ回路（図２参照）のように構成することで、シリアル・パラレル変換を行う多相クロックを、ＰＬＬ回路２の逓倍出力Ｓ１〜Ｓ７の同一エッジよりコモンエッジセンスタイミング発生器７で作成することができる。これにより、立ち上がり、立下りの遷移時間の影響を受けることなく、等間隔の多相クロック信号を生成することが可能となる。なお、コモンエッジセンスタイミング発生器７は、前同様に図５に示したように７段のフリップフロップ回路７ａ〜７ｇにより構成されている。
【００３７】
このときのＰＬＬ回路２およびコモンエッジセンスタイミング発生器７の動作について以下に詳しく説明する。
【００３８】
２逓倍した際のＰＬＬ回路２の出力信号のタイミングを図３に示す。２逓倍することで、Ｓ１〜Ｓ７はＳ１を基準として、Δｔ（Ｔ／２８）ずつ等間隔で遅延したタイミングでＳ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７となる。つまり、Ｓ１を基準としてＳ２はＳ１に対してΔｔ遅れることでＳ１の反転したものとなり、Ｓ３はＳ２に対してΔｔ遅れることでＳ２の反転したものとなる。続くＳ４、Ｓ５、Ｓ６およびＳ７についても、同様のものになる。
【００３９】
そして、基準信号ＦＲに対して２逓倍された上記Ｓ１〜Ｓ７を用いてシリアル・パラレル変換用のクロック信号を作成する。また、Ｓ１〜Ｓ７信号を用いてコモンエッジセンスタイミング発生器７においてそれぞれ同一の立上りエッジからクロック信号ＣＫＳＰ１〜ＣＫＳＰ７を作成することで、前記したような立上り、立下りエッジの遷移時間の違いによる影響を受けることが無くなる。このことを、以下に詳しく説明する。
【００４０】
ＬＶＤＳデータ１、２、３（シリアルデータ）とＬＶＤＳ入力クロック信号ＦＲが図３のタイミングであるとき、ＬＶＤＳ入力クロック信号ＦＲの立上りエッジで２逓倍ＰＬＬ回路２がロックしているので、ＰＬＬ回路２において信号ＦＰと信号ＦＲとの位相が一致する。そして、コモンエッジセンスタイミング発生器７は、ＰＬＬ回路２の出力信号Ｓ１〜Ｓ７の立上りエッジを使用してクロック信号ＣＫＳＰ１〜ＣＫＳＰ７を作り出す。このように作り出されたＣＫＳＰ１〜ＣＫＳＰ７の立上りエッジがシリアルデータの各ビットに位置する。このとき、ＰＬＬ回路２が立上りエッジでかつ周期Ｔでロックしているのでクロック信号ＣＫＳＰ１〜ＣＫＳＰ７の立上りエッジ間の周期もＴである。そして、クロック信号ＣＫＳＰ１〜ＣＫＳＰ７のそれぞれの立上りエッジ間隔はＴ／７で等しい。さらにクロック信号ＣＫＳＰ１〜ＣＫＳＰ７を作り出すＳ１〜Ｓ７信号についても同様に考えられ、ＶＣＯが信号ＦＲの２倍で発振していることから、出力信号Ｓ１〜Ｓ７の立上りエッジ間の周期はＴ／２である。
【００４１】
いま、クロック信号ＣＫＳＰ１〜ＣＫＳＰ７の立上りエッジを作り出している出力信号Ｓ１〜Ｓ７信号の立上りエッジ位置に注目すると、やはり周期Ｔである。ＰＬＬ回路２が周期Ｔで信号ＦＲの立上りエッジでロックしている限り、この関係は変わらない。すなわち、図３のようなＬＶＤＳデータとＬＶＤＳ入力クロック信号の関係のとき、ＰＬＬ回路２がロックする入力クロック信号のエッジと同じ極性の信号エッジを使用する構成とすることで、製造プロセス等のばらつきによって変動するエッジを使用することなしに、シリアル・パラレル変換用クロック信号を、等間隔かつ多相に作成することができる。
【００４２】
これに対して、従来の提案技術では図９に示したように逓倍しない７段のリングオシレータ各段の出力は、立上り、立下りの遷移時間に違いがあるため、ＰＬＬ回路が立上りエッジでロックしているとすると、シリアル・パラレル変換用の多相クロック信号は、立下りエッジでシリアルデータをラッチすることになる（図１０参照）。
【００４３】
図１０に示したように立上りエッジ−立上りエッジ間の周期をＴとすると、立上り、立下りエッジの遷移時間の相違からシリアルデータをラッチする立下りエッジ位置は、シリアルデータの各ビットのセンターにはならない。加えて、製造プロセスのばらつきにより立下りエッジの位置は遷移時間が変わることで、ともに変動する関係となる。つまり、遷移時間が小さいとシリアルデータをラッチするエッジ位置は図１１に示したようにセットアップタイム（ｓｅｔｕｐ−ｔｉｍｅ）を減少させる方向へシフトすることになり、反対に遷移時間が大きいとホールドタイム（ｈｏｌｄ−ｔｉｍｅ）を減少させる方向にシフトすることとなる。
【００４４】
本実施形態では、コモンエッジセンスタイミング発生回路７は図５のように構成しているので、信号Ｓ１〜Ｓ７の同一の立上りエッジのみを使用して等間隔な７相クロック信号を生成することができる。このようにして作成された７相クロック信号は、ＰＬＬ回路２が入力クロックの立上りエッジでロックしているとすると、同様の立上りエッジを使用して、シリアル・パラレル変換器８にてシリアル・パラレル変換することになり、シリアルデータの各ビットデータＶａｌｉｄセンターの位置にラッチする各相のクロック信号のエッジが位置するようになる。
【００４５】
よって、スキューに対する動作マージンを最大にすることができるとともに、安定したＬＶＤＳレシーバを構成することが可能となる。また、ＰＬＬ回路がロックしているエッジと同じ極性を使用するので、立上り、立下りエッジの遷移時間の違いによる影響を受けないことになる。これにより、２逓倍のＰＬＬ回路を構成し、その２逓倍出力信号を利用して共通の同一エッジによりシリアル・パラレル変換用のクロック信号を生成することで、７相クロック信号を遷移時間、デューティ比の影響と無関係に、等間隔のタイミングで得ることができる。このことは、シリアルデータをラッチする７相クロック信号のエッジ位置を各ビットに対し同じ位置に一度設計で合わせ込むだけで、製造プロセスがばらついてもシリアル・パラレル変換用のクロック信号のエッジの位置が変動せず、シリアル・パラレル変換用７相クロックに対するシリアルデータのセットアップ・ホールドタイムを最大とすることができるとともに、スキューマージンを最大にできる。
【００４６】
なお、上述した説明では２逓倍のＰＬＬ回路を用いる構成としているが、本発明はこれに限らず、偶数逓倍のＰＬＬ回路を用いる構成としてもよい。
【００４７】
【発明の効果】
以上詳述したように、本発明による場合には、シリアルデータの各ビットをラッチするクロック信号をＰＬＬ回路のロックする入力クロック信号のエッジと同一エッジとすることで、立上り、立下りの遷移時間の相違による影響を受けることなく同一間隔の多相クロック信号をシリアル・パラレル変換器へ供給できるようになることから、ＬＶＤＳレシーバのスキューマージンを最大とできるばかりではなく、低消費電力、高性能なＬＶＤＳレシーバを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明のＬＶＤＳレシーバの基本構成図である。
【図２】本発明のＬＶＤＳレシーバに用いるＰＬＬ回路の構成図である。
【図３】本発明のＬＶＤＳレシーバにおけるタイミング図である。
【図４】本発明を適用した７ｂｉｔ−３ｃｈＬＶＤＳレシーバの構成図である。
【図５】本発明のＬＶＤＳレシーバに用いるコモンエッジセンスタイミング発生器の構成図である。
【図６】従来技術のＰＬＬ回路のブロック図である。
【図７】従来技術のシリアル・パラレル変換器のブロック図である。
【図８】７逓倍クロックを使用したシリアル・パラレル変換のタイミング図である。
【図９】提案技術（特開２００２−９４３６０）のリングオシレータの構成図である。
【図１０】提案技術（特開２００２−９４３６０）のタイミング問題点の説明図である。
【図１１】提案技術（特開２００２−９４３６０）の無逓倍ＰＬＬを使用したシリアル・パラレル変換のタイミング図である。
【符号の説明】
１、１Ａ  ＬＶＤＳレシーバ
２  ＰＬＬ回路
３、４、５、６  ＬＶＤＳ入力バッファ回路（インタフェース用ＬＳＩ）
７  コモンエッジセンスタイミング信号発生器（信号作成手段）
８  シリアル・パラレル変換器
１０  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005006123.tif 000007
【図６】
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【図７】
2005006123.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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