(57)【要約】【課題】  単一チップへのパッケージ化に伴う経路設定の過密化の問題を解消する。【解決手段】  パッケージ基板１０４と、パッケージ基板１０４上に形成された第１および第２の半導体ダイ２０２Ａ、２０２Ｂであって、高速シリアル通信プロトコル４０４Ａ、４０４Ｂを介して互いに通信するように構成されたものである第１および第２の半導体ダイとを含んでなるマルチチップ・パッケージ１００を提供する。【選択図】        図１
2005322934.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
該パッケージ基板上に形成された第１および第２の半導体ダイであって、高速シリアル通信プロトコルを介して互いに通信するように構成されたものである第１および第２の半導体ダイと
を含んでなるマルチチップ・パッケージ。
【請求項２】
前記第１および第２の半導体ダイを前記パッケージ基板に相互接続するための複数の相互接続構造をさらに含む請求項１に記載のマルチチップ・パッケージ。
【請求項３】
前記パッケージ基板は、前記第１および第２の半導体ダイの間で高速のシリアル通信を実行する一組の導体配線路を含むものである請求項１に記載のマルチチップ・パッケージ。
【請求項４】
前記第１および第２の半導体ダイは、少なくとも毎秒１ギガビット（Ｇｂ／ｓ）のレートで高速シリアル通信プロトコルを介して互いに通信させるように構成されたものである請求項１に記載のマルチチップ・パッケージ。
【請求項５】
前記第１および第２の半導体ダイは、少なくとも毎秒１０ギガビット（Ｇｂ／ｓ）のレートで高速シリアル通信プロトコルを介して互いに通信させるように構成されたものである請求項１に記載のマルチチップ・パッケージ。
【請求項６】
前記マルチチップ・パッケージは計算システムであり、前記第１の半導体ダイは該計算システムのプロセッサ回路を含み、前記第２の半導体ダイは該計算システムのメモリ回路と入出力回路とを含むものである請求項１に記載のマルチチップ・パッケージ。
【請求項７】
前記マルチチップ・パッケージは計算システムであり、前記第１の半導体ダイは該計算システムのプロセッサ回路およびメモリ回路を含み、前記第２の半導体ダイは該計算システムの入出力回路を含むものである請求項１に記載のマルチチップ・パッケージ。
【請求項８】
前記マルチチップ・パッケージは計算システムであり、前記第１の半導体ダイは該計算システムの実質的に全てのデジタル回路を含み、前記第２の半導体ダイは該計算システムの実質的に全てのアナログ回路を含むものである請求項１に記載のマルチチップ・パッケージ。
【請求項９】
前記マルチチップ・パッケージは計算システムであり、前記第１の半導体ダイは第１のシリコン処理技術により形成された回路を含み、前記第２の半導体ダイは第２のシリコン処理技術により形成された回路を含み、前記第１の処理技術は前記第２の処理技術とは異なるものである請求項１に記載のマルチチップ・パッケージ。
【請求項１０】
マルチチップ・パッケージ内に計算システムを形成する方法であって、
パッケージ基板を配設するステップと、
前記計算システムと第１の高速シリアル入出力インタフェースとのための第１組の回路を含む第１の集積回路を形成するステップと、
前記計算システムと第２の高速シリアル入出力インタフェースとのための第２組の回路を含む第２の集積回路を形成するステップと、
前記第１および第２の集積回路を前記パッケージ基板に取り付けるステップと、
前記第１のインタフェースと前記第２のインタフェースとの間の高速シリアル通信を行なう導電配線路を前記パッケージ基板内に形成するステップと
を含んでなる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、より詳細には、半導体ダイ間の高速シリアル通信機能付きマルチチップ・パッケージに関する。
【背景技術】
【０００２】
システム・オン・チップ（system-on-chip：以下、「ＳＯＣ」とよぶ）応用等のチップ集積化における現在の動向は、例えば、プロセッサやメモリや位相同期ループ（phase-lock loop：以下、「ＰＬＬ」とよぶ）や入力ブロックまたは出力ブロックなどのブロックを、単一チップ内に全て含ませるというものである。しかしながら、集積するブロックの複雑さが増大することにより、全てのブロックを単一チップ内に集積させて試験および検証を実施するのはより困難になってきている。加えて、これらのチップ内のブロックがより大きくてより複雑になるにつれて、信号線路の数と（例えば、ボンディングワイヤなどの）相互接続構造とが増えてきていることから、経路設定の過密化問題を引き起こすことがある。また、相互接続構造は、より長くなってきており、より高速で動作することから、電力消費を増やしている。
【０００３】
ＳＯＣ応用分野のプロセッサは、益々高速になってきている。しかしながら、ＳＯＣチップ内のブロックは、プロセッサのようにその全てが高性能ブロックではない。ブロック全てが同じ性能を必要とされている訳ではないので、プロセッサの速度を上げることにより、コストペナルティ（cost penalty）が集積チップ全体について通常生じる。一般に、チップ内の全てのブロックを、プロセッサの速度および性能要件に対応して最適化するため、コストが増えるからである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
単一パッケージ内に複数の半導体を含むマルチチップ（すなわち、マルチダイ）パッケージが開発されてきている。しかしなから、従来のマルチチップ・パッケージはチップ間に多数の信号線路を一般に含んでおり、これらのパッケージは、通常、単一チップパッケージに関して前述したのと同じ経路設定の過密化の問題や他の問題を受けている。
【課題を解決するための手段】
【０００５】
本発明の一つの形態では、マルチチップ・パッケージを提供する。マルチチップ・パッケージは、パッケージ基板を含む。第１および第２の半導体ダイをパッケージ基板上に形成する。第１および第２の半導体ダイは、高速連続通信プロトコルを介して互いに通信するように構成されている。
【発明を実施するための最良の形態】
【０００６】
好適な実施形態の以下の詳細な説明では添付図面を参照するが、図面は本願明細書の一部を形成しており、その中に本発明を実施する具体的な実施形態が例示により図示してある。本発明範囲から逸脱することなく、他の実施形態を用いたり、構造的または論理的な変形をなすことができることは理解されたい。そのため、以下の詳細な説明を限定的な意味にとってはならず、本発明の範囲は添付の特許請求の範囲により規定される。
【０００７】
図１は、本発明の一実施形態になるマルチチップ・パッケージ１００の斜視図を示す線図である。マルチチップ・パッケージ１００は、半導体装置１００とも呼ばれる。マルチチップ・パッケージ１００は、カプセル層１０２と、基板１０４と、複数の外部相互接続構造１０６とを含む。カプセル層１０２は、基板１０４の上面に形成されており、パッケージ１００内の半導体ダイを外部の汚染から保護する。一実施形態では、二つの半導体は、図１の隠れ線１０８Ａ、１０８Ｂで示す位置にあるパッケージ１００内に含まれる。複数の外部相互接続構造１０６が、基板１０４の底面上に形成されており、印刷回路基板（ＰＣＢ）や他のデバイスにパッケージ１００を機械的に電気的に接続する機構をもたらす。一実施形態では、相互接続構造１０６は、ボールグリッドアレイ（ball grid array：以下、「ＢＧＡ」とよぶ）により構成された半田ボールである。本発明の一つの形態では、パッケージ１００は、プラスチック製ボールグリッドアレイ（plastic ball grid array：以下、「ＰＢＧＡ」とよぶ）である。
【０００８】
図２は、本発明の一実施形態になる図１に示したマルチチップ・パッケージ１００の２−２線に沿って見た断面を示す線図である。マルチチップ・パッケージ１００は、カプセル層１０２と、半導体ダイ２０２Ａ、２０２Ｂと、内部相互接続構造２０４Ａ、２０４Ｂ、２０６Ａ、２０６Ｂと、ダイ取り付けエポキシ層２１０Ａ、２１０Ｂと、基板１０４と、外部相互接続構造１０６とを含む。半導体ダイ２０２Ａおよび２０２Ｂは、集積回路または半導体チップもしくはチップとも呼ばれる。半導体ダイ２０２Ａは取り付けエポキシ層２１０Ａを介して基板１０４の上面に取り付けてあり、半導体ダイ２０２Ｂは取り付けエポキシ層２１０Ｂを介して基板１０４の上面に取り付けてある。本発明の一実施形態になるパッケージ１００内の半導体ダイ２０２Ａ、２０２Ｂの位置は、図１に隠れ線１０８Ａ、１０８Ｂでそれぞれ特定されている。内部相互接続構造２０４Ａ、２０６Ａが基板１０４に電気的にダイ２０２Ａを接続し、内部相互接続構造２０４Ｂ、２０６Ｂが基板１０４に電気的にダイ２０２Ｂを接続している。一実施形態では、相互接続構造２０４Ａ、２０４Ｂ、２０６Ａ、２０６Ｂはボンディングワイヤであり、本願明細書ではボンディングワイヤ２０４Ａ、２０４Ｂ、２０６Ａ、２０６Ｂとも呼ぶ。別の実施形態では、マルチチップ・パッケージ１００は、フリップチップ構成（flip-chip configuration）により実施される。
【０００９】
金属パッド２０８が、ダイ２０２Ａ、２０２Ｂの上面に形成されており、基板１０４の上面にも形成されている。ダイ２０２Ａ、２０２Ｂ上の金属パッド２０８は、ボンディングワイヤ２０４Ａ、２０４Ｂ、２０６Ａ、２０６Ｂを介して、基板１０４上の金属パッド２０８にボンディングされている。
【００１０】
図３は、本発明の一実施形態に従って例に従って取り除いたカプセル層１０２を有する図１に示したマルチチップ・パッケージ１００の上面図を示す線図である。図３に示すように、ダイ２０２Ａ、２０２Ｂのほぼエッジ近傍のダイ２０２Ａ、２０２Ｂの上面に複数の金属パッド２０８が形成されている。金属パッド２０８は、基板１０４の上面にも形成されている。一実施形態では、ダイ２０２Ａ、２０２Ｂ上の金属パッド２０８は、給電ダイパッドと接地ダイパッドと信号ダイパッドとを含む。給電ダイパッドはダイ２０２Ａ、２０２Ｂ内の給電結線に接続されており、接地ダイパッドはダイ２０２Ａ、２０２Ｂ内の接地結線に接続されており、信号ダイパッドはダイ２０２Ａ、２０２Ｂ内の様々な回路に接続されている。一実施形態では、チップ間通信（すなわち、ダイ２０２Ａと２０２Ｂの間の通信）に信号ダイの小集合を用いており、この小集合をここではチップ間通信ダイパッドと呼ぶこととする。
【００１１】
本発明の一形態では、ダイ２０２Ａについては、チップ間通信に用いていない給電ダイパッドと接地ダイパッドと信号ダイパッドとを、一組の相互通信構造２０４Ａを介して基板１０４上のパッド２０８に接続している。図示の実施形態では、一組の相互通信構造２０４Ａは、（例えば、ボンディングワイヤなどの）１０個の相互通信構造を含む。一実施形態では、ダイ２０２Ｂについてのチップ間通信に用いていない給電ダイパッドと接地ダイパッドと信号ダイパッドとを、一組の相互通信構造２０４Ｂを介して基板１０４上のパッド２０８に接続している。図示の実施形態では、一組の相互接続構造２０４Ｂは、（例えば、ボンディングワイヤなどの）相互接続構造を含む。
【００１２】
図示を簡単化するため、１０個の相互接続構造２０４Ａと１８個の接続構造２０４Ｂのみが図３に図示されている。一実施形態に従う実際の実施においては、給電接続や接地接続や非チップ間通信信号用に、より多くのダイパッドと相互接続構造２０４Ａ、２０４Ｂとを用いる。
【００１３】
一実施形態では、ダイ２０２Ａ用のチップ間通信に用いる信号ダイパッドを、一組の相互通信構造２０６Ａを介して基板１０４上のパッド２０８に接続している。図示の実施形態では、一組の相互接続構造２０６Ａは、（例えば、ボンディングワイヤなどの）二つの相互接続構造を含む。一実施形態では、ダイ２０２Ｂ用のチップ間通信に用いる信号ダイパッドを、一組の相互接続構造２０６Ｂを介して基板１０４上のパッド２０８に接続している。図示の実施形態では、一組の相互接続構造２０６Ｂは、（例えば、ボンディングワイヤなどの）二つの相互接続構造を含む。
【００１４】
本発明の一つの形態では、基板１０４は、基板１０４上のパッド２０８に結合した導電配線路を含み、複数層の基板１０４間で外部相互接続構造１０６（図１および図２）へ信号を振り分けるビア孔（図示せず）を含む多層基板である。図３に示すように、基板１０４内の一組の二つの配線路３０２（隠れ線で図示）が、半導体ダイ２０２Ａの一組の二つの相互接続構造２０６Ａを、半導体ダイ２０２Ｂの一組の二つの相互接続構造に接続している。図示を簡単化するため、図３では相互通信構造２０４Ａ，２０４Ｂのための配線路は省略されている。
【００１５】
上記のように、相互接続構造はチップ間通信に用いる信号ダイパッド２０２Ａに結合されており、相互接続構造２０６Ｂはチップ間通信に用いる信号ダイパッド２０２Ｂに結合されている。本発明の一形態では、ダイ２０２Ａと２０２Ｂとの間の全ての通信またはほぼ全ての通信は、相互接続構造２０６Ａと配線路３０２と相互接続構造２０６Ｂとを介してなされており、この通信は高速シリアル通信である。一実施形態では、ダイ２０２Ａとダイ２０２Ｂは、相互接続構造２０６Ａ、２０６Ｂにそれぞれ結合された高速シリアル入出力インタフェース回路を含み、図４Ａ〜図４Ｃを参照して以下にさらに詳細に説明するように高速シリアル通信を送受信する。
【００１６】
図４Ａ〜図４Ｃは、本発明の一実施形態になる図１〜図３に示したマルチチップ・パッケージ１００の半導体ダイ２０２Ａ、２０２Ｂの部品を示すブロック線図である。図４Ａ〜図４Ｃは、参照符号１００−１、１００−２、１００−３でそれぞれ特定されたマルチチップ・パッケージ１００の三つの実施形態を示す。同様に、図４Ａ〜図４Ｃの半導体ダイ２０２Ａ、２０２Ｂの実施形態は、参照符号２０２Ａ−１、２０２Ｂ−１、２０２Ａ−２、２０２Ｂ−２、２０２Ａ−３、２０２Ｂ−３でそれぞれ特定されている。
【００１７】
図４Ａに示すように、マルチチップ・パッケージ１００−１は、半導体ダイ２０２Ａ−１、２０２Ｂ−１を含む。半導体ダイ２０２Ａ−１は、プロセッサ回路４０２Ａと高速シリアル入出力（Ｉ／Ｏ）インタフェース回路４０４Ａを含む。プロセッサ回路４０２Ａとインタフェース回路４０４Ａとは、通信リンク４０８Ａを介して互いに通信可能に接続されている。半導体ダイ２０２Ｂ−１は、メモリと、ＰＬＬと、入出力回路と、種々雑多な回路４０２Ｂと、高速シリアル入出力インタフェース回路４０４Ｂを含む。回路４０２Ｂとインタフェース回路４０４Ｂとは、通信リンク４０８Ｂを介して互いに通信可能に結合されている。ダイ２０２Ａ−１内のインタフェース回路４０４Ａとダイ２０２Ｂ−１内のインタフェース回路４０４Ｂとは、通信リンク４０６を介して互いに通信可能に結合されている。一実施形態では、通信リンク４０６は、図３に示すように、相互通信構造２０６Ａ、２０６Ｂと、対応金属パッド２０８と、配線路３０２とにより実施されている。一実施形態では、ダイ２０２Ａ−１と２０２Ｂ−１との間の全ての通信またはほぼ全ての通信（すなわち、チップ間通信）を通信リンク４０６上で行なう。
【００１８】
一実施形態では、ダイ２０２Ａ−１、２０２Ｂ−１は、高速シリアル通信プロトコルを用いてインタフェース４０４Ａ、４０４Ｂを介して互いに通信するように構成されている。一実施形態では、インタフェース４０４Ａ、４０４Ｂは、毎秒１ギガビット（Ｇｂ／ｓ）以上のレートで通信するようにそれぞれ構成されている。別の形態の本発明では、インタフェース４０４Ａ、４０４Ｂは、１０Ｇｂ／ｓ以上のレートで通信するようにそれぞれ構成されている。本発明の一形態では、インタフェース４０４Ａ、４０４Ｂは、ＳｅｒＤｅｓ（シリアライザ・デシリアライザ）やＨｙｐｅｒ  ＴｒａｎｓｐｏｒｔやＲａｐｉｄＩＯやＰＣＩ  ＥｘｐｒｅｓｓやＩｎｆｉｎｉｂａｎｄやＳＰＩ４．２や別のより高速なシリアルプロトコルなどの高速シリアル通信プロトコルに基づいて通信するようにそれぞれ構成されている。
【００１９】
一実施形態では、マルチチップ・パッケージ１００−１は、プロセッサやメモリや位相同期ループや入出力回路や論理回路などの従来のＳＯＣ集積回路内に見出される部品を一般に含むが、一つではなく二つの半導体ダイ２０２Ａ−１、２０２Ｂ−１がシステムには実装されている。二つの半導体ダイ２０２Ａ−１、２０２Ｂ−１は、高速シリアル通信を用いてパッケージ内部で互いに通信している。図４Ａに示した実施形態では、プロセッサ回路４０２Ａはシステム回路４０２Ｂの残りの部分とは切り離されており、二組の回路４０２Ａ、４０２Ｂは個別に半導体ダイ内にそれぞれ実装されている。
【００２０】
発明の背景の箇所で述べたように、ブロックの一部にプロセッサと同じ性能を持たせる必要がないにも拘わらず、チップ内のブロックの全てがプロセッサの速度および性能要件について一般に最適化されるために、既存のＳＯＣチップに関連してコストペナルティが一般に存在する。二つの半導体ダイ２０２Ａ−１、２０２Ｂ−１へとＳＯＣ機能を分離することにより、プロセッサ４０２Ａをその速度と性能要件とについて最適化でき、本システムの他の回路４０２Ｂをその速度と性能要件について最適化することができる。一実施形態では、二つの半導体ダイ２０２Ａ−１、２０２Ｂ−１は、二つの異なるシリコン処理技術を用いて製造する。本発明の一つの形態では、プロセッサ回路４０２Ａを含む半導体ダイ２０２Ａ−１を現行の最高水準のシリコン処理技術を用いて製造し、半導体ダイ２０２Ｂ−１をより旧式でより廉価なシリコン処理技術を用いて製造する。
【００２１】
図４Ｂは、半導体ダイ２０２Ａ−２、２０２Ｂ−２を含むマルチチップ・パッケージ１００−２を示す。半導体ダイ２０２Ａ−２は、プロセッサとメモリとＰＬＬと種々雑多な回路４１０Ａと高速シリアル入出力インタフェース回路４０４Ａを含む。回路４１０Ａとインタフェース回路４０４Ａとは、通信リンク４０８Ａを介して互いに通信可能に結合されている。半導体ダイ２０２Ｂ−２は、入出力回路４１０Ｂと高速シリアル入出力インタフェース回路４０４Ｂとを含む。入出力回路４１０Ｂとインタフェース回路４０４Ｂとは、通信リンク４０８Ｂを介して互いに通信可能に結合されている。ダイ２０２Ａ−２内のインタフェース回路４０４Ａとダイ２０２Ｂ−２内のインタフェース回路４０４Ｂとは、通信リンク４０６を介して互いに通信可能に結合されている。一実施形態では、通信リンク４０６は、図３に示すように、相互接続構造２０６Ａ、２０６Ｂと対応金属パッド２０８，３０２とを用いて実装されている。
【００２２】
一実施形態では、入出力回路４１０Ｂは、入出力インタフェースのＵＳＢ、Ｆｉｒｅｗｉｒｅ、ＳＰＩ４．２、ＰＣＩ−Ｘ、および／または、他種のものなどの少なくとも一つの従来の入出力インタフェースを含む。別の実施形態では、入出力回路４１０Ｂは、従来の複数の異種の入出力インタフェースを含む。本発明の一つの形態では、パッケージ１００−２と（例えば、オフチップまたは外部通信機関などの）パッケージ１００−２の外部のデバイスとの間の全ての通信またはほぼ全ての通信は、入出力回路４１０Ｂが取り扱う。一実施形態では、入出力回路４１０Ｂは、相互接続構造２０４Ｂ（図３）の小集合に接続し、相互接続構造１０６（図１および図２）を介して外部デバイスと通信させる。
【００２３】
既存のチップを用いることにより、チップの入出力回路内の変形を望む場合には、通常は新規マスクセット全体を作製しなければならず、それは複雑で費用がかかるものとなる。対照的に、入出力回路４１０Ｂをその固有の接続ダイ２０２Ｂ−２内に置いたままＳＯＣ機能を二つの半導体ダイ２０２Ａ−２、２０２Ｂ−２へと分離することにより、パッケージ１００−２内の異なる接続ダイ２０２Ｂ−２を用いてシステムの入出力機能を比較的簡単に変形させることができる。本発明の一つの形態では、接続ダイ２０２Ｂ−２を分離（spin）することなく追加のデジタル機能性を付加するプログラム可能なゲート技術を用いてダイ２０２Ａ−２が実施される。そして、系統の異なる接続ダイ２０２Ｂ−２を標準的な入出力特徴の異なる組み合わせをもって時間とともに生成することができ、そのことが新規のマスクセット全体を生成することなくより多くの製品世代を通じて長続きしうる製品を生み出す。加えて、ＳＯＣ機能を分離したため、接続ダイ２０２Ｂ−２の新たな実装を必要とすることなく、半導体ダイ２０２Ａ−２に対する修正を行なうことができる。
【００２４】
一実施形態では、二つの異なるシリコン処理技術を用いて、二つの半導体ダイ２０２Ａ−２、２０２Ｂ−２を製造する。本発明の一形態では、半導体ダイ２０２Ａ−２は現行の最高水準シリコン処理技術を用いて製造し、半導体ダイ２０２Ｂ−２はより旧式でより安価なシリコン処理技術を用いて製造する。二つの異なる処理技術を用いることの利点は、より旧式のチップ技術が、第２チップの新規の機能性を備えつつ、再使用することができる立証済みの設計を有する点にある。
【００２５】
図４Ｃは、半導体ダイ２０２Ａ−３、２０２Ｂ−３を含むマルチチップ・パッケージ１００−３を示す。半導体ダイ２０２Ａ−３は、アナログ回路４１２Ａと高速シリアル入出力インタフェース回路４０４Ａとを含む。アナログ回路４１２Ａとインタフェース回路４０４Ａとは、通信リンク４０８Ａを介して互いに通信可能に結合されている。半導体ダイ２０２Ｂ−３は、デジタル回路４１２Ｂと高速シリアル入出力インタフェース回路４０４Ｂとを含む。デジタル回路４１２Ｂとインタフェース回路４０４Ｂとは、通信リンク４０８Ｂを介して互いに通信可能に結合されている。ダイ２０２Ａ−３内のインタフェース回路４０４Ａとダイ２０２Ｂ−３内のインタフェース回路４０４Ｂとは、通信リンク４０６を介して互いに通信可能に結合されている。一実施形態では、図３に示すように、相互接続構造２０６Ａ、２０６Ｂと、対応金属パッド２０８と、配線路３０２とを用いて、通信リンク４０６を実装している。システムのアナログとデジタルの回路を図４Ｃに示すように、二つのダイ２０２Ａ−３と２０２Ｂ−３とに分離することにより、二組の回路をそれらの速度と性能要件について個別に最適化することができる。一実施形態では、マルチチップ・パッケージ１００−３は、システムの全てのまたはほぼ全てのアナログ回路４１２Ａをダイ２０２Ａ−３内に実装し、全てのまたはほぼ全てのデジタル回路４１２Ｂをダイ２０２Ｂ−３内に実装した計算システムである。
【００２６】
本発明の一実施形態によるマルチチップ・パッケージ１００は半導体ダイ２０２Ａおよび２０２Ｂを互いに横に並べて配置するように実施されているが、他の実施形態では、マルチチップ・パッケージ１００は積層ダイ構造などの他の構造により実施される。さらなる実施形態では、マルチチップ・パッケージ１００内に２以上の半導体ダイを含める。
【００２７】
本発明の一実施形態になるマルチチップ・パッケージ１００は、既存の単一チップパッケージに優る多数の利点をもたらす。本発明の一つの形態は、共通パッケージ内の半導体ダイ２０２Ａ、２０２Ｂ間に高速少数ピン接続をもたらす。マルチチップ・パッケージ１００の一つの形は、チップ間通信に（例えば、２または４の）少数の相互接続構造を用いる高速シリアル入出力インタフェースを使用することにより（例えば、ボンディングワイヤなどの）相互接続構造の数の低減をもたらす。より少数の相互接続構造は、既存の単一チップ実装にとって一般に問題となる経路設定の過密化を軽減するのに役立ち、より長距離の構造に関連する電力消費問題を軽減するのに役立つより短距離の相互接続構造を用いることができる。加えて、より少数の相互接続構造の使用がパッケージのコストを低減し、パッド制限設計に向けてダイ寸法を実質的に低減させることにもなる。さらに、従来のＳＯＣチップとして単一のチップではなく二つのチップを用いることにより、試験の実施がより簡単になる。また、二つのチップ設計を個別に分離する能力により、チップ設計が再使用できるようにしている。
【００２８】
好適な実施形態を説明する目的で本願の明細書に特定の実施形態を例示して説明してきたが、本発明の範囲から逸脱することなく多種多様な実施例および／または等価な実施例を図示して説明してきた特定の実施形態と置換できることは当事者に理解されるであろう。機械や電機や電気やコンピュータ技術の当事者には、本発明が多種多様な実施形態で実施できることは容易に理解されるであろう。本出願は、ここに説明した好適な実施形態の任意の適用例および変形例を網羅することを意図するものである。そのため、本発明が特許請求の範囲とその均等物によってのみ限定されることを明白に意図するものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態になるマルチチップ・パッケージの斜視図を示す線図である。
【図２】本発明の一実施形態になる図１に示したマルチチップ・パッケージを２−２線に沿って見た断面を示す線図である。
【図３】本発明の一実施形態になる図１に示したマルチチップ・パッケージの上面を示す線図である。
【図４】Ａ〜Ｃは、本発明の一実施形態になる図１乃至図３に示したマルチチップ・パッケージの半導体ダイの部品を示すブロック線図である。
【符号の説明】
【００３０】
１００，１００−１，１００−２，１００−３  マルチチップ・パッケージ
１０２  カプセル層
１０４  基板
１０６  外部相互接続構造
１０８Ａ，１０８Ｂ  隠れ線
２０２Ａ，２０２Ｂ，２０２Ａ−１，２０２Ｂ−１，２０２Ａ−２，２０２Ｂ−２，２０２Ａ−３，２０２Ｂ−３  半導体ダイ
２０４Ａ，２０４Ｂ，２０６Ａ，２０６Ｂ  内部相互接続構造
２０８  金属パッド
２１０Ａ，２１０Ｂ  ダイ取り付けエポキシ層
３０２  金属パッド
４０２Ａ  プロセッサ回路
４０４Ａ，４０４Ｂ  インタフェース回路
４０６  通信リンク
４０８Ａ，４０８Ｂ  通信リンク
４１０Ｂ  入出力回路
４１２Ａ  アナログ回路
４１２Ｂ  デジタル回路
【図１】
2005322934.tif 000003
【図２】
2005322934.tif 000004
【図３】
2005322934.tif 000005
【図４】
2005322934.tif 000006