(57)【要約】【課題】  ゲートリーク電流の小さいノーマリーオフ型の窒化物半導体を用いた電界効果トランジスタを提供する。【解決手段】  組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされるチャネル層２と、チャネル層２の上に形成され、組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされるｎ型バリア層４と、バリア層４に電気的に接続されたソース電極１２およびドレイン電極１４を備えるＨＦＥＴ２１０において、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされるｐ型のベース層をｎ型バリア層４上に選択的に形成し、ｎ型バリア層４上にゲート電極１６を配設し、さらに、ゲート・ドレイン間距離Ｌｇｄ１を、ゲート・ソース間距離Ｌｇｓ１よりも長くする。【選択図】  図１
2005244072.tif 000002
【特許請求の範囲】
【請求項１】
組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第１の半導体層と、
前記第１の半導体層上に形成され、組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされる第１導電型またはノンドープの第２の半導体層と、
前記第２の半導体層上に選択的に形成され、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第２導電型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に電気的に接続されたソース電極と、
前記第２の半導体層に電気的に接続されたドレイン電極と、
を備え、
前記ドレイン電極と前記第３の半導体との間隔は、前記ソース電極と前記第３の半導体層との間隔よりも広い、半導体装置。
【請求項２】
組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第１の半導体層と、
前記第１の半導体層上に形成され、組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされる第１導電型またはノンドープの第２の半導体層と、
前記第２の半導体層上に選択的に形成され、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第２導電型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第２の半導体層に電気的に接続されたソース電極と、
前記第２の半導体層に電気的に接続されたドレイン電極と、
を備える半導体装置。
【請求項３】
前記ドレイン電極と前記第３の半導体との間隔は、前記ソース電極と前記第３の半導体層との間隔よりも広いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３の半導体層のシート不純物濃度は、前記第２の半導体層のシート不純物濃度以上であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
組成式ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）により表され、前記第２の半導体層と前記第３の半導体層との間に挿入するように形成された第４の半導体層をさらに備えることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば窒化物半導体を用いた絶縁ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（以下、単にＧａＮという）を用いた窒化物半導体素子は、シリコン（Ｓｉ）を用いた半導体素子に比べて大きなバンドギャップを有するため、高臨界電界を有するという特性から、小型でかつ高耐圧な素子を実現し易い。これにより、電力制御用半導体素子では、低いオン抵抗となり、損失の低い素子を実現できる。とりわけ、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（以下、単にＨＦＥＴ（Heterostructure Field Efect Transistor）という）は、単純な素子構造で良好な特性が期待できる。ＨＦＥＴでのゲート電極は、ＡｌＧａＮ層とショットキー接合を形成するショットキーゲート構造である。また、従来のＧａＮ系ＨＦＥＴは、ゲート電圧がゼロの時、ドレイン電圧を印加すると、ソース・ドレイン間に電流が流れるノーマリーオフ型の素子である。
【０００３】
しかしながら、ショットキーゲート構造では、一般的に、ゲートリーク電流が大きく、素子温度が上昇すると、さらにリーク電流は増加するという問題がある。また、ノーマリーオン型の素子は、回路の電源を投入した瞬間に素子に大電流が流れ、破壊に至る場合があるという問題もある。
【特許文献１】特開Ｐ２００１−２３０４０７号公報
【特許文献２】特開Ｐ２００３−１４２５０１号公報
【特許文献３】米国特許第６，５２１，９６１号公報
【特許文献４】米国特許第６，５５２，３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、ゲートリーク電流の小さいノーマリーオフ型の窒化物半導体を用いた電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、以下の手段により上記課題の解決を図る。
【０００６】
即ち、本発明によれば、
組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第１の半導体層と、
上記第１の半導体層上に形成され、組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされる第１導電型またはノンドープの第２の半導体層と、
上記第２の半導体層上に選択的に形成され、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第２導電型の第３の半導体層と、
上記第３の半導体層の上に形成されたゲート電極と、
上記第２の半導体層に電気的に接続されたソース電極と、
上記第２の半導体層に電気的に接続されたドレイン電極と、
を備え、
上記ドレイン電極と上記第３の半導体との間隔は、上記ソース電極と上記第３の半導体層との間隔よりも広い、半導体装置が提供される。
【０００７】
また、本発明によれば、
組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第１の半導体層と、
上記第１の半導体層上に形成され、組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされる第１導電型またはノンドープの第２の半導体層と、
上記第２の半導体層上に選択的に形成され、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第２導電型の第３の半導体層と、
上記第３の半導体層の上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜の上に形成されたゲート電極と、
上記第２の半導体層に電気的に接続されたソース電極と、
上記第２の半導体層に電気的に接続されたドレイン電極と、
を備える半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲートリーク電流が小さく、オン抵抗が低い、ノーマリーオフ型の窒化物半導体を用いた電界効果トランジスタが提供される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下の説明において、第１導電型としてｎ型、第２導電型としてｐ型が使用される。また、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は、必要な場合に限り行なう。
【００１０】
（第１の実施の形態）
図１は、本発明にかかる半導体装置の第１の実施の形態を模式的に示す断面図である。同図に示すＧａＮへテロ構造電界効果トランジスタ（以下、単にＨＦＥＴという）２２０は、チャネル層２と、ｎ型バリア層４と、ｐ型ベース層６と、ゲート電極１６と、ソース電極１２と、ドレイン電極１４とを備える。チャネル層２は、ｉ−ＧａＮ層で形成され、例えば組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第１の半導体層に対応する。ｎ型バリア層４は、例えば組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされる第１導電型またはノンドープの第２の半導体層に対応し、チャネル層２の上にｎ−ＡｌＧａＮ層で形成されてチャネルに電子を供給する。さらに、ｐ型ベース層６は、バリア層４の上にｐ−ＧａＮ層で選択的に形成され、例えば組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる第３の半導体層に対応する。なお、図１には特に示していないが、チャネル層２は、一般的に、ＳｉＣ、サファイア、ＳｉまたはＧａＮ等の基板上に形成される。
【００１１】
ゲート電極１６はベース層６の上に形成され、ソース電極１２とドレイン電極１４はいずれもバリア層４にコンタクトするようにベース層６の上に形成される。ソース電極１２とドレイン電極１４はバリア層とオーミックコンタクトを形成しており、電子はソース電極１２からＡｌＧａＮ／ＧａＮヘテロ界面に形成される二次元電子ガス（２ＤＥＧ）チャネルを介してドレイン電極１４へと流れる。これらの電極１２，１４はＴｉ／Ａｌなどで形成可能である。
【００１２】
本実施形態のＨＦＥＴ２２０では、ベース層６とバリア層４とでｐｎ接合が形成されているので、ショットキー接合の場合よりゲートリーク電流が小さくなる。
【００１３】
ゲートしきい値電圧は、２ＤＥＧチャネルのキャリア濃度で決まる。したがって、ノーマリーオフを実現するためには、ゲート電圧がゼロの時に２ＤＥＧキャリア濃度がゼロ、つまり２ＤＥＧチャネルが空乏化していなければならない。ＡｌＧａＮ／ＧａＮヘテロ構造の２ＤＥＧキャリア濃度は、バリア層のシートキャリア濃度とヘテロ界面の応力により発生するピエゾ分極により発生するキャリア濃度とで決まる。
【００１４】
本実施形態のＨＦＥＴ２２０は、バリア層４上にＧａＮで形成されたベース層６を備えるので、ＧａＮチャネル層２とＡｌＧａＮバリア層４とのヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮバリア層４とＧａＮベース層６とのヘテロ界面に発生するピエゾ分極で打ち消される。これにより、チャネル部の２ＤＥＧキャリア濃度を選択的に小さくすることが可能となる。
【００１５】
また、ｐ−ＧａＮベース層６は、ｎ−ＡｌＧａＮバリア層４のシート不純物濃度以上のシート不純物濃度を有するように形成される。これにより、２ＤＥＧチャネルを空乏化され、ノーマリーオフが実現される。
【００１６】
図１に示すように、ベース層６は、ゲート電極１６と同様にストライプ状に形成される。これにより、ゲート電圧が０Ｖの時、ゲート電極１６下のチャネルの電子濃度をゼロとすることが可能となり、ノーマリーオフが実現できる。
【００１７】
従来のＨＦＥＴでは、バリア層４の厚さを薄くすることによりノーマリーオフを実現していた。しかし、この場合は、チャネル以外の２ＤＥＧキャリア濃度も下がってしまい、ゲート・ソース間、ゲート・ドレイン間のオフセット部分の抵抗が増加してしまう。この結果、オン抵抗が増加していた。これに対して、本実施形態のＨＦＥＴ２２０では、ベース層６がバリア層４上で選択的に形成されるので、２ＤＥＧキャリア濃度をチャネル部でのみ小さくすることが可能となる。この結果、オン抵抗を増加させることなくノーマリーオフが実現される。
【００１８】
ベース層６を選択的に形成する具体的方法には、チャネル層２、バリア層４、ベース層６と順次に結晶成長を行った後に、エッチングによりパターンを形成する方法と、チャネル層２、バリア層４を結晶成長した後、絶縁膜を堆積してパターンを形成し、その後選択成長を行う方法が含まれる。
【００１９】
さらに、本実施形態のＨＦＥＴ２２０では、ゲート・ソース間距離Ｌｇｓ１に比べて、ゲート・ドレイン間距離Ｌｇｄ１が長くなるように形成されている。ＨＦＥＴは横型の素子であることから、その素子耐圧はゲート・ドレイン間の耐圧で決まる。高耐圧素子にするためには、ゲート・ドレイン間距離を長くする必要があり、この一方、寄生抵抗の原因となるゲート・ソース間距離は、耐圧に関係無く短いことが望ましい。
【００２０】
また、素子の高耐圧化は、ゲート・ドレイン間の電界分布を平坦化することによっても可能である。その具体的な手段の一つを実現したＨＦＥＴを図１に示すＨＦＥＴ２２０の変形例として図２の断面図に示す。同図に示すＨＦＥＴ２２２は、ゲート電極１６を覆うようにフィールド絶縁膜３２を介してゲート電極１６の上方に形成されビアによりソース電極１２に接続された第１のフィールドプレート電極３４を備える。このような構造により、ゲート電極１６の端部の電界が緩和され、素子の耐圧が増加する。なお、フィールド絶縁膜３２を間に介することなくフィールドプレート電極３４をゲート電極１６に接続してもゲート電極１６の端部の電界を緩和することはできるが、その場合は、ゲート・ドレイン間容量が大きくなってスイッチング速度が落ちるという不利益がある。
【００２１】
図１に示すＨＦＥＴ２２０の変形例を図３に示す。同図に示すＨＦＥＴ２２４は、ドレイン電極１４に接続された第２のフィールドプレート電極３６をさらに備える。これにより、ドレイン電極１４の端部の電界も同様に緩和されるので、さらに高耐圧化が可能になる。
【００２２】
（第２の実施の形態）
図４は、本発明にかかる半導体装置の第２の実施の形態を模式的に示す断面図である。
【００２３】
同図に示すＧａＮ絶縁ゲート型へテロ構造電界効果トランジスタ（以下、単にＧａＮ−ＭＩＳ−ＨＦＥＴという）２３０は、バリア層４とベース層６とを覆うように形成されたゲート絶縁膜２２を備え、図１に示すＨＦＥＴ２２０のゲート電極１６に代えて、ゲート絶縁膜２２の上に形成されたゲート電極１８を備える絶縁ゲート（ＭＩＳゲート）構造となっている。ゲート絶縁膜２２は、ＳｉＮやＳｉＯ２、Ａｌ２Ｏ３などで形成することができる。
【００２４】
本実施形態によれば、このようなＭＩＳゲート構造を採用することにより、ゲートリーク電流をほぼゼロとすることが可能となる。
【００２５】
図４に示すＭＩＳ−ＨＦＥＴのその他の構成は図１に示すＨＦＥＴ２２０と実質的に同一である。したがって、ゲート電極１８と同様のストライプ形状でＧａＮから形成されたベース層６により、第１の実施の形態と同様に、ゲート電圧が０Ｖの時、ゲート電極下のチャネルの２ＤＥＧキャリア濃度をゼロとすることでき、ノーマリーオフが実現できる。
【００２６】
図５は、図４に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２３０の変形例を示す。エッチングによりベース層６を局所的に形成する場合、工程のばらつきにより、バリア層４までエッチングされてしまうことがある。この場合、バリア層４がエッチングされて厚さが変化することで、ゲート・ソース間やゲート・ドレイン間の２ＤＥＧキャリア濃度が変化してしまい、素子のオン抵抗が変化してしまう。
【００２７】
図５に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２３２は、ｉ−ＧａＮ層で、かつ、エッチング深さのばらつきを超える厚さで形成されてベース層６とバリア層４の間に介装されたバッファ層８をさらに備える。これにより、エッチングばらつきによるオン抵抗のばらつきを抑制することが可能になる。バッファ層８は、例えば第４の半導体層に対応し、エッチング深さのばらつきを上回る厚さで形成される。これにより、バリア層４がエッチングされることがなく、また、バッファ層８の厚さが変化してもチャネルへのシートキャリア濃度は変化しない。このため、一定のオン抵抗を得ることができる。
【００２８】
（第３の実施の形態）
図６は、本発明にかかる半導体装置の第３の実施の形態を模式的に示す断面図である。
【００２９】
図６に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２４０は、ゲート電極１８とドレイン電極１４の間隔Ｌｇｄをゲート電極１８とソース電極１２の間隔Ｌｇｓよりも大きくしている。電力用半導体素子では、高い耐圧が期待され、図６に示すような横型素子では、ゲート・ドレイン間でその耐圧を保持する必要がある。このため、ゲート・ドレイン間距離を長くすることで耐圧を大きくすることが可能となる。
【００３０】
図７は、図６に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２４０の第１の変形例を模式的に示す断面図である。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２４２は、更なる高耐圧を得るために、ゲート電極を覆うように形成された第１のフィールド絶縁膜３２と、フィールド絶縁膜３２の上に形成されビアによりソース電極１２に接続されたたフィールドプレート電極３８とをさらに備える。フィールドプレート電極３８がゲート電極１８を覆うことでゲート電極１８の端部の電界が緩和され、耐圧が増加する。
【００３１】
図８は、図６に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２４０の第２の変形例を模式的に示す断面図である。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２４４は、さらに耐圧を増加させるため、ドレイン側に形成された第２のフィールドプレート電極４２をさらに備える。この構造により、ドレイン電極１４の端部での電界が緩和され、耐圧が増加する。なお図８に示す例では、フィールド絶縁膜３２は一様の厚さで形成されているが、厚さを段階的に変化させることで、さらに耐圧を向上させることが可能である。
【００３２】
（第４の実施の形態）
図９は、本発明にかかる半導体装置の第４の実施の形態を模式的に示す断面図である。
【００３３】
同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２５０は、導電性半導体基板２４上に結晶成長により形成されたチャネル層２、バリア層４およびベース層６と、裏面電極２６を介して導電性半導体基板２４と電気的に接続されたソース電極１２とを備える。ソース電極１２に電気的に接続されることにより、基板２４もフィールドプレート電極３８と同様に機能してゲート電極１８の端部やドレイン電極１４端部の電界を緩和し、これにより耐圧が増加する。導電性半導体基板としては、ＳｉやＳｉＣ、ＧａＮ基板を用いることが可能である。図９に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２５０では、裏面電極２６とソース電極１２を接続することでソース電極１２と基板２４とを電気的に接続しているが、これに限ることなく、例えばチャネル層２をエッチングすることにより、ソース電極１２と同じ表面から接続することもできる。また、導電性基板２４とチャネル層２との間に結晶成長用のバッファ層を介装しても良い。
【００３４】
図１０は、図９に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２５０の変形例を模式的に示す断面図である。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２５２の特徴は、チャネル層２の下面に高濃度のｐ層で形成された正孔吸収層４４と、正孔吸収層４４の端部のソース電極１２と同一表面側に形成された正孔吸収電極４６をさらに備え、この正孔吸収電極４６を介して正孔吸収層４４がソース電極１２に接続されている点にある。正孔吸収電極４６は、例えば第５の半導体層に対応する。
【００３５】
本実施形態によれば、ｐ−ＧａＮ層で形成される正孔吸収層４４上にチャネル層２、バリア層４およびベース層６を順次に形成することにより、耐圧が増加するだけでなく、アバランシェ耐量を向上させることが可能になる。図１から図５に示したＨＦＥＴの構造では、高いドレイン電圧が印加されて、アバランシェ降伏が起きた場合、電子はドレイン電極１４に流れ込み、正孔はベース層６を介してゲート電極に流れ込む。しかし、図６から図９に示されたＧａＮ−ＭＩＳ−ＨＦＥＴの構造では、正孔を吸収する層が存在しない。このため、アバランシェ耐量が小さくなるという不利益点がある。
【００３６】
図１０に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２５２では、チャネル層２の下に高濃度ｐ層で形成され正孔吸収層４４を備えるので、低い抵抗で正孔を排出することが可能となり、アバランシェ耐量を向上させることが可能となる。また、ソース電極１２に接続されることにより正孔吸収層４４がフィールドプレート電極としての機能も果たすので、耐圧がさらに向上する。アバランシェ降伏時の正孔を確実に正孔吸収層４４に流れ込ませるためには、チャネル層２の厚さをゲート・ドレイン間距離Ｌｇｄ２よりも小さくすることが望ましい。また、図１０に示す例では、ソース電極１２と同一表面側に形成された正孔吸収電極４６を介して正孔吸収層４４とソース電極１２とが電気的に接続されているが、正孔吸収層４４のオーミック電極は裏面から取り出してもよく、電極の取り出し方法に制限されるものではない。
【００３７】
なお、図１から図５に示すＨＦＥＴ構造に正孔吸収層を追加的に設けることによっても、アバランシェ耐量を向上させることは可能である。
【００３８】
（第５の実施の形態）
図１１に、本発明の第５の実施の形態にかかる半導体装置の構成を模式的に示す斜視図である。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２６０の特徴は、ソース電極１２に接続するベース電極５０を備え、これにより、ベース層が帯電した場合に速やかにキャリアが排出される構造となっている点にある。
【００３９】
図６から図１０に示した半導体装置では、ＭＩＳゲート構造であるために、ベース層６がどの電極にも接続されておらず、ベース層６の電位はフローティング電極と同様の状態になる。このため、ベース層６に電子が注入されたり、ベース層６から正孔が排出されると、ベース層６が帯電したままになってしまう。この一方、ソース電極１２とゲート電極１８の間の領域全面を覆うようにベース層を形成してしまうと、ゲート・ソース間抵抗が大きくなってしまう。図１１に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２６０のベース層５６は、ソース電極１２と局部的に接続されるように、ソース電極１２の長手方向と直交する方向に延在するようにストライプ状に形成された延設部分を有し、この延設部分によりソース電極１２と接続されている。ベース層５６のうち、ソース電極１２の長手方向に沿って形成された部分は、例えば第１のストライプ部分に対応し、ソース電極１２の長手方向と直交する方向にストライプ状に形成された延設部分は、例えば第２のストライプ部分に対応する。
【００４０】
基本的に、ベース層５６、バリア層４およびチャネル層２は、ｐ−ＧａＮ／ｎ−ＡｌＧａＮ／ｉ−ＧａＮヘテロ構造で形成されているため、ゲート電圧に大きな電圧を印加して、トンネル効果によって電流を流さない限り、ベース層５６にはキャリアが注入されることはないが、スイッチング時のノイズなど、何らかの原因でゲート電極に大きな電圧が加わる場合がある。本実施形態によれば、図１１に示す形状のベース層５６を備えるので、速やかにキャリアを排出することが可能になる。
【００４１】
なお、ベース層５６は、ソース電極１２に接続されているので、ゲート電極１８に加える電圧によってチャネル部の電位を制御するためには空乏化していることが望ましい。
【００４２】
図１２は、図１１に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２６０の変形例を示す。本例のＧａＮ−ＭＩＳ−ＨＦＥＴ２６２が備えるｐベース層５８は、図１１のＭＩＳ−ＨＦＥＴ２６０と同様にソース電極１２に接続されているが、ｐベース層５８のうちゲート電極１８の下の部分は、連続なストライプ形状でなく、分断されて形成されている。このような構造により、ｐベース層５８が厳密に制御された不純物濃度を有していない場合でも安定したゲートしきい値電圧が実現できる。図１１に示すように連続した形状でｐベース層５６が形成されている場合は、ｐベース層５６の不純物濃度に依存してゲートしきい値電圧が変化してしまう。さらに、ゲート電圧によりｐベース層５６の電位を変化させるために、ｐベース層５６の不純物濃度をある程度低くしなければならない。
【００４３】
そこで、図１２に示すようにｐベース層５８を不連続に形成すれば、ｐベース層５８が形成されていない部分が選択的にチャネルとなる。この場合、ゲートしきい値電圧は、ｐベース層５８の不純物濃度を充分に高くすると、不純物濃度ではなく、隣り合う間隔ＷＢ３の値で決まるようになる。そして、間隔ＷＢ３の寸法精度はリソグラフィーの寸法制度で決まるので、ばらつきが小さく、安定したゲートしきい値電圧が実現できる。
【００４４】
ゲートしきい値電圧がプラスとなり、ノーマリーオフを実現するためには、ＷＢ３の間隔を狭くする必要がある。さらに、ゲート・ソース間のオフセット領域におけるｐベース層５８の延設部分ではチャネルが形成されないため、空乏層の領域をより広く確保し、ゲート・ソース間オフセット領域の抵抗を下げるために、ｐベース層５８の延設部分の間隔ＷＢ１を広くする一方、延設部分自身の幅ＷＢ２を狭くする必要がある。延設部分の幅ＷＢ２は、少なくとも互いのピッチの半分（（ＷＢ１＋ＷＢ２）／２以下にすることが望ましい。
【００４５】
なお、図１１、１２に示した構造においても、フィールドプレート電極を追加的に設けることで耐圧を向上させることは可能であり、さらに正孔吸収層を加えることでアバランシェ耐量を向上させることが可能である。
【００４６】
（第６の実施の形態）
図１３は、本発明にかかる半導体装置の第６の実施の形態構成を模式的に示す断面図である。
【００４７】
同図に示すＨＦＥＴ２７０の特徴は、ゲート電極下の領域でのみ薄くなるようにチャネル層２の上に形成されたバリア層６４を備えるリセスゲート構造となっており、且つ、バリア層６４のリセス部分の底面にベース層６が配設されている点にある。バリア層６４は、例えば第１導電型またはノンドープの第２の半導体層に対応し、また、ベース層６は、例えば第３の半導体層に対応する。本実施形態によれば、バリア層６４の厚さを局所的に変化させることによりゲート下のチャネル部でのみ電子濃度をゼロとしている。これにより、オン抵抗を低くしたまま、ノーマリーオフを実現している。
【００４８】
ノーマリーオフを実現するために、チャネルの電子濃度を決めている、ゲート電極１６下方の薄くなったバリア層６４のシート不純物濃度よりもベース層６のシート不純物濃度を大きくすればチャネルの電子濃度をゼロとすることが可能となる。この一方、バリア層６４のリセス部分以外の厚い部分では、チャネル層の電子濃度はゼロとならないため、低いオン抵抗が実現される。
【００４９】
図１４は、図１３に示すＨＦＥＴ２７０の第１の変形例を示す断面図である。同図に示すＨＦＥＴ２７２は、ゲート電極１６直下のバリア層６４が薄く形成された部分だけでなくリセスの側面を経てバリア層６４が厚くなっている部分まで延在するように形成されたｐベース層６６を備える。このようにリセス底面のみならずバリア層６４が厚くなっている部分まで延在するようにｐベース層を形成しても良い。また、図１５は、図１３に示すＨＦＥＴ２７０の第２の変形例を示す断面図である。同図に示すＨＦＥＴ２７４は、ドレイン電極側にまで延設されたベース層６８を備える。ベース層６８は、ドレイン電極１４に触れない範囲でバリア層６４の厚い部分を覆うようにできるだけ長く延設することが好ましく、その延在部分は、バリア層６４の厚い部分の少なくとも半分以上を覆うように形成されることが望ましい。ベース層６８のこのような形状により、ドレイン電極に高電圧が加わった場合でも、バリア層６４の空乏層が速やかにドレイン電極１４側に伸びる。これにより、ＲＥＳＵＲＦ層と同様な効果が得られ、ゲート・ドレイン間の電界分布が平坦になってより高い耐圧を得ることができる。
【００５０】
（第７の実施の形態）
図１６は、本発明にかかる半導体装置の第７の実施の形態の構成を模式的に示す断面図である。
【００５１】
同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８０は、バリア層６４とベース層６とを覆うように形成されたゲート絶縁膜８２を備え、図１５に示すＨＦＥＴ２７４のゲート電極１６に代えて、ゲート絶縁膜８２の上に形成されたゲート電極８２を備える絶縁ゲート（ＭＩＳゲート）構造となっている。
【００５２】
本実施形態によれば、このようなＭＩＳゲート構造を採用することにより、ゲートリーク電流を小さくすることができる。また、図１３に示すＨＦＥＴ２７０の構造と同様に、ベース層６のシート不純物濃度は、ゲート電極７２下方の薄くなったバリア層の領域におけるシート不純物濃度よりも大きいことによりノーマリーオフ化が実現できる。
【００５３】
図１７は、図１６に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８０の第１の変形例を示す断面図である。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８２のように、ｐベース層６８をバリア層６４の厚い部分にまで延在するように形成しても良い。ｐベース層６８の延在部分は、バリア層６４の表面領域のうちゲート電極７２とドレイン電極１４との間の領域の半分以上を覆うように形成することが望ましい。さらに、図１８に示す第２の変形例では、ゲート電極７２とドレイン電極１４との間隔Ｌｇｄ３をゲート電極７２とソース電極１２との間隔Ｌｇｓ３よりも大きくしている。電力用半導体素子では、高い耐圧が期待され、横型素子では、ゲート・ドレイン間でその耐圧を保持する必要がある。本例のＧａＮ−ＭＩＳ−ＨＦＥＴ２８４によれば、ゲート・ドレイン間距離を長くすることにより、耐圧を大きくすることが可能となる。
【００５４】
図１９に、さらに高い耐圧を得るための構造を備える第３の変形例を示す。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８６は、ゲート電極７２を覆うように形成されたフィールド絶縁膜９２と、このフィールド絶縁膜９２の上に形成されたフィールドプレート電極９４とを備える。このようにフィールドプレート電極９４がゲート電極７２を覆うことでゲート電極７２の端部における電界が緩和され、耐圧が増加する。
【００５５】
耐圧をより一層増加させる構造を備える第４の変形例を図２０に示す。同図に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８８の特徴は、フィールド絶縁膜９２のドレイン側の上に形成された第２のフィールドプレート電極９６をさらに備える点にある。これにより、ドレイン電極１４端部での電界が緩和され、耐圧がより一層増加する。なお、図２０では、一様な厚さで形成されたフィールド絶縁膜９２が示されているが、その厚さを段階的に変化させれば、さらに耐圧を向上させることが可能である。
【００５６】
（第８の実施の形態）
図２１は、本発明にかかる半導体装置の第８の実施の形態の構成を模式的に示す断面図である。同図に示すＭＩＳ−ＨＦＥＴ２９０の特徴は、導電性半導体基板２４の上にチャネル層２、バリア層６４およびベース層６８が形成され、裏面電極２６を介して導電性半導体基板２４がソース電極１２に接続されている点にある。これにより、基板２４がフィールドプレートの機能を果たし、ゲート／ドレイン間の電界分布が平坦に近づくので、耐圧を向上させることが可能となる。この結果、図１９に示すＧａＮ−ＭＩＳ−ＨＦＥＴ２８６よりもさらに高耐圧を実現することが可能になる。
【００５７】
図２２に、図２１に示すＭＩＳ−ＨＦＥＴ２９０の変形例を示す。同図に示すＭＩＳ−ＨＦＥＴ２９２は、チャネル層の下部にフィールドプレート構造を設けることに代えて、チャネル層２の下にｐ型ＧａＮ層で形成された正孔吸収層４４を備える。これにより、下部のフィールドプレート構造と同様の高耐圧化に加えて、正孔を速やかに排出させることができ、アバランシェ耐量をも向上させることが可能になる。
【００５８】
（第９の実施の形態）
図２３は、本発明にかかる半導体装置の第９の実施の形態の構成を模式的に示す断面図である。
【００５９】
図１６から図２２に示した素子は、ＭＩＳゲート構造であるため、ベース層は、いずれの電極にも接続されておらず、このため各ベース層はフローティング電極と同様になる。したがって、ベース層に電子が注入されたり、ベース層から正孔が排出されたりすると、ベース層は帯電したままになってしまう。
【００６０】
図２３に示すＭＩＳ−ＨＦＥＴ３００は、ソース電極１２に接続されたベース層７４を備え、この構造により、ベース層が帯電した場合に速やかにキャリアが排出される。この一方、図１１に示すＭＩＳ−ＨＦＥＴ２６０の場合とは異なり、ソース電極１２とゲート電極７２との間の領域全面を覆うようにベース層７４を形成しても、バリア層６４がチャネル部以外は厚いため、ゲート・ソース間抵抗は大きくなることがなく、オン抵抗は増加しない。
【００６１】
また、チャネル部の電位をゲート電極に加える電圧によって制御するためにベース層７４はソース電極１２に接続されているが、ゲート・ソース間の厚いバリア層６４のキャリアによって空乏化される程度にベース層７４の不純物濃度は小さいことが望ましい。
【００６２】
図２４は、図２３に示すＭＩＳ−ＨＦＥＴ３００の変形例を模式的に示す斜視図である。同図に示すＭＩＳ−ＨＦＥＴ３０２によれば、ゲート電極７２直下のベース層７５が局所的に形成されるので、図１２に示すＭＩＳ−ＨＦＥＴ２６０と同様にｐベース層７５の不純物濃度が高く、厳密な濃度制御を行わずとも、オン抵抗の増大やゲートしきい値電圧の変化のない素子が実現できる。
【００６３】
また、図２３および図２４に示す構造についても、フィールドプレート電極を加えることで耐圧を向上させることができ、正孔吸収層を加えることでアバランシェ耐量を向上させることができる。
【００６４】
（第１０の実施の形態）
図２５は、本発明にかかる半導体装置の第１０の実施の形態の構成を模式的に示す断面図である。
【００６５】
図２５に示すＨＦＥＴ３１０の特徴は、ｐ型ＧａＮ層で形成されたチャネル層１０２を備え、これにより、ゲートしきい値電圧がプラス側にシフトする点にある。チャネル層１０２は、例えば第２導電型の第２の半導体層に対応する。また、バリア層６４は、上述した第７乃至第９の実施の形態と同様に、ゲート電極形成予定領域でのみ薄く形成したリセスゲート構造になっているので、ゲート電極１６の直下の領域でのみ２ＤＥＧキャリア濃度が小さくなり、ノーマリーオフを実現し易くなる。この一方、ゲート・ドレイン間やゲート・ソース間のオフセット部分では２ＤＥＧキャリア濃度が大きいので、オン抵抗は小さい。本実施形態でのバリア層６４は、例えば第１導電型またはノンドープの第１の半導体層に対応する。
【００６６】
ＨＦＥＴ３１０のこのような構造は、図１３に示すＨＦＥＴ２７０のようにバリア層６４上にｐ−ＧａＮ層を配置した場合に比べて、ＡｌＧａＮ／ＧａＮヘテロ界面におけるピエゾ分極による２ＤＥＧキャリアの発生を抑えることができない。このため、ｐ型チャネル層１０２のシート不純物濃度はバリア層６４のシート不純物濃度よりもピエゾ分極によるチャージの分だけさらに大きくしないとノーマリーオフが実現されないという不利益点がある。しかしながら、本実施形態のＨＦＥＴ３１０には、リセスゲート形成後に再成長の工程が必要ないので、一回の結晶成長で形成が可能という利点がある。
【００６７】
図２６は、図２５に示すＨＦＥＴ３１０の第１の変形例を模式的に示す断面図である。同図に示すＨＦＥＴ３１２は、ｐ型チャネル層１０２の下にｉ−ＧａＮで形成されたチャネル層２をさらに備える。ゲートしきい値電圧は、バリア層６４のシート不純物濃度とｐ型チャネル層１０２のシート不純物濃度から決まるので、ヘテロ界面近傍のみにｐ型チャネル層を形成して良い。
【００６８】
図２７は、図２５に示すＨＦＥＴ３１０の第２の変形例を模式的に示す断面図である。同図に示すＨＦＥＴ３１４の特徴は、ｐ型チャネル層１０２とソース電極１０４とが接続されている点にある。このような構造により、アバランシェ降伏時に発生する正孔が速やかに排出されるので、アバランシェ耐量が向上される。ただし、図２７に示す構造では、ｐ型チャネル層１０２の不純物濃度が高過ぎると、電圧が印加された場合に空乏化せず、低い電圧でアバランシェ降伏が起きてしまい、耐圧が低下するおそれがある。そこで、高耐圧が得られるようにｐ型チャネル層１０２も電圧が加わると空乏化する構造を採用することが望ましい。具体的には、ｐ型チャネル層１０２のシート不純物濃度をバリア層６４と同程度のシート不純物濃度にすればよい。
【００６９】
図２８は、図２５に示すＨＦＥＴ３１０の第３の変形例を模式的に示す断面図である。同図に示すＨＦＥＴ３１６は、図２７に示す構造に加え、フィールド絶縁膜３２上でゲート電極１６を覆うように形成されソース電極１０４に接続されたフィールドプレート電極３４をさらに備える。このような構造により、ゲート電極１６の端部の電界が緩和されるので、素子の耐圧を向上させることが可能になる。さらに、図２９に示すＨＦＥＴ３１８のように、フィールド絶縁膜３２上のドレイン側についてもフィールドプレート電極３６を追加的に設けることにより、さらに耐圧を向上させることが可能になる。
【００７０】
（第１１の実施の形態）
図３０は、本発明にかかる半導体装置の第１１の実施の形態の構成を模式的に示す断面図である。同図に示すＭＩＳ−ＨＦＥＴ３２０の特徴は、バリア層６４の表面に形成されたゲート絶縁膜８４をさらに備え、このゲート絶縁膜８４を介してゲート電極１６がバリア層６４の凹部に形成されている点にある。このようなＭＩＳゲート構造にも本発明を適用することができる。さらに、図３１および図３２にそれぞれ示す変形例３２２，３２４のように、ゲート電極１６を覆うようにフィールド絶縁膜３２を介してフィールドプレート電極３４を設ければ、ゲート電極１２の端やドレイン電極１４の端の電界集中を緩和して、耐圧をさらに向上させることが可能になる。
【００７１】
さらに、図３３に示すＭＩＳ−ＨＦＥＴ３２６のように、ｐ型チャネル層１０２をソース電極１０４と接続すれば、正孔を速やかに排出させることができるので、アバランシェ耐量を大きくすることが可能になる。
【００７２】
以上、第１乃至第１１の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、当業者であれば、これ以外にも本発明の技術的範囲内でさまざまな変形例を容易に考えることができる。
【００７３】
例えば、チャネル層２、ベース層６、およびバッファ層８はＧａＮ層を用いて説明したが、ＡｌＧａＮ層として、Ａｌ組成比を３層とも同じにし、バリア層４よりも小さくすることで実施可能である。また、バッファ層８のＡｌ組成比は、チャネル層２とベース層６と同じとしたが、異なる組成比でも実施可能である。ただし、バリア層４とチャネル層２のヘテロ界面でのピエゾ分極を打ち消して、ゲート電極下の２ＤＥＧキャリア濃度を低下させるためには、バッファ層８とチャネル層２のＡｌ組成比は等しいことが望ましい。
【００７４】
また、チャネル層にＩｎＧａＮ層、バリア層にＧａＮ層を用いた場合や、チャネル層にＡｌＧａＮ層、バリア層にＡｌＮ層を用いた場合など、組成比によりバンドギャップを変化させた場合でもバンドギャップの大小関係が同じであれば実施可能である。
【００７５】
また、変調ドープやヘテロ界面の急峻さを保つためにチャネル層２とバリア層４の間やバリア層４とベース層６の間にｉ−ＡｌＧａＮ層を挿入しても実施可能である。
【００７６】
さらにまた、チャネル層やバリア層などの半導体層は、基板上に結晶成長することにより形成可能であり、ＧａＮやＳｉＣ、サファイア、Ｓｉなどの基板で実施可能であるが、本発明は基板の材料に限定されるものではなく、結晶成長に伴うバッファ層などがチャネル層の下に形成されていても実施可能である。
【００７７】
さらにまた、本発明では、ノーマリーオフの実現を目的として、ＡｌＧａＮバリア層上にＧａＮ層を形成すれば、ノーマリーオンの素子においても、しきい値電圧をプラス側にシフトさせることができる。特に、ベース層６とチャネル層２のＡｌ組成比を同じものとしたが、ピエゾ分極によるキャリアを低減するという意味では、Ａｌ組成比が同じでなくても、バリア層４のＡｌ組成比よりも小さければ実施可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明にかかる半導体装置の第１の実施の形態を模式的に示す断面図である。
【図２】図１に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図３】図１に示す半導体装置の第２の変形例を模式的に示す断面図である
【図４】本発明にかかる半導体装置の第２の実施の形態を模式的に示す断面図である。
【図５】図４に示す半導体装置の変形例を模式的に示す断面図である
【図６】本発明にかかる半導体装置の第３の実施の形態を模式的に示す断面図である。
【図７】図６に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図８】図６に示す半導体装置の第２の変形例を模式的に示す断面図である。
【図９】本発明にかかる半導体装置の第４の実施の形態を模式的に示す断面図である。
【図１０】図９に示す半導体装置の変形例を模式的に示す断面図である。
【図１１】本発明にかかる半導体装置の第５の実施の形態を模式的に示す断面図である。
【図１２】図１１に示す半導体装置の変形例を模式的に示す斜視図である。
【図１３】本発明にかかる半導体装置の第６の実施の形態を模式的に示す断面図である。
【図１４】図１３に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図１５】図１３に示す半導体装置の第２の変形例を模式的に示す断面図である。
【図１６】本発明にかかる半導体装置の第７の実施の形態の構成を模式的に示す断面図である。
【図１７】図１６に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図１８】図１６に示す半導体装置の第２の変形例を模式的に示す断面図である。
【図１９】図１６に示す半導体装置の第３の変形例を模式的に示す断面図である。
【図２０】図１６に示す半導体装置の第４の変形例を模式的に示す断面図である。
【図２１】本発明にかかる半導体装置の第８の実施の形態の構成を模式的に示す断面図である。
【図２２】図２１に示す半導体装置の変形例を模式的に示す断面図である。
【図２３】本発明にかかる半導体装置の第９の実施の形態の構成を模式的に示す断面図である。
【図２４】図２３に示す半導体装置の変形例を模式的に示す斜視図である。
【図２５】本発明にかかる半導体装置の第１０の実施の形態の構成を模式的に示す断面図である。
【図２６】図２５に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図２７】図２５に示す半導体装置の第２の変形例を模式的に示す断面図である。
【図２８】図２５に示す半導体装置の第３の変形例を模式的に示す断面図である。
【図２９】図２５に示す半導体装置の第４の変形例を模式的に示す断面図である。
【図３０】本発明にかかる半導体装置の第１１の実施の形態の構成を模式的に示す断面図である。
【図３１】図３０に示す半導体装置の第１の変形例を模式的に示す断面図である。
【図３２】図３０に示す半導体装置の第２の変形例を模式的に示す断面図である。
【図３３】図３０に示す半導体装置の第３の変形例を模式的に示す断面図である。
【符号の説明】
【００７９】
２  チャネル層
４，６４  ｎ型バリア層
６，５６，６６，６８，７４，７５  ｐ型ベース層
８  バッファ層
１２，１０４  ソース電極
１４，１８  ドレイン電極
１６，７２  ゲート電極
２２，８２，８４  ゲート絶縁膜
２４  導電性半導体基板
２６  裏面電極
３２，４２，９２  フィールド絶縁膜
３４，３６，３８，９４，９６  フィールドプレート電極
４４  正孔吸収層
４６  正孔吸収用電極
１０２  ｐ型チャネル層
２２０，２２２，２２４，２５０，２５２，２７０，２７２，２７４，３１０，３１２，３１４，３１６，３１８  ＨＦＥＴ
２３０，２３２，２４０，２４２，２４４，２６０，２６２，２８０，２８２，２８４，２８６，２８８  ＧａＮ−ＭＩＳ−ＨＦＥＴ
２９０，２９２，３００，３０２，３２０，３２２，３２４，３２６  ＭＩＳ−ＨＦＥＴ
Ｌｇｓ１，Ｌｇｓ２，Ｌｇｓ３  ゲート・ソース間距離
Ｌｇｄ１，Ｌｇｄ２，Ｌｇｄ３  ゲート・ドレイン間距離
ＷＢ１  ベース層の延在部分の間隔
ＷＢ２  ベース層の在部分の幅
ＷＢ３  ベース層のゲート電極直下部分の間隔
【図１】
2005244072.tif 000003
【図２】
2005244072.tif 000004
【図３】
2005244072.tif 000005
【図４】
2005244072.tif 000006
【図５】
2005244072.tif 000007
【図６】
2005244072.tif 000008
【図７】
2005244072.tif 000009
【図８】
2005244072.tif 000010
【図９】
2005244072.tif 000011
【図１０】
2005244072.tif 000012
【図１１】
2005244072.tif 000013
【図１２】
2005244072.tif 000014
【図１３】
2005244072.tif 000015
【図１４】
2005244072.tif 000016
【図１５】
2005244072.tif 000017
【図１６】
2005244072.tif 000018
【図１７】
2005244072.tif 000019
【図１８】
2005244072.tif 000020
【図１９】
2005244072.tif 000021
【図２０】
2005244072.tif 000022
【図２１】
2005244072.tif 000023
【図２２】
2005244072.tif 000024
【図２３】
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【図２４】
2005244072.tif 000026
【図２５】
2005244072.tif 000027
【図２６】
2005244072.tif 000028
【図２７】
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【図２８】
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【図２９】
2005244072.tif 000031
【図３０】
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【図３１】
2005244072.tif 000033
【図３２】
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【図３３】
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