(57)【要約】【課題】パイプライン型およびサイクリック型のＡＤ変換器において、低電圧時における特性を向上させる。【解決手段】第１ＡＤ変換回路１１は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路１２は、第１ＡＤ変換回路１１により変換されたデジタル値をアナログ値に変換する。減算増幅回路１３は、入力されたアナログ信号をサンプルして、第１ＤＡ変換回路１２の変換が確定するまでホールドし、ホールドしたアナログ信号から第１ＤＡ変換回路１２の出力アナログ信号を減算して増幅する。このような構成により、従来第１ＡＤ変換回路１１と並列に設けられていたサンプルホールド回路を除去する。【選択図】図１
2005244343.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
前記複数のステージの内の１以上のステージは、自ステージに入力されるアナログ信号を１つの増幅素子により増幅するステージであり、
前記増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドし、該ホールドしたアナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第１減算増幅回路であり、
前記複数のステージの内の他の１以上のステージは、自ステージに入力されるアナログ信号を複数の増幅素子により増幅するステージであり、
前記複数の増幅素子の内の１つの増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドするサンプルホールド回路、または自ステージに入力されるアナログ信号をサンプルして所定の増幅率で増幅する増幅回路であり、
前記複数の増幅素子の内の他の増幅素子は、前記サンプルホールド回路または前記増幅回路の出力アナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第２減算増幅回路であることを特徴とするアナログデジタル変換器。
【請求項２】
前記第１減算増幅回路は、自ステージに入力されるアナログ信号をデジタル変換するためにサンプルするタイミングと同期して、該アナログ信号を直接サンプルすることを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記第１減算増幅回路を含むステージは、初段のステージであることを特徴とする請求項１または２に記載のアナログデジタル変換器。
【請求項４】
前記複数のステージの内の任意のステージは、自ステージの出力アナログ信号が、自ステージの入力にフィードバックするサイクリック型のステージであることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
【請求項５】
前記第１減算増幅回路は、前記入力されるアナログ信号をサンプルした後、少なくとも前記自ステージで変換したデジタル値のアナログ値への変換が確定するまで、ホールドすることを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
【請求項６】
前記第１減算増幅回路は、オートゼロ期間よりも長い期間、増幅することを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、パイプライン型およびサイクリック型のアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるパイプライン型のＡＤ変換器が開示されている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の第１図に示されたＡＤ変換器の第１ステージには、並列型Ａ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１からなる系と並列にサンプルホールド回路Ｓ／Ｈ１が設けられている。この回路のアナログ入力信号は、このサンプルホールド回路Ｓ／Ｈ１で所定の期間保持される。
【０００４】
しかしながら、サンプルホールド回路の構成要素にオペアンプが含まれるため、低電圧時にはサンプルホールド回路の出力電圧範囲が狭まる傾向にある。特に、回路構成上、精度的に最も重要視するべき第１ステージにおいて、低電圧時にサンプルホールド回路の出力電圧範囲が狭まることに起因する歪等の特性劣化が大きくなり、ＡＤ変換器全体の特性が悪化するという問題点がある。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、パイプライン型およびサイクリック型のＡＤ変換器において、低電圧時における特性を向上させる点にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、複数のステージの内の１以上のステージは、自ステージに入力されるアナログ信号を１つの増幅素子により増幅するステージであり、この増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドし、該ホールドしたアナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第１減算増幅回路であり、複数のステージの内の他の１以上のステージは、自ステージに入力されるアナログ信号を複数の増幅素子により増幅するステージであり、複数の増幅素子の内の１つの増幅素子は、自ステージに入力されるアナログ信号をサンプルしてホールドするサンプルホールド回路、または自ステージに入力されるアナログ信号をサンプルして所定の増幅率で増幅する増幅回路であり、複数の増幅素子の内の他の増幅素子は、サンプルホールド回路または前記増幅回路の出力アナログ信号から、自ステージで変換したデジタル値をアナログ値に変換した信号を、減算して増幅する第２減算増幅回路である。
【０００７】
本態様によれば、あるステージの減算増幅回路が入力をサンプルしてホールドし、従来ＡＤ変換回路と並列に設けられていたサンプルホールド回路が除去されたステージを混在させることにより、当該サンプルホールド回路で発生する特性劣化をなくし、ＡＤ変換器全体の特性を向上させることができる。サンプルホールド回路は出力範囲外の信号を劣化させるため、これを除去することにより低電圧時の特性が向上する。なお、「増幅素子」には、１倍の増幅率で増幅する素子、即ちサンプルホールド回路も含む。
【０００８】
第１減算増幅回路は、自ステージに入力されるアナログ信号をデジタル変換するためにサンプルするタイミングと同期して、該アナログ信号を直接サンプルするとよい。これによれば、従来設けられていたサンプルホールド回路を除去しても、誤差なく自ステージで変換した成分を減算することができる。
【０００９】
第１減算増幅回路を含むステージは、初段のステージであるとよい。これによれば、特に大きな信号を扱う初段のステージのサンプルホールド回路で発生していた特性劣化をなくし、ＡＤ変換器全体の特性を向上させることができる。
【００１０】
複数のステージの内の任意のステージは、自ステージの出力アナログ信号が、自ステージの入力にフィードバックするサイクリック型のステージであるとよい。サイクリック型のステージを混在させると、回路面積を縮小することができる。
【００１１】
第１減算増幅回路は、入力されるアナログ信号をサンプルした後、少なくとも自ステージで変換したデジタル値のアナログ値への変換が確定するまで、ホールドするとよい。これによれば、この減算増幅回路が増幅期間に入った後に入力される、自ステージで変換したデジタル値をアナログ値に変換した信号と、この減算増幅回路がホールドしているサンプル値が異なることなく、同一サンプル値の減算増幅を行うことができる。
【００１２】
第１減算増幅回路は、オートゼロ期間よりも長い期間、増幅するとよい。これによると、増幅期間を長く設定することにより、セトリングタイムを確保でき、高倍率の増幅も行うことができる。
【００１３】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、パイプライン型またはサイクリック型のＡＤ変換器において、低電圧時における特性を向上させる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
本実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２ステージのサイクリック型のＡＤ変換回路で３ビットずつ２回に分けて変換することにより合計１０ビットを出力するＡＤ変換器の例である。
【００１６】
図１は、第１実施形態におけるＡＤ変換器の構成を示す。初期状態において、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフである。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、減算増幅回路１３および第１ＡＤ変換回路１１に入力される。第１ＡＤ変換回路１１は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。ＡＤ変換回路１１は、高速変換のためフラッシュ型を用いるとよい。第１ＤＡ変換回路１２は、第１ＡＤ変換回路１１により変換されたデジタル値をアナログ値に変換する。減算増幅回路１３は、第１ＡＤ変換回路１１のサンプルタイミングと同期して、入力アナログ信号Ｖｉｎをサンプルして、所定の期間ホールドし、ホールドしているアナログ信号から第１ＤＡ変換回路１２の出力アナログ信号を減算して８倍に増幅する。当該所定の期間は、少なくとも第１ＤＡ変換回路１２の変換データが確定する期間以上の期間である。
【００１７】
第１スイッチＳＷ１を介して入力されるアナログ信号は、第２増幅回路１７および第２ＡＤ変換回路１５に入力される。第２ＡＤ変換回路１５は、入力されるアナログ信号をデジタル値に変換し、上位から５〜７ビット（Ｄ８〜Ｄ６）を取り出す。第２ＤＡ変換回路１６は、第２ＡＤ変換回路１５により変換されたデジタル値をアナログ値に変換する。
【００１８】
第２増幅回路１７は、入力されるアナログ信号を２倍に増幅して、第２減算回路１８に出力する。第２減算回路１８は、第２増幅回路１７の出力から第２ＤＡ変換回路１６の出力を減算する。第２ＤＡ変換回路１６の出力は、２倍に増幅されている。
【００１９】
ここで、第２ＤＡ変換回路１６の出力を２倍に増幅する手法について簡単に説明する。第２ＡＤ変換回路１５および第２ＤＡ変換回路１６には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給され、基準電圧レンジが生成されている。第２ＡＤ変換回路１５は、この基準電圧レンジを利用して、図示しない複数の電圧比較素子のリファレンス電圧を生成する。第２ＤＡ変換回路１６は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、第２ＡＤ変換回路１５からの制御により選択的に供給することで、出力電圧を得ている。第２ＡＤ変換回路１５の基準電圧レンジと、第２ＤＡ変換回路１６の基準電圧レンジとの比を１：２に設定すればよい。
【００２０】
第３増幅回路１９は、第２減算回路１８の出力を４倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン状態に遷移している。第３増幅回路１９の出力アナログ信号は、第２スイッチＳＷ２を介して第２増幅回路１７および第２ＡＤ変換回路１５へフィードバックされる。なお、第２減算回路１８および第３増幅回路１９の代わりに、第１ステージと同様の減算増幅回路を用いてもよい。これによれば、回路を簡素化することができる。以下、上記の処理が繰り返され、第２ＡＤ変換回路１５は、上位から８〜１０ビット（Ｄ２〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビット（Ｄ５〜Ｄ０）をサイクリック構成により得ている。
【００２１】
上述した説明において、第２増幅回路１７の増幅率を２倍、第３増幅回路１９の増幅率を４倍としたが、第２増幅回路１７をサンプルホールド回路として用いて１倍、第３増幅回路１９の増幅率が８倍としてもよい。このように、第２ＡＤ変換回路１５の次の変換までに８倍になっていればよい。
【００２２】
図２は、減算増幅回路１３をシングルエンドのスイッチトキャパシタオペアンプで構成した場合を示す図である。図３は、減算増幅回路１３の動作を示すタイミングチャートである。図２において、オペアンプ１００の反転入力端子には、入力用コンデンサＣ１が接続されており、Ｖｉｎ用スイッチＳＷ１２を介して入力アナログ信号Ｖｉｎが入力され、ＶＤＡ用スイッチＳＷ１３を介して第１ＤＡ変換回路１２の出力アナログ信号ＶＤＡが入力される。オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用コンデンサＣ２を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１１が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。
【００２３】
次に、図３を参照しながら図２に示した減算増幅回路１３の動作を説明する。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１をオンにする。この状態において、入力側ノードＮ１および出力側ノードＮ２は、共にオートゼロ電位Ｖａｇである。入力アナログ信号Ｖｉｎをサンプルするため、Ｖｉｎ用スイッチＳＷ１２をオンにし、ＶＤＡ用スイッチＳＷ１３をオフする。このとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。
【００２４】
ＱＡ＝Ｃ２（Ｖｉｎ−Ｖａｇ）…（Ａ１）
【００２５】
次に、オートゼロ期間の終了時点に入力用コンデンサＣ１の入力端に入力していた電圧、即ち入力用コンデンサＣ１にサンプルされた入力アナログ信号Ｖｉｎをホールドするために、Ｖｉｎ用スイッチＳＷ１２をオフにする。次に、第１ＤＡ変換回路１２の変換データが確定すると、オペアンプ１００を仮想接地させて増幅するために、オートゼロ用スイッチＳＷ１１をオフにする。その後、第１ＤＡ変換回路１２の出力アナログ信号ＶＤＡを減算するために、ＶＤＡ用スイッチＳＷ１３をオンにする。このとき、入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。
【００２６】
ＱＢ＝Ｃ２（ＶＤＡ−Ｖａｇ）＋Ｃ１（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）
【００２７】
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。
【００２８】
Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ−ＶＤＡ）＋（Ｃ１Ｖａｇ）…（Ａ３）
【００２９】
したがって、当該シングルエンドのスイッチトキャパシタオペアンプは、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力アナログ信号Ｖｉｎと第１ＤＡ変換回路１２の出力アナログ信号ＶＤＡとの差分を、入力用コンデンサＣ１と帰還用コンデンサＣ２との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。なお、シングルエンドのスイッチトキャパシタオペアンプの例を説明したが、完全差動方式のスイッチトキャパシタオペアンプで構成することも勿論可能である。
【００３０】
図４は、第１実施形態におけるＡＤ変換器の第１動作例を示すタイミングチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００３１】
減算増幅回路１３および第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１のローからハイへの立ち上がりエッジで入力アナログ信号Ｖｉｎをサンプルする。減算増幅回路１３は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、サンプルした入力アナログ信号Ｖｉｎをホールドする。それと同一周期のローのときに減算増幅し、次の周期のローのときにオートゼロ動作をする。第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、その一つ前の周期のローのときにオートゼロ動作をする。第１ＤＡ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに不定状態となり、それと同一周期のローのときに変換確定データを保持する。
【００３２】
第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがローのときにオンされ、スイッチ信号ＣＬＫＳＷがハイのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがハイのときにオンされ、スイッチ信号ＣＬＫＳＷがローのときにオフされる。第２増幅回路１７は、スイッチ信号ＣＬＫＳＷのハイ期間において、第２クロック信号ＣＬＫ２のローからハイへの立ち上がりエッジで、入力されたアナログ信号をサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がローのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第３増幅回路１９は、スイッチ信号ＣＬＫＳＷの立ち下がりエッジと同期した第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されたアナログ信号をサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がローのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第２ＡＤ変換回路１５は、第２クロック信号ＣＬＫ２のローからハイへの立ち上がりエッジで入力されるアナログ信号をサンプルする。第２ＡＤ変換回路１５は、第２クロック信号ＣＬＫ２がハイのときに変換動作をし、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＤＡ変換回路１６は、第２クロック信号ＣＬＫ２がローのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。
【００３３】
図のように、第１ＡＤ変換回路１１がＤ９〜Ｄ６を変換処理する間に、第２ＡＤ変換回路１５は前に入力されたＤ２〜Ｄ０を同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００３４】
図５は、第１実施形態におけるＡＤ変換器の第２動作例を示すタイミングチャートである。第２動作例は、減算増幅回路１３の増幅期間を第１動作例より長く取る例である。以下、図の上位から順に説明する。２つの信号波形は、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を示す。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００３５】
減算増幅回路１３および第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１のローからハイへの立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。減算増幅回路１３は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、サンプルした入力アナログ信号Ｖｉｎをホールドする。それと同一周期のローと次の周期のハイのときに減算増幅し、当該周期のローのときにオートゼロ動作をする。第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がローのときの第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第１ＤＡ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに不定状態となり、それと同一周期のローと次の周期のハイのときに変換確定データを保持する。
【００３６】
第１スイッチＳＷ１は、第１クロック信号ＣＬＫ１がローのときにオンされ、第１クロック信号ＣＬＫ１がハイのときにオフされる。第２スイッチＳＷ２は、第１クロック信号ＣＬＫ１がハイのときにオンされ、第１クロック信号ＣＬＫ１がローのときにオフされる。第２増幅回路１７は、第１クロック信号ＣＬＫ１のロー期間において、第２クロック信号ＣＬＫ２のハイからローへの立ち下がりエッジで、入力されたアナログ信号をサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がローのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第３増幅回路１９は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されたアナログ信号をサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がハイのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＡＤ変換回路１５は、第２クロック信号ＣＬＫ２のハイからローへの立ち下がりエッジで入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がローのときに変換動作をし、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第２ＤＡ変換回路１６は、第２クロック信号ＣＬＫ２がハイのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がローのときは不定状態となる。
【００３７】
図のように、第１ＡＤ変換回路１１がＤ９〜Ｄ６を変換処理する周期と同一周期に、第２ＡＤ変換回路１５は前に入力されたＤ２〜Ｄ０を同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００３８】
第２動作例は、第１動作例より減算増幅回路１３の減算増幅時間を長く取ることができる。図１の減算増幅回路１３のように、８倍といった高い増幅率が必要な場合はセトリング時間が長くなるため、第２動作例のようなタイミングで動作するとよい。また、減算増幅回路１３に高い増幅率が必要ない場合はセトリング時間が短くなるため、第１動作例のようなタイミングでよい。このように、第１実施形態によれば、サイクリック型ＡＤ変換部分を含む２ステージからなるパイプライン型のＡＤ変換器において、第１ステージのＡＤ変換回路１１と並列に従来設けられていたサンプルホールド回路を削除することができる。これにより、特性、特に線形特性が向上する。よって、低電圧入力も可能となる。また、回路の小面積化、低消費電力化を図ることができる。
【００３９】
（第２実施形態）
本実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２ステージのＡＤ変換回路で３ビットを変換し、第３ステージのＡＤ変換回路で３ビットを変換する３ステージからなるパイプライン型のＡＤ変換器の例である。
【００４０】
図６は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、減算増幅回路１３および第１ＡＤ変換回路１１に入力される。第１ＡＤ変換回路１１は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路１２は、第１ＡＤ変換回路１１により変換されたデジタル値をアナログ値に変換する。減算増幅回路１３は、第１ＡＤ変換回路１１のサンプルタイミングと同期して、入力アナログ信号Ｖｉｎをサンプルして、所定の期間ホールドし、ホールドしているアナログ信号から第１ＤＡ変換回路１２の出力アナログ信号を減算して４倍に増幅する。当該所定の期間は、少なくとも第１ＤＡ変換回路１２の変換データが確定する期間以上の期間である。
【００４１】
減算増幅回路１３の出力アナログ信号は、第２増幅回路１７および第２ＡＤ変換回路１５に入力される。第２ＡＤ変換回路１５は、入力されるアナログ信号をデジタル値に変換し、上位から５〜７ビット（Ｄ５〜Ｄ３）を取り出す。第２ＡＤ変換回路１５内の電圧比較素子のリファレンス電圧は、第１ＡＤ変換回路１１の１／２に設定されている。本来、第２ＡＤ変換回路１５は３ビット変換のため、減算増幅回路１３で８（２の３乗）倍に増幅されていなければならない。この点、上記のようにリファレンス電圧を１／２に設定すれば、減算増幅回路１３の増幅率が４倍となる。第２ＤＡ変換回路１６は、第２ＡＤ変換回路１５により変換されたデジタル値をアナログ値に変換する。第２増幅回路１７は、入力されるアナログ信号を２倍に増幅して、第２減算回路１８に出力する。第２減算回路１８は、第２増幅回路１７の出力から第２ＤＡ変換回路１６の出力を減算する。第２ＤＡ変換回路１６の出力は、２倍に増幅されている。
【００４２】
第３増幅回路１９は、第２減算回路１８の出力を４倍に増幅する。第３増幅回路１９の出力アナログ信号は、第３ＡＤ変換回路２０に出力される。第３ＡＤ変換回路２０は、入力されるアナログ信号をデジタル値に変換し、上位から８〜１０ビット（Ｄ２〜Ｄ０）を取り出す。このように、３つのステージで１０ビットのデジタル値を得ている。
【００４３】
図７は、第２実施形態におけるＡＤ変換器の動作例を示すタイミングチャートである。以下、図の上位から順に説明する。２つの信号波形は、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を示す。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００４４】
減算増幅回路１３および第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１のローからハイへの立ち上がりエッジで入力アナログ信号Ｖｉｎをサンプルする。減算増幅回路１３は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、サンプルした入力アナログ信号Ｖｉｎをホールドする。それと同一周期のローのときに減算増幅し、次の周期のローのときにオートゼロ動作をする。第１ＡＤ変換回路１１は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに、変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、その一つ前の周期のローのときにオートゼロ動作をする。第１ＤＡ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジと同期した立ち上がりエッジを持つ第２クロック信号ＣＬＫ２のハイのときに不定状態となり、それと同一周期のローのときに変換確定データを保持する。
【００４５】
第２増幅回路１７および第２ＤＡ変換回路１６は、第１クロック信号ＣＬＫ１の立ち下がりエッジと同期した第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されたアナログ信号をサンプルする。第２増幅回路１７は、サンプルした直後の第２クロック信号ＣＬＫ２がハイのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＡＤ変換回路１５は、サンプルした直後の第２クロック信号ＣＬＫ２がハイのときに変換動作をし、上記サンプルした直前の第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＤＡ変換回路１６は、第１クロック信号ＣＬＫ１がロー期間において、第２クロック信号ＣＬＫ２がローのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。第３増幅回路１９は、第１クロック信号ＣＬＫ１がロー期間において、第２クロック信号ＣＬＫ２のハイからローへの立ち下がりエッジで、入力されたアナログ信号をサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がローのときに当該アナログ信号を増幅し、上記サンプルした直前の第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第３ＡＤ変換回路２０は、第１クロック信号ＣＬＫ１のローからハイへの立ち上がりエッジで入力アナログ信号Ｖｉｎをサンプルする。サンプルした直後の第２クロック信号ＣＬＫ２がハイのときに変換動作をし、上記サンプルした直前の第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。
【００４６】
図のように、第１ＡＤ変換回路１１がＤ９〜Ｄ６を変換処理する間に、第３ＡＤ変換回路２０は、前回に入力されたＤ２〜Ｄ０を同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００４７】
このように、第２実施形態によれば、複数のステージからなるパイプライン型のＡＤ変換器において、第１ステージの第１ＡＤ変換回路１１と並列に従来設けられていたサンプルホールド回路を削除することができる。これにより、特性、特に線形特性が向上する。よって、低電圧入力も可能となる。また、回路の小面積化、低消費電力化を図ることができる。
【００４８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４９】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【００５０】
第１実施形態において、２ステージのサイクリック型のＡＤ変換器について説明した。この点、本発明は１つのＡＤ変換回路のサイクリック型にも適用可能である。即ち、最初のＡＤ変換後にフィードバック側の経路に入力を切り替え、フィードバック回路中の増幅回路で増幅された後、再び当該ＡＤ変換回路および減算増幅回路にアナログ信号が入力される。これによっても、第１実施形態の効果と同様の効果が得られる。
【００５１】
第２実施形態において、３ステージのパイプライン型のＡＤ変換器を説明した。この点、ステージ数は任意であり、変換ビット数が多い場合や変換精度を向上させたい場合、さらに多ステージのパイプラインを構成することができる。また、図７に示したタイミングは一例であり、セトリング時間を確保するために減算増幅回路１３の増幅期間を長く取ってもよい。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図２】減算増幅回路の構成を示す図である。
【図３】減算増幅回路の動作を示すタイミングチャートである。
【図４】第１実施形態におけるＡＤ変換器の第１動作例を示すタイミングチャートである。
【図５】第１実施形態におけるＡＤ変換器の第２動作例を示すタイミングチャートである。
【図６】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図７】第２実施形態におけるＡＤ変換器の動作例を示すタイミングチャートである。
【符号の説明】
【００５３】
１１  第１ＡＤ変換回路、  １２  第１ＤＡ変換回路、  １３  減算増幅回路、  １５  第２ＡＤ変換回路、  １６  第２ＤＡ変換回路、  １７  第２増幅回路、  １８  第２減算回路、  １９  第３増幅回路、  １００  オペアンプ、  ２０  第３ＡＤ変換回路、  Ｃ１，Ｃ２  コンデンサ、  ＳＷ１，ＳＷ２，ＳＷ１１〜ＳＷ１３  スイッチ。
【図１】
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【図２】
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【図３】
2005244343.tif 000005
【図４】
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【図５】
2005244343.tif 000007
【図６】
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【図７】
2005244343.tif 000009
【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ−ＶＤＡ）＋Ｖａｇ…（Ａ３）
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2005244343.tif 000010