(57)【要約】【課題】  比較対象とする入力電圧範囲を広く取ることを可能とし、且つ、その場合の耐圧を十分保障できるように構成したコンパレータ回路装置を提供する。【解決手段】  ＬＯＣＯＳドレイン構造を備えるＦＥＴ２５，２９のゲートに夫々基準電圧と入力信号電圧とを与え、夫々の電圧に応じた電流を電源Ｖbatより抵抗２６，２８及びソースを介してドレイン側に流し、夫々の電流を、ＦＥＴ２７ａ，２７ｂに流して電圧に変換する。そして、両者の電圧をコンパレータ３２において比較する。ＦＥＴ３５は、電源Ｖccが供給されて動作するコンパレータ３２における基準電圧入力端子の電位が所定レベルを超えて上昇しようとする場合にＯＮとなり、その電位上昇を抑えるようにクランプする。【選択図】  図１
2005244439.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型シリコン基板上に形成されたＬＯＣＯＳドレイン構造のＭＯＳＦＥＴを用いて構成され、入力信号電圧を基準電圧と比較した結果を示す信号を出力するコンパレータ回路装置であって、
第１電源に抵抗素子を介してソースが接続され、前記基準電圧がゲートに印加されるＬＯＣＯＳドレイン構造の第１ＰチャネルＭＯＳＦＥＴと、
前記第１電源に抵抗素子を介してソースが接続され、前記入力信号電圧がゲートに与えられるＬＯＣＯＳドレイン構造の第２ＰチャネルＭＯＳＦＥＴと、
前記第１，第２ＰチャネルＭＯＳＦＥＴのドレインとグランドとの間に接続されるカレントミラー回路と、
前記第１，第２ＰチャネルＭＯＳＦＥＴのドレインに基準電圧入力端子と比較電圧入力端子とが夫々接続され、前記第１電源電圧よりも低圧となる第２電源が供給されて２つの入力端子電圧を比較する動作をなす比較動作部と、
この比較動作部の基準電圧入力端子側に配置され、当該端子の電位が所定レベルを超えて上昇しようとする場合にクランプ動作をなす電圧クランプ手段とで構成されることを特徴とするコンパレータ回路装置。
【請求項２】
前記第１電源とグランドとの間に接続される複数の抵抗素子を接続してなる直列抵抗回路を備え、
前記第１ＰチャネルＭＯＳＦＥＴのゲートは、前記直列抵抗回路における何れかの共通接続点に接続されており、
前記比較動作部が出力する信号レベルの変化に応じて、前記直列抵抗回路の基準電圧設定点よりもグランド側に接続されている抵抗素子をバイパスすることで、基準電圧を変化させる基準電圧変化手段を備えたことを特徴とする請求項１記載のコンパレータ回路装置。
【請求項３】
前記基準電圧変化手段は、ＬＯＣＯＳドレイン構造のＭＯＳＦＥＴによって前記抵抗素子をバイパスさせるように構成されていることを特徴とする請求項２記載のコンパレータ回路装置。
【請求項４】
前記基準電圧は、外部より直接印加され、
前記第１電源と、前記第１ＰチャネルＭＯＳＦＥＴのソースとの間には、複数の直列抵抗素子が接続され、
前記第１電源と、前記第２ＰチャネルＭＯＳＦＥＴのソースとの間には、前記複数の直列抵抗素子の抵抗値と等しい抵抗値を有する抵抗が配置されており、
前記比較動作部の出力する信号レベルの変化に応じて、前記第１ＰチャネルＭＯＳＦＥＴのソース側に接続されている直列抵抗素子の１つ以上を前記第１電源側にバイパスすることで、前記比較動作部におけるしきい値電圧を変化させるしきい値電圧変化手段を備えることを特徴とする請求項１記載のコンパレータ回路装置。
【請求項５】
前記しきい値電圧変化手段は、
前記第１電源とグランドとの間に直列接続され、且つ、ゲートが前記比較動作部の出力端子に接続される複数の抵抗素子並びにＬＯＣＯＳドレイン構造のＭＯＳＦＥＴと、
前記複数の抵抗素子における何れかの共通接続点にゲートが接続され、ソース，ドレインが、前記第１電源とバイパス対象となる抵抗素子とに夫々接続されるＬＯＣＯＳドレイン構造のＰチャネルＭＯＳＦＥＴとで構成されていることを特徴とする請求項４記載のコンパレータ回路装置。
【請求項６】
前記電圧クランプ手段は、前記基準電圧入力端子と、前記比較電圧入力端子とにドレイン及びゲート，ソースが夫々接続されるＮチャネルＭＯＳＦＥＴで構成されていることを特徴とする請求項１乃至５の何れかに記載のコンパレータ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型シリコン基板上に形成されたＬＯＣＯＳドレイン構造のＭＯＳＦＥＴを用いて構成されるコンパレータ回路装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴのソース−ドレイン間を高耐圧化することを目的として、ＬＯＣＯＳドレイン構造を採用した技術が特許文献１，２に開示されている。上記構造を採用したＭＯＳＦＥＴによれば、単位チャネルあたりの電流値を大きく取ることが可能となる。
図７には、一般的なＬＯＣＯＳドレイン構造を備えるＮチャネルＭＯＳＦＥＴ１の断面を模式的に示す。ＦＥＴ１は、Ｐ型シリコン基板２に、Ｐ型の濃度調整領域３とドレイン領域４とを形成し、それらの各領域中にコンタクト領域５，６を形成してなる。そして、ドレイン側にはＬＯＣＯＳ酸化膜７及びゲート酸化膜を形成し、その上にゲート電極８を形成する。
【０００３】
また、図８は、同じく一般的なＬＯＣＯＳドレイン構造を備えるＰチャネルＭＯＳＦＥＴ９の断面を模式的に示す。ＦＥＴ９は、Ｐ型シリコン基板１０にＮウェル１１を形成し、そのＮウェル１１中にドレイン領域１２を形成して、Ｎウェル１１にソースのコンタクト領域１３，ドレイン領域１２にドレインのコンタクト領域１４を形成する。そして、ドレイン側にはＬＯＣＯＳ酸化膜１５及びゲート酸化膜を形成し、その上にゲート電極１６を形成する。
【特許文献１】特許第２９８１７１７号公報
【特許文献２】特許第３０４１３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＯＣＯＳドレイン構造を備えるＦＥＴは、一方で図７，図８に示すように、ソース−ゲート間の絶縁膜が相対的に薄くなっている。例えば、ソース−ゲート間の電位差が大きく変動する例えばコンパレータのような回路を構成する場合には、ＭＯＳＦＥＴのゲート絶縁膜を厚くする必要がある。そのような理由から、コンパレータを構成する場合、単純にＬＯＣＯＳドレイン構造を備えるＭＯＳＦＥＴを用いただけでは、必要な耐圧を得ることができない場合がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、比較対象とする入力電圧範囲を広く取ることを可能とし、且つ、その場合の耐圧を十分保障できるように構成したコンパレータ回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のコンパレータ回路装置によれば、第１，第２ＦＥＴのゲートには、夫々基準電圧と入力信号電圧とが与えられ、夫々の電圧に応じた電流が第１電源より抵抗素子及びソースを介してドレイン側に流れる。すると、夫々の電流は、カレントミラー回路を介してグランドに流れる。この場合、カレントミラー回路は能動負荷を構成するため、当該回路に流入した電流は電圧に変換され、両者の電圧が比較動作部において比較される。ここで、印加電圧の上限が第１電源電圧となる第１，第２ＦＥＴには、ＬＯＣＯＳドレイン構造を備えるＭＯＳＦＥＴを使用する。
【０００７】
そして、電圧クランプ手段は、第１電源電圧よりも低圧となる第２電源が供給されて動作する比較動作部において、基準電圧入力端子の電位が所定レベルを超えて上昇しようとする場合に、その電位上昇を抑えるようにクランプする。従って、比較動作部の動作電源電圧が、入力電圧範囲の最大よりも低圧となる構成において、比較動作部の入力端子に過電圧が印加されて破壊に至ることを防止できる。また、入力電圧を抵抗分圧することなしに比較することができるので、出力インピーダンスダンスが高い回路装置によって出力される電圧信号や、例えば通信信号のように、比較的長い距離を伝送されることでレベルが低下する可能性がある信号を比較したりするのに好適である。
【０００８】
請求項２記載のコンパレータ回路装置によれば、基準電圧変化手段は、比較動作部の出力信号レベルの変化に応じて、直列抵抗回路の基準電圧設定点よりもグランド側に接続されている抵抗素子をバイパスすることで基準電圧を変化させる。即ち、比較動作部の出力信号レベルがハイ，ロウに変化すれば、直列抵抗回路の分圧電位で規定される基準電圧は変化するので、コンパレータ回路装置としての比較動作にヒステリシス特性を付与することができる。
【０００９】
請求項３記載のコンパレータ回路装置によれば、基準電圧変化手段をＬＯＣＯＳドレイン構造のＭＯＳＦＥＴによって構成するので、第１電源電圧の印加に対する耐圧を確保することができる。
【００１０】
請求項４記載のコンパレータ回路装置によれば、基準電圧が外部より直接印加される場合に、第１電源と、第１，第２ＦＥＴのソースとの間に複数の直列抵抗素子を接続し、しきい値電圧変化手段は、比較動作部の出力する信号レベルの変化に応じて、第１ＦＥＴのソース側に接続されている直列抵抗素子の１つ以上を第１電源側にバイパスすることで、比較動作部におけるしきい値電圧を変化させる。即ち、第１ＦＥＴにおけるソース側の抵抗値を変化させれば、第１ＦＥＴのソース−ドレイン間を流れる電流値が変化するので、比較動作部における基準電圧入力端子側の電位が変化することになる。従って、基準電圧が外部より与えられる構成においても、比較動作部におけるしきい値電圧を変化させることができ、コンパレータ回路装置としての比較動作にヒステリシス特性を付与することができる。そして、基準電圧についても抵抗分圧を行なわないので、例えばブリッジ回路を備えるセンサなどによって出力される電圧信号を比較するのに好適である。
【００１１】
請求項５記載のコンパレータ回路装置によれば、比較動作部の出力信号レベルが変化するとＦＥＴのＯＮ，ＯＦＦ状態が変化し、そのＯＮ，ＯＦＦ状態に応じてＰチャネルＦＥＴのＯＮ，ＯＦＦ状態が変化するので、第１ＦＥＴにおけるソース側直列抵抗素子のバイパス状態が変化する。従って、比較動作部におけるしきい値電圧を、比較動作部の出力信号レベル変化に伴って変化させることができる。
【００１２】
請求項６記載のコンパレータ回路装置によれば、電圧クランプ手段を、基準電圧入力端子と、比較電圧入力端子との間に接続されるＮチャネルＭＯＳＦＥＴで構成する。即ち、比較対照の入力電圧、即ち第２ＦＥＴのゲート電位が所定レベルまで上昇すると、第２ＦＥＴはＯＮからＯＦＦに変化する。第２ＦＥＴがＯＦＦになると、カレントミラー対の一方の素子に流れる電流がカットオフするため、ミラー対を構成している他方の素子に流れる電流も減少しようとするが、当該他方の素子側では、第１ＦＥＴが電流を流そうとするため、比較動作部における基準電圧入力端子側の電位が上昇してしまう。
【００１３】
この時、電圧クランプ手段たるＮチャネルＭＯＳＦＥＴにおいては、ソース電位に対してゲート電位が上昇することになるので、当該ＦＥＴはＯＦＦからＯＮに切替わることで電圧をクランプする。従って、基準電圧入力端子の電位上昇を抑制すると共に、前記ミラー対の一方の素子側に流れる電流がカットオフすることを防止できる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明を車載用ＥＣＵなどの電子回路に使用される、ヒステリシス付きコンパレータ回路に適用した場合の第１実施例について図１乃至図４を参照して説明する。図１は、ヒステリシス付きコンパレータ回路（コンパレータ回路装置）２１の構成を示すものである。バッテリ電源Ｖbat（第１電源）とグランドとの間には、抵抗２２，２３，２４の直列回路が接続されている。抵抗２２及び２３の共通接続点には、ＬＯＣＯＳドレイン構造のＰチャネルＭＯＳＦＥＴ２５（第１ＰチャネルＭＯＳＦＥＴ）のゲートが接続されており、そのＦＥＴ２５のソースは抵抗２６を介して電源Ｖbatに接続されている。また、ＦＥＴ２５のドレインは、ＮチャネルＭＯＳＦＥＴ２７ａのドレイン−ソースを介してグランドに接続されている。尚、ＬＯＣＯＳドレイン構造を備えるＦＥＴについては、図７，図８に示したものと同一の構成である。
【００１５】
また、電源Ｖbatとグランドとの間には、抵抗２６，ＦＥＴ２５及び２７ａと対称に、抵抗２８，ＬＯＣＯＳドレイン構造のＰチャネルＭＯＳＦＥＴ２９（第２ＰチャネルＭＯＳＦＥＴ）及びＮチャネルＭＯＳＦＥＴ２７ｂが接続されており、ＦＥＴ２９のゲートは抵抗３１を介して入力端子Ｖinに接続されている。そして、ＦＥＴ２７ａ，２７ｂのゲートはＦＥＴ２７ｂのドレインに共通に接続されており、カレントミラー回路２７を構成している。尚、抵抗２６，２８の抵抗値は同一に設定されている。
【００１６】
ＦＥＴ２５，２９のドレインは、コンパレータ（比較動作部）３２の非反転入力端子（ｉｎｐ），反転入力端子（ｉｎｍ）に夫々接続されており、コンパレータ３２の出力端子は、シュミットトリガバッファ３３を介して出力端子Ｖoutに接続されている。コンパレータ３２は、出力電圧Ｖoutの信号処理を行なう図示しない制御回路の動作用電源Ｖcc（例えば５Ｖ，第２電源）で動作するようになっている。また、バッファ３３は、コンパレータ３２のチャタリングを防止するために挿入されている。
【００１７】
抵抗２４の両端には、ＬＯＣＯＳドレイン構造のＮチャネルＭＯＳＦＥＴ（基準電圧変化手段）３４のドレイン，ソースが接続されており、ＦＥＴ３４のゲートはバッファ３３の出力端子に接続されている。また、ＮチャネルＭＯＳＦＥＴ（電圧クランプ手段）３５のドレイン及びゲートは、ＦＥＴ２５のドレインに接続され、ソースは、ＦＥＴ２９のドレイン及びＦＥＴ２７ａ，２７ｂのゲートに接続されている。そして、ＦＥＴ３５のバックゲートはグランドに接続されている。尚、図１中のＦＥＴのシンボルにおいて、ＬＯＣＯＳドレイン構造をなすものは、ゲートのドレイン側に傾斜を付して図示している。
【００１８】
次に、本実施例の作用について図２も参照して説明する。入力端子Ｖinには、グランドレベルから電源Ｖbatまでの範囲の電圧信号が入力される。コンパレータ回路２１は、入力端子Ｖinに与えられる電圧を、ＦＥＴ２５のゲートに与えられる基準電位と比較するようになっている。ＦＥＴ２５のゲート電位、即ち基準電位は、ＦＥＴ３４のＯＮ，ＯＦＦに応じて切替わる。ＦＥＴ３４がＯＦＦである場合の基準電位Ｖp1（ハイ側しきい値）は、
Ｖp1＝Ｖbat・（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）  ・・・（２）
となり、
ＦＥＴ３４がＯＮである場合の基準電位Ｖn1（ロウ側しきい値）は、抵抗２４が短絡されるため、
Ｖn1＝Ｖbat・Ｒ２／（Ｒ１＋Ｒ２）  ・・・（３）
となる。即ち、Ｖp1＞Ｖn1である。
【００１９】
＜Ｖin：GND→Ｖbat＞
先ず、入力電圧がグランドレベルからＶbatまで変化する場合について説明する。尚、図２には、入力電圧Ｖinの変化に対するコンパレータ回路２１の出力電圧Ｖoutの変化を示す。入力電圧がグランドレベルの場合、ＦＥＴ２９はＯＮしており、そのソース電位は、入力端子Ｖinの電位にＦＥＴ２９のスレッショルド電圧Ｖthpを加えたものとなっている。従って、抵抗２８には、その抵抗値をＲ５とすると、
Ｉ１＝（Ｖbat−Ｖin＋Ｖthp）／Ｒ５  ・・・（４）
の電流が流れる。この電流Ｉ１は、ＦＥＴ２７ｂに流れて電圧に変換され、コンパレータ３２の反転入力端子の電位を設定する。
【００２０】
この時、コンパレータ３２の反転入力端子の電位が高くなるため、バッファ３３の出力電圧はグランドレベル、ＦＥＴ３４はＯＦＦであり、ＦＥＴ２５のゲート電位は基準電位Ｖp1となっている。従って、ＦＥＴ２５のソース電位は（Ｖp1＋Ｖthp）となり、抵抗２６には、
Ｉ２＝（Ｖbat−Ｖp1＋Ｖthp）／Ｒ５  ・・・（５）
の電流が流れる。この電流Ｉ２は、ＦＥＴ２７ａに流れて電圧に変換され、コンパレータ３２の非反転入力端子の電位を設定する。即ち、ＦＥＴ２５及び２８のソース電位は、ソースフォロワ接続を行った場合と同様に変化する。
以上の場合、コンパレータ回路２１の出力電圧Ｖoutはグランドレベルとなる。また、コンパレータ３２の反転入力端子側の電位が高いため、ＦＥＴ３５はＯＦＦしている。
【００２１】
入力電圧Ｖinが上昇してＶin＞Ｖp1になると、コンパレータ回路２１の出力電圧ＶoutはグランドレベルからＶccレベルに転じる。すると、ＦＥＴ３４がＯＮして基準電圧はＶn１に変化する。更に、入力電圧Ｖinが上昇してＶin＞Ｖbat−Ｖthpになると、ＦＥＴ２９がＯＦＦして抵抗２８に電流が流れなくなる。
【００２２】
この時、ＦＥＴ２７ｂ流れ込む電流も減少するが、カレントミラー対を成すＦＥＴ２７ａ側では、ＦＥＴ２５を介して流れ込む電流があるため、コンパレータ３２の非反転入力端子側の電位が上昇する。すると、ＦＥＴ３５がＯＮしてＦＥＴ２７ｂ側にも電流を供給するので、非反転入力端子側の電位がＶccを超えて上昇しないようにクランプすることができる。同時に、ＦＥＴ２７ｂがカットオフすることが回避される。加えて、コンパレータ３２の内部を介して、反転入力端子側の電位もＶccを超えて上昇しないように抑制される。
【００２３】
＜Ｖin：Ｖbat→GND＞
次に、入力電圧がＶbatからグランドレベルまで変化する場合について説明する。入力電圧が低下してＶin＜Ｖn１になると、抵抗２６，２８に流れる電流Ｉ１，Ｉ２の大小関係が逆転し、コンパレータ３２における両入力端子の電位の大小関係が逆転する。すると、コンパレータ回路２１の出力電圧ＶoutはＶccレベルからグランドレベルに転じ、ＦＥＴ３４がＯＦＦすることで、基準電圧は再びＶp1に戻る。また、コンパレータ３２の反転入力端子と非反転入力端子との電位差がしきい値電圧以内となれば、ＦＥＴ３５はＯＦＦする。
【００２４】
ここで、図３には、コンパレータ３２の構成を示すが、基本的な構成は一般的なコンパレータと異なるところはない。即ち、コンパレータ３２は、差動増幅回路部３２ａと、増幅回路部３２ｂとで構成されている。差動増幅回路部３２ａは、電源Ｖccとグランドとの間に接続される、ＮチャネルＭＯＳＦＥＴ：ｍｎ１０，ｍｎ１１と、ＰチャネルＭＯＳＦＥＴ：ｍｐ１１，ｍｐ１３，ｍｐ１４とで構成されている。
【００２５】
また、増幅回路部３２ｂは、電源Ｖccとグランドとの間に接続される、ＰチャネルＭＯＳＦＥＴ：ｍｐ１２と、ＮチャネルＭＯＳＦＥＴ：ｍｎ１２とで構成されている。そして、ＦＥＴ：ｍｐ１１及びｍｐ１２のゲートには、カレントミラー対を構成するＰチャネルＭＯＳＦＥＴ：ｍｐ１０のゲートが共通に接続されており、ＦＥＴ：ｍｐ１０のソースは電源Ｖccに、ドレインは定電流設定用の抵抗Ｒ１０を介してグランドに接続されている。尚、ＦＥＴ：ｍｐ１０と抵抗Ｒ１０とは、差動増幅回路部３２ａ及び増幅回路部３２ｂに共通の構成である。
【００２６】
ＦＥＴ：ｍｐ１３，ｍｐ１４の各ゲートはそれぞれ非反転入力端子、反転入力端子に接続されており、カレントミラー回路を構成するＦＥＴ：ｍｎ１０，ｍｎ１１は、ＦＥＴ：ｍｐ１３，ｍｐ１４の負荷回路（能動負荷）となっている。そして、ＦＥＴ：ｍｎ１２，ｍｐ１２の共通接続点（ドレイン）が、コンパレータ３２の出力端子となっている。
【００２７】
また、図４には、比較のため、コンパレータ３２を構成するＦＥＴを、全てＬＯＣＯＳドレイン構造のＦＥＴに置き換えて構成したコンパレータ３２ＬＤを示す。尚、各素子の符号は、図３において１０番台で付したものを２０番台に置き換えている。
ここで、車両においては、例えば、寒冷地などの低温環境下でエンジンのかかりが悪い場合に、１２Ｖバッテリにもう１つの１２Ｖバッテリを直列に接続し、スタータモータに２４Ｖの電圧を印加してエンジンの始動を試みる、所謂ジャンパスタートを行うことが想定される。従って、車両に搭載されるＥＣＵとしては、少なくとも２４Ｖの過電圧印加に耐える必要がある。
【００２８】
そこで、図４に示すコンパレータ３２ＬＤにおいて、Ｖbatが２４Ｖとなった場合を想定する。この時、非反転入力端子側の基準電圧設定が、その７０％として２４Ｖ×０．７＝１６．８Ｖになり、反転入力端子側の入力電圧Ｖinが０Ｖになったものとする。すると、図４におけるＦＥＴ：ｍｐ２１のドレイン電位は、基準電圧１６．８Ｖにしきい値電圧Ｖthp＝１．１Ｖを加えた１７．９Ｖとなり、ＦＥＴ：ｍｐ２４のソース−ゲート間には大きな電位差が発生することになる。
【００２９】
一般に、ＦＥＴについて、ＴＤＤＢ（Time Dependence Dielectric Breakdown：絶縁膜破壊の時間依存性）を考慮して信頼性を確保するためには、許容電圧入力を３ＭＶ／ｃｍ程度に抑える必要がある。例えば、本実施例で使用するＦＥＴについて、ゲート絶縁膜の膜厚を３８０オングストローム（３８ｎｍ）とした場合、許容電圧入力を３ＭＶ／ｃｍ以下にするには、ソース−ゲート間電圧を１１．４Ｖ以下にする必要がある。従って、図４に示すように、従来のコンパレータを単にＬＯＣＯＳドレイン構造のＦＥＴに置き換えて構成しただけでは、ジャンパスタート時に想定される過電圧の印加に耐えられる保証がなかった。
【００３０】
これに対して、本実施例のコンパレータ回路２１では、入力電圧Ｖinがある程度低下した場合には、ＦＥＴ３５をＯＮさせて電圧をクランプするので、コンパレータ３２の入力端子電位が過度に上昇することは回避される。従って、コンパレータ３２については、敢えてＬＯＣＯＳドレイン構造のＦＥＴを用いて構成する必要はなくなる。
【００３１】
以上のように本実施例によれば、ＬＯＣＯＳドレイン構造を備えるＦＥＴ２５，２９のゲートに夫々基準電圧と入力信号電圧とを与え、夫々の電圧に応じた電流を電源Ｖbatより抵抗２６，２８及びソースを介してドレイン側に流し、夫々の電流を、カレントミラー回路２７を構成するＦＥＴ２７ａ，２７ｂに流して電圧に変換する。そして、両者の電圧をコンパレータ３２において比較するようにした。
【００３２】
また、ＦＥＴ３５は、電源Ｖccが供給されて動作するコンパレータ３２において、基準電圧入力端子の電位が所定レベルを超えて上昇しようとする場合にＯＮとなり、その電位上昇を抑えるようにクランプする。従って、コンパレータ３２の入力端子に過電圧が印加されて破壊に至ることを防止できる。
更に、コンパレータ回路２１によれば、入力電圧を抵抗分圧することなしに比較することができるので、出力インピーダンスダンスが高い回路装置によって出力される電圧信号や、例えば通信信号のように比較的長い距離を伝送されることでレベルが低下する可能性がある信号を比較したりするのに好適である。
【００３３】
そして、コンパレータ３２の出力信号レベルの変化に応じて、ＦＥＴ２５のゲートよりもグランド側に接続されている抵抗２４をＦＥＴ３４によりバイパスして基準電圧を変化させるので、コンパレータ回路２１としての比較動作にヒステリシス特性を付与することができる。また、ＦＥＴ３４をＬＯＣＯＳドレイン構造で構成したので、電源Ｖbatの印加に対する耐圧を確保することができる。
【００３４】
（第２実施例）
図５及び図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のコンパレータ回路（コンパレータ回路装置）４１は、第１実施例における抵抗２２〜２４の直列回路が、抵抗４２，４３及びＦＥＴ３４の直列回路に置き換わっている。そして、バッファ３３は削除されており、ＦＥＴ３４（しきい値電圧変化手段）のゲートはコンパレータ３２の出力端子に接続されている。
【００３５】
また、ＦＥＴ２５，２９のソースと電源Ｖccとの間には、抵抗４４及び４５，抵抗４６及び４７の直列回路が夫々接続されている。そして、抵抗４４の両端には、ＬＯＣＯＳドレイン構造のＰチャネルＭＯＳＦＥＴ（しきい値電圧変化手段）４８のソース，ドレインが接続されており、ＦＥＴ４８のゲートは、抵抗４２及び４３の共通接続点に接続されている。また、ＦＥＴ２９のゲート抵抗３１は削除されており、ＦＥＴ２５のゲートには、外部より基準電圧Ｖrefが与えられるようになっている。その他の構成は、第１実施例と同様である。
【００３６】
次に、第２実施例の作用について図６も参照して説明する。コンパレータ回路４１は、
入力端子Ｖinに与えられる電圧を、ＦＥＴ２５のゲートに与えられる基準電圧Ｖrefと比較するが、コンパレータ３２の非反転入力端子に与えられる電位は、ＦＥＴ４８のＯＮ，ＯＦＦに応じて切替わり、ハイ側しきい値Ｖp2，ロウ側しきい値Ｖn2に変化する。
即ち、コンパレータ３２の出力電圧がグランドレベルであれば、ＦＥＴ３４はＯＦＦであるから、ＦＥＴ４８のゲート電位は電源Ｖbatである。従って、ＦＥＴ４８はＯＦＦになる。
【００３７】
この時、抵抗４５，４７に流れる電流をＩ１，Ｉ２とすると、夫々（６）式，（７）式となる。但し、抵抗４４〜４７の抵抗値を、夫々Ｒ２２〜Ｒ２５とする。また、これらの抵抗値は、（Ｒ２２＋Ｒ２３＝Ｒ２４＋Ｒ２５）の関係にある。
Ｉ１＝（Ｖbat−Ｖref＋Ｖthp）／（Ｒ２２＋Ｒ２３）      ・・・（６）
Ｉ２＝（Ｖbat−Ｖin＋Ｖthp）／（Ｒ２４＋Ｒ２５）      ・・・（７）
入力電圧Ｖinがハイ側しきい値Ｖp2に等しくなると、Ｉ１＝Ｉ２となる。従って、
（Ｖbat−Ｖref＋Ｖthp）／（Ｒ２２＋Ｒ２３）
＝（Ｖbat−Ｖp2＋Ｖthp）／（Ｒ２４＋Ｒ２５）      ・・・（８）
となり、（８）式よりＶp2を求めると、
Ｖp2＝Ｖbat＋Ｖthp−［（Ｒ２４＋Ｒ２５）・
｛（Ｖbat−Ｖref＋Ｖthp）／（Ｒ２２＋Ｒ２３）｝］      ・・・（９）
となる。
【００３８】
即ち、コンパレータ３２の出力電圧がＶccレベルであれば、ＦＥＴ３４はＯＮであるから、ＦＥＴ４８のゲート電位は電源Ｖbatより抵抗４２の電圧降下分だけ低下して、ＦＥＴ４８はＯＮになる。すると、抵抗４４は短絡される。
この時、抵抗４５に流れる電流をＩ１は（１０）式となる。
Ｉ１＝（Ｖbat−Ｖref＋Ｖthp）／（Ｒ２３）      ・・・（１０）
入力電圧Ｖinがロウ側しきい値Ｖn2に等しくなるとＩ１＝Ｉ２となるので、
（Ｖbat−Ｖref＋Ｖthp）／（Ｒ２３）
＝（Ｖbat−Ｖp2＋Ｖthp）／（Ｒ２４＋Ｒ２５）      ・・・（１１）
となり、（１１）式よりＶn2を求めると、
Ｖn2＝Ｖbat＋Ｖthp−[（Ｒ２４＋Ｒ２５）・
（Ｖbat−Ｖref＋Ｖthp）／Ｒ２３]    ・・・（１２）
となる。
【００３９】
＜Ｖin：GND→Ｖbat＞
先ず、入力電圧がグランドレベルからＶbatまで変化する場合について説明する。図６には、入力電圧Ｖinの変化に対するコンパレータ回路４１の出力電圧Ｖoutの変化を示す。入力電圧がグランドレベルの場合、上述のように、ＦＥＴ３４及び４８はＯＦＦしている。そして、入力電圧Ｖinがハイ側しきい値Ｖp2を超えると（Ｖin＞Ｖp2）、コンパレータ３２の出力電圧：ＶoutはＶccレベルに転じるので、ＦＥＴ３４及び４８はＯＮとなり、抵抗２３側に流れる電流Ｉ１は（６）式から（１０）式に変化して、しきい値電圧はロウ側しきい値Ｖn2に変化する。
また、上記の過程において、入力電圧Ｖinが、Ｖin＞Ｖbat−Ｖthpになると、第１実施例と同様にＦＥＴ３５がＯＮして電圧をクランプする。
【００４０】
＜Ｖin：Ｖbat→GND＞
次に、入力電圧がＶbatからグランドレベルまで変化する場合について説明する。入力電圧が低下してＶin＜Ｖn2になると、抵抗２３側に流れる電流Ｉ１は（１０）式から（６）式に変化して、しきい値電圧は、ロウ側しきい値Ｖn2からハイ側しきい値Ｖp2に戻る。また、その過程において、第１実施例と同様に、コンパレータ３２の反転入力端子と非反転入力端子との電位差がしきい値電圧以内となれば、ＦＥＴ３５はＯＦＦする。
【００４１】
以上のように第２実施例によれば、コンパレータ回路４１に、基準電圧Ｖrefを外部より印加することで、基準電圧Ｖrefについても抵抗分圧を行なわない構成とした。そして、ＦＥＴ３４及び４８は、コンパレータ３２の出力する信号レベルの変化に応じて、ＦＥＴ２５のソース側に接続されている抵抗４４を電源Ｖbat側にバイパスすることで、コンパレータ３２におけるしきい値電圧を変化させるようにした。従って、基準電圧が外部より与えられる構成においても、コンパレータ３２におけるしきい値電圧を変化させて、コンパレータ回路装置としての比較動作にヒステリシス特性を付与することができる。
【００４２】
ここで、例えば車載用のセンサとして使用されることが多い圧力センサや磁気センサなどは、抵抗ブリッジ回路を備えるものが多く、出力インピーダンスが比較的高い構成となっている。従って、このようなセンサによって出力される信号を、第２実施例のコンパレータ回路４１によって比較すれば、センサ信号を抵抗分圧によってドロップさせることなく比較することができる。
【００４３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例において、バッファ３３は必要に応じて設ければ良い。
また、コンパレータ回路にヒステリシス特性を付与する構成は、必要に応じて設ければ良い。
第２実施例において、ＦＥＴ２５，２９のソース側に接続する抵抗素子は、３素子以上であっても良い。
ＦＥＴ３４，４８によってバイパスする抵抗素子は、２素子以上であっても良い。
車両に搭載されるＥＣＵの電子回路に限ることなく、入力電圧の最大値よりも動作用電源電圧が低い比較動作部を用いて構成されるコンパレータ回路装置であれば適用が可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明を、車載用ＥＣＵなどの電子回路に適用した場合の第１実施例であり、ヒステリシス付きコンパレータ回路の構成を示す図
【図２】入力電圧Ｖinの変化に対するコンパレータ回路の出力電圧Ｖoutの変化を示す図
【図３】コンパレータの内部回路構成を示す図
【図４】図３のコンパレータを、全てＬＯＣＯＳドレイン構造のＦＥＴに置き換えて構成したものを示す図
【図５】本発明の第２実施例を示す図１相当図
【図６】図２相当図
【図７】一般的なＬＯＣＯＳドレイン構造を備えるＮチャネルＭＯＳＦＥＴの断面を模式的に示す図
【図８】ＰチャネルＭＯＳＦＥＴの図７相当図
【符号の説明】
【００４５】
図面中、２１はコンパレータ回路（コンパレータ回路装置）、２２，２３，２４は抵抗、２５はＰチャネルＭＯＳＦＥＴ（第１ＰチャネルＭＯＳＦＥＴ）、２６は抵抗、２７はカレントミラー回路、２８は抵抗、２９はＰチャネルＭＯＳＦＥＴ（第２ＰチャネルＭＯＳＦＥＴ）、３２はコンパレータ（比較動作部）、３４はＮチャネルＭＯＳＦＥＴ（基準電圧変化手段，しきい値電圧変化手段）、３５はＮチャネルＭＯＳＦＥＴ（電圧クランプ手段）、４１はコンパレータ回路（コンパレータ回路装置）、４２〜４７は抵抗、４８はＰチャネルＭＯＳＦＥＴ（しきい値電圧変化手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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