(57)【要約】      （修正有）【課題】半導体装置及びその製造方法並びに画像表示装置において、ドレイン端での電界を緩和し、アバランシェ降伏、ホットキャリアの発生を抑制すると同時に、オーバラップ容量の低減による高速で動作する半導体及びその製造方法を提供する。【解決手段】絶縁基板１０の一面に設けられた半導体層９上にゲート絶縁膜１７を介して設けた多結晶シリコン１８と導電性側壁５０で構成されたゲート電極と、半導体層に設けたソース・ドレイン領域２０、１９を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、ソース・ドレイン領域のうち少なくともドレイン領域はゲート電極から離れる方向に沿って設けられた低濃度不純物領域１４と高濃度不純物領域４で構成され、低濃度不純物領域はゲート絶縁膜を介して導電性側壁の直下に設けられる。【選択図】図１
2005244246.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする半導体装置。
【請求項２】
絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ第２の絶縁膜の誘電率は第１の絶縁膜の誘電率よりも小さく、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする半導体装置。
【請求項３】
絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記上層導体層の張出部分直下のゲート絶縁膜は、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ上記ゲート絶縁膜の厚さに比較して厚くなり、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする半導体装置。
【請求項４】
絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ第２の絶縁膜の誘電率は第１の絶縁膜の誘電率よりも小さく、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする半導体装置。
【請求項５】
絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極の上層導体層の端部から１ミクロン以下の距離を離れたところに方向に低濃度不純物領域と高濃度不純物領域の境界が設けられるように構成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法ならびに画像表示装置に関わり、たとえば絶縁性基板上の多結晶シリコン薄膜に形成されるＭＩＳ型電界効果トランジスタの高耐圧化と高速化ならびに画像表示装置における伝送信号の高速化を実現するに好適な技術に関する。
【背景技術】
【０００２】
ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）の耐圧を向上させる技術としてＬＤＤ（Lightly Doped Drain)構造が知られている。
一方、トランジスタの一つとして、絶縁性基板上に設けた多結晶シリコン薄膜にＦＥＴを形成したＴＦＴ（Thin Film Transistor)が知られている。また、ＴＦＴとして、ＬＤＤ構造を採用したＴＦＴが知られている（例えば、非特許文献１）。
【０００３】
【非特許文献１】SID'90 Technical Digest,PP311-314
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記文献で示されるようなＬＤＤ構造のＴＦＴ（半導体装置）１は、図１２に示すように、絶縁性基板１０の表面に設けられた多結晶シリコン薄膜層９にソース領域２０，ドレイン領域１９，チャネル領域１３を設けた構造になっている。
【０００５】
すなわち、ＭＩＳＦＥＴ１は、図１２に示すように、絶縁性基板１０上に設けられた多結晶シリコン薄膜層９に、所定長さのｐ型のチャネル領域１３と、このチャネル領域１３の両端側に設けられたｎ−型の低濃度不純物領域１４，１５と、前記低濃度不純物領域１４，１５の外側に設けられたｎ＋型の高濃度不純物領域４，５とを有する構造になっている。
【０００６】
また、前記低濃度不純物領域１４，１５は低濃度ドレイン領域１４と低濃度ソース領域１５であり、前記高濃度不純物領域４，５は高濃度ドレイン領域４と高濃度ソース領域５である。そして、低濃度ドレイン領域１４と高濃度ドレイン領域４によってドレイン領域１９を構成し、高濃度ソース領域５と低濃度ソース領域１５によってソース領域２０を構成している。これらの領域は多結晶シリコン薄膜層９の深さ全域に亘って形成されている。
【０００７】
前記チャネル領域１３上にはゲート絶縁膜１７を介してゲート電極１８が設けられている。前記ゲート絶縁膜１７の両端には絶縁膜からなる側壁２５が設けられている。
【０００８】
一方、前記チャネル領域１３の両端側には、ｎ−型の低濃度不純物領域１４，１５がそれぞれ設けられている。これら低濃度不純物領域１４，１５は、前記ゲート電極１８の両端部分から各側壁２５に及ぶ領域に亘って設けられている。
【０００９】
さらに、前記ゲート電極１８や側壁２５等は絶縁膜３で被われている。また、前記ソース領域２０およびドレイン領域１９には前記絶縁膜３を貫通して設けられるソース（Ｓ）電極７およびドレイン（Ｄ）電極６が電気的に接続されている。
【００１０】
従来のＬＤＤ構造のＴＦＴでは、低濃度不純物領域１４，１５が、電圧印加時のソース・ドレイン間の横方向の広がり電界を緩和し、アバランシェ降伏、ホットキャリアの発生を抑制する働きをする。
【００１１】
しかし、このような従来のＬＤＤ構造においては、低濃度不純物領域１４，１５が設けられていることから、ドレイン領域とチャネル領域の間の直列抵抗が大きくなり、トランジスタの電流供給能力すなわち伝達コンダクタンス（相互コンダクタンス）ｇｍが低下する。
【００１２】
また、ドレイン領域とは別にチャネル領域側に低濃度拡散領域を設ける必要があるため、トランジスタの微細化が困難になる。
【００１３】
一方、従来構造のＭＩＳ型電界効果トランジスタでは、トランジスタの劣化にも課題があった。すなわちドレイン領域での強電界によって発生したホットキャリアが側壁２５に捕獲され、この捕獲キャリアによって伝達コンダクタンスｇｍが劣化する。
【００１４】
図１３は、本発明者等の実験に基づいて得たＴＦＴの動作時のドレイン領域１９側のチャネル領域１３での電界分布を示す図である。同図に示すように電気力線４０から分かるように電界ピークがチャネル表面に存在するため、ホットキャリアが前記側壁２５に捕獲され、この捕獲キャリアによって伝達コンダクタンスｇｍが劣化する。
【００１５】
本発明の目的は、ドレイン端での電界を緩和し、アバランシェ降伏、ホットキャリアの発生を抑制することにより高耐圧化・低リーク電流化を図り、信頼性に優れた半導体装置およびその製造方法を提供することにある。
【００１６】
本発明の他の目的は、高速で動作する半導体装置およびその製造方法を提供することにある。
本発明の他の目的は、素子寸法の微細化が容易で高集積化に適した半導体装置およびその製造方法を提供することにある。
本発明の他の目的は、伝送信号の高速化が図れる画像表示装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１８】
（１）基板の一面に設けられた半導体層（多結晶シリコン薄膜）上にゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は第１の導電体と前記第１の導電体の側面に設けられたソース側の第２の導電体とドレイン側の第３の導電体で構成され、前記第１・第２・第３の導電体は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記第２・第３の導電体の直下に設けられている。前記半導体層は絶縁基板上に設けられている。
【００１９】
このような半導体装置は以下の方法によって製造される。
第１導電型の半導体層（多結晶シリコン薄膜）を有する基板を用意する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層に不純物を注入して第２導電型からなる低不純物濃度のソース領域およびドレイン領域を形成する工程と、前記基板の一面に導体層を形成するとともに前記導体層をエッチングして前記ゲート電極のソース側端面およびドレイン側端面のうち少なくともドレイン側端面に側壁を形成して前記第２・第３の導電体を形成する工程と、前記ゲート電極および前記側壁をマスクとして前記半導体層に不純物を注入していずれも第２導電型からなる高不純物濃度のソース・ドレイン領域を形成する工程とによって半導体装置を製造する。
【００２０】
（２）前記手段（１）の構成において、前記第２・第３の導電体のうち少なくとも第３の導電体の直下のゲート絶縁膜は、前記第１の導電体の直下のゲート絶縁膜に比べて膜厚が厚くまたは／および誘電率が小さくなっている。
【００２１】
（３）基板の一面に設けられた半導体層（多結晶シリコン薄膜）上にゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記上層導体層の張出部分直下のゲート絶縁膜の厚さは前記下層導体層の直下のゲート絶縁膜の厚さに比較して厚くなり、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられている。前記半導体層は絶縁基板上に設けられている。
【００２２】
より具体的な一つの半導体装置は、絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする。
【００２３】
より具体的な一つの半導体装置は、絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ第２の絶縁膜の誘電率は第１の絶縁膜の誘電率よりも小さく、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする。
【００２４】
より具体的な一つの半導体装置は、絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記上層導体層の張出部分直下のゲート絶縁膜は、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ上記ゲート絶縁膜の厚さに比較して厚くなり、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする。
【００２５】
より具体的な一つの半導体装置は、絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記下層導体層の直下に形成された絶縁膜に連なる同一組成の第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜から構成され、かつ第２の絶縁膜の誘電率は第１の絶縁膜の誘電率よりも小さく、前記ゲート電極の上層導体層の側壁に絶縁膜が形成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする。
【００２６】
より具体的な一つの半導体装置は、絶縁基板上に設けられた多結晶の膜からなる半導体層上に、ゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は下層導体層と、前記下層導体層上に重ねて形成されかつ前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の端が前記下層導体層から所定長さ張り出した上層導体層で構成され、前記下層導体層と上層導体層は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極の上層導体層の端部から１ミクロン以下の距離を離れたところに方向に低濃度不純物領域と高濃度不純物領域の境界が設けられるように構成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記張出部分の直下に設けられていることを特徴とする。
【００２７】
このような半導体装置は以下の方法によって製造される。
第１導電型の半導体層を有する基板を用意する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に下層導体層とこの下層導体層に重なりかつ酸化速度が前記下層導体層よりも遅い材質からなる上層導体層を選択的に形成して同一寸法のゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層に不純物を注入して第２導電型からなる低不純物濃度のソース領域およびドレイン領域を形成する工程と、熱酸化処理して前記ソース領域およびドレイン領域のうちの少なくともドレイン領域側の前記上層導体層の端を前記下層導体層から所定長さ張り出す構造に形成する工程と、前記熱酸化処理によって酸化した膜をエッチング除去するとともに前記ゲート電極の側面に酸化膜からなる側壁を形成する工程と、前記ゲート電極および側壁をマスクとして前記半導体層に不純物を注入していずれも第２導電型からなる高不純物濃度のソース領域およびドレイン領域を形成する工程とによって半導体装置が製造される。前記第１の導電体および第２の導電体は多結晶シリコン膜で形成するとともに、前記第２の導電体よりも単結晶シリコン膜の不純物濃度が高くなるように前記第１の導電体を形成する。
【００２８】
（４）前記手段（３）の構成において、前記上層導体層の張出部分の直下のゲート絶縁膜は前記下層導体層の直下に形成された絶縁膜に連なる同一組成の絶縁膜と、前記絶縁膜上に設けられた他の絶縁膜とで構成され、かつ前記上層の絶縁膜の誘電率は前記下層の絶縁膜の誘電率よりも小さくなっている。
【００２９】
（５）ガラス基板の一面に画像表示部と、前記画像表示部を駆動制御する駆動手段とを少なくとも有する画像表示装置であって、前記ガラス基板には前記手段（１）〜手段（４）に記載された半導体装置を備えている。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、高速化と同時に、ドレイン端での電界を緩和してアバランシェ降伏、ホットキャリア発生抑制による高伝達コンダクタンス化，高耐圧化を図ることが可能になり、性能と信頼性に優れたＭＩＳＦＥＴを実現することができる。
【００３１】
（２）ドレイン・ゲート間の電界が緩和され、オフ状態でのリーク電流が抑制される結果、表面ブレイクダウン耐圧の向上を図ることができる。
【００３２】
（３）ソース領域およびドレイン領域の低濃度不純物領域および高濃度不純物領域をともに自己整合技術で形成することから、素子寸法の微細化が達成でき、半導体装置の小型化，高集積化が達成できる。
【００３３】
（４）ＭＩＳＦＥＴ，ＣＭＯＳ薄膜トランジスタ等の半導体装置の微細寸法化が図れることから、ＭＩＳＦＥＴを組み込んだ半導体装置や画像表示装置等電子装置の小型化や高集積化が図れる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００３５】
本実施例（実施形態）１では、絶縁性基板上に設けた薄い多結晶シリコン薄膜にＭＩＳＦＥＴを形成した所謂ＴＦＴに本発明を適用した例について説明する。
【００３６】
図１は本発明の実施形態１である半導体装置におけるｎ型チャネルＭＩＳＦＥＴの要部を示す模式的断面図である。
【００３７】
ＭＩＳＦＥＴ１は、図１に示すように、絶縁性基板１０上に設けられた多結晶シリコン薄膜層９に、所定長さのＰ型のチャネル領域１３と、このチャネル領域１３の両端側に設けられたｎ−型の低濃度不純物領域１４，１５と、前記低濃度不純物領域１４，１５の外側に設けられたｎ＋型の高濃度不純物領域４，５を有する構成になっている。
【００３８】
また、前記低濃度不純物領域１４，１５は低濃度ドレイン領域１４と低濃度ソース領域１５であり、前記高濃度不純物領域４，５は高濃度ドレイン領域４と高濃度ソース領域５である。そして、低濃度ドレイン領域１４と高濃度ドレイン領域４によってドレイン領域１９を構成し、高濃度ソース領域５と低濃度ソース領域１５によってソース領域２０を構成している。これらの領域は多結晶シリコン薄膜層９の深さ全域に亘って形成されている。
【００３９】
前記絶縁性基板１０は、たとえばガラス基板で構成されている。前記多結晶シリコン薄膜層９は、たとえば化学気相成長（ＣＶＤ）法によって形成された厚さ５０ｎｍの多結晶シリコン薄膜層で形成されている。
【００４０】
前記チャネル領域１３上には、ゲート絶縁膜１７を介して第１の導電体としてのゲート電極１８が形成されている。前記ゲート絶縁膜１７はチャネル領域１３の両端側の低濃度不純物領域１４，１５上に僅か張り出している。これは、前記低濃度不純物領域１４，１５を形成する際、前記ゲート絶縁膜１７上に設けられるゲート電極が不純物打ち込みのマスクとして使用される結果であり、最終的には前記ゲート絶縁膜１７の長さは一般にはゲート電極の長さで決まるからである。
【００４１】
しかし、後述するように、本実施形態では低濃度不純物領域１４，１５を形成する際の不純物打ち込みのマスクとなるゲート電極（第１の導電体）よりも実質的なゲート電極は長くなる。
【００４２】
ゲート絶縁膜１７は、たとえばＣＶＤＳｉＯ２膜で形成され、２０ｎｍの厚さになっている。また、前記ゲート電極１８の厚さは、たとえば２００ｎｍ程度になっている。
【００４３】
前記ゲート電極１８上には絶縁膜２６が形成されている。この絶縁膜２６は、たとえば、ＣＶＤＳｉＯ２膜やＣＶＤＰＳＧ膜で形成され、厚さは１００ｎｍ程度になっている。
【００４４】
本実施形態１ではゲート絶縁膜１７は低濃度不純物領域１４，１５および高濃度不純物領域４，５上に亘って設けられている。
【００４５】
一方、これが本発明の特徴の一つであるが、前記ゲート電極１８の両端面には導電性の側壁５０が設けられている。この側壁５０はソース側の第２の導電体と、ドレイン側の第３の導電体を構成する。
【００４６】
絶縁膜へのホットキャリアの侵入を低減させたり、ゲート電極端部分のオーバラップ容量を低減させて素子の高速化を図るためには、前記ゲート電極１８のソース側部分をマスキング等を施すことによって側壁５０をドレイン側の第３の導電体のみに形成するようにしてもよい。
【００４７】
前記側壁５０の端は前記低濃度不純物領域１４，１５を越えて僅かに高濃度不純物領域４，５上に延在する。これは高濃度不純物領域４，５を形成する際、前記絶縁膜２６や側壁５０が不純物打ち込みのマスクとして使用される結果である。
【００４８】
前記側壁５０は、多結晶シリコン膜で形成され、その製造においては前記ゲート電極１８やゲート電極１８から外れたゲート絶縁膜１７上に形成した厚さ２００ｎｍ程度の多結晶シリコン膜をエッチングすることによって形成される。
【００４９】
側壁５０（ソース側の第２の導電体およびドレイン側の第３の導電体）は導電体でありかつゲート電極１８と接続状態にあることから、実質的にゲート電極として作用する。
【００５０】
本実施形態１の場合は、第１の導電体の両端側の側壁５０が導電体であることから、実質的にゲート電極は前記第１の導電体（ゲート電極１８）とその両端の側壁５０によって構成されるため、ゲート電極の端は低濃度ドレイン領域１４および低濃度ソース領域１５まで延在した構造（オーバラップ構造）になっている。
【００５１】
なお、前記ゲート電極１８や側壁５０の直下の絶縁膜も高濃度不純物領域４，５上に形成される絶縁膜も同一工程で形成されたものである。ゲート電極１８および側壁５０の直下の絶縁膜がゲート絶縁膜１７になる。
【００５２】
他方、前記ゲート電極１８，側壁５０および前記ゲート絶縁膜１７に連なる絶縁膜１７ａ上には絶縁膜３が設けられている。
【００５３】
また、前記高濃度不純物領域４，５上の絶縁膜１７ａおよび絶縁膜３には選択的にコンタクト穴が設けられているとともに、このコンタクト穴には高濃度ドレイン領域４および高濃度ソース領域５に電気的に繋がるドレイン電極６およびソース電極７が形成されている。
【００５４】
つぎに、このようなＭＩＳＦＥＴ１の製造方法について、図２乃至図４を参照しながら説明する。
図２に示すように、最初にガラス基板からなる絶縁性基板１０を用意する。
つぎに、前記絶縁性基板１０の表面上に厚さ５０ｎｍ程度のｐ型からなる多結晶シリコン薄膜層９をＣＶＤ法によって形成する。
【００５５】
つぎに、図２に示すように、ＣＶＤ法によって前記多結晶シリコン薄膜層９上に厚さ２０ｎｍの厚さのＳｉＯ２膜からなる絶縁膜１７ａと膜厚２００ｎｍ程度の導電性を有する多結晶シリコンからなるゲート電極１８を積層し形成して加工した後、ゲート電極１８をマスクとして自己整合的にｎ型の低濃度不純物を導入し、低濃度不純物領域１４，１５を形成する。
【００５６】
つぎに、図３に示すように、ＣＶＤ法と異方性エッチングによりゲート電極１８上に膜厚１００ｎｍの絶縁膜２６を形成する。
【００５７】
つぎに、ＣＶＤ法で膜厚２００ｎｍの導電性を有する多結晶シリコンを、絶縁性基板１０の表面全面に堆積した後、異方性エッチングによりゲート電極１８側面に導電性の側壁５０を形成する（図４参照）。
【００５８】
つぎに、図４に示すように、絶縁膜２６および側壁５０をマスクとして自己整合的にｎ型の高濃度不純物を導入し、高濃度不純物領域４，５を形成する。これによって、低濃度ドレイン領域１４，低濃度ソース領域１５，高濃度ドレイン領域４および高濃度ソース領域５が形成され、ドレイン領域１９およびソース領域２０が形成される。
【００５９】
つぎに、絶縁性基板１０の表面全域に厚くＣＶＤ法によって絶縁膜３を形成した後、高濃度ドレイン領域４および高濃度ソース領域５上の絶縁膜３を選択的にエッチングしてコンタクト穴を形成するとともに、このコンタクト穴に導電体を充填させてドレイン電極６およびソース電極７を形成することによって、図１に示すようなＭＩＳＦＥＴ１が形成される。
【００６０】
本実施形態１の半導体装置およびその製造方法によれば、以下の効果を奏する。
（１）第１・第２・第３の導電体によってゲート電極が形成され、このゲート電極のソース・ドレイン領域側の端はソース・ドレイン領域２０，１９の低濃度不純物領域１４，１５上にゲート絶縁膜１７を介して重なるオーバラップ構造となっていることから、ドレイン近傍での電界を緩和することができる。
【００６１】
すなわち、オーバラップ構造のため、電界ピークは従来のように低濃度不純物層の表面に現われる（図１３参照）ことなく、図５に示すように、低濃度不純物領域の表面から深いところに現れ、表面部分でのホットキャリアの発生が抑止されるため、厚いゲート絶縁膜へのホットキャリアの注入を抑制できる。この結果、伝達コンダクタンスｇｍの低下を抑制でき、高速動作を維持しながら信頼性の高い高耐圧トランジスタを実現できることになる。なお、図５において、４０は電気力線である。
【００６２】
（２）ドレイン・ゲート間の電界が緩和され、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が抑制される結果、表面ブレイクダウン耐圧の向上を図ることができる。
【００６３】
（３）ソース領域２０およびドレイン領域１９の形成においては、チャネル領域１３上のゲート絶縁膜１７をマスクとして低濃度不純物領域１４，１５を形成し、前記側壁５０をマスクとして高濃度不純物領域４，５を形成することから、ソースとドレイン間の直列抵抗の低減を図ることができ、トランジスタの電流供給能力の向上および伝達コンダクタンスｇｍの増大を図ることができる。
【００６４】
（４）ソース領域２０およびドレイン領域１９の低濃度不純物領域１４，１５および高濃度不純物領域４，５はともに自己整合技術で形成されるため、素子寸法の微細化が達成でき、半導体装置の小型化，高集積化が達成できる。
【００６５】
（５）オーバラップ構造によりオーバラップ容量の低減が図れ、半導体装置の高速動作が達成できる。
なお、前記実施形態１において側壁５０（第２・第３の導電体）部分の容量を低減させるには、側壁５０の直下の絶縁膜の厚さをゲート絶縁膜１７を構成する絶縁膜よりも厚くしたり、あるいは誘電率の小さい材質のもので形成する手段が採られる。これにより、高速化を一層図ることができる。
【００６６】
すなわち、前記側壁５０の直下の絶縁膜は（１）前記ゲート絶縁膜１７よりも厚くする、（２）前記ゲート絶縁膜１７よりも誘電率が小さなもので形成する、（３）前記ゲート絶縁膜１７よりも厚くかつ前記ゲート絶縁膜１７よりも誘電率が小さなもので形成する。
【００６７】
一例として、たとえば、側壁５０の直下の絶縁膜の厚さを第１の導電体（ゲート電極１８）の直下の絶縁膜（絶縁膜１７ａ）の厚さよりも厚くする場合は、前記絶縁膜１７ａ上にゲート電極１８を形成した後、前記ゲート電極１８から外れた前記絶縁膜１７ａ上に絶縁膜（積層絶縁膜）を形成し、この積層絶縁膜上に側壁５０を形成する。
【００６８】
また、前記絶縁膜１７ａ上に前記積層絶縁膜を形成する際、前記絶縁膜１７ａの誘電率よりも小さい誘電率を有する絶縁材料で前記積層絶縁膜を形成する。
【００６９】
本実施形態１では、ＭＩＳ型電界効果トランジスタを形成する半導体層は多結晶シリコン薄膜としたが、前記半導体層は単結晶シリコン薄膜やアモルファスシリコン薄膜等でもよい。
【００７０】
本実施形態１ではｎ型ＭＩＳ型電界効果トランジスタについて述べたが、ｐ型ＭＩＳ型電界効果トランジスタに関しては半導体の導電型を逆の導電型に換えることにより、同様に効果を得ることができる。
【実施例２】
【００７１】
図６は本発明の実施例（実施形態）２である半導体装置（ＴＦＴ）の要部を示す模式的断面図である。
本実施形態２のＭＩＳＦＥＴ１は、前記実施形態１のＭＩＳＦＥＴ１の構成において、ゲート電極１８を下層導体層３１とこの下層導体層３１上に形成される上層導体層３２の２層で形成した構造になっている。
【００７２】
前記下層導体層３１および上層導体層３２は、いずれもリンをドープした多結晶シリコン膜で形成されている。そして、下層導体層３１の不純物濃度が上層導体層３２よりも高くなっている。また、ＭＩＳＦＥＴ１の製造時、下層導体層３１および上層導体層３２を所定のパターンに形成した後、熱酸化処理を行っている。
【００７３】
この結果、前記熱酸化処理では、上層導体層３２に比較して下層導体層３１の酸化が速いことから、下層導体層３１の端は深く酸化されて絶縁膜を形成し、この結果、前記上層導体層３２の端が下層の下層導体層３１の端よりもソース領域２０側およびドレイン領域１９側に張り出す構造（Ｔ字形断面構造）になる。これにより、前記実施形態１と同様にオーバラップ構造が形成されることになる。
【００７４】
したがって、前記下層導体層３１の直下の絶縁膜は薄いゲート絶縁膜になり、下層導体層３１から張り出した上層導体層３２の部分の直下の絶縁膜は厚いゲート絶縁膜になり、前記実施形態１と同様にドレイン領域側でのチャネル領域１３および低濃度ドレイン領域１４でのホットキャリアの増大を抑止できることになり、前記ゲート電極１８の端面側に形成される側壁５１へのホットキャリア注入を抑止することができる。
【００７５】
また、ホットキャリアが側壁５１に捕獲されても、ゲート電圧印加によって引き抜くことができる。
この結果、伝達コンダクタンスｇｍの低下を抑制し、信頼性の高い高耐圧トランジスタを実現できる。
【００７６】
さらに、低濃度不純物領域１４，１５と張り出したひさし状のゲート電極部分（下層導体層３１部分）との間に、ゲート絶縁膜１７よりも厚いゲート絶縁膜１７ｃが介在する。これにより、オーバラップ容量が低減され、回路の高速動作が実現される。またドレイン・ゲート間の電界は緩和され、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が抑制され、表面ブレイクダウン耐圧を向上させることができる。
【００７７】
図７乃至図９は本実施形態２の半導体装置の主な製造工程を示す図である。
図７に示すように、前記実施形態１の製造方法と同様に、表面（上面）に厚さ５０ｎｍ程度のｐ型の多結晶シリコン薄膜層９を有するガラス基板からなる絶縁性基板１０を用意した後、多結晶シリコン薄膜層９の表面にＣＶＤ法によって膜厚２０ｎｍ程度の絶縁膜１７ａを形成する。この絶縁膜１７ａはゲート絶縁膜１７を形成する。
【００７８】
つぎに、前記絶縁性基板１０の上面に多結晶シリコン膜を２層形成する。多結晶シリコン膜はいずれもリンをドープする。下層導体層３１は膜厚が１００ｎｍとなり、不純物濃度が１Ｅ２０／ｃｍ３になる。
また、上層導体層３２は膜厚が１００ｎｍとなり、不純物濃度が１Ｅ１５／ｃｍ３になる。
【００７９】
つぎに、前記上層導体層３２および下層導体層３１を異方性エッチングにより加工した後、これをマスクとして自己整合的にｎ型の不純物を導入し、低濃度不純物領域１４，１５を形成する（図７参照）。
【００８０】
続いて熱酸化処理を行う。このとき不純物濃度の高い下層導体層３１が濃度の低い上層導体層３２より酸化速度が速いために、下層導体層３１の端部分の酸化が深くなり、前記上層導体層３２の端が下層の下層導体層３１の端よりもソース領域およびドレイン領域側に向かって張り出すようになり、ゲート電極１８はＴ字形断面構造になる。
【００８１】
これによって、ゲート電極１８を構成する下層導体層３１の直下には薄いゲート絶縁膜としてゲート絶縁膜１７が存在し、ゲート電極１８を構成する上層導体層３２の張り出し部分の直下には厚いゲート絶縁膜としてのゲート絶縁膜１７ｃが存在するようになり、ＭＩＳＦＥＴ１の動作時のホットキャリアの発生を抑え、側壁５１へのホットキャリアの捕獲を防止できることになる。
【００８２】
つぎに、前記上層導体層３２の表面上および絶縁膜１７ａ上の絶縁膜をエッチングによって除去する。これによって、図８に示すようにゲート電極１８の端面には側壁５１が形成される。
以後は前記実施形態１と同様の工程を経て図６に示すようなＭＩＳＦＥＴ１が製造される。
【００８３】
本実施形態２では、オーバラップ構造は、自己整合技術が適応可能であり、１回のホトプロセスで実現することができる。従って素子寸法の微細化を精度良く容易に図ることができる。
【００８４】
本実施形態２によれば、ドレイン端での電界を緩和し、アバランシェ降伏、ホットキャリア発生抑制による高耐圧化が図れると同時に、高速動作を実現することができる。すなわち、性能と信頼性に優れた半導体装置を得ることができる。さらにトランジスタの微細寸法化が容易であり、高集積化が容易な半導体装置を得ることができる。
【００８５】
本実施形態１・２ではゲート電極は共に多結晶シリコン膜を用いたが、高融点金属あるいはこれらのシリサイドを用いてもよい。
高融点金属やシリサイドを用いることによって、配線抵抗を下げることができ、高速化を図ることができる。
【００８６】
本実施形態では低濃度と高濃度の２重の不純物拡散領域を形成することにより電界緩和を図ったが、高濃度不純物領域からなるシングルドレイン構造でも、高耐圧化を実現することができる。
【００８７】
また、本実施形態ではドレイン・ソース領域を形成するために、ゲート電極をマスクとして用いたが、ホトプロセスを用いても同様の効果を得ることができる。
【実施例３】
【００８８】
図１０は本発明の薄膜トランジスタ（ＭＩＳＦＥＴ）から構成されるＣＭＯＳ（相補型トランジスタ）の断面構造を示す。
【００８９】
同図においては、ガラスや石英などの絶縁性基板６０上の多結晶シリコン薄膜（Ｐｏｌｙ−Ｓｉ層）６１にｎ型チャネルＴＦＴ７０とｐ型チャネルＴＦＴ８０からなるＣＭＯＳ薄膜トランジスタ９０を構成する。
【００９０】
ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０は、側壁５０の直下の絶縁膜３０をゲート絶縁膜１７よりも厚くした略前記実施形態１と同様の構造を採用したものであり、簡略的に図示してある。
【００９１】
多結晶シリコン薄膜層６１は、ｎ型チャネルＴＦＴ７０ではＰ型に、ｐ型チャネルＴＦＴ８０ではｎ型に形成しておき、その後前記実施形態１の製造方法によってそれぞれの多結晶シリコン薄膜層６１にｎ型またはｐ型の不純物を注入してチャネル領域，ドレイン領域，ソース領域等を形成する。
【００９２】
図１０において、ｎ型チャネルＴＦＴ７０では各部の符号は前記実施形態１の番号をそのまま使用し、ｐ型チャネルＴＦＴ８０では数字にｐを付してある。
【００９３】
ｎ型チャネルＴＦＴ７０は多結晶シリコン薄膜層６１に高濃度ソース領域５とそれと接続したソース電極７、ｎ型の高濃度ドレイン領域４とそれと接続したドレイン電極６、さらにゲート絶縁膜１７および一部の絶縁膜３０を介してゲート電極１８を設置することにより電界効果トランジスタとして動作する。
【００９４】
同様にｐ型チャネルＴＦＴ８０は多結晶シリコン薄膜層６１に高濃度ソース領域５ｐとそれと接続したソース電極７ｐ、ｎ型の高濃度ドレイン領域４ｐとそれと接続したドレイン電極６ｐ、さらにゲート絶縁膜１７ｐおよび一部の絶縁膜３０ｐを介してゲート電極１８ｐを設置することにより電界効果トランジスタとして動作する。
【００９５】
このようなＣＭＯＳ薄膜トランジスタ９０においても、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０は、ドレイン側のチャネル領域１３や低濃度ドレイン領域１４でのホットキャリアの発生が抑止されるため、厚いゲート絶縁膜へのホットキャリアの注入を抑制でき、伝達コンダクタンスｇｍの低下を抑制できる。したがって、ＣＭＯＳ薄膜トランジスタ９０の高速動作が達成できる。
【００９６】
また、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０も前記実施形態１と同様に高耐圧トランジスタとなり、ＣＭＯＳ薄膜トランジスタ９０の高耐圧化も達成できる。
【００９７】
また、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０もドレイン・ゲート間の電界が緩和され、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が抑制される結果、表面ブレイクダウン耐圧の向上を図ることができ、特性の優れたＣＭＯＳ薄膜トランジスタ９０の提供が達成できる。
【００９８】
また、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０におけるソース領域およびドレイン領域の形成においては、チャネル領域上のゲート絶縁膜をマスクとして低濃度不純物領域を形成し、前記側壁をマスクとして高濃度不純物領域を形成することから、ソースとドレイン間の直列抵抗の低減を図ることができ、トランジスタの電流供給能力の向上および伝達コンダクタンスｇｍの増大を図ることができ、ＣＭＯＳ薄膜トランジスタ９０の特性の向上を図ることができる。
【００９９】
また、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０におけるソース領域およびドレイン領域の低濃度不純物領域および高濃度不純物領域は、共に自己整合技術で形成できるため、素子寸法の微細化が達成でき、ＣＭＯＳ薄膜トランジスタ９０（半導体装置）の小型化，高集積化が達成できる。
【０１００】
また、ｎ型チャネルＴＦＴ７０およびｐ型チャネルＴＦＴ８０においてもオーバラップ容量の低減から、動作速度の高速化が達成できる。
【０１０１】
なお、本実施例（実施形態）３では、薄膜トランジスタのチャネルには多結晶シリコン薄膜層６１を用いているが、アモルファスシリコン（ａ−Ｓｉ）薄膜、単結晶シリコン薄膜を用いても同様な効果が得られる。
【実施例４】
【０１０２】
図１１は本発明の実施例（実施形態）４である画像表示装置の概略を示す模式的斜視図である。
画像表示装置１１０は、一枚のガラス基板１００の一面側に、画像表示部１０１，ＣＭＯＳ薄膜トランジスタからなる駆動回路１０２，ＣＰＵ１０３，メモリ１０４，インターフェース１０５などの周辺回路が配置形成されている。
【０１０３】
前記各部のＭＩＳＦＥＴは本発明による構造のものをそのままあるいは一部を設計変更することによって組み込むことができる。また、配線もガラス基板１００に容易に形成することができる。また、前記各部分は直接ガラス基板１００に形成できることから、部品等の実装が不必要になるとともに、配線の短縮によって伝送信号の高速化を図ることができる。また、実装作業が不要になることから低コスト化を図ることができる。
【０１０４】
また、画像表示装置１１０に組み込まれるＭＩＳＦＥＴはドレイン領域側のゲート絶縁膜内にホットキャリアが入り難い伝達コンダクタンスｇｍの低下を抑制できる高速動作する信頼性の高い高耐圧トランジスタとなることから、画像表示装置の高速動作性能が向上するとともに信頼性が高くなる。
【０１０５】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施形態１である半導体装置におけるＴＦＴ構成のＭＩＳＦＥＴの要部を示す模式的断面図である。
【図２】本実施形態１の半導体装置の製造において、ゲート電極を形成した状態を示す模式的断面図である。
【図３】本実施形態１の半導体装置の製造において、ソース・ドレイン領域を形成した状態を示す模式的断面図である。
【図４】本実施形態１の半導体装置の製造において、ゲート電極の両端に電界緩和用電極を形成した状態を示す模式的断面図である。
【図５】本実施形態１の半導体装置における動作時のドレイン領域端部分の電界分布状態を示す模式的断面図である。
【図６】本発明の実施形態２である半導体装置の要部を示す模式的断面図である。
【図７】本実施形態２の半導体装置の製造において、ゲート形成用に第１・第２の導電体を形成した状態を示す模式的断面図である。
【図８】本実施形態２の半導体装置の製造において、Ｔ型ゲート電極および側壁を形成した状態を示す模式的断面図である。
【図９】本実施形態２の半導体装置の製造において、低濃度不純物領域を形成した状態を示す模式的断面図である。
【図１０】本発明の実施形態３である相補型トランジスタの要部を示す模式的断面図である。
【図１１】本発明の実施形態４である相補型トランジスタを組み込んだ画像表示装置の概要を示す斜視図である。
【図１２】従来のＭＩＳＦＥＴの要部を示す模式的断面図である。
【図１３】従来のＭＩＳＦＥＴにおける動作時のドレイン領域端部分の電界分布状態を示す模式的断面図である。
【符号の説明】
【０１０７】
１…ＭＩＳＦＥＴ、３…絶縁膜、４…高濃度不純物領域（高濃度ドレイン領域）、５…高濃度不純物領域（高濃度ソース領域）、６…ドレイン電極、７…ソース電極、９…多結晶シリコン薄膜層、１０…絶縁性基板、１３…チャネル領域、１４…低濃度不純物領域（低濃度ドレイン領域）、１５…低濃度不純物領域（低濃度ソース領域）、１７，１７ｃ…ゲート絶縁膜、１７ａ…絶縁膜、１８…ゲート電極、１９…ドレイン領域、２０…ソース領域、２５…側壁、２６，３０…絶縁膜、３１…下層導体層、３２…上層導体層、４０…電気力線、５０…側壁、５１…側壁、６０…絶縁性基板、６１…多結晶シリコン薄膜層、７０…ｎ型チャネルＴＦＴ、８０…ｐ型チャネルＴＦＴ、９０…ＣＭＯＳ薄膜トランジスタ、１００…ガラス基板、１０１…画像表示部、１０２…駆動回路、１０３…ＣＰＵ、１０４…メモリ、１０５…インターフェース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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