(57)【要約】【課題】高速動作モードの書き込み動作において、外部入力信号に対して非同期動作を実現し、かつデータ破壊を防ぐことを可能とする。【解決手段】半導体集積回路装置は、メモリセルアレイ１５と、メモリセルアレイのカラムアドレスを指示するカラムアドレス信号ＡＤｙの遷移を検知するアドレス遷移検知回路１０と、アドレス遷移検知回路の検知結果に基づいて、メモリセルアレイのカラムアクセスを制御する所望な長さの内部回路制御信号を発生するタイムアウト回路を備えた制御回路と、制御回路によって選択時間が制御されるカラム選択線ＣＳＬとを具備し、書き込み動作時において、カラム選択線が選択されている期間は、カラム選択線の選択に使用しているカラムアドレス信号をラッチする。【選択図】      図２
2005310197.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号の遷移を検知するアドレス遷移検知回路と、
前記アドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する所望な長さの内部回路制御信号を発生するタイムアウト回路を備えた制御回路と、
前記制御回路によって選択時間が制御されるカラム選択線と
を具備し、
書き込み動作時において、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチすることを特徴とする半導体集積回路装置。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移、又は前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移のいずれかを検知する第１のアドレス遷移検知回路と、
前記第１のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する所望な長さの内部回路制御信号を生成するタイムアウト回路を備えた第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記第２の制御回路によって選択時間が制御されるカラム選択線と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路で前記カラムアドレス信号の遷移を検知したとき、カラムアクセスモードの開始と判定してモード判定信号を発生してカラムアクセスに入った後、ロウアドレス又はあらかじめ決められたアドレスの遷移を検知した場合には、前記カラムアクセスモードの終了と判定して待機状態に入るように制御するモード判定回路と
を具備し、
書き込み動作時において、前記モード判定回路が前記カラムアクセスモードと判定した場合、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチすることを特徴とする半導体集積回路装置。
【請求項３】
前記書き込み動作時において書き込まれるデータの取込時間は、前記カラムアドレス信号の遷移時間のみで決定されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
メモリセルアレイと、
前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号の遷移を検知するアドレス遷移検知回路と、
前記アドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する所望な長さの内部回路制御信号を発生するタイムアウト回路を備えた制御回路と、
前記制御回路によって選択時間が制御されるカラム選択線と
を具備する半導体集積回路装置のデータ書き込み方法であって、
書き込み動作時において、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチすることを特徴とする半導体集積回路装置のデータ書き込み方法。
【請求項５】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移、又は前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移のいずれかを検知する第１のアドレス遷移検知回路と、
前記第１のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する所望な長さの内部回路制御信号を生成するタイムアウト回路を備えた第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記第２の制御回路によって選択時間が制御されるカラム選択線と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路で前記カラムアドレス信号の遷移を検知したとき、カラムアクセスモードの開始と判定してモード判定信号を発生してカラムアクセスに入った後、ロウアドレス又はあらかじめ決められたアドレスの遷移を検知した場合には、前記カラムアクセスモードの終了と判定して待機状態に入るように制御するモード判定回路と
を具備する半導体集積回路装置のデータ書き込み方法であって、
書き込み動作時において、前記モード判定回路が前記カラムアクセスモードと判定した場合、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチすることを特徴とする半導体集積回路装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びそのデータ書き込み方法に関し、特に、メモリコア部にＤＲＡＭ（Dynamic Random Access Memory）又はＦｅＲＡＭ（Ferro-electric Random Access Memory）を用いた半導体集積回路装置及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
従来から、既存のＳＲＡＭ（Static Random Access Memory）と使用上の互換性を保ちつつ、集積度を高めるために、メモリコア部にＤＲＡＭ（Dynamic Random Access Memory）又はＦｅＲＡＭ（Ferro-electric Random Access Memory）を用いた擬似ＳＲＡＭが製品化されている。
【０００３】
この擬似ＳＲＡＭには、外部入力信号（例えば外部チップイネーブル信号／ＷＥ）から内部で時系列的に生成されたクロック信号により内部回路の動作を制御する同期型と、外部入力信号に対して非同期でも内部回路が動作する非同期型とが存在しており、現在同期型が主流となっているが非同期型への期待も高まりつつある。
【０００４】
上記同期型の擬似ＳＲＡＭにおいては、ロウアドレスで選択された行の各メモリセルを、カラムアドレス信号により順にアクセスするスタティックカラムモード等の高速動作モードを持たせる場合が多い。
【０００５】
このスタティックカラムモードにおいて、読み出し（Ｒｅａｄ）動作では、非同期動作に対応するためにアドレスデータのラッチは行わず、書き込み（Ｗｒｉｔｅ）動作では、データの破壊を防ぐために外部ライトイネーブル信号／ＷＥによってアドレスのラッチ制御を行っていた（図１８参照）。
【０００６】
ここで、書き込み動作時にアドレスのラッチ制御が必要な理由は、次の通りである。読み出し動作においては、たとえカラム選択線が多重選択されるような状態となっても、セルデータを読み出しているだけなので、読み出しの後、読み出しデータと同じデータを再書き込みすれば、セルに記憶されているデータを破壊することはない。しかし、書き込み動作においては、カラム選択線が多重選択されるような状態が起こると、誤ったデータをセルに書き込んでしまい、セルに記憶されていた正しいデータを書き換えてしまうといったことが起こり得る。
【０００７】
従って、同期型のスタティックカラムの書き込み動作においては、データの破壊を防ぐために、カラムアドレス信号と外部ライトイネーブル信号／ＷＥとのクロック動作が必要となるので、完全な非同期動作にはなっていなかった。
【０００８】
一方、非同期型の擬似ＳＲＡＭにおいても、特許文献１等により、スタティックカラムモード等の高速動作モードを可能にした半導体集積回路装置が開示されている。
【０００９】
しかしながら、この非同期型の擬似ＳＲＡＭも、同期型の擬似ＳＲＡＭと同様に、スタティックカラムモードの書き込み動作において、カラムアドレス信号と外部ライトイネーブル信号／ＷＥとのクロック動作が必要となるので、完全な非同期動作にはなっていなかった。
【００１０】
以上のように、従来の同期型又は非同期型の擬似ＳＲＡＭを搭載した半導体集積回路装置では、スタティックカラムモードのような高速動作モードの書き込み動作において、データ破壊を防ぎつつ、外部入力信号に対して完全な非同期動作を実現することが困難であった。
【特許文献１】特開２００２−２６９９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、高速動作モードの書き込み動作において、外部入力信号に対して非同期動作を実現し、かつデータ破壊を防ぐことが可能な半導体集積回路装置及びそのデータ書き込み方法を提供する。
【課題を解決するための手段】
【００１２】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１３】
本発明の第１の視点による半導体集積回路装置は、メモリセルアレイと、前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号の遷移を検知するアドレス遷移検知回路と、前記アドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する所望な長さの内部回路制御信号を発生するタイムアウト回路を備えた制御回路と、前記制御回路によって選択時間が制御されるカラム選択線とを具備し、書き込み動作時において、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチする。
【００１４】
本発明の第２の視点による半導体集積回路装置のデータ書き込み方法は、メモリセルアレイと、前記メモリセルアレイのカラムアドレスを指示するカラムアドレス信号の遷移を検知するアドレス遷移検知回路と、前記アドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する所望な長さの内部回路制御信号を発生するタイムアウト回路を備えた制御回路と、前記制御回路によって選択時間が制御されるカラム選択線とを具備する半導体集積回路装置のデータ書き込み方法であって、書き込み動作時において、前記カラム選択線が選択されている期間は、前記カラム選択線の選択に使用している前記カラムアドレス信号をラッチする。
【発明の効果】
【００１５】
本発明によれば、高速動作モードの書き込み動作において、外部入力信号に対して非同期動作を実現し、かつデータ破壊を防ぐことが可能な半導体集積回路装置及びそのデータ書き込み方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［第１の実施形態］
第１の実施形態は、同期型の擬似ＳＲＡＭであって、スタティックカラムモードのような高速動作モードの書き込み動作において、カラムアドレス信号と外部ライトイネーブル信号／ＷＥとのクロック動作を不要とするものである。
【００１８】
図１は、本発明の第１の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成例のブロック図を示す。以下に、本発明の第１の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの読み出し及び書き込みに関係する概略的な構成例について説明する。
【００１９】
図１に示すように、擬似ＳＲＡＭは、内部ＣＥ（チップイネーブル）制御回路１、ＣＥバッファ回路２ａ、ロウアドレスバッファ回路２ｂ、カラムアドレスバッファ回路２ｃ、ＷＥ（ライトイネーブル）バッファ回路２ｄ、内部ＷＥ制御回路６、カラム系ＡＴＤ（アドレス遷移）回路１０、ロウ系回路１２、カラム系回路１３及びメモリセルアレイ１５等を含んで構成されている。
【００２０】
上記ＣＥバッファ回路２ａにはメモリセルアレイ１５の動作開始を指示する外部チップイネーブル信号／ＣＥが入力され、上記ロウアドレスバッファ回路２ｂにはメモリセルアレイ１５のロウアドレスを指示するロウアドレス信号ＡＤｘが入力され、上記カラムアドレスバッファ回路２ｃにはメモリセルアレイ１５のカラムアドレスを指示するカラムアドレス信号ＡＤｙが入力され、上記ＷＥバッファ回路２ｄにはメモリセルアレイ１５の書き込み動作を指示する外部ライトイネーブル信号／ＷＥが入力される。上記ＣＥバッファ回路２ａ及びロウアドレスバッファ回路２ｂの出力信号は、ロウ系回路１２に供給される。上記カラムアドレスバッファ回路２ｃの出力信号は、カラム系ＡＴＤ回路１０に供給される。このカラム系ＡＴＤ回路１０は、カラムアドレス信号ＡＤｙの遷移を検知して、カラム系回路１３の動作に必要な検知信号（ＡＴＤ信号）ＡＴＤＳＣを発生する。上記ＷＥバッファ回路２ｄの出力信号は、内部ＷＥ制御回路６に供給される。この内部ＷＥ制御回路６の出力信号（内部ライトイネーブル信号）ＩＮＷＥは、カラム系回路１３に供給される。
【００２１】
上記内部ＣＥ制御回路１には上記ＣＥバッファ回路２ａの出力信号が供給される。そして、内部ＣＥ制御回路１は、内部チップイネーブル信号ＩＮＣＥを生成し、ロウ系回路１２及びカラム系回路１３の動作を制御すると共に、ロウアドレスバッファ回路２ｂ、カラムアドレスバッファ回路２ｃ及び内部ＷＥ制御回路６の制御を行う。
【００２２】
そして、上記ロウ系回路１２と上記カラム系回路１３によりメモリセルアレイ１５のアクセス動作が行われ、このメモリセルアレイ１５から読み出しデータＤｏｕｔが出力され、又はこのメモリセルアレイ１５に書き込みデータＤｉｎが入力される。
【００２３】
図２は、図１の半導体集積回路装置の要部及びこの周辺回路部の詳細なブロック図を示す。以下に、本発明の第１の実施形態に係る半導体集積回路装置の要部及び周辺回路の詳細について説明する。
【００２４】
図２に示すように、メモリセルアレイ１５の周辺には、プレート線（ＰＬ）制御回路７，ワード線（ＷＬ）制御回路８，ロウデコーダ及びプレートデコーダ（ＲＤ／ＰＤ）１４，センスアンプ（Ｓ／Ａ）制御回路２７等のロウ系回路１２と、このロウ系回路１２を制御するロウ系制御回路１２’と、カラムデコーダ（ＣＤ）１６，データ（ＤＱ）バッファ２３等のカラム系回路１３と、このカラム系制御回路１３’と、ＮＯＲ回路５と、入出力系制御回路１７と、書き込みデータラッチ回路１８と、読み出しデータラッチ回路１９等が設けられている。
【００２５】
上記ＮＯＲ回路５の入力端には、バッファ回路２ａ，２ｄの出力信号が供給される。このＮＯＲ回路５は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを、内部ＷＥ制御回路６に供給する。そして、この内部ＷＥ制御回路６の内部ライトイネーブル信号ＩＮＷＥは、入出力系制御回路１７に供給される。
【００２６】
上記ロウ系制御回路１２’の出力信号によって、プレート線制御回路７、ワード線制御回路８、ロウデコーダ及びプレートデコーダ１４及びセンスアンプ制御回路２７の動作は制御される。ここで、上記プレート線制御回路７の出力信号ＰＬＣＬＫ及び上記ワード線制御回路８の出力信号ＷＬＣＬＫは、ロウデコーダ及びプレートデコーダ１４に供給され、このロウデコーダ及びプレートデコーダ１４によって、メモリセルアレイ１５中のワード線ＷＬとプレート線ＰＬの選択及び駆動が行われる。また、上記センスアンプ制御回路２７から出力されるセンスアンプイネーブル信号ＳＡＥＢＬによって、メモリセルアレイ１５中のセンスアンプＳ／Ａの駆動が行われる。
【００２７】
上記カラム系制御回路１３’のカラム系制御信号ＤＱＣによって、カラムデコーダ１６、入出力系制御回路１７及びＤＱバッファ２３の動作は制御される。ここで、上記カラムデコーダ１６によって、メモリセルアレイ１５中のカラム選択線ＣＳＬの選択が行われる。また、上記入出力系制御回路１７の出力信号ＤＱＷＣよって、読み出しデータラッチ回路１９及び書き込みデータラッチ回路１８の動作は制御される。さらに、上記ＤＱバッファ２３の出力信号によって、読み出しデータラッチ回路１９の動作は制御される。
【００２８】
上記メモリセルアレイ１５中の選択された選択セルへの書き込みデータＤｉｎは、書き込みデータラッチ回路１８でラッチされた後、データ線ＤＱＬを介して書き込まれる。一方、選択セルから読み出されたデータは、データ線ＤＱＬを介してＤＱバッファ２３に供給され、さらに読み出しデータラッチ回路１９に供給されてラッチされ、読み出しデータＤｏｕｔとして出力される。
【００２９】
図３は、図１及び図２のメモリセルアレイの構成例である強誘電体セルの等価回路図を示す。以下に、メモリセルアレイ中のセル構造の一例である強誘電体セルの構成について説明する。
【００３０】
上記メモリセルアレイ１５中には、図３に示す１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１がマトリックス状に配置されている。この強誘電体セルＭＣ１は、セルトランジスタＴ１とセルキャパシタＣ１とを有する。そして、セルトランジスタＴ１の電流経路の一端にはビット線ＢＬが接続され、この電流経路の他端にはセルキャパシタＣ１の一端が接続されている。セルキャパシタＣ１の他端にはプレート線ＰＬが接続され、セルトランジスタＴ１のゲートにはワード線ＷＬが接続されている。ここで、セルキャパシタＣ１のキャパシタ絶縁膜には、強誘電体材料、例えばチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）等が用いられている。
【００３１】
図４は、図３の強誘電体セルにおける動作波形のタイミングチャートを示す。図５は、図３の強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示す。以下に、強誘電体セルにおけるデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００３２】
まず、強誘電体セルＭＣ１に対するデータの書き込み動作は、次のように行われる。すなわち、ワード線ＷＬを選択した状態で、プレート線ＰＬを接地電位（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）までパルス駆動した後に、“Ｌ”レベルに戻すことにより、ビット線ＢＬ上のデータを書き込むことができる。
【００３３】
一方、強誘電体セルＭＣ１に対する記憶データの読み出し動作は、ワード線ＷＬを選択した状態でプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパルス駆動することにより、電荷をビット線ＢＬに読み出すことができる。
【００３４】
すなわち、図３に示した強誘電体セルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加されていない状態では、図５中の“０”及び“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており、不揮発性のメモリとなっている。そこに電圧を印加すると、“１”状態であった場合は分極は反転しないが、“０”状態であった場合には分極が反転する。これら２つの“０”，“１”状態において、同じ電圧を印加するのに必要な電荷量、言い換えると一方の電極に同じ電圧を印加したときに、“０”，“１”の記憶状態に応じて他方の電極に発生する電荷量が異なる。そこで、これらの差を検知することにより、記憶データの読み出しを行う。
【００３５】
上記のような強誘電体メモリのデータの読み出しは破壊読み出しであるので、読み出し動作を行った後に、次のような再書き込み動作を必ず行う必要がある。
【００３６】
図３に示した強誘電体セルＭＣ１のデータの再書き込み動作は、図４に示すように、読み出しデータが“０”の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ“０”の再書き込み動作が行われる。一方、読み出しデータが“１”の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レベルに戻してからデータ“１”の再書き込み動作を開始する。
【００３７】
図６は、本発明の第１の実施形態に係る半導体集積回路装置の書き込み動作の概略的なタイミングチャートを示す。以下に、図６を用いて、第１の実施形態に係るスタティックカラム書き込み動作（Static Column Write）の概要について説明する。
【００３８】
カラム系ＡＴＤ回路１０がカラムアドレス信号ＡＤｙのアドレス遷移を検知すると、カラム系ＡＴＤ回路１０からパルス信号ＡＴＤＳＣが発生される。これをトリガとして、タイムアウト回路（時間一定）のタイマーによって制御されるカラム系制御信号ＤＱＣがカラム系制御回路１３’から発生される。このカラム系制御信号ＤＱＣは、カラム選択線ＣＳＬが選択される期間の制御、入出力系制御回路１７の出力信号ＤＱＷＣの制御、さらにＤＱバッファ２３の動作制御を行う。
【００３９】
従って、本実施形態では、書き込みデータの取込時間は、アドレスの確定時間（アドレス信号の遷移時間）によって決定される。すなわち、書き込みデータの入力規定であるデータのセットアップ時間ｔＤＳ及びホールド時間ｔＤＨは、ライトイネーブル信号／ＷＥには影響されずに、カラムアドレス信号ＡＤｙのみから定義されることになる。
【００４０】
図７は、本発明の第１の実施形態に係る半導体集積回路装置に用いられるカラムアドレスバッファ回路の詳細な構成例を示す。図８は、本発明の第１の実施形態に係る半導体集積回路装置の書き込み動作の詳細なタイミングチャートを示す。以下に、図７及び図８を用いて、第１の実施形態に係るスタティックカラム書き込み動作において、アドレスをラッチする構成及び動作について具体的に説明する。
【００４１】
図７に示すように、図１及び図２に示すカラムアドレスバッファ回路２ｃは、バッファ部３１と、第１ラッチ部３２と、第２ラッチ部３３とで構成されている。
【００４２】
上記バッファ部３１は、ＰＭＯＳトランジスタ３４，３５、ＮＭＯＳトランジスタ３６，３７及びインバータ３８を含んで構成されている。ここで、ＰＭＯＳトランジスタ３４，３５及びＮＭＯＳトランジスタ３６の電流経路は、電源ＶＤＤと接地点ＶＳＳとの間で直列接続される。ＮＭＯＳトランジスタ３７の電流経路の一端はＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６の電流経路間に接続され、他端は接地点ＶＳＳに接続される。ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３７のゲートには内部ＣＥ制御回路１から出力される制御信号ＰＲＥが供給され、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６のゲートにはアドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）が供給される。そして、インバータ３８の出力ノードＮＣが、第１ラッチ部３２の入力となる。
【００４３】
上記第１ラッチ部３２は、スイッチ（例えばＭＯＳスイッチ）３９，４０及びインバータ４１，４２，４３を含んで構成されている。ここで、スイッチ３９の一端にはインバータ３８の出力ノードＮＣが接続され、他端（ノードＮＤ）にはインバータ４１の入力端及びスイッチ４０の一端が接続される。インバータ４１の出力端にはインバータ４３の入力端が接続され、スイッチ４０の他端にはインバータ４２の出力端が接続される。スイッチ３９，４０は、内部ＣＥ制御回路１から出力される制御信号φ及び／φに同期して、相補的にオン／オフが制御される。そして、インバータ４３の出力信号ＡＴＤｉｎは、カラム系ＡＴＤ回路１０に入力される。
【００４４】
上記第２ラッチ部３３は、ＮＡＮＤ回路４４，４５及びインバータ４６，４７を含んで構成されている。ここで、ＮＡＮＤ回路４４の一方の入力端にはインバータ４３の出力端が接続され、他方の入力端には内部ＣＥ制御回路１から出力される制御信号ＲＥが供給される。ＮＡＮＤ回路４５の一方の入力端にはインバータ４１の出力端が接続され、他方の入力端には内部ＣＥ制御回路１から出力される制御信号ＲＥが供給される。これらＮＡＮＤ回路４４，４５の出力端には、インバータ４６，４７の入力端がそれぞれ接続されている。そして、インバータ４６，４７の出力端から、相補的なアドレス出力Ａ及び／Ａ（内部カラムアドレス信号）を得るようになっている。
【００４５】
図８に示すように、スタティックカラム書き込み動作においては、バッファ部３１の制御信号ＰＲＥは“Ｌ”レベルとなっており、ＭＯＳトランジスタ３４がオン状態、ＭＯＳトランジスタ３７がオフ状態となり、ＭＯＳトランジスタ３５，３６がインバータ動作可能状態（バッファ部３１に電源が供給された状態）になっているので、バッファ部３１はアドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）を取込可能な状態となっている。また、第１ラッチ部３２の制御信号φは“Ｈ”レベル（制御信号／φは“Ｌ”レベル）、第２ラッチ部３３の制御信号ＲＥは“Ｈ”レベルとなっており、第１ラッチ部３２及び第２ラッチ部３３もデータ取込可能な状態となっている。
【００４６】
まず、時刻Ｔ１において、アドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）で、“Ｈ”レベルから“Ｌ”レベルとなるアドレス遷移が起こったとする。これにより、バッファ部３１の出力ノードＮＣは“Ｈ”レベルから“Ｌ”レベルになり、第１ラッチ部３２のノードＮＤも“Ｈ”レベルから“Ｌ”レベルになる。その結果、第１ラッチ部３２の出力信号ＡＴＤｉｎも“Ｈ”レベルから“Ｌ”レベルになる。そして、この信号ＡＴＤｉｎのアドレスの遷移をカラム系ＡＴＤ回路１０で検知し、パルス信号ＡＴＤＳＣを発生する。このパルス信号ＡＴＤＳＣを基に、所望な長さのカラム系制御信号ＤＱＣ及び制御信号ＤＱＷＥが発生する。ここで、カラム系制御信号ＤＱＣによって、カラムデコーダ１６，入出力系制御回路１７及びＤＱバッファ２３の動作が制御され、制御信号ＤＱＷＥによって、書き込みデータラッチ回路１８の書き込み動作が制御される。尚、このとき、アドレス出力Ａは“Ｌ”レベル（アドレス出力／Ａは“Ｈ”レベル）になっている。
【００４７】
時刻Ｔ２では、第１ラッチ部３２の制御信号φを“Ｈ”レベルから“Ｌ”レベルとすることにより、スイッチ３９をオフ状態、スイッチ４０をオン状態にして、バッファ部３１と第１ラッチ部３２とを電気的に非接続にする。これにより、アドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）は取り込みできない状態となり、アドレス出力Ａの“Ｌ”レベル（アドレス出力／Ａの“Ｈ”レベル）がラッチされる。
【００４８】
時刻Ｔ３で、制御信号ＤＱＷＥが一定のパルスを終了して“Ｈ”レベルから“Ｌ”レベルとなると、第１ラッチ部３２の制御信号φが“Ｌ”レベルから“Ｈ”レベルとなる。これにより、次のアドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）が取り込み可能な状態となる。
【００４９】
時刻Ｔ４では、次のサイクルが開始され、次のアドレス信号ＡＤｉｎ（カラムアドレス信号ＡＤｙ）が取り込まれる。
【００５０】
以上説明したように、本発明の第１の実施形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、カラム選択線ＣＳＬが選択されている期間は、その時点で入力されているカラムアドレスをラッチし、他のカラム選択線ＣＳＬが同時に選択されるような状態（多重選択）が起こらないようにしている。このため、本実施形態では、スタティックカラムモードの書き込み動作において、外部ライトイネーブル信号／ＷＥのクロック動作が不要となるので、外部入力信号に対して完全な非同期動作を実現し、かつセルデータが破壊されることを防ぐことが可能となる。
【００５１】
尚、ここでは、カラムアドレスバッファ回路２ｃの構成例として、図７のようなインバータ型を示したが、この構成に限定されず、他に知られているカレントミラー型やダイナミックラッチ型であってもよく、バッファ部とラッチ部とを備えており、これら双方がスイッチ回路等を介して遮断できる構成であればどのようなものであってもよい。
【００５２】
［第２の実施形態］
第１の実施形態では、チップイネーブル信号／ＣＥの同期型の半導体集積回路装置におけるスタティックカラム書き込み動作方式について説明したが、第２の実施形態では、非同期型の半導体集積回路装置におけるスタティックカラム書き込み動作方式について説明する。
【００５３】
図９は、本発明の第２の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成例のブロック図を示す。以下に、本発明の第２の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの読み出し及び書き込みに関係する概略的な構成例について説明する。
【００５４】
図９に示すように、第２の実施形態に係る非同期型の半導体集積回路装置の構成は、第１の実施形態の構成において、非同期用のロウ・カラム系ＡＴＤ回路１１と、ロウアクセスとカラムアクセスのどちらを行うかを判定するモード判定回路２６とが付加されている点が、第１の実施形態と異なる。
【００５５】
上記ロウ・カラム系ＡＴＤ回路１１には、バッファ回路２ａ〜２ｄの出力信号が供給される。また、上記ロウ・カラム系ＡＴＤ回路１１には、上記モード判定回路２６から出力されるモード判定信号ＳＣが供給され、内部ＣＥ制御回路１にロウ・カラム系検知信号（ＡＴＤ信号）ＡＴＤＳＵＭを供給する。
【００５６】
上記モード判定回路２６には、バッファ回路２ｂ，２ｃからモードアドレス（ロウアドレス）が供給されると共に、ロウ系回路１２からセンスアンプイネーブル信号ＳＡＥＢＬ、カラム系ＡＴＤ回路１０からＡＴＤ信号ＡＴＤＳＣがそれぞれ供給される。このモード判定回路２６は、これらの信号に基づいてロウアクセスとカラムアクセスのどちらを実行するかを判定し、上記モード判定信号ＳＣを生成する。このモード判定信号ＳＣは、内部ＣＥ制御回路１、カラム系ＡＴＤ回路１０及びロウ・カラム系ＡＴＤ回路１１に供給される。
【００５７】
また、カラム系ＡＴＤ回路１０には、センスアンプイネーブル信号ＳＡＥＢＬ及びモード判定信号ＳＣが供給され、カラムアドレスのＡＴＤ信号ＡＴＤＳＣをカラム系回路１３に供給する。
【００５８】
図１０は、図９の半導体集積回路装置の要部及びこの周辺回路部の詳細なブロック図を示す。以下に、本発明の第２の実施形態に係る半導体集積回路装置の要部及び周辺回路の詳細について説明する。
【００５９】
図１０に示すように、上記ロウ・カラム系ＡＴＤ回路１１は、ＡＴＤ回路３、ＡＮＤ回路４及びトリガ遅延ＯＮ／ＯＦＦ回路２４等を含んで構成されている。上記ＡＴＤ回路３はＡＴＤ３ａ〜３ｄから構成され、これらＡＴＤ３ａ〜３ｄは各バッファ回路２ａ〜２ｄの出力信号が供給されてこれらの出力信号の遷移をそれぞれ検知する。各ＡＴＤ３ａ，３ｃ，３ｄから出力される検知結果を表す信号ＡＴＤＣＥ，ＡＴＤＡＤｙ，ＡＴＤＷＥは、ＡＮＤ回路４の入力端にそれぞれ供給される。ＡＴＤ３ｂから出力される検知結果を表す信号ＡＴＤＡＤｘは、トリガ遅延ＯＮ／ＯＦＦ回路２４を介してＡＮＤ回路４に供給される。トリガ遅延ＯＮ／ＯＦＦ回路２４には、内部ＣＥ制御回路１から出力されるサイクルを規定する制御信号ＣＹＣＬＥが供給されて制御する。このトリガ遅延ＯＮ／ＯＦＦ回路２４は、ロウアドレス信号ＡＤｘの遷移トリガを該当サイクル内で受け付けずに、サイクルの終了を待って受け付けるようにするためのものである。そして、外部チップイネーブル信号／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス信号ＡＤｘ，ＡＤｙのいずれかの遷移をトリガにしてＡＮＤ回路４から発生したパルス状の論理積信号ＡＴＤＳＵＭは、内部ＣＥ制御回路１に供給されるようになっている。
【００６０】
上記バッファ回路２ａ，２ｄの出力信号は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回路５は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制御回路６に供給する。
【００６１】
上記内部ＣＥ制御回路１は、パルスジェネレータ（Auto pulse）１Ａ、パルスジェネレータ（Ext. pulse）１Ｂ及びスイッチ（SW）１Ｃ等を含んで構成されている。上記パルスジェネレータ（Auto pulse）１Ａは、内部タイムアウト回路として働き、所定幅のパルス信号を出力する。上記パルスジェネレータ（Ext. pulse）１Ｂは、書き込み動作とモード切り替え時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力する。
【００６２】
ここで、スイッチ１Ｃには、上記ＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭ、上記内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥ及びモード判定回路２６から出力されるモード判定信号ＳＣがそれぞれ供給される。このスイッチ１Ｃにより選択された信号は、パルスジェネレータ１Ａ，１Ｂに供給される。そして、これらパルスジェネレータ１Ａ，１Ｂから出力される内部チップイネーブル信号ＩＮＣＥ（ＩＮＣＥ１／ＩＮＣＥ２）がロウ系制御回路１２’とカラム系制御回路１３’にそれぞれ供給され、サイクルを規定する制御信号ＣＹＣＬＥが上記トリガ遅延ＯＮ／ＯＦＦ回路２４に供給されるようになっている。
【００６３】
上記モード判定回路２６には、センスアンプ制御回路２７から出力されるセンスアンプイネーブル信号ＳＡＥＢＬが供給される。さらに、このモード判定回路２６には、モードアドレスとカラム系ＡＴＤ回路１０から出力されるカラムアドレスのＡＴＤ信号ＡＴＤＳＣが供給されており、スイッチ１Ｃに供給するモード判定信号ＳＣを生成するようになっている。
【００６４】
尚、モード判定回路２６により、擬似ＳＲＡＭのロウアクセスとカラムアクセスのモード判定を必要とする理由は、次の通りである。すなわち、図１０の回路におけるロウアクセス（ノーマルモード）とカラムアクセス（スタティックカラムモード）の動作は、ワード線ＷＬの選択までは同じであるが、その後の動作が異なるからである。具体的には、ロウアクセスでは、ロウ・カラム系ＡＴＤ回路１１のＡＴＤ信号ＡＴＤＳＵＭに基づいて内部チップイネーブル信号ＩＮＣＥが生成されてからある一定時間（内部遅延）後に待機状態（プリチャージサイクル）に入る。一方、カラムアクセスでは、アクセス期間中には待機状態に入らないようにし、アクセスの終了を検知して待機状態にする必要がある。
【００６５】
図１１は、本発明の第２の実施形態に係る半導体集積回路装置の読み出し動作の概略的なタイミングチャートを示す。図１２は、本発明の第２の実施形態に係る半導体集積回路装置の書き込み動作の概略的なタイミングチャートを示す。
【００６６】
ここで、第２の実施形態では、非同期のシステムを示している。この非同期のシステムでは、ロウ・カラムに関係なく、アドレスが遷移を開始するとアクセスが開始される。但し、最初のアクセスはロウアクセスであり、システム的にロウアクセスが終わらないとカラムアクセスは開始できない。従って、図１１及び図１２に示すアドレスにおいて、「R/C」のときは、ロウ・カラムのいずれのアドレスを入力してよく、ロウ・カラムの両方をアクセスすることが可能であり、実際はロウアクセスが完了してからカラムアクセスを行っている。また、「C」のときは、モード判定信号ＳＣが“Ｈ”となり、スタティックカラムモードに入っているので、カラムアクセスのみできる。また、「Mode add」のときは、スタティックカラムモードの終了を判定するためのアドレス信号を示し、この信号はロウアドレス又はあらかじめ決められたアドレス信号に該当する。
【００６７】
以上のようなもと、第２の実施形態に係るスタティックカラム読み出し動作及びスタティックカラム書き込み動作（Static Column Write）の概要について、以下に具体的に説明する。
【００６８】
スタティックカラム読み出し動作では、図１１に示すように、アドレスの遷移を検知してロウ・カラム系ＡＴＤ回路１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、制御信号ＣＹＣＬＥ、内部チップイネーブル信号ＩＮＣＥ及びセンスアンプイネーブル信号ＳＡＥＢＬは“Ｈ”レベルとなる。
【００６９】
そして、モード判定信号ＳＣが“Ｈ”レベルとなり、スタティックカラム読み出し動作に入り、モード判定信号ＳＣが“Ｌ”レベルとなるまでの期間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。よって、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってからモード判定信号ＳＣが“Ｌ”レベルとなるまでの期間、“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００７０】
一方、スタティックカラム書き込み動作では、図１２に示すように、アドレスの遷移を検知してロウ・カラム系ＡＴＤ回路１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、制御信号ＣＹＣＬＥ、内部チップイネーブル信号ＩＮＣＥ及びセンスアンプイネーブル信号ＳＡＥＢＬは“Ｈ”レベルとなる。
【００７１】
そして、モード判定信号ＳＣが“Ｈ”レベルとなってスタティックカラム書き込み動作に入ると、内部ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、モード判定信号ＳＣが“Ｌ”レベルとなるまでの間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。よって、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、モード判定信号ＳＣが“Ｌ”レベルとなるまで、“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００７２】
このようなスタティックカラム書き込み動作状態において、アドレスの遷移を検知すると、カラム系ＡＴＤ回路１０がパルス信号ＡＴＤＳＣを発生する。そして、このパルス信号ＡＴＤＳＣを基に、所望な長さのカラム系制御信号ＤＱＣが発生する。このカラム系制御信号ＤＱＣによって、カラム選択線ＣＳＬが選択されている期間は、その時点で入力されているカラムアドレスをラッチしている。
【００７３】
上記のようなスタティックカラム動作状態におけるモード判定では、メモリセルアレイ１５がカラムアクセス動作を開始できる条件となった後、カラムアドレスの遷移を検知し（セット）、スタティックカラムアクセスを行うモード開始と判定してモード判定信号ＳＣを“Ｈ”レベルにする。そして、連続したカラムアドレスの遷移の後、ロウアドレスが入力された場合又はあらかじめ決められたモードアドレスが入力された場合、アドレスの遷移を検知すると、モード判定信号ＳＣを“Ｌ”レベルにする。これにより、スタティックカラムアクセスのモード終了（リセット）と判定し、待機状態に入るように制御されている。
【００７４】
ここで、上記メモリセルアレイがカラムアクセス動作を開始できる条件とは、具体的には、センスアンプ制御回路２７のセンスアンプイネーブル信号ＳＡＥＢＬＥが“Ｈ”レベルになった場合をいう。
【００７５】
また、上記あらかじめ決められたモードアドレスとは、例えば、（１）あるアドレスの“０”，“１”又は複数のアドレスの“０”，“１”の組み合わせをコマンド命令としてモードを判定する場合のコマンドアドレス、（２）ページモードを搭載している擬似ＳＲＡＭで用いられているページ用アドレス等があげられる。
【００７６】
尚、モード判定の方法は、上記の方法に限定されず、例えば、特許文献１に開示されているような、ロウアクセス（ノーマルモード）とカラムアクセス（スタティックカラムモード）のどちらのモードが行われているかを、アドレス遷移の間隔の大小から自動判定してもよい。
【００７７】
以上説明したように、本発明の第２の実施形態に係る非同期型の擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、同期型の第１の実施形態と同様に、カラム選択線ＣＳＬが選択されている期間は、その時点で入力されているカラムアドレスをラッチし、他のカラム選択線ＣＳＬが同時に選択されるような状態（多重選択）が起こらないようにできる。このため、スタティックカラムモードの書き込み動作において、外部ライトイネーブル信号／ＷＥのクロック動作が不要となるので、外部入力信号に対して完全な非同期動作を実現し、かつセルデータが破壊されることを防ぐことができる。
【００７８】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、この第２の実施形態の構成において、下位ビット用（ＬＢ）と上位ビット用（ＵＢ）とからなる２系統の回路を設けることで、バイト制御可能な構成としている。
【００７９】
図１３は、本発明の第３の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成を示すブロック図である。以下に、本発明の第３の実施形態に係る半導体集積回路装置に搭載される擬似ＳＲＡＭの読み出し及び書き込みに関係する概略的な構成例について説明する。
【００８０】
図１３に示すように、第３の実施形態では、第２の実施形態の構成を、バイト制御が可能となるように、下位ビット用（ＬＢ）と上位ビット用（ＵＢ）との２系統の回路を別々に設けてある。
【００８１】
すなわち、第２の実施形態の内部ＷＥ制御回路６が下位ビット用の内部ＷＥ制御回路（ＬＢ）６Ａと上位ビット用の内部ＷＥ制御回路（ＵＢ）６Ｂとに分けられ、第２の実施形態のＮＯＲ回路５が下位ビット用のＮＯＲ回路５Ａと上位ビット用のＮＯＲ回路５Ｂとに分けられ、第２の実施形態の入出力系制御回路１７が下位ビット用の入出力系制御回路（ＬＢ）１７Ａと上位ビット用の入出力系制御回路（ＵＢ）１７Ｂとに分けられ、第２の実施形態の書き込みデータラッチ回路１８が下位ビット用の書き込みデータラッチ回路（ＬＢ）１８Ａと上位ビット用の書き込みデータラッチ回路（ＵＢ）１８Ｂとに分けられ、第２の実施形態の読み出しデータラッチ回路１９が下位ビット用の読み出しデータラッチ回路（ＬＢ）１９Ａと上位ビット用の読み出しデータラッチ回路（ＵＢ）１９Ｂとに分けられている。そして、下位ビット用及び上位ビット用のバッファ回路３４Ａ，３４Ｂがそれぞれ設けられている。
【００８２】
上記バッファ回路３４Ａには下位ビット信号／ＬＢが入力され、上記バッファ回路３４Ｂには上位ビット信号／ＵＢが入力される。上記ＮＯＲ回路５Ａにはバッファ回路２ａ，２ｄ，３４Ａの出力信号がそれぞれ供給され、上記ＮＯＲ回路５Ｂにはバッファ回路２ａ，２ｄ，３４Ｂの出力信号がそれぞれ供給される。上記内部ＷＥ制御回路６ＡにはＮＯＲ回路５Ａの出力信号が供給され、上記内部ＷＥ制御回路６ＢにはＮＯＲ回路５Ｂの出力信号が供給される。そして、内部ＷＥ制御回路６Ａ，６Ｂの出力信号ＩＮＷＥＬＢ，ＩＮＷＥＵＢは、入出力系制御回路１７Ａ，１７Ｂ及び内部ＣＥ制御回路１のスイッチ１Ｃにそれぞれ供給される。
【００８３】
上記入出力系制御回路１７Ａ，１７Ｂにはカラム系制御回路１３’の制御信号ＤＱＣ及び内部ＷＥ制御回路６Ａ，６Ｂの出力信号ＩＮＷＥＬＢ，ＩＮＷＥＵＢがそれぞれ供給され、この入出力系制御回路１７Ａ，１７Ｂの制御信号ＤＱＷＣＬ，ＤＱＷＣＵは書き込みデータラッチ回路１８Ａ，１８Ｂ及び読み出しデータラッチ回路１９Ａ，１９Ｂにそれぞれ供給される。
【００８４】
以上説明したように、本発明の第３の実施形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、上記第２の実施形態と同様の効果を得ることができるだけでなく、さらに、バイト制御が可能となっている。つまり、例えば１６ビット構成の半導体集積回路装置の場合、下位８ビット（ＬＢ）と上位８ビット（ＵＢ）との区分に分け、下位ビット及び上位ビット毎にまとまった区分で読み書きするという制御ができる。このようなバイト制御は、例えば、１６ビット構成品を８ビット構成品のように使う場合や、下位ビット又は上位ビットを別々に読み書きする場合等に非常に有効である。
【００８５】
尚、第３の実施形態では、第２の実施形態の構成を前提としているがこれに限定されず、例えば、第１の実施形態の構成において、下位ビット用（ＬＢ）と上位ビット用（ＵＢ）とからなる２系統の回路を設けることで、バイト制御可能な構成にすることも勿論可能である。
【００８６】
［第４の実施形態］
上記第１乃至第３の実施形態では、メモリコア部に１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬに接続されている強誘電体セルのアレイを用いた擬似ＳＲＡＭについて説明した。これに対し、第４の実施形態では、メモリコア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユニットとしてビット線ＢＬ及びプレート線ＰＬに接続したアレイを用いた擬似ＳＲＡＭについて説明する。
【００８７】
図１４は、第４の実施形態に係る半導体集積回路装置のメモリセルアレイの構成例であるＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路図を示す。図１５は、図１４のＴＣ並列ユニット直列接続型強誘電体セルにおける動作波形のタイミングチャートを示す。以下に、図１４及び図１５を用いて、メモリセルアレイ中のセル構造の一例であるＴＣ並列ユニット直列接続型強誘電体セルの構成及び動作について説明する。
【００８８】
ＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分は、複数個（本例では４個）の強誘電体セルＭＣ２−０〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの電流通路が、ビット線ＢＬとプレート線ＰＬ間に直列接続されたものである。各々の強誘電体セルＭＣ２−０〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強誘電体キャパシタＣ２が並列接続されて構成されている。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３のセルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ３にそれぞれ接続され、ユニット選択トランジスタＳＴのゲートはユニット選択線ＢＳに接続されている。
【００８９】
上記ワード線ＷＬ０〜ＷＬ３は、選択された強誘電体セルに対応する１本以外は“Ｈ”レベルに設定され、これに対応するセルトランジスタがオン状態に制御される。そして、選択された強誘電体セルに対応する１本のみが“Ｌ”レベルに設定され、これに対応するセルトランジスタがオフ状態に制御され、選択された強誘電体セルのセルキャパシタにおける一方の電極がビット線ＢＬに、他方の電極がプレート線ＰＬに接続されることになる。
【００９０】
以上説明したように、本発明の第４の実施形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、上記のようなＴＣ並列ユニット直列接続型のセル構成であっても、基本的には上述した第１乃至第３の実施形態で説明した１トランジスタ・１キャパシタ構造を有する強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと同様であり、上記第１乃至第３の実施形態と実質的に同じ作用効果を得ることが可能である。
【００９１】
［第５の実施形態］
上記第１乃至第４の実施形態に係る半導体集積回路装置においては、図３及び図１４に示したようなプレート線ＰＬの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭについて説明した。これに対し、第５の実施形態では、１トランジスタ・１キャパシタ構造を有するダイナミック型ランダムアクセスメモリセル（ＤＲＡＭセル）をメモリコア部に用いたものである。
【００９２】
図１６は、第５の実施形態に係る半導体集積回路装置のメモリセルアレイの構成例であるＤＲＡＭセルの１セル分の等価回路図を示す。図１７は、図１６のＤＲＡＭセルにおける動作波形のタイミングチャートを示す。以下に、図１６及び図１７を用いて、メモリセルアレイ中のセル構造の一例であるＤＲＡＭセルの構成及び動作について説明する。
【００９３】
上記メモリセルアレイ１５中には、図１６に示す１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス状に配置されている。この強誘電体セルＭＣ３は、セルトランジスタＴ３とセルキャパシタＣ３とを有する。そして、セルトランジスタＴ３の電流経路の一端にはビット線ＢＬが接続され、この電流経路の他端にはセルキャパシタＣ３の一端が接続されている。セルキャパシタＣ３の他端にはプレート線ＰＬが接続され、セルトランジスタＴ３のゲートにはワード線ＷＬが接続されている。
【００９４】
そして、図１７に示すように、ビット線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位が電源電圧ＶＣＣの１／２に設定された状態で、ワード線ＷＬが選択されるようになっている。
【００９５】
以上説明したように、本発明の第５の実施形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、上記のようなＤＲＡＭセルの構成であっても、基本的には上述した第１乃至第４の実施形態で説明した強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭと同様であり、上記第１乃至第４の実施形態と実質的に同じ作用効果を得ることが可能である。
【００９６】
以上、第１乃至第５の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの一部の構成例を示すブロック図。
【図２】本発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成を示すブロック図。
【図３】図１及び図２のメモリセルアレイの構成例について説明するためのもので、１トランジスタ・１キャパシタ構造を有する強誘電体セルの等価回路図。
【図４】図３の強誘電体セルにおける動作波形を示すタイミングチャート。
【図５】図３の強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示す特性図。
【図６】本発明の第１の実施形態に係る半導体集積回路装置の動作について説明するためのもので、図１及び図２に示した擬似ＳＲＡＭのスタティックカラム書き込み動作を示す概略的なタイミングチャート。
【図７】本発明の第１の実施形態に係る半導体集積回路装置の動作について説明するためのもので、カラムアドレスバッファ回路の詳細な構成例を示す回路図。
【図８】本発明の第１の実施形態に係る半導体集積回路装置の動作について説明するためのもので、図１及び図２に示した擬似ＳＲＡＭのスタティックカラム書き込み動作を示す詳細なタイミングチャート。
【図９】本発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの一部の構成例を示すブロック図。
【図１０】本発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成を示すブロック図。
【図１１】本発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、図９及び図１０に示した擬似ＳＲＡＭのスタティックカラム読み出し動作を示すタイミングチャート。
【図１２】本発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、図９及び図１０に示した擬似ＳＲＡＭのスタティックカラム書き込み動作を示すタイミングチャート。
【図１３】本発明の第３の実施形態に係る半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの概要的な構成を示すブロック図。
【図１４】第４の実施形態に係る半導体集積回路装置のメモリセルアレイの構成例であるＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分を示す等価回路図。
【図１５】図１４のＴＣ並列ユニット直列接続型強誘電体セルにおける動作波形を示すタイミングチャート。
【図１６】第５の実施形態に係る半導体集積回路装置のメモリセルアレイの構成例であるＤＲＡＭセルの１セル分を示す等価回路図。
【図１７】図１６のＤＲＡＭセルにおける動作波形を示すタイミングチャート。
【図１８】従来の半導体集積回路装置について説明するためのもので、同期型擬似ＳＲＡＭのスタティックカラム書き込み動作を示すタイミングチャート。
【符号の説明】
【００９８】
１…内部ＣＥ制御回路、２…バッファ回路、２ａ…ＣＥバッファ回路、２ｂ…ロウアドレスバッファ回路、２ｃ…カラムアドレスバッファ回路、２ｄ…ＷＥバッファ回路、３，３ａ〜３ｄ…ＡＴＤ回路、４…ＡＮＤ回路、５…ＮＯＲ回路、６…内部ＷＥ制御回路、７…プレート線制御回路、８…ワード線制御回路、１０…カラム系ＡＴＤ回路、１１…ロウ・カラム系ＡＴＤ回路、１２…ロウ系回路、１２’…ロウ系制御回路、１３…カラム系回路、１３’…カラム系制御回路、１４…ロウデコーダ及びプレートデコーダ、１５…メモリセルアレイ、１６…カラムデコーダ、１７…入出力系制御回路、１８…書き込みデータラッチ回路、１９…読み出しデータラッチ回路、２３…ＤＱバッファ、２４…トリガ遅延ＯＮ／ＯＦＦ回路、２６…モード判定回路、２７…センスアンプ制御回路、３１…バッファ部、ラッチ部３２，３３、３４，３５…ＰＭＯＳトランジスタ、３６，３７…ＮＭＯＳトランジスタ、３８，４１，４２，４３，４６，４７…インバータ、３９，４０…スイッチ、４４，４５…ＮＡＮＤ回路、ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、Ｓ／Ａ…センスアンプ、ＭＣ１…強誘電体セル、ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型強誘電体セル、ＭＣ３…ＤＲＡＭセル、／ＣＥ…外部チップイネーブル信号、ＡＤｘ…ロウアドレス信号、ＡＤｙ…カラムアドレス信号、／ＷＥ…外部ライトイネーブル信号、ＩＮＣＥ…内部チップイネーブル信号、ＩＮＷＥ…内部ライトイネーブル信号、ＤＱＣ…カラム系制御信号、ＤＱＷＣ…入出力系制御信号。
【図１】
2005310197.tif 000003
【図２】
2005310197.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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