(57)【要約】【課題】動作速度・リーク電流の最適化において、ＭＯＳトランジスタの閾値電圧の制御方式を工夫し、モード検出回路を不要化し、回路構成を簡素化する。また、ＭＯＳトランジスタの閾値電圧の制御を従来よりもきめ細に行う。【解決手段】論理回路制御信号１１１が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路１０２と、基板電位ＶＤＤおよびＶＳＳと、ＶＤＤよりも高い基板電位ＶＤＤＨと、ＶＳＳよりも低い基板電位ＶＳＳＬを発生する基板電位発生回路１０４と、論理回路制御信号１１１が第１の状態のときに、ＶＤＤをトライステート論理回路１０２のＰＭＯＳトランジスタに、ＶＳＳをＮＭＯＳトランジスタに供給し、第２の状態のときにＶＤＤＨをＰＭＯＳトランジスタに、ＶＳＳＬをＮＭＯＳトランジスタに供給する選択回路１２１とを備える。【選択図】  図１
2005006067.tif 000002
【特許請求の範囲】
【請求項１】
複数のＭＯＳトランジスタで構成され、論理回路制御信号によって動作状態が可変される論理回路であって、前記動作状態を可変する前記論理回路制御信号を兼用して前記ＭＯＳトランジスタの閾値電圧を可変するように構成してあることを特徴とする論理回路。
【請求項２】
複数のＭＯＳトランジスタで構成され、論理回路制御信号によって動作状態が可変される論理回路と、
少なくとも２種類の基板電位を発生する基板電位発生回路と、
前記論理回路の動作状態を可変する前記論理回路制御信号によって前記基板電位発生回路が発生する基板電位を選択し、前記論理回路における前記ＭＯＳトランジスタに供給する選択回路を備えていることを特徴とする半導体集積回路。
【請求項３】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路であって、
前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記論理回路制御信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とするトライステート論理回路。
【請求項４】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項５】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、
第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項６】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、
前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項７】
前記トライステート論理回路はトライステートバッファである請求項４または請求項５または請求項６に記載の半導体集積回路。
【請求項８】
前記トライステート論理回路はトライステートインバータである請求項４または請求項５または請求項６に記載の半導体集積回路。
【請求項９】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路であって、
前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記ロードホールド信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とするロードホールド型データ一時記憶回路。
【請求項１０】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１１】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、
第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１２】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、
前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１３】
さらに、前記ロードホールド型データ一時記憶回路の出力信号を用いて論理を構成する論理回路を備え、前記論理回路を構成するＭＯＳトランジスタの少なくとも１つが、前記ロードホールド信号に応じて閾値電圧が可変される閾値可変ＭＯＳトランジスタに構成されている請求項１０または請求項１１または請求項１２に記載の半導体集積回路。
【請求項１４】
前記ロードホールド型データ一時記憶回路に代えて、ゲーティッドクロック型データ一時記憶回路を有している請求項１０または請求項１１または請求項１２または請求項１３に記載の半導体集積回路。
【請求項１５】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路であって、
前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記チップセレクト信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とするチップセレクト型メモリ回路。
【請求項１６】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１７】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、
第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、
チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１８】
複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、
第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、
チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた半導体集積回路。
【請求項１９】
論理回路制御信号によって動作状態が変化する１つ以上の論理回路を備え、かつ複数の動作モードを持つ機能ブロックであって、
少なくとも１つの前記論理回路は、その論理回路を構成するＭＯＳトランジスタのうち、少なくとも１つのＭＯＳトランジスタが前記論理回路制御信号と前記動作モードとの組み合わせに応じて閾値電圧が変わるＭＯＳトランジスタであることを特徴とする半導体機能ブロック。
【請求項２０】
論理回路制御信号によって動作状態が変化する１つ以上の論理回路を備え、かつ複数の動作モードを持つ機能ブロックと、
少なくとも２種類の基板電位を発生する基板電位発生回路と、
前記論理回路の動作状態を可変する前記論理回路制御信号と前記動作モードとの組み合わせに応じて前記基板電位発生回路が発生する基板電位を選択し、前記論理回路における前記ＭＯＳトランジスタに供給する選択回路を備えていることを特徴とする半導体集積回路。
【請求項２１】
前記ＭＯＳトランジスタのうち、複数のＰＭＯＳトランジスタの基板が同一基板に配置され、これとは別に複数のＮＭＯＳトランジスタの基板が同一基板に配置されている請求項２、請求項４ないし請求項８のいずれか、請求項１０ないし請求項１４のいずれか、請求項１６ないし請求項１８のいずれかまたは請求項２０に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トライステート論理回路、ロードホールド型データ一時記憶回路、チップセレクト型メモリ回路、半導体機能ブロックなどの半導体集積回路にかかわり、閾値電圧を制御してリーク電流を削減する技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路は、プロセス微細化の進展と共にリーク電流の増加による消費電力の増加が問題になってきている。このため、リーク電流の少ない回路設計技術が大きくクローズアップされている。従来より、トランジスタの閾値電圧が大きいと動作速度が遅いがリーク電流が少なくなり、閾値電圧が小さいと動作速度は速いがリーク電流が大きくなるというトランジスタの性質を利用して、動作速度・リーク電流を最適化するという回路設計技術が知られている（特許文献１参照）。以下、その従来技術について説明する。図６は従来の半導体集積回路の概略構成図である。
【０００３】
図６において、１１はロジック動作を行う内部回路であって、代表回路としてインバータ１１Ｖａ，１１Ｖｂを直列接続してなるバッファを示している。１２ａ，１２ｂはそれぞれ電源電圧ＶＤＤより高い電位ＶＰ１と、電源電圧ＶＤＤより低い電位ＶＰ２を発生する電圧発生回路である。１３は電圧ＶＰ１，ＶＤＤ，ＶＰ２を受ける入力ノード１３ａ，１３ｂ，１３ｃのいずれかをモード検出回路１６からの選択信号ＳＥＬｐに従って選択し、出力ノード１３ｄへ伝達する選択回路である。出力ノード１３ｄの出力電圧ＶＧＰは、内部回路１１に含まれる全てのＰＭＯＳトランジスタの基板電位へ供給されている。１４ａ，１４ｂはそれぞれグラウンド電圧ＶＳＳより低い電位ＶＮ１、グラウンド電圧ＶＳＳより高い電位ＶＮ２を発生する電圧発生回路である。１５は電圧ＶＮ１，ＶＳＳ，ＶＮ２を受ける入力ノード１５ａ，１５ｂ，１５ｃのいずれかをモード検出回路１６からの選択信号ＳＥＬｎに従って選択し、出力ノード１５ｄへ伝達する選択回路である。出力ノード１５ｄの出力電圧ＶＧＮは、内部回路１１に含まれる全てのＮＭＯＳトランジスタの基板電位へ供給されている。
【０００４】
モード検出回路１６は、内部回路１１の動作モード（例えば、高速・高リーク電流動作モード、通常動作モード、低速・低リーク電流動作モード）を検出する。この検出結果が、高速・高リーク電流動作モードの場合であれば、選択回路１３，１５は、それぞれ出力電圧ＶＧＰとしてＶＰ２、出力電圧ＶＧＮとしてＶＮ２を選択し、通常動作モードであれば、それぞれ出力電圧ＶＧＰとしてＶＤＤ、出力電圧ＶＧＮとしてＶＳＳを選択し、低速・低リーク電流動作モードであれば、出力電圧ＶＧＰとしてＶＰ１、出力電圧ＶＧＮとしてＶＮ１を選択する。
【０００５】
すなわち、高速・高リーク電流動作モードのときは、内部回路１１を構成するＰＭＯＳトランジスタの基板電位が電源電圧ＶＤＤよりも低くなるのでＰＭＯＳトランジスタの閾値電圧が低くなり、また、ＮＭＯＳトランジスタの基板電位がグラウンド電圧ＶＳＳよりも高くなるのでＮＭＯＳトランジスタの閾値電圧も低くなり、内部回路１１は、通常動作モードすなわち、ＰＭＯＳトランジスタの基板電位がＶＤＤ、ＮＭＯＳトランジスタの基板がＶＳＳであるモードよりも高速動作を行う。ただし、この場合、高いリーク電流が流れる。
【０００６】
また、低速・低リーク電流動作モードのときは、内部回路１１を構成するＰＭＯＳトランジスタの基板電位が電源電圧ＶＤＤよりも高くなるのでＰＭＯＳトランジスタの閾値電圧が高くなり、また、ＮＭＯＳトランジスタの基板電位がグラウンド電圧ＶＳＳよりも低くなるのでＮＭＯＳトランジスタの閾値電圧も高くなり、内部回路１１は、通常動作モードよりも低速動作を行う。この場合、リーク電流は減少する。
【０００７】
このように、検出した動作モードに基づいて閾値電圧を制御することにより、動作速度・リーク電流を最適化している。
【０００８】
【特許文献１】
特開平１１−１２２０４７号公報（第５−８頁、第１図）
【０００９】
【発明が解決しようとする課題】
しかしながら上記のような構成では、選択回路を制御するための選択信号を生成するためにモード検出回路を必要としているが、モード検出回路は、機能面で特別に動作に影響を及ぼすものではないので、余分なハードウエアとなっている（電源電圧を取り扱う回路を除く）。
【００１０】
さらに、ＭＯＳトランジスタの閾値電圧の制御はモード単位でしかできないもので、閾値電圧を同一モード内でさらにきめ細かく制御することはできないという問題点を有していた。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、動作速度・リーク電流の最適化において、ＭＯＳトランジスタの閾値電圧の制御方式を工夫することにより、従来技術で必要であったハードウエアのモード検出回路を必要とせず、回路構成を簡素化することができる半導体集積回路を提供することを目的としている。
【００１２】
また、ＭＯＳトランジスタの閾値電圧の制御を従来技術よりもきめ細に行える半導体集積回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１４】
論理回路のレベルでは次のように構成する。本発明による論理回路は、複数のＭＯＳ（絶縁ゲート型電界効果）トランジスタで構成され、論理回路制御信号によって動作状態が可変される論理回路であって、前記動作状態を可変する前記論理回路制御信号を兼用して前記ＭＯＳトランジスタの閾値電圧を可変するように構成してあることを特徴とする。
【００１５】
この構成による作用は次のとおりである。論理回路制御信号は論理回路の動作状態を可変するものであって機能上論理回路には必須不可欠の信号であるが、モード検出回路によるモード信号ではなく、この論理回路に必須不可欠の論理回路制御信号そのものを兼用して、論理回路内のＭＯＳトランジスタの閾値電圧を変更する。閾値電圧をより大きくすることにより、動作速度は遅いが、リーク電流が少ない状態とする。この場合に、論理回路制御信号が論理回路に設定する動作状態として、動作速度が遅くても動作的により影響の少ない方の動作状態としておくことにより、リーク電流が少ないという利点を効果的に現出させることができる。このように構成しているため、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。
【００１６】
半導体集積回路のレベルでは次のように構成する。本発明による半導体集積回路は、複数のＭＯＳトランジスタで構成され、論理回路制御信号によって動作状態が可変される論理回路と、少なくとも２種類の基板電位を発生する基板電位発生回路と、前記論理回路の動作状態を可変する前記論理回路制御信号によって前記基板電位発生回路が発生する基板電位を選択し、前記論理回路における前記ＭＯＳトランジスタに供給する選択回路を備えていることを特徴とする。
【００１７】
この構成による作用は次のとおりである。基板電位発生回路は複数種類の基板電位を発生し、選択回路を介して論理回路のＭＯＳトランジスタに供給する。論理回路制御信号は論理回路の動作状態を可変するものであって機能上論理回路には必須不可欠の信号である。その論理回路には必須不可欠の論理回路制御信号は論理回路とともに選択回路にも与えられ、論理回路制御信号の論理に応じて選択回路において基板電位を選択し、選択した基板電位をＭＯＳトランジスタに供給する。基板電位が可変されるＭＯＳトランジスタがＰＭＯＳトランジスタの場合、通常の基板電位のときの通常の閾値電圧に対して、より高い基板電位のときの閾値電圧はより大きくなる。また、基板電位が可変されるＭＯＳトランジスタがＮＭＯＳトランジスタの場合、通常の基板電位のときの通常の閾値電圧に対して、より低い基板電位のときの閾値電圧はより大きくなる。閾値電圧がより大きくなると、動作速度は遅いが、リーク電流が少ない状態となる。この場合に、論理回路制御信号が論理回路に設定する動作状態として、動作速度が遅くても動作的により影響の少ない方の動作状態としておくことにより、リーク電流が少ないという利点を効果的に現出させることができる。このように構成しているため、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。
【００１８】
上記の論理回路のレベルの発明は、トライステート論理回路において、次のように展開することが可能である。本発明によるトライステート論理回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路であって、前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記論理回路制御信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とする。
【００１９】
この構成による作用は次のとおりである。論理回路制御信号が第１の状態のときに、トライステート論理回路は出力イネーブル状態となっているが、このとき連動して、同じ第１の状態の論理回路制御信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、論理回路制御信号が第２の状態のときは、トライステート論理回路はハイインピーダンス状態となるが、このとき連動して、同じ第２の状態の論理回路制御信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタはより大きい閾値電圧となる。
【００２０】
また、上記の構成と同様のトライステート論理回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成とする。
【００２１】
この構成による作用は次のとおりである。基板電位発生回路は第１、第２および第３の基板電位を発生し、選択回路を介してトライステート論理回路のＭＯＳトランジスタに供給する。第１、第２および第３の基板電位の高低関係は、第２の基板電位＞第１の基板電位＞第３の基板電位である。第１の状態の論理回路制御信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態の論理回路制御信号は選択回路を制御して、ＮＭＯＳトランジスタに対しては前状態と同電位の供給とするが、ＰＭＯＳトランジスタに前状態よりも高電位の第２の基板電位を供給する。論理回路制御信号が第２の状態のときはトライステート論理回路はハイインピーダンス状態となるが、このとき連動して、ＰＭＯＳトランジスタがより大きい閾値電圧となる。
【００２２】
また、上記の変形の態様として、トライステート論理回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成とする。
【００２３】
この構成による作用は次のとおりである。基板電位発生回路は第１、第３および第４の基板電位を発生し、選択回路を介してトライステート論理回路のＭＯＳトランジスタに供給する。第１、第３および第４の基板電位の高低関係は、第１の基板電位＞第３の基板電位＞第４の基板電位である。第１の状態の論理回路制御信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態の論理回路制御信号は選択回路を制御して、ＰＭＯＳトランジスタに対しては前状態と同電位の供給とするが、ＮＭＯＳトランジスタに前状態よりも低域電位の第４の基板電位を供給する。論理回路制御信号が第２の状態のときはトライステート論理回路はハイインピーダンス状態となるが、このとき連動して、ＮＭＯＳトランジスタがより大きい閾値電圧となる。
【００２４】
また、上記の変形の態様として、トライステート論理回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、論理回路制御信号が第１の状態のときに出力イネーブル状態で、第２の状態のときにハイインピーダンス状態となるトライステート論理回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、前記論理回路制御信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記論理回路制御信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成とする。
【００２５】
この構成による作用は次のとおりである。基板電位発生回路は第１、第２、第３および第４の基板電位を発生し、選択回路を介してトライステート論理回路のＭＯＳトランジスタに供給する。第１ないし第４の基板電位の高低関係は、第２の基板電位＞第１の基板電位＞第３の基板電位＞第４の基板電位である。第１の状態の論理回路制御信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態の論理回路制御信号は選択回路を制御してＰＭＯＳトランジスタに前状態よりも高電位の第２の基板電位を、ＮＭＯＳトランジスタに前状態よりも低域電位の第４の基板電位を供給する。論理回路制御信号が第２の状態のときはトライステート論理回路はハイインピーダンス状態となるが、このとき連動して、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがより大きい閾値電圧となる。
【００２６】
以上のように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれか一方または両方がより大きい閾値電圧となると、動作速度は遅いが、リーク電流が少ない状態となる。この場合に、論理回路制御信号がトライステート論理回路に設定する動作状態として、動作速度が遅くても動作的により影響の少ない方のハイインピーダンス状態としておくことにより、リーク電流が少ないという利点を効果的に現出させることができる。このように構成しているため、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。
【００２７】
上記において、前記トライステート論理回路としては、トライステートバッファであってもよいし、トライステートインバータであってもよい。
【００２８】
上記の論理回路のレベルの発明は、ロードホールド型データ一時記憶回路において、次のように展開することが可能である。本発明によるロードホールド型データ一時記憶回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路であって、前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記ロードホールド信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とする。
【００２９】
この構成による作用は次のとおりである。ロードホールド信号が第１の状態のときに、ロードホールド型データ一時記憶回路はデータロード状態となっているが、このとき連動して、同じ第１の状態のロードホールド信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、ロードホールド信号が第２の状態のときは、ロードホールド型データ一時記憶回路はデータホールド状態となるが、このとき連動して、同じ第２の状態のロードホールド信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタはより大きい閾値電圧となる。
【００３０】
また、上記の構成と同様のロードホールド型データ一時記憶回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成としている。
【００３１】
この構成による作用は次のとおりである。基板電位発生回路は第１、第２および第３の基板電位を発生し、選択回路を介してロードホールド型データ一時記憶回路のＭＯＳトランジスタに供給する。第１の状態のロードホールド信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態のロードホールド信号は選択回路を制御して、ＮＭＯＳトランジスタに対しては前状態と同電位の供給とするが、ＰＭＯＳトランジスタに前状態よりも高電位の第２の基板電位を供給する。ロードホールド信号が第２の状態のときはロードホールド型データ一時記憶回路はデータホールド状態となるが、このとき連動して、ＰＭＯＳトランジスタがより大きい閾値電圧となる。
【００３２】
また、上記の変形の態様として、ロードホールド型データ一時記憶回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成としている。
【００３３】
この構成による作用は次のとおりである。基板電位発生回路は第１、第３および第４の基板電位を発生し、選択回路を介してロードホールド型データ一時記憶回路のＭＯＳトランジスタに供給する。第１の状態のロードホールド信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態のロードホールド信号は選択回路を制御して、ＰＭＯＳトランジスタに対しては前状態と同電位の供給とするが、ＮＭＯＳトランジスタに前状態よりも低域電位の第４の基板電位を供給する。ロードホールド信号が第２の状態のときはロードホールド型データ一時記憶回路はデータホールド状態となるが、このとき連動して、ＮＭＯＳトランジスタがより大きい閾値電圧となる。
【００３４】
また、上記の変形の態様として、上記の構成と同様のロードホールド型データ一時記憶回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、ロードホールド信号が第１の状態のときにデータロード状態で、第２の状態のときにデータホールド状態となるロードホールド型データ一時記憶回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、前記ロードホールド信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記ロードホールド信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成とする。
【００３５】
この構成による作用は次のとおりである。基板電位発生回路は第１、第２、第３および第４の基板電位を発生し、選択回路を介してロードホールド型データ一時記憶回路のＭＯＳトランジスタに供給する。第１の状態のロードホールド信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態のロードホールド信号は選択回路を制御してＰＭＯＳトランジスタに前状態よりも高電位の第２の基板電位を、ＮＭＯＳトランジスタに前状態よりも低域電位の第４の基板電位を供給する。ロードホールド信号が第２の状態のときはロードホールド型データ一時記憶回路はデータホールド状態となるが、このとき連動して、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタがより大きい閾値電圧となる。
【００３６】
以上のように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれか一方または両方がより大きい閾値電圧となると、動作速度は遅いが、リーク電流が少ない状態となる。この場合に、ロードホールド信号がロードホールド型データ一時記憶回路に設定する動作状態として、動作速度が遅くても動作的により影響の少ない方のデータホールド状態としておくことにより、リーク電流が少ないという利点を効果的に現出させることができる。このように構成しているため、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。
【００３７】
次のような展開もある。すなわち、上記において、さらに、前記ロードホールド型データ一時記憶回路の出力信号を用いて論理を構成する論理回路を備え、前記論理回路を構成するＭＯＳトランジスタの少なくとも１つが、前記ロードホールド信号に応じて閾値電圧が可変される閾値可変ＭＯＳトランジスタに構成されているものである。
【００３８】
この構成による作用は次のとおりである。前段にあるロードホールド型データ一時記憶回路の出力信号を入力する後段の論理回路に対しても、連動してＭＯＳトランジスタの閾値電圧を可変する。ロードホールド型データ一時記憶回路がデータホールド状態であれば、内部状態が変化せず、出力信号も変化しないため、後段の論理回路でもその内部状態は変化しない。すなわち、動作速度が遅くても動作的に影響の少ない状態となっている。このようにして、ロードホールド型データ一時記憶回路の結果を受けて演算を行う論理回路がある場合に、一時記憶回路と論理回路とにおいてともにリーク電流を抑制することができ、しかも、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。なお、後段の論理回路の一例としてインクリメンタがある。
【００３９】
また、上記において、前記ロードホールド型データ一時記憶回路に代えて、ゲーティッドクロック型データ一時記憶回路を用いてもよく、同様の効果が発揮される。
【００４０】
上記の論理回路のレベルの発明は、チップセレクト型メモリ回路において、次のように展開することが可能である。本発明によるチップセレクト型メモリ回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路であって、前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方のうち少なくとも１つのＭＯＳトランジスタが、前記チップセレクト信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とする。
【００４１】
この構成による作用は次のとおりである。チップセレクト信号が第１の状態のときに、チップセレクト型メモリ回路はアクセス可能状態となっているが、このとき連動して、同じ第１の状態のチップセレクト信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、チップセレクト信号が第２の状態のときは、チップセレクト型メモリ回路はアクセス不可状態となるが、このとき連動して、同じ第２の状態のチップセレクト信号によりＰＭＯＳトランジスタまたはＮＭＯＳトランジスタはより大きい閾値電圧となる。
【００４２】
本発明によるチップセレクト型メモリ回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成としている。
【００４３】
この構成による作用は次のとおりである。チップセレクト信号が第１の状態のときに、チップセレクト型メモリ回路はアクセス可能状態となっているが、このとき連動して、同じ第１の状態のチップセレクト信号によりＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、チップセレクト信号が第２の状態のときは、チップセレクト型メモリ回路はアクセス不可状態となるが、このとき連動して、同じ第２の状態のチップセレクト信号によりＰＭＯＳトランジスタはより大きい閾値電圧となる。
【００４４】
本発明によるチップセレクト型メモリ回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、第１の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも３種類の基板電位を発生する基板電位発生回路と、チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成としている。
【００４５】
この構成による作用は次のとおりである。チップセレクト信号が第１の状態のときに、チップセレクト型メモリ回路はアクセス可能状態となっているが、このとき連動して、同じ第１の状態のチップセレクト信号によりＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、チップセレクト信号が第２の状態のときは、チップセレクト型メモリ回路はアクセス不可状態となるが、このとき連動して、同じ第２の状態のチップセレクト信号によりＮＭＯＳトランジスタはより大きい閾値電圧となる。
【００４６】
本発明によるチップセレクト型メモリ回路は、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路であって、前記ＰＭＯＳトランジスタまたは前記ＮＭＯＳトランジスタの少なくともいずれか一方が前記チップセレクト信号が第１の状態のときに通常の閾値電圧となり、第２の状態のときに前記通常の閾値電圧より大きい閾値電圧となる閾値可変ＭＯＳトランジスタに構成されていることを特徴とする。
【００４７】
この構成による作用は次のとおりである。チップセレクト信号が第１の状態のときに、チップセレクト型メモリ回路はアクセス可能状態となっているが、このとき連動して、同じ第１の状態のチップセレクト信号によりＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは通常の閾値電圧となっている。一方、チップセレクト信号が第２の状態のときは、チップセレクト型メモリ回路はアクセス不可状態となるが、このとき連動して、同じ第２の状態のチップセレクト信号によりＰＭＯＳトランジスタおよびＮＭＯＳトランジスタはより大きい閾値電圧となる。
【００４８】
また、上記の構成と同様のチップセレクト型メモリ回路を含む半導体集積回路として、本発明は次のように構成する。すなわち、複数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、チップセレクト信号が第１の状態のときにアクセス可能状態で、第２の状態のときにアクセス不可状態となるチップセレクト型メモリ回路と、第１の基板電位と、前記第１の基板電位よりも高い第２の基板電位と、前記第１の基板電位よりも低い第３の基板電位と、前記第３の基板電位よりも低い第４の基板電位の少なくとも４種類の基板電位を発生する基板電位発生回路と、チップセレクト信号が第１の状態のときに、前記基板電位発生回路からの前記第１の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第３の基板電位を前記ＮＭＯＳトランジスタに供給し、前記チップセレクト信号が第２の状態のときに前記基板電位発生回路からの前記第２の基板電位を前記ＰＭＯＳトランジスタに供給し、前記第４の基板電位を前記ＮＭＯＳトランジスタに供給する選択回路とを備えた構成とする。
【００４９】
この構成による作用は次のとおりである。基板電位発生回路は第１ないし第４の基板電位を発生し、選択回路を介してチップセレクト型メモリ回路のＭＯＳトランジスタに供給する。第１の状態のチップセレクト信号は選択回路を制御してＰＭＯＳトランジスタに第１の基板電位を、ＮＭＯＳトランジスタに第３の基板電位を供給し、第２の状態のチップセレクト信号は選択回路を制御してＰＭＯＳトランジスタに第２の基板電位を、ＮＭＯＳトランジスタに第４の基板電位を供給する。チップセレクト信号が第２の状態のときはチップセレクト型メモリ回路はアクセス不可状態となるが、このとき連動して、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタがより大きい閾値電圧となる。
【００５０】
以上のように、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタがより大きい閾値電圧となると、動作速度は遅いが、リーク電流が少ない状態となる。この場合に、チップセレクト信号がチップセレクト型メモリ回路に設定する動作状態として、動作速度が遅くても動作的により影響の少ない方のアクセス不可状態としておくことにより、リーク電流が少ないという利点を効果的に現出させることができる。このように構成しているため、従来技術で必要としていたモード検出回路は必要ではなくなり、回路構成を簡素化することができる。
【００５１】
上記の論理回路のレベルの発明は、半導体機能ブロックにおいて、次のように展開することが可能である。本発明による半導体機能ブロックは、論理回路制御信号によって動作状態が変化する１つ以上の論理回路を備え、かつ複数の動作モードを持つ機能ブロックであって、少なくとも１つの前記論理回路は、その論理回路を構成するＭＯＳトランジスタのうち、少なくとも１つのＭＯＳトランジスタが前記論理回路制御信号と前記動作モードとの組み合わせに応じて閾値電圧が変わるＭＯＳトランジスタであることを特徴とする。
【００５２】
この構成による作用は次のとおりである。論理回路制御信号の状態がｍ通りあり、動作モードの状態がｎ通りあるとすると、論理回路制御信号と動作モードとの組み合わせは最大でｍ×ｎ通りにもなる。
【００５３】
また、上記の構成と同様の半導体機能ブロックを含む半導体集積回路として、本発明は次のように構成する。すなわち、論理回路制御信号によって動作状態が変化する１つ以上の論理回路を備え、かつ複数の動作モードを持つ機能ブロックと、少なくとも２種類の基板電位を発生する基板電位発生回路と、前記論理回路の動作状態を可変する前記論理回路制御信号と前記動作モードとの組み合わせに応じて前記基板電位発生回路が発生する基板電位を選択し、前記論理回路における前記ＭＯＳトランジスタに供給する選択回路を備えていることを特徴とする。
【００５４】
この構成による作用は次のとおりである。基板電位発生回路は少なくとも２種類の基板電位を発生し、選択回路を介して半導体機能ブロックにおける論理回路のＭＯＳトランジスタに供給する。
【００５５】
以上のように、モード単位でＭＯＳトランジスタの閾値電圧を制御することに加えて、モード単位よりも下位の階層で使用する機能面で必要となる信号のみを利用して、階層的にＭＯＳトランジスタの閾値電圧を制御する。動作モードでもＭＯＳトランジスタの閾値電圧を変更でき、さらに動作モードとは独立に動作する論理回路制御信号によってもＭＯＳトランジスタの閾値電圧を変更できるため、従来技術ではできなかった、階層的にきめ細かい閾値電圧制御を実現することができる。例えば、低消費動作モードでは無条件に、動作速度は遅くしてリーク電流が少なくするとともに、通常消費動作モードでは、リーク電流は多いが動作速度を速くする第１の状態と、動作速度は遅くしてリーク電流を少なくする第２の状態とに切り換えることが可能となり、きめ細かい管理が可能となる。
【００５６】
なお、上記のいずれの構成においても好ましい態様は、前記ＭＯＳトランジスタのうち、複数のＰＭＯＳトランジスタの基板が同一基板に配置され、これとは別に複数のＮＭＯＳトランジスタの基板が同一基板に配置されていることである。このようにすれば、複数のＰＭＯＳトランジスタまたは複数のＮＭＯＳトランジスタに対して共通に同じ基板電位の供給を行うことが容易に実現できる。
【００５７】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて説明する。
【００５８】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すブロック図である。
【００５９】
図１において、１０１は３２ビットからなるバスである。１０２はバス１０１へ出力する３２ビットのトライステートインバータからなる第１の出力バッファであって、第１の論理回路制御信号１１１が“Ｈ”のとき、３２ビット全てのトライステートインバータが出力イネーブル状態になり、“Ｌ”のとき、３２ビット全てのトライステートインバータがハイインピーダンス状態になる。
【００６０】
ここで、第１の出力バッファ１０２を構成するトライステートインバータの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【００６１】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ１を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ１を供給することとが容易に実現できるようになっている。
【００６２】
１０３はバス１０１へ出力する３２ビットのトライステートインバータからなる第２の出力バッファであって、第２の論理回路制御信号１１２が“Ｈ”のとき、３２ビット全てのトライステートインバータが出力イネーブル状態になり、“Ｌ”のとき、３２ビット全てのトライステートインバータがハイインピーダンス状態になる。
【００６３】
ここで、第２の出力バッファ１０３を構成するトライステートインバータの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位はＶＧＰ２、ＮＭＯＳトランジスタの基板電位はＶＧＮ２が供給されている。
【００６４】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ２を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ２を供給することとが容易に実現できるようになっている。
【００６５】
１０４は基板電位発生回路であって、電源電圧ＶＤＤと、電源電圧ＶＤＤよりも高い電圧であるＶＤＤＨと、グラウンド電圧ＶＳＳと、グラウンド電圧ＶＳＳよりも低い電圧であるＶＳＳＬを発生する。
【００６６】
１２１は第１の論理回路制御信号１１１が“Ｈ”のときに、ＰＭＯＳ用基板電位ＶＧＰ１として電源電圧ＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてグラウンド電圧ＶＳＳを選択して出力し、第１の論理回路制御信号１１１が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳＬを選択して出力する第１の選択回路であり、１２２は第２の論理回路制御信号１１２が“Ｈ”のときにＰＭＯＳ用基板電位ＶＧＰ２として電源電圧ＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ２としてグラウンド電圧ＶＳＳを選択して出力し、第２の論理回路制御信号１１２が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ２としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ２としてＶＳＳＬを選択して出力する第２の選択回路である。
【００６７】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００６８】
第１の出力バッファ１０２は、第１の論理回路制御信号１１１が“Ｈ”のときには、３２ビットバス１０１へ出力するデータがイネーブル状態となっているが、このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電圧が同じ電位のトライステートインバータとして動作する。
【００６９】
逆に、第１の論理回路制御信号１１１が“Ｌ”のときに、３２ビットバス１０１へ出力するデータがハイインピーダンス状態となるので、各トライステートインバータは何も出力しない状態となる。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの基板電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、各トライステートバッファは何も出力しない状態であるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【００７０】
第２の出力バッファ１０３については、第１の出力バッファ１０２と同様の動作をするため、ここでの説明は省略する。
【００７１】
以上のように本実施の形態によれば、既に存在している制御信号（ここでは第１の論理回路制御信号１１１と第２の論理回路制御信号１１２）によって基板電位を切り替えることで、構成しているトランジスタの閾値電圧を変更し、動作的に悪影響を及ぼさずに、リーク電流を削減することができる。
【００７２】
なお、基板電位発生回路１０４が発生する電位として、ＶＤＤ，ＶＤＤＨ，ＶＳＳ，ＶＳＳＬを発生していたが、ＶＤＤＬをＶＤＤより低い電位、ＶＳＳＨをＶＳＳよりも高い電位とすれば、ＶＤＤＬ，ＶＤＤ，ＶＳＳＨ，ＶＳＳを発生しても構わないし、ＶＤＤＬ，ＶＤＤＨ，ＶＳＳＨ，ＶＳＳＬを発生するような構成にしても構わない。
【００７３】
なお、第１、第２の出力バッファとして、トライステートインバータから構成される例について示したが、これ以外のトライステート動作をする論理から構成されるようにしても構わない。
【００７４】
（実施の形態２）
図２は本発明の実施の形態２における半導体集積回路の構成を示すブロック図である。
【００７５】
図２において、２０１はデータ一時記憶回路としての３２ビットのロードホールド型フリップフロップから構成されたロードホールド型データ一時記憶回路（レジスタ）、２３１はロードホールド型データ一時記憶回路２０１に対する３２ビットの入力端子、２３２は同じく３２ビットの出力端子、２１１は“Ｈ”によってデータロード状態を指示し、“Ｌ”によってデータホールド状態を指示するロードホールド信号、２１２はクロック信号である。ロードホールド型データ一時記憶回路２０１を構成するロードホールド型フリップフロップは、クロック信号２１２の立上りタイミングに同期して動作するもので、ロードホールド信号２１１が“Ｈ”のときに、入力端子２３１からの入力データをロードし、ロードホールド信号２１１が“Ｌ”のときに、データホールドするように構成されている。各フリップフロップからの出力信号は出力端子２３２から出力される。
【００７６】
ここで、ロードホールド型データ一時記憶回路２０１を構成するフリップフロップの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【００７７】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ１を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ１を供給することとが容易に実現できるようになっている。
【００７８】
２０４は基板電位発生回路であって、電源電圧ＶＤＤと、電源電圧ＶＤＤよりも高い電圧であるＶＤＤＨと、グラウンド電圧ＶＳＳと、グラウンド電圧ＶＳＳよりも低い電圧であるＶＳＳＬを発生する。
【００７９】
２２１はロードホールド信号２１１が“Ｈ”のときに、ＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳを選択して出力し、ロードホールド信号２１１が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳＬを選択して出力する選択回路である。
【００８０】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００８１】
ロードホールド型データ一時記憶回路２０１は、ロードホールド信号２１１が“Ｈ”のときには、クロック信号２１２に同期して入力端子２３１から入力される３２ビットのデータをロードするレジスタとして動作する状態となっている。このとき、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位のフリップフロップとして動作する。
【００８２】
逆に、ロードホールド信号２１１が“Ｌ”のときに、ロードホールド型データ一時記憶回路２０１は、入力端子２３１のデータを書き込まずに、保持しているデータを保持し続けるという動作を行う状態となる。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、各フリップフロップはデータ保持状態であるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【００８３】
以上のように本実施の形態によれば、既に存在している制御信号（ここではロードホールド信号２１１）によって基板電位を切り替えることで、構成しているトランジスタの閾値電圧を変更し、動作的に悪影響を及ぼさずに、リーク電流を削減することができる。
【００８４】
なお、基板電位発生回路２０４が発生する電位として、ＶＤＤ，ＶＤＤＨ，ＶＳＳ，ＶＳＳＬを発生していたが、ＶＤＤＬをＶＤＤより低い電位、ＶＳＳＨをＶＳＳよりも高い電位とすれば、ＶＤＤＬ，ＶＤＤ，ＶＳＳＨ，ＶＳＳを発生しても構わないし、ＶＤＤＬ，ＶＤＤＨ，ＶＳＳＨ，ＶＳＳＬを発生するような構成にしても構わない。
【００８５】
なお、ロードホールド型データ一時記憶回路２０１を構成するデータ一時記憶回路として、ロードホールド型フリップフロップから構成される例について示したが、これ以外のロードホールド型データ一時記憶回路で構成されるようにしても構わない。
【００８６】
なお、ロードホールド型データ一時記憶回路に代えてロードホールド型でない通常のフリップフロップで構成され、各通常のフリップフロップのクロック入力として、ロードホールド信号が“Ｈ”の期間にのみクロック信号２１２が入力され、“Ｌ”の期間にはマスクされたクロック信号が入力されるゲーティッドクロック型のレジスタであっても構わない。
【００８７】
（実施の形態３）
図３は本発明の実施の形態３における半導体集積回路の構成を示すブロック図である。
【００８８】
図３において、３０１はデータ一時記憶回路としての３２ビットのロードホールド型フリップフロップから構成されたロードホールド型データ一時記憶回路（レジスタ）、３３１はロードホールド型データ一時記憶回路３０１に対する３２ビットの入力端子、３３２は同じく３２ビットの出力端子、３１１は“Ｈ”によってデータロード状態を指示し、“Ｌ”によってデータホールド状態を指示するロードホールド信号、３１２はクロック信号である。ロードホールド型データ一時記憶回路３０１を構成するロードホールド型フリップフロップは、クロック信号３１２の立上りタイミングに同期して動作するもので、ロードホールド信号３１１が“Ｈ”のときに、入力端子３３１からの入力データをロードし、ロードホールド信号３１１が“Ｌ”のときに、データホールドするように構成されている。各フリップフロップからの出力信号は出力端子３３２から出力される。
【００８９】
ここで、ロードホールド型データ一時記憶回路３０１を構成するフリップフロップの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【００９０】
３０２は３２ビットからなる入力端子３３３から入力したデータに対し、１を加算して３３ビットからなるデータを出力端子３３４から出力する３２ビットインクリメンタであって、入力端子３３３はロードホールド型データ一時記憶回路３０１の出力端子３３２に接続している。
【００９１】
ここで、インクリメンタ３０２の電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【００９２】
このとき、ロードホールド型データ一時記憶回路３０１を構成するＰＭＯＳトランジスタとインクリメンタ３０２を構成するＰＭＯＳトランジスタの基板は同一基板上に構成されており、ロードホールド型データ一時記憶回路３０１を構成するＮＭＯＳトランジスタとインクリメンタ３０２を構成するＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ１を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ１を供給することとが容易に実現できるようになっている。
【００９３】
３０４は基板電位発生回路であって、電源電圧ＶＤＤと、電源電圧ＶＤＤよりも高い電圧であるＶＤＤＨと、グラウンド電圧ＶＳＳと、グラウンド電圧ＶＳＳよりも低い電圧であるＶＳＳＬを発生する。
【００９４】
３２１はロードホールド信号３１１が“Ｈ”のときに、ＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳを選択して出力し、ロードホールド信号３１１が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳＬを選択して出力する選択回路である。
【００９５】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００９６】
ロードホールド型データ一時記憶回路３０１は、ロードホールド信号３１１が“Ｈ”のときには、クロック信号３１２に同期して入力端子３３１から入力される３２ビットのデータをロードするレジスタとして動作する状態となっている。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位のフリップフロップとして動作する。
【００９７】
同時にインクリメンタ３０２は、そのＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位のインクリメンタとして動作する。
【００９８】
逆に、ロードホールド信号３１１が“Ｌ”のときに、ロードホールド型データ一時記憶回路３０１は、入力端子３３１のデータを書き込まずに、保持しているデータを保持し続けるという動作を行う状態となる。したがって、インクリメンタ３０２の入力端子３３３の信号が変化しないため、インクリメンタ３０２は同じ状態を維持し続けるという状態となる。
【００９９】
このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、ロードホールド型データ一時記憶回路３０１を構成する各フリップフロップはデータ保持状態であり、インクリメンタ３０２は同じ状態を維持し続けるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【０１００】
以上のように本実施の形態によれば、既に存在している制御信号（ここではロードホールド信号３１１）によって基板電位を切り替えることで、構成しているトランジスタの閾値電圧を変更し、動作的に悪影響を及ぼさずに、リーク電流を削減することができる。
【０１０１】
なお、基板電位発生回路３０４が発生する電位として、ＶＤＤ，ＶＤＤＨ，ＶＳＳ，ＶＳＳＬを発生していたが、ＶＤＤＬをＶＤＤより低い電位、ＶＳＳＨをＶＳＳよりも高い電位とすれば、ＶＤＤＬ，ＶＤＤ，ＶＳＳＨ，ＶＳＳを発生しても構わないし、ＶＤＤＬ，ＶＤＤＨ，ＶＳＳＨ，ＶＳＳＬを発生するような構成にしても構わない。
【０１０２】
なお、ロードホールド型データ一時記憶回路３０１を構成するデータ一時記憶回路として、ロードホールド型フリップフロップから構成される例について示したが、これ以外のロードホールド型データ一時記憶回路で構成されるようにしても構わない。
【０１０３】
なお、ロードホールド型データ一時記憶回路に代えて、ロードホールド型でない通常のフリップフロップで構成され、各通常のフリップフロップのクロック入力として、ロードホールド信号が“Ｈ”の期間にのみクロック信号３１２が入力され、“Ｌ”の期間にはマスクされたクロック信号が入力されるゲーティッドクロック型のレジスタであっても構わない。
【０１０４】
なお、ロードホールド型データ一時記憶回路３０１の出力先に接続する論理がインクリメンタであった場合の例を示したが、これ以外の回路であっても構わない。
【０１０５】
（実施の形態４）
図４は本発明の実施の形態４における半導体集積回路の構成を示すブロック図である。
【０１０６】
図４において、４０１はチップセレクト型メモリ回路の一例としてのＲＡＭ（ランダムアクセスメモリ）であって、３２ビットの入力ポート４３１と、３２ビットの出力ポート４３２と、読み出しアドレス入力端子４３３と、書き込みアドレス入力端子４３４と、クロック入力端子４３７を持つ。
【０１０７】
チップセレクト信号４１１が“Ｈ”のときの動作は、クロック入力端子４３７から入力されるクロック信号の立上りエッジに同期して、読み出しアドレス入力端子４３３から入力される読み出しアドレスに格納された３２ビットのデータを出力ポート４３２から出力し、書き込みアドレス入力端子４３４から入力される書き込みアドレスへ、入力ポート４３１から入力されるデータを書き込む。
【０１０８】
チップセレクト信号４１１が“Ｌ”のときの動作は、ＲＡＭ４０１は読み出し、書き込み動作を停止し、データを保持し続け、出力ポート４３２からはハイインピーダンス信号を出力する。
【０１０９】
ここで、ＲＡＭ４０１の電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【０１１０】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ１を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ１を供給することとが容易に実現できるようになっている。
【０１１１】
４０４は基板電位発生回路であって、電源電圧ＶＤＤと、電源電圧ＶＤＤよりも高い電圧であるＶＤＤＨと、グラウンド電圧ＶＳＳと、グラウンド電圧ＶＳＳよりも低い電圧であるＶＳＳＬを発生する。
【０１１２】
４２１はチップセレクト信号４１１が“Ｈ”のときに、ＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳを選択して出力し、チップセレクト信号４１１が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳＬを選択して出力する選択回路である。
【０１１３】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【０１１４】
ＲＡＭ４０１は、チップセレクト信号４１１が“Ｈ”のときには、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位のＲＡＭとして動作する。
【０１１５】
逆に、チップセレクト信号４１１が“Ｌ”のときに、ＲＡＭ４０１は保持しているデータを保持し続けるという動作を行う状態となる。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、ＲＡＭ４０１はデータ保持状態であるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【０１１６】
以上のように本実施の形態によれば、既に存在している制御信号（ここではチップセレクト信号４１１）によって基板電位を切り替えることで、構成しているトランジスタの閾値電圧を変更し、動作的に悪影響を及ぼさずに、リーク電流を削減することができる。
【０１１７】
なお、基板電位発生回路４０４が発生する電位として、ＶＤＤ，ＶＤＤＨ，ＶＳＳ，ＶＳＳＬを発生していたが、ＶＤＤＬをＶＤＤより低い電位、ＶＳＳＨをＶＳＳよりも高い電位とすれば、ＶＤＤＬ，ＶＤＤ，ＶＳＳＨ，ＶＳＳを発生しても構わないし、ＶＤＤＬ，ＶＤＤＨ，ＶＳＳＨ，ＶＳＳＬを発生するような構成にしても構わない。
【０１１８】
なお、メモリとしてランダムアクセス動作をするシングルポートＲＡＭの例について示したが、これ以外のメモリ（例えばＲＯＭ、デュアルポートＲＡＭ等）であっても構わない。
【０１１９】
（実施の形態５）
図５は本発明の実施の形態５における半導体集積回路の構成を示すブロック図である。
【０１２０】
図５において、５０１はデータ一時記憶回路としての３２ビットのロードホールド型フリップフロップから構成されたロードホールド型データ一時記憶回路（レジスタ）、５３１はロードホールド型データ一時記憶回路５０１に対する３２ビットの入力端子、５３２は同じく３２ビットの出力端子、５１１は“Ｈ”によってデータロード状態を指示し、“Ｌ”によってデータホールド状態を指示するロードホールド信号、５１７はクロック信号５１７である。ロードホールド型データ一時記憶回路５０１を構成するロードホールド型フリップフロップは、クロック信号５１７の立上りタイミングに同期して動作するもので、ロードホールド信号５１１が“Ｈ”のときに、入力端子５３１からの入力データをロードし、ロードホールド信号５１１が“Ｌ”のときに、データホールドするように構成されている。各フリップフロップからの出力信号は出力端子５３２から出力される。
【０１２１】
ここで、ロードホールド型データ一時記憶回路５０１を構成するフリップフロップの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位としてＶＧＰ１が供給され、ＮＭＯＳトランジスタの基板電位としてＶＧＮ１が供給されている。
【０１２２】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ１を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ１を供給することとが容易に実現できるようになっている。
【０１２３】
５０４は基板電位発生回路であって、電源電圧ＶＤＤと、電源電圧ＶＤＤよりも高い電圧であるＶＤＤＨと、グラウンド電圧ＶＳＳと、グラウンド電圧ＶＳＳよりも低い電圧であるＶＳＳＬを発生する。
【０１２４】
５０３は機能ブロックであって、ロードホールド型データ一時記憶回路５０１と、ロードホールド型データ一時記憶回路５０１以外からなるその他の論理回路５０２から構成され、動作モードとして、通常消費動作モードと低消費動作モードの２つの動作モードを保有する。
【０１２５】
ここで、その他の論理回路５０２を構成するＭＯＳトランジスタの電源は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給され、ＰＭＯＳトランジスタの基板電位はＶＧＰ２、ＮＭＯＳトランジスタの基板電位はＶＧＮ２が供給されている。
【０１２６】
このとき、ＰＭＯＳトランジスタの基板は同一基板上に構成されており、ＮＭＯＳトランジスタの基板は同一基板上に構成されていることで、ＰＭＯＳトランジスタの基板電位として共通にＶＧＰ２を供給することと、ＮＭＯＳトランジスタの基板電位として共通にＶＧＮ２を供給することとが容易に実現できるようになっている。
【０１２７】
低消費動作モードとは、通常消費動作モードよりも動作速度が遅いが、消費電力を少なくして動作するモードのことである。
【０１２８】
５０５は機能ブロック５０３の動作モードを検出するモード検出回路であって、機能ブロック５０３が通常消費動作モードのときにモード信号５１２に“Ｈ”を出力し、低消費動作モードのときはモード信号５１２に“Ｌ”を出力する。
【０１２９】
５０６はロードホールド信号５１１とモード信号５１２の論理積信号をアンド信号５１３として出力するアンド回路である。
【０１３０】
５２１はアンド信号５１３が“Ｈ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳを選択して出力し、アンド信号５１３が“Ｌ”のときにＰＭＯＳ用基板電位ＶＧＰ１としてＶＤＤＨを選択して出力し、ＮＭＯＳ用基板電位ＶＧＮ１としてＶＳＳＬを選択して出力する第１の選択回路である。
【０１３１】
５２２はモード信号５１２が“Ｈ”のときにＶＧＰ２としてＶＤＤを選択して出力し、ＶＧＮ２としてＶＳＳを選択して出力し、モード信号５１２が“Ｌ”のときにＶＧＰ２としてＶＤＤＨを選択して出力し、ＶＧＮ２としてＶＳＳＬを選択して出力する第２の選択回路である。
【０１３２】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【０１３３】
ロードホールド型データ一時記憶回路５０１は、ロードホールド信号５１１とモード信号５１２が“Ｈ”のときには、アンド信号５１３が“Ｈ”となり、クロック信号５１７に同期して入力端子５３１から入力される３２ビットのデータをロードするレジスタとして動作する状態となっている。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位のフリップフロップとして動作する。
【０１３４】
ロードホールド信号５１１が“Ｌ”で、モード信号５１２が“Ｈ”のときには、アンド信号５１３が“Ｌ”となり、ロードホールド型データ一時記憶回路５０１は入力端子５３１のデータを書き込まずに、保持しているデータを保持し続けるという動作を行う状態となる。
【０１３５】
このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、各フリップフロップはデータ保持状態であるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【０１３６】
ロードホールド信号５１１が“Ｈ”で、モード信号５１２が“Ｌ”のときには、アンド信号５１３が“Ｌ”となり、ロードホールド型データ一時記憶回路５０１は、クロック信号５１７に同期して入力端子５３１から入力される３２ビットのデータをロードするレジスタとして動作する状態となっている。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。すなわち、低消費動作モード（モード信号５１２が“Ｌ”）としての特徴的な動作をする状態となる。
【０１３７】
ロードホールド信号５１１が“Ｌ”で、モード信号５１２が“Ｌ”のときには、アンド信号５１３が“Ｌ”となり、ロードホールド型データ一時記憶回路５０１は入力端子５３１のデータを書き込まずに、保持しているデータを保持し続けるという動作を行う状態となる。このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。しかしながら、構成する各トランジスタの動作速度が遅い状態であっても、各フリップフロップはデータ保持状態であるか、低消費動作モードであるため、動作的には悪影響を及ぼさず、リーク電流が少ないという利点だけが効果として現れる。
【０１３８】
その他の論理回路５０２は、モード信号５１２が“Ｈ”のときには、通常消費動作モードとして動作する状態となっているが、このときは、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳとなっており、電源電圧と基板電位が同じ電位の論理回路として動作する。
【０１３９】
逆に、モード信号５１２が“Ｌ”のときには、ＰＭＯＳトランジスタの基板電位は電源電圧ＶＤＤよりも高い電位のＶＤＤＨであり、ＮＭＯＳトランジスタの基板電位はグラウンド電圧ＶＳＳよりも低い電位のＶＳＳＬであるので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位がそれぞれＶＤＤ、ＶＳＳの場合と比べて動作速度は遅いが、リーク電流が少ないという状態（閾値電圧が高い状態）となっている。すなわち、低消費動作モード（モード信号がＬ）としての特徴的な動作をする状態となる。
【０１４０】
以上のように本実施の形態によれば、動作モードに対応するモード信号と、既に存在している制御信号（ここではロードホールド信号５１１）によって階層的に基板電位をきめ細かに切り替えることで、構成しているトランジスタの閾値電圧を変更し、動作的に悪影響を及ぼさずに、リーク電流を削減することができる。
【０１４１】
なお、基板電位発生回路５０４が発生する電位として、ＶＤＤ，ＶＤＤＨ，ＶＳＳ，ＶＳＳＬを発生していたが、ＶＤＤＬをＶＤＤより低い電位、ＶＳＳＨをＶＳＳよりも高い電位とすれば、ＶＤＤＬ，ＶＤＤ，ＶＳＳＨ，ＶＳＳを発生しても構わないし、ＶＤＤＬ，ＶＤＤＨ，ＶＳＳＨ，ＶＳＳＬを発生するような構成にしても構わない。
【０１４２】
なお、ロードホールド型データ一時記憶回路５０１を構成するデータ一時記憶回路として、ロードホールド型フリップフロップから構成される例について示したが、これ以外の論理回路で構成されるようにしても構わない。
【０１４３】
【発明の効果】
以上のように本発明によれば、論理回路の動作状態を可変する上で必須不可欠の論理回路制御信号そのものを兼用して、ＭＯＳトランジスタの閾値電圧を制御することにより、動作速度の遅いモードでリーク電流が少なくするため、従来必要としたモード検出回路の必要性を緩和し、回路構成を簡素化することができる。
【０１４４】
また、モード検出回路を用いる場合には、論理回路制御信号と動作モードとの組み合わせに応じてＭＯＳトランジスタの閾値電圧を制御することにより、モード単位のみで制御していた技術に比べて、きめ細かい閾値電圧制御を実現することができる。
【０１４５】
本発明は、トライステート論理回路、ロードホールド型データ一時記憶回路、ゲーティッドクロック型データ一時記憶回路またはチップセレクト型メモリ回路などを含む半導体集積回路に好適に適用される。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるトライステート動作をする半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態２におけるデータ一時記憶動作をする半導体集積回路の構成を示すブロック図
【図３】本発明の実施の形態３におけるデータ一時記憶動作とインクリメント動作をする半導体集積回路の構成を示すブロック図
【図４】本発明の実施の形態４におけるＲＡＭ動作をする半導体集積回路の構成を示すブロック図
【図５】本発明の実施の形態５におけるデータ一時記憶動作とその他の論理動作をする半導体集積回路の構成を示すブロック図
【図６】従来技術の半導体集積回路の構成を示すブロック図
【符号の説明】
１０１  バス
１０２  第１の出力バッファ
１０３  第２の出力バッファ
１０４  基板電位発生回路
１１１  第１の論理回路制御信号
１１２  第２の論理回路制御信号
１２１  第１の選択回路
１２２  第２の選択回路
２０１  ロードホールド型データ一時記憶回路（レジスタ）
２０４  基板電位発生回路
２１１  ロードホールド信号
２１２  クロック信号
２２１  選択回路
３０１  ロードホールド型データ一時記憶回路（レジスタ）
３０２  インクリメンタ
３０４  基板電位発生回路
３１１  ロードホールド信号
３１２  クロック信号
３２１  選択回路
４０１  ＲＡＭ（チップセレクト型メモリ回路）
４０４  基板電位発生回路
４１１  チップセレクト信号
４２１  選択回路
４３７  クロック信号
５０１  ロードホールド型データ一時記憶回路（レジスタ）
５０２  その他の論理回路
５０３  機能ブロック
５０４  基板電位発生回路
５０５  モード検出回路
５０６  アンド回路
５１１  ロードホールド信号
５１２  モード信号
５１３  アンド信号
５１７  クロック信号
５２１  第１の選択回路
５２２  第２の選択回路
【図１】
2005006067.tif 000003
【図２】
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【図３】
2005006067.tif 000005
【図４】
2005006067.tif 000006
【図５】
2005006067.tif 000007
【図６】
2005006067.tif 000008