(57)【要約】【課題】半導体メモリ装置の制御情報をプログラムするための方法と装置とを提供する。【解決手段】本発明の半導体メモリ装置１００のプログラム方法はメモリセルアレイの第１領域に所定のセルタイプに該当する低速プログラム方法でプログラム動作を実行する段階と、前記第１領域の低速プログラムの結果を検証する段階と、メモリセルアレイの第２領域を高速プログラムする段階とを含んで全体的なプログラム所要時間を縮め、前記高速プログラム時の電圧と前記低速プログラム時の電圧は互いに異なるレベルであることを特徴とする。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体メモリ装置のプログラム方法において、
メモリセルアレイの第１領域に対しセルタイプに該当する周波数で低速プログラムを実行する段階と、
前記第１領域に対する前記低速プログラムの結果を検証する段階と、
前記メモリセルアレイの第２領域に対しセルタイプに該当する周波数で高速プログラムを実行する段階とを含み、
前記高速プログラム時の電圧と前記低速プログラム時の電圧は互いに異なるレベルであることを特徴とする方法。
【請求項２】
前記所定のセルタイプは二つの状態でプログラムされることを特徴とする請求項１に記載の方法。
【請求項３】
前記所定のセルタイプは二つ以上の状態でプログラムされることを特徴とする請求項１に記載の方法。
【請求項４】
前記低速プログラムはデータ書き込み動作であることを特徴とする請求項１に記載の方法。
【請求項５】
前記高速プログラムは制御情報書き込み動作であることを特徴とする請求項１に記載の方法。
【請求項６】
前記高速プログラムは前記検証の結果情報を有する符号の書き込み動作であることを特徴とする請求項５に記載の方法。
【請求項７】
前記低速プログラムは初期電圧ＶＬからＮステップの間順次にステップ電圧に増加し、前記高速プログラムは初期電圧ＶＨからＭステップの間順次にステップ電圧に減少していくことを特徴とし、前記整数Ｍは整数Ｎより小さいことを特徴とする請求項１に記載の方法。
【請求項８】
前記高速プログラムにおいてＭは整数１であることを特徴とする請求項７に記載の方法。
【請求項９】
ＶＬ＜ＶＨの関係であることを特徴とする請求項７に記載の方法。
【請求項１０】
前記高速プログラムの初期電圧ＶＨは固定された値であることを特徴とする請求項７に記載の方法。
【請求項１１】
前記高速プログラムの初期電圧ＶＨは前記低速プログラムでの最終ステップ電圧のレベルに依存することを特徴とする請求項７に記載の方法。
【請求項１２】
前記高速プログラムの初期電圧ＶＨは前記低速プログラムの最終ステップ電圧と同一、またはそれより高いことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記高速プログラムの初期電圧ＶＨは前記低速プログラムの最終ステップ電圧より低いことを特徴とする請求項１１に記載の方法。
【請求項１４】
前記低速プログラムのプログラムサイクル時間は前記高速プログラムのプログラムサイクル時間より長いことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記高速プログラムの最終ステップ電圧のレベルは前記低速プログラムでの最終ステップ電圧より高いことを特徴とする請求項７に記載の方法。
【請求項１６】
前記データ書き込み動作はメインメモリ領域で行われることを特徴とする請求項４に記載の方法。
【請求項１７】
前記データ書き込み動作はスペアメモリ領域で行われることを特徴とする請求項４に記載の方法。
【請求項１８】
前記制御情報書き込み動作はメインメモリ領域で行われることを特徴とする請求項５に記載の方法。
【請求項１９】
前記制御情報書き込み動作はスペアメモリ領域で行われることを特徴とする請求項５に記載の方法。
【請求項２０】
前記低速プログラムと前記高速プログラムは一つの命令によって動作が行われることを特徴とする請求項７に記載の方法。
【請求項２１】
前記低速プログラムと前記高速プログラムは各々独立的に実行されることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記低速プログラムと前記高速プログラムは各々の別途の該当する命令によって動作が行われることを特徴とする請求項７に記載の方法。
【請求項２３】
前記低速プログラムと前記高速プログラムは連続して行われることができることを特徴とする請求項２２に記載の方法。
【請求項２４】
半導体メモリ装置のプログラム方法であって、
第１メモリ領域に第１プログラム方法で第１のプログラムを実行する段階と、
前記第１メモリ領域の第１のプログラム結果を検証する段階と、
前記検証結果、前記第１のプログラムが正常に行われた時、第２メモリ領域に第２プログラム方法で第２のプログラムを実行する段階とを含み、
前記第１のプログラム方法での初期プログラム電圧と前記第２のプログラム方法での初期プログラム電圧は互いに異なることを特徴とする方法。
【請求項２５】
半導体メモリ装置であって、
第１メモリセル領域と第２メモリセル領域とを含む不揮発性メモリセルアレイと、
前記第１メモリセル領域のセルタイプに該当する周波数で低速プログラムを実行し、前記第１メモリセル領域の低速プログラム結果を検証し、前記第１メモリセル領域での前記低速プログラムが正常に完了した時、前記第２メモリセル領域のセルタイプに該当する周波数の高速プログラムによって前記第２メモリセル領域をプログラムする制御器とを含み、
前記低速プログラムと前記高速プログラムは互いに異なるレベルの初期プログラム電圧を有することを特徴とする半導体メモリ装置。
【請求項２６】
前記低速プログラムはデータ書き込み動作であることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記高速プログラムは制御フラグの書き込み動作であることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２８】
前記制御器は低速プログラムイネーブル信号と高速プログラムイネーブル信号が供給され、前記各イネーブル信号に応答して前記不揮発性メモリセルアレイの少なくとも一つ以上のブロックに供給されるセルを選択するためのワードライン電圧発生器をさらに含むことを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２９】
前記ワードライン電圧発生器は前記各イネーブル信号に応答して選択的に初期電圧ＶＬからＮステップのステップ上昇電圧を発生するか、初期電圧ＶＨから前記Ｎより小さいＭステップのステップ下降電圧を発生することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記初期電圧ＶＬと初期電圧ＶＨはＶＬ＜ＶＨの関係であることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記整数Ｍは、高速プログラムの場合、１であることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３２】
前記初期電圧ＶＨは高速プログラム時には固定された値であることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３３】
前記高速プログラムの初期プログラム電圧ＶＨは前記低速プログラムの最終プログラム電圧に依存することを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３４】
前記低速プログラムの初期プログラム電圧ＶＬと前記高速プログラムの初期プログラム電圧ＶＨとの関係はＶＬ＜ＶＨであることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３５】
前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧に依存することを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧のレベルと同一、またはそれ以上であることを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３７】
前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧のレベルより低いことを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３８】
前記ワードライン電圧発生器は、
ＮステップやＭステップの順次ステップ上昇プログラム電圧を発生させるための電圧分配器と、
前記電圧分配器の出力電圧を比べるための基準電圧を発生する基準電圧発生器と、
前記電圧分配器から出力されるステップ電圧と前記基準電圧発生器から発生される基準電圧を比べ、比較結果に従って発振信号を制御する比較器と、
前記比較器に発振信号を供給する発振器と、
前記比較器の出力発振信号を参照してプログラム動作時プログラム電圧を供給するチャージポンプとを含むことを特徴とする請求項２９に記載のワードライン電圧発生器。
【請求項３９】
複数のメモリセルで構成されたセルストリングと、ストリング内でプログラムされるメモリセルの数は一つのストリング内の全体セル数よりは少なく、プログラムされたセルの閾値電圧は読み出し電圧Ｖｒｅａｄとは独立的である複数の前記ストリングで構成された第１領域と、
プログラム時、ストリング内の全体セルが一時にプログラムされるメモリセルストリングが複数で構成された第２領域とを含み、
前記第１領域と前記第２領域は不揮発性メモリセルであることを特徴とする半導体メモリ装置。
【請求項４０】
前記プログラムされたセルは前記閾値電圧がＶｒｅａｄより高い時記憶されたデータが読み出されることを特徴とする請求項３９に記載の半導体メモリ装置。
【請求項４１】
前記第２領域のストリングは同一な読み出し方法で読み出されることを特徴とする請求項３９に記載の半導体メモリ装置。
【請求項４２】
プログラムされないメモリセルはセルのデータが消去された状態にあることを特徴とする請求項３９に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係わり、さらに具体的には半導体メモリ装置に関する。
【背景技術】
【０００２】
最近、大容量記憶装置やコードメモリ（ｃｏｄｅ ｍｅｍｏｒｙ）およびその他マルチメディア環境の急激な変化によってメモリの高集積化が要求されている。このような大容量記憶装置ではメモリカード（ポータブルコンピュータで使用）、固体メモリ（強くて安定したディスク記憶装置）、デジタルカメラ（静止画や動画像の記録用）、ＣＤ水準の音質の音声やオーディオデータを記録するためのオーディオレコーダなどがある。
【０００３】
コードメモリはコンピュータシステムのＢＩＯＳ（Ｂａｓｉｃ ｉｎｐｕｔ／ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）や、ルータ、およびハブのようなネットワーク装置、通信システムのスイッチ装置、携帯電話の記憶装置やその他ＰＤＡ、個人用情報器機（ＰＯＳ（Ｐａｌｍ  Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）、ＰＣＡ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ａｓｓｉｓｔａｎｔｓ））のような装置に適用される。
【０００４】
コードメモリが高速のランダムアクセスや、ＲＡＭ上にロードせず、コードメモリ上で実行するＸＩＰ（Ｅｘｅｃｕｔａｂｌｅ ｉｎ ｐｌａｃｅ）などの技術に使用される一方、大容量記憶装置は低コスト、高集積度、繰り返し的な書き込み／消去に耐久性が必要なシステムで一般的に使用される。
【０００５】
従来技術に該当するメモリではＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶＭ）などが含まれることができる。不揮発性メモリでは、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ（ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ）などが含まれる。不揮発性メモリは電源が除去された場合にも貯蔵されたデータが保存されるが、一般的にランダムアクセスが難しく、揮発性メモリより速度が遅い。
【０００６】
フラッシュメモリはＥＰＲＯＭとＥＥＰＲＯＭの組み合わせで構成される。また構成素子に従ってＮＡＮＤフラッシュとＮＯＲフラッシュに分けることができる。フラッシュメモリで書き込みおよび消去動作は各フラッシュメモリセルに供給される電圧差によって行われる。
【０００７】
ＮＡＮＤフラッシュメモリは直列連結された一連のセルで構成されたストリングを含む（例えば、１６個のセルが一つのストリングを構成する）。ストリングは再び一つ以上のストリング選択トランジスタを含む。ＮＡＮＤフラッシュメモリは相対的に小さい‘ＯＮ’セル電流特性を有するので、１０−２５ｍｓ程度の相対的に遅いセンシングタイムを有する。ＮＡＮＤフラッシュメモリは１ページ単位（５１２ｂｙｔｅ）のデータをセンシングすると同時にページバッファにラッチすることによって読み出し動作が行われる。そしてページバッファからラッチされたデータを比較的速い速度で読み出すことができる（約５０ｎｓ）。
【０００８】
ＮＡＮＤフラッシュメモリの読み出しと書き込み動作はセルでのＦ−Ｎトンネリング電流によって行われる。書き込み動作はページバッファに比較的速い速度で順次にデータローディングが行われ、同時にセルにデータ書き込みが行われる。消去動作はいくつかのページに該当するブロックのデータが同時に消去される方式によって行われる。
【０００９】
信頼のおける読み出し／書き込み動作のＦ−Ｎトンネリングのためには少なくとも１０ｍＶ／ｃｍ程度の電圧が供給されなければならず、このような条件は電力消耗の低減、温度依存性の減少、画一的なセルの読み出し／書き込み動作、および容易な電圧スケーリングが可能である。
【００１０】
ＮＡＮＤフラッシュのプログラム動作はゲートとチャンネル対を利用して行われる。すなわち、プログラムされるセルのゲートとチャンネル間の電圧差はプログラムされないセルのゲート−チャンネル電圧差より大きくなければならない。ＮＡＮＤフラッシュメモリのプログラム動作はまた図１に示したように、閾値電圧の分布によって行われることもできる。図１はワードライン電圧Ｖｗｏｒｄ ｌｉｎｅ（０Ｖ）、読み出し電圧Ｖｒｅａｄ、およびプログラムされたセルとプログラムされないセルの閾値電圧の分布間の関係を示している。図１において、Ｙ軸方向はセルの個数を意味し、Ｘ軸方向はセルの閾値電圧を示す。
【００１１】
一般的に閾値電圧Ｖｔｈは増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ:以下ＩＳＰＰ）によって制御される。図２ａおよび図２ｂにＩＳＰＰによる電圧パルスの様式が示している。図２ａはパルス幅と振幅が一定な場合のＩＳＰＰに対する例示である。図２ａを参照すれば、プログラム時間の間（３０μｓ）Ｖ０（１８Ｖ）がセルに印加され、検証区間の間５μｓにはＶ１（１．２Ｖ）が印加される。 図２ｂは、パルス幅は一定であるが、振幅を変化させるＩＳＰＰ技術の例を示している。電圧Ｖ０（１５Ｖ）が初期プログラム区間の間（３０μｓ）適用され、次に続くプログラム区間ごとに０．５Ｖずつ増加して最終的にＶｎ（１９Ｖ）に至るようになる。検証区間５μｓの間にはもう一方のレベルの電圧Ｖ１（１．２Ｖ）が毎検証区間の間適用される。図２ａ乃至２ｂでの方法によりかかるプログラム時間は約２５０μｓになる。セルに適用されるプログラム電圧の段階的な変化を適用する図２ｂの方法は閾値電圧の変動とプログラムサイクル回数において図２ａの方法より有利である。
【００１２】
図３は従来技術でのオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）の問題を説明するための図である。もしセルの閾値電圧ＶｔｈがＶｒｅａｄより高くなれば、ＮＡＮＤセルストリングの読み出し動作が正常に行われないようになる。このようなＩＳＰＰ区間でのオーバープログラム問題を防止するための従来技術が存在する。
【００１３】
従来技術は、正常のセルプログラム動作が完了したことを指示するためにフラグや他の符号を使用する。フラグや他の符号はＮＡＮＤフラッシュメモリで相対的に長いプログラム時間（約２５０μｓ）のため使用するようになる。このような相対的に長いプログラム進行時間の間に電源の遮断やこれと類似の深刻なインタラプトが発生することがある。上述のフラグや符号はプログラム動作が正常に完了したことを検証するのに用いられる。図４ａはフラグや他の符号（プログラム検証符号）書き込みによるプログラム動作が正常に完了した場合を示しており、図４ｂは正常なデータプログラム完了の後、フラグや他の符号書き込み動作が完了しなかった時を説明する図である。
【００１４】
従来技術では、セルプログラム動作やその他動作が完了すれば、その動作が正常に行われたか否かを検証する段階があり、検証の結果によってフラグや他の符号が書き込まれる。 フラグや他の符号は余分のセル領域に書き込まれることができる。
【００１５】
図５ａは、一般的なセルプログラムと検証セルプログラムおよびセルプログラム時間と検証セルプログラム時間を示している。図示したように、一般的なセルプログラム時間と検証セルプログラム時間は一つのプログラム区間と一つの検証区間で構成された多数のループからなったことが分かる。図５ｂは従来技術での一般的なセルプログラムと検証セルプログラムが行われるメモリでの位置を示す一例を示した。図５ｂに示したように、
１ページ／１プログラム時間＝５１２バイト／１プログラム時間＝４ｋビット／２５０μｓ（２００〜３００μｓ）＝１６．４ビット／１μｓ
であることが分かる。
【００１６】
また検証符号を書き込むためには
１ビット／１プログラム時間＝１ビット／２５０μｓ＝０．００４ビット／１μｓ
になる。以上のように、検証プログラム書き込みはセルプログラムの書き込みより非効率的であることが分かる。
【特許文献１】米国特許第５５２３９７２号明細書
【特許文献２】米国特許第５２９９１６２号明細書
【特許文献３】米国特許第５８１２４５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的はフラッシュメモリを含む半導体メモリ装置のプログラム時間を縮めることにある。
【００１８】
また、本発明の目的はプログラム時間の短縮のためのプログラム方法を提供することにある。
【００１９】
また、本発明の目的は不揮発性メモリのようなメモリセルアレイのプログラム時間を縮めることができる手段を提供することにある。
【００２０】
また、本発明の目的はプログラム制御回路を含む制御回路がプログラム時間を縮めるようにすることにある。
【００２１】
また、本発明の目的は第１メモリセルアレイ領域を低速でプログラムする段階と、第１メモリセルアレイ領域の低速プログラムの結果を検証する段階と、第１メモリセルアレイ領域の低速プログラム検証段階が終了した後、第２メモリセルアレイ領域を高速でプログラムする段階とを含み、高速プログラム段階での初期プログラム電圧は低速プログラム段階での初期プログラム電圧とは異なるプログラム方法を提供することにある。
【００２２】
また、本発明の目的は第１メモリセルアレイ領域で第１プログラム方法によってプログラムする段階と、第１メモリセルアレイ領域で第１プログラム方法によるプログラム結果を検証する段階と、第１プログラム結果、正確な値がプログラムされた時、第１プログラム方法とは異なる第２プログラム方法によって第２メモリセルアレイ領域をプログラムする段階とを含み、高速プログラム時の初期プログラム電圧は低速プログラム時の初期電圧とは異なるプログラム方法を提供することにある。
【００２３】
また、本発明の目的は第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、第１メモリセルアレイ領域を低速プログラムするように制御し、第１メモリセルアレイ領域のプログラム結果を検証し、第１メモリセルアレイ領域の低速プログラム結果によって第２メモリセルアレイ領域に高速プログラムするように制御する制御器とを含み、高速プログラム時の初期電圧は低速プログラム時の初期電圧とは異なる不揮発性メモリ装置を提供することにある。
【００２４】
また、本発明の目的は、複数のメモリセルで構成されたセルストリングと、一つのストリングでプログラムされるメモリセルの数は一つのストリングが含む全体メモリセル数よりは少なく、プログラムされたセルの閾値電圧は読み出し電圧Ｖｒｅａｄとは独立的であることを特徴とする複数の前記ストリングで構成された第１領域と、プログラム時ストリング内のすべてのメモリセルが一時にプログラムされることを特徴とするメモリセルストリングが複数で構成された第２領域とを含む不揮発性メモリセルアレイを有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２５】
例示的な実施形態において、本発明は、フラグと、制御フラグと、符号（ｍａｒｋ）と制御符号と、その他制御情報とを、セルにデータをプログラムする方法とは異なる方法でプログラムするための方法と装置とを提供する。
【００２６】
例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と制御符号などの制御情報をプログラムすることにおいて、上述の制御情報およびセルデータを従来の方法と装置に比べてより効率的にプログラムする方法と装置とを提供する。
【００２７】
例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と制御符号とその他制御情報とをプログラムすることにおいて、従来技術でのプログラム速度より速いプログラム方法と装置とを提供し、セルデータをプログラムする方法においては従来のセルデータプログラム速度よりは遅いプログラム方法を提供する。
【００２８】
例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と、制御符号と、その他制御情報とを、セルデータをプログラムする方法より小さい数のプログラム電圧パルスでプログラムする方法と装置とを提供する。本発明はまたフラグと、制御フラグと、符号と、制御符号と、その他制御情報とをプログラムすることにおいて、セルデータをプログラムする時の初期電圧パルスレベルより高い電圧パルスレベルを使用する方法と装置とを提供する。
【００２９】
例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と、制御符号と、その他制御情報とをプログラムすることにおいて、セルデータをプログラムする時の初期電圧パルスのレベルより高いプログラム電圧パルスレベルと、そしてより小さい数のプログラム電圧パルスを発生させる装置と方法とを提供する。
【００３０】
例示的な実施形態において、本発明は、他のメモリセルアレイ領域を各々互いに異なるプログラム方法によってプログラムする装置と方法とを提供する。
【００３１】
例示的な実施形態において、本発明の各々のプログラム方法は、従来技術のデータ貯蔵方式より効果的なプログラム方法でメモリセルアレイ領域にプログラムする装置と方法とを提供する。
【００３２】
例示的な実施形態において、本発明は、特定メモリセルアレイ領域ではより高速で書き込み動作が行われ、他のメモリセルアレイ領域ではより低速で書き込み動作が行われるようにする装置と方法とを提供する。
【００３３】
例示的な実施形態において、本発明は、各々の互いに異なるメモリセルアレイ領域で互いに異なるプログラムサイクル時間を有する装置と方法とを提供する。実施形態であるメモリセルアレイ領域では短いプログラムサイクル時間を有し、残りのメモリセルアレイ領域ではより長いプログラムサイクル時間を有するようにする装置と方法を提供する。
【００３４】
例示的な実施形態において、本発明は、メモリセルアレイ領域の一部領域でだけオーバープログラムが許容されるが、残りのセルアレイ領域では許容されないようにする装置と方法とを提供する。
【発明の効果】
【００３５】
低速プログラム方法と高速プログラム方式とを採用して半導体メモリ装置のプログラム速度を向上させることができる。
【発明を実施するための最良の形態】
【００３６】
図６ａ、図６ｂ、図６ｃは本発明の実施形態によるフラグと、制御フラグと、符号と、制御符号と、その他制御情報と、セルデータとをプログラムする各々の方法を説明している。図６ａに示すように、セルデータをプログラムする場合、本発明ではＶｐｇｍ１のように相対的に低い初期電圧から始めて４ステップの増加型ステップパルスでプログラムするようにしている。
【００３７】
一方、図６ｂおよび図６ｃに示すように、フラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする時には、図６ｂのＶｐｇｍ４と、図６ｃのＶｐｇｍ５のように相対的に高い初期電圧から始めて小さい数の電圧パルスで進行（図６ｂ）するか、増加せず、一つのパルス（図６ｃ）だけでプログラムすることもできる。セルデータをプログラムする方法は、一般的なプログラム方法（または低速プログラム方法）と特徴づけることができ、前記フラグ、制御フラグ、符号、制御符号およびその他制御情報のプログラム方法を高速プログラム方法と特徴づけることができる。これは図６ａ−６ｃに示したように、一般的なセルデータプログラム時間はフラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする場合より相対的に長い時間がかかるためである。
【００３８】
例示的な実施形態において、図６ａはフルサイクル増加型ステップパルスプログラム（以下、フルＩＳＰＰ）方法に該当し、図６ｂは部分サイクル増加型ステップパルスプログラム（以下、部分ＩＳＰＰ）方法に該当し、図６ｃはワンショットプログラム（ｏｎｅ−ｓｈｏｔ ｐｒｏｇｒａｍ）方法による印加電圧を説明している。フルＩＳＰＰではプログラム所要時間を増加させて、セルの閾値電圧分布範囲を減らすと同時に、オーバープログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）を防止することができる。部分ＩＳＰＰとワンショットプログラム方法は、プログラムの所要時間を減らすことができるが、セルの閾値電圧Ｖｔｈの分布範囲を減らすようになり、記憶効率を低減させ、オーバープログラムの可能性を増加させる面がある。また本発明による他の実施形態において、部分 ＩＳＰＰとワンショットプログラムが、セルデータのプログラム方法に適用されても良い。
【００３９】
図７ａ、図７ｂは各々従来技術によるプログラム方法と、本発明の実施形態によるワンショットプログラム方法とを比較説明する図である。図示したように、一般的なセルデータのプログラム時間は、同一の条件であれば、フルＩＳＰＰと同様にかかる。しかし、本発明の実施形態では、フルＩＳＰＰでの最終電圧レベルと同一の電圧レベルのワンショットプログラムを適用してセルデータ検証プログラム時間を縮めるので、全体プログラム所要時間の短縮を実現した。
【００４０】
図８ａ、図８ｂは本発明の実施形態による方法を説明するフローチャートである。図８ａは本発明によるセルデータをプログラムする方法を説明するフローチャートであり、図８ｂは本発明によるフラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする方法を説明するフローチャートである。
【００４１】
図８ａに示したように、セルデータのプログラム方法の例では、順次データ入力命令のような命令を受ける段階（Ｓ２１０）と、アドレスが入力される段階（Ｓ２２０）と、プログラムされるデータをローディングする段階（Ｓ２３０）と、プログラム命令が入力される段階（Ｓ２４０）と、ワードライン電圧をＶｐｇｍ１としてプログラム動作を実行する段階（Ｓ２５０）と、セルデータのプログラム結果を検証する段階（Ｓ２６０）と、検証し（Ｓ２７０）た結果、プログラムが成功していた場合には終了し、検証した結果、セルデータプログラムが成功していなかった場合には、Ｓ２８０段階に分岐してワードライン電圧をΔＶだけ増加させ、増加したワードライン電圧でプログラム動作を実行するようにする段階Ｓ２５０に戻る段階を含む。
【００４２】
図８ｂに示したように、本発明のフラグ、制御フラグ、符号、制御符号、またはその他制御情報などのプログラム方法では、順次データ入力命令のような命令を受ける段階（Ｓ６１０）と、アドレスが入力される段階（Ｓ６２０）と、プログラムされるデータがローディングされる段階（Ｓ６３０）、プログラム命令が入力される段階（Ｓ６４０）と、Ｖｐｇｍ４のようなワードライン電圧でプログラム動作を実行する段階（Ｓ６５０）と、プログラム結果を検証する段階（Ｓ６６０）と、検証し（Ｓ６７０）た結果、プログラム動作が成功していた場合、終了段階に遷移し、もしプログラムが成功していなかった場合、Ｓ６８０段階に分岐してワードライン電圧をΔＶだけ増加させ、段階Ｓ６５０に戻って新しいワードライン電圧でプログラム動作を実行する段階を含む。
【００４３】
図９ａ〜９ｄは本発明による多様なプログラム方法を説明する図である。図９ａは基本的に図６ａと図６ｂの組み合わせ、図９ｂは図６ａと６ｃの組み合わせに該当する。図９ａと図９ｂは共に、プログラム段階に従って増加するプログラム電圧を有している。一方、図９ｃと図９ｄのプログラム電圧の増加は初期電圧に基づく。図９ｃでは二番目のプログラムの初期プログラム電圧が一番目のプログラムでの最終プログラム電圧と同一であることが分かる。図９ｄでは、二番目のプログラムでの初期プログラム電圧は、一番目のプログラム時の最終プログラム電圧とは異なる電圧レベルを有する。一番目のプログラム時の最終プログラム電圧や最終電圧のすぐ前のプログラム電圧に例示的には±ａ、または±αだけの変動された値を二番目のプログラム時の初期プログラム電圧として使用する。
【００４４】
図１０ａ〜１０ｄは本発明の実施形態によるセルアレイを示した図である。図１０ａは本発明による全体的なセルアレイの構造を示し、図１０ｂ〜１０ｄは本発明の実施形態によるメモリセルアレイ領域でのフラグ、制御フラグ、符号、制御符号、またはその他制御情報がメインフィールドやスペアフィールドへプログラムされた結果を示している。
【００４５】
図１０ａで示すように、セルアレイは、制御回路、読み出し／書き込み回路、Ｘデコーダによって制御される。このような構成と技術はこの分野では公知の技術である。セルアレイは二つまたはそれ以上のアレイ領域を有することができる。図１０ａは低速プログラム領域に該当する１１０Ａ領域と高速プログラム領域に該当する１１０Ｂ領域とを含んでいる。
【００４６】
本発明の例示的な実施形態による、低速プログラム領域１１０Ａは、メインデータ記憶フィールドにオーバープログラムが許容されないフルＩＳＰＰのように通常のプログラム速度、または低速プログラム速度で書き込み動作が行われる領域である。高速プログラム領域１１０Ｂは、スペア記憶フィールドとして、部分ＩＳＰＰまたはワンショットプログラムのようなオーバープログラムが許容され、高速プログラム動作で書き込みが可能なセルアレイ領域である。
【００４７】
図１０ｂには、本発明の一実施形態として、フラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分に該当）が全て高速プログラム領域１１０Ｂにプログラムされた例を示している。図１０ｃはフラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分）が全て低速プログラム領域１１０Ａにプログラムされた、他の実施形態を示している。図１０ｄはフラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分）が低速プログラム領域１１０Ａに連続してプログラムされた他の実施形態を示している。ここで、図１０ｄのフラグ、制御フラグ、符号、制御符号、またはその他制御情報のプログラムされる領域は低速プログラム領域ではなく、高速プログラム領域１１０Ｂに連続してプログラムされても良い。
【００４８】
図１１ａは、本発明の例示的な実施形態による、ＮＡＮＤフラッシュメモリのメインフィールドとスペアフィールドとをより詳細に示す図である。図１１ａには、図１０ａ〜１０ｄと類似の構造としてメインフィールドとスペアフィールドとを含むメモリセルアレイが示されている。図示したように、ＮＡＮＤフラッシュセルアレイは多数のブロックで構成されている。各々のブロックはロウセレクタとカラムセレクタによってアクセス可能である。ロウの選択は、ワードラインＷＬを通じて、カラム選択は、ビットラインＢＬを通じて行われる。各ブロックはメインデータの記憶が行われるメインセル領域と制御フラグやその他制御データが記憶されるスペアセル領域の二つまたはそれ以上の領域に分けることができる。プログラム動作（書き込み）は、通例、一つの共通のワードラインＷＬに連結されたセルを一ページにするページ単位で行われる。
【００４９】
図１１ｂは本発明の例示的な実施形態において、ＮＡＮＤフラッシュメモリセルアレイへの書き込み動作を説明するフローチャートである。図１１ｂの方法は、記憶するデータとアドレスが入力される段階１０と、ワードラインを活性化する段階３０と、入力されるデータを、低速プログラム方法を持ちいてワードラインＷＬによって選択されたメインセルブロックに記憶する段階５０と、フラグ、制御フラグ、符号、制御符号またはその他制御情報を、高速プログラム方法を用いて活性化されたワードラインＷＬによって選択されたセルに記憶する段階７０と、活性ワードラインを変更する段階９０と、動作を再び段階３０に遷移して、変更された後のワードラインＷＬを活性化する段階とを含む。
【００５０】
図１２ａ乃至１２ｂは本発明の他の実施形態による図８ａと図８ｂの一般的な実現方法を説明するフローチャートである。図１２ａは本発明の実施形態による、低速プログラムを実施した後、低速プログラム動作が正常に行われたか否かを検証した後に、高速プログラムを実施する方法を説明するフローチャートである。図１２ｂは、本発明の実施形態による、第１データが入力される段階１３０と、第１メモリセルアレイ領域に第１プログラム方法で入力されたデータを書き込む段階１５０と、第１メモリセルアレイ領域で第１データのプログラム動作が正常に行われたか否かを検証した後に、第２データが入力される段階１７０と、第２メモリセルアレイ領域に第２データを第２プログラム方法でプログラムする段階とを含むフローチャートである。
【００５１】
図１２ａの段階１２０での方法は、低速プログラム動作を含む。段階１４０では、低速プログラム動作が正常に行われたか、そして完了したかを決める低速プログラム結果を検証する段階を含む。段階１６０は、段階１４０で行われる低速プログラムが正常に行われるか、検証動作が完了した時、高速プログラム動作を実行することを含む。
【００５２】
図１２ｂの段階１３０は、第１メモリ領域にプログラムされるデータが入力される段階を含む。段階１５０は、第１プログラム方法による第１メモリ領域へのデータプログラム動作を含む。段階１７０は、段階１５０で行われる第１メモリ領域への第１プログラム方法による書き込み動作が、正常に完了したか否かを検証した後に、第２メモリ領域にプログラムされるデータが入力されることを含む。段階１９０は第２プログラム方法に従って入力されたデータを第２メモリ領域に貯蔵することを含む。
【００５３】
上述の図１２ｂにおいて、第１プログラム方法は、一般的なデータを記憶する通常の、または低速プログラム動作を意味し、第２プログラム方法はフラグ、制御フラグ、符号、制御符号、またはその他制御情報を高速でプログラムする動作を意味し、第１メモリ領域はセルアレイ領域でのメインブロックを、第２メモリ領域はセルアレイ領域でのスペアブロックを意味する。
【００５４】
図１３は本発明の実施形態による半導体メモリ装置１００を説明する図である。図１３に示すように、半導体メモリ装置１００は、セルアレイ１１０と、メモリドライバ１４０とを含む。上述の図１０ａ〜１０ｄに説明したように、メモリセルアレイ１１０は低速プログラム領域１１０Ａと高速プログラム領域１１０Ｂとを含む。上述のように、低速プログラム領域１１０Ａはメインセル記憶領域であり、通常の、または低速プログラム方法によって、フルＩＳＰＰ方法によってデータが記憶され、オーバープログラムが許容されないメモリ領域である。また高速プログラム領域１１０Ｂはスペアセル記憶領域であり、高速プログラム方法、縮まった（または部分）ＩＳＰＰ、ワンショットプログラム方法によってデータが書き込まれ、オーバープログラムが許容される領域である。
【００５５】
前記メモリドライバ１４０はロウ列を制御するためのＸデコーダ、即ちロウデコーダ１４１と、ページバッファ１４２と、Ｙゲート１４３と、データ入出力（Ｄｉｎ／Ｄｏｕｔ）バッファ１４４からなったカラム列を制御するためのＹデコーダ、即ちカラムデコーダとを含む。前記半導体メモリ１００は、その他に、プログラム制御器１２０とワードライン電圧発生器１４６とプログラム終了（Ｐ／Ｆ）回路１４５とを含む包括的な制御回路を含む。プログラム制御器１２０は、完了した動作を追跡する状態レジスタ１２１を含む。ワードライン電圧発生器１４６に対する詳細な説明は、後述の図１４ａでより詳細に扱うことにする。
【００５６】
図１４ａは、図１３に示した本発明によるワードライン電圧発生器１４６の構成を説明する図である。本発明によるワードライン電圧発生器１４６は、信号制御ロジック２００と、発振器２１０と、基準電圧発生器２２０と、電圧分配器２３０と、比較器２４０と、チャージポンプ２５０とを含む。図示したように、信号制御ロジック２００は電圧分配器２３０にステップ信号であるＳＴＥＰ＿ＣＮＴＬ[５:０]を提供する。電圧分配器２３０は多様なレベルの電圧信号であるＶｄｖｄを発生して、基準電圧発生器２２０によって生成された基準電圧Ｖｒｅｆとともに比較器２４０に提供する。比較器２４０はＶｄｖｄと基準電圧Ｖｒｅｆとを比べて、その結果信号であるＣＯＭＰをチャージポンプ２５０に伝達する。チャージポンプ２５０はプログラム電圧であるＶｐｇｍを発生してメモリセルアレイ１１０のＸデコーダ１４１に伝達する。
【００５７】
図１４ｂは本発明の実施形態である図１４ａに示した電圧分配器２３０の構成を説明した回路図である。図示したように、電圧分配器２３０は、図６ａ〜６ｃと図９ａ〜９ｃに示したＶｐｇｍ１からＶｐｇｍ５に至る増加型ステップ電圧を信号制御ロジック２００から供給されるステップ信号ＳＴＥＰ＿ＣＮＴＬ[５:０]を基盤として発生させる。
【００５８】
図１４ｃは本発明の実施形態である図１４ａに示した比較器２４０の構成を説明する回路図である。図示したように、比較器２４０は電圧分配器２３０からの電圧Ｖｄｖｄと基準電圧発生器２２０からの基準電圧Ｖｒｅｆを比べ、発振器２１０からの発振信号ＯＳＣの制御下に比較結果信号であるＣＯＭＰをチャージポンプ２５０に出力する。
【００５９】
図１５ａおよび図１５ｂは本発明の実施形態による二重プログラムモード動作を説明するタイミング図である。図１５ａに示したように、一番目の通常のセルデータは低速プログラム方法によって書き込み動作が行われても良い。上述のように、この動作はセルデータのローディング命令が入力される段階と、セルデータのアドレスが入力される段階と、セルデータが入力される段階と、低速プログラム動作を行う段階とを含む。図示したように、次に、この動作は、フラグ、制御フラグ、符号、制御符号、またはその他制御情報をローディングし、以後に、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のアドレスが入力され、その後に、高速プログラム動作を実行することを特徴とする。
【００６０】
図１５ａの実施形態に示すように、二つの区分された命令によって低速プログラム動作１０ｈと高速プログラム動作２０ｈが別々に実行されても良い。これにより、低速プログラムと高速プログラムとを装置の許容範囲内で柔軟に行うことができる。
【００６１】
図１５ｂに示したように、一般的なセルデータは低速プログラム動作でプログラムされても良い。このような動作は、まずセルデータのローディング命令が入力される段階（ＬＯＲＤ）と、セルデータのアドレスが入力される段階（ＷＲＩＴＥ ＡＤＤＲＥＳＳ）と、セルデータが入力される段階（ＷＲＩＴＥ ＤＡＴＡ）とを含む。次に、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のローディング命令が入力される段階（ＬＯＲＤ）と、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のアドレスが入力される段階（ＷＲＩＴＥ ＡＤＤＲＥＳＳ）と、フラグ、制御フラグ、符号、制御符号、またはその他制御情報データが入力される段階（ＷＲＩＴＥ ＤＡTＡ）とを含む。図１５ｂに例示したように、セルデータや制御情報に対する各々の低速プログラムと高速プログラムは共通命令１０ｈ／２０ｈによってともに行うこともできる。これにより、全体プログラム所要時間を減らすことができる。
【００６２】
本発明の例示的な実施形態は半導体メモリ装置でありうる。また、本発明の実施形態は不揮発性メモリでありうる。また、本発明の例示的な実施形態はフラッシュメモリに関する発明でありうる。また、本発明の例示的な実施形態はＮＡＮＤやＮＯＲフラッシュメモリに関することでありうる。また、本発明の例示的な実施形態は単一レベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌｓ）構造やマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉｌｅｖｅｌ Ｃｅｌｌｓ）構造に適用されうる。本発明の実施形態は大容量記憶装置やコードメモリアプリケーションに適用されうる。
【００６３】
本発明の実施形態で言及したフラグ、制御フラグ、符号、制御符号、または検証フラグは一般的なセルデータとは異なるプログラム方法によって高速で書き込み動作が行われる制御情報の例に該当する。
【００６４】
本発明の実施形態において、ワードライン電圧を増加させる構成を含んだが、この分野の通常の他の技術を適用して実施されても良い。本発明の実施形態において、ワードライン電圧のステップ増加は４回にわたって行われた。これはこの分野の技術での公知の技術に該当し、４回とは、本発明の技術的思想を逸脱しない範囲内で適切に変更可能である。
【００６５】
本発明の実施形態において、ワードライン電圧はプログラム電圧と検証電圧とを含んだが、 この技術で通常に知られた他の電圧をワードライン電圧として使用ても良い。
【００６６】
本発明の実施形態において、プログラム周期と対応する各々の電圧を例示しているが、 これはこの分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内でこれら電圧は変化および変更しても良い。
【００６７】
本発明の実施形態において、電圧は固定された値として説明したが、多様に変更するか、または他の固定された値として使用されることができることは技術の分野で通常に知られたように自明である。例えば、セルデータプログラムで増加型ステップパルスプログラムＩＳＰＰは初期電圧をＶＬとして、Ｎプログラムステップを使用してプログラムを実行することができ、制御情報をプログラムするプログラムでは初期電圧をＶＨとして、Ｍステップでプログラムを実行しても良い。ここで整数ＭとＮはＭ＜Ｎの関係を満足し、ＶＨはＶＬと同一、またはより小さいか、より大きい値にも変化可能である。
【００６８】
本発明の他の実施形態で、低速プログラムの増加型ステップパルスプログラムＩＳＰＰは初期電圧ＶＬとＮプログラムステップとを有し、高速プログラムは初期電圧ＶＨ（ただ、ＶＨ＞ＶＬ）とＭ（ただ、Ｍは１＜Ｍ＜Ｎである整数）ステップのプログラムステップとを有するように縮小増加型ステップパルスプログラム（ｒｅｄｕｃｅｄ ｉｎｃｒｅｍｅｎｔ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＲＩＳＰＰ）方法によって動作を構成することも可能である。また、ＶＨはＶＬと同一、または、より小さいか、より大きい値にも選択可能であることはもちろんである。
【００６９】
本発明の他の実施形態において、高速プログラムの初期電圧ＶＨは固定された値として使用しても良い。また他の実施形態において、高速プログラムでの初期電圧ＶＨは低速プログラムの最終電圧ＶＬによって決められるように構成しても良い。
【００７０】
本発明の実施形態において、ロジック状態を‘ＬＯＷ’と‘ＨＩＧＨ’を使用したが、これは、この分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内で前記ロジック状態は互いに交換可能である。
【００７１】
本発明の実施形態において、ＮＭＯＳ、ＰＭＯＳトランジスタを含んで説明したが、これはこの分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内で他の回路を使用することが可能である。
【００７２】
以上では、提示した本発明の実施形態は本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはこの分野で通常的の知識を習得した者などには自明である。そして上述の実施形態の説明に含まれたすべての構成は例をあげるためのものであり、制限するものではない。
【図面の簡単な説明】
【００７３】
【図１】プログラムされないセル（データが消去されたセルと）プログラムされたセルのワードライン電圧Ｖｗｏｒｄ ｌｉｎｅと読み出し電圧Ｖｒｅａｄとセル電圧の分布Ｖｔｈとの関係を説明する図である。
【図２ａ】従来技術での増加型ステップパルス電圧プログラムＩＳＰＰを説明するための図である。
【図２ｂ】従来技術での増加型ステップパルス電圧プログラムＩＳＰＰを説明するための図である。
【図３】従来技術でのオーバープログラムによる問題を説明する図である。
【図４ａ】検証符号が成功的に書き込まれた場合の状況を説明する図である。
【図４ｂ】検証符号が成功的に使書き込まれない場合の状況を説明する図である。
【図５ａ】一般的なデータのセルプログラム、検証セルプログラムと正常なデータのセルプログラム時間、検証セルプログラム時間を説明する図である。
【図５ｂ】従来技術でのメモリ領域内で正常なデータのプログラム区域と検証セルプログラム区域とを示す図である。
【図６ａ】本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。
【図６ｂ】本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。
【図６ｃ】本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。
【図７ａ】本発明による実施形態と従来技術とを比較説明するためのタイミング図である。
【図７ｂ】本発明による実施形態と従来技術とを比較説明するためのタイミング図である。
【図８ａ】本発明の実施形態によるプログラム方法を説明するフローチャートである。
【図８ｂ】本発明の実施形態によるプログラム方法を説明するフローチャートである。
【図９ａ】本発明の実施形態による二つのプログラム方法を説明する図である。
【図９ｂ】本発明の実施形態による二つのプログラム方法を説明する図である。
【図９ｃ】本発明の実施形態による二つのプログラム方法を説明する図である。
【図９ｄ】本発明の実施形態による二つのプログラム方法を説明する図である。
【図１０ａ】本発明の実施形態によるセルアレイ構造を説明する図である。
【図１０ｂ】本発明の実施形態によるセルアレイ構造を説明する図である。
【図１０ｃ】本発明の実施形態によるセルアレイ構造を説明する図である。
【図１０ｄ】本発明の実施形態によるセルアレイ構造を説明する図である。
【図１１ａ】本発明の実施形態でのメインフィールドセルアレイ構造とスペアフィールドセルアレイ構造を示す図である。
【図１１ｂ】本発明の実施形態によるＮＡＮＤフラッシュセルアレイへの書き込み動作を説明するフローチャートである。
【図１２ａ】図８ａと図８ｂの方法をより一般的な方法で説明するフローチャートである。
【図１２ｂ】図８ａと図８ｂの方法をより一般的な方法で説明するフローチャートである。
【図１３】本発明による半導体メモリ装置を示す図である。
【図１４ａ】図１３に示したワードライン電圧発生器の動作を説明するための図である。
【図１４ｂ】図１４ａに示したワードライン電圧発生器内の電圧分配器動作を説明する図である。
【図１４ｃ】図１４ａに示したワードライン電圧発生器内の比較器を示す図である。
【図１５ａ】本発明のデュアルプログラムモード動作を説明するタイミング図である。
【図１５ｂ】本発明のデュアルプログラムモード動作を説明するタイミング図である。
【図１】
2005322248.tif 000003
【図２ａ】
2005322248.tif 000004
【図２ｂ】
2005322248.tif 000005
【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
2005322248.tif 000011
【図６ｂ】
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【図６ｃ】
2005322248.tif 000013
【図７ａ】
2005322248.tif 000014
【図７ｂ】
2005322248.tif 000015
【図８ａ】
2005322248.tif 000016
【図８ｂ】
2005322248.tif 000017
【図９ａ】
2005322248.tif 000018
【図９ｂ】
2005322248.tif 000019
【図９ｃ】
2005322248.tif 000020
【図９ｄ】
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【図１０ａ】
2005322248.tif 000022
【図１０ｂ】
2005322248.tif 000023
【図１０ｃ】
2005322248.tif 000024
【図１０ｄ】
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【図１１ａ】
2005322248.tif 000026
【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１５ａ】
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【図１５ｂ】
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