(57)【要約】【課題】本発明は、ＬＳＩを構成するロジック回路（フリップ・フロップ）において、ソフトエラー耐性を向上できるようにするものである。【解決手段】たとえば、Ｄｅｌａｙ型のフリップ・フロップにおいて、ラッチ回路を構成するクロックドインバータの、ｎ型ＭＯＳＦＥＴ１２ｃ，１２ｄ間のｎ型拡散領域４５ａを、他のｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａよりも接合の浅い拡散層（エクステンション領域５８）のみにより形成する。これにより、ソフトエラーの発生の要因となる、α線によって生成される電荷の上記ｎ型拡散領域４５ａでの収集量を低減させることが可能な構成となっている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
接合深さが深い第１の拡散領域および接合深さが前記第１の拡散領域よりも浅い第２の拡散領域により形成された第１の拡散層と、接合深さが浅い前記第２の拡散領域のみにより形成された第２の拡散層とを、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備したことを特徴する半導体装置。
【請求項２】
接合深さが深い第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、チャネルに隣接する第２の拡散領域とにより形成された第１の拡散層、および、接合深さが深い前記第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接する前記第２の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接しない第３の拡散領域と、前記第２，第３の拡散領域間に設けられ、接合深さが前記第１の拡散領域と同じ深さの第４の拡散領域とにより形成された第２の拡散層を、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備したことを特徴する半導体装置。
【請求項３】
接合深さが深い第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、チャネルに隣接する第２の拡散領域とにより形成された第１の拡散層、および、接合深さが深い前記第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接する前記第２の拡散領域とにより形成された第２の拡散層を、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備し、
前記ＭＯＳＦＥＴは、前記チャネルの端部から前記第１の拡散領域までの距離が、前記ソース電極と前記ドレイン電極とで異なることを特徴する半導体装置。
【請求項４】
前記ＭＯＳＦＥＴは、前記フリップ・フロップのラッチ回路を構成するｎ型ＭＯＳトランジスタであり、
前記第２の拡散層には拡散層コンタクトが接続されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ＭＯＳＦＥＴは、前記フリップ・フロップのラッチ回路を構成するｎ型ＭＯＳトランジスタであり、
前記第２の拡散層には拡散層コンタクトが接続されることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ（ＬＳＩ）を構成するロジック回路（たとえば、フリップ・フロップ）のソフトエラー対策に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化・低消費電力化が進む中、Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）などでのソフトエラーが深刻になってきている（たとえば、特許文献１参照）。ソフトエラーとは、宇宙線やＬＳＩパッケージから放出されるα線によって生成されるキャリア（電荷）が拡散層に収集されることにより、回路ノード（拡散層）が保持している情報を書き換えしまうことをいう。
【０００３】
特に、フリップ・フロップは、ロジックゲートの複雑な組み合わせの中で使用される。そのため、ＳＲＡＭで適用されるＥｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ（ＥＣＣ）などによる救済が困難であり、問題がより深刻である。
【特許文献１】特開平０３−２０６６６０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、ソフトエラーレートを改善でき、ソフトエラー耐性を向上させることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、接合深さが深い第１の拡散領域および接合深さが前記第１の拡散領域よりも浅い第２の拡散領域により形成された第１の拡散層と、接合深さが浅い前記第２の拡散領域のみにより形成された第２の拡散層とを、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備したことを特徴する半導体装置が提供される。
【０００６】
また、本願発明の一態様によれば、接合深さが深い第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、チャネルに隣接する第２の拡散領域とにより形成された第１の拡散層、および、接合深さが深い前記第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接する前記第２の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接しない第３の拡散領域と、前記第２，第３の拡散領域間に設けられ、接合深さが前記第１の拡散領域と同じ深さの第４の拡散領域とにより形成された第２の拡散層を、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備したことを特徴する半導体装置が提供される。
【０００７】
さらに、本願発明の一態様によれば、接合深さが深い第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、チャネルに隣接する第２の拡散領域とにより形成された第１の拡散層、および、接合深さが深い前記第１の拡散領域と、接合深さが前記第１の拡散領域よりも浅く、かつ、前記チャネルに隣接する前記第２の拡散領域とにより形成された第２の拡散層を、ソース電極およびドレイン電極として有するＭＯＳＦＥＴにより構成されたフリップ・フロップを具備し、前記ＭＯＳＦＥＴは、前記チャネルの端部から前記第１の拡散領域までの距離が、前記ソース電極と前記ドレイン電極とで異なることを特徴する半導体装置が提供される。
【発明の効果】
【０００８】
この発明によれば、宇宙線やα線によって生成されるキャリアの拡散層での収集量を減少できるようになる結果、ソフトエラーレートを改善でき、ソフトエラー耐性を向上させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがったロジック回路の基本構成を示すものである。ここでは、小規模回路ロジック（ロジックのスタンダード・ライブラリィ）であるＤｅｌａｙ型フリップ・フロップを例に説明する。
【００１１】
図１のＤｅｌａｙ型フリップ・フロップにおいて、端子Ｄから入力された信号は、クロック信号ＣＫが“Ｈ（Ｈｉｇｈ）”の時には、マスター（回路ブロック１）側のラッチ回路１０に保持される。上記クロック信号ＣＫが“Ｌ（Ｌｏｗ）”の時には、スレーブ（回路ブロック２）側のラッチ回路２０に保持される。つまり、１クロックサイクルの間、端子Ｄから入力された信号は端子Ｑより出力される。
【００１２】
マスター側およびスレーブ側とも、上記ラッチ回路１０，２０は、インバータ回路１１，２１とクロックドインバータ１２，２２とによって構成されている。また、上記ラッチ回路１０，２０の前にはクロックドインバータ１３，２３が、後にはインバータ回路１４，２４が、それぞれ接続されている。これにより、上記回路ブロック１，２が構成されている。
【００１３】
上記回路ブロック１，２としては、同じ構成（もしくは、類似の構成）が用いられることが多い。そこで、以下では、回路ブロック１を例に、その具体的構成について説明する。本実施形態の場合、上記回路ブロック１は、たとえば図２に示すように、複数のＭＯＳ型トランジスタ（ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ）を相補的に接続した構成とされている。
【００１４】
すなわち、上記インバータ回路１１は、ｐ型ＭＯＳＦＥＴ１１ａとｎ型ＭＯＳＦＥＴ１１ｂとがドレイン電極を共通に接続されている。そして、上記ｐ型ＭＯＳＦＥＴ１１ａおよび上記ｎ型ＭＯＳＦＥＴ１１ｂの各ゲート電極は共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１１ａのソース電極は電源電位ＶＤＤに、上記ｎ型ＭＯＳＦＥＴ１１ｂのソース電極は接地電位ＶＳＳに、それぞれ接続されている。
【００１５】
上記クロックドインバータ１２は、ｐ型ＭＯＳＦＥＴ１２ａのドレイン電極にｐ型ＭＯＳＦＥＴ１２ｂのソース電極が接続され、上記ｐ型ＭＯＳＦＥＴ１２ｂのドレイン電極にｎ型ＭＯＳＦＥＴ１２ｃのドレイン電極が接続され、上記ｎ型ＭＯＳＦＥＴ１２ｃのソース電極にｎ型ＭＯＳＦＥＴ１２ｄのドレイン電極が接続されている。そして、上記ｐ型ＭＯＳＦＥＴ１２ａおよび上記ｎ型ＭＯＳＦＥＴ１２ｄの各ゲート電極は共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１２ａのソース電極は電源電位ＶＤＤに、上記ｎ型ＭＯＳＦＥＴ１２ｄのソース電極は接地電位ＶＳＳに、それぞれ接続されている。さらに、上記ｐ型ＭＯＳＦＥＴ１２ｂのゲート電極には上記クロック信号ＣＫの反転信号（反転クロック信号）ＣＫＢが、上記ｎ型ＭＯＳＦＥＴ１２ｃのゲート電極には上記クロック信号ＣＫが、それぞれ供給されている。
【００１６】
上記クロックドインバータ１３は、ｐ型ＭＯＳＦＥＴ１３ａのドレイン電極にｐ型ＭＯＳＦＥＴ１３ｂのソース電極が接続され、上記ｐ型ＭＯＳＦＥＴ１３ｂのドレイン電極にｎ型ＭＯＳＦＥＴ１３ｃのドレイン電極が接続され、上記ｎ型ＭＯＳＦＥＴ１３ｃのソース電極にｎ型ＭＯＳＦＥＴ１３ｄのドレイン電極が接続されている。そして、上記ｐ型ＭＯＳＦＥＴ１３ａおよび上記ｎ型ＭＯＳＦＥＴ１３ｄの各ゲート電極は、上記端子Ｄに共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１３ａのソース電極は電源電位ＶＤＤに、上記ｎ型ＭＯＳＦＥＴ１３ｄのソース電極は接地電位ＶＳＳに、それぞれ接続されている。さらに、上記ｐ型ＭＯＳＦＥＴ１３ｂのゲート電極には上記クロック信号ＣＫが、上記ｎ型ＭＯＳＦＥＴ１３ｃのゲート電極には上記反転クロック信号ＣＫＢが、それぞれ供給されている。また、上記ｐ型ＭＯＳＦＥＴ１３ｂのドレイン電極と上記ｎ型ＭＯＳＦＥＴ１３ｃのドレイン電極との接続点には、上記インバータ回路１１の上記ｐ型ＭＯＳＦＥＴ１１ａおよび上記ｎ型ＭＯＳＦＥＴ１１ｂの各ゲート電極が共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１３ｂのドレイン電極と上記ｎ型ＭＯＳＦＥＴ１３ｃのドレイン電極との接続点、および、上記インバータ回路１１の上記ｐ型ＭＯＳＦＥＴ１１ａおよび上記ｎ型ＭＯＳＦＥＴ１１ｂの共通ゲート電極には、上記クロックドインバータ１２の上記ｐ型ＭＯＳＦＥＴ１２ｂのドレイン電極と上記ｎ型ＭＯＳＦＥＴ１２ｃのドレイン電極との接続点が接続されている。
【００１７】
上記インバータ回路１４は、ｐ型ＭＯＳＦＥＴ１４ａとｎ型ＭＯＳＦＥＴ１４ｂとがドレイン電極を共通に接続されている。そして、上記ｐ型ＭＯＳＦＥＴ１４ａおよび上記ｎ型ＭＯＳＦＥＴ１４ｂの各ゲート電極は共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１４ａおよび上記ｎ型ＭＯＳＦＥＴ１４ｂの共通ゲート電極は、上記インバータ回路１１の上記ｐ型ＭＯＳＦＥＴ１１ａのドレイン電極と上記ｎ型ＭＯＳＦＥＴ１１ｂのドレイン電極との接続点に接続されている。さらに、上記ｐ型ＭＯＳＦＥＴ１４ａおよび上記ｎ型ＭＯＳＦＥＴ１４ｂの共通ゲート電極は、上記クロックドインバータ１２の上記ｐ型ＭＯＳＦＥＴ１２ａおよび上記ｎ型ＭＯＳＦＥＴ１２ｄの各ゲート電極に共通に接続されている。また、上記ｐ型ＭＯＳＦＥＴ１４ａのソース電極は電源電位ＶＤＤに、上記ｎ型ＭＯＳＦＥＴ１４ｂのソース電極は接地電位ＶＳＳに、それぞれ接続されている。そして、上記ｐ型ＭＯＳＦＥＴ１４ａのドレイン電極と上記ｎ型ＭＯＳＦＥＴ１４ｂのドレイン電極との接続点は、上記回路ブロック２の上記クロックドインバータ２３の入力端に接続されている。
【００１８】
図３は、図２に示した上記回路ブロック１のレイアウト例を示すものである。本実施形態の場合、たとえばｐ型半導体基板３１の表面部には、上記ｐ型ＭＯＳＦＥＴ１２ａ，１２ｂ，１３ａ，１３ｂのソース／ドレイン拡散層（ソース／ドレイン電極）となるｐ型拡散領域３２ａ，３３ａ，３４ａ，３５ａ，３６ａと、上記ｐ型ＭＯＳＦＥＴ１１ａ，１４ａのソース／ドレイン拡散層となるｐ型拡散領域３７ａ，３８ａ，３９ａとが形成されている。また、上記ｐ型半導体基板３１の他の表面部には、上記ｎ型ＭＯＳＦＥＴ１２ｃ，１２ｄ，１３ｃ，１３ｄのソース／ドレイン拡散層となるｎ型拡散領域４２ａ，４３ａ，４４ａ，４５ａ，４６ａと、上記ｎ型ＭＯＳＦＥＴ１１ｂ，１４ｂのソース／ドレイン拡散層となるｎ型拡散領域４７ａ，４８ａ，４９ａとが形成されている。
【００１９】
また、上記ｐ型拡散領域３２ａ，３３ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１３ａのゲート電極１３ａ−Ｇが設けられている。同様に、上記ｐ型拡散領域３３ａ，３４ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１３ｂのゲート電極１３ｂ−Ｇが設けられている。同様に、上記ｐ型拡散領域３４ａ，３５ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１２ｂのゲート電極１２ｂ−Ｇが設けられている。同様に、上記ｐ型拡散領域３５ａ，３６ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１２ａのゲート電極１２ａ−Ｇが設けられている。
【００２０】
さらに、上記ｐ型拡散領域３７ａ，３８ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１１ａのゲート電極１１ａ−Ｇが設けられている。同様に、上記ｐ型拡散領域３８ａ，３９ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｐ型ＭＯＳＦＥＴ１４ａのゲート電極１４ａ−Ｇが設けられている。
【００２１】
一方、上記ｎ型拡散領域４２ａ，４３ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１３ｄのゲート電極１３ｄ−Ｇが設けられている。同様に、上記ｎ型拡散領域４３ａ，４４ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１３ｃのゲート電極１３ｃ−Ｇが設けられている。同様に、上記ｎ型拡散領域４４ａ，４５ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１２ｃのゲート電極１２ｃ−Ｇが設けられている。同様に、上記ｎ型拡散領域４５ａ，４６ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１２ｄのゲート電極１２ｄ−Ｇが設けられている。
【００２２】
さらに、上記ｎ型拡散領域４７ａ，４８ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１１ｂのゲート電極１１ｂ−Ｇが設けられている。同様に、上記ｎ型拡散領域４８ａ，４９ａ間の上方には、図示していないゲート絶縁膜を介して、上記ｎ型ＭＯＳＦＥＴ１４ｂのゲート電極１４ｂ−Ｇが設けられている。
【００２３】
上記ゲート電極１３ａ−Ｇおよび上記ゲート電極１３ｄ−Ｇは、配線コンタクト５１ａおよび第１層配線５２ａを介して、上記端子Ｄに接続されている。また、上記ゲート電極１３ｂ−Ｇおよび上記ゲート電極１２ｃ−Ｇは、配線コンタクト５１ｂを介して、上記クロック信号ＣＫを供給するための第２層配線５３ａに接続されている。また、上記ゲート電極１２ｂ−Ｇおよび上記ゲート電極１３ｃ−Ｇは、配線コンタクト５１ｃ，５１ｄを介して、上記反転クロック信号ＣＫＢを供給するための第２層配線５３ｂに接続されている。また、上記ゲート電極１２ａ−Ｇおよび上記ゲート電極１２ｄ−Ｇは、配線コンタクト５１ｅ、第１層配線５２ｂ、および、配線コンタクト５１ｆを介して、上記ゲート電極１４ａ−Ｇおよび上記ゲート電極１４ｂ−Ｇに接続されている。さらに、上記ゲート電極１２ａ−Ｇおよび上記ゲート電極１２ｄ−Ｇにつながる上記第１層配線５２ｂは、拡散層コンタクト５４ａ，５４ｂを介して、上記ｐ型拡散領域３７ａおよび上記ｎ型拡散領域４７ａに接続されている。また、上記ゲート電極１１ａ−Ｇおよび上記ゲート電極１１ｂ−Ｇは、配線コンタクト５１ｇ、第１層配線５２ｃ、および、拡散層コンタクト５４ｃ，５４ｄを介して、上記ｐ型拡散領域３４ａおよび上記ｎ型拡散領域４４ａに接続されている。
【００２４】
上記ｐ型拡散領域３２ａ，３６ａ，３８ａには、拡散層コンタクト５４ｅ，５４ｆ，５４ｇを介して、上記電源電位ＶＤＤを供給するための第１層配線５２ｄが接続されている。また、上記ｎ型拡散領域４２ａ，４６ａ，４８ａには、拡散層コンタクト５４ｈ，５４ｉ，５４ｊを介して、上記接地電位ＶＳＳを供給するための第１層配線５２ｅが接続されている。さらに、上記ｐ型拡散領域３９ａおよび上記ｎ型拡散領域４９ａは、拡散層コンタクト５４ｋ，５４ｍおよび第１層配線５２ｆを介して、上記回路ブロック２の上記クロックドインバータ２３の入力端に接続されている。
【００２５】
なお、本実施形態の場合、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとのゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘが、その他の、たとえば上記ｎ型ＭＯＳＦＥＴ１３ｃと上記ｎ型ＭＯＳＦＥＴ１３ｄとのゲート電極１３ｃ−Ｇ，１３ｄ−Ｇ間の距離Ｙなどよりも小さくなるように設計されている（Ｘ＜Ｙ）。
【００２６】
図４は、図３のIV−IV線に沿う部位の断面構造をより詳細に示すものである。すなわち、上記ｐ型半導体基板３１の表面上には、上記ゲート電極１３ｄ−Ｇ，１３ｃ−Ｇ，１２ｃ−Ｇ，１２ｄ−Ｇが、それぞれ設けられている。上記ゲート電極１３ｄ−Ｇ，１３ｃ−Ｇ，１２ｃ−Ｇ，１２ｄ−Ｇの両サイドには、それぞれ、側壁絶縁膜（サイドウォール）５７が形成されている。上記側壁絶縁膜５７にそれぞれ対応する、上記ｐ型半導体基板３１の表面部には、接合の浅い、たとえば３０ｎｍ程度の接合深さを有するエクステンション領域（第２の拡散領域）５８が形成されている。また、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間を除く、上記ｐ型半導体基板３１の表面部には、それぞれ、上記エクステンション領域５８よりも接合の深い、たとえば１５０ｎｍ〜２００ｎｍ程度の接合深さを有する、上記ｎ型拡散領域（第１の拡散領域）４２ａ，４３ａ，４４ａ，４６ａが形成されている。
【００２７】
これに対し、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間に対応する、上記ｐ型半導体基板３１の表面部には、上記エクステンション領域５８のみからなる上記ｎ型拡散領域（第２の拡散層）４５ａが形成されている。すなわち、上記ｎ型ＭＯＳＦＥＴ１３ｃ，１３ｄは、それぞれ、上記エクステンション領域５８と上記ｎ型拡散領域４２ａ，４３ａ，４４ａとからなるソース／ドレイン拡散層を有して構成されている。一方、上記ｎ型ＭＯＳＦＥＴ１２ｃは、ソース／ドレイン拡散層のいずれか一方（この場合、ソース拡散層）が、上記エクステンション領域５８からなる上記ｎ型拡散領域４５ａのみの第２の拡散層により構成され、ソース／ドレイン拡散層のいずれか他方（この場合、ドレイン拡散層）が、上記エクステンション領域５８と上記ｎ型拡散領域４４ａとからなる第１の拡散層により構成されている。同様に、上記ｎ型ＭＯＳＦＥＴ１２ｄは、ソース／ドレイン拡散層のいずれか一方（この場合、ドレイン拡散層）が、上記エクステンション領域５８からなる上記ｎ型拡散領域４５ａのみの第２の拡散層により構成され、ソース／ドレイン拡散層のいずれか他方（この場合、ソース拡散層）が、上記エクステンション領域５８と上記ｎ型拡散領域４６ａとからなる第１の拡散層により構成されている。
【００２８】
本実施形態の場合、上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離（ゲート間ピッチ）Ｘを、たとえば０．１μｍ〜０．２μｍ程度とすることにより、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間の、上記ｐ型半導体基板３１の表面部に、接合深さが浅い第２の拡散領域のみからなる第２の拡散層が形成されるようになっている。つまり、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとのゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘを、双方の側壁絶縁膜５７が接するように狭く形成する。こうすることによって、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間の、上記ｐ型半導体基板３１の表面部に接合深さが深い第１の拡散領域が形成されるのを阻止できる。
【００２９】
なお、上記ｐ型半導体基板３１の表面上には、層間絶縁膜５９ａ，５９ｂ，５９ｃが積層されている。上記層間絶縁膜５９ａには、上記ｎ型拡散領域４４ａにつながる上記拡散層コンタクト５４ｄが形成されている。上記層間絶縁膜５９ｂには、上記拡散層コンタクト５４ｄにつながる上記第１層配線５２ｃが形成されている。
【００３０】
次に、このような断面構造を有するｎ型ＭＯＳＦＥＴを形成するためのプロセスについて説明する。素子分離、ゲート酸化膜およびゲート電極の形成には、広く知られている技術（Ｓｚｅ．：ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，Ｍｃｇｒｏｗｈｉｌｌ）を用いることができる。すなわち、上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ，１３ｃ−Ｇ，１３ｄ−Ｇの形成後、イオン注入技術を用いて、上記ｐ型半導体基板３１の表面部にｎ型不純物を導入し、上記エクステンション領域５８を形成する。次いで、シリコン窒化膜もしくはシリコン酸化膜をＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により堆積し、その後、上記シリコン窒化膜もしくは上記シリコン酸化膜をエッチングして、上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ，１３ｃ−Ｇ，１３ｄ−Ｇの各側面に、上記側壁絶縁膜５７，５７を形成する。この側壁絶縁膜５７，５７の横方向の厚みは、堆積したシリコン窒化膜もしくはシリコン酸化膜の膜厚により制御できる。
【００３１】
本実施形態では、シリコン窒化膜もしくはシリコン酸化膜を、少なくとも上記ｎ型ＭＯＳＦＥＴ１２ｃおよび上記ｎ型ＭＯＳＦＥＴ１２ｄのゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘ（＝０．１μｍ〜０．２μｍ）よりも厚く堆積する。これにより、図４に示したように、２つのゲート電極１２ｃ−Ｇ，１２ｄ−Ｇの側壁絶縁膜５７，５７が接した状態になる。この状態で、上記ｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａ（４７ａ，４８ａ，４９ａ）を形成するための、ｎ型不純物をイオン注入する。すると、上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間においては、接した側壁絶縁膜５７，５７がブロックとなり、その下の上記ｐ型半導体基板３１の表面部には、接合深さが浅い、上記エクステンション領域５８のみからなる上記ｎ型拡散領域４５ａ以外の、接合深さが深いｎ型拡散領域は形成されない。
【００３２】
ここで、たとえばノード６０ａの電位が“Ｈ”のとき、上記ｎ型ＭＯＳＦＥＴ１２ｃのドレイン拡散層（上記ｎ型拡散領域４４ａおよび上記エクステンション領域５８）と上記ｐ型半導体基板３１との間のＰＮ接合は逆バイアスになる。このドレイン拡散層にα線が入射すると、上記ｐ型半導体基板３１中で生成したキャリアのうちの電子（電荷）が、上記ドレイン拡散層に収集される。収集された電荷は、上記ノード６０ａの電位を下げる。この電位が、上記インバータ回路１１の回路しきい値を下回ると、ノード６０ｂの電位が“Ｌ”から“Ｈ”へと変化する。その結果、このラッチ回路１０の情報が、もともともっていた情報と反対の情報に書き換えられる。これが、ソフトエラーと呼ばれる現象である。上記ドレイン拡散層が深い接合の場合、そのドレイン拡散層に収集される電荷量が甚大となり、ソフトエラーが頻発する。この現象は、上記ラッチ回路１０の、ｎ型およびｐ型のすべての拡散層（ｐ型拡散領域３４ａ，３５ａ，３７ａおよびｎ型拡散領域４４ａ，４５ａ，４７ａ）で起こり得る。なお、ソフトエラーが起こるかどうかは、α線の入射条件、ウェルの形成条件、電源電圧、上記ノード６０ａ，６０ｂの容量、および、上記インバータ回路１１と上記クロックドインバータ１２との反応時間などに応じて異なる。
【００３３】
上記した回路構成を有するＤｅｌａｙ型のフリップ・フロップの場合、特に、上記クロックドインバータ１２を構成する、上記ｎ型ＭＯＳＦＥＴ１２ｃのソース／ドレイン拡散層（上記ｎ型拡散領域４４ａ，４５ａ）が、ソフトエラーに弱い。そこで、本実施形態では、短チャンネル効果抑制のための浅い接合（エクステンション領域５８）と寄生抵抗を低減させるための深い接合（ｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａ，４７ａ，４８ａ，４９ａ）とを組み合わせて形成されているソース／ドレイン拡散層のうち、少なくともソフトエラーに弱い部位のドレイン拡散層（ｎ型拡散領域４５ａ）を、浅い接合（エクステンション領域５８）のみで形成する。
【００３４】
以下に、ｎ型ＭＯＳＦＥＴ１２ｃのドレイン拡散層を浅い接合のみによって形成した場合の効果（ソフトエラーに与える影響）について説明する。図５は、上記ｐ型半導体基板３１を深さ方向に切断した場合の不純物の分布を示すものである。図５中の６１は、たとえば図４のVa−Va線に沿う断面での不純物の分布であり、６２は、たとえば図４のVb−Vb線に沿う断面での不純物の分布である。
【００３５】
図５に示すように、上記ｐ型半導体基板３１のｐ型不純物の分布６３は、しきい値制御のため、基板表面に向かって濃度が高くなっている。つまり、このｐ型不純物の分布６３は、深い接合の拡散層（上記ｎ型拡散領域４４ａ）を形成するｎ型不純物の分布６１と交差する濃度に対し、浅い接合の拡散層（上記ｎ型拡散領域４５ａ）を形成するｎ型不純物の分布６２と交差する濃度が１桁程度高くなっている。Ｈｕ氏の電荷収集モデル（たとえば、ＩＥＥＥ  ＥＤＬ  Ｖｏｌ  ＥＤＬ−３，Ｎｏ．２，Ｆｅｂ  １９８２）によると、収集電荷は空乏層の幅に比例する。よって、空乏層の幅が狭い、浅い接合の拡散層の方が収集電荷量は小さくなり、ソフトエラーに強くなる。
【００３６】
また、たとえば図６に示すように、深い接合の拡散層６４よりも浅い接合の拡散層６５の方が、斜めに入射するα線（α粒子）に対しては当たり難くなる効果も期待できる。
【００３７】
シミュレーションによると、これらの効果により、従来よりもソフトエラーレートを６５％ほど減少させることが可能となる。
【００３８】
上記したように、ロジック回路を構成するＭＯＳＦＥＴの拡散層での収集電荷量を減少できるようにしている。すなわち、宇宙線やα線によって生成されるキャリアのうちの電荷を収集する拡散層を、３０ｎｍ程度の浅い接合により形成するようにしている。これにより、その拡散層での収集電荷量を減らすことが可能となる結果、それに起因して発生する電気的ノイズを弱くできる。したがって、拡散層が回路ノードとして保持していた情報を書き換えしまうといった、ＥＣＣなどでの救済が困難なロジック回路（フリップ・フロップ）のソフトエラー耐性を簡単に向上できるようになるものである。
【００３９】
しかも、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を利用するようにしているため、浅い接合の拡散層は、ゲート電極のレイアウトの一部を変更することのみによって自動的に形成することが可能である。つまり、回路設計や形成プロセスの複雑化を招いたりすることなく、容易に実現し得るものである。
【００４０】
特に、接合の浅い、ｎ型拡散領域４５ａの寄生抵抗成分は、ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘを小さくすることで、接合の深い、ｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａよりも高くなるのを解消できる。
【００４１】
なお、上記した第１の実施形態においては、ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘを小さくすることによって（Ｘ＜Ｙ）、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間の、上記ｐ型半導体基板３１の表面部に、浅い接合の拡散層（ｎ型拡散領域４５ａ）を形成するようにした場合について説明した。これに限らず、たとえば図７および図８に示すように、浅い接合の拡散層（ｎ型拡散領域４５ａ）としては、ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘを小さくすることなしに形成することも可能である（Ｘ＝Ｙ）。
【００４２】
つまり、上記ｎ型ＭＯＳＦＥＴ１２ｃ，１２ｄ，１３ｃ，１３ｄの各ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ，１３ｃ−Ｇ，１３ｄ−Ｇ間の距離は、等間隔とする。そして、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間の、上記ｐ型半導体基板３１の表面部には、上記エクステンション領域５８と同じ接合深さを有する、接合の浅い上記ｎ型拡散領域４５ａのみを形成する。一方、上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間を除く、上記ｐ型半導体基板３１の表面部には、それぞれ、上記ｎ型拡散領域４５ａよりも接合の深い上記ｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａを形成する。この場合、接合の浅い上記ｎ型拡散領域４５ａは、接合の深い上記ｎ型拡散領域４２ａ，４３ａ，４４ａ，４６ａの形成を行うことなく、上記エクステンション領域５８をそのまま残存させることによって簡単に形成できる。
【００４３】
［第２の実施形態］
図９〜図１１は、この発明の第２の実施形態にしたがったロジック回路の基本構成を示すものである。ここでは、図２に示したＤｅｌａｙ型フリップ・フロップの回路ブロック１において、ｎ型ＭＯＳＦＥＴ１２ｃのゲート電極１２ｃ−Ｇと拡散層コンタクト５４ｄとの間に、部分的に、エクステンション領域５８と同じ接合深さを有する、接合の浅いｎ型拡散領域を形成するようにした場合について説明する。なお、図９は回路ブロックの具体的構成を示す回路図であり、図１０は図９に示した回路ブロックのレイアウト図であり、図１１は図１０のXI−XI線に沿う部位の断面構造を示す図である。
【００４４】
すなわち、本実施形態の場合、回路ブロック１’のラッチ回路１０’を構成するクロックドインバータ１２Ａの、上記ｎ型ＭＯＳＦＥＴ１２ｃのドレイン拡散層（ドレイン電極）が、チャネルに隣接するエクステンション領域（第２の拡散領域）５８と、接合の深いｎ型拡散領域（第１の拡散領域）４４ａ-1と、上記チャネルに隣接しない接合の浅いｎ型拡散領域（第３の拡散領域）７０と、接合の深いｎ型拡散領域（第４の拡散領域）４４ａ-2とから構成されている。
【００４５】
このような構成のドレイン拡散層を形成する場合、まずは、たとえば図１２に示すように、ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ，１３ｃ−Ｇ，１３ｄ−Ｇを形成する。その際、上記ゲート電極１２ｃ−Ｇ，１３ｃ−Ｇ間の距離Ｚが、その他の、たとえば上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の距離Ｘおよび上記ゲート電極１３ｃ−Ｇ，１３ｄ−Ｇ間の距離Ｙなどよりも大きくなるようにする（Ｚ＞Ｘ，Ｙ）。この後、ｐ型半導体基板３１の表面部に、接合の浅い上記エクステンション領域５８を形成する。次いで、シリコン窒化膜もしくはシリコン酸化膜などの絶縁膜５７ａを、ＣＶＤ法により堆積する。その後、レジストをパターニングして、レジストパターン７２を形成する。そして、このレジストパターン７２をマスクに上記絶縁膜５７ａをエッチングすることによって、側壁絶縁膜５７，５７を形成すると同時に、接合の深いｎ型拡散領域の形成を部分的に阻止するための絶縁膜パターン５７’を形成する（図１１参照）。今度は、上記絶縁膜パターン５７’および上記側壁絶縁膜５７，５７をマスクに、接合の深いｎ型拡散領域４２ａ，４３ａ，４４ａ-1，４４ａ-2，４５ａ，４６ａ（４７ａ，４８ａ，４９ａ）を形成するための、ｎ型不純物をイオン注入する。すると、上記ゲート電極１２ｃ−Ｇ，１２ｄ−Ｇ間の、上記ｐ型半導体基板３１の表面部には、接合深さが浅い、上記エクステンション領域（第２の拡散領域）５８と、接合深さが深い、上記ｎ型拡散領域（第１の拡散領域）４５ａとからなるソース拡散層（第１の拡散層）が形成される。
【００４６】
一方、上記ゲート電極１２ｃ−Ｇ，１３ｃ−Ｇ間では、上記側壁絶縁膜５７，５７および上記絶縁膜パターン５７’がブロックとなり、その下の上記ｐ型半導体基板３１の表面部には、接合深さが浅い、上記エクステンション領域５８および上記エクステンション領域５８のみからなる上記ｎ型拡散領域７０以外の、接合深さが深いｎ型拡散領域は形成されない。これにより、上記ゲート電極１２ｃ−Ｇ，１３ｃ−Ｇ間においては、接合の深い上記ｎ型拡散領域４４ａ-1，４４ａ-2の相互間に接合の浅い上記ｎ型拡散領域７０が選択的に設けられてなるドレイン拡散層（第２の拡散層）が形成される。
【００４７】
本実施形態の場合、上述した第１の実施形態の場合と同様に、接合の浅いｎ型拡散領域７０は、α線の入射に対して、収集電荷量を減少させる効果がある。また、接合の浅いｎ型拡散領域７０は、その寄生抵抗成分が、接合の深いｎ型拡散領域４４ａ-1，４４ａ-2よりも高くなる。これにより、α線によって生成される電荷が上記ｎ型拡散領域４５ａで収集される場合にも、電荷の収集によるノイズ（電位変動）がノード６０ａに伝達されるのを妨げることが可能となる。したがって、上記ラッチ回路１０’が保持している情報を書き換えにくくなる結果、ソフトエラーレートの低減に有効である。
【００４８】
なお、本実施形態においては、たとえば図１３に示すように、上記ｎ型ＭＯＳＦＥＴ１２ｃのゲート電極１２ｃ−Ｇの側壁絶縁膜５７，５７の一方（ドレイン電極側）と連続するように、上記絶縁膜パターン５７’を配置してもよい。この場合、上記ゲート電極１２ｃ−Ｇ，１３ｃ−Ｇ間においては、チャネルに隣接するエクステンション領域（第２の拡散領域）５８と、接合の深いｎ型拡散領域（第１の拡散領域）４４ａとからなるドレイン拡散層（第２の拡散層）が形成される。すなわち、上記ｎ型ＭＯＳＦＥＴ１２ｃにおいて、上記チャネルの端部から上記ｎ型拡散領域４４ａ，４５ａまでの距離が、ソース拡散層よりもドレイン拡散層の方が長くなるように形成した場合にも上記と同様の効果が期待できる。
【００４９】
または、第１の実施形態との組み合わせにより、たとえば上記ｎ型ＭＯＳＦＥＴ１２ｃと上記ｎ型ＭＯＳＦＥＴ１２ｄとの間の、上記ｐ型半導体基板３１の表面部に対し、浅い接合のみの拡散層を形成した構成とすることも可能である。
【００５０】
また、本発明の実施形態としては、当然、回路ブロック２に適用することも可能である。さらに、Ｄｅｌａｙ型フリップ・フロップに適用する場合に限らず、たとえばメモリを含む、各種のロジック回路に適用可能である。
【００５１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態にしたがったＤｅｌａｙ型フリップ・フロップの構成を示す回路図。
【図２】図１のＤｅｌａｙ型フリップ・フロップにおける回路ブロックの構成をより具体的に示す回路図。
【図３】図２の回路ブロックのレイアウトの一例を示す平面図。
【図４】図３の回路ブロックにおける構造の一部を示す断面図。
【図５】図４の回路ブロックにおいて、半導体基板の深さ方向に対する不純物の分布を示す図。
【図６】斜めに入射するα線と拡散層の接合深さとの関係について説明するために示す断面図。
【図７】図１のＤｅｌａｙ型フリップ・フロップにおける回路ブロックのレイアウトの他の例を示す平面図。
【図８】図７の回路ブロックにおける構造の一部を示す断面図。
【図９】本発明の第２の実施形態にしたがった、Ｄｅｌａｙ型フリップ・フロップにおける回路ブロックの構成をより具体的に示す回路図。
【図１０】図９の回路ブロックのレイアウトの一例を示す平面図。
【図１１】図１０の回路ブロックにおける構造の一部を示す断面図。
【図１２】図１１の回路ブロックの形成プロセスを説明するために示す断面図。
【図１３】図９の回路ブロックにおける他の構造の一部を示す断面図。
【符号の説明】
【００５３】
１，２…回路ブロック、１０，２０…ラッチ回路、１１，１４，２１，２４…インバータ回路、１２，１２Ａ，１３，２２，２３…クロックドインバータ、１１ａ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ…ｐ型ＭＯＳＦＥＴ、１１ｂ，１２ｃ，１２ｄ，１３ｃ，１３ｄ，１４ｂ…ｎ型ＭＯＳＦＥＴ、１１ａ−Ｇ，１１ｂ−Ｇ，１２ａ−Ｇ，１２ｂ−Ｇ，１２ｃ−Ｇ，１２ｄ−Ｇ，１３ａ−Ｇ，１３ｂ−Ｇ，１３ｃ−Ｇ，１３ｄ−Ｇ，１４ａ−Ｇ，１４ｂ−Ｇ…ゲート電極、４２ａ，４３ａ，４４ａ，４４ａ-1，４４ａ-2，４５ａ，４６ａ，７０…ｎ型拡散領域、５８…エクステンション領域、６４…深い接合の拡散層、６５…浅い接合の拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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