(57)【要約】【課題】  電圧検出回路の出力端子を入力端子として使用できるトランジスタ回路を提供する。【解決手段】  電圧検出回路のバッファー回路のＰｃｈＭＯＳＦＥＴのゲート端子にＰｃｈＭＯＳＦＥＴのドレインを接続してバッファー回路のＰｃｈＭＯＳＦＥＴをオフさせる構成とした。その結果テスト時に外部端子ＶＯＵＴを経由して外部回路の入力端子から入力信号を入力しても外部端子ＶＯＵＴからの電流が外部回路の入力端子に流れることを防止する事を特徴とするものである。【選択図】  図１
2005283458.tif 000002
【特許請求の範囲】
【請求項１】
高電圧端子及び低電圧端子と、前記高電圧端子及び低電圧端子からの電源電圧を分割する分圧回路と、基準電圧を発生する基準電圧発生回路と、前記分圧回路からの分割電圧と前記基準電圧とを比較する電圧比較回路と、前記比較回路からの信号を反転するインバーター回路と、前記インバーター回路からの信号を電力増幅して出力端子に出力する出力バッファー回路とを備えた電圧検出回路において、外部信号に基づいて前記出力バッファー回路を制御するための出力バッファー制御手段を設け、前記出力バッファー制御手段は、前記出力端子を前記高電圧端子及び前記低電圧端子に対してオープン状態にすることを特徴とする電圧検出回路。
【請求項２】
前記出力バッファー回路は、第１のＰチャンネルＭＯＳトランジスタと第１のＮチャンネルＭＯＳトランジスタを直列接続し、前記接続点を前記出力端子に接続し、前記第１のＰチャンネルＭＯＳトランジスタのゲートと前記第１のＮチャンネルＭＯＳトランジスタのゲートとを抵抗を介して接続する構成から成り、前記出力バッファー制御手段の出力を前記第１のＰチャンネルＭＯＳトランジスタのゲートに入力し、前記出力バッファー制御手段に入力する外部信号に応じて前記第1のＰチャンネルＭＯＳトランジスタのゲートをＨｉレベルにすることにより、前記第1のＰチャンネルＭＯＳトランジスタをオープン状態にすることを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記出力バッファー回路は、第1のＰチャンネルＭＯＳトランジスタと第1のＮチャンネルＭＯＳトランジスタとを直列接続し、前記接続点を前記出力端子に接続し、前記第1のＰチャンネルＭＯＳトランジスタのゲートと前記第1のＮチャンネルＭＯＳトランジスタのゲートとを抵抗を介して接続する構成から成り、前記出力バッファー制御手段の出力を前記第1のＮチャンネルＭＯＳトランジスタのゲートに入力し、前記出力バッファー制御手段に入力する外部信号に応じて前記ゲートをＬｏレベルにすることにより、前記第1のＮチャンネルＭＯＳトランジスタをオープン状態にすることを特徴とする請求項１に記載の電圧検出回路。
【請求項４】
前記出力バッファー制御手段は第２のＰチャンネルＭＯＳトランジスタから成ることを特徴とする請求項２に記載の電圧検出回路。
【請求項５】
前記出力バッファー制御手段は第２のＰチャンネルＭＯＳトランジスタから成ることを特徴とする請求項３に記載の電圧検出回路。
【請求項６】
前記インバーター回路は第３のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタから成り、前記比較回路からの信号を前記第３のＰチャンネルＭＯＳトランジスタのゲート及び前記第３のＮチャンネルＭＯＳトランジスタのゲートに入力し、前記第３のＰチャンネルＭＯＳトランジスタの出力を前記第1のＰチャンネルＭＯＳトランジスタのゲートに与え、前記第３のＮチャンネルＭＯＳトランジスタの出力を前記第1のＮチャンネルＭＯＳトランジスタのゲートに与えることを特徴とする請求項１から５のいずれかに記載の電圧検出回路。
【請求項７】
前記インバーター回路は第３のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタから成り、前記第１のＰチャンネルＭＯＳトランジスタのソース、前記第２のＰチャンネルＭＯＳトランジスタのソース及び前記第３のＰチャンネルＭＯＳトランジスタのソースを前記高電圧端子に接続し、前記第２のＰチャンネルＭＯＳトランジスタのドレイン及び前記第３のＰチャンネルＭＯＳトランジスタのドレインを前記第１のＰチャンネルＭＯＳトランジスタのゲートに接続し、前記第３のＮチャンネルＭＯＳトランジスタのドレインを前記第１のＭＯＳトランジスタのゲートに接続し、前記第１のＮチャンネルＭＯＳトランジスタのソース及び前記第３のＮチャンネルＭＯＳトランジスタのソースを前記低電圧端子に接続したことを特徴とする請求項４に記載の電圧検出回路。
【請求項８】
前記インバーター回路は第３のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタから成り、前記第１のＮチャンネルＭＯＳトランジスタのソース、前記第２のＰチャンネルＭＯＳトランジスタのソース及び前記第３のＮチャンネルＭＯＳトランジスタのソースを前記低電圧端子に接続し、前記第２のＰチャンネルＭＯＳトランジスタのドレインを前記第１のＮチャンネルＭＯＳトランジスタのゲートに接続し、前記第３のＮチャンネルＭＯＳトランジスタのドレインを前記第１のＮチャンネルＭＯＳトランジスタのゲートに接続し、前記第１のＰチャンネルＭＯＳトランジスタのソース及び前記第３のＰチャンネルＭＯＳトランジスタのソースを前記高電圧端子に接続したことを特徴とする請求項５に記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧検出回路の回路の構成に係り、さらに詳しくはテスト時に電圧検出回路の出力を入力として使用可能な設計方法に関する。
【背景技術】
【０００２】
従来の電圧検出回路としては、図３の回路ブロック図に示されるような電圧検出回路が知られていた。即ち、外部端子ＶＤＤとＶＳＳの間に直列に接続されている抵抗３０１と抵抗３０２とからなる電圧分圧回路の分圧電圧と、一定電圧を発生する基準電圧発生回路３０３の基準電圧とが、それぞれ電圧比較回路３０４に入力されて比較される。電圧比較回路３０４の出力信号は、ＰｃｈＭＯＳＦＥＴ３０５とＮｃｈＭＯＳＦＥＴ３０７とからなるインバーター構成のバッファー回路に入力される。バッファー回路の出力信号はＰｃｈＭＯＳＦＥＴ３０８とＮｃｈＭＯＳＦＥＴ３０６とからなるインバーター構成の出力回路に入力される。出力回路の出力信号は外部端子ＶＯＵＴから外部に出力される。
【０００３】
例えば分圧電圧が基準電圧より高い場合は、電圧比較回路３０４の出力電圧、即ち配線３１１の電圧がＨｉとなり、ＰｃｈＭＯＳＦＥＴ３０５がオフしてＮｃｈＭＯＳＦＥＴ３０７がオンするので、バッファー回路の出力電圧、即ち配線２１２の電圧がＬｏとなり、ＰｃｈＭＯＳＦＥＴ３０８がオンしてＮｃｈＭＯＳＦＥＴ３０６がオフするので、出力回路の出力電圧、即ち配線３１３の電圧がＨｉとなり、本電圧検出回路の電圧解除信号として、ＶＤＤの電位が外部端子ＶＯＵＴから出力される。逆に分圧電圧が基準電圧より低い場合は、上記と同様の経路で信号が逆になり、本電圧検出回路の電圧検出信号として、ＶＳＳの電位が外部端子ＶＯＵＴから出力される。
バッファー回路及び出力回路は電圧比較回路３０４の出力信号を増幅して出力する役割を果たしている。また、バッファー回路を消費電流の小さいＣＭＯＳインバーター構成とすることは、電圧検出回路全体の消費電流を少なく抑えることに役に立っている。
【特許文献１】特開平９-３１１１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の電圧検出回路では解除時にＶＤＤの電位が外部端子ＶＯＵＴから出力される。テスト時に出力端子に別の回路をつなぎ回路から電圧検出器と結線した場所を経由してＨｉ、Ｌｏを入力した場合電圧検出器からの電圧が別の回路と結線した箇所を通じて逆流して誤作動をおこしてしまうという課題があった。
【０００５】
例として図４を用いて電圧検出回路を通じて別の回路から入力電圧を印可した時の誤動作を説明する。図４は従来の電圧検出回路の外部接続図である。
【０００６】
図４において電圧検出回路が解除していると外部端子ＶＯＵＴからＶＤＤが出力される。ここで外部端子Ｖ１より入力信号ＨｉまたはＬｏを入力した時、電圧検出回路から出力されるＶＤＤが外部端子Ｖ１へ流れるため入力信号ＨｉまたはＬｏを外部回路４０１に伝えることができるが大電流が流れることが問題となる。
そこで本発明の目的は従来のこのような問題を解決するために、テスト時の電圧検出回路解除時に外部端子ＶＯＵＴをＯＰＥＮにして外部回路にＶＤＤが流れない電圧検出回路を得ることを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明の検出回路ではバッファー回路のＰｃｈＭＯＳＦＥＴのゲート端子又はＮｃｈＭＯＳＦＥＴのゲート端子に、ＰｃｈＭＯＳＦＥＴのドレイン端子又はＮｃｈＭＯＳＦＥＴのドレイン端子を結線し、このＰｃｈＭＯＳＦＥＴ又はＮｃｈＭＯＳＦＥＴをオンすることでバッファー回路のＰｃｈＭＯＳＦＥＴ又はＮｃｈＭＯＳＦＥＴをオフする構造とした。より具体的には、高電圧端子及び低電圧端子と、前記高電圧端子及び低電圧端子からの電源電圧を分割する分圧回路と、基準電圧を発生する基準電圧発生回路と、前記分圧回路からの分割電圧と前記基準電圧とを比較する電圧比較回路と、前記比較回路からの信号を反転するインバーター回路と、前記インバーター回路からの信号を電力増幅して出力端子に出力する出力バッファー回路とを備えた電圧検出回路において、外部信号に基づいて前記出力バッファー回路を制御するための出力バッファー制御手段を設け、前記出力バッファー制御手段は、前記出力端子を前記高電圧端子及び前記低電圧端子に対してオープン状態にすることができるようにした。
【発明の効果】
【０００８】
このように、本発明の電圧検出回路では、外部端子ＶＯＵＴから外部回路の入力端子に電流が流れることを防止できる効果がある。これによってテスト時に電圧検出回路の外部端子ＶＯＵＴを経由して入力端子を接続することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下では本発明の実施例を説明する。
【実施例１】
【００１０】
図１は本発明の第１の実施例の電圧検出回路のブロック図である。点線部は外部接続回路を示す。はじめに、本電圧検出回路の構成を説明する。
【００１１】
電源電圧を入力するために外部端子ＶＤＤとＶＳＳの間に、直列に接続されている抵抗１０１と抵抗１０２とがあり、入力された電源電圧を所定の比率で分割することができる電源電圧分圧回路を構成している。抵抗１０１と抵抗１０２との接続部は、電圧比較回路１０４の＋入力端子とを接続されている。一方、電源電圧の大きさにかかわらず一定の基準電圧を発生することができる基準電圧回路１０３は、外部端子ＶＳＳと電圧比較回路１０４の−入力端子とに接続されている。入力された、基準電圧と分圧された電源電圧との大きさを比較して、出力信号を切り替えることができる電圧比較回路１０４の出力端子は、ＰｃｈＭＯＳＦＥＴ１０５とＮｃｈＭＯＳＦＥＴ１０７のゲート端子にそれぞれ接続されている。ＰｃｈＭＯＳＦＥＴ１０５のソース端子と基板端子は外部端子ＶＤＤに、またドレイン端子はＮｃｈＭＯＳＦＥＴ１０７のドレイン端子とＰｃｈＭＯＳＦＥＴ１０８のゲート端子とＰｃｈＭＯＳＦＥＴ１０９のドレイン端子と、ＮｃｈＭＯＳＦＥＴ１０６のゲート端子にそれぞれ接続されている。ＮｃｈＭＯＳＦＥＴ１０７のソース端子と基板端子は外部端子ＶＳＳに、またドレイン端子はＰｃｈＭＯＳＦＥＴ１０５のドレイン端子とＰｃｈＭＯＳＦＥＴ１０９のドレイン端子とＮｃｈＭＯＳＦＥＴ１０６のドレイン端子にそれぞれ接続されている。このＰｃｈＭＯＳＦＥＴ１０５とＮｃｈＭＯＳＦＥＴ１０７とでバッファー回路を構成している。ＰｃｈＭＯＳＦＥＴ１０８のソース端子と基板端子はＶＤＤに、またドレイン端子はＮｃｈＭＯＳＦＥＴ１０６のドレイン端子と外部端子ＶＯＵＴにそれぞれ接続されている。ＮｃｈＭＯＳＦＥＴ１０６のソース端子と基板端子は外部端子ＶＳＳに、またドレイン端子はＰｃｈＭＯＳＦＥＴ１０８のドレイン端子と外部端子ＶＯＵＴにそれぞれ接続されている。このＰｃｈＭＯＳＦＥＴ１０８とＮｃｈＭＯＳＦＥＴ１０６とでバッファー回路を構成している。
【００１２】
次に本電圧検出回路の動作を説明する。
【００１３】
外部端子ＶＤＤとＶＳＳの間に、ある大きさで変化する正の電圧を与え、外部端子ＶＳＳをＧＮＤに固定する。すると与えられた電圧は抵抗１０１と抵抗１０２とで分圧され、さらに分圧された電圧は電圧比較回路１０４に入力され、基準電圧発生回路１０３で発生している基準電圧と比較される。
【００１４】
ここで、分圧された電圧が基準電圧より高い場合は、電圧比較回路１０４の出力信号、すなわち配線１１１がＨｉとなりＰｃｈＭＯＳＦＥＴ１０５がオフし、ＮｃｈＭＯＳＦＥＴ１０７がオンする。ＮｃｈＭＯＳＦＥＴ１０７がオンすると配線１１２がＬｏになり、ＰｃｈＭＯＳＦＥＴ１０８がオンし、ＮｃｈＭＯＳＦＥＴ１０６がオフする。ＰｃｈＭＯＳＦＥＴ１０８がオンすると配線１１３がＨｉになり、本電圧検出回路の電圧解除信号として、ＶＤＤの電位が外部端子ＶＯＵＴから出力される。
【００１５】
一方、分圧された電圧が基準電圧より低い場合は電圧比較回路１０４の出力信号、即ち配線１１１がＬｏとなり、ＰｃｈＭＯＳＦＥＴ１０５がオンし、ＮｃｈＭＯＳＦＥＴ１０７がオフする。ＰｃｈＭＯＳＦＥＴ１０５がオンすると配線１１２がＨｉになり、ＰｃｈＭＯＳＦＥＴ１０８がオフし、ＮｃｈＭＯＳＦＥＴ１０６がオンする。ＮｃｈＭＯＳＦＥＴ１０６がオンすると配線１１３がＬｏになり、本電圧検出回路の電圧解除信号として、ＶＳＳの電位が外部端子ＶＯＵＴから出力される。
【００１６】
次に電圧検出回路が電圧解除信号出力時に外部端子ＶＯＵＴをＯＰＥＮにする方法を説明する。
【００１７】
電圧検出回路が電圧解除信号出力時に外部端子ＶＯＵＴをＯＰＥＮにするためにＰｃｈＭＯＳＦＥＴ１０８をオフさせる。そのためＰｃｈＭＯＳＦＥＴ１０９のドレインをＰｃｈＭＯＳＦＥＴ１０８のゲートに接続している。外部端子ＶＩＮにＬｏを印加するとＰｃｈＭＯＳＦＥＴ１０９がオンする。ＰｃｈＭＯＳＦＥＴ１０９がオンすると配線１１２がＨｉになりＰｃｈＭＯＳＦＥＴ１０８がオフする。さらに抵抗１１０を通るため電圧降下によって配線１１４がＬｏになりＰｃｈＭＯＳＦＥＴ１０６がオフし外部端子ＶＯＵＴがＯＰＥＮになる。
【００１８】
以上のように本発明の電圧検出回路はバッファー回路のＰｃｈＭＯＳＦＥＴのゲート端子にＰｃｈＭＯＳＦＥＴのドレインを接続してバッファー回路のＰｃｈＭＯＳＦＥＴをオフさせる構成とした。その結果外部端子ＶＯＵＴを経由して外部回路の入力端子V１から入力信号を入力しても外部端子ＶＯＵＴからの電流が外部回路の入力端子V1に流れることを防止できた。したがって、出力端子に外部回路が接続され、外部回路に入力信号を入れる場合にも大電流を流すことはなく信号を伝えることができる。
【実施例２】
【００１９】
また、出力電圧が低く配線１１１がＬｏを出力している場合には図2に示すようにＮｃｈＭＯＳＦＥＴ１１６のゲート端子に第１の実施例と同様にＮｃｈＭＯＳＦＥＴを入れても同様の効果を得られる。即ち、電圧比較回路２０４の出力信号がＬｏのとき、ＰｃｈＭＯＳＦＥＴ２０５がオンし、ＮｃｈＦＥＴ２０７がオフする。すると配線２１２がＨｉとなりＰｃｈＭＯＳＦＥＴ２０８がオフし、配線２１４がＨｉとなりＮｃｈＭＯＳＦＥＴ２０６がオンする。このときに、ＶｉｎにＬｏレベルを与えることにより、ＰｃｈＭＯＳＦＥＴ２０９がオンし、配線２１４がＬｏとなる。その結果、バッファー回路のＮｃｈＭＯＳＦＥＴはＯＰＥＮとなる。一方、配線２１２は、ＰｃｈＭＯＳＦＥＴ２０５がオンしているのでＨｉレベルが与えられている。そのためにバッファー回路のＰｃｈＭＯＳＦＥＴ２０８はオフの状態を維持する。このようにして、外部端子ＶＯＵＴをＯＰＥＮにすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の電圧検出回路のブロック図である。
【図２】本発明の電圧検出回路のブロック図である。
【図３】従来の電圧検出回路の回路図である。
【図４】従来の電圧検出回路の外部接続図である。
【符号の説明】
【００２１】
１０１、１０２、２０１、２０２、３０１、３０２  抵抗
１０３、２０３、３０３  基準電圧発生回路
１０４、２０４、３０４  電圧比較回路
１０５、２０５、３０５  ＰｃｈＭＯＳＦＥＴ
１０６、２０６、３０６  ＮｃｈＭＯＳＦＥＴ
１０７、２０７、３０７  ＮｃｈＭＯＳＦＥＴ
１０８、２０８、３０８  ＰｃｈＭＯＳＦＥＴ
１０９、２０９  ＰｃｈＭＯＳＦＥＴ
１１０、２１０  抵抗
１１１、２１１、３１１  配線
１１２、２１２、３１２  配線
１１３、２１３、３１３  配線
１１４、２１４  配線
４０１  ＮｃｈＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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