(57)【要約】【課題】  高レベルの瞬時ノイズの影響を抑制し、クロック信号のデューティ比を所定の値（例えば、５０％）に調整するデューティ調整回路を提供する。【解決手段】  クロック信号ＣＫは分周器１で１／２ｎに分周され、その後段に縦続して接続された逓倍器２１〜２ｎのうちの逓倍器２１に与えられる。逓倍器２１では、入力されたクロック信号ＣＫ１は可変遅延部で制御信号に従って遅延され、この遅延された信号とクロック信号ＣＫ１が逓倍部で排他的論理和がとられて２逓倍される。２逓倍された信号は平均値検出部で平均電圧が検出され、この平均電圧が比較制御部で基準電圧と比較され、平均電圧が基準電圧に等しくなるように制御信号が可変遅延部にフィードバックされる。これにより、逓倍器２ｎから元のクロック信号ＣＫと周波数が等しく、かつデューティ比が所定の値に調整されたクロック信号ＣＬＫが出力される。【選択図】      図１
2005244416.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号の周波数が２ｎ分の１（但し、ｎは自然数）に分周された信号を、縦続して接続されたｎ段の逓倍器によって該入力クロック信号と同じ周波数でデューティ比が所定の値に調整されたクロック信号を生成するデューティ調整回路であって、
前記各逓倍器は、
前段から入力された信号を制御信号に応じた時間だけ遅延させる可変遅延部と、
前記入力された信号と前記可変遅延部で遅延された信号の排他的論理和をとることによって２逓倍した信号を後段に出力する逓倍部と、
前記２逓倍した信号の平均電圧を検出する平均値検出部と、
前記平均電圧を基準電圧と比較して該平均電圧が該基準電圧に等しくなるように前記制御信号を調整して前記可変遅延部に与える比較制御部とを、
備えたことを特徴とするデューティ調整回路。
【請求項２】
入力クロック信号の立上がりまたは立下がりのタイミングで出力信号を交互に反転することによって周波数を１／２ｎ（但し、ｎは自然数）に低下させる分周器と、
前記分周器の出力側に縦続して接続され、それぞれが前段から入力された信号を選択信号で選択された遅延器によって遅延させると共に、論理ゲートによって該遅延させた信号と該前段から入力された信号の排他的論理和をとり、該入力された信号の２倍の周波数を有する信号を生成して後段に出力するｎ個の逓倍器と、
切替信号に従って前記ｎ個の逓倍器の出力信号を切り替えて出力するセレクタと、
前記セレクタから出力された信号の平均電圧を検出する平均値検出部と、
前記平均電圧を基準電圧と比較して比較結果の信号を出力する比較器と、
前記ｎ個の逓倍器を順次切り替えるために前記切替信号を生成すると共に、該切り替えた逓倍器の遅延器に対する前記選択信号を前記比較結果の信号が変化するまで順次出力する制御部とを、
備えたことを特徴とするデューティ調整回路。
【請求項３】
前記逓倍器は、遅延時間が１：２：４のように２の冪乗の関係を有する複数の遅延器を備え、これらの遅延器が前記選択信号によって遅延時間の大きいものから順番に選択される構成にしたことを特徴とする請求項２記載のデューティ調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のデューティ比を所定の値に調整するデューティ調整回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１０−１６３８２３号公報
【０００３】
上記特許文献１には、クロック信号ＣＫＩを、その半周期よりも短い時定数Ｔ１で積分する第１のＣＲ積分回路１０１と、同じクロック信号ＣＫＩを、その周期よりも十分大きな時定数Ｔ２で積分する第２のＣＲ積分回路１０２を備え、これらのＣＲ積分回路１０１，１０２の出力信号をコンパレータ１６で比較し、その比較結果をデューティ比補正クロック信号ＣＫＯとして出力するデューティ比補正回路が記載されている。
【０００４】
このデューティ比補正回路では、コンパレータ１６の出力信号をフィードバック抵抗を介して入力側に帰還させ、時定数の大きな第２のＣＲ積分回路１０２の出力信号に加算させるようにしている。これにより、コンパレータ１６はヒステリシス特性を持つようになり、このヒステリシスよりも小さな振幅の雑音を除去することできるとされている。更に、入力されるクロック信号ＣＫＩのデューティ比が５０％でない場合、第１のＣＲ積分回路１０１の出力電圧と、第２のＣＲ積分回路１０２の出力電圧が同じレベルに片寄るので、これらの比較結果として出力されるデューティ比補正クロック信号ＣＫＯは、デューティ比が改善されて５０％に近付くとされている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記デューティ比補正回路では、ヒステリシスよりも大きな振幅の雑音、例えば、静電気放電等による高レベルの瞬時ノイズが印加されると、これを除去することができず、パルス幅の非常に短いクロック信号が出力されてしまい、クロック信号の供給を受ける回路において、誤動作等が生じたり、動作不能な状態に陥ったりするおそれがあった。
【０００６】
本発明は、高レベルの瞬時ノイズの影響を抑制し、クロック信号のデューティ比を所定の値（例えば、５０％）に調整するデューティ調整回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、入力クロック信号の周波数が２ｎ分の１（但し、ｎは自然数）に分周された信号を、縦続して接続されたｎ段の逓倍器によって該入力クロック信号と同じ周波数でデューティ比が所定の値に調整されたクロック信号を生成するデューティ調整回路において、各逓倍器を、前段から入力された信号を制御信号に応じた時間だけ遅延させる可変遅延部と、前記入力された信号と前記可変遅延部で遅延された信号の排他的論理和をとることによって２逓倍した信号を後段に出力する逓倍部と、前記２逓倍した信号の平均電圧を検出する平均値検出部と、前記平均電圧を基準電圧と比較して該平均電圧が該基準電圧に等しくなるように前記制御信号を調整して前記可変遅延部に与える比較制御部とで構成することを特徴としている。
【発明の効果】
【０００８】
本発明では、まず入力クロック信号が２ｎ分の１に分周されるので、高レベルの瞬時ノイズの影響を抑制することができる。更に、ｎ段の逓倍器によって元の周波数に戻す時に、各逓倍器から出力される信号の平均電圧が基準電圧に一致するように遅延時間が調整されるので、所定のデューティ比を有するクロック信号を生成することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明のデューティ調整回路の基本構成図である。
このデューティ調整回路は、例えば２進カウンタのように、入力クロック信号ＣＫの立上がりまたは立下がりのタイミングで出力信号を交互に反転することによって、その周波数を１／２ｎに低下させる分周器１と、その後段に縦続して接続されたｎ個の逓倍器２１，２２，…，２ｎで構成される。
【００１０】
各逓倍器２１〜２ｎは、いずれも同様の構成で、例えば逓倍器２１として示したように、入力されたクロック信号ＣＫ１を制御信号で指定された時間だけ遅延させる可変遅延部と、このクロック信号ＣＫ１と可変遅延部の出力信号の排他的論理和をとって周波数を２倍に逓倍する逓倍部と、この２逓倍された信号の平均電圧を検出する平均値検出部と、平均電圧を基準電圧と比較し、平均電圧が基準電圧に等しくなるように可変遅延部に制御信号をフィードバックする比較制御部（ＣＰ）を備えている。
【００１１】
これにより、分周器１から、クロック信号ＣＫの周波数が１／２ｎに分周されて、デューティ比が５０％となったクロック信号ＣＫ１が得られる。次に、逓倍器２１では、基準電圧を電源電圧の１／２に設定することにより、クロック信号ＣＫ１の周波数が２倍に逓倍されると共に、そのデューティ比が５０％に調整される。逓倍器２１の出力信号は、逓倍器２２，…，２ｎで順次２倍ずつ逓倍され、最終段の逓倍器２ｎから元のクロック信号ＣＫと周波数が等しく、かつデューティ比が５０％に調整されたクロック信号ＣＬＫが出力される。
【００１２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１３】
図２は、本発明の実施例を示すデューティ調整回路の回路図である。
このデューティ調整回路は、調整対象のクロック信号ＣＫの周波数を１／４に分周する分周器１０を有している。この分周器１０は、例えば２ビットの２進カウンタで構成され、デューティ比が５０％のクロック信号ＣＫ１を出力するものである。分周器１０から出力されるクロック信号ＣＫ１は、逓倍器２０に与えられるようになっている。
【００１４】
逓倍器２０は、クロック信号ＣＫ１の周波数を２倍にしたクロック信号ＣＫ２を生成すると共に、選択信号ＳＥＬ１〜ＳＥＬ３に従って、そのクロック信号ＣＫ２のデューティ比を調整できるように構成したものである。
【００１５】
この逓倍器２０は、クロック信号ＣＫ１が与えられる遅延器（ＤＬ）２１と、この遅延器２１の出力信号が入力端子Ａに与えられ、クロック信号ＣＫ１が入力端子Ｂに与えられるセレクタ２２（ＳＬ）を有している。セレクタ２２は、選択信号ＳＥＬ３がレベル“Ｈ”のときに入力端子Ａを選択し、レベル“Ｌ”のときには入力端子Ｂを選択するものである。セレクタ２２の出力側は、遅延器２３を介してセレクタ２４の入力端子Ａに接続され、このセレクタ２４の入力端子Ｂにはクロック信号ＣＫ１が与えられている。セレクタ２４は、選択信号ＳＥＬ２のレベル“Ｈ”，“Ｌ”に応じて、入力端子Ａ，Ｂを選択するものである。
【００１６】
更に、セレクタ２４の出力側は、遅延器２５を介してセレクタ２６の入力端子Ａに接続され、このセレクタ２６の入力端子Ｂにはクロック信号ＣＫ１が与えられている。セレクタ２６も同様に、選択信号ＳＥＬ１のレベル“Ｈ”，“Ｌ”に応じて、入力端子Ａ，Ｂを選択するものである。そして、セレクタ２６の出力側が、遅延器２７を介してセレクタ２８の入力端子Ａに接続されると共に、インバータ２９を介してこのセレクタ２８の入力端子Ｂに接続されている。セレクタ２８は、選択信号として与えられるクロック信号ＣＫ１のレベル“Ｈ”，“Ｌ”に応じて、入力端子Ａ，Ｂを選択するものである。
【００１７】
そして、このセレクタ２８の出力側から２逓倍されてデューティ比が調整されたクロック信号ＣＫ２が出力されるようになっている。クロック信号ＣＫ２は、更に、逓倍器２０と同様の逓倍器３０に与えられ、この逓倍器３０から目的のクロック信号ＣＬＫが出力されるようになっている。なお、逓倍器３０には、選択信号ＳＥＬ１〜ＳＥＬ３ではなく、選択信号ＳＥＬ４〜ＳＥＬ６が与えられている。
【００１８】
クロック信号ＣＬＫ，ＣＫ２は、セレクタ４０の入力端子Ａ，Ｂに、それぞれ与えられている。セレクタ４０の出力側は、抵抗５１とキャパシタ５２で構成される積分器５０に接続されている。積分器５０は、セレクタ４０で選択されたクロック信号の平均電圧を検出するもので、このクロック信号の周期よりも十分大きな時定数を有している。積分器５０から出力される信号Ｓ５０は、比較器６０の＋入力端子に与えられている。比較器６０は、信号Ｓ５０が−入力端子に与えられる基準電圧（この場合は、電源電圧ＶＤＤの１／２）よりも高いときに、“Ｈ”の信号Ｓ６０を出力するものである。この比較結果の信号Ｓ６０は制御部７０へ与えられるようになっている。
【００１９】
制御部７０は、外部から与えられるリセット信号ＲＳＴに基づいて、信号Ｓ６０に従って逓倍器２０，３０に与える選択信号ＳＥＬ１〜ＳＥＬ６を生成するものである。
【００２０】
この制御部７０は、リセット信号ＲＳＴが解除された（例えば、“Ｈ”から“Ｌ”に変化した）ときに、所定の間隔（積分器の時定数と同程度以上の時間）で所定の数（ここでは、７回）だけ、例えば“Ｌ”となるパルス信号ＰＳを発生するパルス発生器７１を有している。パルス信号ＰＳは、３桁の２進カウンタ（ＣＮ）７２のクロック端子に与えられている。
【００２１】
２進カウンタ７２は、リセット信号ＲＳＴが“Ｌ”のときに、パルス信号ＰＳの立上がり毎に、そのカウント値ＣＮＴを１ずつ増加し、出力端子Ｑ０，Ｑ１，Ｑ２から２進の信号を出力するものである。２進カウンタ７２の出力端子Ｑ０〜Ｑ２は、デコーダ（ＤＥＣ）７３の入力端子Ａ，Ｂ，Ｃに接続されている。また、２進カウンタ７２の出力端子Ｑ２の信号Ｓ７２は、セレクタ４０へ選択信号として与えられている。
【００２２】
デコーダ７３は、入力端子Ａ〜Ｃに与えられる２進の信号を解読し、イネーブル端子Ｅに与えられるパルス信号ＷＲが“Ｌ”のときに、８個の出力端子Ｑ０〜Ｑ７の内で、入力信号の値ｉ（ｉ＝０〜７）に対応する出力端子Ｑｉから“Ｈ”の書込信号ＷＲを出力するものである。パルス信号ＰＳが“Ｈ”のとき、及び値ｉに該当しない出力端子は、すべて“Ｌ”が出力されるようになっている。
【００２３】
デコーダ７３の出力端子Ｑ０，Ｑ１，Ｑ２，Ｑ４，Ｑ５，Ｑ６から出力される書込信号ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６は、それぞれＤ型フリップフロップ（以下、「ＦＦ」という）７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅ，７４ｆのクロック端子に与えられている。ＦＦ７４ａ〜７４ｆの入力端子Ｄには、比較器６０から信号Ｓ６０が共通に与えられ、リセット端子Ｒには、リセット信号ＲＳＴが与えられている。そして、ＦＦ７４ａ〜７４ｆの各出力端子Ｑから、それぞれ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５，ＳＥＬ６が出力されるようになっている。
【００２４】
図３は、図２のデューティ調整回路の（逓倍器２０を中心とした）動作を示す信号波形図である。以下、この図３を参照しつつ、図２の動作を説明する。
【００２５】
外部から入力されたクロック信号ＣＫは、分周器１０で１／４に分周され、デューティ比が５０％のクロック信号ＣＫ１となって逓倍器２０に与えられる。
【００２６】
図３の時刻ｔ０において、外部から与えられるリセット信号ＲＳＴが一瞬“Ｈ”になって“Ｌ”に戻る。これにより、制御部７０の２進カウンタ７２はリセットされてカウント値ＣＮＴは０となり、信号Ｓ７２は“Ｌ”となる。これにより、セレクタ４０は、クロック信号ＣＫ２側に切り替えられる。また、ＦＦ７４ａ〜７４ｆはリセットされ、選択信号ＳＥＬ１〜ＳＥＬ６はすべて“Ｌ”となる。
【００２７】
逓倍器２０では、選択信号ＳＥＬ１〜ＳＥＬ３が“Ｌ”となるので、クロック信号ＣＫ１はセレクタ２６と遅延器２７を通り、信号Ｓ２７としてセレクタ２８の入力端子Ａに入力される。また、信号Ｓ２７はインバータ２８で反転されて、信号Ｓ２９としてセレクタ２８の入力端子Ｂに入力される。従って、クロック信号ＣＫ１の遅延時間は、遅延器１つ分（ＤＬＹ）である。
【００２８】
セレクタ２８では、クロック信号ＣＫ１を選択信号として信号Ｓ２７，Ｓ２９が交互に選択され、クロック信号ＣＫ２として出力される。これにより、出力されるクロック信号ＣＫ２の周波数は、入力されたクロック信号ＣＫ１の２倍となる。また、遅延時間ＤＬＹをクロック信号ＣＫ１の半周期よりも短い時間に設定しておくことにより、クロック信号ＣＫ２のデューティ比は、５０％以上となる。
【００２９】
クロック信号ＣＫ２は、セレクタ４０を介して積分器５０に与えられ、この積分器５０から、このクロック信号ＣＫ２の平均電圧に相当する信号Ｓ５０が出力される。信号Ｓ５０は、比較器６０で電源電圧ＶＤＤの１／２と比較されるが、クロック信号ＣＫ２のデューティ比は５０％以上であるので、比較結果の信号Ｓ６０は“Ｈ”となる。
【００３０】
時刻ｔ１ａにおいて、パルス発生器７１から出力されるパルス信号ＰＳが“Ｌ”になると、デコーダ７３が動作状態となり、２進カウンタ７２のカウント値ＣＮＴ（＝０）に対応して、出力端子Ｑ０から“Ｈ”の書込信号ＷＲ１が出力される。これにより、ＦＦ７４ａで信号Ｓ６０がラッチされ、選択信号ＳＥＬ１が“Ｈ”となる。
【００３１】
時刻ｔ１ｂにおいて，パルス信号ＰＳが“Ｈ”に戻ると、その立上がりのタイミングで、２進カウンタ７２のカウント値ＣＮＴが１だけ増加して１となる。また、デコーダ７３の動作は停止し、書込信号ＷＲ１は“Ｌ”に戻る。
【００３２】
選択信号ＳＥＬ１が“Ｈ”になったことにより、逓倍器２０では、クロック信号ＣＫ１は、セレクタ２４、遅延器２５、セレクタ２６及び遅延器２７を通ってセレクタ２８の入力端子Ａに入力されると共に、インバータ２９で反転されてこのセレクタ２８の入力端子Ｂに入力される。従って、クロック信号ＣＫ１の遅延時間は、遅延器２つ分（２ＤＬＹ）である。これにより、クロック信号ＣＫ２のデューティ比は、遅延時間がＤＬＹの時よりも少なくなり、積分器５０から出力される信号Ｓ５０の電圧も低下する。この時のクロック信号ＣＫ２のデューティ比が５０％を越えていれば、信号Ｓ５０の電圧はＶＤＤ／２以上であり、信号Ｓ６０は“Ｈ”のままである。
【００３３】
時刻ｔ２ａにおいて、パルス発生器７１から出力されるパルス信号ＰＳが再び“Ｌ”になると、デコーダ７３が動作状態となり、２進カウンタ７２のカウント値ＣＮＴ（＝１）に対応して、出力端子Ｑ１から“Ｈ”の書込信号ＷＲ２が出力される。これにより、ＦＦ７４ｂで信号Ｓ６０がラッチされ、選択信号ＳＥＬ２が“Ｈ”となる。この時、ＦＦ７４ａは動作しないので、選択信号ＳＥＬ１は“Ｈ”のままである。
【００３４】
時刻ｔ２ｂにおいて，パルス信号ＰＳが“Ｈ”に戻ると、その立上がりのタイミングで、２進カウンタ７２のカウント値ＣＮＴが１だけ増加して２となる。また、デコーダ７３の動作は停止し、書込信号ＷＲ２は“Ｌ”に戻る。
【００３５】
選択信号ＳＥＬ１，ＳＥＬ２が“Ｈ”になったことにより、逓倍器２０では、クロック信号ＣＫ１は、セレクタ２２、遅延器２３、セレクタ２４、遅延器２５、セレクタ２６及び遅延器２７を通ってセレクタ２８の入力端子Ａに入力される。また、遅延器２７の出力信号は、インバータ２９で反転されてセレクタ２８の入力端子Ｂに入力される。従って、クロック信号ＣＫ１の遅延時間は、遅延器３つ分（３ＤＬＹ）となる。
【００３６】
これにより、クロック信号ＣＫ２のデューティ比は、遅延時間が２ＤＬＹの時よりも更に小さくなり、積分器５０から出力される信号Ｓ５０の電圧も低下する。この時のクロック信号ＣＫ２のデューティ比が５０％以下になっていれば、信号Ｓ５０の電圧はＶＤＤ／２以下であり、信号Ｓ６０は“Ｌ”となる。
【００３７】
時刻ｔ３ａにおいて、パルス発生器７１から出力されるパルス信号ＰＳが再び“Ｌ”になると、デコーダ７３が動作状態となり、２進カウンタ７２のカウント値ＣＮＴ（＝２）に対応して、出力端子Ｑ２から“Ｈ”の書込信号ＷＲ３が出力される。これにより、ＦＦ７４ｃで信号Ｓ６０がラッチされるが、信号Ｓ６０は“Ｌ”であるので、選択信号ＳＥＬ３は“Ｌ”のままである。
【００３８】
時刻ｔ３ｂにおいて，パルス信号ＰＳが“Ｈ”に戻ると、その立上がりのタイミングで、２進カウンタ７２のカウント値ＣＮＴが１だけ増加して３となる。また、デコーダ７３の動作は停止し、書込信号ＷＲ３は“Ｌ”に戻る。
【００３９】
選択信号ＳＥＬ１〜ＳＥＬ３の状態は変化しないので、逓倍器２０の動作もそのままの状態で継続される。
【００４０】
時刻ｔ４ａにおいて、パルス発生器７１から出力されるパルス信号ＰＳが“Ｌ”になると、デコーダ７３が再び動作状態となり、２進カウンタ７２のカウント値ＣＮＴ（＝３）に対応して、無接続の出力端子Ｑ４から“Ｈ”の信号が出力される。
【００４１】
時刻ｔ４ｂにおいて，パルス信号ＰＳが“Ｈ”に戻ると、その立上がりのタイミングで、２進カウンタ７２のカウント値ＣＮＴが１だけ増加して４となり、その出力端子Ｑ２から出力される信号Ｓ７２が“Ｈ”となる。これにより、セレクタ４０では、逓倍器３０の出力信号であるクロック信号ＣＬＫが選択され、信号Ｓ４０として出力される。
【００４２】
以上の動作により、逓倍器２０におけるデューティ比の調整は終了し、その後は、後段の逓倍器３０に対して、逓倍器２０と同様のデューティ比の調整が開始される。逓倍器３０のデューティ比の調整では、パルス発生器７１から引き続いて出力されるパルス信号ＰＳによって、２進カウンタ７２のカウント値ＣＮＴが引き続いて増加され、この逓倍器３０から出力されるクロック信号ＣＬＫのデューティ比に基づいて、選択信号ＳＥＬ４〜ＳＥＬ６が決定される。
【００４３】
以上のように、本実施例のデューティ調整回路は、与えられたクロック信号ＣＫを１／４に分周する分周器１０と、分周されたクロック信号を遅延させてその遅延時間を利用して逓倍する逓倍器２０，３０と、これらの逓倍器２０，３０の遅延時間を順次変えることによって出力されるクロック信号のデューティ比をほぼ５０％に近い値に調整する制御部７０等を有している。
【００４４】
これにより、静電気放電等による高レベルの瞬時ノイズが印加されても、分周器１０によってその影響が分散され、パルス幅の極めて狭いクロック信号が出力されるおそれがなくなる。更に、デューティ比を逓倍器２０，３０の遅延時間によって調整するようにしているので、ほぼ５０％に近いデューティ比を得ることができるという利点がある。
【００４５】
なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。
【００４６】
（ａ）  分周器１０の分周比は１／４に限らず、１／８，１／１６，１／３２等のように、任意の２ｎ分の１にすることができる。但し、その場合は、クロック信号を元の周波数に戻すために、逓倍器をｎ個使用する必要がある。
【００４７】
（ｂ）  逓倍器２０等では、遅延時間を３段階に調整できるようにしているが、更に多段階に調整できるように構成すれば、デューティ比を更に５０％に近い値に調整することができる。
【００４８】
（ｃ）  逓倍器２０では、遅延時間ＤＬＹが等しい遅延器２１，２３，２５，２７を使用しているが、各遅延器毎に異なる遅延時間を持たせるようにしても良い。例えば、クロック信号ＣＫの周波数が予め決められている場合、最初に挿入される遅延器によってデューティ比が５０％よりも若干大きくなるような遅延時間を設定し、その後、小さな遅延時間を有する遅延器を順次挿入し、微調整によってデューティ比を５０％に近付けるように構成することができる。
【００４９】
（ｄ）  制御部７０は、論理回路の組み合わせでシーケンス制御を行うように構成しているが、マイクロコンピュータ等を用いて、適切な選択信号の組み合わせを合わせ込むように構成することができる。そのような構成にした場合、逓倍器２０内の各遅延器の遅延時間を１、２、４、８のように、２の冪乗の関係を有するように設定しておき、遅延時間の大きいものから順次選択するように構成すると、少ない遅延器で短時間に、所定のデューティ比を得ることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明のデューティ調整回路の基本構成図である。
【図２】本発明の実施例を示すデューティ調整回路の回路図である。
【図３】図２のデューティ調整回路の動作を示す信号波形図である。
【符号の説明】
【００５１】
１，１０    分周器
２，２０    逓倍器
２１，２３，２５，２７    遅延器
２２，２４，２６，２８，４０    セレクタ
２９    インバータ
５０    積分器
６０    比較器
７０    制御部
７１    パルス発生器
７２    ２進カウンタ
７３    デコーダ
７４    フリップフロップ
【図１】
2005244416.tif 000003
【図２】
2005244416.tif 000004
【図３】
2005244416.tif 000005