(57)【要約】【課題】  液晶の反射及びスルーの特性を同時に精確に満たし、且つセルギャップの調整が不要な半スルー反射式液晶ディスプレイの画素機構を提供する。【解決手段】  画素機構は第１、第２データシグナルライン間に設置され、反射ユニットとスルーユニットを含む。反射ユニットは第１トランジスタ及び第１反射電極を、第１トランジスタはスキャンシグナルラインに接続するゲート極、第１データシグナルラインに接続するソース極、及び第１反射電極に接続するドレイン極を含み、第１反射電極は第１トランジスタを覆う。スルーユニットは第２トランジスタ及び透明電極を含み、第２トランジスタはスキャンシグナルラインに接続するゲート極、第２データシグナルラインに接続するソース極、及び透明電極に接続するドレイン極を含み、第２反射電極は第２トランジスタを覆う。【選択図】      図２Ｂ
2005043855.tif 000002
【特許請求の範囲】
【請求項１】
スキャンシグナルラインに接続するゲート極を含む第１トランジスタ及びそれを覆う第１反射電極、第１データシグナルラインに接続するソース電極、及び前記第１反射電極に接続するドレイン極を含む反射ユニット、
第２反射電極に覆われている前記スキャンシグナルラインに接続するゲート極を含む第２トランジスタ及び透明電極、第２データシグナルラインに接続するソース極、前記透明電極に接続するドレイン極を含むスルーユニットを含む前記第１データシグナルライン及び前記第２データシグナルライン間に設置された（１G２D−１）半スルー反射式液晶ディスプレイ（LCD）の画素機構。
【請求項２】
スキャンシグナルラインに接続するゲート極を含む第１トランジスタ及び第１反射電極、第１データシグナルラインに接続するソース極、前記第１反射電極に接続するドレイン極を含む反射ユニット、
前記スキャンシグナルラインに接続するゲート極を含む第２トランジスタ及び透明電極、第２データシグナルラインに接続するソース極、前記透明電極に接続するドレイン極を含むスルーユニットを含み、前記第１、第２トランジスタは前記第１反射電極に覆われている前記第１、第２データシグナルライン間に設置された（１G２D−２）半スルー反射式液晶ディスプレイの画素機構。
【請求項３】
第１スキャンシグナルラインに接続するゲート極を含む第１トランジスタ及びそれを覆う第１反射電極、第１データシグナルラインに接続するソース極、前記第１反射電極に接続するドレイン極を含む反射ユニット、
第２スキャンシグナルラインに接続するゲート極を含む第２トランジスタ及び透明電極、第２データシグナルラインに接続するソース極、前記透明電極に接続するドレイン極を含み、前記第２トランジスタは第２反射電極に覆われている（２G１D−１）半スルー反射式液晶ディスプレイの画素機構。
【請求項４】
スキャンシグナルラインに接続するゲート極を含む第１トランジスタ及び第１反射電極、第１データシグナルラインに接続するソース電極、及び前記第１反射電極に接続するドレイン極を含む反射ユニット、
第2スキャンシグナルラインに接続するゲート極を含む第２トランジスタ及び透明電極、第２データシグナルラインに接続するソース極、および前記透明電極に接続するドレイン極を含むスルーユニットを含み、前記第1トランジスタ、第２トランジスタは前記第1反射電極に覆われており、前記第1、第２データシグナルライン間に設置される（２G１D−２）半スルー反射式液晶ディスプレイの画素機構。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素機構に関するものであり、特に半スルー反射式の液晶ディスプレイ（LCD）の画素機構に関するものである。
【背景技術】
【０００２】
従来の半スルー反射式液晶ディスプレイの画素部品はスルーユニット及び反射ユニットを備えており、先天的に２倍の光学の位相差が存在し、従来の方式は反射ユニットのセルギャップを縮小し、それによって２部分の光学の位相差を縮めようというものであった。図９Aは従来のスルー反射画素の切断面である。それは反射ユニット１０、スルーユニット２０、を含んでおり、反射ユニット１０は反射面１２を含み、そのセルギャップはd１であり、スルーユニット２０のセルギャップはd２である。
【０００３】
等量の電気回路図は図９Bに表示され、反射ユニット１０、スルーユニット２０は共に同一に蓄電器Cs、また薄膜トランジスタT１に結合されるので、可能なのは１種類の駆動電圧を提供する事のみで、反射エリア及びスルーエリアによる明るさ、モノクロの対比の方式を防止するもので、重要なのはセルギャップd１およびd２を調整し、それにより反射ユニット１０及びスルーユニット２０の光学の位相差の食い違いを避ける事である。よって、セルギャップd１、d２は操作を行う液晶モデルを正確に調整せねばならず、この調整は大変困難を極めるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
よって、本発明の主要な目的は、液晶の反射及びスルーの特性を同時に精確に満たし、且つセルギャップの調整が不要な画素機構を提供することである。
【課題を解決するための手段】
【０００５】
前記の目的を達成するため、本発明は半スルー反射式液晶ディスプレイの画素機構を提供する。前記画素機構は第１、第２データシグナルラインの間に設置され、反射ユニットとスルーユニットを含んでいる。反射ユニットは第１トランジスタ及び第１反射電極を含み、第１トランジスタはスキャンシグナルラインに接続するゲート極、第１データシグナルラインに接続するソース極、及び第１反射電極に接続するドレイン極を含み、また第１トランジスタは第１反射電極に覆われている。スルーユニットは第２トランジスタ及び透明電極を含み、第２トランジスタはスキャンシグナルラインに接続するゲート極、第２データシグナルラインに接続するソース極、及び透明電極に接続するドレイン極を含み、また第２トランジスタは第２反射電極に覆われている。
【発明の効果】
【０００６】
本発明の画素機構はそれぞれトランジスタT１、T２及びその蓄電器によって、別々に反射ユニット及びスルーユニットの駆動電圧をコントロールでき、それによりセルギャップの調整の必要が無くなり、液晶の反射、スルー特性を達成できる。
【発明を実施するための最良の形態】
【０００７】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施例を例示し、図面を参照にしながら、詳細に説明する。
【０００８】
図１は本発明の画素機構の等量の電気回路図である。本発明の画素機構は２組の薄膜トランジスタT１、T２及び、おのおの別々に反射ユニット１０をコントロールする蓄電器Cs１、Cs２スルーユニット２０の駆動電圧を含む。反射ユニット１０、スルーユニット２０はおのおのが異なるガンマ曲線を通過しているので、特別にセルギャップを調整し光学の位相差を同じくする必要が無く、また同時に液晶の反射及びスルーの特性を満たす事ができる。
【実施例１】
【０００９】
図２Aは本発明の画素機構を示す図である。図２Bは図２Aの画素機構の分布図である。図２A、図２Bで示されるように、本実施例の画素機構は第１、第２データシグナルラインDL１、DL２の間に設置され、反射ユニット１０及びスルーユニット２０を含んでいる。
【００１０】
反射ユニット１０はトランジスタT１および反射層RL１を含み、データシグナルラインDL１は凸部を含み、この凸部がトランジスタT１のソース極TS１である。ゲート極シグナルラインは２個の凸部を含んでおり、それぞれがトランジスタT１、及びT２のゲート極TG１、TG２となる。トランジスタT１のソース極TS１は第１データシグナルラインDL１に接続され、またドレイン極TD１は第１プラグPL１によって反射層RL１に接続される。スルーユニット２０はトランジスタ２０及び透明電極TL１を含み、データシグナルラインDL２は凸部を１つ含む。この凸部はトランジスタT２のソース極TS２となり、そのソース極TS２はデータシグナルラインDL２に接続し、またドレイン極TD２も第２プラグPL２によって透明電極TL１に接続し、トランジスタT１及びトランジスタT２のゲート極TG１、TG２は同一のスキャンシグナルラインGL１に接続される。
【００１１】
この他、図２A、図２Bで表示されるように、トランジスタT１は反射層RL１に覆われており、トランジスタT２はまた別の画素の反射層RL２に覆われている。透明電極TL１はその別の画素の反射層RL２の中央に位置し、並びに金属層M１、M２はそれぞれ第１プラグPL１、第２プラグPL２の下方に設置され、個別に蓄電器を形成している。一般的に、透明電極は酸化インジウム・スズ（ITO）から構成される。
【実施例２】
【００１２】
図３Aは本発明の画素機構を示す図であり、図３Bは図３Aの画素機構の分布図である。図３A、図３Bで示されるように、本実施例の画素機構は第１、第２データシグナルラインDL１、DL２間に設置され、反射ユニット１０とスルーユニット２０を含む。
【００１３】
反射ユニット１０はトランジスタT１及び反射層RL１を含み、その中のデータシグナルラインDL１は凸部を含んでおり、それはトランジスタT１のソース極TS１となる。ゲート極シグナルラインは２個の凸部を含み、それぞれ個々にトランジスタT１及びT２のゲート極TG１、TG２となる。トランジスタT１のソース極TS１は第１データシグナルラインDL１に接続され、ドレイン極TD１は第１プラグPL１により反射層RL１に接続される。スルーユニット２０はトランジスタ２０及び透明電極TL１を含み、その中のデータシグナルラインDL２は凸部を含み、この凸部はトランジスタT２のソース極TS２となる。トランジスタT２のソース極TS２はデータシグナルラインDL２に接続され、ドレイン極TD２は第２プラグPL２によって透明電極TL１に接続され、トランジスタT１及びトランジスタT２のゲート極TG１、TG２はどちらもスキャンシグナルラインGL１に接続している。
【００１４】
この他、トランジスタT１、T２は同時に反射層RL１に覆われ、またどちらも透明電極TL１の反対側に位置する。金属層M１、M２はそれぞれ個別に第１プラグPL１、第２PL２の下方に設置され、個々に蓄電器を形成している。
【００１５】
図３Cおよび図３Dは、図３Bの画素機構は別の２種類の状態を示す図である。図３C、図３Dにおいて、本実施例の画素機構は曲折式アレイの第１、第２データシグナルラインDL１、DL２間に設置され、反射ユニット１０及びスルーユニット２０を含む。
【００１６】
反射ユニット１０はトランジスタT１及び反射層RL１を含み、その中のデータシグナルラインDL１は凸部を含み、それがトランジスタT１のソース極TS１となる。ゲート極シグナルラインは２個の凸部を含み、それぞれトランジスタT１及びT２のゲート極TG１、TG２となる。トランジスタT１のソース極TS１は第１データシグナルラインDL１に接続し、ドレイン極TD1は第１プラグPL１によって反射層RL１に接続する。スルーユニット２０はトランジスタ２０および透明電極TL１を含み、その中のデータシグナルラインDL２は凸部を含んでおり、これがトランジスタT２のソース極TS２となる。トランジスタT２のソース極TS２はデータシグナルラインDL２に接続し、ドレイン極TD２は第２プラグPL２によって透明電極TL１に接続される。トランジスタT１及びトランジスタT２のゲート極TG１、TG２は共にスキャンシグナルラインGL１に接続される。
【００１７】
この他、トランジスタT１、T２は同時に反射層RL１に覆われ、並びに禁則層M０も同時にトランジスタT１、T２のドレイン極TD１、TD２の下方に設置され、個別に蓄電器を形成する。
【実施例３】
【００１８】
図４Aは本発明の画素機構を示す図であり、図４Bは図４Aの画素機構の分布図である。図４A、図４Bに示されるように、本実施例の画素機構は第１、第２データシグナルラインDL１、DL２間に設置され、反射ユニット１０及びスルーユニット２０を含む。
【００１９】
反射ユニット１０はトランジスタT１及び反射層RL１を含み、その中のゲート極シグナルラインGL１は凸部を含んでおり、それがトランジスタT１のゲート極TG１となる。データシグナルラインDL１は２個の凸部を含み、それぞれが個々にトランジスタT１、T２のゲート極TS１、TS２となる。トランジスタT１のゲート極TG１はスキャンシグナルラインGL１に接続し、ドレイン極TD１は第１プラグPL１により反射層RL1に接続される。スルーユニット１０はトランジスタ２０及び透明電極TL１を含み、その中のゲート極シグナルラインGL２は凸部を含み、それがトランジスタT２のゲート極TG２となる。トランジスタT２のゲート極TG２はスキャンシグナルラインGL２に接続され、ドレイン極TD２は第２プラグPL２によって透明電極TL１に接続される。トランジスタT１及びT２のソース極TS１、TS２はどちらもデータシグナルラインDL１に接続される。
【００２０】
この他、反射層RL１はトランジスタT１及び別の画素のトランジスタを覆い、またトランジスタT２は別の画素の反射層RL２に覆われ、透明電極TL１はトランジスタT１及びT２間に位置する。なお金属層M１、M２は個々に第１プラグPL１、第２プラグPL２の下方に設置され、別々に蓄電器を形成している。
【実施例４】
【００２１】
図５Aは本発明の画素機構を示す図であり、図５Bは図５Aの画素機構の分布図である。図５A、図５Bで示すように、本実施例の画素機構は第１、第２データシグナルラインDL１、DL２間に設置され、反射ユニット１０及びスルーユニット２０を含んでいる。
【００２２】
反射ユニット１０はトランジスタT１及び反射層RL１を含み、ゲート極シグナルラインGL１は凸部を含み、それはトランジスタT１のゲート極TG１となる。データシグナルラインDL１は２個の凸部を含み、それぞれがトランジスタT１、T２のソース極TS１及びTS２となる。トランジスタT１のゲート極TG１はスキャンシグナルラインGL１に接続し、ドレイン極TD１は第１プラグPL１により反射層RL１に接続される。スルーユニット２０はトランジスタT２及び透明電極TL１を含み、ゲート極シグナルラインGL２は凸部を含み、これがトランジスタT２のゲート極TG２となる。トランジスタT２のゲート極TG２はスキャンシグナルラインGL２に接続し、ドレイン極は第２プラグPL２により透明電極TL１に接続され、トランジスタT１及びT２のソース極TS１、TS２は共にデータシグナルラインDL１に接続される。
【００２３】
この他、トランジスタT１、T２は同時に反射層RL１に覆われ、またどちらも透明電極TL１の反対側に位置する。金属層M１、M２は別々に第１プラグPL１、第２プラグPL２の下方に位置し、個々に蓄電器を形成する。
【００２４】
図６A及び図６Bは本実施例の別の形態を示す図である。図６A、図６Bに示されるように。本実施例の画素機構は第１、第２データシグナルラインDL１、DL２間に設置され、反射ユニット１０とスルーユニット２０を含む。この形態において、トランジスタT１、T２は同時に反射層RL１に覆われ、且つトランジスタT１、T２は透明電極TL１の両側の下方に設置される。
【００２５】
図７A及び図７Bは本実施例の別の２種類の状態を示す図である。図７A、図７Bに示されるように、本実施例の画素機構は第１、第２ゲート極シグナルラインGL１、GL２間に設置され、反射ユニット１０、スルーユニット２０を含んでいる。この形態において、トランジスタT１、T２は反射電極RL１に覆われ、透明電極TL１は反射電極に包囲され、金属層M１はトランジスタT１のドレイン極TD１の下方に設置され、また支部がトランジスタT２のドレイン極TD２の下方に向かって延びている。
【００２６】
図８Aは本実施例の別の状態を示す図である。図８Aに示すように、本実施例の画素機構は曲折状のゲートシグナルラインGL１、GL２間に設置され、反射ユニットとスルーユニットを含んでいる。この形態において、トランジスタT１、T２は反射電極RL１に覆われ、また透明電極TL１は反射電極RL１に包囲される。他にも、曲折する金属層M１はトランジスタT１のドレイン極TD１の下方及びトランジスタT２のドレイン極TD２の下方を通過する。
【００２７】
図８Bは本実施例の別の状態を示す図である。図８Bに示すように、本実施例の画素機構は曲折するゲート極シグナルラインGL１、GL２の間に設置され、反射ユニット及びスルーユニットを含む。この形態において、トランジスタT１、T２は反射電極RL１に覆われ、また透明電極TL１は反射電極RL１に包囲される。他にも、金属層M１はトランジスタT１のドレイン極TD１の下方、及びトランジスタT２のドレイン極TD２の下方を通過する。
【００２８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００２９】
【図１】本発明の画素機構の等量の電気回路図である。
【図２Ａ】本発明の画素機構を示す図である。
【図２Ｂ】図２Aの画素機構の分布図である。
【図３Ａ】本発明の画素機構を示す図である。
【図３Ｂ】図３Aの画素機構の分布図である。
【図３Ｃ】図３Aの画素機構の別の状態を示す図である。
【図３Ｄ】図３Aの画素機構の別の状態を示す図である。
【図４Ａ】本発明の画素機構を示す図である。
【図４Ｂ】図４Aの画素機構の分布図である。
【図５Ａ】本発明の画素機構を示す図である。
【図５Ｂ】図５Aの画素機構の分布図である。
【図６Ａ】本発明の画素機構を示す図である。
【図６Ｂ】図６Aの画素機構の分布図である。
【図７Ａ】本発明の画素機構を示す図である。
【図７Ｂ】図７Aの画素機構の分布図である。
【図８Ａ】図６Aの画素機構の別の状態を示す図である。
【図８Ｂ】図６Aの画素機構の別の状態を示す図である。
【図９Ａ】従来のスルー反射式画素の切断面を示す図である。
【図９Ｂ】図９Aの略図である。
【符号の説明】
【００３０】
１０        反射ユニット
２０        スルーユニット
Ｃs          蓄電器
ｄ１、d２    セルギャップ
DL１、DL２  データシグナルライン
GL１、GL２  ゲート極シグナルライン
T１、T２    トランジスタ
TL１        スルー電極
RL１、RL２  反射電極
PL１、PL２  プラグ
M０〜M２    金属層
TD１、TD２  ドレイン極
TG１、TG２  ゲート極
TS１、TS２  ソース極
【図１】
2005043855.tif 000003
【図２Ａ】
2005043855.tif 000004
【図２Ｂ】
2005043855.tif 000005
【図３Ａ】
2005043855.tif 000006
【図３Ｂ】
2005043855.tif 000007
【図３Ｃ】
2005043855.tif 000008
【図３Ｄ】
2005043855.tif 000009
【図４Ａ】
2005043855.tif 000010
【図４Ｂ】
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【図５Ａ】
2005043855.tif 000012
【図５Ｂ】
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【図６Ａ】
2005043855.tif 000014
【図６Ｂ】
2005043855.tif 000015
【図７Ａ】
2005043855.tif 000016
【図７Ｂ】
2005043855.tif 000017
【図８Ａ】
2005043855.tif 000018
【図８Ｂ】
2005043855.tif 000019
【図９Ａ】
2005043855.tif 000020
【図９Ｂ】
2005043855.tif 000021