(57)【要約】【課題】  所望のメモリの特性を得ることができ、半導体回路素子の端子数が多数あるような高密度実装が要求される場合でも高周波回路を外部回路として整合させることができ、半導体回路素子のしきい値を調整でき、さらには腐食や外部からの衝撃により損傷することを防止できる半導体集積回路装置およびその製造方法を提供する。【解決手段】  冗長回路部分にＡｌ電極パッド１０を形成し、この上に電極部分開口部を持つＢＣＢ等で覆った構造を形成し、これらの複数のＡｌ電極パッド１０の所望パッド間に導体部１１を形成した半導体集積回路装置を構成し、第１の課題に対しては、冗長回路部分の導体部１１がメモリ冗長救済用のヒューズを構成する。これにより、バンプ形成後メモリ部分冗長救済を可能なフリップチップ実装構造の実現が可能となる。【選択図】    図１
2005322703.tif 000002
【特許請求の範囲】
【請求項１】
冗長回路を有する半導体回路素子と、前記半導体回路素子に形成された信号用、もしくは電源用または接地用の第１の電極パッドと、前記冗長回路に接続された複数の第２の電極パッドと、前記第１の電極パッドと前記複数の第２の電極パッドとにそれぞれ開口部を形成した状態で形成された絶縁層と、前記第１の電極パッド上に形成された第１の導体部と、この第１の導体部上に形成された金属突起と、前記複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
第２の導体部が、メモリ冗長救済用として切断可能に形成されたヒューズであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
第２の導体部が、高周波信号の整合調整用として切断可能に形成されたスタブであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
第２の導体部が、半導体集積回路中の応力ひずみによる特性変動調整用として切断可能に形成された電源供給ラインであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
第２の導体部が絶縁保護膜により覆われていることを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路装置。
【請求項６】
絶縁保護膜が、絶縁樹脂膜、窒化珪素膜または、酸化珪素膜であることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
半導体回路素子に導体配線を形成する工程と、半導体回路素子に冗長回路を形成する工程と、前記導体配線に接続された第１の電極パッドを形成し、前記冗長回路に接続された第２の電極パッドを形成する工程と、前記導体配線上に少なくとも１層以上の第１の絶縁層を形成する工程と、前記第１の絶縁層における第１の電極パッドと第２の電極パッドとの箇所にそれぞれ開口部を形成する工程と、前記開口部を有する第１の絶縁層上に第２の絶縁層を形成する工程と、前記第２の絶縁層における前記第１の絶縁層に形成した開口部における所定の対応した位置に開口部を形成する工程と、この開口部を含む第２の絶縁層上に導体層を形成する工程と、この第２の絶縁層上に形成した導体層を、前記第１の電極パッドに接続された金属突起接続用形状の第１の導体部として形成するとともに所定の第２の電極パッド同士を接続する形状の第２の導体部として形成する工程と、前記第１の導体部上に金属突起を形成する工程と、前記第２の導体部を所望位置で切断する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
第２の導体部を所望位置で切断した後に、第２の導体部の切断部を含んだ箇所に絶縁保護膜を形成する工程を有することを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項９】
絶縁保護膜を形成する工程が、第２の導体部の切断部を含んだ導体層上に絶縁樹脂を塗布する工程と、前記絶縁樹脂を硬化する工程とよりなることを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【請求項１０】
絶縁保護膜を形成する工程が、半導体回路素子全体にスパッタリング法、またはＣＶＤ法を用いて窒化珪素膜、または、酸化珪素膜を形成する工法よりなることを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフリップチップ実装のために金属バンプなどの金属突起を半導体回路素子上に形成する半導体回路素子の表面構造に関するものである。
【背景技術】
【０００２】
近年、電子機器は益々高機能化するとともに、動作速度は高速化し、これに伴って、半導体回路素子は大型化、多ピン化している。また、システムＬＳＩとして知られるメモリ混載ＬＳＩも一般化している。これらの高機能、高速多ピン大型ＬＳＩを実装する形態として半導体回路素子全面にエリア状にパッドを形成し、はんだバンプ等でパッケージ基板に搭載するＦＣＢＧＡ（Flip Chip Ball Grid Array Package）等が使用されるようになって来ている。
【０００３】
以下、図面を参照しながら、従来のＦＣＢＧＡに対応する半導体回路素子上へのはんだバンプ形成方法とＦＣＢＧＡへの搭載方法との一例について説明する。
図１０は高速伝送に対応したＦＣＢＧＡを構成する、はんだバンプを形成した従来の半導体回路素子の断面構成例を示すものである。図１０において、１は半導体回路素子の内層Ａｌ配線、２は半導体回路素子の最上層Ａｌ配線、３は半導体回路素子における多層配線間の酸化珪素の層間絶縁層、４は多層配線間を電気的に接続するビア、５はプラズマ窒化珪素膜のパッシベーション膜、６はパッシベーション膜５上に形成されたポリイミドのバッファーコート膜、７ははんだバンプ９を形成するためのＡｌパッド、８はCu/NiV/Al等で構成されるＵＢＭ（Under Barrier Metal）部、９ははんだバンプを示す。
【０００４】
図１１（ａ）〜（ｄ）は、従来のはんだバンプ形成プロセスフローを示し、図１１（ａ）は、はんだバンプ９を形成する前の半導体回路素子の断面構造を示す。図１１（ｂ）に示すように、まず、この半導体回路素子表面にＵＢＭ層８’を全面にスパッタ蒸着する。次に、ＵＢＭ層８’をフォトリソグラフィー技術とケミカルエッチング技術とを用いてＡｌパッド７等の箇所を所望の位置に残す形でパターンニングを行う（図１１（ｃ）参照）。この後、はんだペーストを、メタルマスクを介してＡｌパッド７上に形成したＵＢＭ部８上に印刷し、リフローを行うことによってはんだバンプ９を形成する（図１１（ｄ）参照）。
【０００５】
図１２（ａ）〜（ｄ）は、はんだバンプ９を形成した半導体回路素子をパッケージ基板に搭載してＦＣＢＧＡを構成する工程のフローを示す。まず、図１２（ａ）に示すように、はんだバンプ９を形成した半導体回路素子２３をパッケージ基板２４のバンプ接続用パッド２５と位置合わせする。次に、図１２（ｂ）に示すように、はんだバンプ９をリフローしてバンプ接続用パッド２５と接続し、パッケージ基板２４上にはんだバンプ９を形成した半導体回路素子２３を搭載する。この後、図１２（ｃ）に示すように、パッケージ基板２４と、はんだバンプ９を形成した半導体回路素子２３との間に、アンダーフィル樹脂３８を注入し、熱硬化等により硬化させる。さらに、パッケージ基板２４裏面のボールパッド２６にはんだボール２７を載せてリフローを行い、はんだボール２７を搭載させたＦＣＢＧＡを完成する（図１２（ｄ）参照）。
【０００６】
また、ＷＬＣＳＰ（Wafer Level chip scale package）に適応した例として、特許文献１に開示されたものがある。この特許文献１においては、図１３に示すように、半導体回路素子、配線、最終保護膜などが形成された半導体基板（例えばシリコン基板）２８上における、ＡｌＳｉＣｕからなる電極パッド２９に対応する位置に、最終保護膜に形成された開口部を覆う形で形成された所望形状のバリアメタル３０（本発明ではＵＢＭ層と呼んでいる）を形成し、このバリアメタル３０の所望位置に、ビアホール３１を有する熱硬化性エポキシ樹脂層３２を配置し、ビアホール３１から熱硬化性エポキシ樹脂層３２上にかけて導体配線層３３を形成し、この導体配線層３３に形成されたランド３４上にボール状はんだ３５を形成した構造が提案されている。
【特許文献１】特許第３３５１７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、第１の課題として、半導体回路素子はメモリが混載されて１素子化されている場合も少なくない。この場合、図１４に示すように、メモリ部分の冗長救済のためにレーザートリミングされるヒューズ３６が最上層Ａｌ配線２に形成されている。このヒューズ３６上のパッシベーション膜３７は、図１４の断面模式図に示すように、非常に薄くなっているか、トリミング後は剥き出し出しになっている。このためＵＢＭ層８’をパターンニングする時に、図１５の断面模式図に示すように、ヒューズ３６の部分が溶解するなどの損傷を受けて、ヒューズ３６としての機能を果たせなくなり、所望のメモリの特性を得ることができない場合があった。なお、図１５における３６ａはヒューズ３６の溶解部である。
【０００８】
第２の課題として、半導体回路素子が高周波回路を含んでいるときは、高周波回路を外部回路として整合させなければならない。この場合、従来においては、半導体回路素子が実装された外部回路基板側にインダクタンスや容量のディスクリート部品を搭載して整合回路を形成していたが、半導体回路素子の端子数が多数あるような高密度実装が要求される場合にはパッドピッチの関係や周りの他の端子の関係から、容易には回路基板側にディスクリート部品を搭載して整合回路を形成する場所を確保することができないという課題があった。
【０００９】
第３の課題として、半導体回路素子内のトランジスタ等がＢＣＢ（ベンゾシクロブテン）やポリイミドの形成、はんだバンプなどを形成したことにより発生する内部応力によりしきい値が変動するという現象を引き起こす場合がある。このため、半導体回路素子の規格から外れる不具合を起こし、半導体回路素子の歩留まりを低下させるという課題があった。
【００１０】
また、第４の課題として、ＢＣＢやポリイミド上に形成した冗長回路部分が剥き出しの場合、腐食や外部からの衝撃により損傷する可能性があり、半導体回路素子の所望の特性を得られなくなるおそれがあった。
【００１１】
本発明は上記課題を解決するもので、所望のメモリの特性を得ることができ、半導体回路素子の端子数が多数あるような高密度実装が要求される場合でも高周波回路を外部回路として整合させることができ、半導体回路素子のしきい値を調整でき、さらには腐食や外部からの衝撃により損傷することを防止できる半導体集積回路装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明は上記問題点に鑑み、上記課題を解決する手法として、本発明の半導体集積回路装置は、冗長回路を有する半導体回路素子と、前記半導体回路素子に形成された信号用、もしくは電源用または接地用の第１の電極パッドと、前記冗長回路に接続された複数の第２の電極パッドと、前記第１の電極パッドと前記複数の第２の電極パッドとにそれぞれ開口部を形成した状態で形成された絶縁層と、前記第１の電極パッド上に形成された第１の導体部と、この第１の導体部上に形成された金属突起と、前記複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部とを備えたことを特徴とする。
【００１３】
また、本発明の半導体集積回路装置の製造方法は、半導体回路素子に導体配線を形成する工程と、半導体回路素子に冗長回路を形成する工程と、前記導体配線に接続された第１の電極パッドを形成し、前記冗長回路に接続された第２の電極パッドを形成する工程と、前記導体配線上に少なくとも１層以上の第１の絶縁層を形成する工程と、前記第１の絶縁層における第１の電極パッドと第２の電極パッドとの箇所にそれぞれ開口部を形成する工程と、前記開口部を有する第１の絶縁層上に第２の絶縁層を形成する工程と、前記第２の絶縁層における前記第１の絶縁層に形成した開口部における所定の対応した位置に開口部を形成する工程と、この開口部を含む第２の絶縁層上に導体層を形成する工程と、この第２の絶縁層上に形成した導体層を、前記第１の電極パッドに接続された金属突起接続用形状の第１の導体部として形成するとともに所定の第２の電極パッド同士を接続する形状の第２の導体部として形成する工程と、前記第１の導体部上に金属突起を形成する工程と、前記第２の導体部を所望位置で切断する工程とを有することを特徴とする。
【００１４】
そして、前記第１の課題に対処する半導体集積回路装置として、メモリ冗長救済用としての冗長回路に接続されたヒューズとしての第２の導体部を適宜レーザートリミング等により切断することにより、金属突起形成後にメモリ部分の冗長救済を可能とすることができる。
【００１５】
また、前記第２の課題に対処する半導体集積回路装置として、複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部が、高周波信号の整合調整用にレーザートリミング等により切断されるスタブ等である半導体集積回路装置とその製造方法を提案する。これにより、外部回路基板にディスクリート部品を用いて整合回路を形成する必要がなくなり、高密度での高周波回路素子の実装を可能とすることができる。
【００１６】
また、前記第３の課題に対処する半導体集積回路装置として、複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部が、半導体集積回路中の応力ひずみによる特性変動調整用にレーザートリミング等により切断される電源供給ラインである半導体集積回路装置とその製造方法を提案する。これにより、半導体回路素子内のトランジスタ等がＢＣＢやポリイミドの形成、はんだバンプなどを形成したことにより発生する内部応力によるしきい値変動による半導体回路素子の規格から外れることをフリップチップ実装前に修復することができ、半導体回路素子の歩留まり低下を救済することができる。
【００１７】
第４の課題に対しては、第１、第２、第３の課題を解決するためにＢＣＢやポリイミド上に形成した冗長回路部分、少なくとも第２の導体部の露出部分を所望処理後絶縁樹脂や窒化珪素膜または、酸化珪素膜などの絶縁保護膜により覆われた構造を特徴とする半導体集積回路装置とその製造方法を提案する。これにより、腐食や外部からの衝撃により損傷する可能性を排除することができて、半導体回路素子の所望特性を確実に得ることができる。
【発明の効果】
【００１８】
以上のように本発明のごとく、第１の課題に対しては、半導体集積回路装置として、冗長回路を有する半導体回路素子と、前記半導体回路素子に形成された信号用、もしくは電源用または接地用の第１の電極パッドと、前記冗長回路に接続された複数の第２の電極パッドと、前記第１の電極パッドと前記複数の第２の電極パッドとにそれぞれ開口部を形成した状態で形成された絶縁層と、前記第１の電極パッド上に形成された第１の導体部と、この第１の導体部上に形成された金属突起と、前記複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部とを備えた構造とし、複数の第２の電極パッドにおける所定の複数電極パッド間に跨って形成された第２の導体部が、メモリ冗長救済用として切断可能に形成されたヒューズである半導体集積回路装置とその製造方法を提案することにより、金属突起形成後にメモリ部分の冗長救済を可能とすることができるフリップチップ実装構造を実現することができる。
【００１９】
第２の課題に対しては、第１の課題解決のために形成した第２の導体部が、高周波信号の整合調整用として切断可能に形成されたスタブである半導体集積回路装置とその製造方法を提案する。これにより、外部回路基板にディスクリート部品を用いて整合回路を形成する必要がなくなり、高密度での高周波回路素子の実装を可能とすることができる。
【００２０】
第３の課題に対しては、第１の課題解決のために形成した第２の導体部が、半導体集積回路中の応力ひずみによる特性変動調整用として切断可能に形成された電源供給ラインである半導体集積回路装置とその製造方法を提案する。これにより、半導体回路素子内のトランジスタ等がＢＣＢやポリイミドの形成、はんだバンプなどを形成したことにより発生する内部応力によるしきい値変動による半導体回路素子の規格から外れることをフリップチップ実装前に修復することができ、半導体回路素子の歩留まり低下を救済することができる。
【００２１】
なお、実装時の内部応力によるしきい値変動調整を目的として実施例を述べたが、製作ばらつきによる内部電圧調整用トリミング、要量調整用トリミング、発振周波数調整用トリミングにも応用可能である。
第４の課題に対しては、第１、第２、第３の課題を解決するためにＢＣＢやポリイミド上に形成した冗長回路部分、少なくとも第２の導体部の露出部分を所望処理後絶縁樹脂や窒化珪素膜または、酸化珪素膜などの絶縁保護膜により覆われた構造を特徴とする半導体集積回路装置とその製造方法を提案する。これにより、腐食や外部からの衝撃により損傷する可能性を排除することができて、半導体回路素子の所望の特性を確実に得ることができて信頼性が向上する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の第一の実施の形態について、図１を用いて説明する。
図１は、本発明の第一の実施の形態に係る半導体集積回路装置におけるはんだバンプを形成した半導体回路素子の一部を模式的に示した断面模式図である。図示していないが、この半導体集積回路装置の半導体回路素子には冗長回路が設けられている。図１において、１は半導体回路素子の内層Ａｌ配線、２は半導体回路素子の最上層Ａｌ配線、３は半導体回路素子における多層配線間の酸化珪素の層間絶縁層、４は多層配線（内層Ａｌ配線２および最上層Ａｌ配線３）間を電気的に接続するビア、５はプラズマ窒化珪素膜からなるパッシベーション膜、６はパッシベーション膜５上に形成されたポリイミドのバッファーコート膜、７ははんだバンプ９を形成するための第１の電極パッドとしてのＡｌパッド、８はCu/NiV/Al等で構成される第１の導体部としてのＵＢＭ（Under Barrier Metal）部、９は金属突起としてのはんだバンプ、１０は最上層Ａｌ配線２の内メモリ素子の冗長処理に使用されるヒューズ１１を形成するための第２の電極パッドとしてのＡｌ電極パッド、１１はＡｌ電極パッド１０上にＵＢＭ部８と同時に形成される第２の導体部としてのヒューズ（ヒューズパターン）を示す。
【００２３】
このように、本発明の第一の実施の形態に係る半導体集積回路装置は、冗長回路を有する半導体回路素子と、前記集積回路素子に設けられた第１の電極パッドとしてのＡｌパッド７と、前記冗長回路に接続された第２の電極パッドとしての複数のＡｌ電極パッド１０と、Ａｌパッド７と前記冗長回路のＡｌ電極パッド１０とにそれぞれ開口部を形成した状態で形成される絶縁層としてのパッシベーション膜５（第１の絶縁層）およびバッファーコート膜６（第２の絶縁層）と、Ａｌパッド７上に形成された第１の導体部としてのＵＢＭ部８と、このＵＢＭ部８上に形成された金属突起としてのはんだバンプ９と、前記冗長回路部分の所定のＡｌ電極パッド１０間に形成された第２の導体部としてのヒューズ１１とを備えている。
【００２４】
図２（ａ）〜（ｄ）により、はんだバンプ９とヒューズ１１との形成プロセスフローを示す。これらの工程は通常、多数の半導体回路素子を形成したウエハ状態で実施される。
まず、図２（ａ）に示すように、半導体回路素子が形成された半導体集積回路装置としてのウエハの受け入れ検査を行って、洗浄する。この状態では、はんだバンプ９を形成するためのＡｌパッド７と、ヒューズ１１を形成するためのＡｌ電極パッド１０とが露出した状態となっている。なお、この図２（ａ）に示すウエハ状態の半導体集積回路装置は、半導体回路素子上に、導体配線としての内層Ａｌ配線１や最上層Ａｌ配線２を形成する工程と、半導体回路素子に冗長回路を形成する工程と、前記最上層Ａｌ配線２に第１の電極パッドとしてのＡｌパッド７と第２の電極パッドとしての複数のＡｌ電極パッド１０と形成する工程と、前記最上層Ａｌ配線２上に第１の絶縁層としてのパッシベーション膜５を形成する工程と、パッシベーション膜５におけるＡｌパッド７とＡｌ電極パッド１０との箇所にそれぞれ開口部を形成する工程と、前記開口部を有するパッシベーション膜５上に第２の絶縁層としてのバッファーコート膜６を形成する工程と、このバッファーコート膜６におけるパッシベーション膜５に形成したＡｌパッド７とＡｌ電極パッド１０との箇所に開口部を形成する工程とを経て製造される。
【００２５】
次に、図２（ｂ）に示すように、第１の導体層としてのCu/NiV/Al等のＵＢＭ部８を形成する金属膜からなる導体層としてのＵＢＭ層８’をウエハ全面にスパッタリング法等で形成する。この後、ＵＢＭ層８’を所望の形にフォトリソグラフィー法、ケミカルエッチング法を用いてパターンニングして、図２（ｃ）に示すように、第１の導体部としてのＵＢＭ部８のパターンならびに第２の導体部としてのヒューズ１１のパターンを形成する。次に、図２（ｄ）に示すように、金属突起としてのはんだバンプ９を印刷等で形成する。最後に、図２（ｅ）に示すように、ヒューズ１１における必要に応じた場所をレーザー１２でトリミングする。
【００２６】
この場合、はんだバンプ９はＡｕバンプ等でもかまわない。また、バンプ形成方法として電解めっき法を用いる場合などは、図２（ｃ）、図２（ｄ）で示す工程の順番が入れ替わる場合がある。また、パッシベーション膜５上のバッファーコート膜６はポリイミド以外にＢＣＢ（ベンゾシクロブテン）、ＰＢＯ（ポリベンゾオキサゾール）等の他の有機膜でも可能である。
【００２７】
この後、半導体回路素子を個片として切り出した後、従来例に示した場合と同様のフロー工程（図１２と同様の工程）で半導体回路素子をパッケージ基板へ搭載させることでＦＣＢＧＡの構造として完成する。
【００２８】
このようにレーザートリミング用のヒューズ１１のパターンを、ＵＢＭ層８’を用いて形成することにより、従来構造のような、ＵＢＭ層８’をパターンニングする時に、剥き出しや剥き出しに近い状態になっているヒューズ３６のパターンに損傷を与える不具合（図１５参照）を生じることがなくなって、ヒューズ１１を良好に形成することができ、また、ヒューズ１１の部分を保護する絶縁層を新たに形成する必要が無く、工程を簡略化することができて、製造コストを大きく節約することができる。
【００２９】
なお、本実施の形態は、ＦＣＢＧＡを対象に説明したが、ＷＬＣＳＰにも適用可能である。
図３（ａ）は、本発明の第二の実施の形態におけるはんだバンプを形成した半導体回路素子の一部を上から模式的に示した平面模式図である。図３において、２は半導体回路素子の最上層Ａｌ配線（導体配線）、５は第１の絶縁層としてのパッシベーション膜５、６はパッシベーション膜５上に形成された第２の絶縁層としてのポリイミドのバッファーコート膜、７ははんだバンプ９を形成するための第１の電極パッドとしてのＡｌパッド、８はCu/NiV/Al等で構成される第１の導体部としてのＵＢＭ（Under Barrier Metal）部、９は金属突起としてのはんだバンプ、１３は整合回路調整用スタブパターン１４を形成するための第２の電極パッドとしてのＡｌ電極パッド、１４はＡｌ電極パッド１３上にＵＢＭ部８と同時に形成される第２の導体部としての整合回路調整用のスタブ（パターン）、１５は半導体回路素子からスタブ１４までの伝送路を示す。ここで、スタブ１４はオープンスタブの場合を述べたが、これに限るものではなく、ショートスタブ、ラジアルスタブ等他のパターンでも可能である。なお、図３（ｂ）はオープンスタブの原理イメージを示す回路図である。
【００３０】
図４は、整合の原理を表わすスミスチャートである。図３（ｂ）で示すように、終端側のインピーダンスを５０Ωと仮定し、今、仮に半導体回路素子出力部分のインピーダンスをＺｌ＝０．３４−ｊ０．３３と仮定すると、ＶＳＷＲが一定の円とコンダクタンスｇ＝１の点との交点を求め、この交点のアドミッタンスを求めるとＹ＝１−ｊ１．２６となる。このため、＋ｊ１．２６のサセプタンスを付加すれば整合がとれることがわかる。このときの伝送線路１５の長さはスミスチャートから０．１３５λ、スタブ１４の長さは０．１４３λ（λは、波長を示す）と読み取ることができる。信号の周波数を２０ＧＨｚと仮定し、伝送路１５、スタブ１４を比誘電率３のポリイミド６上に形成する形成すると仮定すると、ここでの実効波長はλｇ＝８．７ｍｍと見積もられ、伝送路１５の長さは１．１７ｍｍ、スタブ１４の長さＬは１．２５ｍｍと設定できる。
【００３１】
前述した状態は理想的な整合状態を表わしているが、実際の回路素子の出力インピーダンスは、ほぼある範囲内に入っている場合が多く、且つ、整合は所望の透過率を満たす特性内である状態を満足すればよく、スタブ１４を長めに設定しておき、スタブ１４の一部をレーザー１２によりスタブ１４を所望の位置でカットして長さＬを調整し、回路要求を満たす位置に回路整合させることで充分である。このときはんだバンプ９を測定プローブでネットワークアナライザにより特性を測定しながら回路整合を実施する。
【００３２】
この後、同様に半導体回路素子を個片として切り出した後、従来例に示した場合と同様のフロー工程により半導体回路素子をパッケージ基板へ搭載させることで、ＦＣＢＧＡの構造として完成する。
【００３３】
このようにレーザートリミング用の整合用スタブ１４を、ＵＢＭ部８を形成するためのＵＢＭ層８’（図２（ｂ）参照）を用いて形成することにより、特性をバンプ形成後にモニタしながら回路整合を実施することができ、パッケージを実装後に新たに整合回路を外部に形成する手間を省くことができて、省スペースを図ることができるとともに、外部回路設計工数および部品コストの削減ができる。
【００３４】
なお、本実施の形態も、ＦＣＢＧＡを対象に説明したが、同様にＷＬＣＳＰにも適用可能である。
図５（ａ）は、本発明の第三の実施の形態におけるはんだバンプを形成した半導体回路素子の一部を上から模式的に示した平面模式図、図５（ｂ）は、その原理イメージの回路図を示す。
【００３５】
図５（ａ）、（ｂ）において、２は半導体回路素子の最上層Ａｌ配線（導体配線）、５は第１の絶縁層としてのパッシベーション膜、６はパッシベーション膜５上に形成された第２の絶縁層としてのポリイミドのバッファーコート膜、７ははんだバンプ９を形成するための第１の電極パッドとしてのＡｌパッド、８はCu/NiV/Al等で構成される第１の導体部としてのＵＢＭ（Under Barrier Metal）部、９は金属突起としてのはんだバンプ、１６は最上層Ａｌ配線２に接続された複数の電源電圧調整用抵抗パターン、１７は電源電圧調整用抵抗パターン１６に接続される第２の電極パッドとしてのＡｌ電極パッド、１８はＡｌ電極パッド１７上にＵＢＭ部８と同時に形成され、Ａｌ電極パッド１７に接続される第２の導体部としてのヒューズの働きをする電源供給パターンである。
【００３６】
図６は例えば、ＵＢＭ部８やバンプ９、ポリイミドのバッファーコート膜６の応力により変動したトランジスタのしきい値変動を示す。このとき、図７に示すように、電源供給パターン１９をカーブトレーサー、ＬＳＩテスタ、メモリテスタ２０等ではんだバンプ９を測定プローブ等でモニタしながら、レーザー１２によりを所望の位置でカットして、しきい値の値が所望の値となるように、接続されている電源電圧調整用抵抗パターン１６の数を調整する。
【００３７】
この後、同様に半導体回路素子を個片として切り出した後、従来例に示した場合と同様のフロー工程により半導体回路素子をパッケージ基板へ搭載させることで、ＦＣＢＧＡの構造として完成する。
【００３８】
このように複数の抵抗調整用パターン１６に接続されたレーザートリミング可能な電源供給パターン１８を、ＵＢＭ部８を形成するためのＵＢＭ層８’（図２（ｂ）参照）を用いて形成することにより、バンプ形成後に電源供給電圧をモニタしながら抵抗数を調整することができ、パッケージ状態での特性変動を回避することが可能となり、不良と判定され得る半導体回路素子を救済することができて歩留向上を可能とし、結果として製造コストの削減が可能となる。
【００３９】
本実施の形態も、ＦＣＢＧＡを対象に説明したが同様にＷＬＣＳＰにも適用可能である。
なお、上記においては、実装時の内部応力によるしきい値変動調整を目的とした実施の形態を述べたが、製作ばらつきによる内部電圧調整用トリミング、要量調整用トリミング、発振周波数調整用トリミングにも応用可能である。
【００４０】
次に、図８は、上記第一、第二、第三の各実施の形態の変形例で、この実施の形態では、上記第一、第二、第三の各実施の形態におけるヒューズ１１の部分、整合回路であるスタブ１４の部分、抵抗調整パターンの部分を、熱硬化性等の樹脂やＢＣＢ、ポリイミドといった樹脂による保護膜２１により保護している。なお、図８においては、ヒューズ１１の部分を保護膜２１により保護している状態を図示している。
【００４１】
このように樹脂の保護膜２１により保護することにより、ＦＣＢＧＡの組み立て時、または、ＷＬＣＳＰとして回路基板に実装時のダメージを回避やレーザートリミング部分のバリによる損傷を回避することができ、また、耐湿性を向上することが可能となり半導体回路素子の故障、誤動作を回避することができる。
【００４２】
図９は、第一、第二、第三の実施の形態におけるヒューズ１１の部分、整合回路であるスタブ１４の部分、抵抗調整パターンの部分を窒化珪素、酸化珪素等の保護膜２２により保護した状態を示す。なお、図９においては、ヒューズ１１の部分を保護膜２２により保護している状態を図示している。
【００４３】
このように窒化珪素、酸化珪素等の保護膜２２により保護することにより、表面は平らな状態で保護され、ＦＣＢＧＡ組み立て時、または、ＷＬＣＳＰとして回路基板に実装時のダメージを回避できるとともに、表面の凹凸によるバンプ接続不良を回避することができる。また、レーザートリミング時のバリが飛び散ることの回避ができる。このため半導体回路素子の故障、誤動作を回避することができる。
【産業上の利用可能性】
【００４４】
本発明は、メモリ部分の冗長救済のためのヒューズや高周波回路整合用のスタブの製造、半導体回路素子のしきい値の調整用として特に有効であるが、これに限るものではなく、製作ばらつきによる内部電圧調整用トリミング、要量調整用トリミング、発振周波数調整用トリミングにも応用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第一の実施の形態に係る半導体集積回路装置におけるはんだバンプを形成した半導体回路素子の一部を模式的に示した断面模式図
【図２】（ａ）〜（ｅ）はそれぞれ、同実施の形態におけるはんだバンプとヒューズとの形成プロセスフロー（工程）を示す断面模式図
【図３】（ａ）は本発明の第二の実施の形態におけるはんだバンプを形成した半導体回路素子の一部を上から見た平面模式図、（ｂ）は前記半導体回路素子の一部であるオープンスタブの原理イメージ回路図
【図４】同第二の実施の形態に係るスタブによる整合の原理を表わすスミスチャート
【図５】（ａ）は本発明の第三の実施の形態におけるはんだバンプを形成した半導体回路素子の一部を上から模式的に示した平面模式図、（ｂ）は、その原理イメージの回路図
【図６】ＵＢＭ層やバンプ、ポリイミドのバッファーコート膜の応力により変動したトランジスタのしきい値変動を示す模式図
【図７】しきい値調整時のモニタ状態をイメージ的に表す概念図
【図８】第一、第二、第三の各実施の形態の変形例を示す断面模式図
【図９】第一、第二、第三の各実施の形態の他の変形例を示す断面模式図
【図１０】高速伝送に対応したＦＣＢＧＡを構成する、はんだバンプを形成した従来の半導体回路素子の断面構成例を示す断面模式図
【図１１】（ａ）〜（ｄ）はそれぞれ、従来のはんだバンプ形成プロセスフローの各工程を示す断面模式図
【図１２】図１２（ａ）〜（ｄ）はそれぞれ、はんだバンプを形成した半導体回路素子をパッケージ基板に搭載してＦＣＢＧＡを構成する工程のフローを示す断面模式図
【図１３】その他の従来例の断面構造図
【図１４】ヒューズ上パッシベーション膜が非常に薄くなっている様子を示す従来例の断面模式図
【図１５】ＵＢＭエッチング後にヒューズ部分が溶解するなどの損傷を受けた様子を示す従来例の断面模式図
【符号の説明】
【００４６】
１      内層Ａｌ配線（導体配線）
２      最上層Ａｌ配線（導体配線）
３      層間絶縁層
４      ビア
５      パッシベーション膜（第１の絶縁層）
６      バッファーコート膜（第２の絶縁層）
７      Ａｌパッド（第１の電極パッド）
８      ＵＢＭ部（第１の導体部）
８’    ＵＢＭ層（導体層）
９      はんだバンプ（金属突起）
１０    Ａｌ電極パッド（第２の電極パッド）
１１    ヒューズ（第２の導体部）
１２    レーザー
１３    Ａｌ電極パッド（第２の電極パッド）
１４    スタブ（第２の導体部）
１５    伝送路
１６    電源電圧調整用抵抗パターン
１７    Ａｌ電極パッド
１８    電源供給パターン（第２の導体部）
１９    電源供給パターン
２０    測定器
２１、２２    保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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