(57)【要約】【課題】  本発明はパワーアップおよびパワーダウン時に常にリセットオン状態にするパワーオンリセット回路に関する。【解決手段】  本発明によるパワーオンリセット回路は、パワーアップ時電源電圧が所定の第１電圧に到達する時に、出力ノードをリセットオン状態にし、電源電圧が前記第１電圧より高い所定の第２電圧に到達する時に、出力ノードを通じてパワーオンリセット信号を出力する。そして前記パワーオンリセット回路は、パワーダウン時において、出力ノードの電圧が前記第２電圧より低く、前記第１電圧より高い所定の第３電圧に到達する時に、前記出力ノードをリセットオン状態にする。本発明によるパワーオンリセット回路によれば、初期電位の著しい変化に起因するシステムの誤動作を防止することができる。【選択図】  図３
2005348393.tif 000002
【特許請求の範囲】
【請求項１】
出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
パワーアップ時に、電源電圧が所定の第１電圧に到達する第１時点ｔ１でリセット電圧を発生するリセット回路と、
前記電源電圧が前記第１電圧より高い所定の第２電圧に到達する第２時点ｔ２で検出電圧を発生するレベル検出器と、
前記第１時点ｔ１で前記リセット回路からリセット電圧が入力されて前記出力ノードを接地電圧にリセットさせ、前記第２時点ｔ２で前記レベル検出器から検出電圧が入力されて前記出力ノードを通じてパワーオンリセット信号を出力し、  前記パワーオンリセット信号をラッチするラッチ回路とを含み、
前記ラッチ回路は、パワーダウン時に、前記出力ノードの電圧が前記第２電圧より低く、前記第１電圧より高い所定の第３電圧に到達する第３時点ｔ４で、前記出力ノードを接地電圧にリセットさせることを特徴とするパワーオンリセット回路。
【請求項２】
前記パワーオンリセット信号に応答して電源電圧が前記レベル検出器に印加されることを遮断するスイッチをさらに含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
電源端子と第１ノードとの間に接続され、電源電圧が第１閾値電圧より高い時にリセット電圧を発生するリセット回路と、
前記電源端子と前記第１ノードとの間に接続され、電源電圧が前記第１閾値電圧より高い第２閾値電圧に到達する時に、検出電圧を発生するレベル検出器と、
前記第１ノードと前記出力ノードとの間に接続され、パワーアップ時に、前記リセット電圧が入力されて前記出力ノードをリセットさせ、前記検出電圧が入力されて前記出力ノードを通じてパワーオンリセット信号を出力し、前記パワーオンリセット信号をラッチするラッチ回路とを含み、
前記ラッチ回路は、パワーダウン時において、前記出力ノードの電圧が前記第２閾値電圧より低く、前記第１閾値電圧より高い第３閾値電圧に到達する時、前記リセット電圧が入力されて前記出力ノードをリセットさせることを特徴とするパワーオンリセット回路。
【請求項４】
前記リセット回路は、前記電源端子と前記第１ノードとの間に直列に接続された一つまたは二以上のＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのゲートは接地され、
前記ＰＭＯＳトランジスタの閾値電圧は前記第１閾値電圧であることを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項５】
前記レベル検出器は、電源電圧を分配する電圧分配回路と、電源電圧が前記第２閾値電圧に到達する時に、分配された前記電源電圧に応答して前記検出電圧を発生する共通ソース増幅器を含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項６】
前記電圧分配回路は、電源端子と接地との間に接続された少なくとも二つの抵抗を含み、前記共通ソース増幅器の電圧利得は略マイナス１であることを特徴とする請求項５に記載のパワーオンリセット回路。
【請求項７】
前記共通ソース増幅器は、前記第１ノードと接地との間に直列に接続された一つまたは二以上のＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのゲートには前記分配された電源電圧が印加されることを特徴とする請求項５に記載のパワーオンリセット回路。
【請求項８】
前記ラッチ回路は、前記第１ノードと前記出力ノードとの間に接続されたインバータと、
前記インバータの出力ノードから発生された前記パワーオンリセット信号に応答して前記パワーオンリセット信号をラッチするプルダウンドライバを含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項９】
前記プルダウンドライバは、前記第３閾値電圧を有するＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのゲートは前記出力ノードに接続され、ソースは接地され、ドレインは前記第１ノードに接続されることを特徴とする請求項８に記載のパワーオンリセット回路。
【請求項１０】
前記プルダウンドライバは、前記出力ノードに接続されるゲートと、前記第１ノードに接続されるドレインを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースと接地との間に直列接続された一つまたは二以上の第２ＮＭＯＳトランジスタとを含み、
前記第２ＮＭＯＳトランジスタの各々は、ドレインとゲートが接続されたことを特徴とする請求項８に記載のパワーオンリセット回路。
【請求項１１】
前記第３閾値電圧は、前記第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの閾値電圧であることを特徴とする請求項１０に記載のパワーオンリセット回路。
【請求項１２】
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタの各々は、閾値電圧が同一であることを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
前記電源端子と前記レベル検出器との間に接続され、前記パワーオンリセット信号に応答して電源電圧が前記レベル検出器に入力されることを遮断するスイッチをさらに含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項１４】
前記スイッチは、電源端子に接続されるソースと、前記レベル検出器に接続されるドレインと、前記出力ノードに接続されるゲートを有するＰＭＯＳトランジスタと、で構成されることを特徴とする請求項１３に記載のパワーオンリセット回路。
【請求項１５】
パワーオンリセット回路の出力ノードを通じてパワーオンリセット信号を出力する方法において、
パワーアップ時に、電源電圧が所定の第１電圧に到達する時前記出力ノードをリセットさせる段階（ａ）と、
電源電圧が前記第１電圧より高い所定の第２電圧に到達する時に前記出力ノードを通じてパワーオンリセット信号を出力する段階（ｂ）と、
パワーダウン時において、電源電圧が前記第２電圧より低く、前記第１電圧より高い所定の第３電圧に到達する時に前記出力ノードをリセットさせる段階（ｃ）とを含むことを特徴とするパワーオンリセット信号出力方法。
【請求項１６】
パワーオンリセット回路の出力ノードを通じてパワーオンリセット信号を出力する方法において、
パワーアップ時に、電源電圧が所定の第１電圧に到達する時にリセット電圧を発生する段階（ａ）と、
前記リセット電圧に応答して前記出力ノードをリセットさせる段階（ｂ）と、
パワーアップ時に、電源電圧が前記第１電圧より高い所定の第２電圧に到達する時検出電圧を発生する段階（ｃ）と、
前記検出電圧に応答して前記出力ノードを通じてパワーオンリセット信号を出力する段階（ｄ）と、
パワーダウン時において、前記出力ノードの電圧が前記第２電圧より低く、前記第１電圧より高くなる時、前記出力ノードをリセットさせる段階（ｅ）とを含むことを特徴とするパワーオンリセット信号出力方法。
【請求項１７】
前記パワーオンリセット信号に応答して検出電圧が発生されることを遮断する段階（ｄ１）をさらに含むことを特徴とする請求項１６に記載のパワーオンリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーオンリセット回路に関し、さらに詳細にはパワーアップおよびパワーダウン時に常にリセットオン状態を有するパワーオンリセット回路に関する。
【背景技術】
【０００２】
パワーオンリセット回路は、電源電圧があらかじめ設定された最小電位に到達する時に、半導体基板システムの動作をイネーブルするためのパワーオンリセット信号（Ｐｏｗｅｒ−Ｏｎ Ｒｅｓｅｔ ｓｉｇｎａｌ; 以下、ＰＯＲ）信号を発生する。パワーオンリセット回路は、著しい初期電位変化からシステムの予想できない動作のエラーを保護するためのものである。パワーオンリセット回路は、電源電圧がシステムを十分に活性化できるまでＰＯＲ信号の出力を保留するように設計される。
【０００３】
従来のパワーオンリセット回路の構成および動作の特性を示す一例を図１および図２に示している。図１および図２に示したパワーオンリセット回路は特許文献１に記載されている。
【０００４】
図１を参照すると、従来技術によるパワーオンリセット回路はＭ（Ｍは正の整数 ）個のＰＭＯＳトランジスタＭＰ１−ＭＰＭ、抵抗Ｒ１、Ｒ２、Ｎ（Ｎは正の整数）個のＮＭＯＳトランジスタＭＮ１−ＭＮＮ、およびインバータＩＶ１を含む。
【０００５】
ＰＭＯＳトランジスタＭＰ１−ＭＰＭは電源電圧ＶＣＣと抵抗Ｒ１の一端との間に直列に接続される。ＰＭＯＳトランジスタＭＰ１−ＭＰＭのゲートはＰＭＯＳトランジスタＭＰＭのドレインおよび抵抗Ｒ１の一端と接続される。抵抗Ｒ１の他端は接地電圧と接続される。抵抗Ｒ２の一端は電源電圧ＶＣＣと接続される。ＮＭＯＳトランジスタＭＮ１−ＭＮＮは抵抗Ｒ２の他端と接地電圧との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１−ＭＮＮのゲートはＰＭＯＳトランジスタＭＰＭのドレインとＰＭＯＳトランジスタＭＰ１−ＭＰＭのゲートおよび抵抗Ｒ１の一端と接続される。ＰＭＯＳトランジスタＭＰＭのドレインとＰＭＯＳトランジスタＭＰ１−ＭＰＭのゲートおよび抵抗Ｒ１の一端が共通に接続されたノードを接続ノードＣＮ１と言う。インバータＩＶ１は抵抗Ｒ２の他端およびＮＭＯＳトランジスタＭＮ１のドレインと接続された入力端およびパワーオンリセット信号ＰＯＲを出力するための出力端を有する。
【０００６】
上述のような構成を有する従来のパワーオンリセット回路の動作を図２を参照して説明する。図２は温度変化に従ってＰＯＲ信号の発生時点が変わることを示す。
【０００７】
ます、細い実線で表示された低温特性を基準として説明する。電源電圧ＶＣＣが高くなることによって接続ノードＣＮ１の電圧信号ＰＯＵＴはＰＭＯＳトランジスタＭＰ１−ＭＰＭの閾値電圧ＶＴＰＬだけ低く電源電圧の上昇に比例して増加する。電源電圧ＶＣＣと信号ＰＯＵＴの電圧差は、閾値電圧ＶＴＰｌにＰＭＯＳトランジスタＭＰ１−ＭＰＭのボディーエフェクト（ｂｏｄｙ ｅｆｆｅｃｔ）を加えたことと同一である。
【０００８】
一方、接続ノードＣＮ１の電圧ＰＯＵＴがＮＭＯＳトランジスタＭＮ１−ＭＮＮの閾値電圧ＶＴＮｌより高くなれば、各ＮＭＯＳトランジスタＭＮ１−ＭＮＮはターンオンされる。各ＮＭＯＳトランジスタＭＮ１−ＭＮＮがターンオンされることによって、インバータＩＶ１は論理ハイに活性化されたＰＯＲｌ信号を出力する。すなわち、接続ノードＣＮ１の電圧ＰＯＵＴｌとＮＭＯＳトランジスタＭＮ１−ＭＮＮの閾値電圧ＶＴＮｌが接する時点でＰＯＲｌ信号が論理ハイに遷移される。
【０００９】
周辺温度が上昇すれば、ＰＭＯＳトランジスタＭＰ１−ＭＰＭの閾値電圧ＶＴＰＨが低くなるので、周辺温度が低い時に比べて接続ノードＣＮ１の電圧ＰＯＵＴの上昇率がさらに大きくなる。一方、周辺温度の上昇に従って各ＮＭＯＳトランジスタＭＮ１−ＭＮＮの閾値電圧ＶＴＮＨが低くなる。すなわち、各ＮＭＯＳトランジスタＭＮ１−ＭＮＮは周辺温度が低い時に比べてより速くターンオンされる。したがって、高温でインバータＩＶ１から出力されるパワーオンリセット信号ＰＯＲＨが論理ハイに活性化される時点は、低温でパワーオンリセット信号ＰＯＲＨが論理ハイに活性化される時点に比べてＴ１だけ速い。
【００１０】
一般的に、待機電流（ｓｔａｎｄｂｙ ｃｕｒｒｅｎｔ）を減少させるために、抵抗Ｒ１、Ｒ２の抵抗値は非常に大きい。したがって、パワーオンリセット信号ＰＯＲが遷移する時点はトランジスタの閾値電圧に依存する。一般的に、トランジスタの閾値電圧は温度に従って非常に敏感に変化するので、ＰＯＲ信号の遷移時点は温度によって変わるようになる。したがって、周辺温度が許容限界を脱して高温に上昇すれば、システムの正常動作に必要な電源電圧が上昇する以前にＰＯＲ信号が発生する問題が生じる。
【００１１】
また、従来技術によるパワーオンリセット回路は、ＰＯＲ信号が発生された後にも電源端子から待機電流が続いて発生されて電力を消費する問題がある。そして、各ノードが特定な初期状態にあるか、寄生キャパシタンスの影響が大きい場合には、電源電圧が上昇することによってパワーオンリセット信号も続いて上昇して、どのようなリセット信号も発生されないようになる。
【特許文献１】大韓民国特許第２００２−００４９１３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上述の問題点を解決するために提案されたものであり、本発明の目的は、パワーアップおよびパワーダウン時に常にリセットオン状態を有するパワーオンリセット回路を提供することにある。
【００１３】
本発明の他の目的は、パワーアップおよびパワーダウン時に常にリセットオン状態を有し、温度変化に依存せず、待機電流を減らすことができるパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によるパワーオンリセット回路の一面は、パワーアップ時に、電源電圧が所定の第１電圧に到達する第１時点ｔ１でリセット電圧を発生するリセット回路と、前記電源電圧が前記第１電圧より高い所定の第２電圧に到達する第２時点ｔ２で検出電圧を発生するレベル検出器と、前記第１時点で前記リセット回路からリセット電圧が入力されて前記出力ノードをリセットさせ、前記第２時点で前記レベル検出器から検出電圧が入力されて前記出力ノードを通じてパワーオンリセット信号を出力し、前記パワーオンリセット信号をラッチするラッチ回路とを含み、前記ラッチ回路は、パワーダウン時に、前記出力ノードの電圧が前記第２電圧より低く、前記第１電圧より高い所定の第３電圧に到達する第３時点ｔ４で、前記出力ノードをリセットさせる。
【００１５】
望ましい実施形態として、前記パワーオンリセット信号は、前記パワーオンリセット信号に応答して電源電圧が前記レベル検出器に印加されることを遮断するスイッチをさらに含む。
【００１６】
本出力によるパワーオンリセット回路の他の一面は、電源端子と第１ノードとの間に接続され、電源電圧が第１閾値電圧より高い時リセット電圧を発生するリセット回路と、前記電源端子と前記第１ノードとの間に接続され、電源電圧が前記第１閾値電圧より高い第２閾値電圧に到達する時に検出電圧を発生するレベル検出器と、前記第１ノードと前記出力ノードとの間に接続され、パワーアップ時に、前記リセット電圧が入力されて前記出力ノードをリセットさせ、前記検出電圧が入力されて前記出力ノードを通じてパワーオンリセット信号を出力し、前記パワーオンリセット信号をラッチするラッチ回路とを含む。ここで、前記ラッチ回路は、パワーダウン時に、前記出力ノードの電圧が前記第２閾値電圧より低く前記第１閾値電圧より高い第３閾値電圧に到達する時に前記リセット電圧が入力されて前記出力ノードをリセットさせる。
【００１７】
望ましい実施形態として、前記リセット回路は、前記電源端子と前記第１ノードとの間に直列接続された一つまたはその以上のＰＭＯＳトランジスタで構成される。前記ＰＭＯＳトランジスタのゲートは接地される。そして前記ＰＭＯＳトランジスタの閾値電圧は前記第１閾値電圧である。
【００１８】
望ましい実施形態として、前記レベル検出器は電源電圧を分配する電圧分配回路と、電源電圧が前記第２閾値電圧に到達する時、分配された電圧に応答して前記検出電圧を発生する共通ソース増幅器とを含む。前記共通ソース増幅器は前記第１ノードと接地との間に直列接続された一つまたはその以上のＮＭＯＳトランジスタで構成される。前記ＮＭＯＳトランジスタのゲートには前記分配された電圧が印加される。
【００１９】
望ましい実施形態として、前記ラッチ回路は前記第１ノードと前記出力ノードとの間に接続されたインバータと、前記インバータの出力ノードから発生された前記パワーオンリセット信号に応答して前記パワーオンリセット信号をラッチするプルダウンドライバとを含む。前記プルダウンドライバは前記第３閾値電圧を有するＮＭＯＳトランジスタである。前記ＮＭＯＳトランジスタのゲートは前記出力ノードに接続され、ソースは接地され、ドレインは前記第１ノードに接続される。一方、前記プルダウンドライバは前記出力ノードに接続されるゲートと、前記入力ノードに接続されるドレインとを有する第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソースと接地との間に直列接続された一つまたはその以上の第２ＮＭＯＳトランジスタで構成されることもできる。ここで、前記第２ＮＭＯＳトランジスタの各々のドレインとゲートは接続される。そして前記第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの閾値電圧は前記第３閾値電圧である。
【００２０】
望ましい実施形態として、前記パワーオンリセット回路は前記電源端子と前記レベル検出器との間に接続され、前記パワーオンリセット信号に応答して電源電圧が前記レベル検出器に入力されることを遮断するスイッチをさらに含む。前記スイッチは電源端子に接続されるソースと、前記レベル検出器に接続されるドレインと、前記出力ノードに接続されるゲートを有するＰＭＯＳトランジスタと、で構成される。
【００２１】
本発明によるパワーオンリセット信号出力方法の一面では、ａ）パワーアップ時、電源電圧が第１電圧に到達する時前記出力ノードをリセットさせる段階と、ｂ）電源電圧が前記第１電圧より高い第２電圧に到達する時、前記出力ノードを通じてパワーオンリセット信号を出力する段階と、ｃ）パワーダウン時、電源電圧が前記第２電圧より低く、前記第１電圧より高い第３電圧に到達する時、前記出力ノードをリセットさせる段階とを含む。
【００２２】
本発明によるパワーオンリセット信号出力方法の他の一面では、パワーアップ時、電源電圧が第１電圧に到達する時リセット電圧を発生する段階（ａ）と、前記リセット電圧に応答して前記出力ノードをリセットさせる段階（ｂ）と、パワーアップ時、電源電圧が前記第１電圧より高い第２電圧に到達する時検出電圧を発生する段階（ｃ）と、前記検出電圧に応答して前記出力ノードを通じてパワーオンリセット信号を出力する段階（ｄ）と、パワーダウン時、前記出力ノードの電圧が前記第２電圧より低く、前記第１電圧より高くなる時に、前記出力ノードをリセットさせる段階（ｅ）とを含む。
【００２３】
望ましい実施形態として、前記パワーオンリセット信号に応答して検出電圧が発生されることを遮断する段階をさらに含む。
【発明の効果】
【００２４】
本発明によるパワーオンリセット回路によれば、パワーアップおよびパワーダウン時に常にリセットオン状態を有する安定的なパワーオンリセット信号を生成することができる。また、パワーアップおよびパワーダウン時に常にリセットオン状態を有し、温度変化に依存せず、待機電流を減らすことができるパワーオンリセット信号を生成することができる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるだけ詳細に説明するために、本発明の望ましい実施形態を添付の図を参照して説明する。
【００２６】
図３は本発明によるパワーオンリセット回路に対する望ましい実施形態を示すブロック図である。図３を参照すれば、本発明によるパワーオンリセット回路はリセット回路１００、レベル検出器２００、およびラッチ回路３００を含む。
【００２７】
前記リセット回路１００は、電源端子と第１ノードｎ１との間に接続され、電源電圧ＶＣＣが所定の第１電圧より高い時リセット電圧を発生する。前記レベル検出器２００は、前記電源端子と前記第１ノードｎ１との間に接続され、電源電圧が前記第１電圧より高い所定の第２電圧に到達する時に検出電圧を発生する。
【００２８】
前記ラッチ回路３００は、前記第１ノードｎ１と第２ノードｎ２との間に接続されたインバータ３１０とプルダウンドライバ３２０で構成される。前記ラッチ回路３００は、パワーアップ時に、前記リセット回路１００からリセット電圧が入力されて前記第２ノードｎ２をリセットさせ、前記レベル検出器２００から検出電圧が入力されて前記第２ノードｎ２を通じてパワーオンリセット信号（Ｐｏｗｅｒ−Ｏｎ Ｒｅｓｅｔ ｓｉｇｎａｌ; ＰＯＲ）を出力する。
【００２９】
前記プルダウンドライバ３２０は、前記第２ノードｎ２の電圧が前記第１電圧より高く、前記第２電圧より低い所定の第３電圧に到達する時に、前記第２ノードｎ２の出力信号をラッチする。したがって、前記プルダウンドライバ３２０は、パワーアップ時に、前記第２ノードｎ２から出力されるパワーオンリセット信号をラッチする。しかし、前記プルダウンドライバ３２０は、パワーダウン時において、前記第２ノードｎ２の電圧が前記第３電圧より低くなる時、前記第２ノードｎ２の出力信号をこれ以上ラッチすることができない。これをラッチブレーク（Ｌａｔｃｈ Ｂｒｅａｋ）という。すなわち、前記プルダウンドライバ３２０は、パワーアップ時において、前記第２ノードの電圧が前記第３電圧より高くなる時に、前記第２ノードの出力信号をラッチし、パワーダウン時において、前記第２ノードの電圧が前記第３電圧より低くなる時に、前記第２ノードの出力信号をラッチブレークする。
【００３０】
前記ラッチ回路３００は、パワーダウン時に前記第２ノードの出力信号がラッチブレークされれば、前記リセット回路１００からリセット電圧が入力されて前記第２ノードｎ２をリセットさせる。
【００３１】
本発明によるパワーオンリセット回路によれば、パワーアップ時およびパワーダウン時に、前記第２ノードｎ２をリセットオン状態（ｒｅｓｅｔ−ｏｎ ｓｔａｔｅ）に作って、著しい初期電位変化から誘発されるシステムの予想できない動作エラーをあらかじめ防止することができる。
【００３２】
図４は図３に示したパワーオンリセット回路に対する簡単な回路構成を示す回路図である。図４を参照すれば、リセット回路１００は電源端子と第１ノードｎ１との間に接続された一つのＰＭＯＳトランジスタＰ１で構成される。前記ＰＭＯＳトランジスタＰ１のソースは電源端子に接続され、ドレインは第１ノードｎ１に接続され、ゲートは接地される。ソースに印加される電源電圧が閾値電圧ＶＰ１の絶対値より高くなる時に、前記ＰＭＯＳトランジスタＰ１はターンオンされる。前記ＰＭＯＳトランジスタＰ１がターンオンされれば、電源端子と第１ノードｎ１との間に電流通路が形成されて第１ノードｎ１にリセット電圧が印加される。
【００３３】
レベル検出器２００は、電圧分配回路２１０と共通-ソース増幅器（ｃｏｍｍｏｎ−ｓｏｕｒｃｅ ａｍｐｌｉｆｉｅｒ）２２０で構成される。前記電圧分配回路２１０は、電源端子と接地との間に直列に接続される二つの抵抗Ｒ１、Ｒ２で構成される。前記抵抗Ｒ１、Ｒ２が互いに接続される第３ノードｎ３の分配電圧は電圧分配公式によって(Ｒ２／(Ｒ１＋Ｒ２))・ＶＣＣになる。
【００３４】
前記共通ソース増幅器２２０は、電源端子と第１ノードｎ１との間に接続された抵抗Ｒ３と前記第１ノードｎ１と接地との間に接続されたＮＭＯＳトランジスタＮ１で構成される。前記ＮＭＯＳトランジスタＮ１のドレインは前記第１ノードｎ１に接続され、ソースは接地され、ゲートは前記第３ノードｎ３に接続される。ゲートに印加される分配電圧が閾値電圧ＶＮ１より高くなれば、前記ＮＭＯＳトランジスタＮ１はターンオンされる。前記ＮＭＯＳトランジスタＮ１がターンオンされれば、前記第１ノードｎ１と接地との間に電流通路が形成されて前記第１ノードｎ１に検出電圧が印加される。
【００３５】
ラッチ回路（３００、図３参照）はインバータ３１０とプルダウンドライバ３２０で構成される。前記インバータ３１０は、前記第１ノードｎ１と第２ノードｎ２との間に接続され、一つのＰＭＯＳトランジスタＰＩとＮＭＯＳトランジスタＮＩで構成される。前記プルダウンドライバ３２０は、前記第１ノードｎ１と接地との間に直列接続された二つのＮＭＯＳトランジスタＮ２、Ｎ３で構成される。ＮＭＯＳトランジスタＮ２のドレインは前記第１ノードｎ１に接続され、ゲートは前記第２ノードに接続され、ソースはＮＭＯＳトランジスタＮ３に接続される。前記ＮＭＯＳトランジスタＮ３のソースは接地され、ドレインとゲートは前記ＮＭＯＳトランジスタＮ２のソースに接続されている。
【００３６】
前記ＮＭＯＳトランジスタＮ２、Ｎ３の閾値電圧を各々ＶＮ２、ＶＮ３であると仮定すれば、前記プルダウンドライバ３２０の閾値電圧はＶＮ２＋ＶＮ３になる。前記第２ノードｎ２の電圧がＶＮ２＋ＶＮ３より高ければ、前記ＮＭＯＳトランジスタＮ２、Ｎ３はターンオンされて前記第１ノードｎ１と接地との間に電流通路が形成され、前記第２ノードn２の出力信号はラッチされる。一方、前記第２ノードｎ２の電圧がＶＮ２＋ＶＮ３より低くなれば、前記ＮＭＯＳトランジスタＮ２、Ｎ３はターンオンされて前記第２ノードｎ２の出力信号はラッチブレークされる。
【００３７】
図５は図４に示したパワーオンリセット回路１の動作特性を示すタイミング図である。図４および図５を参照すれば、初期状態ｔ０で第２ノードｎ２の電圧レベルは未知状態（ｕｎｋｎｏｗｎ ｓｔａｔｅ）にある。しかし、電源電圧ＶＣＣがリセット回路１００にあるＰＭＯＳトランジスタＰ１の閾値電圧ＶＰ１に到達する時（ｔ１）に、前記ＰＭＯＳトランジスタＰ１がターンオンされる。前記ＰＭＯＳトランジスタＰ１がターンオンされれば、第１ノードｎ１にリセット電圧が印加され、第２ノードｎ２はリセットオン状態（ｒｅｓｅｔ−ｏｎ ｓｔａｔｅ）になる。
【００３８】
電源電圧ＶＣＣが上昇して第３ノードｎ３の電圧がＮＭＯＳトランジスタＮ１の閾値電圧ＶＮ１に到達する時（ｔ２）、すなわち、(Ｒ２／(Ｒ１＋Ｒ２))・ＶＣＣ＝ＶＮ１ からＶＣＣ ＝ＶＮ１・（（Ｒ１＋Ｒ２）／Ｒ２）であるとき、前記ＮＭＯＳトランジスタＮ１はターンオンされる。前記ＮＭＯＳトランジスタＮ１がターンオンされれば、第１ノードｎ１に検出電圧が印加され、第２ノードｎ２はリセットオフ状態（ｒｅｓｅｔ−ｏｆｆ ｓｔａｔｅ）になる。この際、前記第２ノードｎ２はＰＯＲ信号を出力するようになる。
【００３９】
リセットオフ状態になって前記第２ノードn２からＰＯＲ信号が発生されれば、ＰＯＲ信号は、プルダウンドライバ３２０にあるＮＭＯＳトランジスタＮ２、Ｎ３の閾値電圧ＶＮ２＋ＶＮ３より高いので、ＮＭＯＳトランジスタＮ２、Ｎ３はターンオンされる。ＮＭＯＳトランジスタＮ２、Ｎ３がターンオンされれば、ＰＯＲ信号は第２ノードｎ２にラッチされる。
【００４０】
しかし、電源電圧が下降するパワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）時に第２ノードｎ２の電圧が前記プルダウンドライバ３２０にあるＮＭＯＳトランジスタＮ２、Ｎ３の閾値電圧ＶＮ２＋ＶＮ３以下に落ちる時（ｔ４）には、ＮＭＯＳトランジスタＮ２、Ｎ３はターンオフされる。この際、前記リセット回路１００にあるＰＭＯＳトランジスタＰ１はターンオン状態にあるので、電流通路を通じて前記第１ノードｎ１にリセット電圧が印加されて前記第２ノードｎ２は再びリセットオン状態になる。
【００４１】
電源電圧が続いて下降して前記第２ノードｎ２の電圧が前記ＰＭＯＳトランジスタＰ１の閾値電圧ＶＰ１以下に落ちる時ｔ５、前記ＰＭＯＳトランジスタＰ１はターンオフされる。この際、前記第２ノードｎ２は未知状態（ｕｎｋｎｏｗｎ ｓｔａｔｅ）になる。
【００４２】
図５を参照すれば、図４に示したパワーオンリセット回路はパワーアップ時においては、ｔ１−ｔ２区間で、そしてパワーダウン時においては、ｔ４−ｔ５区間で、リセットオン状態（Ｒｅｓｅｔ−Ｏｎ ｓｔａｔｅ）を有することを確認することができる。
【００４３】
再び図４および図５を参照すれば、レベル検出器２００にある抵抗Ｒ１、Ｒ２はＰＯＲ信号が発生される遷移電圧ＶＮ１・（（Ｒ１＋Ｒ２）／Ｒ２）を調節するために提供される。電源電圧ＶＣＣは抵抗Ｒ１、Ｒ２によって分配され、分配された各電圧は共通ソース増幅器２２０によって増幅される。ここで、前記共通ソース増幅器２２０の電圧利得（ｖｏｌｔａｇｅ ｇａｉｎ）が−１あたりになるように、ＮＭＯＳトランジスタＮ１のサイズ（すなわち、幅（Ｗｉｄｔｈ））と長さ（Ｌｅｎｇｔｈ）と抵抗Ｒ３の抵抗値を調節しなければならない。前記ＮＭＯＳトランジスタＮ１のトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）をｇｍ（Ｍ０）とする時、前記共通ソース増幅器２２０の電圧利得（ｖｏｌｔａｇｅ ｇａｉｎ）は次の式で示される。
【００４４】
【数１】
2005348393.tif 000003
【００４５】
前記ＮＭＯＳトランジスタＮ１のトランスコンダクタンスｇｍ（Ｍ０）は、前記ＮＭＯＳトランジスタＮ１のサイズすなわち、Ｗ０／Ｌ０に比例する。ここで、Ｌ０は前記ＮＭＯＳトランジスタＮ１の長さであり、Ｗ０は前記ＮＭＯＳトランジスタＮ１の幅である。一般的に、前記共通ソース増幅器２２０の利得が−１に近接するように（すなわち、略マイナス１となるように）調節するため、Ｗ０／Ｌ０は非常に小さな値を有する。
【００４６】
一方、インバータ３１０は、利得が非常に大きい共通ソース（ｃｏｍｍｏｎ−ｓｏｕｒｃｅ）ＮＭＯＳトランジスタの特性と類似の特性を示さなければならない。そして前記インバータ３１０は、Ｗ１／Ｌ１がＷ２／Ｌ２よりずっと小さくなければならない。ここで、Ｗ１とＬ１は各々ＰＭＯＳトランジスタＰＩの幅と長さであり、Ｗ２とＬ２は各々ＮＭＯＳトランジスタＮＩの幅と長さである。
【００４７】
図４に示したように、電圧分配回路２１０をＭＯＳトランジスタと抵抗として構成せず、抵抗のみを使用してＭＯＳトランジスタの閾値電圧に対する温度依存性を排除する。そして共通ソース増幅器２２０のＧａｉｎを概ね−１に合わせて、インバータ３１０のＮＭＯＳトランジスタＮＩの縦横比Ｗ２／Ｌ２がＰＭＯＳトランジスタＰＩの縦横比Ｗ１／Ｌ１よりもはるかに大きくなるようにすれば、共通ソース増幅器２２０とインバータ３１０の閾値電圧の温度依存性が互いに相殺されることができるので、パワーオンリセット回路の温度変化による依存性を低めることができる。
【００４８】
図６は本発明によるパワーオンリセット回路に対する他の実施形態を示す回路図である。ここで、上述の図４と同一の参照符号は同一の機能を実行する同一の部材を示す。
【００４９】
図６に示したパワーオンリセット回路２は、電源端子とレベル検出器２００との間に接続されているスイッチ４００をさらに含む。前記スイッチ４００は、第２ノードｎ２から発生されるパワーオンリセット信号ＰＯＲに応答して動作する。パワーオンリセット信号ＰＯＲが印加されれば、電源電圧ＶＣＣがレベル検出器２００に印加されることを遮断する。前記スイッチ４００によって待機電流が大きく減少する。
【００５０】
図６を参照すれば、前記スイッチ４００は二つのＰＭＯＳトランジスタＰ２、Ｐ３で構成される。ＰＭＯＳトランジスタＰ２のソースは電源端子に接続され、ドレインは電圧分配回路２１０に接続され、ゲートは第２ノードｎ２に接続される。そしてＰＭＯＳトランジスタＰ３のソースは電源端子に接続され、ドレインは共通ソース増幅器２２０に接続され、ゲートは第２ノードｎ２に接続される。
【００５１】
図７は図６に示したスイッチを含んだパワーオンリセット回路２の動作特性を示するタイミング図である。例えば、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を０．５Ｖであると仮定し、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の閾値電圧を−０．７Ｖであると仮定すれば、前記パワーオンリセット回路２の第２ノードｎ２の電圧は次のように変わる。電源電圧ＶＣＣがＰＭＯＳトランジスタＰ１の閾値電圧の絶対値である０．７Ｖに到達する時（ｔ１）に、第２ノードｎ２はリセットオン状態になる。電源電圧が１．５Ｖ に上昇して第３ノードｎ３の電圧がＮＭＯＳトランジスタＮ１の閾値電圧０．５Ｖに到達する時（ｔ２）に、第２ノードｎ２はリセットオフ状態になり、第２ノードｎ２を通じてＰＯＲ信号が発生される。パワーダウン時において、電源電圧ＶＣＣが下降して第２ノードｎ２の電圧がＮＭＯＳトランジスタＮ２、Ｎ３の閾値電圧１．０Ｖ以下に低下する時（ｔ４）に、第２ノードｎ２は再びリセットオン状態になる。そして電源電圧が続いて下降して第２ノードｎ２の電圧がＰＭＯＳトランジスタの閾値電圧 ０．７Ｖ以下に低下する時（ｔ５）に、第２ノードは未知状態になる。
【００５２】
パワーアップ時リセットオン状態であるｔ１−ｔ２ 区間で、電源電圧ＶＣＣは０．７Ｖから１．５Ｖとの間にあり、第２ノードｎ２の電圧は接地状態（０Ｖ）にある。したがって、ＰＭＯＳトランジスタＰ２、Ｐ３のゲートソース電圧は−０．７Ｖから−１．５Ｖとの間にある。一般的に、ＰＭＯＳトランジスタはゲートソース電圧が閾値電圧より小さい時ターンオンされるので、ｔ１−ｔ２区間で前記ＰＭＯＳトランジスタＰ２、Ｐ３はターンオン状態になって、電圧分配回路２１０および共通ソース増幅器２２０に電源電圧ＶＣＣが供給される。
【００５３】
しかし、リセットオフ状態になってＰＯＲ信号が発生されれば、電源電圧ＶＣＣは１．５Ｖ以上にあり、第２ノードｎ２の電圧は電源電圧ＶＣＣと同一のレベルになる。この際、ＰＭＯＳトランジスタＰ２、Ｐ３のゲートソース電圧が閾値電圧（−０．７Ｖ）より高くなるので、ＰＭＯＳトランジスタＰ２、Ｐ３はターンオフされる。ＰＭＯＳトランジスタＰ２、Ｐ３がターンオフされて、リセットオフ状態では、待機電流が電源端子からレベル検出器２００に流れることが遮断される。
【００５４】
図８は前記パワーオンリセット回路２で待機電流が減少することを示すタイミング図である。図８を参照すれば、ＰＯＲ信号が発生される以前の未知状態、またはリセットオン状態である区間ｔ０−ｔ２ではＰＭＯＳトランジスタＰ２、Ｐ３がターンオン状態にあるので、電源電圧ＶＣＣが上昇すれば、待機電流も上昇するようになる。第２ノードｎ２でＰＯＲ信号が発生されるリセットオフ状態である区間ｔ２−ｔ４では、ＰＭＯＳトランジスタＰ２、Ｐ３がターンオフ状態になるので、電源電圧ＶＣＣが上昇しても待機電流がほとんど発生しない。しかし、パワーダウン時ＰＯＲ信号がラッチブレークされてリセットオン状態または未知状態になる区間 ｔ４−ｔ６ではＰＭＯＳトランジスタＰ２、Ｐ３がターンオン状態にあるので、待機電流が増加するようになる。
【００５５】
図６に示したパワーオンリセット回路２に対するシミュレーション結果によれば、ＰＯＲ信号が発生された後には待機電流がリセット回路１００を通じてのみ流れるようになるので、従来技術に比べて待機電流は１／１００程度に減少する。
【００５６】
一方、図４または図６では望ましい実施形態として、リセット回路１００内にあるＰＭＯＳトランジスタＰ１またはプルダウンドライバ３２０内にあるＮＭＯＳトランジスタＮ３または共通ソース増幅器２２０内にあるＮＭＯＳトランジスタＮ１が各々一つであるものとしたが、実際に、より多いトランジスタが直列に接続されて各トランジスタの閾値電圧を調節することができることは自明の事実である。
【００５７】
また、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に限られることはなく、特許請求の範囲に記載した発明だけではなく、それと均等なものなどによっても定められる。
【図面の簡単な説明】
【００５８】
【図１】従来技術によるパワーオンリセット回路を示す回路図である。
【図２】図１に示したパワーオンリセット回路のタイミング図である。
【図３】本発明によるパワーオンリセット回路に対する望ましい実施形態を示すブロック図である。
【図４】図３に示したパワーオンリセット回路の回路図である。
【図５】図４に示したパワーオンリセット回路の動作特性を示すためのタイミング図である。
【図６】本発明によるパワーオンリセット回路の他の実施形態を示す回路図である。
【図７】図６に示したパワーオンリセット回路の動作特性を示すためのタイミング図である。
【図８】図６に示したパワーオンリセット回路の電力消費を示すタイミング図である。
【符号の説明】
【００５９】
１００  リセット回路
２００  レベル検出器
２１０  電圧分配回路
２２０  共通ソース増幅器
２３０  スイッチ 
３００  ラッチ回路
３１０  インバータ
３２０  プルダウンドライバ
【図１】
2005348393.tif 000004
【図２】
2005348393.tif 000005
【図３】
2005348393.tif 000006
【図４】
2005348393.tif 000007
【図５】
2005348393.tif 000008
【図６】
2005348393.tif 000009
【図７】
2005348393.tif 000010
【図８】
2005348393.tif 000011