(57)【要約】【課題】  アクティブマトリックス有機ＥＬディスプレイ駆動回路及び駆動方法の提供。【解決手段】  本発明は低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）アクティブマトリックス有機ＥＬディスプレイ駆動回路（ＡＭＯＬＥＤ）の装置に応用されて、もとのデジタル駆動技術の時間使用効率が低い欠点を改善し、また本発明はデータ書き込み走査と消去走査動作を実行する時、一組の走査装置を共用し、周知の技術中の走査回路の必要とした装置数を減らし（周知の技術では二組のスキャンドライバを必要とするが、本発明ではただ一組のスキャンドライバのみ必要とする）、これにより製造コストを下げる。【選択図】        図１
2005091435.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリックス有機ＥＬディスプレイパネルを駆動するアクティブマトリックス有機ＥＬディスプレイ駆動回路であり、該アクティブマトリックス有機ＥＬディスプレイパネルは複数の画素が配列されてなる行と列で組成されている、アクティブマトリックス有機ＥＬディスプレイの駆動回路において、
複数の画素がブロックに分割され、各ブロックがブロック制御線（１２４）により制御され、各画素の駆動回路は、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、保存コンデンサ（１０５）、駆動ＴＦＴ（１０４）、有機ＥＬ素子（１０６）を具え、
該書き込みＴＦＴ（１０１）は、そのゲートが走査線（１２１）に接続され、ドレインがデータ線（１２２）に接続され、
該スイッチングＴＦＴ（１０２）は、そのドレインが上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートがブロック制御線（１２４）に接続され、
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一列の走査線（１３０）に接続されるが、唯一の例外として、第１列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続され、
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされて接地されたことを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路。
【請求項２】
請求項１記載のアクティブマトリックス有機ＥＬディスプレイ駆動回路において、ブロック制御線（１２４）の数量が、第１ブロックのデータ表示（３０１）ステップ時間と第１次データ消去（３０２）ステップ時間の和を、第１ブロックのデータ表示（３０１）ステップ時間で除算して決定されることを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路。
【請求項３】
アクティブマトリックス有機ＥＬディスプレイ駆動方法において、駆動タイミングが、データリセット時刻、データ書き込み時刻、データ表示（３０１）ステップ、データ消去（３０２）ステップに分けられ、
データリセット時刻において、その画素のある列の前の一列の走査線（１３０）の制御信号がこの列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通させ、リセットＴＦＴ（１０３）の導通により再度保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされ、
データ書き込み時刻において、その画素のある列の前の一列の走査線（１３０）の制御信号がその列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この列の走査線（１２１）の上の全ての画素中の書き込みＴＦＴ（１０１）が導通し、この時全ての画素中のスイッチングＴＦＴ（１０２）が導通状態となり、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込まれ、
データ表示（３０１）ステップにおいて、この画素のある列の前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この列の走査線（１２１）の制御信号がこの列の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となり、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持し、こうして、各画素中の駆動ＴＦＴ（１０４）の電流の大きさが保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、この通過する電流が有機ＥＬ素子（１０６）に対応する輝度を発生させ、
データ消去（３０２）ステップにおいて、ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、この画素のある列の前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通し、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなり、これにより、このときこの列の走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえにこの列の走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止することを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種のアクティブマトリックス有機ＥＬディスプレイの駆動回路と駆動方法に係り、周知のデジタル駆動構造の時間使用効率が低いという欠点を改善する駆動回路と駆動方法に関する。
【背景技術】
【０００２】
有機ＥＬディスプレイ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ；ＯＬＥＤ）はパッシブマトリックス（Ｐａｓｓｉｖｅ  Ｍａｔｒｉｘ）型とアクティブマトリックス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ）型に分けられる。いわゆるアクティブマトリックス有機ＥＬディスプレイは、薄膜トランジスタ（ＴＦＴ）にコンデンサ（Ｃａｐａｃｉｔｏｒ）の信号保存を組み合わせることにより、有機ＥＬディスプレイの輝度グレースケール表現を制御する。
【０００３】
パッシブマトリックス有機ＥＬディスプレイに必要とされる製造コストと技術レベルは比較的低いが、駆動方式に制限されるために解析度を高めることができず、このため応用製品寸法が５英インチ内に限られ、その製品は低解析度、小サイズの製品市場に制限される。高い精密度及び大画面を得る場合は、アクティブマトリックス駆動方式の使用が主流である。いわゆるアクティブマトリックス駆動は、コンデンサに信号を保存し、ゆえに走査線走査後の画素はもとの輝度を依然として保持する。これによりアクティブマトリックス駆動方式では、有機ＥＬディスプレイは非常に高い輝度を達成するよう駆動する必要がなく、良好な寿命表現を達成し、また高解析度の要求を達成する。有機ＥＬディスプレイにＴＦＴを結合させる技術によりアクティブマトリックス有機ＥＬディスプレイが実現し、これは現在のディスプレイ市場の、画面再生の流暢度、及び解析度の高さに対する要求に符合し、十分に有機ＥＬディスプレイの優れた特性を現出することができる。
【０００４】
駆動技術に関しては、現在アクティブマトリックス有機ＥＬディスプレイには二つの方向があり、一つはアナログ方式、もう一つはデジタル方式である。デジタル駆動が比較的発展した方法であり、それは、現在の低温ポリシリコン工程では特性（例えばスレショルド電圧及び電子移動度）の均一な抵薄膜トランジスタ素子を製造できないことによる。デジタル駆動方式により低温ポリシリコン工程に対する厳格な要求を回避でき、簡単な２ＴＩＣの駆動回路によりＴＦＴ素子特性変異の影響を補償することができる。
【０００５】
これにより、もしデジタル駆動方式の欠点を有効に改善し、デジタル方式で未来の整合式駆動システム（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｉｎｇ  Ｓｙｓｔｅｍ）を構築できれば、デジタル駆動技術はアクティブマトリックス有機ＥＬディスプレイ駆動回路の将来の発展に大きな役割を果たすと思われる。
【０００６】
現在、デジタル駆動技術の使用上、時間比（Ｔｉｍｅ−Ｒａｔｉｏ）或いは面積比（Ａｒｅａ−Ｒａｔｉｏ）変調方式を使用してグレースケールを表現している。時間比を使用する方式の技術には特許文献１があり、それによると、書き込み６１発光６２分離（Ｐｒｏｇｒａｍ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｉｏｎ）の構造でデジタル駆動を実現し（図６参照）、そのうち１〜Ｎの横線は走査線、１〜Ｍの縦線は表示線で、各サブフレーム（ＳＦ１〜ＳＦ６）の書き込み６１時間は同じであり、発光６２時間は、順にＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔ、３２Ｔとされる。このような方法の長所は実施しやすく、ハードウエアシステムの複雑度が比較的低いことであるが、欠点は、時間使用効率が低いことであり、これはサブフレームＳＦ１〜ＳＦ６の書き込み６１時間の総和がフレーム時間（Ｆｒａｍｅ  Ｔｉｍｅ）を一定の比で占拠するためである。
【０００７】
例えば、図７に示されるように、特許文献１は時間比変調方式によりグレースケールを表現すると共に、有機ＥＬ素子共カソード電位７１の高（ＶＨ）と低（ＶＬ）の制御を利用して実現され、ゆえに表示パネル解析度が１７６×２４０とされ、走査周波数は１２０ＫＨｚとされる時、一つのサブフレームの書き込み６１時間長さは（１／１２０Ｋ）×２４０＝２ｍｓとなり、ゆえに六個のサブフレームＳＦ１〜ＳＦ６の書き込み６１時間の総和は１２ｍｓとなり、フレーム時間２０ｍｓの６０％を占拠する（１フレーム＝１／５０秒）。このようなサブフレームの書き込み６１時間中、有機ＥＬディスプレイは発光表示できず、このため時間の使用率は低くなり、ただ４０％となる。
【０００８】
小サイズの応用上は、このような欠点は基本的に受け入れられるが、将来の大サイズ或いは比較的高い解析度の応用にあってはこの欠点は克服しなければならない。デジタル駆動技術の応用能力を増すためには、「書き込み発光分離」構造の欠点を改善する必要がある。
【０００９】
解決方法の一つは作業周波数を高めることであり、それには走査周波数、データ移動周波数が含まれる。この方法は早期の表示システムが外接式駆動ＩＣを使用する時には問題を発生しないが、将来に向けて周辺駆動回路をガラス基板上に整合させたＳＯＧ（Ｓｙｓｔｅｍ−Ｏｎ−Ｇｌａｓｓ）が発展する傾向にあって、駆動回路を内蔵したＴＦＴ基板を採用した場合には、このような作業周波数を高くする方法は、低温ポリシリコンＴＦＴ工程の推進の能力を考慮しなければならない。
【００１０】
また、特許文献２は、アクティブマトリックス有機ＥＬディスプレイ駆動回路を提供し、それは図８の各画素内回路表示図に示されるようであり、各画素内の駆動回路装置は、書き込みＴＦＴ（８１）、消去ＴＦＴ（８２）、駆動ＴＦＴ（８３）、保存コンデンサ（８４）、書き込み走査線（８５）、消去走査線（８６）、データ線（８７）、電源供給線（８８）、有機ＥＬ素子（８９）を具えている。駆動回路中、書き込みＴＦＴ（８１）のゲートは書き込み走査線（８５）に接続されている。駆動回路中の消去ＴＦＴ（８２）のゲートは消去走査線（８６）に接続されている。この特許文献２は時間比変調方式によりグレースケールを表現し、書き込み発光分離駆動構造の時間使用効率が低い欠点を改善している。しかしこの特許文献２の技術の欠点は、データドライバ９１に二組のスキャンドライバが必要で、一つの書き込みスキャンドライバ９２が書き込み走査線８５に接続されてデータ書き込み動作を請け負い、消去スキャンドライバ９３が消去走査線８６に接続されてデータ消去の動作を実行し、図９に示されるように、この方法は余分に一組のスキャンドライバが必要で、ディスプレイのモジュールコストがこのために増加することである。
【００１１】
【特許文献１】米国特許第６，４５２，３４１号明細書
【特許文献２】特開２００１−３４３９３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の主要な目的は、上述の周知の技術の欠点を解決し、欠点の存在を無くすことにあり、本発明は低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）アクティブマトリックス有機ＥＬディスプレイ駆動回路（ＡＭＯＬＥＤ）の装置に応用されて、もとのデジタル駆動技術の時間使用効率が低い欠点を改善し、また本発明はデータ書き込み走査と消去走査動作を実行する時、一組の走査装置を共用し、周知の技術中の走査回路の必要とした装置数を減らし（周知の技術では二組のスキャンドライバを必要とするが、本発明ではただ一組のスキャンドライバのみ必要とする）、これにより製造コストを下げる長所を有するものとする。
【課題を解決するための手段】
【００１３】
請求項１の発明は、アクティブマトリックス有機ＥＬディスプレイパネルを駆動するアクティブマトリックス有機ＥＬディスプレイ駆動回路であり、該アクティブマトリックス有機ＥＬディスプレイパネルは複数の画素が配列されてなる行と列で組成されている、アクティブマトリックス有機ＥＬディスプレイの駆動回路において、
複数の画素がブロックに分割され、各ブロックがブロック制御線（１２４）により制御され、各画素の駆動回路は、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、保存コンデンサ（１０５）、駆動ＴＦＴ（１０４）、有機ＥＬ素子（１０６）を具え、
該書き込みＴＦＴ（１０１）は、そのゲートが走査線（１２１）に接続され、ドレインがデータ線（１２２）に接続され、
該スイッチングＴＦＴ（１０２）は、そのドレインが上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートがブロック制御線（１２４）に接続され、
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一列の走査線（１３０）に接続されるが、唯一の例外として、第１列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続され、
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続され、
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされて接地されたことを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路としている。
請求項２の発明は、請求項１記載のアクティブマトリックス有機ＥＬディスプレイ駆動回路において、ブロック制御線（１２４）の数量が、第１ブロックのデータ表示（３０１）ステップ時間と第１次データ消去（３０２）ステップ時間の和を、第１ブロックのデータ表示（３０１）ステップ時間で除算して決定されることを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動回路。
請求項３の発明は、アクティブマトリックス有機ＥＬディスプレイ駆動方法において、駆動タイミングが、データリセット時刻、データ書き込み時刻、データ表示（３０１）ステップ、データ消去（３０２）ステップに分けられ、
データリセット時刻において、その画素のある列の前の一列の走査線（１３０）の制御信号がこの列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通させ、リセットＴＦＴ（１０３）の導通により再度保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされ、
データ書き込み時刻において、その画素のある列の前の一列の走査線（１３０）の制御信号がその列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この列の走査線（１２１）の上の全ての画素中の書き込みＴＦＴ（１０１）が導通し、この時全ての画素中のスイッチングＴＦＴ（１０２）が導通状態となり、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込まれ、
データ表示（３０１）ステップにおいて、この画素のある列の前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この列の走査線（１２１）の制御信号がこの列の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となり、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持し、こうして、各画素中の駆動ＴＦＴ（１０４）の電流の大きさが保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、この通過する電流が有機ＥＬ素子（１０６）に対応する輝度を発生させ、
データ消去（３０２）ステップにおいて、ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、この画素のある列の前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通し、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなり、これにより、このときこの列の走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえにこの列の走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止することを特徴とする、アクティブマトリックス有機ＥＬディスプレイ駆動方法としている。
【発明の効果】
【００１４】
本発明はデータ書き込み走査と消去走査動作を実行する時、一組の走査装置を共用し、周知の技術中の走査回路の必要とする部品数を減らし（周知の技術中は二組の走査ドライバを必要とするが、本発明ではただ一組の走査ドライバのみ必要とする）、製造コストを下げることができる。
また、本発明はブロック分割制御と画素駆動回路設計の方式を利用し、アクティブマトリックス有機ＥＬディスプレイのデジタル駆動を実現している。
【発明を実施するための最良の形態】
【００１５】
本発明によると、ディスプレイパネル上の複数の画素が行と列に配列され、複数の行の画素がブロックに分割され、各画素内の駆動回路が、書き込み（Ｗｒｉｔｉｎｇ）ＴＦＴ、切り換え（Ｓｗｉｔｃｈｉｎｇ）ＴＦＴ、リセット（Ｒｅｓｅｔ）ＴＦＴ、駆動（Ｄｒｉｖｉｎｇ）ＴＦＴ、保存コンデンサ、有機ＥＬ素子、走査線、データ線、電源供給線、ブロック制御線、開始消去線（Ｓｔａｒｔ−Ｅｒａｓｅ  Ｌｉｎｅ）を具えている。
【００１６】
列の走査線上の全ての画素中の書き込みＴＦＴのゲートはその列の走査線に接続され、画素中のリセットＴＦＴのゲートは前の一列の走査線に接続されている。該ブロック内の全ての画素中のスイッチングＴＦＴのゲートは該ブロックのブロック制御線に接続されている。
【００１７】
また、駆動回路動作タイミングは、（一）データリセットデータリセット時刻、（二）データ書き込み時刻、（三）データ表示ステップ、（四）データ消去ステップに分けられる。また、上述のブロック分割制御と画素駆動回路設計の方式は、時間比変調方式によりグレースケールを表現し、各サブフレームにあって、各走査線は順に第１條から最後の一條までデータリセットとデータ書き込みの動作を完成し、各走査線にあって該走査線上の画素のデータリセットとデータ書き込みを完成した後、該走査線上の画素がデータ表示ステップに進入する。
【実施例１】
【００１８】
図１、図２は本発明の各画素内の回路表示図、及び本発明の表示部分の回路表示図である。本発明によると、ディスプレイパネル上の複数の画素が行と列に配列され、表示エリアの複数行の画素がブロックに分割され、各画素内の駆動回路装置が、図１に示されるように、書き込みＴＦＴ（１０１）、スイッチングＴＦＴ（１０２）、リセットＴＦＴ（１０３）、駆動ＴＦＴ（１０４）、保存コンデンサ（１０５）、有機ＥＬ素子（１０６）、走査線（１２１）、前の一列の走査線（１３０）、データ線（１２２）、電源供給線（１２３）、ブロック制御線（１２４）を具えている。
【００１９】
図２に示されるように、ディスプレイパネルがｋ個の駆動ブロックに分けられ（以下にｋ＝８を例として説明する）、本発明の実施例のブロック制御線（１２４）はＢＣＬ−１〜ＢＣＬ−８とされる。
【００２０】
本発明の表示エリア回路は、複数の走査線（１２１）Ｓ１〜Ｓｎを具え、該走査線（１２１）上の各画素中の書き込みＴＦＴ（１０１）のゲートは該走査線（１２１）に接続され、ドレインはデータ線（１２２）に接続されている。
【００２１】
該スイッチングＴＦＴ（１０２）のドレインは上述の書き込みＴＦＴ（１０１）のソースに接続され、ゲートはブロック制御線（１２４）に接続されている。
【００２２】
該リセットＴＦＴ（１０３）は、そのドレインが上述のスイッチングＴＦＴ（１０２）のソースに接続され、ソースが電源供給線（１２３）に接続され、ゲートが前の一列の走査線（１３０）に接続される。唯一の例外として、第１列の走査線（１２１）Ｓ１上の全ての画素中のリセットＴＦＴ（１０３）のゲートが開始消去線（２１０）に接続されている（図２）。
【００２３】
該保存コンデンサ（１０５）は、両端を具え、一端が電源供給線（１２３）に接続され、もう一端が上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続されている。
【００２４】
該駆動ＴＦＴ（１０４）は、そのソースが上述の電源供給線（１２３）に接続され、ゲートが保存コンデンサ（１０５）の一端と同様に、上述のスイッチングＴＦＴ（１０２）のソースとリセットＴＦＴ（１０３）のドレインの接続部分に接続される。
【００２５】
該有機ＥＬ素子（１０６）は、一端がプラス極とされて上述の駆動ＴＦＴ（１０４）のドレインと接続され、もう一端がマイナス極とされている。
【００２６】
続いて本発明の回路の動作原理について以下に説明する。本発明は駆動タイミングが、（一）データリセット時刻、（二）データ書き込み時刻、（三）データ表示（３０１）ステップ、（四）データ消去（３０２）ステップに分けられる。以下に詳しく説明を行なう。図１、３を共に参照されたい。
（一）データリセット時刻：
前の一列の走査線（１３０）の制御信号がこの列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）を導通（ＯＮ）させ、リセットＴＦＴ（１０３）の導通（ＯＮ）により再度保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０とされる。この時、書き込みＴＦＴ（１０１）はオフ状態とされ、スイッチングＴＦＴ（１０２）は導通状態とされ、書き込みＴＦＴ（１０１）及びスイッチングＴＦＴ（１０２）は直列の接続状態を呈し、さらに書き込みＴＦＴ（１０１）がオフとされるため、スイッチングＴＦＴ（１０２）はオンとされ、この時、データ線（１２２）上のデータ電圧信号は保存コンデンサ（１０５）内に進入不能である。
（二）データ書き込み時刻：
前の一列の走査線（１３０）の制御信号がその列の走査線（１２１）の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、走査線（１２１）の制御信号が走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオンとし、さらにこの時全ての画素中のスイッチングＴＦＴ（１０２）がオン状態とされ、これにより各データ線（１２２）上のデータ電圧信号が対応する保存コンデンサ（１０５）内に書き込み可能となる。
（三）データ表示（３０１）ステップ：
前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）がオフとされ、この列の走査線（１２１）の制御信号がこの列の走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオフとする。即ち、スイッチングＴＦＴ（１０２）が導通させられるが、ただし書き込みＴＦＴ（１０１）がオフとされるため、データ線（１２２）上のデータ電圧信号は保存コンデンサ（１０５）内に進入不能で、これにより各画素中の保存コンデンサ（１０５）がデータ書き込み時刻に書き込まれたデータ電圧信号を保持（Ｈｏｌｄ）できる。各画素中の駆動ＴＦＴ（１０４）の電流の大きさは保存コンデンサ（１０５）の両端の電圧の大きさにより決定され、駆動ＴＦＴ（１０４）の電流が有機ＥＬ素子（１０６）を通過してそれに対応する輝度を発生させる。
（四）データ消去（３０２）ステップ：
ブロック制御線（１２４）の制御信号が駆動ブロック内の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、前の一列の走査線（１３０）の制御信号によりこの列の走査線（１２１）上の全ての画素中のリセットＴＦＴ（１０３）が導通させられ、リセットＴＦＴ（１０３）の導通により保存コンデンサ（１０５）内の電荷が消去されて、保存コンデンサ（１０５）の両端の電圧差が０に等しくなる。これにより、このとき該走査線（１２１）上の全ての画素中の駆動ＴＦＴ（１０４）の電流の大きさが０に変わり、ゆえに走査線（１２１）上の有機ＥＬ素子（１０６）が発光停止する。
このとき、スイッチングＴＦＴ（１０２）はオフ状態とされ、書き込みＴＦＴ（１０１）及びスイッチングＴＦＴ（１０２）が直列接続を呈するため、走査線（１２１）の制御信号もまた該走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）をオンとし、データ線（１２２）上のデータ電圧信号が保存コンデンサ（１０５）内に進入不能となる。
【００２７】
図３は本発明の駆動時間比表示図である。図示されるように、本発明の駆動方式は時間比変調方式によりグレースケールを表現する。各サブフレームＳＦ１〜ＳＦ６にあって、各走査線（１２１）は第１條から最後の一條まで順にデータリセットとデータ書き込みの動作を完成するが、図６の書き込み発光分離（Ｐｒｏｇｒａｍ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｉｏｎ）駆動方式とは異なり、各走査線（１２１）は該走査線（１２１）上の全ての画素のデータリセットとデータ書き込みを完成後に、該走査線上の画素がデータ表示（３０１）ステップに進入する。また、異なるサブフレームにあっては、画素のデータ表示（３０１）ステップの時間の長さと該サブフレームの重みは関係がある。
【００２８】
注意すべきは、走査周波数の制限により、ある走査線があるサブフレームのデータ表示（３０１）ステップの時間長さを完成しても、ある走査線（１２１）は待機中でこのサブフレームのデータとデータ書き込みの動作を未実行である場合がある。このとき、すでにデータ表示（３０１）ステップを完成した走査線はデータ消去（３０２）ステップの動作を実行開始しなければならない。
【００２９】
図３の第１サブフレーム（ＳＦ１）で説明し、並びに図４の第１サブフレーム（ＳＦ１）の制御信号図で説明を行なう（全部の走査線（１２１）をＳ１〜Ｓ２４０で説明する）。ｔ１時間点より開始し、順に第１條の走査線（１２１）Ｓ１より最後の一條まで、第１サブフレーム（ＳＦ１）のデータリセットとデータ書き込みの動作を行なう。ｔ１からｔ２の間の時間の長さは第１サブフレーム（ＳＦ１）の画素データ表示（３０１）ステップの時間の長さに等しい。
【００３０】
ｔ２時間点では第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の一條の走査線（Ｓ３０）が第１サブフレーム（ＳＦ１）のデータリセットとデータ書き込みの動作を完成し、並びにｔ２時間点より開始し、ブロック制御線（１２４）（ＢＣＬ−１）が制御信号を送出して第１駆動ブロック（Ｂｌｏｃｋ−１）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、並びに開始消去線（２１０）が順に消去の制御信号の送出を開始し、第１條の走査線（Ｓ１）から最後の一條の走査線（Ｓ３０）に順に第１サブフレーム（ＳＦ１）データ消去の動作を実行させる。強調すべきことは、該走査線（１２１）の消去制御信号はまた走査線（１２１）上の全ての画素中の書き込みＴＦＴ（１０１）を導通（ＯＮ）させ、ゆえにスイッチングＴＦＴ（１０２）のオフはデータ消去走査実行時のデータ線（１２２）上のデータ電圧信号の保存コンデンサ（１０５）内への進入を防止するためである、ということである。第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の一條の走査線（Ｓ３０）が第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を完成した時、即ちｔ３時間点で、ブロック制御線（１２４）（ＢＣＬ−１）は制御信号をブロック制御線（１２４）（ＢＣＬ−２）にシフトすることである。
【００３１】
ｔ３時間点で、ブロック制御線（１２４）（ＢＣＬ−２）の制御信号が第２駆動ブロック（Ｂｌｏｃｋ−２）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、これにより第１駆動ブロック（Ｂｌｏｃｋ−１）内の最後の１條の走査線（１２１）より伝送された消去制御信号が第２駆動ブロック（Ｂｌｏｃｋ−２）内の走査線（１２１）に、第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を行なわせる。第２駆動ブロック（Ｂｌｏｃｋ−２）内の最後の１條の走査線（１２１）（Ｓ３０）に至り第１サブフレーム（ＳＦ１）のデータ消去の動作が完成した時、ブロック制御線（１２４）（ＢＣＬ−２）は制御信号をブロック制御線（１２４）（ＢＣＬ−３）にシフトする。
【００３２】
ｔ４時間点では、最後の駆動ブロック（Ｂｌｏｃｋ−８）内の最後の一條の走査線（１２１）が第１サブフレーム（ＳＦ１）のデータリセットとデータ表示（３０１）の動作を完成し、並びにｔ４時間点より開始して、順に第１條の走査線（１２１）（Ｓ１）から最後の１條の走査線（１２１）（Ｓ３０）まで第２サブフレーム（ＳＦ２）のデータリセットとデータ書き込み（３０１）の動作を実行する。これと同時に、ｔ４時間点より開始し、前の１條のブロック制御線（１２４）（ＢＣＬ−７）よりシフトされた制御信号が最後の１條のブロック制御線（１２４）（ＢＣＬ−８）に出現し、こうして、最後の１條のブロック制御線（１２４）（ＢＣＬ−８）の制御信号が最後の駆動ブロック（Ｂｌｏｃｋ−８）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、前のブロック制御線（１２４）（ＢＣＬ−７）内の最後の走査線（１２１）（Ｓ２１０）より伝送された消去制御信号が最後の駆動ブロック（Ｂｌｏｃｋ−８）内の走査線（１２１）に順に第１サブフレーム（ＳＦ１）のデータ消去（３０２）の動作を行なわせる。
【００３３】
上述の反応時間の説明により、我々は該ブロック制御線（１２４）の数量ｋ（即ち画素分割のブロック数）を決定でき、それは第１ブロックのデータ表示（３０１）ステップ時間（ｔ２−ｔ１）と第１次データ消去（３０２）ステップ時間（ｔ４−ｔ２）の和を第１ブロックのデータ表示（３０１）ステップ時間（ｔ２−ｔ１）で除算して決定され、即ち、ｋ＝〔（ｔ４−ｔ２）／（ｔ２−ｔ１）〕である。
【００３４】
図３の第２サブフレーム（ＳＦ２）も同様の原理で作業する。図５の第２サブフレーム（ＳＦ２）の制御信号タイミング図を参照されたい。注意すべきことは、第２サブフレーム（ＳＦ２）のデータ表示（３０１）ステップ時間の長さは第１サブフレーム（ＳＦ１）の２倍とされ、ゆえにｔ４からｔ５の間の時間の長さはｔ１からｔ２までの時間の長さの２倍であることである。即ち、第２駆動ブロック（Ｂｌｏｃｋ−２）内の最後の１條の走査線（１２１）（Ｓ６０）が第２サブフレーム（ＳＦ２）のデータリセットとデータ書き込み動作を完成するｔ５時間点にあって、ブロック制御線（１２４）（ＢＣＬ−１）が制御信号を送出して第１駆動ブロック（Ｂｌｏｃｋ−１）内の各走査線（１２１）の全ての画素中のスイッチングＴＦＴ（１０２）をオフとし、並びに開始消去線（２１０）が消去の制御信号の送出を開始し、これにより第１走査線（１２１）（Ｓ１）から最後の１條の走査線（１２１）（Ｓ３０）が順に第２サブフレーム（ＳＦ２）のデータ消去の動作を実行する。
【００３５】
本発明の駆動方式のフレーム時間（Ｆｒａｍｅ  Ｔｉｍｅ）は、（８Ｔ＋８Ｔ＋８Ｔ＋８Ｔ＋１６Ｔ＋３２Ｔ）＝８０Ｔであり、図３を参照されたいが、フレーム時間設定は２０ｍｓとされ、即ち一つのＴの時間長さは０．２５ｍｓとされ、もしディスプレイパネル解析度が１７６×２４０であれば、走査周波数は１／〔（０．２５ｍｓ×８）／２４０〕＝１２０ＫＨｚに等しく、６個のサブフレーム（ＳＦ１〜ＳＦ６）は発光の時間がフレーム時間の（Ｔ＋２Ｔ＋４Ｔ＋８Ｔ＋１６Ｔ＋３２Ｔ）／８０Ｔ＝７８．７５％を占め、これにより、時間使用率（Ｔｉｍｅ  Ｕｔｉｌｉｔｙ  Ｒａｔｅ）は７８．７５％とされる。
【００３６】
周知の書き込み発光分離（Ｐｒｏｇｒａｍ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｉｏｎ）の駆動構造と比較すると、書き込み発光分離方式の時間使用率はただ４０％だけであり、本発明の駆動方式の時間使用率は７８．７５％にもなり、もとのデジタル駆動技術の時間使用効率が低い欠点を大幅に改善している。
【図面の簡単な説明】
【００３７】
【図１】本発明の各画素内の回路表示図である。
【図２】本発明の表示部分の回路表示図である。
【図３】本発明の駆動時間比表示図である。
【図４】本発明の第１サブフレーム（ＳＦ１）制御信号タイミング図である。
【図５】本発明の第２サブフレーム（ＳＦ２）制御信号タイミング図である。
【図６】特許文献１の書き込み発光時間比表示図である。
【図７】特許文献１の書き込み発光時間比と共カソード電圧表示図である。
【図８】特許文献２の各画素内の回路表示図である。
【図９】特許文献２の表示エリアの回路表示図である。
【符号の説明】
【００３８】
（１２４）ブロック制御線
（１０１）書き込みＴＦＴ
（１０２）スイッチングＴＦＴ
（１０３）リセットＴＦＴ
（１０４）駆動ＴＦＴ
（１０５）保存コンデンサ
（１０６）有機ＥＬ素子
（１２１）走査線
（１３０）前の一列の走査線
（１２２）データ線
（１２３）電源供給線
（２１０）開始消去線
（３０１）データ表示
（３０２）データ消去
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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