(57)【要約】【課題】サンプリングトランジスタによってサンプリングされた信号を低消費電力で増幅する。【解決手段】  本発明の増幅回路はサンプリングトランジスタＳＴによってサンプリングされた表示電圧信号Ｖsigを増幅する増幅回路であり、表示電圧信号Ｖsigが出力されるドレイン信号ラインＤＬにＭＯＳ容量として機能する薄膜トランジスタT1を接続し、この薄膜トランジスタT1のゲートに昇圧パルスＶＰ１を印加する。そして、上昇パルスの時間遷移の途中で薄膜トランジスタT1がオンからオフに変化するようにし、薄膜トランジスタT1のオンオフ時のゲート容量値の差を利用して信号を増幅するものである。【選択図】  図１
2005037897.tif 000002
【特許請求の範囲】
【請求項１】
サンプリングトランジスタと、
前記サンプリングトランジスタによってサンプリングされた信号が入力される信号ラインと、
前記信号ラインにソース及びドレインが接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートに印加されるパルスを発生するパルス発生回路と、を具備し、
前記パルスの時間遷移の途中で前記ＭＯＳトランジスタがオンからオフに変化することにより前記信号を増幅することを特徴とする増幅回路。
【請求項２】
前記パルスの時間遷移の途中で信号時間曲線と前記ＭＯＳトランジスタがオンからオフに切り替わるしきい値電位時間曲線とが交差するようにしたことを特徴とする請求項１記載の増幅回路。
【請求項３】
前記ＭＯＳトランジスタが薄膜トランジスタであることを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記信号ラインが表示装置の表示信号ラインであることを特徴とする請求項１に記載の増幅回路。
【請求項５】
前記信号ラインが表示装置の画素内の表示信号ラインであることを特徴とする請求項１に記載の増幅回路。
【請求項６】
サンプリングトランジスタと、
前記サンプリングトランジスタによってサンプリングされた信号が入力される信号ラインと、
前記信号ラインにゲートが接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース及びドレインに印加されるパルスを発生するパルス発生回路と、を具備し、
前記パルスの時間遷移の途中で前記ＭＯＳトランジスタがオンからオフに変化することにより前記信号を増幅することを特徴とする増幅回路。
【請求項７】
前記パルスの時間遷移の途中でパルス時間曲線と前記ＭＯＳトランジスタがオンからオフに切り替わるしきい値電位時間曲線とが交差するようにしたことを特徴とする請求項６記載の増幅回路。
【請求項８】
前記ＭＯＳトランジスタが薄膜トランジスタであることを特徴とする請求項６に記載の増幅回路。
【請求項９】
前記信号ラインが表示装置の表示信号ラインであることを特徴とする請求項６に記載の増幅回路。
【請求項１０】
前記信号ラインが表示装置の画素内の表示信号ラインであることを特徴とする請求項６に記載の増幅回路。
【請求項１１】
サンプリングトランジスタと、
前記サンプリングトランジスタによってサンプリングされた信号が入力される信号ラインと、
前記信号ラインにソース及びドレインが接続された第１のＭＯＳトランジスタと、
前記信号ラインにゲートが接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのソース及びドレインにそれぞれ印加される互いに逆極性の第１及び第２のパルスを発生するパルス発生回路と、を具備し、
前記パルスの時間遷移の途中で前記第１及び第２のＭＯＳトランジスタがオンからオフに変化することにより前記信号を増幅することを特徴とする増幅回路。
【請求項１２】
前記第１及び第２のパルスの時間遷移の途中で前記第１のＭＯＳトランジスタがオンからオフに切り替わるしきい値電位時間曲線と信号時間曲線とが交差し、前記第２のＭＯＳトランジスタがオンからオフに切り替わるしきい値電位時間曲線と前記第２のパルスのパルス時間曲線とが交差するようにしたことを特徴とする請求項１１記載の増幅回路。
【請求項１３】
前記ＭＯＳトランジスタが薄膜トランジスタであることを特徴とする請求項１１に記載の増幅回路。
【請求項１４】
前記信号ラインが表示装置の表示信号ラインであることを特徴とする請求項１１に記載の増幅回路。
【請求項１５】
前記信号ラインが表示装置の画素内の表示信号ラインであることを特徴とする請求項１１に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に関し、特にサンプリングトランジスタによってサンプリングされた信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
従来、駆動回路を一体化したアクティブマトリクス型の液晶表示装置、有機ＥＬ表示装置が知られている。この種の表示装置では、ｍ行ｎ列の画素をマトリクスに配置した画素領域と、その周辺に配置された駆動回路から構成される。ここで、表示電圧信号は表示装置の外部から入力される。
【０００３】
係る表示装置では、ＬＣＤのコントラストの向上や有機ＥＬ素子の輝度向上を図るために、表示装置の必要表示電圧範囲が大きく設定される。そして、これに対応するために表示装置の外部回路（周辺ＬＳＩ等）において表示信号出力電圧が大きく設定されていた。
【０００４】
以上のように大きな表示信号電圧が必要であるために、消費電力低減に不利である問題に対して、例えば以下の特許文献１には、コモン反転駆動や補助容量駆動といった駆動方式を用いることで、表示信号電圧を小さくして、外部駆動回路の電源電圧を低くし、低消費電力化を図るという技術が記載されている。
【特許文献１】特開２０００−８１６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
表示装置に表示電圧信号を入力する際、表示装置側の入力負荷、例えば表示信号ラインを十分に駆動する必要がある。しかしながら、上記のように表示装置の必要表示電圧範囲が大きく設定されている場合、表示装置の外部回路において大きな電圧範囲及び駆動能力が必要となり、消費電力が大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００６】
そこで、本発明は表示装置に内蔵することができる低消費電力の増幅回路を提供するものである。本発明の増幅回路は、サンプリングトランジスタによってサンプリングされた信号を増幅するものであり、その信号が出力される信号ラインにＭＯＳ容量として機能するＭＯＳトランジスタを接続し、このＭＯＳトランジスタのゲート、又はソース及びドレインにパルスを印加する。そして、パルスの時間遷移の途中でＭＯＳトランジスタがオンからオフに変化するようにし、ＭＯＳトランジスタのオンオフ時のＭＯＳ容量の差を利用して信号を増幅するものである。
【発明の効果】
【０００７】
本発明の増幅回路によれば、サンプリングトランジスタによってサンプリングされた信号を低消費電力で増幅することができる。特に、表示装置に内蔵し、表示信号ラインに出力される表示電圧信号を増幅する増幅回路として好適である。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の第１の実施形態に係る増幅回路について図面を参照しながら説明する。図１はこの増幅回路の回路図である。この増幅回路は液晶表示装置や有機ＥＬ表示装置に適用されるものであり、サンプリングトランジスタＳＴのドレインである入力端子ＩＮに表示電圧信号Ｖsigが入力される。サンプリングトランジスタＳＴはＰチャネル型の薄膜トランジスタ（thin film transistor）で構成されている。
【０００９】
サンプリングトランジスタＳＴのゲートにはサンプリング信号ＳＰが印加され、そのソースはドレイン信号ラインＤＬに接続されている。ドレイン信号ラインＤＬの出力端子ＯＵＴは不図示の複数の画素に接続されている。Ｃはドレイン信号ラインＤＬが有する寄生容量である。
【００１０】
Ｔ１はＭＯＳ容量として機能するＰチャネル型の薄膜トランジスタであり、ポリシリコン層から成る能動層内に形成されたチャネル領域と、チャネル領域に両端にそれぞれ形成されたソースＳ及びドレインＤと、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有している。薄膜トランジスタＴ１のソースＳ及びドレインＤはドレイン信号ラインＤＬに接続され、そのゲートにはパルス発生回路ＰＧ１から発生される昇圧パルスＶＰ１が印加される。なお、薄膜トランジスタＴ１のソースＳ及びドレインＤを一体化した構造（ゲート下のチャネル領域と、引き出し電極としてソース（ドレイン）を有した構造）を使用してもよい。
【００１１】
図２はこの増幅回路の動作波形図である。サンプリング信号ＳＰがロウレベルの期間、サンプリングトランジスタＳＴはオンし、表示電圧信号ＶsigはサンプリングトランジスタＳＴを通してドレイン信号ラインＤＬに入力される。サンプリング信号ＳＰがハイレベルに戻ると、サンプリングトランジスタＳＴはオフする。これにより、ドレイン信号ラインＤＬはフローティング状態になり、サンプリングされた表示電圧信号Ｖsigはドレイン信号ラインＤＬの寄生容量Ｃによって保持される。
【００１２】
その後、パルス発生回路ＰＧ１から昇圧パルスＶＰ１が発生し、薄膜トランジスタＴ１のゲートに上昇パルスが印加される。すると、薄膜トランジスタＴ１の有するゲート容量による容量結合によりドレイン信号ラインＤＬは昇圧される。この上昇パルスの時間遷移の過程で、入力された表示電圧信号Ｖsigのレベルによって、そのゲート容量値に差が生じることを利用して表示電圧信号Ｖsigの増幅を行うことができる。
【００１３】
すなわち、昇圧パルスＶＰ１が上昇する前の表示信号電圧Ｖsig1とＶsi2の電圧差をトＶ１とすると、昇圧パルスＶＰ１が上昇後ではその電圧差はトＶ２（トＶ２＞トＶ１）になる。この増幅された表示電圧信号Ｖsig、即ちドレイン信号ラインＤＬの電圧は出力端子ＯＵＴから出力され、ある画素に入力される。そして、昇圧パルスＶＰ１が下降した後には電圧差はトＶ１に戻る。
【００１４】
図３はこの増幅回路の詳細な動作波形図である。この図を参照して、この増幅回路の増幅動作について詳しく説明する。図３において、表示電圧信号ＶsigのレベルをＶ１，Ｖ２，Ｖ３（Ｖ１＞Ｖ２＞Ｖ３）とする。また薄膜トランジスタＴ１のしきい値電圧（threshold voltage）の絶対値をVt1とする。薄膜トランジスタT1は、そのソース及びドレインの電位がしきい値電位Vth1=VP1+Vt1以上のときオンしている。上昇パルスの発生前では、薄膜トランジスタＴ１のソース・ドレイン電位は、しきい値電位Ｖth1のレベルより高いので薄膜トランジスタＴ１はオンしている。
【００１５】
そして、上昇パルスが上昇を始めると、しきい値電位Ｖth1はこれと同じように上昇する。一方、表示電圧信号Ｖsigはゲート容量の結合効果により上昇するがその勾配は、寄生容量Ｃ等の影響で、しきい値電位Ｖth1の勾配よりも小さいので、表示電圧信号Ｖsig対時間曲線はしきい値電位Ｖth1対時間曲線と交差することになる。
【００１６】
表示電圧信号Ｖsig対時間曲線がしきい値電位Ｖth1対時間曲線と交差した時点では薄膜トランジスタＴ１のゲート電位は表示電圧信号Ｖsigの各レベルＶ１，Ｖ２，Ｖ３よりしきい値電圧Vt1だけ低くなる。この時点で薄膜トランジスタＴ１はオンからオフに切り換わる。
【００１７】
そして、交差後は薄膜トランジスタＴ１はオフになるため、ゲート容量は小さくなる。これは、薄膜トランジスタＴ１がオンしている時は、チャネル領域に反転層が生じているので、ゲート容量はゲート絶縁膜で決まる容量値であるが、薄膜トランジスタＴ１がオフしている時はチャネル領域の反転層が消滅し、チャネル領域に空乏層が生じ、ゲート容量はゲート絶縁膜容量と空乏層容量の直列容量になるためである。ゲート容量が小さくなると、その分容量結合効果が弱くなるため、表示電圧信号Ｖsig対時間曲線の勾配が小さくなる。
【００１８】
ところで、図３に示すように、上昇パルスの遷移中に薄膜トランジスタＴ１がオンしている期間（又はオフしている期間）は表示電圧信号Ｖsigの入力時のレベルによって異なる。すなわち、時刻ｔ１で一番レベルの低いＶ３がしきい値電位Ｖth1対時間曲線と交差し、次に、時刻ｔ２でＶ２がこれと交差し、次に時刻ｔ３で一番レベルの高いＶ１がこれと交差するので、薄膜トランジスタＴ１がオンしている期間は、Ｖ１，Ｖ２，Ｖ３の順番で短くなる。逆に、薄膜トランジスタＴ１がオフしている期間は、Ｖ１，Ｖ２，Ｖ３の順番で長くなる。
【００１９】
これにより、上昇パルス入力後の表示電圧信号Ｖsigの各レベルＶ１，Ｖ２，Ｖ３の差は、上昇パルス入力前のそれらの差に比べて大きくなる。すなわち、この増幅回路によれば、表示電圧信号Ｖsigの信号レンジを広げることができる。
【００２０】
なお、本実施形態ではＰチャネル型の薄膜トランジスタＴ１を用いたが、その代わりにＮチャネル型の薄膜トランジスタを用いてもよい。この場合には、昇圧パルスＶＰ１と逆極性のパルスを印加する。すなわち、下降パルスの遷移の過程で、Ｎチャネル型の薄膜トランジスタがオンからオフに切り換わるように構成すればよい。  
【００２１】
次に、本発明の第２の実施形態に係る増幅回路について図面を参照しながら説明する。図４はこの増幅回路の回路図である。第１の実施形態と異なる点は、薄膜トランジスタＴ２のゲートがドレイン信号ラインＤＬに接続され、ソースＳ及びドレインＤにはパルス発生回路ＰＧ２から発生される昇圧パルスＶＰ２が印加される。昇圧パルスＶＰ２は、第１の実施形態の昇圧パルスＶＰ１と逆極性である。  
【００２２】
図５はこの増幅回路の詳細な動作波形図である。この図を参照して、この増幅回路の増幅動作について詳しく説明する。図５において、表示電圧信号ＶsigのレベルをＶ１，Ｖ２，Ｖ３（Ｖ１＞Ｖ２＞Ｖ３）とする。また薄膜トランジスタＴ２のしきい値電圧（th reshold voltage）の絶対値をVt2とする。表示電圧信号VsigのレベルがV1の場合、薄膜トランジスタT２は、そのソース及びドレインの電位がしきい値電位Vth２=V sig +Vt２以上のときオンしている。
【００２３】
本実施形態では薄膜トランジスタＴ２のゲート電位は表示電圧信号ＶsigのレベルＶ１，Ｖ２，Ｖ３に等しい。下降パルスの発生前では、薄膜トランジスタＴ２のソース・ドレイン電位は、いずれのレベルＶ１，Ｖ２，Ｖ３についても、しきい値電位Ｖth2より高いので、薄膜トランジスタＴ２はオンしている。
【００２４】
本実施形態では、しきい値電位Ｖth2のレベルは表示電圧信号ＶsigのレベルＶ１，Ｖ２，Ｖ３によって異なり、図５では一番高いレベルＶ１に対応したしきい値電位Ｖth2を示している。
【００２５】
下降パルスが下降を始めると、しきい値電位Ｖth2、表示電圧信号ＶsigのレベルＶ１，Ｖ２，Ｖ３もそれに伴って下降する。そして、表示電圧信号VsigのレベルがV 1の場合、レベルV1に対するしきい値電位Ｖth2対時間曲線と下降パルスとが交差する時刻ｔ１で、薄膜トランジスタＴ２はオンからオフに切り換わる。
【００２６】
同様にして、表示電圧信号VsigのレベルがV２の場合、レベルV２に対するしきい値電位Ｖth2対時間曲線と下降パルスとが交差する時刻ｔ２で、薄膜トランジスタＴ２はオンからオフに切り換わり、これに続いて表示電圧信号VsigのレベルがV３の場合、レベルV３に対するしきい値電位Ｖth2対時間曲線と下降パルスとが交差する時刻ｔ３で、薄膜トランジスタＴ２はオンからオフに切り換わる。
【００２７】
したがって、薄膜トランジスタＴ２がオンしている期間は、第１の実施形態とは反対に、Ｖ１，Ｖ２，Ｖ３の順番で長くなる。一方、薄膜トランジスタＴ２がオフしている期間は、Ｖ１，Ｖ２，Ｖ３の順番で短くなる。これにより、下降パルス入力後の表示電圧信号Ｖsigの各レベルＶ１，Ｖ２，Ｖ３の差は、下降パルス入力前のそれらの差に比べて大きくなる。すなわち、この増幅回路によれば、表示電圧信号Ｖsigの信号レンジを広げることができる。
【００２８】
なお、本実施形態ではＰチャネル型の薄膜トランジスタＴ２を用いたが、その代わりにＮチャネル型の薄膜トランジスタを用いてもよい。この場合には、昇圧パルスＶＰ２と逆極性のパルスを印加する。すなわち、上昇パルスの遷移の過程で、Ｎチャネル型の薄膜トランジスタがオンからオフに切り換わるように構成すればよい。
【００２９】
上記第１の実施形態において、薄膜トランジスタＴ１のしきい値電圧Vt1が異なる場合、増幅後のレベルが異なってしまうという問題がある。第２の実施形態でも同様である。そこで、図６を参照してその原因について説明する。第１の実施形態では、表示電圧信号sig対時間曲線としきい値電位対時間曲線との交点で薄膜トランジスタＴ１がオンからオフに切り換わる。
【００３０】
いま、しきい値電圧の絶対値が製造ばらつきによって回路間で、Vt1a、Vt1b（Vt1a＞Vt1b）というように異なるとする。すると、しきい値電圧がVt1aの場合には、薄膜トランジスタT1はそのソース・ドレイン電位がしきい値電位Vth1a=VP1+Vt1a以上のときオンしている。従って表示電圧信号Vsig対時間曲線がしきい値電位Vth1a対時間曲線と交差する時刻ｔ１で薄膜トランジスタＴ１がオンからオフに切り換わる。
【００３１】
しきい値電圧がVt1bの場合には、薄膜トランジスタT1はそのソース・ドレイン電位がしきい値電位Vth1ｂ=VP1+Vt1ｂ以上のときオンしている。従って表示電圧信号Vsig対時間曲線がしきい値電位Vth1ｂ対時間曲線と交差する時刻ｔ２（ｔ２＞ｔ１）で薄膜トランジスタＴ１がオンからオフに切り換わる。このため、上昇パルス入力後のレベルはそれぞれＶa、Ｖbと異なってしまう。
【００３２】
そこで、次の第３の実施形態では、この問題を解決した増幅回路を提供するものである。図７はこの増幅回路の回路図である。本実施形態の回路は、第１の実施形態の薄膜トランジスタＴ１と第２の実施形態の薄膜トランジスタＴ２を組み合わせたものである。パルス発生回路ＰＧ３は、昇圧パルスＶＰ１，ＶＰ２を発生する。
【００３３】
図８はこの増幅回路の動作波形図である。この図を参照して、この増幅回路の増幅動作について詳しく説明する。ここで、薄膜トランジスタＴ１と薄膜トランジスタＴ２はオンオフ時にそれぞれ等しいゲート容量を有するものとする。また薄膜トランジスタＴ１と薄膜トランジスタＴ２は近接して配置され、互いに等しいしきい値電圧Vtを有するものとする。また、昇圧パルスＶＰ１，ＶＰ２は互いに逆極性でかつ対称であるとする。
【００３４】
しきい値電圧Vt（絶対値）が大きい場合、時刻ｔ１で薄膜トランジスタＴ１のしきい値電位対時間曲線と表示電圧信号Ｖsig対時間曲線が交差し、薄膜トランジスタＴ１がオンからオフに切り換わり、その後時刻ｔ３で下降パルス時間曲線と薄膜トランジスタＴ２のしきい値電位時間曲線とが交差し、薄膜トランジスタＴ２がオンからオフに切り換わる。
【００３５】
したがって、時刻ｔ１より前の期間は薄膜トランジスタＴ１、Ｔ２の両方がオンしており、時刻ｔ１と時刻ｔ３の間の期間は薄膜トランジスタＴ２がオン、薄膜トランジスタＴ１がオフする。
【００３６】
また、時刻ｔ３より後の期間は、薄膜トランジスタＴ１、Ｔ２の両方がオフする。ここで、薄膜トランジスタＴ１、Ｔ２の両方がオン又はオフの場合には、薄膜トランジスタＴ１、Ｔ２のゲート容量は等しくなり、上昇パルスと下降パルスも逆極性で対称に変化することから、これらのパルスの表示電圧信号Ｖsigへの影響は互いに打ち消し合う結果、パルスの表示電圧信号Ｖsigの変化はない。
【００３７】
そして、時刻ｔ１と時刻ｔ３の間の期間は薄膜トランジスタＴ２のゲート容量が薄膜トランジスタＴ１のゲート容量より大きくなるので、下降パルスが強く現れ、表示電圧信号Ｖsigは下降する。
【００３８】
一方、しきい値電圧Vt（絶対値）が小さい場合、時刻ｔ２で薄膜トランジスタＴ１のしきい値電位対時間曲線と表示電圧信号Ｖsig対時間曲線が交差し、薄膜トランジスタＴ１がオンからオフに切り換わり、その後時刻ｔ４で下降パルス時間曲線と薄膜トランジスタＴ２のしきい値電位時間曲線とが交差し、薄膜トランジスタＴ２がオンからオフに切り換わる。
【００３９】
したがって、上記と同様の考察から、表示電圧信号Ｖsigは時刻ｔ２と時刻ｔ４の間の期間、下降する。表示電圧信号Ｖsigが下降する期間はしきい値電圧Ｖthの大小に応じて単純にシフトするだけであり、しきい値電圧Ｖthが異なってもパルス入力後の表示電圧信号Ｖsigのばらつきを小さくできる。
【００４０】
そして、薄膜トランジスタＴ１、Ｔ２の双方がオン状態またはオフ状態である場合に互いに影響を打ち消し合う期間が等しく、一方、薄膜トランジスタＴ２がオン、Ｔ１がオフとなる期間、すなわち、表示電圧信号Ｖsigが下降する期間も等しくなるため、パルス入力後の表示電圧信号Ｖsigをしきい値電圧Ｖthに係わらず一定にすることができる。
【００４１】
ここでは、表示電圧信号Ｖsigが昇圧パルスの中心値の下側にある状態を示したが、上側にある場合には図示しないが、薄膜トランジスタＴ２がオフ、Ｔ１がオンとなる期間が発生し、この場合には表示電圧信号Ｖsigが上昇する方向となる。ここでは説明の都合上、昇圧パルスVP1およびVP2は対称であるとしたが、パルスの影響は電圧変動によるものであり、パルスのずれや波形の歪みがあった場合でも同様の効果を奏するものである。
【００４２】
次に、本発明の第５、第６の実施形態について説明する。上記の各実施形態では、ドレイン信号ラインへ入力される表示電圧信号を増幅する増幅回路について説明したが、本発明は表示装置の画素に入力された表示電圧信号を増幅する増幅回路にも適用することができる。
【００４３】
図９は本発明の第５の実施形態に係る増幅回路の回路図である。この増幅回路は、液晶表示装置の画素に適用された増幅回路である。画素選択トランジスタＧＴのドレインに、ドレイン信号ラインからの表示電圧信号Ｖsigが印加される。Ｎチャネル型の薄膜トランジスタから成る画素選択トランジスタＧＴのゲートにはゲート走査信号が印加されている。画素選択トランジスタＧＴは一種のサンプリングトランジスタであり、画素内に入力された表示電圧信号Ｖsigは保持容量Ｃによって保持され、液晶１０の画素電極１１に印加される。
【００４４】
そして、薄膜トランジスタＴ１、パルス発生回路ＰＧ１が設けられ、パルス発生回路ＰＧ１によって発生された昇圧パルスＶＰ１が薄膜トランジスタＴ１のゲートに印加される。その動作は第１の実施形態の増幅回路と同様である。また、第２の実施形態のように薄膜トランジスタＴ２を設けてもよし、第３の実施形態のように、薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２を併設してもよい。
【００４５】
図１０は本発明の第６の実施形態に係る増幅回路の回路図である。この増幅回路は、有機ＥＬ表示装置の画素に適用された増幅回路である。画素選択トランジスタＧＴのソースは、有機ＥＬ画素駆動用トランジスタ３０のゲートに印加されている。有機ＥＬ画素駆動用トランジスタ３０はＰチャネル型の薄膜トランジスタで構成され、そのソースは正電源電圧ＰＶddに接続され、そのドレインは有機ＥＬ素子３１のアノードに接続されている。有機ＥＬ素子３１のカソードは負電源電圧ＣＶに接続されている、その他の構成は、第５の実施形態と同様である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る増幅回路の回路図である。
【図２】本発明の第１の実施形態に係る増幅回路の動作波形図である。
【図３】本発明の第１の実施形態に係る増幅回路の動作波形図である。
【図４】本発明の第２の実施形態に係る増幅回路の回路図である。
【図５】本発明の第２の実施形態に係る増幅回路の動作波形図である。
【図６】本発明の第１の実施形態に係る増幅回路のしきい値変電圧動による影響を説明する動作波形図である。
【図７】本発明の第３の実施形態に係る増幅回路の回路図である。
【図８】本発明の第３の実施形態に係る増幅回路の動作波形図である。
【図９】本発明の第４の実施形態に係る増幅回路の回路図である。
【図１０】本発明の第５の実施形態に係る増幅回路の回路図である。
【符号の説明】
【００４７】
Ｔ１，Ｔ２，Ｔ３  ＭＯＳトランジスタ    
ＳＴ  サンプリングトランジスタ
ＰＧ１，ＰＧ２，ＰＧ３  パルス発生回路
【図１】
2005037897.tif 000003
【図２】
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【図３】
2005037897.tif 000005
【図４】
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【図５】
2005037897.tif 000007
【図６】
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【図７】
2005037897.tif 000009
【図８】
2005037897.tif 000010
【図９】
2005037897.tif 000011
【図１０】
2005037897.tif 000012