(57)【要約】【課題】  非晶質誘電体膜及びその製造方法を提供する。【解決手段】  下部構造体１１、誘電体膜１２及び上部電極１３を含む半導体素子に使われる誘電体膜１２として、Ｂｉ、Ｔｉ、Ｓｉ及びＯを含む非晶質誘電体膜を用いるものを提供する。ＤＲＡＭなどの素子のキャパシタの誘電膜物質としてＢＴＳＯ系非晶質薄膜を使用することによって、誘電定数が６０以上示すものとし、誘電薄膜の物理的な厚さを薄くした時に現れる漏れ電流の増加を防止し、半導体素子の集積化に非常に有用である。【選択図】      図１Ａ
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【特許請求の範囲】
【請求項１】
Ｂｉ、Ｔｉ、Ｓｉ及びＯを含むことを特徴とする半導体素子に使われる非晶質誘電体膜。
【請求項２】
Ｂｉ1-x-yＴｉyＳｉyＯz（０.２＜ｘ＜０.５、０＜ｙ＜０.５、１.５＜ｚ＜２）
の化学式で表現されることを特徴とする請求項１に記載の非晶質誘電体膜。
【請求項３】
下部構造体、誘電体膜及び上部電極を含む半導体素子に使われる非晶質誘電体膜の製造方法において、
前記下部構造体上にＢｉ、Ｔｉ、Ｓｉ及びＯを含む非晶質誘電体膜を形成することを特徴とする非晶質誘電体膜の製造方法。
【請求項４】
前記非晶質誘電体膜は、原子層蒸着法によって形成されることを特徴とする請求項３に記載の非晶質誘電体膜の製造方法。
【請求項５】
前記非晶質誘電体膜は、前記下部構造体上に前駆体でＢｉ、Ｔｉ及びＳｉを単一膜に形成し、反応ガスとしてＯ3を使用して形成されることを特徴とする請求項４に記載の非晶質誘電体膜の製造方法。
【請求項６】
前記非晶質誘電体膜は、
Ｂｉ1-x-yＴｉyＳｉyＯz（０.２＜ｘ＜０.５、０＜ｙ＜０.５、１.５＜ｚ＜２）
の組成比で形成されることを特徴とする請求項３ないし５のうち何れか１項に記載の非晶質誘電体膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積メモリ素子のキャパシタに使われる非晶質誘電体膜及びその製造方法に係り、さらに詳細には、非晶質の微細構造を有するＢｉ−Ｔｉ−Ｓｉ−Ｏ（ＢＴＳＯ）系物質をメモリ素子のキャパシタとして使用した非晶質誘電体膜及びその製造方法に関する。
【背景技術】
【０００２】
高集積メモリ素子であるＤＲＡＭ（Dynamic Random Access Memory）素子の集積度はムーアの法則（Moore's Law）によって予測されたように３年ごとに約４倍ずつ増加しており、デザインルールは減少傾向を維持している。これにより、単位セルが占める平面空間は縮小の一途をたどっている。特に、一つのトランジスタと一つのキャパシタとよりなるＤＲＡＭの場合には、キャパシタの占有可能な平面空間が狭小化を余儀なくされ、占有可能な平面空間が狭小化すれば、キャパシタの平面サイズも縮小化し、結局、数式１に表したようにキャパシタの容量（Ｃ：Capacitance）も小さくなる。
【０００３】
【数１】
2005244170.tif 000003
【０００４】
これにより、素子全体のサイズは持続的に縮小してきているが、ＤＲＡＭ素子の動作のためのキャパシタンス（＞２５ｆＦ／ｃｅｌｌ）は維持されなければならないため、キャパシタの誘電性薄膜の厚さを薄くし、面積を拡大しようとする研究が進められてきた。最近では、伝統的な誘電薄膜であるＳｉＯ2などの物質の代わりに、誘電定数が大きい高誘電体酸化膜を使用しようとする多くの研究が進められている。
【０００５】
半導体産業では、高誘電体薄膜は、ゲート酸化膜とＤＲＡＭキャパシタの誘電膜とに使用されている。ゲート酸化膜の場合、最近の研究方向はＨｆまたはＺｒに基づく酸化膜とランタニドなどの３族金属酸化膜とに集中している。一般に、高誘電体ゲート酸化膜は、狭いバンドギャップを有するので、漏れ電流が大きく、シリコン表面と接合する時に高温で熱安定性が低下するという問題を有する。したがって、近年では、熱安定性が優秀でかつバンドギャップが大きいＳｉＯ2またはＡｌ2Ｏ3を添加して、前記誘電膜の短所を補完する多くの研究が進められている（非特許文献１、２及び３参照）。
【０００６】
しかし、高誘電体物質とＳｉＯ2またはＡｌ2Ｏ3とを混合して形成した薄膜は、非晶質微細構造を有し、誘電定数が著しく小さくなるという問題点があるため、このような非晶質構造の混合物をキャパシタ誘電体として使用することは、研究の主流とはなりえなかった。例えば、ぺロブスカイト構造の結晶質薄膜で誘電定数が２５０以上であることが知られている（Ｂａ,Ｓｒ）ＴｉＯ3薄膜（ＢＳＴ）は非晶質になると、誘電定数が２５程度に小さくなる。
【０００７】
ギガビット級ＤＲＡＭのキャパシタ誘電体として使用するためには、物理的な厚さが約１５ｎｍ以下に薄くなければならず、等価酸化膜の厚さは約１ｎｍ以下とならなければならないため、非晶質誘電薄膜を使用することは現実的に不可能であった。したがって、キャパシタ誘電膜についての研究は、結晶質高誘電体薄膜に集中してきた。しかし、結晶質高誘電体薄膜は、厚さが約１５ｎｍ程度に薄くなると、結晶粒の粒界を通じて漏れ電流が増加する問題点がある。
【０００８】
一方、ＢＳＴのような多成分系高誘電体物質をキャパシタに適用する場合に直面する最も大きい問題点は、３次元構造のキャパシタを製作する時に３次元構造のパターンで均一な組成の薄膜の蒸着が非常に難しいということである。これはＢａやＳｒなどの２族アルカリ土類金属の場合、電荷対半径比が小さいため、前駆体構造が不安定でかつ蒸気圧が十分でないためである。
【非特許文献１】「ジャーナル・オブ・アプライド・フィジックス（Journal of Applied Physics）」、（アメリカ合衆国）、アメリカン・インスティチュート・オブ・フィジックス（American Institute of Physics）、２０００年、第８７巻、ｐ．４８４
【非特許文献２】「アプライド・フィジックス・レターズ（Appl. Phys. Lett.）」、（アメリカ合衆国）、アメリカン・インスティチュート・オブ・フィジックス（American Institute of Physics）、２０００年、第８０巻、ｐ．３３８５
【非特許文献３】「アプライド・フィジックス・レターズ（Appl. Phys. Lett.）」、（アメリカ合衆国）、アメリカン・インスティチュート・オブ・フィジックス（American Institute of Physics）、２００２年、第８１巻、ｐ．１０７１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明では、前記従来の技術の問題点を解決するために、ＤＲＡＭのような半導体素子のキャパシタに適用する場合、漏れ電流がなく、３次元のキャパシタの製作時にその厚さ及び組成の均一度を得ることのできる非晶質の高誘電率を表す物質を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明では、前記課題を解決するために、半導体素子に使われる誘電体膜として、Ｂｉ、Ｔｉ、Ｓｉ及びＯを含む非晶質誘電体膜を提供する。
【００１１】
本発明において、前記誘電体膜は
Ｂｉ1-x-yＴｉyＳｉyＯz（０.２＜ｘ＜０.５、０＜ｙ＜０.５、１.５＜ｚ＜２）
の化学式で表現される物質であることが望ましい。
【００１２】
また、下部構造体、誘電体膜及び上部電極を含む半導体素子に使われる非晶質誘電体膜の製造方法において、前記下部構造体上にＢｉ、Ｔｉ、Ｓｉ及びＯを含む非晶質誘電体膜を形成する非晶質誘電体膜の製造方法を提供する。
【００１３】
本発明において、前記非晶質誘電体膜は、原子層蒸着法によって形成されることが望ましい。
【発明の効果】
【００１４】
本発明によれば、次のような効果がある。
【００１５】
第一に、ＤＲＡＭのような素子のキャパシタ誘電膜物質としてＢＴＳＯ（Ｂｉ−Ｔｉ−Ｓｉ−Ｏ）系非晶質薄膜を使用することによって、誘電薄膜の物理的な厚さを薄くする時に現れる漏れ電流の増加を防止することができる。
【００１６】
第二に、非晶質薄膜であるにも拘わらず、誘電定数が６０以上と非常に大きいので、別途の結晶化熱処理工程なしにキャパシタを製作できる。
【００１７】
第三に、非晶質薄膜を構成している元素が、電荷対半径比が比較的大きい元素により構成されているので、３次元構造のキャパシタ製作において、ほぼ最適な厚さ及び組成の均一度が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明による非晶質誘電体薄膜を含む半導体素子及びその製造方法についてさらに詳細に説明する。
【００１９】
図１Ａは、一般的な半導体メモリ素子としてのＤＲＡＭのキャパシタの構造を示す図面である。下部構造体１１上に誘電膜１２が形成されており、前記誘電膜１２上に上部電極１３が形成されている。本発明では、誘電体膜１２にＢＴＳＯ系物質を使用することを特徴とする。
【００２０】
ここで、各物質の組成比は限定されていないが、ＢｉとＴｉとは類似した比率で含有させることが望ましい。そして、Ｓｉは、その組成比が約５０％以下に小さいほど誘電定数値が大きくなる傾向を表す。しかし、Ｓｉの組成比が過度に低下すると、非晶質誘電体膜１２が結晶化される傾向を表す。このように結晶化されれば、漏れ電流が発生するおそれが大きくなる。したがって、このような点を考慮すれば、本発明による誘電体膜１２の組成はＢｉ1-x-yＴｉxＳｉyＯz（０.２＜ｘ＜０.５、０＜ｙ＜０.５、１.５＜Ｚ＜２）の化学式により表されるものとすることが望ましい。
【００２１】
このようなＢＴＳＯ系物質は、結晶質ではない非晶質誘電物質であるため、薄膜化によって結晶粒の粒界を通じた漏れ電流の発生がほとんどなく、誘電定数が約６０以上と高誘電率を示すので、別途の結晶化のための熱処理工程なしに製造できるという長所がある。また、本発明による非晶質誘電物質のＢＴＳＯ薄膜は、３つの金属イオンが含まれた多成分系酸化膜であるが、イオン半径が短く、原子価が３以上と大きいため、前駆体の揮発性が良好でかつ安定して薄膜工程が容易であるという長所がある。
【００２２】
以下、本発明によるＢＴＳＯ薄膜を形成するための製造方法の一実施例をさらに詳細に説明する。ここでは、下部構造体１１としてＲｕ／ＳｉＯ2／Ｓｉ基板を使用して、その上部に誘電体膜１２を形成した。さらに、特性分析の便宜のために、誘電体膜１２を３つの試片にそれぞれ約９.６ｎｍ、１２.９ｎｍ及び１４.２ｎｍの厚さに形成し、成膜方法としては、原子層蒸着（Atomic Layer Deposition：ＡＬＤ）法を使用した。また、この時、各金属の組成はＢｉ：４０％、Ｔｉ：４０％、Ｓｉ：２０％となるよう調整した。
【００２３】
本発明による誘電体膜１２を形成するために低温工程のＡＬＤ法を使用した。すなわち、前駆体としてＢｉ（ｍｍｐ）3、Ｔｉ（ｍｍｐ）4及びＳｉ（ＯＥｔ）4（ｍｍｐ＝１−ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｉｄｅ、Ｅｔ＝Ｅｔｈｙｌ）を使用して薄膜を形成し、反応ガスとしてＯ3を使用した。誘電体膜１２は非晶質状態で形成され、別途結晶化のための熱処理工程は実施しない。その他、キャパシタを製造する工程に従来の技術を利用することができる（詳細の説明は省略する）。
【００２４】
図１Ｂは、誘電体膜１２を約１２.９ｎｍの厚さに形成した試片を示す透過電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）写真である。図１Ｂを参照すれば、下部構造体１１のＲｕ層と本発明による誘電体膜１２のＢＴＳＯ層とが確認でき、誘電体膜１２が非晶質状態であることも分かる。ＸＲＲ（X-Ray Reflectivity）実験により、本発明によって形成したＢＴＳＯ誘電体膜１２の密度を測定した結果、約６.５〜７.１ｇ／ｃｍ3と比較的高い値を得た。
【００２５】
このように製造したＢＳＴＯ誘電体膜１２の電気的特性を調べるために漏れ電流特性、破壊電圧及び誘電特性を測定し、これを図２Ａないし図２Ｃに示した。
【００２６】
図２Ａは、漏れ電流特性を説明するための特性グラフである。図２Ａのグラフを参照すれば、ＤＲＡＭキャパシタの要求仕様である１Ｖで１０-7Ａ／ｃｍ2以下の電流密度を表しており、非常に優秀な絶縁特性を示すものであることが分かる。また、素子の信頼性に直接関連した特性である絶縁破壊の強度は０.６〜１.６ＭＶ／ｃｍと比較的優秀な絶縁特性を表した。
【００２７】
図２Ｂは、本発明によって製造された約９.６ｎｍ、約１２.９ｎｍ及び約１４.２ｎｍの厚さを有する誘電体層１２から得た等価酸化膜の厚さを表すグラフである。図２Ｂを参照すれば、物理的な厚さが約９.６ｎｍの誘電体膜１２を有する試片の場合、その等価酸化膜の厚さは約５.９Åである。そして、約１２.９ｎｍ及び約１４.２ｎｍの誘電体膜１２を有する試片の場合はいずれも約８.３Å及び約９.８Åの等価酸化膜を表すことが分かる。
【００２８】
図２Ｃは、前記図２Ｂでの等価酸化膜の厚さから得た誘電定数を表すグラフである。図２Ｃを参照すれば、約９.６ｎｍの厚さに製造した誘電体膜１２の場合、その誘電定数が約６４を示すものであることが分かる。約１２.９ｎｍ及び約１４.２ｎｍの誘電体膜１２を有する試片の場合、厚さによって多少差があるが、約５５以上の高い誘電定数値を示す。これは、公知の非晶質誘電膜の誘電定数値に比べて顕著に大きい値であって、例えば、非晶質ＢＳＴ薄膜の誘電率が約２５であることと比較すれば、本発明による非晶質ＢＴＳＯ薄膜の場合、２倍以上大きい誘電定数値を示すことが分かる。
【００２９】
図３Ａ及び図３Ｂは、多成分系誘電膜を３次元の複雑な素子に適用させたときの一般的な問題点として指摘される厚さ及び組成の均一性を確認するためにシリコン基板上にＳｉＯ2で形成された縦横比約７のホールパターンにＳｉを除外したＢｉ−Ｔｉ−Ｏ系薄膜を蒸着したものを示す断面ＴＥＭ写真及びその位置による組成比を表すグラフである。ここでは、ＳｉＯ2で形成されたホールパターン内に薄膜を塗布するので、組成分析でＳｉを含む場合、正確なデータを測定し難いので、Ｂｉ−Ｔｉの組成に重点を置いて実験した。実際、Ｓｉ自体は、薄膜形成のための多くの工程が導入されるため工程上の問題点を誘発することはないが、ＢｉとＴｉの組成の均一性は問題になる場合が多い。
【００３０】
図３ＡのＴＥＭ写真を参照すれば、縦横比約７のホールパターン内にＢｉ及びＴｉがＡＬＤ法によって均一に塗布されたことが分かる。
【００３１】
これを確認するために図３ＡのＴＥＭ写真に表示された１〜９の９ヶ所の位置でエネルギー分散型Ｘ線測定器（ＥＤＳ：Energy Diffusing x-ray System）によって各位置別組成を分析して組成の均一性を測定し、測定結果を図３Ｂにグラフで表した。図３Ｂを参照すれば、Ｂｉ／（Ｂｉ＋Ｔｉ）の原子比は、約０.６で均一な値を表すことが確認できる。すなわち、本発明によるＢＴＳＯ系薄膜も厚さ及び組成の均一性の側面で、他の多成分系誘電体と比較して優秀なステップカバーレッジを表すことが分かる。
【００３２】
前記説明で多くの具体的な態様が記載されているが、それらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されるべきものである。したがって、本発明の範囲は、前記実施例によって決定されず、特許請求の範囲に記述された技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００３３】
本発明の非晶質誘電体膜及びその製造方法は、例えば、高集積メモリ素子であるＤＲＡＭやＦＲＡＭなどのキャパシタを含む半導体メモリ素子関連分野で非常に有用に使用されることが期待される。
【図面の簡単な説明】
【００３４】
【図１Ａ】一般的な半導体メモリ素子のＤＲＡＭのキャパシタの構造を示す図面である。
【図１Ｂ】本発明によるＢＴＳＯ系誘電体膜を約１２.９ｎｍの厚さに形成した試片を示すＴＥＭ写真である。
【図２Ａ】本発明によって製造されたＢＴＳＯ系誘電体膜の漏れ電流特性を説明するための特性グラフである。
【図２Ｂ】本発明によって製造された約９.６ｎｍ、１２.９ｎｍ及び１４.２ｎｍ厚さの誘電体層から得た等価酸化膜の厚さを示すグラフである。
【図２Ｃ】前記図２Ｂでの等価酸化膜の厚さから得た誘電定数を表すグラフである。
【図３Ａ】多成分系誘電膜の一般的な問題点と指摘される厚さ及び組成の均一性を確認するためにシリコン基板上にＳｉＯ2より形成された縦横比約７のホールパターンにＳｉを除外したＢｉ−Ｔｉ−Ｏ系薄膜を蒸着したものを示す断面ＴＥＭ写真である。
【図３Ｂ】多成分系誘電膜の一般的な問題点と指摘される厚さ及び組成の均一性を確認するためにシリコン基板上にＳｉＯ2より形成された縦横比約７のホールパターンにＳｉを除外したＢｉ−Ｔｉ−Ｏ系薄膜を蒸着したものの位置による組成比を表すグラフである。
【符号の説明】
【００３５】
１１    下部構造体
１２    誘電体膜
１３    上部電極
【図１Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ｂ】
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【図１Ｂ】
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【図３Ａ】
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