(57)【要約】【課題】  電力の消費を低減することができる電荷平衡型のＤ級アンプを提供する。【解決手段】  Ｄ級アンプ１は、Ｓｉｎから入力される電圧信号を差動信号に電流変換する電圧制御電流源回路Ｆ１と、差動信号にクロックを重畳するオシレータ回路５と、差動信号の一方からＮ側のＰＷＭ波形を生成する容量素子Ｃ１及びコンパレータＣＯＭＰ１からなるＰＷＭ波形生成回路と、差動信号の他方からＰ側のＰＷＭ波形を生成する容量素子Ｃ２及びコンパレータＣＯＭＰ２からなるＰＷＭ波形生成回路と、ＣＯＭＰ１の出力とＣＯＭＰ２の反転出力の論理積を出力する論理ゲート４Ｎと、ＣＯＭＰ１の反転出力とＣＯＭＰ２の出力の論理積を出力する論理ゲート４Ｐと、論理ゲート４Ｎ、４Ｐの出力をそれぞれ増幅する出力バッファＢ１、Ｂ２と、ＣＯＭＰ１、ＣＯＭＰ２の出力をそれぞれ容量素子Ｃ１、Ｃ２にフィードバックする定電流源帰還回路Ｉ１、Ｉ２とを有する。【選択図】  図１
2005322958.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の一方の信号に応じたＰＷＭ波形を生成する第１のＰＷＭ波形生成回路と、
前記差動信号の他方の信号に応じたＰＷＭ波形を生成する第２のＰＷＭ波形生成回路と、
前記第１のＰＷＭ波形生成回路の出力と前記第２のＰＷＭ波形生成回路の反転出力の論理積を出力する論理回路と
を有することを特徴とするＤ級アンプ。
【請求項２】
前記差動信号にクロック信号を重畳するオシレータ回路を有する
ことを特徴とする請求項１記載のＤ級アンプ。
【請求項３】
前記論理回路は、前記第１のＰＷＭ波形生成回路の出力と前記第２のＰＷＭ波形生成回路の反転出力との論理積を出力する第１の論理回路と、前記第１のＰＷＭ波形生成回路の反転出力と前記第２のＰＷＭ波形生成回路の出力との論理積を出力する第２の論理回路とを有する
ことを特徴とする請求項２記載のＤ級アンプ。
【請求項４】
前記第１の論理回路の出力を増幅する第１の出力バッファと、前記第２の論理回路の出力を増幅する第２の出力バッファとを有する
ことを特徴とする請求項３記載のＤ級アンプ。
【請求項５】
前記第１及び第２のＰＷＭ波形生成回路は、入力信号と三角波とを比較して前記ＰＷＭ波形を出力する比較回路を有する
ことを特徴とする請求項１記載のＤ級アンプ。
【請求項６】
入力信号を電流変換して前記差動信号を出力する電圧電流変換回路を有し、
前記第１及び第２のＰＷＭ波形生成回路は、それぞれ、前記差動信号、前記クロック信号及び帰還信号により電荷が蓄積される容量素子と、前記容量素子の電位と基準電位とを比較して前記ＰＷＭ波形を出力する比較回路と、前記比較回路の出力を電流変換して前記容量素子に帰還する帰還回路とを有する
ことを特徴とする請求項１記載のＤ級アンプ。
【請求項７】
前記第１及び第２のＰＷＭ波形生成回路の出力をレベルシフトするレベルシフト回路と、前記レベルシフト回路の出力を前記ＰＷＭ波形生成回路に帰還する帰還回路とを有し、
前記帰還回路は、前記レベルシフト回路からの出力レベルに応じた帰還量を前記ＰＷＭ波形生成回路に応じた帰還量に変換して前記帰還信号として出力する
ことを特徴とする請求項１記載のＤ級アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯電話などに搭載されるＤ級アンプに関し、特に消費電力の低減を図ったＤ級アンプに関する。
【背景技術】
【０００２】
一般に、ディジタル・アンプは、オーディオ信号と三角波搬送波とが入力されＰＷＭ（Plus Width Modulation：パルス幅変調）信号を出力するコンパレータと、コンパレータの出力を増幅するＤ級出力段とを有する。
【０００３】
このようなディジタル・アンプにおいては、コンパレータにてオーディオ信号と三角波とを比較し、ＰＷＭ信号を得て、このＰＷＭ信号によりＤ級出力段のスイッチを制御し、Ｄ級出力段の出力から高周波成分を除去する出力ＬＰＦ（Low Pass Filter）により高周波成分を除去してから、スピーカなどの負荷部を駆動する。
【０００４】
しかしながら、このようなディジタル・アンプにおいては、実際には三角波の湾曲、パルス幅ひずみ、電源電圧の変動などに起因する非直線ひずみが発生するため、負帰還をかけて非直線ひずみを改善することが行われる。このような方法としては、例えば、コンパレータの前段に積分回路として積分アンプを設け、出力段の出力を積分アンプに負帰還する方法などがある。積分アンプは、方形波（ＰＷＭ波）の帰還信号に含まれる低周波成分を抽出して増幅するものである。
【０００５】
ところで、このような三角波を入力して動作させるいわゆる他励発振型ＰＷＭ方式に対し、三角波を入力しなくても自動的に発振して積分アンプの出力が三角波になるいわゆる自励発振型ＰＷＭ方式のディジタル・アンプがある（例えば下記特許文献１など）。自励発振型ＰＷＭ方式においては、三角波発振回路を不要とし、例えばコンパレータの代わりに、シュミット・トリガ回路を用いるものである。
【０００６】
図７は、従来の自励発振型Ｄ級アンプを示すブロック図である。図７に示すように、Ｓｉｎより入力される音声信号を差動信号に変換する抵抗Ｒ１０１〜Ｒ１０４及び全差動アンプＡ１０１からなる差動信号出力部１０２と、差動信号が出力されるＰ側、Ｎ側の各電荷平衡型Ｄ級アンプとから差動（Bridge-Tied Load：ＢＴＬ）出力のＤ級アンプ１０１が構成される。
【０００７】
Ｎ側電荷平衡型Ｄ級アンプは、オペアンプＡ１０２及びコンデンサＣ１０１からなる積分アンプ１０３Ｎと、抵抗Ｒ１０７、Ｒ１０９及びコンパレータＣＯＭＰ１０１からなるシュミット・トリガ回路１０４ＮとからなるＰＷＭ波形生成回路と、出力バッファＢ１０１と、出力バッファＢ１０１の出力を積分アンプ１０３Ｎに負帰還する抵抗Ｒ１１１を有する帰還回路とを備える。積分アンプ１０３Ｎ及びシュミット・トリガ回路１０４ＮからなるＰＷＭ波形生成回路は、三角波を入力しなくても自動的に発振して積分アンプ１０３Ｎの出力が三角波になる自励発振型の発振回路となっている。また、シュミット・トリガ回路１０４Ｎは、電源レベルをＶＤＤとしたとき、入力電圧（積分アンプ１０３Ｎの出力）の「Ｌ」、「Ｈ」を判定する電圧が、その出力が「Ｌ」、「Ｈ」に応じて下記の２つの閾値
ＶＨ＝Ｖｃｏｍ（（Ｒ１０７＋Ｒ１０９）／Ｒ１０９）
ＶＬ＝（Ｖｃｏｍ（Ｒ１０７＋Ｒ１０９）−ＶＤＤ×Ｒ１０７）／Ｒ１０９
を有するものである。また、Ｐ側電荷平衡型Ｄ級アンプもＮ側と同様に構成され、シュミット・トリガ回路１０４Ｐは、入力電圧（積分アンプ１０３Ｐの出力）の「Ｌ」、「Ｈ」を判定する電圧が、その出力「Ｌ」、「Ｈ」に応じて下記の２つの閾値
ＶＨ＝Ｖｃｏｍ（（Ｒ１０８＋Ｒ１１０）／Ｒ１１０）
ＶＬ＝（Ｖｃｏｍ（Ｒ１０８＋Ｒ１１０）−ＶＤＤ×Ｒ１０８）／Ｒ１１０
を有するものである。
【０００８】
次に、従来のＤ級アンプの動作について説明する。図８は、Ｄ級アンプ１０１における各ノードの信号波形を示す図であって、図８（ａ）はＳｉｎから入力される音声信号（アナログ信号）、図８（ｂ）は音声信号が無信号のときの出力バッファＢ１０２の出力波形、図８（ｃ）はＳｉｎから図８（ａ）の音声信号が入力された場合のＰ側出力波形、図８（ｄ）はＳｉｎから図８（ａ）の音声信号が入力された場合のＮ側出力波形、図８（ｅ）はＤ級アンプの次段に接続される負荷にかかる振幅を示す図である。また、図９は横軸に時間をとり、縦軸に電圧をとって、積分アンプ１０３Ｐの出力電圧（コンパレータの入力電圧）と、ＯＵＴＰの出力電圧との関係を示す図である。
【０００９】
先ず、Ｓｉｎより音声信号が入力されない（音声信号＝無信号）の場合について説明する。積分アンプ１０３Ｎ、１０３Ｐの非反転入力端子は、それぞれ基準電位Ｖｃｏｍに接続され、コンパレータＣＯＭＰ１０１、１０２の反転入力端子は、それぞれ基準電位に接続されている。Ｐ側、Ｎ側の各電荷平衡型Ｄ級アンプは、同様の動作をするため、以下ではＰ側電荷平衡型Ｄ級アンプの動作について説明する。
【００１０】
音声信号が無信号の場合、積分アンプ１０３Ｐの非反転入力端子の電圧Ｖｓｉｎ＝Ｖｃｏｍである。図９（ａ）に示すように、ＯＵＴＰのＶｏｕｔがＨレベル（電源レベル）であれば（時間Ｔ１）、抵抗Ｒ１１２を通って積分アンプ１０３ＰのコンデンサＣ１０２に電流が流れ込むため積分アンプ１０３Ｐの出力電圧ＶＡは低下していく。この積分アンプ１０３Ｐの出力電圧ＶＡがコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＬ以下になると、ＯＵＴＰのＶｏｕｔがＬレベルとなり、積分アンプ１０３Ｐから電流が流れ出すため、積分アンプ１０３Ｐの出力電圧ＶＡは上がっていく。積分アンプ１０３Ｐの出力電圧ＶＡがコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＨを超えるとコンパレータＣＯＭＰ１０２がＨレベルを出力し、ＯＵＴＰがＨレベルとなる。これを繰り返すことで発振する。このとき、ＯＵＴＰから帰還回路を介して積分アンプ１０３Ｐに流れ込む電荷量と、積分アンプ１０３ＰからＯＵＴＰ側に流れ出す電荷量とが等しくなることから、出力の平均レベルは積分アンプ１０３Ｐの非反転入力レベル（Ｖｃｏｍ）に等しくなる（図８（ｂ））。
【００１１】
次に、Ｓｉｎから音声信号が入力された場合について説明する。図７に示すＳｉｎから入力される音声信号の入力振幅に応じて、差動アンプＡ１０１の出力レベル（Ａｏｐ）は、以下のようになる。
Ａｏｐ＝（Ｖｓｉｎ−Ｖｃｏｍ）×Ｒ１０４／（２×Ｒ１０１）  
【００１２】
Ａｏｐのレベルが積分アンプＡ１０３の非反転レベルＶｃｏｍよりも高いレベルにあるとき、Ａｏｐから積分アンプＡ１０３に電流が流れ込む。このとき、ＯＵＴＰがＨレベルであると、積分アンプ１０３Ｐへ流れ込む電流は、Ａｏｐからの電流と帰還回路からの電流とが加算されるため、図９（ｂ）の時間Ｔ１に示すように、無信号時、すなわち図９（ａ）の時間Ｔ１に比して早くその出力電圧がコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＬに達し、ＯＵＴＰがＬレベルとなる。すなわち、Ｈレベルの時間幅（時間Ｔ１）が短くなる。逆にＯＵＴＰがＬレベルであると積分アンプ１０３Ｐへ流れ込む電流は、帰還回路からの電流からＡｏｐからの電流が減算されるため、無信号時に比してコンパレータＣＯＭＰ２のスレッショルドレベルＬＨに達する時間が長くかかる。すなわち、Ｌレベルの時間幅（時間Ｔ２）が長くなる。
【００１３】
また、ＡｏｐのレベルがＶｃｏｍよりも低いレベルにあるときも同様であり、図９（ｃ）に示すように、Ｈレベルのときは、積分アンプ１０３Ｐへ流れ込む電流が減算されてその時間Ｔ１が長くなり、Ｌレベルのときは積分アンプＡ１０３への電流が加算されその時間Ｔ２が短くなる。以上のようにして、図８（ｃ）、（ｄ）に示すような、Ａｏｐのレベルに応じて出力パルスのＤｕｔｙが変化するＰＷＭ波形を生成することができる。
【００１４】
この出力をフィルタリングすることによって得られる出力波形は以下の通りとなる。
ＯＵＴＰ＝（Ｖｓｉｎ−Ｖｃｏｍ）×Ｒ１０４×Ｒ１１２／（２×Ｒ１０１×Ｒ１０６）＋Ｖｃｏｍ  
【００１５】
即ち、Ｐ側の積分アンプ１０３Ｐから出力バッファＢ１０２までのループは、反転アンプをシリーズに接続した形となっている。Ｎ側の積分アンプ１０３Ｎから出力バッファＢ１０１までのループも同様である。
【特許文献１】特開２００３−１１５７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このような従来のＤ級アンプにおいては、図８（ａ）に示すアナログ信号がＣＯＭレベルより大きいときにはＰ側出力のＨ（High）のパルス幅が大きくなり、逆にＮ側出力のＨ（High）のパルス幅が小さくなる。このため、負荷にプラスの電荷を印加し、フィルタ後の出力が入力に従った波形（図８（ｅ）の破線で示す波形）となる。しかしながら、図８（ｂ）に示すように、無信号時はＰ、Ｎの両方共にＤｕｔｙが５０％の波形を出力しており、これらが同相でかつ同期しているため、負荷にかかる電力は理論上０となるものの、実際には無信号時にも出力バッファがクロック動作するため、余分な消費電力を必要としてしまうという問題点がある。
【００１７】
本発明は、このような問題点を解決するためになされたものであり、電力の消費を低減することができる電荷平衡型のＤ級アンプを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係るＤ級アンプは、差動信号の一方の信号に応じたＰＷＭ波形を生成する第１のＰＷＭ波形生成回路と、前記差動信号の他方の信号に応じたＰＷＭ波形を生成する第２のＰＷＭ波形生成回路と、前記第１のＰＷＭ波形生成回路の出力と前記第２のＰＷＭ波形生成回路の反転出力の論理積を出力する論理回路とを有することを特徴とする。
【００１９】
本発明においては、差動信号から得られる２つのＰＷＭ波形の出力及び反転出力の論理積を出力することにより、後段の無信号時のクロック動作を停止させることができ、電力消費を低減することができる。
【００２０】
また、前記差動信号にクロック信号を重畳するオシレータ回路を有することができ、２つのＰＷＭ波形の位相を正確に揃えることができる。
【００２１】
更に、前記論理回路は、前記第１のＰＷＭ波形生成回路の出力と前記第２のＰＷＭ波形生成回路の反転出力との論理積を出力する第１の論理回路と、前記第１のＰＷＭ波形生成回路の反転出力と前記第２のＰＷＭ波形生成回路の出力との論理積を出力する第２の論理回路とを有することができ、差動出力とした場合の無信号時のクロック動作を停止させることができる。
【００２２】
更にまた、前記第１の論理回路の出力を増幅する第１の出力バッファと、前記第２の論理回路の出力を増幅する第２の出力バッファとを有することができ、２つの出力バッファを無信号時に動作させることがない。
【００２３】
また、前記第１及び第２のＰＷＭ波形生成回路は、入力信号と三角波とを比較して前記ＰＷＭ波形を出力する比較回路を有するものとしてもよい。
【００２４】
更に、入力信号を電流変換して前記差動信号を出力する電圧電流変換回路を有し、
【００２５】
前記第１及び第２のＰＷＭ波形生成回路は、それぞれ、前記差動信号、前記クロック信号及び帰還信号により電荷が蓄積される容量素子と、前記容量素子の電位と基準電位とを比較して前記ＰＷＭ波形を出力する比較回路と、前記比較回路の出力を電流変換して前記容量素子に帰還する帰還回路とを有するものとしてもよい。
【００２６】
更にまた、前記第１及び第２のＰＷＭ波形生成回路の出力をレベルシフトするレベルシフト回路と、前記レベルシフト回路の出力を前記ＰＷＭ波形生成回路に帰還する帰還回路とを有し、前記帰還回路は、前記レベルシフト回路からの出力レベルに応じた帰還量を前記ＰＷＭ波形生成回路に応じた帰還量に変換して前記帰還信号として出力するものとしてもよく、これにより、レベルシフト回路の後段側の電源レベルよりもＰＷＭ波形生成回路の電源レベルを例えば低くすることができ、更に低消費電力化を図ることができる。
【発明の効果】
【００２７】
本発明に係るＤ級アンプによれば、無信号時の後段におけるクロック動作を停止させることで該後段における電力消費を理論上０にすることができ、これにより電力消費を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、電荷平衡型フィードバックループを有するＤ級アンプに適用したものである。
【００２９】
実施の形態１． 
図１は、本実施の形態におけるＤ級アンプを示すブロック図である。図１に示すように、Ｄ級アンプ１は、Ｓｉｎから入力される例えば音声などの電圧信号を差動信号に電流変換する差動信号出力回路としての電圧制御電流源回路Ｆ１と、差動信号にクロックを重畳するオシレータ回路５と、差動信号の一方からＮ側のＰＷＭ波形を生成する容量素子Ｃ１及びコンパレータＣＯＭＰ１からなるＰＷＭ波形生成回路と、差動信号の他方からＰ側のＰＷＭ波形を生成する容量素子Ｃ２及びコンパレータＣＯＭＰ２からなるＰＷＭ波形生成回路と、コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力及び反転出力の論理積を出力する論理ゲート（論理回路）４Ｎ、４Ｐと、論理ゲート４Ｎ、４Ｐの出力をそれぞれ増幅するＮ側出力バッファ（Ｄアンプ）Ｂ１、Ｐ側出力バッファＢ２と、コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力をそれぞれフィードバックする定電流源帰還回路Ｉ１、Ｉ２とを有する。
【００３０】
本実施の形態においては、出力バッファＢ１、Ｂ２の前段に設けられた論理ゲート４Ｎ、４ＰによりＰＷＭ波形の論理積を求め、これを出力バッファＢ１、Ｂ２に入力することにより、無信号時の出力をＰ側、Ｎ側共にＬ（Low）固定とし、信号入力時のみクロック動作するように構成される。
【００３１】
以下、本実施の形態について更に詳細に説明する。電圧制御電流源回路Ｆ１は、非反転入力端子が基準電位Ｖｃｏｍに接続され、反転入力端子に抵抗Ｒ１を介して電圧信号がＳｉｎから入力され、この電圧信号を次段のＮ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐに出力するための差動信号に変換する全差動アンプ２を有する。
【００３２】
この電圧制御電流源回路Ｆ１は、Ｓｉｎから入力電圧信号と非反転入力との差電圧を抵抗Ｒ１で除した電流を出力する回路であり、Ｎ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐへは、極性が異なる差動信号が出力されるよう構成されている。すなわち、Ｓｉｎから入力電圧信号が入力された場合に、この信号レベルに応じた電流−Ｉｉｎ、Ｉｉｎを出力し、コンデンサなどの容量素子Ｃ１、Ｃ２に電荷を加減算する。
【００３３】
電流オシレータ回路５は、クロック発振回路ＯＳＣ１と、その出力レベルに応じてオン・オフが切り替わるスイッチと、該スイッチによりＨ（High）レベル又はＬ（Low）レベルの定電流を流す定電流源とから構成され、電流クロック信号を出力し、上記差動信号に重畳する。これにより、Ｎ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐにおいて生成されるＰＷＭ信号の位相を揃えることができる。
【００３４】
定電流源帰還回路Ｉ１、Ｉ２は、電圧レベルの違い（Ｈ（High）レベル又はＬ（Low）レベル）により電流の流れる方向を制御することができる電圧制御電流源回路（論理制御電流源回路）であり、それぞれコンパレータＣＯＭＰ１、ＣＯＭＰ２の出力に接続され、容量素子Ｃ１、Ｃ２に電流を帰還する。各定電流源帰還回路Ｉ１、Ｉ２は、トランジスタからなるスイッチング素子及び電源電位ＶＤＤとＧＮＤ電位との間に接続された、例えばカレントミラー回路などからなる２つの定電流源を有し、ＯＵＴＰがＨレベルのときは定電流Ｉｆｂが定電流源帰還回路Ｉ１、Ｉ２から流れ出し、ＯＵＴＰがＬレベルのときは、定電流Ｉｆｂが定電流源帰還回路Ｉ１、Ｉ２に流れこむように構成される。
【００３５】
容量素子Ｃ１、Ｃ２は、電圧制御電流源回路Ｆ１からの差動信号と、電流オシレータ回路５からのクロック信号と、それぞれ定電流源帰還回路Ｉ１、Ｉ２からの帰還電流（Ｉｆｂ）とにより電荷を蓄積するもので、容量素子Ｃ１、Ｃ２に電流が流れると容量素子Ｃ１、Ｃ２の電位が上昇し、定電流源帰還回路Ｉ１、Ｉ２に電流が流れこむと容量素子Ｃ１、Ｃ２の電位が低下する。この電位をコンパレータＣＯＭＰ２が基準電位Ｖｃｏｍと比較することにより、ＰＷＭ波形を出力する。
【００３６】
論理ゲート４Ｎは、コンパレータＣＯＭＰ１の出力とコンパレータＣＯＭＰ２の反転出力との論理積を求める論理回路であり、論理ゲート４Ｐは、コンパレータＣＯＭＰ２の出力とコンパレータＣＯＭＰ１の反転出力との論理積を求める論理回路である。これにより、Ｄｕｔｙ５０％のときは、出力バッファＢ１、Ｂ２に信号が入力されない状態となる。
【００３７】
出力バッファＢ１、Ｂ２は、それぞれ論理ゲート４Ｎ、４Ｐに接続されたＤ級出力段であり、負荷電流をＯＮ／ＯＦＦ制御するパワー・スイッチング回路を有する。上述したように、無信号時には、論理ゲート４Ｎ、４Ｐからの出力が共にＬ（Low）となり、したがってＯＵＴＮ、ＯＵＴＰから何の信号も出力されない。
【００３８】
このように、差動出力のＤ級アンプ１において、出力バッファＢ１、Ｂ２の前段に論理ゲート４Ｎ、４Ｐを設け、ＰＷＭ波形の論理をとった信号として入力するため、無信号時には出力バッファＢ１、Ｂ２がクロック動作しなくなり、無信号時における電力消費を理論上０とすることができる。
【００３９】
次に、本実施の形態におけるＤ級アンプの動作について説明する。図２（ａ）は、電流オシレータ回路の出力Ｖｏｓｃ、図２（ｂ）は、入力信号が無信号の場合における電圧制御電流源回路Ｆ１の出力とＰ側電荷平衡型Ｄ級アンプ３Ｐにおける容量素子Ｃ２及びＮ側電荷平衡型Ｄ級アンプ３Ｎにおける容量素子Ｃ１との間のノード電位Ｖｉｎｔｐ，Ｖｉｎｔｎ、図２（ｃ）は、そのときＰ側電荷平衡型Ｄ級アンプ３ＰにおけるＯＵＴＰの出力Ｖｏｕｔｐ及びＮ側電荷平衡型Ｄ級アンプ３ＮにおけるＯＵＴＮの出力Ｖｏｕｔｎを示す図である。
【００４０】
また、図３は、入力電圧信号Ｖｓｉｎ＞Ｖｃｏｍの場合の信号波形を示す図であって、図３（ａ）乃至図３（ｇ）は、それぞれ電流オシレータ回路５の出力Ｖｏｓｃ、Ｖｉｎｔｐ、Ｐ側電荷平衡型Ｄ級アンプ３ＰにおけるコンパレータＣＯＭＰ２の出力電位Ｖｃｏｐ、Ｖｉｎｔｎ、Ｎ側電荷平衡型Ｄ級アンプ３ＮにおけるコンパレータＣＯＭＰ１の出力電位Ｖｃｏｐ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐにおける出力ＯＵＴＰの出力電位Ｖｏｕｔ、Ｎ側電荷平衡型Ｄ級アンプ３Ｎにおける出力Ｖｏｕｔｎを示す。また、図４は、入力電圧信号Ｖｓｉｎ＜Ｖｃｏｍの場合の信号波形を示す図であって、図４（ａ）乃至図４（ｇ）は、それぞれＶｉｎｔｐ、Ｖｃｏｐ、Ｖｉｎｔｎ、Ｖｃｏｎ、Ｖｏｕｔｐ、Ｖｏｕｔｎを示す図である。そして、図５（ａ）乃至図５（ｃ）は、Ｓｉｎから入力されるアナログ信号の一例、そのときのＰ側出力Ｖｏｕｔｐ、Ｎ側出力Ｖｏｕｔｎ、負荷にかかる振幅を示す図である。
【００４１】
図２に示すように、Ｖｓｉｎ入力がＶｃｏｍと等しいとき、電圧制御電流源回路Ｆ１からの電流入力が０となるため、Ｉｉｎ＝０であり、Ｖｉｎｔｐには、帰還回路Ｉ２からの電流Ｉｆｂと、オシレータ回路５からの電流Ｉｏｓｃとが流れ込む。電流Ｉｆｂ及びＩｏｓｃがミキシングされることにより、三角波の形が図２（ｂ）に示すように変形する。この三角波をコンパレータＣＯＭＰ２の基準電位Ｖｃｏｍと比較することにより、図２（ｃ）に示すように、ＶｃｏｐはＤｕｔｙ５０％の方形波となる。このＶｃｏｐのＣＬＫ周期はオシレータ回路５からのクロック信号Ｖｏｓｃと同一となるが、位相がずれたものとなる。また、Ｓｉｎが無信号の場合、Ｖｉｎｔｐ＝Ｖｉｎｔｎとなり、Ｖｃｏｐ＝Ｖｃｏｎとなり、Ｎ側電荷平衡型Ｄ級アンプ３Ｎ及びＰ側電荷平衡型Ｄ級アンプ３ＰのそれぞれコンパレータＣＯＭＰ２及びＣＯＭＰ１の出力波形はいずれも図２（ｃ）に示す波形となる。そして、Ｎ側電荷平衡型Ｄ級アンプ３Ｎにおいて、論理ゲート４ＰによりコンパレータＣＯＭＰ２の出力ＶｃｏｐとコンパレータＣＯＭＰ１の反転出力の論理積をとってバッファＢ２を介して出力されるＶｏｕｔｐ、論理ゲート４ＮによりコンパレータＣＯＭＰ２の反転出力とコンパレータＣＯＭＰ１の出力Ｖｃｏｐの論理積をとってバッファＢ１を介して出力されるＶｏｕｔｎは、いずれにおいても同一信号の差分をとるため、出力が０となり、後段の負荷をクロック動作させることがない。
【００４２】
次に、Ｖｓｉｎに信号が入力された場合について説明する。Ｖｓｉｎ＞Ｖｃｏｍの場合、出力ＯＵＴＰがＨレベルのときは、Ｖｉｎｔｐに流れ込む電流はＩｆｂ＋Ｉｏｓｃに加え、電圧制御電流源回路Ｆ１からの電流Ｉｉｎが加算される。これにより、三角波の上りと下りの傾斜が変化し、ＰＷＭ変換される。Ｖｉｎｔｐは、電圧制御電流源回路Ｆ１からの電流（Ｉｉｎ）が正のため、図２に示したＶｓｉｎ＝Ｖｃｏｍの場合に比して、波形全体が高い電圧となり（図３（ｂ））、コンパレータＣＯＭＰ２の出力ＶｃｏｐにおけるＨの期間が長くなる（図３（ｃ））。また、逆にＶｉｎｔｎは電圧制御電流源回路Ｆ１からの電流が負であるため、波形全体が低い電圧となり（図３（ｄ））、コンパレータＣＯＭＰ１の出力ＶｃｏｎにおけるＨの期間が短くなる（図３（ｅ））。このＶｃｏｐとＶｃｏｎの反転信号との論理積をとると図３（ｆ）に示すＰ側の出力Ｖｏｕｔｐが得られ、Ｖｃｏｐの反転信号とＶｃｏｍとの論理積をとると図３（ｇ）に示すＮ側出力Ｖｏｕｔｎが得られる。
【００４３】
また、Ｖｓｉｎ＜Ｖｃｏｍの場合は、電圧制御電流源回路Ｆ１からＶｉｎｔｐへの電流が負となり、Ｖｉｎｔｎへの電流が正となるため、図２に示したＶｓｉｎ＝Ｖｃｏｍの場合に比して、Ｖｉｎｔｐは波形全体が低い電圧となり（図４（ｂ））、コンパレータＣＯＭＰ２の出力ＶｃｏｐにおけるＨの期間が短くなる（図４（ｃ））。また、逆にＶｉｎｔｎは、波形全体が高い電圧となり（図４（ｄ））、コンパレータＣＯＭＰ１の出力ＶｃｏｎにおけるＨの期間が長くなる（図４（ｅ））。
【００４４】
そして、図３（ｇ）に示すように、Ｖｓｉｎ＞Ｖｃｏｍであれば、Ｖｃｏｐの反転信号とＶｃｏｎの出力信号との論理積は０になり、図４（ｆ）に示すように、Ｖｓｉｎ＜Ｖｃｏｍであれば、Ｖｃｏｐの出力とＶｃｏｎの反転出力との論理積は０となる。これにより、例えば図５（ａ）に示すアナログ信号が入力された場合には、Ｐ側出力ＯＵＴＰ、Ｎ側出力ＯＵＴＮからそれぞれ図５（ｂ）及び図５（ｃ）に示す出力が得られ、これにより、フィルタ後の出力が入力に従った波形（図５（ｄ）の破線で示す波形）となる。
【００４５】
本実施の形態においては、アナログ信号が入力され差動信号を出力する電圧制御電流源回路Ｆ１と、容量素子、コンパレータ及び電流帰還回路からなる発振回路となっている２つのＰＷＭ波形生成回路と、差動のクロック動作において位相を揃えるオシレータ回路５と、２つＰＷＭ波形生成回路の出力及び反転出力の論理積をとって出力バッファに入力するための論理回路とを備えることで、Ｐ側電荷平衡型Ｄ級アンプにおけるＰＷＭ波形と、Ｎ側電荷平衡型Ｄ級アンプにおけるＰＷＭ波形とが同相となり、論理回路が同相ＰＷＭ波形の差分を取るため、無信号時（Ｖｓｉｎ＝Ｖｃｏｍ）のときは出力バッファのクロック動作を停止させることができ、出力バッファの消費電力を理論上０とすることができる。
【００４６】
更に、通常は、電源スイッチをオン又はオフするときに発生するノイズが、パワーアンプによって増幅され、スピーカから衝撃音、所謂ポップ音として出力される（ＰＯＰノイズ）ことがあり、このポップ音の発生を改善するために、パワーアンプの入力端子にミュート回路を備えて、パワーアンプ等が安定状態になるまで、入力信号の経路を接地したり、ソフトスタート回路を設け、出力の開始時と終了時にソフト処理によるフィルタをかけることで、ＰＯＰノイズを極力抑えることが必要となるが、本実施の形態においては、立ち上げ後の出力基準レベルがＧＮＤレベルであるため、そのようなＰＯＰノイズ除去回路が不要となる。
【００４７】
実施の形態２． 
実施の形態１にて説明した如く、低消費電力化のために無信号時にクロック動作を停止させるためには、位相を揃えたＰＷＭ波形を生成し、出力バッファ前段で２つのＰＷＭ波形の出力及び反転出力の論理積を取ることができればよく、従って、論理ゲート４Ｎ、４Ｐの前段における構成は、図１の構成に限らない。図６は、本発明の実施の形態２にかかるＤ級アンプを示すブロック図である。なお、図６に示す実施の形態２において、図１に示す実施の形態１と同一構成要素には同一符号を付してその詳細な説明は省略する。
【００４８】
図６は、本発明の実施の形態２にかかるＤ級アンプを示すブロック図である。図６に示すように、本実施の形態におけるＤ級アンプ１１は、抵抗Ｒ１１〜Ｒ１４及び全差動アンプＡ１１からなる差動信号出力部１２と、差動信号が出力されるＰ側、Ｎ側の各電荷平衡型Ｄ級アンプ１３Ｎ、１３Ｐと、差動信号にクロック信号を重畳するオシレータ回路ＯＳＣ１を有する。差動信号出力部１２は、Ｓｉｎより入力される音声信号を差動信号に変換する。
【００４９】
Ｎ側電荷平衡型Ｄ級アンプ１３Ｎは、演算増幅器Ａ１２及びコンデンサＣ１１からなる積分アンプ１４Ｎ、並びに、抵抗Ｒ１７、Ｒ１９及びコンパレータＣＯＭＰ１１からなるシュミット・トリガ回路１５ＮとからなるＰＷＭ波形生成回路と、シュミット・トリガ回路１５Ｎの出力をレベルシフトするレベルシフト（Ｌ／Ｓ）回路１６Ｎと、レベルシフト回路１６Ｎの出力と後述するＰ側電荷平衡型Ｄ級アンプ１３Ｐのレベルシフト回路１６Ｐの反転出力の論理積を求める論理ゲート４Ｎと、論理ゲート４Ｎの出力を増幅する出力バッファＢ１と、レベルシフト回路１６Ｎの出力を積分アンプ１４Ｎに負帰還する電荷平衡型フィードバックループ（帰還回路）１７Ｎとを備える。ここで、本実施の形態においては、ＰＷＭ波形生成回路の電源レベルをＶＤＤ１、レベルシフト後の電源レベルをＶＤＤ２とする。
【００５０】
Ｐ側電荷平衡型Ｄ級アンプ１３Ｐも、Ｎ側電荷平衡型Ｄ級アンプ１３Ｎと同様に構成され、演算増幅器Ａ１３及びコンデンサＣ１２からなる積分アンプ１４Ｐ、並びに、抵抗Ｒ１８、Ｒ２０及びコンパレータＣＯＭＰ１２からなるシュミット・トリガ回路１５ＰとからなるＰＷＭ波形生成回路と、シュミット・トリガ回路１５Ｐの出力をレベルシフトするレベルシフト（Ｌ／Ｓ）回路１６Ｐと、レベルシフト回路１６Ｎの出力と上述のＮ側電荷並行型Ｄ級アンプ１３Ｎのレベルシフト回路１６Ｎの反転出力との論理積を求める論理ゲート４Ｐと、論理ゲート４Ｐの出力を増幅する出力バッファＢ２と、レベルシフト回路１６Ｐの出力を積分アンプ１４Ｐに負帰還する帰還回路１７Ｐとを備える。
【００５１】
差動信号出力部１２は、全差動アンプＡ１１の非反転入力端子が固定電位Ｖｃｏｍに接続され、入力信号が反転入力端子（Ｓｉｎ）に入力されており、入力信号に応じて差動信号を出力し、その一方をＮ側電荷平衡型Ｄ級アンプ１３Ｎに、他方をＰ側電荷平衡型Ｄ級アンプ１３Ｐに入力する。Ｐ側電荷平衡型Ｄ級アンプ１３Ｐには、Ｓｉｎから入力される入力信号がＶｓｉｎ＞Ｖｃｏｍの場合は負の差動信号、Ｖｓｉｎ＜Ｖｃｏｍの場合は正の差動信号を出力する。
【００５２】
Ｎ側電荷平衡型Ｄ級アンプ１３Ｎにおいて、積分アンプ１４Ｎは、差動信号の一方、オシレータ回路ＯＳＣ１からのクロック信号及び帰還回路１７Ｎからの帰還信号が演算増幅器Ａ１２の反転入力端子に入力され、これによりコンデンサＣ１１に電荷が蓄積され、その出力が上述の図２（無信号時）又は図３、４（信号入力時）に示すような三角波となる。
【００５３】
シュミット・トリガ回路１５Ｎは、積分アンプ１４Ｎの出力が抵抗Ｒ１７を介して非反転入力端子に入力され、反転入力端子は固定電位Ｖｃｏｍに接続される。このシュミット・トリガ回路１５Ｎは、入力電圧（積分アンプ１４Ｎの出力）の「Ｌ」、「Ｈ」を判定する電圧が、出力が「Ｌ」、「Ｈ」に応じて下記の２つの閾値
ＶＨ＝Ｖｃｏｍ（（Ｒ１７＋Ｒ１９）／Ｒ１９）
ＶＬ＝（Ｖｃｏｍ（Ｒ１７＋Ｒ１９）−ＶＤＤ×Ｒ１７）／Ｒ１９
を有するものである。また、Ｐ側電荷平衡型Ｄ級アンプもＮ側と同様に構成され、シュミット・トリガ回路１５Ｐは、下記の２つの閾値
ＶＨ＝Ｖｃｏｍ（（Ｒ１８＋Ｒ２０）／Ｒ２０）
ＶＬ＝（Ｖｃｏｍ（Ｒ１８＋Ｒ２０）−ＶＤＤ×Ｒ１８）／Ｒ２０
を有する。これら積分アンプ１４Ｎ及びシュミット・トリガ回路１５ＮからなるＰＷＭ波形生成回路は、三角波を入力しなくても自動的に発振して積分アンプ１４Ｎの出力が三角波になる自励発振型の発振回路となっている。
【００５４】
レベルシフト回路１６Ｎは、シュミット・トリガ回路１５Ｎの出力を出力バッファＢ１の電源レベルに変換するものである。例えば携帯電話などに使用されて消費電力に限りがある機器などに搭載する場合には、できるだけ消費電力が小さい方が好ましく、出力バッファＢ１より前段のＰＷＭ波形生成回路などにおいては電源レベルを下げて構成することで低消費電力を達成することができる。このため、ＰＷＭ波形生成回路の出力をレベルシフト回路１６Ｎにてレベルシフトし、出力段にて高い振幅を得るために電源レベルを上げる必要がある。ここで、例えば積分アンプ１４Ｎ、１４Ｐ、シュミット・トリガ回路１５Ｎ、１５Ｐを構成する演算増幅器Ａ１２、Ａ１３、コンパレータＣＯＭＰ１１、ＣＯＭＰ１２などの電源レベルＶＤＤ１は例えば３Ｖであり、出力バッファＢ１、Ｂ２の電源レベルＶＤＤ２は例えば１５Ｖである。
【００５５】
ここで、レベルシフトした信号を抵抗フィードバックとすると、出力の無信号時平均レベルが積分アンプの非反転入力レベルで決定されてしまうため、ＧＮＤ側がクランプしてしまい振幅を大きくとることができない。振幅を大きくとるには、出力の無信号時平均レベルを、出力バッファＢ１、Ｂ２の電源レベルＶＤＤ２に合わせて変化させる必要がある。すなわち、出力の無信号時平均レベルをＶＤＤ２／２とする必要がある。そこで、本実施の形態においては、この帰還回路１７Ｎ、１７Ｐを、出力バッファＢ１、Ｂ２の出力レベルに応じて帰還量を可変とする構成とすることで、出力をＶＤＤ２／２を中心に振れるようにすることで、電源レベル一杯まで振幅させることを可能とするものである。
【００５６】
すなわち、Ｎ側電荷平衡型Ｄ級アンプ１３Ｎにおいて、帰還回路１７Ｎは、ＶＤＤ２により電流帰還量が大きくならないよう、ＶＤＤ２に応じてＲ２１を調整することで、電流帰還量を設定することができ、このため、帰還回路１７Ｎは、レベルシフト回路１６Ｎの出力を反転するインバータ１８Ｎと、インバータ出力によりオン・オフする、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタなどからなるスイッチＳＷ１と、スイッチＳＷ１を介して電源ＶＤＤに接続された抵抗Ｒ２１と、インバータ出力によりオン・オフするスイッチＳＷ２と、一端がスイッチＳＷ２を介してＧＮＤに接続され、他端が上記抵抗Ｒ２１と接続された抵抗Ｒ２２とを有し、抵抗Ｒ２１と抵抗Ｒ２２の間のノードの電荷が前記積分アンプ１４Ｎに流れるよう構成される。
【００５７】
この帰還回路１７Ｎは、レベルシフト回路１６Ｎの出力がハイレベルのとき、スイッチＳＷ１がオンして抵抗Ｒ２１が電源電位ＶＤＤと接続され、レベルシフト回路１６Ｎの出力がロウレベルのとき、スイッチＳＷ２がオンして抵抗Ｒ２２がＧＮＤと接続される。Ｐ側電荷平衡型Ｄ級アンプ１３Ｐにおける帰還回路１７Ｐも全く同様に構成され、レベルシフト回路１６Ｐの出力がハイレベルのとき、スイッチＳＷ３がオンして抵抗Ｒ１３が電源電位ＶＤＤと接続され、レベルシフト回路１６Ｐの出力がロウレベルのとき、スイッチＳＷ４がオンして抵抗Ｒ１４がＧＮＤと接続される。
【００５８】
ここで、帰還回路１７Ｎにおいて、電源電位ＶＤＤ、固定電位Ｖｃｏｍ、抵抗Ｒ２１、Ｒ２２の大きさ（Ｒ２１，Ｒ２２とする）は、下記（１）に示す関係を有する。すなわち、
（ＶＤＤ２−Ｖｃｏｍ）／Ｒ２１＝（Ｖｃｏｍ−（ＧＮＤ））／Ｒ２２・・・（１）
【００５９】
同じく、帰還回路１７Ｐにおいて、電源電位ＶＤＤ、固定電位Ｖｃｏｍ、抵抗Ｒ２３、Ｒ２４の大きさ（Ｒ２３，Ｒ２４とする）は、下記（２）に示す関係を有する。すなわち、
（ＶＤＤ２−Ｖｃｏｍ）／Ｒ２３＝（Ｖｃｏｍ−（ＧＮＤ））／Ｒ２４・・・（２）
【００６０】
すなわち、帰還回路１７Ｎ、１７Ｐは、レベルシフト回路１６Ｎ、１６Ｐにおける「Ｈ」又は「Ｌ」レベルにより異なる抵抗値のＲ２１、Ｒ２３又はＲ２２、Ｒ２４を選択することにより、帰還量を切り替え、出力レベルによらない同一の大きさの電流を帰還することができ、ＰＷＭ信号出力のレベルシフトを可能にする。
【００６１】
ここで、抵抗Ｒ２１〜抵抗Ｒ２４は、以下のように設定される。すなわち、クロック信号が重畳されない状態においては、Ｖｓｉｎ入力がＶｃｏｍと等しいとき、差動信号出力部１２からの入力が０となるため、Ｖｉｎｔｎ及びＶｉｎｔｐに流れ込む電流は、それぞれ
（ＶＤＤ２−Ｖｃｏｍ）／Ｒ２１
（ＶＤＤ２−Ｖｃｏｍ）／Ｒ２３
となる。一方、Ｖｉｎｔｎ、Ｖｉｎｔｐから流れだす電流は、それぞれ
（Ｖｃｏｍ−（ＧＮＤ））／Ｒ２２
（Ｖｃｏｍ−（ＧＮＤ））／Ｒ２４
【００６２】
これら流れ込む電流と、流れ出す電流は、上記式（１）、（２）から等しい（以下、この電流量をＩｆｂとする。）ため、Ｖｉｎｔｎ、Ｖｉｎｔｐは、上りと下りの傾きが等しい三角波となる。本実施の形態においては、この三角波にクロック信号が重畳された形の波形がシュミット・トリガ回路１５Ｎ、１５Ｐに入力され、上述した２つの閾値により、方形波とされる。また、Ｓｉｎが無信号の場合、Ｖｉｎｔｐ＝Ｖｉｎｔｎとなり、ＯＵＴＰ＝ＯＵＴＮとなり、Ｎ側電荷平衡型Ｄ級アンプ１３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ１３Ｐの出力波形はいずれも同一、同相の方形波とされる。
【００６３】
そして、Ｖｓｉｎに信号が入力されると、その入力レベルに応じたＨ又はＬの期間とされたＰＷＭ波形を生成する。なお、本実施の形態においては、ヒステリシス付きコンパレータのシュミット・トリガ回路１５Ｎ、１５Ｐとしたが、クロック信号により発振が安定するため、シュミット・トリガ回路１５Ｎ、１５Ｐの代わりにヒステリシスなしのコンパレータとしてもよい。
【００６４】
本実施の形態においては、上述の実施の形態１と同様の効果を奏する。すなわち、出力バッファＢ１、Ｂ２の前段の出力であるレベルシフト回路１６Ｎ、１６Ｐの出力及び反転出力の論理積を出力バッファＢ１、Ｂ２に入力するため、無信号時において出力バッファＢ１、Ｂ２をクロック動作させないため、従来に比して電力消費を低減することができる。
【００６５】
更に、シュミット・トリガ回路１５Ｎ、１５Ｐの出力をレベルシフト回路１６Ｎ、１６Ｐにて出力段（出力バッファＢ１、Ｂ２）の電源レベルに変換し、ＯＵＴＮ、ＯＵＴＰから出力するが、レベルシフト回路１６Ｎ、１６Ｐからの帰還パスにそれぞれインバータ１８Ｎ、１８Ｐを挿入し、このインバータ１８Ｎ、１８Ｐの出力により、電源側、ＧＮＤ側のスイッチを交互にオン・オフし、抵抗Ｒ２１若しくは抵抗Ｒ２２、又は抵抗Ｒ２３若しくは抵抗Ｒ２４を選択し、選択した抵抗に応じた電流を積分アンプ１４Ｎ、１４Ｐに帰還させることにより、電源側、ＧＮＤ側のそれぞれ帰還電荷量を変化させ、等価的に出力の無信号時平均レベルを変化させることができ、更に消費電力を低減することができる。
【００６６】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、実施の形態１においては、無信号時の出力バッファのクロック動作を停止させると共に、電流変換された差動信号とし、帰還回路からの帰還信号を電流として帰還することで、積分アンプを省略して電力消費を更に低減することができるが、図７に示す従来のＤ級アンプのように、積分アンプ及びシュミット・トリガ回路からなるＰＷＭ波形回路とした自励式のＤ級アンプにおいて、差動信号にクロック信号を重畳し、論理ゲートを設けて出力バッファに２つのＰＷＭ波形出力及び反転出力の論理積のみを入力するようにしても、無信号時の出力バッファのクロック動作を停止させて電力消費を低減することができる。
【００６７】
また、実施の形態２においては、帰還回路１７Ｎ、１７Ｐは、所定の抵抗値の抵抗から構成するものとして説明したが、帰還回路１７Ｎ、１７Ｐを可変抵抗から構成してもよい。この場合、例えば抵抗値が異なる複数の抵抗を並列接続し、外部信号により抵抗を切替接続することにより、外部信号により抵抗値を切り替え、所望の抵抗値になるよう構成するなどすればよい。
【００６８】
ここで、下記式（３）に示すように、帰還回路１７Ｎ、１７Ｐの抵抗値の平均と、抵抗１５又は抵抗１６との比がこの系のゲインＧとなる。すなわち、抵抗値を可変に設定できるように構成すれば、系のゲインを可変とすることができる。
【００６９】
ゲインＧ＝２×Ｒ１５／（Ｒ２１＋Ｒ２２）・・・（３）
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１におけるＤ級アンプを示すブロック図である。
【図２】（ａ）は、電流オシレータ回路の出力Ｖｏｓｃ、（ｂ）は、入力信号が無信号の場合における電圧制御電流源回路Ｆ１の出力とＰ側電荷平衡型Ｄ級アンプ３Ｐにおける容量素子Ｃ２及びＮ側電荷平衡型Ｄ級アンプ３Ｎにおける容量素子Ｃ１との間のノード電位Ｖｉｎｔｐ，Ｖｉｎｔｎ、（ｃ）は、そのときＰ側電荷平衡型Ｄ級アンプ３ＰにおけるＯＵＴＰの出力Ｖｏｕｔｐ及びＮ側電荷平衡型Ｄ級アンプ３ＮにおけるＯＵＴＮの出力Ｖｏｕｔｎを示す図である。
【図３】入力電圧信号Ｖｓｉｎ＞Ｖｃｏｍの場合であって、（ａ）乃至（ｇ）は、それぞれ電流オシレータ回路５の出力Ｖｏｓｃ、Ｖｉｎｔｐ、Ｐ側電荷平衡型Ｄ級アンプ３ＰにおけるコンパレータＣＯＭＰ２の出力電位Ｖｃｏｐ、Ｖｉｎｔｎ、Ｎ側電荷平衡型Ｄ級アンプ３ＮにおけるコンパレータＣＯＭＰ１の出力電位Ｖｃｏｐ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐにおける出力ＯＵＴＰの出力電位Ｖｏｕｔ、Ｎ側電荷平衡型Ｄ級アンプ３Ｎにおける出力Ｖｏｕｔｎを示す。
【図４】入力電圧信号Ｖｓｉｎ＜Ｖｃｏｍの場合であって、それぞれ電流オシレータ回路５の出力Ｖｏｓｃ、Ｖｉｎｔｐ、Ｐ側電荷平衡型Ｄ級アンプ３ＰにおけるコンパレータＣＯＭＰ２の出力電位Ｖｃｏｐ、Ｖｉｎｔｎ、Ｎ側電荷平衡型Ｄ級アンプ３ＮにおけるコンパレータＣＯＭＰ１の出力電位Ｖｃｏｐ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐにおける出力ＯＵＴＰの出力電位Ｖｏｕｔ、Ｎ側電荷平衡型Ｄ級アンプ３Ｎにおける出力Ｖｏｕｔｎを示す。
【図５】（ａ）〜（ｃ）は、Ｓｉｎから入力されるアナログ信号の一例、そのときのＰ側出力Ｖｏｕｔｐ、Ｎ側出力Ｖｏｕｔｎ、後段に接続される負荷にかかる振幅を示す図である。
【図６】本発明の実施の形態２にかかるＤ級アンプを示すブロック図である。
【図７】従来の自励発振型Ｄ級アンプを示すブロック図である。
【図８】従来のＤ級アンプにおける各ノードにおける信号波形を示す図であって、（ａ）はＳｉｎから入力される音声信号、（ｂ）は音声信号が無信号のときの出力バッファＢ２の出力波形、（ｃ）はＳｉｎから（ａ）の音声信号が入力された場合のＰ側出力波形、（ｄ）はＳｉｎから（ａ）の音声信号が入力された場合のＮ側出力波形、（ｅ）はＤ級アンプの次段に接続される負荷にかかる振幅を示す図である。
【図９】横軸に時間をとり、縦軸に電圧をとって、積分アンプの出力電圧（コンパレータの入力電圧）と、ＯＵＴＰの出力電圧との関係を示す図である。
【符号の説明】
【００７１】
１  Ｄ級アンプ  ２  全差動アンプ  ３Ｎ、１３Ｎ  Ｎ側電荷平衡型Ｄ級アンプ  ３Ｐ、１３Ｐ  Ｎ側電荷平衡型Ｄ級アンプ  ４Ｎ、４Ｐ  論理ゲート  ５  オシレータ回路  
５Ｎ、５Ｐ、１４Ｎ、１４Ｐ  シュミット・トリガ回路  １１  Ｄ級アンプ  １２  差動信号出力部  １４Ｎ、１４Ｐ  積分アンプ  １５Ｎ、１５Ｐ  シュミット・トリガ回路  
１６Ｎ、１６Ｐ  レベルシフト回路  １７Ｎ、１７Ｐ  帰還回路  Ｆ１  電圧制御電流源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005322958.tif 000008
【図７】
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【図８】
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【図９】
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