(57)【要約】【課題】  低消費電力化を実現することができる負荷容量駆動回路を提供する。【解決手段】  初期化期間にスイッチＳＷ1、2、6が閉路され、定電流源Ｉres1がＭＯＳトランジスタＭ1のドレインＤにバイアス電流Ｉbを流し、ソースＳとゲートＧの間に該電流によって決まる電圧Ｖgsを発生する。コンデンサＣ1に入力電圧ＶinとＭＯＳトランジスタＭ1のゲートＧの電位の差分の電圧が記憶され、負荷容量ＣloadはＶssに接続され放電される。出力期間に移行しスイッチＳＷ１、2、6が開路され、スイッチＳＷ4、5が閉路される。コンデンサＣ1が負荷容量Ｃloadに接続され、ＭＯＳトランジスタＭ1がゲートＧの電位低下よりオンし、ゲートＧの電位が回復するまで負荷容量Ｃloadを充電する。【選択図】      図１
2005242215.tif 000002
【特許請求の範囲】
【請求項１】
予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
第１の電極が第１の電源に接続された増幅素子と、
一端が前記増幅素子の制御電極に接続されたコンデンサと、
前記増幅素子の第２の電極と第２の電源との間に介挿された定電流回路と、
前記データ周期の前半において、前記コンデンサを前記入力端の信号で充電すると共に、前記負荷容量を前記第２の電源に接続して放電し、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記増幅素子の第２の電極を流れる電流によって充電する制御回路と、
を備えることを特徴とする負荷容量駆動回路。
【請求項２】
予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
ソースが第１の電源に接続されたＭＯＳトランジスタと、
一端が前記ＭＯＳトランジスタのゲートに接続されたコンデンサと、
前記ＭＯＳトランジスタのドレインと第２の電源との間に介挿された定電流回路と、
前記データ周期の前半において、前記コンデンサの他端を前記入力端に接続すると共に、前記出力端を前記第２の電極に接続する第１のスイッチ手段と、
前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記出力端を前記ＭＯＳトランジスタのドレインに接続する第２のスイッチ手段と、
を備えることを特徴とする負荷容量駆動回路。
【請求項３】
前記定電流回路が、前記定電流回路によって定まるバイアス電流値を前記増幅素子または前記ＭＯＳトランジスタに流すときの前記増幅素子の前記制御端子の電圧または前記ＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記コンデンサに設定することを特徴とする請求項１または請求項２のいずれかの項に記載の負荷容量駆動回路。
【請求項４】
予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
第１の電極が第１の電源に接続された第１の増幅素子と、
一端が前記第１の増幅素子の制御電極に接続された第１のコンデンサと、
一端が前記第２の電源に接続された第１の定電流回路と、
第１の電極が第２の電源に接続された第２の増幅素子と、
一端が前記第２の増幅素子の制御電極に接続された第２のコンデンサと、
一端が前記第１の電源に接続された第２の定電流回路と、
前記データ周期の前半において、前記第１の定電流回路の他端と前記第1の増幅素子の第２の電極とを接続し、前記第２の定電流回路の他端と前記第２の増幅素子の第２の電極とを接続し、前記第１のコンデンサおよび前記第２のコンデンサを前記入力端の信号で充電し、前記データ周期の後半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記第１の増幅素子の第２の電極を流れる電流によって充電し、または前記負荷容量を前記第２の増幅素子の第２の電極を流れる電流によって放電する制御回路と、
を備えることを特徴とする負荷容量駆動回路。
【請求項５】
予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
ソースが第１の電源に接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのゲートに接続された第１のコンデンサと、
一端が前記第２の電源に接続された第１の定電流回路と、
ソースが第２の電源に接続された第２のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのゲートに接続された第２のコンデンサと、
一端が前記第１の電源に接続された第２の定電流回路と、
前記データ周期の前半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記入力端に接続すると共に、前記第１の定電流回路と前記第1のＭＯＳトランジスタのドレインとを接続し、前記第２の定電流回路と前記第２のＭＯＳトランジスタのドレインとを接続する第３のスイッチ手段と、
前記データ周期の後半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記出力端に接続すると共に、前記出力端を前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのドレインに接続する第４のスイッチ手段と、
を備えることを特徴とする負荷容量駆動回路。
【請求項６】
前記第１の定電流回路が、前記第１の定電流回路によって定まるバイアス電流値を前記第１の増幅素子または前記第１のＭＯＳトランジスタに流すときの前記第１の増幅素子の前記制御端子の電圧または前記第１のＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第１のコンデンサに設定し、
前記第２の定電流回路が、前記第２の定電流回路によって定まるバイアス電流値を前記第２の増幅素子または前記第２のＭＯＳトランジスタに流すときの前記第２の増幅素子の前記制御端子の電圧または前記第２のＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第２のコンデンサに設定する、
ことを特徴とする請求項４または請求項５のいずれかの項に記載の負荷容量駆動回路。
【請求項７】
マトリックス状に配置された液晶表示画素によって構成される液晶表示パネルを駆動する液晶駆動回路であって、
表示データが記憶される記憶回路と、
前記記憶回路内のデータをアナログ信号に変換するディジタル／アナログ変換器と、
前記ディジタル／アナログ変換器の出力信号によって前記液晶表示画素を駆動する請求項１ないし請求項６のいずれかの項に記載の負荷容量駆動回路と、
所定のデータ周期で前記液晶表示パネルの走査線を駆動する走査線駆動回路と、
を備えることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電カアナログバッファ回路および液晶駆動回路に関し、特に液晶駆動回路のソースドライバの出力段に用いて好適な負荷容量駆動回路およびそれを用いた液晶駆動回路に関する。
【背景技術】
【０００２】
従来、例えば、液晶パネルといった容量性の負荷を駆動する一般的な負荷容量駆動回路として、図６に示すような、例えば、特許文献１に開示されているオペアンプを用いた回路が用いられている。この回路はｐＭＯＳトランジスタＰ1〜Ｐ3と、ｎＭＯＳトランジスタＮ1〜Ｎ2と、定電流源Ｉ1〜Ｉ2と、コンデンサＣcとから構成される。ｐＭＯＳトランジスタＰ1〜Ｐ2およびｎＭＯＳトランジスタＮ1〜Ｎ2ならびに定電流源Ｉ1は該オペアンプの入力段を構成し、ｐＭＯＳトランジスタＰ3およびコンデンサＣcならびに定電流源Ｉ2は該オペアンプの出力段を構成する。
【特許文献１】特開２０００−３３８４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
Ｖddに、ｐＭＯＳトランジスタＰ1〜Ｐ2のソースＳが接続される。ｐＭＯＳトランジスタＰ1〜Ｐ2のゲートＧ同士とｐＭＯＳトランジスタＰ1のドレインＤとが接続される。ｐＭＯＳトランジスタＰ1のドレインＤがｎＭＯＳトランジスタＮ1のドレインＤと、ｐＭＯＳトランジスタＰ2のドレインＤがｎＭＯＳトランジスタＮ2のドレインＤとそれぞれ接続される。ｎＭＯＳトランジスタＮ1〜Ｎ2のソースＳ同士が定電流源Ｉ1を介して、Ｖssに接続される。ｎＭＯＳトランジスタＮ2のゲートＧが該オペアンプの正入力端子Ｔviとなり、ここに入力抵抗Ｒinを介して入力電圧Ｖinが入力される。
【０００４】
また、Ｖddに、ｐＭＯＳトランジスタＰ3のソースＳが接続される。ｐＭＯＳトランジスタＰ3のゲートＧと、ｐＭＯＳトランジスタＰ2のドレインＤおよびｎＭＯＳトランジスタＮ2のドレインＤならびにコンデンサＣcの一方の端とが接続される。ｐＭＯＳトランジスタＰ3のドレインＤと、コンデンサＣcの他方の端および該オペアンプの負入力端子ＴvjとなるｎＭＯＳトランジスタＮ1のゲートＧとが接続される。該ノードは、該オペアンプの出力端子Ｔvoとなり、ここに容量性負荷として負荷容量Ｃloadが接続される。ｐＭＯＳトランジスタＰ3のドレインＤは定電流源Ｉ2を介して、Ｖssに接続される。
【０００５】
ここで、上述した該オペアンプの出力端子Ｔvoが抵抗素子を介さずに負入力端子Ｔvjに接続されるために、電圧フォロアの構成をなしている。すなわち、該オペアンプの正入力端子Ｔviに入力される入力電圧が、出力端子Ｔvoに現れることになる。
【０００６】
ところで、図６において、出力段に使用されるｐＭＯＳトランジスタＰ3は、その動作の維持のため、バイアス電流Ｉ1、Ｉ2が必要とされる。特に、バイアス電流Ｉ2は、負荷を駆動するために大きな値にしなければいけない。例えば、負荷として液晶を想定すると、負荷Ｃload＝３０ｐＦとなり、そこにＶout＝５Ｖをｔ＝５μｓｅｃで出力する場合、少なくとも、バイアス電流Ｉ2は、Ｉ2＝Ｃload×Ｖout／ｔ＝３０μＡ必要になる。
【０００７】
しかしながら、従来、Ｖoutが５Ｖ以下であっても、出力が終了した後においても上記バイアス電流Ｉ2を流しているために、このような回路でＱＶＧＡ（Quarter VGA）パネル（２４０（×３（ＲＧＢ））×３２０）を駆動しようとすると、
Ｉ2×２４０×３×５＝１０８ｍＷ
をｐＭＯＳトランジスタＰ3の出力段だけで消費することになる。
【０００８】
本来、負荷の充放電に要する電力を簡易的に見積もると、
１／２×ｆＣＶ2＝１／２×（６０Ｈｚ×３２０）×（３０ｐＦ×２４０×３）×（５Ｖ）2  ＝  ５．２ｍＷ
となる。実際には、書き込み終了時にバイアス電流をカットオフするなどの低電力化の対応をしているが、該対応だけでは十分では無く、ほとんどは回路内のロスとして消費されている。すなわち、例えば、低消費電力化が要求される携帯端末用の液晶の駆動に負荷容量駆動回路１５が使われる場合に消費電力が大きな問題となる。
【０００９】
また、上述したＭＯＳトランジスタによる負荷容量駆動回路１５は素子数が比較的多く、また、内部の素子であるトランジスタのサイズが大きく、それがために、負荷容量駆動回路１５のチップサイズが大きくなるという問題もあった。
【００１０】
この発明は上述した事情に鑑みてなされたもので、素子数を削減し、且つ、内部のトランジスタのサイズを小さくして、チップサイズの小型化を実現して、コストダウンをすることができる負荷容量駆動回路を提供することにある。
また、この発明の他の目的は、この負荷容量駆動回路を用いて、低消費電力化を実現することができる液晶駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明では、以下の手段を提案している。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、第１の電極が第１の電源に接続された増幅素子と、一端が前記増幅素子の制御電極に接続されたコンデンサと、前記増幅素子の第２の電極と第２の電源との間に介挿された定電流回路と、前記データ周期の前半において、前記コンデンサを前記入力端の信号で充電すると共に、前記負荷容量を前記第２の電源に接続して放電し、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記増幅素子の第２の電極を流れる電流によって充電する制御回路とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶し、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
【００１２】
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、ソースが第１の電源に接続されたＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタのゲートに接続されたコンデンサと、前記ＭＯＳトランジスタのドレインと第２の電源との間に介挿された定電流回路と、前記データ周期の前半において、前記コンデンサの他端を前記入力端に接続すると共に、前記出力端を前記第２の電極に接続する第１のスイッチ手段と、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記出力端を前記ＭＯＳトランジスタのドレインに接続する第２のスイッチ手段とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてＭＯＳトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
【００１３】
この発明は、請求項１または請求項２のいずれかの項に記載の負荷容量駆動回路であって、前記定電流回路が、前記定電流回路によって定まるバイアス電流値を前記増幅素子または前記ＭＯＳトランジスタに流すときの前記増幅素子の前記制御端子の電圧または前記ＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記コンデンサに設定することを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、増幅素子の制御電極またはＭＯＳトランジスタのゲート電位を基準にして、コンデンサに入力電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
【００１４】
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、第１の電極が第１の電源に接続された第１の増幅素子と、一端が前記第１の増幅素子の制御電極に接続された第１のコンデンサと、一端が前記第２の電源に接続された第１の定電流回路と、第１の電極が第２の電源に接続された第２の増幅素子と、一端が前記第２の増幅素子の制御電極に接続された第２のコンデンサと、一端が前記第１の電源に接続された第２の定電流回路と、前記データ周期の前半において、前記第１の定電流回路の他端と前記第1の増幅素子の第２の電極とを接続し、前記第２の定電流回路の他端と前記第２の増幅素子の第２の電極とを接続し、前記第１のコンデンサおよび前記第２のコンデンサを前記入力端の信号で充電し、前記データ周期の後半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記第１の増幅素子の第２の電極を流れる電流によって充電し、または前記負荷容量を前記第２の増幅素子の第２の電極を流れる電流によって放電する制御回路とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成された増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
【００１５】
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのゲートに接続された第１のコンデンサと、一端が前記第２の電源に接続された第１の定電流回路と、ソースが第２の電源に接続された第２のＭＯＳトランジスタと、一端が前記第２のＭＯＳトランジスタのゲートに接続された第２のコンデンサと、一端が前記第１の電源に接続された第２の定電流回路と、前記データ周期の前半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記入力端に接続すると共に、前記第１の定電流回路と前記第1のＭＯＳトランジスタのドレインとを接続し、前記第２の定電流回路と前記第２のＭＯＳトランジスタのドレインとを接続する第３のスイッチ手段と、前記データ周期の後半において、前記第１のコンデンサおよび前記第２のコンデンサの他端を前記出力端に接続すると共に、前記出力端を前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのドレインに接続する第４のスイッチ手段とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成されたＭＯＳトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
【００１６】
この発明は、請求項４または請求項５のいずれかの項に記載の負荷容量駆動回路であって、前記第１の定電流回路が、前記第１の定電流回路によって定まるバイアス電流値を前記第１の増幅素子または前記第１のＭＯＳトランジスタに流すときの前記第１の増幅素子の前記制御端子の電圧または前記第１のＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第１のコンデンサに設定し、前記第２の定電流回路が、前記第２の定電流回路によって定まるバイアス電流値を前記第２の増幅素子または前記第２のＭＯＳトランジスタに流すときの前記第２の増幅素子の前記制御端子の電圧または前記第２のＭＯＳトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第２のコンデンサに設定することを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、第１および第２の増幅素子の制御電極または第１および第２のＭＯＳトランジスタのゲート電位を基準にして、入力電圧を第１および第２のコンデンサに記憶させ、データ周期の後半において、第１および第２のコンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
【００１７】
この発明は、マトリックス状に配置された液晶表示画素によって構成される液晶表示パネルを駆動する液晶駆動回路が、表示データが記憶される記憶回路と、前記記憶回路内のデータをアナログ信号に変換するディジタル／アナログ変換器と、前記ディジタル／アナログ変換器の出力信号によって前記液晶表示画素を駆動する請求項１ないし請求項６のいずれかの項に記載の負荷容量駆動回路と、所定のデータ周期で前記液晶表示パネルの走査線を駆動する走査線駆動回路とを備えることを特徴とする。
この構成によれば、液晶駆動回路が、省電力化を図った請求項１ないし請求項６のいずれかの項目に記載の負荷容量駆動回路を用いた構成としたので、電流駆動能力を抑え、携帯機器に最適な回路構成をとることが可能となる。
【発明の効果】
【００１８】
また、この発明における負荷容量駆動回路によれば、消費電力を低下させることができるので、負荷容量駆動回路をＩＣ（Integrated Circuit）化した際に、トランジスタ等の駆動用素子のサイズを小さくすることができ、回路の規模が小さくなっていることと相俟って、負荷容量駆動回路のＩＣの小型化を図ることができるので、液晶駆動装置の小型化やコストダウンを図ることができる効果がある。
【００１９】
また、この発明における液晶駆動装置によれば、消費電力を低下させることができるので、これを使用した携帯機器の電池の寿命を気にする必要を減らすことができ、且つ、電池の小型・軽量化により、液晶駆動装置の小型・軽量化を図ることができる効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照し、本発明の実施形態について説明する。
図１（ａ）は、本発明の第１の実施形態に係る負荷容量駆動回路１６ａの構成を示す回路図である。この図において、負荷容量駆動回路１６ａは、ｐＭＯＳトランジスタＭ1（増幅素子）と、電流値Ｉbの定電流供給を行う定電流源Ｉres1（定電流回路）と、入力容量Ｃ1（コンデンサ）と、同時に関連して開閉するスイッチＳＷ1、ＳＷ2、ＳＷ6（以上、第１のスイッチ手段）およびスイッチＳＷ4、ＳＷ5（以上、第２のスイッチ手段）とから構成される。上述した各スイッチ群は、アナログスイッチによって構成され、図示しないスイッチ制御回路(制御回路）によって開閉される。入力容量Ｃ1は、大きくするとチップ上にて面積を要し、小さくするとリークの問題が発生するので、例えば、０．５〜１ｐＦとする。
【００２１】
ｐＭＯＳトランジスタＭ1のソースＳは、Ｖdd（第１の電源）に接続され、ゲートＧは入力容量Ｃ1の一端が接続される。ドレインＤは定電流源Ｉres1の負出力端に接続され、定電流源Ｉres1の正出力端はＶss（第２の電源）に接続される。入力容量Ｃ1の他端がスイッチＳＷ1を介して入力端子Ｔviに接続され、出力端子ＴvoがスイッチＳＷ6を介してＶssに接続される。ｐＭＯＳトランジスタＭ1のゲートＧとドレインＤとの間にスイッチＳＷ2が介挿される。入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmには、ｐＭＯＳトランジスタＭ1のドレインＤとの間にスイッチＳＷ4が介挿され、出力端子Ｔvoとの間には、スイッチＳＷ5が介挿される。負荷容量Ｃloadは、例えば、液晶パネルの画素であり、その個別電極が出力端子Ｔvoに接続される。また、Ｖcomは共通電極を示している。
【００２２】
次に、第１の実施形態に係る負荷容量駆動回路１６ａの動作を図１および図２を参照して説明する。図２は、同実施形態における初期化期間および出力期間の負荷容量駆動回路１６ａの各ノードの電圧変化を示す図である。
（ａ）初期化期間
先ず、図１（ａ）に示すように、スイッチＳＷ1、ＳＷ2、ＳＷ6が閉路され、ｐＭＯＳトランジスタＭ1のゲートＧとドレインＤが接続されることにより、ｐＭＯＳトランジスタＭ1がダイオード接続され、定電流源Ｉres1によりドレインＤにバイアス電流Ｉbが流れる。ｐＭＯＳトランジスタＭ1のドレインＤにバイアス電流Ibが流れる場合に、ゲートＧとソースＳ間電圧Ｖgsが一義的に決まるため、入力電圧ＶinとｐＭＯＳトランジスタＭ1のゲートＧの電位との差分の電圧が入力容量Ｃ1に記憶される。
一方、負荷容量ＣloadはスイッチＳＷ6によって、Ｖssと接続され、蓄積していた電荷が放電される。
【００２３】
（ｂ）出力期間
次に、各スイッチが図１（ｂ）に示すように切替わり、負荷容量駆動回路１６ａは出力期間に移行する。具体的に、スイッチＳＷ1、ＳＷ2、ＳＷ6が開路されて、入力端子Ｔviと入力容量Ｃ1との間、ｐＭＯＳトランジスタＭ1のゲートＧとドレインＤとの間、出力端子とＶssとの間がそれぞれ遮断される。同時に、スイッチＳＷ4、ＳＷ5が閉路され、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmに、ｐＭＯＳトランジスタＭ1のドレインＤおよび出力端子Ｔvoが接続される。
【００２４】
このとき、入力電圧ＶinはＶssよりも通常は高い電位なので、上記のスイッチ接続が行われると、図２に示すように、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmの電位が一瞬Ｖssになる。そのため、ｐＭＯＳトランジスタのゲートＧの電位が（Ｖin−Ｖss）だけ低い電圧になり、ｐＭＯＳトランジスタＭ1がオンして、負荷容量Ｃloadに電流を供給して、負荷容量Ｃloadを充電する。
【００２５】
そして、負荷容量Ｃloadを充電することにより、出力電圧Ｖoutが上昇し、入力電圧Ｖinと等しくなると、ｐＭＯＳトランジスタＭ1のゲートＧの電位が、初期化期間におけるゲートＧの電位（Ｖdd−Ｖgs）と等しくなり、ｐＭＯＳトランジスタのゲートＧとソースＳ間の電圧Ｖgsによって決まる電流ＩbがドレインＤに流れる。この電流Ｉbは負荷容量Ｃloadへ分流することなく、全電流が定電流源Ｉres1に流れ、負荷容量Ｃloadへの電流供給の動作が停止する。
【００２６】
このとき、電流Ｉbの大きさは、駆動能力と直接関係しないため、小さな値にすることができる。しかし、Ｉbの大きさを０にすると、負荷容量Ｃloadへの電流供給の動作が停止した状態での入力電圧と出力電圧との誤差であるオフセット電圧が大きくなるという問題がある。そのため、オフセット電圧を許容範囲内に収められる範囲にて電流Ｉbをできるだけ小さくすることになる。例えば、オフセット電圧は、規定された液晶の表示諧調において、隣り合った階調間の駆動電圧の差分より十分に小さいことが要求され、Ｖdd＝５Ｖ、Ｖss＝０Ｖにおいて、オフセット電圧が±２０ｍＶ以下になるようにＩbを規定している。このとき、前記のように規定された電流Ｉbを流すことによって、ｐＭＯＳトランジスタＭ1を遷移領域と飽和領域の中間位の領域にて使用することになる。
【００２７】
一方、図６に示す、従来の液晶駆動回路における負荷容量駆動回路１５においては、バイアス電流Ｉ2の大きさは、駆動能力に直接関係し、また、駆動周波数や負荷容量とも関係するため、ある程度、大きくしておかなければならない。具体的に、上述した負荷容量駆動回路１６ａにおける電流Ｉbの約１０倍以上の値となる。このように、負荷容量駆動回路１６ａは従来の構成の負荷容量駆動回路１５に比して定電流源Ｉres1の電流値Ｉbを大幅に小さくすることができる。
【００２８】
また、従来の液晶駆動回路における負荷容量駆動回路１５においては、上述したように、バイアス電流Ｉ2を大きくしておく必要から、バイアス電流Ｉ2の駆動用のトランジスタのサイズもそれに応じて大きなものにしておく必要がある。しかし、本実施形態における負荷容量駆動回路１６ａを構成するＭＯＳトランジスタＭ1は、定電流源Ｉres1の電流値Ｉbを１／１０以下に小さくできるため、図６に示す、負荷容量駆動回路１５におけるＭＯＳトランジスタＰ3に比して少なくとも１／４以下のサイズにすることができる。
【００２９】
このように、上記実施形態によれば、ＭＯＳトランジスタＭ1を大きな電流駆動能力を必要としない構成にしたため、消費電力の削減を図ることができる。また、使用するＭＯＳトランジスタのサイズを小さくすることができるので、負荷容量駆動回路１６ａの素子数を削減できることと相俟って、負荷容量駆動回路１６ａのチップサイズの小型化を実現して、コストダウンをすることができる。
【００３０】
次に、本発明の第２の実施形態について説明する。
第１の実施形態においては、駆動用トランジスタであるｐＭＯＳトランジスタＭ1が電流の供給機能しか持てないために、初期化期間において一旦、負荷容量ＣloadをＶssに設定する必要があることより、負荷容量Ｃloadから必要以上に放電させることになるため、このときに、無駄な電力消費をしてしまう欠点がある。それをこの第２の実施形態において解決している。
この第２の実施形態による負荷容量駆動回路１６ｂは、負荷容量駆動回路１６ａと同様に、初期化期間と出力期間との２つの状態を繰り返して動作し、これらの期間を１周期として入力電圧Ｖinにより出力電圧Ｖoutを出力する。
【００３１】
図３（ａ）は、本発明の第２の実施形態に係る負荷容量駆動回路１６ｂの構成ならびに初期化期間におけるスイッチ群の接続状態を示す回路図である。図３（ｂ）は、同負荷容量駆動回路１６ｂの出力期間におけるスイッチ群の接続状態を示す等価回路図である。また、図４は、同実施形態における初期化期間および出力期間の負荷容量駆動回路１６ｂの各ノードの電圧変化を示す図である。
【００３２】
図３（ａ）、図３（ｂ）において、負荷容量駆動回路１６ｂは、ｐＭＯＳトランジスタＭ1（第１の増幅素子）と、ｎＭＯＳトランジスタＭ2（第２の増幅素子）と、入力容量Ｃ1（第１のコンデンサ）と、入力容量Ｃ2（第２のコンデンサ）と、電流値Ｉbの定電流供給を行う定電流源Ｉres1と、（第１の定電流回路）と、定電流源Ｉres2（第２の定電流回路）と、同時に関連して開閉するスイッチＳＷ1、ＳＷ2、ＳＷ3、ＳＷ5、ＳＷ6（以上、第１のスイッチ手段）およびスイッチＳＷ4、ＳＷ7、ＳＷ8（以上、第２のスイッチ手段）とから構成される。上述した各スイッチ群は、アナログスイッチによって構成され、図示しないスイッチ制御回路(制御回路）によって開閉される。
【００３３】
ｐＭＯＳトランジスタＭ1のソースＳは、Ｖddに接続され、ゲートＧは入力容量Ｃ1の一端が接続される。ドレインＤはスイッチＳＷ3を介して定電流源Ｉres1の負出力端に接続され、定電流源Ｉres1の正出力端はＶssに接続される。入力容量Ｃ1の他端がスイッチＳＷ1を介して入力端子Ｔviに接続される。ｐＭＯＳトランジスタＭ1のゲートＧとドレインＤとの間にスイッチＳＷ2が介挿される。入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmには、ｐＭＯＳトランジスタＭ1のドレインＤとの間にスイッチＳＷ4が介挿される。
【００３４】
また、ｎＭＯＳトランジスタＭ2のソースＳは、Ｖssに接続され、ゲートＧは入力容量Ｃ2の一端が接続される。ドレインＤはスイッチＳＷ6を介して定電流源Ｉres2の正出力端に接続され、定電流源Ｉres1の負出力端はＶddに接続される。入力容量Ｃ2の他端が、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmに接続される。ｎＭＯＳトランジスタＭ2のゲートＧとドレインＤとの間にスイッチＳＷ5が介挿される。入力容量Ｃ2とスイッチＳＷ1との接続点Ｖmには、ｎＭＯＳトランジスタＭ2のドレインＤとの間にスイッチＳＷ7が介挿され、出力端子Ｔvoに接続された負荷容量Ｃloadが、スイッチＳＷ8を介して、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmに接続される。
【００３５】
次に、第２の実施形態に係る負荷容量駆動回路１５ｂの動作を図３および図４を参照して説明する。
（ａ）初期化期間
先ず、図３（ａ）を参照して、スイッチＳＷ1、ＳＷ2、ＳＷ3、ＳＷ5、ＳＷ6が閉路され、ｐＭＯＳトランジスタＭ1およびｎＭＯＳトランジスタＭ2のゲートＧとドレインＤがそれぞれ接続されることにより、ｐＭＯＳトランジスタＭ1およびｎＭＯＳトランジスタＭ2がそれぞれダイオード接続され、各々、定電流源Ｉres1または定電流源Ｉres2によりドレインＤにバイアス電流Ｉbが流れる。ｐＭＯＳトランジスタＭ1またはｎＭＯＳトランジスタＭ2のドレインＤにバイアス電流Ibが流れる場合に、各々のＭＯＳトランジスタのゲートＧとソースＳ間電圧Ｖgs1およびＶgs2が一義的に決まるため、入力電圧ＶinとｐＭＯＳトランジスタＭ1のゲートＧの電位との差分の電圧が入力容量Ｃ1に記憶され、入力電圧ＶinとｎＭＯＳトランジスタＭ2のゲートＧの電位との差分の電圧が入力容量Ｃ2に記憶される。
一方、負荷容量ＣloadはスイッチＳＷ8によって、負荷容量駆動回路１６ｂと遮断され、蓄積していた電荷の放電は行われない。
【００３６】
（ｂ）出力期間
次に、各スイッチが図３（ｂ）に示すように切替わり、負荷容量駆動回路１６ｂは出力期間に移行する。具体的に、スイッチＳＷ1、ＳＷ2、ＳＷ3、ＳＷ5、ＳＷ6が開路されて、入力端子Ｔviと入力容量Ｃ1との間、ｐＭＯＳトランジスタＭ1のドレインＤとゲートＧおよび定電流源Ｉres1の負出力端との間、ｎＭＯＳトランジスタＭ2のドレインＤとゲートＧおよび定電流源Ｉres2の正出力端との間がそれぞれ遮断される。同時に、スイッチＳＷ4、ＳＷ7、ＳＷ8が閉路され、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmに、ｐＭＯＳトランジスタＭ1のドレインＤおよびｎＭＯＳトランジスタＭ2のドレインＤならびに出力端子Ｔvoが接続される。
【００３７】
今、出力電圧Ｖoutが入力電圧Ｖinよりも高い電位にあったとする。この場合、図４に示すように、入力容量Ｃ1とスイッチＳＷ1との接続点Ｖmの電位が一瞬Ｖoutになる。そのため、ｐＭＯＳトランジスタＭ1およびｎＭＯＳトランジスタＭ2のゲートＧの電位がｐＭＯＳトランジスタＭ1のドレインＤの電位より（Ｖout−Ｖin）だけ高い電圧になり、ｐＭＯＳトランジスタＭ1がオフしてｎＭＯＳトランジスタＭ2がオンして、負荷容量ＣloadがｎＭＯＳトランジスタＭ2を介して放電される。それにより、出力電圧Ｖoutが下がり始め、出力電圧Ｖoutが入力電圧Ｖinに達すると、負荷容量Ｃloadからの放電が完了する。このときのＩbの設定方法は第１の実施形態と同様である。そして、出力電圧Ｖoutが入力電圧Ｖinに等しくなる。
【００３８】
また、当初の出力電圧Ｖoutが入力電圧Ｖinよりも低い電位にあった場合は、上述した結果とは逆に、ｎＭＯＳトランジスタＭ2がオフ、ｐＭＯＳトランジスタＭ1がオンして、負荷容量Ｃloadへ電流を供給する。それにより、上記とは逆に、出力電圧Ｖoutが上がり始め、出力電圧Ｖoutが入力電圧Ｖinに達すると、上記と同様の過程によって、負荷容量Ｃloadの充電が完了する。
【００３９】
以上のように、上記実施形態によれば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタをコンプリメンタリに組んで、プッシュプル動作を行わせることによって、第１の実施形態における、初期化期間の負荷容量Ｃloadの放電動作を不要にし、更なる低電力化が可能になる。例えば、第１の実施形態においては、負荷容量Ｃloadが入力電圧Ｖinに近い値にて充電されていても、負荷容量駆動回路が、負荷容量Ｃloadを初期化期間において強制的にＶssに接続して放電し、出力期間において、また、入力電圧Ｖinまで充電するといった、余計な電力消費をするという問題を回避することができる。
【００４０】
次に、本発明の第３の実施形態について説明する。
第３の実施形態においては、第１または第２の実施形態に係る負荷容量駆動回路１６ａまたは１６ｂを応用して、液晶パネルを駆動する液晶駆動回路を構成する。
図５は、本発明の第３の実施形態に係る液晶駆動回路の構成を示す回路図である。この図において、液晶駆動回路は、走査線１と、データ線２と、薄膜トランジスタ３と、画素電極４（液晶表示画素）と、液晶を介した対向電極（図示せず）から構成されるＴＦＴアレイ５と、タイミングコントロール９と、スキャンドライバ１０（走査線駆動回路）と、データドライバ１１とから構成される。
【００４１】
データドライバ１１は、シフトレジスタ・データラッチ１２（記憶回路）と、Ｒ−Ｓｔｒｉｎｇ（抵抗ストリング）１３と、Ｄ／Ａコンバータ１４（ディジタル／アナログ変換器）と、本発明の第１の実施形態に係る負荷容量駆動回路１６ａまたは本発明の第２の実施形態に係る負荷容量駆動回路１６ｂとから構成される。
尚、前述した、ＱＶＧＡパネルを駆動する際には、負荷容量駆動回路１６ａまたは１６ｂは（２４０×３）個、必要になる。
【００４２】
次に、本実施形態に係る液晶駆動回路の動作について説明する。
タイミングコントロール９は、データドライバ１１およびスキャンドライバ１０に同期信号を出力する。また、データドライバ１１内においては、タイミングコントロール９が出力した同期信号に基づいて、シフトレジスタ・データラッチ１２により各画素単位にてシリアルに入力されたディジタル信号を各データ線毎に分配し、Ｒ−Ｓｔｒｉｎｇ（抵抗ストリング）１３およびＤ／Ａコンバータ１４（ディジタル／アナログ変換器）によりＤ／Ａ変換し、変換されたアナログ電圧を負荷容量駆動回路１６ａまたは１６ｂに出力する。負荷容量駆動回路１６ａまたは１６ｂは入力した該アナログ電圧と等しい電圧をデータ線２に送出する。スキャンドライバ１０はタイミングコントロール９が出力した同期信号に基づいて走査線１を順次選択し、選択された走査線1にゲートが接続されている薄膜トランジスタ３を順次オンさせる。走査線1によってオンされた薄膜トランジスタ３は、データ線２に出力されたアナログ信号を画素電極４に出力して電荷を書き込み、画素電極４の液晶の電気工学特性（透過率）を変化させて、液晶の表示を行う。
【００４３】
このとき、液晶駆動回路において、最も多く電力を消費しているところが、負荷容量駆動回路であるので、ここに、前述したような、低消費電力化を図った負荷容量駆動回路１６ａまたは１６ｂを用いることにより、液晶駆動回路全体の低消費電力化を図ることができる。
特に、液晶駆動においては、走査線を順次駆動する動作のため、間欠的に電圧を出力すればよいので、前述したような初期化期間と出力期間との２つの状態を繰り返して動作し、これらの期間を１周期として入力電圧Ｖinにより出力電圧Ｖoutを出力する、負荷容量駆動回路１６ａまたは１６ｂの動作は有効である。
【００４４】
以上のように、上記実施形態によれば、低消費電力化を図った負荷容量駆動回路１６ａまたは１６ｂを用いて、液晶駆動回路全体の消費電力を低下させることができる。
【００４５】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態における負荷容量駆動回路１６ａの構成および初期化期間と出力期間とにおけるスイッチ群の開閉の様子を示す回路図である。
【図２】同実施形態における負荷容量駆動回路１６ａの各ノードの電圧変化を示す図である。
【図３】本発明の第２の実施形態における負荷容量駆動回路１６ｂの構成および初期化期間と出力期間とにおけるスイッチ群の開閉の様子を示す回路図である。
【図４】同実施形態における負荷容量駆動回路１６ｂの各ノードの電圧変化を示す図である。
【図５】本発明の第３の実施形態における液晶駆動回路の構成を示すブロック図である。
【図６】従来の液晶駆動回路に用いられている負荷容量駆動回路１５の回路構成を示す回路図である。
【符号の説明】
【００４７】
１  ・・・ 走査線
２  ・・・ データ線
３  ・・・ 薄膜トランジスタ
４  ・・・ 画素電極（液晶表示画素）
５  ・・・ ＴＦＴアレイ
９  ・・・ タイミングコントロール
１０  ・・・ スキャンドライバ（走査線駆動回路）
１１  ・・・ データドライバ
１２  ・・・ シフトレジスタ・データラッチ（記憶回路）
１３  ・・・ Ｒ−Ｓｔｒｉｎｇ
１４  ・・・ Ｄ／Ａコンバータ（ディジタル／アナログ変換器）
１５  ・・・ 負荷容量駆動回路
１６ａ、１６ｂ  ・・・ 負荷容量駆動回路
【図１】
2005242215.tif 000003
【図２】
2005242215.tif 000004
【図３】
2005242215.tif 000005
【図４】
2005242215.tif 000006
【図５】
2005242215.tif 000007
【図６】
2005242215.tif 000008