(57)【要約】【課題】  薄型化の要求に容易に対応できる電子部品実装を提供する。【解決手段】  樹脂層２０ａ上に、開口部を備えたプリプレグ絶縁層１０が形成されることによって凹部３１が設けられた構造のコア基板３０と、コア基板３０の凹部３１の底部に、電子部品４０の接続パッド４０ａが上側になって実装された電子部品４０とを含む。また、プリプレグ絶縁層上に樹脂層が形成された構造のコア基板の樹脂層に電子部品が埋設されている構成としてもよい。【選択図】  図６
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【特許請求の範囲】
【請求項１】
樹脂層と、前記樹脂層上に形成され、開口部を備えたプリプレグ絶縁層とにより構成されたコア基板であって、前記プリプレグ絶縁層の開口部によって凹部が設けられた構造の前記コア基板と、
前記コア基板の凹部内の前記樹脂層上に、電子部品の接続パッドが上側になって実装された前記電子部品とを有することを特徴とする電子部品実装構造。
【請求項２】
プリプレグ絶縁層と、前記プリプレグ絶縁層上に形成された樹脂層とにより構成されるコア基板と、
前記コア基板の前記樹脂層に、電子部品の接続パッドが上側になって埋設された前記電子部品とを有することを特徴とする電子部品実装構造。
【請求項３】
前記コア基板及び電子部品の上方に、前記電子部品の接続パッドに電気的に接続される配線パターンが形成されていることを特徴とする請求項１又は２に記載の電子部品実装構造。
【請求項４】
前記配線パターンはｎ層（ｎは１以上）で構成されており、最上の前記配線パターンに上側電子部品がフリップチップ接続されていることを特徴とする請求項３に記載の電子部品実装構造。
【請求項５】
前記コア基板の両面には、該コア基板を貫通するビアホールを介して相互接続された配線パターンが形成されており、前記電子部品の接続パッドに電気的に接続された配線パターンは、前記コア基板の両面に形成された前記配線パターンと電気的に接続されていることを特徴とする請求項３又は４に記載の電子部品実装構造。
【請求項６】
前記コア基板の下面側には、ｎ層（ｎは１以上）で構成される前記配線パターンが形成されており、最下の前記配線パターンの部分に外部接続端子が設けられる外部用接続部が画定されていることを特徴とする請求項５に記載の電子部品実装構造。
【請求項７】
前記配線パターンはｎ層（ｎは１以上）で構成されており、最上の前記配線パターンには、上側電子部品がフリップチップ接続され、かつ、前記上側電子部品から外側の前記最上の配線パターンの部分に外部接続端子が設けられる外部用接続部が画定されていることを特徴とする請求項３に記載の電子部品実装構造。
【請求項８】
前記電子部品は、表面に、ペリフェラル型で配置された前記接続パッドと、該接続パッドを露出させるパシベージョン膜とが設けられており、
前記配線パターンは、前記パシベーション膜に接触した状態で前記電子部品の接続パッドに直接接続され、かつ該接続パッドから前記電子部品の外側に延在して形成されていることを特徴とする請求項３に記載の電子部品実装構造。
【請求項９】
前記電子部品は半導体チップであることを特徴とする請求項１乃至８のいずれか一項に記載の電子部品実装構造。
【請求項１０】
樹脂層の上に、開口部が設けられたプリプレグを配置し、加熱／加圧して前記樹脂層上に前記プリプレグを接着することにより、前記開口部によって凹部が設けられた構造のコア基板を得る工程と、
前記コア基板の凹部内の樹脂層上に、電子部品の接続パッドを上側にして前記電子部品を実装する工程とを有することを特徴とする電子部品実装構造の製造方法。
【請求項１１】
プリプレグ上に、樹脂層を配置し、電子部品の接続パッドを上側にして前記電子部品を前記樹脂層上に配置する工程と、
前記プリプレグ、前記樹脂層及び前記電子部品を加熱／加圧することにより、前記プリプレグと前記樹脂層とを接着し、かつ、前記樹脂層に前記電子部品を埋設して実装する工程とを有することを特徴とする電子部品実装構造の製造方法。
【請求項１２】
前記電子部品を実装する工程の後に、前記コア基板及び電子部品の上方に、前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程をさらに有することを特徴とする請求項１０又は１１に記載の電子部品実装構造の製造方法。
【請求項１３】
前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程は、
前記コア基板を貫通するビアホールを介して相互接続される配線パターンを前記コア基板の両面にそれぞれ形成する工程と、
前記コア基板及び前記電子部品の上方に、前記電子部品の接続パッド及びコア基板上の前記配線パターンにそれぞれ電気的に接続される配線パターンを形成する工程とを含むことを特徴とする請求項１２に記載の電子部品実装構造の製造方法。
【請求項１４】
前記樹脂層の下面には銅箔が形成されており、
前記電子部品を実装する工程の後に、
前記コア基板を貫通するビアホールを介して相互接続される配線パターンを前記コア基板の両面にそれぞれ形成する工程と、
前記コア基板及び前記電子部品の上方に、前記電子部品の接続パッド及びコア基板上の前記配線パターンにそれぞれ電気的に接続される配線パターンを形成する工程とをさらに有し、
前記コア基板の下面の配線パターンは前記銅箔がパターニングされて形成されることを特徴とする請求項１０に記載の電子部品実装構造の製造方法。
【請求項１５】
前記配線パターンを形成する工程は、ｎ層（ｎは１以上の整数）の配線パターンを形成することを含み、前記ｎ層の配線パターンの最上の前記配線パターンに上側電子部品をフリップチップ接続する工程をさらに有することを特徴とする請求項１２に記載の電子部品実装構造の製造方法。
【請求項１６】
前記配線パターンを形成する工程は、ｎ層（ｎは１以上の整数）の配線パターンを形成することを含み、前記配線パターンを形成する工程の後に、前記ｎ層の配線パターンの最上の配線パターンに上側電子部品をフリップチップ接続すると共に、前記上側電子部品から外側の前記最上の配線パターンに該上側電子部品の高さよりも高い外部接続端子を形成する工程をさらに有することを特徴とする請求項１２に記載の電子部品実装構造の製造方法。
【請求項１７】
前記電子部品は、表面に、ペリフェラル型で配置された前記接続パッドと、該接続パッドを露出させるパシベージョン膜とを備え、
前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程において、前記配線パターンを、前記電子部品の接続パッドに前記パシベーション膜に接触した状態で直接接続すると共に、前記接続パッドから前記電子部品の外側に延在して形成することを特徴とする請求項１２に記載の電子部品実装構造の製造方法。
【請求項１８】
前記電子部品は半導体チップであることを特徴とする請求項１０乃至１７のいずれか一項に記載の電子部品実装構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、薄型化に容易に対応できる電子部品実装構造及びその製造方法に関する。
【背景技術】
【０００２】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
例えば、特許文献１には、リード部品を介さないでプリント配線基板と半導体チップを電気的に接続するために、凹部が設けられた一体型のコア基板の該凹部に半導体チップを実装し、それらの上に半導体チップに接続される多層配線を形成することが記載されている。
【０００４】
また、特許文献２には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンにより複数の半導体チップが相互接続された構造の半導体装置が記載されている。
【特許文献１】特開２００２−１７０８４０号公報
【特許文献２】特開２０００−３２３６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、半導体チップが配線基板上に３次元的に積層された半導体装置では、小型化に加えて全体の厚みを薄型化することが要求されている。
【０００６】
上記した特許文献１及び２では、半導体装置の全体の厚みを薄型化することに関しては何ら考慮されていない。
【０００７】
本発明は以上の課題を鑑みて創作されたものであり、薄型化の要求に容易に対応できる電子部品実装及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は電子部品実装構造に係り、樹脂層と、前記樹脂層上に形成され、開口部を備えたプリプレグ絶縁層とにより構成されたコア基板であって、前記プリプレグの開口部によって凹部が設けられた構造の前記コア基板と、前記コア基板の凹部内の前記樹脂層上に、電子部品の接続パッドが上側になって実装された前記電子部品とを有することを特徴とする。
【０００９】
本発明では、コア基板は、樹脂層上に、開口部が設けられたプリプレグ絶縁層が形成されたものであり、プリプレグ絶縁層の開口部によってコア基板に凹部が設けられた構成となっている。プリプレグ絶縁層は、ガラスクロスなどを樹脂に含侵させたプリプレグが硬化したものである。コア基板の凹部の底部には、電子部品の接続パッドが上側になった状態で該電子部品が実装されている。
【００１０】
本発明では、電子部品がコア基板の中に実装されて電子部品の厚みが解消されることから、電子部品の厚みは実装構造全体の厚みに影響しなくなり、電子部品実装構造の薄型化を図ることができる。
【００１１】
しかも、コア基板は、樹脂上に、予め開口部が設けられたプリプレグが接着されて得られるので、ルータなどで板状のコア基板に凹部を形成する方法（特許文献１）よりも極めて簡易な方法でかつ低コストで製造される。
【００１２】
また、上記課題を解決するため、本発明は電子部品実装構造に係り、プリプレグ絶縁層と、前記プリプレグ絶縁層上に形成された樹脂層とにより構成されるコア基板と、前記コア基板の前記樹脂層に、電子部品の接続パッドが上側になって埋設された前記電子部品とを有することを特徴とする。
【００１３】
本発明では、コア基板がプリプレグ絶縁層とその上に形成された樹脂層とにより構成され、コア基板の樹脂層に、電子部品の接続パッドが上側になって電子部品が埋設されている。
【００１４】
このようにしても、電子部品がコア基板を構成する樹脂層の中に実装されて電子部品の厚みが解消されるので、電子部品実装構造の薄型化を図ることができる。
【００１５】
本発明の好適な態様では、コア基板及び電子部品の上方に、電子部品の接続パッドに電気的に接続される配線パターンが形成される。また、最上の配線パターンに上側電子部品がフリップチップ実装される。さらに、電子部品の接続パッドに接続された配線パターンは、コア基板を貫通するビアホールを介してコア基板の下面側に形成された配線パターンに電気的に接続される。そして、コア基板の下面側の最下の配線パターンに外部接続端子が接続される接続部が設けられる。
【００１６】
あるいは、コア基板の片面のみを使用する片面実装とし、上側電子部品の外側近傍の最上の配線パターンに、上側電子部品の高さよりも高い外部接続端子が接続される接続部を設けるようにしてもよい。この態様の場合、電子部品の外側領域に配線パターンを引き回す必要がないので、コア基板の下面側に外部接続端子を設ける場合よりも電子部品実装構造の面積を縮小化することができる。
【００１７】
また、電子部品が、表面に、ペリフェラル型で配置された接続パッドとそれを露出させるパシベーション膜とを備え、配線パターンが、パシベーション膜に接触した状態で接続パッドに接続され、かつ接続パッドから電子部品の外側に延在して形成されるようにしてもよい。
【００１８】
この態様の場合、電子部品の接続パッド上にビアホールを形成する必要がないので、電子部品がレーザによってダメージを受けるおそれがない。しかも、電子部品のパシベージョン膜の絶縁耐性が低い場合あっても、電子部品の中央部上に配線パターンが配置されないので、配線パターンと電子部品の電気回路とが電気的にショートするおそれもない。
【００１９】
また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、樹脂層の上に、開口部が設けられたプリプレグを配置し、加熱／加圧して前記樹脂層上に前記プリプレグを接着することにより、前記開口部によって凹部が設けられた構造のコア基板を得る工程と、前記コア基板の凹部の底部の樹脂層上に、電子部品の接続パッドを上側にして前記電子部品を実装する工程とを有することを特徴とする。
【００２０】
また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、プリプレグ上に、樹脂層を配置し、電子部品の接続パッドを上側にして前記電子部品を前記樹脂層上に配置する工程と、前記プリプレグ、前記樹脂層及び前記電子部品を加熱／加圧することにより、前記プリプレグと前記樹脂層とを接着し、かつ、前記樹脂層に前記電子部品を埋設して実装する工程とを有することを特徴とする。
【００２１】
本発明の製造方法を使用することにより、板状のコア基板をルータで加工して凹部を形成する方法よりも生産効率を格段に向上させることができ、上記した電子部品実装構造を低コストで製造することができる。
【発明の効果】
【００２２】
以上説明したように、本発明では、極めて簡易な方法でコア基板の中に電子部品が実装されるので、電子部品実装構造の薄型化に容易に対応できるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２４】
本発明の実施形態を説明する前に、コア基板上に電子部品が絶縁膜に埋設された状態で実装された構造の電子部品実装構造について説明する。図１は関連技術の電子部品実装構造を示す断面図である。
【００２５】
図１に示すように、関連技術の電子部品実装構造では、半導体チップ１０２がその接続パッド１０２ａが上側になって（フェイスアップ）、接着層１０３によってコア基板１００上に固着されている。コア基板１００にはスルーホール１００ｘが設けられており、その内面にはスルーホール導電層１０１が形成されている。スルーホール１００ｘの孔には樹脂体１０４が充填されている。
【００２６】
コア基板１００の上面にはスルーホール導電層１０１に接続された第１配線パターン１０８が形成されている。第１配線パターン１０８の膜厚は、半導体チップ１０２の段差を解消するために半導体チップ１０２の厚みに対応している。
【００２７】
また、半導体チップ１０２及び第１配線パターン１０８上には層間絶縁膜１１０が形成されており、半導体チップ１０２が層間絶縁膜１１０に埋設されている。半導体チップ１０２の接続パッド１０２ａ及び第１配線パターン１０８上の層間絶縁膜１１０の部分にビアホール１１０ｘが形成されている。層間絶縁膜１１０上には半導体チップ１０２の接続パッド１０２ａ及び第１配線パターン１０８にビアホール１１０ｘを介して接続された第２配線パターン１１２が形成されている。
【００２８】
また、第２配線パターン１１２の所要部上に開口部１１４ｘが設けられたソルダレジスト膜１１４が形成されており、その開口部１１４ｘに露出する第２配線パターン１１２の部分にＮｉ／Ａｕめっき層よりなる接続部１１２ａが形成されている。そして、接続部１１２ａに上側半導体チップ（不図示）がフリップチップ実装される。また、コア基板１００の下面側にも所定のビルドアップ配線層（不図示）が形成され、最下の配線層に外部接続端子が設けられる。
【００２９】
関連技術の電子部品実装構造では、比較的厚みの厚いコア基板１００（２００μｍ以上）上にさらの半導体チップ１０２が実装されるため、実装構造を薄型化する際に容易に対応できないという問題がある。さらには、半導体チップ１０２の段差を解消するために、第１配線パターン１０８の膜厚を半導体チップ１０２の厚みに合わせる必要があるため、配線パターンを形成する際の電解めっきの処理時間が長くなり、生産効率が悪いという問題も残る。
【００３０】
次に説明する本発明の実施形態の電子部品実装構造では、そのような問題を解決することができ、しかも簡易な製造方法により薄型化に対応することができる。
【００３１】
（第１の実施の形態）
図２〜図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図、図６は同じく電子部品実装構造を示す断面図である。第１実施形態の電子部品実装構造の製造方法は、図２（ａ）に示すように、まず、ガラスクロスやアラミド繊維などにエポキシ樹脂などの樹脂を含侵させたプリプレグ（prepreg）１０ａを用意する。プリプレグ１０ａはＢ−ステージ（半硬化状態）のものが使用される。
【００３２】
その後に、図２（ｂ）に示すように、プレス加工でプリプレグ１０ａの所要部を打ち抜くことにより、プリプレグ１０ａに開口部１０ｘを形成する。
【００３３】
次いで、図２（ｃ）に示すように、樹脂層２０ａの片面に銅箔２０ｂが貼着された構造の銅箔付き樹脂層２０を用意する。続いて、開口部１０ｘが設けられたプリプレグ１０ａを銅箔付き樹脂層２０の樹脂層２０ａの露出面に配置し、加熱／加圧することにより、プリプレグ１０ａ及び樹脂層２０ａを硬化させて接着させる。これより、図２（ｄ）に示すように、銅箔付き樹脂層２０上に、開口部１０ｘを備えたプリプレグ絶縁層１０が形成され、樹脂層２０ａとプリプレグ絶縁層１０とにより構成されるコア基板３０が得られる。つまり、コア基板３０に半導体チップが実装される凹部３１が設けられたことになり、凹部３１内に露出する樹脂層２０ａの部分が実装領域Ａとなる。
【００３４】
本実施形態と違って、ルータを使用して板状のコア基板に凹部を形成する場合、比較的広い面積をルータでスキャンしながら加工する必要があるので、加工時間が長く、生産効率が悪いという課題がある。
【００３５】
しかしながら、本実施形態では、開口部１０ｘを備えたプリプレグ１０ａを樹脂層２０ａ上に接着することにより、凹部３１が設けられたコア基板３０を容易に得ることができるので、ルータを使用する場合よりも生産効率を格段に向上させることができる。
【００３６】
続いて、図２（ｅ）に示すように、素子形成面に接続パッド４０ａとパシベージョン膜４０ｂとが露出した構造を有する半導体チップ４０を用意する。そして、接続パッド４０ａを上側にした状態で（フェイスアップ）、半導体チップ４０を接着層１２によってコア基板３０の凹部３１の実装領域Ａに固着する。このとき、好適には、半導体チップ４０の上面とコア基板３０の上面が同一高さになるように、凹部３１の深さ（プリプレグ１０ａの厚みに相当）が半導体チップ４０の厚みに合わせて設定される。
【００３７】
あるいは、図２（ｅ）の構造体を得るための変形例としては、図３（ａ）及び（ｂ）に示すように、まず、銅箔付き樹脂層２０の実装領域Ａになる部分に、接続パッド４０ａを上側にして半導体チップ３０を接着層１２によって固着する。その後に、図３（ｃ）に示すように、樹脂層２０ａの半導体チップ３０が実装された実装領域Ａに対応する部分に開口部１０ｘが設けられたプリプレグ１０ａを銅箔付き樹脂層１０上に配置し、加熱／加圧することにより、プリプレグ１０ａ及び樹脂層２０ａを硬化させて接着させる。これにより、図３（ｃ）に示すように、図２（ｅ）同一の構造体が得られる。
【００３８】
このようにすることにより、半導体チップ４０の厚みはコア基板３０の厚みに含まれて解消されるので、半導体チップ４０の厚みは実装構造全体の厚みに影響しなくなる。
【００３９】
なお、電子部品の一例として半導体チップ４０を挙げたが、コンデンサ部品などの各種電子部品を使用してもよい。
【００４０】
次いで、図４（ａ）に示すように、半導体チップ４０とコア基板３０の凹部３１の側面との隙間に充填樹脂１４を埋め込んで平坦化する。さらに、コア基板３０（プリプレグ絶縁層１０及び樹脂層２０ａ）をレーザなどで加工することにより、コア基板３０を貫通して銅箔２０ｂに到達する深さの第１ビアホール３０ｘを形成する。
【００４１】
続いて、図４（ｂ）に示すように、第１ビアホール３０ｘを介して銅箔２０ｂに接続される第１配線パターン１６をコア基板３０の上面に形成する。第１配線パターン１６は例えばセミアディティブ法によって形成される。
詳しく説明すると、まず、コア基板３０及び半導体チップ４０上と第１ビアホール３０ｘの内面にスパッタ法や無電解めっきによりシード層（不図示）を形成する。その後に、第１配線パターン１６に対応する部分に開口部が設けられたレジスト膜（不図示）を形成する。次いで、シード層をめっき給電層に利用する電解めっきにより、レジスト膜の開口部に金属膜パターン（不図示）を形成する。さらに、レジスト膜を除去した後に、金属膜パターンをマスクにしてシード層をエッチングすることにより第１配線パターン１６を得る。シード層は半導体チップ４０の接続パッド４０ａに対して選択的にエッチングされる。なお、セミアディティブ法の他に、サブトラクティブ法やフルアディティブ法などを使用してもよい。
【００４２】
さらに、図４（ｃ）に示すように、コア基板３０の下面の銅箔２０ｂがパターニングされて、コア基板３０の下面にも第１配線パターン１６が形成される。
【００４３】
次いで、図４（ｄ）に示すように、コア基板３０の両面側に樹脂フィルムをそれぞれ貼着するなどして、第１配線パターン１６を被覆する層間絶縁膜１８をそれぞれ形成する。なお、半導体チップ４０とコア基板３０の凹部３１の側面との隙間を層間絶縁膜１８で埋め込んで平坦化できる場合は、前述した充填樹脂１４を省略してもよい。
【００４４】
続いて、図５（ａ）に示すように、コア基板３０の両面側の層間絶縁膜１８をレーザなどでそれぞれ加工することにより、半導体チップ４０の接続パッド４０ａや第１配線パターン１６に到達する深さの第２ビアホール１８ｘをそれぞれ形成する。
【００４５】
さらに、図５（ｂ）に示すように、コア基板３０の両面側の層間絶縁膜１８上に、半導体チップ４０の接続パッド４０ａや第１配線パターン１８に第２ビアホール１８ｘを介して接続される第２配線パターン１６ａをそれぞれ形成する。
【００４６】
なお、本実施形態では、コア基板３０の両面側にそれぞれ２層の配線パターン１６，１６ａを形成する形態を例示するが、コア基板３０の両面側にｎ層（ｎは１以上の整数）の配線パターンがそれぞれ積層された形態としてもよい。
【００４７】
続いて、図５（ｃ）に示すように、コア基板３０の両面側の第２配線パターン１６ａの所要部上に開口部２４ｘが設けられたソルダレジスト膜２４をそれぞれ形成する。さらに、コア基板３０の両面側のソルダレジスト膜２４の開口部２４ｘの第２配線パターン１６ａの部分にＮｉ／Ａｕめっきを選択的に施すことにより接続部１７をそれぞれ形成する。
【００４８】
その後に、図６に示すように、コア基板３０の上側の第２配線パターン１６ａの接続部１７に上側半導体チップ４０ｘ（上側電子部品）のバンプ４０ａがフリップチップ接続されて、第１実施形態の電子部品実装構造１が得られる。
【００４９】
第１実施形態の電子部品実装構造１では、図６に示すように、コア基板３０が樹脂層２０ａと開口部１０ｘが設けられたプリプレグ絶縁層１０とにより構成されており、これによってコア基板３０に凹部３１が設けられている。そして、コア基板３０の凹部３１の底面の実装領域Ａに、半導体チップ４０がその接続パッド４０ａが上側になった状態で接着層１２によって固着されて実装されている。つまり、半導体チップ４０は樹脂層２０ａ及びプリプレグ絶縁層１０より構成されるコア基板３０の中に埋設されて配置されており、半導体チップ４０の厚みが解消された構成となっている。
【００５０】
また、コア基板３０にはそれを貫通する第１ビアホール３０ｘが形成されており、コア基板３０の両面側には第１ビアホール３０ｘを介して相互接続された第１配線パターン１６がそれぞれ形成されている。
【００５１】
また、コア基板３０の両面側には、第１配線パターン１６を被覆する層間絶縁膜１８がそれぞれ形成されている。コア基板３０の上側の層間絶縁膜１８には半導体チップ４０の接続パッド４０ａ及び第１配線パターン１６に到達する深さの第２ビアホール１８ｘが形成されている。また、コア基板３０の下側の層間絶縁膜１８には第１配線パターン１６に到達する深さの第２ビアホール１８ｘが形成されている。
【００５２】
コア基板３０の上側の層間絶縁膜１８上には、第２ビアホール１８ｘを介して半導体チップ４０の接続パッド４０ａ及び第１配線パターン１６に接続される第２配線パターン１６ａが形成されている。また、コア基板３０の下側の層間絶縁膜１８上には、第２ビアホール１８ｘを介して第１配線パターン１６に接続される第２配線パターン１６ａが形成されている。
【００５３】
さらに、コア基板３０の両面側の第２配線パターン１６ａ及び層間絶縁膜１８上には、第２配線パターン１６ａの所要部上に開口部２４ｘが設けられたソルダレジスト膜２４がそれぞれ形成されている。コア基板３０の両面側のソルダレジスト膜２４の開口部２４ｘ内の第２配線パターン１６ａの部分には、Ｎｉ／Ａｕめっき層よりなる接続部１７がそれぞれ形成されている。
【００５４】
そして、コア基板３０の上側の第２配線パターン１６ａの接続部１７には、上側半導体チップ４０ｘのバンプ４０ａがフリップチップ接続されている。一方、コア基板３０の下側の第２配線パターン１６ａの接続部１７が外部接続用パッドとなる。ＢＧＡ（Ball Grid Array）タイプとする場合は、コア基板３０の下側の第２配線パターン１６ａの接続部１７にはんだボールや金バンプなどの外部接続端子（不図示）が設けられ、その外部接続端子がマザーボードなどに接続される。また、ＬＧＡ(Land Grid Array)タイプとする場合は、外部接続端子は省略される。
【００５５】
第１実施形態では、樹脂層２０ａ及びプリプレグ絶縁層１０により構成されるコア基板３０の凹部３１の中に半導体チップ４０が実装されるので、半導体チップ４０の厚みが解消され、前述した関連技術よりも実装構造の全体の厚みを薄型化することができる。また、前述した関連技術と違って、第１配線パターン１６の膜厚を半導体チップ４０の厚みに合わせるために不必要に厚くする必要がないので、電解めっきの処理時間を大幅に短縮することができ、製造コストの低減を図ることができる。
【００５６】
さらには、開口部１０ｘを備えたプリプレグ１０ａを樹脂層２０ａ上に接着することにより、凹部３１が設けられたコア基板３０が得るので、ルータでコア基板に凹部を形成する方法よりも生産効率を格段に向上させることができる。
【００５７】
（第２の実施の形態）
図７及び図８は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図、図９は本発明の第２実施形態の電子部品実装構造を示す断面図、図１０は図９を平面方向からみた平面図、図１１は本発明の第２実施形態の電子部品実装構造の変形例を示す断面図である。
【００５８】
第２実施形態の特徴は、プリプレグとその上に形成された樹脂層とによりコア基板を構成し、プリプレグ上に樹脂層を接着する際に、同時に半導体チップを樹脂層に埋設させることにある。第２実施形態では、第１実施形態と同様な工程についてはその詳しい説明を省略する。
【００５９】
第２実施形態の電子部品実装構造の製造方法は、図７（ａ）に示すように、まず、第１実施形態と同様なプリプレグ１０ａ、エポキシ樹脂などの樹脂層２１、及び素子形成面に接続パッド４０ａとパシベーション膜４０ｂとが露出した構造を有する半導体チップ４０（電子部品）を用意する。その後に、プリプレグ１０ａ上に樹脂層２１を配置し、その上に接続パッド４０ａを上側にして半導体チップ４０を配置する。さらに、この積層体を例えば温度：１１０℃、圧力：１MPaの条件の真空プレスによって加熱／加圧する。
【００６０】
このとき、半導体チップ４０は樹脂層２１側に押圧されて樹脂層２１の中に埋設されると同時に、プリプレグ１０ａ及び樹脂層２１が硬化して樹脂層２１がプリプレグ１０ａに接着される。これにより、図７（ｂ）に示すように、プリプレグ絶縁層１０上に樹脂層２１が形成され、樹脂層２１の中に半導体チップ４０が埋設された構造体が得られる。つまり、プリプレグ絶縁層１０とその上に形成された樹脂層２１とによりコア基板３０ａが構成され、コア基板３０ａの樹脂層２１の中に半導体チップ４０が埋設される。
【００６１】
これによって、第１実施形態と同様に、半導体チップ４０はコア基板３０ａに埋設されることでその厚みが解消されるので、半導体チップ４０の厚みは実装構造の全体の厚みに影響しなくなる。このとき、好適には、半導体チップ４０はその上面が樹脂層２１の上面と同一面となった状態で樹脂層２１に埋設される。
【００６２】
なお、第２実施形態では、半導体チップ４０は樹脂層２１の中に埋設される際に固着されるので、第１実施形態と違って接着層を使用する必要はなく、コスト低減を図ることができる。
【００６３】
次いで、図７（ｃ）に示すように、コア基板３０ａ及び半導体チップ４０上に層間絶縁膜１８を形成する。さらに、図８（ａ）に示すように、レーザなどで層間絶縁膜１８を加工することにより、半導体チップ４０の接続パッド４０ａに到達する深さのビアホール１８ｘを形成する。次いで、図８（ｂ）に示すように、第１実施形態の説明したセミアディティブ法などにより、ビアホール１８ｘを介して半導体チップ４０の接続パッド４０ａに接続される配線パターン１６を層間絶縁膜１８上に形成する。
【００６４】
なお、本実施形態では、コア基板３０の上面側に１層の配線パターン１６を形成する形態を例示するが、ｎ層（ｎは１以上の整数）の配線パターンが積層された形態としてもよい。
【００６５】
続いて、図８（ｃ）に示すように、配線パターン１６の所要部上に開口部２４ｘが設けられたソルダレジスト膜２４を形成する。その後に、ソルダレジスト膜２４の開口部２４ｘ内の配線パターン１６の部分に選択的にＮｉ／Ａｕめっきを施すことにより、チップ用接続部１７ａ及び外部用接続部１７ｂを形成する。このとき、チップ用接続部１７ａは中央部に配置され、外部用接続部１７ｂは周縁側にリング状に配置される。
【００６６】
そして、図９に示すように、図８（ｃ）の構造体の中央部のチップ用接続部１７ａに上側半導体チップ４０ｘ（上側電子部品）のバンプ４０ａがフリップチップ接続される。さらに、図８（ｃ）の構造体の周縁側の外部用接続部１７ｂに、はんだボールや金バンプなどの外部接続端子２６が形成される。外部接続端子２６の高さは、上側半導体チップ４０ｘの高さよりも高く設定される。以上により、第２実施形態の電子部品実装構造１ａが得られる。
【００６７】
第２実施形態の電子部品実装構造１ａでは、図９に示すように、コア基板３０ａがプリプレグ絶縁層１０とその上に形成された樹脂層２１とにより構成されている。コア基板３０ａを構成する樹脂層２１には半導体チップ４０が埋設されて実装されている。コア基板３０及び半導体チップ４０上には半導体チップ４０の接続パッド４０ａ上にビアホール１８ｘが設けられた層間絶縁膜１８が形成されている。層間絶縁膜１８上にはビアホール１８ｘを介して半導体チップ４０の接続パッド４０ａに接続される配線パターン１６が形成されている。
【００６８】
層間絶縁膜１８上には配線パターン１６の所要部上に開口部２４ｘが設けられたソルダレジスト膜２４が形成されおり、その開口部２４ｘ内の配線パターン１６の部分にはチップ用接続部１７ａ及び外部用接続部１７ｂが設けられている。
【００６９】
また、中央部に配置されたチップ用接続部１７ａには上側半導体チップ４０ｘのバンプ４０ａがフリップチップ接続されている。さらに、周縁側に配置された外部用接続部１７ｂには上側半導体チップ４０ｘの高さよりも高い高さの外部接続端子２６が設けられている。そして、図９の電子部品実装構造１ａは、上下反転した状態となって外部接続端子２６がマザーボードなどに接続される。
【００７０】
図９の電子部品実装構造１ａを上側からみると、図１０に示すように、コア基板３０ａの中央部に上側半導体チップ４０ｘがフリップチップ接続され、外部接続端子２６が上側半導体チップ４０ｘを取り囲むようにコア基板３０ａの周縁部にリング状に配置されている。
【００７１】
第２実施形態の電子部品実装構造１ａでは、コア基板３０ａの樹脂層２１の中に半導体チップ４０が埋設されることから、半導体チップ４０の厚みが実装構造の全体の厚みに影響を与えないので、第１実施形態と同様に電子部品実装構造の全体の厚みを薄型化することができる。
【００７２】
また、前述した第１実施形態では、コア基板３０の半導体チップ４０が実装された面と反対面側に外部接続端子が設けられるため、半導体チップ４０から外側領域に配線パターン１６，１６ａを引き回し、さらにはコア基板３０に設けられた第１ビアホール３０ｘを経由して半導体チップ４０と外部接続端子とを電気的に接続する必要がある。
【００７３】
このため、半導体チップ４０から外側領域をある程度確保する必要があるので、電子部品実装構造の面積を小さくする際に容易に対応できない場合が想定される。
【００７４】
第２実施形態では、コア基板３０ａの片面のみを使用する片面実装の形態であって、コア基板３０ａの半導体チップ４０が実装された面側に、上側半導体チップ４０ｘが実装されるばかりではなく、外部接続端子２６が設けられている。このため、半導体チップ４０と外部接続端子２６との電気的な接続においては、半導体チップ４０から外側領域に配線パターンを引き回すことなく、半導体チップ４０の外周近傍上に配線パターンを持ち上げることによって行うことができる。従って、電子部品実装構造１ａの面積は、半導体チップ４０の面積と略同一サイズまで縮小することが可能となり、電子部品実装構造１ａの面積の縮小化に容易に対応することができる。
【００７５】
なお、図１１に示された第２実施形態の変形例の電子部品実装構造１ｂのように、第２実施形態の図９において、コア基板３０ａの樹脂層２１に電子部品４０が埋設されたものを使用する代わりに、第１実施形態で説明した凹部３１が設けられたコア基板３０を使用し、その凹部３１の底部に電子部品４０が接着層１２によって固着されたものを使用してもよい。図１１において、それ以外の要素は図９と同一であるのでその説明を省略する。
【００７６】
また、前述した第１実施形態において、前述した第２実施形態で説明したコア基板３０ａの樹脂層２１に電子部品４０が埋設されたものを使用し、第１実施形態と同様な配線パターンを形成してもよい。
【００７７】
（第３の実施の形態）
図１２〜図１４は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図、図１５は本発明の第３実施形態の電子部品実装構造を示す断面図、図１６は同じく電子部品実装構造の変形例を示す断面図である。
【００７８】
第３実施形態の特徴は、半導体チップとしてペリフェラル型で配置された接続パッドを備えたものを使用し、その接続パッドと配線パターンとをビアホールを介さずに直接接続することにある。第３実施形態では、第２実施形態と同様な工程についてはその詳しい説明を省略する。
【００７９】
第３実施形態の電子部品実装構造の製造方法は、図１２（ａ）に示すように、まず、素子形成面に接続パッド４０ａ及びパシベージョン膜４０ｂが露出した構造を有する半導体チップ４０（電子部品）を用意する。第３実施形態で使用される半導体チップ４０では、ペリフェラル型で周縁部に接続パッド４０ａが配置されている。また、パシベージョン膜４０ｂは、例えば、シリコン窒化膜とその上に形成されたポリイミド膜とより構成される。
【００８０】
さらに、第２実施形態と同様なプリプレグ１０ａ及び樹脂層２１を用意する。その後に、第２実施形態と同様な方法により、プリプレグ１０ａ上に樹脂層２１を配置し、さらに接続パッド４０ａを上側にして半導体チップ４０を樹脂層２１上に配置する。続いて、第２実施形態と同様な方法で加熱／加圧することにより、プリプレグ１０ａ上に樹脂層２１を接着すると共に、半導体チップ４０を樹脂層２１内に埋設する。
【００８１】
これにより、図１２（ｂ）に示すように、第２実施形態と同様に、プリプレグ絶縁層１０及び樹脂層２１により構成されるコア基板３０ａが得られると共に、コア基板３０ａの樹脂層２１に半導体チップ４０が埋設された状態となり、半導体チップ４０の段差が解消される。次いで、図１２（ｃ）に示すように、コア基板３０ａをレーザなどで加工することにより、コア基板３０ａを貫通する第１ビアホール３０ｘを形成する。
【００８２】
続いて、図１３（ａ）に示すように、コア基板３０ａの上面、下面及び第１ビアホール３０ｘの内面に、無電解めっきによりシード層１３を形成する。さらに、配線パターンに対応する部分に開口部２３ｘが設けられたレジスト膜２３を形成する。
【００８３】
次いで、図１３（ｂ）に示すように、シード層１３をめっき給電層に利用する電解めっきにより、レジスト膜２３の開口部２３ｘ内、及び第１ビアホール３０ｘ内に金属膜パターン１５を形成する。さらに、レジスト膜２３を除去した後に、金属膜パターン１５をマスクにしてシード層１３をエッチングする。これにより、図１２（ｃ）に示すように、コア基板３０の両面側に第１配線パターン１６が形成される。
【００８４】
コア基板３０ａの上面の第１配線パターン１６は、ビアホールを介すことなく半導体チップ４０の接続パッド４０ａに直接接続され、パシベージョン膜に接触した状態で接続パッド４０ａから半導体チップ４０の外側周辺部に延在して形成される。さらに、コア基板３０ａの上面の第１配線パターン１６は、コア基板３０ａの下面の第１配線パターン１６に第１ビアホール３０ｘを介して電気的に接続される。
【００８５】
前述した第２実施形態では、半導体チップ４０を被覆する層間絶縁膜１８を形成した後に、半導体チップ４０の接続パッド４０ａ上の層間絶縁膜１８にレーザによりビアホール１８ｘを形成している。このため、レーザが半導体チップ４０の接続パッド４０ｂに照射されることによって、半導体チップ４０のタイプによってはダメージが問題になる場合が想定される。
【００８６】
しかしながら、第３実施形態では、ビアホールを介すことなく半導体チップ４０の接続パッド４０ａに第１配線パターン１６が直接接続されるので、半導体チップ４０にダメージを与えるおそれがなくなる。従って、各種の電子部品を幅広く使用できるようになり、実装の自由度を広くすることができる。
【００８７】
しかも、図１２（ｃ）の下図に示すように、コア基板３０ａの上面側の第１配線パターン１６は、ペリフェラル型で配置された半導体チップ４０の接続パッド４０ａから外側周辺部延在して形成される。つまり、半導体チップ４０の中央部に第１配線パターン１６を配置しないようにしている。
【００８８】
本実施形態と違って、半導体チップ４０の接続パッド４０ａがエリアアレイ型で全面に配置されている場合、半導体チップ４０の中央部にも配線パターンが形成される。このため、半導体チップ４０のパシベージョン膜４０ｂとして、絶縁耐性が低いものが使用される場合、配線パターンと半導体チップ４０の電気回路とが電気的にショートする場合が想定される。このため、パシベーション膜４０ｂ上に絶縁性の高い保護膜を再度パターニングしなければならない場合が想定される。
【００８９】
しかしながら、本実施形態では、半導体チップ４０のペリフェラル型で配置された接続パッド４０ａから外側周辺部に第１配線パターン１６が延在して形成されるので、第１配線パターン１６と半導体チップ４０の電気回路とが電気的にショートするおそれがない。ペリフェラル型で配置される接続パッド４０ａから外側の下の半導体チップ４０の領域には電気回路が存在しないからである。
【００９０】
このようにすることにより、半導体チップ４０を実装した後に、層間絶縁膜やビアホールを形成する工程を省略できるので、第１実施形態よりもコスト低減を図ることができる。
【００９１】
次いで、図１４（ａ）に示すように、コア基板３０ａの下面側の第１配線パターン１６を被覆する層間絶縁膜１８を形成し、第１配線パターン１６上の層間絶縁膜１８の部分に第２ビアホール１８ｘを形成する。さらに、第２ビアホール１８ｘを介して第１配線パターン１６に接続される第２配線パターン１６ａをコア基板３０ａの下面側の層間絶縁膜１８上に形成する。
【００９２】
なお、本実施形態では、コア基板３０の上面側に１層の配線パターン１６を形成し、コア基板３０の下面側に２層の配線パターン１６，１６ａを形成する形態を例示するが、コア基板３０の両面側にｎ層（ｎは１以上の整数）の配線パターンがそれぞれ積層された形態としてもよい。
【００９３】
続いて、図１４（ｂ）に示すように、コア基板３０ａの上面側の第１配線パターン１６上、及び下面側の第２配線パターン１６ａ上に開口部２４ｘがそれぞれ設けられたソルダレジスト膜２４をコア基板３０ａの両面側にそれぞれ形成する。さらに、コア基板３０ａの両面側のソルダレジスト膜２４の開口部２４ｘ内の第１、第２配線パターン１６，１６ａの部分にＮｉ／Ａｕめっきを施して接続部１７をそれぞれ形成する。
【００９４】
その後に、図１５に示すように、コア基板３０ａの上側の第１配線パターン１６の接続部１７に上側半導体チップ４０ｘのバンプ４０ａがフリップチップ接続される。これにより、第３実施形態の電子部品実装構造１ｃが得られる。そして、第１実施形態と同様に、コア基板３０ａの下側の第２配線パターン１６の接続部１７が外部接続用パッドとなる。
【００９５】
第３実施形態の電子部品実装構造１ｃでは、図１５に示すように、第２実施形態と同様に、プリプレグ絶縁層１０及び樹脂層２１により構成されるコア基板３０ａの樹脂層２１に半導体チップ４０が埋設されて、半導体チップ４０の厚みがコア基板３０ａに含まれて解消されている。
【００９６】
コア基板３０ａにはそれを貫通するビアホール３０ｘが設けられており、コア基板３０ａの両面側にはビアホール３０ｘを介して相互接続された第１配線パターン１６がそれぞれ形成されている。コア基板３０ａの上面側の第１配線パターン１６は、半導体チップ４０のペリフェラル型で配置された接続パッド４０ａにビアホールを介すことなく直接接続され、パシベーション膜４０ｂに接触した状態で形成されている。第１配線パターン１６は、半導体チップ４０の中央部上には形成されておらず、接続パッド４０ａ上から半導体チップ４０の外側周辺部に延在して形成されている。
【００９７】
コア基板３０ａの上面側の第１配線パターン１６の所要部上に開口部２４ｘが設けられたソルダレジスト膜２４が形成されており、その開口部２４ｘには接続部１７が設けられている。そして、その接続部１７に上側半導体チップ４０ｘ（上側電子部品）のバンプ４０ａがフリップチップ接続されている。
【００９８】
また、コア基板３０ａの下面側の第１配線パターン１６上には第２ビアホール１８ｘが設けられた層間絶縁膜１８が形成されており、その上には第２ビアホール１８ｘを介して第１配線パターン１６に接続された第２配線パターン１６ａが形成されている。さらに、第２配線パターン１６ａの所要部上に開口部２４ｘが設けられたソルダレジスト膜２４が形成されており、その開口部２４ｘには外部接続用の接続部１７が設けられている。
【００９９】
第３実施形態の電子部品実装構造１ｃは、第２実施形態と同様に、半導体チップ４０がコア基板３０ａの樹脂層２１に埋設されているので、半導体チップ４０の厚みが解消され、実装構造の薄型化に容易に対応できる。
【０１００】
さらに、第１配線パターン１６が、半導体チップ４０のペリフェラル型で配置された接続パッド４０ａにビアホールを介すことなく接続されて、半導体チップ４０の外側周辺部に延在して形成されている。従って、前述したような理由により、半導体チップ４０上に絶縁性の高い保護膜を特別にパターニングする必要がない。しかも、半導体チップ４０は製造工程においてレーザによりダメージを受けるおそれがないので、各種の電子部品を使用できると共に、電子部品実装構造の信頼性を向上させることができる。
【０１０１】
なお、図１６に示される第３実施形態の変形例の電子部品実装構造１ｄのように、第３実施形態の図１５において、コア基板３０ａの樹脂層２１に電子部品４０が埋設されたものを使用する代わりに、第１実施形態で説明した凹部３１が設けられたコア基板３０を使用し、その凹部３１に電子部品４０が接着層１２によって固着されたものを使用してもよい。図１６において、それ以外の要素は図１５と同一であるのでその説明を省略する。
【図面の簡単な説明】
【０１０２】
【図１】図１は関連技術に係る電子部品実装構造を示す断面図である。
【図２】図２（ａ）〜（ｅ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図(その１)である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図４】図４（ａ）〜（ｄ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その４）である。
【図６】図６は本発明の第１実施形態の電子部品実装構造を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図８】図８（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図９】図９は本発明の第２実施形態の電子部品実装構造を示す断面図である。
【図１０】図１０は図９を平面方向からみた平面図である。
【図１１】図１１は本発明の第２実施形態の電子部品実装構造の変形例を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図１５】図１５は本発明の第３実施形態の電子部品実装構造を示す断面図である
【図１６】図１６は本発明の第３実施形態の電子部品実装構造の変形例を示す断面図である。
【符号の説明】
【０１０３】
１，１ａ，１ｂ，１ｃ，１ｄ…電子部品実装構造、１０ａ…プリプレグ、１０…プリプレグ絶縁層、１０ｘ，２３ｘ，２４ｘ…開口部、１２…接着層、１４…充填樹脂、１６…第１配線パターン、１６ａ…第２配線パターン、１７…接続部、１７ａ…チップ用接続部、１７ｂ…外部用接続部、１８…層間絶縁膜、１８ｘ，３０ｘ…ビアホール、２０…銅箔付き樹脂層、２０ａ，２１…樹脂層、２０ｂ…銅箔、２３…レジスト膜、２４…ソルダレジスト膜、２６…外部接続端子、３０，３０ａ…コア基板、３１…凹部、４０…半導体チップ（電子部品）、４０ａ…接続パッド、４０ｂ…パシベーション膜、４０ｘ…上側半導体チップ（上側電子部品）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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