(57)【要約】【課題】バイポーラトランジスタおよび光素子がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い光電子集積回路を提供する。【解決手段】半絶縁性ＩｎＰ基板４上に、積層されて設けられたカソードコンタクト層５、活性層６、およびアノードコンタクト層７からなるフォトダイオード２が設けられている。ダイオード２に隣接して、基板４上にコンタクト層５と同じ材料を用いてコンタクト層５とは独立に設けられたコレクタコンタクト層１０上に、ＩｎＰ系ＨＢＴ３が設けられている。ＨＢＴ３は、コレクタ層１１、ベース層１２、およびエミッタ層１３からなる。コレクタ層１１、ベース層１２、およびエミッタ層１３は、カソードコンタクト層５、活性層、およびアノードコンタクト層７とはそれぞれ別途に設けられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半絶縁性基板と、
この半絶縁性基板上に積層されて設けられた第１の電極層、活性層、および第２の電極層からなる光素子と、
この光素子に隣接して、前記半絶縁性基板上に前記第１の電極層と同じ材料を用いて前記第１の電極層とは独立に設けられた導電層上に設けられたコレクタ層、このコレクタ層上に設けられたベース層、およびこのベース層上に設けられたエミッタ層からなり、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が前記第１の電極層、前記活性層、および前記第２の電極層とはそれぞれ別途に積層されたバイポーラトランジスタと、
を具備することを特徴とする光電子集積回路。
【請求項２】
半絶縁性基板と、
この半絶縁性基板上に互いに独立かつ隣接して設けられている少なくとも２つの第１の電極層のうちの一方の前記第１の導電層、ならびに一方の前記第１の導電層上に積層されて設けられた活性層および第２の電極層からなる光素子と、
前記各第１の電極層のうち他方の前記第１の電極層上に設けられた導電層、この導電層上に設けられたコレクタ層、このコレクタ層上に設けられたベース層、およびこのベース層上に設けられたエミッタ層からなるとともに、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が前記活性層および前記第２の電極層とはそれぞれ別途に積層されており、前記光素子に隣接して設けられているバイポーラトランジスタと、
を具備することを特徴とする光電子集積回路。
【請求項３】
前記第１の電極層は、高濃度のｎ形ＩｎＰ層および高濃度のｎ形ＩｎＧａＡｓ層の２層からなる積層構造に形成されていることを特徴とする請求項１または２に記載の光電子集積回路。
【請求項４】
前記導電層は、高濃度のｎ形ＩｎＰ層あるいは高濃度のｎ形ＩｎＧａＡｓ層からなることを特徴とする請求項１〜３のうちのいずれかに記載の光電子集積回路。
【請求項５】
前記第１の電極層、前記活性層、および前記第２の電極層は、エピタキシャル結晶層であることを特徴とする請求項１〜４のうちのいずれかに記載の光電子集積回路。
【請求項６】
前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層は、エピタキシャル結晶層であることを特徴とする請求項１〜５のうちのいずれかに記載の光電子集積回路。
【請求項７】
前記半絶縁性基板は、ＩｎＰにより形成されていることを特徴とする請求項１〜６のうちのいずれかに記載の光電子集積回路。
【請求項８】
前記バイポーラトランジスタは、前記ベース層と前記エミッタ層とが互いに異なる材料により形成されているヘテロ接合バイポーラトランジスタであることを特徴とする請求項１〜７のうちのいずれかに記載の光電子集積回路。
【請求項９】
前記バイポーラトランジスタは、前記ベース層が前記第２の電極層と異なる材料により形成されているヘテロ接合バイポーラトランジスタであることを特徴とする請求項１〜８のうちのいずれかに記載の光電子集積回路。
【請求項１０】
前記第１の電極層の一部に、イオン注入により絶縁層が形成されていることを特徴とする請求項１〜９のうちのいずれかに記載の光電子集積回路。
【請求項１１】
前記イオンは、Ｈ，Ｈｅ，Ｏ，Ｆｅのうちの少なくとも１つであることを特徴とする請求項１０に記載の光電子集積回路。
【請求項１２】
前記光素子は、前記活性層が光吸収層および走行層からなるフォトダイオードであることを特徴とする請求項１〜１１のうちのいずれかに記載の光電子集積回路。
【請求項１３】
前記光素子は、前記活性層が第１のクラッド層と第２のクラッド層との間にコア層を挟んでなる光変調器であることを特徴とする請求項１〜１１のうちのいずれかに記載の光電子集積回路。
【請求項１４】
半絶縁性基板上に第１の電極層、活性層、および第２の電極層を順次積層して設ける工程と、
前記第２の電極層の表面の一部を選択的に覆ってマスクを設けるとともに、前記第２の電極層および前記活性層の前記マスクにより覆われていない部分を除去して、前記第１の電極層の表面の一部を選択的に露出させる工程と、
前記マスクを除去した後、露出された前記第１の電極層の表面、前記第２の電極層、および前記活性層を覆って、コレクタ層、ベース層、およびエミッタ層を前記半絶縁性基板上に全面的に順次積層して設ける工程と、
前記第２の電極層および前記活性層を覆う前記コレクタ層、前記ベース層、および前記エミッタ層を除去し、前記コレクタ層、前記ベース層、および前記エミッタ層を前記第２の電極層および前記活性層から電気的に切り離して前記第１の電極層上にのみ残すとともに、前記コレクタ層、前記ベース層、および前記エミッタ層により覆われている前記第１の電極層を、前記第２の電極層および前記活性層により覆われている前記第１の電極層から電気的に切り離す工程と、
を含むことを特徴とする光電子集積回路の製造方法。
【請求項１５】
半絶縁性基板上に第１の電極層、活性層、および第２の電極層を順次積層して設ける工程と、
前記第２の電極層の表面の一部を選択的に覆って第１のマスクを設けるとともに、前記第１のマスク側から前記第１の電極層側に向かうに連れて前記第２の電極層および前記活性層を多く残しつつ、前記第１のマスク側から前記第１の電極層側に向けて、かつ前記第２の電極層および前記活性層の前記第１のマスクにより覆われている部分からその外側に向けて前記第２の電極層および前記活性層の前記第１のマスクにより覆われていない部分を順次除去して、前記第１の電極層の表面の一部を選択的に露出させる工程と、
前記第１のマスクを除去した後、露出された前記第１の電極層の表面、前記第２の電極層、および前記活性層を覆って、導電層、コレクタ層、ベース層、およびエミッタ層を前記半絶縁性基板上に全面的に順次積層して設ける工程と、
前記半絶縁性基板上の領域のうち前記第２の電極層および前記活性層を介さずに前記第１の電極層上に前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が設けられている第１の領域内において前記エミッタ層の表面の一部を選択的に覆って第２のマスクを設けるとともに、前記エミッタ層の前記第２のマスクにより覆われていない部分を前記半絶縁性基板上から全面的に除去して前記ベース層の表面を露出させ、前記第２のマスクを除去した後、前記第１の領域内において前記ベース層上に残された前記エミッタ層を全面的に覆って露出された前記ベース層の表面上に選択的に第３のマスクを設けるとともに、前記ベース層、前記コレクタ層、および前記導電層の前記第３のマスクにより覆われていない部分を前記半絶縁性基板上から順次全面的に除去して少なくとも前記第１の領域内の前記第１の電極層の表面の一部を選択的に露出させる工程と、
前記第３のマスクを除去した後、前記第２の電極層の表面の一部を選択的に覆って第４のマスクを設けるとともに、前記第２の電極層および前記活性層の前記第４のマスクにより覆われていない部分を前記半絶縁性基板上から順次全面的に除去して、前記半絶縁性基板上の領域のうち前記第１の領域を除く第２の領域内の前記第１の電極層の表面の一部を選択的に露出させる工程と、
前記第４のマスクを除去した後、前記第１の領域内に残された前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層を全面的に覆って露出された前記第１の電極層の表面上に選択的に第５のマスクを設けるとともに、この第５のマスクとは独立した第６のマスクを前記第２の領域内に残された前記活性層および前記第２の電極層を全面的に覆って露出された前記第１の電極層の表面上に選択的に設けた後、前記第１の電極層の前記第５のマスクおよび前記第６のマスクにより覆われていない部分を前記半絶縁性基板上から全面的に除去して、前記第１の領域内に残された前記第１の電極層、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層と、前記第２の領域内に残された前記第１の電極層、前記活性層、および前記第２の電極層とを電気的に切り離す工程と、
を含むことを特徴とする光電子集積回路の製造方法。
【請求項１６】
前記第１の電極層を、高濃度のｎ形ＩｎＰ層および高濃度のｎ形ＩｎＧａＡｓ層の２層からなる積層構造に形成することを特徴とする請求項１４または１５に記載の光電子集積回路の製造方法。
【請求項１７】
前記導電層を、高濃度のｎ形ＩｎＰ層あるいは高濃度のｎ形ＩｎＧａＡｓ層により形成することを特徴とする請求項１４〜１６のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項１８】
前記第１の電極層、前記活性層、および前記第２の電極層を、有機金属気相成長法および分子線エピタキシャル成長法の少なくとも一方によって連続して設けることを特徴とする請求項１４〜１７のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項１９】
前記コレクタ層、前記ベース層、および前記エミッタ層を、有機金属気相成長法および分子線エピタキシャル成長法の少なくとも一方によって連続して設けることを特徴とする請求項１４〜１８のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項２０】
前記半絶縁性基板を、ＩｎＰにより形成することを特徴とする請求項１４〜１９のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項２１】
前記ベース層と前記エミッタ層とを互いに異なる材料により形成してヘテロ接合することにより、前記コレクタ層、前記ベース層、および前記エミッタ層からなるヘテロ接合バイポーラトランジスタを前記第１の電極層上に設けることを特徴とする請求項１４〜２０のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項２２】
前記ベース層が前記第２の電極層と異なる材料により形成されているヘテロバイポーラトランジスタを前記第１の電極層上に設けることを特徴とする請求項１４〜２１のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項２３】
前記第１の電極層の表面の一部を選択的に露出させた後、前記コレクタ層、前記ベース層、および前記エミッタ層を設けるのに先立って、前記コレクタ層、前記ベース層、および前記エミッタ層のみにより覆われる前記第１の電極層の一部に選択的にイオン注入して加熱処理を施すことにより、前記第１の電極層の前記イオン注入された部分を絶縁化することを特徴とする請求項１４〜２２のうちのいずれかに記載の光電子集積回路の製造方法。
【請求項２４】
前記イオンとして、Ｈ，Ｈｅ，Ｏ，Ｆｅのうちの少なくとも１つを用いることを特徴とする請求項２３に記載の光電子集積回路の製造方法。
【請求項２５】
前記活性層を光吸収層および走行層から形成し、前記光吸収層および前記走行層を前記第１の電極層と前記第２の電極層との間に挟んでなるフォトダイオードを前記半絶縁性基板上に設けることを特徴とする請求項１４〜２４に記載の光電子集積回路の製造方法。
【請求項２６】
前記活性層を第１のクラッド層と第２のクラッド層との間にコア層を挟んで形成し、前記第１のクラッド層、前記第２のクラッド層、および前記コア層を前記第１の電極層と前記第２の電極層との間に挟んでなる光変調器を前記半絶縁性基板上に設けることを特徴とする請求項１４〜２４に記載の光電子集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光集積回路と半導体集積回路とを同一基板上に混載する技術に係り、特にフォトダイオードや光変調器などの光素子と半導体素子としてのヘテロ接合バイポーラトランジスタとを同一基板上に備える光電子集積回路およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の応用技術として、半導体素子（電子素子）と光素子とを同一基板上に設ける、いわゆる光電子集積回路（Opto-Electronic Integrated Circuits：ＯＥＩＣ）がある。具体例としては、電子素子の一種であるヘテロ接合バイポーラトランジスタ（Hetero-junction Bipolar Transistor：ＨＢＴ）と光デバイスとを、ＩｎＰからなる半絶縁性基板上に混載したＯＥＩＣがある。一般に、ＩｎＰ系材料は、高い電子輸送移動度や多彩なバンド設計などの優れた電子物性を有している。また、ＨＢＴは、高電流駆動やコンパクトな素子サイズなどのバイポーラトランジスタ固有の特徴を有している。したがって、ＩｎＰ基板上に設けられたＨＢＴであるＩｎＰ系ＨＢＴは、前述したＩｎＰ系材料およびバイポーラトランジスタのそれぞれの特徴を兼ね備えており、高速性と高集積度に優れた電子素子である。さらに、ＩｎＰ系の半絶縁性基板は、長波長用光素子を作製する際に一般的に用いられている。したがって、ＩｎＰ系ＨＢＴは、エピタキシャル成長法により作製されたＩｎＰ系結晶基板上に、長波長用光素子とともに集積可能であるという利点を有している。
【０００３】
近年、前述したＩｎＰ系ＨＢＴと光デバイスとをＩｎＰ系基板上に集積したＯＥＩＣの研究が盛んに行われている。例えば、ＩｎＰ系ＨＢＴとｐｉｎフォトダイオードとをＩｎＰ系基板上に集積したＯＥＩＣが報告されている（例えば非特許文献１参照）。この半絶縁性ＩｎＰ基板１０２上にＩｎＰ系ＨＢＴ１０３およびｐｉｎフォトダイオード１０４が集積されたＯＥＩＣ１０１の断面図を、図２５に示す。このＯＥＩＣ１０１においては、図２５中一点鎖線の左側が半導体素子形成領域（ＨＢＴ形成領域）であり、一点鎖線の右側が光素子形成領域（ｐｉｎフォトダイオード形成領域）である。ＯＥＩＣ１０１は、次に述べる構成および特徴を有している。
【０００４】
図２５に示すように、ＯＥＩＣ１０１では、ＩｎＰ系ＨＢＴ１０３とｐｉｎフォトダイオード１０４とが半絶縁性ＩｎＰ基板１０２を共有している。ＩｎＰ系ＨＢＴ１０３は、ｎ形ＩｎＧａＡｓからなるコレクタコンタクト層（サブコレクタ層）１０５を介して半絶縁性ＩｎＰ基板１０２上に設けられている。また、ＩｎＰ系ＨＢＴ１０３は、アンドープＩｎＧａＡｓおよびｎ形ＩｎＰなどからなるコレクタ層１０６、ｐ形ＩｎＧａＡｓからなるベース層１０７、ならびにｎ形ＩｎＰからなるエミッタ層１０８を有している。コレクタコンタクト層１０５にはコレクタ電極１０９が、ベース層１０７にはベース電極１１０が、そしてエミッタ層１０８にはエミッタ電極１１１が、それぞれ設けられている。
【０００５】
また、図２５に示すように、ｐｉｎフォトダイオード１０４はＩｎＰ系ＨＢＴ１０３と略同じ構成に作製されている。すなわち、ｐｉｎフォトダイオード１０４は、コレクタコンタクト層１０５を介して半絶縁性ＩｎＰ基板１０２上に設けられている。コレクタコンタクト層１０５は、ｐｉｎフォトダイオード１０４の一方の電極であるカソードコンタクト層となる。また、ｐｉｎフォトダイオード１０４は、その活性層がコレクタ層１０６を用いて形成されている。それとともに、ｐｉｎフォトダイオード１０４は、その他方の電極であるアノードコンタクト層がベース層１０７を用いて形成されている。カソードコンタクト層１０５にはカソード電極１１２が、またアノードコンタクト層１０７にはアノード電極１１３が、それぞれ設けられている。
【０００６】
このような構造によれば、ＩｎＰ系ＨＢＴ１０３が有するベース層１０７、コレクタ層１０６、およびコレクタコンタクト層（高濃度ｎ形ＩｎＰ層）１０５を用いて、ｐｉｎフォトダイオード１０４を作製することができる。すなわち、活性層１０６内のアンドープＩｎＧａＡｓ層を光吸収層とする、光吸収領域が１．５５μｍ帯のｐｉｎフォトダイオード１０４を作製することができる。このように、ＯＥＩＣ１０１では、ＩｎＰ系ＨＢＴ１０３およびｐｉｎフォトダイオード１０４の製造工程を共通化させて、同一のエピタキシャル結晶基板１０２上に作製できる。これにより、ＯＥＩＣ１０１は、その製造プロセスを大幅に簡略化できる。
【０００７】
また、ＯＥＩＣの製造方法の一つに、いわゆる選択再成長法と呼ばれる製造方法がある。この選択再成長法とは、光素子形成領域にシリコン酸化膜もしくはシリコン窒化膜等の絶縁膜をマスクとして形成し、このマスクにより覆われていない部分を除去し、基板を露出させ、この露出した基板上に電子回路のエピタキシャル層を選択的に再成長させる方法である。選択再成長法は、電子回路のエピタキシャル層を光素子とは独立に設計して選択的に再成長させることができる利点がある（例えば非特許文献２参照）。
【非特許文献１】E. Sano et al., IEEE Electron Devices, 43, 1826(1996)
【非特許文献２】M. Ida et al., Journal of Crystal Growth, 158,437 (1996)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述したＯＥＩＣ１０１においては、ＨＢＴ１０３のベース層１０７、コレクタ層１０６、およびコレクタコンタクト層１０５を用いてダイオード１０４を作製しているため、ダイオード１０４の受光感度とＨＢＴ１０３との動作速度との間にトレードオフが生ずる。具体的には、ＨＢＴ１０３のコレクタ層１０６を薄肉化してＨＢＴ１０３の高速化を図ると、ダイオード１０４のＩｎＧａＡｓ光吸収層が薄くなりダイオード１０４の受光感度が低下する。また、ダイオード１０４のＩｎＧａＡｓ光吸収層を厚肉化してダイオード１０４の高感度化を求めると、ＨＢＴ１０３のコレクタ層１０６が厚くなりＨＢＴ１０３の動作速度が遅くなる。
【０００９】
また、前述した選択再成長法では、マスク近傍のＩｎＧａＡｓ膜の膜厚が一般的な結晶成長法に比べて約１．３〜１．６倍に上昇し、その組成がＩｎリッチとなる問題が報告されている。このため、ＩｎＧａＡｓ層がＩｎＰ層と格子整合となる組成を得るためには、電子回路のエピタキシャル層（電子素子形成領域）をマスク（光素子形成領域）から少なくとも１５０μｍ以上離さなければならない。これは、選択再成長法では、電子回路と光素子との物理的最近接距離を１５０μｍ以内に設定することが不可能であることを意味している。この結果、選択再成長法を用いて作製されるＯＥＩＣでは、電子回路と光素子との間に配線遅延が生じ、動作速度の高速化を図ることが困難である。
【００１０】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、バイポーラトランジスタおよび光素子がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い光電子集積回路を提供することにある。また、そのような光電子集積回路を効率良く、かつ、容易に製造することができる光電子集積回路の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明の一態様に係る光電子集積回路は、半絶縁性基板と、この半絶縁性基板上に積層されて設けられた第１の電極層、活性層、および第２の電極層からなる光素子と、この光素子に隣接して、前記半絶縁性基板上に前記第１の電極層と同じ材料を用いて前記第１の電極層とは独立に設けられた導電層上に設けられたコレクタ層、このコレクタ層上に設けられたベース層、およびこのベース層上に設けられたエミッタ層からなり、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が前記第１の電極層、前記活性層、および前記第２の電極層とはそれぞれ別途に積層されたバイポーラトランジスタと、を具備することを特徴とするものである。
【００１２】
この光電子集積回路においては、光素子とバイポーラトランジスタとが電気的に接触することなく、光素子の第１の電極層とバイポーラトランジスタが設けられる導電層とが同じ材料を用いて形成されている。すなわち、光素子とバイポーラトランジスタとが互いに近接されて設けられている。それとともに、光素子の第１の電極層、活性層、および第２の電極層の各層と、バイポーラトランジスタのコレクタ層、ベース層、およびエミッタ層の各層とが互いに独立して形成されている。このような構造によれば、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれは殆どない。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆どない。
【００１３】
また、前記課題を解決するために、本発明の他の態様に係る光電子集積回路は、半絶縁性基板と、この半絶縁性基板上に互いに独立かつ隣接して設けられている少なくとも２つの第１の電極層のうちの一方の前記第１の導電層、ならびに一方の前記第１の導電層上に積層されて設けられた活性層および第２の電極層からなる光素子と、前記各第１の電極層のうち他方の前記第１の電極層上に設けられた導電層、この導電層上に設けられたコレクタ層、このコレクタ層上に設けられたベース層、およびこのベース層上に設けられたエミッタ層からなるとともに、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が前記活性層および前記第２の電極層とはそれぞれ別途に積層されており、前記光素子に隣接して設けられているバイポーラトランジスタと、を具備することを特徴とするものである。
【００１４】
この光電子集積回路においては、光素子とバイポーラトランジスタとが電気的に接触することなく、光素子の第１の電極層とバイポーラトランジスタが設けられる第１の電極層とが同じ材料を用いて形成されている。すなわち、光素子とバイポーラトランジスタとが互いに近接されて設けられている。それとともに、光素子の第１の電極層、活性層、および第２の電極層の各層と、バイポーラトランジスタの導電層、コレクタ層、ベース層、およびエミッタ層の各層とが互いに独立して形成されている。このような構造によれば、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれは殆どない。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆どない。
【００１５】
また、前記課題を解決するために、本発明の他の態様に係る光電子集積回路の製造方法は、半絶縁性基板上に第１の電極層、活性層、および第２の電極層を順次積層して設ける工程と、前記第２の電極層の表面の一部を選択的に覆ってマスクを設けるとともに、前記第２の電極層および前記活性層の前記マスクにより覆われていない部分を除去して、前記第１の電極層の表面の一部を選択的に露出させる工程と、前記マスクを除去した後、露出された前記第１の電極層の表面、前記第２の電極層、および前記活性層を覆って、コレクタ層、ベース層、およびエミッタ層を前記半絶縁性基板上に全面的に順次積層して設ける工程と、前記第２の電極層および前記活性層を覆う前記コレクタ層、前記ベース層、および前記エミッタ層を除去し、前記コレクタ層、前記ベース層、および前記エミッタ層を前記第２の電極層および前記活性層から電気的に切り離して前記第１の電極層上にのみ残すとともに、前記コレクタ層、前記ベース層、および前記エミッタ層により覆われている前記第１の電極層を、前記第２の電極層および前記活性層により覆われている前記第１の電極層から電気的に切り離す工程と、を含むことを特徴とするものである。
【００１６】
この光電子集積回路の製造方法においては、光素子の第１の電極層、活性層、および第２の電極層の各層と、バイポーラトランジスタのコレクタ層、ベース層、およびエミッタ層の各層とを互いに独立して形成することができる。それとともに、コレクタ層、ベース層、およびエミッタ層を半絶縁性基板上に全面的に設けた後、所定の形状に形成するので、選択再成長法で生じ易いマスク近傍の膜の組成に欠陥が生じるおそれが殆ど無い。また、光素子の第１の電極層から独立して電気的に切断された第１の電極層上にバイポーラトランジスタを設けることにより、光素子とバイポーラトランジスタとを電気的に接触させることなく近接して設けることができる。このような方法によれば、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれを殆ど無くすことができる。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆ど無くすことができる。さらに、光素子の第１の電極層とバイポーラトランジスタが設けられる第１の電極層とを、同じ工程で形成することができる。
【００１７】
また、前記課題を解決するために、本発明の他の態様に係る光電子集積回路の製造方法は、半絶縁性基板上に第１の電極層、活性層、および第２の電極層を順次積層して設ける工程と、前記第２の電極層の表面の一部を選択的に覆って第１のマスクを設けるとともに、前記第１のマスク側から前記第１の電極層側に向かうに連れて前記第２の電極層および前記活性層を多く残しつつ、前記第１のマスク側から前記第１の電極層側に向けて、かつ前記第２の電極層および前記活性層の前記第１のマスクにより覆われている部分からその外側に向けて前記第２の電極層および前記活性層の前記第１のマスクにより覆われていない部分を順次除去して、前記第１の電極層の表面の一部を選択的に露出させる工程と、前記第１のマスクを除去した後、露出された前記第１の電極層の表面、前記第２の電極層、および前記活性層を覆って、導電層、コレクタ層、ベース層、およびエミッタ層を前記半絶縁性基板上に全面的に順次積層して設ける工程と、前記半絶縁性基板上の領域のうち前記第２の電極層および前記活性層を介さずに前記第１の電極層上に前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層が設けられている第１の領域内において前記エミッタ層の表面の一部を選択的に覆って第２のマスクを設けるとともに、前記エミッタ層の前記第２のマスクにより覆われていない部分を前記半絶縁性基板上から全面的に除去して前記ベース層の表面を露出させ、前記第２のマスクを除去した後、前記第１の領域内において前記ベース層上に残された前記エミッタ層を全面的に覆って露出された前記ベース層の表面上に選択的に第３のマスクを設けるとともに、前記ベース層、前記コレクタ層、および前記導電層の前記第３のマスクにより覆われていない部分を前記半絶縁性基板上から順次全面的に除去して少なくとも前記第１の領域内の前記第１の電極層の表面の一部を選択的に露出させる工程と、前記第３のマスクを除去した後、前記第２の電極層の表面の一部を選択的に覆って第４のマスクを設けるとともに、前記第２の電極層および前記活性層の前記第４のマスクにより覆われていない部分を前記半絶縁性基板上から順次全面的に除去して、前記半絶縁性基板上の領域のうち前記第１の領域を除く第２の領域内の前記第１の電極層の表面の一部を選択的に露出させる工程と、前記第４のマスクを除去した後、前記第１の領域内に残された前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層を全面的に覆って露出された前記第１の電極層の表面上に選択的に第５のマスクを設けるとともに、この第５のマスクとは独立した第６のマスクを前記第２の領域内に残された前記活性層および前記第２の電極層を全面的に覆って露出された前記第１の電極層の表面上に選択的に設けた後、前記第１の電極層の前記第５のマスクおよび前記第６のマスクにより覆われていない部分を前記半絶縁性基板上から全面的に除去して、前記第１の領域内に残された前記第１の電極層、前記導電層、前記コレクタ層、前記ベース層、および前記エミッタ層と、前記第２の領域内に残された前記第１の電極層、前記活性層、および前記第２の電極層とを電気的に切り離す工程と、を含むことを特徴とするものである。
【００１８】
この光電子集積回路の製造方法においては、光素子の第１の電極層、活性層、および第２の電極層の各層と、バイポーラトランジスタの導電層、コレクタ層、ベース層、およびエミッタ層の各層とを互いに独立して形成することができる。また、導電層、コレクタ層、ベース層、およびエミッタ層を半絶縁性基板上に全面的に設けた後、所定の形状に形成するので、選択再成長法で生じ易いマスク近傍の膜の組成に欠陥が生じるおそれが殆ど無い。さらに、光素子の第１の電極層から独立して電気的に切断された第１の電極層上にバイポーラトランジスタを設けることにより、光素子とバイポーラトランジスタとを電気的に接触させることなく近接して設けることができる。このような方法によれば、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれを殆ど無くすことができる。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆ど無くすことができる。さらに、光素子の第１の電極層とバイポーラトランジスタが設けられる第１の電極層とを、同じ工程で形成することができる。
【発明の効果】
【００１９】
本発明に係る光電子集積回路においては、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれが殆どない。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆どない。すなわち、本発明の一態様に係る光電子集積回路は、バイポーラトランジスタおよび光素子がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い。
【００２０】
また、本発明に係る光電子集積回路の製造方法によれば、光素子の受光感度とバイポーラトランジスタの動作速度との間にトレードオフが生じるおそれを殆ど無くすことができる。また、光素子とバイポーラトランジスタとの間に配線遅延が生じるおそれも殆ど無くすことができる。さらに、光素子の第１の電極層とバイポーラトランジスタが設けられる第１の電極層とを、同じ工程で形成することができる。したがって、本発明の光電子集積回路の製造方法によれば、バイポーラトランジスタおよび光素子がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い光電子集積回路を効率良く、かつ、容易に製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００２２】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図６を参照しつつ説明する。図１は、本実施形態に係る光電子集積回路を示す断面図である。図２〜図５は、本実施形態に係る光電子集積回路の製造方法を示す工程断面図である。図６は、本実施形態に係る光電子集積回路の製造方法の特性および背景技術に係る光電子集積回路の製造方法の特性をそれぞれグラフにして示す図である。
【００２３】
本実施形態は、半導体素子を構成する層を基板上に全面的に再成長させて設けることにより光電子集積回路を製造する技術に係る。特に、ヘテロ接合バイポーラトランジスタおよび光素子を、それらの各層を個別に最適化しつつエピタキシャル層構造に形成して、同一のエピタキシャル結晶基板上に作製する技術に関する。この技術より、光電子集積回路（光送受信回路）の高速化、高感度化、および高集積化の実現を図る。以下、詳しく説明する。
【００２４】
先ず、図１を参照しつつ、本実施形態に係る光電子集積回路１について説明する。
【００２５】
図１に示すように、光電子集積回路（Opto-Electronic Integrated Circuits：ＯＥＩＣ）１においては、図１中一点鎖線の右側が光素子形成領域であり、一点鎖線の左側が半導体素子形成領域である。本実施形態においては、光素子（光集積回路）としてフォトダイオード２が設けられている。それとともに、半導体素子（半導体集積回路、電子素子）としてヘテロ接合バイポーラトランジスタ（Hetero-junction Bipolar Transistor：ＨＢＴ）３が設けられている。フォトダイオード２およびＨＢＴ３は、ＩｎＰにより形成された同一の半絶縁性基板４上に搭載されている。すなわち、ＯＥＩＣ１では、フォトダイオード２およびＩｎＰ系ＨＢＴ３が半絶縁性ＩｎＰ基板４を共有している。
【００２６】
フォトダイオード２は、ｎ形ＩｎＰからなる第１の電極層としてのカソードコンタクト層５、活性層６、およびｐ形ＩｎＧａＡｓＰからなる第２の電極層としてのアノードコンタクト層７から構成されている。また、本実施形態においては、活性層６は、その下側が傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなる走行層６ａ、その上側がｐ形ＩｎＧａＡｓからなる光吸収層６ｂにより構成されている。カソードコンタクト層５にはカソード電極８が、またアノードコンタクト層７にはアノード電極９が、それぞれ設けられている。
【００２７】
ＩｎＰ系ＨＢＴ３は、カソードコンタクト層５と同じ材料（ｎ形ＩｎＰ）を用いてカソードコンタクト層５とは独立に設けられた導電層１０を介して、半絶縁性ＩｎＰ基板４上に搭載されている。導電層１０は、いわゆるコレクタコンタクト層となる。ＩｎＰ系ＨＢＴ３は、傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなるコレクタ層１１、ｐ形ＩｎＧａＡｓからなるベース層１２、およびｎ形ＩｎＰからなるエミッタ層１３から構成されている。このように、ベース層１２とエミッタ層１３とは、互いに異なる材料により形成されてヘテロ接合されている。それとともに、ベース層１２は、アノードコンタクト層７とは異なる材料により形成されている。コレクタコンタクト層１０にはコレクタ電極１４が、ベース層１２にはベース電極１５が、そしてエミッタ層１３にはエミッタ電極１６が、それぞれ設けられている。
【００２８】
次に、図２〜図５および図１を参照しつつ、ＯＥＩＣ１の製造方法について説明する。
【００２９】
先ず、図２に示すように、半絶縁性ＩｎＰ基板４上に、フォトダイオード２のカソードコンタクト層５、活性層６、アノードコンタクト層７を順次積層して設ける。これら各層５，６，７は、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法および分子線エピタキシャル成長（Molecular Beam Epitaxy：ＭＢＥ）法の少なくとも一方の方法により設けられる。すなわち、フォトダイオード２のカソードコンタクト層５、活性層６、およびアノードコンタクト層７は、それぞれ半絶縁性ＩｎＰ基板４上にエピタキシャル成長されて形成される。
【００３０】
次に、図３に示すように、光素子形成領域内のアノードコンタクト層７の表面の一部を覆ってマスク１７を設ける。このマスク１７は、具体的にはフォトリソグラフィ技術により所定の形状にパターニングされたフォトレジスト膜である。フォトレジスト膜１７は、例えば塗布法によりアノードコンタクト層７上に設けられる。
【００３１】
次に、図４に示すように、アノードコンタクト層７上にフォトレジスト膜１７が塗布された状態で、ドライエッチングもしくはウェットエッチングを行う。これにより、アノードコンタクト層７および活性層６のフォトレジスト膜１７で覆われていない部分を除去して、カソードコンタクト層５の表面の一部を選択的に露出させる。この後、フォトレジスト膜１７をアノードコンタクト層７上から除去する。
【００３２】
次に、図５に示すように、カソードコンタクト層５の露出面、活性層６、およびアノードコンタクト層７を覆って、ＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３を半絶縁性ＩｎＰ基板４上に全面的に順次積層して設ける。すなわち、本実施形態においては、ＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３を、それぞれ全面再成長法により設ける。これら各層１１，１２，１３も、フォトダイオード２のカソードコンタクト層５、活性層６、およびアノードコンタクト層７と同様に、ＭＯＣＶＤ法およびＭＢＥ法の少なくとも一方の方法により設けられる。すなわち、ＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３は、それぞれ半絶縁性ＩｎＰ基板４上に全面的にエピタキシャル成長されて形成される。
【００３３】
この後、所望されるＯＥＩＣ１の仕様などに応じて、フォトダイオード２のカソードコンタクト層５、活性層６、およびアノードコンタクト層７、ならびにＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３を、所定のフォトリソグラフィ工程やエッチング工程によりそれぞれ所定の形状に整える。
【００３４】
具体的には、アノードコンタクト層７および活性層６を覆うコレクタ層１１、ベース層１２、およびエミッタ層１３を除去する。これにより、コレクタ層１１、ベース層１２、およびエミッタ層１３を、アノードコンタクト層７および活性層６から電気的に切り離してカソードコンタクト層５上にのみ残す。それとともに、コレクタ層１１、ベース層１２、およびエミッタ層１３のみにより覆われているカソードコンタクト層５を、アノードコンタクト層７および活性層６のみにより覆われているカソードコンタクト層５から電気的に切り離す。これにより、コレクタ層１１、ベース層１２、およびエミッタ層１３のみにより覆われているカソードコンタクト層５を、ＩｎＰ系ＨＢＴ３のコレクタ層１１が電気的に接触するコレクタコンタクト層１０とする。すなわち、ＩｎＰ系ＨＢＴ３は、フォトダイオード２のカソードコンタクト層５を、コレクタコンタクト層１０として利用している。
【００３５】
この後、カソードコンタクト層５にはカソード電極８を、またアノードコンタクト層７にはアノード電極９を、それぞれ設ける。同様に、コレクタコンタクト層１０にはコレクタ電極１４を、ベース層１２にはベース電極１５を、そしてエミッタ層１３にはエミッタ電極１６を、それぞれ設ける。以後、予め定められている所定の工程を経ることにより、所望の構造からなるＯＥＩＣ１を得る。すなわち、図１に示すように、１枚の半絶縁性ＩｎＰ基板４上に、フォトダイオード２とＩｎＰ系ＨＢＴ３とがそれぞれ予め規定された領域内で近接して設けられたＯＥＩＣ１を得る。
【００３６】
ここで、図６を参照しつつ、前述した本実施形態の光電子集積回路の製造方法の特徴について説明する。図６には、光素子形成領域からの距離に対するＩｎＧａＡｓ層（膜）中のＩｎ濃度増加量の変化をグラフにより示す。図６中実線で示すグラフは、本実施形態に係る全面再成長法により形成されたＩｎＧａＡｓ層についてのＩｎ濃度増加量の変化を示すグラフである。また、図６中破線で示すグラフは、背景技術に係る選択再成長法により形成されたＩｎＧａＡｓ層についてのＩｎ濃度増加量の変化を示すグラフである。
【００３７】
図６中破線で示すグラフによれば、選択再成長法により形成されたＩｎＧａＡｓ層では、光素子形成領域に近づくに連れてＩｎ濃度増加量の変化が著しく大きくなっている。これに対して、図６中実線で示すグラフによれば、成長マスクを使用せずにＨＢＴ３層を基板４上に全面的に再成長させる全面再成長法により形成されたＩｎＧａＡｓ層では、光素子形成領域からの距離に拘らず、Ｉｎ濃度増加量の変化は殆ど無い。すなわち、全面再成長法を用いる本実施形態の光電子集積回路の製造方法によれば、選択再成長法を用いる背景技術の光電子集積回路の製造方法で問題とされている光素子領域近傍のＩｎＧａＡｓ層の組成のずれ（欠陥）は殆ど発生しないことが分かった。この結果、本実施形態の光電子集積回路の製造方法によれば、フォトダイオード２とＩｎＰ系ＨＢＴ３との物理的再近接距離を、従来では殆ど不可能であった約１０μｍ以下に容易に設定できることが明らかになった。したがって、本実施形態の光電子集積回路の製造方法によれば、フォトダイオード２とＩｎＰ系ＨＢＴ３との間の配線遅延を容易に低減して、光電子集積回路１の動作速度を高速化することができる。それとともに、光電子集積回路１の集積度を容易に高めることができる。
【００３８】
以上説明したように、この第１実施形態によれば、ＩｎＰ系ＨＢＴ３は、フォトダイオード２のカソードコンタクト層５を、コレクタコンタクト層１０として利用している。これにより、ＩｎＰ系ＨＢＴ３を全面再成長させる際に、フォトダイオード２のカソードコンタクト層５および活性層６のそれぞれの厚みの和に略相当する段差を、０．５μｍ程度に低減することができる。この結果、背景技術に係る選択再成長法に比べて、ＩｎＰ系ＨＢＴ３をより平滑に成長させることができる。
【００３９】
また、ＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３を半絶縁性ＩｎＰ基板４上に全面的に再成長させる。これにより、ＩｎＰ系ＨＢＴ３を構成する各エピタキシャル結晶層１１，１２，１３の層構造をそれぞれ適正化しつつ設けることができる。それとともに、ＩｎＰ系ＨＢＴ３のコレクタ層１１およびベース層１２を、フォトダイオード２の活性層６およびアノードコンタクト層７とは別途成長させる。これにより、フォトダイオード２を構成するカソードコンタクト層５、活性層６、およびアノードコンタクト層７の各エピタキシャル結晶層５，６，７の層構造も、それぞれ適正化しつつ設けることができる。この結果、背景技術において説明したＩｎＰ系ＨＢＴ３の動作速度とフォトダイオード２の受光感度とのトレードオフを殆ど無くして、ＩｎＰ系ＨＢＴ３の動作速度の高速化およびフォトダイオード２の高感度化を両立させることができる。すなわち、フォトダイオード２およびＩｎＰ系ＨＢＴ３を、それぞれの性能を互いに打ち消し合うおそれを殆ど無くして、それぞれ適正な設定で半絶縁性ＩｎＰ基板４上に混載させることができる。
【００４０】
したがって、本実施形態のＯＥＩＣ１は、フォトダイオード２およびＩｎＰ系ＨＢＴ３がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い。また、本実施形態によれば、全面再成長法を用いることにより、そのようなＯＥＩＣ１を効率良く、かつ、容易に製造することができる。
【００４１】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図７および図８を参照しつつ説明する。図７は、本実施形態に係る光電子集積回路を示す断面図である。図８は、本実施形態に係る光電子集積回路の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００４２】
本実施形態は、ｎ形ＩｎＰからなるコレクタコンタクト層（カソードコンタクト層）の一部を絶縁化するためにイオン注入を行っている点、および光素子として光変調器を設けている点が前述した第１実施形態と異なっている。以下、説明する。
【００４３】
図７に示すように、本実施形態に係る光電子集積回路（ＯＥＩＣ）２１においては、ＩｎＰ系ＨＢＴ２２が搭載されているｎ形ＩｎＰからなるコレクタコンタクト層２３の一部に、絶縁層２４が設けられている。この絶縁層２４は、具体的には、次に述べる工程により形成される。
【００４４】
先ず、図８に示すように、前述した第１実施形態と同様の工程により、コレクタコンタクト層２３の表面の一部を選択的に露出させる。この後、図８中白抜き矢印で示すように、ＩｎＰ系ＨＢＴ２２の傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなるコレクタ層１１、ｐ形ＩｎＧａＡｓからなるベース層１２、およびｎ形ＩｎＰからなるエミッタ層１３を半絶縁性ＩｎＰ基板４上に全面的に再成長させるのに先立って、半導体素子形成領域内のコレクタコンタクト層２３の露出面の一部に選択的にイオンを注入する。この選択的に注入されるイオンには、例えばＨ，Ｈｅ，Ｏ，Ｆｅのうちの少なくとも１つが用いられる。続けて、イオン注入されたコレクタコンタクト層２３などに活性化アニール処理（加熱処理）を施す。これにより、コレクタコンタクト層２３の一部を絶縁化させて絶縁層２４を設ける。
【００４５】
この後、半絶縁性ＩｎＰ基板４上にＩｎＰ系ＨＢＴ２２のコレクタ層１１、ベース層１２、およびエミッタ層１３を全面的に再成長させる。以後、第１実施形態と同様の工程を経ることにより、所望の構造からなるＯＥＩＣ２１を得る。すなわち、図７に示すように、１枚の半絶縁性ＩｎＰ基板４上に、フォトダイオード２とＩｎＰ系ＨＢＴ３とがそれぞれ予め規定された領域内で近接して設けられているとともに、コレクタコンタクト層２３の一部に絶縁層２４が設けられたＯＥＩＣ２１を得る。
【００４６】
また、本実施形態においては、光素子形成領域に光素子として光変調器２５を設けている。この場合、活性層２６は、第１および第２の２層のクラッド層２６ａ，２６ｃの間にコア層２６ｂを挟んだ構成に形成されている。それら各層２６ａ，２６ｂ，２６ｃもエピタキシャル結晶層である。具体的には、活性層２６は、そのカソードコンタクト層５に接する側がｎ形ＩｎＰからなる第１のクラッド層（下部クラッド層）２６ａとして、またそのアノードコンタクト層２７に接する側がアンドープＩｎＧａＡｌＡｓからなる第２のクラッド層（上部クラッド層）２６ｃとして、それぞれ形成されている。そして、それら第１のクラッド層２６ａと第２のクラッド層２６ｃとの間に挟まれて、ｎ形ＩｎＰおよびｐ形ＩｎＰからなるコア層２６ｂが形成されている。さらに、この光変調器２５においては、アノードコンタクト層２７がｎ形ＩｎＰからなるエピタキシャル結晶層により形成されている。
【００４７】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、コレクタコンタクト層２３の一部に絶縁層２４を設けることにより、ＩｎＰ系ＨＢＴ２２の外部ベースにおける寄生コレクタ容量成分を排除して、ＩｎＰ系ＨＢＴ２２の動作速度をより高めることが出来る。
【００４８】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図９〜図２４を参照しつつ説明する。図９は、本実施形態に係る光電子集積回路を示す断面図である。図１０〜図２３は、本実施形態に係る光電子集積回路の製造方法を示す工程断面図である。図２４は、本実施形態に係る光電子集積回路の製造方法の特性および背景技術に係る光電子集積回路の製造方法の特性をそれぞれグラフにして示す図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００４９】
本実施形態は、光素子が有する第１の電極層と同じ工程で作られて電気的に切り離された他の第１の電極層上に導電層を介してバイポーラトランジスタが設けられている点、およびそれら各第１の電極層が２層構造に形成されている点が前述した第１実施形態と異なっている。以下、図９〜図２４を参照しつつ詳しく説明する。
【００５０】
先ず、図９を参照しつつ、本実施形態に係る光電子集積回路３１について説明する。
【００５１】
図９に示すように、本実施形態のＯＥＩＣ３１も、前述した第１および第２の各実施形態のＯＥＩＣ１，２１と同様に、図９中一点鎖線の右側が光素子形成領域であり、一点鎖線の左側が半導体素子形成領域である。光素子形成領域には、フォトダイオード３２が設けられている。また、半導体素子形成領域には、ＨＢＴ３３が設けられている。フォトダイオード３２およびＨＢＴ３３は、ＩｎＰにより形成された同一の半絶縁性基板４上に搭載されている。すなわち、ＯＥＩＣ３１では、フォトダイオード３２およびＩｎＰ系ＨＢＴ３３が半絶縁性ＩｎＰ基板４を共有している。
【００５２】
フォトダイオード３２は、高濃度のｎ形ＩｎＰおよびｎ形ＩｎＧａＡｓからなる第１の電極層としてのカソードコンタクト層３４、活性層６、およびｐ形ＩｎＧａＡｓからなる第２の電極層としてのアノードコンタクト層３５から構成されている。本実施形態においては、カソードコンタクト層３４は、その下側が高濃度のｎ形ＩｎＰ層３４ａ、その上側が高濃度のｎ形ＩｎＧａＡｓ層３４ｂの２層からなる積層構造に形成されている。ｎ形ＩｎＰ層３４ａは、そのドーピング濃度を５×１０18 ｃｍ-3 以上に設定されているとともに、その膜厚を約４００〜ｌ０００ｎｍに形成されている。また、ｎ形ＩｎＧａＡｓ層３４ｂは、そのドーピング濃度を５×１０18 ｃｍ-3 以上に設定されているとともに、その膜厚を約１０〜５０ｎｍに形成されている。また、活性層６は、その下側が傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰの層からなる走行層６ａ、その上側がｐ形ＩｎＧａＡｓ層からなる光吸収層６ｂの２層からなる積層構造に形成されている。カソードコンタクト層３４にはカソード電極８が、またアノードコンタクト層３５にはアノード電極層９が、それぞれ設けられている。
【００５３】
また、ＩｎＰ系ＨＢＴ３３は、フォトダイオード３２が有するカソードコンタクト層３４と同じｎ形ＩｎＰ層３４ａおよびｎ形ＩｎＧａＡｓ層３４ｂの２層構造からなるとともに、カソードコンタクト層３４とは電気的に切り離されて互いに独立に設けられた他の第１の電極層３６を介して、半絶縁性ＩｎＰ基板４上に搭載されている。この第１の電極層３６は、いわゆるコレクタコンタクト層となる。ＩｎＰ系ＨＢＴ３３は、高濃度のｎ形ＩｎＰ層からなる導電層３７、傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなるコレクタ層１１、高濃度のｐ形ＩｎＧａＡｓからなるベース層３８、およびｎ形ＩｎＰからなるエミッタ層１３から構成されている。このように、ベース層３８とエミッタ層１３とは、互いに異なる材料により形成されてヘテロ接合されている。また、高濃度のｎ形ＩｎＰ層からなる導電層３７は、そのドーピング濃度を５×１０18 ｃｍ-3 以上に設定されているとともに、その膜厚を約２０〜ｌ００ｎｍに形成されている。コレクタコンタクト層３６にはコレクタ電極１４が、ベース層３８にはベース電極１５が、そしてエミッタ層１３にはエミッタ電極１６が、それぞれ設けられている。
【００５４】
次に、図１０〜図２３を参照しつつ、ＯＥＩＣ３１を形成する工程について説明する。先ず、図１０〜図１７を参照しつつ、ＩｎＰ系ＨＢＴ３３を形成する工程について説明する。
【００５５】
先ず、図１０に示すように、半絶縁性ＩｎＰ基板４上に、カソードコンタクト層３４、活性層６、アノードコンタクト層３５を順次積層して設ける。これら各層３４、６、３５は、ＭＯＣＶＤ法およびＭＢＥ法の少なくとも一方の方法により設けられる。すなわち、フォトダイオード３２のカソードコンタクト層３４、活性層６、およびアノードコンタクト層３５は、それぞれ半絶縁性ＩｎＰ基板４上にエピタキシャル成長されて形成される。
【００５６】
次に、図１１に示すように、光素子形成領域のアノードコンタクト層３５の表面の一部を覆って第１のマスク３９を設ける。この第１のマスク３９は、具体的にはフォトリソグラフィ技術により所定の形状にパターニングされたフォトレジスト膜である。第１のフォトレジスト膜３９は、例えば塗布法によりアノードコンタクト層３５上に設けられる。
【００５７】
次に、図１２に示すように、アノードコンタクト層３５上に第１のフォトレジストマスク３９が塗布された状態で、アノードコンタクト層３５および活性層６をドライエッチングによりエッチングして除去する。この際、第１のフォトレジスト膜３９側からカソードコンタクト層３４側に向けて、かつアノードコンタクト層３５および活性層６のフォトレジスト膜３９により覆われている部分からその外側に向けて、アノードコンタクト層３５および活性層６の第１のフォトレジスト膜３９により覆われていない部分を順次エッチングして除去する。すなわち、アノードコンタクト層３５および活性層６の第１のフォトレジスト膜３９により覆われている部分から斜め下方に向けて、アノードコンタクト層３５および活性層６の第１のフォトレジスト膜３９により覆われていない部分を順次エッチングして除去する。これにより、第１のフォトレジスト膜３９側からカソードコンタクト層３４側に向かうに連れてアノードコンタクト層３５および活性層６を多く残しつつ、カソードコンタクト層３４上から不要なアノードコンタクト層３５および活性層６を除去する。すなわち、アノードコンタクト層３５および活性層６を所定の形状でカソードコンタクト層３４上に残すとともに、カソードコンタクト層３４の表面の一部を選択的に露出させる。この後、第１のフォトレジスト膜３９をアノードコンタクト層３５上から除去する。また、このドライエッチング後、ウェットエッチングによりカソードコンタクト層３４上に残されたアノードコンタクト層３５および活性層６に表面処理を施す。
【００５８】
本実施形態のようにアノードコンタクト層３５および活性層６のエッチングにドライエッチングを適用することにより、アノードコンタクト層３５および活性層６の結晶方位に拘らずそれら各層３５，６のすべての面の傾斜角度を殆ど同じ大きさにすることができる。本実施形態においては、カソードコンタクト層３４上に残すアノードコンタクト層３５および活性層６の傾斜角度が約４５°となるようにエッチングを行った。
【００５９】
次に、図１３に示すように、カソードコンタクト層３４の露出面、活性層６、およびアノードコンタクト層３５を覆って、ＩｎＰ系ＨＢＴ３３の導電層３７、コレクタ層１１、ベース層３８、およびエミッタ層１３を、それぞれ全面再成長により半絶縁性ＩｎＰ基板４上に順次積層して設ける。これら各層３７，１１，３８，１３も、フォトダイオード２のカソードコンタクト層３４、活性層６、およびアノードコンタクト層３５と同様に、ＭＯＣＶＤ法およびＭＢＥ法の少なくとも一方の方法により設けられる。すなわち、ＩｎＰ系ＨＢＴ３３の導電層３７、コレクタ層１１、ベース層３８、およびエミッタ層１３は、それぞれ半絶縁性ＩｎＰ基板４上に全面的にエピタキシャル成長されて形成される。また、前述したように、光素子形成領域のメサは４５°程度の傾斜がある。このため、カソードコンタクト層３４およびアノードコンタクト層３５上の平坦な領域を覆う各層３７，１１，３８，１３の層厚と、アノードコンタクト層３５および活性層６の傾斜部分を覆う各層３７，１１，３８，１３の層厚とは、ほとんど同じ大きさとなっている。
【００６０】
次に、図１４に示すように、半絶縁性ＩｎＰ基板４上の領域のうちアノードコンタクト層３５および活性層６を介さずにカソードコンタクト層３４上に導電層３７、コレクタ層１１、ベース層３８、およびエミッタ層１３が設けられている第１の領域内において、エミッタ層１３の表面の一部を選択的に覆って第２のマスクを設ける。具体的には、半絶縁性ＩｎＰ基板４上の領域のうちＩｎＰ系ＨＢＴ３３を形成する領域において、エミッタ層１３の表面の一部を選択的に覆って第２のフォトレジストマスク４０を設ける。
【００６１】
次に、図１５に示すように、ドライエッチングおよびウェットエッチングにより、エミッタ層１３の第２のフォトレジストマスク４０で覆われていない部分を半絶縁性ＩｎＰ基板４（ベース層３８）上から全面的に除去し、ベース層１３の表面を露出させる。したがって、このエッチング工程により、ＨＢＴ形成領域（第１の領域）内の第２のフォトレジストマスク４０で覆われていないエミッタ層１３のみならず、半絶縁性ＩｎＰ基板４上の領域のうち第１の領域を除く第２の領域であるフォトダイオード形成領域内のエミッタ層１３も併せて除去される。
【００６２】
次に、図１６に示すように、第２のフォトレジストマスク４０を除去した後、第１の領域内においてベース層３８上に残されたエミッタ層１３を全面的に覆って、露出されたベース層３８の表面上に選択的に第３のマスクとしての第３のフォトレジストマスク４１を設ける。この後、ベース層３８の表面上に第３のフォトレジストマスク４１が塗布された状態でウェットエッチングを行う。これにより、ベース層３８、コレクタ層１１、および導電層３７の第３のフォトレジストマスク４１により覆われていない部分を半絶縁性ＩｎＰ基板４（カソードコンタクト層３４）上から順次全面的に除去して、少なくともＨＢＴ形成領域内のカソードコンタクト層３４の表面の一部を選択的に露出させる。この際、ＨＢＴ形成領域内の第３のフォトレジストマスク４１で覆われていないベース層３８、コレクタ層１１、および導電層３７のみならず、フォトダイオード形成領域内のベース層３８、コレクタ層１１、導電層３７も併せて除去される。これにより、フォトダイオード形成領域内でカソードコンタクト層３４上に設けられているアノードコンタクト層３５および活性層６が露出される。この後、第３のフォトレジストマスク４１をベース層３８上から除去する。フォトダイオード形成領域のＩｎＧａＡｓから構成されるアノードコンタクト層３５は、導電層３７のエッチング時において、エッチングストッパー層としての役割を果たす。このため、アノードコンタクト層３５および活性層６を覆う導電層３７を選択的に除去して、アノードコンタクト層３５および活性層６を露出させることが可能となる。
【００６３】
次に、図１７に示すように、ＨＢＴ形成領域において、コレクタコンタクト層３６となるカソードコンタクト層３４上にはコレクタ電極１４を、ベース層３８上にはベース電極１５を、そしてエミッタ層１３上にはエミッタ電極１６を、それぞれ設ける。これにより、前述した構造からなるＩｎＰ系ＨＢＴ３３を得る。また、フォトダイオード形成領域においては、アノードコンタクト層３５上にアノード電極９を設ける。
【００６４】
次に、図１８〜図２１を参照しつつ、フォトダイオード３２を形成する工程について説明する。
【００６５】
前述した各工程により露出されたアノードコンタクト層３５および活性層６の傾斜部分は、再成長による熱履歴でエピタキシャル層内欠陥密度が増加して品質が劣化しているおそれがある。傾斜部分に生じた欠陥は、フォトダイオード３２におけるリーク電流増加の原因となり、結果としてフォトダイオード３２の信頼性低下を招く。したがって、カソードコンタクト層３４上に残されたアノードコンタクト層３５および活性層６のうち傾斜部分のエピタキシャル層を除去して、品質劣化のおそれが殆ど無い内部のエピタキシャル層を用いてフォトダイオード２を形成する必要がある。
【００６６】
先ず、図１８に示すように、カソードコンタクト層３４の全露出表面、ＩｎＰ系ＨＢＴ３３全体、アノードコンタクト層３５の上面の一部、および活性層６の走行層（傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰ）６ａの傾斜部分の一部を覆って、第４のマスクとしての第４のフォトレジストマスク４２を設ける。
【００６７】
次に、図１９に示すように、硫酸系ウェットエッチングにより第４のフォトレジストマスク４２により覆われていないアノードコンタクト層３５および活性層６の光吸収層（ｐ形ＩｎＧａＡｓ層）６ｂを半絶縁性ＩｎＰ基板４（走行層６ａ）上から順次全面的に除去して、活性層６の走行層６ａの表面の一部を選択的に露出させる。このエッチング工程により除去されるアノードコンタクト層７および活性層６の幅を図１９中にＷ１で示す。本実施形態では、この幅Ｗ１は約５μｍ以下に設定される。
【００６８】
次に、図２０に示すように、塩酸系ウェットエッチングにより第４のフォトレジストマスク４２により覆われていない活性層６の走行層６ａを半絶縁性ＩｎＰ基板４（カソードコンタクト層３４）上から順次全面的に除去して、フォトダイオード形成領域におけるカソードコンタクト層５の表面の一部を選択的に露出させる。この後、第４のフォトレジストマスク４２をカソードコンタクト層３４上から除去する。
【００６９】
次に、図２１に示すように、フォトダイオード形成領域においてカソードコンタクト層３４上にカソード電極８を設ける。これにより、前述した構造からなるフォトダイオード３２を得る。
【００７０】
次に、図２２に示すように、ＨＢＴ形成領域内においてＩｎＰ系ＨＢＴ３３を全面的に覆って、露出されたカソードコンタクト層３４上に選択的に第５のマスクとしての第５のフォトレジストマスク４３を設ける。それとともに、第５のフォトレジストマスク４３とは独立した第６のマスクとしての第６のフォトレジストマスク４４を、フォトダイオード形成領域においてフォトダイオード３２を全面的に覆って、露出されたカソードコンタクト層３４上に選択的に設ける。
【００７１】
次に、図２３に示すように、ウェットエッチングにより、第５のフォトレジストマスク４３および第６のフォトレジストマスク４４により覆われていないカソードコンタクト層３４を半絶縁性ＩｎＰ基板４上から全面的に除去する。これにより、半絶縁性ＩｎＰ基板４上のカソードコンタクト層３４を、ＨＢＴ形成領域およびフォトダイオード形成領域のそれぞれの領域に電気的に切り離して互いに独立に残す。この結果、フォトダイオード３２とＩｎＰ系ＨＢＴ３３とは電気的に切り離される。ＨＢＴ形成領域に残されたカソードコンタクト層３４は、ＩｎＰ系ＨＢＴ３３のコレクタコンタクト層３６となる。
【００７２】
以後、予め定められている所定の工程を経ることにより、所望の構造からなるＯＥＩＣ３１を得る。すなわち、図２３に示すように、１枚の半絶縁性ＩｎＰ基板４上に、フォトダイオード３２とＩｎＰ系ＨＢＴ３３とがそれぞれ予め規定された領域内で近接して設けられたＯＥＩＣ３１を得る。
【００７３】
ここで、図２４を参照しつつ、前述した本実施形態の光電子集積回路の製造方法の特徴である全面再成長の効果について説明する。図２４には、光素子形成領域からの距離に対するＩｎＧａＡｓ層中のＩｎ濃度増加量の変化をグラフにより示す。図２４中実線で示すグラフは、本実施形態に係る全面再成長法により形成されたＩｎＧａＡｓ層についてのＩｎ濃度増加量の変化を示すグラフである。また、図２４中破線で示すグラフは、背景技術に係る選択再成長法により形成されたＩｎＧａＡｓ層についてのＩｎ濃度増加量の変化を示すグラフである。
【００７４】
図２４中破線で示すグラフによれば、選択再成長法により形成されたＩｎＧａＡｓ層では、光素子形成領域に近づくにつれてＩｎ濃度増加量の変化が著しく大きくなっている。これに対して、図２４中実線で示すグラフによれば、成長マスクを使用せずにＨＢＴ３層を基板４上に全面的に再成長させる全面再成法により形成されたＩｎＧａＡｓ層では、光素子形成領域からの距離によらず、Ｉｎ濃度増加量の変化は殆どない。すなわち、全面再成長法を用いる本実施形態の光電子集積回路の製造方法によれば、選択再成長法を用いる背景技術の光電子集積回路の製造方法で問題とされている光素子近傍のＩｎＧａＡｓ層の組成のずれ（欠陥）は殆ど発生しないことが分かった。この結果、本実施形態の光電子集積回路の製造方法によれば、図２３中Ｗ２で示すフォトダイオード３２とＩｎＰ系ＨＢＴ３３との物理的最近接距離を、従来では殆ど不可能であった１０μｍ以内に容易に設定できることが明らかになった。したがって、本実施形態の光電子集積回路の製造方法によれば、フォトダイオード３２とＩｎＰ系ＨＢＴ３３との間の配線遅延を容易に低減して、光電子集積回路１の動作速度を高速化することができる。それとともに、光電子集積回路１の集積度を容易に高めることができる。すなわち、本実施形態においても。前述した第１実施形態と同様の効果を得ることができることが分かった。
【００７５】
以上説明したように、この第３実施形態によれば、ＩｎＰ系ＨＢＴ３３は、フォトダイオード３２のカソードコンタクト層３４と同じ電極層を、コレクタコンタクト層３６として利用している。これにより、ＩｎＰ系ＨＢＴ３３を全面再成長させる際に、フォトダイオード３２のカソードコンタクト層３４および活性層６のそれぞれの厚みの和に略相当する段差を、半分の０．５μｍ程度に低減することができる。この結果、背景技術に係る選択再成長法に比べて、ＩｎＰ系ＨＢＴ３３をより平滑に成長させることができる。
【００７６】
また、本実施形態においては、再成長界面となる第１の電極層としてのカソードコンタクト層３４の上層３４ｂは、そのドーピング濃度が５×１０18 ｃｍ-3 以上の高濃度のｎ形ＩｎＧａＡｓ層となっている。このため、カソードコンタクト層３４が大気に接触することにより、カーボン、酸素、シリコンなどのｎ形ドーパントになり得る不純物がカソードコンタクト層３４内に混入したとしても、それらの不純物がカソードコンタクト層３４のドーピング濃度に影響を与えるおそれは殆ど無い。すなわち、カソードコンタクト層３４の抵抗には影響が殆ど無い。それとともに、本実施形態においては、カソードコンタクト層３４の高濃度のｎ形ＩｎＧａＡｓ層３４ｂ上で、ドーピング濃度が５×１０18 ｃｍ-3 以上に設定されている高濃度のｎ形ＩｎＰ層からなる導電層３７を約２０〜ｌ００ｎｍの膜厚になるまで成長させる。このため、カーボン、酸素、シリコンなどの不純物がカソードコンタクト層３４内に混入したとしても、それらの不純物は導電層３７内に取り込まれる。したがって、それらの不純物が導電層３７に成長させられるコレクタ層１１のドーピング濃度に影響を与えるおそれは殆ど無い。すなわち、再成長により導電層３７上にエピタキシャル成長させられる、エピタキシャル層としてのコレクタ層１１の品質が低下するおそれは殆ど無い。この結果、ＩｎＰ系ＨＢＴ３３の動作速度が低下するおそれは殆ど無く、ひいてはＩｎＰ系ＨＢＴ３３の性能が劣化するおそれも殆ど無い。
【００７７】
また、本実施形態においては、ＩｎＰ系ＨＢＴ３３の導電層３７、コレクタ層１１、ベース層３８、およびエミッタ層１３を、それぞれ半絶縁性ＩｎＰ基板４上に全面的に再成長させる。これにより、ＩｎＰ系ＨＢＴ３３を構成する各エピタキシャル結晶３７，１１，３８，１３の層構造をそれぞれ適正化しつつ設けることができる。それとともに、ＩｎＰ系ＨＢＴ３３のコレクタ層１１およびベース層３８を、フォトダイオード３２の活性層６およびアノードコンタクト層３５とは別途成長させる。これにより、フォトダイオード３２を構成するカソードコンタクト層３４、活性層６、およびアノードコンタクト層３５の各エピタキシャル結晶層３４，６，３５の層構造も、それぞれ適正化しつつ設けることができる。この結果、背景技術において説明したＩｎＰ系ＨＢＴの動作速度とフォトダイオードの受光感度とのトレードオフを殆ど無くして、ＩｎＰ系ＨＢＴ３３の動作速度の高速化およびフォトダイオード３２の高感度化を両立させることができる。すなわち、フォトダイオード３２およびＩｎＰ系ＨＢＴ３３を、それぞれの性能を互いに打ち消し合うおそれを殆ど無くして、それぞれ適正な設定で半絶縁性ＩｎＰ基板４上に混載させることができる。
【００７８】
したがって、本実施形態のＯＥＩＣ３１は、フォトダイオード３２およびＩｎＰ系ＨＢＴ３３がそれぞれの性能を互いに打ち消し合うおそれを抑制されて適正に設けられており、動作速度が速く、かつ、受光感度が高い。また、本実施形態によれば、全面再成長法を用いることにより、そのようなＯＥＩＣ３１を効率良く、かつ、容易に製造することができる。
【００７９】
なお、本発明に係る光電子集積回路およびその製造方法は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００８０】
例えば、第１〜第３の各実施形態では、半絶縁性基板としてＩｎＰからなる半絶縁性基板を用いたが、これに限定されるものではない。所望される光電子集積回路の仕様などに応じて、適宜、ＩｎＰ以外の様々な材料を用いて半絶縁性基板を形成しても構わない。
【００８１】
さらに、例えば第１実施形態のフォトダイオード２のカソードコンタクト層５（コレクタコンタクト層１０）、活性層６、およびアノードコンタクト層７は、それぞれ前述したｎ形ＩｎＰ、ｐ形ＩｎＧａＡｓ、傾斜ＩｎＧａＡｓＰ、ｎ形ＩｎＰ、およびｐ形ＩｎＧａＡｓＰから形成されるとは限らない。同様に、ＩｎＰ系ＨＢＴ３のコレクタ層１１、ベース層１２、およびエミッタ層１３も、それぞれ前述した傾斜ＩｎＧａＡｓＰ、ｎ形ＩｎＰ、ｐ形ＩｎＧａＡｓ、およびｎ形ＩｎＰから形成されるとは限らない。また同様に、光変調器２５の活性層２６およびアノードコンタクト層２７も、それぞれ前述したｎ形ＩｎＰ、ｐ形ＩｎＰ、アンドープＩｎＧａＡｌＡｓ、およびｎ形ＩｎＰから形成されるとは限らない。これら各層５〜７，１０〜１３，２６，２７も、所望される光電子集積回路の仕様などに応じて、適宜、前記各材料以外の様々な材料を用いて形成しても構わない。
【００８２】
同様に、例えば第３実施形態のフォトダイオード３２のカソードコンタクト層３４、活性層６、およびアノードコンタクト層３５は、それぞれ前述した高濃度のｎ形ＩｎＰ層３４ａおよび高濃度のｎ形ＩｎＧａＡｓ層３４ｂ、傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなる走行層６ａおよびｐ形ＩｎＧａＡｓ層からなる光吸収層６ｂ、およびｐ形ＩｎＧａＡｓ層から形成されるとは限らない。同様に、ＩｎＰ系ＨＢＴ３３のコレクタコンタクト層３６（カソードコンタクト層３４）、導電層１１、コレクタ層１２、ベース層１３、およびエミッタ層１４も、それぞれ前述した高濃度のｎ形ＩｎＰ層３４ａおよび高濃度のｎ形ＩｎＧａＡｓ層３４ｂ、高濃度のｎ形ＩｎＰ層、傾斜ＩｎＧａＡｓＰおよびｎ形ＩｎＰからなる層、高濃度のｐ形ＩｎＧａＡｓ層、およびｎ形ＩｎＰから形成されるとは限らない。これら各層３４，６，３５，３６，３７，１１，３８，１３も、所望される光電子集積回路の仕様などに応じて、適宜、前記各材料以外の様々な材料を用いても構わない。
【００８３】
また、本発明が備え得る光素子にはフォトダイオード２，３２以外の素子も含まれ得る。例えば、ｎ形ＩｎＰ層からなる第１コンタクト層と、ｐ形ＩｎＰ層、アンドープＩｎＰ層、およびＩｎＧａＡＩＡｓＭＱＷ層からなる活性層と、ｎ形ＩｎＰ層からなる第２のコンタクト層と、から構成される光変調器などである。
【００８４】
さらに、第３実施形態で用いた高濃度のｎ形ＩｎＰ層３４ａおよび高濃度のｎ形ＩｎＧａＡｓ層３４ｂからなるカソードコンタクト層３４（コレクタコンタクト層３６）を、第１実施形態のカソードコンタクト層５（コレクタコンタクト層１０）に適用しても構わないのはもちろんである。
【図面の簡単な説明】
【００８５】
【図１】第１実施形態に係る光電子集積回路を示す断面図。
【図２】第１実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図３】第１実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図４】第１実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図５】第１実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図６】第１実施形態に係る光電子集積回路の製造方法の特性および背景技術に係る光電子集積回路の製造方法の特性をそれぞれグラフにして示す図。
【図７】第２実施形態に係る光電子集積回路を示す断面図。
【図８】第２実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図９】第３実施形態に係る光電子集積回路を示す断面図。
【図１０】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１１】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１２】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１３】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１４】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１５】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１６】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１７】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１８】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図１９】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図２０】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図２１】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図２２】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図２３】第３実施形態に係る光電子集積回路の製造方法を示す工程断面図。
【図２４】第３実施形態に係る光電子集積回路の製造方法の特性および背景技術に係る光電子集積回路の製造方法の特性をそれぞれグラフにして示す図。
【図２５】背景技術に係る光電子集積回路を示す断面図。
【符号の説明】
【００８６】
１，２１，３１…ＯＥＩＣ（光電子集積回路）
２，３２…フォトダイオード（光集積回路、光素子）
３，２２，３３…ＩｎＰ系ＨＢＴ（半導体集積回路、半導体素子、電子素子）
４…半絶縁性ＩｎＰ基板（半絶縁性基板）
５…カソードコンタクト層（第１の電極層、ｎ形ＩｎＰ層、エピタキシャル結晶層）
６…活性層（ｐ形ＩｎＧａＡｓ層、傾斜ＩｎＧａＡｓＰ層、ｎ形ＩｎＰ層、エピタキシャル結晶層）
６ａ…走行層（傾斜ＩｎＧａＡｓＰ層、ｎ形ＩｎＰ層）
６ｂ…光吸収層（ｐ形ＩｎＧａＡｓ層）
７…アノードコンタクト層（第２の電極層、ｐ形ＩｎＧａＡｓＰ層、エピタキシャル結晶層）
１０…コレクタコンタクト層（導電層、ｎ形ＩｎＰ層）
１１…コレクタ層（傾斜ＩｎＧａＡｓＰ層、ｎ形ＩｎＰ層、エピタキシャル結晶層）
１２…ベース層（ｐ形ＩｎＧａＡｓ層、エピタキシャル結晶層）
１３…エミッタ層（ｎ形ＩｎＰ層、エピタキシャル結晶層）
１７…フォトレジスト膜（マスク）
２３…コレクタコンタクト層
２４…絶縁層
２５…光変調器（光集積回路、光素子）
２６…活性層（ｎ形ＩｎＰ層、ｐ形ＩｎＰ層、アンドープＩｎＧａＡｌＡｓ層、エピタキシャル結晶層）
２６ａ…第１のクラッド層（ｎ形ＩｎＰ層、下部クラッド層）
２６ｂ…コア層（ｎ形ＩｎＰ層、ｐ形ＩｎＰ層）
２６ｃ…第２のクラッド層（アンドープＩｎＧａＡｌＡｓ層、上部クラッド層）
２７…アノードコンタクト層（第２の電極層、ｎ形ＩｎＰ層、エピタキシャル結晶層）
３４…カソードコンタクト層（一方の第１の電極層、高濃度のｎ形ＩｎＰ層、高濃度のｎ形ＩｎＧａＡｓ層、エピタキシャル結晶層）
３４ａ…カソードコンタクト層の下層（高濃度のｎ形ＩｎＰ層、第１の電極層の下層）
３４ｂ…カソードコンタクト層の上層（高濃度のｎ形ＩｎＧａＡｓ層、第１の電極層の上層）
３５…アノードコンタクト層（第２の電極層、ｐ形ＩｎＧａＡｓ層、エピタキシャル結晶層）
３６…コレクタコンタクト層（カソードコンタクト層、他方の第１の電極層、高濃度のｎ形ＩｎＰ層、高濃度のｎ形ＩｎＧａＡｓ層、エピタキシャル結晶層）
３７…導電層（高濃度のｎ形ＩｎＰ層、エピタキシャル結晶層）
３８…ベース層（高濃度ｐ形ＩｎＧａＡｓ層、エピタキシャル結晶層）
３９…第１のフォトレジストマスク（第１のマスク）
４０…第２のフォトレジストマスク（第２のマスク）
４１…第３のフォトレジストマスク（第３のマスク）
４２…第４のフォトレジストマスク（第４のマスク）
４３…第５のフォトレジストマスク（第５のマスク）
４４…第６のフォトレジストマスク（第６のマスク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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