(57)【要約】【課題】  ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる半導体ウェハーを提供すること。【解決手段】  半導体ウェハー１は、表面がＳｉからなる基板３上に、第１のＳｉＧｅ層５と、第２のＳｉＧｅ層７と、キャップＳｉ層９とがこの順で積層され、第１のＳｉＧｅ層５の水平面格子定数はＳｉ本来の格子定数よりも大きく、第２のＳｉＧｅ層７の垂直面格子定数は、第２のＳｉＧｅ層７の水平面格子定数よりも大きく、第２のＳｉＧｅ層７は、圧縮歪みを有し、キャップＳｉ層９は、引張り歪みを有する。  本発明の半導体ウェハー１では、キャップＳｉ層９が引張り歪みを有し、第２のＳｉＧｅ層７が圧縮歪みを有するので、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面がＳｉからなる基板上に、第１のＳｉＧｅ層と、第２のＳｉＧｅ層と、キャップＳｉ層とがこの順で積層され、
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する半導体ウェハー。
【請求項２】
第１のＳｉＧｅ層の水平面及び垂直面格子定数はＳｉＧｅ本来の格子定数と実質的に等しい請求項１に記載の半導体ウェハー。
【請求項３】
第１のＳｉＧｅ層と第２のＳｉＧｅ層の間に、ＳｉＧｅ本来の格子定数と実質的に等しい水平面及び垂直面格子定数を有する中間ＳｉＧｅ層がさらに形成されてなる請求項１に記載の半導体ウェハー。
【請求項４】
基板は、ＳＯＩ基板である請求項１に記載の半導体ウェハー。
【請求項５】
請求項１から４に記載の半導体ウェハーを用いて形成された半導体装置。
【請求項６】
（１）表面がＳｉからなる基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成し、（２）基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを緩和させて、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにし、（３）臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層を得られた基板上に形成し、（４）第２のＳｉＧｅ層上に引張り歪みを有するキャップＳｉ層を形成する工程を備え、
圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する半導体ウェハーの製造方法。
【請求項７】
工程（１）は、表面がＳｉからなる基板上にバッファＳｉ層をエピタキシャル成長させ、次いで、得られた基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成する工程である請求項６に記載の製造方法。
【請求項８】
工程（１）の後であって、工程（２）の前に、第１の保護Ｓｉ層を得られた基板上に形成する工程をさらに備える請求項６に記載の製造方法。
【請求項９】
工程（２）において欠陥層を形成する工程は、基板と第１のＳｉＧｅ層との界面近傍に水素イオン注入を行うことにより、前記界面近傍に欠陥層を形成する工程である請求項６に記載の製造方法。
【請求項１０】
工程（２）の後であって、工程（３）の前に、第２の保護Ｓｉ層を得られた基板上に形成する工程をさらに備える請求項６に記載の製造方法。
【請求項１１】
工程（２）は、基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを完全に緩和させて、第１のＳｉＧｅ層の水平面及び垂直面格子定数がＳｉＧｅ本来の格子定数と実質的に等しくなるようにする工程であり、圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層のＧｅ濃度が第１のＳｉＧｅ層のＧｅ濃度よりも大きくなるように形成する請求項６に記載の製造方法。
【請求項１２】
工程（２）の後であって、工程（３）の前に、ＳｉＧｅ本来の格子定数と実質的に等しい水平面及び垂直面格子定数を有する中間ＳｉＧｅ層を得られた基板上に形成する工程をさらに備える請求項６に記載の製造方法。
【請求項１３】
工程（１）は、表面がＳｉからなる基板上に臨界膜厚以下の膜厚でＧｅ濃度が１０〜２０％である第１のＳｉＧｅ層を形成する工程であり、圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層のＧｅ濃度が第１のＳｉＧｅ層の実効Ｇｅ濃度よりも５〜２０％大きくなるように形成する請求項６に記載の製造方法。
【請求項１４】
工程（４）は、第２のＳｉＧｅ層上に５〜２０ｎｍの膜厚でＳｉ層を形成することにより、引張り歪みを有するキャップＳｉ層を形成する工程を備える請求項６に記載の製造方法。
【請求項１５】
基板をＳＯＩ化する工程をさらに備える請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳｉＧｅ膜を備えることにより歪みを導入した半導体基板を利用した半導体ウェハー及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置において、半導体素子中を移動する電子や正孔の移動度を向上させることは、その高性能化に対して有効な手段の一つである。しかし、一般に、シリコン単結晶からなる基板上に形成される半導体装置では、シリコン単結晶中を移動する電子は、シリコン単結晶の物理的な性質に基づいて、移動度の上限が決定される。
【０００３】
（従来例１）
近年、歪みをもつシリコン結晶中では、歪みのないシリコン結晶中でよりも電子移動度が向上することが報告されている。そこで、従来から、シリコン基板上に、シリコンに対して格子定数の大きいＳｉＧｅ結晶層を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合によるＳｉＧｅ層の歪みをミスフィット転位の導入により緩和した後に、ＳｉＧｅ層上にキャップ層としてＳｉ層を形成する方法が知られている。このＳｉ層は、より格子定数の大きいＳｉＧｅ層に引っ張られることにより歪みが生じ、これによりバンド構造が変化し、電子移動度を向上させる。
【０００４】
ＳｉＧｅ層の歪みを緩和する方法としては、ＳｉＧｅ層を数μｍと厚膜で成膜し、ＳｉＧｅ層の歪み弾性エネルギーを増大させることにより格子緩和する方法が知られている。例えば、Y. J. Miiらは、非特許文献１において、ＳｉＧｅ層中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ層を形成することによるＳｉＧｅ層の歪み緩和を発表している。薄膜状のＳｉＧｅ層の歪みを緩和する方法としては、水素などのイオン注入を行った後に高温でアニールすることにより、シリコン基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ層／Ｓｉ基板界面でミスフィット転位を発生させ、歪みを緩和させる方法が知られている。例えば、D．M．Fo11staedtらは非特許文献２において、Ｈｅイオン注入による歪み緩和を、H.Trinkausらは非特許文献３において、水素イオン注入による歪み緩和を発表している。
【０００５】
これらの方法で、歪みを有するＳｉ層を形成すると、ＮＭＯＳについてはＳｉＧｅ層中のＧｅ濃度が１０％以上あれば、電子移動度がＳｉ比約１８０％に向上する。
【０００６】
一方、ＰＭＯＳについては、ホール移動度はあまり向上しない。ＰＭＯＳについてホール移動度を向上させるためには、ＳｉＧｅ層中のＧｅ濃度を例えば３０％以上にする必要がある。しかし、ＳｉＧｅ層中のＧｅ濃度を大きくすると、それに従って貫通転移等の欠陥が増え、欠陥に起因する接合リーク電流が増大するため、この方法によってＰＭＯＳでのホール移動度の向上と接合リーク電流の低減との両立は難しい。
【０００７】
（従来例２）
ＰＭＯＳでのホール移動度を向上させるために、Ｓｉ基板上に臨界膜厚以下の厚さのＳｉＧｅ層をエピタキシャル成長させ、その上に更にＳｉ層を約２０ｎｍエピタキシャル成長させる方法が知られている。このとき、ＳｉＧｅ層には圧縮歪みが生じており、最上層のＳｉ層は歪みを有さない。
【０００８】
この基板を用いてＣＭＯＳを作成すると、ＰＭＯＳにおいてチャネルをＳｉＧｅ層中に形成することができ、Ｇｅ濃度２０％の場合であっても、ホール移動度をＳｉ比で１５０％以上に向上させることできる。このとき、ホールは歪みＳｉＧｅ中を流れる。一方、ＮＭＯＳでの電子移動度は通常のＳｉウェハーと同じである。このとき電子は最上層のＳｉ層中を流れている。
【非特許文献１】Y. J. Mii、Appl．Phys．Lett．59（13），1611（1991）
【非特許文献２】D．M．Fo11staedt、Appl．Phys．Lett．69（14），2059（1996）
【非特許文献３】H.Trinkaus、Appl．Phys．Lett．76（24），3552（2000）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した従来例１においては、ＮＭＯＳでの電子移動度の向上は、欠陥の少ない低Ｇｅ濃度領域もしくは薄膜領域で得られるが、ＰＭＯＳでのホール移動度向上は、困難である。
【００１０】
一方、従来例２では、従来例１と異なり欠陥層は必要なく、ＳｉＧｅ層も１００ｎｍ以下にできるなど、良好な結晶性を容易に得ることができ、ＰＭＯＳでのホール移動度向上は比較的容易に得ることができるが、ＮＭＯＳトランジスタでの電子移動度が向上しない。なぜなら、最上層のＳｉ層は、引張り歪みを有していないからである。
【００１１】
本発明は係る事情に鑑みてなされたものであり、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる半導体ウェハーを提供するものである。
【課題を解決するための手段】
【００１２】
本発明の半導体ウェハーは、表面がＳｉからなる基板上に、第１のＳｉＧｅ層と、第２のＳｉＧｅ層と、キャップＳｉ層とがこの順で積層され、
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する。
【発明の効果】
【００１３】
本発明の半導体ウェハーでは、キャップＳｉ層が引張り歪みを有する。従って、本発明の半導体ウェハーを用いてＮＭＯＳを形成すると、歪みを有するキャップＳｉ層中を電子が高速で移動するので、ＮＭＯＳの電子移動度を大きくすることができる。
【００１４】
また、本発明の半導体ウェハーでは、第２のＳｉＧｅ層が圧縮歪みを有する。従って、本発明の半導体ウェハーを用いてＰＭＯＳを形成すると、圧縮歪みを有するＳｉＧｅ層中をホールが高速で移動するので、ＰＭＯＳの電子移動度を大きくすることができる。
【００１５】
従って、本発明の半導体ウェハーを用いると、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度が大きいＣＭＯＳを形成することができる。
【００１６】
また、本発明の半導体ウェハーでは、Ｓｉ本来の格子定数よりも大きい水平面格子定数を有する第１のＳｉＧｅ層の上に、第２のＳｉＧｅ層を形成しているため、第２のＳｉＧｅ層中の結晶欠陥を少なくすることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体ウェハーは、表面がＳｉからなる基板上に、第１のＳｉＧｅ層と、第２のＳｉＧｅ層と、キャップＳｉ層とがこの順で積層され、
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する。
【００１８】
このような半導体ウェハーは、例えば、（１）表面がＳｉからなる基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成し、（２）基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを緩和させて、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにし、（３）臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層を得られた基板上に形成し、（４）第２のＳｉＧｅ層上に引張り歪みを有するキャップＳｉ層を形成する工程を備え、圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する半導体ウェハーの製造方法により、製造することができる。
【００１９】
まず、上記工程（１）、すなわち、表面がＳｉからなる基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成する工程について説明する。
【００２０】
表面がシリコンからなる基板には、全体がシリコンからなる基板のみならず、表面にシリコン層を有するＳＯＩ基板も含まれる
第１のＳｉＧｅ層は、臨界膜厚以下の膜厚で、好ましくは、エピタキシャル成長により、形成する。ＳｉＧｅ本来の格子定数は、Ｓｉ本来の格子定数よりも大きいが、ＳｉＧｅ層がＳｉ層上に形成されたときは、ＳｉＧｅ層の水平面格子定数は、Ｓｉ層の水平面格子定数と等しくなるため、ＳｉＧｅ層は、その下のＳｉ層から圧縮応力を受け、圧縮歪みを内在することになる。一方、ＳｉＧｅ層の水平面格子定数が小さくなった影響により、ＳｉＧｅ層の垂直面格子定数は、大きくなる。従って、この時点では、第１のＳｉＧｅ層の垂直面格子定数は、第１のＳｉＧｅ層の水平面格子定数よりも大きい。なお、「ＳｉＧｅ本来の格子定数」とは、ＳｉＧｅ混晶が単独で存在するときのＳｉＧｅ混晶の格子定数をいい、その値は、Ｇｅ濃度が大きくなるにつれて、大きくなる。また、「Ｓｉ本来の格子定数」とは、Ｓｉ結晶が単独で存在するときのＳｉ結晶の格子定数をいう。また、「水平面格子定数」とは、基板表面に実質的に平行な面についての格子定数をいい、「垂直面格子定数」とは、基板表面に実質的に垂直な面についての格子定数をいう。
【００２１】
第１のＳｉＧｅ層のＧｅ濃度は、１０〜２０％が好ましい。１０％よりも小さいと、上層のＳｉＧｅ層に十分な歪みを付与することができず、２０％よりも大きいと、第１のＳｉＧｅ層の結晶状態が悪化するからである。
【００２２】
第１のＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。第１のＳｉＧｅ層の膜厚は、１０〜３００ｎｍとすることが好ましい。第１のＳｉＧｅ層の膜厚が薄いと後工程の欠陥層の形成工程の制御が困難になり、膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。第１のＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。なお、第１のＳｉＧｅ層上に堆積される何れの層もＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。
【００２３】
また、第１のＳｉＧｅ層は、表面がＳｉからなる基板上にバッファＳｉ層をエピタキシャル成長させた後、得られた基板上に形成することが好ましい。最初にバッファＳｉ層を形成することにより、表面がＳｉからなる基板表面の欠陥や汚染などの影響を小さくすることができ、第１のＳｉＧｅ層の結晶性を向上させることができるからである。バッファＳｉ層は、表面がシリコンからなる基板表面に存在するダングリングボンドの影響を極力抑えることができる程度の膜厚であることが好ましく、１０ｎｍ程度以上が適当である。
【００２４】
また、工程（１）の後であって、工程（２）の前に、第１の保護Ｓｉ層を得られた基板上に形成する工程をさらに備えてもよい。第１の保護Ｓｉ層を得られた基板上に形成することにより、第１のＳｉＧｅ層が工程（２）において汚染されることを防止することができる。また、Ｓｉ層の表面洗浄は、ＳｉＧｅ層の表面洗浄よりも容易だからである。第１の保護Ｓｉ層は、２０ｎｍ程度以下が好ましい。２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。
【００２５】
次に、上記工程（２）、すなわち、基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを緩和させて、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにする工程について説明する。
【００２６】
欠陥層は、基板と第１のＳｉＧｅ層との界面近傍に水素、ヘリウム、ネオン、シリコン、炭素、ゲルマニウム等のイオン注入を行うことにより、好ましくは、水素イオン注入を行うことにより、形成することができる。水素イオン注入が好ましいのは、水素イオン注入を行った場合に、緩和後の第１のＳｉＧｅ層の結晶性が最も良好になるからである。水素イオンは、注入直後の注入直後の水素濃度のピーク位置が基板と第１のＳｉＧｅ層との界面近傍の基板中に位置するように、注入することが好ましい。また、水素イオンのドーズ量は、必要な第１のＳｉＧｅ層の緩和量によって決まるが、例えば、１×１０16／ｃｍ2〜３×１０16／ｃｍ2とすることが好ましい。
【００２７】
得られた基板のアニールは、７００〜９５０℃で行うことが好ましい。温度が低くなると緩和が不十分となり、また、温度が高くなると欠陥制御が困難となるからである。アニールは、炉アニール、ランプアニール、ＲＴＡ等の方法で行うことができる。
【００２８】
第１のＳｉＧｅ層の圧縮歪みの緩和は、完全緩和であっても、一部緩和であってもよい。完全緩和であっても、一部緩和であっても、第１のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。完全緩和の場合、第１のＳｉＧｅ層の垂直面及び垂直面格子定数は、どちらも、ＳｉＧｅ本来の格子定数と等しくなる。一部緩和の場合、第１のＳｉＧｅ層の垂直面格子定数は、第１のＳｉＧｅ層の水平面格子定数よりも大きくなる。なお、「ＳｉＧｅ層を完全緩和する」とは、ＳｉＧｅ層の水平面及び垂直面格子定数がＳｉＧｅ本来の格子定数と等しくなるまで、ＳｉＧｅ層を緩和することをいう。
【００２９】
第１のＳｉＧｅ層の圧縮歪みの緩和は、第１のＳｉＧｅ層の実効Ｇｅ濃度が１０〜２０％となるように、行うことが好ましい。１０％よりも小さいと、上層のＳｉＧｅ層に十分な歪みを付与することができず、２０％よりも大きいと、第１のＳｉＧｅ層の結晶状態が悪化するからである。ここで、実効Ｇｅ濃度とは、実際のＳｉＧｅ層のＧｅ濃度に、ＳｉＧｅ層の緩和率を乗じたものである。このような関係が成り立つのは、ＳｉＧｅの格子定数が、そのＧｅ濃度の増加に対してほぼ比例して大きくなるからである。例えば、実際のＧｅ濃度が２５％で、緩和率が４０％のとき、実効Ｇｅ濃度は１０％になる。実効Ｇｅ濃度は１０％のＳｉＧｅ層の水平面格子定数は、Ｇｅ濃度１０％のＳｉＧｅの本来の格子定数に等しい。Ｇｅ濃度が大きくなるほど、ＳｉＧｅ層の結晶性は悪化するので、Ｇｅ濃度をできるだけ小さくし、緩和率を出来るだけ大きくすることが好ましい。従って、第１のＳｉＧｅ層は、完全緩和させることが好ましい。なお、緩和率は、（ＳｉＧｅ層の水平面格子定数−Ｓｉ本来の格子定数）／（ＳｉＧｅ本来の格子定数−Ｓｉ本来の格子定数）により求められる。
【００３０】
本発明の製造方法では、基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成した後、アニールすることによって、圧縮歪みの緩和を行っているので、第１のＳｉＧｅ層を臨界膜厚以上に厚くする必要がない。そのため、本発明の製造方法よると、安価に、短時間で、本発明の半導体ウェハーを製造することができる。
【００３１】
また、工程（２）の後であって、工程（３）の前に、第２の保護Ｓｉ層を得られた基板上に形成する工程をさらに備えることが好ましい。第２の保護Ｓｉ層を得られた基板上に形成することにより、後工程で形成する第２のＳｉＧｅ層の密着性を向上させることができる。第２の保護Ｓｉ層は、２０ｎｍ以下が好ましい。２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。
【００３２】
また、工程（２）の後であって、工程（３）の前に、ＳｉＧｅ本来の格子定数と実質的に等しい水平面及び垂直面格子定数を有する中間ＳｉＧｅ層を得られた基板上に形成する工程をさらに備えることが好ましい。このように中間ＳｉＧｅ層を形成するためには、中間ＳｉＧｅ層のＧｅ濃度をその下の層、例えば、第１のＳｉＧｅ層の実効Ｇｅ濃度と実質的に等しくすればよい。第１のＳｉＧｅ層のＧｅ濃度２５％で、緩和率が４０％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、中間ＳｉＧｅ層のＧｅ濃度を１０％にすればよい。このとき、中間ＳｉＧｅ層は完全に緩和され、その水平面及び垂直面格子定数は、そのＧｅ濃度のＳｉＧｅ本来の格子定数と実質的に等しい。この中間ＳｉＧｅ層は、完全に緩和されているので、臨界膜厚を気にすることなく、厚く形成することができる。そのため、第１及び第２のＳｉＧｅ層が薄い場合であっても、ＭＯＳ形成時に空乏層が欠陥層にまで広がらないようにすることができる。また、この中間ＳｉＧｅ層は、完全に緩和されているので、結晶性は良好である。そのため、その上に形成する第２のＳｉＧｅ層の結晶性も良好にすることができる。
【００３３】
中間ＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。中間ＳｉＧｅ層の膜厚は、３００ｎｍ程度以下とすることが好ましい。膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。中間ＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。
【００３４】
次に、上記工程（３）、すなわち、臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層を得られた基板上に形成する工程について説明する。
【００３５】
上述の通り、第１のＳｉＧｅ層の圧縮歪みの緩和により、第１のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。その上に形成する第２のＳｉＧｅ層の水平面格子定数は、第１のＳｉＧｅ層の水平面格子定数と等しくなるので、第２のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。これは、第１及び第２のＳｉＧｅ層の間に第２の保護Ｓｉ層などを形成している場合も同様である。
【００３６】
第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する。このように第２のＳｉＧｅ層を形成するためには、第２のＳｉＧｅ層のＧｅ濃度をその下の層、例えば、第１のＳｉＧｅ層の実効Ｇｅ濃度よりも大きく、好ましくは５〜２０％大きくすればよい。また、第１のＳｉＧｅ層を完全緩和している場合は、第１のＳｉＧｅ層の実効Ｇｅ濃度は、Ｇｅ濃度に等しいので、第２のＳｉＧｅ層のＧｅ濃度を第１のＳｉＧｅ層のＧｅ濃度よりも大きくなるようにすればよい。
【００３７】
例えば、第１のＳｉＧｅ層のＧｅ濃度１０％で、緩和率が１００％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、第２のＳｉＧｅ層のＧｅ濃度を１０％よりも大きく、例えば２５％にすると、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。なぜなら、この場合、第２のＳｉＧｅ層の水平面格子定数は、Ｇｅ濃度が１０％のときのＳｉＧｅ本来の格子定数と等しくなり、第２のＳｉＧｅ層の垂直面格子定数は、Ｇｅ濃度が２５％のときのＳｉＧｅ本来の格子定数よりも大きくなるからである。
【００３８】
また、例えば、第１のＳｉＧｅ層のＧｅ濃度２５％で、緩和率が４０％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、第２のＳｉＧｅ層のＧｅ濃度を１０％よりも大きく、例えば２５％にすると、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。理由は先程と同じである。
【００３９】
第２のＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。第２のＳｉＧｅ層の膜厚は、３００ｎｍ程度以下とすることが好ましい。膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。第２のＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。
【００４０】
このように第２のＳｉＧｅ層を形成すると、第２のＳｉＧｅ層は圧縮歪みを有する。そのため、第２のＳｉＧｅ層をＰチャネルとするＰＭＯＳのホール移動度が向上する。また、第２のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きく、第２のＳｉＧｅ層上に形成されるキャップＳｉ層は、引張り歪みを有する。そのため、キャップＳｉ層をＮチャネルとするＮＭＯＳの電子移動度も向上する。
【００４１】
次に、上記工程（４）、すなわち、第２のＳｉＧｅ層上に引張り歪みを有するキャップＳｉ層を形成する工程について説明する。
【００４２】
上述の通り、キャップＳｉ層は、引張り歪みを有する。キャップＳｉ層の膜厚は、５〜２０ｎｍとすることが好ましい。５ｎｍ以下であると下層のＳｉＧｅ層中のＧｅ原子がＳｉ層中に拡散し、歪みＳｉとしての特性が得られなくなるためであり、２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。キャップＳｉ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。
【００４３】
また、基板をＳＯＩ化する工程をさらに備えてもよい。ＳＯＩ化は、例えば、スマートカット法（社団法人日本電子工業振興協会「多層集積技術動向に関する調査研究報告書Ｖ」の９８−基−１８のｐ７参照）により基板を分割し、表面に酸化物層を有する基板と貼り合わせることにより、行うことができる。
【００４４】
貼り合わせは、公知の貼り合わせ技術、例えば、室温で接触させ、ファンデアワールス結合後、加熱し、強固に結合する方法、例えば、社団法人日本電子工業振興協会「多層集積技術動向に関する調査研究報告書Ｖ」の９８−基−１８のｐ１２に記載の方法、N. SatoらのAppl. Phys. Lett. 65(15), p1924(1994)に記載の方法、Michel Allen, IEEE, SPECTRAM,June, 37(1997)に記載の方法等を利用して行うことができる。
【００４５】
以上の工程により、本発明の半導体ウェハーが製造される。この半導体ウェハーを用いると、高速なＰチャネル、Ｎチャネルを有する半導体装置を形成することができる。
【００４６】
なお、本明細書において、「基板上に」という語句には、基板に接して、保護層又は絶縁層を介して基板に接して、又は基板と非接触で上方に、などの概念が含まれる。その他の「膜上に」、「層上に」などという語句についても同様である。従って、本発明の半導体ウェハーは、本発明の原理により、本発明の効果が得られる限り、上記の層の間に別の保護層及び／又は絶縁層などを備えてもよい。また、本発明の半導体ウェハーの製造方法は、本発明の原理により、本発明の効果が得られる限り、上述の工程の間に別の保護層及び／又は絶縁層などを形成する工程を備えてもよい。
【実施例１】
【００４７】
まず、ｐ型Ｓｉ（１００）基板上に第１のＳｉＧｅ層をエピタキシャル成長させる際、欠陥の少ない結晶を得るために、Ｓｉ基板と第１のＳｉＧｅ層の界面に酸素原子などが含まれていると欠陥発生の原因となるため、予めこれらを取り除く必要がある。このため、硫酸ボイルとＲＣＡ洗浄を行い、５％希フッ酸にて基板表面の自然酸化膜を除去し、更にアルゴン雰囲気もしくは水素ベーク等でＳｉ上の酸素等を除去する。
【００４８】
次に、上記方法で除去しきれない残留酸素などの影響を少なくするため、第１のＳｉＧｅ層の成長に先立ち、５０ｎｍ〜２００ｎｍのＳｉ層をバッファ層としてエピタキシャル成長させ、その後、ガス種を変更して連続的に第１のＳｉＧｅ層のエピタキシャル成長を行う。
【００４９】
第１のＳｉＧｅ層の成長には、低圧気相成長（ＬＰ−ＣＶＤ）装置を用いて、ゲルマン（ＧｅＨ4）とシラン（ＳｉＨ4）を原料に、Ｇｅ濃度１０％以下の第１のＳｉＧｅ層を４８０℃以上７００℃以下の温度でエピタキシャル成長させる。また上記のエピタキシャル成長方法に加え、欠陥の少ない結晶を得るため、および、第１のＳｉＧｅ膜の結晶性を確保するために、第１のＳｉＧｅ層の膜厚を臨界膜厚以下にすることが必要である。
【００５０】
なお、次の中間ＳｉＧｅ層の前処理としてＳｉと共通の洗浄技術を使用する場合は、第１のＳｉＧｅ層のエピタキシャル成長に引き続き、５ｎｍ程度の薄いＳｉ層をエピタキシャル成長させる。
【００５１】
第１のＳｉＧｅ層は水素イオン注入とアニールで歪み緩和させる。水素イオン中のＲｐ（注入直後の水素濃度のピーク位置）は、Ｓｉ基板と第１のＳｉＧｅ層の界面近くのＳｉ基板中にするのがよい。注入水素のドーズ量は、１×１０16／ｃｍ2〜３×１０16／ｃｍ2とすると緩和に適切な欠陥層が得られる。水素ドーズ量が多すぎると、Ｓｉ基板が、欠陥層のために脆くなる。又、少なすぎると緩和に必要な欠陥層が得られない。７００℃以上でアニールすると第１のＳｉＧｅ層は緩和する。第１のＳｉＧｅ層を緩和すると、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなる。
【００５２】
第１のＳｉＧｅ層を緩和させた後、第１のＳｉＧｅ層と同じＧｅ濃度で中間ＳｉＧｅ層をエピタキシャル成長させるが、中間ＳｉＧｅ層のエピタキシャル成長前に５ｎｍ程度の薄いＳｉ層をエピタキシャル成長させることにより、得られた基板に対する中間ＳｉＧｅ層の密着性をあげることができる。第１のＳｉＧｅ層を完全緩和させた場合、第１のＳｉＧｅ層の上に形成する中間ＳｉＧｅ層については、臨界膜厚という制限はなくなるので、中間ＳｉＧｅ層は、厚く形成することができる。
【００５３】
続いて（ウェハーをエピ装置から外に出すことなく）、高濃度Ｇｅ（例えばＧｅ濃度２５％）の第２のＳｉＧｅ層をエピタキシャル成長させる。このときの膜厚は、臨界膜厚以下にする必要がある。本実施例では、第１のＳｉＧｅ層を完全緩和させており、かつ、第２のＳｉＧｅ層のＧｅ濃度が第１のＳｉＧｅ層のＧｅ濃度よりも大きいので、第２のＳｉＧｅ層は、圧縮歪みを有し、第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。
【００５４】
第２のＳｉＧｅ層のエピタキシャル成長工程に続いて（ウェハーをエピ装置から外に出すことなく）、第２のＳｉＧｅ層の上にキャップＳｉ層を５ｎｍ以上３０ｎｍ以下の膜厚でエピタキシャル成長させる。このキャップＳｉ層が薄すぎる場合、ＣＭＯＳ工程中の熱処理により第２のＳｉＧｅ層中のＧｅ原子がキャップＳｉ層中に拡散し、歪みＳｉとしての特性が得られなくなるため、キャップＳｉ層の厚さは最低でも５ｎｍ以上にする必要がある。逆に、キャップＳｉ層が厚すぎる場合にはキャップＳｉ層のエピタキシャル成長時の熱負荷によって第２のＳｉＧｅ層の結晶性を悪化させるため、エピタキシャル成長膜厚およびエピタキシャル成長温度を制限する必要がある。なお、第２のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きいので、第２のＳｉＧｅ層上に形成されるキャップＳｉ層は、引張り歪みを有する。
【実施例２】
【００５５】
図１は、実施例２に係る半導体ウェハー１を示す側面断面図である。半導体ウェハー１は、表面がＳｉからなる基板３上に、第１のＳｉＧｅ層５と、第２のＳｉＧｅ層７と、キャップＳｉ層９とがこの順で積層され、第１のＳｉＧｅ層５の水平面格子定数はＳｉ本来の格子定数よりも大きく、第２のＳｉＧｅ層７の垂直面格子定数は、第２のＳｉＧｅ層７の水平面格子定数よりも大きく、第２のＳｉＧｅ層７は、圧縮歪みを有し、キャップＳｉ層９は、引張り歪みを有する。また、基板３と第１のＳｉＧｅ層５との界面近傍の基板３中に欠陥層１０が存在している。
【００５６】
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
【００５７】
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率を４０％とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
【実施例３】
【００５８】
図２は、実施例３に係る半導体ウェハー１１を示す側面断面図である。
【００５９】
実施例２に係る半導体ウェハー１との違いは、第１と第２のＳｉＧｅ層５、７の間に中間ＳｉＧｅ層６を備えることである。
【００６０】
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、中間ＳｉＧｅ層６のＧｅ濃度を１０％、完全緩和とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
【００６１】
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率４０％とし、中間ＳｉＧｅ層６のＧｅ濃度を１０％、完全緩和とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
【実施例４】
【００６２】
図３は、実施例４に係る半導体ウェハーの製造工程を示す断面図である。
【００６３】
まず、表面がＳｉからなる基板３上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層５を形成し、図３（ａ）に示す構造を得る。
【００６４】
次に、基板３と第１のＳｉＧｅ層５との界面近傍に欠陥層１０を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層５の圧縮歪みを緩和させて、第１のＳｉＧｅ層５の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにし、図３（ｂ）に示す構造を得る。
【００６５】
次に、臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層７を得られた基板上に形成し、図３（ｃ）に示す構造を得る。ここで、圧縮歪みを有する第２のＳｉＧｅ層７は、第２のＳｉＧｅ層７の垂直面格子定数が第２のＳｉＧｅ層７の水平面格子定数よりも大きくなるように形成する。
【００６６】
次に、第２のＳｉＧｅ層７上に引張り歪みを有するキャップＳｉ層９を形成し、図３（ｄ）に示す構造を得て、半導体ウェハーの製造を完了する。
【００６７】
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
【００６８】
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率を４０％とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例２に係る半導体ウェハーを示す側面断面図である。
【図２】本発明の実施例３に係る半導体ウェハーを示す側面断面図である。
【図３】本発明の実施例４に係る半導体ウェハーの製造工程を示す断面図である。
【符号の説明】
【００７０】
１  半導体ウェハー
３  表面がＳｉからなる基板
５  第１のＳｉＧｅ層
６  中間ＳｉＧｅ層
７  第２のＳｉＧｅ層
９  キャップＳｉ層
１０  欠陥層
【図１】
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【図２】
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【図３】
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