(57)【要約】【課題】  従来では、形成過程の加熱環境化による半導体ウエハの反りを防止するため、半導体ウエハ保護用粘着シートを作成し、半導体ウエハに貼り合わせていたが、製造コストが高く、粘着剤が残存するという問題があった。【解決手段】  本発明では、３層目の配線層２５を構成するＡｌＣｕ層を堆積する際に、その下面に堆積したＴｉ層を、例えば、４００℃程度の高温状態に維持することで、ＡｌＣｕ層とＴｉ層との間にＡｌｘＴｉｙ合金層を形成する。そのことで、ＡｌＣｕ層が硬化する際に発生する圧縮応力は、その下面に硬化するＡｌｘＴｉｙ合金層へと伝わり、基板１を含む半導体ウエハ４１の反り上がり量Ｘを低減することができる。そして、露光装置では、半導体ウエハ４１を確実に吸着し、固定することができる。【選択図】    図７
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【特許請求の範囲】
【請求項１】
半導体ウエハを準備し、前記半導体ウエハの主表面側から複数の配線層を形成する半導体装置の製造方法において、
少なくとも前記複数の配線層の１配線層では、チタン金属とアルミ系金属とを連続して堆積し、前記アルミ系金属の堆積時に前記チタン金属の境界面から前記前記チタン金属と前記アルミ系金属との合金層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記チタン金属を堆積した後、前記チタン金属の温度を前記合金層が形成される温度に保った状態で、前記アルミ系金属を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の配線層の中で、最上層に位置する配線層に対し、前記合金層を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記合金層を形成する配線層では、前記アルミ系金属を堆積した層は、少なくともその膜厚が１μｍ以上であることを特徴とする請求項１または請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子形成工程時の半導体ウエハの反り上がりを低減することを目的とする。
【背景技術】
【０００２】
近年、半導体ウエハの大型化、またＩＣカード用途などのウエハの薄型化が進んでいる。しかしながら、大型化、薄型化した半導体ウエハは、配線層となるアルミ（Ａｌ）層等の積層工程時の加熱環境下において、その熱により反りが生じ、破損し易かった。また、露光工程では、半導体ウエハの端部等を吸着し、半導体ウエハを固定した後、露光作業を行うが、半導体ウエハの反り上がりのために、吸着できず、露光が行えないという問題があった。
【０００３】
そこで、従来の半導体装置の製造方法では、例えば、基材フィルムの表面に、粘着剤溶液を塗布し、乾燥させて（必要に応じて加熱架橋させて）粘着剤層を形成していた。そして、必要に応じてこの粘着剤層の表面にセパレータを貼り合わせることにより、半導体ウエハ保護用粘着シートを作成していた。その後、該半導体ウエハ保護用粘着シートを半導体ウエハに貼り合わせ、半導体ウエハの反り上がり等を防止する技術があった（例えば、特許文献１参照。）。
【特許文献１】特開平０３−２０６６７１号公報（第２頁、第８−１１頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置の製造方法では、半導体ウエハに素子を形成する過程の加熱環境下における、半導体ウエハの反りを防止するため、半導体ウエハ保護用粘着シートを作成し、半導体ウエハに貼り合わせていた。しかしながら、半導体ウエハ保護用粘着シートを作成することで、コストが余分に掛かるという問題があった。また、半導体ウエハ保護用粘着シートを貼り付け、該粘着シートを剥がす工程が余計に発生するという問題があった。
【０００５】
また、従来の半導体装置の製造方法では、半導体ウエハ保護用粘着シートを剥がした後、半導体ウエハ裏面には粘着剤が残存する場合があった。例えば、裏面電極を形成する場合には、残存した粘着剤を除去する工程が必要となり、工程数が増え、コスト的にも問題があった。
【課題を解決するための手段】
【０００６】
本発明は、上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体ウエハを準備し、前記半導体ウエハの主表面側から複数の配線層を形成する半導体装置の製造方法において、少なくとも前記複数の配線層の１配線層では、チタン金属とアルミ系金属とを連続して堆積し、前記アルミ系金属の堆積時に前記チタン金属との境界面から前記前記チタン金属と前記アルミ系金属との合金層を形成することを特徴とする。従って、本発明では、半導体ウエハを反り上がらせる原因となるアルミ系金属が硬化する前に、チタン金属とアルミ系金属との合金層を形成し、硬化させる。そのことで、アルミ系金属が硬化する際に発生する圧縮応力が合金層で緩和され、半導体ウエハの反り上がりを低減できる。
【０００７】
また、本発明の半導体装置の製造方法では、前記チタン金属を堆積した後、前記チタン金属の温度を前記合金層が形成される温度に保った状態で、前記アルミ系金属を堆積することを特徴とする。従って、本発明では、チタン金属を堆積した後に、半導体ウエハを含むチタン金属を高温に維持した状態で、アルミ系金属を堆積することで、チタン金属との境界面から合金層を形成することができる。
【０００８】
また、本発明の半導体装置の製造方法では、前記複数の配線層の中で、最上層に位置する配線層に対し、前記合金層を形成することを特徴とする。従って、本発明では、電源ライン等として用いられる最上層の配線層は、その層厚が厚く形成され、硬化時の圧縮応力により半導体ウエハを反り上がらせる原因となる。しかしながら、その最上層の配線層に対して合金層を形成することで、該圧縮応力を緩和し、半導体ウエハの反り上がりを低減できる。
【発明の効果】
【０００９】
本発明では、配線層を構成するアルミ系金属を堆積する際、アルミ系金属の下面にチタン金属が堆積されていることで、アルミ系金属とチタン金属とによる合金層が形成される。そのことで、アルミ系金属が、収縮し、硬化する際に発生する圧縮応力は、合金層により緩和され、半導体ウエハの反り上がりを低減できる。
【００１０】
また、本発明では、アルミ系金属を堆積する際に、予め、チタン金属を高温状態に維持することで、アルミ系金属とチタン金属とによる合金層が形成される。そして、配線層を構成するアルミ系金属の中で、その層厚が１μｍ程度以上を有し、硬化時に大きい圧縮応力を発生するアルミ系金属に対して合金層を形成することで、半導体ウエハの反り上がりを低減できる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図８を参照し、詳細に説明する。
【００１２】
図１から図７は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、素子形成領域の１領域に、例えば、Ｎチャネル型ＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、ＮＰＮトランジスタ、横型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００１３】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。図示した基板１は、半導体ウエハ４１（図８参照）の一部を示したものであり、以下の説明でも同様である。この基板１の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の埋め込み層２を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１４】
次に、公知のフォトリソグラフィ技術により、第１の分離領域３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１５】
次に、図２に示す如く、図１において形成したシリコン酸化膜を全て除去し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層４を成長させる。その後、エピタキシャル層４の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、第２の分離領域５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１６】
次に、エピタキシャル層４の所望の領域にＬＯＣＯＳ酸化膜７を形成する。このとき、特に、Ｐ型分離領域８上にはＬＯＣＯＳ酸化膜７を形成することで、より素子間分離が成される。そして、ＬＯＣＯＳ酸化膜７は、平坦部では、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００１７】
次に、図３に示す如く、エピタキシャル層４表面にシリコン酸化膜９を、例えば、０．０１〜０．２０μｍ程度形成する。そして、このシリコン酸化膜９をゲート電極１１下部ではゲート酸化膜として用いる。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域１０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１８】
次に、シリコン酸化膜９上にポリシリコン膜を、例えば、０．２〜０．３μｍ程度堆積させる。その後、このポリシリコン膜に、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、ゲート電極１１形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。
【００１９】
次に、公知のフォトリソグラフィ技術により、Ｐ型の拡散領域１２を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。このとき、ゲート電極１１をマスクとして利用することで、より正確にイオン注入を行うことができる。
【００２０】
次に、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域１３、１４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２１】
次に、図４に示す如く、１層目の配線層及び電極を形成する。エピタキシャル層４上面の略全面に、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜層（図示せず）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜層１５等を形成する。そして、ＢＰＳＧ膜層１５上面では、ＭＯＳトランジスタのソース電極２１またはドレイン電極２２用のコンタクトホール１６、１７をＢＰＳＧ膜層１５等に、例えば、公知のフォトリソグラフィ技術により形成する。
【００２２】
次に、スパッタリング法により、バリアメタル層１８、タングステン（Ｗ）層１９及びアルミ銅（ＡｌＣｕ）層２０を堆積する。このとき、バリアメタル層１８として、例えば、チタン（Ｔｉ）層上面に、チタンナイトライド（ＴｉＮ）層が堆積される。Ｗ層１９はコンタクトホール１６、１７を埋設する。そして、ＡｌＣｕ層２０上面には、フォトレジストが被覆される。その後、基板１は縮小投影露光装置（以下、ステッパと呼ぶ）へと設置され、フォトレジストにはマスクに描画されたパターンが転写される。ＡｌＣｕ層２０は、フォトレジストに転写されたパターンに基づき、選択的に除去され、１層目の配線層（図示せず）及びＭＯＳトランジスタのソース電極２１、ドレイン電極２２が形成される。
【００２３】
次に、図５に示す如く、１層目の配線層と２層目の配線層２４との間の層間絶縁層及び２層目の配線層２４を形成する。１層目の配線層等の上面に、ＴＥＯＳ膜層２６を堆積する。そして、ＴＥＯＳ膜層２６は、１層目の配線層等によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜層２７を形成する。その後、ＳＯＧ膜層２７上に、再び、ＴＥＯＳ膜層２８を堆積する。本実施の形態では、ＳＯＧ膜層２７をＴＥＯＳ膜層２６、２８間に形成することで、１層目の配線層等により凹凸部が形成されたＴＥＯＳ膜層２６上面を平坦化する。
【００２４】
そして、平坦性が維持されたＴＥＯＳ膜層２８上面に、バリアメタル層２３及び第２の配線層２４を構成するＡｌＣｕ層を堆積する。１層目の配線層と同様に、バリアメタル層２３として、例えば、Ｔｉ層上面にＴｉＮ層を堆積する。そして、ＡｌＣｕ層２０上面には、フォトレジストが被覆される。その後、基板１はステッパへと設置され、公知のフォトリソグラフィ技術により、２層目の配線層２４が形成される。
【００２５】
次に、図６に示す如く、２層目の配線層２４と３層目の配線層２５との間の層間絶縁層及び３層目の配線層２５を形成する。上述したように、２層目の配線層２４上面に、ＴＥＯＳ膜層２９、ＳＯＧ膜層３０、ＴＥＯＳ膜層３１を堆積し、平坦性が維持されたＴＥＯＳ膜層３１を形成する。
【００２６】
次に、ＴＥＯＳ膜層３１上面に、バリアメタル層３２及び第３の配線層２５を構成するＡｌＣｕ層を堆積する。本実施の形態では、バリアメタル層３２として、例えば、Ｔｉ層を単層で形成する。あるいは、バリアメタル層３２として、例えば、Ｔｉ層上面にＴｉＮ層を堆積した後、更に、その上面にＴｉ層を堆積する。つまり、本実施の形態では、バリアメタル層３２の最表面にＴｉ層が形成される。そして、バリアメタル層３２のチタン層を堆積する際には、例えば、４００℃以上の高温状態で堆積工程が行われ、その後、ＡｌＣｕ層が堆積される。
【００２７】
上述したように、基板１表面には３層配線構造が形成される。そして、３層目の配線層２５は、例えば、電源配線として用いられ、電流容量の増大、また、ＯＮ抵抗値の低減等が考慮され、その膜厚が３μｍ（３００００Å）以上となる。ここで、シリコン基板１を構成するシリコン（Ｓｉ）の熱膨張係数とＡｌＣｕの熱膨張係数とは異なる。そのため、ＡｌＣｕ層は、堆積時の温度が低下するにつれて、収縮しながら硬化するが、それぞれの熱膨張係数の違いにより、基板１には、圧縮応力が加わる。そして、３層目の配線層２５はその膜厚も厚いため、特に、強い圧縮応力が基板１へと加わる。
【００２８】
図７に示す如く、例えば、４００℃程度の高温状態にあるＴｉ層上面にＡｌＣｕ層を堆積することで、両者の境界面からアルミチタン（ＡｌｘＴｉｙ）合金層が形成される。そして、Ｔｉ層とＡｌＣｕ層との間に形成されるＡｌｘＴｉｙ合金層は、その上面のＡｌＣｕ層よりも早く硬化する。ここで、ＡｌｘＴｉｙ合金層の熱膨張係数は、Ｔｉ層の熱膨張係数より小さくなると推測される。
【００２９】
本実施の形態では、ＡｌＣｕ層が収縮し、硬化する際には、ＡｌｘＴｉｙ合金層が、既に、硬化しているので、ＡｌＣｕ層の圧縮応力が、ＡｌｘＴｉｙ合金層へと伝わる。そして、チタン層を有するバリアメタル層３２は、ＡｌＣｕ層の、実質、全ての下面に形成されているので、ＡｌｘＴｉｙ合金層もＡｌＣｕ層の下面に形成される。つまり、ＡｌＣｕ層が収縮し、硬化することでの圧縮応力は、その形成領域を連続するＡｌｘＴｉｙ合金層で吸収される。そのことで、基板１が、ＡｌＣｕ層の圧縮応力により、反り上がることから緩和される。
【００３０】
その後、３層目の配線層２５上面に、例えば、減圧状態で、形成温度が４５０℃以下で、プラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮ層３３を略全面に堆積し、半導体装置が完成する。
【００３１】
次に、図８は半導体ウエハ４１の反り量を説明するための断面図である。尚、上述した説明では、半導体ウエハ４１の一部であるシリコン基板１を用いて説明したが、以下の説明では、半導体ウエハ４１を用いて説明する。
【００３２】
上述したように、例えば、配線層２４、２５形成工程時に、マスクに描画されたパターンをフォトレジスト上に転写する際には、半導体ウエハ４１表面に、例えば、ＡｌＣｕ層を形成した後に、該ＡｌＣｕ層表面をフォトレジストで被覆する。そして、フォトレジストで被覆された半導体ウエハ４１は、ステッパのステージ上に固定され、紫外線を光源に用いた投影光学系を介して、マスクに描画されたパターンがフォトレジストへと転写される。このとき、真空中で、半導体ウエハ４１に対して電気的なクーロン力を利用して吸着する静電チャックにより、半導体ウエハ４１を固定する。
【００３３】
ここで、半導体ウエハ４１上面には、それぞれ熱膨張係数の異なる配線層２４、２５等を構成するＡｌＣｕ層、ＴＥＯＳ膜層、ＳＯＧ膜層が堆積され、それぞれの材料が硬化する。すると、図１０に示すように、半導体ウエハ４１には、それぞれの材料が収縮し、硬化する際の圧縮応力が加わり、半導体ウエハ４１の端部４２周辺が反り上がる。そして、最上層の配線層を構成するＡｌＣｕ層が硬化する際には、特に、大きい圧縮応力が、半導体ウエハ４１へと加わる。例えば、図示した反り量Ｘが１００μｍ以上になると、ステッパでは半導体ウエハを吸着することが出来なくなり、マスクに描画されたパターンをフォトレジスト上へと転写出来なくなる。
【００３４】
しかしながら、本実施の形態では、最上層の配線層を構成するＡｌＣｕ層を堆積する際に、ＡｌＣｕ層は、その下面にＡｌｘＴｉｙ合金層を形成しながら堆積される。そのことで、ＡｌｘＴｉｙ合金層が形成されない場合、半導体ウエハ４１の反り上がり量Ｘは１３０μｍ程度となるが、本実施の形態では、その反り量上がりＸを７０μｍ程度とすることができる。
【００３５】
本実施の形態では、ＡｌＣｕ層の下面に位置するＴｉ層が、４００℃以上となるように堆積する場合について説明したが、この場合に限定するものではない。例えば、ＡｌＣｕ層の堆積時に、Ｔｉ層とＡｌＣｕ層との間に、ＡｌｘＴｉｙ合金層が形成される温度状態にＴｉ層が維持されていれば良い。ＡｌＣｕ層の下面に位置するＴｉ層が、３００℃以上であってもＡｌｘＴｉｙ合金層の形成が可能と考えられる。
【００３６】
また、本実施の形態では、最上層のＡｌＣｕ層とＴｉ層との間にＡｌｘＴｉｙ合金層が形成される場合について説明したが、この場合に限定するものではない。その他の配線層を構成するＡｌＣｕ層を堆積する場合にも、同様な製造方法を採用することで、半導体ウエハの反り上がりを防止することができる。そして、ＡｌＣｕ層の層厚が１μｍ程度以上有する場合には、ＡｌｘＴｉｙ合金層を形成することで、半導体ウエハの反り上がりに対し、より効果を有する。
【００３７】
また、本実施の形態では、配線層を構成する金属層としてＡｌＣｕ層の場合で説明したが、その他にも、Ａｌ層やＡｌＳｉＣｕ層のようにＡｌ合金層の場合でも、同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体ウエハの反り量を説明する断面図である。
【符号の説明】
【００３９】
１    Ｐ型の単結晶シリコン基板
４    エピタキシャル層
１５  ＢＰＳＧ膜層
１８  バリアメタル層
１９  タングステン層
２０  アルミ銅層
２３  バリアメタル層
２４  ２層目の配線層
２５  ３層目の配線層
２６  ＴＥＯＳ膜層
２７  ＳＯＧ膜層
２８  ＴＥＯＳ膜層
２９  ＴＥＯＳ膜層
３０  ＳＯＧ膜層
３１  ＴＥＯＳ膜層
３２  バリアメタル層
３３  シリコン窒化膜層
４１  半導体ウエハ
４２  端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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