(57)【要約】【課題】  ＴＦＴ（薄膜トランジスタ）素子、ＭＩＭ（金属−絶縁層−金属）素子、ＭＯＳトランジスタ素子、ダイオード、バリスタ等のアクティブ素子を複数個設置することなく、ドレイン引出し配線の断線が防止され、大型液晶テレビ等の大型の液晶ディスプレイ画面を備えた液晶表示装置に好適に使用することができるアクティブマトリクス基板を提供する。【解決手段】  アクティブ素子のドレイン引出し配線と保持容量上電極とが接続されたアクティブマトリクス基板であって、上記ドレイン引出し配線は、２以上の経路を有するものであるアクティブマトリクス基板である。【選択図】    図１−１
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【特許請求の範囲】
【請求項１】
アクティブ素子のドレイン引出し配線と保持容量上電極とが接続されたアクティブマトリクス基板であって、該ドレイン引出し配線は、２以上の経路を有するものであることを特徴とするアクティブマトリクス基板。
【請求項２】
前記ドレイン引出し配線は、アクティブマトリクス基板とアクティブマトリクス基板に対向する基板との少なくとも一方に設けられた突起部及び／又は電極非形成部に相当する位置に設けられたものであることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項３】
前記アクティブ素子は、２個以上のドレイン電極を有することを特徴とする請求項１又は２記載のアクティブマトリクス基板。
【請求項４】
前記アクティブマトリクス基板は、２以上のサブピクセルにより画素が構成されるものであり、
該２以上のサブピクセルにおける画素電極は、保持容量上電極及びドレイン引出し配線を介して、それぞれ異なるドレイン電極に接続された構造を有することを特徴とする請求項３記載のアクティブマトリクス基板。
【請求項５】
前記画素は、異なる輝度のサブピクセルを含むものであることを特徴とする請求項４記載のアクティブマトリクス基板。
【請求項６】
前記アクティブマトリクス基板は、互いに逆の位相の信号電圧が印加される２以上の保持容量下電極が設けられたものであり、
該２以上の保持容量下電極は、それぞれ異なるサブピクセルに対応する保持容量上電極と絶縁層を介して重畳する構造を有するものであることを特徴とする請求項４又は５記載のアクティブマトリクス基板。
【請求項７】
前記アクティブマトリクス基板は、それぞれ異なるドレイン電極に接続された２以上のドレイン引出し配線と絶縁層を介して重畳する構造を有する修正用接続電極が設けられたものであることを特徴とする請求項４〜６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記アクティブマトリクス基板は、互いに逆の位相の信号電圧が印加される保持容量下電極と絶縁層を介して重畳される保持容量上電極間をドレイン引出し配線及び修正用接続電極を介して接続した構造を有することを特徴とする請求項７記載のアクティブマトリクス基板。
【請求項９】
前記アクティブマトリクス基板は、アクティブ素子のゲート電極に走査信号線が接続された構造を有するものであり、
前記ドレイン引出し配線及び修正用接続電極は、走査信号線と重畳しない構造を有することを特徴とする請求項１〜８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記保持容量上電極は、保持容量下電極と対向する領域で３個以上の分割電極からなるものであることを特徴とする請求項１〜９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
請求項１〜１０のいずれかに記載のアクティブマトリクス基板を備えたことを特徴とする表示装置。
【請求項１２】
前記表示装置は、液晶表示装置であることを特徴とする請求項１１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置に使用されるアクティブマトリクス基板に関する。より詳しくは、大型液晶テレビ等の大型の液晶ディスプレイ画面を備えた液晶表示装置に好適に使用されるアクティブマトリクス基板に関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等のアクティブマトリクス駆動型表示装置において幅広く用いられている。このようなアクティブマトリクス駆動型表示装置においては、個々に独立した画素電極にアクティブ素子がマトリクス状に配置され、このアクティブ素子によって画素電極を選択駆動するアクティブマトリクス駆動方式で画面表示を行っている。画素電極を選択駆動するアクティブ素子としては、ＴＦＴ（薄膜トランジスタ）素子、ＭＩＭ（金属−絶縁層−金属）素子、ＭＯＳトランジスタ素子、ダイオード、バリスタ等が一般的に使用され、画素電極とこれに対向する対向電極間に印加される電圧をアクティブ素子でスイッチングすることにより、両電極間の液晶層、ＥＬ発光層又はプラズマ発光体等の表示媒体を光学的に変調し、画面表示を行うのである。このようなアクティブマトリクス駆動方式は、高コントラストの表示が可能であり、液晶テレビ、パーソナルコンピュータの端末表示装置等に実用化されている。
【０００３】
このようなアクティブマトリクス駆動方式を用いた従来の液晶表示装置におけるアクティブマトリクス基板としては、ＴＦＴ素子のドレイン電極がドレイン引出し配線及びコンタクトホールを介して画素電極に接続されたものが開示されている（例えば、特許文献１参照。）。この従来の液晶表示装置では、アクティブマトリクス基板上のドレイン引出し配線は、１本の配線が形成されているだけであり、この１本の配線が断線した場合、その画素の表示が正常に行われず、画素欠陥と呼ばれる点灯不良が発生し、液晶表示装置の歩留りが低下することとなる。これについて図面を用いて説明すると、図１３−１に示すような従来の液晶表示装置におけるアクティブマトリクス基板においては、図１３−２に示すように、１本のドレイン引出し配線２の断線２２によって、ソースバスライン５からドレイン電極１及びドレイン引出し配線２を経て、透過用画素電極へ至るデータ信号２１が阻害される。これにより、画素欠陥が発生し、液晶表示装置の表示品位を低下させ、歩留りを低下させることとなる。なお、ドレイン引出し配線の断線の原因としては、配線パターンの形成時におけるフォトレジストのパターン欠陥、ドレイン引出し配線となる層をスパッタリング等により成膜する際の成膜欠陥等が挙げられる。
【０００４】
これに対し、画素欠陥の発生を抑制する技術として、１画素に複数個の薄膜トランジスタが設けられた液晶表示装置が開示されている（例えば、特許文献２、３参照。）。しかしながら、画素毎に複数個の薄膜トランジスタを設置した場合には、開口率の低下や、製造コストの増大を招いてしまう点で改善の余地があった。
また、隣接する画素電極間に接続ライン（ブリッジ）が設けられ、画素欠陥が発生した場合に、該接続ラインを用いて、欠陥画素の電極を隣接する正常画素の電極と接続することで、欠陥画素を修復することができる液晶表示装置等が開示されている（例えば、特許文献４、５参照。）。しかしながら、この技術によれば、接続ラインがゲート配線を跨いで設置されるため、カップリング容量の増加により階調特性が劣化してしまう等の点で改善の余地があった。
【０００５】
近年、液晶テレビ等の液晶ディスプレイ画面の大型化が進み、画素数は増加しており、それに伴い画素欠陥も増加する傾向にあった。また、画面の大型化に伴い、画素のサイズも大きくなってきているため、製造プロセスにおいて輝点を発見した際、従来のように、輝点を黒点に修正したとしても、黒点も輝点同様に画素欠陥としてユーザに視認されやすい状況になってきている。そこで、画素欠陥の発生を効果的に抑制することで表示品位を向上させ、歩留りを向上させるための新しい技術が求められていた。
【特許文献１】特開平１０−２０２９８号公報（第３、６頁、第１図）
【特許文献２】特開平７−１９９２２１号公報（第３、６頁、第１図）
【特許文献３】特開２００２−３５０９０１号公報（第１３、２０頁、第９図）
【特許文献４】特開平２−１３５３２０号公報（第３、４頁、第１図）
【特許文献５】特開平８−３２８０３５号公報（第３、５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題に鑑みてなされたものであり、開口率の低下及び製造コストの上昇が抑制されつつ、アクティブ素子のドレイン引出し配線の断線が防止されたアクティブマトリクス基板、及び、それを用いた表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者らは、アクティブ素子のドレイン引出し配線の断線を防止することができるアクティブマトリクス基板について種々検討したところ、ドレイン引出し配線に２以上の経路を設けることにより、開口率の低下及び製造コストの上昇を招くことなく、ドレイン引出し配線の一部の断線によってアクティブ素子と保持容量上電極とが絶縁されてしまう可能性を充分に低減することができることに想到し、本発明に到達したものである。
【０００８】
すなわち本発明は、アクティブ素子のドレイン引出し配線と保持容量上電極とが接続されたアクティブマトリクス基板であって、上記ドレイン引出し配線は、２以上の経路を有するものであるアクティブマトリクス基板である。
以下に本発明を詳述する。
【０００９】
上記アクティブ素子としては、ＴＦＴ（薄膜トランジスタ）素子、ＭＩＭ（金属−絶縁層−金属）素子、ＭＯＳトランジスタ素子、ダイオード、バリスタ等が挙げられる。例えば、ＴＦＴ素子を用いる場合には、通常では基板上の走査信号線とデータ信号線との交点にマトリクス状に配置し、ゲート電極に走査信号線を接続し、ソース電極にデータ信号線を接続し、ドレイン電極にドレイン引出し配線を接続することにより、複数本のデータ信号線に同時に供給されるデータ信号を、データ信号線と交差する複数本の走査信号線に順次供給される走査信号でサンプリングさせ、画素電極を選択駆動するためのスイッチとして用いることができる。ドレイン引出し配線としては、導電性材料からなるものであれば特に限定されるものではないが、チタン、クロム、アルミニウム、モリブデン、これらの合金等からなる金属膜、これらの積層膜が好適に用いられる。ドレイン引出し配線の形成方法としては、上記金属膜又は積層膜に対し、フォトリソグラフィ、エッチングにより形成する方法が好適に用いられる。
【００１０】
上記保持容量上電極としては、保持容量配線又は走査信号線等からなる保持容量下電極と少なくとも絶縁膜を介して対向するように設けられ、これらと保持容量（Ｃｓ）素子を構成するものが好適に用いられる。保持容量素子には、保持容量上電極がドレイン引出し配線を通じてアクティブ素子に接続されていることから、データ信号線に供給されたデータ信号を保持させるために用いることができる。
【００１１】
本発明のアクティブマトリクス基板の構成としては、このような構成要素を必須として構成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではないが、保持容量上電極にコンタクトホールを介して画素電極が接続される形態が好ましい。この形態においては、画素電極と対向する対向電極との間にアクティブ素子でスイッチングされた電圧を印加させることにより、液晶層、ＥＬ発光層又はプラズマ発光体等の表示媒体を光学的に変調し、画面表示を行わせることが可能となる。また、コンタクトホールを保持容量下電極のパターン上の保持容量上電極に形成すれば、新たに開口率が低下することがなくてよい。
【００１２】
本発明においてドレイン引出し配線は、２以上の経路を有するものである。このようなドレイン引出し配線の形態としては、（１）アクティブ素子と接続された１本のドレイン引出し配線が２本以上に分岐して保持容量上電極に接続される形態、（２）アクティブ素子と接続された２本以上のドレイン引出し配線が１本に合流して保持容量上電極に接続される形態、（３）アクティブ素子と接続された２本以上のドレイン引出し配線が橋架されて、又は、橋架されることなく保持容量上電極に接続される形態が挙げられ、中でも、（３）の形態が好ましい。本発明においては、ドレイン引出し配線をこのような形態とすることにより、アクティブ素子からの信号が２以上の導通経路を経て保持容量上電極に送られることとなるため、ドレイン引出し配線の一部の断線により、アクティブ素子と保持容量上電極とが絶縁されてしまう可能性を充分に低減することができる。なお、上記ドレイン引出し配線は、アクティブ素子のドレイン電極と保持容量上電極とを２以上の経路により接続するものであることが好ましく、アクティブ素子のドレイン電極が２個以上配置されている場合には、アクティブ素子の２個以上のドレイン電極の各々と保持容量上電極とを２以上の経路により接続するものであることが好ましい。このようなアクティブマトリクス基板は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置の画素電極基板として用いれば、ドレイン引出し配線の断線に起因する表示画像における画素欠陥の発生を効果的に抑制することができ、表示装置の表示品位の低下を防止し、歩留りを向上させることができるものである。
【００１３】
本発明のアクティブマトリクス基板における好ましい形態について以下に説明する。
本発明においてドレイン引出し配線は、アクティブマトリクス基板とアクティブマトリクス基板に対向する基板との少なくとも一方に設けられた突起部及び／又は電極非形成部に相当する位置に設けられたものであることが好ましい。すなわち、本発明においては、突起部及び／又は電極非形成部のパターンとドレイン引出し配線のパターンの少なくとも一部とを重複させることが好ましい。なお、アクティブマトリクス基板に対向する基板に突起部及び／又は電極非形成部が設けられる場合には、アクティブマトリクス基板と貼り合わせた状態において、突起部及び／又は電極非形成部のパターンとドレイン引出し配線のパターンの少なくとも一部とを重複させることが好ましい。突起部としては、基板同士の対向面にリブ形状等に形成されたもの等が挙げられる。また、電極非形成部としては、アクティブマトリクス基板の画素電極や、アクティブマトリクス基板に対向する基板の共通電極にスリット形状等に形成されたもの等が挙げられる。このような形態は、電圧無印加時に液晶分子がアクティブマトリクス基板及びカラーフィルタ基板の両基板間において水平配向又は垂直配向することとなる液晶表示装置、及び、電圧無印加時に液晶分子が両基板間で垂直配向し、かつ１画素内を複数のドメインに分割したＭＶＡ（Multi-domain Vertical Alignment）方式の液晶表示装置に本発明のアクティブマトリクス基板を適用する場合に好適に用いられ、この場合、突起部及び電極非形成部は、液晶分子の配向制御に利用されるものであることが好ましい。本発明においては、これらの液晶表示装置において、通常では開口部として効果的に用いられない突起部及び／又は電極非形成部に相当する位置にドレイン引出し配線を設けることにより、ドレイン引出し配線の複線化に起因する開口率の低下を防止することができる。より好ましい形態としては、ドレイン引出し配線が突起部に相当する位置に設けられた形態が挙げられる。ドレイン引出し配線がアクティブマトリクス基板の電極非形成部に相当する位置に設けられた場合には、電極非形成部による液晶分子の配向制御の作用効果が低減し、液晶分子の応答速度が低下してしまう可能性がある。
【００１４】
なお、ＭＶＡ方式は、垂直配向型液晶表示装置の視角特性を改善するために、１画素内を複数のドメインに分割する方式である。ＭＶＡ方式の液晶表示装置においては、通常では２枚の基板の各々の対向面上に、土手状の突起部（配向制御用突起）が形成され、この配向制御用突起によって、液晶分子のチルト方向を特定の方向に定め、かつドメインの境界の位置を拘束する。
【００１５】
本発明におけるアクティブ素子の好ましい形態としては、２個以上のドレイン電極を有する形態が挙げられる。このようなアクティブ素子の配線構造は、アクティブ素子に２本以上のドレイン引出し配線を接続する形態と好適に組み合わせることができる。このような構造においては、アクティブ素子を複数設けることによる開口率の低下を防止しつつ、本発明の作用効果をより充分に奏することが可能となる。つまり、アクティブ素子が２個以上のドレイン電極を有することは、アクティブ素子がドレイン電極と同数の２以上のチャネルを有することと同等である。従って、この形態によれば、あるチャネルで短絡等の欠陥を生じても、同じアクティブ素子内の別の正常なチャネルを利用することにより、欠陥画素の修正を図ることができる。具体的には、例えば、あるチャネルでソース電極とドレイン電極とのリーク（短絡）を生じた場合、当該チャネルに接続されたドレイン引出し配線をドレイン電極から切り離した後、切り離したドレイン引出し配線を正常なチャネルに接続されたドレイン引出し配線に接続（ドレイン／ドレイン接続）することにより、全てのドレイン引出し配線に略同等のドレイン電位を印加することができる。
また、ゲート電極としては、１個であってもよく、２個以上であってもよい。
なお、開口率の低下を防止する観点から、アクティブ素子は、１つの駆動領域（画素又は副画素）に対し、１つ設けられることが好ましい。アクティブ素子が１つの駆動領域に対し、２以上設けられる形態においては、上記ドレイン引出し配線は、２以上のアクティブ素子のドレイン電極の各々と保持容量上電極とを２以上の経路により接続するものであることが好ましい。
【００１６】
本発明のアクティブマトリクス基板は、２以上のサブピクセルにより画素が構成されるものであり、上記２以上のサブピクセルにおける画素電極は、保持容量上電極及びドレイン引出し配線を介して、それぞれ異なるドレイン電極に接続された構造を有することが好ましい。このような２以上のサブピクセルにより画素（絵素）が構成される形態、いわゆる画素分割法を適用した形態は、輝点等の欠陥画素の修正に有利な形態である。
また上記画素分割法が適用される場合、上記画素は、異なる輝度のサブピクセルを含むものであることが好ましい。この形態によれば、１つの画素内に明るいサブピクセル及び暗いサブピクセルの両方が存在するため、面積階調によって中間調を表現することができ、液晶ディスプレイ画面の斜め視角における白浮きを改善するのに好適である。なお、面積階調は、簡単に言うと、液晶容量（Ｃｌｃ）、Ｃｓ容量（Ｃｃｓ）及びＣｓの極性とその振幅（Ｖｓｄ）の容量結合により行われ、これを式で表現すると、「明るいサブピクセルの容量＝Ｖｓ＋Ｋ（Ｖｓ）×Ｖｓｄ，Ｋ＝Ｃｃｓ／Ｃｌｃ（Ｖｓ）＋Ｃｃｓ」で表される。ここで、Ｖｓは、ソースから供給される信号の電圧値である。
更に上記画素分割法が適用される場合、本発明のアクティブマトリクス基板は、互いに逆の位相の信号電圧が印加される２以上の保持容量下電極が設けられたものであり、上記２以上の保持容量下電極は、それぞれ異なるサブピクセルに対応する保持容量上電極と絶縁層を介して重畳する構造を有するものであることが好ましい。このような形態は、明るいサブピクセル及び暗いサブピクセルを形成するのに好適である。なお、２以上の保持容量下電極に印加される互いに逆の位相の信号電圧とは、画素分割構造の画素において、面積階調を操作するために用いられるＣｓ波形電圧のことを意味し、ゲート信号のオフ後に、容量結合を行うタイミングで、ソースから供給されるドレイン信号電圧（Ｖｓ）の突き上げに寄与するＣｓ波形電圧（Ｃｓ極性が＋）とＶｓの突き下げに寄与するＣｓ波形電圧（Ｃｓ極性が−）の２種類がある。このような画素分割法（面積階調技術）においては、Ｃｓ波形電圧、Ｃｓ容量及び液晶容量の容量結合により、画素への実効電圧をサブピクセル毎に変えて明・暗のサブピクセルを形成させ、これらのマルチ駆動を実現することができる。このような画素分割法（面積階調技術）については、特開２００４−６２１４６号公報等に詳細が開示されている。
なお、画素分割構造としては、例えば、明るいサブピクセルの面積が暗いサブピクセルの面積と等しい１：１画素分割構造や、明るいサブピクセルの面積が暗いサブピクセルの面積の１／３である１：３画素分割構造等が挙げられる。中でも、１：３画素分割構造が液晶ディスプレイ画面の斜め視角における白浮き対策として特に有効である。
【００１７】
本発明のアクティブマトリクス基板は、それぞれ異なるドレイン電極に接続された２以上のドレイン引出し配線と絶縁層を介して重畳する構造を有する修正用接続電極が設けられたものであることが好ましい。このような形態によれば、例えば、薄膜トランジスタのあるチャネルで欠陥が生じたとしても、該チャネルに接続されたドレイン引出し配線をドレイン電極から切り離した後、切り離したドレイン引出し配線を正常なチャネルに接続されたドレイン引出し配線に接続（ドレイン／ドレイン接続）することにより、欠陥が修正されたサブピクセル及び欠陥の修正に用いられたサブピクセルの画素電極に、略同等のドレイン電位を印加することができる。なお、修正用接続電極の形成される層としては、走査信号線（ゲートバスライン）と同一の層であることが好ましく、走査信号線のパターニング時に合わせて島状等に形成されることが好ましい。
【００１８】
また、上記修正用接続電極が設けられる形態において、本発明のアクティブマトリクス基板は、互いに逆の位相の電圧が印加される保持容量下電極と絶縁層を介して重畳する保持容量上電極間をドレイン引出し配線及び修正用接続電極を介して接続した構造を有することが好ましい。これによれば、互いに逆の位相の信号電圧からなるＣｓ信号（保持容量下電極に供給される電気信号）が供給される保持容量下電極と重畳する保持容量上電極同士が接続されることから、欠陥の修正が施されたサブピクセルと欠陥の修正に用いられたサブピクセルとにより新たに形成された合成サブピクセルにおいては、合成された保持容量素子に直流電位のＣｓ信号を印加することが可能となり、両者の中間的な階調特性が得られ、周囲の通常画素と同等の階調を得ることができる。
このような形態においては、合成サブピクセルを含む画素の表示品位を確保するうえで、ドレイン引出し配線及び修正用接続電極を介して接続された保持容量上電極は、それぞれ隣り合うサブピクセルの画素電極に接続されたものであることが好ましい。また、保持容量下電極は、独立した配線（保持容量配線）として設けられることが好ましく、これにより、駆動の選択の自由度を確保することができる。
なお、上述した接続構造は、欠陥が生じた一部の画素において形成されるものであり、全ての画素において形成される必要はない。
【００１９】
本発明のアクティブマトリクス基板は、アクティブ素子のゲート電極に走査信号線が接続された構造を有するものであり、上記ドレイン引出し配線及び修正用接続電極は、走査信号線と重畳しない構造を有することが好ましい。これによれば、ドレイン／ドレイン接続を行った際にも修正用接続電極が走査信号線を跨がないので、走査信号線との間でカップリング容量が増加することを効果的に防止することができ、ドレイン／ドレイン接続により欠陥が修正されたサブピクセルの表示品位を向上させることができる。
【００２０】
本発明において保持容量上電極は、保持容量下電極と対向する領域で３個以上の分割電極からなるものであることが好ましい。これにより、保持容量上電極が導電性異物やピンホールにより絶縁膜を介して対向する保持容量下電極と短絡したり、同一工程にて形成されたデータ信号線と短絡したりしてしまった場合であっても、短絡が生じた部位を含む分割電極のみを絶縁処理により電気的に分離することにより、残りの分割電極を有効に機能させ、保持容量素子の機能を維持させることが可能となる。また、保持容量上電極の両端部は、通常ではデータ信号線等が配置されて短絡が生じやすいが、両端部の分割電極２個がともに短絡が生じた場合であっても、絶縁処理を行って残りの分割電極を有効に機能させ、保持容量素子の機能を維持させることが可能となる。従って、このようなアクティブマトリクス基板を液晶表示装置等の表示装置の画素電極基板として用いれば、保持容量上電極の短絡に起因する表示画像における画素欠陥の発生を効果的に抑制することができる。
【００２１】
本発明はまた、上記アクティブマトリクス基板を備えた表示装置でもある。このような表示装置は、上記アクティブマトリクス基板が画素電極基板として用いられることにより、ドレイン引出し配線の断線に起因する表示画像における画素欠陥の発生が効果的に抑制され、表示品位の低下が防止されており、高い歩留りで製造される。中でも、上記表示装置は、液晶表示装置であることが好ましい。このような液晶表示装置は、通常では上記アクティブマトリクス基板と、カラーフィルタが形成された基板との間に液晶層を挟持したものであり、アクティブ素子を介して液晶層に所定の電圧を印加することができるものである。
【発明の効果】
【００２２】
本発明のアクティブマトリクス基板は、上述のような構成であるので、ドレイン引出し配線が２以上の経路を有することにより、アクティブ素子からの信号が２以上の導通経路を経て保持容量上電極に送られることとなるため、ドレイン引出し配線の一部の断線により、アクティブ素子と保持容量上電極とが絶縁されてしまう可能性を低減することができる。このようなアクティブマトリクス基板は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置の画素電極基板として用いれば、ドレイン引出し配線の断線に起因する表示画像における画素欠陥の発生を効果的に抑制することができ、表示装置の表示品位の低下を防止し、歩留りを向上させることができるものである。
【発明を実施するための最良の形態】
【００２３】
以下に実施例を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２４】
まず、実施例に係る液晶表示装置に関し、アクティブマトリクス基板及びカラーフィルタ基板について、図１−１、２、３、４、５−１、６−１及び７−１を用いて説明する。
図１−１は、本発明のアクティブマトリクス基板の分岐構造の一例を示す平面模式図であり、図２は、図１−１のアクティブマトリクス基板を線分Ａ−Ａ’にて切断した断面を示す断面模式図である。また、図３は、ＭＶＡ方式の本発明のアクティブマトリクス基板の分岐構造の一例を示す平面模式図であり、図４は、図３のアクティブマトリクス基板を線分Ｂ−Ｂ’にて切断した断面を示す断面模式図である。
図５−１、６−１及び７−１は、本発明のアクティブマトリクス基板におけるドレイン引出し配線２の構造の別例を示す平面模式図である。
【００２５】
（アクティブマトリクス基板の構造）
図１−１及び図２に示すように、アクティブマトリクス基板には、アクティブ素子としてのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）素子３が１画素毎に１個設けられている。各画素のＴＦＴ素子３に対しては、データ信号２１をＴＦＴ素子３に供給するためのゲート配線としてのゲートバスライン４と、ＴＦＴ素子３にデータ信号２１を供給するためのソース配線としてのソースバスライン５とがそれぞれ直交して配置されている。また、ＴＦＴ素子３のドレイン電極１及びドレイン電極１より引出されている配線（ドレイン引出し配線）２の延長には、保持容量上電極６が矩形状に形成されているとともに、この保持容量上電極６の下方には、この保持容量上電極６との間に保持容量Ｃｓ（Ｓｔｏｒａｇｅ  Ｃａｐａｃｉｔｏｒ）を形成するための保持容量配線としてのＣｓバスライン７が、ゲートバスライン４と独立して、このゲートバスライン４に平行に形成されている。なお、保持容量上電極６とＣｓバスライン７との間には、ゲート絶縁膜１３が形成されている。保持容量上電極６は、ドレイン電極１と電気的に接続されており、ゲート絶縁膜１３を介してＣｓバスライン７と重なり、保持容量を形成している。コンタクトホール８は、透過用画素電極１４と保持容量上電極６とを接続する役目を有する。
【００２６】
（カラーフィルタ基板の構造）
カラーフィルタ基板においては、図２に示すように、カラーフィルタ側ガラス基板１６の液晶層１５側の面に色膜１７が形成されており、色膜１７の液晶層１５側の面に透明電極からなる対向電極１８が形成されている。また、液晶表示装置がＭＶＡ方式の場合には、図４に示すように、対向電極１８の液晶層１５側の面に液晶層１５の液晶分子の配向を制御するための配向制御用突起１９が形成される。ＴＦＴ素子３によって制御される電圧は、ドレイン引出し配線２により、コンタクトホール８を通して透過用画素電極１４に印加され、カラーフィルタ基板上の対向電極１８との間の電位差によって液晶層１５を駆動する。
また保持容量上電極６に接続するドレイン引出し配線２は、図１−１に示すように、２以上の経路を有し、すなわち、ドレイン引出し配線２が複数に分岐し、分岐構造を形成している。また、液晶表示装置がＭＶＡ方式の場合には、図３に示すように、分岐構造を形成しているドレイン引出し配線２は、配向制御用突起１９の下方に位置するように配置される。なお、図５−１、６−１及び７−１におけるドレイン引出し配線２は、液晶表示装置がＭＶＡ方式の場合には、図３と同様に配向制御用突起１９の下方に位置するように配置される。
【００２７】
図１−１等においては、アクティブマトリクス基板のアクティブ素子としてＴＦＴ素子が用いられているが、これに限定されない。また、図１−１等においては、保持容量上電極６に接続しているドレイン引出し配線２は２本又は３本であるが、その本数はこれらに限定されず、１本以上であればよい。
【００２８】
（ＴＦＴ基板の製造方法）
次に、図２を用いて、アクティブ素子としてＴＦＴ素子を用いたアクティブマトリクス基板（ＴＦＴ基板）の製造方法について説明する。
まず、絶縁体であるガラス基板１６上に、チタン、クロム、アルミニウム、モリブデン等の金属膜や、それらの合金、積層膜を用いて、ゲートバスライン４及びＣｓバスライン７を同一工程によって形成する。次に、これらの表面に窒化シリコンや酸化シリコン等の絶縁膜によってゲート絶縁膜１３を形成し、連続してアモルファスシリコンやポリシリコン等からなる高抵抗半導体層（ｉ層）１０と、不純物をドープしたｎ＋アモルファスシリコン等からなる低抵抗半導体層（ｎ＋層）１１とを成膜した後、ｉ／ｎ＋層を同時にパターニングする。次に、ソースバスライン５、ドレイン電極１、ドレイン引出し配線２及び保持容量上電極６を、チタン、クロム、アルミニウム、モリブデン等の金属膜や、それらの合金、積層膜を用いて同時に形成する。このときに、ドレイン引出し配線２の構造を分岐形状にパターニングする。その後、ＴＦＴ素子３上のｎ＋層１１をソースドレイン間分離エッチングする。ここまでの工程によって、ＴＦＴ素子３の形成が完了する。
【００２９】
次に、このような工程を経たガラス基板１６の全面を覆う形で、アクリル樹脂や窒化シリコン、酸化シリコン等によって層間絶縁膜１２を形成する。そして、液晶層１５を駆動させるため及び保持容量を接続するための透過用画素電極１４と保持容量上電極６との接続を行うために、コンタクトホール８を形成する。その後、ＩＴＯ（酸化インジウム錫）、ＩＺＯ（酸化インジウム亜鉛）、酸化亜鉛、酸化スズ等の透明性を有する導電膜で形成される透明の電極（透過用画素電極）１４を成膜し、画素毎に独立した透過用画素電極１４を得るためにパターニングして、図２に示すアクティブマトリクス基板（ＴＦＴ基板）を得ることができる。
【００３０】
（カラーフィルタ基板の製造方法）
次に、図２及び図４を用いて、カラーフィルタ基板の製造方法について説明する。
まず、絶縁体であるガラス基板１６上に、アクリル樹脂に顔料を分散した感光性樹脂によって、ＴＦＴ基板の透過用画素電極１４に対応する領域に赤、緑、青の各色膜１７を形成し、ＴＦＴ基板の透過用画素電極１４間、ソースバスライン５、及び、ＴＦＴ素子３に対応する領域には遮光膜であるブラックマトリクス９を形成する。なお、各色膜１７は、互いに重なることなく配列するように形成する。次に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜により、ブラックマトリクス９及び各色膜１７を覆う形で、液晶層１５を駆動するための透明の電極である対向電極１８を形成する。その後、ＭＶＡ方式の液晶表示装置に用いるカラーフィルタ基板に関しては、液晶分子のチルト方向を特定の方向に定め、かつドメインの境界の位置を拘束する目的で、無機シリコン化合物等により配向制御用突起１９を形成する。
【００３１】
（液晶表示装置の製造方法）
まず、上述のようにして得られたＴＦＴ基板及びカラーフィルタ基板上に、ポリイミド樹脂によって、配向膜を形成する。次いで、ＴＦＴ基板上の所定の位置にスペーサを散布するとともに、カラーフィルタ基板上の所定の位置にシール材を塗布した後、これらの基板を貼り合わせ、シール材を硬化させる。次いで、得られたパネルを所定の大きさに分断した後、液晶材料の注入、注入口の封止、パネルの洗浄、アニール処理、偏光板の貼付を行い、液晶表示パネルを作製する。更に、液晶駆動ＩＣ、電源回路、バックライト、入出力配線等の実装を行い、液晶表示装置を完成させる。
【００３２】
（実施例１）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板に関し、画素部にドレイン引出し配線２が複数に分岐した分岐構造を形成する際、図１−１に示すように、保持容量上電極６に接続するドレイン引出し配線２を２本に形成する。この場合、図１−２に示すように、ドレイン断線２２が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保される。
【００３３】
（実施例２）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板に関し、画素部にドレイン引出し配線２が複数に分岐した分岐構造を形成する際、図５−１に示すように、保持容量上電極６に接続するドレイン引出し配線２を３本に形成する。この場合、図５−２に示すように、ドレイン断線２２が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保される。
【００３４】
（実施例３）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図６−１に示すように、寄生容量Ｃｇｄが起因となる表示品位の低下を防ぐため、３つのドレイン電極１を設けることで、ズレ、仕上り誤差に対する冗長構造とするとともに、画素部の全てのドレイン引出し配線２を複数に分岐させ、かつ保持容量上電極６に接続するドレイン引出し配線２が２本となる分岐構造に形成した。
この場合、図６−２に示すように、ドレイン断線２２が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保された。
【００３５】
（実施例４）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図７−１に示すように、寄生容量Ｃｇｄが起因となる表示品位の低下を防ぐため、ダミーＴＦＴ素子２０を採用し、ズレ、仕上り誤差に対する冗長構造とするとともに、画素部の全てのドレイン引出し配線２を複数に分岐させ、かつ保持容量上電極６に接続するドレイン引出し配線２が２本となる分岐構造に形成する。
この場合、図７−２に示すように、ドレイン断線２２が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保される。
【００３６】
（実施例５）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図８に示すように、画素電極に設けられたスリット３０の下方にドレイン引出し配線２を配置させるとともに、画素部のドレイン引出し配線２を複数に分岐させ、かつ保持容量上電極６に接続するドレイン引出し配線２が２本となる分岐構造に形成する。
この場合、ドレイン断線が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保される。また、液晶表示装置の開口率を低下させることなく、ドレイン引出し配線２を分岐構造にすることができる。
【００３７】
（実施例６）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図９に示すように、カラーフィルタ基板の対向電極に設けられたスリット４０に対向する位置にドレイン引出し配線２を配置させるとともに、画素部のドレイン引出し配線２を複数に分岐させ、かつ保持容量上電極６に接続するドレイン引出し配線２が２本となる分岐構造に形成する。
この場合、ドレイン断線が１箇所で発生しても、ＴＦＴ素子３のドレイン電極１と保持容量上電極６との電気的接続は確保される。また、液晶表示装置の開口率を低下させることなく、ドレイン引出し配線２を分岐構造にすることができる。
【００３８】
（実施例７〜９）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図１０（ａ）、（ｂ）及び（ｃ）に示すように、ドレイン電極１を保持容量上電極６に接続するドレイン引出し配線２が１本又は２本となる分岐構造に形成する。
これらの場合、ドレイン引出し配線２でドレイン断線が発生した際に、ＴＦＴ素子３のドレイン電極１と保持容量上電極６とが断線してしまう可能性を低減することができる。
【００３９】
（実施例１０〜１２）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図１０（ｄ）、（ｅ）及び（ｆ）に示すように、ドレイン電極１を２つ設け、ドレイン電極１を保持容量上電極６に接続するドレイン引出し配線２が１本又は２本となる分岐構造に形成する。
これらの場合、ドレイン引出し配線２でドレイン断線が発生した際に、ＴＦＴ素子３のドレイン電極１と保持容量上電極６とが断線してしまう可能性を低減することができる。
【００４０】
（実施例１３）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図１１−１に示すように、ＴＦＴ素子３毎にドレイン電極１を３つ設け、各ドレイン電極１がＣｓバスライン７上の保持容量上電極６に接続されるように、ドレイン引出し配線２を形成する。なお、本実施例のアクティブマトリクス基板は、１画素に３つのサブピクセルを有し、欠陥の発生していない画素では、各サブピクセルを個別のドレイン電極により分離して駆動する。また、保持容量上電極６は、保持容量下電極７と対向する領域で２個の分割電極からなっているため、ドレイン引出し配線２は、保持容量上電極６と接続する部分の手前で分岐構造となるように形成する。
【００４１】
Ｃｓバスライン７は、図１１−２（ａ）及び（ｂ）に示すように、Ｃｓ信号の位相が隣接するもの同士で逆になっており、Ｃｓ信号（ＣＳ１とＣＳ２）の波形の極性が異なるため、印加されるドレイン信号（Ｄｒａｉｎ１とＤｒａｉｎ２）の波形が異なる。従って、画素の階調レベルについても、図１１−３に示すように、隣接するサブピクセルで電圧−透過率（Ｖ−Ｔ）特性が異なり、プラス書き込み（電圧振幅値を高くする側）に対応するＤｒａｉｎ１側が明るいサブピクセルとなり、マイナス書き込み（電圧振幅値を低くする側）に対応するＤｒａｉｎ２側が暗いサブピクセルとなっている。なお、本実施例では、画素の中心部に、常に「明」側となるＤｒａｉｎ１に対応する明るいサブピクセルが面積比率１で配置され、画素の両端部に、常に「暗」側となるＤｒａｉｎ２に対応する暗いサブピクセルが面積比率３で配置されている。
【００４２】
この場合、図１１−１に示すように、ドレイン引出し配線２でドレイン断線２２が発生した際には、複数のチャネルの１つでも正常であれば、浮島電極（修正用接続電極）２３のドレイン引出し配線との重畳部２５をレーザメルト（溶融）することにより、各サブピクセルのドレイン引出し配線２同士の接続（ドレイン／ドレイン接続）し、同電位にする。このとき、ドレイン／ドレイン接続された配線では、Ｃｓ信号の波形（極性）が打ち消し合うように合成されることから、図１１−２（ｃ）に示すような直流電位のＣｓ信号（ＣＳ：ＤＣ）が印加されることになる。そのため、Ｖ−Ｔ特性については、図１１−３に示すように、各サブピクセルのＶ−Ｔ曲線が合成され、明るいサブピクセルと暗いサブピクセルとの中間のＶ−Ｔ曲線（Ｃｓ０Ｖ；基本Ｖ−Ｔ曲線）が得られることとなる。従って、本実施例によれば、ドレイン／ドレイン接続後においても、図１１−４（ｂ）の階調イメージ図に示すように、人の目にはドレイン／ドレイン接続していない通常画素と同じ見え方のする中間階調のＶ−Ｔ特性を得ることができ（人の目では両者の階調の違いを認識することができない）、全サブピクセル（１画素）を正常画素として駆動することが可能である。
更に、本実施例によれば、ソースバスライン５の梯子構造を利用してドレイン／ドレイン接続する場合のように、余分なカップリング容量（Ｃｓｄ等）を増加させることがないため、液晶層にかかる実効電圧の変化を抑制しつつ、無欠陥修正（欠陥の全数修正）を実現することができる。
【００４３】
なお、チャネル近傍でソースバスライン５（又はソース電極）とドレイン引出し配線２（又はドレイン電極１）との短絡（ＳＤリーク）が発生した場合でも、リーク不良を起こしたチャネルとドレイン引出し配線２とを電気的に分離した後、分離したドレイン引出し配線２を正常チャネルからのドレイン引出し配線２に接続することで、欠陥修正することができる。
【００４４】
（実施例１４）
上述のようにして得られる液晶表示装置のアクティブマトリクス基板（ＴＦＴ基板）に関し、図１２−１に示すように、ＴＦＴ素子３毎にドレイン電極１を２つ設け、各ドレイン電極１がＣｓバスライン７上の保持容量上電極６に接続されるように、ドレイン引出し配線２を形成する。なお、保持容量上電極６は、保持容量下電極７と対向する領域で２個の分割電極からなるため、ドレイン引出し配線２は、保持容量上電極６と接続する部分の手前で分岐構造となるように形成する。また、Ｃｓバスライン７は、Ｃｓ信号の位相が、隣接するもの同士で逆になっている。
なお、本実施例では、明るいサブピクセル及び暗いサブピクセルが面積比率１で配置されている。
【００４５】
この場合、図１２−１に示すように、ＳＤリークが発生した際に、各切断部２７で切断した後、浮島パターン電極２３、及び、ソースバスライン５から切り離して作製したソース梯子２４を用いて、各サブピクセルのドレイン引出し配線２同士を接続（ドレイン／ドレイン接続）する。
これにより、本実施例でも、実施例１３と同様の作用効果を得ることができる。すなわち、図１２−２（ａ）及び（ｂ）の階調イメージ図に示すように、中間階調において、人の目にはドレイン／ドレイン接続していない通常画素の階調と同じ見え方のするＶ−Ｔ特性が得られる。ただし、本実施例では、ドレイン引出し配線同士を接続するソース梯子２４の一部がゲートバスライン４と重複する領域が存在するため、カップリング容量が増加することとなり、隣接画素と容量差が生じることになる。このため、電圧の実効値（液晶層に印加される電圧）が、図１１−１に示す実施例１３の修正方法と比較して、多少変化してしまうことになる。
【図面の簡単な説明】
【００４６】
【図１−１】本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図１−２】図１−１のアクティブマトリクス基板におけるドレイン断線２２の様子を示す平面模式図である。
【図２】図１−１のアクティブマトリクス基板を線分Ａ−Ａ’にて切断した断面を示す断面模式図である。
【図３】ＭＶＡ方式の本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図４】図３のアクティブマトリクス基板を線分Ｂ−Ｂ’にて切断した断面を示す断面模式図である。
【図５−１】本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図５−２】図５−１のアクティブマトリクス基板におけるドレイン断線２２の結果を示す平面模式図である。
【図６−１】３つのドレイン電極１を設けた本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図６−２】図６−１のアクティブマトリクス基板におけるドレイン断線２２の結果を示す平面模式図である。
【図７−１】ダミーＴＦＴ素子２０を採用した本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図７−２】図７−１のアクティブマトリクス基板におけるドレイン断線２２の結果を示す平面模式図である。
【図８】画素電極に設けられたスリットの下方にドレイン引出し配線２を配置させた本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図９】カラーフィルタ基板の対向電極に設けられたスリットに対向する位置にドレイン引出し配線２を配置させた本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図１０】（ａ）〜（ｆ）は、本発明のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図１１−１】本発明の画素分割構造のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図１１−２】（ａ）は、明るいサブピクセルに印加される信号波形を示す模式図であり、（ｂ）は、暗いサブピクセルに印加される信号波形を示す模式図であり、（ｃ）は、ドレイン／ドレイン接続後の両方のサブピクセルに印加される信号波形を示す模式図である。なお、図中のＣＳ１、ＣＳ２及びＣＳ：ＤＣは、明るいサブピクセル、暗いサブピクセル及び合成サブピクセルに印加されるＣｓ信号の波形を表し、Ｄｒａｉｎ１、Ｄｒａｉｎ２及びＤｒａｉｎ３は、明るいサブピクセル、暗いサブピクセル及び合成サブピクセルに印加されるドレイン信号の波形を表し、Ｇａｔｅは、ゲート信号の波形を表す。
【図１１−３】ドレイン／ドレイン接続前及びドレイン／ドレイン接続後の各サブピクセルのＶ−Ｔ特性を示す図である。
【図１１−４】（ａ）は、図１１−１のアクティブマトリクス基板における通常の階調イメージ図であり、（ｂ）は、２行２列目及び３行２列目のサブピクセルをドレイン／ドレイン接続したときの階調イメージ図である。
【図１２−１】本発明の画素分割構造のアクティブマトリクス基板における分岐構造の一例を示す平面模式図である。
【図１２−２】（ａ）は、図１２−１のアクティブマトリクス基板における通常の階調イメージ図であり、（ｂ）は、２列目のサブピクセルをドレイン／ドレイン接続したときの階調イメージ図である。
【図１３−１】従来の液晶表示装置を構成するアクティブマトリクス基板におけるドレイン引出し配線２の構造の一例を示す平面模式図である。
【図１３−２】図１３−１のアクティブマトリクス基板におけるドレイン断線２２の結果を示す平面模式図である。
【符号の説明】
【００４７】
１：ドレイン電極
２：ドレイン引出し配線
３：ＴＦＴ素子
４：ゲートバスライン
５：ソースバスライン
６：保持容量上電極
７：Ｃｓバスライン
８：コンタクトホール
９：ブラックマトリクス（遮光膜）
１０：活性半導体層（ｉ層）
１１：アモルファスシリコン層（ｎ＋層）
１２：層間絶縁膜
１３：ゲート絶縁膜
１４：透過用画素電極
１５：液晶層
１６：ガラス基板
１７：色膜
１８：対向電極
１９：配向制御用突起（カラーフィルタ基板側）
２０：ダミーＴＦＴ素子
２１：データ信号
２２：ドレイン断線
２３：浮島電極
２４：ソース梯子
２５：重畳部
２６：ＳＤリーク部
２７：切断部
３０：画素電極に設けられたスリット（アクティブマトリクス基板側）
４０：画素電極に設けられたスリット（カラーフィルタ基板側）
５０：画素電極に設けられたスリット（アクティブマトリクス基板側）
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
2005242306.tif 000015
【図１０】
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【図１１−１】
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【図１１−２】
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【図１１−３】
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【図１１−４】
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【図１２−１】
2005242306.tif 000021
【図１２−２】
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【図１３−１】
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【図１３−２】
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