(57)【要約】      （修正有）【課題】  P形絶縁ゲート電界効果トランジスタとN形絶縁ゲート電界効果トランジスタの電流を合わせるための従来の欠点を除去した四端子二重絶縁ゲート電界効果トランジスタによるCMOS回路を提供する。さらに、未使用時または待機時の回路単位の消費電力を減少させ、いわゆるスタティック消費電力を低減する。【解決手段】  P形の四端子二重絶縁ゲート電界効果トランジスタの二つのゲート電極を電気的に接続し、更にN形の四端子二重ゲート絶縁ゲート電界効果トランジスタの一方のゲート電極に電気的に接続してCMOSインバータ回路の入力端子とし、該N形の四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極の電位を制御することにより該N形の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
N形及びP型の四端子二重絶縁ゲート電界効果トランジスタを用い、該P形の四端子二重絶縁ゲート電界効果トランジスタの二つのゲート電極を電気的に接続し、更に該N形の四端子二重ゲート絶縁ゲート電界効果トランジスタの一方のゲート電極に電気的に接続してCMOSインバータ回路の入力端子とし、該N形の四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極の電位を制御することにより該N形の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧を制御することを特徴としたインバータ作用を行うCMOS回路。
【請求項２】
P型の四端子二重絶縁ゲート電界効果トランジスタが複数個並列に接続され、N型の四端子二重絶縁ゲート電界効果トランジスタが同数個直列に接続され、該複数個のP形の四端子二重絶縁ゲート電界効果トランジスタの各々二つのゲート電極は、それぞれ電気的に接続されると共に、更に該複数個のN形の四端子二重ゲート絶縁ゲート電界効果トランジスタの対応する各一個の一方のゲート電極に各々電気的に接続されて同数個の入力端子とし、該複数個のN形の四端子二重絶縁ゲート電界効果トランジスタの各々他方のゲート電極はそれぞれしきい値電圧制御用電源に接続されたことを特徴とする多入力NAND作用を行うCMOS回路。
【請求項３】
P型の四端子二重絶縁ゲート電界効果トランジスタが複数個直列に接続され、N型の四端子二重絶縁ゲート電界効果トランジスタが同数個並列に接続され、該複数個のP形の四端子二重絶縁ゲート電界効果トランジスタの各々二つのゲート電極は、それぞれ電気的に接続されると共に、更に該複数個のN形の四端子二重ゲート絶縁ゲート電界効果トランジスタの対応する各一個の一方のゲート電極に各々電気的に接続されて同数個の入力端子とし、該複数個のN形の四端子二重絶縁ゲート電界効果トランジスタの各々他方のゲート電極はそれぞれのしきい値電圧制御用電源に接続されたことを特徴とする多入力NOR作用を行うCMOS回路。
【請求項４】
請求項１に記載のCMOSインバータ回路２個をクロスカップルさせてフリップフロップ回路を構成し、各入力端子にN型の四端子二重絶縁ゲート電界効果トランジスタ２個をパストランジスタとしてそれぞれ接続し、各他端をデータ線に接続し、該パストランジスタの各一方及び各他方のゲート電極を行選択線に接続してなることを特徴とするSRAM作用を行うCMOS回路。
【請求項５】
上記パストランジスタの各他方のゲート電極をそれぞれそのしきい値電圧制御用電源に接続することを特徴とする請求項４に記載のCMOS回路。
【請求項６】
上記N形の四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極の電位をダイナミックに制御することを特徴とした請求項1乃至５に記載されたCMOS回路。
【請求項７】
P型の四端子二重絶縁ゲート電界効果トランジスタと同じゲート電極材料をN型の四端子二重絶縁ゲート電界効果トランジスタのゲート電極として用いることを特徴とした請求項1乃至６に記載されたCMOS回路。
【請求項８】
請求項１乃至７に記載されたCMOS回路のうち少なくとも一つの回路を含むことを特徴とした集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重絶縁ゲート電界効果トランジスタ、特に四端子二重絶縁ゲート電界効果トランジスタを用いたCMOS回路に関するものである。
【背景技術】
【０００２】
一般にP形絶縁ゲート電界効果トランジスタ(PMOST)の正孔移動度は、N形絶縁ゲート電界効果トランジスタ(NMOST)の電子移動度より小さい。そのため絶縁ゲート電界効果トランジスタ(MOST)を用いてCMOS回路を構成する場合、PMOSTとNMOSTの電流を合わせるためPMOSTのチャネル幅（電流の流れる幅）をNMOSTのそれより２倍程度大きくする必要がある。
【０００３】
このことは素子面積が大きくなり集積回路を構成する上での欠点となっている。特に、ソース領域S、ドレイン領域Dおよびチャネル領域が基板に垂直に立った厚さの薄いフィン状シリコン層に設けられ、その両側面部にゲート酸化膜が設けられ、さらに互いに電気的に絶縁されたゲート電極１およびゲート電極２が設けられた四端子二重絶縁ゲート電界効果トランジスタ（図６）では著しい欠点となる。
【０００４】
その理由は、この構造ではチャネル幅はフィンの高さで決まり、通常この高さは同一基板上に設けられたすべての四端子二重絶縁ゲート電界効果トランジスタで同じであるのでチャネル幅を大きくするにはフィンを複数個用意しなければならず、また整数倍でしかチャネル幅を大きくできないため回路設計上、回路配置上大きな制約となるためである。
【０００５】
また、CMOS回路ではPMOSTとNMOSTのしきい値電圧をそれぞれ適切に設定しなければならず、四端子二重絶縁ゲート電界効果トランジスタでは周知の通りそれぞれに異なる仕事関数を有するゲート電極材料を用いて行われており、別々の製造工程を必要とする（下記特許文献１、２参照）。一種類の電極材料で適切なしきい値電圧設定が可能ならば製造工程の簡単化ができ、製造コストの削減に寄与するが通常そのようにはできない。どちらか一方のしきい値電圧の絶対値が小さくなり過ぎたり、両方とも、しきい値電圧の絶対値が大き過ぎたりしてしまう。
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００３−１６３３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は上記欠点を除去した四端子二重絶縁ゲート電界効果トランジスタによるCMOS回路を提供することである。さらに、未使用時または待機時の回路単位における消費電力を減少させること、すなわちスタティック消費電力を低減することである。
【課題を解決するための手段】
【０００７】
P形の四端子二重絶縁ゲート電界効果トランジスタの二つのゲート電極を電気的に接続し、更にN形の四端子二重ゲート絶縁ゲート電界効果トランジスタの一方のゲート電極に電気的に接続してCMOSインバータ回路の入力端子とし、該N形の四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極の電位を制御することにより該N形の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧を制御する。また、P形の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧が適切になるゲート電極材料と同じものをN形四端子二重絶縁ゲート電界効果トランジスタのゲート電極に用いて、同様な制御を行う。
【０００８】
さらに、N形の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧制御をダイナミックに行い、未使用時や待機時においてそのしきい値電圧を通常より高くし、そのリーク電流の減少を行い、これを用いている回路単位のスタティック消費電力の低減を行う。
【発明の効果】
【０００９】
正孔移動度と電子移動度が異なるため、絶縁ゲート電界効果トランジスタ(MOST)を用いてCMOS回路を構成する場合、PMOSTとNMOSTの電流を合わせるためPMOSTのチャネル幅（電流の流れる幅）をNMOSTのそれより２倍程度大きくする必要があり、そのため素子面積が増加する。本願発明の構成においては、両者の素子面積を同程度として、PMOSTとNMOSTの電流を同一にすることができる。
【００１０】
また、N形の四端子二重絶縁ゲート電界効果トランジスタの一つのゲートを用いて、しきい値電圧制御をダイナミックに行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下に、発明を実施するための最良の形態を示す。
【００１２】
図１を用いて、本願発明に係る回路の作用および効果を説明する。
一般に四端子二重絶縁ゲート電界効果トランジスタにおいては、それぞれのゲート電極の電位により、それぞれのチャネル表面を導通状態か非導通状態かを制御できる。従って、図１の回路において、VTCの電位をTN1のゲート電極GN2側のチャネル表面が常に非導通となるような値とすればTN1は、ゲート電極GN1側のチャネルのみが導通あるいは非導通となるようゲート電極GN1の電位で制御が可能である。一方TP1の様に両ゲート電極GP1およびGP2を電気的に接続して同電位を与える場合は両チャネルとも同時に導通か非導通になる動作となる。
【００１３】
すなわち、素子の構造で決まるいわゆるチャネル幅をTP1、TN1でそれぞれWP、WNとすると実質的チャネル幅はTP1ではWPの２倍、TN1ではWN となる。
【００１４】
通常、WP=WN とするのが、素子面積、素子配置上また素子製造工程上有利であるが、本願発明においては、WP=WNとしても、TP１のチャネル幅を実質的にTN1のそれの2倍とすることができ、PMOSTであるTP1の移動度の低いことによる素子面積の増加を防ぎ、また従来の場合に置ける素子配置、製造工程の複雑化などの制約を取り除くことができる。
【００１５】
上記効果、作用は、TP1およびTN1のしきい値電圧がそれぞれ異なる仕事関数を持った電極材料を用いて設定された場合においても言えることであるが、さらに製造工程の簡単化を図るために、TP1およびTN1の電極材料を同じとした場合でも言える。
【００１６】
その場合は、電極材料をTP1のしきい値電圧が適切になるように選定する。そうすると通常は、TN1のしきい値電圧が高すぎる値となり回路動作に支障をきたすこととなる。
【００１７】
しかしながら、図1の本発明の回路においては、TN1のしきい値電圧は、ゲート電極GN2に印加する電位VTCの値で制御できるため、回路動作が適切になるようにすることが可能である。
【００１８】
一例として、図２に、図1によるCMOSインバータ回路の入出力特性を示す。共通のゲート電極材料としては、モリブデンシリサイド（仕事関数は約4.80eV）を用いている。電源電圧VCCは、1Vである。最も右端の曲線は、VTCが０Vの場合であり、最も左端の曲線は、VTCが＋0.7Vの場合である。その間の曲線は、右から左に0.1V刻みでVTCを増加させたものである。VTCが０VのときはTN1のしきい値電圧が高すぎて入出力特性は、高電位側に行き過ぎているが、VTCを徐々に高めて行くにつれ、TN1のしきい値電圧が小さくなり、入出力特性は、低入力電圧側にシフトしてくる。図の場合、VTCが＋0.6Vないし＋0.7Vにおいて、ほぼ適切な特性となっている。
【００１９】
図３および図４は、図１の基本構成を用いた多入力NANDゲート回路および多入力NORゲート回路の実施例を示す。
【００２０】
図１、図３および図４の電源VTCの電位は、回路の動作状況に応じて適宜にダイナミックに可変であっても良い。四端子二重絶縁ゲート電界効果トランジスタではそれぞれのゲート電極を電気的に接続して動作させると、しきい値電圧以下の動作領域でドレイン電流を一桁変化させるのに必要なゲート電圧（ゲート振幅と呼ばれている）が理論限界に近い値を実現できる。室温では約６０mV／桁である。この値が小さいほどオフ時のドレインリーク電流を少ないゲート電圧変化で小さくできるという利点がある。
【００２１】
この点は電源電圧を低くして回路全体の消費電力を低くする場合、しきい値電圧もそれに応じて適切に低くしなければならないが、そうするとオフ時のリーク電流が増加すると言う欠点を軽減することができると言うことになる。
【００２２】
例えば図１のTP1はこのように動作させているのでこの利点を活かすことができる。一方、TN1のように片側のゲート電極を固定して動作させるとゲート振幅は大きくなり、構造にもよるが理想値の２倍程度には容易になってしまう。
【００２３】
従って、TN1のしきい値電圧をTP1のそれの絶対値程度にしておくとTN1がオフ時のリーク電流が甚だしく増加してしまう。
【００２４】
しかし、実施例の図１においては、TN1のしきい値電圧はVTCの電位で制御できるわけであるからTN1がオフになるときはその電位を高いしきい値電圧となる値、例えば０Vとし、オンになるときはその電位を低いしきい値電圧となる値、例えば＋0.6Vとすれば、回路としての動作を損なわずにTN1のオフ時のリーク電流を十分小さな値とすることができる。
【００２５】
このようにして複数のCMOSゲート回路からなる単位回路においてそれを使用していない時や待機時においてVTCの電位を低くしてNMOSTのしきい値電圧を高くしてリーク電流を減らし、スタティックな消費電力を減らすことができる。
【００２６】
TN1のようなN形四端子二重絶縁ゲート電界効果トランジスタをいわゆるパストランジスタとして用いる場合も、そのしきい値電圧をダイナミックに制御することによってオンのときは低抵抗に、オフのときはより高抵抗にでき、リーク電流を減少させることができる。
【実施例１】
【００２７】
図１は、本発明の実施例回路である。P形の四端子二重絶縁ゲート電界効果トランジスタTP1の二つのゲート電極GP1およびGP2は、電気的に接続され、更にN形の四端子二重絶縁ゲート電界効果トランジスタTN1の一方のゲート電極GN1に電気的に接続され、入力端子INが構成される。
【００２８】
また、該N形四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極GN2は、そのしきい値電圧制御のための電源VTCに接続される。さらに、TP1およびTN1のドレイン電極は、互いに接続され出力端子OUTが構成され、TP1のソース電極は、例えば、電源VCCに接続され、TN1のソース電極は、例えば、接地GNDに接続されてCMOSインバータ回路が構成されている。
【実施例２】
【００２９】
図３は、第２の実施例を示す。複数個（簡単のため図では２個の場合を示す）の図１と同様なPMOST、TP2およびTP3を、各ドレイン電極を電気的に接続し、また各ソース電極を電気的に接続したいわゆる並列接続とし、同数個の図1と同様なNMOST、TN2およびTN3が、例えばTN3のソース電極をTN2のどレイン電極と電気的に接続したいわゆる直列に接続されて、TP2の両ゲート電極がTN2の一方のゲート電極に電気的に接続され、またTP3の両ゲート電極がTN3の一方のゲート電極に接続されて二つの入力端子IN1およびIN2が構成され、TN3のドレイン電極は並列接続されたTP2およびTP3のドレイン電極に接続されて出力端子OUTが構成され、TN2およびTN3の他方のゲート電極はそれぞれVTCに接続された多入力（図の場合は２入力、IN1およびIN2）CMOS-NANDゲート回路が構成されている。なお、上記TN2およびTN3の他方のゲート電極はそれぞれ別途のしきい値電圧制御のための電源に接続してTN2とTN3で異なるしきい値電圧を実現し、入力が同時にあった場合の入出力特性の変動を軽減するなど回路動作の安定化を図ることもできる。
【実施例３】
【００３０】
図４は、第３の実施例を示す。複数個（簡単のため図では２個の場合を示す）の図１と同様なPMOST、TP4およびTP5をいわゆる直列に接続し、同数個の図1と同様なNMOST、TN4およびTN5がいわゆる並列に接続されて、多入力（図の場合は２入力、IN1およびIN2）CMOS-NORゲート回路が構成されている。
【実施例４】
【００３１】
図５は第４の実施例を示す。図１と同様にそれぞれTP6とTN6、およびTP7とTN7とで構成されたCMOSインバータ回路を２個用い、これらの入力、出力を、例えばTP6とTN6で構成されるCMOSインバータ回路の出力をTP7とTN7で構成されるCMOSインバータ回路の入力に接続し、後者の出力を前者の入力に接続したいわゆるクロスカップルさせてフリップフロップ回路を構成し、さらにそれぞれの入力端子に図1のTN1と同様機能のNMOST、TN8およびTN9をパストランジスタとして二つの入力端子にそれぞれ直列接続させて構成されたCMOS-SRAMセル回路である。図中、WLは行選択線、BL1およびBL2はデータ線で、それぞれ相補データの入出力を行う。TN6およびTN7の第二ゲート電極はしきい値電圧制御のための電源VTC4に接続され、パストランジスタTN8およびTN9の第二ゲート電極はしきい値電圧制御のための電源VTC5に接続されている。セルが動作中はVTC4およびVTC５ともNMOSTのしきい値電圧が低くなるような電位とし(先にVTC4の電位を上げておくなど適切なタイミングで制御する)、待機中ではVTC4は記憶が保持される限度まで低い電位とし、TN6およびTN7のしきい値電圧を高くする。VTC5の方はVTC4と同様にしても良いが、さらに電位を下げ、TN8およびTN9のしきい値電圧をより高くしてパストランジスタを通してのリーク電流を一層減らすこともできる。なお必要であればTN6ないしTN9の各第二ゲート電極はそれぞれ別々のしきい値電圧制御用電源に接続されていてもよく、回路の動作状態に適切な一層の細かなしきい値電圧の制御ができる。またパストランジスタTN8およびTN9のしきい値電圧が適切に設定されている場合などは各第二ゲート電極をそれぞれ第一ゲート電極と接続してもよい。
【実施例５】
【００３２】
その他、図1のCMOSインバータ回路と図３のCMOS-NAND回路、図４のCMOS-NOR回路および図５のパストランジスタとを基本としこれらを種々組み合わせた順序回路、組み合わせ回路とにおいても本願の効果、作用が発揮されることは明らかである。
【産業上の利用可能性】
【００３３】
素子の微細化が進むと集積回路の消費電力のうちスタティックな消費電力がほぼ半分程度となるといわれているが、本発明によれば高速でかつ待機時や非動作時などスタティックな消費電力を低減した集積回路が実現できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施例を示すCMOSインバータ回路図
【図２】第１の実施例における入出力特性計算図
【図３】本発明の第２実施例であるCMOS-NAND回路
【図４】本発明の第３実施例であるCMOS-NOR回路
【図５】本発明の第４実施例であるCMOS-SRAMセル回路
【図６】従来の四端子絶縁二重ゲート電界効果トランジスタの模式図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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