(57)【要約】【課題】ディレー手段を挿入することなくディレーフリーループのあるディジタルフィルタを実現する。【解決手段】ディレーフリーループを、減算器１０に後置して配置した係数が１（１＋ｂ０・β）とされた係数乗算器３３に置き換える。これにより、ディジタルフィルタ１においてディレーフリーループを等価的になくすことができるようになる。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力からフィードバックループの出力が減算される減算器と、
該減算器に後置して配置されており、前記フィードバックループの一部を構成していたディレー手段を含んでいないディレーフリーループを等価的に置き換えた係数乗算器と、
該係数乗算器の出力が供給されディレー手段を含むパスから構成される前記フィードバックループと、を備えるようにしたことを特徴とするディジタルフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィードバックループを有するディジタルフィルタに関する。
【０００２】
【従来の技術】
従来、電子楽器等における音色用のフィルタとしてディジタルフィルタが用いられている。このディジタルフィルタの回路の一例を図６に示す。図６に示すディジタルフィルタ１００は、入力Ｘｎからフィードバック信号である係数乗算器１２１の出力を減算する減算器１１０と、出力ｙｎを遅延する縦続接続されているディレー手段（Ｄ）１１２，ディレー手段（Ｄ）１１４と、出力ｙｎ，ディレー手段１１２，１１４のそれぞれの出力に係数ｂ０，ｂ１，ｂ２を乗算する係数乗算器１１１，１１３，１１５と、加算器１１６の出力ｙ’ｎを遅延する縦続接続されているディレー手段（Ｄ）１１７，ディレー手段（Ｄ）１１９と、ディレー手段１１７，１１９のそれぞれの出力に係数ａ１，ａ２を乗算する係数乗算器１１８，１２０と、加算器１１６の出力ｙ’ｎに係数βを乗算してフィードバック信号として減算器１１０に供給する係数乗算器２１とから構成されている。
【０００３】
図６に示すディジタルフィルタ１００は、減算器１１０−係数乗算器１１１−加算器１１６−係数乗算器１２１からなるディレー手段を含まないディレーフリーループを有している。ここで、出力ｙｎを求めるには出力ｙ’ｎを求める必要がある。しかし出力ｙ’ｎを求めるには出力ｙｎとその過去値、出力ｙ’ｎの過去値の値を得ていなければならず、ディレーフリーループを有していると、その解を演算することができなくなる。このように、ディジタルフィルタにおいてはディレーフリーループが理想的な伝達関数上発生してしまう場合があり、従来これを有効かつ正確に実現する手法がないためディジタルフィルタにディレー手段を含んでいないディレーフリーループがあってはならないものとされていた。
【０００４】
【発明が解決しようとする課題】
そこで、ディレーフリーループが理想的な伝達関数上発生してしまう従来のディジタルフィルタにおいては、ディレーフリーループを有さないようにフィードバックループにディレー手段を挿入するようにしていた。すなわち、図６に示すフィードバックループにおけるパス１０１の伝達関数をＨ（ｚ）で表すと、図６に示すディジタルフィルタ１００は図７（ａ）に示すディジタルフィルタ１００として表すことができる。そして、ディレーフリーループを有している図７（ａ）に示すディジタルフィルタ１００のディレーフリーループをなくすように、図７（ｂ）に示すようにパス１０１に後置してディレー手段（Ｄ）１０２を挿入したディジタルフィルタ１５０とする。このディジタルフィルタ１５０においては、フィードバックループ中にディレー手段（Ｄ）１０２が挿入されるため、ディジタルフィルタ１５０の伝達関数を求めることができるようになる。
【０００５】
しかし、ディレー手段（Ｄ）１０２は本来不要であるため、ディレー手段（Ｄ）を挿入した影響が考えられる。そこで、図８に示すフィードフォワード回路にパス２０１を有するディジタルフィルタ２００を考察してみる。このディジタルフィルタ２００は加算器２０２において、入力Ｘｎと伝達関数Ｈ（ｚ）のパス２０１からの出力が加算されて出力ｙｎとされている。このパス２０１の構成は、パス１０１と同様の構成とされている。ディジタルフィルタ２００は、バンドパスフィルタとして機能するが、その中心周波数ｆｑを２５０Ｈｚ、１ｋＨｚ、４ｋＨｚ、１６ｋＨｚとして、その中心周波数において２０ｄＢブーストするようにパス２０１における係数ａ１，ａ２，ｂ１，ｂ２，ｂ３，βを算出して設定した際のディジタルフィルタ２００の周波数特性を図９に示す。この算出した係数ａ１，ａ２，ｂ１，ｂ２，ｂ３，βを図７（ｂ）に示すディジタルフィルタ１５０のパス１０１における各係数として設定すると、理想的には、中心周波数ｆｑ（２５０Ｈｚ、１ｋＨｚ、４ｋＨｚ、１６ｋＨｚ）において２０ｄＢ減衰するノッチフィルタとなるはずである。そこで、算出した係数ａ１，ａ２，ｂ１，ｂ２，ｂ３，βを図７（ｂ）に示すディジタルフィルタ１５０のパス１０１における各係数として設定して、その周波数特性をシミュレートすると図１０に示すようになる。図１０を参照すると、高域の周波数特性が乱れていることが分かる。このように、フィードバックループ中にディレー手段（Ｄ）１０２を挿入することにより、ディレーフリーループをなくすようにすると周波数特性が乱れてしまうという問題点があった。
【０００６】
そこで、本発明はディレー手段を挿入することなくディレーフリーループのあるディジタルフィルタを実現することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のディジタルフィルタは、ディレー手段を含んでいないディレーフリーループを等価的に置き換えた係数乗算器を、入力からフィードバックループの出力が減算される減算器に後置して配置するようにしたので、ディレー手段を含んでいないディレーフリーループを等価的に有していないディジタルフィルタとすることができ、理想的な特性のディジタルフィルタを提供することができるようになる。
【０００８】
【発明の実施の形態】
本発明の実施の形態にかかるディジタルフィルタの回路図を図３に示し、本発明のディジタルフィルタに至るまでの説明を図１および図２を参照して以下に説明する。
図１に示すディジタルフィルタ２は、図６に示す従来のディジタルフィルタ１００と等価なディジタルフィルタである。ディジタルフィルタ２では、ディジタルフィルタ１００における係数ｂ０の係数乗算器１１１を、係数ｂ０の係数乗算器１１と係数ｂ０の係数乗算器３０と加算器３１，加算器３２により置き換えている。すなわち、係数乗算器１１の出力と加算器１６との出力とを加算器３２で加算して得た出力ｙ’ｎをディレー手段（Ｄ）１７に供給すると共に、係数乗算器３０の出力と加算器１６との出力とを加算器３１で加算して得た出力ｙ’ｎを係数乗算器２１に供給している。この置き換えにより、フィードバック回路がディレーフリーループとディレーを含むパスとに分離されるようになる。
【０００９】
次いで、図１に示すディジタルフィルタ２のディレーフリーループに着目して書き換えると、図２に示すディジタルフィルタ２となる。この場合、ディレーフリーループは係数乗算器３０、加算器３１、係数乗算器２１および減算器１０により構成される。そして、このディレーフリーループを等価的に図３に示す本発明にかかるディジタルフィルタ１における係数乗算器３３に置き換える。この置き換えを図５を参照しながら説明する。図５（ａ）に示す係数ｂ０の係数乗算器３０、加算器３１、係数βの係数乗算器２１および減算器１０により構成されるディレーフリーループは、図５（ｂ）に示す回路と等価となる。すなわち、減算器１０の減算端子に係数乗算器２１の出力を供給すると共に、係数ｂ０の係数乗算器３０に縦続接続された係数βの係数乗算器４１の出力を、減算器１０に後置して配置した第２の減算器４０の減算端子に供給する。この場合、係数乗算器３０、係数乗算器４１、第２の減算器４０により、ループ中に加算器を含まない第２のディレーフリーループが構成される。この係数乗算器３０、係数乗算器４１、第２の減算器４０からなる第２のディレーフリーループの伝達関数は、１／（１＋ｂ０・β）となることから、図５（ｃ）に示すように係数を１／（１＋ｂ０・β）とした係数乗算器３３により第２のディレーフリーループを置き換えることができる。
【００１０】
このようにして、図６に示す従来のディジタルフィルタ１００をディレーフリーループを含まない図３に示す本発明のディジタルフィルタ１に等価的に置き換えることができる。すなわち、本発明の実施の形態のディジタルフィルタ１は、入力Ｘｎから係数βの係数乗算器２１からのフィードバック信号を減算する減算器１０と、出力ｙｎを遅延する縦続接続されているディレー手段（Ｄ）１２，ディレー手段（Ｄ）１４と、出力ｙｎ，ディレー手段（Ｄ）１２，１４のそれぞれの出力に係数ｂ０，ｂ１，ｂ２を乗算する係数乗算器１１，１３，１５と、加算器１６の出力と係数乗算器１１との出力を加算して出力ｙ’ｎを生成する加算器３２と、加算器３２の出力ｙ’ｎを遅延する縦続接続されているディレー手段（Ｄ）１７，ディレー手段（Ｄ）１９と、ディレー手段（Ｄ）１７，１９のそれぞれの出力に係数ａ１，ａ２を乗算する係数乗算器１８，２０と、係数乗算器１３，係数乗算器１５，係数乗算器１８，係数乗算器２０の出力を加算する加算器１６と、加算器１６の出力に係数βを乗算してフィードバック信号として減算器１１０に供給する係数乗算器２１と、減算器１０と係数乗算器１１およびディレー手段（Ｄ）１２との間に配置された係数１／（１＋ｂ０・β）の係数乗算器３３とから構成されている。
【００１１】
そして、図９に示す周波数特性が得られる伝達関数Ｈ（ｚ）のパス２０１における係数乗算器１１１，１１３，１１５，１１８，１２０，１２１の係数を対応する係数乗算器１１，１３，１５，１８，２０，２１に設定したときのディジタルフィルタ１の周波数特性は図４に示すようになる。図４に示す周波数特性と図１０に示す周波数特性を対比すると明らかなように、本発明にかかるディジタルフィルタ１の周波数特性は高域においても乱れることなく理想的な周波数特性が得られていることが分かる。これは、本発明のディジタルフィルタ１の回路図においてはディレーフリーループを含まない回路とされて、従来必要としていた図３に示すパス１０１に後置して配置したディレー手段（Ｄ）１０２を不要とすることができるからである。
【００１２】
以上説明した本発明のディジタルフィルタにおけるディレーフリーループを等価的になくす手法は、ディレーフリーループを有する一般的なディジタルフィルタの演算を行うことができ、ディレーフリーループが伝達関数上発生してしまう一般的なディジタルフィルタに適用することができる。
なお、上記説明した本発明にかかるディジタルフィルタは、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）によりディジタルフィルタ用のマイクロプログラムを実行させたり、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によりディジタルフィルタプログラムを実行させることにより実現することができる。
【００１３】
【発明の効果】
本発明は以上説明したように、ディレー手段を含んでいないディレーフリーループを等価的に置き換えた係数乗算器を、入力からフィードバックループの出力が減算される減算器に後置して配置するようにしたので、ディレー手段を含んでいないディレーフリーループを等価的に有していないディジタルフィルタとすることができ、理想的な特性のディジタルフィルタを提供することができるようになる。
【図面の簡単な説明】
【図１】従来のディジタルフィルタと等価なディジタルフィルタの回路を示す図である。
【図２】図１に示すディジタルフィルタを書き換えたディジタルフィルタの回路を示す図である。
【図３】本発明の実施の形態のディジタルフィルタの回路を示す図である。
【図４】本発明の実施の形態のディジタルフィルタにおける周波数特性を示す図である。
【図５】本発明の実施の形態のディジタルフィルタにおいて、ディレーフリーループを係数乗算器に置き換える過程の等価回路を示す図である。
【図６】従来のディジタルフィルタの回路を示す図である。
【図７】従来のディレーフリーループを有するフィードバックループがあるディジタルフィルタを実現するための回路を示す図である。
【図８】フィードフォワード回路にパスを有するディジタルフィルタを示す図である。
【図９】図８に示すディジタルフィルタの周波数特性を示す図である。
【図１０】図８に示すディジタルフィルタの係数を図７（ｂ）に示すディジタルフィルタに設定した際の周波数特性を示す図である。
【符号の説明】
１  ディジタルフィルタ、２  ディジタルフィルタ、１０  減算器、１１  係数乗算器、１２  ディレー手段、１３  係数乗算器、１４  ディレー手段、１５  係数乗算器、１６  加算器、１７  ディレー手段、１８  係数乗算器、１９  ディレー手段、２０  係数乗算器、２１  係数乗算器、３０  係数乗算器、３１  加算器、３２  加算器、３３  係数乗算器、４０  減算器、４１  係数乗算器、１００  ディジタルフィルタ、１０１  パス、１１０  減算器、１１１，１１３，１１５，１１８，１２０，１２１  係数乗算器、１１２，１１４，１１７，１１９  ディレー手段、１１６  加算器、１５０  ディジタルフィルタ、２００  ディジタルフィルタ、２０１  パス、２０２  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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