(57)【要約】  【課題】  微細かつ高密度の配線パターンや高精度の受動素子を形成した多層配線層にシールド層を一体に形成する。  【解決手段】  ダミー基板２の平坦主面に剥離層３を介して、配線層と絶縁層を多層形成するとともに層内に受動素子２０〜２２を作り込んだ多層配線層１１を有する薄膜積層回路体４を形成し、薄膜積層回路体４を多層配線基板からなるベース基板５に実装した状態で、多層配線層１１の最上層に形成されたシールド層１３がグランド接続される。  【選択図】  図１
2005310841.tif 000002
【特許請求の範囲】
【請求項１】
信号パターンや電源パターン或いはグランドパターンが形成されるとともに主面に端子部が形成されたベース基板と、
平坦化された主面を有するシリコン基板やガラス基板からなるダミー基板を用いて、その主面上に形成した剥離層上に、配線層と絶縁層とを多層に形成するとともに層内に受動素子を作り込んだ多層配線層と、この多層配線層の一方主面側に積層形成されたシールド層と、上記多層配線層の他方主面側に上記シールド層と対向して形成されて上記ベース基板の端子部と接続される接続端子や層間配線を介して上記シールド層と接続されるグランド端子を有する接続端子層とを有して形成された薄膜積層回路体とから構成され、
上記剥離層を介して上記ダミー基板から剥離される上記薄膜積層回路体が、上記接続端子層を接合面として上記接続端子と上記端子部とを接続することによって上記ベース基板上に実装されることによって、一体に形成された上記シールド層が最上層を構成して上記多層配線層をシールドすることを特徴とする回路モジュール体。
【請求項２】
上記シールド層が、Ｃｕ、Ｎｉ或いはＡｌの金属箔層によって形成されることを特徴とする請求項１に記載の回路モジュール体。
【請求項３】
上記ベース基板に、ガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン或いはポリテトラフルオロエチレンを基材とする有機多層基板や、アルミナ、ガラスセラミックを基材とするセラミック多層基板或いは有機材料とセラミック材料との複合材を基材とする多層基板が用いられることを特徴とする請求項１に記載の回路モジュール体。
【請求項４】
主面が平坦化されたシリコン基板やガラス基板からなるダミー基板が用いられ、
上記ダミー基板の主面上に成膜形成され、酸或いはアルカリ溶液に可溶性の金属膜と、この金属膜上に形成された保護層とからなる剥離層を形成する剥離層形成工程と、
上記剥離層上に、第１層としてＣｕ、Ｎｉ或いはＡｌの金属箔層からなるシールド層を形成するシールド層形成工程と、
上記シールド層上に、絶縁層及び配線層を多層に形成する工程と、配線層内に薄膜受動素子を形成する工程と、最上層に接続端子層を形成する工程と、上記シールド層と上記接続端子部のアース接続端子とを接続する層間接続部を形成する工程とを有して薄膜積層回路体を形成する薄膜積層回路体形成工程と、
上記剥離層を介して上記ダミー基板から上記薄膜積層回路体を剥離する薄膜積層回路体剥離工程と、
信号パターンや電源パターン或いはグランドパターンが形成されるとともに主面上に端子部が形成されたベース基板に対して、上記薄膜積層回路体が、上記シールド層側を最上層とするとともに上記接続端子部側を最下層とし、相対する上記接続端子部と上記端子部とを接続して実装する薄膜積層回路体実装工程とを有し、
上記接続端子部のグランド端子と上記接続部のグランド端子とが接続されて、上記ベース基板上に実装された上記薄膜積層回路体の上記多層配線層を最上層に一体に形成したシールド層によって被覆する回路モジュール体を製造することを特徴とする回路モジュール体の製造方法。
【請求項５】
上記ベース基板に、有機多層基板やセラミック多層基板或いは有機材料とセラミック材料との複合材を基材とする多層基板が用いられることを特徴とする請求項４に記載の回路モジュール体の製造方法。
【請求項６】
上記薄膜積層回路体剥離工程が、上記薄膜積層回路体実装工程の前工程或いは後工程で行われることを特徴とする請求項５に記載の回路モジュール体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層内に微細配線や高精度の受動素子を形成して高密度で薄型化を図った薄膜積層回路体をベース基板に実装した回路モジュール体及びその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種モバイル電子機器においては、近年小型軽量化や多機能化、高機能化、高速処理化等が図られており、これに伴ってこれら機器に備えられる各種の電子部品や回路基板等も小型軽量化或いは高密度実装が図られている。モバイル電子機器においては、このために例えば薄膜形成技術等を用いて微細な配線パターンを有する配線層を多層に形成するとともに、キャパシタ、レジスタ或いはインダクタ等の受動素子やフィルタ等の機能素子を配線層内に作り込んだ多機能の回路モジュール体が開発されている。
【０００３】
特に、通信機能用の高周波回路モジュール体１００においては、高周波特性を確保するために配線パターンの引き回しやグランドパターンの配置等についての対応を図るとともに、内外部からの電磁波妨害ノイズ（EMI:Electromagnetic Interference）の対応を図る必要がある。高周波回路モジュール体１００は、図２１に示すように制御回路部や電源回路或いはグランドパターン等が形成されたベース回路部１０１上に、層内にキャパシタ素子１０２、レジスタ１０３或いはインダクタ１０４等を形成した高周波回路部１０５が積層形成される。高周波回路モジュール体１００には、高周波回路部１０５の最上層に高周波信号処理用ＬＳＩ１０６やチップ部品１０７が搭載される。
【０００４】
高周波回路モジュール体１００には、高周波回路部１０５の最上層にシールドケース１０８が組み付けられる。シールドケース１０８は、例えばニッケルめっき銅板やステンレス板によって箱形に形成され、高周波回路部１０５を被覆することによって電磁波妨害ノイズの影響を遮断する。
【０００５】
ところで、出願人は、先に特許文献１によって、新規な薄型回路モジュール体及びその製造方法を提供した。薄型回路モジュール体は、高精度の平坦面の形成が可能であり薄膜形成時の加温処理に対する耐熱特性やリソグラフ処理の際の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品特性を有するシリコン基板やガラス基板がダミー基板として用いられる。薄型回路モジュール体は、このダミー基板の主面上に剥離層を介して配線パターンや薄膜素子が作り込まれた多層の配線層を有する薄膜積層回路体を形成する。
【０００６】
薄型回路モジュール体は、薄膜積層回路体を剥離層を介してダミー基板から剥離し或いはダミー基板に形成した状態のまま反転してベース基板の主面上に実装される。薄型回路モジュール体は、ベース基板上に直接配線層や受動素子等を順次積層形成した上述した回路モジュール体１００と比較して、基板の反りや表面の凹凸に影響されることなく微細な配線パターンや高精度の薄膜素子が作り込まれた多層の配線層が形成される。
【０００７】
【特許文献１】特開２００２−１６４４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した薄型回路モジュール体は、薄膜積層回路体が極めて薄厚に形成されることにより、ダミー基板から剥離した状態でリフロー半田等によりベース基板等への実装を行う場合に取り扱いに注意が必要である。したがって、薄型回路モジュール体は、薄膜積層回路体をダミー基板に形成した状態のままでベース基板への実装を行った後に剥離層を介してダミー基板から剥離することも可能である。なお、薄型回路モジュール体は、この場合に薄膜積層回路体がダミー基板に対して反転した層構造とされて形成される。また、薄型回路モジュール体は、薄膜積層回路体をダミー基板に多数個を同時に形成した場合に、複数個のベース基板を並べた状態で位置決めして薄膜積層回路体の剥離工程が施されることになる。
【０００９】
薄型回路モジュール体は、上述したように薄膜積層回路体が微細な配線パターンや高精度の薄膜素子を作り込んだ多層の配線層を有して薄型に形成されており、モバイル電子機器等に用いることによりその小型化、薄型化或いは多機能化、高機能化を図ることを可能とする。しかしながら、モバイル電子機器等においては、せっかくの薄型回路モジュール体を用いても、シールドケース１０８を備えることによって小型化や薄型化に限界があった。モバイル電子機器等においては、シールドケース１０８の部品コスト或いはその組付工程によってコスト高となるといった問題があった。
【００１０】
したがって、本発明は、多層の配線層内に微細かつ高密度の配線パターンや高精度の受動素子等が形成されるとともに一体化された電磁波妨害ノイズに対するシールド構造も備えることによって薄型で高周波特性に優れた回路モジュール体及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成する本発明にかかる回路モジュール体は、ベース基板と、その主面上に実装される薄膜積層回路体とから構成される。回路モジュール体は、ベース基板が、信号パターンや電源パターン或いはグランドパターンが形成されるとともに主面に端子部が形成された多層基板からなる。回路モジュール体は、薄膜積層回路体が、シリコン基板やガラス基板等を用いたダミー基板の平坦化された主面上に形成した剥離層上に形成される。回路モジュール体は、薄膜積層回路体が、配線層と絶縁層を積層形成するとともに層内に受動素子を作り込んだ多層配線層と、この多層配線層の一方主面側に積層形成されたシールド層と、多層配線層の他方主面側にシールド層と対向して積層形成されてベース基板の端子部と接続される接続端子や層間配線を介してシールド層と接続されるグランド端子を有する接続端子層とを有して形成される。
【００１２】
回路モジュール体は、剥離層を介してダミー基板から剥離されてベース基板の主面上に実装される薄膜積層回路体が、接続端子層を接合面として相対する接続端子と端子部とを接続される。回路モジュール体は、ベース基板上に実装された薄膜積層回路体が、一体に形成したシールド層が最上層に位置することにより多層配線層を電磁的にシールドする。回路モジュール体は、ベース基板と薄膜積層回路体とが相互の干渉を無くして電磁的に分離した構成とされ、ベース基板側から薄膜積層回路体側に対して電源の供給や制御信号の供給が行われる。
【００１３】
回路モジュール体においては、配線層や薄膜受動素子等を形成する際に加温処理が施されるが、耐熱特性やリソグラフ処理の際の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品特性を有するダミー基板の主面上に多層配線層や薄膜受動素子を形成することにより、基板の反りや表面の凹凸による影響を受けることなく微細な配線パターンや高精度の薄膜受動素子が作り込まれた多層配線層を有する薄膜積層回路体が備えられる。回路モジュール体においては、剥離層を介してダミー基板から剥離される薄膜積層回路体が、ベース基板に実装された状態で最上層となるシールド層により、多層配線層を電磁波妨害ノイズから遮断する。
【００１４】
また、上述した目的を達成する本発明にかかる回路モジュール体の製造方法は、平坦化された主面を有するシリコン基板やガラス基板からなるダミー基板が用いられ、剥離層形成工程と、シールド層形成工程と、薄膜積層回路体形成工程と、薄膜積層回路体剥離工程と、薄膜積層回路体実装工程とを有してベース基板に薄膜積層回路体を実装した回路モジュール体を製造する。
【００１５】
回路モジュール体の製造方法は、剥離層形成工程において、ダミー基板の主面上に第１層として、酸或いはアルカリ溶液に可溶性の金属膜と、この金属膜上に形成された保護層とからなる剥離層を形成する。回路モジュール体の製造方法は、シールド層形成工程において、剥離層上に、Ｃｕ、Ｎｉ或いはＡｌの金属箔層からなるシールド層を第１層として形成する。回路モジュール体の製造方法は、薄膜積層回路体形成工程において、シールド層上に絶縁層及び配線層を多層に形成する工程と、配線層内に薄膜受動素子を形成する工程と、最上層に接続端子層を形成する工程と、シールド層と接続端子部のアース接続端子とを接続する層間接続部を形成する工程等を有して薄膜積層回路体を形成する。回路モジュール体の製造方法は、薄膜積層回路体剥離工程において、剥離層を介して薄膜積層回路体をダミー基板から剥離することによって薄膜積層回路体を形成する。回路モジュール体の製造方法は、薄膜積層回路体実装工程において、信号配線パターンや電源配線パターン或いはグランドパターン等が多層に形成されるとともに主面上に端子部が形成されたベース基板に対して、薄膜積層回路体が、シールド層側を最上層とするとともに接続端子部側を最下層とし、相対する接続端子部と端子部とを接続して実装される。
【００１６】
回路モジュール体の製造方法においては、平坦化された主面と、薄膜形成時の加温処理に対する耐熱特性やリソグラフ処理の際の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品特性を有するダミー基板を用いることから、基板の反りや表面の凹凸による影響を受けることなく微細な配線パターンや高精度の薄膜素子が作り込まれた多層の配線層からなる薄膜積層回路体が形成される。回路モジュール体の製造方法においては、剥離層を介してダミー基板から剥離されてベース基板に実装される薄膜積層回路体が、最上層に位置して内部の配線層や受動素子等を電磁波妨害ノイズから遮断するシールド層を一体に形成する。
【発明の効果】
【００１７】
以上詳細に説明したように本発明によれば、微細な配線パターンや高精度の薄膜受動素子が作り込まれた多層配線層を有する薄型で高精度の薄膜積層回路体と、電源部や信号配線部を形成したベース基板部とが、電磁的に分離されて相互の干渉を抑制されることで特性の向上が図られるとともに充分な面積を有する電源やグランドがベース基板に形成されて薄膜積層回路体に必要な電源供給が行われるようになる。また、本発明によれば、薄膜積層回路体の最上層に内部回路を電磁波妨害ノイズから遮断する一体のシールド層を形成することが可能となる。したがって、本発明によれば、小型軽量でありかつ高機能化或いは多機能化を図った高精度の電子機器を得ることを可能とする。また、本発明によれば、最上層のシールド層によって内部の薄膜積層回路部を電磁波妨害ノイズから確実に遮断して信頼性の向上を図るとともに、より薄型化とコストの低減を図った電子機器を得ることを可能とする。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態として図面に示した高周波回路モジュール体１について、詳細に説明する。図１に示した高周波回路モジュール体１は、例えば情報通信機能やストレージ機能等を有して、パーソナルコンピュータ、携帯電話機或いはオーディオ機器等の各種モバイル電子機器に搭載され、或いはオプションとして挿脱される超小型通信機能モジュール体の高周波回路を構成する。高周波回路モジュール体１は、詳細を省略するが、送受信信号からいったん中間周波数に変換するようにしたスーパーへテロダイン方式による高周波送受信回路部或いは中間周波数への変換を行わずに情報信号の送受信を行うようにしたダイレクトコンバージョン方式による高周波送受信回路部等が形成されている。
【００１９】
高周波回路モジュール体１は、詳細を後述するようにダミー基板２を用いてその主面２ａ上に剥離層３を形成し、この剥離層３上に薄膜積層回路体４を積層形成した後に、薄膜積層回路体４をベース基板５に実装しかつ剥離層３を介してダミー基板２から剥離することによって製造する。高周波回路モジュール体１は、ベース基板５が薄膜積層回路体４に対して電源や制御信号等を供給する、電源系或いは制御系の配線部或いはグランド部を構成する。高周波回路モジュール体１は、薄膜積層回路体４とベース基板５とを電気的かつ電磁的に分離した構造とすることで、相互の干渉を抑制して特性の向上が図られるようにするとともに充分な面積を有する電源パターンやグランドパターンをベース基板５に形成して薄膜積層回路体４内の回路部が安定した動作を行う。
【００２０】
ベース基板５は、多層基板の基材として従来一般的に用いられるガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン或いはポリテトラフルオロエチレン等を基材とする有機多層基板や、ガラス、アルミナ、セラミック等を基材とする無機基板或いは有機材料とセラミック材料との複合材を基材とする。ベース基板５は、比較的廉価な基材を用いてさほど精度を要しない多層配線技術によって形成されることで、廉価に形成される。ベース基板５には、詳細を省略するが、層内に信号配線パターン６や電源配線パターン７或いはグランドパターン８等が多層に形成されている。
【００２１】
ベース基板５には、最上層５ａに、薄膜積層回路体４を実装するための多数個の端子９が形成されている。ベース基板５には、最下層５ｂに、高周波回路モジュール体１をインタポーザ等に実装するための多数個の接続端子１０が形成されている。
【００２２】
薄膜積層回路体４は、詳細を後述する薄膜技術や厚膜技術を用いて層内に微細な幅とピッチを有する高精度の配線パターンや高精度の薄膜受動素子を作り込んだ多層配線層１１が形成される。薄膜積層回路体４は、多層配線層１１の下層側となる第１主面１１ａに接続端子層１２が形成されるとともに、上層側となる第２主面１１ｂにシールド層１３が形成される。
【００２３】
薄膜積層回路体４は、詳細を後述するようにダミー基板２上に積層形成されて剥離層３を介してダミー基板２から剥離されるが、ベース基板５に対して反転した状態で実装される。薄膜積層回路体４は、接続端子層１２が第１層を構成するが、多層配線層１１が、第１絶縁層１４と、第１配線層１５と、第２絶縁層１６と、第２配線層１７と、第３絶縁層１８と、第３配線層１９とがこの順で積層形成されている。薄膜積層回路体４には、多層配線層１１内にキャパシタ素子２０、レジスタ素子２１及びインダクタ素子２２が形成されている。
【００２４】
キャパシタ素子２０は、例えばデカップリングキャパシタやＤＣカット用のキャパシタであり、詳細を後述する工程によりタンタルオキサイト（ＴａＯ）膜や窒化タンタル（ＴａＮ）膜により形成される。レジスタ素子２１は、例えば終端抵抗用のレジスタであり、窒化タンタル膜によって形成される。高周波回路モジュール体１は、従来チップ部品によって対応していた受動素子を多層配線層１１内に形成することにより、極めて小型でかつ高性能の受動素子の搭載が可能である。
【００２５】
薄膜積層回路体４は、ベース基板５に対して、最上層５ａと接続端子層１２との間にアンダフィル層２３を介在させ、例えばリフロー半田によって溶融される半田バンプ２４によって相対する接続端子２５と端子９とが半田接続されることにより実装される。薄膜積層回路体４は、第２絶縁層１６を貫通して適宜形成された第１ビア２６を介して第１配線層１５と第２配線層１７との層間接続が行われるとともに、第３絶縁層１８を貫通して適宜形成された第２ビア２７を介して第２配線層１７と第３配線層１９との層間接続が行われる。
【００２６】
薄膜積層回路体４は、第３配線層１９とシールド層１３との間に第４絶縁層２８が形成されてこれらの電気的絶縁が図られている。薄膜積層回路体４は、第３配線層１９内に形成されたグランド端子２９が第４絶縁層２８を貫通する第３ビア３０によってシールド層１３と電気的に接続されている。薄膜積層回路体４は、シールド層１３が、多層配線層１１の各層間に形成された第１ビア２６、第２ビア２７或いは第３ビア３０を介してベース基板５側のグランドパターン８と層間接続される。
【００２７】
高周波回路モジュール体１は、薄膜積層回路体４に、シールド層１３を必要な部位にのみ形成するようにしてもよい。高周波回路モジュール体１は、例えばシールド層１３が形成されない部位の第４絶縁層２８上に第３配線層１９内に形成した多数個の端子を露出させ、これら端子によって半導体チップやＬＳＩ或いは各種の電子部品等が実装される。
【００２８】
高周波回路モジュール体１は、最上層にシールド層１３を一体化して形成した構造であることから、これを搭載する電子機器の薄型化、軽量化が図られるようにする。高周波回路モジュール体１は、必要な部位にのみシールド層１３を形成して最上層にＬＳＩ等を実装することから、多機能化、高速処理化が図られるようになる。高周波回路モジュール体１は、複雑な形状のシールド層１３の形成も可能であり、シールド部材やその組付工程を不要とすることでコスト削減を図る。
【００２９】
なお、高周波回路モジュール体１は、例えば多層配線層１１内に、上下配線層間のビアを直接形成するいわゆるビア−オン−ビア（Via-on-Via）構造を備えることによって、ＬＳＩ等との配線長の短縮化を図りかつ伝送信号の減衰が低減されるとともに信号遅延を最小限とした接続が行われるようになる。高周波回路モジュール体１においては、薄膜積層回路体４内に作り込みができなかった受動素子等を最上層に実装することが可能であり、配線長の短縮化が図れるようにする。
【００３０】
高周波回路モジュール体１においては、ベース基板５側に電源回路やグランド或いは制御信号等の低速信号用の回路を形成するとともに、薄膜積層回路体４側にＬＳＩ等間の高速信号用回路を形成する。高周波回路モジュール体１においては、ベース基板５側に充分な面積を有する電源回路パターン７やグランドパターン８が形成されることにより、薄膜積層回路体４に対してレギュレーションの高い電源供給が行われるようになる。
【００３１】
以上のように構成された高周波回路モジュール体１は、図２に示す製造工程を経て製造される。製造工程は、主面が平坦化されたシリコン基板やガラス基板からなるダミー基板２が供給され、その主面２ａ上に剥離層３を形成する剥離層形成工程ｓ−１と、シールド層１３を形成するシールド層形成工程ｓ−２０を第１工程として薄膜積層回路体４を形成する薄膜積層回路体形成工程ｓ−２と、ベース基板製造工程ｔ−１によって製造されたベース基板５に薄膜積層回路体４を実装する薄膜積層回路体実装工程ｓ−３と、剥離層３を介してダミー基板２と薄膜積層回路体４を分離する薄膜積層回路体剥離工程ｓ−４等を有している。
【００３２】
製造工程は、薄膜積層回路体形成工程ｓ−２が、図３に示すように、剥離層３上にシールド層１３を形成するシールド層形成工程ｓ−２０と、シールド層１３上に第４絶縁層２８を形成する第４絶縁層形成工程ｓ−２１とを有する。製造工程は、第４絶縁層２８上に第３配線層１９を形成する第３配線層形成工程ｓ−２２と、第３配線層１９上に第３絶縁層１８を形成する第３絶縁層形成工程ｓ−２３と、第３絶縁層１８上に第２配線層１７を形成する第２配線層形成工程ｓ−２４を有する。製造工程は、第２配線層１７上に第２絶縁層１６を形成する第２絶縁層形成工程ｓ−２５と、第２絶縁層１６上に第１配線層１５を形成する第１配線層形成工程ｓ−２６と、第１配線層１５上に第１絶縁層１４を形成する第１絶縁層形成工程ｓ−２７と、接続端子層１２を形成する接続端子層形成工程ｓ−２８を有する。
【００３３】
製造工程は、第４絶縁層形成工程ｓ−２１において、第３ビア３０を形成するビア形成工程が施される。製造工程は、第３配線層形成工程ｓ−２２において、第３配線層１９とともにグランド端子２９を形成する端子形成工程が施される。製造工程は、第２配線層形成工程ｓ−２４において、第２配線層１７内にキャパシタ素子２０、レジスタ素子２１及びインダクタ素子２２を形成する受動素子形成工程が施される。製造工程は、各配線層形成工程と絶縁層形成工程において、ビア形成工程が適宜施される。製造工程は、第１配線層形成工程ｓ−２６において、第１配線層１５とともに接続端子２５を形成する端子形成工程が施されて接続端子層１２を構成する。
【００３４】
剥離層形成工程ｓ−１においては、耐熱性及び耐薬品性に優れ、高精度の平坦面の形成が可能なシリコン基板やガラス基板からなるダミー基板２に対して、その主面２ａ上に剥離層３を全面に亘って形成する。剥離層３は、図４に示すように、例えばスパッタ法や化学蒸着法（CVD:Chemical Vapor Deposition）等によって成膜された第１金属膜３１と、この第１金属膜３１上に成膜される第２金属膜３２と、第２金属膜３２を被覆する絶縁樹脂膜３３とから構成される。
【００３５】
剥離層３は、第１金属膜３１を例えば２００Å〜５００Å程度の膜厚を有するチタン、窒化チタン、クロム等の金属膜によって形成し、第２金属膜３２を１０００Å〜３０００Å程度の膜厚を有する銅、アルミニウムの金属膜によって形成する。剥離層３は、絶縁樹脂膜３３が第２金属膜３２上に例えばポリイミド樹脂を塗布均一性、厚み制御性が保持される、例えばスピンコート法、カーテンコート法、ロールコート法或いはディップコート法等によって１ｕｍ〜３ｕｍ程度の膜厚を以って形成される。剥離層３は、第１金属膜３１がダミー基板２との密着性を向上させる機能を奏するとともに、第２金属膜３２が後述するようにダミー基板２から薄膜積層回路体４を剥離する機能を奏する。剥離層３は、絶縁樹脂膜３３が剥離工程に際して、薬液から薄膜積層回路体４を保護する保護膜として機能する。
【００３６】
薄膜積層回路体形成工程ｓ−２は、ダミー基板２上に形成される薄膜積層回路体４が反転した状態でベース基板５の最上層５ａに実装されることから、上述したようにシールド層形成工程ｓ−２０を第１工程として、図５に示すように剥離層３上にシールド層１３を形成する。シールド層形成工程ｓ−２０においては、例えば銅やニッケル等の金属箔３４を接着剤３５によって貼り合わせる。
【００３７】
シールド層１３は、高周波回路モジュール体１のシールド効果を要求する周波数帯域によって厚みを異にするが、概ね１０ｕｍ乃至数十ｕｍの厚みを有する金属箔３４が用いられる。また、シールド層１３は、要求する厚み仕様が小さい場合には、例えば銅膜やニッケル膜を無電界めっき法等によって直接成膜するようにしてもよい。シールド層１３は、上述したように剥離層３の全面に形成するばかりでなく、必要とする部位に部分的に形成するようにしてもよい。
【００３８】
第４絶縁層形成工程ｓ−２１においては、図６に示すようにシールド層１３上に第４絶縁層２８を形成するとともに、この第４絶縁層２８中に第３ビア３０を適宜形成する工程である。第４絶縁層２８は、低誘電率、低損失で高周波特性に優れ、また耐熱性や耐薬品性に優れた誘電絶縁材によって形成される。第４絶縁層２８は、例えばポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリマ（ＬＣＰ）或いはエポキシ系樹脂やアクリル系樹脂によって形成される。第４絶縁層２８は、薄膜キャパシタ素子２０、薄膜レジスタ素子２１及び薄膜インダクタ素子２２の高周波特性を確保するために５０ｕｍ〜１００ｕｍの膜厚に形成される。
【００３９】
第４絶縁層形成工程ｓ−２１においては、感光性誘電絶縁材を用いる場合に、シールド層１３上に例えばスピンコート法等によって均一な膜厚の誘電絶縁膜を形成し、フォトリソグラフ処理によりパターニングしてシールド層１３を上層に臨ませるビアホール３０ａを形成する。また、第４絶縁層形成工程ｓ−２１においては、非感光性誘電絶縁材を用いる場合に、シールド層１３上に形成した誘電絶縁膜に対して反応性エッチング処理やレーザ照射等のドライエッチング処理を施してビアホール３０ａを形成する。
【００４０】
第４絶縁層形成工程ｓ−２１においては、上述した工程によって第４絶縁層２８に形成したビアホール３０ａ内に、例えば電解銅めっき処理を施して図７に示すように銅めっき層３０ｂを形成することにより第３ビア３０を形成する。第３ビア３０の形成工程は、ビアホール３０ａを介して表面に臨ませられたシールド層３をシードメタルとして通電することによって、第４絶縁層２８が電解めっきのレジストとして機能することでビアホール３０ａ内に銅めっき層３０ｂが成長する。
【００４１】
第３ビア３０の形成工程においては、銅めっき層３０ｂを第４絶縁層２８の膜厚と同等若しくはやや小さなめっき厚となるようにめっき制御が行われる。製造工程においては、かかるめっき制御を行うことによって、ビアホール３０ａから盛り上がった銅めっき層３０ｂを研磨する工程が省略されるとともに、後述する第３配線層１９と同時に第３ビア３０を形成することが可能となる。
【００４２】
第３配線層形成工程ｓ−２２においては、第３ビア３０が形成された第４絶縁層２８上に電解銅めっき法によって所定の厚みを有する第３配線層１９を形成する。形成工程は、図８に示すように第４絶縁層２８上にスパッタ法等によって全面に亘ってシードメタル層３６を形成するとともに、このシードメタル層３６上にフォトレジスト法によってめっきレジスト層３７をパターニング形成する。シードメタル層３６は、例えば膜厚２００Å〜３０００Å程度のチタン層と、膜厚１０００Å〜３０００Å程度の銅層の２層構成とすることにより、電解銅めっき処理を行う際のシードメタル機能を奏する。また、シードメタル層３６は、後述するように電解銅めっき処理後に不要部位が除去されるために、電解銅めっき処理のシードメタル機能を奏するに足る厚みを有すればよく、極力薄厚に形成される。
【００４３】
第３配線層形成工程ｓ−２２においては、シードメタル層３６に通電して電解銅めっき処理を施すことにより、図９に示すようにめっきレジスト層３７の開口部位３７ａに銅めっき層３８が形成される。第３配線層形成工程ｓ−２２においては、銅めっき層３８が、第３配線層１９として電気的特性が充分に確保されるに足る厚みに形成され、例えば５ｕｍ程度の厚みで形成される。
【００４４】
第３配線層形成工程ｓ−２２においては、所定の電解銅めっき処理を終えると、図１０に示すようにめっきレジスト層３７を除去する処理が行われる。めっきレジスト層除去処理は、例えばアセトンやレジスト剥離溶液中に浸漬してめっきレジストを溶解する一種のウェットエッチング法或いは酸素プラズマ処理等によるドライエッチング法等によって行われる。第３配線層形成工程ｓ−２２においては、上述したようにめっきレジスト層３７の底部にシードメタル層３６が形成されており、このレジスト層３７を除去することにより開口された部位から露出した不要なシードメタル層３６の除去が行われることにより第４絶縁層２８上に第３配線層１９が形成される。不要シードメタル層３６は、ウェットエッチング法、例えば銅層が硝酸、酢酸及び硫酸の混合溶液によって除去されるとともに、チタン層が希フッ酸水溶液によって除去される。
【００４５】
なお、第３配線層形成工程ｓ−２２においては、上述した第４絶縁層２８に形成する第３ビア３０の銅めっき層３０ｂを形成する電解銅めっき処理を省略して、第３配線層１９を形成する電解銅めっき処理と同時に銅めっき層３０ｂを形成する処理を行うようにしてもよい。電解銅めっき処理は、この場合に第３配線層１９が所定の厚みで形成されるようにめっき条件が設定される。
【００４６】
第３絶縁層形成工程ｓ−２３においては、上述した第４絶縁層形成工程ｓ−２１と同一の誘電絶縁材と同一の工程により、第３配線層１９上にスピンコート法等によって図１１に示すように所定厚の第３絶縁層１８を形成する。第３絶縁層形成工程ｓ−２３においても、所定の厚みで形成した第３絶縁層１８に、第２ビア２７を構成するビアホール２７ａを所定の位置に形成する。第３絶縁層形成工程ｓ−２３においては、第３絶縁層１８を１０ｕｍ〜３０ｕｍの厚みで形成した場合に、例えば反応性イオンエッチングやレーザ照射によるドライエッチング法によりビアホール２７ａを１０ｕｍ〜５０ｕｍの直径で形成することが可能である。
【００４７】
第３絶縁層１８には、その上部に第２配線層１６が形成され、この第２配線層１６内に受動素子が形成される。図１２及び図１３を参照してキャパシタ素子２０とレジスタ素子２１との形成工程について説明する。受動素子形成工程は、第３絶縁層１８の所定位置にそれぞれのキャパシタ素子２０の受け電極２０ａ及びレジスタ素子２１の受け電極２１ａを形成する受け電極工程と、これら受け電極２０ａ、２１ａ上に誘電体層２０ｂを形成する誘電体層形成工程や抵抗体２１ｂを形成する抵抗体形成工程とを有する。
【００４８】
受け電極形成工程は、第３絶縁層１８上にチタン層と銅層とをスパッタ法によって形成する工程と、フォトレジストをスピンコート法等によって成膜するとともにフォトリソグラフ処理により所定のパターンにパターニングする工程と、ウエットエッチング法によりチタン層と銅層とを所定のパターンにエッチングする工程とを有して図１２に示すように受け電極２０ａ、２１ａを形成する。スパッタ法は、シードメタル層３６と同様にチタン層を５００Å〜２０００Åの膜厚、銅層を１０００Å〜３０００Å程度の膜厚とすることによって、銅層を硝酸、酢酸及び硫酸の混合溶液によって除去するとともに、チタン層を希フッ酸水溶液によって除去することが可能である。なお、フォトレジストは、めっきレジスト層３７の除去処理と同様に、例えばアセトンやレジスト剥離溶液中に浸漬して溶解するウェットエッチング法或いは酸素プラズマ処理等によるドライエッチング法等によって除去される。
【００４９】
抵抗体形成工程は、上述した受け電極形成工程により受け電極２１ａを形成した後に、例えばタンタル、窒化タンタル、ニッケルクロム等の抵抗体材料をスパッタ法等によって成膜する工程と、フォトレジストをスピンコート法等により成膜してフォトリソグラフ処理によりパターニングする工程とを有する。抵抗体形成工程は、ホウ酸アンモニウム等の電解溶液中で抵抗体材料膜が陽極となるように電解溶液中印加する陽極酸化工程と、不要な抵抗体材料膜をエッチング法によって除去する工程とを経て抵抗体２１ｂを形成する。
【００５０】
陽極酸化工程は、タンタルや窒化タンタルに１００Ｖ〜２００Ｖの電界を１０分〜６０分間印加することにより、図１３に示すように酸化タンタル層２０ｃを形成する。なお、タンタルや窒化タンタルは、フォトレジストをスピンコート法等によって成膜し、フォトリソグラフ処理により酸化タンタル層が形成されている部分にのみフォトレジストを選択的に残すようにしてパターニングが行われ、４フッ化メタン及び酸素プラズマによるドライエッチング法によって所定のパターンに形成される。薄膜受動素子形成工程においては、キャパシタ素子２０とレジスタ素子２１とを同一層内に形成されることから、同一の電極材を用いることによってスパッタ工程の削減が可能となる。
【００５１】
第２配線層形成工程ｓ−２４は、第３絶縁層１８と、この第３絶縁層１８上に形成したキャパシタ素子２０とレジスタ素子２１との上に所定の配線パターンからなる第２配線層１７を形成する工程である。第２配線層形成工程ｓ−２４は、上述した第３配線層形成工程ｓ−２２とほぼ同等の工程からなり、スパッタ法によりシードメタル層を形成する工程と、めっきレジスト層を形成する工程と、めっきレジスト層に対してフォトリソグラフ処理を施して不要なめっきレジスト層を除去して所定のパターニングを施す工程と、電解銅めっき処理を施してレジスト開口部に所定の厚みの銅めっき層を形成する工程と、不要なめっきレジストを除去する工程と、不要なシードメタル層を除去する工程等を経て、図１４に示すように第２配線層１７を形成する。
【００５２】
第２配線層形成工程ｓ−２４においては、電解銅めっき処理によってビアホール２７ａ内に銅めっき層が形成され、第３配線層１９と第２配線層１７とを層間接続する第２ビア２７も同時に形成される。第２配線層形成工程ｓ−２４においては、第２配線層１７を形成する上述したスパッタ法と電解銅めっき処理によって、図１４に示すようにスパイラル型のインダクタ素子２２も同時に形成される。なお、第２配線層形成工程ｓ−２４においては、第２配線層１７が第３配線層１９と同等の５ｕｍ程度の厚みで形成されるように電解銅めっき処理の制御が行われる。
【００５３】
第２絶縁層形成工程ｓ−２５は、図１５に示すように、第２配線層１７上に第２絶縁層１６を形成するとともに、この第２絶縁層１６の所定位置に第１ビア２６を構成するビアホール２６ａを形成する工程である。第２絶縁層形成工程ｓ−２５も、上述した第４絶縁層形成工程ｓ−２１や第３絶縁層形成工程ｓ−２３と同一の誘電絶縁材を用いて同一の工程により第２絶縁層１６を形成する。第２絶縁層形成工程ｓ−２５においては、第２絶縁層１６に対してパターニング処理を行ってビアホール２６ａを形成するが、上述した第２配線層１７内に形成されたキャパシタ素子２０やレジスタ素子２１の上部を露出させてビアホール２６ａが形成される。
【００５４】
第１配線層形成工程ｓ−２６は、第２絶縁層１６上に第１配線層１５を形成する工程である。第１配線層形成工程ｓ−２６も、上述した第２配線層形成工程ｓ−２４と同様に、第２絶縁層１６上にスパッタ法によりシードメタル層を全面に亘って形成する工程と、めっきレジスト層を形成する工程と、めっきレジスト層に対してフォトリソグラフ処理を施して不要なめっきレジスト層を除去して所定のパターニングを施す工程と、電解銅めっき処理を施してレジスト開口部に所定の厚みの銅めっき層を形成する工程と、不要なめっきレジストを除去する工程と、不要なシードメタル層を除去する工程等により、図１６に示す第１配線層１５を形成する。
【００５５】
第１配線層形成工程ｓ−２６においては、必要に応じてスパッタ法と電解銅めっき処理によってスパイラル型のインダクタ素子２２も同時に形成される。また、第１配線層形成工程ｓ−２６においては、第２絶縁層１６に形成されたビアホール２６ａ内に銅めっき層２６ｂが形成されて第１配線層１５と第２配線層１７とを層間接続する第１ビア２６が形成される。第１配線層形成工程ｓ−２６においては、同様にキャパシタ素子２０やレジスタ素子２１を露出させるビアホール２６ａにも銅めっき層２６ｂが形成されて上電極を構成することでキャパシタ素子２０が形成される。
【００５６】
なお、キャパシタ素子２０は、上電極を構成するビアの形状を適宜変えることにより、所望のキャパシタ容量を得ることが可能である。また、第１配線層形成工程ｓ−２６においては、上述した受動素子形成工程を事前に施すことにより、第１配線層１５内にキャパシタ素子２０やレジスタ素子２１が作り込まれる。
【００５７】
薄膜積層回路体形成工程ｓ−２においては、上述した工程を経て、ダミー基板２の主面２ａ上に剥離層３を介して多層構造の薄膜積層回路体４を形成してなる中間体４１が製作される。薄膜積層回路体形成工程ｓ−２においては、薄膜積層回路体４が、上述した工程を経て第１配線層１５、第２配線層１７及び第３配線層１９からなる３層配線構造の多層配線層１１を形成したが、配線層の形成工程と絶縁層の形成工程とを繰り返すことによって多層配線層１１をさらに多層化することが可能である。薄膜積層回路体形成工程ｓ−２においては、平坦化された主面２ａを有するダミー基板２上に薄膜積層回路体４を積層形成することから、高精度の多層配線層１１を形成することが可能である。
【００５８】
薄膜積層回路体４には、接続端子層形成工程ｓ−２８により第１配線層１５上にベース基板５に実装するための接続端子層１２が形成される。接続端子層形成工程ｓ−２８は、スピンコート法等によって第１配線層１５を全面に亘って被覆するソルダレジスト層３９を形成する工程と、ソルダレジスト層３９に対してフォトリソグラフ処理を施して第１配線層１５を露出させる開口部４０を形成する工程とを有する。さらに、接続端子層形成工程ｓ−２８は、第１配線層１５の露出部位に対する表面処理工程と、半田バンプ取付工程とを有する。
【００５９】
薄膜積層回路体４には、図１７に示すように第１配線層１５を被覆するソルダレジスト層３９に開口部４０が所定のパターニングを以って形成される。薄膜積層回路体４は、例えば電解めっきや無電解めっき処理等の表面処理が施されることによって、開口部４０を介して外方に臨ませられた第１配線層１５の銅めっき層に対して半田付け性を向上させる金−ニッケル層が形成される。表面処理については、第１配線層１５の銅めっき層に対して、例えば半田コート層や水溶性耐熱フラックス層等を形成する処理でもよい。
【００６０】
薄膜積層回路体４においては、表面処理を施した第１配線層１５の銅めっき層が、検査用端子として機能する。薄膜積層回路体４においては、ダミー基板２に形成された状態において多層配線層１１の動作特性等についての検査が行われる。薄膜積層回路体４においては、ベース基板５の実装前でいわゆるオープン・ショートチェック等の導通検査が行われることで、良品のみが次工程へと供給されるようにして工数や部材費の削減を図ることを可能とする。
【００６１】
薄膜積層回路体４には、図１８に示すように各開口部４０にそれぞれ半田バンプ２４が形成される。半田バンプ２４は、半田ろうを印刷法やめっき法によって形成したり、半田ボールを開口部４０に並べてリフロー処理を施すことによって、内部の第１配線層１５に接合される。
【００６２】
高周波回路モジュール体１の製造工程においては、薄膜積層回路体４がダミー基板２上に形成された中間体４１の状態で、薄膜積層回路体実装工程ｓ−３により、ベース基板製造工程ｔ−１によって製造されたベース基板５上に実装される。ベース基板製造工程ｔ−１は、周知の多層配線基板形成工程を内容とすることから詳細を省略するが、有機多層基板や無機基板或いは複合基板上に多層の配線層を形成する。
【００６３】
薄膜積層回路体実装工程ｓ−３は、中間体４１がベース基板５に対してダミー基板２に形成された薄膜積層回路体４を位置決めして組み合わせる工程と、ベース基板５に対して薄膜積層回路体４を電気的かつ機械的に固定する工程とからなる。薄膜積層回路体実装工程ｓ−３においては、中間体４１を反転してダミー基板２を上側に向け、薄膜積層回路体４が各半田バンプ２４を最上層５ａに形成された相対する各端子９と対応位置するように位置決めして組み合わされる。薄膜積層回路体実装工程ｓ−３においては、ベース基板５と薄膜積層回路体４との間にアンダフィル材を充填して構成されたアンダフィル層２３によって、図１９に示すように薄膜積層回路体４を介して中間体４１が仮固定される。
【００６４】
薄膜積層回路体実装工程ｓ−３においては、リフロー半田処理を施すことによって各半田バンプ２４が溶融して薄膜積層回路体４側の接続端子２５とベース基板５側の端子９とが半田付けされる。薄膜積層回路体実装工程ｓ−３においては、これによって薄膜積層回路体４側の多層配線層１１とベース基板５内の配線層とが接続されるとともに、多層配線層１１の層内配線を介して接続端子２５と接続されたシールド層１３がベース基板５側のグランドパターン８と電気的に接続される。
【００６５】
なお、薄膜積層回路体実装工程ｓ−３は、上述した半田バンプ２４を溶融するリフロー半田処理ばかりでなく、中間体４１を例えば半導体チップの実装方法として利用されるフリップチップボンディング法、ＴＡＢ（Tape Automated Bonding）法やビームリードボンディング法等のフェースダウン実装法等によって薄膜積層回路体４をベース基板５に実装するようにしてもよい。薄膜積層回路体４は、この場合に接続端子層１２がそれぞれの実装方法に適合する端子構造によって構成される。
【００６６】
薄膜積層回路体実装工程ｓ−３においては、上述したようにダミー基板２に形成された状態のままで中間体４１のベース基板５への実装が行われる。したがって、薄膜積層回路体実装工程ｓ−３においては、ダミー基板２を有することで中間体４１を剛体として取り扱うことが可能となり、ハンドリング工程の簡易化や折れ曲がりによる多層配線層１１の切断等の不都合の発生も回避される。中間体４１とベース基板５には、位置決め実装するために、相互に適宜の位置決め手段が形成されている。
【００６７】
高周波回路モジュール体１の製造工程においては、薄膜積層回路体剥離工程ｓ−４により図２０に示すように中間体４１が剥離層３を介してダミー基板２と薄膜積層回路体４とを分離することで高周波回路モジュール体１を完成させる。薄膜積層回路体剥離工程ｓ−４は、中間体４１を実装したベース基板５を、酸溶液或いはアルカリ溶液に浸漬することによってダミー基板２と薄膜積層回路体４とを剥離層３とシールド層１３との界面で剥離する工程と、シールド層１３側に残存する剥離層３の絶縁樹脂層３３を除去する工程とからなる。
【００６８】
薄膜積層回路体剥離工程ｓ−４においては、剥離層３が、上述したように第２金属膜３２を銅層によって形成した場合には例えば希塩酸溶液に浸漬し、また第２金属膜３２をアルミニウム層によって形成した場合には例えば水酸化ナトリウム溶液に浸漬する。剥離層３は、溶液によって第２金属膜３２に対してわずかにエッチング作用が生じて第２金属膜３２と絶縁樹脂層３３との間で剥離現象が生じ、ダミー基板２と薄膜積層回路体４とを分離させる。
【００６９】
薄膜積層回路体剥離工程ｓ−４においては、シールド層１３の表面に残存する絶縁樹脂層３３を、例えば酸素プラズマなどのドライエッチング処理によって除去することで、高周波回路モジュール体１を完成させる。ダミー基板２は、薄膜積層回路体４を剥離した後に回収されて次の高周波回路モジュール体の製造工程に供給される。
【００７０】
高周波回路モジュール体１は、ダミー基板２に対して剥離層３を介してシールド層１３を第１層として多層配線層１１を形成するようにしたが、第１絶縁層１４を第１層として多層配線層１１を形成するようにしてもよい。高周波回路モジュール体１は、この場合に薄膜積層回路体実装工程に先行して薄膜積層回路体剥離工程が実施されてベース基板５に対して実装される。高周波回路モジュール体１は、薄膜積層回路体４やベース基板５の構成がほぼ同等とされるが、例えばベース基板５側に半田バンプ２４が設けられる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態として示す高周波回路モジュール体の縦断面図である。
【図２】高周波回路モジュール体の製造工程図である。
【図３】薄膜積層回路体の製造工程図である。
【図４】剥離層を形成したダミー基板の縦断面図である。
【図５】シールド層を形成した中間体の縦断面図である。
【図６】第４絶縁層を形成した中間体の縦断面図である。
【図７】第３ビアを形成した中間体の縦断面図である。
【図８】第３配線層を形成するめっきレジスト層を形成した中間体の縦断面図である。
【図９】第３配線層を形成する銅めっき層を形成した中間体の縦断面図である。
【図１０】第３配線層を形成した中間体の縦断面図である。
【図１１】第３絶縁層を形成した中間体の縦断面図である。
【図１２】第３絶縁層に受動素子の受け電極を形成した中間体の縦断面図である。
【図１３】受動素子を形成した中間体の縦断面図である。
【図１４】第２配線層を形成した中間体の縦断面図である。
【図１５】第３絶縁層を形成した中間体の縦断面図である。
【図１６】第１配線層を形成した中間体の縦断面図である。
【図１７】第１配線層上にソルダレジスト層を形成した中間体の縦断面図である。
【図１８】外部端子層を形成した中間体の縦断面図である。
【図１９】ベース基板に実装した中間体の縦断面図である。
【図２０】薄膜積層回路体とダミー基板とを分離した中間体の縦断面図である。
【図２１】従来の高周波回路モジュール体の要部縦断面図である。
【符号の説明】
【００７２】
１  高周波回路モジュール体、２  ダミー基板、３  剥離層、４  薄膜積層回路体、５  ベース基板、６  信号配線パターン、７  電源配線パターン、８  グランドパターン、９  端子、１０  接続端子、１１  多層配線層、１２  接続端子層、１３  シールド層、１４  第１絶縁層、１５  第１配線層、１６  第２絶縁層、１７  第２配線層、１８  第３絶縁層、１９  第３配線層、２０  キャパシタ素子、２１  レジスタ素子、２２  インダクタ素子、２３  アンダフィル層、２４  半田バンプ、２５  接続端子、２６  第１ビア、２７  第２ビア、２８  第４絶縁層、３０  第３ビア、４１  中間体
【図１】
2005310841.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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