(57)【要約】【課題】各々の機能ブロックの消費電力を知ることができる半導体集積回路を提供する。【解決手段】外部から供給される第１〜第３クロック信号に同期してそれぞれ動作する第１〜第３信号処理回路１１〜１３と、第１〜第３クロック信号をそれぞれ計数するための第１〜第３カウンタ２１〜２３と、第１〜第３カウンタ２１〜２３がそれぞれ計数した計数値を外部に出力するためのバスインタフェース回路１４と、第１〜第３信号処理回路１１〜１３への第１〜第３クロック信号の供給をそれぞれ制御する第１〜第３クロックイネーブル信号を生成するためのクロックイネーブル信号生成回路１５と、第１〜第３カウンタ２１〜２３をリセットするためのカウンタリセット信号及び動作させるためのカウンタイネーブル信号を供給するためのカウンタ制御回路１６とを具備する。【選択図】  図２
2005037169.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する前記複数の機能ブロックと、
前記複数のクロック信号をそれぞれ計数するための複数のカウンタ回路と、
前記複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路と、
を具備する半導体集積回路。
【請求項２】
前記複数の機能ブロックへの前記複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための制御回路を更に具備する、請求項１記載の半導体集積回路。
【請求項３】
所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する前記複数の機能ブロックと、
前記複数の機能ブロックへの前記複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための制御回路と、
前記複数の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、
前記複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路と、
を具備する半導体集積回路。
【請求項４】
前記複数のカウンタ回路の動作を制御する第２群の制御信号を前記複数のカウンタ回路にそれぞれ供給する第２の制御回路を更に具備する、請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する前記複数の機能ブロックと、
前記複数の機能ブロックへの前記複数のクロック信号の供給をそれぞれ制御する第１群の制御信号を生成するための第１の制御回路と、
前記第１群の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、
前記複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路と、
前記複数のカウンタ回路を動作させるための第２群の制御信号を前記複数のカウンタ回路に所定の期間それぞれ供給し、前記所定の期間経過後に、前記複数の計数値を読み取ることを外部のＣＰＵに指示する割込み信号を生成する第２の制御回路と、
を具備する半導体集積回路。
【請求項６】
所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する前記複数の機能ブロックと、
前記複数の機能ブロックへの前記複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための第１の制御回路と、
前記複数の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、
外部から供給されるもう１つの制御信号に基づいて、前記もう１つのクロック信号を前記複数のカウンタ回路に供給するための第２の制御回路と、
前記複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路と、
を具備する半導体集積回路。
【請求項７】
前記もう１つのクロック信号の周波数が、前記複数のクロック信号の周波数よりも低いことを特徴とする、請求項３〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記複数のカウンタの計数値をシリアル信号に変換して出力するための変換回路と、
前記変換回路が出力する前記シリアル信号を外部に出力するための端子と、
を更に具備する、請求項１〜７のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の信号処理回路等の機能ブロックを内蔵する半導体集積回路に関し、特に、各々の機能ブロックの消費電力を知ることが可能な半導体集積回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路の消費電力の測定方法について説明する。
まず、半導体集積回路を基板に実装する。次に、基板内に形成されている電源供給用の配線に電流計を接続する。そして、基板及び半導体集積回路を動作させ、基板内に形成されている電源供給用の配線に流れる電流を電流計によって測定し、測定した電流値を用いて半導体集積回路の消費電力を算出していた。
【０００３】
上記のような従来の測定方法では、基板に電流計を接続できない場合（例えば、基板が筐体に格納されている場合等）には、半導体集積回路の消費電力の測定を行うことができなかった。
また、基板内の１つの電源供給用の配線に複数の半導体集積回路、抵抗等が接続されている場合には、個々のデバイスの消費電力を知ることができなかった。
【０００４】
さらに、近年、異なる複数のクロック信号にそれぞれ同期して動作する複数の機能ブロックを具備する半導体集積回路が用いられるようになってきているが、このような半導体集積回路内の複数の機能ブロックの各々の消費電力を知ることはできなかった。
【０００５】
ところで、必要なときのみカウンタを動作させて消費電力を低減する計数装置が知られている（例えば、特許文献１参照）。
しかしながら、特許文献１に掲載されている計数装置は、内部の複数の機能ブロックの各々の消費電力を測定することを可能とするものではない。
【０００６】
また、モジュール単位でクロック信号供給の判定を行う半導体集積回路装置等も知られている（例えば、特許文献２参照）。
しかしながら、特許文献２に掲載されている半導体集積回路装置等も、内部の複数の信号処理回路の各々の消費電力を測定することを可能とするものではない。
【０００７】
【特許文献１】
特開２０００−４９５９３号公報（第１頁、図１）
【特許文献２】
特開２０００−１４８２８４号公報（第１頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の信号処理回路等の機能ブロックを内蔵し、各々の機能ブロックの消費電力を知ることが可能な半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する複数の機能ブロックと、複数のクロック信号をそれぞれ計数するための複数のカウンタ回路と、複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路とを具備する。
【００１０】
ここで、複数の機能ブロックへの複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための制御回路を更に具備することとしても良い。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する複数の機能ブロックと、複数の機能ブロックへの複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための制御回路と、複数の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路とを具備する。
【００１２】
ここで、複数のカウンタ回路の動作を制御する第２群の制御信号を複数のカウンタ回路にそれぞれ供給する第２の制御回路を更に具備することとしても良い。
【００１３】
また、本発明の第３の観点に係る半導体集積回路は、所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する複数の機能ブロックと、複数の機能ブロックへの複数のクロック信号の供給をそれぞれ制御する第１群の制御信号を生成するための第１の制御回路と、第１群の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路と、複数のカウンタ回路を動作させるための第２群の制御信号を複数のカウンタ回路に所定の期間それぞれ供給し、所定の期間経過後に、複数の計数値を読み取ることを外部のＣＰＵに指示する割込み信号を生成する第２の制御回路とを具備する。
【００１４】
また、本発明の第４の観点に係る半導体集積回路は、所定の機能をそれぞれ実現するための複数の機能ブロックであって、複数のクロック信号に従ってそれぞれ動作する複数の機能ブロックと、複数の機能ブロックへの複数のクロック信号の供給をそれぞれ制御する複数の制御信号を生成するための第１の制御回路と、複数の制御信号のそれぞれがアクティブとなっている間、もう１つのクロック信号を計数するための複数のカウンタ回路と、外部から供給されるもう１つの制御信号に基づいて、もう１つのクロック信号を複数のカウンタ回路に供給するための第２の制御回路と、複数のカウンタ回路がそれぞれ計数した複数の計数値を外部に出力するためのインタフェース回路とを具備する。
【００１５】
ここで、もう１つのクロック信号の周波数が、複数のクロック信号の周波数よりも低いこととしても良い。
【００１６】
また、複数のカウンタの計数値をシリアル信号に変換して出力するための変換回路と、変換回路が出力するシリアル信号を外部に出力するための端子とを更に具備することとしても良い。
【００１７】
以上の構成によれば、各々の機能ブロックの消費電力を知ることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態としての信号処理ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を用いたシステムの概要を示す図である。図１に示すように、このシステム１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３と、クロックジェネレータ４と、本発明の第１の実施形態としての信号処理ＩＣ１０とを具備する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ１０は、バス５を介して接続されている。
【００１９】
クロックジェネレータ４は、信号処理ＩＣ１０から供給される第１〜第３クロックイネーブル信号に応じて、第１〜第３クロック信号を信号処理ＩＣ１０に供給する。信号処理ＩＣ１０は、クロックジェネレータ４から供給される第１〜第３クロック信号に同期して動作する。
【００２０】
図２は、信号処理ＩＣ１０の内部構成の概要を示す図である。図２に示すように、信号処理ＩＣ１０は、第１〜第３信号処理回路（機能ブロック）１１〜１３と、バスインタフェース回路１４と、クロックイネーブル信号生成回路１５と、カウンタ制御回路１６と、第１〜第３カウンタ２１〜２３とを具備する。
バスインタフェース回路１４は、第１〜第３信号処理回路１１〜１３、クロックイネーブル信号生成回路１５、カウンタ制御回路１６、及び、第１〜第３カウンタ２１〜２３とバス５との間の信号の送受信を行う。
【００２１】
クロックイネーブル信号生成回路１５は、第１〜第３信号処理回路１１〜１３がそれぞれ生成するＣＬＫ制御信号をそのまま第１〜第３クロックイネーブル信号としてクロックジェネレータ４（図１参照）に供給するか、もしくはＣＰＵ２（図１参照）が供給する制御信号をバス５及びバスインタフェース回路１４を介して受け取り、この制御信号に基づいて第１〜第３クロックイネーブル信号を生成してクロックジェネレータ４（図１参照）に供給する。
第１〜第３信号処理回路１１〜１３は、クロックジェネレータ４（図１参照）から供給される第１〜第３クロック信号に同期して動作し、所定の信号処理を行う。
【００２２】
カウンタ制御回路１６は、ＣＰＵ２（図１参照）が供給する制御信号をバス５及びバスインタフェース回路１４を介して受け取り、この制御信号に基づいてカウンタイネーブル信号及びカウンタリセット信号を第１〜第３カウンタ２１〜２３に供給する。
第１〜第３カウンタ２１〜２３は、カウンタイネーブル信号がアクティブの間、第１〜第３クロック信号をそれぞれ計数する。また、第１〜第３カウンタ２１〜２３は、カウンタリセット信号がアクティブとなったときに、計数値をリセットする。
【００２３】
第１クロック信号が供給されている間における第１信号処理回路１１の消費電力Ｗ１は、
【数１】
2005037169.tif 000003
で算出される。ここで、Ｋ１は、
【数２】
2005037169.tif 000004
で算出される定数である。また、第１信号処理回路１１の平均動作率とは、第１信号処理回路１１内の全ゲートの内の動作しているゲートの比率の時間平均であり、第１信号処理回路１１の回路設計が終了した段階でパワーシミュレーションにより求めることができる。
【００２４】
同様に、第２信号処理回路１２の消費電力Ｗ２も、
【数３】
2005037169.tif 000005
で算出される。ここで、Ｋ２は、
【数４】
2005037169.tif 000006
で算出される定数である。
さらに、第３信号処理回路１３の消費電力Ｗ３も、
【数５】
2005037169.tif 000007
で算出される。ここで、Ｋ３は、
【数６】
2005037169.tif 000008
で算出される定数である。
信号処理ＩＣ１０の総消費電力Ｗａｌｌは、
【数７】
2005037169.tif 000009
となる。ここで、Ｗｅは、信号処理ＩＣ１０内の非同期回路部分の消費電力、静的消費電力などを含んだ補正消費電力である。
【００２５】
再び図１を参照すると、ＲＯＭ３が、定数Ｋ１〜Ｋ３を格納しており、ＣＰＵ２は、必要に応じて、信号処理ＩＣ１０から第１〜第３カウンタ２１〜２３（図２参照）の計数値を、ＲＯＭ３から定数Ｋ１〜Ｋ３を読み出し、上記（１）、（３）、及び、（５）式の演算を行うことにより、第１〜第３信号処理回路１１〜１３（図２参照）の各々の消費電力を算出することができる。
このように、ＣＰＵ２が、第１〜第３信号処理回路１１〜１３（図２参照）の各々の消費電力をリアルタイムに算出することができるため、きめ細やかなパワーマネジメントを行うことが可能となる。
また、信号処理ＩＣ１０の総消費電力を知る場合は、ＲＯＭ３に格納されているＷｅをＣＰＵ２が読み出し、上記（７）式の演算を行うことにより求められる。
【００２６】
なお、本実施形態においては、信号処理ＩＣ１０が、クロックイネーブル信号生成回路１５及びカウンタ制御回路１６を具備することとしているが、クロックイネーブル信号生成回路１５及びカウンタ制御回路１６を信号処理ＩＣ１０の外部に配設することとしても良い。
また、クロックジェネレータ４が、信号処理ＩＣ１０内に形成されていても良い。
【００２７】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態としての信号処理ＩＣを用いたシステムを示す図である。図３に示すように、このシステム３１は、ＣＰＵ２と、ＲＯＭ３と、クロックジェネレータ３４と、本発明の第２の実施形態としての信号処理ＩＣ４０とを具備する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ４０は、バス５を介して接続されている。
【００２８】
クロックジェネレータ３４は、信号処理ＩＣ４０から供給される第１〜第３クロックイネーブル信号に応じて、第１〜第３クロック信号を信号処理ＩＣ４０に供給する。また、クロックジェネレータ３４は、第１〜第３クロック信号よりも周波数が低い第６クロック信号をも信号処理ＩＣ４０に供給する。さらに、クロックジェネレータ３４は、第４クロック信号をＣＰＵ２に、第５クロック信号をＲＯＭ３に供給する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ４０は、クロックジェネレータ３４から供給される第１〜第６クロック信号に同期してそれぞれ動作する。
【００２９】
図４は、信号処理ＩＣ４０の内部構成の概要を示す図である。図４に示すように、信号処理ＩＣ４０は、第１〜第３信号処理回路（機能ブロック）１１〜１３と、バスインタフェース回路１４と、クロックイネーブル信号生成回路１５と、カウンタ制御回路１６と、第４〜第６カウンタ４１〜４３とを具備する。
【００３０】
第４〜第６カウンタ４１〜４３は、第１〜第３カウンタイネーブル信号がアクティブの間、第６クロック信号をそれぞれ計数する。また、第４〜第６カウンタ４１〜４３は、カウンタリセット信号がアクティブとなったときに、計数値をリセットする。
【００３１】
第１クロック信号が供給されている間における第１信号処理回路１１の消費電力Ｗ１は、
【数８】
2005037169.tif 000010
で算出される。ここで、Ｋ４は、
【数９】
2005037169.tif 000011
で算出される定数である。
【００３２】
同様に、第２信号処理回路１２の消費電力Ｗ２も、
【数１０】
2005037169.tif 000012
で算出される。ここで、Ｋ５は、
【数１１】
2005037169.tif 000013
で算出される定数である。
さらに、第３信号処理回路１３の消費電力Ｗ３も、
【数１２】
2005037169.tif 000014
で算出される。ここで、Ｋ６は、
【数１３】
2005037169.tif 000015
で算出される定数である。
【００３３】
再び図３を参照すると、ＲＯＭ３が、定数Ｋ４〜Ｋ６を格納しており、ＣＰＵ２は、必要に応じて、信号処理ＩＣ４０から第４〜第６カウンタ４１〜４３（図４参照）の計数値を、ＲＯＭ３から定数Ｋ４〜Ｋ６をそれぞれ読み出し、上記（７）、（９）、及び、（１１）式の演算を行うことにより、第１〜第３信号処理回路１１〜１３（図４参照）の各々の消費電力を算出することができる。
【００３４】
ここで、先に説明した信号処理ＩＣ１０（図２参照）と信号処理ＩＣ４０（図４参照）とを比較する。信号処理ＩＣ１０内の第１〜第３カウンタ２１〜２３（図２参照）は、第１〜第３クロック信号に同期して動作する。一方、信号処理ＩＣ４０内の第４〜第６カウンタ４１〜４３は、第１〜第３クロックイネーブル信号がアクティブの間、第１〜第３クロック信号より周波数が低い第６クロック信号をそれぞれ計数する。従って、信号処理ＩＣ４０は、信号処理ＩＣ１０の消費電力より少ない消費電力で信号処理ＩＣ１０と同等の機能を実現することができる。
【００３５】
なお、本実施形態においては、信号処理ＩＣ４０が、カウンタ制御回路１６を具備することとしているが、カウンタ制御回路１６を信号処理ＩＣ４０の外部に配設することとしても良い。
【００３６】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態としての信号処理ＩＣを用いたシステムを示す図である。図５に示すように、このシステム５１は、ＣＰＵ２と、ＲＯＭ３と、クロックジェネレータ３４と、本発明の第３の実施形態としての信号処理ＩＣ６０とを具備する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ６０は、バス５を介して接続されている。
図６は、信号処理ＩＣ６０の内部構成の概要を示す図である。図６に示すように、信号処理ＩＣ６０は、第１〜第３信号処理回路（機能ブロック）１１〜１３と、バスインタフェース回路１４と、クロックイネーブル信号生成回路１５と、第４〜第６カウンタ４１〜４３と、カウンタ制御回路６１と、割込み制御回路６２とを具備する。
【００３７】
カウンタ制御回路６１は、ＣＰＵ２（図５参照）が供給する制御信号をバス５及びバスインタフェース回路１４を介して受け取り、この制御信号に基づいてカウンタイネーブル信号及びカウンタリセット信号を第４〜第６カウンタ４１〜４３に供給する。さらに、カウンタ制御回路６１は、ＣＰＵ２（図３参照）が供給する制御信号を受け取ってから所定の時間経過後、カウンタイネーブル信号の供給を終了するとともに、カウント終了信号を割込み制御回路６２に供給する。なお、カウンタ制御回路６１は、ダウンカウンタ等を用いて所定の時間の経過を管理することができる。
【００３８】
割込み制御回路６２は、カウント終了信号をカウンタ制御回路６１から受け取ると、割込み信号をＣＰＵ２（図５参照）に供給する。ＣＰＵ２は、割込み信号を割込み制御回路６２から受け取ると、信号処理ＩＣ４０から第４〜第６カウンタ４１〜４３（図４参照）の計数値を、ＲＯＭ３から定数Ｋ４〜Ｋ６をそれぞれ読み出し、（７）、（９）、及び、（１１）式の演算を行うことにより、第１〜第３信号処理回路１１〜１３（図６参照）の各々の消費電力を算出することができる。
【００３９】
ここで、先に説明した信号処理ＩＣ４０（図４参照）と信号処理ＩＣ６０（図６参照）とを比較する。信号処理ＩＣ４０を用いたシステム３１（図３参照）においては、ＣＰＵ２は、必要に応じて（例えば、所定の時間毎等）、第４〜第６カウンタ４１〜４３（図４参照）の計数値を読み取り、第１〜第３信号処理回路１１〜１３の消費電力を算出する必要がある。一方、信号処理ＩＣ６０を用いたシステム５１（図５参照）においては、ＣＰＵ２は、割込み制御回路６２から割込み信号を受け取ったときに第４〜第６カウンタ４１〜４３（図６参照）の計数値を読み取れば良いため、ＣＰＵ２の負荷を軽減することが可能である。
【００４０】
次に、本発明の第４の実施形態について説明する。図７は、本発明の第４の実施形態としての信号処理ＩＣを用いたシステムを示す図である。図７に示すように、このシステム７１は、ＣＰＵ２と、ＲＯＭ３と、クロックジェネレータ３４と、本発明の第４の実施形態としての信号処理ＩＣ８０とを具備する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ８０は、バス５を介して接続されている。
図８は、信号処理ＩＣ８０の内部構成の概要を示す図である。図８に示すように、信号処理ＩＣ８０は、第１〜第３信号処理回路（機能ブロック）１１〜１３と、バスインタフェース回路１４と、クロックイネーブル信号生成回路１５と、第７〜第９カウンタ８１〜８３と、カウンタ制御回路８４とを具備する。
【００４１】
カウンタ制御回路８４は、カウンタイネーブル信号がＣＰＵ２（図７参照）から供給されている間、クロックジェネレータ３４（図７参照）から供給されている第６クロック信号を第７〜第９カウンタ８１〜８３に供給する。一方、カウンタ制御回路８４は、カウンタイネーブル信号がＣＰＵ２（図７参照）から供給されていない間は、クロックジェネレータ３４（図７参照）から供給されている第６クロック信号を第７〜第９カウンタ８１〜８３に供給しない。
第７〜第９カウンタ８１〜８３は、第１〜第３クロックイネーブル信号がアクティブとなっている間、カウンタ制御回路８４から供給される第６クロック信号を計数する。
【００４２】
再び図７を参照すると、ＣＰＵ２は、必要に応じて、信号処理ＩＣ８０から第７〜第９カウンタ８１〜８３（図８参照）の計数値を、ＲＯＭ３から定数Ｋ４〜Ｋ６を読み出し、（７）、（９）、及び、（１１）式の演算を行うことにより、第１〜第３信号処理回路１１〜１３（図８参照）の各々の消費電力を算出することができる。
信号処理ＩＣ８０においては、ＣＰＵ２がカウンタイネーブル信号をカウンタ制御回路８４（図８参照）に供給している間のみ第７〜第９カウンタ８１〜８３が動作するため、消費電力を低減することができる。
【００４３】
次に、本発明の第５の実施形態について説明する。図９は、本発明の第５の実施形態としての信号処理ＩＣを用いたシステムを示す図である。図９に示すように、このシステム９１は、ＣＰＵ２と、ＲＯＭ３と、クロックジェネレータ３４と、本発明の第５の実施形態としての信号処理ＩＣ１００とを具備する。ＣＰＵ２、ＲＯＭ３、及び、信号処理ＩＣ１００は、バス５を介して接続されている。
図１０は、信号処理ＩＣ１００の内部構成の概要を示す図である。図１０に示すように、信号処理ＩＣ１００は、第１〜第３信号処理回路（機能ブロック）１１〜１３と、バスインタフェース回路１４と、クロックイネーブル信号生成回路１５と、カウンタ制御回路１６と、第４〜第６カウンタ４１〜４３と、シリアル信号出力回路１０１と、端子１０２とを具備する。
【００４４】
シリアル信号出力回路１０１は、第４〜第６カウンタ４１〜４３の計数値をシリアル信号に変換し、端子１０２を介して外部に出力する。
信号処理ＩＣ１００においては、端子１０２から出力される信号をロジックアナライザ等の測定器で受信し、パーソナルコンピュータ等で（７）、（９）、及び、（１１）式の演算を行うことにより、第１〜第３信号処理回路１１〜１３の各々の消費電力を算出することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を用いたシステムを示す図。
【図２】本発明の第１実施形態に係る信号処理ＩＣの構成を示す図。
【図３】本発明の第２実施形態を用いたシステムを示す図。
【図４】本発明の第２実施形態に係る信号処理ＩＣの構成を示す図。
【図５】本発明の第３実施形態を用いたシステムを示す図。
【図６】本発明の第３実施形態に係る信号処理ＩＣの構成を示す図。
【図７】本発明の第４実施形態を用いたシステムを示す図。
【図８】本発明の第４実施形態に係る信号処理ＩＣの構成を示す図。
【図９】本発明の第５実施形態を用いたシステムを示す図。
【図１０】本発明の第５実施形態に係る信号処理ＩＣの構成を示す図。
【符号の説明】
１、３１、５１、７１、９１  システム、２  ＣＰＵ、３  ＲＯＭ、４、３４クロックジェネレータ、５  バス、１０、４０、６０、８０、１００  信号処理ＩＣ、１１  第１信号処理回路、１２  第２信号処理回路、１３  第３信号処理回路、１４  バスインタフェース回路、１５  クロックイネーブル信号生成回路、１６、５１、６１、８４  カウンタ制御回路、２１  第１カウンタ、２２  第２カウンタ、２３  第３カウンタ、４１  第４カウンタ、４２  第５カウンタ、４３  第６カウンタ、６２  割込み制御回路、８１  第７カウンタ、８２  第８カウンタ、８３  第９カウンタ、１０１  シリアル信号出力回路、１０２  端子
【図１】
2005037169.tif 000016
【図２】
2005037169.tif 000017
【図３】
2005037169.tif 000018
【図４】
2005037169.tif 000019
【図５】
2005037169.tif 000020
【図６】
2005037169.tif 000021
【図７】
2005037169.tif 000022
【図８】
2005037169.tif 000023
【図９】
2005037169.tif 000024
【図１０】
2005037169.tif 000025
【手続補正書】
【提出日】平成16年6月10日(2004.6.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１、３１、５１、７１、９１  システム、２  ＣＰＵ、３  ＲＯＭ、４、３４  クロックジェネレータ、５  バス、１０、４０、６０、８０、１００  信号処理ＩＣ、１１  第１信号処理回路、１２  第２信号処理回路、１３  第３信号処理回路、１４  バスインタフェース回路、１５  クロックイネーブル信号生成回路、１６、６１、８４  カウンタ制御回路、２１  第１カウンタ、２２  第２カウンタ、２３  第３カウンタ、４１  第４カウンタ、４２  第５カウンタ、４３  第６カウンタ、６２  割込み制御回路、８１  第７カウンタ、８２  第８カウンタ、８３  第９カウンタ、１０１  シリアル信号出力回路、１０２  端子