(57)【要約】【課題】信頼性を保ちつつ、ダマシン構造の書き込み線とＭＴＪの距離を縮める。【解決手段】ＭＴＪ素子ＭＴＪ上には、キャップ層１６が配置される。絶縁層１５は、ＭＴＪ素子ＭＴＪ及びキャップ層１６を覆い、その上面は、キャップ層１６の上面と同じレベルに存在する。絶縁層１５上には、絶縁層１９が配置される。絶縁層１９は、キャップ層１６上に配線溝２０を有する。書き込みビット線２５は、この配線溝２０内に配置される。絶縁層１８は、少なくとも絶縁層１５，１９に対してエッチング選択比を有し、配線溝２０の底部を除き、絶縁層１５，１９の間に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
磁気抵抗効果素子と、前記磁気抵抗効果素子の側面を覆う第１絶縁層と、前記第１絶縁層上に配置され、前記磁気抵抗効果素子上に第１溝を有する第２絶縁層と、前記第１溝を満たし、前記磁気抵抗効果素子に接続される書き込み線と、前記第１溝の底部を除き、前記第１及び第２絶縁層の間に配置され、少なくとも前記第１及び第２絶縁層に対してエッチング選択比を有する第３絶縁層とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記第２絶縁層は、前記磁気抵抗効果素子が配置されるメモリセルアレイ部の周辺において第２溝を有し、前記第２溝には、導電層が満たされ、かつ、前記第３絶縁層は、前記メモリセルアレイ部のみに存在することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第３絶縁層は、水素、酸素、水を含む分子又はこれらを構成する原子の透過を防止する機能を持つことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記磁気抵抗効果素子と前記書き込み線との間には、キャップ層が配置され、前記キャップ層の厚さは、１０ｎｍ以下であることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
磁気抵抗効果素子上にキャップ層を形成する工程と、前記磁気抵抗効果素子及び前記キャップ層を覆い、前記キャップ層の上面と同じレベルに上面が存在する第１絶縁層を形成する工程と、前記第１絶縁層上に第２絶縁層を形成する工程と、前記磁気抵抗効果素子が配置されるメモリセルアレイ部の周辺に存在する前記第２絶縁層を除去する工程と、前記第１及び第２絶縁層上に第３絶縁層を形成する工程と、前記第３絶縁層をエッチングし、前記キャップ層の上部に第１溝を形成し、かつ、前記メモリセルアレイ部の周辺において第２溝を形成する工程と、前記第１溝の底部に露出した前記第２絶縁層をエッチングする工程と、前記第１及び第２溝内に導電層を満たす工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果(Magneto Resistive)を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
トンネル磁気抵抗効果(TMR: Tunneling Magneto Resistive)を利用する磁気ランダムアクセスメモリは、データをＭＴＪ(Magnetic Tunnel Junction)素子の磁化状態により記憶する点に特徴を有する。
【０００３】
近年では、書き込み電流の値を小さくすること、磁場を効率よくＭＴＪ素子に作用させることなどを目的として、磁場を発生させるための書き込み線の周囲にヨーク層を設けるヨーク配線技術が開発されている（特許文献１参照）。
【０００４】
(1)   ヨーク配線技術の一つに、ＲＩＥ(Reactive Ion Etching)を用いてヨーク配線を形成するプロセスが知られている。
【０００５】
図１５は、ＲＩＥにより形成されたヨーク配線構造の例を示している。
【０００６】
メモリセルアレイ部において、シリコン基板１１上には、絶縁層（例えば、酸化シリコン）１２Ａに取り囲まれた書き込みワード線１４Ａが配置される。書き込みワード線１４Ａ上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪ上には、キャップ層１６を経由して、書き込みビット線２５Ａが配置される。書き込みビット線２５Ａの側面及び上面には、それぞれヨーク層２６Ａ，２６Ｂが配置される。
【０００７】
ここで、ＲＩＥプロセスにより書き込みビット線２５Ａを形成する場合、書き込みビット線２５Ａの加工性は非常に良い。また、ヨーク層２６Ａは、例えば、ＣＶＤ(Chemical Vapor Deposition)とＲＩＥによるサイドウォールプロセスにより容易に形成でき、また、ヨーク層２６Ｂについても、例えば、ＣＶＤとＰＥＰ(Photo Engraving process)により容易に形成できる。
【０００８】
しかし、通常、ＲＩＥプロセスでは、書き込みビット線２５Ａは、アルミニウムから構成される。近年、いわゆる低温加工が要求されるなかで、アルミニウムは、ビアホール(via hole)におけるカバレージが悪いことは、良く知られている。
【０００９】
この場合、周辺回路部又はロジック部、例えば、書き込みビット線２５Ａの端部におけるビアホールでは、書き込みビット線２５Ａとしてのアルミニウムのカバレージが悪くなり、信号線１４Ｂとの関係において信頼性が大きく低下する、という問題が生じる。
【００１０】
そこで、磁気ランダムアクセスメモリにおいては、ビアホールにおける信頼性を低下させることなく、低温加工を実現できるダマシンプロセス(damascene process)の採用が検討されている。
【００１１】
(2)   以下、ダマシンプロセス（デュアルダマシンプロセスを含む）を用いてヨーク配線を形成する技術について説明する。
【００１２】
図１６は、ダマシンプロセスにより形成されたヨーク配線構造の例を示している。
【００１３】
シリコン基板１１上には、絶縁層（例えば、酸化シリコン）１２，１３が配置される。絶縁層１３には、複数の配線溝が形成され、これら配線溝内に書き込みワード線１４Ａ及び信号線１４Ｂが配置される。書き込みワード線１４Ａ上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪ上には、キャップ層１６を経由して、書き込みビット線２５が配置される。書き込みビット線２５の側面及び上面には、それぞれヨーク層２４，２６が配置される。書き込みビット線２５は、絶縁層（例えば、酸化シリコン）１９に形成された配線溝２０内に満たされている。
【００１４】
このダマシンプロセスによれば、周辺回路部又はロジック部、例えば、書き込みビット線２５の端部におけるビアホール１７内には、書き込みビット線２５としての銅（Ｃｕ）が完全に満たされているため、信号線１４Ｂとの関係において信頼性を大幅に向上することができる。
【００１５】
しかし、ダマシンプロセスにも問題がないわけではない。
【００１６】
磁気ランダムアクセスメモリにおいては、書き込みビット線２５に流れる書き込み電流の値を小さくするため、その書き込み電流により発生する磁場を効率よくＭＴＪ素子ＭＴＪに作用させる必要がある。
【００１７】
その一つの方法として、ＭＴＪ素子ＭＴＪと書き込みビット線２５との距離を近づけるという試みがなされている。
【００１８】
しかし、例えば、図１７に示すように、ＭＴＪ素子ＭＴＪと書き込みビット線２５との距離を近づけるために、キャップ層１６の厚さＸ１を薄くすると、絶縁層１９に配線溝２０を形成するためのＲＩＥ時に、オーバーエッチングにより、ＭＴＪ素子ＭＴＪの側面が露出してしまうことがある。この場合、配線溝２０内に導電層を満たすと、ＭＴＪ素子ＭＴＪのピン層３１とフリー層３２がショートし、ビット不良が発生する。
【００１９】
このような現象は、例えば、絶縁層１９の厚さが３００〜５００ｎｍであり、絶縁層１９のＲＩＥ時におけるオーバーエッチング量（マージン）が絶縁層１９の厚さの１０〜３０％程度とられている一方で、キャップ層１６の厚さＸ１を１０ｎｍ以下にしたい、という要望があるなか、今後、大きな問題となることが明らかである。
【００２０】
なお、図１８に示すように、キャップ層１６の厚さＸ２を十分に厚くすれば、このような問題は回避されるが、ＭＴＪ素子ＭＴＪと書き込みビット線２５との距離が離れ過ぎ、本末転倒となってしまう。
【特許文献１】特開２００３−２０９２２７
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、ＭＴＪ素子上にキャップ層を経由してダマシンプロセスにより形成される配線を設けるセルアレイ構造を持つ磁気ランダムアクセスメモリにおいて、キャップ層を薄くして、ＭＴＪ素子と配線との距離を近づけても、ＭＴＪ素子のショートが発生しない高信頼性のデバイス構造を提案することにある。
【課題を解決するための手段】
【００２２】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果素子と、前記磁気抵抗効果素子の側面を覆う第１絶縁層と、前記第１絶縁層上に配置され、前記磁気抵抗効果素子上に第１溝を有する第２絶縁層と、前記第１溝を満たし、前記磁気抵抗効果素子に接続される書き込み線と、前記第１溝の底部を除き、前記第１及び第２絶縁層の間に配置され、少なくとも前記第１及び第２絶縁層に対してエッチング選択比を有する第３絶縁層とを備える。
【００２３】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、磁気抵抗効果素子上にキャップ層を形成する工程と、前記磁気抵抗効果素子及び前記キャップ層を覆い、前記キャップ層の上面と同じレベルに上面が存在する第１絶縁層を形成する工程と、前記第１絶縁層上に第２絶縁層を形成する工程と、前記磁気抵抗効果素子が配置されるメモリセルアレイ部の周辺に存在する前記第２絶縁層を除去する工程と、前記第１及び第２絶縁層上に第３絶縁層を形成する工程と、前記第３絶縁層をエッチングし、前記キャップ層の上部に第１溝を形成し、かつ、前記メモリセルアレイ部の周辺において第２溝を形成する工程と、前記第１溝の底部に露出した前記第２絶縁層をエッチングする工程と、前記第１及び第２溝内に導電層を満たす工程とを備える。
【発明の効果】
【００２４】
本発明の例によれば、ＭＴＪ素子上にキャップ層を経由してダマシンプロセスにより形成される配線を設けるセルアレイ構造を持つ磁気ランダムアクセスメモリにおいて、キャップ層を薄くして、ＭＴＪ素子と配線との距離を近づけても、ＭＴＪ素子のショートが発生しない高信頼性のデバイス構造を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２６】
１．  デバイス構造  
図１は、本発明の例に関わる磁気ランダムアクセスメモリのデバイス構造の例を示している。
【００２７】
シリコン基板１１上には、絶縁層（例えば、酸化シリコン）１２，１３が配置される。絶縁層１３には、複数の配線溝が形成され、これら配線溝内に書き込みワード線１４Ａ及び信号線１４Ｂが配置される。
【００２８】
メモリセルアレイ部において、書き込みワード線１４Ａ上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪは、絶縁層（例えば、酸化シリコン）１５により取り囲まれている。
【００２９】
ＭＴＪ素子ＭＴＪは、例えば、磁化状態が固定されるピン層（固定層）３１、データに応じて磁化状態が変化するフリー層（記録層）３２及びこれらの間に配置されるトンネル絶縁層３３とから構成される。ピン層３１及びフリー層３２は、磁性体から構成され、トンネル絶縁層３３は、非磁性体から構成される。
【００３０】
本例では、ＭＴＪ素子ＭＴＪのタイプは、ピン層３１がシリコン基板１１側に配置されるボトムピンタイプとなっているが、これに代えて、例えば、フリー層３２がシリコン基板１１側に配置されるトップピンタイプを採用してもよい。
【００３１】
ＭＴＪ素子ＭＴＪ上には、キャップ層１６を経由して、書き込みビット線２５が配置される。書き込みビット線２５の側面及び上面には、それぞれ、磁場を効率よくＭＴＪ素子ＭＴＪに作用させるためのヨーク層２４，２６が配置される。書き込みビット線２５は、絶縁層（例えば、酸化シリコン）１９に形成された配線溝２０内に満たされている。
【００３２】
ここで、本発明の例では、キャップ層１６の厚さＸ１が１０ｎｍ以下に設定される。これにより、書き込みビット線２５に流れる書き込み電流により発生する磁場を効率よくＭＴＪ素子ＭＴＪに作用させることができる。
【００３３】
一方、絶縁層１９の厚さは、３００〜５００ｎｍに設定される。このため、絶縁層１９に配線溝２０を形成するためのＲＩＥ時に、オーバーエッチングにより配線溝２０の底部がＭＴＪ素子ＭＴＪまで達してしまう恐れが生じる。
【００３４】
そこで、本発明の例では、さらに、絶縁層１５と絶縁層１９の間に、これら絶縁層１５，１９に対してエッチング選択比を有する絶縁層（例えば、ＳｉＮ、ＡｌＯ３、Ａｌ２Ｏ３など）１８を配置する。この絶縁層１８の厚さは、３０〜５０ｎｍに設定される。
【００３５】
絶縁層１８は、基本的には、配線溝２０を形成するときのエッチングストッパとして用いるものであるため、配線溝２０を形成した後、配線溝２０の底部に存在する絶縁層１８は、除去される。従って、最終的には、絶縁層１８は、配線溝２０の底部を除く、絶縁層１５と絶縁層１９の間に配置されることになる。
【００３６】
また、絶縁層１８に関しては、水素、酸素、水を含む分子又はこれらを構成する原子の透過を防止する機能を付加させてもよい。このような機能を付加することにより、絶縁層１９及びそれより上に存在する層、さらには、チップ外部からの分子又は原子の侵入を防止でき、ＭＴＪ素子ＭＴＪの信頼性を向上できる。
【００３７】
周辺回路部又はロジック部においては、信号線１４Ｂ上には、信号線２２が配置される。信号線２２は、絶縁層１５に設けられたビアホール１７及び絶縁層１９に設けられた配線溝２０内に満たされており、いわゆるデュアルダマシン構造を有している。信号線２２の表面の一部には、例えば、バリアメタル２１が配置される。
【００３８】
ここで、本発明の例では、メモリセルアレイ部の書き込みビット線２５と周辺回路部又はロジック部の信号線２２は、例えば、ダマシンプロセスにより同時に形成されるため、同一材料（例えば、銅）から構成される。
【００３９】
しかし、周辺回路部又はロジック部では、メモリセルアレイ部に存在する絶縁層１８が存在しない。絶縁層１８は、製造プロセスの途中において周辺回路部又はロジック部にも形成されるが、周辺回路部又はロジック部では、配線溝２０を形成するときのオーバーエッチングは大きな問題とはならないため、剥離される。
【００４０】
但し、必要に応じて、周辺回路部又はロジック部にも、絶縁層１８を残しておいても全く構わない。
【００４１】
本発明の例では、周辺回路部又はロジック部の信号線２２の構造は、メモリセルアレイ部の書き込みビット線２５の端部における構造と考えてもよい。
【００４２】
この場合、周辺回路部又はロジック部では、図１の構造をそのまま採用してもよいし、これに代えて、例えば、図２に示すように、ヨーク配線構造を採用してもよい。
【００４３】
以上、説明したように、このようなデバイス構造によれば、例えば、ＭＴＪ素子上にキャップ層を経由してダマシンプロセスにより形成される配線を設けるセルアレイ構造を持つ磁気ランダムアクセスメモリにおいて、ＭＴＪ素子の上部にエッチングストッパとしての絶縁層が配置されるため、仮に、キャップ層を薄くして、ＭＴＪ素子と配線との距離を近づけても、ＭＴＪ素子のショートが発生しない高信頼性のデバイス構造を提供できる。
【００４４】
また、エッチングストッパとしての絶縁層を設けることにより、配線溝の深さのばらつきを低減でき、特に、配線溝内に形成される書き込み配線の断面積のばらつきを低減できる。このため、書き込み時に発生させる磁場のばらつきをなくすことができ、書き込みの安定性を実現することもできる。
【００４５】
２．  製造方法  
次に、図１のデバイスの製造方法について説明する。
【００４６】
まず、図３に示すように、例えば、ＣＶＤにより、シリコン基板１１上に絶縁層１２，１３を形成する。ＰＥＰ及びＲＩＥにより、絶縁層１３に複数の配線溝を形成する。この後、ＣＶＤ及びＣＭＰを用いて、絶縁層１３に設けられた配線溝内に書き込みワード線１４Ａ及び信号線１４Ｂを形成する。
【００４７】
書き込みワード線１４Ａの上部にＭＴＪ素子ＭＴＪ及びキャップ層１６を形成し、さらに、絶縁層１５によりＭＴＪ素子ＭＴＪ及びキャップ層１６を取り囲む。ＣＭＰにより、絶縁層１５の上面は、平坦化され、かつ、そのレベルは、キャップ層１５の上面のレベルとほぼ同じにされる。
【００４８】
この後、ＣＶＤにより、絶縁層１５上に、例えば、厚さ約３０ｎｍの絶縁層１８を形成する。この絶縁層１８は、例えば、窒化シリコンから構成され、絶縁層１５上の全体に形成される。
【００４９】
次に、図４に示すように、ＰＥＰにより、メモリセルアレイ部を覆うレジストマスク２９を形成する。そして、このレジストマスク２９をマスクにして、ＲＩＥにより、絶縁層１８をエッチングする。その結果、周辺回路部又はロジック部では、絶縁層１８が除去され、絶縁層１５が露出する。この後、レジストマスク２９は、剥離される。
【００５０】
次に、図５に示すように、ＣＶＤにより、絶縁層１５，１８上に、例えば、厚さ約３００ｎｍの絶縁層１９を形成する。
【００５１】
ＰＥＰにより、絶縁層１９上にレジストマスク２７Ａを形成する。そして、このレジストマスク２７Ａをマスクにして、ＲＩＥにより、絶縁層１９をエッチングする。その結果、絶縁層１９には、配線溝２０が形成される。この時、メモリセルアレイ部では、絶縁層１８がエッチングストッパとしての機能を発揮するため、オーバーエッチングにより配線溝２０の底部にＭＴＪ素子ＭＴＪが露出することはない。
【００５２】
続けて、図６に示すように、レジストマスク２７Ａをマスクにして、ＲＩＥにより、配線溝２０の底部に露出した絶縁層１８をエッチングする。この時、絶縁層１８の厚さは、例えば、３０ｎｍ以下と非常に薄いため、絶縁層１８をエッチングするときのオーバーエッチング量は少なく、ＭＴＪ素子ＭＴＪが露出することはない。
【００５３】
この後、レジストマスク２７Ａは、剥離される。
【００５４】
次に、図７に示すように、ＰＥＰにより、絶縁層１５，１９上にレジストマスク２７Ｂを形成する。そして、このレジストマスク２７Ｂをマスクにして、ＲＩＥにより、絶縁層１５をエッチングする。その結果、絶縁層１５には、ビアホール１７が形成される。
【００５５】
この後、レジストマスク２７Ｂは、剥離される。
【００５６】
次に、図８に示すように、ＣＶＤにより、絶縁層１９上にヨーク層（例えば、パーマロイ）２４を形成し、かつ、周辺回路部又はロジック部におけるヨーク層２４を除去する。メモリセルアレイ部においては、ヨーク層２４は、配線溝２０の底面及び側面を覆うように形成される。
【００５７】
次に、図９に示すように、ＲＩＥにより、ヨーク層２４をエッチングする。その結果、ヨーク層２４は、メモリセルアレイ部における配線溝２０の側壁のみに残存する。
【００５８】
次に、図１０に示すように、ＣＶＤにより、周辺回路部又はロジック部においては、ビアホール１７及び配線溝２０の表面を覆うバリアメタル２１を形成する。
【００５９】
この後、ＣＶＤにより、ビアホール１７及び配線溝２０を完全に満たす導電層（例えば、Ｃｕ）２２，２５を形成する。そして、ＣＭＰにより、バリアメタル２１及び導電層２２，２５を研磨し、これらをビアホール１７内及び配線溝２０内のみに残存させる。これにより、信号線２２及び書き込みビット線２５が形成される。
【００６０】
最後に、図１１に示すように、ＣＶＤにより、絶縁層１９上にヨーク層２６を形成し、かつ、ＰＥＰ及びＲＩＥにより、このヨーク層２６をパターニングする。その結果、ヨーク層２６は、書き込みビット線２５上に形成される。
【００６１】
以上の工程により、図１のデバイスが完成する。
【００６２】
このような製造方法によれば、メモリセルアレイ部においては、配線溝２０を形成するときに、絶縁層１８がエッチングストッパとして機能するため、配線溝２０を形成するときのオーバーエッチングによりＭＴＪ素子ＭＴＪが露出するという事態が生じることはない。また、配線溝２０の底部に存在する絶縁層１８のエッチングに関しては、絶縁層１８は、十分に薄いため、このときのオーバーエッチング量は、非常に少なく、ビット不良を生じさせることはない。
【００６３】
３．  実施例  
図１２乃至図１４は、本発明の例に関わるデバイス構造を持つ磁気ランダムアクセスメモリの例を示している。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面、図１４は、図１２のＸＩＶ−ＸＩＶ線に沿う断面である。
【００６４】
本例は、本発明の例に関わるデバイス構造を、１トランジスタ−１ＭＴＪタイプのセルアレイ構造の磁気ランダムアクセスメモリに適用している。
【００６５】
Ｐ型シリコン基板の表面領域には、読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタが形成される。このトランジスタのゲートは、読み出しワード線ＲＷＬとなり、例えば、Ｘ方向に延びる。
【００６６】
読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタの２つのソース／ドレイン領域の一方は、読み出しビット線ＲＢＬに接続される。読み出しビット線ＲＢＬは、例えば、Ｙ方向に延び、読み出し回路（センスアンプを含む）に接続される。２つのソース／ドレイン領域の他方は、導電板２８に接続される。
【００６７】
導電板２８上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪの直下には、Ｘ方向に延びる書き込みワード線ＷＷＬが配置される。書き込みワード線ＷＷＬは、ＭＴＪ素子ＭＴＪから一定距離だけ離れている。書き込みワード線ＷＷＬには、書き込み時に、一方向に向かう書き込み電流が流れる。
【００６８】
ＭＴＪ素子ＭＴＪ上には、キャップ層（導電体）１６が配置される。ＭＴＪ素子ＭＴＪ及びキャップ層１６は、例えば、共に、四角形状、Ｘ方向に長い長方形を有している。ここで、Ｘ方向は、ＭＴＪ素子ＭＴＪの磁化容易軸(easy axis)に平行な方向であり、Ｙ方向は、ＭＴＪ素子ＭＴＪの磁化困難軸(hard axis)に平行な方向である。
【００６９】
キャップ層１６上には、Ｙ方向に延びる書き込みビット線ＷＢＬが配置される。書き込みビット線ＷＢＬは、キャップ層１６を経由して、ＭＴＪ素子ＭＴＪに電気的に接続される。書き込みビット線ＷＢＬの上面及び側面には、ヨーク層２４，２６が配置される。書き込みビット線ＷＢＬには、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流が流れる。
【００７０】
絶縁層１５，１９の間には、本発明の例に関わる絶縁層１８が配置される。この絶縁層１８は、書き込みビット線ＷＢＬの直下には、存在しない。
【００７１】
このように、本発明の例に関わるデバイス構造を、実際に、磁気ランダムアクセスメモリのセルアレイ構造に適用することにより、書き込み電流の低減に貢献できる。
【００７２】
４．  その他
本発明の例に関わる磁気ランダムアクセスメモリは、チップ内にメモリ機能のみが形成される単体メモリの他、チップ内にメモリ機能とロジック機能（演算、制御など）とが混載されるＬＳＩにも適用できる。
【００７３】
また、本発明の例は、ＭＴＪ素子の層構造や形状などに限定されないため、様々な種類の磁気ランダムアクセスメモリに適用できる。
【００７４】
例えば、本発明の例は、ボトムピン構造のＭＴＪ素子の他、トップピン構造のＭＴＪ素子を有する磁気ランダムアクセスメモリにも適用でき、さらに、十字型のＭＴＪ素子を有する磁気ランダムアクセスメモリにも適用できる。
【００７５】
さらに、上述の実施例では、１トランジスタ−１ＭＴＪタイプのセルアレイ構造について説明したが、本発明の例に関わる磁気ランダムアクセスメモリは、その他のタイプのセルアレイ構造、例えば、１トランジスタ−ｎ（ｎは複数）ＭＴＪタイプ、はしごタイプ、積み重ねタイプ、クロスポイントタイプなどのセルアレイ構造にも適用できる。
【００７６】
また、上述の実施例では、ＭＴＪ素子上に、導電層としてのキャップ層が配置される構造及び製造方法について説明したが、例えば、図３〜図１１のプロセス中、キャップ層をＡｌ２Ｏ３などの絶縁層とし、書き込みビット線としての導電層（例えば、Ｃｕ）を満たす直前に、このキャップ層を除去すれば、キャップ層が存在しない構造を提案することもできる。
【００７７】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明の例に関わるデバイス構造を示す断面図。
【図２】本発明の例に関わるデバイス構造を示す断面図。
【図３】本発明の例に関わる製造方法の一工程を示す断面図。
【図４】本発明の例に関わる製造方法の一工程を示す断面図。
【図５】本発明の例に関わる製造方法の一工程を示す断面図。
【図６】本発明の例に関わる製造方法の一工程を示す断面図。
【図７】本発明の例に関わる製造方法の一工程を示す断面図。
【図８】本発明の例に関わる製造方法の一工程を示す断面図。
【図９】本発明の例に関わる製造方法の一工程を示す断面図。
【図１０】本発明の例に関わる製造方法の一工程を示す断面図。
【図１１】本発明の例に関わる製造方法の一工程を示す断面図。
【図１２】本発明の例に関わるデバイス構造の実施例を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】図１２のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】従来のデバイス構造の例を示す断面図。
【図１６】従来のデバイス構造の例を示す断面図。
【図１７】従来のデバイス構造の問題点を示す断面図。
【図１８】従来のデバイス構造の問題点を示す断面図。
【符号の説明】
【００７９】
１１：  シリコン基板、  １２，１２Ａ，１３，１５，１９：  絶縁層、  １４Ａ：  書き込みワード線、  １４Ｂ，２２：  信号線、  １６：  キャップ層、  １７：  ビアホール、  １８：  絶縁層（エッチングストッパ）、  ２０：  配線溝、  ２１：  バリアメタル、  ２４，２６：  ヨーク層、  ２５，２５Ａ：  書き込みビット線、  ２７，２７Ａ，２７Ｂ，２９：  レジストマスク、  ＭＴＪ：  ＭＴＪ素子、  ＷＷＬ：  書き込みワード線、  ＷＢＬ：  書き込みビット線、  ＲＷＬ：  読み出しワード線、  ＲＢＬ：  読み出しビット線、  ＲＳＷ：  読み出し選択スイッチ。
【図１】
2005260082.tif 000003
【図２】
2005260082.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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