(57)【要約】【課題】  フリップフロップにおける出力信号の立ち上がりおよび立ち下がり特性の両方を向上させる。また上記フリップフロップにより構成されるシフトレジスタの信号遅延を抑制する。【解決手段】  ラッチ部２２は、インバータ２４とインバータ２５とから構成されゲーティング部２１から入力される信号をラッチするラッチ回路を有し、該ラッチ回路のインバータ２４と出力端子ＯＵＴとの間にリセット信号ＲのＨｉｇｈ／Ｌｏｗに応じてＯＮ／ＯＦＦが切り替わるアナログスイッチＡＳＷ２が配置されている。また、フリップフロップの動作電源におけるＬｏｗ電位ＶＳＳの入力と出力端子ＯＵＴとの間にリセット信号のＨｉｇｈ／Ｌｏｗに応じてＯＮ／ＯＦＦが切り替わるスイッチング素子Ｍｎ６が配置されている。【選択図】  図１
2005244956.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を、制御信号に応じて後段に供給するゲーティング部と、
上記ゲーティング部から供給された入力信号をラッチするラッチ回路を備えたラッチ部とを備えたフリップフロップにおいて、
上記ラッチ部は、
該ラッチ部に対してリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、
Ｈｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えていることを特徴とするフリップフロップ。
【請求項２】
入力信号をラッチするラッチ回路を備えたラッチ部を備えたフリップフロップにおいて、
上記ラッチ部は、
該ラッチ部に対してリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、
Ｈｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えていることを特徴とするフリップフロップ。
【請求項３】
外部から入力される入力信号を、該入力信号とは別途入力される制御信号に応じて後段のラッチ部に供給するゲーティング部と、
上記ゲーティング部から供給された入力信号をラッチするラッチ回路を備えたラッチ部とを備えたフリップフロップにおいて、
上記ラッチ部は、
該ラッチ部に対して外部から入力されるリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、
上記リセット信号によって上記ラッチ回路のラッチ状態が解除されたときに、該フリップフロップの動作電源として供給されているＨｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えていることを特徴とするフリップフロップ。
【請求項４】
上記ラッチ回路は、２つのインバータ回路をその入力側と出力側とを互いに接続して組み合わされた構成であり、
上記ラッチ解除手段は、その出力側がフリップフロップの出力端子と接続されているインバータ回路の出力側と該フリップフロップの出力端子との間に配置され、上記リセット信号によってＯＮ／ＯＦＦが切り替えられるスイッチであり、
上記出力制御手段は、該フリップフロップの動作電源として供給されるＨｉｇｈ電位またはＬｏｗ電位の入力端子と該フリップフロップの出力端子との間に配置され、上記リセット信号によってＯＮ／ＯＦＦが切り替えられるスイッチング素子であることを特徴とする請求項１ないし３の何れかに記載のフリップフロップ。
【請求項５】
上記スイッチは、ｐ型トランジスタとｎ型トランジスタとのソースおよびドレイン同士を接続したＣＭＯＳ型アナログスイッチであり、上記ｐ型トランジスタおよびｎ型トランジスタの両方におけるＯＮ／ＯＦＦが上記リセット信号によって直接切り替えられることを特徴とする請求項４に記載のフリップフロップ。
【請求項６】
上記スイッチは、ｐ型トランジスタとｎ型トランジスタとのソースおよびドレイン同士を接続したＣＭＯＳ型アナログスイッチであり、上記ｐ型トランジスタおよびｎ型トランジスタの一方におけるＯＮ／ＯＦＦが上記リセット信号によって直接切り替えられ、他方のトランジスタは一定のゲート電位が与えられてゲート−ソース間電位の変動によってＯＮ／ＯＦＦが切り替わることを特徴とする請求項４に記載のフリップフロップ。
【請求項７】
上記ラッチ回路は、２つのインバータ回路をその入力側と出力側とを互いに接続して組み合わされた構成であり、
その出力側がフリップフロップの出力端子と接続されているインバータ回路にクロックドインバータを用いることによって、上記ラッチ回路にラッチ解除手段を兼用させた構成となっていることを特徴とする請求項１ないし３の何れかに記載のフリップフロップ。
【請求項８】
上記ラッチ回路は、立ち下がり特性または立ち上がり特性の一方を優先した設計とされていることを特徴とする請求項１ないし３の何れかに記載のフリップフロップ。
【請求項９】
上記出力制御手段は、その立ち下がり特性または立ち上がり特性の一方を優先した設計とされていることを特徴とする請求項１ないし３の何れかに記載のフリップフロップ。
【請求項１０】
上記ラッチ回路では、その立ち下がり特性または立ち上がり特性の一方を優先した設計とされ、
上記出力制御手段では、その立ち下がり特性または立ち上がり特性のうち、ラッチ回路とは異なる側の特性を優先した設計とされていることを特徴とする請求項１ないし３の何れかに記載のフリップフロップ。
【請求項１１】
上記請求項１ないし１０の何れかに記載のフリップフロップを複数段接続してなることを特徴とするシフトレジスタ。
【請求項１２】
上記請求項１１に記載のシフトレジスタを走査信号線駆動回路およびデータ信号線駆動回路の何れか一方または両方に用いることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ、該フリップフロップを複数段接続してなるシフトレジスタ、及び該シフトレジスタを走査信号線駆動回路またはデータ信号線駆動回路に用いるアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型表示装置においては、マトリクス状に配置された各画素を駆動するために走査信号線駆動回路およびデータ信号線駆動回路が必要とされる。これらの走査信号線駆動回路およびデータ信号線駆動回路では、ゲート配線及びソース配線を所定の順序で駆動するためにシフトレジスタが使用されている。また、上記シフトレジスタは、フリップフロップを複数段接続することによって構成されている。
【０００３】
ここで、上記シフトレジスタを構成する従来のフリップフロップ構成について、以下に説明する。尚、以下に説明するのは、図１７に示すように、制御端子ＧＢ、入力端子ＣＫ、リセット端子ＲＢ、および出力端子ＯＵＴを有するセットリセットフリップフロップ（以下、ＲＳフリップフロップと称す）である。
【０００４】
上記ＲＳフリップフロップの一構成例を図１８を参照して説明する。
【０００５】
図１８に示すＲＳフリップフロップでは、ｐ型トランジスタＭｐ１、ｎ型トランジスタＭｎ１（以降、ｐ型トランジスタはＭｐ、ｎ型トランジスタはＭｎと称す）が電源ＶＤＤ（Ｈｉｇｈ電位）−ＶＳＳ（Ｌｏｗ電位）間に直列に接続され、インバータ回路１０１を構成している。上記インバータ回路１０１の入力側、すなわちＭｐ１およびＭｎ１のゲートには、制御端子ＧＢが接続されている。
【０００６】
また、電源ＶＤＤと入力端子ＣＫとの間には、Ｍｎ２およびＭｐ２の並列接続で構成されているＣＭＯＳ型のアナログスイッチＡＳＷとＭｐ３とが直列に接続されている、上記アナログスイッチは、Ｍｎ２のゲートがインバータ回路１０１の出力（すなわちＭｐ１のソースとＭｎ１のドレインとを接続する接続点）と接続されており、Ｍｐ２のゲートが制御端子ＧＢと接続されている。一方、Ｍｐ３のゲートにはリセット端子ＲＢが接続されている。
【０００７】
このＡＳＷのＭｎ２のゲートにＶＤＤが供給されると、Ｍｎ２のソース−ドレイン間が導通し、ＶＳＳが供給されるとソース−ドレイン間が非導通状態になる。一方、Ｍｐ２のゲートにＶＳＳが供給されるとＭｐ２のソース−ドレイン間が導通状態になり、ＶＤＤに接続されると非導通状態になる。このように、アナログスイッチＡＳＷはＭｎ２とＭｐ２の働きにより、入力信号ＣＫの入力制御が行える。
【０００８】
さらに、上記ＲＳフリップフロップは、電源ＶＤＤ−ＶＳＳ間に、Ｍｐ４とＭｎ４とで構成されているインバータ回路１０２、およびＭｐ５とＭｎ５とで構成されているインバータ回路１０３を備えている。インバータ回路１０２とインバータ回路１０３とは、その入力側と出力側とが互いに接続して組み合わされたラッチ回路を構成している（インバータ回路１０２の入力とインバータ回路１０３の出力とが接続され、かつインバータ回路１０２の出力とインバータ回路１０３の入力とが接続されている）。また、インバータ回路１０２におけるＭｎ４と電源ＶＳＳとの間にはＭｎ６が配置されており、Ｍｎ６のゲートにはリセット端子ＲＢが接続されている。
【０００９】
また、Ｍｐ３およびアナログスイッチＡＳＷの接続点と、インバータ回路１０２の出力（すなわちＭｐ４のソースとＭｎ４のドレインとを接続する接続点）が互いに接続されている（Ｍｐ３およびアナログスイッチＡＳＷの接続点、およびインバータ回路１０２の出力における電位をＮｏｄｅ  Ａの電位とする）。インバータ回路１０３の出力（すなわちＭｐ５のソースとＭｎ５のドレインとを接続する接続点）は、出力端子ＯＵＴに接続されている。
【００１０】
上記ＲＳフリップフロップは、インバータ回路１０１とＭｐ３とアナログスイッチＡＳＷとによってゲーティング部が形成されており、インバータ回路１０１とインバータ回路１０１とＭｎ６とによってラッチ部が形成されている。ゲーティング部は、外部から入力される入力信号を、該入力信号とは別途入力される制御信号に応じて後段のラッチ部に供給する機能部であり、ラッチ部は、上記ゲーティング部から供給された入力信号をラッチする機能部である。
【００１１】
次に、図１８に示す上記ＲＳフリップフロップの動作について、図１９を参照して説明する。
【００１２】
いま、図１９に示すタイミングチャートにあるように、制御信号ＧＢ、クロック信号ＣＫ、リセット信号ＲＢが、上記ＲＳフリップフロップの制御端子ＧＢ、入力端子ＣＫ、リセット端子ＲＢのそれぞれに入力されているとする。
【００１３】
先ず、時間ｔ１において制御信号ＧＢがＬｏｗ（ＶＳＳ）に立ち下がると、インバータ回路１０１の出力はＶＤＤとなり、アナログスイッチＡＳＷのＭｎ２のゲートにＶＤＤが供給される。一方、アナログスイッチＡＳＷのＭｐ２のゲートにはＶＳＳ（制御信号ＧＢ）が供給される。
【００１４】
これにより、アナログスイッチＡＳＷは導通し、ｎｏｄｅ  Ａには入力信号ＣＫが接続される。このとき、リセット信号ＲＢはＨｉｇｈ（ＶＤＤ）であり、Ｍｐ３は非導通であるため、ｎｏｄｅ  Ａは入力信号ＣＫと同電位となっている。
【００１５】
また、Ｍｎ６のゲートにもＨｉｇｈ（ＶＤＤ）であるリセット信号ＲＢが供給されているため、Ｍｎ６は導通状態にあり、Ｍｎ４とＭｐ４とはインバータ回路１０２として動作可能になっている。一方、ｎｏｄｅ  Ａの電位は、インバータ１０３の入力となっているため、このときのインバータ１０３の出力、すなわち、ＲＳフリップフロップの出力信号ＯＵＴは、Ｌｏｗ（ＶＳＳ）となっている。インバータ回路１０２の入力とインバータ回路１０３の出力との接続点における電位をＮｏｄｅ  Ｂの電位とすると、Ｎｏｄｅ  Ｂの電位もＬｏｗである。このとき、上記出力信号ＯＵＴの電位は、インバータ回路１０２とインバータ回路１０３によってラッチされた状態にある。
【００１６】
次に、時間ｔ２においては、クロック信号ＣＫがＬｏｗ（ＶＳＳ）に変化するため、これに伴ってｎｏｄｅ  Ａの電位もＬｏｗ（ＶＳＳ）に変化する。さらに、ｎｏｄｅ  Ｂの電位および出力信号ＯＵＴは、Ｈｉｇｈ（ＶＤＤ）に変化する。
【００１７】
次に、時間ｔ３において制御信号ＧＢがＨｉｇｈ（ＶＤＤ）に変化すると、アナログスイッチＡＳＷが非導通状態になり、ｎｏｄｅ  Ａはクロック信号ＣＫから切り離される。しかしながら、リセット信号ＲＢは以前Ｈｉｇｈ（ＶＤＤ）であるため、Ｍｎ６は導通状態にあり、インバータ回路１０２とインバータ回路１０３とによってラッチ回路が動作している。このため、ｎｏｄｅ  Ａの電位はＬｏｗ（ＶＳＳ）のままに、Ｎｏｄｅ  Ｂの電位および出力信号ＯＵＴはＨｉｇｈ（ＶＤＤ）のままに保持されている。
【００１８】
次に、時間ｔ４では、リセット信号ＲＢがＬｏｗ（ＶＳＳ）となり、Ｍｐ３は導通、Ｍｎ６は非導通となる。よって、Ｍｎ４とＭｐ４はインバータ回路１０２として動作しなくなり、上記ラッチ状態が解除される。一方、ｎｏｄｅ  Ａの電位はＭｐ３が導通することによってＨｉｇｈ（ＶＤＤ）となり、この電位はＭｎ５とＭｐ５とで構成されるインバータ回路１０３のそれぞれのゲートに供給されるため、ｎｏｄｅ  Ｂの電位および出力信号ＯＵＴはＬｏｗ（ＶＳＳ）となる。
【００１９】
最後に、時間ｔ５以降は、制御信号ＧＢがＨｉｇｈ（ＶＤＤ）であるため、信号ＣＫはｎｏｄｅ  Ａには作用できない。また、リセット信号ＲＢがＨｉｇｈ（ＶＤＤ）となるため、Ｍｐ３は非導通状態になり、Ｍｎ６は導通状態になるため、インバータ回路１０２は動作が可能となり、ｎｏｄｅ  Ｂの電位および出力信号ＯＵＴは、インバータ回路１０２とインバータ回路１０３とによってラッチされ、Ｌｏｗ（ＶＳＳ）の状態で保持される。
【００２０】
また、ＲＳフリップフロップの他の構成例を図２０を参照して説明する。
【００２１】
図２０に示すＲＳフリップフロップは、制御信号ＧＢ、クロック信号ＣＫ及びその反転信号ＣＫＢ、リセット信号ＲＢを入力とし、クロック信号ＣＫおよび反転クロック信号ＣＫＢが本回路の電源である電源ＶＤＤよりも振幅が小さい場合の構成例である。
【００２２】
図２０に示すＲＳフリップフロップは、図１８に示すＲＳフリップフロップと同様に、ゲーティング部とラッチ部とから構成されている。また、ラッチ部については図１８に示すＲＳフリップフロップと同一の構成となっており、ゲーティング部のみ異なる構成である。
【００２３】
図２０に示すＲＳフリップフロップのゲーティング部では、Ｍｐ１１，Ｍｎ１１が電源ＶＤＤと入力端子ＣＫＢとの間に直列に接続されており、Ｍｐ１２、Ｍｎ１２が電源ＶＤＤと入力端子ＣＫとの間に直列に接続されている。また、Ｍｐ１１のソースとＭｎ１１のドレインとの間の接続点と電源ＶＳＳとの間にＭｎ１３が配置されている。
【００２４】
Ｍｐ１１およびＭｎ１３のゲートは、制御端子ＧＢに接続されている。Ｍｎ１１およびＭｎ１２のゲートは、Ｍｐ１１のソースとＭｎ１１のドレインとの間の接続点に接続されている。Ｍｐ１２のゲートは、リセット端子ＲＢに接続されている。さらに、Ｍｐ１２のソースとＭｎ１２のドレインとの間の接続点がＮｏｄｅ  Ａと繋がっており、Ｍｐ１１のソースとＭｎ１１のドレインとの間の接続点がＮｏｄｅ  Ｃとなっている。
【００２５】
図２０に示す構成のＲＳフリップフロップにおいて、一例として、クロック信号ＣＫおよび反転クロック信号ＣＫＢの振幅が３．３Ｖ、回路の電圧ＶＤＤが８Ｖ、ＶＳＳが０Ｖとする。例えば、ＧＢ端子がＬｏｗになっていて、本回路のｎ型トランジスタの閾値電圧が３．５Ｖであった場合、信号ＣＫＢがＬｏｗ（ＶＳＳ＝０Ｖ）、信号ＣＫが３．３Ｖで入力されると、Ｍｐ１１は導通状態であり、かつ、Ｍｎ１１はダイオードのような働きを呈するため、ｎｏｄｅ  Ｃの電位はＭｎ１１の閾値電圧に近い３．５Ｖ付近の電位を保っている。
【００２６】
このとき、Ｍｎ１２のソースにはクロック信号ＣＫが接続されており、Ｍｎ１２のゲートにはｎｏｄｅ  Ｃが接続されているので、Ｍｎ１２のゲート−ソース間電位は０．２Ｖ程度であり、Ｍｎ１２の閾値電圧がＭｎ１１同様に３．５Ｖ程度だとすると、Ｍｎ１２は非導通状態にある。
【００２７】
一方、反転クロック信号ＣＫＢが３．３Ｖに、クロック信号ＣＫが０Ｖになった場合、ｎｏｄｅ  Ｃには、Ｍｎ１１の閾値電圧３．５Ｖ＋３．３Ｖ＝６．８Ｖ程度の電位が発生する。このとき、クロック信号ＣＫが０Ｖであるため、先述したようにＭｎ１２の閾値電圧が３．５Ｖであっても、Ｍｎ１２のソースゲート間の電圧は、約６．８Ｖあるので、Ｍｎ１２は導通状態に入り、ｎｏｄｅ  Ａが０Ｖになる。
【００２８】
次に、図２０に示す上記ＲＳフリップフロップの動作について、図２１を参照して説明する。
【００２９】
いま、図２１に示すタイミングチャートにあるように、制御信号ＧＢ、クロック信号ＣＫ、反転クロック信号ＣＫＢ、リセット信号ＲＢが、上記ＲＳフリップフロップの制御端子ＧＢ、入力端子ＣＫおよびＣＫＢ、リセット端子ＲＢのそれぞれに入力されているとする。
【００３０】
先ず、時間ｔ１において制御信号ＧＢがＬｏｗ（ＶＳＳ）になることによって、Ｍｐ１１が導通するとともに、Ｍｎ１３が非導通になる。このとき、先述したように、反転クロック信号ＣＫＢが０Ｖであって、クロック信号ＣＫが３．３Ｖであり、Ｍｎ１１の閾値電圧が３．５Ｖの場合、Ｍｎ１２のゲート電位（すなわち、Ｎｏｄｅ  Ｃの電位）が約３．５Ｖでソース電位が３．３Ｖであるので、Ｍｎ１２は非導通状態である。このとき、リセット信号ＲＢはＨｉｇｈ（ＶＤＤ＝８Ｖ）であるため、Ｍｐ１２は非導通状態で、Ｍｎ６は導通状態にあり、Ｍｐ４とＭｎ４とがインバータ回路１０２として作用する。また、インバータ回路１０２は、Ｍｐ１５とＭｎ１５とによって構成されるインバータ回路１０３とラッチ回路を構成しているので、Ｎｏｄｅ  Ａは状態を変えずにＬｏｗを保ち続ける。
【００３１】
次に、時間ｔ２において、反転クロック信号ＣＫＢが３．３Ｖ、クロック信号ＣＫが０Ｖになると、ｎｏｄｅ  ＣはＭｎ１１の閾値電圧３．５Ｖに３．３Ｖを加えた約６．８Ｖになり、この電位はＭｎ１２のゲートに印加される。このとき、Ｍｎ１２のソースは０Ｖであるので、Ｍｎ１２は導通し、ｎｏｄｅ  ＡをＬｏｗにする。このとき、リセット信号ＲＢは未だＨｉｇｈ（ＶＤＤ＝８Ｖ）であるので、Ｍｐ１２は非導通状態で、Ｍｎ６は導通であり、Ｍｐ４とＭｎ４とはインバータ回路１０２として機能している。そして、Ｎｏｄｅ  ＡがＬｏｗになると、インバータ回路１０２とインバータ回路１０３とからなるラッチ回路が状態を変え、出力信号ＯＵＴがＨｉｇｈ（ＶＤＤ＝８Ｖ）と転じる。
【００３２】
次に、時間ｔ３になると、制御信号ＧＢがＨｉｇｈ（ＶＤＤ＝８Ｖ）となり、Ｍｐ１１を非導通にし、Ｍｎ１３を導通するため、Ｍｎ１１とＭｎ１２のゲートにはＬｏｗ（ＶＳＳ＝０Ｖ）が印加され、クロック信号ＣＫ、反転クロック信号ＣＫＢが切り離される。よって、制御信号ＧＢがＨｉｇｈ（ＶＤＤ＝８Ｖ）である場合、クロック信号ＣＫ、反転クロック信号ＣＫＢがいかなる状態を持とうと、本回路には影響しなくなる。このとき、ｎｏｄｅ  Ａは、Ｍｎ１２の非導通によりクロック信号ＣＫから切り離されるが、インバータ回路１０２およびインバータ回路１０３により構成されるラッチ回路によってＬｏｗに保持され、結果として出力信号ＯＵＴはＨｉｇｈ（ＶＤＤ＝８Ｖ）のまま保持される。
【００３３】
次に、時間ｔ４になると、リセット信号ＲＢがＬｏｗ（ＶＳＳ＝０Ｖ）になり、Ｍｐ１２が導通状態になる。同時に、Ｍｎ６のゲートにもリセット信号ＲＢが供給されるので、Ｍｎ６は非導通状態になり、Ｍｎ４とＭｐ４とで構成される回路はインバータ回路１０２としては機能しなくなる。よって、ｎｏｄｅ  ＡがＨｉｇｈ（ＶＤＤ＝８Ｖ）になるので、インバータ回路１０３を介して出力信号ＯＵＴはＬｏｗに転じる。
【００３４】
最後に、時間ｔ５になると、リセット信号ＲＢがＨｉｇｈとなり、Ｍｐ１２は非導通状態に、Ｍｎ６は導通状態になる。このとき、Ｍｎ４とＭｐ４とで構成される回路は再びインバータ回路１０２としての機能するため、インバータ回路１０２とインバータ１０３とが、再びラッチ回路として機能する。これにより、ｎｏｄｅ  ＡをＨｉｇｈの状態に保持し、結果として出力信号ＯＵＴをＬｏｗのまま保持する。
【００３５】
上述した構成のＲＳフリップフロップを用いたシフトレジスタの構成例を図２２に示す。尚、図２２は、図１８に示すＲＳフリップフロップを用いたシフトレジスタの構成例である。
【００３６】
上記シフトレジスタは、複数のＲＳフリップフロップＦＦ１，ＦＦ２，…がシリアルに接続されており、ＦＦａ（ａ＝２ｎ−１，ｎ＝１，２，…）の入力端子ＣＫにはクロック信号ＣＫが、ＦＦａ（ａ＝２ｎ，ｎ＝１，２，…）の入力端子ＣＫには反転クロック信号ＣＫＢが接続されている。
【００３７】
最初の段のＲＳフリップフロップＦＦ１のＧＢ端子には、スタートパルス信号ＳＰＢが入力されており、各段のＲＳフリップフロップＦＦａの出力ＯＵＴは、Ｑ１，Ｑ２，Ｑ３，…と、シフトレジスタの出力として出力される。また、各段のＲＳフリップフロップＦＦ１，…における出力Ｑ１，…のそれぞれは、インバータを介してＧＢ２，…として、次段のＲＳフリップフロップＦＦのＧＢ端子に接続されている。
【００３８】
また、２段目以降のＲＳフリップフロップＦＦ２，ＦＦ３，…においては、その出力Ｑ２，Ｑ３，…の反転信号が、次段のＧＢ端子に入力されると共に、前段のＲＳフリップフロップのＲＢ端子にも接続されリセット信号として用いられている。例えば、２段目のＲＳフリップフロップＦＦ２の出力Ｑ２の反転信号である信号ＧＢ３は、３段目のＲＳフリップフロップＦＦ３のＧＢ端子と１段目のＲＳフリップフロップＦＦ１のＲＢ端子とに接続されている。
【００３９】
次に、上記シフトレジスタの動作について、図２３のタイミングチャートを用いて説明する。
【００４０】
先ず、時間ｔ１においてスタートパルス信号ＳＰＢがＦＦ１のＧＢ端子に入力された後、時間ｔ２においてクロック信号ＣＫがＬｏｗに変わるとＦＦ１のＯＵＴ信号、すなわち信号Ｑ１がＨｉｇｈに転じる。また、この信号Ｑ１は、インバータを介してＦＦ２のＧＢ端子に信号ＧＢ２として入力されるため、ＦＦ２のＧＢ端子にはＬｏｗの信号が入力されることとなる。
【００４１】
続いて、ＦＦ２のＧＢ端子にＬｏｗの信号ＧＢ２が入力されている状態で、時間ｔ３において反転クロック信号ＣＫＢがＬｏｗに変わるとＦＦ２のＯＵＴ信号、すなわち信号Ｑ２がＨｉｇｈに転じる。また、信号Ｑ２の反転信号である信号ＧＢ３がＬｏｗに転じる。この信号ＧＢ３は、ＦＦ３のＧＢ端子に入力されると共に、ＦＦ１のＲＢ端子にも入力され、ＦＦ１はリセットされてＱ１がＬｏｗへ転じる。
【００４２】
このように、シリアルに接続されたセットリセットフリップフロップは信号ＣＫ、信号ＣＫＢに同期して、シフトレジスタとして機能する。本シフトレジスタは前述の信号ＣＫ、信号ＣＫＢが回路の電源電圧ＶＤＤよりも低い振幅を持った場合でも同様に動作する。
【００４３】
尚、特許文献１においては、Ｄ型フリップフロップとゲーティング回路とを含む複数の段を含むスタティッククロックパルス発生器が開示されている。
【特許文献１】特開２００１−３５６７２８（公開日平成１３年１２月２６日）
【発明の開示】
【発明が解決しようとする課題】
【００４４】
上述のようなシフトレジスタをアクティブマトリクス装置の走査信号線駆動回路またはデータ信号線駆動回路に用いる場合、該シフトレジスタは、走査信号線駆動回路では各走査配線に供給される走査信号を所定のタイミングで順次生成するために用いられ、データ信号線駆動回路ではデータ供給線から供給されるデータ信号を各ソース配線に所定のタイミングで取り込むためのサンプリング信号を生成するために用いられる。
【００４５】
上記図１９，図２１，図２３に示したタイミングチャートでは、信号遅延を考慮しないものとなっており、各段のフリップフロップにおいては、制御信号ＣＫの立ち下がりに伴ってほぼ同時に出力信号ＯＵＴ（または出力Ｑ）が立ち上がっており、リセット信号ＲＢの立ち下がりに伴ってほぼ同時に出力信号ＯＵＴ（または出力Ｑ）が立ち下がっている。しかしながら、実際のフリップフロップでは、制御信号ＣＫの立ち下がりやリセット信号ＲＢの立ち下がりに伴って、遅延無く出力信号ＯＵＴの立ち上がりや立ち下がりが生じるものではない。
【００４６】
ここで例えば、上記従来のシフトレジスタをデータ信号線駆動回路に用いた場合、シフトレジスタの出力における信号遅延によって以下のような問題が生じる。つまり、上記データ信号線駆動回路においては、シフトレジスタが生成するサンプリング信号は、データ供給線にて供給されるデータ信号とタイミングを合わせて生成される必要がある。しかしながら、上記サンプリング信号において遅延が生じ、サンプリング信号とデータ供給線にて供給されるデータ信号との間にタイミングのずれが生じると、各ソース配線に対して所望のデータが取り込まれないといった不具合を生じる可能性がある。
【００４７】
また、上記従来のシフトレジスタを走査信号線駆動回路に用いた場合でも、シフトレジスタが生成する走査信号は、各ソース配線に対して供給されるデータ信号とタイミングを合わせる必要があるため、走査信号線駆動回路においてもシフトレジスタにおける信号遅延は問題となり得る。
【００４８】
ここで、上記問題を解決するために、シフトレジスタにおいて生じる信号遅延を見越して、各種入力信号のタイミングを調整する手法をとることは可能である。しかしながら、この解決手法においては、そのようなタイミングを調整する手段を必要として回路規模が大きくなるといった問題がある。また、入力信号のタイミングを調整する余地を得るためには、マスタークロックの周波数をより高周波にする必要があり、このことは回路の消費電力の増加を招来するといった問題もある。
【００４９】
一方、上記信号遅延を軽減するためには、シフトレジスタの立ち上がり特性および立ち下がり特性を向上させればよいが、その場合には以下のような問題がある。
【００５０】
例えば今、出力信号Ｑ２を得る場合について考えると、この出力信号Ｑ２の立ち下がりを遅延無く速やかに得るためには、ＦＦ２のリセット端子にリセット信号（すなわち信号ＧＢ４）が速やかに入力される必要があると共に、ＦＦ２自身の立ち下がり特性をも向上させる必要がある。
【００５１】
ここで、信号ＧＢ４の元となる出力信号Ｑ３を出力するＦＦ３（ＦＦ３は図１８の構成であっても、図２０の構成であってもよい）内の動作で考えてみると、出力信号Ｑ３の出力を速やかに行うには（出力信号Ｑ３の立ち上がり特性を向上させるには）、Ｍｐ４の能力を高めればよく、設計上はＭｐ４よりＭｎ４のＷサイズ（チャネル幅）を小さくし、Ｍｐ４の方の電流を流す能力を高め、出力Ｑの信号の立ち上がりを早くすればよい。
【００５２】
一方、ＦＦ２の出力信号Ｑ２は、反転されて信号ＧＢ３となり前段のＦＦ１のリセット信号となるため、出力信号Ｑ１の立ち下がりを遅延無く速やかに得るといった観点からは、上記説明と同様の理由により、ＦＦ２における出力信号Ｑ２の立ち上がり特性を向上させることが必要となる（設計上は、Ｍｎ４よりＭｐ４のＷサイズ（チャネル幅）を小さくし、Ｍｎ４の方の電流を流す能力を高める）。しかしながら、このことは、出力信号Ｑ２の立ち下がりを遅延無く速やかに得るといった観点から、ＦＦ２自身の立ち下がり特性を向上させるといった設計思想に反することになる。
【００５３】
以上のように従来のＲＳフリップフロップを用いたシフトレジスタの場合、前段へのリセットを重視するがために自身の出力信号ＯＵＴの立ち上がり特性を向上させると、今度は、自身が後段からリセット信号を受けて立ち下がろうとした場合、出力段の立下り特性が悪くなるといった問題を有している。
【００５４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、立ち上がり特性および立ち下がり特性の両方を向上させることのできるフリップフロップを提案し、該フリップフロップを複数段接続してなるシフトレジスタ、及び該シフトレジスタを走査信号線駆動回路またはデータ信号線駆動回路に用いるアクティブマトリクス型表示装置において信号遅延を軽減することにある。
【課題を解決するための手段】
【００５５】
本発明に係るフリップフロップは、上記課題を解決するために、入力信号を、制御信号に応じて後段に供給するゲーティング部と、上記ゲーティング部から供給された入力信号をラッチするラッチ回路を備えたラッチ部とを備えたフリップフロップにおいて、上記ラッチ部は、該ラッチ部に対してリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、Ｈｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えていることを特徴としている。
【００５６】
あるいは、本発明に係るフリップフロップは、上記課題を解決するために、入力信号をラッチするラッチ回路を備えたラッチ部を備えたフリップフロップにおいて、上記ラッチ部は、該ラッチ部に対してリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、上記リセット信号によって上記ラッチ回路のラッチ状態が解除されたときに、Ｈｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えている
あるいは、本発明に係るフリップフロップは、上記課題を解決するために、外部から入力される入力信号を、該入力信号とは別途入力される制御信号に応じて後段のラッチ部に供給するゲーティング部と、上記ゲーティング部から供給された入力信号をラッチするラッチ回路を備えたラッチ部とを備えたフリップフロップにおいて、上記ラッチ部は、該ラッチ部に対して外部から入力されるリセット信号によって上記ラッチ回路のラッチ状態を解除するラッチ解除手段と、該フリップフロップの動作電源として供給されているＨｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力する出力制御手段とを備えていることを特徴としている。
【００５７】
上記の構成によれば、フリップフロップの出力における立ち上がりおよび立ち下がりの一方は、上記ラッチ回路にてラッチされる信号（すなわち、ゲーティング部から供給された入力信号）の変化に伴って生じるものとし、他方はフリップフロップの動作電源として供給されているＨｉｇｈ電位またはＬｏｗ電位の何れかを外部に出力することによって生じるものとすることができる。
【００５８】
例えば、上記ラッチ回路がラッチしている入力信号が立ち下がった時に、これに伴ってフリップフロップの出力信号が立ち下がり、リセット信号によって上記ラッチ回路のラッチ状態が解除されると同時に、上記出力制御手段によって該フリップフロップの動作電源として供給されているＨｉｇｈ電位が出力信号として外部に出力するような場合を考える。
【００５９】
このような場合、出力信号の立ち下がりを急峻なものとするには、上記ラッチ回路を立ち下がり特性を優先した設計とすればよく、出力信号の立ち上がりを急峻なものとするには、上記出力制御手段の駆動能力を高めればよい。
【００６０】
すなわち、上記構成のフリップフロップでは、出力信号の立ち下がり特性と立ち上がり特性とがラッチ回路と出力制御手段とに分かれて依存し、完全に独立に調整可能なため、立ち上がり特性および立ち下がり特性の両方を向上させたフリップフロップを得ることができる。
【００６１】
また、本発明に係るフリップフロップでは、上記ラッチ回路は、２つのインバータ回路をその入力側と出力側とを互いに接続して組み合わされた構成であり、上記ラッチ解除手段は、その出力側がフリップフロップの出力端子と接続されているインバータ回路の出力側と該フリップフロップの出力端子との間に配置され、上記リセット信号によってＯＮ／ＯＦＦが切り替えられるアナログスイッチであり、上記出力制御手段は、該フリップフロップの動作電源として供給されるＨｉｇｈ電位またはＬｏｗ電位の入力端子と該フリップフロップの出力端子との間に配置され、上記リセット信号によってＯＮ／ＯＦＦが切り替えられるスイッチング素子であることを特徴としている。
【００６２】
上記の構成によれば、上記ラッチ回路を構成する２つのインバータ回路のうち、その出力がフリップフロップの出力端子と接続されている側のインバータ回路によって出力信号の立ち下がり特性および立ち上がり特性の一方を向上させることができ、上記スイッチング素子によって他方の特性を向上させることができる。
【００６３】
また、本発明に係るフリップフロップでは、上記アナログスイッチは、p型トランジスタとｎ型トランジスタとのソースおよびドレイン同士を接続したＣＭＯＳ型アナログスイッチであり、上記p型トランジスタおよびｎ型トランジスタの両方におけるＯＮ／ＯＦＦが上記リセット信号によって直接切り替えられることを特徴としている。
【００６４】
上記の構成によれば、上記アナログスイッチを構成するp型トランジスタおよびｎ型トランジスタの両方の動作が、上記リセット信号によって直接切り替えられるため、該アナログスイッチの動作を確実なものとすることができる。
【００６５】
また、本発明に係るフリップフロップでは、上記アナログスイッチは、p型トランジスタとｎ型トランジスタとのソースおよびドレイン同士を接続したＣＭＯＳ型アナログスイッチであり、上記p型トランジスタおよびｎ型トランジスタの一方におけるＯＮ／ＯＦＦが上記リセット信号によって直接切り替えられ、他方のトランジスタは一定のゲート電位が与えられてゲート−ソース間電位の変動によってＯＮ／ＯＦＦが切り替わることを特徴としている。
【００６６】
上記の構成によれば、上記アナログスイッチを構成するp型トランジスタおよびｎ型トランジスタの一方の動作のみが上記リセット信号によって直接切り替えられるため、両方のトランジスタの動作をリセット信号によって直接切り替える構成に比べて、インバータ素子が削減できる。
【００６７】
また、本発明に係るフリップフロップでは、上記ラッチ回路は、２つのインバータ回路をその入力側と出力側とを互いに接続して組み合わされた構成であり、その出力側がフリップフロップの出力端子と接続されているインバータ回路にクロックドインバータを用いることによって、上記ラッチ回路にラッチ解除手段を兼用させた構成となっていることを特徴としている。
【００６８】
上記の構成によれば、上記ラッチ回路を構成する２つのインバータ回路のうち、一方のインバータ回路をクロックドインバータとすることで、上記ラッチ回路にラッチ解除手段を兼用させた構成とすることができ、回路面積の削減を図ることができる。
【００６９】
また、本発明に係るフリップフロップでは、上記ラッチ回路は、立ち下がり特性または立ち上がり特性の一方を優先した設計とされていることを特徴としている。
【００７０】
また、本発明に係るフリップフロップでは、その立ち下がり特性または立ち上がり特性の一方を優先した設計とされていることを特徴としている。
【００７１】
また、本発明に係るフリップフロップでは、上記ラッチ回路では、その立ち下がり特性または立ち上がり特性の一方を優先した設計とされ、上記出力制御手段では、その立ち下がり特性または立ち上がり特性のうち、ラッチ回路とは異なる側の特性を優先した設計とされていることを特徴としている。
【００７２】
本発明に係るシフトレジスタは、上記課題を解決するために、上記記載の何れかのフリップフロップを複数段接続してなることを特徴としている。
【００７３】
上記の構成によれば、上記シフトレジスタに使用されるフリップフロップにおいて、立ち上がり特性および立ち下がり特性の両方を向上させることができ、該シフトレジスタにおいては信号遅延を軽減することができる。
【００７４】
本発明に係るアクティブマトリクス型表示装置は、上記課題を解決するために、上記記載のシフトレジスタを走査信号線駆動回路およびデータ信号線駆動回路の何れか一方または両方に用いることを特徴としている。
【００７５】
上記の構成によれば、上記シフトレジスタをデータ信号線駆動回路に用いた場合、シフトレジスタが生成するサンプリング信号において遅延が軽減でき、サンプリング信号とデータ供給線にて供給されるデータ信号との間にタイミングのずれが生じないため、各ソース配線に対して所望のデータが安定して取り込むことができる。また、上記シフトレジスタを走査信号線駆動回路に用いた場合、シフトレジスタが生成する走査信号を、各ソース配線に対して供給されるデータ信号とタイミングを合わせやすくなり、安定した動作を行える。
【発明の効果】
【００７６】
本発明のフリップフロップは、出力信号の立ち下がり特性と立ち上がり特性とがラッチ回路と出力制御手段とに分かれて依存し、完全に独立に調整可能なため、立ち上がり特性および立ち下がり特性の両方を向上させたフリップフロップを得ることができるといった効果を奏する。
【００７７】
また、本発明のシフトレジスタは、使用するフリップフロップにおいて、立ち上がり特性および立ち下がり特性の両方を向上させることができ、該シフトレジスタにおいては信号遅延を軽減することができるといった効果を奏する。
【００７８】
また、本発明のアクティブマトリクス型表示装置は、データ信号線駆動回路において生成されるサンプリング信号、または走査信号線駆動回路において生成される走査信号を遅延なく生成することができ、簡易な構成で安定した動作のアクティブマトリクス型表示装置を提供することができる。
【発明を実施するための最良の形態】
【００７９】
本発明の一実施形態について図１ないし図１６に基づいて説明すると以下の通りである。
【００８０】
先ず、本発明に係る画像表示装置の構成例を図２に示す。図２に示す画像表示装置１１は、表示部１２、走査信号線駆動回路１３、データ信号線駆動回路１４、および制御回路１５を備えている。
【００８１】
表示部１２は、互いに平行するｎ本の走査信号線ＧＬ…（ＧＬ１、ＧＬ２、…ＧＬｎ）および互いに平行するｎ本のデータ信号線ＳＬ…（ＳＬ１、ＳＬ２、…ＳＬｎ）と、マトリクス状に配置された画素（図中、ＰＩＸ）１６…とを有している。画素１６は、隣接する２本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲された領域に形成される。なお、説明の便宜上、走査信号線ＧＬおよびデータ信号線ＳＬの数は同じくｎ本としたが、両線の数が異なっていてもよいことは勿論である。
【００８２】
走査信号線駆動回路１３は、シフトレジスタ１７を備えており、該シフトレジスタ１７は、制御回路１５から入力される二種類のクロック信号ＧＣＫ１・ＧＣＫ２、およびスタートパルスＧＳＰに基づいて各行の画素１６に接続された走査信号線ＧＬ１、ＧＬ２、…に与える走査信号を順次発生するようになっている。なお、シフトレジスタ１７の回路構成については後述する。
【００８３】
データ信号線駆動回路１４は、シフトレジスタ１およびサンプリング部１８を備えている。制御回路１５からシフトレジスタ１へは、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される一方、制御回路１５からサンプリング部１８へは、映像信号ＤＡＴが入力される。データ信号線駆動回路１４は、シフトレジスタ１の各段から出力される信号Ｓ１〜Ｓｎに基づいて、サンプリング部１８にて映像信号ＤＡＴをサンプリングし、得られた映像データを各列の画素１６に接続されたデータ信号線ＳＬ１、ＳＬ２、…に出力するようになっている。
【００８４】
制御回路１５は、走査信号線駆動回路１３およびデータ信号線駆動回路１４の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ・ＳＣＫＢ、スタート信号ＧＳＰ・ＳＳＰ、および映像信号ＤＡＴ等が用意されている。
【００８５】
なお、本画像表示装置１１の走査信号線駆動回路１３、データ信号線駆動回路１４、および表示部１２の各画素１６では、それぞれスイッチ素子が設けられている。
【００８６】
本画像表示装置１１がアクティブマトリクス型液晶表示装置である場合、上記の画素１６は、図３に示すように、電界効果トランジスタからなる画素トランジスタＳＷと、液晶容量ＣＬを含む画素容量ＣＰ（必要に応じて補助容量ＣＳが付加される）とによって構成される。このような画素１６において、画素トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと画素容量ＣＰの一方の電極とが接続され、画素トランジスタＳＷのゲートが走査信号線ＧＬに接続され、画素容量ＣＰの他方の電極が全画素に共通の共通電極線（図示せず）に接続されている。
【００８７】
ここで、ｉ本目のデータ信号線ＳＬｉとｊ本目の走査信号線ＧＬｊとに接続された画素１６をＰＩＸ（ｉ，ｊ）と表すと（ｉ，ｊは、１≦ｉ，ｊ≦ｎの範囲の任意の整数）、当該ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、画素トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された映像データとしての電圧が画素容量ＣP へ印加される。このように画素容量ＣＰにおける液晶容量ＣＬに電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた信号電圧を印加すれば、当該ＰＩＸ（ｉ，ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００８８】
画像表示装置１１では、走査信号線駆動回路１３が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素１６への映像データが、データ信号線駆動回路１４によってそれぞれのデータ信号線ＳＬへ出力される。これによって、当該走査信号線ＧＬに接続された画素１６へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１３が走査信号線ＧＬを順次選択し、データ信号線駆動回路１４がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１２の全画素１６にそれぞれの映像データが書き込まれることになり、表示部１２に映像信号ＤＡＴに応じた画像が表示される。
【００８９】
ここで、上記制御回路１５からデータ信号線駆動回路１４までの間、各画素１６への映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１４は、タイミング信号となる、所定の周期でデューティ比が５０％以下（本実施形態では、Ｌｏｗ期間がＨｉｇｈ期間より短い）のクロック信号ＳＣＫと、該クロック信号ＳＣＫと位相が１８０°異なるクロック信号ＳＣＫＢと、スタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。
【００９０】
具体的には、データ信号線駆動回路１４のシフトレジスタ１は、クロック信号ＳＣＫ・ＳＣＫＢに同期して、スタートパルスＳＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる出力信号Ｓ１〜Ｓｎを生成する。また、データ信号線駆動回路１４のサンプリング部１８は、各出力信号Ｓ１〜Ｓｎのタイミングで、映像信号ＤＡＴから映像データを抽出する。
【００９１】
一方、走査信号線駆動回路１３のシフトレジスタ１７は、クロック信号ＧＣＫ１・ＧＣＫ２に同期して、スタートパルスＧＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｎへ出力する。
【００９２】
上記データ信号線駆動回路１４のシフトレジスタ１、および走査信号線駆動回路１３のシフトレジスタ１７の大略的な構成は、何れも図２２に示す構成と同様のものとすることができる。但し、本実施の形態に係るシフトレジスタ１または１７においては、用いられるＲＳフリップフロップの構成が従来と異なるものであるため、本発明に係るフリップフロップの具体例を、以下の実施の形態１ないし５において詳細に説明する。
【００９３】
〔実施の形態１〕
本実施の形態１に係るＲＳフリップフロップの構成例を図１を参照して説明する。
【００９４】
図１に示すＲＳフリップフロップは、大別して、ゲーティング部２１とラッチ部２２とで構成されている。
【００９５】
ゲーティング部２１は、ｐ型トランジスタＭｐ１、ｎ型トランジスタＭｎ１（以降、ｐ型トランジスタはＭｐ、ｎ型トランジスタはＭｎと称す）が電源ＶＤＤ（Ｈｉｇｈ電位）−ＶＳＳ（Ｌｏｗ電位）間に直列に接続され、インバータ回路２３を構成している。上記インバータ回路２３の入力側、すなわちＭｐ１およびＭｎ１のゲートには、制御端子ＧＢが接続されている。
【００９６】
また、入力端子ＣＫとＮｏｄｅ  Ａとの間には、Ｍｎ２およびＭｐ２の並列接続で構成されているＣＭＯＳ型のアナログスイッチＡＳＷ１が接続されている。上記アナログスイッチＡＳＷ１は、Ｍｎ２のゲートがインバータ回路２３の出力（すなわちＭｐ１のソースとＭｎ１のドレインとを接続する接続点）と接続されており、Ｍｐ２のゲートが制御端子ＧＢと接続されている。
【００９７】
このＡＳＷ１のＭｎ２のゲートにＶＤＤが供給されると、Ｍｎ２のソース−ドレイン間が導通し、ＶＳＳが供給されるとソース−ドレイン間が非導通状態になる。一方、Ｍｐ２のゲートにＶＳＳが供給されるとＭｐ２のソース−ドレイン間が導通状態になり、ＶＤＤに接続されると非導通状態になる。このように、アナログスイッチＡＳＷ１はＭｎ２とＭｐ２の働きにより、入力信号ＣＫの入力制御が行える。また、上記Ｎｏｄｅ  Ａは、ゲーティング部２１の出力となる。
【００９８】
ラッチ部２２は、電源ＶＤＤ−ＶＳＳ間に、Ｍｐ３とＭｎ３とで構成されているインバータ回路２４、およびＭｐ４とＭｎ４とで構成されているインバータ回路２５を備えている。インバータ回路２４の入力とインバータ回路２５の出力とは、互いに接続されている。上記ゲーティング２１の出力、すなわちＮｏｄｅ  Ａは、インバータ回路２４の入力と接続されている。また、インバータ回路２４の出力をＮｏｄｅ  Ｂ、インバータ回路２５の出力をＮｏｄｅ  Ｃとする。
【００９９】
また、インバータ回路２４の出力と本ＲＳフリップフロップの出力端子ＯＵＴとの間には、Ｍｎ５およびＭｐ５の並列接続で構成されているＣＭＯＳ型のアナログスイッチＡＳＷ２が接続されている。上記アナログスイッチＡＳＷ２は、Ｍｎ５のゲートがインバータ２６を介して制御端子Ｒと接続されており、Ｍｐ５のゲートが制御端子Ｒと接続されている。
【０１００】
また、上記アナログスイッチＡＳＷ２と出力端子ＯＵＴとの間の接続点は、インバータ回路２５の出力と接続されている。このため、上記アナログスイッチＡＳＷ２が導通となっている間は、インバータ回路２４の出力とインバータ回路２５の入力とが接続され、インバータ回路２４および２５は、その入力側と出力側とが互いに接続して組み合わされたラッチ回路を構成する。
【０１０１】
また、電源ＶＳＳと出力端子ＯＵＴとの間には、そのゲートが制御端子Ｒと接続されたＭｎ６が配置されている。
【０１０２】
次に、図１に示す上記ＲＳフリップフロップの動作について、図４を参照して説明する。
【０１０３】
いま、図４に示すタイミングチャートにあるように、制御信号ＧＢ、クロック信号ＣＫ、リセット信号Ｒが、上記ＲＳフリップフロップの制御端子ＧＢ、入力端子ＣＫ、リセット端子Ｒのそれぞれに入力されているとする。
【０１０４】
先ず、時間ｔ１において制御信号ＧＢがＬｏｗ（ＶＳＳ）に立ち下がると、インバータ回路２３の出力はＶＤＤとなり、アナログスイッチＡＳＷ１のＭｎ２のゲートにＶＤＤが供給される。一方、アナログスイッチＡＳＷのＭｐ２のゲートにはＶＳＳ（制御信号ＧＢ）が供給される。これにより、アナログスイッチＡＳＷ１が導通し、クロック信号ＣＫがＮｏｄｅ  Ａに供給される。
【０１０５】
次に、時間ｔ２でクロック信号ＣＫがＬｏｗに転じると、Ｎｏｄｅ  Ａの電位がＬｏｗとなり、Ｍｎ３とＭｐ３とで構成されるインバータ回路２４のゲートに入力され、インバータ回路２４の出力であるＮｏｄｅ  ＢがＨｉｇｈとなる。このとき、リセット信号ＲがＬｏｗのままなので、Ｍｐ５とＭｎ５とで構成されるアナログスイッチＡＳＷ２のＭｐ５のゲートにはＬｏｗが印加され、Ｍｎ５にはインバータ回路２６によりリセット信号Ｒが反転し、Ｈｉｇｈが印加される。よって、アナログスイッチＡＳＷ２は導通した状態であり、ｎｏｄｅ  Ｂの信号は、アナログスイッチＡＳＷ２を介してそのまま該ＲＳフリップフロップの出力ＯＵＴとなる。
【０１０６】
さらに、ｎｏｄｅ  Ｂの信号は、Ｍｎ４とＭｐ４とで構成されるインバータ回路２５のそれぞれのゲートに印加され、インバータ回路２５の出力であるＮｏｄｅ  ＣはＬｏｗとなる。これにより、インバータ回路２４とインバータ回路２５とによるラッチ回路が機能した状態となる。
【０１０７】
次に、時間ｔ３において制御信号ＧＢがＨｉｇｈになると、アナログスイッチＡＳＷ１が非導通となり、Ｎｏｄｅ  ＡへのクロックＣＫの供給が停止される。このとき、リセット信号ＲはＬｏｗの状態であるので、依然としてアナログスイッチＡＳＷ２は導通したままであり、インバータ回路２４および２５からなるラッチ回路にて出力ＯＵＴはＨｉｇｈに保持されたままである。
【０１０８】
次に、時間ｔ４においてリセット信号ＲがＨｉｇｈとなると、アナログスイッチＡＳＷ２が非導通となると同時に、Ｍｎ６が導通する。これにより、出力端子ＯＵＴはＮｏｄｅ  Ｂと切り離されると共に、Ｍｎ６を介して電源ＶＳＳと接続されるため、出力ＯＵＴはＬｏｗとなる。また、アナログスイッチＡＳＷ２が非導通となることで、インバータ回路２４の出力とインバータ回路２５の入力との接続が遮断され、インバータ回路２４および２５によるラッチ状態が解除される。このとき、インバータ回路２５の入力にはＬｏｗが供給されるためＮｏｄｅ  ＣはＨｉｇｈとなり、インバータ回路２４の出力ｎｏｄｅ  ＢはＬｏｗとなる。
【０１０９】
次に、時間ｔ５以降では、リセット信号ＲはＬｏｗとなる。このとき、Ｍｎ６が非導通になり出力端子ＯＵＴは電源ＶＳＳと切り離されるが、アナログスイッチＡＳＷ２が導通することでインバータ回路２４および２５によるラッチ状態が回復し、出力ＯＵＴがＬｏｗまま保持される。
【０１１０】
本実施の形態１に係る上記構成のＲＳフリップフロップにおいて、出力ＯＵＴの立ち上がり特性について考えると、該ＲＳフリップフロップにＬｏｗの制御信号ＧＢが入力され、クロック信号ＣＫが立ち下がると、ｎｏｄｅ  ＡがＬｏｗになる。このとき、出力ＯＵＴの立ち上がりを速やかに行うためには、Ｍｐ３のチャネル幅をＭｎ３より大きくすることでＭｎ３よりＭｐ３の駆動能力を高め、立ち上がり特性を向上させることができる。
【０１１１】
ここで、インバータを構成するＰｃｈトランジスタ（Ｍｐ）とＮｃｈトランジスタ（Ｍｎ）の能力（電流量）を変えた場合の入出力特性を図２４に、トランジェント特性（出力波形）を図２５に示す。図２４および図２５の中では、パラメータとして、
(1)Ｍｐの能力がＭｎの能力よりも高い場合（Ｐ＞Ｎ）
(2)Ｍｐの能力とＭｎの能力とがほぼ等しい場合（Ｐ＝Ｎ）
(3)Ｍｎの能力がＭｐの能力よりも高い場合（Ｐ＜Ｎ）
をそれぞれ示している。
【０１１２】
図２６および図２７は、図２５に示したインバータの出力波形における立ち上がり波形および立ち下がり波形のそれぞれを示したグラフである。これらのグラフより、
（Ｐ＞Ｎ）の場合：立ち上がり特性は良いが、立ち下がり特性は悪い
（Ｐ＝Ｎ）の場合：立ち上がりおよび立ち下がり特性がほぼ同特性（標準的なインバータ）
（Ｐ＜Ｎ）の場合：立ち下がり特性は良いが、立ち上がり特性は悪い
とがわかる。
【０１１３】
以上のように、同一のインバータにおいて、立ち上がり及び立ち下がり特性の両方をよくすることは困難であるが、本実施の形態に係るＲＳフリップフロップでは、Ｍｎ３とＭｐ３とで構成されるインバータ回路２４は出力ＯＵＴの立ち上がり特性のみに影響を与える、Ｍｐ３のチャネル幅をＭｎ３より大きくすることでＭｎ３よりＭｐ３の駆動能力を高め、立ち上がり特性を向上させたインバータとして具備すれば良い。
【０１１４】
次に、出力ＯＵＴの立ち下がり特性を考えると、立ち下がりは、リセット信号Ｒによって出力ＯＵＴをＬｏｗに転じさせているＭｎ６の駆動能力を高めればよく、該Ｍｎ６のチャネル幅を大きくすることによって可能である。
【０１１５】
また、リセット信号Ｒが立ち上がることによってＭｎ６は導通を開始するが、このとき、アナログスイッチＡＳＷ２の作用によって、出力ＯＵＴはＭｎ６以外の回路から完全に切り離すことができるため、電気的に出力ＯＵＴはＭｎ６の作用しか受けないため、立下り特性はＭｎ６の駆動能力にのみ依存する。
【０１１６】
よって、上記構成のＲＳフリップフロップにおいては、出力ＯＵＴの立下り特性と立ち上がり特性が完全に独立に調整可能なため、従来構成に比べて、シフトレジスタを構成した場合の出力信号Ｑの遅延時間を大幅に削減することが可能となる。
【０１１７】
〔実施の形態２〕
本実施の形態２に係るＲＳフリップフロップの構成例を図５を参照して説明する。
【０１１８】
図５に示すＲＳフリップフロップは、大別して、ゲーティング部２１とラッチ部２７とで構成されている。ゲーティング部２１の構成及び動作は、上記実施の形態１における図１に示したＲＳフリップフロップと同様であるので、ここでは詳細な説明を省略する。
【０１１９】
ラッチ部２７は、図１に示したラッチ部２２とほぼ類似した構成であるが、アナログスイッチＡＳＷ２に代えて、アナログスイッチＡＳＷ３を用いている点が異なる。ラッチ部２７において、ラッチ部２２と同様の構成似ついては、図１と同一の部材番号を付し、その詳細な説明は省略する。
【０１２０】
上記アナログスイッチＡＳＷ３は、インバータ回路２４の出力と本ＲＳフリップフロップの出力端子ＯＵＴとの間に、Ｍｎ７およびＭｐ７の並列接続で構成されているＣＭＯＳ型のアナログスイッチとして接続されている。また、上記アナログスイッチＡＳＷ３は、Ｍｎ７のゲートが電源ＶＤＤと接続されており、Ｍｐ７のゲートが制御端子Ｒと接続されている。
【０１２１】
次に、図５に示す上記ＲＳフリップフロップの動作について、図６を参照して説明する。
【０１２２】
いま、図６に示すタイミングチャートにあるように、制御信号ＧＢ、クロック信号ＣＫ、リセット信号Ｒが、上記ＲＳフリップフロップの制御端子ＧＢ、入力端子ＣＫ、リセット端子Ｒのそれぞれに入力されているとする。
【０１２３】
先ず、時間ｔ１において制御信号ＧＢがＬｏｗ（ＶＳＳ）に立ち下がると、インバータ回路２３の出力はＶＤＤとなり、アナログスイッチＡＳＷ１のＭｎ２のゲートにＶＤＤが供給される。一方、アナログスイッチＡＳＷのＭｐ２のゲートにはＶＳＳ（制御信号ＧＢ）が供給される。これにより、アナログスイッチＡＳＷ１が導通し、クロック信号ＣＫがＮｏｄｅ  Ａに供給される。
【０１２４】
次に、時間ｔ２でクロック信号ＣＫがＬｏｗに転じると、Ｎｏｄｅ  Ａの電位がＬｏｗとなり、Ｍｎ３とＭｐ３とで構成されるインバータ回路２４のゲートに入力され、インバータ回路２４の出力であるＮｏｄｅ  ＢがＨｉｇｈとなる。このとき、リセット信号ＲがＬｏｗのままなので、Ｍｐ７とＭｎ７とで構成されるアナログスイッチＡＳＷ３のＭｐ７のゲートにはＬｏｗが印加され、Ｍｎ７にはＨｉｇｈ（電源ＶＤＤ）が印加される。よって、アナログスイッチＡＳＷ３は導通した状態となり、ｎｏｄｅ  Ｂの信号は、アナログスイッチＡＳＷ３を介してそのまま該ＲＳフリップフロップの出力ＯＵＴとなる。
【０１２５】
さらに、ｎｏｄｅ  Ｂの信号は、Ｍｎ４とＭｐ４とで構成されるインバータ回路２５のそれぞれのゲートに印加され、インバータ回路２５の出力であるＮｏｄｅ  ＣはＬｏｗとなる。これにより、インバータ回路２４とインバータ回路２５とによるラッチ回路が機能した状態となる。
【０１２６】
次に、時間ｔ３において制御信号ＧＢがＨｉｇｈになると、アナログスイッチＡＳＷ１が非導通となり、Ｎｏｄｅ  ＡへのクロックＣＫの供給が停止される。このとき、リセット信号ＲはＬｏｗの状態であるので、依然としてアナログスイッチＡＳＷ３は導通したままであり、インバータ回路２４および２５からなるラッチ回路にて出力ＯＵＴはＨｉｇｈに保持されたままである。
【０１２７】
上記ｔ１からｔ３までの動作は、図１に示すＲＳフリップフロップの動作と同じである。
【０１２８】
次に、時間ｔ４’においてリセット信号ＲがＨｉｇｈとなると、アナログスイッチＡＳＷ３においては、Ｍｐ７が非導通となり、またＭｎ７においてもリセット信号ＲがＨｉｇｈとなった直後はゲート及びソースの入力が何れもＨｉｇｈであるため、Ｍｎ７も非導通となり、アナログスイッチＡＳＷ３は非導通とされて出力端子ＯＵＴはＮｏｄｅ  Ｂと切り離される。また、アナログスイッチＡＳＷ３が非導通となることで、インバータ回路２４の出力とインバータ回路２５の入力との接続が遮断され、インバータ回路２４および２５によるラッチ状態が解除される。
【０１２９】
一方で、リセット信号ＲがＨｉｇｈとなることでＭｎ６が導通し、出力ＯＵＴは、Ｍｎ６を介して電源ＶＳＳと接続されるためにＬｏｗとなる。また、Ｍｎ６が導通すると、インバータ回路２５の入力がＬｏｗとなるため、これに伴い、Ｎｏｄｅ  ＣがＨｉｇｈ、Ｎｏｄｅ  ＢがＬｏｗとなる。Ｎｏｄｅ  ＢがＬｏｗとなると、アナログスイッチＡＳＷ３のＭｎ７において、ゲート入力がＨｉｇｈ、ソース入力がＬｏｗとなるため、Ｍｎ７が導通して出力端子ＯＵＴは、Ｎｏｄｅ  Ｂ（この時点でＬｏｗ）と接続されるが、この時点で何れも出力端子ＯＵＴは。Ｍｎ６の作用によって既にＬｏｗとなっている。
【０１３０】
次に、時間ｔ５以降では、リセット信号ＲはＬｏｗとなる。このとき、Ｍｎ６が非導通になり出力端子ＯＵＴは電源ＶＳＳと切り離されるが、アナログスイッチＡＳＷ３が導通することでインバータ回路２４および２５によるラッチ状態が回復し、出力ＯＵＴがＬｏｗまま保持される。
【０１３１】
本実施の形態２に係る上記構成のＲＳフリップフロップにおいて、出力ＯＵＴの立ち上がり特性について考えると、該ＲＳフリップフロップにＬｏｗの制御信号ＧＢが入力され、クロック信号ＣＫが立ち下がると、ｎｏｄｅ  ＡがＬｏｗになる。このとき、出力ＯＵＴの立ち上がりを速やかに行うためには、Ｍｐ３のチャネル幅をＭｎ３より大きくすることでＭｎ３よりＭｐ３の駆動能力を高め、立ち上がり特性を向上させることができる。
【０１３２】
次に、出力ＯＵＴの立ち下がり特性を考えると、立ち下がりは、リセット信号Ｒによって出力ＯＵＴをＬｏｗに転じさせているＭｎ６の駆動能力を高めればよく、該Ｍｎ６のチャネル幅を大きくすることによって可能である。
【０１３３】
また、リセット信号Ｒが立ち上がることによってＭｎ６は導通を開始するが、リセット信号Ｒが立ち上がった直後では、アナログスイッチＡＳＷ３の作用によって、出力ＯＵＴはＭｎ６以外の回路から完全に切り離すことができるため、電気的に出力ＯＵＴはＭｎ６の作用しか受けないため、立下り特性はＭｎ６の駆動能力にのみ依存する。
【０１３４】
よって、上記構成のＲＳフリップフロップにおいては、出力ＯＵＴの立下り特性と立ち上がり特性が完全に独立に調整可能なため、従来構成に比べて、シフトレジスタを構成した場合の出力信号Ｑの遅延時間を大幅に削減することが可能となる。
【０１３５】
また、上記図６に示す構成のＲＳフリップフロップでは、図１に示す構成のＲＳフリップフロップに比べ、ＡＳＷ２を作動させるためのインバータ２６が不要となり、素子数を削減できるといったメリットを有する。
【０１３６】
〔実施の形態３〕
本実施の形態３に係るＲＳフリップフロップの構成例を図７を参照して説明する。
【０１３７】
図７に示すＲＳフリップフロップは、大別して、ゲーティング部２８とラッチ部２２とで構成されている。ラッチ部２２の構成及び動作は、上記実施の形態１における図１に示したＲＳフリップフロップと同様であるので、ここでは詳細な説明を省略する。
【０１３８】
また、ゲーティング部２８は、制御信号ＧＢ、クロック信号ＣＫ及びその反転信号ＣＫＢを入力とし、クロック信号ＣＫおよび反転クロック信号ＣＫＢが本回路の電源である電源ＶＤＤよりも振幅が小さい場合の構成例である。
【０１３９】
ゲーティング部２８では、Ｍｐ８，Ｍｎ８が電源ＶＤＤと入力端子ＣＫＢとの間に直列に接続されており、Ｍｎ９が入力端子ＣＫとＮｏｄｅ  Ａ（ゲーティング部２８の出力）との間に接続されている。また、Ｍｐ８のソースとＭｎ８のドレインとの間の接続点（Ｎｏｄｅ  Ｄとする）と電源ＶＳＳとの間にＭｎ１０が配置されている。Ｍｐ８およびＭｎ１０のゲートは、制御端子ＧＢに接続されている。Ｍｎ８およびＭｎ８のゲートは、Ｎｏｄｅ  Ｄに接続されている。
【０１４０】
次に、図７に示す上記ＲＳフリップフロップの動作について、図８を参照して説明する。
【０１４１】
いま、図８に示すタイミングチャートにあるように、制御信号ＧＢ、クロック信号ＣＫ、反転クロック信号ＣＫＢ、リセット信号Ｒが、上記ＲＳフリップフロップの制御端子ＧＢ、入力端子ＣＫおよびＣＫＢ、リセット端子Ｒのそれぞれに入力されているとする。ここでは、一例として、クロック信号ＣＫおよび反転クロック信号ＣＫＢの振幅が３．３Ｖ、回路の電圧ＶＤＤが１２Ｖ、ＶＳＳが０Ｖとする。さらに、Ｍｎ８およびＭｎ９の閾値を３Ｖとする。
【０１４２】
先ず、時間ｔ１において制御信号ＧＢがＬｏｗ（ＶＳＳ）になることによって、Ｍｐ８が導通するとともに、Ｍｎ１０が非導通になる。このとき、先述したように、反転クロック信号ＣＫＢが０Ｖであって、クロック信号ＣＫが３．３Ｖであり、Ｍｎ８の閾値電圧が３Ｖの場合、Ｎｏｄｅ  Ｄの電位は、Ｍｎ８の閾値電圧と近い約３Ｖとなる。Ｎｏｄｅ  Ｄの電位はＭｎ９のゲート電位でもあるため、Ｍｎ９においてはゲート電位が約３Ｖでソース電位が３．３Ｖである。このため、Ｍｎ９ではゲート−ソース間電圧が約０．３Ｖとなるため非導通状態となり、Ｎｏｄｅ  Ａはその前の状態を変えずにＨｉｇｈを保ち続ける。また、ラッチ部２２では、実施の形態１にて説明した動作によって、Ｎｏｄｅ  Ａの電位をＨｉｇｈに保ち、その出力ＯＵＴはＬｏｗである。
【０１４３】
次に、時間ｔ２において、反転クロック信号ＣＫＢが３．３Ｖ、クロック信号ＣＫが０Ｖになると、ｎｏｄｅ  ＤはＭｎ８の閾値電圧３Ｖに３．３Ｖを加えた約６．３Ｖになり、この電位はＭｎ９のゲートに印加される。このとき、Ｍｎ９のソースは０Ｖであるので、Ｍｎ９は導通し、Ｎｏｄｅ  ＡをＬｏｗにする。
【０１４４】
次に、時間ｔ３になると、制御信号ＧＢがＨｉｇｈ（ＶＤＤ＝１２Ｖ）となり、Ｍｐ８を非導通にし、Ｍｎ１０を導通するため、Ｍｎ８とＭｎ９のゲートにはＬｏｗ（ＶＳＳ＝０Ｖ）が印加され、クロック信号ＣＫ、反転クロック信号ＣＫＢが切り離される。よって、制御信号ＧＢがＨｉｇｈ（ＶＤＤ＝１２Ｖ）である場合、クロック信号ＣＫ、反転クロック信号ＣＫＢがいかなる状態を持とうと、本回路には影響しなくなる。このとき、ｎｏｄｅ  Ａは、Ｍｎ９の非導通によりクロック信号ＣＫから切り離されるが、ラッチ部２２によってＬｏｗに保持され、ラッチ部２２における出力ＯＵＴもＨｉｇｈのままである。
【０１４５】
次に、時間ｔ４以降は、Ｍｎ９が非導通であることから、ゲーティング部２８の出力はラッチ部２２の動作に影響を与えず、実施の形態１にて説明した動作と同様の動作となる。
【０１４６】
尚、上記図７に示した構成のＲＳフリップフロップは、ゲーティング部２８と図１に示したラッチ部２２とを組み合わせた構成としたが、図９に示すように、ゲーティング部２８と図５に示したラッチ部２７とを組み合わせた構成とすることも可能である。図９に示すＲＳフリップフロップにおける各種入力信号と出力信号との関係も、図７に示したＲＳフリップフロップと同様となる。
【０１４７】
〔実施の形態４〕
本実施の形態４に係るＲＳフリップフロップの構成例を図１０を参照して説明する。
【０１４８】
図１０に示すＲＳフリップフロップは、大別して、ゲーティング部２１とラッチ部２９とで構成されている。ゲーティング部２１の構成及び動作は、上記実施の形態１における図１に示したＲＳフリップフロップと同様であるので、ここでは詳細な説明を省略する。
【０１４９】
ラッチ部２９は、実施の形態１におけるラッチ部２２とほぼ類似した構成であるが、インバータ回路２４の代わりにクロックドインバータ回路２４’を用い、かつ、アナログスイッチＡＳＷ２を省略した点でラッチ部２２とは異なっている。
【０１５０】
クロックドインバータ回路２４’は、インバータ回路２４を構成するＭｐ３およびＭｎ３の両側にさらにＭｐ１１およびＭｎ１１を配置した構成である。すなわち、Ｍｐ３と電源ＶＤＤとの間にＭｐ１１が配置され、Ｍｎ３と電源ＶＳＳとの間にＭｎ１１が配置されている。また、Ｍｐ１１のゲートにはリセット信号Ｒが直接入力され、Ｍｎ１１のゲートにはリセット信号Ｒがインバータ３０によって反転されて入力されるようになっている。
【０１５１】
図１０に示すＲＳフリップフロップでは、リセット信号ＲがＨｉｇｈの時、Ｍｐ１１およびＭｎ１１が非導通となり、Ｍｐ３およびＭｎ３を電源ＶＤＤおよびＶＳＳから切り離してフロート状態とする。これは、図１のラッチ部２２において、ＡＳＷ２が非導通となった場合と同様の状態である。リセット信号ＲがＬｏｗの時、Ｍｐ１１およびＭｎ１１が導通となり、Ｍｐ３およびＭｎ３を電源ＶＤＤおよびＶＳＳに接続する。これは、図１のラッチ部２２において、ＡＳＷ２が導通となった場合と同様の状態である。
【０１５２】
これにより、本実施の形態４に係るＲＳフリップフロップは、図１に示したＲＳフリップフロップと同様の動作を行うことができる。また、アナログスイッチＡＳＷ２を省略して、クロックドインバータ回路２４’を用いることにより、ＲＳフリップフロップの回路構成において回路面積の削減を図ることが可能となる。
【０１５３】
また、本実施の形態４に係るＲＳフリップフロップの変形例として、図１１，１２に示すような構成が挙げられる。これらは、図１に示す構成のインバータ回路２５に代えてクロックドインバータ回路２５’（図１１の構成）または図２５”（図１２の構成）を用いた構成である。
【０１５４】
クロックドインバータ回路（ＮＯＲ回路）２５’では、Ｍｐ１２が出力端子ＯＵＴとＭｐ４との間に接続されており、Ｍｎ１２が電源ＶＳＳと出力端子ＯＵＴとの間でＭｎ４と並列に接続されている。Ｍｐ１２およびＭｎ１２のゲートにはリセット信号Ｒが入力される。
【０１５５】
また、クロックドインバータ回路（ＮＡＮＤ回路）２５”では、Ｍｐ１３が電源ＶＤＤと出力端子ＯＵＴとの間でＭｐ４と並列に接続されており、Ｍｎ１３が電源ＶＳＳとＭｎ４との間に接続されている。Ｍｐ１３およびＭｎ１３のゲートにはリセット信号Ｒが入力される。
【０１５６】
図１１および図１２に示すＲＳフリップフロップでは、具体的な動作は省略するが、入出力信号の波形は図１３および図１４に示すようなものとなる。
【０１５７】
〔実施の形態５〕
上述の実施の形態１ないし３に係るＲＳフリップフロップは、何れもインバータ（すなわち、インバータ回路２４）において出力の立ち上がり特性を向上させ、立ち下がり特性を向上させるためには出力端子ＯＵＴとロー電位ＶＳＳとをｎ型トランジスタＭｎ６を介して接続した構成となっている。
【０１５８】
しかしながら、これとは逆に、インバータにおいて出力の立ち下がり特性を向上させ、立ち上がり特性を向上させるためには出力端子ＯＵＴとハイ電位ＶＤＤとをトランジスタを介して接続した構成とすることも可能である。このようなＲＳフリップフロップの構成例を図１５に示す。
【０１５９】
図１５に示すＲＳフリップフロップは、大別して、ゲーティング部２１（図７に示すゲーティング部２８を用いることも可能）とラッチ部３１とで構成されている。ゲーティング部２１の構成及び動作は、上記実施の形態１における図１に示したＲＳフリップフロップと同様であるので、ここでは詳細な説明を省略する。
【０１６０】
ラッチ部３１は、実施の形態１におけるラッチ部２２とほぼ類似した構成であるが、Ｍｎ６が省略されており、代わりに、電源ＶＤＤと出力端子ＯＵＴとの間には、そのゲートが制御端子Ｒとインバータ２６を介して接続されたＭｐ１４が配置されている。
【０１６１】
図１５に示すＲＳフリップフロップでは、具体的な動作は省略するが、入出力信号の波形は図１６に示すようなものとなる。上記ＲＳフリップフロップでは、出力ＯＵＴが立ち下がる時には、ＡＳＷ２が導通となり、インバータ回路２４において立ち下がり特性を優先する設計としておけば、該ＲＳフリップフロップの立ち下がり特性を向上させることができる。また、出力ＯＵＴが立ち上がる時には、ＡＳＷ２が非導通となり、Ｍｐ１４の駆動能力を高めれば、該ＲＳフリップフロップの立ち上がり特性を向上させることができる。
【０１６２】
尚、上記各実施の形態におけるＲＳフリップフロップは何れも、該フリップフロップにおける出力の立ち上がり特性および立ち下がり特性の両方を向上させているが、本発明はこれに限定されるものではなく、立ち上がり特性および立ち下がり特性の一方のみを向上させるものであっても良い。すなわち、従来の構成では、立ち上がり特性および立ち下がり特性の一方の特性を向上させれば他方の特性の低下を招いていたが、本発明の構成においては、立ち上がり特性および立ち下がり特性の一方を向上させる場合であっても、他方の特性の低下を招かないといったメリットがある。
【産業上の利用可能性】
【０１６３】
シフトレジスタにおける信号遅延を抑制でき、駆動回路にシフトレジスタを用いるアクティブマトリクス型表示装置等の用途に適用できる。
【図面の簡単な説明】
【０１６４】
【図１】本発明の実施形態を示すものであり、実施の形態１に係るＲＳフリップフロップの構成を示す回路図である。
【図２】駆動回路にシフトレジスタを用いた画像表示装置の概略的構成を示す図である。
【図３】上記画像表示装置における画素の構成を示す図である。
【図４】図１に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図５】実施の形態２に係るＲＳフリップフロップの構成を示す回路図である。
【図６】図５に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図７】実施の形態３に係るＲＳフリップフロップの構成を示す回路図である。
【図８】図７に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図９】実施の形態３に係るＲＳフリップフロップの他の構成を示す回路図である。
【図１０】実施の形態４に係るＲＳフリップフロップの構成を示す回路図である。
【図１１】実施の形態４に係るＲＳフリップフロップの他の構成を示す回路図である。
【図１２】実施の形態４に係るＲＳフリップフロップの他の構成を示す回路図である。
【図１３】図１３に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図１４】図１２に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図１５】実施の形態５に係るＲＳフリップフロップの構成を示す回路図である。
【図１６】図１５に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図１７】リセットセットフリップフロップの基本構造を示す図である。
【図１８】従来のＲＳフリップフロップの構成例を示す回路図である。
【図１９】図１８に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図２０】従来のＲＳフリップフロップの他の構成例を示す回路図である。
【図２１】図２０に示すフリップフロップの入出力信号の波形を示すタイミングチャートである。
【図２２】ＲＳフリップフロップを用いたシフトレジスタの構成例を示すブロック図である。
【図２３】図２２に示すシフトレジスタの入出力信号の波形を示すタイミングチャートである。
【図２４】インバータの入出力特性を示すグラフである。
【図２５】インバータのトランジェント特性（出力波形）を示すグラフである。
【図２６】図２５に示したインバータの出力波形における立ち上がり波形を示したグラフである。
【図２７】図２５に示したインバータの出力波形における立ち下がり波形を示したグラフである。
【符号の説明】
【０１６５】
１，１７                シフトレジスタ
１３                      走査信号線駆動回路
１４                      データ信号線駆動回路
２１，２８                ゲーティング部
２２・２７，２９，３１    ラッチ部
２４，２５                インバータ回路
２４’，２５’，２５”    クロックドインバータ回路（ラッチ解除手段）
ＡＳＷ２                  アナログスイッチ（ラッチ解除手段）
Ｍｎ６                    ｎ型トランジスタ（出力制御手段）
ＧＢ                      制御信号
ＣＫ                      クロック信号（入力信号）
ＣＫＢ                    反転クロック信号
Ｒ                        リセット信号
ＯＵＴ                    出力信号
【図１】
2005244956.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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