(57)【要約】【課題】ピン層からの漏れ磁場によるＭＴＪ素子の磁気特性のばらつきを防止する。【解決手段】ＭＴＪ素子ＭＴＪは、バリア止め構造を有する。導電層１５上には、ピン層２１及びトンネル絶縁層２２が配置される。トンネル絶縁層２２上には、フリー層２３が配置され、フリー層２３上には、キャップ層１６が配置される。フリー層２３の周囲には、フリー層２３の側面を取り囲み、ピン層２１からの漏れ磁場をシールドする機能を有する磁性層３１が配置される。フリー層２３と磁性層３１との間には、両者を分離すると共に、両者の距離を調整する絶縁層３２が配置される。【選択図】図４
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【特許請求の範囲】
【請求項１】
磁化状態が固定される第１磁性層と、前記第１磁性層とは異なる形状を有し、書き込みデータに応じて磁化状態が変化する第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置される非磁性層と、前記第２磁性層の周囲を取り囲む第３磁性層とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリにおいて、前記第２磁性層と前記第３磁性層との間に配置され、両者を分離する絶縁層をさらに具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
前記第３磁性層は、前記第２磁性層に接触していることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１磁性層と前記非磁性層とは、同一形状を有し、前記第２磁性層は、前記非磁性層上に配置されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
第１磁性層上に非磁性層を形成する工程と、前記非磁性層上に第２磁性層を形成する工程と、第１マスクを用いて、前記第２磁性層をパターニングする工程と、サイドウォールプロセスにより、前記第２磁性層の周囲を取り囲む第３磁性層を形成する工程と、第２マスクを用いて、前記非磁性層及び前記第１磁性層をパターニングする工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果(Magneto Resistive)を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
トンネル磁気抵抗効果(TMR: Tunneling Magneto Resistive)を利用する磁気ランダムアクセスメモリは、データをＭＴＪ(Magnetic Tunnel Junction)素子の磁化状態により記憶する点に特徴を有する（例えば、非特許文献１参照）。
【０００３】
図１３は、従来の磁気ランダムアクセスメモリのデバイス構造の例を示している。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
【０００４】
Ｐ型シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタが形成される。このトランジスタのゲートは、読み出しワード線ＲＷＬとなり、例えば、Ｘ方向に延びる。
【０００５】
読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタのソース領域１３Ａは、読み出しビット線ＲＢＬに接続される。読み出しビット線ＲＢＬは、例えば、Ｙ方向に延び、読み出し回路（センスアンプを含む）に接続される。ＮチャネルＭＯＳトランジスタのドレイン領域１３Ｂは、そのトランジスタの上部に配置される導電層（例えば、金属層）１５に接続される。
【０００６】
導電層１５上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪの直下には、Ｘ方向に延びる書き込みワード線ＷＷＬが配置される。書き込みワード線ＷＷＬは、ＭＴＪ素子ＭＴＪから一定距離だけ離れている。書き込みワード線ＷＷＬには、書き込み時に、一方向に向かう書き込み電流が流れる。
【０００７】
ＭＴＪ素子ＭＴＪ上には、導電体からなるキャップ層１６が配置される。ＭＴＪ素子ＭＴＪ及びキャップ層１６は、例えば、共に、四角形状、Ｘ方向に長い長方形を有している。ここで、Ｘ方向は、ＭＴＪ素子ＭＴＪの磁化容易軸(easy axis)に平行な方向であり、Ｙ方向は、ＭＴＪ素子ＭＴＪの磁化困難軸(hard axis)に平行な方向である。ＭＴＪ素子ＭＴＪ及びキャップ層１６は、絶縁層１４により覆われる。
【０００８】
キャップ層１６上には、Ｙ方向に延びる書き込みビット線ＷＢＬが配置される。書き込みビット線ＷＢＬは、ダマシン(damascene)配線構造、即ち、絶縁層１７の配線溝内に配置された構造を有する。
【０００９】
書き込みビット線ＷＢＬは、キャップ層１６を経由して、ＭＴＪ素子ＭＴＪに電気的に接続される。書き込みビット線ＷＢＬの上面及び側面には、ヨーク層１８，１９が配置される。書き込みビット線ＷＢＬには、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流が流れる。
【００１０】
ここで、ＭＴＪ素子ＭＴＪについて考察する。
【００１１】
現在、ＭＴＪ素子ＭＴＪとしては、その特性向上を目指して、様々な層構造及び形状が検討されている。例えば、ピン層（固定層）上にフリー層（記録層）を配置するボトムピン構造、フリー層上にピン層を配置するトップピン構造、さらには、ＭＴＪ素子ＭＴＪの形状として、十字形状などが検討されている。
【００１２】
図１６は、ＭＴＪ素子ＭＴＪの例を示している。  
このＭＴＪ素子ＭＴＪの特徴は、ピン層２１、トンネル絶縁層２２及びフリー層２３が同一形状を有する点にある。
【００１３】
導電層１５上には、ＭＴＪ素子ＭＴＪが配置され、ＭＴＪ素子ＭＴＪ上には、キャップ層１６が配置される。キャップ層１６も、ＭＴＪ素子ＭＴＪと同一形状を有している。ＭＴＪ素子ＭＴＪの直下には、書き込みワード線ＷＷＬが配置される。
【００１４】
このようなＭＴＪ素子ＭＴＪでは、例えば、キャップ層１６をパターニングした後、このキャップ層１６をマスクにして、フリー層２３、トンネル絶縁層２２及びピン層２１が連続してエッチングされる。
【００１５】
しかし、この場合、ＭＴＪ素子ＭＴＪの厚さが薄いことに起因して、ＭＴＪ素子ＭＴＪのパターニング時に、下地となる導電層（例えば、金属層）１５のエッチング及びリデポ(re-deposition)が発生し、このリデポにより、ＭＴＪ素子ＭＴＪの側壁に導電層２４が形成されることがある。
【００１６】
この導電層２４は、ＭＴＪ素子ＭＴＪのピン層２１とフリー層２３とをショートさせるため、ビット不良の原因となる。
【００１７】
この問題を解消するために、いわゆるバリア止め手法によるＭＴＪ素子ＭＴＪが検討されている。
【００１８】
図１７は、バリア止め手法によるＭＴＪ素子ＭＴＪの例を示している。  
このＭＴＪ素子ＭＴＪは、ピン層２１及びトンネル絶縁層２２が同一形状を有し、トンネル絶縁層２２上に、ピン層２１とは異なる形状のフリー層２３が配置される点に特徴を有する。
【００１９】
導電層１５上には、例えば、導電層１５と同一形状のピン層２１及びトンネル絶縁層２２が配置される。トンネル絶縁層２２上には、ピン層２１とは異なる形状のフリー層２３が配置される。フリー層２３上には、例えば、フリー層２３と同一形状のキャップ層１６が配置される。ＭＴＪ素子ＭＴＪの直下には、書き込みワード線ＷＷＬが配置される。
【００２０】
このようなＭＴＪ素子ＭＴＪでは、フリー層２３、トンネル絶縁層２２及びピン層２１が、導電層１５を下地として連続してエッチングされることはないため、いわゆるリデポの問題を解消することができる。
【００２１】
しかし、バリア止め手法では、フリー層２３のパターニングとピン層２１のパターニングとが、異なるマスクを用いて、異なる時期に行われることになるため、必然的に、両者の間に合せずれが発生する。この合せずれ量は、チップごと又はウェハごとにまちまちである。
【００２２】
一方、バリア止め手法によるＭＴＪ素子ＭＴＪでは、ピン層２１がフリー層２３よりも大きくなり、ピン層２１から発生する漏れ磁場がフリー層２３に与える影響が無視できなくなる。ところが、この漏れ磁場がフリー層２３に与える影響は、フリー層２３とピン層２１との位置関係により変わってくるため、上述のように、フリー層２３とピン層２１との間に合せずれが生じると、その合せずれ量に応じて、ＭＴＪ素子ＭＴＪの磁気特性も変わってくる。
【００２３】
つまり、リソグラフィ時の合せずれに起因して、ＭＴＪ素子ＭＴＪの磁気特性にばらつきが発生し、安定した特性のＭＴＪ素子ＭＴＪを得ることが難しくなる。
【非特許文献１】M.Durlam et al. “A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects”, IEEE, 2002 Symposium on VLSI Circuits Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、ピン層から発生する漏れ磁場がフリー層に与える影響をなくすことにより、常に、安定した磁気特性のＭＴＪ素子を得ることができる磁気ランダムアクセスメモリを提供することにある。
【課題を解決するための手段】
【００２５】
本発明の例に関わる磁気ランダムアクセスメモリは、磁化状態が固定される第１磁性層と、前記第１磁性層とは異なる形状を有し、書き込みデータに応じて磁化状態が変化する第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置される非磁性層と、前記第２磁性層の周囲を取り囲む第３磁性層とを備える。
【００２６】
本発明の例に関わる磁気ランダムアクセスメモリの製造方法は、第１磁性層上に非磁性層を形成する工程と、前記非磁性層上に第２磁性層を形成する工程と、第１マスクを用いて、前記第２磁性層をパターニングする工程と、サイドウォールプロセスにより、前記第２磁性層の周囲を取り囲む第３磁性層を形成する工程と、第２マスクを用いて、前記非磁性層及び前記第１磁性層をパターニングする工程とを備える。
【発明の効果】
【００２７】
本発明の例によれば、フリー層を、磁気シールド機能を持つ磁性層で取り囲むことにより、例えば、ピン層からの漏れ磁場がフリー層に与える影響をなくすことができるため、常に、安定した磁気特性のＭＴＪ素子を得ることが可能になる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２９】
１．  デバイス構造  
図１は、本発明の例に関わる磁気ランダムアクセスメモリのデバイス構造を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００３０】
Ｐ型シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタが形成される。このトランジスタのゲートは、読み出しワード線ＲＷＬとなり、例えば、Ｘ方向に延びる。
【００３１】
読み出し選択スイッチＲＳＷとしてのＮチャネルＭＯＳトランジスタのソース領域１３Ａは、読み出しビット線ＲＢＬに接続される。読み出しビット線ＲＢＬは、例えば、Ｙ方向に延び、読み出し回路（センスアンプを含む）に接続される。ＮチャネルＭＯＳトランジスタのドレイン領域１３Ｂは、そのトランジスタの上部に配置される導電層（例えば、金属層）１５に接続される。
【００３２】
導電層１５上には、ＭＴＪ素子ＭＴＪが配置される。ＭＴＪ素子ＭＴＪの直下には、Ｘ方向に延びる書き込みワード線ＷＷＬが配置される。書き込みワード線ＷＷＬは、ＭＴＪ素子ＭＴＪから一定距離だけ離れている。書き込みワード線ＷＷＬには、書き込み時に、一方向に向かう書き込み電流が流れる。
【００３３】
ＭＴＪ素子ＭＴＪ上には、導電体からなるキャップ層１６が配置される。ＭＴＪ素子ＭＴＪ及びキャップ層１６は、例えば、共に、四角形状、Ｘ方向に長い長方形を有している。ここで、Ｘ方向は、ＭＴＪ素子ＭＴＪの磁化容易軸(easy axis)に平行な方向であり、Ｙ方向は、ＭＴＪ素子ＭＴＪの磁化困難軸(hard axis)に平行な方向である。ＭＴＪ素子ＭＴＪ及びキャップ層１６は、絶縁層１４により覆われる。
【００３４】
キャップ層１６上には、Ｙ方向に延びる書き込みビット線ＷＢＬが配置される。書き込みビット線ＷＢＬは、ダマシン(damascene)配線構造、即ち、絶縁層１７の配線溝内に配置された構造を有する。
【００３５】
書き込みビット線ＷＢＬは、キャップ層１６を経由して、ＭＴＪ素子ＭＴＪに電気的に接続される。書き込みビット線ＷＢＬの上面及び側面には、ヨーク層１８，１９が配置される。書き込みビット線ＷＢＬには、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流が流れる。
【００３６】
ここで、本発明の例に関わるＭＴＪ素子ＭＴＪの構造について詳細に説明する。
【００３７】
本発明の例では、バリア止め手法によるＭＴＪ素子ＭＴＪを採用する。  
即ち、ＭＴＪ素子ＭＴＪは、ピン層２１及びトンネル絶縁層２２が同一形状を有し、トンネル絶縁層２２上に、ピン層２１とは異なる形状のフリー層２３が配置される。
【００３８】
例えば、四角形状の導電層１５上には、これと同一形状となるピン層２１及びトンネル絶縁層２２が配置される。また、トンネル絶縁層２２上には、ピン層２１とは異なる形状のフリー層２３が配置される。フリー層２３は、例えば、Ｘ方向に長い長方形を有している。フリー層２３上には、フリー層２３と同一形状のキャップ層１６が配置される。
【００３９】
さらに、本発明の例では、ピン層２１から発生する漏れ磁場がフリー層２３に与える影響をなくすために、フリー層２３の周囲、具体的には、フリー層２３の側面を取り囲むように、漏れ磁場をシールドする機能を有する磁性層３１を配置する。磁性層３１は、例えば、トンネル絶縁層２２上に配置される。
【００４０】
このようなデバイス構造によれば、第一に、バリア止め手法によるＭＴＪ素子ＭＴＪを採用しているため、いわゆるリデポによるＭＴＪ素子ＭＴＪのショートの問題を解消することができる。また、第二に、バリア止め手法を採用することによるピン層２１からの漏れ磁場の問題は、この漏れ磁場をシールドする磁性層３１をフリー層２３の周囲に配置することにより解消する。
【００４１】
従って、本発明の例によれば、仮に、リソグラフィ時の合せずれに起因して、チップごと又はウェハごとに、フリー層２３とピン層２１との位置関係にばらつきが生じたとしても、常に、安定した磁気特性のＭＴＪ素子ＭＴＪを得ることができる。
【００４２】
２．  磁気シールド層としての磁性層のレイアウト例  
次に、ピン層からの漏れ磁場をシールドする磁性層（磁気シールド層）のレイアウト例のいくつかについて説明する。
【００４３】
図４は、磁気シールド層のレイアウトの第１例を示している。  
本例では、ピン層２１からの漏れ磁場をシールドする機能を有する磁性層３１は、フリー層２３の側面を取り囲むように配置される。また、フリー層２３と磁性層３１との間には、両者を分離する絶縁層（例えば、酸化シリコン）３２が配置される。
【００４４】
絶縁層３２を配置することの利点は、フリー層２３と磁性層３１との位置関係を絶縁層３２の厚さ（Ｙ方向の幅）により調整できる点にある。即ち、フリー層２３と磁性層３１との間に一定のスペースを設けることにより、磁性層３１には、ピン層２１からの漏れ磁場をシールドする機能に加えて、例えば、書き込みワード／ビット線からの磁場をシールドすることなく、効率よくフリー層２３に作用させる機能を持たせることができる。
【００４５】
なお、磁性層３１は、フリー層２３の側面の全体を覆っていることが好ましいが、フリー層２３の側面を部分的に覆っている場合でも、漏れ磁場のシールド機能を有する限り、本発明の例の範疇に入る。
【００４６】
図５は、磁気シールド層のレイアウトの第２例を示している。  
本例では、ピン層２１からの漏れ磁場をシールドする機能を有する磁性層３１は、フリー層２３の側面及びキャップ層１６の側面を取り囲むように配置される。この趣旨は、磁性層３１が、フリー層２３の側面のみでなく、その他の部分を覆っていても構わないという点にある。
【００４７】
なお、フリー層２３と磁性層３１との間に、両者を分離する絶縁層（例えば、酸化シリコン）３２が配置される点は、上述の第１例と同じである。
【００４８】
図６は、磁気シールド層のレイアウトの第３例を示している。  
本例は、上述の第１例の変形例であり、上述の第１例と比べると、フリー層２３と磁性層３１との間に両者を分離する絶縁層が存在せず、磁性層３１がフリー層２３に接触している点にある。
【００４９】
本例のレイアウトにおいても、磁性層３１は、フリー層２３の側面を取り囲むように配置されているため、上述の第１例と比べて、ピン層２１からの漏れ磁場をシールドする機能に変わりはない。
【００５０】
また、磁性層３１は、上述の第１例と同様に、フリー層２３の側面の全体を覆っていてもよいし、フリー層２３の側面を部分的に覆っていてもよい。
【００５１】
図７は、磁気シールド層のレイアウトの第４例を示している。  
本例は、上述の第２例の変形例であり、上述の第２例と比べると、フリー層２３と磁性層３１との間に両者を分離する絶縁層が存在せず、磁性層３１がフリー層２３に接触している点にある。その他の点は、上述の第２例と同じである。
【００５２】
本例のレイアウトにおいても、磁性層３１は、フリー層２３の側面を取り囲むように配置されているため、上述の第２例と比べて、ピン層２１からの漏れ磁場をシールドする機能に変わりはない。
【００５３】
３．  製造方法  
次に、本発明の例に関わる磁気ランダムアクセスメモリの製造方法について、図４のＭＴＪ素子を採用する場合を例にとり説明する。
【００５４】
ここでは、本発明の例に関わる磁気ランダムアクセスメモリの特徴部分であるＭＴＪ素子を形成するプロセスについて説明し、その前後のプロセスについては、省略する。
【００５５】
まず、図８に示すように、例えば、スパッタ法又はＣＶＤ法を用いて、平坦化された絶縁層１４上に、導電層（例えば、金属層）１５を形成する。続けて、例えば、スパッタ法又はＣＶＤ法を用いて、導電層１５上に、磁性層（ピン層）２１、非磁性層（トンネル絶縁層）２２、磁性層（フリー層）２３及びキャップ層（導電体）１６を順次形成する。
【００５６】
また、ＰＥＰ(Photo Engraving Process)により、キャップ層１６上に、レジストマスク３３を形成する。そして、このレジストマスク３３をマスクにして、ＲＩＥ(Reactive Ion Etching)により、キャップ層１６をパターニングする。この後、アッシングにより、レジストマスク３３は、除去される。
【００５７】
さらに、キャップ層１６からなるハードマスクをマスクにして、ＲＩＥにより、磁性層２３をエッチングし、これをフリー層とする。
【００５８】
次に、図９に示すように、サイドウォールプロセスにより、フリー層２３の側壁上及びキャップ層１６の側壁上に、絶縁層（例えば、酸化シリコン）３２からなるサイドウォールを形成する。
【００５９】
具体的には、例えば、ＣＶＤ法を用いて、非磁性層２２上及びキャップ層１６上に、絶縁層３２を形成する。この後、ＲＩＥにより、絶縁層３２をエッチングし、この絶縁層３２をフリー層２３の側壁上及びキャップ層１６の側壁上に残す。
【００６０】
次に、図１０及び図１１に示すように、サイドウォールプロセスにより、絶縁層３２の側壁上に、磁気シールド層としての機能を有する磁性層３１を形成する。
【００６１】
具体的には、図１０に示すように、例えば、ＣＶＤ法を用いて、非磁性層２２上、絶縁層３２上及びキャップ層１６上に、磁性層３１を形成する。この後、図１１に示すように、ＲＩＥにより、磁性層３１をエッチングし、この磁性層３１をフリー層２３の側面を取り囲むように残存させる。
【００６２】
ここで、磁性層３１のエッチングに関しては、エッチング量を調整することにより、その残存量を制御することができる。例えば、図１１に示すように、フリー層２３の側面のみを取り囲むように磁性層３１を残せば、図４のＭＴＪ素子を得ることができるし、また、フリー層２３の側面及びキャップ層１６の側面を取り囲むように磁性層３１を残せば、図５のＭＴＪ素子を得ることができる。
【００６３】
なお、磁性層３１は、ＭＴＪ素子の特性を変化させるような不要な磁場、例えば、ピン層からの漏れ磁場をシールドするために配置される。このため、磁性層３１は、ピン層やフリー層とは異なる磁気特性を持つ材料から構成される。
【００６４】
次に、図１２に示すように、ＰＥＰにより、非磁性層２２上、絶縁層３２上、キャップ層１６上及び磁性層３１上に、レジストマスク３４を形成する。そして、このレジストマスク３４をマスクにして、ＲＩＥにより、非磁性層２２、磁性層２１及び導電層１５を連続してエッチングする。その結果、磁性層２１は、ピン層となり、非磁性層２２は、トンネル絶縁層となる。
【００６５】
この後、アッシングにより、レジストマスク３４は、除去される。
【００６６】
以上のプロセスにより、図４に示すようなＭＴＪ素子が完成する。
【００６７】
ところで、本例では、フリー層２３と磁性層３１との間に一定の距離を確保するため、これらの間に絶縁層３２を配置しているが、この絶縁層３２を形成するプロセスを省略すれば、容易に、図６又は図７のＭＴＪ素子を得ることができる。
【００６８】
このような製造方法によれば、サイドウォールプロセスを用いて、セルフアラインにより磁気シールド層としての磁性層３１を形成できる。これにより、レジストマスク３３，３４のリソグラフィ時に、合せずれが生じたとしても、この合せずれによるＭＴＪ素子の磁気特性のばらつきは生じない。
【００６９】
４．  その他
本発明の例に関わる磁気ランダムアクセスメモリは、チップ内にメモリ機能のみが形成される単体メモリの他、チップ内にメモリ機能とロジック機能（演算、制御など）とが混載されるＬＳＩにも適用できる。
【００７０】
また、本発明の例は、ＭＴＪ素子の層構造や形状などに限定されず、様々な種類のＭＴＪ素子に適用できる。
【００７１】
例えば、本発明の例は、ボトムピン構造のＭＴＪ素子の他、トップピン構造のＭＴＪ素子を有する磁気ランダムアクセスメモリにも適用でき、さらに、十字型のＭＴＪ素子を有する磁気ランダムアクセスメモリにも適用できる。
【００７２】
また、上述の例では、１トランジスタ−１ＭＴＪタイプのセルアレイ構造について説明したが、本発明の例に関わる磁気ランダムアクセスメモリは、その他のタイプのセルアレイ構造、例えば、１トランジスタ−ｎ（ｎは複数）ＭＴＪタイプ、はしごタイプ、積み重ねタイプ、クロスポイントタイプなどのセルアレイ構造にも適用できる。
【００７３】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の例に関わるデバイス構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】磁気シールド層のレイアウトの第１例を示す断面図。
【図５】磁気シールド層のレイアウトの第２例を示す断面図。
【図６】磁気シールド層のレイアウトの第３例を示す断面図。
【図７】磁気シールド層のレイアウトの第４例を示す断面図。
【図８】本発明の例に関わる製造方法の一工程を示す断面図。
【図９】本発明の例に関わる製造方法の一工程を示す断面図。
【図１０】本発明の例に関わる製造方法の一工程を示す断面図。
【図１１】本発明の例に関わる製造方法の一工程を示す断面図。
【図１２】本発明の例に関わる製造方法の一工程を示す断面図。
【図１３】従来のデバイス構造の例を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】従来のデバイス構造の問題点を示す断面図。
【図１７】従来のデバイス構造の問題点を示す断面図。
【符号の説明】
【００７５】
１１：  シリコン基板、  １２：  素子分離層、  １３Ａ：  ソース領域、  １３Ｂ：  ドレイン領域、  １４，１７，３２：  絶縁層、  １５：  導電層、  １６：  キャップ層、  １８，１９：  ヨーク層、  ２１：  ピン層、  ２２：  トンネル絶縁層、  ２３：  フリー層、  ３１：  磁気シールド層（磁性層）、  ３３，３４：  レジストマスク、  ＭＴＪ：  ＭＴＪ素子、  ＷＷＬ：  書き込みワード線、  ＷＢＬ：  書き込みビット線、  ＲＷＬ：  読み出しワード線、  ＲＢＬ：  読み出しビット線、  ＲＳＷ：  読み出し選択スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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