(57)【要約】【課題】本発明は、基板及び電源に発生するノイズを効果的に低減することができるノイズ低減回路を備えた半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路は、基板２１と、基板２１に形成されるトリプルウェル上に形成されるデジタル回路２３と、デジタル回路２３のウェルの電位を供給する第１のノード３２と、第１のノード３２とは独立した第２のノード３１と、第２のノード３１から入力電位を受け取る入力端と基板に基板電位を供給する出力端とを有し基板上に形成される基板電位供給回路２５を含み、基板電位供給回路２５は入力端に実質的に直流電流が流れる直流電流経路を有さず且つ出力端に入力電位に追従する出力電位を生成することを特徴とする。【選択図】図３
2005322750.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板に形成されるトリプルウェル上に形成されるデジタル回路と、
該デジタル回路のウェルの電位を供給する第１のノードと、
該第１のノードとは独立した第２のノードと、
該第２のノードから入力電位を受け取る入力端と該基板に基板電位を供給する出力端とを有し該基板上に形成される基板電位供給回路
を含み、該基板電位供給回路は該入力端に実質的に直流電流が流れる直流電流経路を有さず且つ該出力端に該入力電位に追従する出力電位を生成することを特徴とする半導体集積回路。
【請求項２】
該基板上に形成されるアナログ回路を更に含み、該アナログ回路のウェルの電位は該デジタル回路のウェルの電位とは独立であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該アナログ回路は該トリプルウェルとは別に該基板に形成されたトリプルウェル上に形成されることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
該アナログ回路は該基板上に直接に形成されることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
該アナログ回路は該トリプルウェル上に形成されることを特徴とする請求項２記載の半導体集積回路。
【請求項６】
該基板電位供給回路の電源電位及びグラウンド電位は該デジタル回路の電源電位及びグラウンド電位とは独立であることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
該基板電位供給回路は、
ゲート端が該入力端に接続されドレイン端がグラウンド電位に接続されソース端及びバックゲートが該出力端に接続されるＰＭＯＳトランジスタと、
該ソース端に接続される電流源
を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項８】
該基板電位供給回路は、
ゲート端が該入力端に接続されドレイン端が電源電位に接続されソース端及びバックゲートが該出力端に接続されるＮＭＯＳトランジスタと、
該ソース端に接続される電流源
を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項９】
該基板電位供給回路は、
ゲート端が該入力端に接続されドレイン端がグラウンド電位に接続されソース端及びバックゲートが該出力端に接続されるＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタの該ソース端に接続される電流源と、
ゲート端が該入力端に接続されドレイン端が電源電位に接続されソース端及びバックゲートが該出力端に接続されるＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタの該ソース端に接続される電流源
を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
該基板電位供給回路は、
ゲート端が該入力端に接続されソース端が該出力端に接続されるトランジスタと、
該トランジスタに電流を供給する電流源
を含むことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体集積回路に関し、詳しくは基板電位のノイズを低減するノイズ低減回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
図1は、Ｐ基板の場合のツインウェル／トリプルウェルプロセスの半導体集積回路の構成の一例を示す図である。（ａ）がツインウェルの場合の構成、（ｂ）がトリプルウェルの場合の構成を示す。Ｐ基板１０上に形成されたＮＭＯＳトランジスタは、ｎ＋で構成されるソース１１及びドレイン１２、ポリシリコンで構成されるゲート１３、及び通常グラウンド電位に接続されるｐウェルのバックゲート１５を含む。またこの例のようにＰ基板を用いる構成では、基板の電位を固定するためのｐ＋（Ｎ基板の構成ではｎ＋）の領域１６が設けられ、この領域１６にグラウンド電位（Ｎ基板の構成では電源電位）が供給される。
【０００３】
上述のようにｐウェルのバックゲート電位１５とＰ基板の電位１６とは、双方共にグラウンド電位が供給される。従って図１（ａ）に示されるように、ツインウェルプロセスによる構成の場合には、バックゲート電位とＰ基板の電位とを共通のグラウンドに接続することが一般的である。しかしこのようなツインウェルプロセスの構成では、パッケージのインダクタンス成分とトランジスタに流れる貫通電流とにより発生するノイズが、Ｐ基板に直接に伝播してしまうという問題がある。そのためツインウェルプロセスを用いる構成は、ノイズに対する感度が高いアナログ回路には用いることは少なく、デジタル回路に用いるのが一般的である。
【０００４】
一方、図１（ｂ）に示されるトリプルウェルプロセスによる構成の場合、Ｐウェル１４の下部に更にｎウェルが追加されている。この目的は、トランジスタのバックゲート１５を構成するｐ＋の領域とＰ基板１０との間を追加のｎウェルにより分離することで、Ｐ基板１０からトランジスタに伝播するノイズを軽減させることである。この目的を達成するため、一般的に、トランジスタのバックゲート１５を構成するｐ＋の領域とＰ基板１０とは独立の電位に接続される。またｎウェル１７はｎ＋領域であるので、ｎ＋の領域１８を設けここに電源電位を供給する。この構成によりトランジスタに伝播するノイズを軽減することができるため、トリプルウェルプロセスはアナログ回路に多く用いられる。
【０００５】
回路の高速・高集積化が求められている現在、トリプルウェルによる構成の半導体集積回路においても、ノイズの影響、特に高周波成分のノイズの影響を軽減させることが困難となっている。これは、ｐ領域とｎ領域の間のＰＮ接合によって生じる寄生容量Ｃ１及びＣ２が存在するためである。この寄生容量は、トリプルウェルで構成したアナログ回路とツインウェルで構成したデジタル回路とが同一基板上に存在する場合等に悪影響をもたらす可能性がある。例えば、ツインウェル構成のデジタル回路からクロック信号に起因するノイズがＰ基板に伝播し、更にＰ基板から寄生容量を介してトリプルウェル構成のアナログ回路に伝播する。このクロストークノイズの影響によりアナログ回路の精度劣化がもたらされる可能性がある。この影響は、デジタル回路の電源電流とパッケージのインダクタンスとに起因する電源電位のリンギングが大きいときに特に顕著である。
【０００６】
このようなノイズの影響を抑制するための従来手法として、全ての回路をトリプルウェル構成にすることによりノイズの伝播を抑制する方法がある。また、基板やウェルのコンタクトをできる限り多くとることによってコンタクト抵抗を小さくし、電源やグラウンドとの接続を強化する手法、更には、ノイズを吸収する機能を有するガードリングを回路間に設けて、ノイズの影響を軽減する手法等がある。このようにノイズの伝播・発生の要因を予防的な措置により取り除くことで電源（ウェル電位）や基板におけるノイズの影響を抑制する手法は数多くあるが（例えば特許文献１及び２）、発生するノイズを対処的な措置により低減する手法は数少ない。
【０００７】
図２は、発生するノイズを低減する回路構成の一例を示す図である（特許文献３）。このノイズ低減回路は、雑音発生回路４と雑音の影響を受ける回路５とが搭載された集積回路６に設けられ、雑音検出部１、雑音相殺信号入力部２、及び雑音相殺信号発生回路３を含む。この雑音相殺信号発生回路３は、反転増幅回路により構成され、基板の電位と内部又は外部の安定しているグラウンド電位とを比較し、その差分がなくなるように増幅器によりフィードバック制御を行う。これにより反転増幅回路の出力電位を強制的にグラウンド電位に設定し、この出力電位を基板電位に接続することで基板ノイズを低減する。
【特許文献１】特開２０００−２０８７０８号公報
【特許文献２】特開２００１−２８４２３号公報
【特許文献３】特開平８−８４０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら図２に示す回路は、雑音検出部１により検出した現在のノイズ状態に基づいて動作するものであり、広い範囲の全ての高周波ノイズに対してノイズ低減効果があるように増幅器を設計する必要がある。また雑音相殺信号発生回路３の反転増幅回路の出力を基板電位（グラウンド電位）に設定するよう動作するために、入出力が常時グラウンド電位付近となり、回路の動作領域はグラウンド電位近傍の領域となる。これら回路の高周波特性の問題及び動作領域の問題のために、この回路のノイズ低減効果には限界がある。
【０００９】
以上を鑑みて、本発明は、基板及び電源に発生するノイズを効果的に低減することができるノイズ低減回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明による半導体集積回路は、基板と、該基板に形成されるトリプルウェル上に形成されるデジタル回路と、該デジタル回路のウェルの電位を供給する第１のノードと、該第１のノードとは独立した第２のノードと、該第２のノードから入力電位を受け取る入力端と該基板に基板電位を供給する出力端とを有し該基板上に形成される基板電位供給回路を含み、該基板電位供給回路は該入力端に実質的に直流電流が流れる直流電流経路を有さず且つ該出力端に該入力電位に追従する出力電位を生成することを特徴とする。
【発明の効果】
【００１１】
本発明の少なくとも１つの実施例によれば、デジタル回路のウェルの電位と基板の電位とを分離することによって、基板に伝播する直流的なノイズ成分をカットすることができる。また入力電位に追従する出力電位を生成する基板電位供給回路に、デジタル回路のウェルの電位とは独立の安定した電位を入力することで、出力電位である基板電位を入力電位に追従させて安定化することができる。これによりデジタル回路から高周波ノイズが発生する場合であっても基板の電位を安定化させることができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図３は、本発明によるノイズ低減回路を適用した半導体集積回路の第１の実施例を示す図である。図３の半導体集積回路２０は、基板２１、トリプルウェル２２、デジタル回路２３、基板２１と同タイプのウェルである電源入力部２４、及びバッファ回路（基板電位供給回路）２５を含む。バッファ回路（基板電位供給回路）２５は、ノード３１から第１の所定の電位を入力電位として受け取り、第２の所定の電位を出力電位として出力する。バッファ回路２５は、入力電位を受け取る入力側には直流電流経路を有さずに直流電流が実質的に流れ込むことはなく、また出力側には入力電位に追従する出力電位を生成して供給する機能を有した回路である。ここで直流電流経路が無い入力端とは、例えばトランジスタのゲート端である。バッファ回路（基板電位供給回路）２５の出力電位は、電源入力部２４を介して基板２１に基板電位として供給される。なお図示の都合上、バッファ回路２５を基板と分離したものとして示しているが、バッファ回路２５はデジタル回路２３が形成されるのと同一の基板２１上に形成されるものである。
【００１４】
ノイズ源となるデジタル回路２３のウェルの電位はノード３２から供給される。このデジタル回路２３と基板２１とはトリプルウェル２２で分離されており、デジタル回路２３を構成するウェルの電位と基板２１の電位が別電源或いは別電位として供給される。ここでノード３１とノード３２とは、例えば半導体集積回路のチップ境界Ｂにおいて別々のノードであり、デジタル回路２３で発生したノイズが電源系の接続を介してノード３１からバッファ回路２５に流れ込むことはない。
【００１５】
このようにデジタル回路２３のウェルと基板２１の電位を分離することによって、基板２１に伝播する直流的なノイズ成分をカットすることができる。またバッファ回路２５にデジタル回路２３のウェルの電位とは独立の安定した電位を入力することで、入力電位に追従するバッファ回路２５の出力電位を安定化させ、これにより基板２１の電位を安定化させることができる。
【００１６】
上記構成によれば、基板２１上にデジタル回路２３用のトリプルウェル２２とは別のトリプルウェルを用いてアナログ回路を形成した場合、または基板２１上にアナログ回路を直接に形成した場合であっても、アナログ回路に基板２１を介して伝播するノイズを低減することができる。このように本発明によるノイズ低減回路は、種々の構成のアナログデジタル混在回路に応用することが可能である。
【００１７】
図４は、アナログ回路がデジタル回路と同一のトリプルウェル２２上に構成された場合を示す図である。アナログ回路２６のウェルには、ノード３１及び３２とは分離したノード３３から独立した電位が供給される。またデジタル回路２３のウェルの電位とは独立の安定した電位をバッファ回路２５に入力しているので、図３の場合と同様に基板２１の電位を安定化させることができる。
【００１８】
図５は、バッファ回路２５の電源及びグラウンドを独立した電源及びグラウンドとした構成を示す図である。図５において、バッファ回路２５には電源端子３５から電源電位が供給され、グラウンド端子３６からグラウンド電位３６が供給される。これら電源端子３５及びグラウンド端子３６は、デジタル回路（例えば図３及び図４のデジタル回路２３）に供給する電源及びグラウンド用の端子とは独立した端子である。このように電源を分離した構成により、バッファ回路２５の出力電位を更に安定させ、基板２１の電位の安定度をさらに高めることができる。
【００１９】
図６は、バッファ回路２５の第１の実施例の構成を示す回路図である。図６に示すバッファ回路２５は、基板２１がＰ基板である場合に適用される構成である。図６のバッファ回路２５は、ＰＭＯＳトランジスタ４１と電流源４２とを含む。ＰＭＯＳトランジスタ４１においては、ゲート端をグラウンド端子の電位Ｖｇｐに接続し、ドレイン端をグラウンド端子ＧＮＤに接続し、更にソース端とバックゲートを出力Ｖｏに接続している。この出力Ｖｏは電源入力部２４を介して基板２１に供給される（図３及び図４参照）。電流源４２は、抵抗、トランジスタ、ダイオード等でよい。
【００２０】
ＰＭＯＳトランジスタ４１のゲート・ソース間電圧をＶｇｓｐ＝Ｖｏ−Ｖｇｐ、閾値をＶｔｐ０（ソース・バックゲート間電圧Ｖｓｂ＝０Ｖ時）とすると、ＰＭＯＳトランジスタ４１に流れる電流Ｉｄｓｐ及び電流源４２に流れる電流Ｉ０は、トランジスタの飽和領域の式を用いて、
Ｉｄｓｐ＝Ｉ０＝(β／２)×(Ｖｇｓｐ−Ｖｔｐ０)２                      （１）
と表される。ただしβはμＣｏｘＷ／Ｌ（μはキャリアの移動度、Ｃｏｘは単位面積あたりの酸化膜容量、Ｗ及びＬはそれぞれトランジスタのチャネル幅及びチャネル長）である。この時のトランジスタサイズ及び電流値I0は、ＰＭＯＳトランジスタが飽和領域で動作するための条件である｜Ｖｄｓｐ｜＝｜Ｖｇｓｐ｜＞｜Ｖｇｓｐ−Ｖｔｐ０｜＞０ を満たすように設計する必要がある。
【００２１】
式（１）を変形すると、Ｖｇｓｐは、
Ｖｇｓｐ＝√（２Ｉ０／β）＋Ｖｔｐ０                                （２）
となる。前記条件を満たす時、電流源から供給されるＩ0は一定であり、β値及び閾値電圧Ｖｔｐ０はトランジスタのサイズが決定すれば定数とみなせるので、Ｖｇｓｐは一定電圧となる。Ｖｏ＝Ｖｇｐ＋Ｖｇｓｐであるので、出力電位Ｖｏは入力電位Ｖｇｐに追従することになり、Ｖｏを安定化させるためにはＶｇｐを安定にすればよい。図６の構成では、Ｖｇｐをグラウンド電位に固定しているのでＶｏ＝Ｖｇｓｐとなり、出力Ｖｏが常にＶｇｓｐとなる。図３等で示したようにＶｇｐに接続するグラウンド電位にノイズがのらないように別端子でグラウンド電位を供給すれば、更にノイズ低減の効果を高めることができる。
【００２２】
次に、ウェル間の寄生容量を介して伝達される基板へのノイズを考慮して、Ｐ基板の電位Ｖｏが変動し、Ｖｏ±ΔＶとなった場合について説明する。
【００２３】
Ｖｏ→Ｖｏ＋ΔＶになることは、Ｖｇｓｐ→Ｖｇｓｐ＋ΔＶに変化しようとすることを意味している。この時ＰＭＯＳトランジスタ４１は、｜Ｖｄｓｐ｜＝｜Ｖｇｓｐ＋ΔＶ｜＞｜Ｖｇｓｐ＋ΔＶ−Ｖｔｐ０｜＞０を満たすように動作できるため、飽和領域で動作する。従って、式（２）の動作が成立し、Ｖｇｓｐ＋ΔＶ→Ｖｇｓｐに戻るようにΔＶが急峻にゼロになる変化が起こる。
【００２４】
しかしながらＶｏ→Ｖｏ−ΔＶになった場合、即ちＶｏが減少する方向に電位が変化した場合には、ΔＶの大きさによっては、｜Ｖｄｓｐ｜＝｜Ｖｇｓｐ−ΔＶ｜＞｜Ｖｇｓｐ−ΔＶ−Ｖｔｐ０｜＞０を満たせない可能性がある。この場合、トランジスタの動作が飽和領域ではなく線形領域で行われることになり、式（２）が成立しない。従って、Ｖｏが減少する方向にノイズが発生した場合、図６の回路でノイズを低減することができない場合がある。
【００２５】
以上説明したように、図６に示すバッファ回路２５を用いた場合には、Ｐ基板の電位が増加する方向に変化するノイズ成分を低減させることができる。具体的には、Ｐ基板に伝播した電位増加方向のノイズを約半減（約１／２倍）させることができる。
【００２６】
図７は、バッファ回路２５の第２の実施例の構成を示す回路図である。図７に示すバッファ回路２５は、基板２１がＰ基板である場合に適用される構成である。図７のバッファ回路２５は、ＮＭＯＳトランジスタ５１と電流源５２とを含む。ＮＭＯＳトランジスタ５１においては、ゲート端を電源端子に接続して電位Ｖｇｎに設定し、ドレイン端を電源端子Ｖｄｄに接続し、更にソース端とバックゲートを出力Ｖｏに接続している。この出力Ｖｏは電源入力部２４を介して基板２１に供給される（図３及び図４参照）。電流源５２は、抵抗、トランジスタ、ダイオード等でよい。
【００２７】
図６の第１の実施例の場合と同様に、ＮＭＯＳトランジスタ５１に流れる電流をＩｄｓｎ、電流源５２に流れる電流をＩ０、ＮＭＯＳトランジスタ５２のゲート・ソース間電圧をＶｇｓｎ＝Ｖｇｎ−Ｖｏ、閾値をＶｔｎ０（ソース・バックゲート間電圧Ｖｓｂ＝０Ｖ時）とした時、
Ｉｄｓｎ=Ｉ０＝(β／２)×(Ｖｇｓｎ−Ｖｔｎ０)２                      （３）
となる。ただし式（３）は、Ｖｄｓｎ＝Ｖｇｓｎ＞Ｖｇｓｎ−Ｖｔｎ０＞０を満たすときに成立する。
【００２８】
式（３）を変形すると、Ｖｇｓｐは、
Ｖｇｓｎ＝√（２Ｉ０／β）＋Ｖｔｎ０                                （４）
となる。前記条件を満たす時、電流源から供給されるＩ0は一定であり、β値及び閾値電圧Ｖｔｎ０はトランジスタのサイズが決定すれば定数とみなせるので、Ｖｇｓｎは一定電圧となる。Ｖｏ＝Ｖｇｎ−Ｖｇｓｎであるので、出力電位Ｖｏは入力電位Ｖｇｎに追従することになり、Ｖｏを安定化させるためにはＶｇｎを安定にすればよい。図７の構成では、Ｖｇｎを電源電位に固定しているのでＶｏ＝Ｖｄｄ−Ｖｇｓｎとなる。図３等で示したようにＶｇｎに接続する電源電位にノイズがのらないように別端子で電源電位を供給すれば、更にノイズ低減の効果を高めることができる。
【００２９】
次に、第1の実施例の場合と同様に、ウェル間の寄生容量を介して伝達される基板へのノイズを考慮して、Ｐ基板の電位Ｖｏが変動し、Ｖｏ±ΔＶとなった場合について説明する。
【００３０】
Ｖｏ→Ｖｏ−ΔＶになることは、Ｖｇｓｎ→Ｖｇｓｎ＋ΔＶに変化しようとすることを意味する。この時ＮＭＯＳトランジスタ５１は、Ｖｄｓｎ＝Ｖｇｓｎ＋ΔＶ＞Ｖｇｓｎ＋ΔＶ−Ｖｔｎ０＞０を満たすように動作できるため、飽和領域で動作する。従って、式（４）の動作が成立し、Ｖｇｓｎ＋ΔＶ→Ｖｇｓｎに戻るようにΔＶが急峻にゼロになる変化が起こる。
【００３１】
しかしながらＶｏ→Ｖｏ＋ΔＶになった場合、即ちＶｏが増加する方向に電位が変化した場合には、ΔＶの大きさによっては、Ｖｄｓｎ＝Ｖｇｓｎ−ΔＶ＞Ｖｇｓｎ−ΔＶ−Ｖｔｎ０＞０を満たせない可能性がある。この場合、トランジスタの動作が飽和領域ではなく線形領域で行われることになり、式（４）が成立しない。従って、Ｖｏが増加する方向にノイズが発生した場合、図７の回路でノイズを低減することができない場合がある。
【００３２】
以上説明したように、図７に示すバッファ回路２５を用いた場合には、Ｐ基板の電位が減少する方向に変化するノイズ成分を低減させることができる。具体的には、Ｐ基板に伝播した電位減少方向のノイズを約半減（約１／２倍）させることができる。
【００３３】
図８は、バッファ回路２５の第３の実施例の構成を示す回路図である。図８に示すバッファ回路２５は、基板２１がＰ基板である場合に適用される構成である。図８のバッファ回路２５は、ＰＭＯＳトランジスタ６１、電流源６２、ＮＭＯＳトランジスタ７１、及び電流源７２を含む。ＮＭＯＳトランジスタ７１においては、ゲート端を電源端子に接続して電位Ｖｇｎに設定し、ドレイン端を電源端子Ｖｄｄに接続し、更にソース端とバックゲートを出力Ｖｏに接続している。ＰＭＯＳトランジスタ６１においては、ゲート端をグラウンド端子の電位Ｖｇｐに接続し、ドレイン端をグラウンド端子ＧＮＤに接続し、更にソース端とバックゲートを出力Ｖｏに接続している。この出力Ｖｏは電源入力部２４を介して基板２１に供給される（図３及び図４参照）。電流源６２及び７２は、抵抗、トランジスタ、ダイオード等でよい。
【００３４】
この構成では、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ７１とがそれぞれ電流Ｉoを流す平衡状態になるように、出力Ｖｏの電位が決定される。出力電位ＶｏはＩoが一定である限りは、一定の電圧になるように固定される。
【００３５】
次に、ウェル間の寄生容量を介して伝達される基板へのノイズを考慮して、Ｐ基板の電位Ｖｏが変動し、Ｖｏ±ΔＶとなった場合について説明する。
【００３６】
Ｖｏ→Ｖｏ＋ΔＶになることは、Ｖｇｓｐ→Ｖｇｓｐ＋ΔＶ及びＶｇｓｎ→Ｖｇｓｎ−ΔＶに変化しようとすることを意味している。この時ＰＭＯＳトランジスタ６１は、｜Ｖｄｓｐ｜＝｜Ｖｇｓｐ＋ΔＶ｜＞｜Ｖｇｓｐ＋ΔＶ−Ｖｔｐ０｜＞０を満たすように動作できるため、飽和領域で動作する。従って、式（２）の動作が成立し、Ｖｇｓｐ＋ΔＶ→Ｖｇｓｐに戻るようにΔＶが急峻にゼロになる変化が起こる。
【００３７】
Ｖｏ→Ｖｏ−ΔＶになることは、Ｖｇｓｐ→Ｖｇｓｐ−ΔＶ、Ｖｇｓｎ→Ｖｇｓｎ＋ΔＶに変化しようとすることを意味している。この時ＮＭＯＳトランジスタ７１は、Ｖｄｓｎ＝Ｖｇｓｎ＋ΔＶ＞Ｖｇｓｎ＋ΔＶ−Ｖｔｎ０＞０を満たすように動作できるため、飽和領域で動作する。従って、式（４）の動作が成立し、Ｖｇｓｎ＋ΔＶ→Ｖｇｓｎに戻るようにΔＶが急峻にゼロになる変化が起こる。
【００３８】
このように第３の実施例では、ノイズの影響でＶｏが増加する方向或いは減少する方向の何れに変化したとしても、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ７１の何れかが飽和領域で動作するので、飽和領域で動作し一定電流を流そうとするトランジスタによりＶｏの電位が強制的に固定される。その結果、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ７１の両トランジスタが共に飽和領域で動作するようなフィードバック動作が実現される。
【００３９】
以上説明したように、図８に示すバッファ回路２５を用いた場合には、Ｐ基板の電位が増加する方向又は減少する方向の何れの方向に変化する場合であっても、ノイズ成分を効果的に低減させることができる。
【００４０】
図９は、本発明によるノイズ低減回路の効果を示すシミュレーション波形を示す図である。横軸は時間、縦軸は基板電位を示す。波形Ｉは、図８に示すバッファ回路を用いたノイズ低減回路の効果を示す波形であり、縦軸に示す電位の０Ｖに波形の中心が位置するようにオフセットを加えて示してある。波形Ｎは、ノイズ低減回路を全く用いない場合の波形である。また波形Ｐは、図２に示す従来のノイズ低減回路による効果を示す波形である。
【００４１】
本発明による波形Ｉは、ノイズ低減回路無しの波形Ｎに比較して、電位増加方向及び電位減少方向の両方向のノイズ成分が低減されている。ノイズのピーク成分に着目すると、本発明のノイズ低減回路を使用した場合には、ノイズ低減回路無しの場合に比較して約１／３ 〜１／４の大きさになっている。また従来技術のノイズ低減回路を使用した場合と比較しても、ノイズ高周波成分の表れであるノイズピーク成分が、本発明のノイズ低減回路の場合には約半減していることがわかる。
【００４２】
このように本発明のノイズ低減回路が効果的にノイズを低減できる理由は、基板の電位をノイズ低減のための最適な電位に設定できるという点、適切な動作領域内で回路が動作可能である点等が挙げられる。こうした理由が、ノイズピークに代表されるノイズの高周波成分の低減に繋がっている。
【００４３】
以上の本発明の実施例においては、Ｐ基板の場合を例としてノイズ低減回路の構成を説明したが、本発明のノイズ低減化回路はＰ基板への適用に限定されるものではなく、Ｎ基板にも同様に適用可能であることは明らかであり、またｐウェルやｎウェルの電位を安定させるように応用することもできる。
【００４４】
またノイズ低減回路に入力する電位や電源端子にノイズがのらないように専用のピンを確保すれば、更にノイズ低減の効果を高めることができる。
【００４５】
また本発明においては、一定電流を流すことにより出力電位を安定させるという原理に基づいて、適切な動作領域から逸脱することのないノイズ低減回路を、簡単な回路構成を用いて容易に実現することができる。また回路規模を小さくすることが容易であるので、ノイズ発生量が多い回路ブロックにノイズ低減回路を複数個挿入することによって、ノイズ低減効果を更に高めることも可能である。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４７】
【図１】Ｐ基板の場合のツインウェル／トリプルウェルプロセスの半導体集積回路の構成の一例を示す図である。
【図２】発生するノイズを低減する回路構成の一例を示す図である
【図３】本発明によるノイズ低減回路を適用した半導体集積回路の実施例を示す図である。
【図４】アナログ回路がデジタル回路と同一のトリプルウェル上に構成された場合を示す図である。
【図５】バッファ回路の電源及びグラウンドを独立した電源及びグラウンドとした構成を示す図である。
【図６】バッファ回路の第１の実施例の構成を示す回路図である。
【図７】バッファ回路の第２の実施例の構成を示す回路図である。
【図８】バッファ回路の第３の実施例の構成を示す回路図である。
【図９】本発明によるノイズ低減回路の効果を示すシミュレーション波形を示す図である。
【符号の説明】
【００４８】
２１  基板
２２  トリプルウェル
２３  デジタル回路
２４  電源入力部
２５  バッファ回路（基板電位供給回路）
２６  アナログ回路
３１、３２、３３  ノード
４１  ＰＭＯＳトランジスタ
４２  電流源
５１  ＮＭＯＳトランジスタ
５２  電流源
６１  ＰＭＯＳトランジスタ
６２  電流源
７１  ＮＭＯＳトランジスタ
７２  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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