(57)【要約】【課題】  モノリシック低雑音増幅器のチップを、気密パッケージに実装して用いる場合に、不要発振の原因となる帯域外の高域の利得を低減して、この帯域での不要波のチップ外への放射・伝導を抑制する。【解決手段】  増幅素子と、上記増幅器の入力端に、一端が接続された入力整合回路と、上記増幅器の出力端に、一端が接続された出力整合回路と、上記入力整合回路の他端に接続された入力バイアス回路と、上記出力整合回路の他端に接続された出力バイアス回路と、上記出力バイアス回路の他端に接続され、所望帯域の所要帯域より高域の周波数帯で信号減衰作用を有した帯域外高域減衰回路を備える。【選択図】        図１
2005244539.tif 000002
【特許請求の範囲】
【請求項１】
増幅素子と、
上記増幅素子の入力端に、一端が接続された入力整合回路と、
上記増幅素子の出力端に、一端が接続された出力整合回路と、
上記入力整合回路の他端に接続された入力バイアス回路と、
上記出力整合回路の他端に接続された出力バイアス回路と、
上記出力バイアス回路の他端に接続され、所望の帯域より高域の周波数帯で信号減衰作用を有し、抵抗素子を含む減衰回路と、
を備えたモノリシック低雑音増幅器。
【請求項２】
増幅素子と、
上記増幅素子の入力端に、一端が接続された入力整合回路と、
上記増幅素子の出力端に、一端が接続された出力整合回路と、
上記入力整合回路の他端に接続された入力バイアス回路と、
上記出力整合回路の他端に接続された出力バイアス回路と、
上記出力バイアス回路の他端に、一端が接続された抵抗素子と、
上記抵抗素子の他端に直列接続された先端開放スタブと
を備えたモノリシック低雑音増幅器。
【請求項３】
増幅素子と、
上記増幅素子の入力端に、一端が接続された入力整合回路と、
上記増幅素子の出力端に、一端が接続された出力整合回路と、
上記入力整合回路の他端に接続された入力バイアス回路と、
上記出力整合回路の他端に接続された出力バイアス回路と、
上記出力バイアス回路の他端に、一端が接続された第１の抵抗素子と、
上記抵抗素子の他端に直列接続された第１の先端開放スタブと、
上記第１の抵抗素子の一端に、一端が接続されたインダクタと、
上記インダクタの他端に、一端が接続された第２の抵抗素子と、
上記第２の抵抗素子の他端に接続された第２の先端開放スタブと、
を備えたモノリシック低雑音増幅器。
【請求項４】
上記第１の先端開放スタブと、上記第２の先端開放スタブの長さ、幅が異なっていることを特徴とする請求項３記載のモノリシック低雑音増幅器。
【請求項５】
増幅素子と、
上記増幅素子の入力端に、一端が接続された入力整合回路と、
上記増幅素子の出力端に、一端が接続された出力整合回路と、
上記入力整合回路の他端に接続された入力バイアス回路と、
上記出力整合回路の他端に接続された出力バイアス回路と、
上記出力バイアス回路の他端に、一端が接続された抵抗素子と、
上記抵抗素子の他端に直列接続され、所要周波数における波長の概略２分の１波長となる長さの線路を有した短絡スタブと
を備えたモノリシック低雑音増幅器。
【請求項６】
上記請求項１記載のモノリシック低雑音増幅器において、
上記増幅素子、入力整合回路、入力バイアス回路、出力バイアス回路、および減衰回路を、気密パッケージ内部の空洞内に収容したことを特徴とするモノリシック低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子と線路などの回路要素を半導体基板上に一体形成してなるモノリシック低雑音増幅器の不要波低減に関するものである。
【背景技術】
【０００２】
モノリシック低雑音増幅器は、移動体通信、衛星通信の分野などで、マイクロ波帯やミリ波帯のアクティブモジュール等の各種受信コンポーネントや受信装置に広く用いられている。従来のモノリシック低雑音増幅器の基本的な構成要素としては、増幅動作の中心となる増幅用能動デバイスと、その入出力側に設けられた整合回路、ならびに上記能動デバイスに電力を供給するためのバイアス印加回路が挙げられる。上記の入出力側に設けられた整合回路を適切に設計することによって、このようなモノリシック低雑音増幅器に入射した高周波信号は、雑音増加が抑圧されて効率よく増幅されるようになっている（例えば、非特許文献１参照）。近年の増幅用能動デバイスは、所要の周波数帯域を上回る非常に広い帯域に渡って利得を有しているので、所要帯域において得に大きな利得を引き出すように整合回路やバイアス回路を電気設計することによって、効率の高い増幅作用が得られる。
【０００３】
【非特許文献１】伊藤康之ほか著、「MMIC技術の基礎と応用」、リアライズ社、平成8年5月31日、P.193
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようなモノリシック低雑音増幅器を使用する際には、電気的・機械的安定性の観点から、気密パッケージ内に増幅用能動デバイスのチップを収容して、実使用することが多い。この場合には、チップ寸法や、外部接続のための接続孔を設ける必要があることなどによって、パッケージ内に設けられる空洞部の寸法が制限を受ける。この制限によって、パッケージ内の空洞部寸法を、所要帯域以上の高い周波数に渡ってまで、電波を遮断するような寸法とすることが困難となる。
【０００５】
一方で、パッケージ内での、チップや回路基板の接続に用いられる接続線が不連続部となって、電波の不要放射が生じやすくなっている。特に、所望の帯域外においても利得がある広帯域のチップを用いる場合には、この電気的不連続個所によって増幅後の出力がパッケージ内部に放射されすくなっている。したがって、パッケージ内空洞での電波の遮断が不完全となる場合には、電波伝播による増幅出力の入力側への帰還量が大きくなり、不要発振が起き易くなるという問題があった。
【０００６】
この発明は上記のような問題点を解決するためになされたもので、不要発振を抑制した低雑音増幅器の実現を目的とする。
【課題を解決するための手段】
【０００７】
この発明によるモノリシック低雑音増幅器は、増幅素子と、上記増幅素子の入力端に、一端が接続された入力整合回路と、上記増幅素子の出力端に、一端が接続された出力整合回路と、上記入力整合回路の他端に接続された入力バイアス回路と、上記出力整合回路の他端に接続された出力バイアス回路と、上記出力バイアス回路の他端に接続され、所望の帯域より高域の周波数帯で信号減衰作用を有し、抵抗素子を含む減衰回路と、を備えたものである。
【発明の効果】
【０００８】
この発明によれば、モノリシックチップからの高域不要波が外部に漏洩せず、かつパッケージ空洞内への不要電波の放射を抑えることが出来る結果、不要発振のない良好な電気特性を実現できる利点がある。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の好適な実施例について図面に基づき説明する。
【００１０】
実施の形態１．
図１は、この発明による実施の形態１のモノリシック低雑音増幅器を示す構成ブロック図である。図において、モノリシック低雑音増幅器は、低雑音増幅素子１の入力端子２側に、入力整合回路３および入力バイアス回路４が設けられている。一方、低雑音増幅素子１の出力端子５側に、出力整合回路６および出力バイアス回路７が設けられている。
【００１１】
図２は、図１に示した構成ブロック図中の主要な回路構成を示す図である。図において、低雑音増幅素子１と入力端子２間に、直列接続された第一の入力整合線路８と第二の入力整合線路９が接続される。第一の入力整合線路８と第二の入力整合線路９との間には、第一、第二の入力整合スタブ１０、１１がそれぞれ接続されて、入力整合回路３が構成されている。また、上記第二の入力整合線路９と入力端子２との間には、入力バイアス回路線路１２の一端が接続される。入力バイアス回路線路１２の他端は、入力バイアス回路抵抗１３と入力バイアス回路キャパシタ１４を介在させて接地されている。さらに、上記入力バイアス回路線路１２の他端には、入力バイアススタブ１５と入力バイアス端子１６がそれぞれ接続されている。入力バイアスは入力バイアス端子１４を介して低雑音増幅素子１に印加される。なお、外部との直流成分の分離に用いられることがある、コンデンサや結合線路で構成されるいわゆるＤＣカットは記載を省略している。
【００１２】
一方、低雑音増幅素子１と出力端子５間に、直列接続された第一の出力整合線路１７と第二の出力整合線路１８が接続される。第一の出力整合線路１７と第二の出力整合線路１８との間には、第一、第二の出力整合スタブ１９、２０がそれぞれ接続されて、出力整合回路６が構成されている。また、第二の出力整合線路１８と出力端子５との間には、出力回路線路２１の一端が接続される。出力整合回路６の他端は、出力回路抵抗２２と出力回路キャパシタ２３を介在させて接地されている。さらに、上記出力回路線路２１の他端には、出力バイアススタブ２４と出力バイアス端子２５がそれぞれ接続されている。出力バイアスは上記出力バイアス端子２５を介して低雑音増幅素子１に印加される。
【００１３】
出力整合回路６および出力バイアス回路７と出力端子５の間には、所用帯域より高域の周波数帯で信号減衰作用を有して抵抗を含む回路で構成された、帯域外高域減衰回路38を接続している。
【００１４】
図２は帯域外高域減衰回路38の一態様例として、装荷回路スタブ39と装荷回路抵抗40で構成された帯域外高域減衰回路38を示している。装荷回路抵抗40の一端は、第二の出力整合線路１８と出力端子５との間で、信号が伝播する主伝送路に接続している。装荷回路抵抗40の他端は装荷回路スタブ39の一端に接続され、装荷回路スタブ39の他端は先端開放線路となっている。装荷回路スタブ39の長さは、帯域外の広域において減衰させることが必要な周波数における、波長の概略１/４に選んである。この周波数帯においては、装荷回路抵抗40が接地状態となることから、抵抗値を適切に選ぶことによって、この高域の周波数帯において大きな減衰量を得ることができ、不要波の漏洩を阻止できる。この際、減衰した不要波は装荷回路抵抗40において熱に変換されて消費されるため、低雑音増幅素子1に戻ることがなく、比較的小形な回路構成で、安定な増幅器動作が得られる利点がある。
【００１５】
次に、図１、２に示したモノリシック低雑音増幅器の動作について説明する。
入力端子２より入射した高周波信号は、入力バイアス回路４および入力整合回路３を伝播して低雑音増幅素子１に入力して増幅される。低雑音増幅素子１で増幅された高周波信号は、出力バイアス回路７および出力整合回路６を伝播して、帯域外高域減衰回路38を通って出力端子５より出力される。ここで、低雑音増幅素子１は通常、所要の周波数帯域を上回る非常に広い帯域に渡って利得を有している。低雑音増幅素子１は、所要帯域において得に大きな利得を引き出すように、入力バイアス回路４、入力整合回路３、出力バイアス回路７および出力整合回路６の電気設計をすることによって、効率の高い増幅作用を得ている。
【００１６】
図３は、この実施の形態によるモノリシック低雑音増幅器の利得周波数特性について、帯域外高域減衰回路38の働きとともに、模式的に示した図である。図中、点線は帯域外高域減衰回路38がない場合の特性をあらわしている。
低雑音増幅素子１は、例えば図中に一点鎖線で示すような広帯域な特性を有しているが、入出力に設けた整合回路によって、（１）所要帯域で効率よく動作させるようにしており、同時に、（２）所要以外の域内においては、その利得を抑制するようにしている。しかしながら、この２つの条件（１）、（２）を、広帯域にわたって実現することは難しく、帯域外高域減衰回路38を設けない場合には、例えば、帯域外の高域である周波数Fhの近傍に利得を生じさせてしまう。
【００１７】
ここで、例えば、帯域外高域減衰回路38として、図４や図５に示すような、特に周波数Fhの近傍で、帯域外の不要波を減衰する帯域減衰特性の回路を配する。これによって、図３中の実線で示すように、周波数Fh近傍での利得を相殺・抑制することができる。なお、上述においては、説明をわかりやすくするために、帯域外高域減衰回路38が所要帯域内の特性に及ぼす影響については、格別の言及をしていない。
【００１８】
このように、増幅素子が所要帯域外の高域まで利得を有していることから、従来の構成では、出力整合回路を通って所要帯域外の広域の雑音などの不要波が現れるが、この発明によれば、帯域外高域減衰回路38によってこの発現が阻止されるため、出力端子５には減衰して現れない。ここで、帯域外高域減衰回路38を出力端側に設けていることによって、雑音特性には悪影響無くして、所要の効果を実現できる。さらに、低雑音増幅器であることから、その出力電力は一般的に小さく、帯域外高域減衰回路38を構成する抵抗素子の劣化につながるような、過大な発熱などの悪影響も無い。
【００１９】
このような構成のモノリシック低雑音増幅器を実際に使用する場合には、主としてその保護、ならびに取り扱いを容易にする観点から、パッケージ内に装着して用いられることが多い。この場合の実装例を図６に示す。
【００２０】
パッケージ26内には、モノリシック低雑音増幅器チップ27や、各種基板を収容するための空洞が設けられており、空洞の底面は接地面となっている。パッケージ26内には、モノリシック低雑音増幅器チップ27がはんだ付けや導電性接着剤による接着等の接合手段で取り付けられている。また、外部回路基板28、ならびに接続線路基板29が同様にして設けられている。モノリシック低雑音増幅器チップ27の入力端子（図示せず）は、入力接続線30を介してパッケージの入力線路31と接続されている。一方、モノリシック低雑音増幅器チップ27の出力端子（図示せず）は、出力接続線32を介し、さらに外部回路基板28、基板接続線33、ならびに接続線路基板29を介してパッケージの出力線路34と電気的に接続されている。
【００２１】
また、パッケージ側部には、バイアス印加のための貫通孔35ａ、35ｂが設けられており、モノリシック低雑音増幅器チップ27のバイアス端子（図示せず）に接続されたバイアス線36a、36bを介して、バイアス印加される。パッケージ内部にモノリシック低雑音増幅器チップ27をはじめとする各回路要素を載置した後は、上蓋37によって内部が密閉される構造となっている。外部からの信号は、パッケージの入力線路31よりモノリシック低雑音増幅器チップ27に入射して増幅され、各接続線と各基板を通って、出力線路34より外部に取り出される。
【００２２】
このような構造の場合には、例えば外部接続のための貫通孔35ａ、35ｂの影響で、パッケージ内の空洞部寸法を、所要帯域以上の高い周波数に渡ってまで電波が遮断となるような寸法とすることが困難となっている。また、パッケージ内での各種接続線が不連続部となって、電波の不要放射が生じやすくなっている。しかし、上述のように、この実施例のモノリシック低雑音増幅器では、その構成要素の中に帯域外の高域の不要波を消費・減衰する回路を配している。これによって、モノリシック低雑音増幅器を、カットオフ周波数が上記高域の不要波の周波数よりも低いパッケージに装着した場合においても、モノリシックチップから上記不要波が外部に漏洩しない。このことから、接続ワイヤ等の大きな電気的不連続部からのパッケージ空洞内への不要電波の放射を抑えることが出来る。この結果、モノリシック低雑音増幅器入出力間での帰還が小さくなり、不要発振の発生が抑制される。
【００２３】
この実施の形態によれば、不要波が空間中に放射される前に十分な減衰を与えることができ、パッケージ内が電波遮断の条件を満たさない高い周波数帯においても発振の問題を解決できる。特に近年では、増幅素子性能の向上により、ミリ波帯以上の周波数帯まで利得を有する増幅素子もあり、所要周波数帯域の2倍付近までの高域での不要発振が問題となってくることが多い。この実施の形態では、このような場合においても、不要発振を抑圧する有効な解決手段を与えることができる。
【００２４】
実施の形態２．
図７は、この発明に係る実施の形態２によるモノリシック低雑音増幅器の、帯域外高域減衰回路38の構成例を示す図である。この実施の形態では、図２に示した帯域外高域減衰回路38の代わりに、装荷回路抵抗40b,40cと、インダクタ41aを用いる。この帯域外高域減衰回路38は、装荷回路抵抗40b（第１の抵抗素子）の一端側が第二の出力整合線路１８に接続され、装荷回路抵抗40c（第２の抵抗素子）の一端側が出力端子５に接続される
【００２５】
図において、２つの装荷回路抵抗40b,40cの各一端の間には、インダクタ41aが接続されてる。装荷回路抵抗40b,40cの各他端には、それぞれ装荷回路スタブ39b,39c（第１の先端開放スタブ、第２の先端開放スタブ）の一端が接続され、装荷回路スタブ39b,39cの他端は先端開放となっている。装荷回路スタブ39b,39cは、両者の長さを等しくしている。したがって、装荷回路スタブ39bと装荷回路抵抗40bとで構成される回路と、装荷回路スタブ39cと装荷回路抵抗40cとで構成される回路との、減衰量の周波数特性が一致し、減衰させたい周波数帯における減衰量を大きくできる利点がある。ここで、装荷回路スタブ39b,39c、装荷回路抵抗40b,40cからなる回路は、出力整合回路６の設計によっては、単独では所要周波数帯域において若干の反射源となる可能性があるが、インダクタ２９とあわせてπ形回路として設計することによって、良好な反射特性を実現できる。
【００２６】
実施の形態３．
図８は、この発明に係る実施の形態３によるモノリシック低雑音増幅器の、帯域外高域減衰回路38の構成例を示す図である。この実施の形態では、図２に示した帯域外高域減衰回路38の代わりに、装荷回路抵抗40d,40eと装荷回路スタブ39d,39eを用いる。この帯域外高域減衰回路38は、装荷回路抵抗40d（第１の抵抗素子）の一端側が第二の出力整合線路１８に接続され、装荷回路抵抗40e（第２の抵抗素子）の一端側が出力端子５に接続される。
【００２７】
図において、２つの装荷回路抵抗40d,40eの間には、インダクタ41bが設けられている。装荷回路抵抗40d,40eの各他端には、それぞれ装荷回路スタブ39d,39e（第１の先端開放スタブ、第２の先端開放スタブ）の一端が接続され、装荷回路スタブ39b,39cの他端は先端開放となっている。２つの装荷回路抵抗40d,40eの値と、２つの装荷回路スタブ39d,39eの長さ、幅が異なっている。この結果、減衰の中心周波数ならびに減衰量のコントロールが可能となる。また、比較的細い線路も装荷回路スタブに併用することによって、パターン占有面積を小さくできる。この結果、帯域外高域減衰回路の動作周波数帯域を狭めない範囲での小形化も可能となる。ここで、インダクタ41bの値を適切に選ぶことにより、帯域内の反射低減も可能となる結果、減衰帯域の広帯域化が図れる。
【００２８】
実施の形態４．
図９は、この発明に係る実施の形態４によるモノリシック低雑音増幅器の、帯域外高域減衰回路38の構成例を示す図である。この実施の形態では、図２に示した帯域外高域減衰回路38の代わりに、短絡装荷回路スタブ42と、装荷回路抵抗40fを用いる。
【００２９】
図において、先端短絡線路で構成された短絡装荷回路スタブ42を、装荷回路抵抗40fを介在させて、第二の出力整合線路１８と出力端子５との間で、信号が伝播する主伝送路に接続している。短絡装荷回路スタブ42と装荷回路抵抗40fとで帯域外高域減衰回路38が構成されている。上記短絡装荷回路スタブ42の長さは、帯域外の高域において減衰させることが必要な周波数における波長の概略１/２に選んである。この周波数帯においては、上記装荷回路抵抗40fが接地状態となることから、抵抗値を適切に選ぶことによりこの高域の周波数帯において大きな減衰量を得ることができ、不要波の漏洩を阻止できる。ここで、上記の高域の周波数帯が所要周波数帯の概略2倍の周波数であることから、所要周波数帯では上記装荷回路抵抗40fはほぼ開放状態となり、この帯域外高域減衰回路38は反射源とはならず、小形で反射の小さい帯域外高域減衰回路38が実現される。
【図面の簡単な説明】
【００３０】
【図１】この発明の実施の形態１に係るモノリシック低雑音増幅器の実施の形態１を示す構成ブロック図である。
【図２】この発明の実施の形態１に係るモノリシック低雑音増幅器の実施の形態２を示す回路構成図である。
【図３】この発明の実施の形態１に係るモノリシック低雑音増幅器の利得周波数特性を示す図である。
【図４】この発明の実施の形態１に係る帯域外高域減衰回路の、帯域減衰特性を示す図である。
【図５】この発明の実施の形態１に係る帯域外高域減衰回路の、他の帯域減衰特性を示す図である。
【図６】モノリシック低雑音増幅器用チップのパッケージ実装状態を示す斜視図である。
【図７】この発明によるモノリシック低雑音増幅器の実施の形態２における、高域減衰回路構成図である。
【図８】この発明によるモノリシック低雑音増幅器の実施の形態３における、高域減衰回路構造図である。
【図９】この発明によるモノリシック低雑音増幅器の実施の形態４における、高域減衰回路構造図である。
【符号の説明】
【００３１】
１  増幅素子、２  入力端子、３  入力整合回路、４  入力バイアス回路、５  出力端子、６  出力整合回路、７  出力バイアス回路、８  第一の入力整合線路、９  第二の入力整合線路、１０  第一の入力整合スタブ、１１  第二の入力整合スタブ、１２  入力バイアス回路線路、１３  入力バイアス回路抵抗、１４  入力バイアス回路キャパシタ、１５  入力バイアス回路スタブ、１６  入力バイアス端子、１７  第一の出力整合線路、１８  第二の出力整合線路、１９  第一の出力整合スタブ、２０  第二の出力整合スタブ、２１  出力バイアス回路線路、２２  出力バイアス回路抵抗、２３  出力バイアス回路キャパシタ、２４  出力バイアス回路スタブ、２５  出力バイアス端子、２６  パッケージ、２７   モノリシック低雑音増幅器チップ、２８  外部回路基板、２９  接続線路基板、３０    入力接続線、３１  入力線路、３２  出力接続線、３３  基板接続線、３４  出力線路、３５  貫通孔、３６  バイアス線、３７  上蓋、３８  帯域外高域減衰回路、３９  装荷回路スタブ、４０  装荷回路抵抗、４１  インダクタ、４２  短絡装荷回路スタブ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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