(57)【要約】【課題】２層ゲート構造のＦＧ型メモリセルにおいて、電荷注入効率を高めることによって書き込み時にチャネルに流す電流を低減する。【解決手段】Ｐ型のチャネル形成領域１１Ａ上に順次形成されているメモリゲート絶縁膜１６およびフローティングゲート（ＦＧ）のゲート部１５Ａと、その両側に位置するＮ型のソース領域（Ｓ）１７およびドレイン領域（Ｄ）１８と、半導体基板１１に形成されフローティングゲート（ＦＧ）１５に容量結合している不純物領域からなるコントロールゲート（ＣＧ）と、ソース領域（Ｓ）１７とゲート部１５Ａとの間のチャネル形成領域に対しゲート絶縁膜９を介して結合しチャネルを制御するセレクトゲート（ＳＧ）２０とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されている第１導電型のチャネル形成領域上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記チャネル形成領域の表面部分に形成されている第２導電型のソース領域およびドレイン領域と、前記半導体基板に形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有する不揮発性半導体メモリ装置であって、
前記ソース領域と前記フローティングゲートとの間の前記チャネル形成領域の表面部分に対しゲート絶縁膜を介して結合し、当該チャネル形成領域の表面部分に形成されるチャネルを制御するセレクトゲートをさらに有する
不揮発性半導体メモリ装置。
【請求項２】
前記フローティングゲートと前記コントロールゲートとの間の絶縁膜と、前記セレクトゲート直下のゲート絶縁膜とが異なる絶縁膜から構成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
第１導電型のチャネル形成領域と、第２導電型の不純物領域からなるコントロールゲートとを半導体基板に形成するステップと、
コントロールゲートに絶縁膜を介して一部が容量結合し、当該コントロールゲートに容量結合していないゲート部分が、前記第１導電型のチャネル形成領域に対しゲート絶縁膜を介して配置されるパターンにてフローティングゲートとなる導電層を形成するステップと、
フローティングゲートとなる導電層の前記ゲート部分の両側のチャネル形成領域に第２導電型の不純物領域からなるソース領域およびドレイン領域を形成するステップと、
ドレイン領域とエッジ部が重なり、ソース領域と重ならないパターンにて前記導電層とその下のゲート絶縁膜を加工してフローティングゲートを形成するステップと、
フローティングゲートとソース領域との間のチャネル形成領域の部分上にゲート絶縁膜を介して配置されるパターンにてセレクトゲートを形成するステップと
を含む不揮発性半導体メモリ装置の製造方法。
【請求項４】
前記フローティングゲートを第１層目のポリシリコンから形成し、前記セレクトゲートを第２層目のポリシリコンから形成する
請求項３に記載の不揮発性半導体メモリ装置の製造方法。
【請求項５】
第１導電型のチャネル形成領域と、第２導電型の不純物領域からなるコントロールゲートとを半導体基板に形成するステップと、
チャネル形成領域上にゲート絶縁膜を介してセレクトゲートを形成するステップと、
セレクトゲートを自己整合マスクとして当該セレクトゲートの片側のチャネル形成領域に第２導電型の不純物領域を形成するステップと、
セレクトゲートを挟んで第２導電型の不純物領域と反対側のチャネル形成領域上にゲート絶縁膜を介してゲート部が配置され、かつ、ゲート部以外の一部が前記コントロールゲート上に絶縁膜を介して容量結合するパターンにてフローティングゲートを形成するステップと、
前記フローティングゲートのゲート部と前記セレクトゲートを自己整合マスクとしてチャネル形成領域に第２導電型のソース領域とドレイン領域を形成するステップと
を含む不揮発性半導体メモリ装置の製造方法。
【請求項６】
前記セレクトゲートを第１層目のポリシリコンから形成し、前記フローティングゲートを第２層目のポリシリコンから形成する
請求項５に記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧で高効率な動作が可能な２層ゲート構造の不揮発性半導体メモリ装置と、その製造方法に関するものである。
【背景技術】
【０００２】
単一ポリシリコンゲートプロセスによってメモリセルのトランジスタを形成することが可能なメモリセルとして、半導体基板内に形成したＰ型ウェル内にＮ型のソース領域およびドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域との間のチャネル領域の上側に形成されたポリシリコンゲート（フローティングゲート）とを具備する単一ポリシリコンゲート構造のメモリトセルが知られている。（たとえば、特許文献１参照）。
【０００３】
図６（Ａ）に、このメモリセルの平面図を示す。また、図６（Ｂ）に、図６（Ａ）のＡ−Ａ線の断面図を示す。
半導体基板１０１の表面部に絶縁体１０２が形成されている。メモリセル内で、絶縁体１０２は２箇所で半導体表面部を表出させるパターンにて形成されている。その一方の第１の半導体表出部に、半導体基板１０１と逆導電型のウェル１０３が形成されている。半導体基板１０１をＰ型とした場合に、このウェル１０３はＮ型の不純物領域であり、コントロールゲートＣＧを構成する（以下、ウェル１０３をコントロールゲートと称する）。コントロールゲート（ＣＧ）１０３の上に、絶縁膜１０４を介してフローティングゲート（ＦＧ）１０５が形成されている。フローティングゲート（ＦＧ）１０５は、絶縁膜１０４を介してコントロールゲート（ＣＧ）１０３と容量結合している部分が、図６（Ａ）に示すように比較的大きな面積で形成され、その部分から一方にゲート部１０５Ａが延びているパターンを有する。このゲート部１０５Ａは、もう一方の第２の半導体表出部（半導体基板１０１の一部）に交差している。ゲート部１０５Ａと半導体基板１０１との間に、メモリトランジスタのゲート絶縁膜１０６が介在する。図６（Ａ）に示されるように、ゲート部１０５Ａの幅方向両側にＮ型の不純物領域からなるソース領域（Ｓ）１０７とドレイン領域（Ｄ）１０８が形成されている。
【０００４】
この単一ポリシリコンゲート構造のメモリセル１００のコントロールゲート（ＣＧ）１０３およびフローティングゲート（ＦＧ）１０５は、より伝統的なスタックトゲート（二重ポリシリコン）構造のメモリセルのものと同様の態様でコンデンサを形成していることから、この単一ポリシリコンゲート構造のメモリセル１００は、二重ポリシリコンゲート構造のメモリセルの場合と同様な方法によりプログラム（データ書き込み）、データの消去および読み出しを行なうことが可能である。
【０００５】
プログラミング、すなわちデータの書き込み時に、たとえばソース領域（Ｓ）１０７に０Ｖ、ドレイン領域（Ｄ）１０８に５Ｖ、コントロールゲート（ＣＧ）１０３に１０〜１０数Ｖを印加する。このときチャネルを走行するエレクトロンを水平方向の電界により高エネルギー化してホットエレクトロンをドレイン端に発生させる。このホットエレクトロンを、コントロールゲート（ＣＧ）１０３との容量結合で電位が上昇したフローティングゲート（ＦＧ）１０５による垂直方向の電界によってフローティングゲート（ＦＧ）１０５に注入させ、蓄積させる。一方、データの消去は、たとえば、フローティングゲート（ＦＧ）１０５からエレクトロンをトンネル動作によって基板やソース領域（Ｓ）１０７に引き抜くことにより行なわれる。
【特許文献１】米国特許第４６４９５２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、この従来のメモリセルでは、データの書き込みをチャネル・ホットエレクトロン（ＣＨＥ）注入によって行う場合、たとえば１セル当り数１０μＡと比較的大きな電流をチャネルに流す必要がある。そのため、メモリセルアレイの周辺回路に設けられている内部電源に非常に高い電流供給能力が要求される。また、通常の内部電源の供給能力では、並列に書き込みを行うバイト数は数１０バイトと限られる。その場合に書き込み時のデータ転送速度を、画像処理をリアルタイム処理するときに必要とされる転送レート、たとえば１０Ｍバイト／秒以上とするには内部電源の電流供給能力が不足であった。また、内部電源の電流供給能力を高めると、それだけ回路面積が増え、コスト増加要因となるなどの不利益が生じる。
【０００７】
本発明が解決しようとする課題は、電荷注入効率を高めることによって書き込み時にチャネルに流す電流を低減でき、その結果、並列に書き込み可能なメモリセル数を増やすことが可能な構造のフローティングゲート型の不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明にかかる不揮発性半導体メモリ装置は、半導体基板に形成されている第１導電型のチャネル形成領域上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記チャネル形成領域の表面部分に形成されている第２導電型のソース領域およびドレイン領域と、前記半導体基板に形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有する不揮発性半導体メモリ装置であって、前記ソース領域と前記フローティングゲートとの間の前記チャネル形成領域の表面部分に対しゲート絶縁膜を介して結合し、当該チャネル形成領域の表面部分に形成されるチャネルを制御するセレクトゲートをさらに有する。
【０００９】
この不揮発性半導体メモリ装置は、ソース領域とドレイン領域の間のチャネル形成領域のソース側部分にゲート絶縁膜を介して結合するセレクトゲートが設けられていることから、フローティングゲートのソース側端部でチャネルの電界を制御することができる。つまり、ソース領域とドレイン領域との間に電圧を印加し、このとき、セレクトゲートにも適切な電圧を印加すると、ソース領域からチャネル内を走行するチャネル電荷にかかるチャネル方向電界が、セレクトゲートの電界支配領域からフローティングゲートの電界支配領域に入るフローティングゲートの端部付近で適切に高くなる。そのため、セレクトゲートがない場合に比べて、同じチャネル電流を流すときのエネルギー的に励起される電荷の量が増加する。
【００１０】
本発明にかかる不揮発性半導体メモリ装置の製造方法は、第１導電型のチャネル形成領域と、第２導電型の不純物領域からなるコントロールゲートとを半導体基板に形成するステップと、コントロールゲートに絶縁膜を介して一部が容量結合し、当該コントロールゲートに容量結合していないゲート部分が、前記第１導電型のチャネル形成領域に対しゲート絶縁膜を介して配置されるパターンにてフローティングゲートとなる導電層を形成するステップと、フローティングゲートとなる導電層の前記ゲート部分の両側のチャネル形成領域に第２導電型の不純物領域からなるソース領域およびドレイン領域を形成するステップと、ドレイン領域とエッジ部が重なり、ソース領域と重ならないパターンにて前記導電層とその下のゲート絶縁膜を加工してフローティングゲートを形成するステップと、フローティングゲートとソース領域との間のチャネル形成領域の部分上にゲート絶縁膜を介して配置されるパターンにてセレクトゲートを形成するステップとを含む。
【００１１】
本発明にかかる不揮発性半導体メモリ装置の他の製造方法は、第１導電型のチャネル形成領域と、第２導電型の不純物領域からなるコントロールゲートとを半導体基板に形成するステップと、チャネル形成領域上にゲート絶縁膜を介してセレクトゲートを形成するステップと、セレクトゲートを自己整合マスクとして当該セレクトゲートの片側のチャネル形成領域に第２導電型の不純物領域を形成するステップと、セレクトゲートを挟んで第２導電型の不純物領域と反対側のチャネル形成領域上にゲート絶縁膜を介してゲート部が配置され、かつ、ゲート部以外の一部が前記コントロールゲート上に絶縁膜を介して容量結合するパターンにてフローティングゲートを形成するステップと、前記フローティングゲートのゲート部と前記セレクトゲートを自己整合マスクとしてチャネル形成領域に第２導電型のソース領域とドレイン領域を形成するステップとを含む。
【発明の効果】
【００１２】
本発明にかかる不揮発性半導体メモリ装置によれば、チャネルを走行する電荷をエネルギー的に励起してフローティングゲートに注入する場合に、セレクトゲートの作用により、同じチャネル電流量なら、より多くの電荷がエネルギー的に励起されることから、その分、目標のしきい値電圧変化を得るためのチャネルに流す電流量を減らすことができるという利点がある。その結果として、複数のメモリセルに一括して電荷を注入する場合に、一括して電荷を注入することができるメモリセル数を増やすことが可能となる。電荷を注入してデータを書き込む場合は、書き込みバイト数が増え、その意味で当該不揮発性半導体メモリ装置の性能を向上させることができる。
【００１３】
本発明にかかる不揮発性半導体メモリ装置の製造方法によれば、フローティングゲートとコントロールゲート間の絶縁膜と、セレクトゲート直下のゲート絶縁膜とを異なる膜から形成できることから、それぞれに適した材質および膜厚の選択の自由度が高く、高性能化が容易であるという利点がある。
とくに、上述した２つの製造方法のうち、フローティングゲートより先にセレクトゲートを形成する後者の方法によれば、セレクトゲートおよびフローティングゲートに対してソース領域とドレイン領域が自己整合的に形成できるという利点がある。
【発明を実施するための最良の形態】
【００１４】
図２に、不揮発性半導体メモリ装置の概略構成を示す。
図２に図解した不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、および、カラムゲートアレイ（Ｃ．ＳＥＬ）７を有する。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧を、メインロウデコーダ４を介してメモリセルアレイに供給する電源回路を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時などにビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、書き込みまたは消去時などにソース線ＳＬに所定電圧を印加するソース線駆動回路（ＳＬＤ）、センスアンプ（ＳＡ）を含む。
なお、図２は一般的なメモリ構成を示すものであるため、周辺回路の他の構成の、ここでの機能および動作の説明は省略する。
【００１５】
［メモリセル構成］
メモリセルアレイ１は、メモリセルをマトリクス状に配列して構成されている。各メモリセルは、２層のポリシリコン層からなるゲート電極構造を有し、チャネルの導電型がＮ型（以下、Ｎチャネル型という）のメモリトランジスタを各セルに有する。以下、メモリセルの構造を、Ｎチャネル型を例として説明する。なお、本発明はＰチャネル型のメモリセルにも適用可能であり、その場合、不純物の導電型を逆にし、ソースとドレインの電圧関係を逆にする必要がある。
【００１６】
図１（Ａ）にメモリセルの概略平面図を示し、図１（Ｂ）に図１（Ａ）のＡ−Ａ線の拡大断面図を示す。図１（Ｃ）は、当該メモリセルの等価回路図である。
図１（Ｂ）に示すメモリセル１０は、Ｐ型の半導体基板１１に形成されている。この半導体基板１１は、半導体基板に形成されているＰウェル、あるいは、基板に絶縁層を介して支持されているＰ型のＳＯＩ層などで置き換え可能である。
半導体基板１１の表面部に、たとえばＬＯＣＯＳ酸化膜またはトレンチ絶縁層などの絶縁体１２が形成されている。メモリセル１０内で、絶縁体１２は２箇所で半導体表面部を表出させるパターンにて形成されている。その一方の第１の半導体表出部に、半導体基板１１と逆導電型のウェル１３が形成されている。半導体基板１１をＰ型とした場合に、このウェル１３はＮ型の不純物領域であり、コントロールゲートＣＧを構成する。以下、ウェル１３をコントロールゲートと称する。コントロールゲート１３は、図１（Ａ）の例では、一方向に長い埋め込み拡散層配線として形成されて、図示を省略している他の複数のメモリセルで共用されている。
なお、コントロールゲート（ＣＧ）１３をＰ型の不純物領域から形成することもでき、その場合、半導体基板１１にＮ型ウェルを形成し、その表面部にコントロールゲート（ＣＧ）となるＰ型ウェルを形成して２重ウェル構造にする必要がある。
【００１７】
コントロールゲート（ＣＧ）１３の上に、絶縁膜１４を介してフローティングゲート（ＦＧ）１５が形成されている。フローティングゲート（ＦＧ）１５は、絶縁膜１４を介してコントロールゲート（ＣＧ）１３と容量結合している部分が、図１（Ａ）に示すように比較的大きな面積で形成され、その部分から一方にゲート部１５Ａが延びているパターンを有する。図１（Ａ）に示す平面パターンでは、このゲート部１５Ａが、後述するビットコンタクトＢＣを迂回するように配置され、もう一方の第２の半導体表出部（メモリトランジスタの能動領域となる半導体基板１１の一部）に交差している。この第２の半導体表出部１１Ａは、メモリトランジスタが形成されて、動作時に、その一部にメモリトランジスタのチャネルが誘起されることから、本発明では「チャネル形成領域」と称する。ゲート部１５Ａとチャネル形成領域１１Ａとの間に、メモリトランジスタのメモリゲート絶縁膜１６が介在する。
【００１８】
チャネル形成領域１１Ａにおいて、図１（Ａ）に示されるように、ゲート部１５Ａの幅方向両側にＮ型の不純物領域からなるソース領域（Ｓ）１７とドレイン領域（Ｄ）１８が形成されている。
ドレイン領域（Ｄ）１８は、ゲート部１５Ａのエッジ部と平面パターン上で重なっているが、ソース領域（Ｓ）１７はゲート部１５Ａのエッジ部から離れた位置に形成されている。このソース領域側のゲート部１５Ａのエッジ部に平面パターン上で重なる位置に、セレクトゲート（ＳＧ）２０が形成されている。セレクトゲート（ＳＧ）２０は、ソース領域（Ｓ）１７とゲート部１５Ａとの間のチャネル形成領域１１Ａにセレクトゲート絶縁膜１９を介して結合し、そのチャネル形成領域１１Ａの部分の電位を制御する。図１（Ａ）に示す平面パターンの例では、セレクトゲート（ＳＧ）２０は、コントロールゲート（ＣＧ）と平行なラインとして配線され、図示を省略した複数のメモリセルと共用されている。
【００１９】
なお、製造方法の詳細は後述するが、ゲート部１５Ａを含むフローティングゲート（ＦＧ）１５を第１層目のポリシリコンから形成したときは、このセレクトゲート（ＳＧ）２０が第２層目のポリシリコンから形成され、逆に、セレクトゲート（ＳＧ）２０を第１層目のポリシリコンから形成したときは、フローティングゲート（ＦＧ）１５を第２層目のポリシリコンから形成する。
また、図１（Ｂ）に示す断面図では、セレクトゲート（ＳＧ）２０直下のセレクトゲート絶縁膜１９が、ゲート部１５Ａを含むフローティングゲート（ＦＧ）全体を覆っているが、このセレクトゲート絶縁膜１９をセレクトゲート（ＳＧ）の直下のみ形成してもよい。
さらに、図示を省略しているが、ドレイン領域（Ｄ）の端部にチャネル形成領域１１Ａと同じＰ型の導電型を有し、そのＰ型の不純物濃度がチャネル形成領域１１Ａより高いポケット領域を形成してもよい。そのような高濃度のＰ型のポケット領域の存在により、動作時に、その部分で空乏層の延びが抑えられ、水平方向電界の集中性が高まり、セレクトゲート（ＳＧ）の制御とあいまって、さらに電荷の注入効率を向上させることが可能となる。
【００２０】
２層ポリシリコンゲート構造の表面を含む全域に層間絶縁膜２１が堆積され、当該層間絶縁膜２１に、ドレイン領域（Ｄ）の一部を開口するビットコンタクトホールが形成され、ビットコンタクトホールに導電材料が埋め込まれてビットコンタクト（ＢＣ）２２が形成されている。ビットコンタクト（ＢＣ）上に接続されているビット線（ＢＬ）２３が層間絶縁膜２１上に形成されている。ビット線（ＢＬ）２３は、通常、コントロールゲート（ＣＧ）やセレクトゲート（ＳＧ）と直交する方向に配線される。
【００２１】
メモリセル１０は、図１（Ｃ）に示すように、ソース領域（Ｓ）からなるソース線ＳＬとビット線ＢＬとの間に直列接続されている、セレクトゲート（ＳＧ）をゲート電極とするセレクトトランジスタＳＴと、フローティングゲート（ＦＧ）を電荷蓄積層としてコントロールゲート（ＣＧ）により制御されるメモリトランジスタＭＴとを有する。なお、図１（Ｃ）に示すキャパシタＣは、コントロールゲート（ＣＧ）とフローティングゲート（ＦＧ）との結合容量を示す。
【００２２】
このような構成のメモリセル１０では、セレクトゲート（ＳＧ）を有するＦＧ型のメモリセルを２層ポリシリコンから構成していることから、フローティングゲート（ＦＧ）、コントロールゲート（ＣＧ）およびセレクトゲート（ＳＧ）をそれぞれ異なるポリシリコンから形成する３層ポリシリコンゲートを有するメモリセルに比べ構造が簡素であり、作りやすいという利点がある。
【００２３】
また、コントロールゲート（ＣＧ）を埋め込み拡散層形にしていることに関し、つぎの利点がある。
セレクトゲート（ＳＧ）を有するＦＧ型のメモリセルを２層ポリシリコンゲート構造とする他の態様としては、フローティングゲート（ＦＧ）を第１層目のポリシリコンから形成し、フローティングゲート（ＦＧ）に対し異なる箇所で容量結合するように、コントロールゲート（ＣＧ）とセレクトゲート（ＳＧ）が形成される場合が考えられる。この場合、コントロールゲート（ＣＧ）とセレクトゲート（ＳＧ）は同一のポリシリコン（２層目のポリシリコン）をパターニングして一括形成される。
ところが、この場合、セレクトゲート絶縁膜（図１（Ｂ）では、符号１９の膜）と、コントロールゲート（ＣＧ）とフローティングゲート（ＦＧ）間の絶縁膜（図１（Ｂ）では、符号１４の膜）が同一の膜から構成されてしまう。したがって、それぞれの膜に最適な材料と膜厚の設定が困難であるという難点がある。また、成膜とその選択的なエッチングを２回繰り返すことにより、これら２つの絶縁膜をそれぞれ異なる膜で形成することも可能であるが、この場合は、プロセスが複雑化するという難点がある。
これに対し、本実施の形態では、コントロールゲート（ＣＧ）を埋め込み拡散層形とし、フローティングゲート（ＦＧ）とセレクトゲート（ＳＧ）の一方を第１層目のポリシリコンから形成し、他方を第２層目のポリシリコンから形成するために、プロセスを複雑化することなく絶縁膜の最適な材料と膜厚の設定の自由度が高いという利点がある。
【００２４】
以下、この利点が得られる製造方法の実施例を２例、図面を用いて説明する。図３（Ａ）〜図３（Ｄ）に第１の製造方法による製造の途中のメモリトランジスタ部の断面図を示し、図４（Ａ）〜図４（Ｅ）に第２の製造方法による製造の途中のメモリトランジスタ部の断面図を示す。
【００２５】
［第１の製造方法］
図３（Ａ）より前の工程で、半導体基板１１に素子分離のための絶縁体１２を形成し、必要に応じて他のウェルを形成し、コントロールゲート（ＣＧ）となるウェル１３を形成する。
【００２６】
図３（Ａ）に示すように、メモリゲート絶縁膜１６として、たとえばＳｉＯ２膜またはＳｉＯＮ膜をＳｉＯ２膜換算で８〜１１ｎｍほどチャネル形成領域１１Ａの表面上に形成する。
メモリゲート絶縁膜１６の上に、第１層目のポリシリコン膜を堆積し、この第１層目のポリシリコン膜をパターニングしてフローティングゲート（ＦＧ）のゲート部１５Ａを形成する。このときのゲート部１５Ａのパターンは最終的なものでなく、チャネル形成領域１１Ａのソース領域やドレイン領域となる部分のみ開口したパターンである。したがって、この段階では図１に示すコントロールゲート側はすべて第１層目のポリシリコンで覆われている。
【００２７】
このフローティングゲート（ＦＧ）のゲート部１５Ａを自己整合マスクとしたイオン注入を行う。これにより、図３（Ｂ）に示すように、Ｎ型の不純物領域、すなわちソース領域（Ｓ）１７とドレイン領域（Ｄ）１８がチャネル形成領域１１Ａに形成される。
【００２８】
その後、フローティングゲート（ＦＧ）のゲート部１５Ａが最終形状となるようにエッチングにより加工する。このとき図１に示すコントロールゲート（ＣＧ）側もパターンニングされ、最終的なフローティングゲート（ＦＧ）の形状となる。また、エッチングガス系を切り換えるなどして、連続して下地のメモリゲート絶縁膜１６の表出部分を除去する。これにより、図３（Ｃ）に示すように、メモリトランジスタ部において、片側のエッジ部が平面パターン上でドレイン領域（Ｄ）１８と重なり、他方側のエッジがソース領域（Ｓ）１７から離れているゲート部１５Ａが形成される。
【００２９】
図３（Ｄ）に示すように、セレクトゲート絶縁膜１９として、たとえば厚さが８〜２５ｎｍほどのＳｉＯ２膜を、ゲート部１５Ａを覆うように形成する。つぎに、第２層目のポリシリコンを堆積し、第２層目のポリシリコンをパターンニングしてセレクトゲート（ＳＧ）２０を形成する。これにより、図３（Ｄ）に示すように、メモリトランジスタ部において、ゲート部１５Ａとソース領域（Ｓ）１７との間のチャネル形成領域１１Ａの部分に、セレクトゲート絶縁膜１９を介して位置するセレクトゲート（ＳＧ）２０が形成される。なお、このときのフォトマスクの合わせずれにより隙間ができないように、セレクトゲート（ＳＧ）２０の一方のエッジ部をゲート部１５Ａのエッジ部に、他方のエッジ部をソース領域（Ｓ）１７のエッジ部に重ねることが望ましいが、そのことは、このような合わせずれの懸念がない場合には必須ではない。
【００３０】
その後は、図１に示す層間絶縁膜２１の堆積、ビットコンタクトホールの開口、プラグ材の埋め込み、ビット線（ＢＬ）２３の形成を経て、当該メモリセルを完成させる。
【００３１】
［第２の製造方法］
図４（Ａ）に示す工程に先立って素子分離用の絶縁体やウェルを形成することは、第１の製造方法と同じである。
【００３２】
図４（Ａ）に示す工程では、最初に、セレクトゲート絶縁膜１９として、たとえば厚さが８〜２５ｎｍほどのＳｉＯ２膜をチャネル形成領域１１Ａの表面に形成する。つぎに、第１層目のポリシリコンを堆積し、第１層目のポリシリコンをパターンニングしてセレクトゲート（ＳＧ）２０を形成する。
【００３３】
図４（Ｂ）に示すように、セレクトゲート（ＳＧ）２０の幅方向途中にエッジが位置し、その片側（ソース領域形成側）を開口するレジストＲを形成する。なお、このレジストＲによって、図１に示すコントロールゲート（ＣＧ）側も覆われている。つぎに、このレジストＲをマスクとしたイオン注入によりＮ型の不純物をチャネル形成領域１１Ａに導入する。このとき形成されるＮ型不純物領域１７Ａは、最終的にはソース領域（Ｓ）１７の一部となるものである。また、その後のアニールを経たときにＮ型不純物の横方向拡散によって、セレクトゲート（ＳＧ）２０のパターンの片側のエッジ部が平面パターン上で、ソース領域（Ｓ）１７となるＮ型不純物領域１７Ａと重なる。
【００３４】
図４（Ｃ）に示す工程では、レジストＲを除去後、セレクトゲート（ＳＧ）２０をマスクとしたエッチングにより、セレクトゲート（ＳＧ）２０の周囲のセレクトゲート絶縁膜１９を除去する。つぎに、メモリゲート絶縁膜１６として、たとえばＳｉＯ２膜またはＳｉＯＮ膜をＳｉＯ２膜換算で８〜１１ｎｍほど形成し、セレクトゲート（ＳＧ）２０の表面、および、その周囲のチャネル形成領域１１Ａの表面を覆う。
【００３５】
図４（Ｄ）に示す工程では、メモリゲート絶縁膜１６の上に、第２層目のポリシリコン膜を堆積し、この第２層目のポリシリコン膜をパターニングしてフローティングゲート（ＦＧ）のゲート部１５Ａを形成する。なお、このときのフォトマスクの合わせずれにより隙間ができないように、ゲート部１５Ａの一方のエッジ部をセレクトゲート（ＳＧ）２０のエッジ部に重ねることが望ましいが、そのことは、このような合わせずれの懸念がない場合には必須ではない。
【００３６】
図４（Ｅ）に示す工程では、図１に示すコントロールゲート（ＣＧ）側をレジスト等で保護した状態で、ゲート部１５Ａおよびセレクトゲート（ＳＧ）２０を自己整合マスクとしたイオン注入を行う。これにより、図４（Ｅ）に示すように、Ｎ型の不純物領域、すなわちソース領域（Ｓ）１７とドレイン領域（Ｄ）１８がチャネル形成領域１１Ａに形成される。
【００３７】
コントロールゲート（ＣＧ）側を保護していたレジスト等を除去した後、図１に示す層間絶縁膜２１の堆積、ビットコンタクトホールの開口、プラグ材の埋め込み、ビット線（ＢＬ）２３の形成を経て、当該メモリセルを完成させる。
【００３８】
［動作］
つぎに、メモリセルの動作について説明する。本実施の形態の動作では、セレクトゲート（ＳＧ）を用いたソースサイド注入を利用して電荷をフローティングゲート（ＦＧ）に注入する。ここで、本発明では電荷の種類としては電子でも正孔でもよいが、上述したＮチャネル型のメモリセルの場合、チャネルを走行する電子をホットエレクトロン（ＨＥ）に励起して注入する（ＣＨＥ注入）。また、電荷の注入によりデータの書き込みを行うか消去を行うかは定義上の問題であるが、ここではソースサイドＣＨＥ注入によりデータを書き込む場合を例として説明を行う。
【００３９】
図５に、ソースサイドＣＨＥ注入の動作説明図を示す。なお、図５においては説明の便宜上、フローティングゲート（ＦＧ）１５上に絶縁膜１４を介してコントロールゲート（ＣＧ）が積層されているように描かれているが、これは実際の構造を示すものではなく、本実施の形態における実際の構造では、コントロールゲート（ＣＧ）が埋め込み拡散層（ウェル）として別の場所に形成され、その場所でフローティングゲート（ＦＧ）と容量結合していることに注意を要する。
【００４０】
データの書き込み時に、たとえば、ソース領域（Ｓ）１７に０Ｖ、ドレイン領域（Ｄ）１８に４Ｖ、セレクトゲート（ＳＧ）２０に１．６Ｖ、コントロールゲート（ＣＧ）１３に１４Ｖの電圧を印加する。これらの電圧は、図２に示すメモリセルアレイ（ＭＣＡ）の周辺回路内に設けられている電源回路（不図示）から供給される。
このバイアス条件下、ソース領域（Ｓ）１７とドレイン領域（Ｄ）１８との間のチャネル形成領域１１Ａに反転層（チャネルＣＨ）が形成される。このチャネルＣＨの水平方向の電界強度は、セレクトゲート（ＳＧ）に印加される電圧の作用により、セレクトゲート（ＳＧ）２０とフローティングゲート（ＦＧ）との境界付近Ｐ０で大きくなる。なお、セレクトゲート（ＳＧ）がない場合は、ドレイン端部付近Ｐ１で水平方向の電界強度が最大となる。このように、セレクトゲート（ＳＧ）によるチャネル電界の制御により、水平方向の電界強度が大きくなる箇所がフローティングゲート（ＦＧ）１５のソース側端から始まっており、その結果、チャネルを走行する電子が境界Ｐ０付近で高いエネルギーを取得しホットエレクトロンとなる確率が増大する。したがって、図示のように、フローティングゲート（ＦＧ）のソース側端からドレイン側端にかけて広い範囲で電子がフローティングゲート（ＦＧ）に注入され、電子注入効率が向上する。
【００４１】
このことは、所定のデータ書き込み時間の早い段階で、所望のしきい値電圧変化が得られ、その分、データの書き込み時間を短くできる利点を伴う。また、同じデータ書き込み時間なら印過電圧を下げても、所望のしきい値電圧が得られることから、より少ない電流量で書き込みが可能となるという利点がある。さらには、電荷注入効率の向上によって消費電力が低減されるという利点もある。
【００４２】
とくに書き込み電流が少ない点についてさらに詳しく述べる。
データ書き込みは、メモリセルアレイ（ＭＣＡ）内の所定のメモリセル群で一括して実行される。たとえばコントロールゲート（ＣＧ）が共通接続されているメモリセル群（１ワード線セクタ）で一括してデータの書き込みが実行される。そのような場合でも、本実施の形態では電子の注入効率が高いことから、たとえば、１００ｎＡ／セルと少ないチャンネル電流での高速な書き込みが可能となる。よって並列に書き込むデータのバイト数を、従来の数１０バイトに比べ１〜２桁増やすことができ、書き込み時のデータ転送速度がたとえば１０Ｍバイト／秒以上と高いシステムにおいても、当該メモリをリアルタイムにデータの入出力が可能なメモリとして用いることが可能となる。
【００４３】
このようなデータ書き込み後のメモリトランジスタのしきい値電圧は、フローティングゲート（ＦＧ）１５に捕獲された電子の電荷量が、読み出し時にコントロールゲート（ＣＧ）１３に印加される正電圧による電界を弱める働きがあり、その結果、書き込み後のしきい値電圧は書き込み前のしきい値電圧（消去時のしきい値電圧）より大きくなる。
【００４４】
データの消去は、フローティングゲート（ＦＧ）１５に蓄積されている電子をＦＮトンネリングによりソース領域（Ｓ）１７、ドレイン領域（Ｄ）１８の少なくとも一方に引き抜く、あるいは、チャネル全面に引き抜くことより行う。あるいは、蓄積されている電荷（電子）と逆極性の電荷（この場合、正孔）をフローティングゲート（ＦＧ）１５に注入することによってもデータの消去が可能である。消去の具体的な動作のここでの説明は省略する。
【００４５】
消去後のしきい値電圧は、フローティングゲート（ＦＧ）の負に帯電された電荷がないことから、読み出し時のチャネルに及ぼす電界を弱めるような作用が生じない。このため、消去後のメモリトランジスタのしきい値電圧は、書き込み直後のしきい値電圧より小さくなる。
なお、データの読み出し動作についても説明は省略するが、この動作はビットごとに行ってもよいし、ページ読み出しとしてもよい。いずれにしてもデータ書き込みの有無（データ「１」または「０」）に応じて、読み出し時のビット線（ＢＬ）電位が変化し、この電位変化をセンスアンプ（ＳＡ）により増幅して読み出すことにより、記憶データの識別が可能となる。
【００４６】
この消去後のしきい値電圧に関し、セレクトゲート（ＳＧ）を有することの利点を述べる。
図１（Ｃ）に示す等価回路からも分かるように、セレクトゲート（ＳＧ）２０が存在することから、それをゲートとするセレクトトランジスタＳＴの導通が制御できる。とくにデータの読出し時に、読み出し対象のメモリセル（選択されたメモリセル）と同じビット線ＢＬに接続されている非選択のメモリセルのセル電流をセレクトトランジスタＳＴにより遮断できる。そのため、メモリセルの消去側のしきい値電圧を負電圧とすることができる。
通常は消去側のしきい値電圧は狭い範囲の小さい正電圧に制御する必要があるため、消去パルス印加と消去しきい値電圧の検証読出しのサイクルを何度も実行して狭い範囲にしきい値電圧を制御する必要があった。
本実施の形態では、消去しきい値電圧を負電圧にすることができることから、そのような消去ベリファイ動作のサイクル数が減るので、消去時間の短縮が可能となる。
【００４７】
上述した以外でも、種々の変形が可能である。
たとえば、メモリトランジスタは、１回のデータ書き込みサイクル中に、それぞれが２値データである複数のビットを書き込むマルチビットデータ記憶が可能である。また、図１（Ａ）に示す平面パターンは、本発明の趣旨を逸脱しない範囲で変更可能である。
【産業上の利用可能性】
【００４８】
本発明は、フラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリの用途に広く適用できる。
【図面の簡単な説明】
【００４９】
【図１】（Ａ）は本発明の実施の形態にかかる不揮発性半導体メモリ装置のメモリセルの概略平面図である。（Ｂ）は、（Ａ）のＡ−Ａ線の断面図である。（Ｃ）は、当該メモリセルの等価回路図である。
【図２】本発明の実施の形態にかかる不揮発性半導体メモリ装置の概略構成図である。
【図３】（Ａ）〜（Ｄ）は、本発明の実施の形態にかかる第１の製造方法による製造の途中のメモリトランジスタ部の断面図である。
【図４】（Ａ）〜（Ｅ）は、本発明の実施の形態にかかる第２の製造方法による製造の途中のメモリトランジスタ部の断面図である。
【図５】実施の形態で用いたソースサイドＣＨＥ注入の動作説明図である。
【図６】（Ａ）は、従来の２層ポリシリコンゲート構造のＦＧ型メモリセルの平面図である。（Ｂ）は、（Ａ）のＡ−Ａ線の断面図である。
【符号の説明】
【００５０】
１…メモリセルアレイ、１０…メモリセル、１１…半導体基板、１１Ａ…チャネル形成領域、１３…コントロールゲート（ＣＧ）、１４…絶縁膜、１５…フローティングゲート（ＦＧ）、１５Ａ…ゲート部、１６…メモリゲート絶縁膜、１７…ソース領域（Ｓ）、１８…ドレイン領域（Ｄ）、１９…セレクトゲート絶縁膜、２０…セレクトゲート（ＳＧ）、ＭＴ…メモリトランジスタ、ＳＴ…セレクトトランジスタ、ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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