(57)【要約】【課題】  従来では、アライメントマークとして用いる酸化膜は、エピタキシャル層が積層される度に、アライメント形成領域のエピタキシャル層を除去し、露出させる必要が有り、製造工程が手間であるという問題があった。【解決手段】  本発明では、基板３のスクライブライン領域２では、基板３表面にＬＯＣＯＳ酸化膜４を形成し、その後、ＬＯＣＯＳ酸化膜４を除去することで、初期段差ｔ１の深いアライメントマーク５を形成する。そのことで、基板３表面に厚いエピタキシャル層８を積層する場合でも、エピタキシャル層８表面に形成されるアライメントマーク９の段差の低減量を緩和できる。【選択図】    図４
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【特許請求の範囲】
【請求項１】
半導体基板を準備し、
前記基板表面に酸化膜を選択的に形成した後、前記酸化膜を除去することで、前記基板表面に凹状のアライメントマークの初期段差を形成し、
前記初期段差上面を含めて、前記基板表面に少なくとも１層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークの段差を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜としてＬＯＣＯＳ酸化膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記初期段差を前記基板のスクライブライン領域に形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板を準備し、
前記基板表面にＬＯＣＯＳ酸化膜を選択的に形成し、前記基板表面に対して凸状のアライメントマークの初期段差を形成し、
前記初期段差上面を含めて、前記基板表面に少なくとも１層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークの段差を形成することを特徴とする半導体装置の製造方法。
【請求項５】
面方位が略（１００）で表されるシリコン面の結晶軸に対して、該結晶軸を傾けた主表面を有するシリコン単結晶基板を準備し、
該主表面から不純物を注入し、拡散させることで拡散層を形成し、該拡散層が形成された前記主表面に凹状のアライメントマークの初期段差を形成し、
前記初期段差上面を含めて、前記基板表面に少なくとも１層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークを形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン単結晶基板の主表面は、面方位が略（１００）で表されるシリコン面の結晶軸に対して、結晶軸が０．５°傾いていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記凹状の初期段差を前記基板のスクライブライン領域に形成することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、露光工程で使用する好適なアライメントマークを製造するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のアライメントマークの製造方法では、シリコン基板表面に、選択的にアライメントマーク用のパターン酸化膜を形成していた。当該パターン酸化膜上面を含むシリコン基板上面に、エピタキシャル層を堆積していた。そして、当該パターン酸化膜上面の多結晶領域のエピタキシャル層を部分的に除去し、当該パターン酸化膜をアライメントマークとして露出させていた。その後、アライメントマークを用いて素子を形成し、当該パターン酸化膜を除去していた製造方法があった（例えば、特許文献１参照。）。
【特許文献１】特開平０３−４０４１５号公報（第７−９頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来のアライメントマークの製造方法では、基板表面に形成するアライメントマークとして用いるパターン酸化膜は、その上面に堆積されたエピタキシャル層を除去し、露出させる必要があった。そのため、複数層のエピタキシャル層が堆積される場合には、エピタキシャル層が積層される毎にエピタキシャル層を除去し、パターン酸化膜を露出させる工程が必要となり、製造コストが高くなるという問題があった。
【０００４】
また、基板表面に厚いエピタキシャル層が堆積された場合や複数層のエピタキシャル層が堆積された場合には、確実にパターン酸化膜を露出させるため、露出させる為の開口部を大きくする必要が有り、微細化加工が困難であるという問題があった。
【課題を解決するための手段】
【０００５】
本発明は、上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体基板を準備し、前記基板表面に酸化膜を選択的に形成した後、前記酸化膜を除去することで、前記基板表面に凹状のアライメントマークの初期段差を形成し、前記初期段差上面を含めて、前記基板表面に少なくとも１層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークの段差を形成することを特徴とする。従って、本発明の半導体装置の製造方法では、基板表面に選択的に酸化膜を成長させ、該酸化膜を除去することでアライメントマークの初期段差を形成する。そして、酸化膜が基板を侵食するように厚く形成することで、基板表面に深い凹部から成る初期段差が形成される。そのことで、アライメントマーク上面に厚いエピタキシャル層を積層した場合でも、エピタキシャル層に形成されるアライメントマークの段差の低減量を緩和できる。
【０００６】
また、本発明の半導体装置の製造方法では、前記酸化膜としてＬＯＣＯＳ酸化膜を用いることを特徴とする。従って、本発明の半導体装置では、基板表面のアライメントマークを形成する領域に、ＬＯＣＯＳ酸化膜を形成することで、基板表面にアライメントマークの深い初期段差を形成することができる。
【０００７】
また、本発明の半導体装置の製造方法では、面方位が略（１００）で表されるシリコン面の結晶軸に対して、該結晶軸を傾けた主表面を有するシリコン単結晶基板を準備し、該主表面から不純物を注入し、拡散させることで拡散層を形成し、該拡散層が形成された前記主表面に凹状のアライメントマークの初期段差を形成し、前記初期段差上面を含めて、前記基板表面に少なくとも１層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークを形成することを特徴とする。従って、本発明の半導体装置の製造方法では、面方位が略（１００）で表されるシリコン面の結晶軸に対して、エピタキシャル層を一定方向へ傾くように成長させる。そのことで、エピタキシャル層表面に形成されるアライメントマークの段差の低減量を緩和できる。
【０００８】
また、本発明の半導体装置の製造方法では、前記シリコン単結晶基板の主表面は、面方位が略（１００）で表されるシリコン面の結晶軸に対して、結晶軸が０．５°傾いていることを特徴とする。従って、本発明の半導体装置の製造方法では、アライメントメーク上面にエピタキシャル層を一定方向へ傾くように積層させ、その傾きを小さくする。そのことで、エピタキシャル層表面に形成されるアライメントマークの段差の低減量を緩和できる。更に、パターンの設計ルールを小さくできるので、素子の高集積化を実現できる。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法では、基板表面に形成されるアライメントマークの初期段差を形成する際に、ＬＯＣＯＳ酸化膜を用いる。そのことで、アライメントマークの深い初期段差が形成できる。そして、基板上面に厚いエピタキシャル層が積層された場合でも、エピタキシャル層表面に形成されるアライメントマークの段差の低減量を緩和できる。
【００１０】
また、本発明の半導体装置の製造方法では、主表面の面方位が略（１００）で表され、結晶軸が、面方位が（１００）で表されるシリコン面の結晶軸に対し、０．５°傾いている基板を準備する。そのことで、基板上面のエピタキシャル層は一定方向へと傾いて積層されるので、エピタキシャル層に形成されたアライメントマークの段差の低減量を緩和できる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施の形態である半導体装置の製造方法について、図１〜図１２を参照し、詳細に説明する。図１〜図９は、第１の実施の形態を説明するために用いる図であり、図１０〜図１２は、第２の実施の形態を説明するために用いる図である。そして、図１〜図１２は本実施の形態の半導体装置の製造方法を説明するための断面図である。
【００１２】
尚、以下の説明では、素子形成領域１に、例えば、Ｎチャネル型ＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、ＮＰＮトランジスタ、横型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。また、図１〜図１２における断面図では、単結晶シリコン基板の左半に素子形成領域１を示し、該基板の右半にアライメントマークを形成するスクライブライン領域２を示す。
【００１３】
以下に、本発明の第１の実施の形態について説明する。
【００１４】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板３を準備し、基板３の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、シリコン酸化膜上にシリコン窒化膜（図示せず）を、例えば、０．０５〜０．２μｍ程度形成する。そして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜４を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。
【００１５】
そして、シリコン窒化膜をマスクとして用い、シリコン酸化膜上から、例えば、８００〜１２００℃程度でスチーム酸化により酸化膜付けを行う。そして、同時に、基板３全体に熱処理を与えＬＯＣＯＳ酸化膜４を形成する。このとき、ＬＯＣＯＳ酸化膜４は、平坦部では、例えば、厚さ１．２〜１．８μｍ程度に形成される。
【００１６】
次に、図２に示す如く、基板３上面のシリコン酸化膜及びＬＯＣＯＳ酸化膜４を、例えば、ウェットエッチングにより除去する。スクライブライン領域２には、ＬＯＣＯＳ酸化膜４が形成されていた領域に基板表面から凹部が形成され、アライメントマーク５となる。上述したように、ＬＯＣＯＳ酸化膜４の膜厚は１．２〜１．８μｍ程度であり、アライメントマーク５の初期段差ｔ１としては、０．５４〜０．８１μｍ程度となる。
【００１７】
そして、基板３の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、アライメントマーク５の初期段差ｔ１を利用し、Ｎ型の埋込拡散層６を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１８】
その後、公知のフォトリソグラフィ技術により、アライメントマーク５の初期段差ｔ１を利用し、第１の分離領域７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１９】
次に、図３に示す如く、基板３表面のシリコン酸化膜を除去し、基板３をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板３に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板３上に、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層８を成長させる。
【００２０】
ここで、スクライブライン領域２においても、基板３表面に形成されたアライメントマーク５上面にエピタキシャル層８が形成される。そのことで、初期段差ｔ１よりは、段差深さは浅くなるが、エピタキシャル層８にもアライメントマーク９の段差ｔ２が形成される。そして、本実施の形態では、アライメントマーク５の初期段差ｔ１は０．５４〜０．８１μｍ程度である。そのため、アライメントマーク９の段差ｔ２がだれることなく形成される。特に、例えば、エピタキシャル層厚が９μｍ以上の場合にも、初期段差ｔ１として０．５４μｍ以上のアライメントマーク５を形成することで、上層でのアライメントマーク９の段差ｔ２の低減量が緩和できる。
【００２１】
その後、エピタキシャル層８の表面を熱酸化し、シリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、アライメントマーク９の段差ｔ２を利用し、第２の分離領域１０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２２】
次に、図４に示す如く、エピタキシャル層４の所望の領域にＬＯＣＯＳ酸化膜１１を形成する。ここで、ＬＯＣＯＳ酸化膜１１の形成方法としては、図１で説明した方法と同様なので、図１の説明を参照し、ここでは、説明を省略する。尚、Ｐ型分離領域１２上にＬＯＣＯＳ酸化膜１１を形成することで、より素子間分離が成される。また、ＬＯＣＯＳ酸化膜１１は、平坦部では、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００２３】
次に、図５に示す如く、エピタキシャル層８表面にシリコン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成する。そして、公知のフォトリソグラフィ技術により、アライメントマーク９の段差ｔ２を利用し、Ｎ型の拡散領域１３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２４】
次に、図６に示す如く、シリコン酸化膜上にポリシリコン膜を、例えば、０．２〜０．３μｍ程度堆積させる。その後、このポリシリコン膜に、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、ゲート電極１４形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。
【００２５】
その後、図示の如く、シリコン酸化膜上から、公知のフォトリソグラフィ技術により、アライメントマーク９の段差ｔ２を利用し、Ｐ型の拡散領域１５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
このとき、ゲート電極１４をマスクとして利用することで、より正確にイオン注入を行うことができる。
【００２６】
次に、図７に示す如く、シリコン酸化膜９上から、公知のフォトリソグラフィ技術により、アライメントマーク９の段差ｔ２を利用し、Ｎ型の拡散領域１６、１７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２７】
次に、図８に示す如く、エピタキシャル層８上面の略全面に、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜層（図示せず）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜層１８等を形成する。
【００２８】
シリコン窒化膜が除去されたＢＰＳＧ膜層１８上面では、ＭＯＳトランジスタのソース電極１９またはドレイン電極２０用のコンタクトホール２１、２２をＢＰＳＧ膜層１８等に、例えば、公知のフォトリソグラフィ技術により形成する。このとき、ＢＰＳＧ膜層１８に形成されたアライメントマーク２３の段差ｔ３が利用される。
【００２９】
次に、スパッタリング法により、バリアメタル層２４、タングステン（Ｗ）層２５及びＡｌ層２６を堆積する。このとき、バリアメタル層２４は、チタン（Ｔｉ）層及びチタンナイトライド（ＴｉＮ）層を積層し、形成する。そして、Ｗ層２５は、コンタクトホール２１、２２形成領域に選択的に形成され、Ａｌ層２６は、電極及び第１の配線層形成領域に選択的に形成される。この工程により、ＭＯＳトランジスタのソース電極１９、ドレイン電極２０が形成される。その他、図示していないが、半導体装置の１層目の配線層が形成される。
【００３０】
次に、図９に示す如く、１層目の配線層と２層目の配線層３０との間の層間絶縁層、２層目の配線層３０と３層目の配線層３４との間の層間絶縁層及び３層目の配線層３４を形成する。１層目の配線層等の上面に、ＴＥＯＳ膜層２７を堆積する。そして、ＴＥＯＳ膜層２７は、１層目の配線層等によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜層２８を形成する。その後、ＳＯＧ膜層２８上に、再び、ＴＥＯＳ膜層２９を堆積する。この構造により、１層目の配線層等により凹凸部が形成されたＴＥＯＳ膜層２７上面を平坦化できる。そして、２層目の配線層３０は、平坦性の維持されて形成されるので、２層目の配線層３０が短絡されるのを防止することができる。
【００３１】
その後、上述した製造方法により、２層目の配線層３０上面に、ＴＥＯＳ膜層３１、ＳＯＧ膜層３２、ＴＥＯＳ膜層３３、３層目の配線層３４を形成する。そして、３層目の配線層３４上面に、例えば、減圧状態で、形成温度が４５０℃以下で、プラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜層３５を略全面に堆積し、半導体装置が完成する。
【００３２】
上述したように、本実施の形態では、基板３のスクライブライン領域２にアライメントマーク５を形成する際に、ＬＯＣＯＳ酸化膜４を用いる。そのことで、初期段差ｔ１が深いアライメントマーク５が形成され、その後のエピタキシャル層８、ＢＰＳＧ膜層１８等の積層によっても、アライメントマークの段差の低減量を緩和できる。そして、エピタキシャル層８、ＢＰＳＧ膜層１８等の積層後においても、フォトレジストにマスクパターンを転写する際のアライメントマークとして利用できる。本実施の形態では、アライメントマーク５の形成方法として、ＬＯＣＯＳ酸化膜４を用いる場合で説明したが、この場合に限定するものではない。例えば、初期段差ｔ１を所望の深さにできれば、トレンチを形成すること、あるいは、単に、厚い酸化膜を形成すること等、任意の設計変更が可能である。また、アライメントマークを形成する領域としては、スクライブライン領域に限定するものではなく、任意の設計変更が可能である。
【００３３】
次に、本発明の第２の本実施の形態について説明する。
【００３４】
先ず、図１０に示す如く、Ｐ型の単結晶シリコン基板４３を準備する。
【００３５】
ここで、基板４３は、シリコン単結晶インゴットをスライシングした後に、ラッピング、ポリッシング等の処理を施すことで、準備される。そして、基板４３の主表面は、面方位が略（１００）で表されるシリコン面である。基板４３の結晶軸は、面方位が略（１００）で表されるシリコン面の結晶軸に対し、０．５°傾いている。ここで、本実施の形態では、結晶軸を０．５°傾けた場合に関し説明するが、この場合に限定するものではない。例えば、結晶軸を傾ける角度としては任意な設計変更が可能であり、基板４３上面のエピタキシャル層が一定方向へ傾くように、積層されれば良い。
【００３６】
そして、基板４３の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。素子形成領域４１では、公知のフォトリソグラフィ技術により、Ｎ型の埋込拡散層４４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、選択マスクから露出するシリコン酸化膜を選択的に除去した後、基板４３表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００３７】
このとき、スクライブライン領域４２では、アライメントマーク４７（図１１参照）に用いるＮ型の埋込拡散層４５を形成する。Ｎ型の埋込拡散層４５は、Ｎ型の埋込拡散層４４と同時に形成され、上述した製造方法により形成される。
【００３８】
次に、図１１に示す如く、基板４３表面に形成されたシリコン酸化膜を除去する。このとき、Ｎ型の埋込拡散領域４４、４５では、基板４３表面から、直接、不純物がイオン注入され、その後、不純物を拡散させる際に基板４３表面が熱酸化される。そのことで、Ｎ型の埋込拡散領域４４、４５には、その他の領域の基板４３表面に対して凹部が形成され、アライメントマーク４７となる。そして、アライメントマーク４７の初期段差ｔ４としては、０．１２μｍ程度となる。
【００３９】
その後、公知のフォトリソグラフィ技術により、アライメントマーク４７の初期段差ｔ４を利用し、第１の分離領域４６を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００４０】
次に、図１２に示す如く、基板４３表面のシリコン酸化膜を除去し、基板４３をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板４３に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板４３上に、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層４８を成長させる。
【００４１】
このとき、スクライブライン領域４２では、基板４３に形成されたアライメントマーク４７の初期段差ｔ４を利用し、新たにアライメントマーク４９が形成される。上述したように、基板４３の主表面の結晶軸は一定方向に傾いているので、アライメントマーク４９は、アライメントマーク４７に対して、例えば、α°移動して形成される。
【００４２】
つまり、エピタキシャル層４８は、一定方向に移動して堆積されるので、アライメントマーク４９の段差ｔ５の低減量が緩和できる。例えば、結晶軸が傾いていない場合や、ほとんど傾いていない場合には、エピタキシャル層が一定方向へと移動して、積層しづらく、アライメントマーク４９の段差ｔ５が崩れたり、埋もれたりし易い。そこで、本実施の形態では、エピタキシャル層４８が一定方向へとシフトして積層される結晶軸を有する基板４３を準備する。そのことで、上層におけるアライメントマークの低減量を緩和できる。また、エピタキシャル層の移動を小さくすることで、パターンの設計ルールを小さくでき、素子の高集積化を実現できる。
【００４３】
その後、素子形成領域４１にはＭＯＳトランジスタが形成されるが、その製造方法は、第１の実施の形態での図４〜図９と同様であるので、ここでは、第１の実施の形態を参照することとし、その説明を割愛する。
【００４４】
尚、上述した第１及び第２の実施の形態では、埋込拡散層、あるいは、ＬＯＣＯＳ酸化膜を利用し、基板に凹部を形成し、アライメントメークの初期段差として用いる場合について説明したが、この場合に限定するものではない。例えば、基板にＬＯＣＯＳ酸化膜を残存させ、基板に凸部を形成し、アライメントマークの初期段差として用いる場合も、同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４６】
１    素子形成領域
２    スクライブライン領域
３    Ｐ型の単結晶シリコン基板
４    ＬＯＣＯＳ酸化膜
５    アライメントマーク
８    エピタキシャル層
９    アライメントマーク
４１  素子形成領域
４２  スクライブライン領域
４３  Ｐ型の単結晶シリコン基板
４４  Ｎ型の埋込拡散層
４５  Ｎ型の埋込拡散層
４７  アライメントマーク
４８  エピタキシャル層
４９  アライメントマーク
【図１】
2005286090.tif 000003
【図２】
2005286090.tif 000004
【図３】
2005286090.tif 000005
【図４】
2005286090.tif 000006
【図５】
2005286090.tif 000007
【図６】
2005286090.tif 000008
【図７】
2005286090.tif 000009
【図８】
2005286090.tif 000010
【図９】
2005286090.tif 000011
【図１０】
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【図１１】
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【図１２】
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