(57)【要約】【課題】  ラインデータセレクタの消費電力を低減し、入力データの出力側への回り込みを防止する。【解決手段】  複数のセレクタ回路ＳＥＬの出力段側のセレクタ回路からのセレクタ制御信号Ｓ０（Ｓ０Ｂ）〜Ｓ２（Ｓ２Ｂ）によって、入力段側のセレクタ回路の電流断信号を生成し、選択されないセレクタ回路の電流断を行うラインデータセレクタ。セレクタ回路は、第１の差動対Ｍ５、Ｍ６と、第１の差動対の第１の出力側に接続される第２の差動対Ｍ１、Ｍ２と、第１の差動対の第２の出力側に接続される第３の差動対Ｍ３、Ｍ４と、第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗Ｒ１と、出力側に接続される第２の負荷抵抗Ｒ２と、複数のセレクタ制御信号が入力されるデコード回路の出力を入力するセレクト端子とを備え、デコード回路は、入力された複数のセレクタ制御信号により第１の差動対の電流を断とする。【選択図】  図１
2005260288.tif 000002
【特許請求の範囲】
【請求項１】
複数のセレクタ回路を備え、
該複数のセレクタ回路の出力段側のセレクタ回路からのセレクタ制御信号によって、前記複数のセレクタ回路の入力段側のセレクタ回路の電流断信号を生成し、前記セレクタ回路のうち、選択されないセレクタ回路の電流断を行う手段を有することを特徴とするラインデータセレクタ。
【請求項２】
前記セレクタ回路は、第１の差動対と、該第１の差動対の第１の出力側に接続される第２の差動対と、前記第１の差動対の第２の出力側に接続される第３の差動対と、前記第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗と、前記第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗と、複数のセレクタ制御信号が入力されるデコード回路の出力を入力するセレクト端子とを備え、
前記デコード回路は、入力された複数のセレクタ制御信号により前記第１の差動対の電流を断とすることを特徴とする請求項１記載のラインデータセレクタ。
【請求項３】
前記セレクタ回路は、前記第１の差動対に接続される電流源を備えることを特徴とする請求項２記載のラインデータセレクタ。
【請求項４】
第１の差動対と、該第１の差動対の第１の出力側に接続される第２の差動対と、前記第１の差動対の第２の出力側に接続される第３の差動対と、前記第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗と、前記第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗と、複数のセレクタ制御信号が入力されるデコード回路の出力を入力するセレクト端子とを備え、
前記デコード回路は、入力された複数のセレクタ制御信号により前記第１の差動対の電流を断とすることを特徴とするセレクタ回路。
【請求項５】
前記第１の負荷抵抗と、前記第２の負荷抵抗との出口側に接続されるＰチャンネルトランジスタと、前記第１の負荷抵抗と、前記第２の負荷抵抗との各々の入り口側に接続されるとともに、接地された２つのＮチャンネルトランジスタとを備え、
前記デコード回路が前記第１の差動対の電流を断としたときに、Ｐチャンネルトランジスタをオフにし、前記２つのＮチャンネルトランジスタをオンとすることを特徴とする請求項４記載のセレクタ回路。
【請求項６】
前記第１の差動対に接続される電流源を備えることを特徴とする請求項４または５記載のセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラインデータセレクタに関し、特に、消費電力が小さく、入力データの出力側への回り込みを防止したラインデータセレクタ及びセレクタ回路に関する。
【背景技術】
【０００２】
従来、ラインデータセレクタとしてシングルＣＭＯＳ回路で構成された回路が存在する（例えば、非特許文献１参照）。この回路を用い、差動入力、差動出力、差動制御により、４−１ＣＭＬラインデータセレクタとした回路を図４に示す。
【０００３】
同図に示される回路は、特許文献１等に記載された図５または図６に示したセレクタ回路を基本回路とする４―１ＣＭＬラインデータセレクタであって、トランスファーゲートやＭＯＳスイッチで対応することのできないような高速の入力データ信号を扱う場合に用いられ、入力データＤ０〜Ｄ３（Ｄ０Ｂ〜Ｄ３Ｂ）をＳ０〜Ｓ１（Ｓ０Ｂ〜Ｓ１Ｂ）で選択し、ＯＵＴ０（ＯＵＴ０Ｂ）に出力する回路である。
【０００４】
次に、この回路の動作について、図９を中心に参照しながら詳細に説明する。
【０００５】
制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、Ｓ０＝Ｌより、ＳＥＬ（セレクタ回路）１は、入力データＤ１（Ｄ１Ｂ）を選択し、ＳＥＬ１から出力する。また、ＳＥＬ２は、入力データＤ３（Ｄ３Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＤ１（Ｄ１Ｂ）出力と、ＳＥＬ２のＤ３（Ｄ３Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２の出力のＤ３（Ｄ３Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌでは、Ｄ３（Ｄ３Ｂ）がＳＥＬ２及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【０００６】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｓ０＝Ｈより、ＳＥＬ１は、入力データＤ０（Ｄ０Ｂ）を選択し、ＳＥＬ１から出力する。また、ＳＥＬ２は、入力データＤ２（Ｄ２Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＤ０（Ｄ０Ｂ）出力と、ＳＥＬ２のＤ２（Ｄ２Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２の出力のＤ２（Ｄ２Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｄ２（Ｄ２Ｂ）がＳＥＬ２及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【０００７】
さらに、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、Ｓ０＝Ｌより、ＳＥＬ１は、入力データＤ１（Ｄ１Ｂ）を選択し、ＳＥＬ１から出力する。また、ＳＥＬ２は、入力データＤ３（Ｄ３Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＤ１（Ｄ１Ｂ）出力と、ＳＥＬ２のＤ３（Ｄ３Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１の出力のＤ１（Ｄ１Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｄ１（Ｄ１Ｂ）がＳＥＬ１及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【０００８】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、Ｓ０＝Ｈより、ＳＥＬ１は、入力データＤ０（Ｄ０Ｂ）を選択し、ＳＥＬ１から出力する。また、ＳＥＬ２は、入力データＤ２（Ｄ２Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＤ０（Ｄ０Ｂ）出力と、ＳＥＬ２のＤ２（Ｄ２Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１の出力のＤ０（Ｄ０Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈでは、Ｄ０（Ｄ０Ｂ）がＳＥＬ１及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【０００９】
このとき、各セレクタ回路は、すべてＯＮ状態であるため、各セレクタ回路を電流が絶えず流れている。このため、入力データ数が増大すると、セレクタ回路の数が増加し、消費電流が増大する原因となっていた。入力データ数をｎとすると、セレクタ回路は、（ｎ−１）個必要となるため、すべてのセレクタ回路を流れる全電流は、
全電流＝（ｎ−１）×１個のセレクタ回路を流れる電流
で表される。
【００１０】
さらに、各セレクタ回路がＯＮとなっているため、最終出力段のＳＥＬ３に入力データが伝達され、入力データＤ０〜Ｄ３（Ｄ０Ｂ〜Ｄ３Ｂ）が出力側へ回り込み、波形劣化が生じる問題があった。
【００１１】
例えば、Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、ＳＥＬ３には、Ｄ１（Ｄ１Ｂ）とＤ３（Ｄ３Ｂ）とが入力されるため、選択されないＤ１（Ｄ１Ｂ）データがトランジスタＭ１、Ｍ２（図５及び図６参照）のゲートドレイン容量（Ｃｇｄ）を介し、出力ＯＵＴ０（ＯＵＴ０Ｂ）に影響を与える。
【００１２】
また、Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、ＳＥＬ３には、Ｄ０（Ｄ０Ｂ）とＤ２（Ｄ２Ｂ）とが入力されるため、選択されないＤ０（Ｄ０Ｂ）データがトランジスタＭ１、Ｍ２のゲートドレイン容量（Ｃｇｄ）を介し、出力ＯＵＴ０（ＯＵＴ０Ｂ）に影響を与える。
【００１３】
さらに、Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、ＳＥＬ３には、Ｄ１（Ｄ１Ｂ）とＤ３（Ｄ３Ｂ）とが入力されるため、選択されないＤ３（Ｄ３Ｂ）データがトランジスタＭ３、Ｍ４のゲートドレイン容量（Ｃｇｄ）を介し、出力ＯＵＴ０（ＯＵＴ０Ｂ）に影響を与える。
【００１４】
また、Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、ＳＥＬ３には、Ｄ０（Ｄ０Ｂ）とＤ２（Ｄ２Ｂ）とが入力されるため、選択されないＤ２（Ｄ２Ｂ）データがトランジスタＭ３、Ｍ４のゲートドレイン容量（Ｃｇｄ）を介し、出力ＯＵＴ０（ＯＵＴ０Ｂ）に影響を与える。
【００１５】
【特許文献１】特開平９−１５３５９３号公報
【非特許文献１】小林芳直、「ＡＳＩＣの論理回路設計法」、ＣＱ出版社、昭和６３年２月１０日、１２５ページ、表５．２
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、上記従来のラインデータセレクタにおいては、入力データ数の増加により、セレクタ回路の数が増加するため、消費電力が大きくなるという問題があった。また、これに加え、選択していない経路からの回り込みによって、入力データが出力に回り込むという問題があった。
【００１７】
そこで、本発明は、上記従来のラインデータセレクタにおける問題点に鑑みてなされたものであって、消費電力を低減するとともに、入力データの出力側への回り込みを防止することのできるラインデータセレクタ及びセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、ラインデータセレクタであって、複数のセレクタ回路を備え、該複数のセレクタ回路の出力段側のセレクタ回路からのセレクタ制御信号によって、前記複数のセレクタ回路の入力段側のセレクタ回路の電流断信号を生成し、前記セレクタ回路のうち、選択されないセレクタ回路の電流断を行う手段を有することを特徴とする。
【００１９】
そして、本発明によれば、複数のセレクタ回路の出力段側のセレクタ回路からのセレクタ制御信号で、選択されない入力段側のセレクタ回路の電流断を行うため、必要な経路以外のセレクタ回路に電流が流れなくなり、消費電力を低減することができるとともに、入力データの出力側への回り込みを防止することが可能となる。
【００２０】
上記ラインデータセレクタにおいて、前記セレクタ回路は、第１の差動対と、該第１の差動対の第１の出力側に接続される第２の差動対と、前記第１の差動対の第２の出力側に接続される第３の差動対と、前記第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗と、前記第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗と、複数のセレクタ制御信号が入力されるデコード回路の出力を入力するセレクト端子とを備え、前記デコード回路は、入力された複数のセレクタ制御信号により前記第１の差動対の電流を断とすることができる。また、前記セレクタ回路は、前記第１の差動対に接続される電流源を備えるように構成することができる。
【００２１】
さらに、本発明は、セレクタ回路であって、第１の差動対と、該第１の差動対の第１の出力側に接続される第２の差動対と、前記第１の差動対の第２の出力側に接続される第３の差動対と、前記第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗と、前記第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗と、複数のセレクタ制御信号が入力されるデコード回路の出力を入力するセレクト端子とを備え、前記デコード回路は、入力された複数のセレクタ制御信号により前記第１の差動対の電流を断とすることを特徴とする。このようなセレクタ回路を複数用いることによって、上述のように、消費電力が小さく、入力データの出力側への回り込みを防止したラインデータセレクタを構成することができる。
【００２２】
また、前記セレクタ回路において、前記第１の負荷抵抗と、前記第２の負荷抵抗との出口側に接続されるＰチャンネルトランジスタと、前記第１の負荷抵抗と、前記第２の負荷抵抗との各々の入り口側に接続されるとともに、接地された２つのＮチャンネルトランジスタとを備え、前記デコード回路が前記第１の差動対の電流を断としたときに、Ｐチャンネルトランジスタをオフにし、前記２つのＮチャンネルトランジスタをオンとするように構成することができる。これによって、前記第１の差動対の電流を断となったときに、該セレクタ回路の出力端子からＬレベルの信号を出力させることができる。
【００２３】
さらに、前記セレクタ回路は、前記第１の差動対に接続される電流源を備えるように構成することができる。
【発明の効果】
【００２４】
本発明によれば、消費電力が小さく、入力データの出力側への回り込みを防止することのできるラインデータセレクタ及びセレクタ回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
図１は、本発明にかかるラインデータセレクタの第１の実施の形態を示し、このラインデータセレクタは、２−１ＣＭＬラインデータセレクタであって、高速の入力データ信号を扱う場合に用いられる。このラインデータセレクタは、図５または図６のセレクタ回路を基本構成として、複数のセレクタ制御信号をデコーダに入力し、デコーダでセレクタ回路を制御する信号を生成して入力データを選択するか、セレクタ回路をパワーダウン（電流断）させる。
【００２６】
図５に示すセレクタ回路は、従来用いられているものであって、第１の差動対Ｍ（ＮチャネルＭＯＳトランジスタ）５、Ｍ６と、電流源Ｉと、第１の差動対Ｍ５、Ｍ６の第１の出力側に接続される第２の差動対Ｍ１、Ｍ２と、第１の差動対Ｍ５、Ｍ６の第２の出力側に接続される第３の差動対Ｍ３、Ｍ４と、第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗Ｒ１と、第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗Ｒ２と、複数のセレクタ制御信号が入力されるセレクト端子ＣＴ、ＣＢと、データ信号を入力するデータ入力端子１、１Ｂ、２、２Ｂとを備える。
【００２７】
また、図６に示すセレクタ回路も、従来用いられているものであって、第１の差動対Ｍ５、Ｍ６と、第１の差動対Ｍ５、Ｍ６の第１の出力側に接続される第２の差動対Ｍ１、Ｍ２と、第１の差動対Ｍ５、Ｍ６の第２の出力側に接続される第３の差動対Ｍ３、Ｍ４と、第２と第３の差動対の第１の出力側に接続される第１の負荷抵抗Ｒ１と、第２と第３の差動対の第２の出力側に接続される第２の負荷抵抗Ｒ２と、複数のセレクタ制御信号が入力されるセレクト端子ＣＴ、ＣＢと、データ信号を入力するデータ入力端子１、１Ｂ、２、２Ｂとを備える。
【００２８】
図１に示したラインデータセレクタは、複数のセレクタ制御信号をデコーダに入力し、デコーダでセレクタ回路を制御する信号を生成して入力データを選択するか、デコーダでＮチャンネルＭＯＳトランジスタＭ５とＭ６をＯＦＦさせるような信号を生成してセレクタ回路をパワーダウンさせる。
【００２９】
次に、本発明にかかるラインデータセレクタの第２の実施の形態として、図１のラインデータセレクタを発展させた４−１ＣＭＬラインデータセレクタについて、図２を参照しながら説明する。
【００３０】
このラインデータセレクタは、図５または図６のセレクタ回路を基本構成として、高速の入力データ信号を扱う場合に用いられるものであって、Ｄ０（Ｄ０Ｂ）とＤ１（Ｄ１Ｂ）のデータを第１のセレクタ回路に入力し、Ｄ２（Ｄ２Ｂ）とＤ３（Ｄ３Ｂ）のデータを第２のセレクタ回路に入力し、各々のセレクタ回路の出力を第３のセレクタ回路に入力し、第３のセレクタ回路を出力ＯＵＴ０（ＯＵＴ０Ｂ）とし、ＣＭＯＳレベル（電源―ＧＮＤのフルスイング振幅）制御信号Ｓ１（Ｓ１Ｂ）〜Ｓ０（Ｓ０Ｂ）で選択を行う４−１ＣＭＬラインデータセレクタにおいて、第１のセレクタ回路の制御信号入力端子ＣＴ１とＣＢ１は、Ｓ１とＳ０、Ｓ１とＳ０Ｂを入力とする論理回路Ｒ１により供給され、第２のセレクタ回路の制御信号入力端子ＣＴ２とＣＢ２は、Ｓ１ＢとＳ０、Ｓ１ＢとＳ０Ｂを入力とする論理回路Ｒ２により供給され、第３のセレクタ回路の制御信号入力端子ＣＴとＣＢには、Ｓ１とＳ１Ｂを供給するように構成される。
【００３１】
次に、上記構成を有するラインデータセレクタの動作について、図７を中心に参照しながら詳細に説明する。
【００３２】
制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、Ｓ１＝Ｌより、論理積回路Ｒ１の出力は、ＣＴ１＝ＣＢ１＝Ｌとなるため、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ１は、パワーダウンしてＨを出力する。また、ＳＥＬ２は、Ｓ１Ｂ＝Ｈより、論理積回路Ｒ２の出力ＣＴ２、ＣＢ２は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｌより、入力データＤ３（Ｄ３Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＨ出力と、ＳＥＬ２のＤ３（Ｄ３Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２の出力のＤ３（Ｄ３Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、Ｄ３（Ｄ３Ｂ）がＳＥＬ２及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００３３】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｓ１＝Ｌより、論理積回路Ｒ１の出力は、ＣＴ１＝ＣＢ１＝Ｌとなるため、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ１は、パワーダウンしてＨを出力する。また、ＳＥＬ２は、Ｓ１Ｂ＝Ｈより、論理積回路Ｒ２の出力ＣＴ２、ＣＢ２は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｈより、入力データＤ２（Ｄ２Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＨ出力と、ＳＥＬ２のＤ２（Ｄ２Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２の出力のＤ２（Ｄ２Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｄ２（Ｄ２Ｂ）がＳＥＬ２及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００３４】
また、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、Ｓ１Ｂ＝Ｌより、論理積回路Ｒ２の出力は、ＣＴ２＝ＣＢ２＝Ｌとなるため、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ２は、パワーダウンしてＨを出力する。また、ＳＥＬ１は、Ｓ１＝Ｈより、論理積回路Ｒ１の出力ＣＴ１、ＣＢ１は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｌより、入力データＤ１（Ｄ１Ｂ）を選択し、ＳＥＬ１から出力する。さらに、ＳＥＬ２のＨ出力と、ＳＥＬ１のＤ１（Ｄ１Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１の出力のＤ１（Ｄ１Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、Ｄ１（Ｄ１Ｂ）がＳＥＬ１及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００３５】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、Ｓ１Ｂ＝Ｌより、論理積回路Ｒ２の出力は、ＣＴ２＝ＣＢ２＝Ｌとなるため、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ２は、パワーダウンしてＨを出力する。また、ＳＥＬ１は、Ｓ１＝Ｈより、論理積回路Ｒ１の出力ＣＴ１、ＣＢ１は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｈより、入力データＤ０（Ｄ０Ｂ）を選択し、ＳＥＬ１から出力する。さらに、ＳＥＬ２のＨ出力と、ＳＥＬ１のＤ０（Ｄ０Ｂ）出力とが、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１の出力のＤ０（Ｄ０Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、Ｄ０（Ｄ０Ｂ）がＳＥＬ１及びＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００３６】
次に、本発明にかかるラインデータセレクタの第３の実施の形態として、図２のラインデータセレクタを発展させた８−１ＣＭＬラインデータセレクタについて、図３を参照しながら詳細に説明する。
【００３７】
このラインデータセレクタは、図５または図６のセレクタ回路を基本構成として、高速の入力データ信号を扱う場合に用いられるものであって、Ｄ０（Ｄ０Ｂ）とＤ１（Ｄ１Ｂ）のデータを第１のセレクタ回路に入力し、Ｄ２（Ｄ２Ｂ）とＤ３（Ｄ３Ｂ）のデータを第２のセレクタ回路に入力し、Ｄ４（Ｄ４Ｂ）とＤ５（Ｄ５Ｂ）のデータを第３のセレクタ回路に入力し、Ｄ６（Ｄ６Ｂ）とＤ７（Ｄ７Ｂ）のデータを第４のセレクタ回路に入力し、第１と第２のセレクタ回路の出力を第５のセレクタ回路に入力し、第３と第４のセレクタ回路の出力を第６のセレクタ回路に入力し、第５と第６のセレクタ回路の出力を第７のセレクタ回路に入力し、第７のセレクタ回路を出力ＯＵＴ０（ＯＵＴ０Ｂ）とし、ＣＭＯＳレベル（電源―ＧＮＤのフルスイング振幅）制御信号Ｓ２（Ｓ２Ｂ）〜Ｓ０（Ｓ０Ｂ）で選択を行う８−１ＣＭＬラインデータセレクタにおいて、第５のセレクタ回路の制御信号入力端子ＣＴ５とＣＢ５は、Ｓ２とＳ１、Ｓ２とＳ１Ｂを入力とする論理回路Ｒ５により供給され、第６のセレクタ回路の制御信号入力端子ＣＴ６とＣＢ６は、Ｓ２ＢとＳ１、Ｓ２ＢとＳ１Ｂを入力とする論理回路Ｒ６により供給され、第１のセレクタ回路の制御信号入力端子ＣＴ１とＣＢ１は、ＳＥＬ５のＣＴ５制御信号とＳ０、ＳＥＬ５のＣＴ５制御信号とＳ１Ｂを入力とする論理回路Ｒ１により供給され、第２のセレクタ回路の制御信号入力端子ＣＴ２とＣＢ２は、ＳＥＬ５のＣＢ５制御信号とＳ０、ＳＥＬ５のＣＢ５制御信号とＳ１Ｂを入力とする論理回路Ｒ２により供給され、第３のセレクタ回路の制御信号入力端子ＣＴ３とＣＢ３は、ＳＥＬ６のＣＴ６制御信号とＳ０、ＳＥＬ６のＣＴ６制御信号とＳ１Ｂを入力とする論理回路Ｒ３により供給され、第４のセレクタ回路の制御信号入力端子ＣＴ４とＣＢ４は、ＳＥＬ６のＣＢ６制御信号とＳ０、ＳＥＬ６のＣＢ６制御信号とＳ１Ｂを入力とする論理回路Ｒ４により供給され、第７のセレクタ回路の制御信号入力端子ＣＴとＣＢには、Ｓ２とＳ２Ｂを供給する。
【００３８】
次に、上記構成を有するラインデータセレクタの動作について、図８を中心に参照しながら詳細に説明する。
【００３９】
制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌ、Ｓ２＝Ｌの区間では、Ｓ２＝Ｌより、ＳＥＬ７は、ＳＥＬ６の出力を選択し、論理積回路Ｒ５の出力は、ＣＴ５＝ＣＢ５＝Ｌとなるため、論理積回路Ｒ１とＲ２の出力ＣＴ１＝ＣＢ１＝ＣＴ２＝ＣＢ２＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ５とＳＥＬ１、ＳＥＬ２もパワーダウンしてＨを出力する。また、Ｓ２Ｂ＝Ｈより、論理積回路Ｒ６の出力ＣＴ６、ＣＢ６は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１Ｂ＝Ｈより、ＣＢ６＝Ｈとなり、ＳＥＬ４の出力を選択し、Ｓ１＝Ｌより、ＣＴ６＝Ｌとなり、ＳＥＬ３のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ３からＨを出力させる。さらに、論理積回路Ｒ６の出力ＣＢ６＝Ｈを受けて、Ｓ０Ｂ＝Ｈより、ＳＥＬ４は、Ｄ７（Ｄ７Ｂ）を選択する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌ、Ｓ２＝Ｌの区間では、Ｄ７（Ｄ７Ｂ）がＳＥＬ４、ＳＥＬ６及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４０】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌ、Ｓ２＝Ｌの区間では、Ｓ２＝Ｌより、ＳＥＬ７は、ＳＥＬ６の出力を選択し、論理積回路Ｒ５の出力は、ＣＴ５＝ＣＢ５＝Ｌとなるため、論理積回路Ｒ１とＲ２の出力ＣＴ１＝ＣＢ１＝ＣＴ２＝ＣＢ２＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ５とＳＥＬ１、ＳＥＬ２もパワーダウンしてＨを出力する。また、Ｓ２Ｂ＝Ｈより、論理積回路Ｒ６の出力ＣＴ６、ＣＢ６は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１Ｂ＝Ｈより、ＣＢ６＝Ｈとなり、ＳＥＬ４の出力を選択し、Ｓ１＝Ｌより、ＣＴ６＝Ｌとなり、ＳＥＬ３のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ３からＨを出力させる。さらに、論理積回路Ｒ６の出力ＣＢ６＝Ｈを受けて、Ｓ０＝Ｈより、ＳＥＬ４は、Ｄ６（Ｄ６Ｂ）を選択する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌ、Ｓ２＝Ｌの区間では、Ｄ６（Ｄ６Ｂ）がＳＥＬ４、ＳＥＬ６及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４１】
また、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈ、Ｓ２＝Ｌの区間では、Ｓ２＝Ｌより、ＳＥＬ７は、ＳＥＬ６の出力を選択し、論理積回路Ｒ５の出力は、ＣＴ５＝ＣＢ５＝Ｌとなるため、論理積回路Ｒ１とＲ２の出力ＣＴ１＝ＣＢ１＝ＣＴ２＝ＣＢ２＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ５とＳＥＬ１、ＳＥＬ２もパワーダウンしてＨを出力する。また、Ｓ２Ｂ＝Ｈより、論理積回路Ｒ６の出力ＣＴ６、ＣＢ６は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１＝Ｈより、ＣＴ６＝Ｈとなり、ＳＥＬ３の出力を選択し、Ｓ１Ｂ＝Ｌより、ＣＢ６＝Ｌとなり、ＳＥＬ４のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ４からＨを出力させる。さらに、論理積回路Ｒ６の出力ＣＴ６＝Ｈを受けて、Ｓ０Ｂ＝Ｈより、ＳＥＬ３は、Ｄ５（Ｄ５Ｂ）を選択する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈ、Ｓ２＝Ｌの区間では、Ｄ５（Ｄ５Ｂ）がＳＥＬ３、ＳＥＬ６及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４２】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈ、Ｓ２＝Ｌの区間では、Ｓ２＝Ｌより、ＳＥＬ７は、ＳＥＬ６の出力を選択し、論理積回路Ｒ５の出力は、ＣＴ５＝ＣＢ５＝Ｌとなるため、論理積回路Ｒ１とＲ２の出力ＣＴ１＝ＣＢ１＝ＣＴ２＝ＣＢ２＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ５とＳＥＬ１、ＳＥＬ２もパワーダウンしてＨを出力する。また、Ｓ２Ｂ＝Ｈより、論理積回路Ｒ６の出力ＣＴ６、ＣＢ６は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１＝Ｈより、ＣＴ６＝Ｈとなり、ＳＥＬ３の出力を選択し、Ｓ１Ｂ＝Ｌより、ＣＢ６＝Ｌとなり、ＳＥＬ４のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ４からＨを出力させる。さらに、論理積回路Ｒ６の出力ＣＴ６＝Ｈを受けて、Ｓ０＝Ｈより、ＳＥＬ３は、Ｄ４（Ｄ４Ｂ）を選択する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈ、Ｓ２＝Ｌの区間では、、Ｄ４（Ｄ４Ｂ）がＳＥＬ３、ＳＥＬ６及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４３】
また、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌ、Ｓ２＝Ｈの区間では、Ｓ２Ｂ＝Ｌより、ＳＥＬ７は、ＳＥＬ５の出力を選択し、論理積回路Ｒ６の出力は、ＣＴ６＝ＣＢ６＝Ｌとなるため、論理積回路Ｒ３とＲ４の出力ＣＴ３＝ＣＢ３＝ＣＴ４＝ＣＢ４＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ６とＳＥＬ３、ＳＥＬ４もパワーダウンしてＨを出力する。また、Ｓ２＝Ｈより、論理積回路Ｒ５の出力ＣＴ５、ＣＢ５は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１Ｂ＝Ｈより、ＣＢ５＝Ｈとなり、ＳＥＬ２の出力を選択し、Ｓ１＝Ｌより、ＣＴ５＝Ｌとなり、ＳＥＬ１のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ１からＨを出力させる。さらに、論理積回路Ｒ５の出力ＣＢ５＝Ｈを受けて、Ｓ０Ｂ＝Ｈより、ＳＥＬ２は、Ｄ３（Ｄ３Ｂ）を選択する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌ、Ｓ２＝Ｈの区間では、Ｄ３（Ｄ３Ｂ）がＳＥＬ２、ＳＥＬ５及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４４】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌ、Ｓ２＝Ｈの区間では、Ｓ２Ｂ＝Ｌより、ＳＥＬ７は、ＳＥＬ５の出力を選択し、論理積回路Ｒ６の出力は、ＣＴ６＝ＣＢ６＝Ｌとなるため、論理積回路Ｒ３とＲ４の出力ＣＴ３＝ＣＢ３＝ＣＴ４＝ＣＢ４＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ６とＳＥＬ３、ＳＥＬ４もパワーダウンしてＨを出力する。また、Ｓ２＝Ｈより、論理積回路Ｒ５の出力ＣＴ５、ＣＢ５は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１Ｂ＝Ｈより、ＣＢ５＝Ｈとなり、ＳＥＬ２の出力を選択し、Ｓ１＝Ｌより、ＣＴ５＝Ｌとなり、ＳＥＬ１のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ１からＨを出力させる。さらに、論理積回路Ｒ５の出力ＣＢ５＝Ｈを受けて、Ｓ０＝Ｈより、ＳＥＬ２は、Ｄ２（Ｄ２Ｂ）を選択する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌ、Ｓ２＝Ｈの区間では、Ｄ２（Ｄ２Ｂ）がＳＥＬ２、ＳＥＬ５及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４５】
また、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈ、Ｓ２＝Ｈの区間では、Ｓ２Ｂ＝Ｌより、ＳＥＬ７は、ＳＥＬ５の出力を選択し、論理積回路Ｒ６の出力は、ＣＴ６＝ＣＢ６＝Ｌとなるため、論理積回路Ｒ３とＲ４の出力ＣＴ３＝ＣＢ３＝ＣＴ４＝ＣＢ４＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ６とＳＥＬ３、ＳＥＬ４もパワーダウンしてＨを出力する。また、Ｓ２＝Ｈより、論理積回路Ｒ５の出力ＣＴ５、ＣＢ５は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１＝Ｈより、ＣＴ５＝Ｈとなり、ＳＥＬ１の出力を選択し、Ｓ１Ｂ＝Ｌより、ＣＢ５＝Ｌとなり、ＳＥＬ２のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ２からＨを出力させる。さらに、論理積回路Ｒ５の出力ＣＴ５＝Ｈを受けて、Ｓ０Ｂ＝Ｈより、ＳＥＬ１は、Ｄ１（Ｄ１Ｂ）を選択する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈ、Ｓ２＝Ｈの区間では、Ｄ１（Ｄ１Ｂ）がＳＥＬ１、ＳＥＬ５及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４６】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈ、Ｓ２＝Ｈの区間では、Ｓ２Ｂ＝Ｌより、ＳＥＬ７は、ＳＥＬ５の出力を選択し、論理積回路Ｒ６の出力は、ＣＴ６＝ＣＢ６＝Ｌとなるため、論理積回路Ｒ３とＲ４の出力ＣＴ３＝ＣＢ３＝ＣＴ４＝ＣＢ４＝Ｌとなり、図５または図６のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、ＳＥＬ６とＳＥＬ３、ＳＥＬ４もパワーダウンしてＨを出力する。また、Ｓ２＝Ｈより、論理積回路Ｒ５の出力ＣＴ５、ＣＢ５は、Ｓ１、Ｓ１Ｂで決定され、Ｓ１＝Ｈより、ＣＴ５＝Ｈとなり、ＳＥＬ１の出力を選択し、Ｓ１Ｂ＝Ｌより、ＣＢ５＝Ｌとなり、ＳＥＬ２のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５とＭ６は、ＯＦＦとなり、パワーダウンしてＳＥＬ２からＨを出力させる。さらに、論理積回路Ｒ５の出力ＣＴ５＝Ｈを受けて、Ｓ０＝Ｈより、ＳＥＬ１は、Ｄ０（Ｄ０Ｂ）を選択する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈ、Ｓ２＝Ｈの区間では、Ｄ０（Ｄ０Ｂ）がＳＥＬ１、ＳＥＬ５及びＳＥＬ７を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００４７】
尚、本発明の消費電流は、入力データ数をｎとすると、セレクタ回路は、（ｌｏｇ2ｎ）個必要となるため、すべてのセレクタ回路を流れる全電流は、
全電流＝ｌｏｇ2ｎ×１個のセレクタ回路を流れる電流
で表される。
【００４８】
以上、説明したように、８−１ＣＭＬラインデータセレクタであっても、後段からのセレクタ制御信号Ｓ２とＳ１、Ｓ２とＳ１とＳ０というように電流断信号を順次生成することで、不要な経路のセレクタ回路をパワーダウンさせ、さらに、不要な経路のセレクタ回路の出力をＨに固定することにより、入力データからの回り込みをもなくすことが可能である。また、入力データ数（ｎ）を増加させても、上記と同様に順次電流断信号を生成することで対応することができる。
【００４９】
次に、本発明にかかるセレクタ回路の他の実施の形態について、図１０を参照しながら説明する。
【００５０】
このセレクタ回路は、図５に示した構成に、パワーダウン時において、ＣＴ、ＣＢの否定論理積をとり、ＰＤ信号を発生させ、Ｍ７のＰチャンネルトランジスタをＯＦＦにし、Ｍ８とＭ９のＮチャンネルトランジスタをＯＮにして、パワーダウン時において、セレクタ出力端子からＬを出力させる。すなわち、セレクタ出力がＬであっても電流断信号を生成することが可能である。
【００５１】
次に、図１０のセレクタ回路を図２の４−１ＣＭＬラインデータセレクタに適用した場合の動作について、図７を中心に参照しながら詳細に説明する。
【００５２】
制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、Ｓ１＝Ｌより、論理積回路Ｒ１の出力は、ＣＴ１＝ＣＢ１＝Ｌとなるため、図１０のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５と、Ｍ６と、Ｐチャネル型ＭＯＳトランジスタＭ７は、ＯＦＦとなり、Ｎチャネル型ＭＯＳトランジスタＭ８と、Ｍ９は、ＯＮとなって、ＳＥＬ１は、パワーダウンしてＬを出力する。また、ＳＥＬ２は、Ｓ１Ｂ＝Ｈより、論理積回路Ｒ２の出力ＣＴ２、ＣＢ２は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｌより、入力データＤ３（Ｄ３Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＬ出力と、ＳＥＬ２のＤ３（Ｄ３Ｂ）出力が、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２出力のＤ３（Ｄ３Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌの区間では、Ｄ３（Ｄ３Ｂ）がＳＥＬ２、ＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００５３】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｓ１＝Ｌより、論理積回路Ｒ１の出力は、ＣＴ１＝ＣＢ１＝Ｌとなるため、図１０のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５と、Ｍ６と、Ｐチャネル型ＭＯＳトランジスタＭ７は、ＯＦＦとなり、Ｎチャネル型ＭＯＳトランジスタＭ８と、Ｍ９は、ＯＮとなって、ＳＥＬ１は、パワーダウンしてＬを出力する。また、ＳＥＬ２は、Ｓ１Ｂ＝Ｈより、論理積回路Ｒ２の出力ＣＴ２、ＣＢ２は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｈより、入力データＤ２（Ｄ２Ｂ）を選択し、ＳＥＬ２から出力する。さらに、ＳＥＬ１のＬ出力と、ＳＥＬ２のＤ２（Ｄ２Ｂ）出力が、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｌより、ＳＥＬ２出力のＤ２（Ｄ２Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｌの区間では、Ｄ２（Ｄ２Ｂ）がＳＥＬ２、ＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００５４】
また、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、Ｓ１Ｂ＝Ｌより、論理積回路Ｒ２の出力は、ＣＴ２＝ＣＢ２＝Ｌとなるため、図１０のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５と、Ｍ６と、Ｐチャネル型ＭＯＳトランジスタＭ７は、ＯＦＦとなり、Ｎチャネル型ＭＯＳトランジスタＭ８と、Ｍ９は、ＯＮとなって、ＳＥＬ２はパワーダウンしてＬを出力する。また、ＳＥＬ１は、Ｓ１＝Ｈより、論理積回路Ｒ１の出力ＣＴ１、ＣＢ１は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｌより、入力データＤ１（Ｄ１Ｂ）を選択し、ＳＥＬ１から出力する。さらに、ＳＥＬ２のＬ出力と、ＳＥＬ１のＤ１（Ｄ１Ｂ）出力が、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１出力のＤ１（Ｄ１Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｌ、Ｓ１＝Ｈの区間では、Ｄ１（Ｄ１Ｂ）がＳＥＬ１、ＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００５５】
また、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、Ｓ１Ｂ＝Ｌより、論理積回路Ｒ２の出力は、ＣＴ２＝ＣＢ２＝Ｌとなるため、図１０のセレクタ回路のＣＴ、ＣＢをゲート入力とするＮチャネル型ＭＯＳトランジスタＭ５と、Ｍ６と、Ｐチャネル型ＭＯＳトランジスタＭ７は、ＯＦＦとなり、Ｎチャネル型ＭＯＳトランジスタＭ８と、Ｍ９は、ＯＮとなって、ＳＥＬ２はパワーダウンしてＬを出力する。また、ＳＥＬ１は、Ｓ１＝Ｈより、論理積回路Ｒ１の出力ＣＴ１、ＣＢ１は、Ｓ０、Ｓ０Ｂで決定され、Ｓ０＝Ｈより、入力データＤ０（Ｄ０Ｂ）を選択し、ＳＥＬ１から出力する。さらに、ＳＥＬ２のＬ出力と、ＳＥＬ１のＤ０（Ｄ０Ｂ）出力が、ＳＥＬ３に入力され、ＳＥＬ３は、Ｓ１＝Ｈより、ＳＥＬ１出力のＤ０（Ｄ０Ｂ）を選択して出力する。従って、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈの区間では、Ｄ０（Ｄ０Ｂ）がＳＥＬ１、ＳＥＬ３を通過して、ＯＵＴ０（ＯＵＴ０Ｂ）に出力される。
【００５６】
尚、図１０に示したセレクタ回路を図３の８−１ＣＭＬラインデータセレクタに用いた場合についても、上記と同様の動作及び効果が得られる。
【図面の簡単な説明】
【００５７】
【図１】本発明にかかるラインデータセレクタの第１の実施の形態を示す構成図である。
【図２】本発明にかかるラインデータセレクタの第２の実施の形態を示す構成図である。
【図３】本発明にかかるラインデータセレクタの第３の実施の形態を示す構成図である。
【図４】従来のラインデータセレクタの一例を示す構成図である。
【図５】従来のセレクタ回路の一例を示す構成図である。
【図６】従来のセレクタ回路の一例を示す構成図である。
【図７】図２に示した本発明にかかるラインデータセレクタの動作説明図である。
【図８】図３に示した本発明にかかるラインデータセレクタの動作説明図である。
【図９】図４に示した従来のラインデータセレクタの動作説明図である。
【図１０】本発明にかかるセレクタ回路の一実施の形態を示す構成図である。
【符号の説明】
【００５８】
ＳＥＬ１〜ＳＥＬ７      セレクタ回路
Ｒ１〜Ｒ６      論理回路
Ｄ０（Ｄ０Ｂ）〜Ｄ７（Ｄ７Ｂ）    入力データ
ＯＵＴ０、ＯＵＴ０Ｂ    出力データ
１、１Ｂ、２、２Ｂ      セレクタ入力データ端子
ＣＴ、ＣＢ      セレクト端子
Ｓ０（Ｓ０Ｂ）〜Ｓ２（Ｓ２Ｂ）    セレクタ制御信号
Ｍ１〜Ｍ６      ＮチャネルＭＯＳトランジスタ
Ｍ７            ＰチャネルＭＯＳトランジスタ
Ｍ８〜Ｍ９      ＮチャネルＭＯＳトランジスタ
Ｉ              電流源
Ｒ１〜Ｒ２      負荷抵抗
ＡＮＤ１〜ＡＮＤ１２    論理積
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005260288.tif 000009
【図８】
2005260288.tif 000010
【図９】
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【図１０】
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