(57)【要約】【課題】ハイブリッド結晶方位基板上の高性能ＣＭＯＳ  ＳＯＩデバイスを提供すること。【解決手段】少なくとも２タイプの結晶方位を有する基板を備える集積回路構造を開示する。第１のタイプのトランジスタは、第１のタイプの結晶方位を有する基板の第１の部分の上に位置し、第２のタイプのトランジスタは、第２のタイプの結晶方位を有する基板の第２の部分の上に位置する。第１のタイプのトランジスタおよび第２のタイプのトランジスタの上には、歪み発生層がある。さらに、歪み発生層は、第１のタイプのトランジスタの上では歪み、第２のタイプのトランジスタの上では緩和することができる。【選択図】図８
2005260240.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２タイプの結晶方位を有する基板と、
第１のタイプの結晶方位を有する前記基板の第１の部分の上に形成された第１のタイプのトランジスタと、
第２のタイプの結晶方位を有する前記基板の第２の部分の上に形成された第２のタイプのトランジスタと、
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタの上に位置する歪み発生層とを含む、集積回路構造。
【請求項２】
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタがシリサイド領域を含み、前記歪み発生層が前記シリサイド領域の上に位置する、請求項１に記載の構造。
【請求項３】
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタが、前記基板内に形成されたソース領域およびドレイン領域と、前記基板の上の、前記ソース領域と前記ドレイン領域の間に形成されたゲート導体とを含み、
前記シリサイド領域が、前記ゲート導体ならびに前記ソース領域および前記ドレイン領域の上に形成される、請求項２に記載の構造。
【請求項４】
前記第１のタイプのトランジスタが、前記第２のタイプのトランジスタと相補的である、請求項１に記載の構造。
【請求項５】
前記基板の前記第１の部分が非浮遊基板部分を含み、前記基板の前記第２の部分が浮遊基板部分を含む、請求項１に記載の構造。
【請求項６】
前記歪み発生層が、前記第１のタイプのトランジスタの上では歪み、前記第２のタイプのトランジスタの上では緩和される、請求項１に記載の構造。
【請求項７】
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタが、平面相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のうち一方を含む、請求項１に記載の構造。
【請求項８】
少なくとも２タイプの結晶方位を有する基板と、
第１のタイプの結晶方位を有する前記基板の第１の部分の上に形成されたＮ型電界効果トランジスタ（ＮＦＥＴ）と、
第２のタイプの結晶方位を有する前記基板の第２の部分の上に形成されたＰ型電界効果トランジスタ（ＰＦＥＴ）と、
前記ＮＦＥＴおよび前記ＰＦＥＴの上に位置する歪み発生層とを含む、集積回路構造。
【請求項９】
前記ＮＦＥＴおよび前記ＰＦＥＴがシリサイド領域を含み、前記歪み発生層が前記シリサイド領域の上に位置する、請求項８に記載の構造。
【請求項１０】
前記ＮＦＥＴおよび前記ＰＦＥＴが、前記基板内に形成されたソース領域およびドレイン領域と、前記基板の上の、前記ソース領域と前記ドレイン領域の間に形成されたゲート導体とを含み、
前記シリサイド領域が、前記ゲート導体ならびに前記ソース領域および前記ドレイン領域の上に形成される、請求項９に記載の構造。
【請求項１１】
前記ＮＦＥＴが、前記ＰＦＥＴと相補的である、請求項８に記載の構造。
【請求項１２】
前記基板の前記第１の部分が非浮遊基板部分を含み、前記基板の前記第２の部分が浮遊基板部分を含む、請求項８に記載の構造。
【請求項１３】
前記歪み発生層が、前記ＮＦＥＴ（Ｎ型）の上では歪み、前記ＰＦＥＴの上では緩和される、請求項８に記載の構造。
【請求項１４】
前記ＮＦＥＴおよび前記ＰＦＥＴが、平面相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のうち一方を含む、請求項８に記載の構造。
【請求項１５】
集積回路構造を形成する方法であって、
第２の基板構造上に第１の基板構造を接合して、第１の結晶方位を有する第１の基板を第２の結晶方位を有する第２の基板の上に備える積層構造を形成するステップと、
前記積層構造に、前記第２の基板まで延びる第１の開口をエッチングにより形成するステップと、
前記第２の基板上にさらに別の材料を成長させて前記第１の開口を充填して、前記積層構造の上部に、前記第１のタイプの結晶方位を有する第１の部分および前記第２のタイプの結晶方位を有する第２の部分を有する基板を形成するステップと、
前記基板の前記第１の部分の上に第１のタイプのトランジスタを形成するステップと、
前記基板の前記第２の部分の上に第２のタイプのトランジスタを形成するステップと、
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタの上に歪み発生層を形成するステップとを含む方法。
【請求項１６】
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタの上にシリサイド領域を形成するステップをさらに含み、前記歪み発生層が前記シリサイド領域の上に形成される、請求項１５に記載の方法。
【請求項１７】
前記第１のタイプのトランジスタを形成する前記ステップおよび前記第２のタイプのトランジスタを形成する前記ステップが、前記基板内にソース領域およびドレイン領域を形成し、前記基板上の、前記ソース領域と前記ドレイン領域の間にゲート導体を形成することを含み、前記シリサイド領域が、前記ゲート導体ならびに前記ソース領域および前記ドレイン領域の上に形成される、請求項１６に記載の方法。
【請求項１８】
前記第１のタイプのトランジスタが、前記第２のタイプのトランジスタと相補的である、請求項１５に記載の方法。
【請求項１９】
前記歪み発生層の、前記第２のタイプのトランジスタの上に位置する部分において歪みを緩和するステップをさらに含む、請求項１５に記載の方法。
【請求項２０】
前記第１のタイプのトランジスタおよび前記第２のタイプのトランジスタが、平面相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のうち一方を含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。さらに詳細には、本発明は、シリコン・オン・インシュレータ（ＳＯＩ）デバイスや相補型金属酸化膜半導体（ＣＭＯＳ）デバイスなど、ハイブリッド結晶方位基板上に形成される集積半導体デバイスに関する。特に、本発明は、ＮＦＥＴおよびＰＦＥＴなど、少なくとも２種類の半導体デバイスを、異なる結晶方位を有する接合基板上に集積する手段を提供する。接合基板上の各デバイスの位置は、特定の結晶方位における当該デバイスの性能によって決まる。例えば、本発明では、（１００）面にＮＦＥＴを形成し、（１１０）面にＰＦＥＴを形成する。（１００）結晶面はＮＦＥＴに高い性能を与え、（１１０）結晶面はＰＦＥＴに高い性能を与える。
【背景技術】
【０００２】
現在の半導体技術では、ＮＦＥＴやＰＦＥＴなどのＣＭＯＳデバイスは、通常、Ｓｉなど単一の結晶方位を有する半導体ウェハ上に作製される。特に、今日の半導体デバイスは、（１００）結晶方位を有するＳｉの上に構築されるものがほとんどである。
【０００３】
電子の移動度は、（１００）Ｓｉ面方位で高いことが分かっており、一方、正孔の移動度は、（１１０）面方位で高いことが分かっている。すなわち、（１００）Ｓｉにおける正孔の移動度の値は、この結晶方位での対応する電子移動度より約１／４から約１／２の低さとなる。この不一致を補償するために、通常、ＰＦＥＴは、そのプルアップ（pull-up）電流をＮＦＥＴのプルダウン（pull-down）電流と釣り合わせて一様な回路スイッチングを実現するために、幅を広くして設計される。幅の広いＮＦＥＴは、かなりのチップ領域を占めるので望ましくない。
【０００４】
一方、（１１０）Ｓｉにおける正孔の移動度は、（１００）Ｓｉにおける移動度の２倍である。したがって、ＰＦＥＴを（１１０）面に形成すると、（１００）面に形成したＰＦＥＴより大幅に大きな駆動電流を示す。残念ながら、（１１０）Ｓｉ面における電子の移動度は、（１００）Ｓｉ面に比べるとかなり低下している。（１１０）Ｓｉ面における電子移動度の低下の一例を、図１に示す。図１において、実線は電子の移動度を示し、破線は正孔の移動度を示している。
【０００５】
上記の説明と図１から推察されるように、（１１０）Ｓｉ面は、正孔の移動度が高いのでＰＦＥＴデバイスには最適であるが、この結晶方位はＮＦＥＴデバイスには全く不向きである。逆に、（１００）Ｓｉ面は、電子が移動しやすいのでＮＦＥＴデバイスに最適である。
【特許文献１】米国特許出願  第１０／７０８９０７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の内容に鑑みて、特定のデバイスに最適な性能を与える異なる結晶方位を有する１つの基板上に形成された集積半導体デバイスを提供することが必要とされている。すなわち、１つの基板でありながら、ある種類のデバイス（例えばＰＦＥＴ）をある結晶面（例えば（１１０）面）に形成する一方で別の種類のデバイス（例えばＮＦＥＴ）を別の結晶面（例えば（１００）面）に形成することができる基板を作製することに絶大なる要望がある。
【課題を解決するための手段】
【０００７】
第１の基板構造を第２の基板構造に接合して積層構造（laminated structure）を形成することから始まる集積回路構造を形成する方法を開示する。したがって、積層構造は、第１の結晶方位を有する第１の基板を、第２の結晶方位を有する第２の基板の上に備える。本発明では、この積層構造に、第２の基板まで延びる第１の開口をエッチングにより形成する。次いで、さらに別の材料を第２の基板から成長させ、第１の開口を充填することができる。これにより、積層構造の上部に、第１のタイプの結晶方位を有する第１の部分および第２のタイプの結晶方位を有する第２の部分を備える表面が形成される。さらに、この基板の第１の部分は、非浮動（non-floating）基板部分を含むことができ、この基板の第２の部分は、浮遊（floating）基板部分を含むことができる。
【０００８】
第１のタイプのトランジスタ（例えばＮ型またはＰ型）は、基板の第１の部分の上に形成され、第２のタイプのトランジスタは、基板の第２の部分の上に形成される。第１のタイプのトランジスタは、第２のタイプのトランジスタと相補的（complementary）である。第１のタイプのトランジスタおよび第２のタイプのトランジスタは、平面相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のうち一方を含む。本発明では、第１のタイプのトランジスタおよび第２のタイプのトランジスタの上に歪み発生層（straining layer）を形成する。
【０００９】
これにより、少なくとも２タイプの結晶方位を有する基板を備える集積回路構造が作製される。第１のタイプのトランジスタは、第１のタイプの結晶方位を有する基板の第１の部分の上に位置し、第２のタイプのトランジスタは、第２のタイプの結晶方位を有する基板の第２の部分の上に位置する。歪み発生層は、第１のタイプのトランジスタおよび第２のタイプのトランジスタの上に位置する。さらに、歪み発生層は、第１のタイプのトランジスタの上では歪み、第２のタイプのトランジスタの上では緩和する（relax）ことができる。
【００１０】
第１のタイプのトランジスタおよび第２のタイプのトランジスタはシリサイド（silicide）領域を含み、歪み発生層はシリサイド領域の上に位置する。第１のタイプのトランジスタおよび第２のタイプのトランジスタは、基板内に形成されたソース領域およびドレイン領域と、基板上の、ソース領域とドレイン領域の間に形成されたゲート導体とを含み、シリサイド領域は、ゲート導体ならびにソース領域およびドレイン領域の上に形成される。
【００１１】
このように、本発明は、Ｎ型トランジスタに有利なタイプの結晶方位をＮ型トランジスタの下に位置する基板部分に使用し、Ｐ型トランジスタにより有利な別のタイプの結晶方位をＰ型トランジスタの下に位置する基板部分に使用した構造を提供する。これにより、各タイプのトランジスタを、それぞれのタイプのトランジスタに有利な結晶方位を有する、異なるタイプの基板の上に形成することが可能になる。さらに、本発明では、一方または両方のタイプのトランジスタの上に選択的に歪み発生層を配置して、各タイプのトランジスタにとって最も有利な種類の歪みを各タイプのトランジスタに生じさせることができる。
【００１２】
本発明の上記その他の態様および目的は、以下の説明と添付の図面とを併せて考察すれば、より深く認識され理解されるであろう。ただし、本発明の好ましい実施形態とその具体的な多数の詳細を示す以下の説明は、限定を目的としたものではなく、例示を目的としたものであることを理解されたい。多くの変更および改変を、本発明の趣旨を逸脱することなく本発明の範囲内で行うことができ、本発明はこのような改変を全て包含する。
【００１３】
本発明は、図面を参照して以下の詳細な説明を読むことによってより理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
本発明ならびにその様々な特徴および利点は、添付の図面に図示し以下の説明で詳述する非限定的な実施形態に関連してより完全に説明される。図面で図示した各要素は、必ずしも寸法の比率どおりに描いたものではないことに留意されたい。本発明が無用に曖昧になるのを避けるために、周知の構成要素および処理技術についての説明は省略する。本明細書で用いる例は、単に本発明の実施方法の理解を助け、さらに当業者が本発明を実施できるようにするためのものである。したがって、これらの例は、本発明の範囲を限定しないものと理解されたい。
【００１５】
異なる結晶面を有する１つの接合基板上にＮＦＥＴやＰＦＥＴなど異なる半導体デバイスを形成する方法を提供する本発明について、本願に添付の図面を参照しながらより詳細に説明する。添付の図面では、同じか、または対応する要素は、同じ参照番号で示してある。
【００１６】
図２は、本発明で利用することができる接合基板１０、すなわちハイブリッド基板を示す図である。図示のように、接合基板１０は、表面誘電体層１８、第１の半導体層１６、絶縁層１４、および第２の半導体層１２を含む。必要なら、接合基板１０は、第２の半導体層１２の下に位置する第３の半導体層（図示せず）をさらに含むこともできる。その場合の接合基板では、絶縁層をもう１つ設けて、第２の半導体層１２を（任意選択の）第３の半導体層から分離する。
【００１７】
接合基板１０の表面誘電体層１８は、接合前に初期ウェハの１つに既に形成されていたか、あるいはウェハ接合後に熱プロセス（すなわち酸化、窒化もしくは酸窒化）または堆積によって第１の半導体層１６の上に形成した、酸化物、窒化物、酸窒化物またはその他の絶縁層である。表面誘電体層１８は、その由来に関わらず、約３ｎｍから約５００ｎｍの厚さを有する。より好ましくは、約５ｎｍから約２０ｎｍの厚さを有する。
【００１８】
第１の半導体層１６は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体など、任意の半導体材料から構成される。また、第１の半導体層１６は、予備形成したＳＯＩ基板からなるＳＯＩ層、または例えばＳｉ／ＳｉＧｅなどの層状半導体を含むこともできる。また、第１の半導体層１６は、好ましくは（１１０）である第１の結晶方位を有することも特徴とする。好ましい結晶方位は（１１０）であるが、第１の半導体層１６は、（１１１）結晶方位または（１００）結晶方位を有することもできる。
【００１９】
第１の半導体層１６の厚さは、接合基板１０を形成するために使用する初期のウェハによって、変えることができる。ただし、通常は、第１の半導体層１６は、約５ｎｍから約５００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。
【００２０】
第１の半導体層１６と第２の半導体層１２の間に位置する絶縁層１４は、接合基板１０の作製に使用した初期のウェハによって決まる可変の厚さを有する。ただし、通常は、絶縁層１４は、約１ｎｍから約５００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。絶縁層１４は、接合前のウェハの一方または両方に形成した、酸化物またはその他の同様の絶縁材料である。
【００２１】
第２の半導体層１２は任意の半導体材料で構成され、その材料は、第１の半導体層１６と同じであっても別のものであってもよい。したがって、第２の半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族化合物半導体などを含むことができる。また、第２の半導体層１２は、予備形成したＳＯＩ基板からなるＳＯＩ層、または例えばＳｉ／ＳｉＧｅなどの層状半導体を含むこともできる。また、第２の半導体層１２は、第１の結晶方位とは異なる第２の結晶方位を有することも特徴とする。第１の半導体層１６は（１１０）面であることが好ましいので、第２の半導体層１２の結晶方位は（１００）であることが好ましい。好ましい結晶方位は（１００）であるが、第２の半導体層１２は、（１１１）結晶面または（１１０）結晶面構造を有することもできる。
【００２２】
第２の半導体層１２の厚さは、接合基板１０を形成するために使用する初期のウェハによって、変えることができる。ただし、通常は、第２の半導体層１２は、約５ｎｍから約２００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。
【００２３】
必要に応じて第３の半導体層を設けた場合には、第３の半導体層を構成する材料は、第２の半導体層１２と同じ半導体材料であっても別の半導体材料であってもよい。第３の半導体層の結晶方位は、通常は第２の半導体層と同じであるが、必ず同じになるというわけではない。第３の半導体層は、一般に第２の半導体層１２より厚い。第３の層を設けた場合には、絶縁層を設けて、第３の半導体層を第２の半導体層から分離する。
【００２４】
図２に示す接合基板１０は、共に接合された２枚の半導体ウェハで構成されている。接合基板１０の作製に使用する２枚のウェハは、一方のウェハ（参照番号１で示す）が第１の半導体層１６を含み、もう一方のウェハ（参照番号２で示す）が第２の半導体１２を含む２枚のＳＯＩウェハである場合（図１０参照）、１枚のＳＯＩウェハ（参照番号２）と１枚のバルク半導体ウェハ（参照番号１）である場合（図１１参照）、それぞれが絶縁層１４を有する２枚のバルク半導体ウェハ（参照番号１および２）である場合（図１２参照）、または１枚のＳＯＩウェハ（参照番号２）と、接合中に少なくとも一方のウェハの一部分を分割するために使用することができる水素（Ｈ２）注入領域などのイオン注入領域１１を含む１枚のバルク・ウェハ（参照番号１）である場合（図１３参照）などがある。
【００２５】
接合は、最初に２枚のウェハを他に密着させ、必要ならこれらの接触させたウェハに外力を加え、次いで、これら２枚の接触したウェハを互いに接合できる条件下で加熱することによって行う。加熱ステップは、外力を加えて行うことも、加えずに行うこともある。加熱ステップは、通常は、約２００℃から約１０５０℃の温度で、約２時間から約２０時間、不活性雰囲気中で行う。より好ましくは、接合は、約２００℃から約４００℃の温度で、約２時間から約２０時間行う。「不活性雰囲気」という用語は、本発明では、ＨｅやＡｒ、Ｎ２、Ｘｅ、Ｋｒまたはそれらの混合物などの不活性ガスをその中に含む雰囲気を意味している。接合プロセス中に使用される好ましい雰囲気は、Ｎ２である。
【００２６】
２枚のＳＯＩウェハを使用する実施形態では、接合後に、少なくとも一方のＳＯＩウェハのいくつかの材料層を、化学機械的研磨（ＣＭＰ）や研削（grinding）およびエッチングなどの平坦化プロセスによって除去することができる。平坦化プロセスは、表面誘電体層１８に達したときに終了する。
【００２７】
一方のウェハがイオン注入領域を含む実施形態では、接合中にイオン注入領域が多孔性（porous）領域を形成し、これにより当該ウェハのイオン注入領域の上の部分が分離され、例えば図２に示すような接合ウェハが残る。注入領域は、通常は、当業者には周知のイオン注入条件を利用してウェハ表面に注入された水素イオンから構成される。
【００２８】
接合するウェハがいずれも誘電体層を含まない実施形態では、表面誘電体層１８は、酸化などの熱プロセス、または化学的気相堆積（ＣＶＤ）、プラズマ増強ＣＶＤ、原子層堆積、化学溶液付着およびその他の同様の堆積プロセスなどの従来の堆積プロセスによって、接合したウェハの上に形成することができる。
【００２９】
次いで、接合基板１０の一部分を保護し、別の部分を保護しない状態で残すように、図２の接合基板１０の所定部分の上にマスク２０を形成する。接合基板１０の保護された部分は、この基板の第１のデバイス領域２２を画定し、保護されない部分は、第２のデバイス領域２４を画定する。一実施形態では、マスク２０は、フォトレジスト・マスクを接合基板１０の表面全体に塗付することによって、表面誘電体層１８の所定部分に形成される。フォトレジスト・マスクを塗付した後で、リソグラフィによってマスク・パターンを形成する。リソグラフィは、フォトレジストを放射光パターンで露光するステップと、レジスト現像装置を用いてこのパターンを現像するステップとを含む。こうして得られた接合基板１０の所定部分にマスク２０が形成された基板の例を、図３に示す。
【００３０】
別の実施形態では、マスク２０は、リソグラフィおよびエッチングを利用して形成およびパターン形成した窒化物または酸窒化物の層である。窒化物または酸窒化物のマスク２０は、第２の半導体デバイスの領域を画定した後で除去することもできる。
【００３１】
接合基板１０にマスク２０を形成した後で、第２の半導体層１２の表面が露出するように、この基板に１回または複数回のエッチング・ステップを施す。詳細には、本発明のこの時点で用いる１回または複数回のエッチング・ステップでは、表面誘電体層１８の保護されていない部分、ならびにその下に位置する第１の半導体層１６の部分、および第１の半導体層１６を第２の半導体層１２から分離する絶縁層１４の一部分を除去する。エッチングは、１回のエッチング・ステップで行ってもよいし、あるいは複数のエッチング・ステップを利用してもよい。本発明のこの時点で用いるエッチングとしては、反応性イオン・エッチングやイオン・ビーム・エッチング、プラズマ・エッチング、レーザ・エッチングなどのドライ・エッチング・プロセス、または化学エッチング液を利用するウェット・エッチング・プロセス、あるいはそれらの任意の組合せを利用することができる。本発明の好ましい実施形態では、第２の半導体デバイス領域２４内の表面誘電体層１８、第１の半導体層１６および絶縁層１４の保護されていない部分を選択的に除去する際に、反応性イオン・エッチング（ＲＩＥ）を使用する。エッチング・ステップを行った後で得られる構造の一例を、図４に示す。このエッチング・ステップの後では、保護されている第１のデバイス領域２２、すなわち表面誘電体層１８、第１の半導体層１６、絶縁層１４および第２の半導体層１２の側壁が露出していることに留意されたい。図示のように、層１８、１６および１４の露出した側壁は、マスク２０の最も外側の縁部と位置合わせされている。
【００３２】
次いで、従来のレジスト剥離プロセスを用いて図４に示す構造からマスク２０を除去し、次いで露出した側壁上にライナ（liner）またはスペーサ２５を形成する。ライナまたはスペーサ２５は、堆積およびエッチングによって形成される。ライナまたはスペーサ２５は、例えば酸化物などの絶縁材料で構成される。
【００３３】
ライナまたはスペーサ２５を形成した後で、露出した第２の半導体層１２の上に半導体材料２６を形成する。本発明によれば、半導体材料２６は、第２の半導体層１２の結晶方位と同じ結晶方位を有する。これにより得られる構造の一例を、図５に示す。
【００３４】
半導体材料２６は、Ｓｉや歪Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣまたはそれらの組合せなど、選択的エピタキシャル成長法によって形成することができる任意のＳｉ含有半導体を含むことができる。いくつかの好ましい実施形態では、半導体材料２６はＳｉで構成される。別の好ましい実施形態では、半導体材料は、緩和ＳｉＧｅ合金層の上に位置する歪Ｓｉ層である。本発明では、半導体材料２６を再成長（regrown）半導体材料と呼ぶこともある。
【００３５】
次に、半導体材料２６の上面が第１の半導体層１６の上面とほぼ面一（同一平面）になるように、図５に示す構造に化学機械的研磨（ＣＭＰ）または研削などの平坦化プロセスを施す。表面誘電体層１８のそれまで保護されていた部分が、この平坦化プロセスの間に除去されることに留意されたい。
【００３６】
実質的に平坦な表面を準備した後で、通常は、浅いトレンチ分離（shallow trench isolation）領域などの分離領域２７を形成して、第１の半導体デバイス領域２２を第２の半導体デバイス領域２４から分離する。分離領域２７は、例えばトレンチを画定しエッチングするステップと、必要なら拡散バリヤでトレンチの内側を覆う（lining）ステップと、酸化物などのトレンチ誘電体でトレンチを充填するステップとを含む、当業者には周知の処理ステップを利用して形成される。トレンチ充填後に、この構造を平坦化することができ、必要なら高密度化（densification）プロセス・ステップを行ってトレンチ誘電体を高密度化することもできる。
【００３７】
こうして得られた、分離領域２７を含むほぼ平坦な構造の一例を、図６に示す。図示のように、図６の構造は、第１の結晶方位を有する露出した第１の半導体層１６と、第２の半導体層１２と同じ結晶方位を有する露出していない再成長半導体材料２６とを含む。
【００３８】
さらに、図６は、異なるタイプの基板１６、２６の上に形成された歪み発生層２１を示す図である。この処理段階では、当該特定の基板に応じて、歪みを生じるものであればどのようなタイプの層を利用することもできる。歪み発生層２１は、電子の移動度を向上させ、正孔の移動度を低下させる引張り歪み、またはその反対の効果をもたらす圧縮歪みのいずれかを生じることができる。例えば、Ｓｉ３Ｎ４は、その膜をウェハ上に堆積させる際に使用したプロセスの詳細に応じて、シリコン基板内に引張り応力または圧縮応力を発生させることができることが分かっている。
【００３９】
これらの図面では、歪み発生層２１を両タイプの基板１６および２６の上に形成する様子を示しているが、本発明では、歪み発生層を形成する際に一方のタイプの基板をマスクして、両タイプの基板のうち一方のみに歪みを生じることもできる。さらに、本発明では、いくつかの技術により、歪み発生層２１の歪みを緩和することができる。例えば、歪みを生じたまま残すべき基板は保護し、歪みを緩和すべき基板部分は露出させるマスクを形成することができる。次いで、イオン注入を行って、歪み発生層２１の露出部分の歪みを緩和することができる。
【００４０】
図７は、第１の半導体層１６の一部の上に第１の半導体デバイス３０を形成し、再成長半導体材料２６の上に第２の半導体デバイス３２を形成した後で形成される集積構造を示す図である。各デバイス領域に存在する半導体デバイスは１つずつしか示していないが、本発明では、それぞれのデバイス領域に各タイプのデバイスを複数形成することも考えられる。本発明によれば、第１の半導体デバイスが第２の半導体デバイスと異なること、および高性能デバイスとなる結晶方位でそれぞれのデバイスが作製されることを条件として、第１の半導体デバイスをＰＦＥＴまたはＮＦＥＴにし、第２の半導体デバイスをＮＦＥＴまたはＰＦＥＴにすることができる。ＰＦＥＴおよびＮＦＥＴは、当業者には周知の標準的なＣＭＯＳ処理ステップを利用して形成される。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置される任意選択のハード・マスク、少なくともゲート導体の側壁に位置するスペーサ、およびソース／ドレイン拡散領域を含む。拡散領域は、図７では参照番号３４で示してある。ＰＦＥＴは（１１０）または（１１１）方位を有する半導体材料の上に形成され、ＮＦＥＴは（１００）または（１１１）方位を有する半導体表面の上に形成されることに留意されたい。
【００４１】
図８は、図６および図７に示す歪み発生層２１ではなく、トランジスタのソース／ドレインおよびゲートを形成した後で歪み発生層２３を形成する、本発明の別の実施形態を示す図である。この実施形態では、歪み発生層２３は、ソース／ドレイン領域３４およびゲート導体３２をシリサイド化した後で形成される。この実施形態は、図９に示すようなフィン型トランジスタ（ＦｉｎＦＥＴ）の場合に特に有用である。より詳細には、ＦｉｎＦＥＴの場合には、異なるシリコン基板１６、２６から複数のフィンを形成し、これらのフィンをシリサイド化した後で、歪み発生層２３を形成する。
【００４２】
上記説明および図２乃至図９は、異なる２つの結晶方位を有する接合基板の提供、マスキング、エッチング、再成長、平坦化およびデバイス形成を含む、本発明の基本概念を説明するものである。図１４乃至図２３を参照して行う以下の説明では、（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する、（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用される処理ステップを例示する。
【００４３】
図１４は、本発明のこの実施形態で使用することができる接合基板１０を示す図である。接合基板１０は、表面誘電体層１８、第１の半導体層１６、絶縁層１４、および第２の半導体層１２を含む。必要なら、第３の半導体層を、第２の半導体層１２の下に配置することもできる。そのような実施形態では、新たに絶縁層を設けて、第２の半導体層を第３の半導体層から分離する。
【００４４】
図１５は、表面誘電体層１８の上に窒化物マスク２０を形成した後の構造を示している。窒化物マスク２０は、ＣＶＤなど、従来の堆積プロセスを利用して形成される。
【００４５】
窒化物マスク２０を形成した後で、パターン形成したフォトレジスト・マスクを使用してエッチングを行ってマスクにパターン形成し、次いで、もう一度エッチング・プロセスを行ってこのパターンを窒化物マスクから構造に転写する。このエッチングは、第２の半導体層１２の上側表面層に達するまで行う。この２回目のエッチング・プロセスのエッチングでは、表面誘電体層１８、第１の半導体層１６および絶縁層１４の一部を除去する。接合基板１０にパターンを転写する際には、１回または複数回のエッチング・プロセスを行う。こうして得られたパターン転写後の構造を、図１６に示す。
【００４６】
次に、図１７に示すように、露出した側壁にスペーサ２５を形成する。スペーサ２５は、例えば酸化物などの絶縁材料で構成される。保護された第１のデバイス領域の側壁に配置されたスペーサ２５は、堆積およびエッチングによって形成される。
【００４７】
スペーサ２５を形成した後で、第２の半導体層１２の露出表面上に半導体材料２６を形成して、例えば図１８に示す構造を形成する。上述の歪み発生層２１と同様に、歪み発生層４１も、この実施形態では使用することができる。これらの歪み発生層の特性は互いに同様である。次いで、図１８に示す構造を平坦化して、図１９に示すほぼ平坦な構造を形成する。平坦化ステップでは、それまでにエッチングで除去されなかった窒化物マスク２０および表面誘電体層１８を除去して、第１の半導体層１６が露出し、かつ再成長半導体材料２６が露出した構造を形成することに留意されたい。露出した第１の半導体層１６は、ＮＦＥＴなど第１の半導体デバイスを形成するための領域であり、半導体材料２６の露出表面は、ＰＦＥＴなどの第２の半導体デバイスを形成するための領域である。
【００４８】
次に、図２０に示すように、図１９に示すほぼ平坦な構造の上に、パッド酸化物５１およびパッド窒化物５２を含む材料スタック５０を形成する。材料スタック５０のパッド酸化物５１は、熱酸化プロセスまたは堆積によって形成され、パッド窒化物５２は、熱窒化プロセスまたは堆積によって形成される。パッド窒化物５２は、通常は、その下にあるパッド酸化物５１より厚い。材料スタック５０は、分離領域２７用のトレンチ開口の画定に使用される。図２１は、図２０に示す構造にトレンチ開口２９を形成した後の構造を示す図である。トレンチ開口２９は、リソグラフィおよびエッチングによって形成される。
【００４９】
トレンチ開口２９を画定した後で、トレンチ開口２９を、酸化物などのトレンチ誘電体で充填し、第１の半導体層１６および再成長半導体材料２６に合わせて平坦化する。図２２は、トレンチ充填および平坦化を行った後の構造を示す図である。図２２に示す構造は、３つのデバイス領域を含む。そのうちの２つを、第１の半導体デバイス３０を形成するための第１のデバイス領域２２と呼び、３つ目の領域を、第２の半導体デバイス３２を形成するための第２のデバイス領域２４と呼ぶ。
【００５０】
図２３は、第１の半導体デバイス３０を第１の半導体層１６の一部分の上に形成し、第２の半導体デバイス３２を再成長半導体材料２６の上に形成した後の集積構造を示す図である。各デバイス領域に存在する半導体デバイスは１つずつしか示していないが、本発明では、それぞれのデバイス領域に各タイプのデバイスを複数形成することも考えられる。本発明によれば、第１の半導体デバイスをＰＦＥＴ（またはＮＦＥＴ）とし、第２の半導体デバイスをＮＦＥＴ（またはＰＦＥＴ）とすることができる。ＰＦＥＴおよびＮＦＥＴは、当業者には周知の標準的なＣＭＯＳ処理ステップを用いて形成する。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置される任意選択のハード・マスク、少なくともゲート導体の側壁に配置されるスペーサ、およびソース／ドレイン拡散領域を含む。ＰＦＥＴは（１１０）または（１１１）方位を有する表面の上に形成され、ＮＦＥＴは（１００）または（１１１）方位を有する表面の上に形成されることに留意されたい。図２３に示す構造では、ＮＦＥＴはＳＯＩ類似のデバイスであり、ＰＦＥＴはバルク状の半導体デバイスである。第２の半導体層１２の下に第３の半導体層が存在する場合には、３つのデバイスが全てＳＯＩ類似のデバイスとなる。
【００５１】
図２４乃至図３０は、（１００）結晶面に形成された２つのＮＦＥＴと、それらのＮＦＥＴの間に位置する、（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用される代替の処理方法を示す図である。この代替方法では、最初に、図２４に示す接合基板を形成する。接合基板１０は、少なくとも、表面誘電体層１８、第１の半導体層１６、絶縁層１４および第２の半導体層１２を含む。必要なら、第２の半導体層の下に第３の半導体層を配置することもできる。
【００５２】
次に、接合基板１０上に窒化物マスク２０を形成して、図２５に示す構造を形成する。接合基板１０上に窒化物マスク２０を形成した後で、窒化物マスク２０と表面誘電体１８とを合わせてエッチング・マスクとして利用して、分離領域２７を形成する。分離領域２７は、窒化物マスク２０の表面にフォトレジストを塗布し、フォトレジストをパターン形成し、このパターンをフォトレジストから窒化物マスク２０に転写し、次に表面誘電体層１８に転写することによって、第１の半導体層１６が露出する。次いで、露出した第１の半導体層１６を、絶縁層１４の上面に達するまでエッチングする。次いで、このエッチング・ステップで形成されたトレンチをトレンチ誘電体で充填し、窒化物マスク２０の上面に合わせて平坦化する。図２６は、トレンチ充填および平坦化を行った後の構造を示す図である。特に、分離領域２７を図２６に示す。
【００５３】
次いで、分離領域と分離領域の間の材料を除去して、図２７に示す構造を形成する。詳細には、分離領域と分離領域の間の材料の除去は、この構造の第１の半導体デバイスを形成するための部分を保護するブロック・マスクを形成し、窒化物マスク２０、表面誘電体層１８および第１の半導体層１６の保護されていない部分を、絶縁層１４に達するまでエッチングすることによって行う。
【００５４】
次いで、酸化物などの絶縁材料を選択的に除去するエッチング・ステップを利用して絶縁層１４の露出部分を除去し、例えば図２８に示す構造を形成する。このエッチング・ステップでは、分離領域２７の高さも低くなることに留意されたい。このエッチング・ステップは、第２の半導体層１２の上面に達したところで停止する。次いで、残りの窒化物マスク２０をこの構造から剥離し、第２の半導体材料１２の露出した表面上に半導体材料２６を再成長させて、例えば図２９に示す構造を形成する。この特定の実施形態では、再成長半導体材料２６は、上側歪Ｓｉ層３１を含む。
【００５５】
次いで、図２９に示す構造から酸化物を剥離し、第１の半導体層１６の露出部分の上に歪Ｓｉ３１を形成する。歪Ｓｉ層を形成した後で、ＣＭＯＳデバイス３０および３２を、それぞれ高性能デバイスを与える結晶方位で形成する。こうして得られた歪Ｓｉ層の上に形成されたＮＦＥＴおよびＰＦＥＴを含む構造の一例を、図３０に示す。
【００５６】
したがって、上記に示したように、本発明は、第１の基板構造を第２の基板構造に接合して積層構造を形成することから始まる集積回路構造を形成する方法を提供する。本発明では、この積層構造に、第２の基板まで延びる第１の開口をエッチングによって形成する。次いで、第２の基板からさらに別の材料を成長させて、第１の開口を充填することができる。これにより、積層構造の上部に、第１のタイプの結晶方位を有する第１の部分および第２のタイプの結晶方位を有する第２の部分を有する基板が形成される。基板の第１の部分の上に、第１のタイプのトランジスタ（例えばＮ型またはＰ型）を形成し、基板の第２の部分の上に第２のタイプのトランジスタを形成する。本発明では、第１のタイプのトランジスタおよび第２のタイプのトランジスタの上に歪み発生層を形成する。
【００５７】
これにより、少なくとも２タイプの結晶方位を有する基板を備える集積回路構造が作製される。第１のタイプのトランジスタは、第１のタイプの結晶方位を有する基板の第１の部分の上に位置し、第２のタイプのトランジスタは、第２のタイプの結晶方位を有する基板の第２の部分の上に位置する。歪み発生層は、第１のタイプのトランジスタおよび第２のタイプのトランジスタの上に位置する。さらに、歪み発生層は、第１のタイプのトランジスタの上では歪み、第２のタイプのトランジスタの上では緩和することができる。
【００５８】
第１のタイプのトランジスタおよび第２のタイプのトランジスタは、シリサイド領域を含み、歪み発生層はシリサイド領域の上に位置する。第１のタイプのトランジスタおよび第２のタイプのトランジスタは、基板内に形成されたソース領域およびドレイン領域と、基板の上の、ソース領域とドレイン領域の間に形成されたゲート導体とを含み、シリサイド領域は、ゲート導体ならびにソース領域およびドレイン領域の上に形成される。
【００５９】
このように、本発明は、Ｎ型トランジスタに有利なタイプの結晶方位をＮ型トランジスタの下に位置する基板部分に使用し、Ｐ型トランジスタにより有利な別のタイプの結晶方位をＰ型トランジスタの下に位置する基板部分に使用した構造を提供する。これにより、各タイプのトランジスタを、それぞれのタイプのトランジスタに有利な結晶方位を有する、異なるタイプの基板の上に形成することが可能になる。さらに、本発明では、一方または両方のタイプのトランジスタの上に選択的に歪み発生層を配置して、各タイプのトランジスタにとって最も有利な種類の歪みを各タイプのトランジスタに生じさせることができる。
【００６０】
本発明は、ｎＦＥＴおよびｐＦＥＴにおけるキャリアの移動度を高め、それによりＣＭＯＳ回路のスイッチング速度を高める、または動作電力を低下させる、あるいはその両方をもたらす。これらのＦＥＴの線形性が高くなることは、これらのデバイスを利用したアナログ回路にも有利である。
【００６１】
好ましい実施形態に関連して本発明について説明したが、添付の特許請求の範囲の趣旨および範囲内で様々な修正を加えて本発明を実施することができることを、当業者なら理解するであろう。
【図面の簡単な説明】
【００６２】
【図１】Ｓｉ基板のＶｇｓ＝１Ｖにおけるμｅｆｆを結晶方位に対してプロットした図である。
【図２】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる基本的な処理方法の１ステップを示す断面図である。
【図３】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図４】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図５】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図６】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図７】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図８】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図９】接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図１０】互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す図である。
【図１１】互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す図である。
【図１２】互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す図である。
【図１３】互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す図である。
【図１４】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる基本的な処理方法の１ステップを示す断面図である。
【図１５】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図１６】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図１７】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図１８】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図１９】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図２０】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図２１】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図２２】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図２３】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。
【図２４】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する代替の処理方法の１ステップを示す断面図である。
【図２５】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【図２６】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【図２７】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【図２８】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【図２９】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【図３０】（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。
【符号の説明】
【００６３】
１０  接合基板
１２  第２の半導体層
１４  絶縁層
１６  第１の半導体層
１８  表面誘電体層
２０  マスク
２１  歪み発生層
２２  第１のデバイス領域
２４  第２のデバイス領域
２５  スペーサ（ライナ）
２６  半導体材料
２７  分離領域
２９  トレンチ開口
３０  第１の半導体デバイス
３１  歪Ｓｉ層
３２  第２の半導体デバイス
３４  ソース／ドレイン拡散領域
【図１】
2005260240.tif 000003
【図２】
2005260240.tif 000004
【図３】
2005260240.tif 000005
【図４】
2005260240.tif 000006
【図５】
2005260240.tif 000007
【図６】
2005260240.tif 000008
【図７】
2005260240.tif 000009
【図８】
2005260240.tif 000010
【図９】
2005260240.tif 000011
【図１０】
2005260240.tif 000012
【図１１】
2005260240.tif 000013
【図１２】
2005260240.tif 000014
【図１３】
2005260240.tif 000015
【図１４】
2005260240.tif 000016
【図１５】
2005260240.tif 000017
【図１６】
2005260240.tif 000018
【図１７】
2005260240.tif 000019
【図１８】
2005260240.tif 000020
【図１９】
2005260240.tif 000021
【図２０】
2005260240.tif 000022
【図２１】
2005260240.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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