(57)【要約】【課題】出力波形になまりのない、優れた高周波スイッチ回路および半導体装置を提供する。【解決手段】高周波信号を入出力する複数個の入出力端子５０１〜５０５間に４組のＦＥＴ１０１〜１０４，１０５〜１０８，１０９〜１１２，１１３〜１１６の直列回路からなる４個のスイッチ回路部を設ける。スイッチ回路部は、それぞれ４個のＦＥＴ１０１〜１０４，１０５〜１０８，１０９〜１１２，１１３〜１１６のゲート端子に個別にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらにスイッチ回路部は、ＦＥＴ１０１〜１０４，１０５〜１０８，１０９〜１１２，１１３〜１１６のドレイン端子もしくはソース端子に個別にドレイン制御電圧が印加され、ゲート制御電圧およびドレイン制御電圧として、４個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられる。【選択図】        図１
2005006143.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を入出力する複数個の入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタが直列接続されて構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の電界効果トランジスタのドレイン端子もしくはソース端子にドレイン制御電圧が印加され、前記ゲート制御電圧および前記ドレイン制御電圧として、前記複数個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられることを特徴とする高周波スイッチ回路。
【請求項２】
前記ドレイン制御電圧として、前記ゲート制御電圧が用いられることを特徴とする請求項１記載の高周波スイッチ回路。
【請求項３】
前記ドレイン制御電圧として、前記ゲート制御電圧のうち最も高い電圧、もしくは前記ゲート制御電圧の論理和となる電圧が与えられることを特徴とする請求項１記載の高周波スイッチ回路。
【請求項４】
前記ドレイン制御電圧として、前記ゲート制御電圧と外部から与えられた基準電圧とのうち最も高い電圧、もしくは前記ゲート制御電圧と前記外部から与えられた基準電圧との論理和となる電圧が与えられることを特徴とする請求項１記載の高周波スイッチ回路。
【請求項５】
複数個のスイッチ回路部は高周波信号の送受信の切り替えを行う回路であり、前記ドレイン制御電圧が、前記高周波信号の送受信に同期して与えられることを特徴とする請求項１〜４のいずれかに記載の高周波スイッチ回路。
【請求項６】
高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する１つもしくは複数個の入出力端子と、前記送信端子と前記入出力端子間、および前記受信端子と前記入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の送信端子のうちの第ｋ（ｋは１≦ｋ≦ｎの整数、ｎは正の整数）の送信端子と前記入出力端子間にある第ｋのスイッチ回路部のドレイン端子もしくはソース端子に、前記第ｋの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加され、
前記複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、前記複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加されることを特徴とする高周波スイッチ回路。
【請求項７】
高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する１つもしくは複数個の入出力端子と、前記送信端子と前記入出力端子間、および前記受信端子と前記入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の送信端子のうちの第ｋ（ｋは１≦ｋ≦ｎの整数、ｎは正の整数）の送信端子と前記入出力端子間にある第ｋのスイッチ回路部のドレイン端子もしくはソース端子に、に、前記第ｋの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加され、
前記複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、前記複数個の送信端子につながるスイッチ回路部のゲート制御電圧と前記基準となる電圧との論理和となる電圧が印加されることを特徴とする高周波スイッチ回路。
【請求項８】
前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧をダイオードを介して印加することを特徴とする請求項１から７のいずれかに記載の高周波スイッチ回路。
【請求項９】
複数個の入出力端子の少なくとも一つにシャント用スイッチ回路部が備えられ、前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ前記電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることを特徴とする請求項１から５のいずれかに記載の高周波スイッチ回路。
【請求項１０】
複数個の送信端子および複数個の受信端子にシャント用スイッチ回路部が備えられ、前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ前記電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることを特徴とする請求項６または７のいずれかに記載の高周波スイッチ回路。
【請求項１１】
ドレイン制御電圧を発生する回路が、複数のダイオードからなる論理和回路からなることを特徴とする請求項１から１０のいずれかに記載の高周波スイッチ回路。
【請求項１２】
請求項１から１１のいずれかに高周波スイッチ回路を半導体基板上に集積化したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信機等において信号の増幅、切り替え等を行う高周波スイッチ回路および、この高周波スイッチ回路を半導体基板上に集積化した半導体装置に関するものである。
【０００２】
【従来の技術】
従来の高周波スイッチ回路は、図１０に示すように、ＦＥＴ１０１〜１０４，１０９〜１１２、抵抗素子２０１〜２０４，２０９〜２１２，２５０〜２５２，２５６〜２５９、第１〜第３の信号入出力端子５０１〜５０３、第１および第２の制御端子６１０，６２０で構成されている。
【０００３】
この高周波スイッチ回路は、第１の制御端子６１０を第３の入出力端子５０３に接続し、第２の制御端子６２０を第２の入出力端子５０２に接続することにより、ＦＥＴ１０１〜１０４、ＦＥＴ１０９〜１１２にバイアス電圧を印加している（例えば特許文献１参照）。
【０００４】
この構成では、入力される信号レベルが２０ｄＢｍ程度と比較的小さい場合には十分な高周波特性を得ることができる。
【０００５】
【特許文献１】
特開２００２−２３２２７８号公報（第１３頁、第６図）
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、入力される信号レベルが大きくなるにつれ、第１および第２の制御端子６１０，６２０の電圧を高くする必要がある。ところが、オフ状態のＦＥＴのゲート−ソース間、およびゲート−ドレイン間に過大な逆バイアスが長時間印加されるので、オフ状態からオン状態になるまでに時間がかかる。その結果、出力波形の立ち上がりがなまるという問題点を有していた。
【０００７】
図１１に、図１０の高周波スイッチ回路の信号のタイミングと電圧の関係を示す。
【０００８】
図１１（ａ）は第２の入出力端子５０２に入力される電力であり、時分割多重方式（ＴＤＭＡ）の通信方式を想定している。例えばＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式の場合、８スロットに区切られたタイムスロットのうち、端末機には送信と受信が各１スロットずつ割り当てられており、各スロットのスパンは５７７μｓｅｃである。図１１の例では、時刻ｔ２から時刻ｔ３の間で送信した後、時刻ｔ３から時刻ｔ６の間のいずれかのスロットで受信を行い、再度時刻ｔ６から時刻ｔ７の間に送信を行う様子を表している。
【０００９】
図１１（ｂ）は、第１の制御端子６１０の電圧（第１の制御信号）のタイミングを表しており、送信が行われるより前（時刻ｔ１）に送信用のＦＥＴ１０１〜１０４をオンにし、送信が終わった後（時刻ｔ４）に送信用のＦＥＴ１０１〜１０４をオフにする様子を表している。
【００１０】
図１１（ｃ）は、第２の制御端子６２０の電圧を表しており、図１１（ｂ）と逆相の制御信号が印加されていることが分かる。図１１（ｂ）に示すように、図１０のＦＥＴ１０１〜１０４のドレイン−ソースバイアスとして、送信時に５Ｖを、送信時以外に０Ｖをそれぞれ印加することにより、図１１（ｄ）に示すように、ＦＥＴ１０１〜１０４のドレイン−ゲート間およびソース−ゲート間電圧は、送信時以外は−５Ｖが印加されている。このように、オフ状態を実現するために強い逆バイアス状態を維持することにより、次にオン状態に切り替わる際に完全にＦＥＴがオンするまでに時間がかかるという問題が生じ、その結果、送信波形の立ち上がりがなまるという現象が生じる。
【００１１】
図１１（ｅ）は、第１の入出力端子５０１から出力される電力を示し、出力波形になまりがあることが示されている。
【００１２】
図１１（ｄ）において、斜線部はＦＥＴ１０１〜１０４のバイアス電圧と時間の積（バイアス電圧・時間積）を表わしており、この面積が小さいほど波形なまりを起こりにくくすることができる。なお、図１１（ａ）のＰ１は入力電力を表し、図１１（ｅ）のＰ２は出力電力を表わしており、Ｐ１−Ｐ２が高周波スイッチ回路の挿入損失に相当する。
【００１３】
本発明の目的は、出力波形になまりのない、優れた高周波スイッチ回路および半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明は、上記従来の構成の課題を解決するものであり、スイッチ回路部を構成する直列接続された複数個のＦＥＴのゲートにゲート制御電圧を印加する他、各ＦＥＴのドレイン端子もしくはソース端子にドレイン制御電圧を印加する構成とし、ゲート制御電圧とドレイン制御電圧として、スイッチ回路部に入力される高周波信号の電力値に応じた電圧を与えることにより、波形なまりの起こらない高周波スイッチ回路を提供するものである。ドレイン制御電圧とゲート制御電圧は、各ＦＥＴに個別に印加されることが好ましい。
【００１５】
第１の発明の高周波スイッチ回路は、高周波信号を入出力する複数個の入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタが直列接続されて構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらにスイッチ回路部は、複数個の電界効果トランジスタのドレイン端子もしくはソース端子にドレイン制御電圧が印加され、ゲート制御電圧およびドレイン制御電圧として、複数個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられる。
【００１６】
ここで、ドレイン制御電圧としては、ゲート制御電圧が用いられることが好ましい。
【００１７】
また、ドレイン制御電圧としては、ゲート制御電圧のうち最も高い電圧、もしくはゲート制御電圧の論理和となる電圧が与えられることが好ましい。
【００１８】
また、ドレイン制御電圧として、ゲート制御電圧と外部から与えられた基準電圧とのうち最も高い電圧、もしくはゲート制御電圧と外部から与えられた基準電圧との論理和となる電圧が与えられることが好ましい。
【００１９】
また、複数個のスイッチ回路部は、高周波信号の送受信の切り替えを行う回路であり、ドレイン制御電圧が、高周波信号の送受信に同期して与えられることが好ましい。
【００２０】
第２の発明の高周波スイッチ回路は、高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する１つもしくは複数個の入出力端子と、送信端子と入出力端子間、および受信端子と入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらに、スイッチ回路部は、複数個の送信端子のうちの第ｋ（ｋは１≦ｋ≦ｎの整数、ｎは正の整数）の送信端子と入出力端子間にある第ｋのスイッチ回路部のドレイン端子もしくはソース端子に、第ｋの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加され、複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加される。
【００２１】
第３の発明の高周波スイッチ回路は、高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する１つもしくは複数個の入出力端子と、送信端子と入出力端子間、および受信端子と入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらに、スイッチ回路部は、複数個の送信端子のうちの第ｋ（ｋは１≦ｋ≦ｎの整数、ｎは正の整数）の送信端子と入出力端子間にある第ｋのスイッチ回路部のドレイン端子もしくはソース端子に、第ｋの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加され、複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加される。
【００２２】
上記の第１ないし第３の発明の構成において、複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧をダイオードを介して印加することが好ましい。
【００２３】
また、上記第１の発明の構成においては、複数個の入出力端子の少なくとも一つにシャント用スイッチ回路部が備えられることが好ましく、さらに複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることが好ましい。
【００２４】
また、上記第２または第３の発明の構成においては、複数個の送信端子および複数個の受信端子にシャント用スイッチ回路部が備えられることが好ましく、さらに複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることが好ましい。
【００２５】
また、上記の第１ないし第３の発明の構成においては、ドレイン制御電圧を発生する回路が、複数のダイオードからなる論理和回路からなることが好ましい。
【００２６】
本発明の半導体装置は、第１ないし第３のいずれかの高周波スイッチ回路を半導体基板上に集積化したものである。
【００２７】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１の高周波スイッチ回路の構成を示すものである。図１において、１０１から１１６は４個のスイッチ回路部を構成するデプレション型電界効果トランジスタ（以後ＦＥＴと記す）、２０１から２１６は抵抗素子、２５０から２６１は抵抗素子、２８１は抵抗素子、５０１は例えばアンテナに接続される第１の入出力端子、５０２は例えば第１の送信回路部に接続される第２の入出力端子、５０３は例えば第２の送信回路部に接続される第３の入出力端子、５０４は例えば第１の受信回路部に接続される第４の入出力端子、５０５は例えば第２の受信回路部に接続される第５の入出力端子、６０２は第１の入出力制御端子、６０３は第２の入出力制御端子、６０４は第３の入出力制御端子、６０５は第４の入出力制御端子、６６０は第１のバイアス端子、６６１は第２のバイアス端子、４０１，４０２は論理和回路を構成するダイオード、７０１は接地、８０１は論理和回路である。
【００２８】
上記図１のように構成された高周波スイッチ回路について、以下その動作を説明する。
【００２９】
まず、扱う信号レベルが２０ｄＢｍ以下程度と比較的小さい場合、第２の入出力端子５０２から入力された信号を第１の入出力端子５０１に出力するには、第１の入出力制御端子６０２にハイレベル電圧として３Ｖを、第２から第４の入出力制御端子６０３〜６０５にローレベルの電圧として０Ｖを印加する。このとき第１のバイアス端子６６０には一般的な電源電圧である３Ｖが印加されており、第２のバイアス端子６６１には０Ｖが印加されている。
【００３０】
抵抗素子２８１の抵抗値が極端に大きい場合のＡ点の電位は３Ｖであるが、抵抗素子２８１の抵抗値を調整することにより、Ａ点の電位を任意の値に変化させることができる。本実施の形態では、抵抗素子２８１の抵抗値を２００ｋΩとすることにより、Ａ点の出力電圧を２．８Ｖに設定している。
【００３１】
ＦＥＴ１０１〜１１６には、しきい値が−０．６Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ハイレベルの電圧が印加されるＦＥＴ１０１〜１０４はオン状態になり、ローレベルの電圧が印加されるＦＥＴ１０５〜１１６はオフ状態になる。
【００３２】
オン状態のＦＥＴ１０１〜１０４により、第２の入出力端子５０２と第１の入出力端子５０１とが低抵抗で接続され、第２の入出力端子５０２に入力された信号がオン状態のＦＥＴ１０１〜１０４を通って第１の入出力端子５０１へと出力される。このとき、ＦＥＴ１０１〜１１６の各ドレインおよび各ソースには抵抗素子２５０〜２６１を介してＡ点の出力電圧である２．８Ｖが印加されていて、電圧が固定されているため、低歪の信号伝送が実現される。
【００３３】
もし、抵抗２５０〜２６１を介して電圧を与える構成ではない場合、オフすべきＦＥＴ１０５〜１０８、１０９〜１１２、１１３〜１１６におけるＦＥＴ接続点の電位が定まらず、いずれかのＦＥＴがオンしてしまうことがある。その結果、波形が歪み、高調波成分が発生する。この場合、小信号動作であるので、固定する電圧は２．８Ｖで十分である。
【００３４】
同様にして、信号レベルが小さい場合、第１の入出力端子５０１から入力された信号を、第３の入出力端子５０４で受信する場合、第３の入出力制御端子６０４にハイレベル電圧３Ｖを、第１、第２、第４の入出力制御端子６０２，６０３，６０５にローレベル電圧として０Ｖを印加する。このとき、第１のバイアス端子６６０には一般的な電源電圧である３Ｖが印加されており、第２のバイアス端子６６１には０Ｖが印加されている。したがって、論理回路８０１の出力であるＡ点の電位は上記と同様にして２．８Ｖである。
【００３５】
これにより、ＦＥＴ１０９〜１１２がオン状態に、かつＦＥＴ１０１〜１０８，１１３〜１１６がオフ状態になる。そのため、第１の入出力端子５０１に入力された信号がＦＥＴ１０９〜１１２を通って第３の入出力端子５０４へと出力される。このとき、ＦＥＴ１０１〜１１６の各ドレインおよび各ソースには抵抗素子２５０〜２６１を介してＡ点の出力である２．８Ｖが印加されているため、上記と同様に、信号伝送が実現される。
【００３６】
次に、扱う信号レベルが２０ｄＢｍ以上と大きい場合、第２の入出力端子５０２から入力された信号を第１の入出力端子５０１に出力するには、第１の入出力制御端子６０２にハイレベル電圧として５Ｖを、第２から第４の入出力制御端子６０３〜６０５にローレベルの電圧として０Ｖを印加する。
【００３７】
このとき、第１のバイアス端子６６０には電源電圧である３Ｖが印加されているが、第２のバイアス端子６６１に５Ｖを印加することにより、論理回路８０１の出力であるＡ点の電位は４．８Ｖとなる。これにより、ＦＥＴ１０１〜１１６の各ドレインおよび各ソースには抵抗素子２５０〜２６１を介してＡ点の出力電圧である４．８Ｖが印加され、大信号入力時にも低歪の信号伝送が実現される。
【００３８】
この場合、大信号動作であるので、２．８Ｖの電圧では、オフすべきＦＥＴ１０５〜１０８、１０９〜１１２、１１３〜１１６のいずれかのＦＥＴがオンしてしまう可能性があり不十分である。いずれかのＦＥＴがオンすると波形が歪み、高調波成分が発生する。そこで、４．８Ｖの電圧を与えている。
【００３９】
このように、第２のバイアス端子６６１の電圧に、第２の入出力端子５０２への入力電力と相関を持たせることにより、上記電圧条件を実現している。
【００４０】
同様にして、信号レベルが大きい場合、第１の入出力端子５０１から入力された信号を、第４の入出力端子５０４で受信するには、第３の入出力制御端子６０４にハイレベル電圧５Ｖを、第１、第２、第４の入出力制御端子６０２，６０３，６０５にローレベル電圧として０Ｖを印加する。
【００４１】
このとき、第１のバイアス端子６６０には電源電圧３Ｖが印加されているが、第２のバイアス端子６６１に５Ｖを印加することにより、論理回路８０１の出力であるＡ点の電位は４．８Ｖとなる。
【００４２】
これにより、ＦＥＴ１０９〜１１２がオン状態に、かつＦＥＴ１０１〜１０８，１１３〜１１６がオフ状態になる。そのため、第１の入出力端子５０１に入力された信号がＦＥＴ１０９〜１１２を通して第３の入出力端子５０４へと出力される。このとき、ＦＥＴ１０１〜１１６の各ドレインおよび各ソースには抵抗素子２５０〜２６１を介してＡ点の出力である４．８Ｖが印加されている。そのため、低歪の信号伝送が実現される。この場合も第２のバイアス端子６６１の電圧に、第１の入出力端子５０１への入力電力と相関を持たせることにより、上記電圧条件を実現している。
【００４３】
なお、抵抗素子２８１は電荷を逃がすためにも有効であり、これによりＡ点の電圧が４．８Ｖから２．８Ｖへ変化する場合にも迅速に切り替えることができる。
【００４４】
また、ＦＥＴ１０１〜１１６は、ゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【００４５】
（実施の形態２：請求項２，３，４，５，１１に対応）
図２は本発明の実施の形態２の高周波スイッチ回路の構成を示すものである。図２において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、２０１〜２１６は抵抗素子、２５０〜２６１は抵抗素子、２８２は抵抗素子、４０３〜４０５は論理和回路を構成するダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６６０は基準電圧端子、７０１は接地、８０２は論理和回路である。上記図２のように構成された高周波スイッチ回路について、以下その動作を説明する。
【００４６】
第１の送信端子５１０から入力された信号を入出力端子５０１に出力する場合、第１の送信用制御端子６１０にハイレベル電圧として５Ｖを、第２の送信用制御端子６１１および第１、第２の受信用制御端子６２０，６２１にローレベル電圧として０Ｖを印加する。
【００４７】
図２において、ＦＥＴ１０１〜１１６には、しきい値が−０．６Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ハイレベル電圧が印加されるＦＥＴ１０１〜１０４はオン状態になり、ローレベル電圧が印加されるＦＥＴ１０５〜１１６はオフ状態になる。オン状態のＦＥＴ１０１〜１０４により、第１の送信端子５１０と入出力端子５０１とが低抵抗で接続される結果、送信信号が第１の送信端子５１０からＦＥＴ１０１〜１０４を通り入出力端子５０１へと出力される。
【００４８】
また、入出力端子５０１から入力された信号を、第１の受信端子５２０で受信する場合、第１の受信用制御端子６２０にハイレベル電圧３Ｖを、第１、第２の送信用制御端子６１０，６１１および第２の受信用制御端子６２１にローレベル電圧０Ｖを印加することにより、ＦＥＴ１０９〜１１２がオン状態に、かつ他のＦＥＴ１０１〜１０８，１１３〜１１６がオフ状態になるため、信号が入出力端子５０１からＦＥＴ１０９〜１１２を通り第１の受信端子５２０を経て受信される。
【００４９】
論理和回路８０２の入力は、２つの制御端子６１０，６１１と基準電圧端子６６０の３種類の電圧であり、論理和回路８０２の出力にあたるＢ点には、２つの制御端子６１０，６１１、基準電圧端子６６０の各端子電圧の論理和に相当する電圧が出力される。本実施の形態においては、基準電圧として一般的な電源電圧である３Ｖを使用している。このときの入力電圧と出力電圧の関係を表１に示す。
【００５０】
【表１】
2005006143.tif 000003
表１において、状態１は第１の受信端子５２０から信号を出力する第１の受信時に相当し、状態２は第２の受信端子５２１から信号を出力する第２の受信時に相当し、状態３は第１の送信端子５１０から送信信号を入力する第１の送信時に相当し、状態４は第２の送信端子５１１から送信信号を入力する第２の送信時に相当する。
【００５１】
なお、受信用のＦＥＴにも４．８Ｖの電圧を印加しないと送信時にオフできない。受信用ＦＥＴがオンした時にＦＥＴを通過する電力は極めて小さく、送信用ＦＥＴのように波形なまりが発生することはない。波形なまりは電力が大きい時にのみ起こる（約２０ｄＢｍ以上）。
【００５２】
このように、本実施の形態においては、ＦＥＴ１０１〜１１６のドレイン−ソース端子には、第１、第２の送信用制御端子６１０，６１１の電圧と基準電圧端子６６０の電圧との論理和に相当する電圧が印加されており、送信時には５Ｖが、受信時には３Ｖが印加されるようになっている。これにより、送信用ＦＥＴ１０１〜１０８のゲート−ドレイン間、およびゲート−ソース間に印加される電圧は、送信時には−４．８Ｖであるが、送信時以外は−２．８Ｖに低減され、その結果、送信用ＦＥＴ１０１〜１０４，１０５〜１０８がオンしにくくなる現象を回避することができる。
【００５３】
また、受信用ＦＥＴ１０９〜１１６には、送信信号が入力される際には５Ｖのバイアス電圧が印加され、優れた歪特性を実現することができる。その理由は以下の通りである。すなわち、オフすべきＦＥＴ１０５〜１０８、１０９〜１１２、１１３〜１１６のいずれかのＦＥＴがオンすると信号波形が歪み、高調波成分が発生する。これを防止するため、大電力信号が入力される際にはバイアス電圧を高くする必要がある。
【００５４】
また、送信時に受信用ＦＥＴに４．８Ｖの電圧が加わっても、受信時の波形の立ち上がりに問題は生じない。その理由は、受信用ＦＥＴがオンした時にＦＥＴを通過する電力は極めて小さく、送信用ＦＥＴのように波形なまりが発生することはないからである。波形なまりは電力が大きい時にのみ起こる（約２０ｄＢｍ以上）。
【００５５】
なお、抵抗素子２８２は電荷を逃がすためにも有効であり、これによりＢ点の電位を送信時の４．８Ｖから受信時の２．８Ｖへと迅速に切り替えることができる。
【００５６】
なお、ＦＥＴ１０１〜１１６はゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【００５７】
図３に、図２の高周波スイッチ回路における信号のタイミングと電圧の関係を示す。
【００５８】
図３において、（ａ）は第１の送信端子５１０に入力される電力であり、時分割多重方式（ＴＤＭＡ）の通信方式を想定している。例えばＧＳＭ方式の場合、８スロットに区切られたタイムスロットのうち、端末機には送信と受信が各１スロットずつ割り当てられており、各スロットのスパンは５７７μｓｅｃである。図３の例では、時刻ｔ２から時刻ｔ３の間で送信した後、時刻ｔ３から時刻ｔ６までのいずれかのスロットで受信を行い、再度時刻ｔ６から時刻ｔ７の間に送信を行う様子を表している。
【００５９】
図３（ｂ）は、第１の送信用制御端子６１０の電圧（第１の送信制御信号）のタイミングを表しており、送信が行われるより前（時刻ｔ１）に送信用ＦＥＴ１０１〜１０４をオンにし、送信が終わった後（時刻ｔ４）に送信用ＦＥＴ１０１〜１０４をオフにする様子を表している。
【００６０】
図３（ｃ）は基準電圧端子６６０の電圧を表している。
【００６１】
図３（ｄ）は、図３（ｂ）に示す第１の送信用制御端子６１０の電圧と、図３（ｃ）に示す基準電圧端子６６０の電圧の論理和（ＯＲ）電圧を表す。図３（ｄ）に示すように、図２の第１の送信用ＦＥＴ１０１〜１０４のドレイン−ソースバイアスとして、送信時のみ５Ｖを、それ以外には３Ｖを印加することにより、図３（ｅ）に示すように、ＦＥＴ１０１〜１０４のドレイン−ゲート間およびソース−ゲート間電圧を低減することができる。図３（ｅ）において、斜線部はＦＥＴ１０１〜１０４のバイアス電圧と時間の積（バイアス電圧・時間積）を表わしており、この面積が小さいほど波形なまりを起こりにくくすることができる。本実施の形態のバイアス電圧・時間積は、従来の例の５分の３に低減されており、優れた効果を発揮することができる。
【００６２】
図３（ｆ）は入出力端子５０１から出力される電力を示している。
【００６３】
なお、図３（ａ）のＰ１は入力電力を表し、図３（ｆ）のＰ２は出力電力を表わしており、Ｐ１−Ｐ２が高周波スイッチ回路の挿入損失に相当する。
【００６４】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【００６５】
（実施の形態３）
図４は本発明の実施の形態３の高周波スイッチ回路の構成を示すものである。図４において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、２０１〜２１６は抵抗素子、２５０〜２６１は抵抗素子、２９０は抵抗素子、４０６，４０７は論理和回路を構成するダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６６０は基準電圧端子、８０３は論理和回路である。
【００６６】
上記図４のように構成された高周波スイッチ回路の動作は実施の形態２とほぼ同様であり、以下の点が異なる。すなわち、実施の形態２では、基準電圧を与えるためにダイオード４０３を使用しているのに対し、実施の形態３では基準電圧を与えるために抵抗素子２９０を使用している点が異なる。この構成により、送信制御端子６１０，６１１や基準電圧端子６６０から抵抗素子２８１を介して接地へと流れていた電流を削減することができ、低消費電流で同等の効果が得られる高周波スイッチ回路を実現することができる。
【００６７】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【００６８】
（実施の形態４）
図５は本発明の実施の形態４の高周波スイッチ回路の構成を示すものである。図５において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、２０１〜２１６は抵抗素子、２５０〜２６１は抵抗素子、２８３〜２８５は抵抗素子、４０８〜４１４は論理和回路を構成するダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６６０は基準電圧端子、７０１は接地、８０４〜８０６は論理和回路である。
【００６９】
上記図５のように構成された高周波スイッチ回路について、以下その動作を説明する。
【００７０】
基本的な送信動作、受信動作は実施の形態２と同様であり、以下の点が実施の形態２とは異なる。すなわち、論理回路８０２，８０３，８０４とバイアス電圧の与え方が実施の形態２とは異なる。
【００７１】
論理和回路８０４の入力は、第２の送信用制御端子６１１と基準電圧端子６６０の電圧であり、論理和回路８０４の出力にあたるＣ点には、第２の送信用制御端子６１１、基準電圧端子６６０の各端子電圧の論理和に相当する電圧が出力される。論理回路８０４の入力電圧と出力電圧の関係を表２に示す。
【００７２】
【表２】
2005006143.tif 000004
論理和回路８０５の入力は、第１の送信用制御端子６１０と基準電圧端子６６０の電圧であり、論理和回路の出力にあたるＤ点には、第１の送信用制御端子６１０、基準電圧端子６６０の各端子電圧の論理和に相当する電圧が出力される。論理回路８０５の入力電圧と出力電圧の関係を表３に示す。
【００７３】
【表３】
2005006143.tif 000005
論理和回路８０６の入力は、第１、第２の送信用制御端子６１０、６１１と基準電圧端子６６０の電圧であり、論理和回路８０６の出力にあたるＥ点には、第１、第２の送信用制御端子６１１、６１０、基準電圧端子６６０の各端子電圧の論理和に相当する電圧が出力される。論理回路８０６の入力電圧と出力電圧の関係を表４に示す。
【００７４】
【表４】
2005006143.tif 000006
表２から表４において、状態１は第１の受信端子５２０から信号を出力する第１の受信時に相当し、状態２は第２の受信端子５２１から信号を出力する第２の受信時に相当し、状態３は第１の送信端子から送信信号を入力する第１の送信時に相当し、状態４は第２の送信端子から送信信号を入力する第２の送信時に相当する。なお、本実施の形態においては、基準電圧として一般的な電源電圧を使用している。
【００７５】
例えば送信端子５１０から送信する場合、状態２におけるＦＥＴ１０１〜１０４のゲート−ソース間電圧が＋０．５Ｖ程度になるよう、抵抗素子２０１〜２０４の抵抗値と抵抗素子２５０〜２５２、および抵抗素子２８２の抵抗値の比を決定する。これにより、ＦＥＴ１０１〜１０４を最適な順バイアス条件に設定することができる。
【００７６】
本実施の形態では、順バイアス電圧を＋０．５Ｖに設定し、その結果、ＦＥＴのオン抵抗が低下し、さらなる低挿入損失化を図ることができる。送信端子５１１から送信する場合も同様にして低挿入損失化を図ることができる。
【００７７】
なお、受信用ＦＥＴ１０９〜１１６のバイアスについては実施の形態２と同様であり、送信信号が入力される際には５Ｖのバイアス電圧が印加され、優れた歪特性を実現することができる。
【００７８】
このように、本実施の形態では、消費電流をほとんど増大させることなく、送信時に送信用ＦＥＴを順バイアスにすることができるため、低挿入損失かつ低消費電流の高周波スイッチ回路を実現することができる。
【００７９】
なお、抵抗素子２８３〜２８５は電荷を逃がすためにも有効であり、これによりＣ点からＥ点の電位を、送信時の４．８Ｖから受信時の２．８Ｖへと迅速に切り替えることができる。
【００８０】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【００８１】
（実施の形態５）
図６は本発明の実施の形態５の高周波スイッチ回路の構成を示すものである。図６において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、２０１〜２１６は抵抗素子、２５０〜２６１は抵抗素子、２９１〜２９３は抵抗素子、４０９，４１１，４１３，４１４は論理和回路を構成するダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６６０は基準電圧端子、８０７〜８０９は論理和回路である。
【００８２】
上記図６のように構成された高周波スイッチ回路の動作および効果は、実施の形態４と同様であるが、実施の形態４では基準電圧を与えるためにダイオード４０８，４１０，４１２を使用しているのに対し、実施の形態５では基準電圧を与えるために抵抗素子２９１，２９２，２９３を使用している点が異なる。
【００８３】
この構成により、送信制御端子６１０，６１１や基準電圧端子６６０から抵抗素子２８３〜２８５を介して接地へと流れていた電流を削減することができ、低消費電流の高周波スイッチ回路を実現することができる。
【００８４】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【００８５】
（実施の形態６）
図７は本発明の実施の形態６の高周波スイッチ回路の構成を示すものである。図７において、１０１〜１２４は６個のスイッチ回路部を構成するＦＥＴ、２０１〜２２４は抵抗素子、２５０〜２６７は抵抗素子、２８６〜２８９は抵抗素子、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５１２は第３の送信回路部に接続される第３の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、５２２は第３の受信回路部に接続される第３の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６１２は第３の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６２２は第３の受信用制御端子、６６０は基準電圧端子、４１５〜４２７は論理和回路を構成するダイオード、７０１は接地である。図７の構成の高周波スイッチ回路の基本的な送信動作、受信動作は実施の形態４と同様であるが、図７は３系統の送信端子と受信端子を備えたシステムにも対応するものである。
【００８６】
この実施の形態の効果は実施の形態４と同様である。
【００８７】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【００８８】
（実施の形態７）
図８は本発明の実施の形態７の高周波スイッチ回路の構成を示すものである。図８において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、１５０〜１６５は４個のシャント用スイッチ回路部を構成するＦＥＴ、２０１〜２３２は抵抗素子、２５０〜２７３は抵抗素子、２８３，２８４は抵抗素子、３０１〜３０４はコンデンサ、４０８〜４１１は論理和回路を構成するダイオード、４３０〜４３２，４３４〜４３６はダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６３０，６３１はシャント制御端子、６４０，６４１はシャント制御端子、６６０は基準電圧端子、７０１は接地、８１４，８１５は論理和回路である。
【００８９】
上記図８のように構成された高周波スイッチ回路について、以下その動作を説明する。
【００９０】
図８の高周波スイッチ回路の基本的な動作は実施の形態１と同様であるが、各送信端子と各受信端子に、シャント回路と呼ばれる回路を設けた点が異なる。シャント回路は、この例では、各々４個の直列接続されたＦＥＴ１５０〜１５３，１５４〜１５７，１５８〜１６１，１６２〜１６５からなる。それらの一端は、第１の送信端子５１０、第２の送信端子５１１、第１の受信端子５２０、第２の受信端子５２１にそれぞれ接続され、他端はコンデンサ３０１〜３０４を介して接地されている。そして、第１の送信端子５１０、第２の送信端子５１１、第１の受信端子５２０、第２の受信端子５２１と入出力端子５０１と間にそれぞれ接続されているスイッチ回路部と逆の動作を行わせることにより、入出力に寄与していない送信端子または受信端子のアイソレーションが改善される。
【００９１】
第１の送信端子５１０から入力された信号を、入出力端子５０１に出力する場合、第１の送信用制御端子６１０、シャント制御端子６３１，６４０，６４１にハイレベル電圧として５Ｖを印加し、第２の送信用制御端子６１１および第１、第２の受信用制御端子６２０、６２１、シャント制御端子６３０にローレベル電圧として０Ｖを印加する。その結果、ＦＥＴ１０１〜１０４がオンすることにより、送信端子５１０と入出力端子５０１が低抵抗で接続され、送信信号が第１の送信端子５１０から入出力端子５０１へと出力され、シャントＦＥＴ１５４〜１６５がオンとなることにより高いアイソレーションが得られる。
【００９２】
ＦＥＴ１０１〜１０４のドレイン−ソースバイアスには、基準電圧端子６６０からの基準電圧と、第２の送信用制御端子６１１からの制御電圧の論理和に相当する電圧が印加され、この場合、第２の送信端子５１１から送信する場合のみ４．８Ｖのバイアスが印加され、それ以外の場合には２．８Ｖの電圧が印加されている。
【００９３】
また、シャント用ＦＥＴ１５０〜１６５のソース−ドレインには、ダイオード４３０〜４３２，４３４を介してゲート電圧とは逆相の電圧が印加されており、オン時にはより低挿入損失で高いアイソレーションを得ると同時に、オフ時には優れた歪特性を実現している。
【００９４】
同様にして、第２の送信端子５１１から入力された信号を入出力端子５０１に出力する場合、第２の送信用制御端子６１１、シャント制御端子６３０，６４０，６４１にハイレベル電圧として５Ｖを印加し、第１の送信用制御端子６１０、および第１、第２の受信用制御端子６２０、６２１、シャント制御端子６３１にローレベル電圧として０Ｖを印加する。ＦＥＴ１０５〜１０９がオンすることにより、送信端子５１１と入出力端子５０１が低抵抗で接続され、送信信号が第２の送信端子５１１から入出力端子５０１へと出力され、ＦＥＴ１５０〜１５３，１５８〜１６５がオンとなることにより高いアイソレーションが得られる。
【００９５】
ＦＥＴ１０５〜１０９のドレイン−ソースバイアスには、基準電圧端子６６０からの基準電圧と、第１の送信用制御端子６１０からの制御電圧の論理和に相当する電圧が印加され、この場合、第１の送信端子５１０から送信する場合のみ４．８Ｖのバイアスが印加され、それ以外の場合には２．８Ｖの電圧が印加されている。
【００９６】
また、入出力端子５０１から入力された信号を、第１の受信端子５２０で受信する場合、第１の受信用制御端子６２０にハイレベル電圧５Ｖを、第１、第２の送信用制御端子６１０、６１１、および第２の受信用制御端子６２１にローレベル電圧０Ｖを印加することにより、ＦＥＴ１０９〜１１２がオン状態に、かつ他のＦＥＴがオフ状態になるため、信号が入出力端子５０１から第１の受信端子５２０を経て受信される。
【００９７】
受信用ＦＥＴ１０９〜１１６、シャント用ＦＥＴ１５０〜１６５のソース−ドレインにはバイアス用の抵抗素子２５６〜２７３を介してダイオード４３０〜４３２，４３４〜４３６のカソードが接続されており、ダイオード４３０〜４３２，４３４〜４３５のアノードが第１の送信制御端子６１０、第２の送信制御端子６１１、第１の受信制御端子６２０、第２の受信制御端子６２１、シャント制御端子６４０，６４１に接続されている。
【００９８】
これにより各ＦＥＴ１０９〜１１６，１５０〜１６５が順バイアスとなったときの順方向電流を削減することができる。その理由は以下の通りである。すなわち、この実施の形態の回路の消費電流は、ＦＥＴ１０９からＦＥＴ１１６、およびＦＥＴ１５０からＦＥＴ１６５の順方向電流により決定されるが、順方向電流が流れる経路に逆方向に接続されたダイオード４３０〜４３２，４３４〜４３５が挿入されているため、順方向電流を抑制することができる。
【００９９】
このように本実施の形態においては、送信用ＦＥＴ１０１〜１０８のゲート−ドレイン間、およびゲート−ソース間に印加される電圧は、送信時には−５Ｖであるが、送信時以外は−３Ｖに低減され、その結果、送信用ＦＥＴがオンしにくくなる現象を回避することができるとともに、オンとなるＦＥＴの順方向電流を低減することができる。
【０１００】
なお、抵抗素子２８３，２８４は電荷を逃がすためにも有効であり、これによりＦＥＴ１０１〜１０８のドレイン−ソース端子に印加される電圧が、送信時の５Ｖから受信時の３Ｖへと迅速に切り替えることができる。
なお、ＦＥＴ１０１〜１１６はゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【０１０１】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【０１０２】
（実施の形態８）
図９は本発明の実施の形態８の高周波スイッチ回路の構成を示すものである。図９において、１０１〜１１６は４個のスイッチ回路部を構成するＦＥＴ、１５０〜１６５は４個のシャント用スイッチ回路部を構成するＦＥＴ、２０１〜２１６は抵抗素子、２５０〜２７３は抵抗素子、２９４〜２９５は抵抗素子、３０１〜３０４はコンデンサ、４０９、４１０は論理和回路を構成するダイオード、４３０〜４３２，４３４〜４３６はダイオード、５０１は例えばアンテナに接続される入出力端子、５１０は第１の送信回路部に接続される第１の送信端子、５１１は第２の送信回路部に接続される第２の送信端子、５２０は第１の受信回路部に接続される第１の受信端子、５２１は第２の受信回路部に接続される第２の受信端子、６１０は第１の送信用制御端子、６１１は第２の送信用制御端子、６２０は第１の受信用制御端子、６２１は第２の受信用制御端子、６６０は基準電圧端子、８１６，８１７は論理和回路である。
【０１０３】
上記図９のように構成された高周波スイッチ回路の動作および効果は、実施の形態７と同様であるが、実施の形態７では基準電圧を与えるためにダイオード４０８，４１１を使用しているのに対し、実施の形態８では基準電圧を与えるために抵抗素子２９４，２９５を使用している点が異なる。
【０１０４】
この構成により、第１および第２の送信用制御端子６１０，６１１や基準電圧端子６６０から抵抗素子２８３，２８４を介して接地へと流れていた電流を削減することができ、低消費電流の高周波スイッチ回路を実現することができる。
【０１０５】
上記第８および第９の実施の形態は、第１および第２の実施の形態の回路にシャント回路を追加したものであったが、第３ないし第７の実施の形態についても、上記と同様にシャント回路を追加することが可能であり、上記シャント回路による効果は第８、第９の実施の形態と同様である。
【０１０６】
以上に説明した各実施の形態の高周波スイッチ回路を半導体基板上に集積化したものが、本発明の半導体装置であり、各々各実施の形態の高周波スイッチ回路と同様の効果を奏する。
【０１０７】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【０１０８】
なお、第２から第９の実施の形態では、例えばアンテナに接続される入出力端子５０１は、１個のみ設けていたが、複数個設けてもよい。この場合、複数個の入出力端子と１または複数個の送信端子および１または複数個の受信端子との間に各々スイッチ回路部が設けられることになる。シャント回路部について同様である。
【０１０９】
以上に述べた実施の形態では、送信用ＦＥＴのバイアス電圧として、送信時のみ高い電圧を印加し、それ以外の場合には低い電圧を印加することにより、波形なまりのない、優れた高周波スイッチ回路、および半導体装置を提供することができるものである。
【０１１０】
【発明の効果】
以上述べた通り、本発明によれば、ＦＥＴのドレイン端子もしくはソース端子に、個別にドレイン制御電圧を印加し、ゲート制御電圧とドレイン制御電圧として、スイッチ回路部に入力される高周波信号の電力値に応じた電圧を与えることにより、波形なまりを起こさない優れた高周波スイッチ回路および半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の高周波スイッチの等価回路を表す回路図である。
【図２】本発明の実施の形態２の高周波スイッチの等価回路を表す回路図である。
【図３】本発明の実施の形態２の高周波スイッチの信号タイミングを表すタイミング図である。
【図４】本発明の実施の形態３の高周波スイッチの等価回路を表す回路図である。
【図５】本発明の実施の形態４の高周波スイッチの等価回路を表す回路図である。
【図６】本発明の実施の形態５の高周波スイッチの等価回路を表す回路図である。
【図７】本発明の実施の形態６の高周波スイッチの等価回路を表す回路図である。
【図８】本発明の実施の形態７の高周波スイッチの等価回路を表す回路図である。
【図９】本発明の実施の形態８の高周波スイッチの等価回路を表す回路図である。
【図１０】従来の高周波スイッチの等価回路を表す回路図である。
【図１１】従来の高周波スイッチの信号タイミングを表すタイミング図である。
【符号の説明】
１０１〜１１６，１５０〜１６５    デプレション型ＦＥＴ
２０１〜２７３，２８０〜２８４，２９０〜２９４    抵抗素子
３０１〜３０４    コンデンサ
４０１〜４３６    ダイオード
５０１〜５０５    高周波信号入出力端子
５１０〜５１２    高周波信号送信端子
５２０〜５２２    高周波信号受信端子
６１０〜６１２    送信制御端子
６２０〜６２２    受信制御端子
６３０，６３１    シャント制御端子
６４０，６４１    シャント制御端子
６６０，６６１    バイアス印加端子
７０１    接地
８０１〜８１７    論理和回路
【図１】
2005006143.tif 000007
【図２】
2005006143.tif 000008
【図３】
2005006143.tif 000009
【図４】
2005006143.tif 000010
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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