(57)【要約】【課題】複数系統のアナログ信号入力に対して従来のパイプライン型Ａ／Ｄ変換器よりも低消費電力化を実現できる多入力Ａ／Ｄ変換装置を提供する。【解決手段】複数系統のアナログ入力信号をパイプライン型の単位Ａ／Ｄ変換器１２ａ，１２ｂによりディジタル出力信号に変換するＡ／Ｄ変換装置であって、第１の単位Ａ／Ｄ変換器１２ａと第２の単位Ａ／Ｄ変換器１２ｂとで、変換ステージに含まれる演算増幅器Ａ１〜Ａ８を時分割で共用する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のアナログ入力信号及び第２のアナログ入力信号をそれぞれ第１のディジタル出力信号及び第２のディジタル出力信号に変換する多入力Ａ／Ｄ変換装置であって：
縦続接続された複数の第１変換ステージを含み、前記第１のアナログ入力信号を前記第１のディジタル出力信号に変換する第１の単位Ａ／Ｄ変換器と；
縦続接続された複数の第２変換ステージを含み、前記第２のアナログ入力信号を前記第２のディジタル出力信号に変換する第２の単位Ａ／Ｄ変換器とを備え；
前記第１及び第２の変換ステージは、時分割で共用される第１演算増幅器を含む多入力Ａ／Ｄ変換装置。
【請求項２】
第１のアナログ入力信号及び第２のアナログ入力信号をそれぞれ第１のディジタル出力信号及び第２のディジタル出力信号に変換する多入力Ａ／Ｄ変換装置であって：
前記第１のアナログ入力信号に対してサンプル及びホールドを行う第１のサンプル・ホールド回路及び該第１のサンプル・ホールド回路の後段に縦続接続された複数の第１変換ステージを含み、前記第１のアナログ入力信号を前記第１のディジタル出力信号に変換する第１の単位Ａ／Ｄ変換器と；
前記第２のアナログ入力信号に対してサンプル及びホールドを行う第２のサンプル・ホールド回路及び該第２のサンプル・ホールド回路の後段に縦続接続された複数の第２変換ステージを含み、前記第２のアナログ入力信号を前記第２のディジタル出力信号に変換する第２の単位Ａ／Ｄ変換器とを備え；
前記第１及び第２の変換ステージは、時分割で共用される第１演算増幅器を含み、さらに前記第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路は、時分割で共用される第２演算増幅器を含む多入力Ａ／Ｄ変換装置。
【請求項３】
前記第１演算増幅器は、第１段増幅器と第２段増幅器を含み、第２段増幅器が時分割で共用される請求項１または２に記載の多入力Ａ／Ｄ変換装置。
【請求項４】
前記第２演算増幅器は、第１段増幅器と第２段増幅器を含み、第２段増幅器が時分割で共用される請求項２に記載の多入力Ａ／Ｄ変換装置。
【請求項５】
前記第１のサンプル・ホールド回路は、第１の期間にサンプル動作、第２の期間にホールド動作をそれぞれ行い、前記第２のサンプル・ホールド回路は、前記第２の期間にサンプル動作、前記第１の期間にホールド動作をそれぞれ行う請求項２に記載の多入力Ａ／Ｄ変換装置。
【請求項６】
前記第１及び第２の単位Ａ／Ｄ変換器の出力側にそれぞれ配置された、前記第１のディジタル出力信号と第２のディジタル出力信号との出力タイミングのずれを補正する第１及び第２のタイミング補正回路をさらに具備する請求項１または２に記載の多入力Ａ／Ｄ変換装置。
【請求項７】
前記第１のタイミング補正回路は前記出力タイミングのずれを補正するための遅延回路及びｎ個のタップ（ｎは任意の整数）を持つ第１のディジタルフィルタを有し、前記第２のタイミング補正回路はｎ−１個のタップを持つ第２のディジタルフィルタを有し、前記第１及び第２のディジタルフィルタはほぼ同一のインパルス応答を有する請求項６に記載の多入力Ａ／Ｄ変換装置。
【請求項８】
電波を受信してＲＦ受信信号を出力するアンテナと；
前記ＲＦ受信信号を互いに直交する第１及び第２のローカル信号により復調して互いに直交する第１及び第２のベースバンド信号を生成する直交復調器と；
前記第１及び第２のベースバンド信号を前記第１及び第２のアナログ入力信号として受け、前記第１及び第２のディジタル出力信号に変換する請求項１または２に記載の多入力Ａ／Ｄ変換装置と具備する無線受信機。
【請求項９】
電波を受信して第１及び第２のＲＦ受信信号をそれぞれ出力する第１及び第２のアンテナと；
前記第１及び第２のＲＦ受信信号をより低い周波数に変換して第１及び第２の周波数変換信号を出力する第１及び第２の周波数変換器と；
前記第１及び第２の周波数変換信号を前記第１及び第２のアナログ入力信号として受け、前記第１及び第２のディジタル出力信号に変換する請求項１または２に記載の多入力Ａ／Ｄ変換装置と具備する無線受信機。
【請求項１０】
前記多入力Ａ／Ｄ変換装置の後段に配置された、前記第１及び第２のディジタル出力信号を受ける第１及び第２のディジタルフィルタをさらに具備する請求項８または９に記載の無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２以上の多入力のアナログ信号をディジタル信号に変換する多入力Ａ／Ｄ変換装置及びこれを用いた無線受信機に関する。
【背景技術】
【０００２】
例えば、数１００Ｍサンプル／秒というような高速で、かつ１０ビット以上というような高精度を実現可能とするＡ／Ｄ変換器として、パイプライン型Ａ／Ｄ変換器が知られている。パイプラインＡ／Ｄ変換器は、縦続に配置された複数の変換ステージにサブＡＤＣ（sub A/D Converter）とＭＤＡＣ（Multiplying D/A Converter）を持ち、１段目の変換ステージからディジタル出力信号のＭＳＢ（Most Significant Bit）を出力し、２段目以降からディジタル出力信号のより下位ビットを順次出力する。サブＡＤＣの誤差はディジタル補正回路で補正されるため、演算増幅器、キャパシタ及びMＯＳトランジスタスイッチを有するＭＤＡＣの精度がパイプラインＡ／Ｄ変換器の精度を決定する。
【０００３】
パイプライン型Ａ／Ｄ変換器を高速に動作させるためには、Ａ／Ｄ変換器に用いる演算増幅器は高速かつ高精度が要求される。従って、パイプライン型Ａ／Ｄ変換器においては演算増幅器の消費電力が大きく、Ａ／Ｄ変換器全体の消費電力に対してかなりの割合を占める。
【０００４】
パイプラインＡ／Ｄ変換器は、前の変換ステージでより上位のビットを出力するので、各変換ステージに要求される精度は後段に行くにしたがって緩和される。各変換ステージの要求精度が緩和されることにより、使用する演算増幅器の面積及び消費電力を後のステージに行くにしたがって小さくする方法が非特許文献１で提案されている。これは低消費電力化パイプライン型Ａ／Ｄ変換器の典型的な設計手法の一つとなっている。
【０００５】
パイプライン型Ａ／Ｄ変換器のさらなる低消費電力化を実現するために、非特許文献２には、隣り合う変換ステージ間で演算増幅器を半クロック周期毎に時分割で共用することにより、必要な演算増幅器の数を半分に減らすことが示されている。このような演算増幅器の時分割共用の手法は、パイプラインＡ／Ｄ変換器の隣り合う各変換ステージが半クロック毎に能動状態になることを利用している。
【非特許文献１】D. W. Cline et al, IEEE J. Solid State Circuits, vol. 31, no. 3, pp. 294-303, Mar. 1996
【非特許文献２】B. M. Min et al, IEEE International Solid-State Circuit Conference Digest of Technical Papers pp. 324-325, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献２のように、隣り合う変換ステージで共通の演算増幅器を用い時分割で使用する手法は、各変換ステージで最適な演算増幅器を使うことができない。例えば、Ｎ段目とＮ＋１段目の変換ステージで一つの演算増幅器を時分割共用とした場合に、その演算増幅器をＮ段目の変換ステージに最適化すると、Ｎ＋１段目の変換ステージでは面積及び消費電力が必要以上に大きくなる。従って、非特許文献１の手法によると演算増幅器の個数は半分になるが、消費電力ついては２〜３割減程度の削減効果しかない。
【０００７】
無線受信機のような通信用途では、直交変復調や複数の受信アンテナからの受信信号をＡ／Ｄ変換するために、複数のＡ／Ｄ変換器を用いる場合が多い。従って、Ａ／Ｄ変換器に対する低消費電力化の要求は強く、解決策が望まれている。
【０００８】
本発明の目的は、複数系統のアナログ信号入力に対して従来のパイプライン型Ａ／Ｄ変換器よりも低消費電力化を実現できる多入力Ａ／Ｄ変換装置を提供することにある。
【０００９】
また、このような多入力Ａ／Ｄ変換装置を用いて全体として消費電力の低い無線受信機を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の一つの観点によると、第１のアナログ入力信号及び第２のアナログ入力信号をそれぞれ第１のディジタル出力信号及び第２のディジタル出力信号に変換する多入力Ａ／Ｄ変換装置であって、縦続接続された複数の第１変換ステージを含み、前記第１のアナログ入力信号を前記第１のディジタル出力信号に変換する第１の単位Ａ／Ｄ変換器と、縦続接続された複数の第２変換ステージを含み、前記第２のアナログ入力信号を前記第２のディジタル出力信号に変換する第２の単位Ａ／Ｄ変換器とを備え、前記第１及び第２の変換ステージは、時分割で共用される第１演算増幅器を含む多入力Ａ／Ｄ変換装置を提供する。
【００１１】
本発明の他の観点では、第１及び第２の単位Ａ／Ｄ変換器は、さらに第１変換ステージ及び第２変換ステージの前段に配置される第１第２のサンプルホールド回路をそれぞれ含み、第１及び第２のサンプル・ホールド回路は時分割で共用される第２演算増幅器を含む多入力Ａ／Ｄ変換装置を提供する。
【発明の効果】
【００１２】
本発明に係る多入力Ａ／Ｄ変換装置では、複数系統のアナログ信号入力を前提として、パイプライン型の単位Ａ／Ｄ変換器を複数個並べ、各々の単位Ａ／Ｄ変換器内の変換ステージで用いる演算増幅器、さらには各々の単位Ａ／Ｄ変換器内のサンプルホールド回路に用いる演算増幅器を時分割で共用することにより、演算増幅器の面積及び消費電力を半分にすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。
【００１４】
（第１の実施形態）  
図１に、本発明の第１の実施形態に係る多入力Ａ／Ｄ変換装置を示す。ここでは、単位Ａ／Ｄ変換器として一つの変換ステージ当たり１．５ビット出力で、全体として１０ビット出力の二つのパイプライン型Ａ／Ｄ変換器を用いた図を用いて説明する。本発明は各変換ステージの出力ビット数が１．５ビットを越える場合、及び多入力Ａ／Ｄ変換装置が３つ以上の入力を有する場合にも適用が可能である。第１の実施形態では、各ステージに用いる演算増幅器は半クロック期間しか動作しないことに着目して、半クロック周期毎に二つの単位Ａ／Ｄ変換器の間で時分割で共用される。
【００１５】
図１のＡ／Ｄ変換装置について詳細に説明すると、第１入力端子１１ａへのアナログ入力信号Analog In ａは第１の単位Ａ／Ｄ変換器１２ａに入力され、第２入力端子１１ｂへのアナログ入力信号Analog In ｂは第２の単位Ａ／Ｄ変換器１２ｂに入力される。第１の単位Ａ／Ｄ変換器１２ａ及び第２の単位Ａ／Ｄ変換器１２ｂは、パイプライン型Ａ／Ｄ変換器である。
【００１６】
第１の単位Ａ／Ｄ変換器１２ａは、入力段に配置されたサンプルホールド回路Ｓ／Ｈａと、サンプルホールド回路Ｓ／Ｈａの後段に縦続接続された複数の変換ステージＳ１ａ〜Ｓ８ａと、最終段の変換ステージＳ８ａの後段に接続されたフラッシュ型Ａ／Ｄ変換器（以下、サブＡＤＣという）Ｆａ及びディジタル補正回路１３ａを有する。
【００１７】
第２の単位Ａ／Ｄ変換器１２ｂは、同様に入力段に配置されたサンプルホールド回路Ｓ／Ｈｂと、サンプルホールド回路Ｓ／Ｈｂの後段に縦続接続された複数の変換ステージＳ１ｂ〜Ｓ８ｂと、最終段の変換ステージＳ８ｂの後段に接続されたフラッシュ型Ａ／Ｄ変換器（以下、サブＡＤＣという）Ｆｂ及びディジタル補正回路１３ｂを有する。
【００１８】
演算増幅器Ａ１〜Ａ８は、図１では変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂの外に記載されているが、実際には変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂの構成要素の一部である。演算増幅器Ａ１〜Ａ８は、変換ステージＳ１ａ〜Ｓ８ａと変換ステージＳ１ｂ〜Ｓ８ｂとの間で、半クロック毎に時分割で共用される、ここでいうクロックとは、サンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂに与えられるサンプリングクロックである。図示していないが、各変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂ内には、演算増幅器Ａ１〜Ａ８を変換ステージＳ１ａ〜Ｓ８ａで使用するか、変換ステージＳ１ｂ〜Ｓ８ｂで接続するかを切り替えるためのスイッチ、例えばＭＯＳトランジスタスイッチを含んでいるものとする。
【００１９】
先に挙げた非特許文献１では、パイプラインＡ／Ｄ変換器では各変換ステージに要求される精度は後段に行くに従って緩和されることに着目して、演算増幅器の面積及び消費電力を後のステージに行くに従って小さくしているが、本実施形態においても同様の考えを適用している。すなわち、変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂの後段ほど、演算増幅器Ａ１〜Ａ８の面積及び消費電力を小さくしている。図１中の演算増幅器Ａ１〜Ａ８を表すシンボルの大きさは、面積（トランジスタサイズ）及び消費電力の割合を模式的に表している。
【００２０】
次に、図１のＡ／Ｄ変換装置の基本動作を説明する。二つの単位Ａ／Ｄ変換器１２ａ及び１２ｂの動作は全く同様であるため、一つの単位Ａ／Ｄ変換器１２ａの動作を説明すると、入力端子１１ａに入力されるアナログ入力信号Analog In ａは、サンプルホールド回路Ｓ／Ｈａによりサンプルホールド、すなわちサンプリングクロックに従ってサンプルされ、かつ一定時間ホールドされる。サンプルホールド回路Ｓ／Ｈａから出力されるアナログ信号は、複数の変換ステージＳ１ａ〜Ｓ８ａに入力される。
【００２１】
変換ステージＳ１ａ〜Ｓ８ａは、それぞれに入力されるアナログ信号を比較的少ないビット数、ここでは１．５ビットのディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を出力する。変換ステージＳ１ａ〜Ｓ７ａから出力される残差信号は、それぞれ次段の変換ステージＳ２ａ〜Ｓ８ａへ入力される。終段の変換ステージＳ８ａから出力される残差信号は、例えば２ビットのサブＡＤＣＦａによってディジタル信号に変換される。
【００２２】
変換ステージＳ１ａ〜Ｓ８ａとサブＡＤＣＦａから出力されるディジタル信号は、ディジタル補正回路１３ａによって合成されると共に後述のような補正が施されることによって、高分解能、例えば１０ビットのディジタル出力信号Digital Out ａが生成される。ここで、初段の変換ステージＳ１ａから出力されるディジタル信号がディジタル出力信号Digital Out ａのＭＳＢ（最上位ビット）、終段の変換ステージ８ａから出力される残信号をＡ／Ｄ変換するサブＡＤＣＦａから出力されるディジタル信号がディジタル出力信号Digital Out ａのＬＳＢ（最下位ビット）である。
【００２３】
サンプルホールド回路Ｓ／Ｈａから出力されるアナログ信号（サンプルホールド値）に対して、変換ステージＳ１ａ〜Ｓ８ａとサブＡＤＣＦａからそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル補正回路１３ａでは、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００２４】
図２には、変換ステージＳ１ａ〜Ｓ８ａの一つの構成を示す。変換ステージには、サンプルホールド回路Ｓ／Ｈａまたは前段の変換ステージから出力されるアナログ信号２１が入力される。入力されるアナログ信号２１は、まずサブＡＤＣ２２によって比較的ビット数の少ないディジタル信号２３に変換される。サブＡＤＣ２２から出力されるディジタル信号２３は、図１中のディジタル補正回路１３ａに入力されると共に、ＭＤＡＣ(Multiplying D/A Converter)２４に入力される。サブＡＤＣ２２から出力されるディジタル信号２３のパスとしては、２本（２ビット分）あるが、実際用いられる値は４値（＝２2）でなく３値である。このため、図２のような変換ステージは一般的に、１．５ビット／ステージと呼ばれる。
【００２５】
ＭＤＡＣ２４は、サブＤＡＣ２５と減算器２６及び演算増幅器２７を有する一種のＤ／Ａ変換器である。サブＡＤＣ２２からのディジタル信号２３がサブＤＡＣ２５によりアナログ信号に変換され、このアナログ信号と変換ステージに入力されるアナログ信号２１との差信号が減算器２６によって求められる。減算器２６から出力される差信号（これを残差信号という）は、演算増幅器２７によって増幅される。演算増幅器２７から出力される残差信号２８は、次段の変換ステージへ出力される。演算増幅器２７は、図１中の演算増幅器Ａ１〜Ａ８に相当する。
【００２６】
このような１．５ビット／ステージを変換ステージＳ１ａ〜Ｓ８ａに用いたパイプライン型Ａ／Ｄ変換器の場合、ディジタル補正回路１３ａは０．５ビット分を冗長ビットとして各ステージにあるサブＡＤＣ内のコンパレータのオフセットを補正する処理を行う。このようなディジタル補正回路は、例えばStephen H. Lewis, H. Scott Fetterman, George F. Gross, Jr., R. Ramanchandran, and T. R. Viswanathan “ A 10-b 20-M sample/s Analog-to-Digital Converter ”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 27, NO. 3, MARCH 1992に記載されている。
【００２７】
このように第１の実施形態によると、第１の単位Ａ／Ｄ変換器１２ａにおける変換ステージＳ１ａ〜Ｓ８ａの各々と第２の単位Ａ／Ｄ変換器１２ｂにおける変換ステージＳ１ｂ〜Ｓ８ｂの各々との間で、演算増幅器Ａ１〜Ａ８を時分割で共用している。従って、このような時分割共用を行わない場合に比較して、必要な演算増幅器の数及び面積が半分になるため、Ａ／Ｄ変換装置全体の面積及び消費電力が大きく低減される。第１の実施形態は２入力のＡ／Ｄ変換装置であるが、入力数が増えるほど演算増幅器の数の減少とそれによる面積及び消費電力の低減効果はさらに高くなることは明らかである。
【００２８】
（第２の実施形態）  
本発明の第２の実施形態に係るＡ／Ｄ変換装置では、図３に示されるように第１の実施形態と同様に変換ステージＳ１ａ〜Ｓ８ａの各々と変換ステージＳ１ｂ〜Ｓ８ｂの各々との間で演算増幅器Ａ１〜Ａ８を時分割で共用することに加えて、第１の単位Ａ／Ｄ変換器１２ａにおけるサンプルホールド回路Ｓ／Ｈａと、第２の単位Ａ／Ｄ変換器１２ｂにおけるサンプルホールド回路Ｓ／Ｈｂとで一つの演算増幅器Ａ０を時分割で共用している。
【００２９】
すなわち、サンプルホールド回路は演算増幅器を含んでおり、半クロック分の期間だけ演算増幅器として動作するので、サンプルホールド回路Ｓ／Ｈａとサンプルホールド回路Ｓ／Ｈｂとで一つの演算増幅器Ａ０を時分割で共用することができる。演算増幅器Ａ０は、図ではサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂとは別に書かれているが、実際にはサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂの構成要素の一部である。
【００３０】
サンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂは、１０ビット精度のノイズレベルにする必要があるため、負荷容量（最初の変換ステージ１ａ及び１ｂのサンプリング容量）は大きくなる。従って、サンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂは、大きな負荷容量を駆動できるだけの消費電力の大きい演算増幅器が必要となるために、サンプルホールド回路Ｓ／ＨａとＳ／Ｈｂとで一つの演算増幅器Ａ０を共用することは、消費電力低減の上で非常に有効である。
【００３１】
次に、図３の多入力Ａ／Ｄ変換装置の詳細な動作を図４のタイムチャートを用いて説明する。  
サンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂは、サンプリングクロックの周期Ｔで交互にサンプルとホールドを行うが、一方がサンプル状態のとき他方はホールド状態となるように、図示しない制御回路により制御される。演算増幅器Ａ０は常に能動状態(Active)にあり、半クロック毎にサンプルホールド回路Ｓ／ＨａとＳ／Ｈｂで交互に用いられるように、制御回路により制御される。サンプルホールド回路Ｓ／Ｈａは、演算増幅器Ａ０がサンプルホールド回路Ｓ／Ｈａで使用されない期間に入力アナログ信号Analog In ａをサンプリングいる。一方、サンプルホールド回路Ｓ／Ｈｂは、演算増幅器Ａ０がサンプルホールド回路Ｓ／Ｈｂで使用されない期間に入力アナログ信号Analog In ｂをサンプリングする。
【００３２】
演算増幅器Ａ１〜Ａ８は、第１の実施形態で説明したように変換ステージＳ１ａ〜Ｓ８ａの各々と変換ステージＳ１ｂ〜Ｓ８ｂの各々とで時分割で共用される。言い替えれば、変換ステージＳ１ａ〜Ｓ８ａの各々と変換ステージＳ１ｂ〜Ｓ８ｂの各々は、交互に能動状態とされる。最終段の変換ステージＳ８ａ及びＳ８ｂのうちＳ８ａが能動状態のとき第１の単位Ａ／Ｄ変換器１２ａからディジタル出力信号Digital Out ａが出力され、Ｓ８ｂが能動状態のとき第２の単位Ａ／Ｄ変換器１２ｂからディジタル出力信号Digital Out ｂが出力される。
【００３３】
（第３の実施形態）  
第２の実施形態では、第１の単位Ａ／Ｄ変換器１２ａと第２の単位Ａ／Ｄ変換器１２ｂとの間で、演算増幅器Ａ０，Ａ１〜Ａ８を半クロック周期Ｔ／２の時間ずらして時分割で共用する。従って図４に示したように、アナログ入力信号Analog In ａ及びAnalog In ｂをそれぞれサンプルするタイミングが半クロック周期Ｔ／２の時間ずれるため、ディジタル出力信号Digital Out ａ及びDigital Out ｂの出力タイミングも半クロック周期Ｔ／２の時間ずれる。
【００３４】
このように第１及び第２の単位Ａ／Ｄ変換器１２ａ及び１２ｂからのディジタル出力信号の出力タイミングのずれが問題となる場合、第３の実施形態に係る多入力Ａ／Ｄ変換装置では、図５に示すように上述した出力タイミングのずれを補正するためのタイミング補正回路１４ａ及び１４ｂがディジタル補正回路１３ａ及び１３ｂの後段にそれぞれ配置される。タイミング補正回路１４ａ及び１４ｂは、ディジタル補正回路１３ａ及び１３ｂからそれぞれ出力されるディジタル出力信号に対して、半クロック周期Ｔ／２分の時間差を付加することにより、上述した半クロック周期Ｔ／２のタイミングずれを補正したディジタル出力信号Digital Out ａ及びDigital Out ｂを得ることができる。
【００３５】
（第４の実施形態）  
第３の実施形態で説明したタイミング補正回路１４ａ及び１４ｂによって、例えばディジタル補正回路１３ａ及び１３ｂから出力されるディジタル出力信号のいずれか一方を半クロック周期Ｔ／２だけ遅延すると、最終的に得られるディジタル出力信号Digital Out ａ及びDigital Out ｂの出力タイミングのずれは補正されるが、ディジタル出力信号Digital Out ａ及びDigital Out ｂのそれぞれの遅延時間（入力端子１１ａ及び１１ｂの各々からタイミング補正回路１４ａ及び１４ｂの出力端子までの遅延時間）が半クロック周期Ｔ／２の時間だけずれる。
【００３６】
本発明の第４の実施形態では、ディジタル出力信号Digital Out ａ及びDigital Out ｂの出力タイミングのずれ(i)と、遅延時間の相対的なずれ(ii)を以下のようにして補正することができる。図６に示されるように、第４の実施形態に係る多入力Ａ／Ｄ変換装置では、ディジタル補正回路１３ａの出力側に遅延回路１５及びディジタルフィルタ１６ａが縦続に接続され、同様にディジタル補正回路１３ｂの出力側にディジタルフィルタ１６ｂが接続される。遅延回路１５及びディジタルフィルタ１６ａは、図５中のタイミング補正回路１４ａに相当する。ディジタルフィルタ１６ｂは、図５中のタイミング補正回路１４ｂに相当する。
【００３７】
遅延回路１５は、ｚ-1/2 と記載されていることから明らかなように、半クロック周期Ｔ／２の遅延時間を持つ。従って、遅延回路１５により上記(i)で示したディジタル出力信号Digital Out ａ及びDigital Out ｂの出力タイミングの半クロック周期Ｔ／２分のずれが補正される。
【００３８】
ディジタルフィルタ１６ａ及び１６ｂは、例えばＦＩＲ（Finite Input Response）フィルタが用いられる。ディジタルフィルタ１６ａのタップ数はｎ、ディジタルフィルタ１６ｂのタップ数はｎ−１であり、タップ係数はディジタルフィルタ１６ａ及び１６ｂが同じインパルス応答を持つように設定される。このようにディジタルフィルタ１６ａ及び１６ｂのタップ数を１個だけ異ならせ、かつ各々のインパルス応答を等しくすることによって、上記(ii)で示したディジタル出力信号Digital Out ａ及びDigital Out ｂの遅延時間の相対的なずれを補正できる。
【００３９】
図７及び図８に、ＦＩＲフィルタであるディジタルフィルタ１６ａ及び１６ｂの具体例を示す。縦続に接続されたｚ-1 で表される複数個の単位遅延素子により、ディジタルフィルタ１６ａは偶数個のタップ（図７の例では１０タップ）、ディジタルフィルタ１６ｂは奇数個のタップ（図８の例では９タップ）を有する。すなわち、この例ではｎ＝１０としている。初段の単位遅延素子に信号が入力され、各タップの出力がタップ係数ｈx が付与されて加算されることにより、フィルタ出力が得られる。ディジタルフィルタ１６ａにはディジタル補正回路１３ａの出力信号が遅延回路１５を介して入力され、ディジタルフィルタ１６ｂにはディジタル補正回路１３ｂの出力信号が直接入力される。ディジタルフィルタ１６ａの伝達関数をＨａ(z)とし、ディジタルフィルタ１６ｂの伝達関数を伝達関数をＨb(z)とする。
【００４０】
図９に、ディジタルフィルタ１６ａ及び１６ｂのインパルス応答を示す。縦軸の振幅がタップ係数の値であり、横軸が時間である。偶数タップと奇数タップとの時間差は、図７及び図８からも明らかなようにｚ-1/2 、すなわち半クロック周期Ｔ／２である。このようなディジタルフィルタ１６ａ及び１６ｂを用いることにより、出力されるディジタル信号は同じタイミングでピークを持つために、上記(ii)で示したディジタル出力信号Digital Out ａ及びDigital Out ｂの遅延時間の相対的なずれが補正される。
【００４１】
図６の場合、第２の単位Ａ／Ｄ変換器１２ａにおいて遅延回路１５によりディジタル補正回路１３ａから出力されるディジタル信号を半クロック周期Ｔ／２の時間遅らせることにより、前記(i)で示したディジタル出力信号Digital Out ａ及びDigital Out ｂの出力タイミングのずれを補正している。このように半クロック周期Ｔ／２の時間遅らせる方のディジタル出力信号に対して、タップ数が多い方のディジタルフィルタ、この例では偶数タップのディジタルフィルタ１６ａを適用すればよい。奇数タップのディジタルフィルタの方がタップ数の多い場合は逆に、半クロック周期Ｔ／２の時間遅らせる方のディジタル出力信号に対して奇数タップのディジタルフィルタを適用すればよいことは明らかである。
【００４２】
通信用途では、受信信号の不要成分をアナログ回路の低域通過フィルタで除去した後、さらにディジタル処理部でも除去するために、ディジタルフィルタがよく用いられる。従って、ディジタル処理部の不要成分除去用のディジタルフィルタを利用して、多入力Ａ／Ｄ変換装置からのディジタル出力信号のタイミングずれの補正を行うこともできる。これによって、回路規模の増大を避けることができる。
【００４３】
（第５の実施形態）
次に、本発明の第５の実施形態として、演算増幅器に２段増幅器を用いた場合の例について述べる。例えば、第１〜第４の実施形態において変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂの演算増幅器Ａ１〜Ａ８は、２段増幅器であっても構わない。その場合、２段構造の演算増幅器全体を第１の単位Ａ／Ｄ変換器１２ａの変換ステージＳ１ａ〜Ｓ８ａと第２の単位Ａ／Ｄ変換器１２ｂの変換ステージＳ１ｂ〜Ｓ８ｂとで時分割で共用してもよいが、第２段増幅器のみを時分割で共用してもよい。
【００４４】
図１０は、変換ステージＳ１ａ〜Ｓ８ａ及びＳ１ｂ〜Ｓ８ｂの演算増幅器に２段増幅器を用いた例であり、変換ステージＳＴ１ａ及びＳＴ１ｂについてのみ示している。第１段増幅器Ａ１ａ及びＡ１ｂは、それぞれ変換ステージＳＴ１ａ及びＳＴ１ｂで個別に用いられ、第２段増幅器Ａ１ｃは変換ステージＳＴ１ａ及びＳＴ１ｂで時分割で共用される。他の変換ステージＳ２ａ〜Ｓ８ａ及びステージＳ２ｂ〜Ｓ８ｂにおいても、同様に演算増幅器のうち第２段増幅器のみが時分割で共用される。演算増幅器の第１段増幅器Ａ１ａ及びＡ１ｂと第２段増幅器Ａ１ｃは、図１０では変換ステージＳ１ａ及びＳ１ｂの外に記載されているが、実際には変換ステージＳ１ａ及びＳ１ｂの構成要素の一部である。
【００４５】
また、例えば第２の実施形態で説明した第１の単位Ａ／Ｄ変換器１２ａにおけるサンプルホールド回路Ｓ／Ｈａと第２の単位Ａ／Ｄ変換器１２ｂにおけるサンプルホールド回路Ｓ／Ｈｂに用いられる演算増幅器Ａ０を２段構成とした場合に、第２段増幅器のみを時分割で共用することもできる。
【００４６】
図１１は、サンプルホールド回路Ｓ／Ｈａ及びサンプルホールド回路Ｓ／Ｈｂの演算増幅器に２段増幅器を用いた例であり、第１段増幅器Ａ０ａ及びＡ０ｂはサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂで個別に用いられ、第２段増幅器Ａ０ｃはサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂで時分割で共用される。演算増幅器の第１段増幅器Ａ０ａ及びＡ０ｂと第２段増幅器Ａ０ｃは、図１１ではサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂとは別に書かれているが、実際にはサンプルホールド回路Ｓ／Ｈａ及びＳ／Ｈｂの構成要素の一部である。
【００４７】
このように演算増幅器を２段増幅器とした場合に、一般的に消費電力の大きい方の第２段増幅器のみを第１の単位Ａ／Ｄ変換器と第２の単位Ａ／Ｄ変換器とで時分割で共用することによって、効果的に消費電力を低減することができる。
【００４８】
（第６の実施形態）  
本発明の第６の実施形態として、これまで説明した多入力Ａ／Ｄ変換装置を一般的な無線受信機に応用した例を説明する。図１２は直交変復調を行う無線受信機であり、電波を受信するアンテナ１０１から出力されるＲＦ受信信号はＲＦフロントエンド１０２に入力される。ＲＦフロントエンド１０２では、アンテナ１０１からのＲＦ受信信号がデュプレクサ（この例では帯域通過フィルタ）１１１により送信系と分離して取り出され、低雑音増幅器（ＬＮＡ）１１２を介して直交復調器に入力される。
【００４９】
直交復調器は二つのキサ１１３ａ及び１１３ｂ、ローカル信号源１１４及びπ／２移相器１１５を有し、入力されるＲＦ受信信号をローカル信号源１１４とπ／２移相器１１５により生成される互いに直交する第１及び第２のローカル信号により復調して、互いに直交する第１及び第２のベースバンド信号（Ｉチャネル信号及びＱチャネル信号）を生成する。生成されたＩチャネル信号及びＱチャネル信号は、それぞれ低域通過フィルタ１１６ａ及び１１６ｂにより不要成分が除去され、さらにＡＧＣ回路１１７ａ及び１１７ｂによってレベル調整された後、ＡＤＣブロック１０３に入力される。
【００５０】
ＡＤＣブロック１０３は、これまで述べた多入力Ａ／Ｄ変換装置であり、単位Ａ／Ｄ変換器１２ａ及び１３ｂ、ディジタル補正回路１３ａ及び１３ｂ、図６中に示した遅延回路１５を有し、入力されたＩチャネル信号及びＱチャネル信号をそれぞれディジタル出力信号Digital Out I-ch及びDigital Out Q-chに変換する。
【００５１】
ＡＤＣブロック１０３からのディジタル出力信号Digital Out I-ch及びDigital Out Q-chは、それぞれディジタルフィルタ１０４ａ及び１０４ｂに入力される。ディジタルフィルタ１０４ａ及び１０４ｂには、例えばそれぞれ図７及び図８で示したＦＩＲフィルタが用いられる。従ってディジタルフィルタ１０４ａ及び１０４ｂでは、不要成分の除去に加えて、遅延回路１５によるタイミングずれの補正に伴う、前記(ii)で示したようなディジタル出力信号Digital Out I-ch及びDigital Out Q-chの遅延時間の相対的なずれを補正する処理が行われる。
【００５２】
このように本発明に基づく多入力Ａ／Ｄ変換装置は、直交復調により生成されるＩチャネル信号及びＱチャネル信号をディジタル信号に変換する場合、パイプライン型Ａ／Ｄ変換器の二つの単位Ａ／Ｄ変換器で演算増幅器を共用することにより、受信機の面積と消費電力の低減に効果的である。
【００５３】
（第７の実施形態）  
近年、伝送レートの向上のためにＭＩＭＯ（Multiple Input Multiple Output）と呼ばれる送受信機の方式が注目されている。これは複数の送信アンテナを有する無線送信機と複数の受信アンテナを有する無線受信機の組み合わせにより送受信を行う方式であり、例えば情報信号を複数の経路で並列に送受信を行うことによって、伝送レートを上げることができる。
【００５４】
本発明の第７の実施形態によると、これまで説明した多入力Ａ／Ｄ変換装置をＭＩＭＯ用の無線受信機に応用することにより、消費電力の問題を解決できる。図１３は２チャネルＭＩＭＯ用の無線受信機であり、受信用として２個のアンテナ２０１ａ及び２０１ｂを有する。アンテナ２０１ａ及び２０１ｂから出力されるＲＦ受信信号はＲＦフロントエンド２０２に入力される。ＲＦフロントエンド２０２では、アンテナ２０１ａ及び２０１ｂからのＲＦ受信信号がデュプレクサ（この例では帯域通過フィルタ）２１1a及び２１１ｂにより送信系と分離して取り出され、低雑音増幅器（ＬＮＡ）２１２ａ及び２１２ｂにより増幅される。
【００５５】
ＬＮＡ２１２ａ及び２１２ｂからの出力信号は、ミキサ２１３ａ及び２１３ｂに入力され、ローカル信号源２１４ａ及び２１４ｂからのローカル信号と乗算されることによって、周波数変換（ダウンコンバート）され、２チャネルのＩＦ（中間周波数）信号が生成される。各チャネルのＩＦ信号は低域通過フィルタ２１６ａ及び２１６ｂにより不要成分が除去され、さらにＡＧＣ回路２１７ａ及び２１７ｂによってレベル調整された後、ＡＤＣブロック２０３に入力される。
【００５６】
ＡＤＣブロック２０３は、これまで述べた多入力Ａ／Ｄ変換装置であり、単位Ａ／Ｄ変換器１２ａ及び１３ｂ、ディジタル補正回路１３ａ及び１３ｂ、図６中に示した遅延回路１５を有し、入力された２チャネルのＩＦ信号をそれぞれディジタル出力信号Digital Out ａ及びDigital Out ｂに変換する。ここでは、ＩＦ信号をＡＤＣブロック２０３に入力したが、ベースバンド信号をＡＤＣブロックに入力してもよい。
【００５７】
ＡＤＣブロック２０３からのディジタル出力信号Digital Out ａ及びDigital Out ｂは、それぞれディジタルフィルタ２０４ａ及び２０４ｂに入力され、図１２で説明したと同様に不要成分が除去されると共に、遅延回路１５によるタイミングずれの補正に伴う、前記(ii)で示したようなディジタル出力信号Digital Out ａ及びDigital Out ｂの遅延時間の相対的なずれを補正する処理が行われる。
【００５８】
本発明のさらに別の実施形態として、ＭＩＭＯと直交変復調を組み合わせた無線通信システムにおける無線受信機にも適用ができる。ＭＩＭＯと直交変復調を組み合わせると、無線受信機では一つのアンテナに対して２個のＡ／Ｄ変換器を必要とし、無線受信機全体ではＭＩＭＯチャネル数×２個のＡ／Ｄ変換器を必要とするため、消費電力が増大してしまう。これに対して、各々のＭＩＭＯチャネルに図１３に示した無線受信機を適用すれば、ＭＩＭＯチャネル数分の多入力Ａ／Ｄ変換装置を設けることにより、演算増幅器の数を最小限にすることができ、消費電力の低減に極めて有効である。
【００５９】
その他、本発明は種々変更して実施することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第1の実施形態に係る多入力Ａ／Ｄ変換装置のブロック図
【図２】一つの変換ステージの具体例のブロック図
【図３】本発明の第２の実施形態に係る多入力Ａ／Ｄ変換装置のブロック図
【図４】図２の多入力Ａ／Ｄ変換装置のタイミング図
【図５】本発明の第３の実施形態に係る多入力Ａ／Ｄ変換装置のブロック図
【図６】本発明の第４の実施形態に係る多入力Ａ／Ｄ変換装置のブロック図
【図７】図６中の第１のディジタルフィルタのブロック図
【図８】図６中の第２のディジタルフィルタのブロック図
【図９】第１及び第２のディジタルフィルタのインパルス応答を示す図
【図１０】本発明の第５の実施形態に係る多入力Ａ／Ｄ変換装置における変換ステージで用いられる２段演算増幅器のブロック図
【図１１】本発明の第５の実施形態に係る多入力Ａ／Ｄ変換装置におけるサンプルホールド回路で用いられる２段演算増幅器のブロック図
【図１２】本発明の第６の実施形態に係る無線受信機のブロック図
【図１３】本発明の第７の実施形態に係るＭＩＭＯ用無線受信機のブロック図
【符号の説明】
【００６１】
１２ａ，１２ｂ…単位Ａ／Ｄ変換器
１３ａ，１３ｂ…ディジタル補正回路
１４ａ，１４ｂ…タイミング補正回路
１５…遅延回路
１６ａ，１６ｂ…ディジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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