(57)【要約】【課題】  アナログ入力電圧を閾値と比較して論理パルスを発生するパルス発生装置において、抵抗分割により閾値を生成したり、電圧比較のためにトランジスタ差動対を用いると消費電流が大きくなる。【解決手段】  出力レベルに応じてＱＰ３，ＱＮ３を断続し、入力電圧Ｖinの上昇時と下降時とで反転閾値の異なるインバータを組織する。ＱＰ２はゲート長をＱＰ１より短くすることで、Ｖin上昇時にＱＰ１より後にオフする。その結果、上昇時のインバータの反転閾値Ｖth-HはＱＰ２及びＱＮ１の組み合わせで決定され、これにＶinが達すると出力がＨからＬへ変わる。同様にして、Ｖin下降時にはＱＮ２がＱＮ１より後にオフするようにし、下降時のインバータの反転閾値Ｖth-LはＱＰ１及びＱＮ２の組み合わせで決定され、Ｖth-L＜Ｖth-Hとなる。これにＶinが達すると出力がＬからＨへ変わる。【選択図】        図１
2005286775.tif 000002
【特許請求の範囲】
【請求項１】
第１直流電圧を供給する第１電源と、
前記第１直流電圧に対し所定の電圧基準方向にある第２直流電圧を供給する第２電源と、
第１導電形のチャネルを有し、出力端と前記第１電源とに当該チャネル両端の端子をそれぞれ接続され、かつ当該チャネルを制御する端子を入力端に接続された、１つ又は互いに並列配置された複数の第１トランジスタと、
第２導電形のチャネルを有し、前記出力端と前記第２電源とに当該チャネル両端の端子をそれぞれ接続され、かつ当該チャネルを制御する端子を前記入力端に接続され、互いに並列配置された複数の第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの複数の前記端子のうち少なくとも一部に対する電気的接続を断続制御するスイッチ素子を含み、前記出力端に生ずる出力電圧に応じて前記スイッチ素子を制御して、前記第１トランジスタ及び前記第２トランジスタの異なる組み合わせからなる第１インバータ及び第２インバータのいずれか一方の構成を組織する接続切換回路と、
を有し、
前記第１インバータは、所定の第１閾値を有し、前記入力端に印加される入力電圧が前記第１閾値に対して前記電圧基準方向側にあるとき、前記出力電圧として前記第１直流電圧に応じた第１レベルを出力し、前記入力電圧が前記第１閾値に対して前記電圧基準方向とは反対側にあるとき、前記第２直流電圧に応じた第２レベルを出力し、
前記第２インバータは、前記第１閾値に対して前記電圧基準方向側にある第２閾値を有し、前記入力電圧が前記第２閾値に対して前記電圧基準方向とは反対側にあるとき、前記出力電圧として前記第２直流電圧に応じた第２レベルを出力し、前記入力電圧が前記第２閾値に対して前記電圧基準方向側にあるとき、前記第１直流電圧に応じた第１レベルを出力し、
前記接続切換回路は、前記第１レベルの前記出力電圧に応じて、前記第１インバータを組織し、前記第２レベルの前記出力電圧に応じて、前記第２インバータを組織すること、
を特徴とし、前記出力電圧に応じたパルスを出力するパルス発生装置。
【請求項２】
請求項１に記載のパルス発生装置において、
前記第１直流電圧は前記第２直流電圧より高く、
前記第１トランジスタは、それぞれｐチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＰ１及びトランジスタＱＰ２であり、
前記トランジスタＱＰ２は、前記トランジスタＱＰ１より高いゲート閾値電圧を有し、
前記第２トランジスタは、それぞれｎチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＮ１とトランジスタＱＮ２とを有し、
前記トランジスタＱＮ２は、前記トランジスタＱＮ１より低いゲート閾値電圧を有し、
前記接続切換回路は、前記トランジスタＱＰ２と前記第１電源又は前記出力端との間に挿入されたスイッチ素子ＳＰと、前記トランジスタＱＮ２と前記第２電源又は前記出力端との間に挿入されたスイッチ素子ＳＮと、前記第１レベルの前記出力電圧に応じて前記スイッチ素子ＳＰを導通状態、かつ前記スイッチ素子ＳＮを遮断状態とし、前記第２レベルの前記出力電圧に応じて前記スイッチ素子ＳＰを遮断状態、かつ前記スイッチ素子ＳＮを導通状態とするスイッチ制御回路とを含むこと、
を特徴とするパルス発生装置。
【請求項３】
請求項２に記載のパルス発生装置において、
前記トランジスタＱＰ２のチャネル長を前記トランジスタＱＰ１より短くして、前記トランジスタＱＰ１と前記トランジスタＱＰ２との前記ゲート閾値電圧の差異を設け、
前記トランジスタＱＮ２のチャネル長を前記トランジスタＱＮ１より短くして、前記トランジスタＱＮ１と前記トランジスタＱＮ２との前記ゲート閾値電圧の差異を設けたこと、
を特徴とするパルス発生装置。
【請求項４】
請求項２に記載のパルス発生装置において、
前記スイッチ素子ＳＰは、ｐチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＰ３であり、
前記スイッチ素子ＳＮは、ｎチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＮ３であり、
前記スイッチ制御回路は、前記出力電圧を入力とし、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転するインバータであり、当該出力を前記トランジスタＱＰ３及び前記トランジスタＱＮ３のゲートに印加すること、
を特徴とするパルス発生装置。
【請求項５】
請求項２に記載のパルス発生装置において、
ＭＯＳ型電界効果トランジスタを用いて構成され、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転する出力インバータを、前記出力端に１段以上直列に接続され、前記パルスは当該出力インバータの出力端から取り出されること、
を特徴とするパルス発生装置。
【請求項６】
請求項１から請求項５のいずれか１つに記載のパルス発生装置において、
充電量に応じた前記入力電圧を入力端に与えるコンデンサと、
前記出力電圧の前記第１レベル及び前記第２レベルの一方に応じて前記コンデンサを充電し、他方に応じて前記コンデンサを放電する充放電回路と、
を有し、所定間隔で周期的にパルスを発生することを特徴とするパルス発生装置。
【請求項７】
請求項６に記載のパルス発生装置において、
前記充放電回路は、一方端を前記コンデンサに接続され、他方端に前記出力電圧を印加され、前記出力電圧に応じた充放電電流を流す抵抗素子を有すること、
を特徴とするパルス発生装置。
【請求項８】
請求項４に記載のパルス発生装置において、
前記スイッチ制御回路の出力レベルを入力され、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転する出力インバータと、
充電量に応じた前記入力電圧を入力端に与えるコンデンサと、
前記出力インバータの出力端と前記コンデンサとの間に接続され、前記出力電圧の前記第１レベル及び前記第２レベルの一方に応じて前記コンデンサを充電し、他方に応じて前記コンデンサを放電する電流を生じる抵抗素子と、
を有し、所定間隔で周期的にパルスを発生することを特徴とするパルス発生装置。
【請求項９】
請求項４に記載のパルス発生装置において、
前記スイッチ制御回路の出力端と前記第１電源との間に接続され、前記スイッチ制御回路からの前記第２レベルの出力電圧に応じてオン状態となるｐチャネルのＭＯＳ型電界効果トランジスタを入力側経路とし、電流出力端と前記第１電源との間に出力側経路のｐチャネルのＭＯＳ型電界効果トランジスタを配した第１カレントミラー回路と、
前記スイッチ制御回路の出力端と前記第２電源との間に接続され、前記スイッチ制御回路からの前記第１レベルの出力電圧に応じてオン状態となるｎチャネルのＭＯＳ型電界効果トランジスタを入力側経路とし、電流出力端と前記第２電源との間に出力側経路のｎチャネルのＭＯＳ型電界効果トランジスタを配した第２カレントミラー回路と、
を有し、
前記第１カレントミラー回路及び前記第２カレントミラー回路それぞれの前記電流出力端は前記コンデンサに接続され、当該コンデンサを充放電すること、
を特徴とし、所定間隔で周期的にパルスを発生することを特徴とするパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電圧レベル相互間にて状態が切り替わるパルスを発生するパルス発生装置に関し、特にその消費電力の低減に関する。
【背景技術】
【０００２】
入力電圧と基準電圧とを比較し、基準電圧に対する入力電圧の大小関係に応じて、Ｈ（Ｈｉｇｈ）レベル、Ｌ（Ｌｏｗ）レベルの２つの電圧レベルのいずれかを出力するパルス発生装置が知られている。さらに、基準電圧を２つ設定して、入力電圧の上昇時と下降時とで異なる基準電圧との比較を行うことで、入力電圧に対する出力電圧の変化特性にヒステリシスを持たせることができる。このヒステリシス特性を有するパルス発生装置は、１つには、入力波形が含むノイズに応じて出力レベルが切り替わることを防ぐ際に用いられる。また、そのようなパルス発生装置は、入力端にコンデンサを接続し、当該コンデンサを出力電圧に応じて充放電する構成として、周期的にパルスが発生する発振回路を得る際にも用いられる。
【０００３】
図３は、そのような発振回路であって、従来のパルス発生装置を用いて構成されたものの構成図である。この回路は、電源Ｖdd，Ｖss、ｐチャネルのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であるトランジスタＱＰ１〜ＱＰ６、ｎチャネルのＭＯＳＦＥＴであるトランジスタＱＮ１〜ＱＮ４、抵抗Ｒ及びＲ１〜Ｒ４、コンデンサＣ、定電流源Ｉｓを含んで構成される。Ｖddは所定の正電圧を与え、Ｖssは接地電位を与える。ＱＮ１とＱＮ２とは差動対を構成する。この差動対の一方の信号端子であるＱＮ１のゲートが入力電圧を印加される入力端となる。
【０００４】
この入力端とＶssとの間にコンデンサＣが接続され、その充電量に応じた入力電圧が入力端に印加される。Ｃは、Ｖddと入力端との間に設けられたＱＰ１がオン状態とされることにより充電され、一方、充電された電荷は、入力端とＶssとの間にＣと並列に接続された抵抗Ｒにより所定時定数で放電される。
【０００５】
差動対の他方の信号端子であるＱＮ２のゲートは、ＶddからＶssへ直列に接続されたＲ１〜Ｒ３のＲ２とＲ３との接続点の電位を印加される。差動対は、ＱＮ１及びＱＮ２それぞれのソースに共通に接続されたＱＮ３とＱＮ４とからなるカレントミラー回路、及び定電流源Ｉｓにより定電流を供給される。
【０００６】
ＱＮ１のドレインにはＶddとの接続を断続するＱＰ３が挿入され、ＱＰ３のゲートはＱＮ１のドレインに接続される。ＱＰ２は、ＱＰ３とカレントミラー回路を構成し、ＶddとＱＰ１のゲートとの間に接続される。
【０００７】
一方、ＱＮ２のドレインにはＶddとの接続を断続するＱＰ４が挿入され、ＱＰ４のゲートはＱＮ２のドレインに接続される。ＱＰ５は、ＱＰ４とカレントミラー回路を構成し、Ｒ１に並列に接続される。さらにＱＮ２のドレインは、ＱＰ１とＱＰ６のゲートにも接続される。ここでＱＰ６は、当該発振回路の出力端ＯＵＴとＶddとの間を断続する。出力端は、Ｒ４を介してＶssに接続される。
【０００８】
次に、この従来の発振回路の動作を説明する。図４は、本動作を説明する信号波形図であり、同図（ａ）はＱＮ１のゲート電位Ｖinの時間的変化、同図（ｂ）は出力端ＯＵＴからの出力電圧Ｖoutの時間変化を表す。
【０００９】
電源投入直後（時刻ｔ０）は、コンデンサＣの充電電荷量は０であるので、ＱＮ１のゲート電位Ｖinは０であり、一方、ＱＮ２のゲート電位はＲ１〜Ｒ３の直列接続において抵抗分割で定まる電位Ｖth-H（＞０）である。その結果、ＱＮ２がオンし、ＱＮ１がオフの状態に設定される。ＱＮ２はオンであることで、そのドレインの電位がＶssに応じた低い電位となり、これによりＱＰ１，ＱＰ４〜ＱＰ６は、それぞれのゲート電圧（ゲート−ドレイン間の電圧）が負側に拡大してゲート閾値電圧を超える結果、オン状態となる。一方、ＱＮ１のオフを受けて、ＱＰ２，ＱＰ３はオフ状態となる。このようにして、電源投入直後は、ＶoutはＶddに相当する電圧のＨレベルとなり、また、ＶddによるＣの充電が行われる。この場合には、Ｒ１がＱＰ５により基本的に短絡された状態となるので、ＱＮ２のゲート電位Ｖth-Hは次式で表される。
【００１０】
（数１）
Ｖth-H≒Ｖdd・Ｒ３／（Ｒ２＋Ｒ３）
【００１１】
Ｃの充電が進むにつれ、ＱＮ１のゲート電位は次第に上昇し、所定時間後（時刻ｔ１）、ＱＮ１のゲート電位Ｖinが、ＱＮ２のゲート電位Ｖth-Hを上回る。すると、今度はＱＮ１がオン、ＱＮ２がオフ状態となる。ＱＮ１がオンであることで、ＱＰ２，ＱＰ３がオン状態となる。一方、ＱＮ２のオフを受けて、ＱＰ１，ＱＰ４〜ＱＰ６はオフ状態となる。ＱＰ６がオフとなることで、ＶoutはＨレベルから、Ｖssに相当する電圧のＬレベルに切り替わる。また、ＱＰ１がオフとなることで、Ｃの充電が停止される。さらに、ＱＰ５がオフとなることで、ＱＮ２のゲート電位は次式で表されるＶth-Lに設定される。ここでＶth-L＜Ｖth-Hである。
【００１２】
（数２）
Ｖth-L＝Ｖdd・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）
【００１３】
Ｃの充電が停止されると、Ｃに蓄積された電荷はＲを介して放電され、それと共にＱＮ１のゲート電位は次第に低下する。所定時間後（時刻ｔ２）に、ＱＮ１のゲート電位Ｖinが、ＱＮ２のゲート電位Ｖth-Lを下回ると、ＱＮ１がオフ、ＱＮ２がオン状態に切り替わる。その結果、時刻ｔ２での各ＭＯＳＦＥＴのオン／オフの状態は、上述の電源投入直後（時刻ｔ０）と同じ状態となり、Ｃの充電が再開される。このようにして、以降、ｔ０〜ｔ２における上述の動作が繰り返され、周期的なパルスが生成される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の従来のパルス発生装置では、ＱＮ１及びＱＮ２からなる差動対を動作させるために定電流を流す必要があり、また、Ｖth-H，Ｖth-Lを設定するためにＲ１〜Ｒ３からなる経路に電流を流す必要があることから、低消費電流化が図りづらいという問題があった。また、当該装置を半導体基板上に集積回路として形成する場合には、低消費電流化のためにＲ１〜Ｒ３を高抵抗にしようとすると、チップ面積が増大するという問題がある。
【課題を解決するための手段】
【００１５】
本発明に係るパルス発生装置は、第１直流電圧を供給する第１電源と、前記第１直流電圧に対し所定の電圧基準方向にある第２直流電圧を供給する第２電源と、第１導電形のチャネルを有し、出力端と前記第１電源とに当該チャネル両端の端子をそれぞれ接続され、かつ当該チャネルを制御する端子を入力端に接続された、１つ又は互いに並列配置された複数の第１トランジスタと、第２導電形のチャネルを有し、前記出力端と前記第２電源とに当該チャネル両端の端子をそれぞれ接続され、かつ当該チャネルを制御する端子を前記入力端に接続され、互いに並列配置された複数の第２トランジスタと、前記第１トランジスタ及び前記第２トランジスタの複数の前記端子のうち少なくとも一部に対する電気的接続を断続制御するスイッチ素子を含み、前記出力端に生ずる出力電圧に応じて前記スイッチ素子を制御して、前記第１トランジスタ及び前記第２トランジスタの異なる組み合わせからなる第１インバータ及び第２インバータのいずれか一方の構成を組織する接続切換回路と、を有し、前記第１インバータが、所定の第１閾値を有し、前記入力端に印加される入力電圧が前記第１閾値に対して前記電圧基準方向側にあるとき、前記出力電圧として前記第１直流電圧に応じた第１レベルを出力し、前記入力電圧が前記第１閾値に対して前記電圧基準方向とは反対側にあるとき、前記第２直流電圧に応じた第２レベルを出力し、前記第２インバータが、前記第１閾値に対して前記電圧基準方向側にある第２閾値を有し、前記入力電圧が前記第２閾値に対して前記電圧基準方向とは反対側にあるとき、前記出力電圧として前記第２直流電圧に応じた第２レベルを出力し、前記入力電圧が前記第２閾値に対して前記電圧基準方向側にあるとき、前記第１直流電圧に応じた第１レベルを出力し、前記接続切換回路が、前記第１レベルの前記出力電圧に応じて、前記第１インバータを組織し、前記第２レベルの前記出力電圧に応じて、前記第２インバータを組織して、前記出力電圧に応じたパルスを出力する。
【００１６】
本発明によれば、入力電圧の上昇時と下降時とで異なるインバータを構成し、このインバータに当該入力電圧を入力する。インバータは、第１電源と第２電源との間に接続される導電形の異なる２種類のトランジスタで構成することができるが、本発明では、少なくとも一方の種類のトランジスタを複数個並列に設け、インバータを構成する２種類のトランジスタの組み合わせの変更を可能とする。トランジスタの組み合わせは、スイッチ素子を用いたトランジスタの接続関係の変更により切り換えられる。インバータの出力が反転される閾値（以降、反転閾値と呼ぶ）を、入力電圧の上昇時のインバータでは相対的に高い値（Ｖth-H）、一方、下降時のインバータでは相対的に低い値（Ｖth-L）となるように構成し、入力電圧がＶth-Hを超えて上昇した場合には、インバータを上昇時のものから下降時のものに切り換え、逆にＶth-Lを超えて下降した場合には、インバータを下降時のものから上昇時のものに切り換える。これにより、入力電圧の変動に対して、出力レベルの切り替わりにヒステリシスを持たせることができる。
【００１７】
他の本発明に係るパルス発生装置は、前記第１直流電圧が前記第２直流電圧より高く、前記第１トランジスタが、それぞれｐチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＰ１及びトランジスタＱＰ２であり、前記トランジスタＱＰ２が、前記トランジスタＱＰ１より高いゲート閾値電圧を有し、前記第２トランジスタが、それぞれｎチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＮ１とトランジスタＱＮ２とを有し、前記トランジスタＱＮ２が前記トランジスタＱＮ１より低いゲート閾値電圧を有し、前記接続切換回路が、前記トランジスタＱＰ２と前記第１電源又は前記出力端との間に挿入されたスイッチ素子ＳＰと、前記トランジスタＱＮ２と前記第２電源又は前記出力端との間に挿入されたスイッチ素子ＳＮと、前記第１レベルの前記出力電圧に応じて前記スイッチ素子ＳＰを導通状態、かつ前記スイッチ素子ＳＮを遮断状態とし、前記第２レベルの前記出力電圧に応じて前記スイッチ素子ＳＰを遮断状態、かつ前記スイッチ素子ＳＮを導通状態とするスイッチ制御回路とを含むものである。
【００１８】
また他の本発明に係るパルス発生装置は、前記トランジスタＱＰ２のチャネル長を前記トランジスタＱＰ１より短くして、前記トランジスタＱＰ１と前記トランジスタＱＰ２との前記ゲート閾値電圧の差異を設け、前記トランジスタＱＮ２のチャネル長を前記トランジスタＱＮ１より短くして、前記トランジスタＱＮ１と前記トランジスタＱＮ２との前記ゲート閾値電圧の差異を設けたものである。
【００１９】
本発明の好適な態様は、前記スイッチ素子ＳＰが、ｐチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＰ３であり、前記スイッチ素子ＳＮが、ｎチャネルのＭＯＳ型電界効果トランジスタであるトランジスタＱＮ３であり、前記スイッチ制御回路が、前記出力電圧を入力とし、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転するインバータであり、当該出力を前記トランジスタＱＰ３及び前記トランジスタＱＮ３のゲートに印加するパルス発生装置である。
【００２０】
本発明の他の好適な態様のパルス発生装置においては、ＭＯＳ型電界効果トランジスタを用いて構成され、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転する出力インバータを、前記出力端に１段以上直列に接続され、前記パルスは当該出力インバータの出力端から取り出される。
【００２１】
別の本発明に係るパルス発生装置においては、さらに、充電量に応じた前記入力電圧を入力端に与えるコンデンサと、前記出力電圧の前記第１レベル及び前記第２レベルの一方に応じて前記コンデンサを充電し、他方に応じて前記コンデンサを放電する充放電回路と、を有し、所定間隔で周期的にパルスを発生する。
【００２２】
本発明によれば、入力電圧の変動に対する出力レベルの切り替わりにヒステリシスを持たせると共に、入力端に接続したコンデンサの充放電を出力レベルに応じて切り替える。例えば、コンデンサの充電により入力電圧が上昇する場合には、入力電圧上昇によるＶth-H到達時のインバータの切り換えに連動して、充放電回路を放電動作に切り換え、逆に、入力電圧下降によるＶth-L到達時のインバータの切り換えに連動して、充放電回路を充電動作に切り換える。これにより、Ｖth-HとＶth-Lとの間を所定周期で往復する入力電圧変動を発生させ、それに応じてパルスが所定周期で反復的に発生される。すなわち、本発明によれば、発振動作を行うパルス発生装置を得ることができる。
【００２３】
本発明の好適な態様は、前記充放電回路が、一方端を前記コンデンサに接続され、他方端に前記出力電圧を印加され、前記出力電圧に応じた充放電電流を流す抵抗素子を有するパルス発生装置である。
【００２４】
また本発明に係る別のパルス発生装置は、前記スイッチ制御回路の出力レベルを入力され、入力と出力とで前記第１レベル及び前記第２レベルを互いに反転する出力インバータと、充電量に応じた前記入力電圧を入力端に与えるコンデンサと、前記出力インバータの出力端と前記コンデンサとの間に接続され、前記出力電圧の前記第１レベル及び前記第２レベルの一方に応じて前記コンデンサを充電し、他方に応じて前記コンデンサを放電する電流を生じる抵抗素子と、を有し、所定間隔で周期的にパルスを発生する。
【００２５】
本発明に係るさらに別のパルス発生装置は、前記スイッチ制御回路の出力端と前記第１電源との間に接続され、前記スイッチ制御回路からの前記第２レベルの出力電圧に応じてオン状態となるｐチャネルのＭＯＳ型電界効果トランジスタを入力側経路とし、電流出力端と前記第１電源との間に出力側経路のｐチャネルのＭＯＳ型電界効果トランジスタを配した第１カレントミラー回路と、前記スイッチ制御回路の出力端と前記第２電源との間に接続され、前記スイッチ制御回路からの前記第１レベルの出力電圧に応じてオン状態となるｎチャネルのＭＯＳ型電界効果トランジスタを入力側経路とし、電流出力端と前記第２電源との間に出力側経路のｎチャネルのＭＯＳ型電界効果トランジスタを配した第２カレントミラー回路と、を有し、前記第１カレントミラー回路及び前記第２カレントミラー回路それぞれの前記電流出力端が前記コンデンサに接続され、当該コンデンサを充放電して、所定間隔で周期的にパルスを発生する。
【発明の効果】
【００２６】
本発明によれば、出力パルスのＨレベル、Ｌレベルが切り替わる入力電圧の閾値Ｖth-H，Ｖth-Lが、第１インバータ、第２インバータそれぞれの反転閾値に対応して設定され、また入力電圧Ｖinとその閾値Ｖth-H，Ｖth-Lとの比較が当該インバータにより行われる。すなわち、この構成では、Ｖth-H，Ｖth-Lを設定するための抵抗の直列接続が不要となる。また、ＶinとＶth-H，Ｖth-Lとの電圧比較を行うための差動対も不要となる。このように、本発明のパルス発生装置は、これら抵抗の直列接続及び差動対に流す電流が不要となり、基本的に必要とされる電流は、インバータの切り替わりに伴う貫通電流及びコンデンサの充放電電流に抑制され、低消費電流化が図られる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２８】
［実施形態１］
図１は、本発明の第１の実施形態に係る発振回路の概略の構成図である。本発振回路は、入力端ＩＮのアナログ電圧のレベルに応じて、出力端ＯＵＴにＨレベル又はＬレベルの電圧を出力するパルス発生回路と、その入力端ＩＮに接続され、充電電荷量に応じたアナログ電圧を入力端ＩＮに印加するコンデンサＣと、入力端ＩＮと出力端ＯＵＴとの間に接続され、出力端ＯＵＴのレベルに応じてコンデンサＣを充放電する抵抗Ｒとからなり、例えば半導体基板上に集積回路として構成される。回路は、電源Ｖdd，Ｖssを供給され、パルス発生回路は、ｐチャネルのＭＯＳＦＥＴであるトランジスタＱＰ１〜ＱＰ５、ｎチャネルのＭＯＳＦＥＴであるトランジスタＱＮ１〜ＱＮ５を含んで、３段のインバータを構成する。Ｖddは所定の正電圧を与え、ＶssはＶddより低い電位を与え、例えば、ここではＶssを接地電位とする。また、各ＭＯＳＦＥＴはエンハンスメント形とし、ここでは、ｐチャネルのＱＰ１〜ＱＰ５のゲート閾値電圧は−Ｖdd〜０、ｎチャネルのＱＮ１〜ＱＮ５のゲート閾値電圧は０〜Ｖddの範囲内に設定される。
【００２９】
初段のインバータは、ＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２からなる。それら各ＭＯＳＦＥＴのゲートは共に入力端ＩＮに接続され、Ｃの両端に生じる入力電圧を印加される。なお、ここでＣは入力端ＩＮとＶssとの間に接続される。ＱＰ１，ＱＰ２はそれぞれソースをＶddに、またドレインを初段インバータの出力端に接続される。すなわち、ＱＰ１，ＱＰ２は当該インバータの出力端とＶddとの間に並列に接続される。一方、ＱＮ１，ＱＮ２はそれぞれソースをＶssに、またドレインを当該インバータの出力端に接続される。すなわち、ＱＮ１，ＱＮ２は当該インバータの出力端とＶssとの間に並列に接続される。ＱＰ２のソースとＶddとの間には、それらの間の接続を断続するスイッチ素子としてＱＰ３が挿入され、ＱＮ２のソースとＶssとの間には、それらの間の接続を断続するスイッチ素子としてＱＮ３が挿入される。ここではＱＰ３，ＱＮ３のソースがそれぞれＶdd,Ｖssに接続され、ドレインがそれぞれＱＰ２，ＱＮ２のソースに接続される。ＱＰ３，ＱＮ３のゲートは、２段目のインバータの出力端に接続される。
【００３０】
並列に接続されたＱＰ１及びＱＰ２は互いにゲート閾値電圧が異なるように構成される。具体的には、ＱＰ１のゲート閾値電圧Ｖtp1、ＱＰ２のゲート閾値電圧Ｖtp2は、Ｖtp1＜Ｖtp2（＜０）となるように設定される。一方、並列に接続されたＱＮ１及びＱＮ２も互いにゲート閾値電圧が異なるように構成される。具体的には、ＱＮ１のゲート閾値電圧Ｖtn1、ＱＮ２のゲート閾値電圧Ｖtn2は、Ｖtn1＞Ｖtn2（＞０）となるように設定される。例えば、このＶtp1とＶtp2との差は、ＱＰ１よりＱＰ２のゲート長（チャネル長）を短くすることにより生じさせることができる。同様に、Ｖtn1とＶtn2との差は、ＱＮ１よりＱＮ２のゲート長を短くすることにより生じさせることができる。
【００３１】
２段目のインバータは、ＱＰ４，ＱＮ４からなり、それらのゲートは初段インバータの出力端に接続され、入力信号を受ける。ＱＰ４，ＱＮ４はＶddとＶssとの間にチャネルを直列にして接続される。すなわち、ＶddにＱＰ４のソースが接続され、ＱＰ４のドレインとＱＮ４のドレインとが接続され、そしてＱＮ４のソースがＶssに接続される。当該インバータの出力はＱＰ４及びＱＮ４のドレイン同士の接続点から取り出される。取り出された出力は、上述のようにＱＰ３，ＱＮ３のゲートに印加されると共に、３段目のインバータに入力される。
【００３２】
最終段である３段目のインバータは、ＱＰ５，ＱＮ５からなり、それらのゲートは２段目のインバータの出力電圧を入力信号として印加される。ＱＰ５，ＱＮ５はＶddとＶssとの間にチャネルを直列にして接続される。すなわち、ＶddにＱＰ５のソースが接続され、ＱＰ５のドレインとＱＮ５のドレインとが接続され、そしてＱＮ５のソースがＶssに接続される。ＱＰ５及びＱＮ５のドレイン同士の接続点が当該インバータの出力端であり、これが上述の３段のインバータからなるパルス発生回路の出力端ＯＵＴとなる。本発振回路の出力はこの出力端ＯＵＴから取り出される。この出力端ＯＵＴと上記入力端ＩＮとの間に抵抗Ｒが接続される。
【００３３】
次に、本発振回路の動作を、図４の信号波形図を援用しつつ説明する。電源投入直後（時刻ｔ０）は、コンデンサＣの充電電荷量は０であるので、入力端ＩＮに印加される電圧Ｖinは０である。このとき、ＱＰ１，ＱＰ２のゲート電圧（ゲート−ソース間電圧）は−Ｖddであり、ＱＮ１，ＱＮ２のゲート電圧は０であるので、ＱＰ１，ＱＰ２がオン状態、ＱＮ１，ＱＮ２がオフ状態となり、初段インバータの出力端の電位はＨレベルに設定される。ここでＨレベルは基本的にＶddに相当する電圧であり、Ｌレベルは基本的にＶssに相当する電圧である。
【００３４】
２段目のインバータはＨレベルを入力されると、ＱＰ４のゲート電圧が０、ＱＮ４のゲート電圧がＶddとなるので、ＱＰ４がオフ状態、ＱＮ４がオン状態となる。その結果、２段目のインバータの出力は、入力レベルを反転したＬレベルを出力する。この出力はＱＰ３，ＱＮ３のゲートに印加され、ＱＰ３はオン状態、ＱＮ３はオフ状態とされる。すなわち、ＱＮ２のソースとＶssとが切断されるので、電源投入時において、初段のインバータは実質的にＱＰ１，ＱＰ２及びＱＮ１で構成されることになる。ここで、ＱＰ３，ＱＮ３はスイッチ素子を構成し、２段目のインバータはそれらの断続を制御するスイッチ制御回路として機能している。
【００３５】
３段目のインバータは２段目インバータからＬレベルを入力されると、ＱＰ５のゲート電圧が−Ｖdd、ＱＮ５のゲート電圧が０となるので、ＱＰ５がオン状態、ＱＮ５がオフ状態となる。その結果、出力端ＯＵＴはＨレベルを出力する。
【００３６】
抵抗Ｒには入力端ＩＮの電位Ｖinと出力端ＯＵＴの電位Ｖoutとの差に応じた電流が流れる。電源投入時において、Ｃの充電電荷量が０であり、一方、ＶoutがＨレベルに設定されることから、Ｖin＜Ｖoutであり、出力端ＯＵＴから入力端ＩＮに向けて電流が流れる。この電流によりＣが充電され、Ｖinは次第に上昇する。ちなみに、Ｖinの変化の時定数はＲ及びＣの値により設定される。
【００３７】
Ｖｉｎが上昇していくと、ＱＰ１，ＱＰ２のうち、まずＱＰ１がオフ状態に遷移し、さらにＶinが上昇すると、ＱＰ２がオフ状態に遷移する。この遷移タイミングのずれは、上に述べたＱＰ１，ＱＰ２のゲート閾値電圧の相違によるものである。また、Ｖinの上昇によりＱＮ１がオン状態に遷移する。ＱＰ２がオフ、ＱＮ１がオンとなると、初段インバータの出力はＬレベルとなる。
【００３８】
このようにＶin上昇時における初段インバータの反転閾値（Ｖth-Hとする）は、実質的にＱＰ２とＱＮ１とからなるインバータに応じて定まる。ちなみに比較のために、ＱＰ１とＱＮ１とからなるインバータを考え、その反転閾値をＶth-Mとすると、
Ｖth-H＞Ｖth-M  …（１）
となる。
【００３９】
ＶｉｎがＶth-Hに達して（時刻ｔ１）、初段インバータの出力がＨレベルからＬレベルに反転すると、２段目、３段目のインバータの出力もそれぞれ反転し、２段目のインバータの出力はＨレベル、３段目のインバータの出力はＬレベルとなる。
【００４０】
２段目インバータの出力がＨレベルとなると、ＱＰ３はオフ状態、ＱＮ３はオン状態となる。すなわち、今度は、ＱＮ２のソースとＶssとが接続される一方で、ＱＰ２のソースとＶddとが切断されるので、初段のインバータを実質的に構成するＭＯＳＦＥＴの組み合わせはＱＰ１，ＱＰ２及びＱＮ１から、ＱＰ１，ＱＮ１及びＱＮ２へ切り換わる。
【００４１】
また、３段目のインバータの出力、すなわち出力端ＯＵＴの電位ＶoutはＬレベルとなる。この時点で、Ｖin＝Ｖth-Hであるので、Ｖin＞Ｖoutであり、よって抵抗Ｒに流れる電流の向きは時刻ｔ１において反転し、入力端ＩＮから出力端ＯＵＴに向けて電流が流れる。この電流によりＣが放電され、Ｖinは、上昇時と基本的に同じ時定数で次第に下降する。
【００４２】
時刻ｔ１にて上述のように初段インバータはＱＰ１及び、互いに並列接続されたＱＮ１，ＱＮ２から構成されるように組み替えられている。この状態でＶinが下降していくと、ＱＮ１，ＱＮ２のうち、まずＱＮ１がオフ状態に遷移し、さらにＶinが下降すると、ＱＮ２がオフ状態に遷移する。この遷移タイミングのずれは、上に述べたＱＮ１，ＱＮ２のゲート閾値電圧の相違によるものである。また、Ｖinの下降によりＱＰ１がオン状態に遷移する。ＱＮ２がオフ、ＱＰ１がオンとなると、初段インバータの出力はＨレベルとなる。
【００４３】
このようにＶin下降時における初段インバータの反転閾値（Ｖth-Lとする）は、実質的にＱＰ１とＱＮ２とからなるインバータに応じて定まる。ここで、
Ｖth-L＜Ｖth-M  …（２）
となる。（１）（２）式から、
Ｖth-H＞Ｖth-L  …（３）
であることが理解される。
【００４４】
ＶｉｎがＶth-Lに達して（時刻ｔ２）、初段インバータの出力がＬレベルからＨレベルに反転すると、２段目、３段目のインバータの出力もそれぞれ反転し、２段目のインバータの出力はＬレベル、３段目のインバータの出力はＨレベルとなる。
【００４５】
２段目インバータの出力がＬレベルとなると、ＱＰ３はオン状態、ＱＮ３はオフ状態となる。すなわち、ＱＰ２のソースとＶddとが接続される一方で、ＱＮ２のソースとＶssとが切断されるので、初段のインバータを実質的に構成するＭＯＳＦＥＴの組み合わせは、時刻ｔ０におけるＱＰ１，ＱＰ２及びＱＮ１に戻る。
【００４６】
また、３段目のインバータの出力、すなわち出力端ＯＵＴの電位Ｖoutも時刻ｔ０の状態と同じ、Ｈレベルとなる。そして、この時点で、Ｖin＝Ｖth-Lであるので、Ｖin＜Ｖoutであり、よって抵抗Ｒに流れる電流の向きは時刻ｔ２において反転し、Ｃの充電が再開される。このようにして、以降、ｔ０〜ｔ２における上述の動作が繰り返され、周期的なパルスが生成され、出力端ＯＵＴから出力される。
【００４７】
なお、初段インバータに続く２段目のインバータは、上述のようにスイッチ制御回路としての機能を有すると同時に、Ｈ／Ｌレベルで定義される論理パルスの波形を整形する効果を有している。すなわち、初段インバータに入力されるＶinは緩やかに変化するため、その出力におけるＨ／Ｌレベル間の遷移も比較的緩やかなものとなる。この出力を直列に接続されたインバータで受けることにより、より急峻にＨ／Ｌレベル間の遷移が起こる波形が得られる。また、３段目のインバータも同様の波形整形効果を有し、出力端ＯＵＴには良好な論理パルスを得ることができる。
【００４８】
本発振回路ではＶddとＶssとの間は、ＭＯＳインバータだけで接続される。ＭＯＳインバータは、状態を反転させる過渡的な過程を除けば、それを構成するｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとのいずれかはオフ状態にあり、Ｖdd−Ｖss間に基本的に電流を流さない。そのため、本発振回路は消費電流を低減することができる。
【００４９】
［実施形態２］
図２は、本発明の第２の実施形態に係る発振回路の概略の構成図である。本発振回路は、入力端ＩＮのアナログ電圧のレベルに応じて、出力端ＯＵＴにＨレベル又はＬレベルの電圧を出力するパルス発生回路と、その入力端ＩＮに接続され、充電電荷量に応じたアナログ電圧を入力端ＩＮに印加するコンデンサＣと、出力端ＯＵＴのレベルに応じてコンデンサＣを充放電する電流を発生する充放電回路とからなり、例えば半導体基板上に集積回路として構成される。回路は、第１の実施形態の回路と同様、電源Ｖdd，Ｖssを供給される。また回路を構成する各ＭＯＳＦＥＴは、やはり第１の実施形態の回路と同様、エンハンスメント形とする。
【００５０】
本発振回路においては、パルス発生回路は、ｐチャネルのＭＯＳＦＥＴであるトランジスタＱＰ１〜ＱＰ４、ｎチャネルのＭＯＳＦＥＴであるトランジスタＱＮ１〜ＱＮ４を含んで、２段のインバータを構成する。この２段のインバータからなるパルス発生回路は、第１の実施形態の回路の初段及び２段目のインバータと同様の構成であるので、詳細な説明は省略する。ここでは、２段目のインバータの出力端がパルスの出力端ＯＵＴとされる。そのため、３段目のインバータを有する第１の実施形態の回路とは出力レベルが反転している。すなわち、Ｖinの上昇時（Ｃの充電時）に対応してＶoutはＬレベル、Ｖinの下降時（Ｃの放電時）に対応してＶoutはＨレベルとなる。
【００５１】
充放電回路は、充電用のカレントミラー回路及び放電用のカレントミラー回路からなる。充電用カレントミラー回路はｐチャネルのＭＯＳＦＥＴであるトランジスタＱＰ５，ＱＰ６及び抵抗Ｒ１で構成され、放電用カレントミラー回路はｎチャネルのＭＯＳＦＥＴであるトランジスタＱＮ５，ＱＮ６及び抵抗Ｒ２で構成される。
【００５２】
ＱＰ５はソースをＶddに接続され、ドレインを抵抗Ｒ１を介して出力端ＯＵＴに接続される。またＱＰ５のゲートはドレイン及びＱＰ６のゲートに接続される。ＱＰ６はソースをＶddに接続され、ドレインが電流出力端として入力端ＩＮに接続される。
【００５３】
ＱＮ５はソースをＶssに接続され、ドレインを抵抗Ｒ２を介して出力端ＯＵＴに接続される。またＱＮ５のゲートはドレイン及びＱＮ６のゲートに接続される。ＱＮ６はソースをＶssに接続され、ドレインが電流出力端として入力端ＩＮに接続される。
【００５４】
この充放電回路の動作を説明する。電源投入時（時刻ｔ０）においては、ＶoutはＬレベルである。ＶoutがＬレベルのとき、ＱＰ５がオン状態、ＱＮ５はオフ状態となる。その結果、ＱＰ５，ＱＰ６からなる充電用カレントミラー回路のみが動作し、ＱＰ６は、ＱＰ５に流れる電流に応じた電流を入力端ＩＮに向けて流す。この電流値は抵抗Ｒ１により設定される。これによりＣが充電される。
【００５５】
Ｃの充電によりＶinがＶth-Hに達すると、ＶoutはＨレベルとなる。ＶoutがＨレベルのとき、ＱＰ５がオフ状態、ＱＮ５はオン状態となる。その結果、ＱＮ５，ＱＮ６からなる放電用カレントミラー回路のみが動作し、ＱＮ６は、ＱＮ５に流れる電流に応じた電流を入力端ＩＮから引き込んでＶssへ流す。この電流値は抵抗Ｒ２により設定される。これによりＣが放電される。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る発振回路の概略の構成図である。
【図２】本発明の第２の実施形態に係る発振回路の概略の構成図である。
【図３】従来の発振回路の概略の構成図である。
【図４】発振回路の動作を説明するための信号波形図である。
【符号の説明】
【００５７】
ＱＰ１〜ＱＰ６  ｐチャネル形ＭＯＳＦＥＴ、ＱＮ１〜ＱＮ６  ｎチャネル形ＭＯＳＦＥＴ、Ｃ  コンデンサ、Ｒ，Ｒ１，Ｒ２  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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