(57)【要約】 【課題】  マルチポートに対するポート毎のインタフェース速度の設定が容易な半導体集積回路の開発方法を提供する。【解決手段】  オンチップ回路モジュールの一つにメモリ部を有する半導体集積回路の開発方法において、メモリ部の個別設計では、メモリアレイ（１１）、メモリアレイをアクセスするための論理動作を行なうメモリ論理回路（１４）、及びメモリインタフェース回路（１６，１７，１８）の設計を行ない、メモリ論理回路とメモリインタフェース回路により複数のアクセスポートを構成し、アクセスポートの個別設計には種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用い、複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定する。アクセスポートのインタフェース仕様が個別化される場合にも設計工数を削減でき、要求仕様に対し過不足のないインタフェース速度の設定がを容易に行なうことができる。【選択図】        図１５
2005286277.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成される回路モジュールの一つに少なくともメモリ部を有する半導体集積回路の開発方法であって、
前記半導体集積回路の論理設計を行なう第１処理と、
前記論理設計結果にしたがって回路モジュールを個別に設計する第２処理と、
前記個別設計を反映させた半導体集積回路の配置配線を決める第３処理と、
前記配置配線結果に対するタイミング検証と必要な修正を行なう第４処理と、
必要な修正を受けた前記配置配線結果に基づいてマスク生成を行なう第５処理と、
生成されたマスクを用いてウェーハプロセスを行なう第６処理と、を含み、
前記第２処理において、前記メモリ部の個別設計では、複数のメモリセルが配置されたメモリアレイ、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路の設計を行ない、前記メモリインタフェース回路及びメモリ制御回路により複数のアクセスポートを構成し、
少なくとも、前記メモリインタフェース回路及びメモリ論理回路の個別設計には種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用い、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定する、半導体集積回路の開発方法。
【請求項２】
前記第２処理において、前記メモリアレイの個別設計にはスタンダードセルを用いた回路よりも密集した回路配置を採用する、請求項１記載の半導体集積回路の開発方法。
【請求項３】
動作速度の異なる同種のスタンダードセルはその回路を構成するＭＯＳトランジスタの電流駆動能力が相違される、請求項１記載の半導体集積回路の開発方法。
【請求項４】
半導体基板に形成される回路モジュールの一つに少なくともメモリ部を有する半導体集積回路の開発方法であって、
前記半導体集積回路の論理設計を行なう第１処理と、
前記論理設計結果にしたがって回路モジュールを個別に設計する第２処理と、
前記個別設計を反映させた半導体集積回路の配置配線を決める第３処理と、
前記配置配線結果に対するタイミング検証と必要な修正を行なう第４処理と、
必要な修正を受けた前記配置配線結果に基づいてマスク生成を行なう第５処理と、
生成されたマスクを用いてウェーハプロセスを行なう第６処理と、を含み、
前記第２処理において、前記メモリ部の個別設計では、複数のメモリセルが配置されたメモリアレイ、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路の設計を行ない、
少なくとも、前記メモリインタフェース回路及びメモリ論理回路の個別設計には種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用い、
前記第４処理において、タイミング検証に基づく必要な修正として、少なくとも前記メモリインタフェース回路及びメモリ論理回路の何れか一方又は双方を構成する同種の前記スタンダードセルには、動作速度の異なるスタンダードセルを混在させる、半導体集積回路の開発方法。
【請求項５】
前記第２処理において、前記メモリアレイの個別設計にはスタンダードセルを用いた回路よりも密集した回路配置を採用する、請求項４記載の半導体集積回路の開発方法。
【請求項６】
動作速度の異なる同種のスタンダードセルには、その回路を構成するＭＯＳトランジスタの電流駆動能力を相違させる、請求項４記載の半導体集積回路の開発方法。
【請求項７】
前記メモリインタフェース回路及びメモリ制御回路は複数のアクセスポートを構成し、
前記第２処理において、前記複数のアクセスポートの同種スタンダードセルの動作速度は等しく形成し、
前記第４処理において、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定する、請求項４記載の半導体集積回路の開発方法。
【請求項８】
半導体基板にメモリ部を有する半導体集積回路であって、
前記メモリ部は、複数のメモリセルが配置されたメモリアレイ、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路を有し、前記メモリインタフェース回路及びメモリ制御回路は複数のアクセスポートを構成し、
少なくとも前記メモリインタフェース回路及びメモリ論理回路は種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用いて構成され、動作速度の異なるアクセスポートは同種の前記スタンダードセルとして動作速度の異なるスタンダードセルを保有する半導体集積回路。
【請求項９】
前記メモリアレイは前記スタンダードセルを用いた回路よりも密集した回路配置で構成される、請求項８記載の半導体集積回路。
【請求項１０】
動作速度の異なる同種のスタンダードセルはその回路を構成するＭＯＳトランジスタの電流駆動能力が相違される、請求項９記載の半導体集積回路。
【請求項１１】
前記メモリ部を複数個有し、前記メモリ部のアクセスポートに接続する外部インタフェース部、データ処理部及びバスを有する、請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ部を有する半導体集積回路及びその開発方法に係り、特にメモリ部のアクセスポートに所要の速度を設定可能とする設計技術に関し、例えばマイクロコンピュータ等の論理ＬＳＩに搭載される小記憶容量のマルチポートメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、ポート毎に動作速度を制御するマルチポートメモリについて記載があり、速度制御はトランジスタの閾値電圧の切り換えで行なう。特許文献２にはリード・ライトポートを用途に合わせて速度制御するマルチポートメモリについて記載があり、速度制御はポートを構成するトランジスタの電流駆動能力の大小で行なう。
【０００３】
【特許文献１】特開平０９−１９８８７０号公報（図1）
【０００４】
【特許文献２】特開平０５−２５８５６９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は論理ＬＳＩにオンチップされるマルチポートメモリの各ポートに所要の動作速度を設定するための設計方法について検討した。特に本発明者は、半導体集積回路の内部バスと論理回路間のバッファや、外部インタフェース回路と内部論理回路間のバッファ等のように、論理ＬＳＩ上の数箇所に分散配置して用いられるような比較的小容量のマルチポートメモリについて検討した。このような用途のマルチポートメモリにはインタフェース対象に応じたインタフェース速度を設定しなければならない。このインタフェース速度の設定は、通常、論理設計後の、回路モジュール毎の個別設計で行なわれる。要する、そのような仕様を満足する個々のマルチポートメモリをマクロ部品として用意する。しかしながら、そのインタフェース速度はマルチポートメモリが搭載される論理ＬＳＩの種類、更には当該論理ＬＳＩ内部におけるマルチポートメモリの用途に応じて個別的になるから、その要求仕様毎にマルチポートメモリ全体の設計を個々に行って必要なマクロ部品としてのマルチポートメモリを複数用意したのでは、設計時間とコストが増大するということが本発明者によって見出された。また、そのようなマルチポートメモリに対する個別設計の結果を用いて半導体集積回路の配置配線が行なわれるが、それに対するタイミング検証で一部の回路に動作速度の修正が必要になる場合は、特定のマルチポートメモリに対する個別設計まで戻って対応しなければならない。回路の動作速度を修正するには、その回路を構成するトランジスタサイズを変更したり、回路構成を直したりして対処することになり、何れの場合も当該回路以外の部分との接続関係や配線経路に修正が及ぶ場合も想定され、配置配線のような実装設計段階だけでは対処することができないことも考えられる。この点でも設計工数及び設計コストが上昇する。
【０００６】
本発明の目的は、メモリ部の要求仕様に対して過不足のないインタフェース速度の設定が容易な半導体集積回路の開発方法を提供することにある。
【０００７】
本発明の別の目的は、マルチポートに対するポート毎のインタフェース速度の設定が容易な半導体集積回路の開発方法を提供することにある。
【０００８】
本発明の別の目的は、実装設計段階でメモリ部のインタフェース速度をカスタマイズすることが可能な半導体集積回路の開発方法を提供することにある。
【０００９】
本発明の別の目的は設計期間を短縮することができる半導体集積回路の開発方法を提供することにある。
【００１０】
本発明の別の目的は、メモリ部の要求仕様に対して過不足のないインタフェース速度で動作するという点において低消費電力に資することができる半導体集積回路を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕本発明に係る半導体集積回路の開発方法は、半導体基板に形成される回路モジュールの一つに少なくともメモリ部を有する半導体集積回路の開発方法であって、前記半導体集積回路の論理設計を行なう第１処理と、前記論理設計結果にしたがって回路モジュールを個別に設計する第２処理（セル設計）と、前記個別設計を反映させた半導体集積回路の配置配線を決める第３処理（実装設計）と、前記配置配線結果に対するタイミング検証と必要な修正を行なう第４処理と、必要な修正を受けた前記配置配線結果に基づいてマスク生成を行なう第５処理と、生成されたマスクを用いてウェーハプロセスを行なう第６処理と、を含む。前記第２処理において、前記メモリ部の個別設計では、複数のメモリセルが配置されたメモリアレイ（１１）、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路（１４）、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路（１６，１７，１８）の設計を行ない、前記メモリインタフェース回路及びメモリ制御回路により複数のアクセスポートを構成し、少なくとも、前記メモリインタフェース回路及びメモリ論理回路の個別設計には種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用い、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定する。要するに、メモリ部の個別設計（第２処理のセル設計）の段階で、前記メモリインタフェース回路及びメモリ論理回路を構成する個々のスタンダードセルの動作速度を個別に設定する。尚、面積効率にも着目する場合、第２処理において前記メモリアレイの個別設計にはスタンダードセルを用いた回路よりも密集した回路配置を有するハードマクロを用いてもよい。
【００１４】
上記手段によれば、メモリ部の個別設計において前記メモリインタフェース回路及びメモリ論理回路には種類毎にその回路構成と配置面積が等しい複数のスタンダードセルを用いることにより、外部とのインタフェースの必要に応じで動作速度の設定を行なう場合には、ＭＯＳトランジスタの閾値電圧やＭＯＳトランジスタのゲート幅などによって決まる電流駆動能力が異なる同種の別のスタンダードセルの中から最適なスタンダードセルを選択して対処することができる。したがって、メモリ部の要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができる。これは消費電力の低減に効果がある。
【００１５】
スタンダードセルの性質上、同種のセル間での入れ換え（リプレース）では、当該セル領域外で配線パターンや回路構成それ自体を修正することを必要としないから、インタフェース仕様の異なる数種類のメモリ部を用意する場合にも設計工数を削減することができる。
【００１６】
前記メモリインタフェース回路及びメモリ制御回路は複数のアクセスポートを構成し、前記第２処理において、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定するから、マルチポートに対するポート毎のインタフェース速度の設定を容易に行なうことができる。
【００１７】
〔２〕本発明の別の観点による半導体集積回路の開発方法は、メモリ部の個別設計（第２処理のセル設計）の段階では前記メモリインタフェース回路及びメモリ論理回路を構成するスタンダードセルの動作速度を個別設定せずに例えば標準に設定し、第４処理におけるタイミング検証に基づいて必要な動作速度が得られるように選択的にスタンダードセルの置き換え（セルリプレース）を行なう。即ち、前記第２処理において、前記メモリ部の個別設計では、複数のメモリセルが配置されたメモリアレイ、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路の設計を行ない、少なくとも、前記メモリインタフェース回路及びメモリ論理回路の個別設計には種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用いる。前記第４処理において、タイミング検証に基づく必要な修正として、前記メモリインタフェース回路及びメモリ論理回路の何れか一方又は双方を構成する同種の前記スタンダードセルには、動作速度の異なるスタンダードセルを混在させる。尚、面積効率にも着目する場合、前記メモリアレイの個別設計にはスタンダードセルを用いた回路よりも密集した回路配置を有するハードマクロを用いてもよい。
【００１８】
この方法によれば、配置配線を行なう実装設計段階でメモリ部のインタフェース速度をカスタマイズすることができる。すなわち、スタンダードセルの性質上、同種のセル間での入れ換え（リプレース）では、当該セル領域外で配線パターンや回路構成の修正を必要としないから、その修正のために個別設計に戻ることを要せず、この意味において設計工数の削減とコスト低減とに資することができる。更に、上記同様、メモリ部の要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができ、消費電力の低減に効果がある。
【００１９】
本発明の具体的な形態では、動作速度の異なる同種のスタンダードセルはその回路を構成するＭＯＳトランジスタの電流駆動能力、例えば閾値電圧、ゲート幅又はゲート長が相違される。
【００２０】
また、前記メモリインタフェース回路及びメモリ制御回路が複数のアクセスポートを構成するとき、前記第２処理において、前記複数のアクセスポートの同種スタンダードセルの動作速度は等しく形成され、前記第４処理において、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定する。したがって、この場合には特に、マルチポートに対するポート毎のインタフェース速度の設定を容易に行なうことができる。
【００２１】
〔３〕本発明に係る半導体集積回路は、半導体基板にメモリ部を有し、前記メモリ部は、複数のメモリセルが配置されたメモリアレイ、前記メモリアレイをアクセスするための論理動作を行なうメモリ論理回路、及びメモリアレイをアクセスするための入出力動作を行なうメモリインタフェース回路を有する。少なくとも前記メモリインタフェース回路及びメモリ論理回路は種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用いて構成され、動作速度の異なるアクセスポートは同種の前記スタンダードセルとして動作速度の異なるスタンダードセルを保有する。これにより、アクセスポートの動作速度に対する要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができる。これは消費電力の低減に効果がある。尚、面積効率にも着目する場合は前記メモリアレイは前記スタンダードセルを用いた回路よりも密集した回路配置で構成されてもよい。
【００２２】
本発明の具体的な形態では、動作速度の異なる同種のスタンダードセルは、例えばその回路を構成するＭＯＳトランジスタの電流駆動能力、例えば閾値電圧、ゲート幅又はゲート長が相違される。
【００２３】
本発明の別の具体的な形態では、前記半導体集積回路は前記メモリ部を複数個有し、前記メモリ部のアクセスポートに接続される外部インタフェース部、データ処理部及びバスを有する。例えば、メモリ部の一のアクセスポートが外部インタフェース部に接続され、他のアクセスポートがデータ処理部に接続される。また、メモリ部の一のアクセスポートが外部インタフェース部に接続され、他のアクセスポートがバスに接続される。メモリ部の一のアクセスポートと他のアクセスポートがデータ処理部に接続される。本発明は前記一のアクセスポートと他のアクセスポートの動作速度が相違されている場合に意義が有る。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２５】
本発明に係る半導体集積回路の開発方法によれば、メモリ部の要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができる。また、マルチポートに対するポート毎のインタフェース速度の設定を容易に行なうことができる。また、実装設計段階でメモリ部のインタフェース速度をカスタマイズすることが可能である。そして、設計期間を短縮することができる。
【００２６】
本発明に係る半導体集積回路によれば、メモリ部の要求仕様に対して過不足のないインタフェース速度で動作するという点において低消費電力に資することができる。
【発明を実施するための最良の形態】
【００２７】
図１には本発明を適用して論理ＬＳＩ例えばマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板に相補型ＭＯＳ集積回路製造技術により形成される。
【００２８】
マイクロコンピュータ１は、半導体基板の周囲に外部インタフェース部（Ｉ／Ｏ）２を有し、その内側に、データ処理部（ＣＯＲＥ）３を備える。データ処理部３は中央処理装置（ＣＰＵ）４、ディジタル信号処理プロセッサ（ＤＳＰ）５、リード・オンリ・メモリ（ＲＯＭ）６等を有する。前記ＣＰＵ４のワーク領域並びにプログラム領域として利用されるランダム・アクセス・メモリ（ＲＡＭ）７が配置される。データ処理部３は内部バス８を介してＲＡＭ７及びダイレクト・メモリ・アクセス・コントローラ（DMAC）２２に接続され、また、データ処理部３は外部インタフェース部２に接続される。前記ＲＡＭ７は大容量のＳＲＡＭ或いはＳＤＲＡＭによって構成され、その他に、小容量のメモリ部として例えばバッファ用途のデュアルポートＲＡＭ（Ｆ＿ＲＡＭｍ）１０が複数個分散配置されている。デュアルポートＲＡＭ１０は、データ処理部３とバス８の間、データ処理部３の異なる回路間、外部インタフェース部２とデータ処理部３の間に配置される。更に、マイクロコンピュータは周辺バス２０に接続された周辺回路２１を有し、周辺バス２０とバス８の間にデュアルポートＲＡＭ（Ｆ＿ＲＡＭｍ）１０を配置して共有メモリとして利用する。
【００２９】
図２にはデュアルポートＲＡＭ１０の構成が概略的に示される。デュアルポートＲＡＭ１０は、複数のメモリセルが配置されたメモリアレイ（ＡＲＹ）１１を有し、メモリアレイに対して入力系回路１２ａと出力系回路１３ａによって一方のアクセスポート（第１ポートＰＯＲＴａ）を構成し、入力系回路１２ｂと出力系回路１３ｂによって他方のアクセスポート（第２ポートＰＯＲＴｂ）を構成する。入力系回路１２ａには、前記メモリアレイ１１をアクセスするための論理動作を行なうメモリ論理回路としての代表的に示された複数のアドレスデコーダ（ＤＥＣ）１４及びタイミングコントローラ（ＴＣＮＴ）１５と、メモリアレイ１１をアクセスするための入力動作を行なうメモリインタフェース回路として代表的に示されたアドレス入力ラッチ（ＡＤＬ）１６及びデータ入力ラッチ（ＤＩ）１７を有する。アドレス入力ラッチ１６は複数ビットのアドレス端子ＰａＲＡＤ、ＰａＷＡＤからアドレス信号を入力してラッチする。アドレス端子ＰａＲＡＤはリード用アドレス信号の入力用、ＰａＷＡＤはライト用アドレス信号の入力用である。ラッチされたアドレス信号はアドレスデコーダ１４でデコードされ、メモリアレイ１１におけるメモリセルの選択信号を生成する。データ入力ラッチ１７は複数ビットのデータ入力端子ＰａＤＩからの書込みデータをラッチしてメモリアレイ１１に供給する。出力系回路１３ａには、メモリアレイ１１をアクセスするための出力動作を行なうデータ出力ラッチ（ＤＱ）１８を有する。データ出力ラッチ（ＤＱ）１８はメモリアレイ１１から出力されるリードデータをラッチしてデータ出力端子ＰａＤＱに供給する。タイミングコントローラ１５は制御端子ＰａＲからリード信号を入力し、制御端子ＰａＷからライト信号を入力し、クロック端子ＰａＣＬＫからクロック信号を入力する。リード動作が指示されたときタイミングコントローラ１５はアドレス入力ラッチ１６とデータ出力ラッチ１８をクロック信号に同期してラッチ動作させてリードデータを外部に出力可能に制御する。ライト動作が指示されたときタイミングコントローラ１５はアドレス入力ラッチ１６とデータ入力ラッチ１７をクロック信号に同期してラッチ動作させてライトデータをメモリセルに書込み可能に制御する。φ１Ｒはリード用アドレス信号を入力するアドレス入力ラッチ１６の制御クロック、φ１Ｗはライト用アドレス信号を入力するアドレス入力ラッチ１６の制御クロック、φ２はデータ出力ラッチ１８の制御クロック、φ３はデータ入力ラッチ１７の制御クロックである。
【００３０】
図示は省略するが他方の入力系回路１２ｂと出力系回路１３ｂも同様に構成される。入力系回路１２ｂにはアドレス端子ＰｂＲＡＤ、ＰｂＷＡＤ、データ入力端子ＰｂＤＩ、制御端子ＰｂＷ，ＰｂＲ、クロック端子ＰｂＣＬＫが割り当てられる。出力系回路１３ｂにはデータ出力端子ＰｂＤＱが割り当てられる。
【００３１】
図３にはアドレス入力ラッチ１６の回路構成が例示される。アドレス入力ラッチ１６は入力段と出力段にインバータ１６Ａ、１６Ｂを有し、入力トランスファゲート１６Ｃと出力インバータ１６Ｂの間に、逆並列接続で直列２段のインバータ１６Ｄ，１６Ｅとラッチトランスファゲート１６Ｆが配置される。トランスファゲート１６Ｃと１６Ｆはラッチクロックφ１の変化に対して相補的にスイッチ動作され、ラッチクロックφ１のローレベルでアドレス信号を入力し、ラッチクロックφ１のハイレベルで入力アドレス信号をラッチする。
【００３２】
図４にはアドレスデコーダ１４の回路構成が例示される。アドレスデコーダ１４は３入力ナンドゲート１４Ａ、インバータ１４Ｂ，１４Ｃの直列回路によって構成され、複数のアドレス入力ラッチ１６の出力が３入力ナンドゲート１４Ａに振り分け入力される。
【００３３】
図５にはメモリアレイにおけるメモリセルの１ビット分の回路構成が例示される。メモリセル１４ＡはＣＭＯＳインバータ１４Ｂ、１４Ｃを逆並列接続したＣＭＯＳスタティックラッチ形態で構成される。メモリセル１４Ａは入力ゲート１４Ｄを介して入力データ線１４Ｅに接続され、入力データ線には他のメモリセル１４Ａが接続される。メモリセル１４Ａは出力インバータ１４Ｆ及び出力ゲート１４Ｇを介して出力データ線１４Ｈに接続され、出力データ線１４Ｈには他のメモリセル１４Ａが接続される。入力ゲート及び出力ゲートはアドレスデコーダ１４から出力されるデコード信号によってスイッチ制御される。
【００３４】
図６にはデータ出力ラッチ１８の１ビット分の構成が例示される。データ出力ラッチ１８は前記出力データ線１４Ｈに接続される入力インバータ１８Ａ、入力ゲート１８Ｂ及び出力インバータ１８Ｃから成る直列経路を備え、前記入力ゲート１８Ｂと出力インバータ１８Ｃの間にラッチ段の入出力ノードが結合される。ラッチ段は、インバータ１８Ｄ、ラッチゲート１８Ｅ、インバータ１８Ｆ及びラッチゲート１８Ｇが帰還接続されて成り、インバータ１８Ｄとラッチゲート１８Ｇの接続点がラッチ段の入出力ノードとされる。入力ゲート１８Ｂとラッチゲート１８Ｅ，１８Ｇはラッチクロックφ２の変化に対して相補的にスイッチ動作され、ラッチクロックφ２のローレベルでリードデータを入力し、ラッチクロックφ２のハイレベルで入力データをラッチする。尚、図においてａ，ｂはラッチクロックφ２の相補信号である。
【００３５】
図示は省略するが、データ入力ラッチ１７はアドレス入力ラッチ１６と同様の回路で構成され、入力デーらのラッチ動作は図２のラッチクロックφ３で制御される。
【００３６】
図７にはデュアルポートＲＡＭ１０の第１ポートＰＯＲＴａと第２ポートＰＯＲＴｂの第１のインタフェース形態が例示される。同図においてタイミングコントローラ１５は便宜上ＲＡＭ１０の外に図示されている。第１ポートＰＯＲＴａは外部インタフェース部２にアドレス配線（ＡＤＤ）とデータ配線（ＤＡＴ）を介して接続され、第２ポートＰＯＲＴｂはデータ処理部３にアドレス配線（ＡＤＤ）とデータ配線（ＤＡＴ）を介して接続される。外部インタフェース部２とデータ処理部３は、それぞれ第１ポートＰＯＲＴａ、第２ポートＰＲＯＴｂに対して異なる周波数に同期してアクセスする。例えば、外部インタフェース部２は６６ＭＨｚのクロック周波数に同期して第１ポートＰＯＲＴａをアクセスし、データ処理部３は３００ＭＨｚのクロック周波数に同期して第２ポートＰＯＲＴｂをアクセスする。この第１の外部インタフェース形態で利用されるデュアルポートＲＡＭ１０は、第１ポートＰＯＲＴａ側からのアクセス要求に応答して６６ＭＨｚの速度で動作し、第２ポートＰＯＲＴｂ側からのアクセス要求に応答して３００ＭＨｚの速度で動作する。図８にはその時の動作タイミングの一例が示される。データ処理部３は、３００MHzのクロック信号ＰｂＣＬＫに同期して書き込み制御信号ＰｂＷをタイミングコントローラ１５に出力すると共にデータバスＰｂＤＩにデータＤ１を出力する。デュアルポートＲＡＭ１０は、タイミングコントローラ１５の制御を受けて、第２ポートＰＯＲＴｂに入力されるデータＤ１をメモリアレイ（ＡＲＹ）１１に書き込む。次に、外部インタフェース部２は、６６MHzのクロック信号ＰａＣＬＫに同期して読み出し制御信号ＰａＲをタイミングコントローラ１５に出力する。デュアルポートＲＡＭ１０は、タイミングコントローラ１５の制御を受けて、第１ポートＰＯＲＴａからデータＤ１を外部インタフェース部２に出力する。このようにして、アクセス速度の異なる回路間のデータ入出力タイミングを調整している。
【００３７】
デュアルポートＲＡＭ１０はそれが用いられる部位に応じた外部インタフェース形態を備えることが必要とされ、マイクロコンピュータ１にはその他に、図９に示される第２のインタフェース形態、図１０に示される第３のインタフェース形態、図１１に示される第４のインタフェース形態を備えたデュアルポートＲＡＭ１０が搭載される。
【００３８】
図９に示される第２のインタフェース形態では、第１ポートＰＯＲＴａはバス８に、第２ポートＰＯＲＴｂはデータ処理部３に接続される。ＡＤＤはアドレス配線、ＤＡＴはデータ配線を意味する。ＤＭＡＣ２２等は内部バス８を介して１５０ＭＨｚのクロック周波数に同期して第１ポートＰＯＲＴａをアクセスする。データ処理部３は３００ＭＨｚのクロック周波数に同期して第２ポートＰＯＲＴｂをアクセスする。この第２の外部インタフェース形態で利用されるデュアルポートＲＡＭ１０は、第１ポートＰＯＲＴａ側からのアクセス要求に応答して１５０ＭＨｚの速度で動作し、第２ポートＰＯＲＴｂ側からのアクセス要求に応答して３００ＭＨｚの速度で動作する。
【００３９】
図１０に示される第３のインタフェース形態では、第１ポートＰＯＲＴａはデータ処理部３の論理ユニット３Ａに、第２ポートＰＯＲＴｂはデータ処理部３の論理ユニット３Ｂに接続される。ＡＤＤはアドレス配線、ＤＡＴはデータ配線を意味する。論理ユニット３Ａと第1ポートＰＯＲＴａの間には多くの中間論理３Ｃが介在される。多くの中間論理３Ｃが介在される信号パスにおける信号伝播には、中間論理の少ない第２ポートＰＯＲＴｂ側に比べて時間がかかる。このとき、第１ポートＰＯＲＴａには高速アクセス（若しくは大きな駆動力）を用い、第２ポートＰＯＲＴｂには低速アクセス（若しくは小さな駆動力）を用いる。これにより、実装設計の段階で、中間論理３Ｃの低閾値電圧化、低負荷側の長距離配線への切り換え、配線の太幅化等を行なわずに、双方のポートＰＯＲＴａ，ＰＯＲＴｂにおける入出力動作速度を同一にすることが可能になる。
【００４０】
図１１に示される第４のインタフェース形態では、第１ポートＰＯＲＴａはバス８に、第２ポートＰＯＲＴｂは周辺バス２０に接続される。ＡＤＤはアドレス配線、ＤＡＴはデータ配線を意味する。周辺回路２１は周辺バス２０を介して６６ＭＨｚのクロック周波数に同期して第２ポートＰＯＲＴｂをアクセスする。データ処理部３又はＤＭＡＣ２２はバス８を介して１５０ＭＨｚのクロック周波数に同期して第１ポートＰＯＲＴａをアクセスする。この第４のインタフェース形態で利用されるデュアルポートＲＡＭ１０は、第１ポートＰＯＲＴａ側からのアクセス要求に応答して１５０ＭＨｚの速度で動作し、第２ポートＰＯＲＴｂ側からのアクセス要求に応答して６６ＭＨｚの速度で動作する。
【００４１】
デュアルポートＲＡＭ１０に上述のインタフェース形態に代表されるような所要のインタフェース速度を設定するのに好適な設計手法について以下説明する。
【００４２】
先ず、前記メモリインタフェース回路としてのアドレスラッチ１６、データ入力ラッチ１７、データ出力ラッチ１８及びメモリ論理回路としてのデコーダ１４及びタイミングコントローラ１５には、種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用いて構成する。上記種類とは、インバータ、３入力ナンドゲート、トランスファゲートなどという、スタンダードセルの種類を意味する。同種のスタンダードセルには必要に応じて動作速度の異なるスタンダードセルを混在させて利用する。動作速度の異なる同種のスタンダードセルは、例えばその回路を構成するＭＯＳトランジスタの閾値電圧が相違され、又はその回路を構成するＭＯＳトランジスタのゲート幅が相違されている。スタンダードセルの動作速度を設定するとは、所要の動作速度を持つスタンダードセルを採用するということである。前記メモリアレイ１１には前記スタンダードセルを用いた回路よりも密集した回路配置を有する、例えばハードマクロセルを用いて構成する。ハードマクロセルは、それが本来備えるべき機能に対して配置配線等が最適化され、種々の検証が行なわれた設計済みの回路部品とされ、近時、所謂ハードＩＰモジュールなどとして提供されるモジュールである。
【００４３】
図１２にはＣＭＯＳインバータ用スタンダードセルのレイアウトパターンが例示される。図１２には標準ＭＯＳトランジスタを用いたインバータ（標準ＭＯＳインバータ）のレイアウトと、低閾値ＭＯＳトランジスタを用いたインバータ（低閾値ＭＯＳインバータ）のレイアウトが示される。３０はｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）が形成されるｎ型ウェル領域（ｎウェル）、３１はｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）が形成されるｐ型ウェル領域（ｐウェル）、３２はｎウェル給電用コンタクト、３３はｐウェル給電用コンタクト、３４はｎ型拡散領域、３５はｐ型拡散領域である。３６は電源電圧Ｖｄｄが供給される電源配線、３７は回路の接地電圧Ｖｓｓが供給されるグランド配線、３８Ａ〜３８Ｄはポリシリコンゲート配線、３９はＰＭＯＳトランジスタのソースコンタクト、４０はＰＮＯＳトランジスタのドレインコンタクト、４１はＮＮＯＳトランジスタのドレインコンタクト、４２はＮＮＯＳトランジスタのソースコンタクトである。ソースコンタクト３９は拡散領域３４を電源配線３６に接続する。ソースコンタクト４２は拡散領域３５をグランド配線３７に接続する。ドレインコンタクト４０、４１は信号配線４３Ａ〜４３Ｄなどを介して共通接続され、ＣＭＯＳインバートの出力端子になる。ポリシリコンゲート配線３８Ａ〜３８Ｄは信号配線４４Ａ〜４４Ｃなどを介して共通接続され、ＣＭＯＳインバートの入力端子になる。
【００４４】
図１２の標準ＭＯＳインバータと低閾値ＭＯＳインバータとは、拡散領域のイオン打ち込み層（インプラ層）に対する不純物濃度のみが相違されて閾値電圧に差が設けられることによって動作速度が相違されている。よって、パターンの大きさは双方差異がない。例えば、標準ＰＭＯＳトランジスタの閾値電圧を−０．１Ｖ、標準ＮＭＯＳトランジスタの閾値電圧を０．１Ｖとすると、低閾値ＰＭＯＳトランジスタの閾値電圧は０Ｖ、低閾値ＮＭＯＳトランジスタの閾値電圧は０Ｖとされる。
【００４５】
ＭＯＳトランジスタのゲート電極幅を変えてＭＯＳトランジスタの電流供給能力（相互コンダクタンス）を変える場合には、ポリシリコンゲート配線３８Ａ〜３８Ｄの幅が相違されることになる。この相違が種類毎のスタンダードセルの配置面積に変化を与えないように、スタンダードセルの基本設計が行なわれている。要する、スタンダードセルは、パターンの幅を変化させてもセル配置に割当てられる矩形領域の大きさに変化を生じないように、面積的な余裕を持っている。
【００４６】
したがって、回路を構成するスタンダードセルを同種のもので動作速度の相違するセルに置き換えてもセルの配置に割当てられる矩形領域の大きさには変化を生じないから、種類毎に回路構成と配置面積の等しいスタンダードセルに対して、同種のスタンダードセルの中から速度の異なるセルを選択したりセルの置き換えを行なっても、その周囲の配線パターンを修正することは一切必要とされない。
【００４７】
前述のように、デュアルポートＲＡＭ１０に上述のインタフェース形態に代表されるような所要のインタフェース速度を設定することを考慮したとき、前記アドレス入力ラッチ１６、デコーダ１４、データ入力ラッチ１７、及びデータ出力ラッチ１８を構成する同種の前記スタンダードセルには種類毎に回路構成と配置面積が等しいスタンダードセルを採用し、動作速度の異なるスタンダードセルを混在させればよい。例えばアドレスラッチ１６では、図３に例示されるインバータ１６Ａ、トランスファゲート１６Ｃ、及びトランスファゲート１６Ｆのそれぞれに、低閾値ＭＯＳスタンダードセルを利用する。デコーダ１４の場合には図４に示されるナンドゲート１４Ａ、インバータ１４Ｂ及び１４Ｃの全てに低閾値ＭＯＳスタンダードセルを利用する。データ出力ラッチ１８の場合には図６に示されるインバータ１８Ａ、１８Ｃとトランスファゲート１８Ｃに低閾値ＭＯＳスタンダードセルを利用する。
【００４８】
動作速度の異なるスタンダードセルを混在させて利用することにより、ポートＰＯＲＴａ，ＰＯＲＴｂにはデュアルポートＲＡＭ１０の要求仕様に対して過不足のないインタフェース速度の設定が可能になり、その設定もスタンダードセルの選択若しくは置き換えで対処できるから極めて容易に行なうことが可能になる。
【００４９】
図１３乃至１７にはデュアルポートＲＡＭ１０におけるポートＰＯＲＴａ，ＰＯＲＴｂを構成するスタンダードセルの設定態様が例示される。各図においてＡＤＬａ１６，ＤＥＣａ１４，ＤＩａ１７，ＤＱａ１８は第1ポートＰＯＲＴａを構成し、ＡＤＬｂ１６，ＤＥＣｂ１４，ＤＩｂ１７，ＤＱｂ１８は第２ポートＰＯＲＴｂを構成する。２重枠で囲まれた回路ブロックは低閾値ＭＯＳトランジスタを用いたスタンダードセル（低閾値ＭＯＳスタンダードセル）を意味し、一重枠で囲まれた回路ブロックは標準ＭＯＳトランジスタを用いたスタンダードセル（標準ＭＯＳスタンダードセル）を意味する。図１３はデュアルポートＲＡＭ１０の双方のポートＰＯＲＴａ，ＰＯＲＴｂに標準アクセス速度を選択した、標準速タイプである。図１４ではデュアルポートＲＡＭ１０の双方のポートＰＯＲＴａ，ＰＯＲＴｂに高速アクセス速度を選択した、高速タイプである。図１５ではデュアルポートＲＡＭ１０の第１のポートＰＯＲＴａに標準アクセス速度、第２のＰＯＲＴｂに高速アクセス速度を選択した、ＰＯＲＴａ標準速、ＰＯＲＴｂ高速タイプである。図１６ではデュアルポートＲＡＭ１０の双方のポートＰＯＲＴａ，ＰＯＲＴｂに対してリードアクセスの高速化、ライトアクセスの標準速を選択した、リード高速タイプである。図１７ではデュアルポートＲＡＭ１０の双方のポートＰＯＲＴａ，ＰＯＲＴｂに対してライトアクセスに高速化、リードアクセスに標準速を選択した、ライト高速タイプである。
【００５０】
図１８には上記デュアルポートＲＡＭ１０を用いた前記マイクロコンピュータ１の開発フローが例示される。先ず、必要な機能を満足する為にマイクロコンピュータ全体の論路設計が行なわれる（Ｓ１）。次に、前記論理設計結果にしたがって、マイクロコンピュータ１に搭載する各種回路モジュールを個別に設計するセル設計処理が行なわれる（Ｓ２）。それら論理設計やセル設計はハードウェア記述言語（ＨＤＬ）を用いて行なうことができる。特に、前記デュアルポートＲＡＭ１０に対するセル設計では、図１３に示されるように、メモリアレイ１１にはハードマクロを用い、ポートには標準ＭＯＳトランジスタの各種スタンダードセルを用いて、基本設計を行なう（Ｓ２Ａ）。基本設計に対し、マイクロコンピュータ１上におけるデュアルポートＲＡＭ１０の配置場所や適用論理に合わせて、例えば図８乃至図１１に代表されるようなインタフェース形態の内の所要のインタフェース形態に合わせて、必要な回路部分に対するスタンダードセルの置き換え（ＲＡＭ展開設計）行なって、アクセスポート毎に必要な動作速度が得られるようにする（Ｓ２Ｂ）。ここでは種類毎に回路構成と配置面積が等しい複数のスタンダードセルを用い、前記メモリインタフェース回路１６，１７，１８及びメモリ論理回路１４には必要に応じで動作速度の異なるスタンダードセルが混在されることになる。要するに、メモリ部のセル設計の段階で、前記メモリインタフェース回路及びメモリ論理回路を構成する個々のスタンダードセルの動作速度が個別に設定される。例えばリードアクセスの高速化を要する利用形態であれば図１６で説明したように、双方のポートＰＯＲＴａ，ＰＯＲＴｂのＡＤＬ１６，ＤＥＣ１４，ＤＱ１８には、低閾値ＭＯＳトランジスタで構成されたスタンダードセルを用いる。次に、セル設計処理による各種オンチップ回路ブロックに対する個別設計を反映させてマイクロコンピュータ１の配置配線を決める実装設計を行なう（Ｓ３）。前記配置配線結果に対しては、必要なタイミング調整（Ｓ４）とシミュレーションによるタイミング検証（Ｓ５）とを繰返す。タイミング検証と必要なタイミング調整が済んだら、その配置配線結果に基づいてマスク生成を行なう（Ｓ６）。マスクとはフォトマスク、若しくはエレクトロンビームを用いるウェーハ直描の為のマスクデータなどの何れをも意味する。最後に、生成されたマスクを用いてウェーハプロセスが行なわれてマイクロコンピュータの半導体チップが生成される（Ｓ７）。半導体チップは適宜の形態でパッケージングされ、テストが行なわれて出荷される。ウェーハプロセスには公知のＣＭＯＳ集積回路プロセスなどを用いることができる。
【００５１】
上記開発方法によれば、デュアルポートＲＡＭ１０の個別設計において前記メモリインタフェース回路１６，１７，１８及びメモリ論理回路１４には種類毎にその回路構成と配置面積が等しい複数のスタンダードセルを用いることにより、外部とのインタフェースの必要に応じで動作速度の設定を行なう場合には、ＭＯＳトランジスタの閾値電圧やＭＯＳトランジスタのゲート幅などが異なる同種の別のスタンダードセルの中から最適なスタンダードセルを選択して対処することができる。要するに、デュアルポートＲＡＭ１０の前記メモリインタフェース回路１６，１７，１８及びメモリ論理回路１４の何れか一方又は双方を構成する同種の前記スタンダードセルには、外部とのインタフェースの必要に応じで動作速度の異なるスタンダードセルを混在させればよい。したがって、デュアルポートＲＡＭ１０の要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができる。これは消費電力の低減に効果がある。
【００５２】
スタンダードセルの性質上、同種のスタンダードセル間での入れ換え（リプレース）では、当該セル領域外で配線パターンや回路構成それ自体を修正することを必要としないから、インタフェース仕様の異なる数種類のデュアルポートＲＡＭ１０を用意する場合にも設計工数を削減することができる。
【００５３】
前記メモリインタフェース回路１６，１７，１８及びメモリ制御回路１４は複数のアクセスポートＰＯＲＴ１，ＰＯＲＴ２を構成し、前記デュアルポートＲＡＭ展開設計Ｓ２Ｂにおいて、前記複数のアクセスポートの動作速度の違いを同種スタンダードセルの動作速度の違いによって設定するから、デュアルポートに対するポート毎のインタフェース速度の設定を容易に行なうことができる。
【００５４】
図１９には上記デュアルポートＲＡＭ１０を用いた前記マイクロコンピュータ１の別の開発フローが例示される。図１８との相違点は、デュアルポートＲＡＭ１０の個別設計処理（Ｓ２）では、前記メモリインタフェース回路１６，１７，１８及びメモリ論理回路１４を構成するスタンダードセルの動作速度を個別設定せずに例えば図１３のような標準設計だけを行ない、ステップＳ５のタイミング検証に基づいて必要な動作速度が得られるように選択的にスタンダードセルの置き換え（セルリプレース）を行なう（Ｓ８）。例えばタイミング検証の結果、一方のアクセスポートＰＯＲＴｂの動作速度が足りなければ、アクセスポートＰＯＲＴｂ側のＡＤＬｂ１６，ＤＥＣｂ１４，ＤＩｂ１７，ＤＱｂ１８のスタンダードセルを低閾値ＭＯＳスタンダードセルにリプレースして図１５のインタフェース形態を実現する。
【００５５】
この開発方法によれば、配置配線を行なう実装設計段階でデュアルポートＲＡＭ１０のインタフェース速度をカスタマイズすることができる。すなわち、スタンダードセルの性質上、同種のスタンダードセル間での入れ換え（リプレース）では、当該セル領域外で配線パターンや回路構成の修正を必要としないから、その修正のためにデュアルポートＲＡＭ１０に対する個別設計（Ｓ２）に戻ることを要せず、この意味において設計工数の削減とコスト低減とに資することができる。上記同様、デュアルポートＲＡＭ１０の要求仕様に対して過不足のないインタフェース速度の設定を容易に行なうことができ、消費電力の低減に効果がある。特に、セル設計（Ｓ２）において、アクセスポートＰＯＲＴ１，ＰＯＲＴ２の同種スタンダードセルの動作速度を等しく設定した標準設計を行ない、タイミング検証に基づく前記セルリプレース処理（Ｓ８）において、前記複数のアクセスポートＰＯＲＴ１，ＰＯＲＴ２の動作速度の違いを同種スタンダードセルの動作速度の違いによって設定するから、ポート毎のインタフェース速度の設定を容易に行なうことができる。セルリプレースによる速度制御であるため実装後のタイミング検証にてタイミング違反の部分またはオーバーマージンの個所に対しセルリプレースによる最適化が可能となり、設計工数の節約と消費電力の低減に効果がある。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、メモリ部はデュアルポートＲＡＭに限定されず、本発明はそれよりもポート数の多いマルチポートメモリにも適用可能である。メモリアレイ、メモリインタフェース回路、メモリ論理回路の具体的な回路構成は上記説明に限定されず、適宜変更可能である。また、スタンダードセルの種類、そのレイアウトパターンなども適宜変更可能である。半導体集積回路はマイクロコンピュータだけでなく、音声処理、グラフィック処理、セキュリティー処理などに特化したコントローラ等のＬＳＩに広く適用することができる。また、スタンダードセルにおけるＭＯＳトランジスタの電流駆動能力は閾値電圧、ゲート幅の他に、ゲート長によってもコントロール可能である。
【００５８】
また、上記説明では、面積効率に着目して、前記メモリアレイ１１の個別設計にはスタンダードセルを用いた回路よりも密集した回路配置を有するハードマクロを用いた。これは、メモリアレイ１１の記憶容量がレジスタのように極端に小さくないことを考慮したからである。メモリアレイ１１の記憶容量がレジスタほどでないにしても相当に小さい場合にはスタンダードセルを用いて構成することも可能である。このとき、メモリアレイにも高速動作を選択する場合には、メモリアレイ１１を構成するスタンダードセルとして低閾値ＭＯＳスタンダードセルを選択すえればよい。
【００５９】
また、アクセスポートに所要の動作速度を設定するためのスタンダードセルの選択若しくはリプレースはアクセスポート単位、又はリードアクセス高速化やライトアクセス高速化のような動作単位で行なう事に限定されず、アドレス選択系の高速化というようにアドレス入力ラッチとアドレスデコーダというようなアクセスポートの一部をその対象とすることも可能である。デュアルポートＲＡＭはアドレス入力端子をリードとライトで専用化しなくてもよい。同様にデータ端子も入力と出力を兼用端子としてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明を適用したマイクロコンピュータのブロック図である。
【図２】デュアルポートＲＡＭの構成を概略的に示したブロック図である。
【図３】アドレス入力ラッチの詳細を例示する回路図である。
【図４】アドレスデコーダの詳細を例示する回路図である。
【図５】メモリアレイにおけるメモリセルの１ビット分の詳細を例示する回路図である。
【図６】データ出力ラッチの詳細を例示する回路図である。
【図７】デュアルポートＲＡＭにおける第１及び第２ポートの第１のインタフェース形態を例示する説明図である。
【図８】図７のインタフェース形態におけるアクセス動作を例示するタイミングチャートである。
【図９】デュアルポートＲＡＭにおける第１及び第２ポートの第２のインタフェース形態を例示する説明図である。
【図１０】デュアルポートＲＡＭにおける第１及び第２ポートの第３のインタフェース形態を例示する説明図である。
【図１１】デュアルポートＲＡＭにおける第１及び第２ポートの第４のインタフェース形態を例示する説明図である。
【図１２】ＣＭＯＳインバータ用スタンダードセルのレイアウトパターンを例示する平面図である。
【図１３】デュアルポートＲＡＭにおける第１及び第２ポートを構成するスタンダードセルの設定態様として標準アクセス速度を選択した標準速タイプの説明図である。
【図１４】デュアルポートＲＡＭにおける第１及び第２ポートを構成するスタンダードセルの設定態様として高速アクセス速度を選択した高速タイプの説明図である。
【図１５】デュアルポートＲＡＭにおける第１及び第２ポートを構成するスタンダードセルの設定態様として第１ポートに標準アクセス速度、第２ポートに高速アクセス速度を選択した、第１ポート標準速、第２ポート高速タイプの説明図である。
【図１６】デュアルポートＲＡＭにおける第１及び第２ポートを構成するスタンダードセルの設定態様として双方のポートに対してリードアクセスの高速化、ライトアクセスの標準速を選択した、リード高速タイプの説明図である。
【図１７】デュアルポートＲＡＭにおける第１及び第２ポートを構成するスタンダードセルの設定態様として双方のポートに対してライトアクセスに高速化、リードアクセスに標準速を選択した、ライト高速タイプの説明図である。
【図１８】デュアルポートＲＡＭを用いたマイクロコンピュータの開発フローを例示するフローチャートである。
【図１９】デュアルポートＲＡＭを用いたマイクロコンピュータの別の開発フローを例示するフローチャートである。
【符号の説明】
【００６１】
１  マイクロコンピュータ
２  外部インタフェース部
３  データ処理部
８  内部バス
１０  デュアルポートＲＡＭ
ＰＯＲＴａ  第１ポート
ＰＯＲＴｂ  第２ポート
１１  メモリアレイ
１２ａ  第１ポート構成用入力系回路
１３ａ  第１ポート構成用出力系回路
１２ｂ  第２ポート構成用入力系回路
１３ｂ  第２ポート構成用出力系回路
１４  アドレスデコーダ
１５  タイミングコントローラ
１６  アドレス入力ラッチ
１７  データ入力ラッチ
１８  データ出力ラッチ
２０  周辺バス
２１  周辺回路
【図１】
2005286277.tif 000003
【図２】
2005286277.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005286277.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005286277.tif 000017
【図１６】
2005286277.tif 000018
【図１７】
2005286277.tif 000019
【図１８】
2005286277.tif 000020
【図１９】
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