(57)【要約】【課題】  半導体素子の回路内に設けられ、容量結合された信号端子の直流レベルを定めるクランプ回路のレイアウト面積が、それに用いられるポリシリコン等で形成される高抵抗の抵抗素子により大きくなる。【解決手段】  コンパレータ２２は、コンデンサ２４で容量結合された信号源２０からＶac端子に入力される正弦波信号を、Ｖdc端子に入力される直流の基準信号と比較してクロック信号を生成する。Ｖac端子の直流レベルをＶdc端子の直流レベルにクランプするために、ＭＯＳＦＥＴ３２，３４のチャネルを介してＶac端子とＶdc端子とを接続する。ＭＯＳＦＥＴ３２，３４はサブスレッショルド特性下で動作するようにそれらのゲート電圧が設定される。サブスレッショルド特性により、ＭＯＳＦＥＴ３２，３４は高抵抗として機能し、専らＶdc端子側から直流レベルのみをＶac端子へ伝達する。【選択図】        図１ 
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【特許請求の範囲】
【請求項１】
入力信号が入力される信号入力端子と、
入力コンデンサを介して前記信号入力端子に接続され、前記入力信号が伝達される信号伝達端子と、
その直流レベルを基準レベルとして利用する基準信号が入力される直流基準端子と、
前記信号伝達端子と前記直流基準端子とを接続する抵抗回路と、
を有し、
前記抵抗回路は、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成されること、
を特徴とし、前記信号伝達端子の直流レベルを前記基準レベルに応じてクランプする半導体装置基板上に形成されたクランプ回路。
【請求項２】
請求項１に記載のクランプ回路において、
前記直流基準端子は、前記信号入力端子と共通であること、
を特徴とするクランプ回路。
【請求項３】
入力信号が入力される信号入力端子と、
入力コンデンサを介して前記信号入力端子に接続され、前記入力信号が伝達される信号伝達端子と、
前記入力コンデンサに並列に設けられ、前記信号入力端子と前記信号伝達端子とを接続する抵抗回路と、
を有し、
前記抵抗回路は、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成されること、
を特徴とし、前記信号入力端子及び前記信号伝達端子の一方端子の直流レベルに応じて他方端子の直流レベルをクランプする、半導体基板上に形成されたクランプ回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載のクランプ回路において、
前記入力信号は、交流信号であり、
前記抵抗回路は、前記交流信号に対する前記信号伝達端子での応答特性に基づいて抵抗値を定められること、
を特徴とするクランプ回路。
【請求項５】
請求項１に記載のクランプ回路において、
前記入力信号は、交流信号であり、
前記抵抗回路は、当該抵抗回路と前記入力コンデンサとで構成される高域通過ＲＣ回路の前記交流信号に対する応答特性に基づいて抵抗値を定められること、
を特徴とするクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成される電気回路において、コンデンサにより結合された部分の直流レベルを、基準とされる部分の直流レベルに固定するクランプ回路に関する。
【背景技術】
【０００２】
電気回路において、交流信号成分をコンデンサの一方端側から他方端側へ伝達する場合には、コンデンサの両側の直流レベルは互いに独立に定めることができる。この直流レベルを設定するためにクランプ回路が用いられる。例えば、クランプ回路は基準レベルを有する部分に、目的とする回路部分を接続することにより、当該回路部分の直流レベルを基準レベルに設定する。その場合に、目的回路部分での交流信号に与える影響を回避するために、基準レベルを有する部分との接続は高抵抗を介して行われる。
【０００３】
図３は、半導体基板上に集積回路として形成されるクロック生成回路の構成図であり、従来のクランプ回路を備えた回路の例を示している。このクロック生成回路は、正弦波を発生する信号源２及び、正弦波と所定の直流レベルを有する基準信号との電圧の大小関係を比較するコンパレータ４を備える。信号源２はコンデンサ６を介してコンパレータ４の一方入力端子Ｖacに接続される。一方、基準信号は電源８に基づいて生成される。ここでは、電源８とアースとの間にチャネルを直列にして２つのｐチャネルのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）１０，１２が接続される。電源８の出力電圧は、これら２つのＭＯＳＦＥＴのチャネル抵抗に応じて分圧され、その分圧された電圧が基準信号としてコンパレータ４の他方端子Ｖdcに入力される。
【０００４】
コンパレータ４の出力Ｖoutにて、正弦波の周期に応じてレベルが切り替わるクロック波形を得るためには、Ｖacに入力される正弦波の振幅内に基準信号レベルが位置する必要がある。特に、振幅の中心に基準信号レベルが来るように設定すれば、ＶoutのＨ（Ｈｉｇｈ）レベル及びＬ（Ｌｏｗ）レベルそれぞれの持続時間が等しい、つまりデューティ比５０％のクロックが生成される。そこで、例示する回路では、Ｖacに入力される正弦波の振幅の中心レベルに相当する当該正弦波の直流レベルと基準信号レベルとを等しくするためにクランプ回路を備え、当該正弦波の直流レベルを基準信号レベルにクランプする。例示する回路では、ＶacとＶdcとの間に接続された抵抗１４が、当該クランプ回路を構成している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
クランプされる側（例えばＶac側）とクランプの基準レベルを与える側（例えばＶdc側）との間を交流的に分離するために、上述のように抵抗１４は高抵抗に構成される。ここで、半導体基板上での抵抗素子はポリシリコン抵抗や拡散層抵抗を利用して形成される。これらによって上述の目的を達成するような非常に高い抵抗を構成する場合、半導体基板表面にて大きなレイアウト面積を必要とし、半導体素子のサイズが大きくなるという問題があった。
【０００６】
本発明はこの問題を解決するためになされたものであり、半導体素子の回路内に設けられるクランプ回路が占めるレイアウト面積を低減し、半導体素子の小型化を可能とするクランプ回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明に係るクランプ回路は半導体装置基板上に形成され、入力信号が入力される信号入力端子と、入力コンデンサを介して前記信号入力端子に接続され、前記入力信号が伝達される信号伝達端子と、その直流レベルを基準レベルとして利用する基準信号が入力される直流基準端子と、前記信号伝達端子と前記直流基準端子とを接続する抵抗回路と、を有し、前記抵抗回路が、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成され、前記信号伝達端子の直流レベルを前記基準レベルに応じてクランプする。
【０００８】
本発明に係る他のクランプ回路においては、前記直流基準端子が、前記信号入力端子と共通である。
【０００９】
別の本発明に係るクランプ回路は半導体装置基板上に形成され、入力信号が入力される信号入力端子と、入力コンデンサを介して前記信号入力端子に接続され、前記入力信号が伝達される信号伝達端子と、前記入力コンデンサに並列に設けられ、前記信号入力端子と前記信号伝達端子とを接続する抵抗回路と、を有し、前記抵抗回路が、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成され、前記信号入力端子及び前記信号伝達端子の一方端子の直流レベルに応じて他方端子の直流レベルをクランプする。
【００１０】
本発明の好適な態様は、前記入力信号が交流信号であり、前記抵抗回路が、前記交流信号に対する前記信号伝達端子での応答特性に基づいて抵抗値を定められるクランプ回路である。
【００１１】
本発明の他の好適な態様は、前記入力信号が交流信号であり、前記抵抗回路が、当該抵抗回路と前記入力コンデンサとで構成される高域通過ＲＣ回路の前記交流信号に対する応答特性に基づいて抵抗値を定められるクランプ回路である。
【発明の効果】
【００１２】
本発明によれば、直流レベルをクランプされる側とクランプの基準レベルを与える側とを接続する抵抗回路が、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成される。ＭＯＳ型電界効果トランジスタは、半導体基板上に占める面積が小さい一方で、サブスレッショルド特性下において大きなチャネル抵抗を有する。よって、このＭＯＳ型電界効果トランジスタを用いた抵抗回路により、半導体基板上に形成されるクランプ回路のレイアウト面積を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１４】
[実施形態１]
図１は、半導体基板上に集積回路として形成される本発明の第１の実施形態であるクロック生成回路の構成図であり、本発明に係るクランプ回路を備える。このクロック生成回路は、正弦波を発生する信号源２０及び、正弦波と所定の直流レベルを有する基準信号との電圧の大小関係を比較するコンパレータ２２を備える。信号源２０はコンデンサ２４を介してコンパレータ２２の一方入力端子Ｖacに接続される。一方、基準信号は以下に述べるように電源２６に基づいて生成される。
【００１５】
電源２６とアースとの間には、チャネルを直列にして２つのｐチャネルのＭＯＳＦＥＴ２８，３０が接続される。具体的にはＭＯＳＦＥＴ２８のソースは電源２６に接続され、ドレインはＭＯＳＦＥＴ３０のソースに接続され、そしてＭＯＳＦＥＴ３０のドレインは接地される。ちなみに、ＭＯＳＦＥＴ２８，３０のバックゲートは電源２６の出力端子に接続される。電源２６の出力端子の正電圧φdはＭＯＳＦＥＴ２８，３０により分圧され、ＭＯＳＦＥＴ２８のドレインとＭＯＳＦＥＴ３０のソースの接続点に得られる分圧された電圧は、コンパレータ２２の他方端子Ｖdcに基準信号Ｒとして供給される。
【００１６】
Ｖac端子とＶdc端子との間は、ｐチャネルのＭＯＳＦＥＴ３２及びｎチャネルのＭＯＳＦＥＴ３４で接続される。これらＭＯＳＦＥＴは、それぞれドレインをＶac端子に、ソースをＶdc端子に接続されるものとする。ＭＯＳＦＥＴ３２のバックゲートは電源２６の出力に接続され、ＭＯＳＦＥＴ３４のバックゲートは接地される。これらＭＯＳＦＥＴ３２，３４はいずれもエンハンスメント形に構成され、ｐ型ＭＯＳＦＥＴ３２はゲート閾値電圧Ｖtpとして負の値、ｎ型ＭＯＳＦＥＴ３４はゲート閾値電圧Ｖtnとして正の値を設定される。
【００１７】
さて、既に述べたように、信号源２０が出力する正弦波はコンデンサ２４による容量結合によりＶac端子側に伝達される。このＶac端子側に伝達される信号Ｖsinの直流レベルをＳとする。正弦波の振幅をαとすれば、Ｖac端子に伝達される交流信号ＶsinはＳ＋αsinωｔと表すことができる。ここでωは正弦波の角振動数、ｔは時間である。
【００１８】
上述のＭＯＳＦＥＴ３２，３４はそれぞれ、Ｖac端子の直流レベルＳをＶdc端子に入力される基準信号Ｒにクランプするために設けられている。特に本回路では、ＭＯＳＦＥＴ３２をｐ型、ＭＯＳＦＥＴ３４をｎ型とし、これらをトランスミッションゲート構成とすることにより、Ｖac端子側の電位と基準信号Ｒとの相互の大小関係に関して対称なクランプ動作の実現を図っている。
【００１９】
ここでは、ＭＯＳＦＥＴ３２のゲートの電位Ｖgpは０Ｖ、ＭＯＳＦＥＴ３４のゲートの電位Ｖgnはφdに設定されている。クランプ動作を開始する時点では、ＳとＲとの差が大きいことがあり得る。その場合、Ｖgn−Ｓ≧Ｖtn、すなわちＳ≦φd−Ｖtnであれば、ＭＯＳＦＥＴ３４がオン状態となって、ＳとＲとの電位差が縮小される。一方、Ｖgp−Ｓ≦Ｖtp、すなわちＳ≧−Ｖtpであれば、ＭＯＳＦＥＴ３２がオン状態となって、ＳとＲとの電位差が縮小される。
【００２０】
本回路のクランプ動作は、このような初期段階での過渡的な動作により、ＳとＲとの電位差が縮小された後、定常状態に移行する。この定常状態でのクランプ動作（定常クランプ動作）において、本回路はＭＯＳＦＥＴ３２，３４がサブスレッショルド特性の下で動作するように構成されている。
【００２１】
ここで、サブスレッショルド特性とは、ゲート電圧を弱反転領域に設定したときに、チャネルに微小な電流が流れる特性を意味する。弱反転領域とは、ｎ型ＭＯＳＦＥＴでは閾値Ｖtnより低い電圧範囲であり、ｐ型ＭＯＳＦＥＴでは閾値Ｖtpより高い電圧範囲である。この領域はチャネルに反転層が完全には形成されず、通常はオフ状態として扱われるが、厳密には弱い反転層が形成され、弱いドレイン電流が流れる。よって、サブスレッショルド特性下では、ＭＯＳＦＥＴのチャネルは非常に大きな電気抵抗を示す。本回路では、サブスレッショルド特性下でのＭＯＳＦＥＴの非常に大きなチャネル抵抗を介してＶac端子とＶdc端子とを接続することにより、Ｖac側の信号Ｖsinの交流成分αsinωｔがＶdc側に伝達されることを抑制しつつ、Ｖac側の直流レベルＳをＶdc側のレベルＲに合わせることができる。これにより、クランプ動作によるＶsinの交流成分の減衰や波形の変化等の影響を回避し、一方、Ｖdc端子側では基準信号Ｒが直流状態に良好に維持されるので、コンパレータ２２での２つの入力の比較によるクロック生成動作が良好な精度にて遂行される。
【００２２】
ちなみに、その電流値は、ゲート電圧が閾値から遠ざかるにつれて、指数関数的に減少する。つまり、ゲート電圧に応じてチャネルの抵抗を変化させることができ、それに応じて、Ｖac端子での交流信号の応答特性及びクランプ特性を調節することができる。
【００２３】
本回路は上述のように、信号レベルＳが信号レベルＲに近づいた場合の定常クランプ動作では、ＭＯＳＦＥＴ３２，３４の両方が弱反転領域での動作となるように構成されている。この構成について説明する。上述の初期段階のクランプ動作によりＳとＲとの電位差が縮小される結果、定常クランプ動作ではＳはＲ近傍の比較的狭い範囲内にある。ここでは、簡単のため、これをＳ≒Ｒとして扱い、Ｖac端子の交流信号Ｖsinの任意のタイミングで、ＭＯＳＦＥＴ３２，３４の双方のゲート電圧ＶＧ（ゲート−ドレイン間電圧Ｖgd、又はゲート−ソース間電圧Ｖgs）が弱反転領域にある条件を求める。これは、信号Ｖsinが極大値Ｒ＋αとなる場合にてＭＯＳＦＥＴ３２，３４の双方が弱反転領域にあり、かつ極小値Ｒ−αとなる場合にて双方が弱反転領域にあることから得られる。まず、極大値の場合に、ＭＯＳＦＥＴ３２のゲート電圧が弱反転領域にある条件は、
Ｖgp−（Ｒ＋α）＞Ｖtp、すなわちＲ＜−Ｖtp−α  …（１）
であり、一方、ＭＯＳＦＥＴ３４のゲート電圧が弱反転領域にある条件は、
Ｖgn−Ｒ＜Ｖtn、すなわちＲ＞φd−Ｖtn  …（２）
である。また、極小値の場合に、ＭＯＳＦＥＴ３２のゲート電圧が弱反転領域にある条件は、
Ｖgp−Ｒ＞Ｖtp、すなわちＲ＜−Ｖtp  …（３）
であり、一方、ＭＯＳＦＥＴ３４のゲート電圧が弱反転領域にある条件は、
Ｖgn−（Ｒ−α）＜Ｖtn、すなわちＲ＞φd＋α−Ｖtn  …（４）
である。ここで、（１）式が満たされれば（３）式は自動的に満たされ、（４）式が満たされれば（２）式は自動的に満たされる。よって、求める条件は、
Ｒ＜−Ｖtp−α、かつ、Ｒ＞φd＋α−Ｖtn  …（５）
である。この条件（５）を満たすように各パラメータを定めることにより、本回路は、サブスレッショルド特性下でのＭＯＳＦＥＴ３２，３４の非常に高いチャネル抵抗により、Ｖac端子側とＶdc端子側との間で専ら直流レベルのみを好適に伝達させる定常クランプ動作を実現することができる。
【００２４】
例えば、ＭＯＳＦＥＴ２８，３０の分圧比が１：１の場合には、Ｒ＝φd／２であり、ここでφd＝０．５Ｖとすれば、Ｖtn＝０．８Ｖ、Ｖtp＝−０．８Ｖの場合には、αは０Ｖ＜α＜０．５５Ｖの範囲内にて設定することができる。
【００２５】
ＭＯＳＦＥＴ３２，３４のいずれか一方だけでも、弱反転領域での高抵抗による定常クランプ動作を実現することができるが、これらｐ型ＭＯＳＦＥＴ３２とｎ型ＭＯＳＦＥＴ３４とを組み合わせたトランスミッションゲート構成とすることにより、基準信号Ｒに対するＶac端子側の電位の大小関係の相違に起因したＶac端子−Ｖdc端子間のクランプ電流の差異を抑制することができ、安定したクランプ動作の実現が図られる。以下、この点を説明する。
【００２６】
ゲート電圧が弱反転領域にある場合のドレイン電流は、上述のように、当該ゲート電圧とゲート閾値電圧との差が大きくなるにつれて指数関数的に減少する。ＭＯＳＦＥＴ３２，３４では、チャネルの弱反転状態を決定するゲート電圧ＶＧが、Ｖac端子側の電位（Ｖacと表す）とＲとの大小関係に応じて、ゲート−ドレイン間の電位差Ｖgdとゲート−ソース間の電位差Ｖgsとのいずれになるかが変わり得る。
【００２７】
具体的には、ｐ型であるＭＯＳＦＥＴ３２は、Ｖac＜ＲではＶＧ＝Ｖgd、つまりＶＧ＝−Ｒであり、Ｖacに依らず一定であるが、Ｖac≧ＲではＶＧ＝Ｖgs、つまりＶＧ＝−Ｖacとなり、Ｖacが増加すると共に減少し、弱反転領域内を移動してゲート閾値電圧Ｖtpに近づく。よって、ＭＯＳＦＥＴ３２のドレイン電流Ｉpは、Ｖac＜ＲではＶacの変動に依存しない一定値ｉpminとなり、またＶac≧Ｒではｉpminより大きい電流値ｉpであって、かつその値はＶacの増加と共に増加する。
【００２８】
一方、ｎ型であるＭＯＳＦＥＴ３４は、Ｖac＞ＲではＶＧ＝Ｖgd、つまりＶＧ＝φd−Ｒであり、Ｖacに依らず一定であるが、Ｖac≦ＲではＶＧ＝Ｖgs、つまりＶＧ＝φd−Ｖacとなり、Ｖacが減少すると共に増加し、弱反転領域内を移動してゲート閾値電圧Ｖtnに近づく。よって、ＭＯＳＦＥＴ３４のドレイン電流Ｉnは、Ｖac＞ＲではＶacの変動に依存しない一定値ｉnminとなり、またＶac≦Ｒではｉnminより大きい電流値ｉnであって、かつその値はＶacの減少と共に増加する。
【００２９】
これらＭＯＳＦＥＴ３２，３４を並列に配置することで、Ｖac端子−Ｖdc端子間のクランプ電流Ｉは、Ｖac≧ＲではＩ＝ｉp＋ｉnminとなり、Ｖac＜ＲではＩ＝ｉpmin＋ｉnとなる。すなわち、Ｒを中心としてＶacがいずれの側にシフトしても、そのシフト量に応じてＭＯＳＦＥＴ３２，３４のいずれかのドレイン電流が増大し、Ｒに向けた速やかなクランプが実現される。
【００３０】
ＭＯＳＦＥＴ３２，３４を用いて構成される上述のクランプ回路の定常クランプ動作の特性は、ＭＯＳＦＥＴ３２，３４によるＶac端子−Ｖdc端子間のサブスレッショルド特性での抵抗Ｒstにより制御可能である。そこで、Ｖac端子に伝達される正弦波の応答特性を損なわず、かつＳの変動に対して速やかにレベルＲへのクランプが達成されるように、ＭＯＳＦＥＴ３２，３４のゲート電圧、基準信号のレベル、また閾値Ｖtp，Ｖtnを調整して定常クランプ動作での抵抗値Ｒstが定められる。
【００３１】
また、コンデンサ２４（容量Ｃin）及びＭＯＳＦＥＴ３２，３４からなる高域通過ＲＣ回路（ＲＣ微分回路）を考えると、その時定数τ＝Ｒst・Ｃinが大きいほど、すなわちＲstが大きいほど、信号源２０から入力される正弦波の変動に対するＶac端子での応答が向上する。
【００３２】
次に、ＭＯＳＦＥＴ３２，３４とＶdc端子の容量Ｃ’とからなる低域通過ＲＣ回路（ＲＣ積分回路）を考えると、その時定数τ＝Ｒst・Ｃ’が大きいほど、Ｖac端子側の交流成分がＶdc端子に現れにくくなる。ここで、サブスレッショルド特性下でのＭＯＳＦＥＴ３２，３４の抵抗Ｒstは上述のように非常に大きいため、容量Ｃ’はＶdc端子の寄生容量で足り得る。その一方で、Ｖdc端子とアース電位との間に接続されるコンデンサを別途設けてもよい。この追加するコンデンサにより、Ｖdc端子での平滑化が向上し、基準信号Ｒに対するＶac端子の交流成分の影響を一層低減することができる。その場合においても、抵抗Ｒstが非常に大きいことにより、当該追加コンデンサの容量は小さくすることができ、半導体基板上でのレイアウト面積を抑制することができる。
【００３３】
[実施形態２]
図２は、半導体基板上に集積回路として形成される本発明の第２の実施形態である低消費電力増幅回路の構成図であり、本発明に係るクランプ回路を備える。本増幅回路は、非反転増幅回路を構成する演算増幅器５０を備え、その＋端子Ｖin+に接続された入力信号源５２からの入力信号を増幅して、出力端子Ｖoutに出力する。非反転増幅回路を構成するために、演算増幅器５０の−端子Ｖin-にコンデンサ５４（Ｃ１）が接続され、コンデンサ５４の他方端子は接地される。またＶin-と出力端子Ｖoutとの間には、帰還経路を構成する回路素子としてコンデンサ５６（Ｃ２）が接続される。また、Ｖin-とＶoutとを接続し、両端子相互の直流レベルを関連付けるクランプ回路として抵抗回路５８が設けられる。
【００３４】
抵抗回路５８は、ＭＯＳＦＥＴ６０を用いて構成され、またＭＯＳＦＥＴ６０のゲート電圧を生成するゲート電圧生成回路６２を含んでいる。ＭＯＳＦＥＴ６０は、ここでは、ｎ型ＭＯＳＦＥＴであり、バックゲート端子は接地する。ＭＯＳＦＥＴ６０のソース端子、ドレイン端子はそれぞれＶin-及びＶoutに接続される。ゲート電圧生成回路６２は、ＭＯＳＦＥＴ６０のゲート−ソース間に所定のゲート電圧ＶＧを印加する。なお、ゲート電圧生成回路６２は、半導体基板に形成される他のトランジスタ、抵抗等の回路素子を含んで構成され、本増幅回路に外部から供給される共通電源ＶＤＤ等からＶＧを生成する。
【００３５】
ここで、非反転増幅回路におけるＣ２による帰還の特性に与える影響を抑制するために、抵抗回路５８を介してＶin-とＶoutとの間に流れる電流は少ない方が好ましく、抵抗回路５８は高抵抗に構成される。本装置ではこの高抵抗を得るために、ＭＯＳＦＥＴ６０をサブスレッショルド特性下で利用する。
【００３６】
例えば、ＭＯＳＦＥＴ６０をエンハンスメント形のｎ型ＭＯＳＦＥＴとした場合、ＭＯＳＦＥＴ６０は０．８Ｖ程度のゲート閾値電圧Ｖtnを有し得る。その場合に、ゲート電圧生成回路６２が０＜ＶＧ＜ＶtnなるＶＧを生成するように設定され、これによりＭＯＳＦＥＴ６０をサブスレッショルド特性下での動作とすることができる。例えば、ゲート電圧生成回路６２はＶＧ＝０．５Ｖを生成するように設定される。一方、ＭＯＳＦＥＴ６０をエンハンスメント形のｐ型ＭＯＳＦＥＴとした場合、ゲート閾値電圧Ｖtpは負となり、例えば、ゲート電圧をＶtp＜ＶＧ＜０とすれば、サブスレッショルド特性下での動作とすることができる。また、ＭＯＳＦＥＴ６０がデプリーション形の場合には、それがｎ型ＭＯＳＦＥＴならばＶtnより小さい所定範囲、一方ｐ型ＭＯＳＦＥＴならばＶtpより大きい所定範囲にてサブスレッショルド特性が得られるので、当該範囲にゲート電圧が設定される。
【００３７】
上述のように、Ｖin-とＶoutとを高抵抗の抵抗回路５８で接続することで、それら両端子の直流レベルを合わせることができる。ちなみに、Ｖin-及びＶin+は仮想短絡の関係にあり、互いの直流レベルが一致している。よって、演算増幅器５０の２つの入力端子及び１つの出力端子の直流レベルが互いに合わせられる。
【００３８】
上述の構成では、抵抗回路５８によりＶoutをＶin-に接続することにより、相互の直流レベルをクランプした。しかし、Ｖin-とＶin+とは仮想短絡の関係にあるから、抵抗回路５８によりＶoutをＶin+に接続し、それら相互の直流レベルをクランプしてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態であるクロック生成回路の構成図である。
【図２】本発明の第２の実施形態である低消費電力増幅回路の構成図である。
【図３】従来のクランプ回路を備えたクロック生成回路の構成図である。
【符号の説明】
【００４０】
２０  信号源、２２  コンパレータ、２４，５４，５６  コンデンサ、２６  電源、２８，３０，３２，３４，６０  ＭＯＳＦＥＴ、５０  演算増幅器、５２  入力信号源、５８  抵抗回路、６２  ゲート電圧生成回路。
【図１】
2005286664.tif 000003
【図２】
2005286664.tif 000004
【図３】
2005286664.tif 000005