(57)【要約】【課題】反転マスクプロセスを用いて、所定のパターンを作成すること。【解決手段】被加工膜３上にレジスト膜５を形成し、レジスト膜５をパターニングし、被加工膜３上にレジスト膜５を覆うマスク層６を回転塗布法を用いて形成し、マスク層６の表面を後退させて、レジスト膜５の上面を露出させ、レジスト膜５上面の露出後、レジスト膜５を除去し、マスク層６をマスクにして被加工膜３をエッチングし、レジスト膜５のパターンが形成されている領域において、レジスト膜５の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、レジスト膜５の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）との関係が、【数８】2005043420.tif 000010を満たす。【選択図】    図１
2005043420.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、
前記第１のレジスト膜上面の露出後、前記第１のレジスト膜を除去する工程と、
前記マスク層をマスクにして前記被加工膜をエッチングする工程とを含み、
前記第１のレジスト膜のパターンが形成されている領域において、前記レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、前記レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）との関係が、
【数１】
2005043420.tif 000006
を満たすことを特徴とするパターン形成方法。
【請求項２】
被加工膜上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上にパターニングされた第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、
前記第１のレジスト膜の上面の露出後、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をパターニングする工程と、
パターニングされた前記第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、
前記マスク層のエッチング後、第１及び第２のレジスト膜を除去する工程と、
第１及び第２のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とするパターン形成方法。
【請求項３】
第２のレジスト膜のパターニング後、第１のレジスト膜のパターンと第２のレジスト膜とが積層されている領域において、
第１のレジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、
【数２】
2005043420.tif 000007
を満たすことを特徴とする請求項２に記載のパターン形成方法。
【請求項４】
第１のレジスト膜と第２のレジスト膜との積層領域と、前記マスク層の膜厚が該積層領域における前記マスク層の膜厚より厚く形成される厚膜領域とが設定され、
第２のレジスト膜のパターニングは、前記厚膜領域の前記マスク層上に第２のレジスト膜が形成されないようにし、
前記マスク層の後退は、前記積層領域の第１のレジスト膜の上面を露出させ、前記厚膜領域の第１のレジスト膜の上面を露出させず、
前記マスク層のエッチングは、前記厚膜領域の第１のレジスト膜の上面を露出させることを特徴とする請求項３に記載のパターン形成方法。
【請求項５】
被加工膜上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をパターニングする工程と、
前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をパターニングする工程と、
パターニングされた第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、
前記マスク層のエッチング後、前記第２のレジスト膜を除去する工程と、
第２のレジスト膜の除去後、前記マスク層の表面を後退させて、第１のレジスト膜の上面を露出させる工程と、
露出した第１のレジスト膜を除去する工程と、
露出した第１のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とするパターン形成方法。
【請求項６】
第１のレジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、
【数３】
2005043420.tif 000008
を満たすことを特徴とする請求項２又は請求項５に記載のパターン形成方法。
【請求項７】
第２のレジスト膜のパターニング後、第１のレジスト膜のパターンと第２のレジスト膜とが積層されている領域において、
第１のレジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、
【数４】
2005043420.tif 000009
を満たすことを特徴とする請求項５に記載のパターン形成方法。
【請求項８】
第１のレジスト膜と第２のレジスト膜との積層領域と、前記マスク層の膜厚が該積層領域における前記マスク層の膜厚より厚く形成される厚膜領域とが設定され、
第２のレジスト膜のパターニングは、前記厚膜領域の前記マスク層上に第２のレジスト膜が形成されないようにすることを特徴とする請求項７に記載のパターン形成方法。
【請求項９】
前記第１のレジスト膜を形成する工程に先立って、前記被加工膜上に第１の反射防止膜を形成することを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１０】
前記第２のレジスト膜を形成する工程に先立って、前記マスク層上に第２の反射防止膜を形成することを特徴とする請求項２〜請求項８の何れかに記載のパターン形成方法。
【請求項１１】
第１のレジスト膜の上面を露出させる工程の後に、珪素および金属元素から選ばれる１種類以上の元素を含有する膜を形成することを特徴とする請求項２に記載のパターン形成方法。
【請求項１２】
前記第１のレジスト膜に溶剤耐性を持たせる処理を行うことを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１３】
前記第１のレジスト膜に溶剤耐性を持たせる処理は、電子線照射、光照射、イオン照射、ラジカル照射のうち、少なくとも１種類からなることを特徴とする請求項１２記載のパターン形成方法。
【請求項１４】
前記マスク層の後退は、ウェットエッチング法、ドライエッチング法、化学機械研磨法のうち少なくとも１種類を用いることを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１５】
前記マスク層の後退は、前記マスク層と前記第１のレジスト膜との後退速度が近い加工条件を用いることを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１６】
前記第１のレジスト膜を形成する工程に先立って、被加工膜の上に下層膜を形成する工程を具備することを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１７】
前記下層膜は、第１のレジスト膜のパターンに対して反射防止性能を兼ね備えていることを特徴とする請求項１６記載のパターン形成方法。
【請求項１８】
前記マスク層は、珪素および金属元素から選ばれる１種類以上の元素を含有することを特徴とする請求項１〜請求項８の何れかに記載のパターン形成方法。
【請求項１９】
請求項１〜請求項１８の何れかに記載のパターン形成方法を用いた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成されたレジスト膜の反転パターンを用いてパターニングを行うパターン形成方法、及びこのパターン形成方法を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、情報通信技術の飛躍的発展に伴い、社会生活のあらゆる分野において情報化が進展している。その基盤を支えるのが半導体装置であり、その高機能化に対する要求はとどまる所を知らない。半導体装置の高速化、高集積化、低消費電力化に対して微細化は極めて有効な手段である。微細化のキーテクノロジーであるリソグラフィ技術については、露光装置、レジスト等の研究開発が鋭意進められてきたが、その困難度は加速度的に増しつつある。
【０００３】
微細化の進行に伴いレジスト膜厚の薄膜化が進んでいる。一般に、レジストパターンのアスペクト比（レジストパターン高さ÷レジストパターン寸法）が３を超えると、リンス時のパターン倒壊が起こりやすくなると言われているため、微細パターンを形成するためにはレジストの薄膜化が必要である。とりわけ、Ｆ２リソグラフィおよび低加速ＥＢリソグラフィにおいては、高透明なレジストを開発することの困難さや電子線のレジスト中の透過距離の短さから、アスペクト比から必要とされる膜厚よりも、さらに薄い膜厚のレジストを用いる必要がある。
【０００４】
薄膜化に際して問題となるのが、レジストのドライエッチング耐性との両立である。レジスト膜厚が薄くなると、レジストパターンをマスクとして被加工膜を直接加工することが困難になる。
【０００５】
この問題を解決する方法として多層レジストプロセスがある。多層レジストプロセスにはいくつか種類があるが、ここでは、反転マスクプロセスを例に挙げる（特許文献１）。反転マスクプロセスは、レジストに対しドライエッチング耐性を全く要求しないため、レジスト開発において解像性のみを追求することができる。また、反転マスクプロセスによって得られる最終的なパターンは、レジストパターンを凹凸反転させたパターンであることから、これまでのパターン転写方法では形成の困難なパターンを容易に形成することが可能である。
【０００６】
我々は、半導体製造に用いられるレイヤーに含まれるパターン、エッチングマスク材料の物性および半導体装置製造プロセスの精度を総合的に勘案しつつ、塗布平坦化に関するシミュレーションおよび実験を行った結果、半導体装置の製造に用いられるレイヤーのほとんどで、特許文献１に示された従来技術をそのまま適用するだけでは破綻をきたすという結論に至った。すなわち、大きなレジスト残しパターンまたは大きなレジスト抜きパターンであった個所でパターンが目論見どおり形成できないのである。
【０００７】
【特許文献１】
特開平５−２６７２５３
【０００８】
【発明が解決しようとする課題】
反転マスクプロセスには、大きなレジスト残しパターンまたは大きなレジスト抜きパターンであった個所でパターンが目論見どおり形成できないという問題がある。
【０００９】
本発明の目的は、反転マスクプロセスを用いて、所定のパターンを作成することができるパターン形成方法、及びこのパターン形成方法を用いた半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一例に係わるパターン形成方法は、被加工膜上にレジスト膜を形成する工程と、前記レジスト膜をパターニングする工程と、前記被加工膜上に前記レジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記マスク層の表面を後退させて、前記レジスト膜の上面を露出させる工程と、前記レジスト膜上面の露出後、前記レジスト膜を除去する工程と、前記マスク層をマスクにして前記被加工膜をエッチングする工程とを含み、前記レジスト膜のパターンが形成されている領域において、前記レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、前記レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）との関係が、
【数５】
2005043420.tif 000003
を満たすことを特徴とする。
【００１１】
本発明の一例に係わるパターン形成方法は、被加工膜上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をパターニングする工程と、前記被加工膜上にパターニングされた第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記マスク層の表面を後退させて、前記第１のレジスト膜の上面を露出させる工程と、前記第１のレジスト膜の上面の露出後、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、前記第２のレジスト膜をパターニングする工程と、パターニングされた前記第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、前記マスク層のエッチング後、第１及び第２のレジスト膜を除去する工程と、第１及び第２のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とする。
【００１２】
本発明の一例に係わるパターン形成方法は、被加工膜上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をパターニングする工程と、前記被加工膜上に前記第１のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、前記被加工膜上に前記マスク層を覆う第２のレジスト膜を形成する工程と、前記第２のレジスト膜をパターニングする工程と、パターニングされた第２のレジスト膜をマスクとして前記マスク層をエッチングする工程と、前記マスク層のエッチング後、前記第２のレジスト膜を除去する工程と、第２のレジスト膜の除去後、前記マスク層の表面を後退させて、第１のレジスト膜の上面を露出させる工程と、露出した第１のレジスト膜を除去する工程と、露出した第１のレジスト膜の除去後または除去と同時に、エッチングされた前記マスク層をマスクとして前記被加工膜をパターニングする工程とを含むことを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１（ａ）に示すように、基板１上に被加工膜としてＴＥＯＳ膜２を膜厚５００ｎｍで形成する。ＴＥＯＳ膜２上に下層膜としてポリアセナフチレン膜３を膜厚５００ｎｍで回転塗布後にベークして形成する。ポリアセナフチレン膜３上にレジスト膜５を膜厚１２５ｎｍで回転塗布しプリベークする。レジスト膜５は化学増幅型ＡｒＦポジレジストである。
【００１４】
図１（ｂ）に示すように、レジスト膜５をＡｒＦ露光装置にて露光し、その後、ＰＥＢおよび現像を行うことによりレジストパターンを得る。
【００１５】
レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている。
【００１６】
【数６】
2005043420.tif 000004
【００１７】
式（１）は、後ほど行われるマスク層の除去工程の終了後に、レジスト膜５のパターンが形成された際に抜きであった全ての領域でマスク層の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域でマスク層の残膜が存在しないようにすることを可能にするためにレジストパターンに課される必要条件である。式（１）の導出過程は、後で説明する。
【００１８】
図１（ｃ）に示すように、マスク層として水溶性シリコーン膜６をベタ膜で膜厚５００ｎｍとなるように回転塗布法で形成する。
【００１９】
図１（ｄ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。レジスト膜５のパターンが形成された際に抜きであった全ての領域で水溶性シリコーン膜６の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域で水溶性シリコーン膜６の膜の残膜が存在していない。また、レジスト膜５のパターンが形成された際に抜きであった領域における水溶性シリコーン膜６の膜厚は、５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００２０】
図１（ｅ）に示すように、酸素プラズマでレジスト膜５を除去し、ポリアセナフチレン膜３をパターニングする。図１（ｆ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図１（ｇ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００２１】
式（１）の導出過程を以下に説明する。式（１）は、「後ほど行われるマスク層の除去工程の終了後に、レジスト膜５のパターンが形成された際に抜きであった全ての領域でマスク層の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域でマスク層の残膜が存在しないようにする（以下、全面頭出しと呼ぶ）ために、レジストパターンに課される必要条件」を表している。以下、この条件を０とする。条件０は、段差基板上に液体を回転塗布した際の液面プロファイルを計算する方法に関する文献１に基づいて以下のように求めた。Ｐ．  Ｙ．  Ｗｕ  ａｎｄ  Ｆ．  Ｃ．  Ｃｈｏｕ，  Ｊ．  Ｅｌｅｃｔｒｏｃｈｅｍ．  Ｓｏｃ．，  １４６，  ３８１９  （１９９９）
段差基板上に溶液を回転塗布した際の液面プロファイルは、次の無次元化した式で表される。
【００２２】
【数７】
2005043420.tif 000005
【００２３】
ここで、個々の変数の意味は次の通りである。
【００２４】
ｔ：時刻
ｒ：回転中心からの距離
ｒ０：着目するパターンの中心座標  （回転中心が原点）
ｗ：着目するパターンの幅
ｈ  （ｒ，  ｔ）  ：塗布材料の膜厚
ｈｆ：ｔ＝∞における完全フラット基板上の塗布膜の膜厚
η：溶液の粘度
ρ：溶液の密度
ν：溶液の動粘度  （≡η／ρ）
ｓ  （ｒ，  ｔ）  ：基板のプロファイル
ω：ウエハ回転の角速度
γ：溶液の表面張力
ここで、着目すべき変数としてΩ２が挙げられる。Ω２は段差被覆性に関する支配的パラメータである。Ω２が小さいほど段差被覆性が向上する。つまり、溶液の液面が平坦になり、反転マスクプロセスの適用において望ましい状態になる。
【００２５】
本実施形態において全面頭出しを行うためには、“適用が想定されるレジスト膜の膜厚範囲、マスク層厚範囲、エッチングマスク材料の物性値の範囲およびプロセス条件の範囲を考慮した際、最もエッチバック深さのマージンが大きくなる場合（最も制限の緩い場合）において、全面頭出しが可能であるためにレジストパターンがある条件２を満たす”ことが必要である。
【００２６】
最もプロセスマージンが大きくなる場合のパラメータとして、以下の値を用いた。
【００２７】
ｒ０：３．０ｃｍ
ｈｆ：１．０μｍ
ρ：０．８ｇ／ｃｍ３
ω：２π×１０００ｒａｄ
γ：６０ｄｙｎ／ｃｍ
ｄ：０．３μｍ
ただし、
ｄ：レジスト膜の高さ
である。
【００２８】
条件２を満たすためには、“エッチングマスク材料塗布後において、最も広いレジスト残しパターンであった個所の中央におけるエッチングマスク材料の表面の高さと、最も広いレジスト抜きパターンであった個所の中央におけるエッチングマスク材料の表面の高さの差が、レジストパターンの高さよりも小さくなる”という、条件３を満たすことが必要である。
【００２９】
本実施形態においては、「最も広いレジスト残しパターンであった個所」の定義として、「レジスト膜のパターンより選択される、レジスト膜の被覆率が９０％以上となる最大の正方形領域」とした。なぜなら、広い残しパターンに微細なスリットやホールが周期的に挿入されているようなパターンは、段差基板塗布の観点からは実質的にまとめて一つの大きな残しパターンとして扱うことが適当だからである。シミュレーションを行った結果、９０％という水準は適切な水準であることを確認した。また、「最も広いレジスト抜きパターンであった個所」の定義として、「レジスト膜のパターンより選択される、レジスト膜の被覆率が１０％以下となる最大の正方形領域」とした。なぜなら、広い抜きパターンに微細なラインやピラーが周期的に挿入されているようなパターンは、段差基板塗布の観点からは実質的にまとめて一つの大きな抜きパターンとして扱うことが適当だからである。シミュレーションを行った結果、１０％という水準は適切な水準であることを確認した。
【００３０】
さらに、条件３を満たすためには、「最も広いレジスト残しパターンの周囲にレジスト抜きパターンが全くない場合におけるパターン中央におけるエッチングマスク材料の表面の高さと、最も広いレジスト抜きパターンの周囲にレジスト残しパターンが全くない場合におけるパターン中央におけるエッチングマスク材料の表面の高さの差が、レジストパターンの高さよりも小さい」という条件４を満たすことが必要である。
【００３１】
ここで、レジスト膜のパターンより選択される、レジスト膜の被覆率が９０％以上となる最大の正方形領域の一辺の長さをｙμｍ、レジスト膜のパターンより選択される、レジスト膜の被覆率が１０％以下となる最大の正方形領域の一辺の長さをｘμｍとすると、条件４を満たすｙとｘの集合が求められる。この集合を近似式で表したのが式（１）である。該集合の境界線（実線）とフィット式（破線）を図２に示す。なお、境界線は、条件４を満たすｙとｘの集合をシミュレーションで求めた結果である。
したがって、全面頭出しをするためには、レジスト膜のパターンは式（１）を常に満たしている必要がある。
【００３２】
（第２の実施の形態）
第１の実施形態で説明した方法だけでは、素子パターンを形成することが出来ない。本実施形態では、素子パターンを形成する方法を説明する。
【００３３】
リソグラフィによるパターン形成を２度行い、そのうち１回目はレジスト膜のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす領域を含むようにする。２回目は通常のリソグラフィ技術を用いてパターニングする。
【００３４】
図３，図４は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。
図３（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成し、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。レジスト膜５のパターンが形成された際に抜きであった全ての領域で水溶性シリコーン膜６の残膜が存在し、かつレジスト膜５のパターンが形成された際に残しであった全ての領域で水溶性シリコーン膜６の膜の残膜が存在していない。また、レジスト膜５のパターンが形成された際に抜きであった領域における水溶性シリコーン膜６の膜厚は、５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。この処理は、第１の実施形態で図１（ａ）〜図１（ｄ）を参照して説明した処理と同様なので、説明を省略する。なお、本実施形態では、第１の実施形態と同じく、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、レジストパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしていた。
【００３５】
図３（ｂ）に示すように、基板１上に反射防止材料を含む溶液を塗布した後、プリベークして、膜厚８５ｎｍの第２の反射防止膜７を形成する。
【００３６】
図３（ｃ）に示すように、第２の反射防止膜７上に、レジスト剤を回転塗布した後、プリベークして膜厚３００ｎｍのポジ型の第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンは任意のパターンを形成することが可能である。
【００３７】
図３（ｄ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７、水溶性シリコーン膜６及び第１のレジスト膜５を加工する。図４（ｅ）に示すように、基板１全面に光照射し、ポジ型の第２のレジスト膜８を現像除去する。
【００３８】
図４（ｆ）に示すように、酸素プラズマを照射して第２の反射防止膜７及び第１のレジスト膜５を除去する。引き続き酸素プラズマを照射して、ポリアセナフチレン膜３をパターニングする。ポリアセナフチレン膜３のパターニングは、水溶性シリコーン膜６をマスクとして行われる。一般に、酸素プラズマを用いた条件では、水溶性シリコーン膜６等のシリコン原子含有材料のエッチングレートは、反射防止膜やレジスト膜のエッチングレートよりもずっと遅くなる。
【００３９】
図４（ｇ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図４（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングして除去する。以上の工程により、所望のパターンのＴＥＯＳ膜２を得ることができる。
【００４０】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターン被覆率が式（１）の関係を満たしてない領域における第１のレジスト膜５周囲の水溶性シリコーン膜６は、第２のレジスト膜をマスクに用いた水溶性シリコーン膜６のパターニング時に除去される。
【００４１】
又、第１のレジスト膜のパターンと第２のレジスト膜のパターンとを組み合わせて、通常のリソグラフィでは露光マージンの点で形成が困難であったパターンを容易に形成することが可能になる。具体的な例を一つ挙げる。第１のレジスト膜がＬＳパターンを含み、当該ＬＳパターンに垂直に交差するＬＳパターンを第２のレジスト膜として積層する場合を考える。図５を参照して、本発明の第２の実施形態に係わる半導体装置の製造工程の変形例を説明する。なお、以下の実施形態では、図３（ａ）〜図４（ｈ）に対応させて説明する。
【００４２】
図５（ａ）に示すように、Ｌ／Ｓパターンを含む第１のレジスト膜５のパターンを形成する（図３（ａ）を参照した工程に対応）。水溶性シリコーン膜６を成膜した後、第１のレジスト膜５の上面を露出させる。次いで、図５（ｂ）に示すように、第２の反射防止膜７を形成した後、第１のレジスト膜のＬ／Ｓパターンに略直交するＬ／Ｓパターンを有する第２のレジスト膜８のパターンを形成する（図３（ｃ）を参照した工程に対応）。図５（ｃ）に示すように、第２のレジスト膜８をマスクに第２の反射防止膜７及び水溶性シリコーン膜６をエッチングする（図３（ｄ）を参照した工程に対応）。図５（ｄ）に示すように、第２のレジスト膜８を除去する（図４（ｅ）を参照した工程に対応）。図５（ｅ）に示すように、酸素プラズマを照射して第２の反射防止膜７及び第１のレジスト膜５を除去する（図４（ｆ）を参照した工程に対応）。図５（ｆ）に示すように、水溶性シリコーン膜６及びポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工した後、水溶性シリコーン膜６及びポリアセナフチレン膜３を除去する（図４（ｇ），（ｈ）を参照した工程に対応）。
【００４３】
以上の工程で、二つのレジスト膜を組み合わせることによって、一般的に露光マージンの小さい密なピラーパターンを形成することができる。
【００４４】
（第３の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜のパターンに対して、溶剤耐性を持たせるための処理をさらに行うことを特徴とする。
【００４５】
図６，図７は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。
図６（ａ）に示すように、第２の実施形態と同様に、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。
【００４６】
図６（ｂ）に示すように、レジスト膜５に対して電子線を照射してＥＢキュア処理を行い、改質されたレジスト膜１５を得る。改質された第１のレジスト膜１５は、有機溶剤に対して耐性を有する。
【００４７】
図６（ｃ）に示すように、回転塗布法によりベタ膜で膜厚５００ｎｍのＳＯＧ膜（マスク層）１６を形成する。ＳＯＧ膜の溶液は有機溶剤を用いている。改質前の第１のレジスト膜５に対して、有機溶剤を含むＳＯＧ膜の溶液を塗布すると、第１のレジスト膜５のパターンが崩れてしまう。本実施形態の場合、ＥＢキュア処理により改質された第１のレジスト膜１５に対して、ＳＯＧ膜の溶液を塗布しているので、第１のレジスト膜１５のパターンが崩れることを抑制することができる。
【００４８】
図６（ｄ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。第１のレジスト膜５のパターンが形成された際に抜きであった全ての領域でＳＯＧ膜１６の残膜が存在し、かつ第１のレジストパターンが形成された際に残しであった全ての領域でＳＯＧ膜１６の残膜が存在していない。また、第１のレジスト膜５のパターンが形成された際に抜きであった領域におけるＳＯＧ膜１６の膜厚は、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００４９】
図７（ｅ）に示すように、膜厚８５ｎｍの第２の反射防止膜７及び第２のレジスト膜８のパターンを形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。そして、第２のレジスト膜８のパターンをマスクとして、第２の反射防止膜７およびＳＯＧ膜１６を加工する。
【００５０】
図７（ｆ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。図７（ｇ）に示すように、酸素プラズマで第２の反射防止膜７を除去しポリアセナフチレン膜３をパターニングする。一般に、酸素プラズマを用いた条件では、水溶性シリコーン膜６等のシリコン原子含有材料のエッチングレートは、反射防止膜やＳＯＧ膜のエッチングレートよりもずっと遅くなる。
【００５１】
図７（ｈ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図７（ｋ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００５２】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターン被覆率が、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターン被覆率が、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲のＳＯＧ膜１６は、第２のレジスト膜８をマスクに用いたＳＯＧ膜１６のパターニング時に除去される。
【００５３】
本実施形態によれば、マスク層の溶剤が有機溶剤であり、そのまま第１のレジストパターン上に塗布すると、通常はレジストパターンが崩れてしまうような材料であっても、これを用いることができる。
【００５４】
本実施形態では、溶剤耐性を持たせるための処理として電子線照射を用いたが、本発明の実施はこれに限定されるものではない。例えば、光照射、イオン照射、ラジカル照射を用いることが可能である。
【００５５】
本実施形態では、マスク層としてＳＯＧ膜を用いたが、本発明の実施はこれに限定されるものではない。下層膜に対するエッチング耐性を有する材料が使用可能である。例えば、様々なシリコン原子含有材料や金属原子含有材料を使用することができる。
【００５６】
（第４の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜の下に第１の反射防止膜を形成することを特徴とする。
図８，図９は、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図である。
図８（ａ）に示すように、基板１上に被加工膜としてＴＥＯＳ膜２を膜厚５００ｎｍで形成し、その上に下層膜としてスパッタ法により膜厚３００ｎｍのカーボン膜２３を形成する。カーボン膜２３上に膜厚８５ｎｍの第１の反射防止膜４を形成する。第１の反射防止膜４上に第１のレジスト膜５を形成する。
【００５７】
図８（ｂ）に示すように、第１のレジスト膜５をＡｒＦ露光装置にて露光した後、ＰＥＢおよび現像を行うことにより第１のレジスト膜５のパターンを得る。
【００５８】
第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしている領域が存在する。
【００５９】
図８（ｃ）に示すように、回転塗布により、膜厚５００ｎｍ上に水溶性シリコーン膜６を形成した後、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。水溶性シリコーン膜６上に膜厚８５ｎｍの第２の反射防止膜７を形成する。
【００６０】
図８（ｄ）に示すように、第２のレジスト膜８として膜厚３００ｎｍのポジ型のＡｒＦレジストを形成する。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７および水溶性シリコーン膜６を加工する。図９（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。
【００６１】
図９（ｆ）に示すように、酸素プラズマで第２の反射防止膜７を除去しカーボン膜２３をパターニングする。一般に、酸素プラズマを用いた条件では、水溶性シリコーン等のシリコン原子含有材料のエッチングレートは、反射防止膜やカーボン膜のエッチングレートよりもずっと遅くなる。
【００６２】
図９（ｇ）に示すように、カーボン膜２３をマスクとしてＴＥＯＳ膜２を加工する。図９（ｈ）に示すように、酸素プラズマでカーボン膜２３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００６３】
なお、第１のレジスト膜５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターンが、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲の水溶性シリコーン膜６は、第２のレジスト膜をマスクに用いた水溶性シリコーン膜６のパターニング時に除去される。
【００６４】
本実施形態によれば、下層膜の反射率が大きい場合にも、高い精度で第１のレジスト膜５のパターニングを行うことが可能になる。
【００６５】
本実施形態では、下層膜としてスパッタ法で形成されたカーボン膜を用いた例を示したが、本発明の実施は、形成方法並びに下層膜の種類によって限られるものではない。例えば、ＣＶＤ法で形成されたカーボン膜などの使用が可能である。また、第１の実施形態において示した下層膜の使用ももちろん可能である。
【００６６】
（第５の実施形態）
本変形例は、第２の実施の形態と基本的なプロセスは同じで、第１のレジスト膜の下に第１の反射防止膜を形成することを特徴とする。
図１０，図１１は、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１０（ａ）に示すように、基板１上に被加工膜としてＡｌ膜１２を膜厚２５０ｎｍ形成し、その上に下層膜としてスパッタ法により膜厚１００ｎｍのシリコン窒化膜３３を形成する。シリコン窒化膜３３上に膜厚８５ｎｍの第１の反射防止膜４を形成する。第１の反射防止膜４上に第１のレジスト膜２５を塗布形成する。なお、本実施形態において、第１のレジスト膜２５はＳｉ含有レジストである。
【００６７】
図１０（ｂ）に示すように、第１のレジスト膜２５をＡｒＦ露光装置にて露光した後、ＰＥＢおよび現像を行うことにより第１のレジスト膜２５のパターンを得る。レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしている領域が存在する。第１のレジスト膜２５に対して電子線を照射してＥＢキュア処理を行い、改質された第１のレジスト膜２５を得る。改質された第１のレジスト膜２５は、有機溶剤に対して耐性を有する。
【００６８】
図１０（ｃ）に示すように、回転塗布により、膜厚５００ｎｍでポリアセナフチレン膜２６を形成した後、ポリアセナフチレン膜２６を酸素プラズマによりエッチバックする。
【００６９】
図１０（ｄ）に示すように、第２のレジスト膜２８としてポジ型のＳｉ含有レジストを形成する。さらに、第２のレジスト膜２８を露光および現像し、第２のレジスト膜２８のパターンを得る。第２のレジスト膜２８のパターンをマスクとしてポリアセナフチレン膜２６をエッチングする。図１１（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜２８を現像除去する。
【００７０】
図１１（ｆ）に示すように、フルオロカーボンガスプラズマを供給し、第１のレジスト膜２５の除去及びポリアセナフチレン膜２６をパターニングを行う。図１１（ｇ）に示すように、Ｃｌ２とＢＣｌ３のプラズマを供給して、シリコン窒化膜３３をマスクとしてＡｌ膜１２を加工する。図１１（ｈ）に示すように、酸素プラズマでシリコン窒化膜３３のパターンをアッシングし、所望のＡｌ膜１２のパターンを得ることができる。
【００７１】
なお、第１のレジスト膜２５のパターン被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、第１のレジスト膜５のパターン被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を満たしていない領域があっても良い。第１のレジスト膜２５と第２のレジスト膜２８との積層領域において、第１のレジスト膜２５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜２５のパターンが式（１）の関係を満たしてない領域における第１のレジスト膜２５周囲のポリアセナフチレン膜２６は、第２のレジスト膜２８をマスクに用いたポリアセナフチレン膜２６のパターニング時に除去される。
【００７２】
本実施形態によれば、下層膜の反射率が大きい場合にも、高い精度で第１のレジスト膜２５のパターニングを行うことが可能になる。
【００７３】
本実施形態では、下層膜としてシリコン窒化膜を用いた例を示したが、実施形態は、形成方法並びに下層膜の種類によって限られるものではない。例えば、ＳｉＯ２  膜，アモルファスシリコン膜などの使用が可能である。また、第１の実施形態において示した下層膜の使用ももちろん可能である。
【００７４】
本実施形態では、マスク層としてポリアセナフチレン膜を用いたが、本発明の実施はこれに限定されるものではない。下層膜に対するエッチング耐性を有する材料が使用可能である。例えば、ノボラック樹脂膜、ポリイミド膜、ポリアリーレン膜、ポリアリーレンエーテル膜を使用することができる。
【００７５】
（第６の実施形態）
本実施形態では、第４の実施形態と基本的なプロセスは同じで、下層膜を用いずに、被加工膜の加工をおこなう方法を説明する。
図１２，図１３は、本発明の第６の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００７６】
図１２（ａ）に示すように、基板１上に膜厚５００ｎｍのＴＥＯＳ膜２、膜厚８５ｎｍの第１の反射防止膜４、及び膜厚１２５ｎｍの第１のレジスト膜５を形成する。
【００７７】
図１２（ｂ）に示すように、第１のレジスト膜５をＡｒＦ露光装置にて露光した後、ＰＥＢ及び現像を行うことにより第１のレジスト膜５のパターンを得る。さらに、第１のレジスト膜５のパターンに電子線を照射し、改質された第１のレジスト膜１５を得る。
【００７８】
レジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たしている領域を含む。
【００７９】
図１２（ｃ）に示すように、マスク層としてチタニア（酸化チタン）膜３６をベタ膜で膜厚５００ｎｍとなるように形成する。チタニア膜はゾルゲル法によって形成する。
【００８０】
図１２（ｄ）に示すように、チタニア膜３６をＣｌガスのプラズマによりエッチバックする。第１のレジスト膜１５のパターンが形成された際に抜きであった全ての領域でチタニア膜３６の残膜が存在し、かつ第１のレジスト膜１５のパターンが形成された際に残しであった全ての領域でチタニア膜３６の残膜が存在していない。また、第１のレジスト膜１５のパターンが形成された際に抜きであった領域におけるチタニア膜３６の膜厚は、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【００８１】
図１２（ｅ）に示すように、膜厚８５ｎｍの第２の反射防止膜７を形成する。第２の反射防止膜７上に膜厚３００ｎｍの第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【００８２】
図１３（ｆ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７およびチタニア膜３６を加工する。図１３（ｇ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８を現像除去する。
【００８３】
図１３（ｈ）に示すように、酸素プラズマで第２の反射防止膜７を除去してから、第１の反射防止膜４をパターニングする。一般に、酸素プラズマを用いた条件では、チタニア膜３６のエッチングレートは、反射防止膜やカーボン膜のエッチングレートよりもずっと遅くなる。
【００８４】
図１３（ｉ）に示すように、チタニア膜３６をマスクとしてＴＥＯＳ膜２を加工する。図１３（ｊ）に示すように、Ｃｌガスのプラズマでチタニア膜３６及び第１の反射防止膜４を除去する。
【００８５】
本実施形態に示したように、マスク層のパターンを用いて、被加工膜を直接加工することが可能な場合は、必ずしも下層膜を用いる必要はない。
【００８６】
本実施形態では、第１の反射防止膜を形成したが、第１のレジストパターンの形成方法によっては、第１の反射防止膜の形成を省略することが可能である。例えば、第１のレジストパターンの形成を電子線にて行う場合には反射防止膜は必ずしも必要ではない。
【００８７】
本実施形態では、マスク層としてチタニア膜を用いたが、実施形態としてはこれに限定されるものではない。被加工膜に対するエッチング耐性を有する材料であれば使用することが可能である。例えば、様々なシリコン原子含有材料や金属原子含有材料を使用することができる。また、エッチングマスク材料が第１のレジストパターンを崩さないような材料である場合には、溶剤に対する耐性を持たせる処理を省略することが可能である。
【００８８】
なお、第１のレジスト膜５のパターンが式（１）の関係を常に満たしている必要はない。第１のレジスト膜５と第２のレジスト膜８との積層領域において、第１のレジスト膜５のパターンが、式（１）の関係を常に満たしていれば良い。第１のレジスト膜５のパターンが、式（１）の関係を満たしてない領域における第１のレジスト膜５周囲のチタニア膜３６は、第２のレジスト膜をマスクに用いたチタニア膜３６のパターニング時に除去される。
【００８９】
（第７の実施形態）
図１４，図１５は、本発明の第７の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１４（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。この処理は、第１の実施形態で図１（ａ）〜図１（ｄ）を参照して説明した処理と同様なので、説明を省略する。図１４（ｂ）に示すように、膜厚１００ｎｍのＳＯＧ膜９と膜厚８５ｎｍの第２の反射防止膜７を順次形成する。
【００９０】
図１４（ｃ）に示すように、第２の反射防止膜７上に、レジスト剤を回転塗布した後、プリベークして膜厚３００ｎｍのポジ型の第２のレジスト膜８を形成する。第２のレジスト膜８は、ポジ型のＡｒＦレジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【００９１】
図１４（ｄ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７を加工する。図１５（ｅ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８及び露出する第１のレジスト膜５を現像除去する。
【００９２】
図１５（ｆ）に示すように、酸素プラズマでポリアセナフチレン膜３をパターニングする。パターニング時、ＳＯＧ膜及び水溶性シリコーン膜がマスクとなる。なお、パターニング時、反射防止膜が全て除去されても、下層にＳＯＧ膜９があるので、ＳＯＧ膜９下の第１のレジスト膜が除去されることはない。
【００９３】
図１５（ｇ）に示すように、反射防止膜、第１のレジスト膜及び水溶性シリコーン膜を除去する。ポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工する。図１５（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【００９４】
本実施形態にて用いたＳＯＧ膜は、下層膜、下層膜を用いない場合には被加工膜に対してエッチング選択性を有するものであれば何を用いてもよい。本実施形態においては、珪素および金属元素から選ばれる１種類以上の元素を含有する材料を用いることができる。
【００９５】
又、第１のレジスト膜のパターンと第２のレジスト膜のパターンとを組み合わせて、通常のリソグラフィでは露光マージンの点で形成が困難であったパターンを容易に形成することが可能になる。具体的な例を一つ挙げる。第１のレジスト膜がＬＳパターンを含み、当該ＬＳパターンに垂直に交差するＬＳパターンを第２のレジスト膜として積層する場合を考える。図１６を参照して、本発明の第７の実施形態に係わる半導体装置の製造工程の変形例を説明する。なお、以下の実施形態では、図１４（ａ）〜図１５（ｈ）に対応させて説明する。
【００９６】
図１６（ａ）に示すように、Ｌ／Ｓパターンを含む第１のレジスト膜５のパターンを形成する（図１４（ａ）を参照した工程に対応）。水溶性シリコーン膜６を成膜した後、第１のレジスト膜５の上面を露出させる。次いで、図１６（ｂ）に示すように、ＳＯＧ膜９及び第２の反射防止膜７を形成した後、第１のレジスト膜のＬ／Ｓパターンに略直交するＬ／Ｓパターンを有する第２のレジスト膜８のパターンを形成する（図１４（ｂ），（ｃ）を参照した工程に対応）。図１６（ｃ）に示すように、第２のレジスト膜８をマスクに第２の反射防止膜７及びＳＯＧ膜９をエッチングする（図１４（ｄ）を参照した工程に対応）。図１６（ｄ）に示すように、第２のレジスト膜８を除去する（図１５（ｅ）を参照した工程に対応）。図１６（ｅ）に示すように、酸素プラズマを照射して第２の反射防止膜７及びＳＯＧ膜９で覆われていない領域の第１のレジスト膜５を除去する（図１５（ｆ）を参照した工程に対応）。図１６（ｆ）に示すように、ＳＯＧ膜９及びポリアセナフチレン膜３をマスクにＴＥＯＳ膜２を加工した後、水溶性シリコーン膜６及びポリアセナフチレン膜３を除去する（図１５（ｇ），（ｈ）を参照した工程に対応）。以上の示した工程で一般的に露光マージンの小さい密なホールパターンを形成することができる。
【００９７】
（第８の実施形態）
図１７，図１８は、本発明の第８の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１７（ａ）に示すように、基板上に膜厚５００ｎｍのＴＥＯＳ膜２，膜厚５００ｎｍのポリアセナフチレン膜３，第１のレジスト膜５，及び膜厚５００ｎｍの水溶性シリコーン膜６を形成する。この処理は、第１の実施形態で図１（ａ），図１（ｂ）を参照して説明した処理と同様なので、説明を省略する。
【００９８】
図１７（ｂ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。エッチバック深さは、第１の実施形態の場合よりも１００ｎｍ前後少なめにする。なお、水溶性シリコーン膜６の形成時、膜厚を２００ｎｍ程度にすることによっても、図１７（ｂ）に示した構造を形成することができる。
【００９９】
図１７（ｃ）に示すように、第２の反射防止膜７を膜厚８５ｎｍで塗布し、プリベークする。これにより、第７の実施形態の図１４（ｂ）と実質的に同一の状態となる。
【０１００】
図１７（ｄ）に示すように、第２のレジスト膜８としてポジ型のＡｒＦレジストを３００ｎｍの厚さで回転塗布しプリベークする。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。
【０１０１】
図１８（ｅ）に示すように、第２のレジスト膜８のパターンをマスクとして第２の反射防止膜７および水溶性シリコーン膜６を加工する。エッチング加工深さは、第１のレジスト膜５が抜きで、かつ、第２のレジスト膜８が抜きであった個所において、水溶性シリコーン膜６の膜厚が、膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回るように設定する。
【０１０２】
図１８（ｆ）に示すように、ウエハ全面に光照射し、第２のレジスト膜８及び露出する第１のレジスト膜５を現像除去する。図１８（ｇ）に示すように、酸素プラズマで第２の反射防止膜７を除去しポリアセナフチレン膜３をパターニングする。
【０１０３】
図１８（ｈ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図１８（ｉ）に示すように、酸素プラズマでポリアセナフチレン膜３をアッシングし、所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１０４】
（第９の実施の形態）
図１９〜図２１は、本発明の第９の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１９（ａ）に示すように、基板１上に被加工膜として膜厚５００ｎｍのＴＥＯＳ膜２を形成する。ＴＥＯＳ膜２上に下層膜として膜厚５００ｎｍのポリアセナフチレン膜３を回転塗布後にベークして形成する。ポリアセナフチレン膜３上にレジスト膜５を膜厚１２５ｎｍで回転塗布しプリベークする。第１のレジスト膜５は化学増幅型ＡｒＦポジレジストである。
【０１０５】
図１９（ｂ）に示すように、レジスト膜５をＡｒＦ露光装置にて露光し、その後、ＰＥＢおよび現像を行うことにより第１のレジスト膜５のパターンを得る。第１のレジスト膜５のパターンは、領域Ｒ１、領域Ｒ２、領域Ｒ３を有する。領域Ｒ２において、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす。領域Ｒ１，Ｒ３の第１のレジスト膜５のパターンは、式（１）の関係を満たさない。領域Ｒ１において第１のレジスト膜５のパターンは、大きな残しパターンである。領域Ｒ３において第１のレジスト膜５のパターンは、微細なラインアンドスペースパターンや孤立ラインである。
【０１０６】
領域Ｒ１における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より厚く形成される。領域Ｒ３における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より薄く形成される。
【０１０７】
図１９（ｄ）に示すように、水溶性シリコーン膜６上に膜厚２００ｎｍの第２のレジスト膜８を形成する。第２のレジスト膜８は、溶液を回転塗布した後、プリベークして形成される。第２のレジスト膜８は、ポジ型のｉ線レジストである。さらに、第２のレジスト膜８を露光および現像し、第２のレジスト膜８のパターンを得る。第２のレジスト膜８のパターンは、第１のレジスト膜５のパターンにおいて大きな残しであった個所が抜きとなっている必要がある。
【０１０８】
図２０（ｅ）に示すように、第２のレジスト膜８をマスクとして水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチングする。水溶性シリコーン膜６を加工した深さは、おおよそ５０ｎｍである。領域Ｒ１では、第１のレジスト膜５上に水溶性シリコーン膜６が残存し、領域Ｒ３では第１のレジスト膜５の上面が露出する。
【０１０９】
図２０（ｆ）に示すように、残った第２のレジスト膜８及び領域Ｒ３の第１のレジスト膜５をＯ２  プラズマで除去する。
【０１１０】
図２０（ｇ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。領域Ｒ３では、水溶性シリコーン膜６が除去される。また、領域Ｒ３では、第１のレジスト膜５の上面が露出し、パターン間に水溶性シリコーン膜６が残存する。水溶性シリコーン膜６が残っていた個所においては、その膜厚は膜厚５００ｎｍのポリアセナフチレン膜３を加工するのに最低限必要な５０ｎｍを常に上回っている。
【０１１１】
図２０（ｈ）に示すように、酸素プラズマでポリアセナフチレン膜３をパターニングする。図２１（ｉ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。
【０１１２】
図２１（ｊ）に示すように、酸素プラズマでポリアセナフチレン膜３のパターンをアッシングし、除去する。以上の工程により、所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１１３】
本実施形態においては、第１のレジスト膜に対応する第１の反射防止膜は用いていないが、第１の反射防止膜を用いても本発明を何ら逸脱しない。本実施形態においては、第２のレジスト膜に対応する第２の反射防止膜は用いていないが、第２の反射防止膜を用いても本発明を何ら逸脱するものではない。
【０１１４】
（第９の実施の形態）
図２２，図２３は、本発明の第１０の実施形態に係わる半導体装置の製造工程を示す断面図である。
第９の実施形態で図１９（ａ）〜図１９（ｃ）を参照して説明した工程を行い、図２２（ａ）に示す構造を形成する。第１のレジスト膜５のパターンは、領域Ｒ１、領域Ｒ２、領域Ｒ３を有する。領域Ｒ２において、第１のレジスト膜５のパターンは、被覆率が９０％以上となる最大の正方形領域の一辺の長さｙ（μｍ）と、被覆率が１０％以下となる最大の正方形領域の一辺の長さｘ（μｍ）の関係が、式（１）の関係を常に満たす。領域Ｒ１，Ｒ３の第１のレジスト膜５のパターンは、式（１）の関係を満たさない。領域Ｒ１において第１のレジスト膜５のパターンは、大きな残しパターンである。領域Ｒ３において第１のレジスト膜５のパターンは、専ら孤立ラインパターンである。
【０１１５】
領域Ｒ１における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より厚く形成される。領域Ｒ３における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚は、領域Ｒ２における第１のレジスト膜５上面上の水溶性シリコーン膜６の膜厚より薄く形成される。
【０１１６】
図２２（ｂ）に示すように、水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチバックする。領域Ｒ１において、第１のレジスト膜５上に水溶性シリコーン膜６が残存する。領域Ｒ２，Ｒ３において、第１のレジスト膜５の上面が露出している。
【０１１７】
図２２（ｃ）に示すように、第９の実施形態と同様に、領域Ｒ２に第２のレジスト膜８を形成する。図２３（ｄ）に示すように、第２のレジスト膜８をマスクとして水溶性シリコーン膜６をＣＦ４／Ｏ２混合ガスのプラズマによりエッチングする。水溶性シリコーン膜６を加工した深さは、おおよそ５０ｎｍである。ここで、領域Ｒ１において、第１のレジスト膜５の上面が露出する。
【０１１８】
図２３（ｅ）に示すように、シンナー処理により、第２のレジスト膜８の残膜を除去する。図２３（ｆ）に示すように、Ｏ２  プラズマにより第１のレジスト膜５を除去する。引き続きＯ２  プラズマによりポリアセナフチレン膜３のパターニングを行う。
【０１１９】
図２３（ｇ）に示すように、ポリアセナフチレン膜３のパターンをマスクとしてＴＥＯＳ膜２を加工する。図２３（ｈ）に示すように、酸素プラズマで水溶性シリコーン膜６のパターンをアッシングする。以上説明した工程により所望のＴＥＯＳ膜２のパターンを得ることができる。
【０１２０】
本実施形態においては、第１のレジスト膜に対応する第１の反射防止膜は用いていないが、第１の反射防止膜を用いても本発明の実施は可能であり、本発明の範囲を何ら逸脱するものではない。本実施形態においては、第２のレジスト膜に対応する第２の反射防止膜は用いていないが、第２の反射防止膜を用いても本発明の実施は可能であり、本発明の範囲を何ら逸脱するものではない。
【０１２１】
（変形例）
各実施形態では、被加工膜としてＴＥＯＳ膜を用いた例を示したが、本発明の実施は、被加工膜の種類によって限られるものではない。例えば、ポリシリコン膜、アルミニウム膜を始め、様々な金属膜、半導体膜、絶縁体膜の利用が可能である。
【０１２２】
各実施形態では、下層膜としてポリアセナフチレン膜を用いた例を示したが、本発明の実施は、下層膜の種類によって限られるものではない。例えば、ノボラック樹脂膜、ポリイミド膜、ポリアリーレン膜、ポリアリーレンエーテル膜などの使用が可能である。
【０１２３】
各実施形態では、レジスト膜５，８にＡｒＦレジスト、ｉ線用レジストを用いたが、これに限定されるものではない。レジスト膜５，８として、ＡｒＦレジスト、ｇ線用レジスト、ｉ線用レジスト、ＫｒＦ用レジスト、Ｆ２用レジスト、電子線用レジスト、Ｘ線用レジスト、ＥＵＶ用レジスト、インプリントリソグラフィ用レジストなどと、以上それぞれに対応する露光装置を用いることが可能である。
【０１２４】
各実施形態では、マスク層として水溶性シリコーン膜６を用いたが、本発明の実施はこれに限定されるものではない。レジスト膜５を完全に消失させてしまう材料でなければ、本発明の実施に使用することができる。例えば、レジスト膜５を溶解させない溶媒を用いたＳＯＧ膜を用いることが可能である。
【０１２５】
各実施形態では、エッチバック方法としてＲＩＥを用いたが、本発明の実施はこれに限定されるものではない。例えば、エッチングマスク材料として放射線感受性ポリシラン、放射線感受性ポリゲルマン、放射線感受性ポリスタナン、放射線感受性ポリシラザン、放射線感受性ポリシロキサン、放射線感受性ポリカルボシラン、放射線感受性ジシラニレン−π−電子系ポリマー、それら各化合物の２種類以上の共重合体、ベンゼン環の置換基に珪素原子を含有するノボラック樹脂、およびベンゼン環の置換基に珪素原子を含有するポリヒドロキシスチレン樹脂、または、これら各化合物のいずれかと放射線感受性物質との混合物を用いても良い。ここにあげた材料の場合、エッチバックのかわりに、エネルギー線（光線、電子線、またはイオンビーム）の照射によりエッチングマスク材料を感光させた後、レジスト膜のパターン間にエッチングマスク材料が残るような現像処理を行えば良い。このエッチングマスク材料を残す方法は、本発明者が特願２００２−１２２８６２で出願している。レジスト膜のパターンを完全に消失させてしまう材料でない必要がある。
【０１２６】
第２，３実施形態において、第２のレジスト膜８を除去した後、第２の反射防止膜７を除去してポリアセナフチレン膜３をパターニングする例を示した。しかし、例えば酸素プラズマを用いて、第２のレジスト膜８および第２の反射防止膜７の除去と、ポリアセナフチレン膜３とのパターニングを一括して行うことも可能である。
【０１２７】
第４の実施形態において、第２のレジスト膜８を除去してから、第２の反射防止膜７を除去しカーボン膜２３をパターニングする例を示した。しかし、例えば酸素プラズマを用いて、第２のレジスト膜８および第２の反射防止膜７の除去と、カーボン膜２３のパターニングを一括して行うことも可能である。
【０１２８】
第１０の実施形態において、第２のレジスト膜８の残膜の除去と、第１のレジスト膜の除去及びポリアセナフチレン膜３のパターニングとを個別に行ったが、一連の処理で行うことも可能である。例えば、Ｏ２プラズマを用いれば、第２のレジスト膜８の残膜の除去と、第１のレジスト膜の除去及びポリアセナフチレン膜３のパターニングとを一連の処理で処理することが可能である。
【０１２９】
マスク層（水溶性シリコーン膜６，ＳＯＧ膜１６）の表面を後退させる際、ウェットエッチング法、ドライエッチング法、化学機械研磨法を用いる或いは、二つ以上の方法を組み合わせれば良い。マスク層（水溶性シリコーン膜６，ＳＯＧ膜１６）の表面を後退させる際、前記マスク層と前記第１のレジスト膜との後退速度が近い加工条件を用いることが好ましい。特に化学機械研磨を用いる場合は、マスク材料の段差を低減することが可能であるので、数１〜数７に示す式の制限を緩めることができる。
【０１３０】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１３１】
【発明の効果】
以上説明したように本発明によれば、反転マスクプロセスを用いて、所定のパターンを作成することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】レジストパターンに課せられる必要条件を示す図。
【図３】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第２の実施形態に係わる半導体装置の製造工程の変形例を示す断面図。
【図６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第６の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】第６の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第７の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】第７の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】第７の実施形態に係わる半導体装置の製造工程の変形例を示す断面図。
【図１７】第８の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】第８の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】第９の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】第１０の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２３】第１０の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
１…基板，２…ＴＥＯＳ膜，３…ポリアセナフチレン膜，４…第１の反射防止膜，５…（第１の）レジスト膜，６…水溶性シリコーン膜，７…第２の反射防止膜，８…第２のレジスト膜，１５…レジスト膜，１５…第１のレジスト膜，１６…ＳＯＧ膜，２３…カーボン膜，３６…チタニア膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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