(57)【要約】【課題】  ダミーセルの追加によるゲート数の増加を極力抑え、既存のフリップフロップセルとダミー用のフリップフロップセルのクロックスキューを悪化させることなく、且つクロック系統数の大小に関係なく回路修正に必要な数のフリップフロップセルを確保可能なレイアウト設計手法を提供する。【解決手段】  このイメージ図では、クロック系統ＣＴＳ１、ＣＴＳ２、ＣＴＳ３と、それぞれの出力線に接続されたセル４、８、１１と、各出力線５に接続された既存のＦＦ６、９、１２と、同じく各出力線５に接続されたダミーセル７、１０、１３とを備えて構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路のレイアウト設計方法であって、
フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するマクロセルであるダミーダミーセルを備え、
ダミー用のフリップフロップセルの代わりに前記ダミーダミーセルを接続してクロックツリーシンセシスを実施しておき、その後、フリップフロップセルの追加を含む回路修正が必要になった場合、前記回路修正部分に接続されている前記ダミーダミーセルをフリップフロップセルと置き換えることを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
前記ダミーダミーセルの横幅サイズは、１グリッドの整数倍で作成されるインバータセルと等価な構造を有することを特徴とする請求項１に記載の半導体集積回路のレイアウト設計方法。
【請求項３】
前記半導体集積回路が複数のクロック系統を必要とする場合、各クロック系統に前記ダミーダミーセルをそれぞれ配置しておくことを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト設計方法。
【請求項４】
予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路のレイアウト設計方法であって、
フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するダミーダミーセルと、ダミー用のフリップフロップセルとを備え、
予め前記ダミーダミーセルの近傍に前記ダミー用のフリップフロップセルを配置し、その後、前記フリップフロップセルの追加を含むメタル改訂が必要になった場合、回路修正が必要な回路の近傍にある前記ダミーダミーセルへの配線を切断し、当該ダミーダミーセルの近傍に配置されたダミー用のフリップフロップセルを当該ダミーダミーセルの代わりに接続するようにしたことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項５】
予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路の製造方法であって、
フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するダミーダミーセルを備え、
ダミー用のフリップフロップセルの代わりに前記マクロセルを接続してクロックツリーシンセシスを実施しておき、その後、フリップフロップセルの追加を含む回路修正が必要になった場合、前記回路修正部分に接続されている前記ダミーダミーセルをフリップフロップセルと置き換えることを特徴とする半導体集積回路の製造方法。
【請求項６】
前記ダミーダミーセルの横幅サイズは、１グリッドの整数倍で作成されるインバータセルと等価な構造を有することを特徴とする請求項５に記載の半導体集積回路の製造方法。
【請求項７】
前記半導体集積回路が複数のクロック系統を必要とする場合、各クロック系統に前記ダミーダミーセルをそれぞれ配置しておくことを特徴とする請求項５又は６に記載の半導体集積回路の製造方法。
【請求項８】
予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路の製造方法であって、
フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するダミーダミーセルと、ダミー用のフリップフロップセルとを備え、
予め前記ダミーダミーセルの近傍に前記ダミー用のフリップフロップセルを配置し、その後、前記フリップフロップセルの追加を含むメタル改訂が必要になった場合、回路修正が必要な回路の近傍にあるダミーダミーセルへの配線を切断し、当該ダミーダミーセルの近傍に配置されたダミー用のフリップフロップセルを当該ダミーダミーセルの代わりに接続するようにしたことを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計方法及び製造方法に関し、さらに詳しくは、スタンダードセル方式による半導体集積回路の設計方法及び製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）等の半導体集積回路の設計手法は、主として二つに分類される。第１の設計手法は、ゲートアレイ方式と呼ばれるものであり、基本セル（２入力のＮＡＮＤゲート相当分のトランジスタ）を碁盤の目のようにアレイ状に配置した下地データを予め用意しておき、基本セル間の配線（上地）を任意に行うことにより、ユーザの希望する機能を実現するものである。また製造工程は配線用のマスクを変更するだけなので、短納期、低コストである。第２の設計手法は、スタンダードセル方式と呼ばれるものであり、予め機能ブロックがいくつかの標準的なセルとして用意してあるので、トランジスタを効率的に配置し、配線することができる。これによりユーザの希望に合った高機能なＬＳＩを作ることができるが、開発期間はゲートアレイ方式に比べて長くなってしまう。
またスタンダードセル方式のＬＳＩで回路修正を行う場合、その都度セルの配置、配線をし直さなければならず、回路修正が容易にできないという欠点があった。即ち、スタンダードセル方式で作成されたファンクションセルは、拡散層（下地）と配線層（上地）が一体化しているので、回路修正に伴いセルが追加になるということは、配線用のマスクだけでなく、全てのマスクパターンが変更になるということであり、コスト、開発期間の点で大きな問題となってしまう。
そこで上記の欠点を克服する手段として、特開平１１−１２６８２３号公報に従来より広く一般的に知られている手法が開示されている。これは本来の機能には不要なセル（以下、ダミーセルと呼ぶ）を予めチップ内に配置しておき、回路修正の必要性が生じた場合、このダミーセルを用いて希望の機能を実現する方法である。この場合、ダミーセルを用いるように配線を変更するだけで済むので、従来のスタンダードセル方式のように全ての作業をやり直す必要がなく、ゲートアレイ方式と同様に短納期、低コストで回路修正が可能となる。
以下にダミーセルを用いた設計の流れを簡単に説明する。まずユーザは回路修正が必要になる恐れのある論理機能ブロックに、その回路修正を行うのに必要な数、必要な種類のダミーセルを予め追加したネットリストを用意する。レイアウト工程ではこのネットリストの情報に基づいて、始めにマクロセル（ダミーセルを含む）及びＲＡＭ、ＲＯＭ、ＣＰＵなどのメガセルの配置を行う。次にクロックツリーシンセシスの処理（詳細は後述する）を行う。ここまでで回路に必要なセルの配置は全て完了しているので、最後にセル間の配線を行う。あとは配置配線情報を基に、レイアウトデータとネットリストを出力するだけである。ここでレイアウト完了後に回路修正を行う必要が生じた場合、このレイアウトデータを直接修正する方法と、回路修正を反映したネットリストを作成してＥＣＯ（Engineering Change Order）という技術を使って、レイアウト装置によりレイアウトを変更する方法の何れかの方法で回路修正を実施している。
【特許文献１】特開平１１−１２６８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のスタンダードセル方式における第１の問題は、ダミーセルを入れすぎて希望のチップサイズに収まりきらないことがあるという点である。この問題は、ダミーセルの数を減らして再度レイアウトを行うことで回避できるが、レイアウト工期が長くなるという問題が残る。またどれだけダミーセルを減らせるかの判断は人の感に頼るため、繰り返しが発生する可能性もある。
また第２の問題は、フリップフロップセルを実際に回路修正に使用する際には、既存のフリップフロップセルとのクロックスキューが合わされていないと、既存のフリップフロップセルとの間のタイミング調整が複雑になり、容易には使えなくなってしまうという点である。この問題は、あらかじめ回路修正が必要になる恐れのある全てのクロック系統にダミー用のフリップフロップセルを接続しておき、クロックツリーシンセシスで既存のフリップフロップセルと共にクロックスキューを合わせることで回避できる。図４に従来技術のクロックツリーのイメージ図を示す。図４の例ではクロック系統はＣＴＳ１、ＣＴＳ２、ＣＴＳ３の３つあるので、それぞれに既存のフリップフロップセル２０の他にダミー用のフリップフロップセル２１を繋いでおくことが必要になる。
【０００４】
また第３の問題は、第２の問題の回避策では、クロック系統が多くなればなるほど、ダミー用のフリップフロップセル２１を多数追加しなければいけなくなり、結局第１の問題が発生してしまう点である。そのため、追加するダミー用のフリップフロップセル２１の総数を削減しようとして、各々のクロック系統に入れておく数を減らしたり、回路修正の可能性が低いと判断したクロック系統に全く入れなかったりすることが考えられる。その結果、実際に想定外の回路修正が発生したときに使用できるクロックスキューの合ったダミー用のフリップフロップセルが足りなくなったり、全く無いといったことになる虞がある。こうなると工期を犠牲にして再度レイアウトをやり直すか、タイミング調整の手間が掛かるのを受け入れて、クロックスキューの合っていない他のクロック系統のダミー用のフリップフロップセルを使用するしか選択肢がなくなってしまう。
本発明は、かかる課題に鑑み、ダミーセルの追加によるゲート数の増加を極力抑え、既存のフリップフロップセルとダミー用のフリップフロップセルのクロックスキューを悪化させることなく、且つクロック系統数の大小に関係なく回路修正に必要な数のフリップフロップセルを確保可能なレイアウト設計手法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明はかかる課題を解決するために、請求項１は、予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路のレイアウト設計方法であって、フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するマクロセルであるダミーダミーセルを備え、ダミー用のフリップフロップセルの代わりに前記ダミーダミーセルを接続してクロックツリーシンセシスを実施しておき、その後、フリップフロップセルの追加を含む回路修正が必要になった場合、前記回路修正部分に接続されている前記ダミーダミーセルをフリップフロップセルと置き換えることを特徴とする。
スタンダードセル方式による半導体集積回路のレイアウト設計方法では、回路修正による設計変更が発生することを想定して、ダミー用のフリップフロップセルを予め備えておくのが通例である。しかし、回路規模の関係で多くのダミー用のセルを設けておくことはできない。そこで本発明では、フリップフロップセルのクロック入力ピンと等価な入力ゲート容量を有するダミーダミーセルを、クロック入力ピンと同一の回路に繋いでクロックツリーシンセシスを実施しておき、フリップフロップセルの追加を含む回路修正が必要になった場合、このダミーダミーセルをフリップフロップセルと置き換えるものである。
ここでクロックツリーシンセシスとは、クロック信号にバッファツリーが形成され、本来の機能に必要なフリップフロップセルだけでなく、ダミーダミーセルも含めて、クロックスキューが合うように最適な場所にバッファが配置されることを言う。
請求項２は、前記ダミーダミーセルの横幅サイズは、１グリッドの整数倍で作成されるインバータセルと等価な構造を有することを特徴とする。
本発明では、始めにフリップフロップセルのクロック入力ピンと等価な入力ゲート容量を持つダミーダミーセルを用意しておく。ダミーダミーセルのサイズ（面積）は小さい方がゲート数増加を抑えられるので都合が良い。通常、スタンダードセル方式のマクロセルの高さは全て同じで作成されている。また横幅はグリッドという基本単位で管理されており、各マクロセルは１グリッドの整数倍の幅で作成されている。そこでダミーダミーセルは、最もサイズの小さなマクロセルであるインバータセルと等価な構造にしておけば良い。
【０００６】
請求項３は、前記半導体集積回路が複数のクロック系統を必要とする場合、各クロック系統に前記ダミーダミーセルをそれぞれ配置しておくことを特徴とする。
予め各クロック系統に十分な数のダミーダミーセルを接続しておけば、クロック系統数の大小に関係なく、回路修正に必要な数のフリップフロップセルを確保することができる。
請求項４は、予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路のレイアウト設計方法であって、フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するダミーダミーセルと、ダミー用のフリップフロップセルとを備え、予め前記ダミーダミーセルの近傍に前記ダミー用のフリップフロップセルを配置し、その後、前記フリップフロップセルの追加を含むメタル改訂が必要になった場合、回路修正が必要な回路の近傍にある前記ダミーダミーセルへの配線を切断し、当該ダミーダミーセルの近傍に配置されたダミー用のフリップフロップセルを当該ダミーダミーセルの代わりに接続するようにしたことを特徴とする。
メタル改訂ではセルの追加、削除は不可能である。従って、メタル改訂を考慮するとダミー用のフリップフロップセルを予めレイアウトしておくことがどうしても必要になる。そこで本発明では、最初のレイアウト時に各クロック系統のダミーダミーセルを固めて配置しておき、さらにその近傍にダミー用のフリップフロップセルを固めて配置しておくものである。
請求項５は、予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路の製造方法であって、フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するマクロセルを備え、ダミー用のフリップフロップセルの代わりに前記マクロセルを接続してクロックツリーシンセシスを実施しておき、その後、フリップフロップセルの追加を含む回路修正が必要になった場合、前記回路修正部分に接続されている前記マクロセルをフリップフロップセルと置き換えることを特徴とする。
かかる発明によれば、請求項１と同様の作用効果を奏する。
【０００７】
請求項６は、前記ダミーダミーセルの横幅サイズは、１グリッドの整数倍で作成されるインバータセルと等価な構造を有することを特徴とする。
かかる発明によれば、請求項２と同様の作用効果を奏する。
請求項７は、前記半導体集積回路が複数のクロック系統を必要とする場合、各クロック系統に前記マクロセルをそれぞれ配置しておくことを特徴とする。
かかる発明によれば、請求項３と同様の作用効果を奏する。
請求項８は、予め機能ブロックが複数の標準的なセルとして用意してあるスタンダードセル方式による半導体集積回路の製造方法であって、フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するマクロセルと、ダミー用のフリップフロップセルとを備え、予め前記マクロセルの近傍に前記ダミー用のフリップフロップセルを配置し、その後、前記フリップフロップセルの追加を含むメタル改訂が必要になった場合、回路修正が必要な回路の近傍にあるマクロセルへの配線を切断し、当該マクロセルの近傍に配置されたダミー用のフリップフロップセルを当該マクロセルの代わりに接続するようにしたことを特徴とする。
かかる発明によれば、請求項４と同様の作用効果を奏する。
【発明の効果】
【０００８】
請求項１、５の発明によれば、フリップフロップセルのクロック入力ピンが有する入力ゲート容量と等価な入力ゲート容量を有するダミーダミーセルを備え、ダミー用のフリップフロップセルの代わりにダミーダミーセルをクロック入力ピンと同一の回路に接続してクロックツリーシンセシスを実施しておき、その後、フリップフロップセルの追加を含む回路修正が必要になった場合、ダミーダミーセルをフリップフロップセルと置き換え可能としたので、元々のクロックスキューを悪化させることなく回路修正に必要なフリップフロップセルを追加することが可能となる。
また請求項２、６では、ダミーダミーセルの横幅サイズは、１グリッドの整数倍で作成されるインバータセルと等価な構造を有するので、１つのセルで大幅なグリッドのサイズを削減することができる。
また請求項３、７では、半導体集積回路が複数のクロック系統を必要とする場合、各クロック系統にダミーダミーセルをそれぞれ配置しておくので、クロック系統数の大小に関係なく、回路修正に必要な数のフリップフロップセルを確保することができる。
また請求項４、８では、本発明では、予め各クロック系統のダミーダミーセルを固めて配置しておき、予めマクロセルの近傍にダミー用のフリップフロップセルを配置し、その後、フリップフロップセルの追加を含むメタル改訂が必要になった場合、回路修正が必要な回路の近傍にあるダミーダミーセルへの配線を切断し、当該ダミーダミーセルの近傍に配置されたダミー用のフリップフロップセルを当該ダミーダミーセルの代わりに接続するようにしたので、配線長をあまり変えることなくダミーダミーセルからダミー用のフリップフロップセルへ繋ぎかえることができ、クロックスキューへの影響を最小限に抑えてダミー用のフリップフロップセルを使えるようにすることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
まず本発明の実施形態を説明する前に、各実施形態に共通な部分を以下に説明する。始めにフリップフロップセルのクロック入力ピンと等価な入力ゲート容量を持つダミーダミーセルを用意しておく。ダミーダミーセルのサイズ（面積）は小さい方がゲート数増加を抑えられるので都合が良い。通常、スタンダードセル方式のマクロセルの高さは全て同じで作成されている。また横幅のサイズはグリッドという基本単位で管理されており、各マクロセルは１グリッドの整数倍の幅で作成されている。そこでダミーダミーセルは、最もサイズの小さなマクロセルであるインバータセルと等価な構造にしておけば良い。図３には各セルのサイズを相対的に比較するために、あるテクノロジライブラリを元にして各セルのサイズを比較した図である。図３ではダミー用のフリップフロップセルとして通常よく使用される非同期セット、リセット付きのＦＦ３２が３５グリッドであるのに対して、ダミーダミーセル３０は、インバータセル３１と同様に３グリッドであるので、１つのセルで３２グリッドのサイズが削減できることになる。
【００１０】
ユーザは従来のダミー用のフリップフロップセルの代わりに、ダミーダミーセルをクロックツリーシンセシス（以下、ＣＴＳと呼ぶ）の基となるクロック信号に接続したネットリストを作成する。レイアウト工程ではこのネットリストの情報に基づいてＣＴＳを実行する。ＣＴＳによりクロック信号にバッファツリーが形成され、本来の機能に必要なフリップフロップセルだけでなく、ダミーダミーセルも含めて、クロックスキューが合うように最適な場所にバッファが配置される。
また以下で説明する実施形態では、レイアウトの工程が終了したあとにフリップフロップの追加を含む回路修正が必要になった場合を想定している。そして第１の実施形態では、それがチップの開発途中であってまだセルの追加、削除が可能な場合や、チップ完成後の改訂であっても配線用のマスクだけでなく全てのマスクパターンを変更することが可能な場合を想定している。また第２の実施形態では、チップ完成後の改訂で配線用のマスクしか変更できない場合（以下、メタル改訂と呼ぶ）を想定している。
【００１１】
図１は本発明の第１の実施形態に係るクロックツリーのイメージ図である。このイメージ図では、クロック系統ＣＴＳ１、ＣＴＳ２、ＣＴＳ３と、それぞれの出力線に接続されたセル４、８、１１と、各出力線５に接続された既存のＦＦ６、９、１２と、同じく各出力線５に接続されたダミーダミーセル７、１０、１３とを備えて構成される。
フリップフロップセルの追加を含む回路修正が必要になると、ユーザはまず回路修正が必要な回路の近傍に配置されている所望のクロック系統に接続されているダミーダミーセルをレイアウトを見て選び出す。次にレイアウト後のネットリストに対して、選び出したダミーダミーセルをフリップフロップセルに置き換える修正を行う。当然、その他の回路修正もここで行っておく。次にレイアウト装置に修正後のネットリストを読み込ませＥＣＯ（Engineering Change Order）を実行する。その際、元々あったダミーダミーセルの位置に置き換えるフリップフロップセルを配置する。これはインスタンス名を同じにしておくことで、レイアウト装置が自動的に行ってくれる。ここでグリッドの小さなセルをグリッドの大きなセルに置き換えるので、当然フリップフロップセルを配置するスペースは無いと思われるが、レイアウト装置は自動的に周りのセルや配線を少しずらしてフリップフロップセルを配置してくれる。
例えば、図１のＣＴＳ１のセル４の出力線５に接続された既存のＦＦ６の回路に、フリップフロップセルの追加を含む回路修正が必要になったとすると、複数のダミーダミーセル７をレイアウトを見て選び出す。次にレイアウト後のネットリストに対して、選び出したダミーダミーセル７をフリップフロップセル１４に置き換える修正を行う。このようにしてダミーダミーセル７と同じ位置にフリップフロップセル１４を配置することで、前段のセル４からの配線長を変えずにセルを置き換えることができる。またダミーダミーセル７とフリップフロップセル１４のセルの入力ゲート容量は、既に述べた通り同じ容量になるように作成している。したがって前段のセル４に付加するトータルの負荷容量は全く変らないので、元々のクロックスキューを悪化させることなく回路修正に必要なフリップフロップセルを用意することが可能となる。
またサイズに関しては、本実施形態では回路修正が決まってから必要な数だけダミーダミーセルをフリップフロップセルに置き換えているので、予め不必要なフリップフロップセルを配置しておく必要がなく、その分の優位性が生まれる。ただし予め追加していたダミーダミーセルを全てフリップフロップセルに置き換えなければならないような大規模な回路修正が入った場合は、従来の手法と全く同じになってしまうので優位性はなくなってしまうことになる。
さらにクロック系統数の大小に関係なく、回路修正に必要な数のフリップフロップセルを確保するという課題も、各クロック系統ＣＴＳ１〜ＣＴＳ３に十分な数のダミーダミーセル７、１０、１３を接続しておくことで達成できる。
【００１２】
図２は本発明の第２の実施形態に係るレイアウトのイメージ図である。このイメージ図では、クロック系統ＣＴＳ１、ＣＴＳ２、ＣＴＳ３と、それぞれの出力線に接続されたセル４５、４６、４８と、各出力線４４、４７、４９に接続された既存のダミーダミーセル４０、４１、４２と、それに近接されたダミー用ＦＦ４３とを備えて構成される。メタル改訂ではセルの追加、削除は不可能なので、メタル改訂を考慮するとダミー用のフリップフロップセルを予めレイアウトしておくことがどうしても必要になる。そこで最初のレイアウト時に図２に示すように、各クロック系統のダミーダミーセル４０、４１、４２を固めて配置しておき、さらにその近傍にダミー用のフリップフロップセル４３を固めて配置しておく。ここでダミー用のフリップフロップ４３の入力ピンは論理レベルを「０」に固定するか「１」に固定にしておけば良い。そしてフリップフロップセルの追加を含むメタル改訂が必要になると、ユーザはまず回路修正が必要な回路の近傍に配置されている所望のクロック系統に接続されているダミーダミーセルと、ダミー用のフリップフロップセルをレイアウトを見て選び出す。次にレイアウト後のネットリストに対して、ダミーダミーセルへの配線を切断し、その代わりにフリップフロップセルを接続する修正を行う。当然、その他の回路修正もここで行っておく。
例えば、図２のＣＴＳ１のセル４５の出力線４４に接続されたダミーダミーセル４０と、ダミー用のフリップフロップセル４３をレイアウトを見て選び出す。次にレイアウト後のネットリストに対して、ダミーダミーセル４０への配線４４を切断し、その代わりにダミー用フリップフロップセル４３を接続する修正を行う。
【００１３】
次にレイアウト装置に修正後のネットリストを読み込ませＥＣＯを実行する。ここでは第１の実施形態の場合と違って、始めのダミーダミーセルへの配線長と繋ぎ替えたあとのダミー用のフリップフロップセルへの配線長を全く同じにすることはできないので、クロックスキューに悪影響を与えることになるが、元々ダミーダミーセルとダミー用のフリップフロップセルを近傍配置してあるので、クロックスキューへの影響を最小限に抑えることができる。
またサイズに関しては、予めダミー用のフリップフロップセルを配置しておかなければならない分、第１の実施形態に較べて優位性は薄れるが、従来技術のように各々のクロック系統に入れておく訳ではないので、その分の優位性がある。さらにクロック系統数の大小に関係なく、回路修正に必要な数のフリップフロップセルを確保するという課題も、予め各クロック系統に十分な数のダミーダミーセルを接続しておき、かつ十分な数のダミー用のフリップフロップセルを配置しておくことで達成できる。
尚、本実施形態のレイアウト設計方法によりスタンダードセル方式の半導体集積回路を製造することが可能であることは言うまでもない。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係るクロックツリーのイメージ図である。
【図２】本発明の第２の実施形態に係るレイアウトのイメージ図である。
【図３】各セルのサイズを相対的に比較するために、あるテクノロジライブラリを元にして各セルのサイズを比較した図である。
【図４】従来技術のクロックツリーのイメージ図である。
【符号の説明】
【００１５】
１、２、３  クロック系統ＣＴＳ、４、８、１１  セル、５  出力線、６、９、１２  既存のＦＦ、７、１０、１３  ダミーダミーセル
【図１】
2005322694.tif 000003
【図２】
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【図３】
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【図４】
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