(57)【要約】【課題】第１ステージに供給するスタートパルスとクロック信号が同期しなくてもゲート駆動パルスを出力することができるシフトレジスタ及びこれを用いた液晶表示装置を提供する。【解決手段】ゲート駆動パルスを順次出力する複数のステージを具備したシフトレジスタにおいて、少なくとも１つのステージは第１クロック信号によりターンオンしてスタートパルスを第１ノードに印加する第１スイッチング素子と、前記第１クロック信号によりターンオンして第１供給電圧を第２ノードに印加する第２スイッチング素子と、前記第１ノードに印加したスタートパルスによりターンオンして第２クロック信号を出力する第３スイッチング素子と、前記第２ノードに印加した第１供給電圧によりターンオンして第２供給電圧を出力する第４スイッチング素子と、前記スタートパルスによりターンオンして前記スタートパルスを前記第１ノードに印加する第５スイッチング素子とを含んで構成されたものである。【選択図】図５
2005338758.tif 000002
【特許請求の範囲】
【請求項１】
ゲート駆動パルスを順次出力する複数のステージを具備したシフトレジスタにおいて、
少なくとも１つのステージは、
第１クロック信号によりターンオンしてスタートパルスを第１ノードに印加する第１スイッチング素子と、
前記第１クロック信号によりターンオンして第１供給電圧を第２ノードに印加する第２スイッチング素子と、
前記第１ノードに印加したスタートパルスによりターンオンして第２クロック信号を出力する第３スイッチング素子と、
前記第２ノードに印加した第１供給電圧によりターンオンして第２供給電圧を出力する第４スイッチング素子と、
前記スタートパルスによりターンオンして前記スタートパルスを前記第１ノードに印加する第５スイッチング素子と
を含んで構成することを特徴とするシフトレジスタ。
【請求項２】
前記少なくとも１つのステージは、
前記第１ノードの充電状態によりターンオンして前記第２供給電圧を導通させる第６スイッチング素子と、
前記第２クロック信号の論理によりターンオンして前記第６スイッチング素子を経由する第２供給電圧を前記第２ノードに充電させる第７スイッチング素子と
をさらに具備することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第１乃至第７スイッチング素子はＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのうち何れか１つである
ことを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記第１スイッチング素子と第５スイッチング素子とは互いに並列に接続する
ことを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記第１スイッチング素子のソースと前記第５スイッチング素子のソースとが互いに接続し、前記第１スイッチング素子のドレインと前記第５スイッチング素子のドレインとが互いに接続し、前記第５スイッチング素子のゲートは前記第５スイッチング素子のソースに接続する
ことを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
前記少なくとも１つのステージは前記複数のステージの全てに該当する
ことを特徴とする請求項１に記載のシフトレジスタ。
【請求項７】
前記少なくとも１つのステージは最初のステージに該当する
ことを特徴とする請求項１に記載のシフトレジスタ。
【請求項８】
互いに垂直交差する複数のゲートライン及びデータラインが具備された液晶パネルと、
前記液晶パネルの各ゲートラインにゲート駆動パルスを順次供給するゲートドライバーと、
前記各ゲートドライバーのシフトレジスタに具備された複数のステージを具備し、
前記ステージは、第１クロック信号によりターンオンしてスタートパルスを第１ノードに印加する第１スイッチング素子と、
前記第１クロック信号によりターンオンして第１供給電圧を第２ノードに印加する第２スイッチング素子と、
前記第１ノードに印加したスタートパルスによりターンオンして第２クロック信号を出力する第３スイッチング素子と、
前記第２ノードに印加した第１供給電圧によりターンオンして第２供給電圧を出力する第４スイッチング素子と、
前記スタートパルスによりターンオンして前記スタートパルスを前記第１ノードに印加する第５スイッチング素子と
を含んで構成することを特徴とする液晶表示装置。
【請求項９】
前記少なくとも１つのステージは、前記第１ノードの充電状態によりターンオンして前記第２供給電圧を導通させる第６スイッチング素子と、
前記第２クロック信号の論理によりターンオンして前記第６スイッチング素子を経由する第２供給電圧を前記第２ノードに充電させる第７スイッチング素子をさらに具備する
ことを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記第５スイッチング素子は、前記複数のステージのうち、前記スタートパルスが印加される最初のステージにのみ具備する
ことを特徴とする請求項８に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特にスタートパルスとクロック信号の同期化が不要なシフトレジスタ及びこれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
情報化社会が発展するにつれ、表示装置に対する要求も多様な形態に広がってきており、これに相応して、近来では、ＬＣＤ、ＰＤＰ、ＥＬＤ、ＶＦＤ等様々な平板表示装置が研究され、一部は既に様々な装備で表示装置として活用されている。そのうち、現在、画質が優れ、軽量、薄型、低消費電力の長所により移動型画像表示装置の用途としてＣＲＴを代替してＬＣＤが最も多く用いられており、ノートパソコンのモニターのような移動型の用途以外にも放送信号を受信してディスプレイするテレビ及びコンピュータのモニターなどに多様に開発されている。
【０００３】
このように液晶表示装置が様々な分野で画面表示装置としての役割を果たすために色々な技術的な発展が成されたにもかかわらず、画面表示装置として画像の品質を高める作業は前記長所と相反する面が多々ある。したがって、液晶表示装置が一般的な画面表示装置として多様な部分に用いられるためには、軽量、薄型、低消費電力の特徴を維持しながらも、高精細、高輝度、大画面等、高品位画像をどの程度表すことができるかが発展の鍵になると言える。
【０００４】
このような液晶表示装置は、画像を表示する液晶パネルと前記液晶パネルに駆動信号を印加するための駆動部とに大別することができ、前記液晶パネルは所定空間をもって貼り合わされた第１及び第２ガラス基板と、前記第１基板と第２ガラス基板間に注入された液晶層とで構成される。
【０００５】
ここで、前記第１ガラス基板（ＴＦＴアレイ基板）には、所定間隔をもって一方向に配列される複数のゲートラインと、画素領域を定義するために前記各ゲートラインと垂直方向に一定の間隔をもって配列される複数のデータラインと、前記画素領域にマトリックス状に形成される複数の画素電極と、前記各ゲートラインとデータラインが交差する部分に形成されて前記ゲートラインのスキャン信号によりスイッチングされ、前記データラインのデータ信号を前記各画素電極に伝達する複数の薄膜トランジスタが形成される。また、第２ガラス基板（カラーフィルター基板）には、前記画素領域を除外した部分の光を遮断するためのブラックマトリックス層と、カラー色相を表現するためのＲ、Ｇ、Ｂカラーフィルター層と、画像を表すための共通電極とが形成される。
【０００６】
このような前記第１及び第２ガラス基板は、スペーサにより所定空間をもって液晶注入口を有するシール材により貼り合わされて前記２基板間に液晶が形成される。
【０００７】
以下、添付された図面を参考として従来の液晶表示装置の駆動回路を説明すると次の通りである。
【０００８】
図１は、一般的な液晶表示装置の駆動回路を示したブロック構成図である。図１に示したように、複数のゲートラインＧとデータラインＤが互いに垂直方向に配列されてマトリックス状の画素領域を有する液晶表示パネル２１と、前記液晶表示パネル２１にスキャン信号とデータ信号を供給する駆動回路部２２と、前記液晶表示パネル２１に一定の光源を提供するバックライト２８とで区分される。
【０００９】
ここで、前記駆動回路部２２は、前記液晶表示パネル２１の各データラインにデータ信号を入力するデータドライバー２１ｂと、前記液晶表示パネル２１の各ゲートラインＧにスキャン信号を印加するゲートドライバー２１ａと、液晶表示パネルの駆動システム２７から入力されるディスプレイデータＲ、Ｇ、Ｂと、垂直及び水平同期信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、クロック信号ＤＣＬＫ等の制御信号が入力されて前記液晶表示パネル２１の各データドライバー２１ｂとゲートドライバー２１ａとが画面を再生するに適合するタイミングで各ディスプレイデータとクロック及び制御信号をフォーマットして出力するタイミングコントローラー２３と、前記液晶表示パネル２１及び各部に必要な電圧を供給する電源供給部２４と、前記電源供給部２４から電源が印加されて前記データドライバー２１ｂが入力されるデジタルデータをアナログデータと変換する時、必要な基準電圧を前記データドライバー２１ｂに供給するガンマ基準電圧部２５と、前記電源供給部２４から出力された電圧を用いて液晶表示パネル２１に用いられる定電圧ＶＤＤ、ゲート高電圧ＶＧＨ、ゲート低電圧ＶＧＬ、基準電圧Ｖｒｅｆ及び共通電圧Ｖｃｏｍなどを出力するＤＣ／ＤＣ変換部２６と、前記バックライト２８を駆動するインバータ２９とを具備して構成される。
【００１０】
このように構成された一般的な液晶表示装置の駆動回路の動作は次の通りである。
すなわち、タイミングコントローラー２３が液晶表示パネルの駆動システム２７から入力されるディスプレイデータＲ、Ｇ、Ｂと垂直及び水平同期信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、クロック信号ＤＣＬＫ等の制御信号が入力されて前記液晶表示パネル２１の各データドライバー２１ｂとゲートドライバー２１ａとが画面を再生するに適合するタイミングで各ディスプレイデータとクロック及び制御信号を提供するため、前記ゲートドライバー２１ａが前記液晶表示パネル２１の各ゲートラインＧにスキャン信号を印加し、これに同期して前記データドライバー２１ｂが前記液晶表示パネル２１の各データラインＤにデータ信号を入力し、入力された映像信号をディスプレイする。ここで、前記ゲートドライバーは、前記各ゲートラインに順次スキャニング信号を供給するためのシフトレジスタを含む。
【００１１】
以下、添付した図面を参照して従来のシフトレジスタを詳細に説明すると次の通りである。
【００１２】
図２は、従来のシフトレジスタの概略的な構成図で、図３は、図２の各ステージに対する概略的な回路構成図である。従来のシフトレジスタは、図２に示したように、各種クロック信号ＣＬＫＡ、ＣＬＫＢ及び供給電圧ＶＤＤ、ＶＳＳが印加されて各ゲートラインＧを駆動するためのゲート駆動パルスを順次出力する複数のステージ５１ａ、５１ｂ、５１ｃ、５１ｄ、・・・、５１ｎを具備している。
【００１３】
ここで、第１ステージ５１ａは、スタートパルスＳＰ、第１クロック信号ＣＬＫＡ、第２クロック信号ＣＬＫＢ、第１供給電圧ＶＤＤ及び第２供給電圧ＶＳＳが印加されて第１ゲート駆動パルスＶｏｕｔ１を出力し、前記第２ステージ５１ｂは、前記第１ステージ５１ａの第１ゲート駆動パルスＶｏｕｔ１、第１クロック信号ＣＬＫＡ、第２クロック信号ＣＬＫＢ、第１供給電圧ＶＤＤ及び第２供給電圧ＶＳＳが印加されて前記第１ゲート駆動パルスＶｏｕｔ１より一周期遅れた第２ゲート駆動パルスＶｏｕｔ２を出力し、・・・、第ｎステージ５１ｎは第ｎ-１ステージ５１ｎ-１の第ｎ-１ゲート駆動パルスＶｏｕｔｎ-１、第１クロック信号ＣＬＫＡ、第２クロック信号ＣＬＫＢ、第１供給電圧ＶＤＤ及び第２供給電圧ＶＳＳが印加されて前記第ｎ-１ゲート駆動パルスＶｏｕｔｎ-１より一周期遅れた第ｎゲート駆動パルスＶｏｕｔｎを出力する。
【００１４】
要約すると、前記第１ステージ５１ａのみスタートパルスＳＰが供給されて、残りの第２乃至第ｎステージ（５１ｂ乃至５１ｎ）は各々その前段のステージの出力（ゲート駆動パルス（Ｖｏｕｔ１乃至Ｖｏｕｔｎ-１））を入力として用いて、各前段の出力（ゲート駆動パルス（Ｖｏｕｔ１乃至Ｖｏｕｔｎ-１））より一周期遅れたゲート駆動パルス（Ｖｏｕｔ２乃至Ｖｏｕｔｎ）を出力する。したがって、前記各ステージ５１ａ、５１ｂ、５１ｃ、５１ｄ、・・・、５１ｎから出力される各ゲート駆動パルス（Ｖｏｕｔ１乃至Ｖｏｕｔｎ）は前記各ゲートラインＧに供給されて各ゲートラインＧを順次スキャニングするようになる。このため、各ステージ５１ａ、５１ｂ、５１ｃ、５１ｄ、・・・、５１ｎには図３に示したような回路が構成されている。
【００１５】
ここで、各ステージ５１ａ、５１ｂ、５１ｃ、５１ｄ、・・・、５１ｎの回路構成は全て同一で、単に第１、第２クロック信号ＣＬＫＡ、ＣＬＫＢのみ奇数番目のステージ５１ａ、５１ｃ、５１ｅ、・・・と偶数番目のステージ５１ｂ、５１ｄ、・・・とで互いに異なるように印加するため、第１ステージ５１ａに構成された回路を例を挙げて説明する。
【００１６】
すなわち、図３に示したように、前記第１ステージ５１ａは、第１クロック信号ＣＬＫＡの論理によりターンオンまたはターンオフし、ターンオンの時、スタートパルスＳＰを導通させて第１ノードＰ１に充電させる第１ＰＭＯＳトランジスタＴ１と、第１クロック信号ＣＬＫＡの論理によりターンオンまたはターンオフし、ターンオンの時、第１供給電圧ＶＤＤを導通させて第２ノードＰ２に充電させる第２ＰＭＯＳトランジスタＴ２と、前記第１ノードＰ１に充電した前記スタートパルスＳＰの論理によりターンオンまたはターンオフし、ターンオンの時、第２クロック信号ＣＬＫＢを導通させて出力ライン５０ａに供給する第３ＰＭＯＳトランジスタＴ３と、前記第２ノードＰ２の充電状態によりターンオンまたはターンオフし、ターンオンの時、第２供給電圧ＶＳＳを導通させて前記出力ライン５０ａに供給する第４ＰＭＯＳトランジスタＴ４と、前記第１ノードＰ１に充電したスタートパルスＳＰの論理によりターンオンまたはターンオフし、ターンオンの時、前記第２供給電圧ＶＳＳを導通させる第５ＰＭＯＳトランジスタＴ５と、前記第２クロック信号ＣＬＫＢの論理によりターンオンまたはターンオフし、ターンオンの時、前記第５ＰＭＯＳトランジスタＴ５を経由する第２供給電圧ＶＳＳを導通させて前記第２ノードＰ２を放電させる第６ＰＭＯＳトランジスタＴ６をさらに具備する。
【００１７】
ここで、前記第２ノードＰ２には、前記第１供給電圧ＶＤＤまたは第２供給電圧ＶＳＳを充電でき、前記第２ノードＰ２にロー論理を有する第２供給電圧ＶＳＳが充電された場合、前記第２ノードＰ２にゲートを通して連結した第４ＰＭＯＳトランジスタＴ４はターンオンし、前記第２ノードＰ２にハイ論理を有する第１供給電圧ＶＤＤが充電された場合、前記第４ＰＭＯＳトランジスタＴ４はターンオフする。一方、前記第３または第４ＰＭＯＳトランジスタ（Ｔ３、Ｔ４）を経由して第１ステージ５１ａの出力ライン５０ａに供給する第２クロック信号ＣＬＫＢは、前記第１ゲート駆動パルスＶｏｕｔ１として用いると同時に、次のステージ５１ｂのスタートパルスＳＰとして用いる。
【００１８】
そして、上述したように、奇数番目のステージ５１ａ、５１ｃ、５１ｅ、・・・では前記第１、第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート端子に前記第１クロック信号ＣＬＫＡが印加され、前記第３ＰＭＯＳトランジスタＴ３のソース端子に第２クロック信号ＣＬＫＢが印加される。そして、偶数番目のステージ５１ｂ、５１ｄ、・・・では前記第１、第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート端子に前記第２クロック信号ＣＬＫＢが印加され、前記第３ＰＭＯＳトランジスタＴ３のソース端子に第１クロック信号ＣＬＫＡが印加される。このように構成された従来のシフトレジスタの動作を詳細に説明すると次の通りである。
【００１９】
図４は、従来のシフトレジスタに供給される各種信号に対するタイミング図である。まず、第１周期（Ａ）間、前記シフトレジスタの動作を説明すると次の通りである。すなわち、図４に示したように、第１周期（Ａ）間にスタートパルスＳＰ及び第１クロック信号ＣＬＫＡはロー論理状態を維持し、第２クロック信号ＣＬＫＢはハイ論理状態を維持している。前記ロー論理の第１クロック信号ＣＬＫＡは第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲートに印加する。そして、前記第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）は前記ロー論理の第１クロック信号ＣＬＫＡによりターンオンし、前記第１ＰＭＯＳトランジスタＴ１のソースに印加したロー論理のスタートパルスＳＰは前記ターンオンした第１ＰＭＯＳトランジスタＴ１を経由して第１ノードＰ１に充電し、前記第２ＰＭＯＳトランジスタＴ２のソースに印加したハイ論理の第１供給電圧ＶＤＤは前記ターンオンした第２ＰＭＯＳトランジスタＴ２を経由して第２ノードＰ２に充電する。
【００２０】
その後、前記第１ノードＰ１に充電したロー論理のスタートパルスＳＰは前記第１ノードＰ１にゲートを通して連結した第３及び第５ＰＭＯＳトランジスタ（Ｔ３、Ｔ５）をターンオンさせ、前記第２ノードＰ２に充電したハイ論理の第１供給電圧ＶＤＤは第４ＰＭＯＳトランジスタＴ４をターンオフさせる。したがって、前記第３ＰＭＯＳトランジスタＴ３のソースに印加したハイ論理の第２クロック信号ＣＬＫＢは前記ターンオンした第３ＰＭＯＳトランジスタＴ３を経由して出力ライン５０ａに供給される。
【００２１】
この時、前記ハイ論理の第２クロック信号ＣＬＫＢは第６ＰＭＯＳトランジスタＴ６のゲートに印加して前記第６ＰＭＯＳトランジスタＴ６をターンオフさせる。一方、前記第２ノードＰ２に充電されたハイ論理の第１供給電圧ＶＤＤは第４ＰＭＯＳトランジスタＴ４のゲートに印加して前記第４ＰＭＯＳトランジスタＴ４をターンオフさせる。結局、第１周期（Ａ）間、前記第３ＰＭＯＳトランジスタＴ３はターンオンし、かつ前記第４ＰＭＯＳトランジスタＴ４はターンオフし、前記出力ライン５０ａにはハイ論理の第２クロック信号ＣＬＫＢが供給される。
【００２２】
次に、第２周期（Ｂ）間のシフトレジスタの動作は次の通りである。第２周期（Ｂ）間には前記スタートパルスＳＰ及び第１クロック信号ＣＬＫＡが全てハイ論理状態に変化し、前記第２クロック信号ＣＬＫＢはロー論理状態に変化する。したがって、前記ハイ論理の第１クロック信号ＣＬＫＡが各ゲートを通して印加する前記第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）は全てターンオフし、前記第１ノードＰ１は第１周期（Ａ）間充電されたロー論理のスタートパルスＳＰをそのまま維持するようになる。
【００２３】
したがって、前記第１ノードＰ１に充電したロー論理のスタートパルスＳＰにより前記第３及び第５ＰＭＯＳトランジスタ（Ｔ３、Ｔ５）は全てターンオン状態をそのまま維持する。そして、第２周期（Ｂ）間上述したように、前記第２クロック信号ＣＬＫＢがロー論理に変化するにつれ、前記第６ＰＭＯＳトランジスタＴ６がターンオンし、これにより前記第２ノードＰ２には前記ターンオンした第５及び第６ＰＭＯＳトランジスタ（Ｔ５、Ｔ６）を経由するハイ論理の第２供給電圧ＶＳＳ（＋Ｖ）が充電される。結局、前記第２ノードＰ２に充電されたハイ論理の第２供給電圧ＶＳＳにより前記第４ＰＭＯＳトランジスタＴ４はターンオフするため、前記出力ライン５０ａには前記ターンオンした第３ＰＭＯＳトランジスタＴ３を経由するロー論理の第２クロック信号ＣＬＫＢが供給される。
【００２４】
この時、前記第２周期（Ｂ）間、前記第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターンオフして前記第１ノードＰ１はフローティング状態になり、前記第３ＰＭＯＳトランジスタＴ３のゲートとドレイン間の寄生キャパシターにより前記第１ノードＰ１のスタートパルスＳＰは前記出力ライン５０ａに供給したロー論理の第２クロック信号ＣＬＫＢだけさらに離れるようになる。したがって、前記第３ＰＭＯＳトランジスタＴ３のゲートにはより高い電圧のスタートパルスＳＰが印加して前記第３ＰＭＯＳトランジスタＴ３の閾値電圧が小さくなり、これにより前記出力ライン５０ａには前記ロー論理の第２クロック信号ＣＬＫＢが殆ど損失無く供給される。
【００２５】
次に、第３周期（Ｃ）間シフトレジスタの動作は次の通りである。第３周期（Ｃ）間にはスタートパルスＳＰがハイ論理状態をそのまま維持し、前記第１クロック信号ＣＬＫＡはロー論理状態に変化し、前記第２クロック信号ＣＬＫＢはハイ論理状態に変化する。したがって、前記ロー論理の第１クロック信号ＣＬＫＡにより前記第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）は再度ターンオンし、前記ハイ論理のスタートパルスＳＰが前記ターンオンした第１ＰＭＯＳトランジスタＴ１を経由して第１ノードＰ１に充電され、前記ロー論理の第１供給電圧ＶＤＤ（−Ｖ）が前記ターンオンした第２ＰＭＯＳトランジスタＴ２を経由して前記第２ノードＰ２に充電する。
【００２６】
その後、前記第１ノードＰ１に充電したハイ論理のスタートパルスＳＰは第３及び第５ＰＭＯＳトランジスタ（Ｔ３、Ｔ５）をターンオフさせ、第２ノードＰ２に充電したロー論理の第１供給電圧ＶＤＤは第４ＰＭＯＳトランジスタＴ４をターンオンさせる。また、ハイ論理の第２クロック信号ＣＬＫＢは前記第６ＰＭＯＳトランジスタＴ６のゲートに印加されて前記第６ＰＭＯＳトランジスタＴ６をターンオフさせる。したがって、前記出力ライン５０ａには前記ターンオンした第４ＰＭＯＳトランジスタＴ４を経由するハイ論理の第２供給電圧ＶＳＳが印加される。
【００２７】
ここで、前記第２周期（Ｂ）間に第１ステージ５１ａの出力ライン５０ａに供給されたロー論理の第２クロック信号ＣＬＫＢが上述したゲートラインＧを駆動する第１ゲート駆動パルスＶｏｕｔ１に該当する。そして、これと同時に、前記第１ステージ５１ａの出力ライン５０ａから出力した前記第１ゲート駆動パルスＶｏｕｔ１は第２ステージ５１ｂの第１ＰＭＯＳトランジスタＴ１のソース端に印加され、前記第２クロック信号ＣＬＫＢが前記第１、第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート端に印加するため、前記第２ステージ５１ｂの出力ライン５０ｂには前記第１ステージ５１ａのロー論理の第１クロック信号ＣＬＫＡより一周期遅れた（シフトされた）ロー論理の第１クロック信号ＣＬＫＡが第２ゲート駆動パルスＶｏｕｔ２として出力される。したがって、前記のようなシフトレジスタにより前記ゲートラインＧには順次第１乃至第ｎゲート駆動パルス（Ｖｏｕｔ１乃至Ｖｏｕｔｎ）が供給される。
【００２８】
一方、前記スタートパルスＳＰは前記第１クロック信号ＣＬＫＡの論理によりその出力可否が決定されるため、特に第１ステージに供給されるスタートパルスＳＰは前記第１クロック信号ＣＬＫＡと同期して出力しなければならない。すなわち、上述したように、前記第１クロック信号ＣＬＫＡは前記第１ＰＭＯＳトランジスタＴ１のゲートに供給され、前記第１ＰＭＯＳトランジスタＴ１をターンオンまたはターンオフさせるようにするが、前記第１周期（Ａ）間、前記第１ノードＰ１に前記スタートパルスＳＰを充電させるためには前記スタートパルスＳＰが導通されることができるように前記第１ＰＭＯＳトランジスタＴ１がターンオン状態を維持しなければならず、このためには前記第１周期（Ａ）間、前記第１ＰＭＯＳトランジスタＴ１のゲートに供給する第１クロック信号ＣＬＫＡは必ずロー論理を有さなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
したがって、従来のシフトレジスタが正常に動作するためには前記第１クロック信号ＣＬＫＡと前記スタートパルスＳＰが必ず同期化されなければならないという制約があった。
【００３０】
本発明は上記の問題点を解決するためのもので、その目的は、第１ステージに供給するスタートパルスとクロック信号が同期しなくてもゲート駆動パルスを出力することができるシフトレジスタ及びこれを用いた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、本発明に係るシフトレジスタは、ゲート駆動パルスを順次出力する複数のステージを具備したシフトレジスタにおいて、少なくとも１つのステージは第１クロック信号によりターンオンしてスタートパルスを第１ノードに印加する第１スイッチング素子と、前記第１クロック信号によりターンオンして第１供給電圧を第２ノードに印加する第２スイッチング素子と、前記第１ノードに印加したスタートパルスによりターンオンして、第２クロック信号を出力ラインに印加する第３スイッチング素子と、前記第２ノードに印加した第１供給電圧によりターンオンして第２供給電圧を出力ラインに印加する第４スイッチング素子と、前記スタートパルスによりターンオンして前記スタートパルスを前記第１ノードに印加する第５スイッチング素子を含んで構成することにその特徴がある。
【発明の効果】
【００３２】
本発明のシフトレジスタ及びこれを用いた液晶表示装置には次のような効果がある。本発明に係るシフトレジスタはスタートパルスの論理に拘わらず、前記スタートパルスの論理によりターンオンする別途のスイッチング素子をさらに具備するため、前記スタートパルスとクロック信号が同期して出力しなくても前記スタートパルスが正常にノードに充電する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係るシフトレジスタの好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００３４】
図５は、本発明の実施の形態に係るシフトレジスタのステージの概略的な回路構成図で、図６は、本発明の実施の形態に係るスタートパルスと第１クロック信号が互いに同期していない状態を説明するための各種信号のタイミング図で、図７は本発明の実施の形態に係るスタートパルスのタイミングがずれた状態を説明するための各種信号のタイミング図である。また、図８は本発明の実施の形態に係るシフトレジスタを用いた液晶表示装置の概略的な要部構成図である。
【００３５】
本発明の実施の形態に係るシフトレジスタは各種クロック信号ＣＬＫＡ、ＣＬＫＢ及び供給電圧ＶＤＤ、ＶＳＳが印加されて各ゲートラインＧを駆動するためのゲート駆動パルスを順次出力する複数のステージを具備している。
【００３６】
各ステージは、図５に示したように、第１クロック信号ＣＬＫＡ（または第２クロック信号ＣＬＫＢ）の論理によりターンオンまたはターンオフし、ターンオン時、スタートパルスＳＰ（または以前のステージの出力）を導通させて第１ノードＰ１に充電させる第１ＰＭＯＳトランジスタＴ１と、前記第１クロック信号ＣＬＫＡ（または第２クロック信号ＣＬＫＢ）の論理によりターンオンまたはターンオフし、ターンオン時、第１供給電圧ＶＤＤを導通させて第２ノードＰ２に充電させる第２ＰＭＯＳトランジスタＴ２と、前記第１ノードＰ１の充電状態によりターンオンまたはターンオフし、ターンオン時、第２クロック信号ＣＬＫＢ（または第１クロック信号ＣＬＫＡ）を導通させて出力ライン１１０に供給する第３ＰＭＯＳトランジスタＴ３と、前記第２ノードＰ２の充電状態によりターンオンまたはターンオフして第２供給電圧ＶＳＳを前記出力ライン１１０に供給する第４ＰＭＯＳトランジスタＴ４と、前記スタートパルスＳＰ（または以前のステージの出力）の論理によりターンオンまたはターンオフし、ターンオン時、前記スタートパルスＳＰ（または以前のステージの出力）を前記第１ノードＰ１に充電させる第５ＰＭＯＳトランジスタＴ５と、前記第１ノードＰ１の充電状態によりターンオンまたはターンオフし、ターンオン時、前記第２供給電圧ＶＳＳを導通させる第６ＰＭＯＳトランジスタＴ６と、前記第２クロック信号ＣＬＫＢ（または第１クロック信号ＣＬＫＡ）の論理によりターンオンまたはターンオフし、ターンオン時、前記第６ＰＭＯＳトランジスタＴ６を経由する第２供給電圧ＶＳＳを前記第２ノードＰ２に充電させる第７ＰＭＯＳトランジスタＴ７を具備して構成する。
【００３７】
ここで、前記第２ノードＰ２には前記第１供給電圧ＶＤＤまたは第２供給電圧ＶＳＳを充電することができ、前記第２ノードＰ２にロー論理を有する第１供給電圧ＶＤＤが充電された場合、前記第２ノードＰ２にゲートが連結した第６ＰＭＯＳトランジスタＴ６はターンオンし、前記第２ノードＰ２にハイ論理を有する第２供給電圧ＶＳＳが充電された場合、前記第６ＰＭＯＳトランジスタＴ６はターンオフする。
【００３８】
そして、上述した通り、奇数番目のステージ５１ａ、５１ｃ、５１ｅ、・・・では前記第１、第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート端子に前記第１クロック信号ＣＬＫＡが印加され、前記第３ＰＭＯＳトランジスタＴ３のソース端子に第２クロック信号ＣＬＫＢが印加される。そして、偶数番目のステージ５１ｂ、５１ｄ、・・・では前記第１、第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート端子に前記第２クロック信号ＣＬＫＢが印加し、前記第３ＰＭＯＳトランジスタＴ３のソース端子に第１クロック信号ＣＬＫＡが印加する。ここで、前記第５ＰＭＯＳトランジスタＴ５のソース及びゲートには共通して前記スタートパルスまたは以前のステージの出力信号が印加される。
【００３９】
このように前記第５ＰＭＯＳトランジスタＴ５と前記第１ＰＭＯＳトランジスタＴ１が互いに並列に連結されることにより、前記スタートパルスＳＰと前記第１クロック信号ＣＬＫＡが同期しない時、前記スタートパルスＳＰが出力されないという従来の問題点を解決できる。
【００４０】
すなわち、従来技術で前記スタートパルスＳＰを導通させる第１ＰＭＯＳトランジスタＴ１は、第１クロック信号ＣＬＫＡの論理により制御されるため、前記スタートパルスＳＰとロー論理の第１クロック信号ＣＬＫＡが同時に印加されなければならないという制約があったが、本発明のシフトレジスタは前記第１クロック信号ＣＬＫＡの論理に拘わらず前記スタートパルスＳＰ自体によりターンオンする第５ＰＭＯＳトランジスタＴ５をさらに具備しているため、上述したような従来の問題点を解決できる。
【００４１】
これを上記のように構成した本発明の実施の形態に係るシフトレジスタの動作と連関してさらに具体的に説明すると次の通りである。
【００４２】
まず、図５のように構成した本発明のシフトレジスタの回路でスタートパルスと第１クロック信号ＣＬＫＡが同期して入力された場合を説明すると次の通りである。すなわち、前記本発明のシフトレジスタに供給される各種クロック信号ＣＬＫＡ、ＣＬＫＢ及び供給電圧ＶＤＤ、ＶＳＳとスタートパルスＳＰが図４に示した従来のタイミング図と同様であると仮定すると次の通りである。
【００４３】
まず、第１周期（Ａ）間、前記シフトレジスタの動作を説明すると次の通りである。すなわち、図４に示したように、第１周期（Ａ）間にスタートパルスＳＰ及び第１クロック信号ＣＬＫＡはロー論理状態を維持し、第２クロック信号ＣＬＫＢはハイ論理状態を維持している。前記ロー論理のスタートパルスＳＰは前記第５ＰＭＯＳトランジスタＴ５のソース及びゲートに印加する。すると、前記第５ＰＭＯＳトランジスタＴ５は前記ロー論理のスタートパルスＳＰによりターンオンし、前記第５ＰＭＯＳトランジスタＴ５のソースに印加した前記ロー論理のスタートパルスＳＰは前記ターンオンした第５ＰＭＯＳトランジスタＴ５を経由して第１ノードＰ１に充電する。
【００４４】
また、前記第１周期（Ａ）間、ロー論理の第１クロック信号ＣＬＫＡが第１ＰＭＯＳトランジスタＴ１及び第２ＰＭＯＳトランジスタＴ２のゲートに同時に印加され、前記第１ＰＭＯＳトランジスタＴ１及び第２ＰＭＯＳトランジスタＴ２を全てターンオンさせる。したがって、前記ロー論理のスタートパルスＳＰは前記ターンオンした第１ＰＭＯＳトランジスタＴ１を経由して前記第１ノードＰ１に充電され、前記ロー論理の第１供給電圧ＶＤＤは前記ターンオンした第２ＰＭＯＳトランジスタＴ２を経由して第２ノードＰ２に充電される。したがって、従来技術で説明したような動作で各ゲートラインにゲート駆動パルスを印加するようになる。
【００４５】
次に、スタートパルスＳＰとクロック信号が同期しない状態を説明すると次の通りである。図６に示したように、前記第１周期（Ａ）間、ロー論理ではないハイ論理の第１クロック信号ＣＬＫＡが前記第１ＰＭＯＳトランジスタＴ１のゲートに印加されたり、図７に示したように、スタートパルスＳＰのタイミングとずれたクロック信号が前記第１ＰＭＯＳトランジスタＴ１のゲートに印加すると、前記第１ＰＭＯＳトランジスタＴ１はターンオフして前記スタートパルスＳＰを導通させることができなくなる。
【００４６】
しかし、前記第５ＰＭＯＳトランジスタＴ５は前記第１クロック信号ＣＬＫＡの論理に影響を受けず、前記スタートパルスＳＰの論理により、ターンオンしたり、ターンオフするため、前記第１ＰＭＯＳトランジスタＴ１がターンオフしても、前記スタートパルスＳＰは前記スタートパルスＳＰ自体によりターンオンした第５ＰＭＯＳトランジスタＴ５を経由して前記第１ノードＰ１に充電する。したがって、前記ロー論理の第１クロック信号ＣＬＫＡが必ず前記スタートパルスＳＰと同期して出力される必要がない。
【００４７】
続いて、前記第１ノードＰ１に充電したロー論理のスタートパルスＳＰは第３及び第６ＰＭＯＳトランジスタ（Ｔ３、Ｔ６）のゲートに印加して前記第３及び第６ＰＭＯＳトランジスタ（Ｔ３、Ｔ６）をターンオンさせる。また、前記第２ノードＰ２に充電したロー論理の第１供給電圧ＶＤＤは、第４ＰＭＯＳトランジスタＴ４のゲートに印加して前記第４ＰＭＯＳトランジスタＴ４をターンオンさせる。
【００４８】
したがって、前記出力ライン１１０には前記ターンオンした第３ＰＭＯＳトランジスタＴ３を経由するハイ論理の第２クロック信号ＣＬＫＢ及び前記ターンオンした第４ＰＭＯＳトランジスタＴ４を経由するハイ論理の第２供給電圧ＶＳＳが同時に供給される。結局、前記出力ライン１１０にはハイ論理の第２クロック信号ＣＬＫＢが供給される。一方、前記ハイ論理の第２クロック信号ＣＬＫＢは第７ＰＭＯＳトランジスタＴ７に印加して前記第７ＰＭＯＳトランジスタＴ７をターンオフさせる。
【００４９】
次に、第２周期（Ｂ）間のシフトレジスタの動作を説明すると次の通りである。第２周期（Ｂ）間には前記スタートパルスＳＰ及び第１クロック信号ＣＬＫＡが全てハイ論理状態に変化し、前記第２クロック信号ＣＬＫＢはロー論理状態に変化する。したがって、前記ハイ論理の第１クロック信号ＣＬＫＡ及びハイ論理のスタートパルスＳＰにより、前記第１、第２及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ２、Ｔ５）が全てターンオフして、前記第１ノードＰ１は第１周期（Ａ）間の充電したロー論理のスタートパルスＳＰをそのまま維持するようになり、前記第１ノードＰ１のロー論理のスタートパルスＳＰがゲートを通して印加する第３及び第６ＰＭＯＳトランジスタ（Ｔ３、Ｔ６）はターンオン状態を維持するようになる。
【００５０】
これに反して、第２周期（Ｂ）間、上述したように前記第２クロック信号ＣＬＫＢがロー論理に変化することにより、前記ロー論理の第２クロック信号ＣＬＫＢがゲートを通して印加する前記第７ＰＭＯＳトランジスタＴ７がターンオンし、これにより前記第２ノードＰ２には前記ターンオンした第６及び第７ＰＭＯＳトランジスタ（Ｔ６、Ｔ７）を経由するハイ論理の第２供給電圧ＶＳＳが充電される。したがって、前記第２ノードＰ２に充電したハイ論理の第２供給電圧ＶＳＳにより前記第４ＰＭＯＳトランジスタＴ４はターンオフする。結局、前記出力ライン１１０には、前記ターンオンした第３ＰＭＯＳトランジスタＴ３を経由するロー論理の第２クロック信号ＣＬＫＢが供給される。
【００５１】
この時、前記第２周期（Ｂ）間、前記第１、第２及び第７ＰＭＯＳトランジスタ（Ｔ１、Ｔ２、Ｔ７）が遮断されて、前記第１ノードＰ１はフローティング状態になり、前記第３ＰＭＯＳトランジスタＴ３のゲートとドレイン間の寄生キャパシターにより、図６に示したように、前記第１ノードＰ１のスタートパルスＳＰは前記出力ライン１１０に供給したロー論理の第２クロック信号ＣＬＫＢ程度さらに離れるようになる。したがって、前記第３ＰＭＯＳトランジスタＴ３のゲートにはさらに高い電圧のスタートパルスＳＰが印加されて前記第３ＰＭＯＳトランジスタＴ３の閾値電圧が小さくなり、これにより前記出力ライン１１０には前記ロー論理の第２クロック信号ＣＬＫＢが殆ど損失無く供給される。
【００５２】
次に、第３周期（Ｃ）間シフトレジスタの動作を説明すると次の通りである。第３周期（Ｃ）間にはスタートパルスＳＰがハイ論理状態をそのまま維持し、前記第１クロック信号ＣＬＫＡはロー論理状態に変化し、前記第２クロック信号ＣＬＫＢはハイ論理状態に変化する。したがって、前記ハイ論理のスタートパルスＳＰがゲートを通して印加する前記第５ＰＭＯＳトランジスタＴ５はターンオフし、ロー論理の第１クロック信号ＣＬＫＡがゲートを通して印加する前記第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）は再度ターンオンする。
【００５３】
すると、前記ハイ論理のスタートパルスＳＰは前記ターンオンした第１ＰＭＯＳトランジスタＴ１を経由して前記第１ノードＰ１に充電され、ロー論理の第１供給電圧ＶＤＤが前記ターンオンした第２ＰＭＯＳトランジスタＴ２を経由して前記第２ノードＰ２に充電される。そして、前記第１ノードＰ１に充電したハイ論理のスタートパルスＳＰにより第３及び第６ＰＭＯＳトランジスタ（Ｔ３、Ｔ６）がターンオフし、前記第２ノードＰ２に充電したロー論理の第１供給電圧ＶＤＤにより第４ＰＭＯＳトランジスタＴ４がターンオンする。したがって、前記出力ライン１１０には前記ターンオンした第４ＰＭＯＳトランジスタＴ４を経由するハイ論理の第２供給電圧ＶＳＳが供給される。
【００５４】
このように本発明に係るシフトレジスタは上述したように、前記第１クロック信号ＣＬＫＡの論理に拘わらずスタートパルスＳＰを出力することができる第５ＰＭＯＳトランジスタＴ５をさらに具備し、前記第１クロック信号ＣＬＫＡとスタートパルスＳＰが互いに同期しない時の問題点を解決している。図７のように、スタートパルスとクロック信号のタイミングがずれた場合にも、前記第１ＰＭＯＳトランジスタＴ１がターンオフしても、前記スタートパルスＳＰは前記スタートパルスＳＰ自体によりターンオンした第５ＰＭＯＳトランジスタＴ５を経由して前記第１ノードＰ１に充電する。そして、第１ノードＰ１にロー論理が充電された状態では前記第３ＰＭＯＳトランジスタのソース端に印加した第２クロック信号ＣＬＫＢを出力端に出力するため、前記第２クロック信号ＣＬＫＢのロー論理状態が出力端に出力される。
【００５５】
また、このように構成したシフトレジスタを用いた液晶表示装置は、図８に示したように、互いに垂直交差する複数のゲートライン（Ｇ１、Ｇ２、・・・）及びデータライン（図示せず）により定義される複数の画素領域を有する液晶パネル（図示せず）と、前記液晶パネルの各ゲートライン（Ｇ１、Ｇ２、・・・）に順にゲート駆動パルスを供給するための複数のステージ（１５０ａ、１５０ｂ、・・・）とで構成される。この時、前記複数のステージ（１５０ａ、１５０ｂ、・・・）が全て前記図５で説明したような構成を有することができ、複数のステージのうち最初の第１ステージ１５０ａのみ前記図５のような構成を有し、残りのステージは従来技術で説明した図３と同様の構成を有することが可能である。
【００５６】
すなわち、前記第１ステージ１５０ａにのみスタートパルスＳＰが印加され、残りの第２乃至第ｎステージ（１５０ｂ、・・・）はその前段のステージの出力信号が入力される。そして、前記第１ステージ１５０ａのみ前記第５ＰＭＯＳトランジスタＴ５を具備し、第２ステージ１５０ｂ乃至第ｎステージ１５０ｎは前記第１ステージ１５０ａの出力を入力として用いるようになるため、前記第５ＰＭＯＳトランジスタＴ５が不要である。すなわち、前記第１ステージ１５０ａのみスタートパルスＳＰが印加され、残りの第２乃至第ｎステージ（１５０ｂ、・・・）は各々その前の段のステージの出力（ゲート駆動パルス）を入力として用いて各その前の段の出力（ゲート駆動パルス）より一周期遅れたゲート駆動パルスを出力する。
【００５７】
したがって、前記各ステージ（１５０ａ、１５０ｂ、・・・）から出力する各ゲート駆動パルスは前記液晶パネルの各ゲートライン（Ｇ１、Ｇ２、・・・）に供給されて各ゲートライン（Ｇ１、Ｇ２、・・・）を順次スキャニングするようになる。一方、本発明では各スイッチング素子としてＰＭＯＳトランジスタを用いたが、前記ＰＭＯＳトランジスタ代りにＮＭＯＳトランジスタを用いても構わない。
【００５８】
以上で説明した本発明は上述した実施の形態及び添付した図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということが本発明が属する技術分野で通常の知識を有する者にとって明白である。
【図面の簡単な説明】
【００５９】
【図１】一般的な液晶表示装置の駆動回路を示したブロック構成図である。
【図２】従来のシフトレジスタの概略的な構成図である。
【図３】図２のステージに対する概略的な回路構成図である。
【図４】従来のシフトレジスタに供給される各種信号に対するタイミング図である。
【図５】本発明の実施の形態に係るシフトレジスタのステージの概略的な回路構成図である。
【図６】本発明の実施の形態に係るスタートパルスと第１クロック信号とが互いに同期されない状態を説明するための各種信号のタイミング図である。
【図７】本発明の実施の形態に係るスタートパルスのタイミングがずれた状態を説明するための各種信号のタイミング図である。
【図８】本発明の実施の形態に係るシフトレジスタを用いた液晶表示装置の概略的な要部構成図である。
【符号の説明】
【００６０】
Ｔ１  第１ＰＭＯＳトランジスタ、Ｔ２  第２ＰＭＯＳトランジスタ、Ｔ３  第３ＰＭＯＳトランジスタ、Ｔ４  第４ＰＭＯＳトランジスタ、Ｔ５  第５ＰＭＯＳトランジスタ、Ｔ６  第６ＰＭＯＳトランジスタ、Ｔ７  第７ＰＭＯＳトランジスタ、ＳＰ  スタートパルス、ＣＬＫＡ  第１クロック信号、ＣＬＫＢ  第２クロック信号、ＶＤＤ  第１供給電圧、ＶＳＳ  第２供給電圧、Ｐ１  第１ノード、Ｐ２  第２ノード。
【図１】
2005338758.tif 000003
【図２】
2005338758.tif 000004
【図３】
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【図４】
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【図５】
2005338758.tif 000007
【図６】
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【図７】
2005338758.tif 000009
【図８】
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