(57)【要約】【課題】送信側の出力回路から受信側の出力回路に流れる貫通電流を抑制することができ、低消費電力の同時双方向送受信システムを得る。【解決手段】第１及び第２の通信回路１０１Ａ，１０１Ｂを、伝送線路１０を介して、双方向にデータの送受信が可能となるように接続し、第１及び第２の通信回路１０１Ａ，１０１Ｂの少なくとも一方は、自己がデータ送信停止中であることを検出する自送信停止中検出手段１５Ａと、この自送信停止中検出手段１５Ａにより自己がデータ送信停止中であることを検出したとき、相手の出力回路１２Ｂから自己の出力回路１２Ａへ貫通電流が流れることを防止する貫通電流抑制手段とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力信号を伝送線路を介して相手へ伝送する出力回路と、前記出力信号に応じた参照電位を発生する参照電位発生回路と、前記伝送線路に発生する自出力信号と相手から前記伝送線路へ出力され受信すべき受信信号との混合信号を受け、該混合信号と前記参照電位とを比較して入力信号を判別する入力回路とをそれぞれ有する第１及び第２の通信回路を、前記伝送線路を介して、双方向にデータの送受信が可能となるように接続され、前記第１及び第２の通信回路の少なくとも一方は、自己がデータ送信停止中であることを検出する自送信停止中検出手段と、該自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、相手の前記出力回路から自己の前記出力回路へ貫通電流が流れることを防止する貫通電流抑制手段とを有していることを特徴とする同時双方向送受信システム。
【請求項２】
前記出力回路は、送信するデータに応じて前記出力信号を生成する出力信号生成部を有し、前記貫通電流抑制手段は、前記出力信号生成部に出力信号生成のための電位を供給する信号電位供給端子と前記出力信号生成部との間に設けられ、前記自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、ディゼーブル信号発生回路から入力されるディゼーブル信号によって、前記信号電位供給端子と前記出力信号生成部と間を電気的に開成状態とするスイッチング素子であることを特徴とする請求項１に記載の同時双方向送受信システム。
【請求項３】
前記出力回路は、送信するデータに応じて前記出力信号を生成する出力信号生成部を有し、前記貫通電流抑制手段は、前記出力信号生成部と前記伝送線路との間に設けられ、前記自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、ディゼーブル信号発生回路から入力されるディゼーブル信号によって、前記出力信号生成部と前記伝送線路との間を電気的に開成状態とするスイッチング素子であることを特徴とする請求項１に記載の同時双方向送受信システム。
【請求項４】
前記第１及び第２の通信回路の少なくとも一方は、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中であることを検出したときに、自出力信号のデータ転送速度を速くする転送速度増加手段とを備えていることを特徴とする請求項１から３のいずれか１項に記載の同時双方向送受信システム。
【請求項５】
前記相手送信停止中検出手段は、自己がデータ送信中で、自己の送信データと前記混合信号とを逐次比較し、両者データが所定の判定数連続して一致したときに、相手が送信停止中であると判断することを特徴とする請求項４に記載の同時双方向送受信システム。
【請求項６】
前記第１及び第２の通信回路の少なくとも一方は、前記入力信号との同期を取るために、同期周波数を漸次変化させながら同期する周波数を探す同期周波数検出手段と、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中となったことを検出したときに、前記同期周波数検出手段の同期周波数を変化させる動作を止める同期動作停止手段とを備えたことを特徴とする請求項１から５のいずれか１項に記載の同時双方向送受信システム。
【請求項７】
前記同期周波数検出手段は、前記入力信号と前記同期周波数との位相差を検出する位相周波数比較器と、制御電圧を変化させ該制御電圧に基づいて前記同期周波数を変化させる電圧制御発振器と、前記位相周波数比較器と前記電圧制御発振器との間に設けられ前記位相周波数比較器の出力信号に基づいて前記電圧制御発振器から電流を入出力して前記制御電圧を変化させるチャージポンプ回路とを有し、前記同期動作停止手段は、相手送信中検出手段及び前記自送信停止中検出手段により相手がデータ送信中で自己がデータ送信停止中であるときに、ディゼーブル信号発生回路から入力されるディゼーブル信号に基づいて、前記位相周波数比較器から前記チャージポンプ回路に入力される前記出力信号を消滅するように動作する論理素子であることを特徴とする請求項６に記載の同時双方向送受信システム。
【請求項８】
前記第１及び第２の通信回路の少なくとも一方は、前記入力信号との同期を取るために、前記同期周波数を漸次変化させながら同期する周波数を探す同期周波数検出手段と、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中となったことを検出したときに、前記同期周波数検出手段に前記自出力信号を送信するためのクロック信号を入力する入力切り替え手段とを備えたことを特徴とする請求項１から６のいずれか１項に記載の同時双方向送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は同時双方向送受信技術に関し、特に２個の第１及び第２の通信回路間を１本の伝送線路を用いて接続し同時に信号の送受信を行う同時双方向送受信システムに関する。
【背景技術】
【０００２】
近年、伝送線路の両端に接続した２個のＬＳＩチップにおいて、双方のＬＳＩチップが同時に相手にデータを送信しても相手方で受信できるという技術が提案されている。たとえば、双方の送受信回路に、参照電位が異なる２つの入力バッファ（コンパレータ）を設け、この２つの入力バッファを共に動作させておき、自己の送信データに応じて後段のセレクタを切り替えることにより、いずれかの入力バッファを選択し、自己の送信データに応じた参照レベルで判定したデータを取り込むようにした同時双方向インターフェースが提案されている（例えば、特許文献１参照）。
【０００３】
また、同じように伝送線路の両端に送受信回路を接続した装置であって、制御信号により、入出力回路内の出力回路の出力抵抗値が伝送線路の特性インピーダンスと等しくしくなるよう制御し、さらに、伝送線路上の信号を差動入力回路の一方の入力端子に入力するとともに、バイアス回路により出力回路の出力信号を分圧して得られる分圧信号を差動入力回路の他方の入力端子に入力し、この差動入力回路により、伝送線路上の信号から自出力信号分を打ち消して受信信号を抽出する装置が提案されている（例えば、特許文献２参照）。 
【０００４】
さらには、半導体集積回路装置の外部との信号の入出力を同時にかつ双方向に行う互いに接続された同時双方向バッファ対を有する半導体集積回路内部の同時双方向インターフェース回路であって、入力／出力不一致検出手段と、過半数判定手段と、入出力手段と、出力信号反転手段と、入力信号反転手段と、入力信号生成手段とを有し、半導体集積回路装置の入出力信号の論理値が不一致となる数が同時双方向バッファ対の総数の過半数である場合には、同時双方向バッファ対のうちの一方の出力信号の論理値を反転するインターフェース回路が提案されている （例えば、特許文献３参照）。 
【０００５】
これらの技術においては、双方の送受信回路から送信されたデータに関して、伝送線路上にて排他的論理和をとり、これにより伝送線路に現れた３値の電圧値と自己の送信したデータの状態と比較することによって相手から送信されたデータを判別するものである。これにより、双方が任意のタイミングで相手側にデータの転送を行うことが可能になる。
【特許文献１】特開平８−１０７３４６号公報（第２〜３頁、第３，４図）
【特許文献２】特開平９−２３８０９５号公報（第５〜７頁、第１図）
【特許文献３】特開平１０−３０３７２８号公報（第４〜５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような構成の従来の同時双方向入出力システムにおいては、以下に挙げる未解決の問題点がある。
１）まず、伝送線路の両端に接続された夫々の出力回路の電位が、ＶＤＤ、ＶＳＳ及びその中間電位３値をとる。そのため、伝送線路上の電圧が中間電位となる場合に、送信側のＶＤＤとされた出力回路から受信側のＶＳＳとされた出力回路に貫通電流が流れ続け、低消費電力性に欠ける。
２）また、１）のように伝送線路の両端に接続された出力回路の出力電位が異なるとき、電位の引き合いによって伝送線路が中間電位となるので、電位が安定するまでに所定の時間を必要とする。
３）さらに、伝送線路の電位が安定するまでの期間は、データ信号にジッタが発生し、エラー率が高くなるので、このジッタを考慮してデータの転送速度を遅くしなければならない。
【０００７】
この発明は、上述のような課題を解決するためになされたもので、送信側の出力回路から受信側の出力回路に流れる貫通電流を抑制することができ、低消費電力の同時双方向送受信システムを得ることを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明の同時双方向送受信システムは、出力信号を伝送線路を介して相手へ伝送する出力回路と、前記出力信号に応じた参照電位を発生する参照電位発生回路と、前記伝送線路に発生する自出力信号と相手から前記伝送線路へ出力され受信すべき受信信号との混合信号を受け、該混合信号と前記参照電位とを比較して入力信号を判別する入力回路とをそれぞれ有する第１及び第２の通信回路を、前記伝送線路を介して、双方向にデータの送受信が可能となるように接続され、前記第１及び第２の通信回路の少なくとも一方は、自己がデータ送信停止中であることを検出する自送信停止中検出手段と、該自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、相手の前記出力回路から自己の前記出力回路へ貫通電流が流れることを防止する貫通電流抑制手段とを有している。そのため、送信側の出力回路から受信側の出力回路に貫通電流が流れることが抑制され、低消費電力の送受信システムとすることができる。
【０００９】
第２の発明の同時双方向送受信システムにおいては、前記出力回路は、送信するデータに応じて前記出力信号を生成する出力信号生成部を有し、前記貫通電流抑制手段は、前記出力信号生成部に出力信号生成のための電位を供給する信号電位供給端子と前記出力信号生成部との間に設けられ、前記自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、ディゼーブル信号発生回路から入力されるディゼーブル信号によって、前記信号電位供給端子と前記出力信号生成部と間を電気的に開成状態とするスイッチング素子である。そのため、前記出力回路から自己の前記出力回路へ貫通電流が流れることを防止する貫通電流抑制手段を簡単な構成で実現することができる。
【００１０】
第３の発明の同時双方向送受信システムにおいては、前記出力回路は、送信するデータに応じて前記出力信号を生成する出力信号生成部を有し、前記貫通電流抑制手段は、前記出力信号生成部と前記伝送線路との間に設けられ、前記自送信停止中検出手段により自己がデータ送信停止中であることを検出したとき、ディゼーブル信号発生回路から入力されるディゼーブル信号によって、前記出力信号生成部と前記伝送線路との間を電気的に開成状態とするスイッチング素子である。そのため、前記出力回路から自己の前記出力回路へ貫通電流が流れることを防止する貫通電流抑制手段を簡単な構成で実現することができる。
【００１１】
第４の発明の同時双方向送受信システムにおいては、第１及び第２の通信回路の少なくとも一方は、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中であることを検出したときに、自出力信号のデータ転送速度を速くする転送速度増加手段とを備えている。そのため、相手がデータ送信停止中であるときに自出力信号のデータ転送速度を速くすることができ、システム全体のスループットを向上させることができる。
【００１２】
第５の発明の同時双方向送受信システムにおいては、前記相手送信停止中検出手段は、自己がデータ送信中で、自己の送信データと前記混合信号とを逐次比較し、両者自己の送信データとがの連続して一致するデータ数が所定の判定数に達しただけ連続して一致したときに、相手が送信停止中であると判断する。そのため、相手がデータ送信停止中であることを簡単な構造にて確実に判断することができる。
【００１３】
第６の発明の同時双方向送受信システムにおいては、前記第１及び第２の通信回路の少なくとも一方は、前記入力信号との同期を取るために、同期周波数を漸次変化させながら同期する周波数を探す同期周波数検出手段と、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中となったことを検出したときに、前記同期周波数検出手段の同期周波数を変化させる動作を止める同期動作停止手段とを備えている。そのため、相手の送信再開時に行われる送信データに対して同期を取る動作が短時間で完了する。
【００１４】
第７の発明の同時双方向送受信システムにおいては、前記同期周波数検出手段は、前記入力信号と前記同期周波数との位相差を検出する位相周波数比較器と、制御電圧を変化させ該制御電圧に基づいて前記同期周波数を変化させる電圧制御発振器と、前記位相周波数比較器と前記電圧制御発振器との間に設けられ前記位相周波数比較器の出力信号に基づいて前記電圧制御発振器から電流を入出力して前記制御電圧を変化させるチャージポンプ回路とを有し、前記同期動作停止手段は、相手送信中検出手段及び前記自送信停止中検出手段により相手がデータ送信中で自己がデータ送信停止中であるときに、ディゼーブル信号発生回路から入力されるディゼーブル信号に基づいて、前記位相周波数比較器から前記チャージポンプ回路に入力される前記出力信号を消滅するように動作する論理素子である。そのため、前記同期周波数検出手段の同期周波数を変化させる動作を止める同期動作停止手段を簡単な構成にて実現することができる。
【００１５】
第８の発明の同時双方向送受信システムにおいては、前記第１及び第２の通信回路の少なくとも一方は、前記入力信号との同期を取るために、前記同期周波数を漸次変化させながら同期する周波数を探す同期周波数検出手段と、相手がデータ送信停止中であることを検出する相手送信停止中検出手段と、該相手送信停止中検出手段により相手がデータ送信停止中となったことを検出したときに、前記同期周波数検出手段に前記自出力信号を送信するためのクロック信号を入力する入力切り替え手段とを備えている。そのため、相手の送信再開時に行われる送信データに対して同期を取る動作が短時間で完了する。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の同時双方向入出力システムの第１の実施形態のブロック図である。図１において、同時双方向入出力システム１００は、１組の伝送線路１０によって互いに接続された第１のＬＳＩチップ１００Ａと第２のＬＳＩチップ１００Ｂとを有している。第１のＬＳＩチップ１００Ａ上には、第１の入出力回路部３０Ａが形成されている。第２のＬＳＩチップ１００Ｂ上には、第２の入出力回路部３０Ｂが形成されている。第１のＬＳＩチップ１００Ａと第２のＬＳＩチップ１００Ｂとは、概略対称の構成を成している。そして、第１のＬＳＩチップ１００Ａと第２のＬＳＩチップ１００Ｂの互いに対応する構成要素には、末尾に“Ａ”と“Ｂ”を付けて対応付させている。このようなことから、主に一側の第１のＬＳＩチップ１１０Ａに関して説明する。
【００１７】
入出力回路部３０Ａは、伝送線路１０に接続された外部端子１１Ａと、外部端子１１Ａに接続された出力回路としての出力バッファ１２Ａと、外部端子１１Ａに入力端子が接続された反転差動増幅回路からなる入力回路としての入力バッファ１３Ａと、出力バッファ１２Ａの入力側線路及び入力バッファ１３Ａの反転入力端子に接続された参照電位発生回路１４Ａとを有している。
【００１８】
第１のＬＳＩチップ１１０Ａは、さらに入出力回路部３０Ａをコントロールして、送信データＴＸＤＡを送信するとともに受信データＲＸＤＡを受信する送受信処理を行うＣＰＵ１５Ａを有している。このＣＰＵ１５Ａは、送信データＴＸＤＡの送信制御、及び受信データＲＸＤＡの受信制御を始め、入出力回路部３０Ａ全体の動作をつかさどるものであり、自己がデータ送信停止中であるか否は、このＣＰＵ自身が認識しており、送受信処理によって自己がデータ送信停止中のときにこのことを表すディゼーブル信号を生成する。
【００１９】
このＣＰＵ１５Ａで実行する送受信処理は、図２に示すように、先ず、ステップＳ１で、データ送信中であるか否かを判定し、データ送信中であるときには、ステップＳ２に移行して、ローアクティブのディゼーブル信号ＤＩＳＡとその反転信号であるハイアクティブの反転ディゼーブル信号ＤＩＳＡＢとを出力バッファ１２Ａに出力してからステップＳ３に移行して、送信情報の送信処理をおこなってからステップＳ４に移行する。
【００２０】
このステップＳ４では、相手方からデータを受信中であるか否かを判定し、データ受信中でないときにはそのまま処理を終了して前記ステップＳ１に戻り、データ受信中であるときには、ステップＳ５に移行して、受信データの受信処理を行ってからそのまま処理を終了して前記ステップＳ１に戻る。
また、前記ステップＳ１の判定結果が、自己がデータ送信中ではない送信停止状態であるときには、ステップＳ６に移行して、ハイアクティブのディゼーブル信号ＤＩＳＡとその反転信号であるローアクティブのディゼーブル信号ＤＩＳＡＢとを出力バッファ１２Ａに出力してから前記ステップＳ４に移行する。
【００２１】
この図２の処理において、ステップＳ１及びＳ５の初手が自送信停止中検出手段を構成している。
出力バッファ１２Ａは、図３に示すように、ゲート端子に送信データＴＸＤＡがそれぞれ入力されるＰＭＯＳ型トランジスタＰ１とＮＭＯＳ型トランジスタＮ１とで構成された出力信号生成部としてのＣＭＯＳインバータ回路１２ｃと、ＣＭＯＳインバータ回路１２ｃのトランジスタＰ１のソース端子と電源電圧端子ＶＤＤとの間に接続されたゲート端子にＣＰＵ１５Ａからのディゼーブル信号ＤＩＳＡが入力されるＰＭＯＳ型トランジスタＰ２と、ＣＭＯＳインバータ回路１２ｃのトランジスタＮ１のソース端子とアース電圧端子ＶＳＳとの間に接続されたゲート端子にＣＰＵ１５Ａからの反転ディゼーブル信号ＤＩＳＡＢが入力されるＮＭＯＳ型トランジスタＮ２とを有する。電源電圧端子ＶＤＤとアース電圧端子ＶＳＳとは、出力信号生成部に、出力信号生成のための電位を供給する信号電位供給端子を構成している。ＰＭＯＳ型トランジスタＰ２とＮＭＯＳ型トランジスタＮ２とは、ＣＭＯＳインバータ回路１２ｃを介して出力信号を出力可能とするか、或いはＣＭＯＳインバータ回路１２ｃを伝送線路１０に対してハイインピーダンスにして出力を停止するかのいずれかに切り替えるスイッチング素子を構成している。
【００２２】
出力バッファ１２Ａにおいて、ディゼーブル信号ＤＩＳＡがローレベルで反転ディゼーブル信号ＤＩＳＡＢがハイレベルのとき、トランジスタＰ２とトランジスタＮ２がともにオンする。このとき、送信データＴＸＤＡのビット信号がハイレベルであれば、ＮＭＯＳ型トランジスタＮ１がオンし、ＰＭＯＳ型トランジスタＰ１がオフとなる。そのため、出力信号Ｖｏは、ほぼＶＳＳとなりローレベルとなる。また、送信データＴＸＤＡのビット信号がローレベルであれば、ＮＭＯＳ型トランジスタＮ１がオフし、ＰＭＯＳ型トランジスタＰ１がオンとなる。そのため、出力信号Ｖｏは、ほぼＶＤＤとなりハイレベルとなる。
【００２３】
一方、出力バッファ１２Ａに入力されるディゼーブル信号ＤＩＳＡがハイレベルで反転ディゼーブル信号ＤＩＳＡＢがローレベルのとき、トランジスタＰ２とトランジスタＮ２がともにオフするので、インバータ回路１２ｃは伝送線路１０に対してハイインピーダンスとなり出力を停止する。そして、伝送速度制御部１０１Ｂの出力バッファ１２Ｂから伝送速度制御部１０１Ａの出力バッファ１２Ａへ貫通電流が流れることが防止される。すなわち、出力バッファ１２ＡのトランジスタＮ２，Ｐ２は、自己がデータ送信停止中であるとき、相手の出力バッファ１２Ｂから自分の出力バッファ１２Ａへ貫通電流が流れることを防止する貫通電流抑制手段を構成している。
【００２４】
入力バッファ１３Ａは、相手端末である伝送速度制御部１０１Ｂからの送信からのデータをＶｉとして入力し、また、参照電位発生回路１４Ａの生成する参照電位ＶｒｅｆＡを入力し、両入力の差分を求め、さらにこれを反転して増幅する反転差分増幅回路である。
参照電位発生回路１４Ａは、図４に一例として示されるように４個の抵抗Ｒ１〜Ｒ４によって構成された抵抗分割回路であり、送信データＴＸＤＡを入力し、この入力に基づいてＰＭＯＳ型トランジスタＰ６とＮＭＯＳ型トランジスタＮ６のいずれかがオンし、これにより２値の参照電位ＶｒｅｆＡを出力する。つまり、送信データＴＸＤＡがハイレベルのとき、ＮＭＯＳ型トランジスタＮ６がオンし、ＰＭＯＳ型トランジスタＰ６がオフするので、参照電位ＶｒｅｆＡは、ＶＤＤより抵抗Ｒ１，Ｒ２，Ｒ３の損失分だけ下がった例えば０．６Ｖを出力する。一方、送信データＴＸＤＡがローレベルのとき、ＮＭＯＳ型トランジスタＮ６がオフし、ＰＭＯＳ型トランジスタＰ６がオンするので、参照電位ＶｒｅｆＡは、ＶＤＤより抵抗Ｒ１の損失分だけ下がった例えば１．５Ｖを出力する。
【００２５】
なお、参照電位発生回路１４Ａは、一例として図４に最も簡単な構成を示したが、図４に示される抵抗分割による回路に限定されるものではなく、例えばバンドギャップリファレンス回路等を組み合わせたものでもよい。
ここで、双方の伝送速度制御部１０１Ａ，１０１Ｂが同時にデータを送受信可能である動作を、一例として具体的な数値を用いて説明する。第１の伝送速度制御部１０１Ａが送信データを送信する際、送信データＴＸＤＡがローレベルのとき、出力信号はインバータ回路１２ｃで反転されて例えば１．８Ｖであり、一方、送信データＴＸＤＡがハイレベルのとき、例えば０Ｖである。送信データＴＸＤＢを出力する第２の伝送速度制御部１０１Ｂにおいても同様である。
【００２６】
参照電位発生回路１４Ａ，１４Ｂは、参照電位ＶｒｅｆＡ，ＶｒｅｆＢとして、それぞれ０．６Ｖと１．５Ｖの２種類の電圧を生成する。そして、自己の出力バッファの出力信号が１．８Ｖであるときには、高い方の参照電位１．５Ｖを入力バッファ１３Ａ，１３Ｂに出力し、自己の出力バッファの出力信号が０Ｖであるときには、低い方の参照電位０．６Ｖを入力バッファ１３Ａ，１３Ｂに出力する。入力バッファ１３Ａ，１３Ｂは、この参照電位と入力信号の電位とを比較して入力信号のローレベル，ハイレベルを判定し、この判定結果を反転する。
【００２７】
例えば、伝送線路１０の電位を外部端子１１Ａで観測したとすると以下のようになる。伝送速度制御部１０１Ａ側の送信データＴＸＤＡの送信ビットがローレベルのとき、第１の伝送速度制御部１０１Ａの出力電位は１．８Ｖとなる。そして、参照電位は１．５Ｖとなる。ここで、伝送速度制御部１０１Ｂ側の送信データＴＸＤＢの送信ビットがローレベルのとき、第２の伝送速度制御部１０１Ｂの出力電位は１．８Ｖとなる。そして、参照電位は１．５Ｖとなる。このとき、伝送線路１０は、１．８Ｖとなり、伝送速度制御部１０１Ａ側の受信データＲＸＤＡは１．８Ｖとなるので、入力バッファ１３Ａの差動回路によりによりハイレベルと判定され、それが反転されてローレベルと認識される。伝送速度制御部１０１Ｂ側の受信データＲＸＤＢも１．８Ｖとなり、同様にハイレベルと判定され、それが反転されてローレベルと認識される。
【００２８】
また、伝送速度制御部１０１Ａ側の送信データＴＸＤＡの送信ビットがハイレベルのとき、第１の伝送速度制御部１０１Ａの出力電位は０Ｖとなる。そして、参照電位は０．６Ｖとなる。一方、伝送速度制御部１０１Ｂ側の送信データＴＸＤＢの送信ビットがローレベルのとき、第２の伝送速度制御部１０１Ｂの出力電位は１．８Ｖとなる。そして、参照電位は１．５Ｖとなる。このとき、伝送線路１０は、中間電位の０．９Ｖとなり、伝送速度制御部１０１Ａ側の受信データＲＸＤＡは０．９Ｖとなるので、入力バッファ１３Ａの差動回路によりによりハイレベルと判定され、それが反転されてローレベルと認識される。伝送速度制御部１０１Ｂ側の受信データＲＸＤＢは同じく０．９Ｖであるが、入力バッファ１３Ｂによりローレベルと判定され、それが反転されてハイレベルと認識される。
【００２９】
同様にして、伝送速度制御部１０１Ａ側の送信データＴＸＤＡがローレベルのとき、出力電位は１．８であり、参照電位は１．５Ｖとなる。一方、伝送速度制御部１０１Ｂ側の送信データＴＸＤＢの送信ビットがハイレベルとき、第２の伝送速度制御部１０１Ｂの出力電位は０Ｖであり、参照電位は０．６Ｖとなる。このとき、伝送線路１０は、中間電位の０．９Ｖとなり、受信データＲＸＤＡは０．９Ｖとなるので、入力バッファ１３Ａの差動回路によりによりローレベルと判定され、それが反転されてハイレベルとなり、伝送速度制御部１０１Ｂ側の受信データＲＸＤＢは同じく０．９Ｖであるが、入力バッファ１３Ｂによりハイレベルと判定され、それが反転されてローレベルと認識される。
【００３０】
同様にして、送信データＴＸＤＡがハイレベルで送信データＴＸＤＢがハイレベルのとき、受信データＲＸＤＡがハイレベルで受信データＲＸＤＢもハイレベルと認識される。
この結果を図５に示す。図５において、“ＶｒｅｆＡ”は、第１の伝送速度制御部１０１Ａの参照電位を示し、“ＶｒｅｆＢ”は、第２の伝送速度制御部１０１Ｂの参照電位を示す。また、“Ｈ”はデータのハイレベル、“Ｌ”はデータのローレベルを示している。
【００３１】
このように、自己の送信データに応じて参照電位を切り替え、切り替えされた参照電位にて受信データを判定するので、双方が任意のタイミングで相手端末にデータの転送を行うことが可能になる。
そして、本実施形態においては、自己がデータ送信停止中である場合、ＣＰＵ１５Ａが、出力バッファ１２Ａに、ハイレベルのディセーブル信号ＤＩＳＡ及びローレベルの反転ディゲーブル信号ＤＩＳＡＢを出力する。これにより、図３のトランジスタＰ２，Ｎ２が共にオフするので、伝送線路１０に対して出力バッファ１２Ａが、ハイインピーダンスとなり、出力バッファ１２Ｂから出力バッファ１２Ａに貫通電流が流れることがなくなり、低消費電力の送受信システムとすることができる。
【００３２】
因みに、トランジスタＰ２とＮ２が存在しない場合には、例えば送信側のハイレベルとされた出力バッファ１２ＡのＶＤＤから、伝送線路１０を経由して、受信側のローレベルとされた出力バッファ１２ＢのＶＳＳに貫通電流が流れる。
すなわち、本実施形態においては、自己がデータ送信停止中であるとき、相手の出力バッファ１２Ｂから自分の出力バッファ１２Ａへ貫通電流が流れることを防止する貫通電流抑制手段としてトランジスタＰ２，Ｎ２を有している。そのため、送信側の出力バッファから受信側の出力バッファに流れる貫通電流が防止され、低消費電力の同時双方向送受信システムとすることができる。
【００３３】
なお、本実施形態の貫通電流抑制手段は、トランジスタＰ２，Ｎ２で構成されているが、少なくともトランジスタＮ２を設けておけば、これをオフすることにより貫通電流を抑制することができる。
なお、出力バッファ１２Ａ，１２Ｂは、図６に示される回路で構成されてもよい。この回路は、出力信号生成部としてのＣＭＯＳのインバータ回路１２ｃとディゼーブル信号ＤＩＳＡ及び反転ディゼーブル信号ＤＩＳＡＢがＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタのゲートに入力されるスイッチング素子としてのトランスファーゲート１２ｄによって構成されている。この回路の場合、信号ＤＩＳＡがローレベルで信号ＤＩＳＡＢがハイレベルのとき、トランスファーゲート１２ｄが開くので、インバータ回路１２ｃの出力は、データ入力側から外部端子１１Ａ側へと伝達される。一方、信号ＤＩＳＡがハイレベルで信号ＤＩＳＡＢがローレベルのとき、トランスファーゲート１２ｄが閉じるので、インバータ回路１２ｃの出力は遮断される。
【００３４】
また、本実施形態においては、第１のＬＳＩチップ１００Ａと第２のＬＳＩチップ１００Ｂとが概略対称の構成を成しているが、必ずしも対称の構成でなくともよく、例えば、第２のＬＳＩチップ１００Ｂ側の送信データ量が第１のＬＳＩチップ１００Ａ側の送信データ量に比較して多い場合などでは、第１のＬＳＩチップ１００Ａ側のＣＰＵ１５Ａでのみディゼーブル信号ＤＩＳＡ及び反転ディゼーブル信号ＤＩＳＡＢを出力バッファ１２Ａに出力するようにすれば、第２のＬＳＩチップ１００Ｂの出力バッファ１２Ｂから第１のＬＳＩチップ１００Ａの出力バッファ１２Ａへ貫通電流が流れることを防止することができ、低消費電力の同時双方向送受信システムとすることができる。
【００３５】
次に、本発明の第２の実施形態を図７について説明する。
本実施形態は、相手端末がデータ送信停止中であることを検出したときに、自己の送信データの転送速度を速くすることを特徴としている。
図７において、同時双方向入出力システム１１０は、伝送線路１０によって互いに接続された第１のＬＳＩチップ１１０Ａと第２のＬＳＩチップ１１０Ｂとを有している。第１のＬＳＩチップ１１０Ａには、前述した第１の実施形態と同様の構成を有する入出力回路部３０Ａと伝送速度制御部１１１Ａとが形成されている。
【００３６】
伝送速度制御部１１１Ａは、入出力回路部３０Ａの出力バッファ１２Ａの入力側に接続されたパラレルシリアル変換回路（以下Ｓ−Ｐ変換回路と呼ぶ）２０Ａを有する。Ｓ−Ｐ回路２０Ａは、入力されるクロック信号に基づいてパラレルデータである送信データＴＸＤＡをシリアルデータに変換する。
Ｓ−Ｐ変換回路２０Ａには、フェーズロックドループ回路（以下ＰＬＬ回路と呼ぶ ）２３Ａで生成される高低２種類の周波数のクロック信号が選択的に入力され、入力されたクロック信号の周波数に応じてシリアルデータへの変換速度が決定される。
【００３７】
そして、Ｓ−Ｐ回路２０Ａから出力されるシリアルデータが先入れ先出しメモリ（以下、ＦＩＦＯと呼ぶ）２１Ａにも供給される。このＦＩＦＯ２１Ａは、入力されたシリアルデータを、このシリアルデータを入出力回路部３０Ａに入力したときに、その出力バッファ１２Ａから入力バッファ１３Ａを経て出力されるまでの遅延時間だけ遅延させた遅延シリアル信号を出力する。
【００３８】
このＦＩＦＯ２１Ａから出力される遅延シリアル信号と入出力回路部３０Ａの入力バッファ１３Ａから出力される混合信号とが排他的論理和回路（以下、ＸＯＲ回路と呼ぶ）２２Ａに供給され、このＸＯＲ回路２２Ａから出力される排他的論理和出力がカウンタ２４Ａに入力される。このカウンタ２４Ａは、排他的論理和出力が“０”であるときにカウント値をカウントアップし、排他的論理和出力が“１”であるときにカウント値を“０”にクリアするように構成されている。このカウンタ２４Ａの所定の判定数に対応する出力段
から出力される相手送信停止検出信号ＳＴがＰＬＬ回路２３Ａに供給され、このＰＬＬ回路２３Ａで、阿井邸送信停止検出信号が“０”であるときに通常の送信速度を規定する通常クロック信号をＳ−Ｐ変換回路２０Ａに出力し、相手送信停止検出信号ＳＴが“１”であるときに通常クロック信号より周波数の高い高速クロック信号をＳ−Ｐ変換回路２０Ａに出力する。
【００３９】
一方、入出力回路部３０Ａの入力バッファ１３Ａから出力される混合信号は、シリアルデータをパラレルデータに変換するパラレルシリアル変換回路（Ｐ−Ｓ変換回路）２５Ａに供給されて、このＰ−Ｓ変換回路２５Ａでパラレルデータに変換された混合信号が受信データＲＸＤＡとしてＣＰＵ１５Ａに入力される。
また、入出力回路３０Ａの入力バッファ１３Ａから出力される混合信号は、この混合信号に含まれるクロック信号を再生するクロックデータリカバリ回路（以下ＣＤＲ回路と呼ぶ）２６Ａに入力される。このＣＤＲ回路２６Ａで再生されたクロック信号は、ＸＯＲ回路２２Ａにサンプリングクロックとして供給されると共に、Ｐ−Ｓ変換回路２５Ａに変換クロック信号として供給される。
【００４０】
次に上記第２の実施形態の動作を説明する。ＬＳＩチップ１１０Ａにおいて、Ｓ−Ｐ回路２０Ａは、ＰＬＬ回路２３Ａが生成したクロックのタイミングに同期して送信すべきパラレルデータＴＸＤＡをシリアルデータに変換する。Ｓ−Ｐ回路２０Ａにてシリアル変換されたデータは、入出力回路３０Ａの出力バッファ１２Ａを経て伝送線路１０に送信される。このとき、出力バッファ１２Ａの出力は、ループバックして入力バッファ１３Ａにも入力されている。
【００４１】
ここで、相手方のＬＳＩチップ１１０Ｂにおいて、入出力回路３０Ｂは送信を停止しているものとする。つまり、出力バッファ１２Ｂは、信号ＤＩＳＢ，ＤＩＳＢＢによってハイインピーダンスにされているものとする。そのため、ＬＳＩチップ１１０Ａにおいて、入力バッファ１３Ａに入力されるデータは、出力バッファ１２Ａから出力されたデータが、そのままＬＳＩチップ１１０Ａをループバックしたものとなる。
【００４２】
ループバックした送信データは、ＣＤＲ回路２６Ａにてクロック信号が抽出され、抽出したクロック信号にてリタイムされ、これがＰ−Ｓ変換回路２５Ａによって、シリアルデータからパラレルデータＲＸＤＡに変換される。
このとき、Ｓ−Ｐ回路２０Ａから出力されたシリアルビット列をＦＩＦＯ２１Ａにて所定の時間分遅延させ、この遅延されたビット列と入出力回路３０Ａの入力バッファ１３Ａから出力される混合信号のビット列との排他的論理和をＸＯＲ回路２２Ａで取り、両ビット列が一致するデータであるので、カウンタ２４Ａがインクリメントされる。
【００４３】
そしてさらに、ＰＬＬ回路２３Ａは、カウンタ２４Ａが、所定の判定数までカウントアップしたとき、相手送信停止検出信号ＳＴが“１”となることにより、相手のＬＳＩチップ１１０Ｂの入出力回路３０Ｂからの送信が停止しているものと判断することができ、発振周波数を上げ、出力バッファ１２Ａからの送信ビットレートを上げるように動作をする。
【００４４】
この高速データ送信状態からデータ送信停止中であった相手側の入出力回路３０Ｂが再びデータ送信を開始する状態となると、入力バッファ１３Ａから出力される混合信号のシリアルデータとＳ−Ｐ変換回路２０Ａから出力されるシリアルデータとが一致しない状態となることにより、ＸＯＲ回路２２Ａの排他的論理和出力が“１”となり、これによってカウンタ２４Ａのカウント値がクリアされることにより、カウンタ２４Ａの所定出力段から出力される相手送信停止検出信号ＳＴが“０”に反転し、これに応じてＰＬＬ回路２３Ａは高速クロック信号を出力している状態から通常クロック信号を出力する状態に切換え、出力バッファ１２Ａからの送信ビットレートを下げるように動作をする。
【００４５】
このように、本実施形態においては、相手側のＬＳＩチップ１１０Ｂにおける入出力回路３０Ｂが送信を停止しているとき、伝送速度制御部１１１Ａが送出しているデータとループバックされたデータが同一であることに着目している。すなわち、Ｓ−Ｐ回路２０Ａにてシリアル化されたデータと入力バッファ１３Ａから出力されるシリアル受信データとが所定のデータ数だけ連続して同一であれば、ＰＬＬ回路２３Ａで入出力回路３０Ｂからの送信データが停止していると判断し、送信速度を上げる。
【００４６】
このとき、ＦＩＦＯ２１Ａ、ＸＯＲ回路２２Ａ及びカウンタ２４Ａは、相手がデータ送信停止中であることを検出する相手送信停止中検出手段を構成している。そして、ＰＬＬ回路２３Ａは、この相手出力停止検出手段にて相手がデータ送信停止中であることを検出したときに、自出力信号のデータ転送速度を速くする転送速度増加手段を構成している。
相手側ＬＳＩチップ１１０Ｂでは、入出力回路３０Ｂがデータ送信停止中のとき、ディゼーブル信号ＤＩＳＢ及び反転ディゼーブル信号ＤＩＳＢＢによって入出力回路３０Ｂの出力バッファ１２Ｂがハイインピーダンスとされ、その結果、伝送線路１０を駆動する回路が、入出力回路３０Ａ側の出力バッファ１２Ａのみとなり、貫通電流が防止されて低消費電力となる動作に関しては、第１の実施形態と同様である。
【００４７】
なお、相手がデータ送信停止中であることを判断するカウンタ２４Ａのカウント値の判定数は、通信目的に応じたアプリケーションに依存する所定の数とされている。具体的には、例えばチップ１１０Ａからチップ１１０Ｂへ送信されるデータと、チップ１１０Ｂからチップ１１０Ａへ送信されるデータの量がほぼ同じであるアプリケーションに使用するときは、カウンタ２４Ａ及びカウンタ２４Ｂのカウントアップする判定数を同じにする。
【００４８】
一方、例えば、チップ１１０Ａからチップ１１０Ｂへ８割のデータが送出され、チップ１１０Ｂからチップ１１０Ａへ２割のデータが送出されるようなアプリケーションに対しては、大きなデータ量を受信するチップ１１０Ｂ側の判定数を小さなデータ量を受信するチップ１１０Ａ側の判定数より小さくする。
実例としては、例えば、チップ１１０Ａからチップ１１０Ｂへ大量のデータの送信しつつ、チップ１１０Ｂからチップ１１０Ａには、ＡＣＫ、ＮＡＫのみを返すような通信のアプリケーションがそれである。
【００４９】
本実施形態においては、チップ１１０Ａとチップ１１０Ｂとの間で送信されるデータの量が非対称であるときは、その比率に応じて両カウンタがカウントアップする数の比率を変えている。なぜならば、送信されるデータ量が対称の場合、データが衝突する可能性が同じであるが、非対称であればデータが衝突、つまり同時に双方向で送受信する可能性も非対称となる。そのため、データの衝突の可能性を最も低いものとするために、カウンタ２４Ａ及びカウンタ２４Ｂのカウントアップ数を送信するデータ量の大きさ応じて決めると効果がある。そして、カウンタ２４Ａ及びカウンタ２４Ｂを可変長のカウンタにしておき、アプリケーションに応じてカウントアップ数を変更してもよい。
【００５０】
以上のように上記第２の実施形態においては、同時双方向送受信システムの一方の伝送速度制御部が、データ送信停止中のとき他方の伝送速度制御部の送信速度が上ることにより、全体のスループットが向上する。一方、データ送信停止中の伝送速度制御部が再びデータ送信を開始すると、ＰＬＬ回路２３Ａ，２３Ｂが発振周波数を下げ、これにより出力バッファからの送信ビットレートが下がり、データ転送の速度が遅くなった結果、アイパターンが開くのでエラー発生率が下がる。
【００５１】
このように上記第２の実施形態においては、伝送線路１０の通信状態に応じて最大の伝送スピードを得ることができる。また、単一方向への伝送を行っているときの消費電流を下げることができる。
次に、本発明の第３の実施形態を図８について説明する。
本実施形態のＬＳＩチップ１２０Ａにおいては、相手からのデータ送信が一時中断された後に、再びデータ送信が行われるような場合、相手のデータ送信停止中に自己の同期周波数が変化しないように周波数自動追従機能を停止するものである。
【００５２】
この第３の実施形態では、ＬＳＩチップ１１０Ａにおいて、前述した第２の実施形態におけるカウンタ２４Ａから出力される相手送信停止検出信号ＳＴが受信データからクロック信号を抽出するＣＤＲ回路２７Ａにも供給されることを除いては前述した第２の実施形態における図７と同様の構成を有し、図７との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００５３】
ここで、ＣＤＲ回路２７Ａは、受信データからクロック信号を抽出するために受信データに対して同期をとる必要がある。このとき、ＣＤＲ回路２７Ａは、自ら持っている同期周波数を漸次変化させながら受信データに追従する動作をする。そして、ＣＤＲ回路２７Ａは、自らの同期周波数を変化させるために、図９に示すようにＰＬＬ回路４１で構成されている。
【００５４】
このＰＬＬ回路４１は、位相検出器４１ａと、ループフィルター４１ｂと、電圧制御発振器（以後、ＶＣＯという）４１ｃとから構成されている。ＰＬＬ回路４１は、入力バッファ１３Ａが入力した受信データを信号Ａとして入力し、自ら生成した同期周波数データを信号Ｂとして入力し、信号Ｂを信号Ａに追従するように変化させて受信データのクロック信号を抽出する。
【００５５】
位相検出器４１ａは、図１０に示すように、位相周波数比較器４１ａ−１とチャージポンプ回路４１ａ−２とから構成されている。位相周波数比較器４１ａ−１は、信号Ａがクロック入力端子に入力され、これに基づいてアップ信号ＱＡを出力するＤ型フリップフロップＤＦ１と、信号Ｂがクロック入力端子入力され、これに基づいてダウン信号ＱＢを出力するＤ型フリップフロップＤＦ２と、アップ信号ＱＡ及びダウン信号ＱＢが入力されるアンド回路ＡＣと、このアンド回路ＡＣの論理積出力信号とカウンタ２４Ａから出力される相手送信停止検出信号ＳＴとが入力され、両者の論理和出力信号をクリア信号としてＤ型フリップフロップＤＦ１及びＤＦ２のクリア信号入力端子に入力するオア回路ＯＣとを有する。
【００５６】
この位相周波数比較器４１ａ−１では、今、相手側ＬＳＩチップ１１０Ｂがデータ送信状態にあるものとすると、ＸＯＲ回路２２Ａの出力が論理値“１”となってカウンタ２４Ａがリセット状態を維持することから相手送信停止検出信号ＳＴが図１１（ｅ）に示すように論理値“０”となっている。この相手送信停止検出信号ＳＴがオア回路ＯＣに入力されるので、このオア回路ＯＣでは、他方の入力であるアンド回路ＡＣのアップ信号ＱＡ及びダウン信号ＱＢの状態に応じた論理積出力信号が出力される状態となる。
【００５７】
この状態で、入力バッファ１３Ａから入力される信号Ａが図１１（ａ）に示すように所定周波数でオンオフを繰り返す信号であるものとし、ＰＬＬ回路４１のＶＣＯ４１ｃから出力される信号Ｂが図１１（ｂ）に示すように位相ずれを生じているものとする。この状態では、時点ｔ１で信号Ａがオフ状態からオン状態に反転すると、これに応じてＤ型フリップフロップＤＦ１から出力されるアップ信号ＱＡが図１１（ｃ）に示すようにオフ状態からオン状態に反転する。この状態では、Ｄ型フリップフロップＤＦ２から出力されるダウン信号ＱＢがオフ状態であるので、アンド回路ＡＣから出力されるクリア信号は論理値“０”を維持している。その後、時点ｔ２で信号Ｂがオフ状態からオン状態に反転すると、これに応じてＤ型フリップフロップＤＦ２から出力されるダウン信号ＱＢが図１１（ｄ）に示すようにオフ状態からオン状態に反転する。このようにダウン信号ＱＢがオン状態となると、アンド回路ＡＣのクリア信号が論理値“１”となることにより、Ｄ型フリップフロップＤＦ１及びＤＦ２が共にクリアされて、これらから出力されるアップ信号ＱＡ及びダウン信号ＱＢが共にオフ状態となる。
【００５８】
その後、時点ｔ３で信号Ａが再度オン状態となると、アップ信号ＱＡもオン状態となり、時点ｔ４で信号Ｂが再度オン状態となると、ダウン信号ＱＢがオン状態となり、その直後にアンド回路ＡＣから出力されるクリア信号が論理値“１”となるので、Ｄ型フリップフロップＤＦ１及びＤＦ２が共にクリア状態となる。
このようにして、信号Ａ及びＢの位相差に応じたアップ信号ＱＡ及びダウン信号ＱＢが形成される。その後、相手側ＬＳＩチップ１１０Ｂでデータ送信を停止すると、入力バッファ１３Ａから出力される混合信号が自身の出力バッファ１２Ａから出力される信号のみとなることにより、ＸＯＲ回路２２Ａの出力が“０”となって、カウンタ２４Ａがカウントを開始し、そのカウント値が所定の判定数に達すると、相手送信停止検出信号ＳＴが論理値“１”となり、これがオア回路ＯＣに入力されることにより、このオア回路ＯＣからアンド回路ＡＣの論理積出力信号の状態にかかわらず論理値“１”となるクリア信号がＤ型フリップフロップＤＦ１及びＤＦ２に入力されるので、これらＤ型フリップフロップＤＦ１及びＤＦ２が共にクリア状態に保持され、これらから出力されるアップ信号ＱＡ及びダウン信号ＱＢが共にオフ状態を維持する状態となる。
【００５９】
この位相周波数比較器４１ａ−１で生成されたアップ信号ＱＡとダウン信号ＱＢは、チャージポンプ回路４１ａ−２に入力され、チャージポンプ回路４１ａ−２のオンオフのタイミングとなる。
チャージポンプ回路４１ａ−２は、電源端子に接続されたプラス側電流源ＰＩとスイッチング素子ＳＡとの直列回路と、この直列回路に接続されたスイッチング素子ＳＢとアース端子に接続されたマイナス側電流源ＮＩとの直列回路とで構成され、両直列回路の接続点から出力ラインが導出され、この出力ラインとアース端子との間に充放電用コンデンサＣが接続され、充放電用コンデンサＣの端子電圧が出力電圧Ｖｏｕｔとして出力される構成を有する。そして、スイッチング素子ＳＡにアップ信号ＱＡが入力され、スイッチング素子ＳＢにダウン信号ＱＡが入力されている。
【００６０】
そして、アップ信号ＱＡが論理値“１”となるとスイッチング素子ＳＡがオン状態となって、充放電用コンデンサＣが充電され、ダウン信号ＱＢが論理値“１”となるとスイッチング素子ＳＢがオン状態となって、充放電用コンデンサＣが放電される。
そして、チャージポンプ回路４１ａ−２の出力電圧Ｖｏｕｔは、フィルター４１ｂを介してＶＣＯ４１ｃに入力される。このＶＣＯ４１ｃで、チャージポンプ回路４１ａ−２の出力電圧Ｖｏｕｔが高くなるとこれに応じて出力される同期周波数も高くなり、チャージポンプ回路４１ａ−２の出力電圧Ｖｏｕｔが低くなるとこれに応じて出力される同期周波数が低くなる。
【００６１】
なお、位相周波数比較器４１ａ−１、チャージポンプ回路４１ａ−２及びＶＣＯ４１ｃは、同期周波数検出手段を構成している。
次に、上記第３の実施形態の動作を説明する。
今、自ＬＳＩチップ１１０Ａがデータを送信しているデータ送信中であると共に、相手ＬＳＩチップ１１０Ｂでもデータを送信しているデータ送信中であるものとする。
【００６２】
この状態では、次ＬＳＩチップ１１０Ａの入力側バッファ１３Ａから自己の送信データと相手ＬＳＩチップ１１０Ｂからの送信データとの混合信号Ａが出力されるので、ＸＯＲ回路２２Ａの排他的論理和出力信号が論理値“０”となり、カウンタ２４Ａがリセット状態を維持して、相手送信停止検出信号ＳＴが論理値“０”を維持する。
一方、ＣＤＲ回路２７Ａでは、ＰＬＬ回路４１を構成する位相差検出回路４１ａの位相周波数比較器４１ａ−１で、相手送信停止検出信号ＳＴが論理値“０”であることにより、オア回路ＯＣからはアンド回路ＡＣの論理積出力信号に応じたクリア信号が出力される状態となる。
【００６３】
このため、位相周波数比較器４１ａ−１では、入力バッファ１３Ａから入力される信号ＡとＶＣＯ４１ｃから出力される信号Ｂとを比較し、図１１（ａ）及び（ｂ）に示すように、信号Ａの位相が信号Ｂの位相に対して進んでいるときに位相差に応じた区間オン状態となるアップ信号ＱＡを出力する。
このアップ信号ＱＡがチャージポンプ回路４１ａ−２に供給されると、スイッチング素子ＳＡがオン状態となり、プラス側電流源ＰＩからの電流が充放電用コンデンサＣに流れて、この充放電用コンデンサＣを充電することにより、出力電圧Ｖｏｕｔが上昇する。
【００６４】
この出力電圧Ｖｏｕｔがフィルター４１ｂを介してＶＣＯ４１ｃに供給されるので、このＶＣＯ４１ｃから出力される同期周波数が高くなり、次第に信号Ａの周波数に一致するように修正される。そして、信号Ａの周波数と信号Ｂの周波数が一致したときのＶＣＯ４１ｃから出力される同期周波数信号（クロック信号）がＣＤＲ回路２７ＡからＸＯＲ回路２２Ａ及びＳ−Ｐ変換回路２５Ａにサンプリング信号として供給される。
【００６５】
したがって、ＸＯＲ回路２２Ａで受信データに応じたサンプリングタイミングで送信データと受信データとの排他的論理和をとり、Ｓ−Ｐ変換回路２５Ａでは受信データを正確にパラレル信号に変換してＣＰＵ１５Ａに供給し、ＣＰＵ１５Ａで受信処理が行われる。
この相手側ＬＳＩチップ１１０Ｂのデータ送信状態から相手側ＬＳＩチップ１１０Ｂでデータ送信を中断する送信停止状態となると、前述した第２の実施形態と同様に、入力バッファ１３Ａの出力信号Ａが自己の送信データのみとなることから、ＸＯＲ回路２２Ａの排他的論理和信号が論理値“０”となり、カウンタ２４Ａがカウントを開始し、そのカウント値が所定の判定数に達すると相手送信停止検出信号ＳＴが論理値“１”となり、これがＰＬＬ回路２３Ａに供給されて、データ送信速度が増加される。
【００６６】
これと同時に、相手送信停止検出信号ＳＴがＣＤＲ回路２６Ａに供給されるので、このＣＤＲ回路２６Ａで相手側ＬＳＩチップ１１０Ｂのデータ送信時の同期周波数が保持される。すなわち、位相周波数比較器４１ａ−１のオア回路ＯＣに論理値“１”の相手送信停止検出信号ＳＴが入力されることにより、このオア回路ＯＣの論理和出力信号がアンド回路ＡＣから供給されるアップ信号ＱＡ及びダウン信号ＱＢの状態による論理積出力信号にかかわらず常に論理値“１”となり、Ｄ型フリップフロップＤＦ１及びＤＦ２が共にクリア状態に維持され、これらから出力されるアップ信号ＱＡ及びダウン信号ＱＢが共にオフ状態となる。
【００６７】
このため、チャージポンプ回路４１ａ−２におけるスイッチング素子ＳＡ及びＳＢが共にオフ状態となって充放電用コンデンサＣの入力側がハイインピーダンスとなり、この充放電用コンデンサＣの充電電圧即ち出力電圧Ｖｏｕｔが保持される。
この結果、フィルター４１ｂを介してＶＣＯ４１ｃに入力される制御電圧が相手側ＬＳＩチップ１１０Ｂがデータ送信を停止したときの同期周波数に略近い周波数に応じた電圧に保持されるので、ＣＤＲ回路２６Ａで再生されるクロック信号が相手側ＬＳＩチップ１１０Ｂのデータ送信時に近い周波数に保持される。
【００６８】
その後、自己のデータ送信を停止した場合には、入力バッファ１３Ａから出力される混合信号Ａがローレベルを維持することになるが、ＦＩＦＯ２１Ａから出力される送信データもローレベルを維持することになるので、ＸＯＲ回路２２Ａの排他的論理和出力信号は論理値“０”を維持することになり、カウンタ２４Ａでのカウントアップが継続し、これから出力される相手送信停止検出信号ＳＴは論理値“１”を維持するので、ＣＤＲ回路２６Ａにおけるチャージポンプ回路４１ａ−２での出力電圧Ｖｏｕｔの保持状態を継続する。
【００６９】
その後、相手側ＬＳＩチップ１１０Ｂでデータ送信を再開し、入力バッファ１３Ａから自己の送信データと相手側ＬＳＩチップ１１０Ｂからの受信データとの混合信号Ａ又は相手側ＬＳＩチップ１１０Ｂからの受信データのみの信号Ａが出力される状態となると、ＸＯＲ回路２２Ａの排他的論理和出力信号が論理値“１”となることにより、カウンタ２４Ａがリセット状態となって、相手送信停止検出信号ＳＴが論理値“０”に復帰する。
【００７０】
このため、伝送速度制御部１１１Ａで通常の送信速度でのデータ送信状態に復帰すると共に、ＣＤＲ回路２６Ａの位相周波数比較器４１ａ−１で混合信号ＡとＶＣＯ４１ｃの出力信号Ｂとの位相差によるアップ信号ＱＡ又はダウン信号ＱＢが出力されることになり、これに応じてチャージポンプ回路４１ａ−２で位相差に応じた出力電圧Ｖｏｕｔが出力されて、ＶＣＯ４１ｃから出力される周波数同期したクロック信号がＸＯＲ回路２２Ａ及びＳ−Ｐ変換回路２５Ａに供給されて、受信データをパラレル信号に変換してＣＰＵ１５Ａに入力し、このＣＰＵ１５Ａで受信処理が行われる。
【００７１】
このとき、位相比較器４１ａのチャージポンプ回路４１ａ−２で、その出力電圧Ｖｏｕｔが前回の相手側ＬＳＩチップ１１０Ｂのデータ送信時の同期周波数時の電圧に近い状態に保持されているので、相手側ＬＳＩチップ１１０Ｂでのデータ送信開始時に短時間で周波数同期を行うことができ、相手側ＬＳＩチップ１１０Ｂからの受信データを迅速に受信処理することができる。
【００７２】
因みに、位相周波数比較器４１ａ−１のオア回路ＯＣを省略して、アンド回路ＡＣの論理積出力信号をクリア信号として直接Ｄ型フリップフロップＤＦ１及びＤＦ２に供給するようにした場合には、位相周波数比較器４１ａ−１が常時作動状態に保持されるので、自己がデータ送信中で相手側ＬＳＩチップ回路１１０Ｂがデータ送信停止状態となったときには、入力バッファ１３Ａから自己の送信データが出力されるので、ＣＤＲ回路２６Ａで自己のクロック信号に周波数同期したクロック信号を再生し、自己のクロック信号と相手側ＬＳＩチップ１１０Ｂのクロック信号とは通常近い周波数に設定されていることから、大きな周波数変動を生じることはない。しかしながら、自己の送信データがなく、送信停止状態にあるときには、入力バッファ１３Ａから出力される信号Ａがローレベルに維持されることになる。このローレベルの信号ＡがＣＤＲ回路２６Ａの位相比較器４１ａにおける位相周波数比較器４１ａ−１のＤ型フリップフロップＤＦ１に入力される状態となると、このＤ型フリップフロップＤＦ１から出力されるアップ信号ＱＡも図１２（ｃ）に示すようにローレベルを維持し、アンド回路ＡＣの論理積出力信号は論理値“０”を維持することになり、Ｄ型フリップフロップＤＦ１及びＤＦ２がクリアされることがなくなる。
【００７３】
このときＤ型フリップフロップＤＦ２には図１２（ｂ）に示すようにＮ分周回路４１ｄからの信号Ｂが入力されているので、このＤ型フリップフロップＤＦ２から図１２（ｄ）に示すようにし、信号Ｂと同一のダウン信号ＱＢが出力されることになる。
このため、チャージポンプ回路４１ａ−１ではスイッチング素子ＳＢのみがオンオフを繰り返すことになり、このスイッチング素子ＳＢがオン状態であるときに充放電用コンデンサＣの充電電圧が放電されて、出力電圧Ｖｏｕｔが徐々に低下し、この出力電圧Ｖｏｕｔがフィルター４１ｂを介してＶＣＯ４１ｃに供給されることにより、ＶＣＯ４１から出力される同期周波数が徐々に低くなり、この同期周波数の低下傾向が自己又は相手側ＬＳＩチップ１１０Ｂでデータ送信が開始されるまでの間継続されることになり、相手側ＬＳＩチップ１１０Ｂのデータ送信時のクロック信号の周波数からかけ離れたものとなる。
【００７４】
この結果、相手側ＬＳＩチップ１１０Ｂでデータ送信を開始したときに、チャージポンプ回路４１ａ−２での出力電圧Ｖｏｕｔが低下した状態から適正状態に復帰するまでに時間がかかり、受信データの受信処理を開始するまでに時間がかかることになる。
しかしながら、上記第３の実施形態によれば、相手側ＬＳＩチップ１１０Ｂが送信停止状態となると、相手送信停止検出信号ＳＴが論理値“１”となり、これによって位相周波数比較器４１ａ−１のアップ信号ＱＡ及びダウン信号ＱＢを夫々オフ状態とすることにより、チャージポンプ回路４１ａ−２の充放電用コンデンサＣの入力側をハイインピーダンスとして、出力電圧Ｖｏｕｔを保持することにより、ＶＣＯ４１ｃでの周波数低下を確実に防止することができ、相手側ＬＳＩチップ１１０Ｂがデータ送信を再開したときに短時間で周波数同期を行って正確なクロック信号を再生することができる。
【００７５】
なお、上記第３の実施形態にいては、位相周波数比較器４１ａ−１として図１０に示す構成を適用した場合について説明したが、これに限定されるものではなく、図１３に示す位相周波数比較器４１ａ−１’を適用するようにしてもよい。図１２に示す位相周波数比較器４１ａ−１’の場合、同期動作停止手段として動作する出力側に設けた論理素子である２個のＡＮＤ素子４１ａ−１’ａ、４１ａ−１’ａにカウンタ２４Ａから出力される相手送信停止検出信号ＳＴを供給することによって、相手送信停止検出信号ＳＴが論理値“１”となったときにアップ信号ＱＡとダウン信号ＱＢとを共にオフ状態に制御することができる。
【００７６】
また、本実施形態においては、チャージポンプ回路４１ａ−２を一時的に停止させるために、チャージポンプ回路４１ａ−２に接続された位相周波数比較器４１ａ−１の出力を、停止させるものであるが、この方法に限定されるものではなく、チャージポンプ回路４１ａ−２を停止できるものであれば他の方法でもよい。
次に、本発明の第４の実施形態を図１４について説明する。
【００７７】
この第４の実施形態では、相手側ＬＳＩチップ１１０Ｂでデータ送信を停止した後にデータ送信を再開したときに、簡易な構成でデータ受信処理を再開するようにしたものである。
すわなち、第４の実施形態では、図１４に示すように、伝送速度制御部１１ＡにおけるＸＯＲ回路２２のクロック信号入力端子にセレクタ５１Ａが接続され、このセレクタ５１Ａの入力側にＣＤＲ回路２８Ａから出力されるクロック信号とＰＬＬ回路２３Ａから出力されるクロック信号が入力され、さらに選択信号としてカウンタ２４Ａから出力される相手送信停止検出信号ＳＴが入力されていることを除いては前述した第２の実施形態と同様の構成を有する。
【００７８】
ここで、セレクタ５１Ａは、選択信号として入力される相手送信停止検出信号ＳＴが論理値“０”であるときにＣＤＲ回路２８Ａから供給されるクロック信号を選択してＸＯＲ回路２２Ａに出力し、相手送信停止検出信号ＳＴが論理値“１”であるときにはＰＬＬ回路２３Ａから出力されるクロック信号をＸＯＲ回路２２Ａに供給するように構成されている。
【００７９】
この第４の実施形態によると、相手側ＬＳＩチップ１１０Ｂでデータ送信を行って、入力バッファ１３Ａから受信データが出力されている状態では、前述したようにＸＯＲ回路２２Ａの排他的論理和出力信号が論理値“１”となって、カウンタ２４Ａがリセット状態に維持され、このカウンタ２４Ａから出力される相手送信停止検出信号ＳＴが論理値“０”となっている。
【００８０】
このため、セレクタ５１Ａでは、相手送信停止検出信号ＳＴが論理値“０”であるので、ＣＤＲ回路２８Ａから入力される受信データのクロック信号を再生したクロック信号をＸＯＲ回路に供給するので、このＸＯＲ回路２２Ａが前述した第２及び第３の実施形態と同様に動作される。
この状態から、相手側ＬＳＩチップ１１０Ｂで、データ送信が停止されると、前述したように、ＸＯＲ回路２２Ａから出力される排他的論理和出力信号が論理値“１”に反転し、これによってカウンタ２４Ａがカウントを開始し、そのカウント値が所定の判定数に達すると、相手送信停止検出信号ＳＴが論理値“０”から論理値“１”に反転する。
【００８１】
このため、セレクタ５１ＡでＣＤＲ回路２８Ａからのクロック信号に代えてＰＬＬ回路２３Ａから出力されるクロック信号が選択され、これがＸＯＲ回路２２Ａに供給される。したがって、ＸＯＲ回路２２ＡはＰＬＬ回路２３Ａから出力されるクロック信号に基づいてＦＩＦＯ２１Ａの遅延データ及び入力バッファ１３Ａの出力データのサンプリングを行うことができ、サンプリング用のクロック信号が途切れることなく継続してＸＯＲ回路２２Ａに供給することができる。このため、カウンタ２４Ａで生成される相手送信停止検出信号ＳＴを相手側ＬＳＩチップ１１０Ｂのデータ送信が停止している期間中論理値“１”に維持することができる。
【００８２】
自己が送信停止状態にあり、相手側ＬＳＩチップ１１０Ｂが送信停止状態にあって、入力バッファ１３Ａの出力信号Ａがローレベルを維持する状態となったときに、前述した第４の実施形態で説明したように、ＣＤＲ回路２８Ａから再生クロック信号が得られない状態となった場合でも、ＸＯＲ回路２２ＡにＰＬＬ回路２３Ａからクロック信号を供給することができ、相手側ＬＳＩチップ１１Ｂがデータ送信を開始して、入力バッファ１３Ａかち受信データが出力される状態となったときに、直ちにＸＯＲ回路２２Ａの排他的論理和出力信号が論理値“０”から論理値“１”に反転して、カウンタ２４Ａをリセットし、相手送信停止検出信号ＳＴを論理値“０”に復帰させることができ、相手側ＬＳＩ１１０Ｂの通信状態に応じた正確な相手送信停止検出信号ＳＴを得ることができる。
【００８３】
次に、本発明の第６の実施形態を図１５について説明する。
この第６の実施形態では、前述した第４の実施形態のように、ＣＤＲ回路２８Ａの内部を変更することなく、相手側ＬＳＩチップ１１０Ａのデータ送信停止時にＶＣＯ４１ｃでの同期周波数低下を抑制するようにしたものである。
すなわち、第６の実施形態においては、前述した第５の実施形態における図１４の構成において、ＣＤＲ回路２８Ａの入力側にもセレクタ５２Ａを接続し、このセレクタ５２Ａの入力側に入力バッファ１３Ａの出力信号Ａと、ＰＬＬ回路２３Ａから出力されるクロック信号とを入力し、さらに選択信号としてカウンタ２４Ａから出力される相手送信停止検出信号ＳＴを入力するようにしたことを除いては図１４と同様の構成を有し、図１４との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００８４】
ここで、セレクタ５２Ａは、選択信号として入力される相手送信停止検出信号ＳＴが論理値“０”であるときには入力バッファ１３Ａの出力信号Ａを選択してＣＤＲ回路２８Ａに供給し、相手送信停止検出信号ＳＴが論理値“１”であるときにＰＬＬ回路２３Ａから出力されるクロック信号をＣＤＲ回路２８Ａに供給するように構成されている。
この第６の実施形態によると、相手側ＬＳＩチップ１１０Ｂでデータ送信を行っているときには、その受信データが入力バッファ１３Ａから出力されることにより、ＸＯＲ回路２２Ａから論理値“１”の排他的論理和出力信号がカウンタ２４Ａに出力されて、このカウンタ２４Ａがリセット状態に維持され、相手送信停止検出信号ＳＴが論理値“０”に維持される。
【００８５】
このため、セレクタ５１Ａで前述した第５の実施形態と同様にＣＤＲ回路２８Ａのクロック信号を選択してＸＯＲ回路２２Ａに供給すると共に、セレクタ５２Ａで入力バッファ１３Ａから出力される受信データ信号Ａを選択してＣＤＲ回路２８Ａに供給するので、前述した第１〜第４の実施形態と同様に、ＣＤＲ回路２８Ａで入力される受信データ信号Ａに基づくクロック信号を再生して、これをセレクタ５１Ａを介してＸＯＲ回路２２Ａに供給すると共にＳ−Ｐ変換回路２５Ａに供給して、ＣＰＵ１５Ａで受信データの受信処理を行う。
【００８６】
この相手側ＬＳＩチップ１１０Ｂの送信状態から相手側ＬＳＩチップ１１０Ｂでデータ送信が停止されると、前述したようにＸＯＲ回路２２Ａの排他的論理和出力信号が論理値“０”に反転し、これによってカウンタ２４Ａがカウントを開始して、そのカウント値が所定の判定数に達すると、このカウンタ２４Ａから出力される相手送信停止検出信号ＳＴが論理値“１”に反転し、これによってセレクタ５１Ａ及び５２ＡでＰＬＬ回路２３Ａから出力されるクロック信号を選択する。
【００８７】
このため、ＸＯＲ回路２２Ａでは前述した第５の実施形態と同様の動作を行い、ＣＤＲ回路２８Ａでは、ＰＬＬ回路２３Ａから出力されるクロック信号にＶＣＯ４１ｃから出力されるクロック信号が一致するように動作するので、両者が一致した時点で第４の実施形態における位相周波数比較器４１ａ−１におけるアップ信号ＱＡ及びダウン信号ＱＢが幅の殆どないパルスとなり、チャージポンプ回路４１ａ−２の充放電用コンデンサＣの充電電圧が略一定となり、ＶＣＯ４１ｃから出力されるクロック信号がＰＬＬ回路２３Ａから出力されるクロック信号に同期する。
【００８８】
このとき、ＰＬＬ回路２３Ａのクロック信号と、相手側ＬＳＩチップ１１０ＢのＰＬＬ回路のクロック信号とは両者の周波数が近いことが予想されるため、この状態で、相手側ＬＳＩチップ１１０Ｂがデータ送信を再開した場合に、その受信データが入力バッファ１３Ａから出力された時点で、ＸＯＲ回路２２Ａの排他的論理和出力信号を確実に“１”に反転することができ、これによってカウンタ２４Ａから出力される相手送信停止検出信号ＳＴを論理値“０”に確実に復帰させて、通常受信状態に直ちに復帰させることができる。
【００８９】
このように、第６の実施形態においては、ＣＤＲ回路２８Ａの構成を変更することなく、入力バッファ１３Ａの出力信号Ａがローレベルを維持する状態でも、クロック信号を形成することができ、既存の同時双方向入出力回路に容易に適用することができる。
次に、本発明の第７の実施形態を図１６について説明する。
この第７の実施形態では、上述した第６の実施形態において、入力バッファ１３Ａの出力信号Ａがローレベルを維持している状態で、ＣＤＲ回路２８ＡでＰＬＬ回路２３Ａのクロック信号に応じたクロック信号を発生することを考慮して、回路構成を簡略化したものである。
【００９０】
すわなち、第７の実施形態では、上述した第６の実施形態における図１５の構成において、セレクタ５１Ａが省略されて、ＣＤＲ回路２８Ａから出力されるクロック信号のみがＸＯＲ回路２２Ａに供給されていることを除いては図１５と同様の構成を有し、図１５との対応部分には同一符号を付し、その詳細説明はこれを省略する。
この第７の実施形態によると、相手側ＬＳＩチップ１１０Ｂでデータ送信を停止したときに、相手送信停止検出信号ＳＴが論理値“０”から論理値“１”に反転し、これによって、セレクタ５２ＡでＣＤＲ回路２８Ａの位相比較器４１ａにおける位相周波数比較器４１ａ−１にＰＬＬ回路２３Ａから出力されるクロック信号を信号Ａとして供給するので、ＶＣＯ４１ｃからＰＬＬ回路２３Ａのクロック信号と同期したクロック信号を得ることができ、このクロック信号がＸＯＲ回路２２Ａに供給されるので、前述した第６の実施形態と同様に入力バッファ１３Ａの出力信号Ａがローレベルを維持する状態となってから相手側ＬＳＩチップ１１０Ｂでデータ送信を開始したときに、これをＸＯＲ回路２２Ａ及びカウンタ２４Ａで検出して、直ちに受信処理状態に復帰することができる。
【００９１】
なお、上記第１〜第７の実施形態においては、ＣＰＵ１５Ａで送受信制御処理を行うことにより、ディゼーブル信号ＤＩＳＡ及び反転ディゼーブル信号ＤＩＳＡＢを生成し、これらを出力バッファ１２Ａに供給する場合について説明したが、これに限定されるものではなく、出力バッファ１２Ａの入力信号に基づいて送信データの有無を検出し、送信データが無いときに論理値“１”のディゼーブル信号ＤＩＳＡ及び論理値“０”の反転ディゼーブル信号ＤＩＳＡＢを形成し、送信データが有るときにその信号ＤＩＳＡ及びＤＩＳＡＢを夫々反転させるディゼーブル信号形成回路を設けるようにしてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の同時双方向入出力システムの第１の実施形態のブロック図である。
【図２】ＣＰＵの動作を示すフローチャートである。
【図３】図１の出力バッファの回路図である。
【図４】図１の参照電位発生回路の一例を示す回路図である。
【図５】入出力信号と参照電位との関係を示す相関図である。
【図６】出力バッファの他の構成を示す回路図である。
【図７】この発明の同時双方向入出力システムの第２の実施形態のブロック図である。
【図８】この発明の同時双方向入出力システムの第３の実施形態のブロック図である。
【図９】図７のＣＤＲ回路に内蔵されたＰＬＬ回路のブロック図である。
【図１０】図８の位相検出器の詳細を示すブロック図である。
【図１１】図９の位相周波数比較器の出力信号を示すタイミングチャートである。
【図１２】図９の位相周波数比較器の他の例を示すブロック図である。
【図１３】本発明の同時双方向入出力システムの第４の実施形態のブロック図である。
【図１４】本発明の同時双方向入出力システムの第５の実施形態のブロック図である。
【図１５】本発明の同時双方向入出力システムの第６の実施形態のブロック図である。
【図１６】本発明の同時双方向入出力システムの第７の実施形態のブロック図である。
【符号の説明】
【００９３】
１２Ａ，１２Ｂ  出力バッファ（出力回路）、１３Ａ，１３Ｂ  入力バッファ（入力回路）、１４Ａ，１４Ｂ  参照電位発生回路（参照電位発生回路）、２１Ａ  先入れ先出しバッファ（相手送信停止中検出手段）、２２Ａ  排他的論理和回路（相手送信停止中検出手段）、２３Ａ  フェーズロックドループ回路（転送速度増加手段）、２４Ａ  カウンタ（相手送信停止中検出手段）、２６Ａ  クロックデータリカバリ回路、４１ａ  位相検出器（同期周波数検出手段）、Ｎ２，Ｐ２  トランジスタ（貫通電流抑制手段）、４１ａ−１ａ，４１ａ−１’ａ，４１ａ−１’ｂ  ＡＮＤ素子（同期動作停止手段）、５２Ａ  （入力切り替え手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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