(57)【要約】【課題】トンネル酸化膜形成方法を改善したＥＥＰＲＯＭセルの製造方法を提供する。【解決手段】第１導電層パターンとその下部にトンネル酸化膜とを形成し、前記パターンの側壁と基板上にゲート酸化膜を介して、前記パターンの両側に第２導電層パターンを形成後、両パターンとを電気的に接続させて、フローティングゲート用導電層を形成し、該ゲート用導電層上にカップリング酸化膜と第３導電層とを形成後、これらをパターニングして、トンネル酸化膜上にセレクトゲート、第１カップリング酸化膜パターン、及び第１フローティングゲートからなるゲートスタックを有するセレクトトランジスタ部分と、該部分と離隔されたコントロールゲート、第２カップリング酸化膜パターン、及び第２フローティングゲートからなるゲートスタックを有するコントロールトランジスタ部分と、を形成するＥＥＰＲＯＭセルの製造方法である。【選択図】図１５
2005322920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１酸化膜を成長させる段階と、
前記第１酸化膜上に、第１導電層を形成する段階と、
前記第１導電層と前記第１酸化膜とをパターニングして、第１導電層パターンと前記第１導電層パターンの下部にトンネル酸化膜とを形成する段階と、
前記第１導電層パターンの側壁と前記基板上とにゲート酸化膜を介して、前記第１導電層パターンの両側に第２導電層パターンを形成する段階と、
前記第１導電層パターンと前記第２導電層パターンとを電気的に接続させて、フローティングゲート用の導電層を形成する段階と、
前記フローティングゲート用の導電層上に、カップリング酸化膜を形成する段階と、
前記カップリング酸化膜上に、第３導電層を形成する段階と、
前記第３導電層、カップリング酸化膜及びフローティングゲート用の導電層をパターニングして、前記トンネル酸化膜上にセレクトゲート、第１カップリング酸化膜パターン及び第１フローティングゲートからなるゲートスタックを有するセレクトトランジスタ部分と、前記セレクトトランジスタ部分と離隔されたコントロールゲート、第２カップリング酸化膜パターン及び第２フローティングゲートからなるゲートスタックを有するコントロールトランジスタ部分と、を形成する段階と、を含むことを特徴とするＥＥＰＲＯＭセルの製造方法。
【請求項２】
前記第１導電層パターンとトンネル酸化膜とを形成する段階は、
前記第１導電層上に、トンネル酸化膜の形成領域を画定するマスク膜を形成する段階と、
前記マスク膜を酸化マスクとして利用して、前記トンネル酸化膜の形成領域にマスク酸化膜を選択的に成長させる段階と、
前記マスク膜を除去した後、前記マスク酸化膜をエッチングマスクとして利用して、前記第１導電層をエッチングして、第１導電層パターンを形成する段階と、
ウェットエッチングを利用して、前記第１導電層パターンの上部のマスク酸化膜、及び前記基板上の前記第１酸化膜を除去して、前記第１導電層パターンの下部にトンネル酸化膜を形成する段階と、を含むことを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項３】
前記基板内にフローティング接合領域を形成する段階をさらに含み、前記トンネル酸化膜の形成領域は、前記フローティング接合領域に対応する位置に画定させ、
前記セレクトトランジスタ部分で、前記フローティング接合領域の反対部分の前記基板内に、セルソース接合領域を形成する段階と、
前記コントロールトランジスタ部分の前記基板内に、低濃度のビットライン接合領域を形成する段階と、
前記セレクトトランジスタ部分と前記コントロールトランジスタ部分との各ゲートスタックの側壁に、スペーサを形成する段階と、
前記低濃度のビットライン接合領域で、前記フローティング接合領域の反対部分内に、高濃度のビットライン接合領域を形成する段階と、をさらに含むことを特徴とする請求項２に記載のＥＥＰＲＯＭセルの製造方法。
【請求項４】
前記マスク酸化膜は、５０〜３００Å程度の厚さに形成することを特徴とする請求項２に記載のＥＥＰＲＯＭセルの製造方法。
【請求項５】
前記ゲート酸化膜を介して、前記第２導電層パターンを形成する段階は、
前記トンネル酸化膜が形成された結果物上に、第２酸化膜を形成する段階と、
前記第２酸化膜上に、第２導電層を形成する段階と、
前記第２導電層を平坦化させて、前記第１導電層パターン上の前記第２酸化膜を露出させて、前記第１導電層パターンの両側に第２導電層パターンを形成する段階と、
前記第１導電層パターン上に露出された前記第２酸化膜をウェットエッチングして、前記第２導電層パターンと前記第１導電層パターンとの間に、ゲート酸化膜を形成する段階と、を含むことを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項６】
前記ゲート酸化膜を形成する段階は、前記第１導電層パターンの上部及び側壁の一部の前記第２酸化膜を除去することによって、前記第２導電層パターンと第１導電層パターンとの間にゲート酸化膜を形成し、前記第１導電層パターンの上部及び側壁の一部を露出させることを特徴とする請求項５に記載のＥＥＰＲＯＭセルの製造方法。
【請求項７】
前記第１酸化膜は、３０〜１００Å程度、前記第１導電層は、３００〜１０００Å程度、前記第２導電層パターンは、１０００〜２０００Å程度、前記ゲート酸化膜は、１００〜３００Å程度に形成することを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項８】
前記第１導電層パターンと前記第２導電層パターンとを電気的に接続させるために、５００〜１５００Å程度の厚さの導電層をさらに形成することを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項９】
前記マスク膜は、シリコン窒化膜で形成することを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１０】
前記第１導電層、第２導電層パターン及び第３導電層は、ドープトポリシリコン、シリサイドまたはそれらの組み合わせで形成することを特徴とする請求項１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１１】
半導体基板上に、第１酸化膜を成長させる段階と、
前記第１酸化膜上に、第１導電層を形成する段階と、
前記第１導電層と前記第１酸化膜とをパターニングして、第１導電層パターンと前記第１導電層パターンの下部に、トンネル酸化膜とを形成する段階と、
前記第１導電層パターンの側壁と前記基板上とに、ゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に、前記第１導電層パターンと電気的に接続された第２導電層を形成して、フローティングゲート用の導電層を形成する段階と、
前記フローティングゲート用の導電層上に、カップリング酸化膜を形成する段階と、
前記カップリング酸化膜上に、第３導電層を形成する段階と、
前記第３導電層、カップリング酸化膜及びフローティングゲート用の導電層をパターニングして、前記トンネル酸化膜上にセレクトゲート、第１カップリング酸化膜パターン、及び第１フローティングゲートからなるゲートスタックを有するセレクトトランジスタ部分と、前記セレクトトランジスタ部分と離隔されたコントロールゲート、第２カップリング酸化膜パターン、及び第２フローティングゲートからなるゲートスタックを有するコントロールトランジスタ部分と、を形成する段階と、を含むことを特徴とするＥＥＰＲＯＭセルの製造方法。
【請求項１２】
前記第１導電層パターンとトンネル酸化膜とを形成する段階は、
前記第１導電層上にマスク膜を形成する段階と、
前記マスク膜上に、トンネル酸化膜の形成領域を覆うフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして、前記マスク膜と前記第１導電層とをエッチングして、マスク膜パターンと第１導電層パターンとを形成する段階と、
前記フォトレジストパターンを除去する段階と、
前記基板上に露出された前記第１酸化膜をウェットエッチングで除去して、前記第１導電層パターンの下部にトンネル酸化膜を形成する段階と、を含むことを特徴とする請求項１１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１３】
前記基板内にフローティング接合領域を形成する段階をさらに含み、前記トンネル酸化膜の形成領域は、前記フローティング接合領域に対応する位置に画定させ、
前記セレクトトランジスタ部分で、前記フローティング接合領域の反対部分の前記基板内に、セルソース接合領域を形成する段階と、
前記コントロールトランジスタ部分の前記基板内に、低濃度のビットライン接合領域を形成する段階と、
前記セレクトトランジスタ部分と前記コントロールトランジスタ部分との各ゲートスタックの側壁に、スペーサを形成する段階と、
前記低濃度のビットライン接合領域で、前記フローティング接合領域の反対部分内に、高濃度のビットライン接合領域を形成する段階と、をさらに含むことを特徴とする請求項１２に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１４】
前記ゲート酸化膜を形成する段階は、前記第１導電層パターンの側壁と前記基板とを熱酸化させて行うことを特徴とする請求項１１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１５】
前記第１酸化膜は、３０〜１００Å程度、前記第１導電層は、２００〜１０００Å程度、前記マスク膜は、５００〜１０００Å程度、前記ゲート酸化膜は、１００〜３００Å程度、前記第２導電層は、５００〜１５００Å程度の厚さに形成することを特徴とする請求項１１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１６】
前記マスク膜は、シリコン窒化膜で形成することを特徴とする請求項１１に記載のＥＥＰＲＯＭセルの製造方法。
【請求項１７】
前記第１導電層、第２導電層及び第３導電層は、ドープトポリシリコン、シリサイドまたはそれらの組み合わせで形成することを特徴とする請求項１１に記載のＥＥＰＲＯＭセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）セルの製造方法に係り、特にＥＥＰＲＯＭセルのプログラム及び消去効率特性を向上させるために、トンネル酸化膜の形成方法を改善したＥＥＰＲＯＭセルの製造方法に関する。
【背景技術】
【０００２】
一般的なＥＥＰＲＯＭセルの構造は、電子を保存するフローティングゲート、それを制御するために、フローティングゲートの上部に形成されるセレクトゲート、プログラム／消去時、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって電子が移動する経路であるトンネル酸化膜、セレクトゲートに印加される電圧をフローティングゲートに伝達するカップリング酸化膜、プログラム／消去時、ビットライン電圧を伝達する役割を行うコントロールゲート、及びデータを伝達するビットラインで構成されている。
【０００３】
前記コントロールゲートは、読み取りまたはプログラム時、ビットラインのデータをセルに伝達するか、またはセルのデータをビットラインに伝達する役割を行うが、ビットラインと直交する方向に複数個のセルと連結されて、一つのワード以上の単位を構成しているので、ワードラインともいう。カップリング酸化膜は、フローティングゲートの上部に形成される酸化膜であって、消去動作時、セレクトゲートに印加された電圧がカップリングされて、フローティングゲートの電位を高める役割を行い、ＥＥＰＲＯＭセルでは、主にＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）が使われる。フローティングゲートの下部は、ビットラインから印加される電圧とフローティングゲートの電圧との間のカップリング比を減少させて、両端間の電位差を大きく維持させるための酸化厚膜領域と、Ｆ−Ｎトンネリングによってプログラム／消去を行う経路である酸化薄膜領域であるトンネル酸化膜領域とで構成される。
【０００４】
一般的なＥＥＰＲＯＭセルの製造工程は、次の通りである。図１ないし図５は、従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【０００５】
図１を参照すれば、Ｓｉ基板１０上に、２５０Å程度の厚さの酸化厚膜１１を成長させる。
【０００６】
次いで、図２に示したように、基板１０及び酸化厚膜１１の適正部位を露出させる第１フォトレジストマスク１２を形成し、露出された部位に不純物をイオン注入１３して、基板１０内にフローティング接合領域１４を形成する。使用した第１フォトレジストマスク１２を除去する。
【０００７】
図３を参照すれば、酸化厚膜１１上に、トンネル酸化膜の形成領域１５を画定するように、第２フォトレジストマスク１６を形成する。それをエッチングマスクとして利用したウェットエッチングを適用して、トンネル酸化膜の形成領域１５内の酸化厚膜１１を除去して、フローティング接合領域１４を露出させる。次いで、第２フォトレジストマスク１６を除去する。
【０００８】
次いで、トンネル酸化膜の形成領域１５内に、酸化薄膜を成長させて、図４のようにトンネル酸化膜１７を形成する。トンネル酸化膜１７が形成された基板１０上に、フローティングゲートの役割を行うための第１ポリシリコン層１８を形成する。そして、その上部に、カップリング酸化膜としてＯＮＯ膜１９を形成し、再びその上部に、適正厚さの第２ポリシリコン層２０を形成する。
【０００９】
フォトリソグラフィ工程を経て、第２ポリシリコン層２０、ＯＮＯ膜１９及び第１ポリシリコン層１８をパターニングして、図５のように、セレクトゲート２０ａ、ＯＮＯ膜パターン１９ａ及びフローティングゲート１８ａからなるセレクトトランジスタＳ部分と、コントロールゲート２０ｂ、ＯＮＯ膜パターン１９ｂ及びフローティングゲート１８ｂからなるコントロールトランジスタＣ部分と、を形成する。次いで、必要な適正イオン注入のマスク工程を経て、セルソース接合領域２１及びビットライン接合領域２２を形成して、ＥＥＰＲＯＭセルを製造する。
【００１０】
しかし、このような工程で製造する従来のＥＥＰＲＯＭセルは、酸化厚膜１１の一部をウェットエッチングで除去した部分にトンネル酸化膜１７を形成するので、実際の図３のような第２フォトレジストマスク１６で画定されたトンネル酸化膜の形成領域１５の大きさ及び所定の厚さの通り、トンネル酸化膜１７が形成されないという問題がある。酸化厚膜１１をウェットエッチングする時に、トンネル酸化膜の形成領域１５内に露出された部分のみがエッチングされるものではなく、オーバーエッチング及びアンダーカットの形成により、その周辺までエッチングされるためである。このため、図５のセレクトトランジスタＳ部分を拡大図示した図６で分かるように、図３で画定したトンネル酸化膜の形成領域１５の大きさＡより、実際に形成されたトンネル酸化膜１７の大きさＢが、はるかに大きく形成され、エッチングプロファイルに傾斜になるので、トンネル酸化膜１７の厚さも中央より縁部が大きくなるため、カップリング比を減少させる。カップリング比の減少は、プログラム及び消去効率を低下させる。
【００１１】
一般的に、カップリング比とは、プログラム／消去時、トンネル酸化膜１７に印加される電圧を決定する因子であって、プログラム／消去時、トンネル酸化膜１７に印加される電圧Ｖｔｕｎ（ｗｒｉｔｅ）、Ｖｔｕｎ（ｅｒａｓｅ）は、次の通りである。
［数１］
Ｖｔｕｎ（ｗｒｉｔｅ）＝Ｖｆｇ＋Ｋｗ×Ｖｂｌ
［数２］
Ｖｔｕｎ（ｅｒａｓｅ）＝Ｖｆｇ＋Ｋｅ×Ｖｓｌ
ここで、Ｖｆｇは、フローティングゲート１８ａに印加される電圧であり、Ｋｗは、プログラム時のカップリング比であり、Ｖｂｌは、ビットラインの電圧、Ｋｅは、消去時のカップリング比であり、Ｖｓｌは、セレクトゲート２０ａに印加される電圧である。ＫｗとＫｅとは、次の数式で表現される。
［数３］
Ｋｗ＝１−Ｃｔｕｎ／（Ｃｏｎｏ＋Ｃｇｏｘ＋Ｃｔｕｎ）
Ｋｅ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｇｏｘ＋Ｃｔｕｎ）
【００１２】
この際、Ｃｏｎｏは、ＯＮＯ膜パターン１９ａのキャパシタンス、Ｃｇｏｘは、酸化厚膜１１のキャパシタンス、Ｃｔｕｎは、トンネル酸化膜１７のキャパシタンスである。
【００１３】
すなわち、カップリング比は、ＥＥＰＲＯＭセルのセレクトトランジスタＳを構成しているキャパシタのキャパシタンス値の変化に依存する。トンネル酸化膜のキャパシタンスＣｔｕｎが増加すれば、Ｋｗ、Ｋｅいずれも減少して、プログラム／消去効率を低下させる。これを防止するためには、トンネル酸化膜１７の大きさ及び厚さを小さくする必要があるが、従来技術のウェットエッチング方式では、トンネル酸化膜１７が大きくて厚く形成されて、カップリングを減少させて、プログラム／消去効率を低下させる。
【００１４】
また、トンネル酸化膜１７が大きくなる場合、フローティング接合領域１４との重畳マージンが減少して、セル大きさの縮小に制約要素となり、重畳が十分ではなく、トンネル酸化膜１７の下部にフローティング接合領域１４のバウンダリーが位置する場合、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）による信頼性の不良を誘発するという問題がある。
【００１５】
従来、トンネル酸化膜を形成する技術としては、特許文献１がある。ここでは、半導体基板上にトンネル酸化膜用のＳｉＯ２膜と絶縁膜とを形成した後、フォトリソグラフィ工程を通じて、トンネリング領域として使用する部分のみにＳｉＯ２膜を残した後、半導体基板の全面にトンネル酸化膜より厚いＳｉＯ２膜を形成している。
【特許文献１】米国特許第５，５４１，１２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明が解決しようとする課題は、トンネル酸化膜の形成方法を変更して、プログラム及び消去特性が向上したＥＥＰＲＯＭセルの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記技術的課題を解決するための本発明によるＥＥＰＲＯＭセルの製造方法の一態様によれば、半導体基板上に第１酸化膜を成長させた後、前記第１酸化膜上に第１導電層を形成する。前記第１導電層と第１酸化膜とをパターニングして、第１導電層パターンとその下部にトンネル酸化膜とを形成する。前記第１導電層パターンの側壁と前記基板上とにゲート酸化膜を介して、前記第１導電層パターンの両側に第２導電層パターンを形成した後、前記第１導電層パターンと前記第２導電層パターンとを電気的に接続させて、フローティングゲート用の導電層を形成する。前記フローティングゲート用の導電層上にカップリング酸化膜を形成し、その上に第３導電層を形成した後、前記第３導電層、カップリング酸化膜及びフローティングゲート用の導電層をパターニングして、前記トンネル酸化膜上にセレクトゲート、第１カップリング酸化膜パターン及び第１フローティングゲートからなるゲートスタックを有するセレクトトランジスタ部分と、前記セレクトトランジスタ部分と離隔されたコントロールゲート、第２カップリング酸化膜パターン及び第２フローティングゲートからなるゲートスタックを有するコントロールトランジスタ部分と、を形成する。
【００１８】
望ましい実施例によれば、前記第１導電層パターンとトンネル酸化膜とを形成する段階は、前記第１導電層上に、トンネル酸化膜の形成領域を画定するマスク膜を形成する段階、前記マスク膜を酸化マスクとして利用して、前記トンネル酸化膜の形成領域にマスク酸化膜を選択的に成長させる段階、前記マスク膜を除去した後、前記マスク酸化膜をエッチングマスクとして利用して、前記第１導電層をエッチングして、第１導電層パターンを形成する段階、及びウェットエッチングを利用して、前記第１導電層パターンの上部のマスク酸化膜及び前記基板上の前記第１酸化膜を除去して、前記第１導電層パターンの下部にトンネル酸化膜を形成する段階を含む。前記マスク酸化膜は、５０〜３００Å程度の厚さに形成できる。
【００１９】
この際、前記基板内にフローティング接合領域を形成する段階をさらに含み、前記トンネル酸化膜の形成領域は、前記フローティング接合領域に対応する位置に画定させ、前記セレクトトランジスタ部分で、前記フローティング接合領域の反対部分の前記基板内に、セルソース接合領域を形成する段階、前記コントロールトランジスタ部分の前記基板内に、低濃度のビットライン接合領域を形成する段階、前記セレクトトランジスタ部分と前記コントロールトランジスタ部分の各ゲートスタックの側壁に、スペーサを形成する段階、及び前記低濃度のビットライン接合領域で、前記フローティング接合領域の反対部分内に、高濃度のビットライン接合領域を形成する段階をさらに含みうる。
【００２０】
また、望ましい実施例によれば、前記ゲート酸化膜を介して前記第２導電層パターンを形成する段階は、前記トンネル酸化膜が形成された結果物上に第２酸化膜を形成する段階、前記第２酸化膜上に第２導電層を形成する段階、前記第２導電層を平坦化させて、前記第１導電層パターン上の前記第２酸化膜を露出させて、前記第１導電層パターンの両側に第２導電層パターンを形成する段階、及び前記第１導電層パターン上に露出された前記第２酸化膜をウェットエッチングして、前記第２導電層パターンと前記第１導電層パターンとの間に、ゲート酸化膜を形成する段階を含む。
【００２１】
前記第１導電層パターンと前記第２導電層パターンとを電気的に接続させるために、５００〜１５００Å程度の厚さの導電層をさらに形成することが望ましい。そして、前記ゲート酸化膜を形成する段階は、前記第１導電層パターンの上部及び側壁の一部の前記第２酸化膜を除去することによって、前記第２導電層パターンと第１導電層パターンとの間にゲート酸化膜を形成し、前記第１導電層パターンの上部及び側壁の一部を露出させることが望ましい。
【００２２】
前記技術的課題を解決するための本発明によるＥＥＰＲＯＭセルの製造方法の他の態様によれば、半導体基板上に第１酸化膜を成長させた後、前記第１酸化膜上に第１導電層を形成する。前記第１導電層と前記第１酸化膜とをパターニングして、第１導電層パターンとその下部にトンネル酸化膜とを形成した後、前記第１導電層パターンの側壁と前記基板上にゲート酸化膜を形成する。前記ゲート酸化膜上に前記第１導電層パターンと電気的に接続された第２導電層を形成して、フローティングゲート用の導電層を形成し、前記フローティングゲート用の導電層上にカップリング酸化膜を形成する。前記カップリング酸化膜上に第３導電層を形成した後、前記第３導電層、カップリング酸化膜及びフローティングゲート用の導電層をパターニングして、前記トンネル酸化膜上にセレクトゲート、第１カップリング酸化膜パターン、及び第１フローティングゲートからなるゲートスタックを有するセレクトトランジスタ部分と、前記セレクトトランジスタ部分と離隔されたコントロールゲート、第２カップリング酸化膜パターン、及び第２フローティングゲートからなるゲートスタックを有するコントロールトランジスタ部分と、を形成する。
【００２３】
他の望ましい実施例によれば、前記第１導電層パターンとトンネル酸化膜とを形成する段階は、前記第１導電層上にマスク膜を形成する段階、前記マスク膜上にトンネル酸化膜の形成領域を覆うフォトレジストパターンを形成する段階、前記フォトレジストパターンをエッチングマスクとして、前記マスク膜と前記第１導電層とをエッチングして、マスク膜パターンと第１導電層パターンとを形成する段階、前記フォトレジストパターンを除去する段階、前記基板上に露出された前記第１酸化膜をウェットエッチングで除去して、前記第１導電層パターンの下部にトンネル酸化膜を形成する段階を含む。前記ゲート酸化膜を形成する段階は、前記第１導電層パターンの側壁と前記基板とを熱酸化させて行う。前記第１酸化膜は、３０〜１００Å程度、前記第１導電層は、２００〜１０００Å程度、前記マスク膜は、５００〜１０００Å程度、前記ゲート酸化膜は、１００〜３００Å程度、前記第２導電層は、５００〜１５００Å程度の厚さに形成できる。
【発明の効果】
【００２４】
本発明によれば、既存のウェットエッチング方式によるトンネル酸化膜領域の画定時に発生するアンダーカットによるトンネル酸化膜の大きさ増加の問題がないので、セル大きさの縮小が有利であり、ウェットエッチングの等方性エッチングプロファイルによるトンネル酸化膜のキャパシタンスの増加がないので、カップリング比の増加によるプログラム／消去効率の向上が可能になる。
【００２５】
また、トンネル酸化膜領域を画定しているポリシリコンの側壁に成長させた酸化厚膜によって、トンネルキャパシタンスの減少及びＢＴＢＴによる特性劣化の問題を緩和させうる。
【発明を実施するための最良の形態】
【００２６】
その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。
【００２７】
以下、添付した図面を参照して、本発明によるＥＥＰＲＯＭセルの製造方法に関する望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施例は、本発明の開示を完全にし、当業者に発明の構成を完全に知らせるために提供されるものであり、本発明は、請求項の構成により定義されるだけである。図面で、同じ参照符号は同じ要素を指示する。また、後続する本発明の詳細な説明で、多数の特定細部は、本発明の完全な理解を助けるために提供されたものである。しかし、当業者であれば、それらの特定細部がなくても、本発明が実施できるということを明確に分かる。
【００２８】
図７ないし図１５は、本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【００２９】
図７を参照して、半導体基板１００、例えばｐ型Ｓｉ基板に対して素子分離のための適正ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）（図示せず）工程を完了する。次いで、基板１００上に、５０〜１５０Å程度のバッファ酸化膜１０５を熱成長させる。バッファ酸化膜１０５上にフォトレジストマスク１１０を形成して、所定領域の基板１００とバッファ酸化膜１０５とを露出させた後、フォトレジストマスク１１０をイオン注入マスクとして利用して、不純物、例えばｎ型不純物をイオン注入１１５して、基板１００内にフローティング接合領域１２０を形成する。
【００３０】
次いで、図８を参照して、フォトレジストマスク１１０を除去した後、基板１００上のバッファ酸化膜１０５も除去する。バッファ酸化膜１０５の除去のために、例えばＨＦと脱イオン水（Ｈ２Ｏ）との混合比率が１：５−１０００であるフッ酸希釈液、またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を使用できる。次いで、再び基板１００上に３０〜１００Å程度、望ましくは、５０〜１００Å程度の第１酸化膜１２５を成長させ、その上部に３００〜１０００Å程度の第１導電層１３０、例えば第１ドープトポリシリコン層を形成する。第１導電層１３０上には、１０００Å程度のマスク膜１３５を形成する。次いで、所定のフォトリソグラフィ工程を利用してマスク膜１３５をエッチングして、トンネル酸化膜の形成領域１４０を画定する。この際、トンネル酸化膜の形成領域１４０は、フローティング接合領域１２０に対応して位置させる。
【００３１】
ここで、第１導電層１３０は、ドープトポリシリコン以外に、シリサイドまたはドープトポリシリコンとシリサイドとの組み合わせ（すなわち、ポリサイド）で形成できる。ドープトポリシリコンの場合、蒸着と同時にインサイチュでドーピングして形成できる（例えば、ＰＯＣｌ３沈積工程）。これと異なり、非ドーピングのポリシリコンをまず形成し、後に不純物を注入してドーピングすることもある。この際、不純物注入工程は、例えば３０ＫｅＶのエネルギーで２．７×１０１４ｉｏｎｓ／ｃｍ２のリン（Ｐ）のようなｎ型不純物を注入することでありえる。マスク膜１３５は、シリコン窒化膜などで形成することが望ましく、この場合、５００〜８５０℃の温度でＳｉＨ４とＮＨ３との反応を利用したＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成できる。
【００３２】
トンネル酸化膜の形成領域１４０を画定するために、シリコン窒化膜からなるマスク膜１３５をエッチングするには、フッ化炭素系ガスを使用できる。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６などのようなガス、またはそれらの混合ガスを使用できる。この際、雰囲気ガスとしては、Ａｒガスを使用できる。
【００３３】
図９は、マスク膜１３５を酸化マスクとして利用して、トンネル酸化膜の形成領域１４０に、５０〜３００Å程度の厚さのマスク酸化膜１４５を選択的に成長させた状態を示す。
【００３４】
次いで、図１０を参照して、マスク膜１３５を除去してから、マスク酸化膜１４５をエッチングマスクとして利用して第１導電層１３０をエッチングして、第１導電層パターン１３０ａを形成する。シリコン窒化膜からなるマスク膜１３５の除去には、燐酸（Ｈ３ＰＯ４）ストリップを利用できる。そして、例えば、ドープトポリシリコンからなる第１導電層１３０をエッチングする時には、ＨＢｒ、Ｈｅ、Ｏ２、Ｎ２、ＣＦ４ガスの混合ガスを使用できる。この際、基板１００の方にバイアスを加えて、エッチングガスの直進性をさらに大きくすることができる。
【００３５】
図１１を参照すれば、フッ酸希釈液またはＢＯＥを使用するウェットエッチングを利用して、第１導電層パターン１３０ａの上部のマスク酸化膜１４５及び基板１００上の第１酸化膜１２５を除去する。これにより、第１導電層パターン１３０ａの下部のみに、トンネル酸化膜１２５ａが形成される。トンネル酸化膜１２５ａは、均一の厚さに、所望の大きさに形成される。既存のウェットエッチング方式によるトンネル酸化膜領域の画定時に発生するアンダーカットによるトンネル酸化膜の大きさ増加の問題がないので、セル大きさの縮小が有利であり、ウェットエッチングの等方性エッチングプロファイルによるトンネル酸化膜のキャパシタンスの増加がないので、カップリング比の増加によるプログラム／消去効率の向上が可能になる。次いで、基板１００の全面に１００〜３００Å程度、望ましくは、１５０〜３００Å程度の厚さの第２酸化膜１５０を形成し、その上部に１０００〜２０００Å程度の厚さの第２導電層１５５、例えば、第２ドープトポリシリコン層を形成する。第２酸化膜１５０は、ＣＶＤ、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤまたはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）によって蒸着するか、または熱酸化方法で成長させうる。ＣＶＤを利用する場合に、ＳｉＨ４、Ｓｉ２Ｈ６、Ｎ２Ｏガスを反応ガスとして使用して、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成できる。第２導電層１５５は、ドープトポリシリコンだけでなく、シリサイドで形成することもあり、ドープトポリシリコンとシリサイドとを組み合わせて形成することもある。第２導電層１５５は、第１導電層１３０と同一な導電層であっても、他の導電層であってもよい。
【００３６】
図１２を参照すれば、第２導電層１５５に対する化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を進めて平坦化させることによって、第１導電層パターン１３０ａ上の第２酸化膜１５０を露出させて、第１導電層パターン１３０ａの両側に第２導電層パターン１５５ａを形成する。
【００３７】
次いで、図１３のように、露出された第２酸化膜１５０をウェットエッチングして、第１導電層パターン１３５ａの上部及び側壁の一部の第２酸化膜１５０を除去することによって、第２導電層パターン１５５ａと第１導電層パターン１３０ａとの間にゲート酸化膜１５０ａを形成し、第１導電層パターン１３０ａの上部及び側壁の一部を露出させる。トンネル酸化膜１２５ａ領域を画定している第１導電層パターン１３０ａの側壁に介されたゲート酸化膜１５０ａは、トンネルキャパシタンスの減少及びＢＴＢＴによる特性劣化の問題を緩和させる。
【００３８】
次いで、図１４に示されたように、図１３の結果物上に、５００〜１５００Å程度の厚さの導電層１６０、例えば第３ドープトポリシリコン層を形成して、第１導電層パターン１３０ａと第２導電層パターン１５５ａとを電気的に接続させて、一つのフローティングゲート用の導電層１６５を形成する。そして、フローティングゲート用の導電層１６５上にカップリング酸化膜、例えばＯＮＯ膜１７０を形成し、再びその上部に適正な厚さの第３導電層１７５を形成する。第３導電層１７５も、ドープトポリシリコン、シリサイド、またはそれらの組み合わせで形成できる。第３導電層１７５は、第１導電層１３０、第２導電層１５５及び／または導電層１６０と同一な導電層であっても、他の導電層であってもよい。
【００３９】
フォトリソグラフィ工程を経て、第３導電層１７５、ＯＮＯ膜１７０及びフローティングゲート用の導電層１６５をパターニングして、図１５のように、トンネル酸化膜１２５ａ上にセレクトゲート１７５ａ、第１ ＯＮＯ膜パターン１７０ａ及び第１フローティングゲート１６５ａからなるゲートスタックを有するセレクトトランジスタＳ’部分を形成する。これと同時に、セレクトトランジスタＳ’部分と離隔されたコントロールゲート１７５ｂ、第２ ＯＮＯ膜パターン１７０ｂ及び第２フローティングゲート１６５ｂからなるゲートスタックを有するコントロールトランジスタＣ’部分を形成する。次いで、必要な適正のイオン注入のマスク工程を経て、高濃度の不純物、例えばｎ型不純物を１．０×１０１５〜１．０×１０１６ｉｏｎｓ／ｃｍ２程度のドーズで注入して、セレクトトランジスタＳ’部分で、フローティング接合領域１２０の反対側の基板１００内に、セルソース接合領域１８０を形成し、再び所定のマスク工程を利用して、コントロールトランジスタＣ’部分の基板１００内に、低濃度のビットライン接合領域１８５を形成する。その結果物上に薄絶縁膜を形成した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式のドライエッチングを利用して、セレクトトランジスタＳ’とコントロールトランジスタＣ’のゲートスタックの側壁にスペーサ１９０を形成し、高濃度のｎ型イオン注入を通じて、フローティング接合領域１２０の反対側の低濃度のビットライン接合領域１８５内に、高濃度のビットライン接合領域１９５を形成する。
【００４０】
このように、トンネル酸化膜１２５ａをまず画定した後で、ゲート酸化膜１５０ａを形成するようになるので、トンネル酸化膜１２５ａを所望の大きさと厚さに形成できるという利点がある。
【００４１】
図１６ないし図２１は、本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【００４２】
図１６を参照して、半導体基板２００、例えばｐ型Ｓｉ基板に素子分離のためのＳＴＩ工程を完了した後、５０〜２００Å程度、望ましくは、５０〜１５０Å程度のバッファ酸化膜２０５を熱成長させる。次いで、バッファ酸化膜２０５上にフォトレジストマスク２１０を形成して、所定領域の基板２００とバッファ酸化膜２０５とを露出させた後、フォトレジストマスク２１０をイオン注入マスクとして利用して、不純物、例えばｎ型不純物をイオン注入２１５して、基板２００内にフローティング接合領域２２０を形成する。
【００４３】
次いで、図１７を参照して、フォトレジストマスク２１０を除去した後、基板２００上のバッファ酸化膜２０５までフッ酸希釈液またはＢＯＥを使用して除去する。再び基板２００上に３０〜１００Å程度、望ましくは、５０〜１００Å程度の第１酸化膜２２５を成長させ、その上部に２００〜１０００Å程度の第１導電層２３０を形成する。その上に、５００〜１０００Å程度のマスク膜２３５を形成する。次いで、トンネル酸化膜の形成領域を覆うフォトレジストパターン２４０を形成する。マスク膜２３５は、例えばシリコン窒化膜で形成できる。
【００４４】
図１８を参照して、フォトレジストパターン２４０をエッチングマスクとして、マスク膜２３５と第１導電層２３０とをエッチングして、マスク膜パターン２３５ａと第１導電層パターン２３０ａとを形成し、フォトレジストパターン２４０を除去する。基板２００上に露出された第１酸化膜２２５は、フッ酸希釈液またはＢＯＥを使用するウェットエッチングで除去して、第１導電層パターン２３０ａ下にトンネル酸化膜２２５ａとして残留させる。既存のウェットエッチング方式によるトンネル酸化膜領域の画定時に発生するアンダーカットによるトンネル酸化膜の大きさ増加の問題がないので、セル大きさの縮小が有利であり、ウェットエッチングの等方性エッチングプロファイルによるトンネル酸化膜のキャパシタンスの増加がないので、カップリング比の増加によるプログラム／消去効率の向上が可能になる。
【００４５】
図１９を参照すれば、図１８の構造で、第１導電層パターン２３０ａの側壁と露出された基板２００上に、ゲート酸化膜２５０を成長させる。ゲート酸化膜２５０は、１００〜３００Å程度の厚さに形成できる。トンネル酸化膜２２５ａ領域を画定している第１導電層パターン２３０ａの側壁に介されたゲート酸化膜２５０は、トンネルキャパシタンスの減少及びＢＴＢＴによる特性劣化の問題を緩和させうる。
【００４６】
図２０を参照して、ウェットエッチングを通じて、マスク膜パターン２３５ａを除去して第１導電層パターン２３０ａの上部を露出させた後、その上部に５００〜１５００Å程度の厚さの第２導電層２５５を形成して、第１導電層パターン２３０ａと第２導電層２５５とを電気的に接続させて、一つのフローティングゲート用の導電層２６５を形成する。そして、その上部に、カップリング酸化膜としてＯＮＯ膜２７０を形成し、再びその上部に適正な厚さの第３導電層２７５を形成する。ここで、第１導電層２３０、第２導電層２５５及び第３導電層２７５は、ドープトポリシリコン、シリサイドまたはそれらの組み合わせで形成できる。
【００４７】
フォトリソグラフィ工程を経て、第３導電層２７５、ＯＮＯ膜２７０及びフローティングゲート用の導電層２６５をパターニングして、図２１のように、トンネル酸化膜２２５ａ上にセレクトゲート２７５ａ、第１ ＯＮＯ膜パターン２７０ａ、及び第１フローティングゲート２６５ａからなるゲートスタックを有するセレクトトランジスタＳ"部分と、これと離隔されたコントロールゲート２７５ｂ、第２ ＯＮＯ膜パターン２７０ｂ、及び第２フローティングゲート２６５ｂからなるゲートスタックを有するコントロールトランジスタＣ"部分と、を形成する。次いで、必要な適正のイオン注入のマスク工程を経て、高濃度の不純物、例えばｎ型不純物を注入して、基板２００内にセルソース接合領域２８０を形成し、再び所定のマスク工程を利用して、基板２００内に低濃度のビットライン接合領域２８５を形成する。その結果物上に絶縁膜を形成した後、ＲＩＥ方式のドライエッチングを利用して各ゲートスタックの側壁にスペーサ２９０を形成し、高濃度のｎ型イオン注入を通じて、低濃度のビットライン接合領域２８５内に高濃度のビットライン接合領域２９５を形成する。
【００４８】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想内で、当業者によって多様な変形が可能であるということは明白である。
【産業上の利用可能性】
【００４９】
本発明は、プログラム／消去効率が高く、高集積化でき、かつ信頼性が高いＥＥＰＲＯＭセルの製造に利用できる。
【図面の簡単な説明】
【００５０】
【図１】従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【図２】従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【図３】従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【図４】従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【図５】従来のＥＥＰＲＯＭセルの製造工程を順次に示した断面図である。
【図６】図５のセレクトトランジスタ部分を拡大して示した図面である。
【図７】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図８】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図９】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１０】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１１】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１２】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１３】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１４】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１５】本発明の第１実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１６】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１７】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１８】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図１９】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図２０】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【図２１】本発明の第２実施例によって、ＥＥＰＲＯＭセルを製造する方法を工程順に示した断面図である。
【符号の説明】
【００５１】
１００    半導体基板
１２０    フローティング接合領域
１２５ａ    トンネル酸化膜
１５０ａ    ゲート酸化膜
１６５ａ    第１フローティングゲート
１６５ｂ    第２フローティングゲート
１７０ａ    第１ ＯＮＯ膜パターン
１７０ｂ    第２ ＯＮＯ膜パターン
１７５ａ    セレクトゲート
１７５ｂ    コントロールゲート
１８０    セルソース接合領域
１８５    低濃度のビットライン接合領域
１９０    スペーサ
１９５    高濃度のビットライン接合領域
Ｃ’    コントロールトランジスタ
Ｓ’    セレクトトランジスタ
【図１】
2005322920.tif 000003
【図２】
2005322920.tif 000004
【図３】
2005322920.tif 000005
【図４】
2005322920.tif 000006
【図５】
2005322920.tif 000007
【図６】
2005322920.tif 000008
【図７】
2005322920.tif 000009
【図８】
2005322920.tif 000010
【図９】
2005322920.tif 000011
【図１０】
2005322920.tif 000012
【図１１】
2005322920.tif 000013
【図１２】
2005322920.tif 000014
【図１３】
2005322920.tif 000015
【図１４】
2005322920.tif 000016
【図１５】
2005322920.tif 000017
【図１６】
2005322920.tif 000018
【図１７】
2005322920.tif 000019
【図１８】
2005322920.tif 000020
【図１９】
2005322920.tif 000021
【図２０】
2005322920.tif 000022
【図２１】
2005322920.tif 000023