(57)【要約】  【課題】  トレンチゲート型ＭＩＳＦＥＴにおいて、ソース電極とソース領域との間に良好なオーミック接合を形成することにより、ソースコンタクトを低抵抗化する。  【解決手段】  トレンチゲート型ＭＩＳＦＥＴにおいて、第１の高濃度Ｐ型ソース領域６を形成するための第１の注入により不純物を深くまで注入し、第２の高濃度Ｐ型ソース領域８を形成するための第２の注入により半導体領域１４の上面付近の不純物濃度を高くする。これにより、ゲート電極５と第１の高濃度Ｐ型ソース領域６とを確実にオーバーラップさせることができ、ゲートソース間のオフセットを回避することができる。また、ソース電極膜１２と電気的に接続されるシリサイド膜１０と、第２の高濃度Ｐ型ソース領域８との間に良好なオーミック接合を形成することができるため、ソースコンタクトを低抵抗化することができる。この２つの相乗効果で従来よりも低抵抗な半導体装置を形成することができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域の下部に設けられた第１導電型のドレイン領域と、
前記半導体領域における前記ドレイン領域上に設けられた第２導電型のボディ領域と、
前記半導体領域における前記ボディ領域上に設けられた第１導電型の第１のソース領域と、
前記半導体領域における前記第１のソース領域上に設けられ、前記半導体領域の上面に達する第１導電型の第２のソース領域と、
前記半導体領域に設けられ、前記ドレイン領域に達するトレンチと、
前記トレンチ内の少なくとも側面上に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜上に設けられたゲート電極と、
前記トレンチ内において前記ゲート電極の上を覆う絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域は、第１導電型の高濃度ドレイン領域と、前記高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のソース領域の上方に設けられたソース電極をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース電極は、前記第２のソース領域の上方から、前記トレンチ内の側面のうち前記第２のソース領域が露出する部分の上方に亘って設けられ、
前記第２のソース領域における不純物濃度のピーク位置は、前記トレンチ内の側面に設けられる前記ソース電極の高さの範囲内にあることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のソース領域と前記ソース電極との間に、シリサイド膜が設けられていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ゲート電極のうちの前記ゲート絶縁膜に接している部分の上端は、前記第１のソース領域と前記ボディ領域との境界よりも上に設けられていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜の上端は、前記第２のソース領域の不純物濃度のピーク位置よりも下に設けられていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体領域のうち、前記第１のソース領域及び前記第２のソース領域のそれぞれの側方に位置する領域には、前記ボディ領域に接する第２導電型の不純物領域が設けられ、
前記第１のソース領域及び前記第２のソース領域のそれぞれの側面は、前記トレンチ及び前記不純物領域によって囲まれていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
半導体領域と、
前記半導体領域の下部に設けられた第１導電型のドレイン領域と、
前記半導体領域における前記ドレイン領域上に設けられた第２導電型のボディ領域と、
前記半導体領域における前記ボディ領域上に設けられ、前記半導体領域の上面に達する第１導電型のソース領域と、
前記半導体領域に設けられ、前記ドレイン領域に達するトレンチと、
前記トレンチ内の少なくとも側面上に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜上に設けられたゲート電極と、
前記トレンチ内において前記ゲート電極の上を覆う絶縁膜とを備え、
前記絶縁膜の上端は、前記半導体領域の上面よりも下に設けられており、
前記ソース領域のうち前記絶縁膜の上端から前記半導体領域の上面までの部分の不純物濃度は１×１０20ａｔｏｍｓ／ｃｍ3 以上であることを特徴とする半導体装置。
【請求項１０】
前記ドレイン領域は、第１導電型の高濃度ドレイン領域と、前記高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ソース領域の上方に設けられたソース電極をさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記ソース電極は、前記ソース領域の上方から、前記トレンチ内の側面のうち前記ソース領域が露出する部分の上方に亘って設けられ、
前記ソース領域における不純物濃度のピーク位置は、前記トレンチ内の側面に設けられる前記ソース電極の高さの範囲内にあることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ソース領域と前記ソース電極との間に、シリサイド膜が設けられていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記ゲート電極のうちの前記ゲート絶縁膜に接している部分の上端は、前記ソース領域と前記ボディ領域との境界よりも上に設けられていることを特徴とする請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記絶縁膜の上端は、前記ソース領域の不純物濃度のピーク位置よりも下に設けられていることを特徴とする請求項９〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体領域のうち、前記ソース領域の側方に位置する領域には、前記ボディ領域に接する第２導電型の不純物領域が設けられ、
前記ソース領域の側面は、前記トレンチ及び前記不純物領域によって囲まれていることを特徴とする請求項９〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
ドレイン領域と、前記ドレイン領域の上に設けられた第２導電型のボディ領域とを有する半導体領域を準備する工程（ａ）と、
前記半導体領域に、前記ドレイン領域に達するトレンチを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記トレンチ内に露出する前記半導体領域の少なくとも側面上にゲート絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記トレンチ内における前記ゲート電極上に絶縁膜を形成する工程（ｅ）と、
前記工程（ｂ）の後に、前記半導体領域に第１導電型の不純物をイオン注入することにより、前記ボディ領域の上に第１導電型の第１のソース領域を形成する工程（ｆ）と、
前記工程（ｂ）の後に、前記半導体領域に第１導電型の不純物をイオン注入することにより、前記第１のソース領域の上に、前記半導体領域の上面に達する第１導電型の第２のソース領域を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
前記工程（ｅ）、前記工程（ｆ）及び前記工程（ｇ）の後に、前記第２のソース領域の上方にソース電極を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｈ）において、前記ソース電極を、前記トレンチ内の側面のうち前記第２のソース領域が露出する部分の上にも形成すると共に、前記第２のソース領域における不純物濃度のピーク位置を、前記トレンチ内の側面に設けられる前記ソース電極の高さの範囲内に設定することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｅ）、前記工程（ｆ）及び前記工程（ｇ）の後であって且つ前記工程（ｈ）の前に、前記第２のソース領域上にシリサイド膜を形成する工程をさらに備え、
前記工程（ｈ）において、前記シリサイド膜上に前記ソース電極を形成することを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ａ）において、前記ドレイン領域として、前記半導体領域の下部に設けられた第１導電型の高濃度ドレイン領域と、前記高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを準備することを特徴とする請求項１７〜２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｆ）において、前記第１のソース領域と前記ボディ領域との境界が、前記ゲート電極のうちの前記ゲート絶縁膜に接している部分の上端よりも低くなるように、前記イオン注入を行うことを特徴とする請求項１７〜２１のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｇ）において、前記第２のソース領域の不純物濃度のピーク位置が、前記絶縁膜の上端よりも高くなるように、前記イオン注入を行うことを特徴とする請求項１７〜２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ａ）の後に、前記半導体領域のうち、前記第１のソース領域及び前記第２のソース領域のそれぞれの側方に位置する領域に、前記半導体領域の上面から前記ボディ領域に達する第２導電型の不純物領域を形成する工程（ｉ）をさらに備え、
前記第１のソース領域及び前記第２のソース領域のそれぞれの側面は、前記トレンチ及び前記不純物領域によって囲まれることを特徴とする請求項１７〜２３のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
ドレイン領域と、前記ドレイン領域の上に設けられた第２導電型のボディ領域とを有する半導体領域を準備する工程（ａ）と、
前記半導体領域に、前記ドレイン領域に達するトレンチを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記トレンチ内に露出する前記半導体領域の少なくとも側面上にゲート絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記トレンチ内における前記ゲート電極上に絶縁膜を形成する工程（ｅ）と、
前記工程（ｂ）の後に、前記半導体領域に第１導電型の不純物を少なくとも３回以上に分けてイオン注入することにより、前記ボディ領域の上に第１導電型のソース領域を形成する工程（ｊ）とを備え、
前記絶縁膜の上端は、前記半導体領域の上面よりも下に設けられており、
前記ソース領域のうち前記絶縁膜の上端から前記半導体領域の上面までの部分の不純物濃度は１×１０20ａｔｏｍｓ／ｃｍ3 以上であることを特徴とする半導体装置の製造方法。
【請求項２６】
前記工程（ｅ）及び前記工程（ｊ）の後に、前記ソース領域の上方にソース電極を形成する工程（ｋ）をさらに備えていることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｋ）において、前記ソース電極を、前記トレンチ内の側面のうち前記ソース領域が露出する部分の上にも形成すると共に、前記ソース領域における不純物濃度のピーク位置を、前記トレンチ内の側面に設けられる前記ソース電極の高さの範囲内に設定することを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ｅ）及び前記工程（ｊ）の後であって且つ前記工程（ｋ）の前に、前記ソース領域上にシリサイド膜を形成する工程をさらに備え、
前記工程（ｋ）において、前記シリサイド膜上に前記ソース電極を形成することを特徴とする請求項２６又は２７に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ａ）において、前記ドレイン領域として、前記半導体領域の下部に設けられた第１導電型の高濃度ドレイン領域と、前記高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを準備することを特徴とする請求項２５〜２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｊ）において、前記ソース領域と前記ボディ領域との境界が、前記ゲート電極のうちの前記ゲート絶縁膜に接している部分の上端よりも低くなるように、前記イオン注入を行うことを特徴とする請求項２５〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記工程（ｊ）において、前記ソース領域の不純物濃度のピーク位置が、前記絶縁膜の上端よりも高くなるように、前記イオン注入を行うことを特徴とする請求項２５〜３０のいずれか１項に記載の半導体装置の製造方法。
【請求項３２】
前記工程（ａ）の後に、前記半導体領域のうち、前記ソース領域の側方に位置する領域に、前記半導体領域の上面から前記ボディ領域に達する第２導電型の不純物領域を形成する工程（ｌ）をさらに備え、
前記ソース領域の側面は、前記トレンチ及び前記不純物領域によって囲まれることを特徴とする請求項２５〜３１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にトレンチゲート構造を有するＭＩＳ型トランジスタ（以下、トレンチゲート型ＭＩＳＦＥＴと称す）およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板中にトレンチを形成した後、そのトレンチ（溝）内にゲート電極を形成する、いわゆるトレンチゲート構造は、ＩＧＢＴ(Insulated Gate Bipolar Transistor )やＭＩＳＦＥＴ等の半導体装置に応用され、特に電力用等の用途において有利な構造である（例えば、特許文献１参照）。
【０００３】
図１２は、従来のトレンチゲート型ＭＩＳＦＥＴを有する半導体装置を示す断面図である。図１２に示すトレンチゲート型ＭＩＳＦＥＴでは、Ｎ+ 型シリコン基板１１１上に、Ｎ型エピタキシャル層からなるＮ- 型ドレイン層１１２とＰ型ボディ領域１１３とが順次形成されている。さらに、Ｐ型ボディ領域１１３には、Ｐ型ボディ領域１１３を貫通し、底部がＮ- 型ドレイン層１１２まで達するトレンチ１１６が形成されている。そして、２つのトレンチ１１６に挟まれたＰ型ボディ領域１１３の上部には、各トレンチ１１６に接する一対のＮ+ 型ソース領域１１４が形成されていると共に、当該Ｐ型ボディ領域１１３の上部における当該一対のＮ+ 型ソース領域１１４に挟まれた部分にはＰ+ 型拡散領域１１５が形成されている。このＮ+ 型ソース領域１１４およびＰ+ 型拡散領域１１５は、Ｎ- 型ドレイン層１１２に達しないように形成されている。
【０００４】
そして、トレンチ１１６内には、ゲート絶縁膜１１７を介してポリシリコンからなるゲート電極１１８が充填されており、ゲート電極１１８上にはキャップ酸化膜１１９と、ＰＳＧ（Phospho Silicate Glass）膜からなる絶縁膜１２０とが形成されている。そして、Ｎ+ 型ソース領域１１４、Ｐ+ 型拡散領域１１５および絶縁膜１２０の上には、ソース電極膜１２１が形成されている。
【０００５】
このような構造のパワーＭＩＳＦＥＴでは、ソース電極膜１２１とＮ- 型ドレイン層１１２との間に高電圧を印加した状態で、ゲート電極１１８とＮ+ 型ソース領域１１４との間に閾値電圧以上の電圧を印加すると、ゲート絶縁膜１１７とＰ型ボディ領域１１３との界面に反転層が形成され、その反転層を通ってＮ- 型ドレイン層１１２からＮ+ 型ソース領域１１４に電流が流れる。
【特許文献１】特開２００１−８５６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記のような従来のパワーＭＩＳＦＥＴでは、以下のような不具合が生じていた。
【０００７】
図１２に示すように、Ｎ+ 型ソース領域１１４の底面（下端）は、トレンチ１１６内に埋め込まれたゲート電極１１８の上面（上端）よりも下部になるように形成される。このようなＮ+ 型ソース領域１１４を形成するために、イオン注入を深くまで行った場合には、Ｎ+ 型ソース領域１１４のうちトレンチ１１６の上部側面でソース電極膜１２１と接触している部分の不純物濃度が低くなり、ソース電極膜１２１とＮ+ 型ソース領域１１４との間にオーミック接合を形成することが難しい。従って、十分に低抵抗なソースコンタクトを取ることが出来ない。
【０００８】
そこで、本発明は、ソース電極膜とソース領域との間に良好なオーミック接合を実現し、それによって十分に低抵抗なソースコンタクトをとることができるトレンチゲート型ＭＩＳＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体領域と、半導体領域の下部に設けられた第１導電型のドレイン領域と、半導体領域におけるドレイン領域上に設けられた第２導電型のボディ領域と、半導体領域におけるボディ領域上に設けられた第１導電型の第１のソース領域と、半導体領域における第１のソース領域上に設けられ、半導体領域の上面に達する第１導電型の第２のソース領域と、半導体領域に設けられ、ドレイン領域に達するトレンチと、トレンチ内の少なくとも側面上に設けられたゲート絶縁膜と、トレンチ内におけるゲート絶縁膜上に設けられたゲート電極と、トレンチ内においてゲート電極の上を覆う絶縁膜とを備えている。
【００１０】
第１の半導体装置によると、第１のソース領域を深く設けることができるため、第１のソース領域とゲート電極とがオーバーラップしやすくなり、ゲート−ソース間がオフセットすることを回避することができる。そして、第２のソース領域を、半導体領域の上面近辺の不純物濃度が高くなるように設けることにより、半導体領域の上面上にソース電極を形成した場合に、ソース電極と第２のソース領域との間に良好なオーミック接合を形成することができる。これら２つの相乗効果によって、半導体装置を従来よりも低抵抗化することができる。
【００１１】
第１の半導体装置において、ドレイン領域は、第１導電型の高濃度ドレイン領域と、高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを有していてもよい。
【００１２】
第１の半導体装置において、第２のソース領域の上方に設けられたソース電極をさらに備えていてもよい。
【００１３】
この場合、ソース電極は、第２のソース領域の上方から、トレンチ内の側面のうち第２のソース領域が露出する部分の上方に亘って設けられ、第２のソース領域における不純物濃度のピーク位置は、トレンチ内の側面に設けられたソース電極の高さの範囲内にあることが好ましい。このようにすると、ソース電極と接する第２のソース領域の不純物濃度が高いため、両者の間の界面のオーミック接合がより良好な状態になる。
【００１４】
また、この場合、第２のソース領域とソース電極との間には、シリサイド膜が設けられていてもよい。このようにすると、シリサイド膜によって、ソース領域とソース電極との間がさらに低抵抗化される。
【００１５】
第１の半導体装置において、ゲート電極のうちのゲート絶縁膜に接している部分の上端は、第１のソース領域とボディ領域との境界よりも上に設けられていることが好ましい。このようにすると、ゲート電極のうちのゲート絶縁膜と接している部分と第１のソース領域とのオーバーラップ量が大きくなるため、より低抵抗化が可能となる。
【００１６】
第１の半導体装置において、絶縁膜の上端は、第２のソース領域の不純物濃度のピーク位置よりも下に設けられていることが好ましい。このようにすると、その後の製造工程でトレンチ側面に露出している半導体領域をシリサイド化した場合に、前記のピーク位置の高さまでシリサイド膜を確実に形成することが可能となる。
【００１７】
第１の半導体装置において、半導体領域のうち、第１のソース領域及び第２のソース領域のそれぞれの側方に位置する領域には、ボディ領域に接する第２導電型の不純物領域が設けられ、第１のソース領域及び第２のソース領域のそれぞれの側面は、トレンチ及び不純物領域によって囲まれていてもよい。
【００１８】
本発明に係る第２の半導体装置は、半導体領域と、半導体領域の下部に設けられた第１導電型のドレイン領域と、半導体領域におけるドレイン領域上に設けられた第２導電型のボディ領域と、半導体領域におけるボディ領域上に設けられ、半導体領域の上面に達する第１導電型のソース領域と、半導体領域に設けられ、ドレイン領域に達するトレンチと、トレンチ内の少なくとも側面上に設けられたゲート絶縁膜と、トレンチ内におけるゲート絶縁膜上に設けられたゲート電極と、トレンチ内においてゲート電極の上を覆う絶縁膜とを備え、絶縁膜の上端は、半導体領域の上面よりも下に設けられており、ソース領域のうち絶縁膜の上端から半導体領域の上面までの部分の不純物濃度は１×１０20ａｔｏｍｓ／ｃｍ3 以上である。
【００１９】
すなわち、第２の半導体装置によると、ソース領域を、半導体領域の上面近辺の不純物濃度が高くなるように設けることにより、半導体領域の上面上にソース電極を形成した場合に、ソース電極とソース領域との間に良好なオーミック接合を形成することができる。従って、十分に低抵抗なソースコンタクトをとることができるトレンチゲート型ＭＩＳＦＥＴを備えた半導体装置を提供することができる。
【００２０】
第２の半導体装置において、ドレイン領域は、第１導電型の高濃度ドレイン領域と、高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを有していてもよい。
【００２１】
第２の半導体装置において、ソース領域の上方に設けられたソース電極をさらに備えていてもよい。
【００２２】
この場合、ソース電極は、ソース領域の上方から、トレンチ内の側面のうちソース領域が露出する部分の上方に亘って設けられ、ソース領域における不純物濃度のピーク位置は、トレンチ内の側面に設けられたソース電極の高さの範囲内にあることが好ましい。このようにすると、ソース電極と接するソース領域の不純物濃度が高いため、両者の間の界面のオーミック接合がより良好な状態になる。
【００２３】
また、この場合、ソース領域とソース電極との間には、シリサイド膜が設けられていてもよい。このようにすると、シリサイド膜によって、ソース領域とソース電極との間がさらに低抵抗化される。
【００２４】
第２の半導体装置において、ゲート電極のうちのゲート絶縁膜に接している部分の上端は、ソース領域とボディ領域との境界よりも上に設けられていることが好ましい。このようにすると、ゲート電極のうちのゲート絶縁膜と接している部分とソース領域とのオーバーラップ量が大きくなるため、より低抵抗化が可能となる。
【００２５】
第２の半導体装置において、絶縁膜の上端は、ソース領域の不純物濃度のピーク位置よりも下に設けられていることが好ましい。このようにすると、その後の製造工程でトレンチ側面に露出している半導体領域をシリサイド化した場合に、前記のピーク位置の高さまでシリサイド膜を確実に形成することが可能となる。
【００２６】
第２の半導体装置において、半導体領域のうち、ソース領域の側方に位置する領域には、ボディ領域に接する第２導電型の不純物領域が設けられ、ソース領域の側面は、トレンチ及び不純物領域によって囲まれていてもよい。
【００２７】
本発明に係る第１の半導体装置の製造方法は、ドレイン領域と、ドレイン領域の上に設けられた第２導電型のボディ領域とを有する半導体領域を準備する工程（ａ）と、半導体領域に、ドレイン領域に達するトレンチを形成する工程（ｂ）と、工程（ｂ）の後に、トレンチ内に露出する半導体領域の少なくとも側面上にゲート絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、トレンチ内のゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、工程（ｄ）の後に、トレンチ内におけるゲート電極上に絶縁膜を形成する工程（ｅ）と、工程（ｂ）の後に、半導体領域に第１導電型の不純物をイオン注入することにより、ボディ領域の上に第１導電型の第１のソース領域を形成する工程（ｆ）と、工程（ｂ）の後に、半導体領域に第１導電型の不純物をイオン注入することにより、第１のソース領域の上に、半導体領域の上面に達する第１導電型の第２のソース領域を形成する工程（ｇ）とを備えている。
【００２８】
第１の半導体装置の製造方法によると、第２のソース領域を第１のソース領域よりも浅く形成する。これにより、第１のソース領域によって半導体領域の上面から下方に離れた領域まで不純物を拡散させることができると共に、第２のソース領域によって半導体領域の上面近辺の不純物濃度を高くすることができる。従って、第１のソース領域とゲート電極とを確実にオーバーラップさせ、それによりゲート−ソース間にオフセットが生じることを防止できる。また、第２のソース領域の上に設けられるソース電極と第２のソース領域との間に良好なオーミック接合を持つ半導体装置を得ることができる。これら２つの相乗効果によって、より低抵抗な半導体装置を得ることができる。
【００２９】
第１の半導体装置の製造方法において、工程（ｅ）、工程（ｆ）及び工程（ｇ）の後に、第２のソース領域の上方にソース電極を形成する工程（ｈ）をさらに備えていてもよい。
【００３０】
この場合、工程（ｈ）において、ソース電極を、トレンチ内の側面のうち第２のソース領域が露出する部分の上にも形成すると共に、第２のソース領域における不純物濃度のピーク位置を、トレンチ内の側面に設けられるソース電極の高さの範囲内に設定することが好ましい。このようにすると、ソース電極と接する第２のソース領域の不純物濃度を高くすることができるため、両者の間の界面のオーミック接合をより良好な状態にすることができる。
【００３１】
また、この場合、工程（ｅ）、工程（ｆ）及び工程（ｇ）の後であって且つ工程（ｈ）の前に、第２のソース領域上にシリサイド膜を形成する工程をさらに備え、工程（ｈ）において、シリサイド膜上にソース電極を形成することが好ましい。このようにすると、シリサイド膜を設けることによって、ソース領域とソース電極との間をさらに低抵抗化することができる。
【００３２】
第１の半導体装置の製造方法において、工程（ａ）では、ドレイン領域として、半導体領域の下部に設けられた第１導電型の高濃度ドレイン領域と、高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを準備してもよい。
【００３３】
第１の半導体装置の製造方法において、工程（ｆ）では、第１のソース領域とボディ領域との境界が、ゲート電極のうちゲート絶縁膜に接している部分の上端よりも低くなるように、イオン注入を行うことが好ましい。このようにすると、ゲート電極のうちゲート絶縁膜と接している部分と第１のソース領域とのオーバーラップ量を大きくすることができる。
【００３４】
第１の半導体装置の製造方法において、工程（ｇ）では、第２のソース領域の不純物濃度のピーク位置が、絶縁膜の上端よりも高くなるように、イオン注入を行うことが好ましい。これは以下の理由による。すなわち、シリサイド膜は、絶縁膜よりも上のトレンチ側面（半導体領域が露出）に形成される。このとき、絶縁膜の上端よりも上に前記ピーク濃度が位置している場合には、そのピーク濃度の位置する高さまで確実にシリサイド膜を形成することができるためである。
【００３５】
第１の半導体装置の製造方法において、工程（ａ）の後に、半導体領域のうち、第１のソース領域及び第２のソース領域のそれぞれの側方に位置する領域に、半導体領域の上面からボディ領域に達する第２導電型の不純物領域を形成する工程（ｉ）をさらに備え、第１のソース領域及び第２のソース領域のそれぞれの側面は、トレンチ及び不純物領域によって囲まれていてもよい。
【００３６】
本発明に係る第２の半導体装置の製造方法は、ドレイン領域と、ドレイン領域の上に設けられた第２導電型のボディ領域とを有する半導体領域を準備する工程（ａ）と、半導体領域に、ドレイン領域に達するトレンチを形成する工程（ｂ）と、工程（ｂ）の後に、トレンチ内に露出する半導体領域の少なくとも側面上にゲート絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、トレンチ内のゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、工程（ｄ）の後に、トレンチ内におけるゲート電極上に絶縁膜を形成する工程（ｅ）と、工程（ｂ）の後に、半導体領域に第１導電型の不純物を少なくとも３回以上に分けてイオン注入することにより、ボディ領域の上に第１導電型のソース領域を形成する工程（ｊ）とを備え、絶縁膜の上端は、半導体領域の上面よりも下に設けられており、ソース領域のうち絶縁膜の上端から半導体領域の上面までの部分の不純物濃度は１×１０20ａｔｏｍｓ／ｃｍ3 以上である。
【００３７】
第２の半導体装置の製造方法によると、３回以上のイオン注入によりソース領域を形成するため、半導体領域の上面から下方に離れた領域まで不純物を拡散させることができると共に、半導体領域の上面近辺の不純物濃度を高くすることができる。従って、ソース領域とゲート電極とを確実にオーバーラップさせ、それによりゲート−ソース間にオフセットが生じることを防止できる。また、ソース領域の上に設けられるソース電極とソース領域との間に良好なオーミック接合を持つ半導体装置を得ることができる。これら２つの相乗効果によって、より低抵抗な半導体装置を得ることができる。
【００３８】
第２の半導体装置の製造方法において、工程（ｅ）及び前記工程（ｊ）の後に、前記ソース領域の上方にソース電極を形成する工程（ｋ）をさらに備えていてもよい。
【００３９】
この場合、工程（ｋ）において、ソース電極を、トレンチ内の側面のうちソース領域が露出する部分の上にも形成すると共に、ソース領域における不純物濃度のピーク位置を、トレンチ内の側面に設けられるソース電極の高さの範囲内に設定することが好ましい。このようにすると、ソース電極と接するソース領域の不純物濃度を高くすることができるため、両者の間の界面のオーミック接合をより良好な状態にすることができる。
【００４０】
また、この場合、工程（ｅ）及び工程（ｊ）の後であって且つ工程（ｋ）の前に、ソース領域上にシリサイド膜を形成する工程をさらに備え、工程（ｋ）において、シリサイド膜上にソース電極を形成することが好ましい。このようにすると、シリサイド膜を設けることによって、ソース領域とソース電極との間をさらに低抵抗化することができる。
【００４１】
第２の半導体装置の製造方法において、工程（ａ）では、ドレイン領域として、半導体領域の下部に設けられた第１導電型の高濃度ドレイン領域と、高濃度ドレイン領域上に設けられた第１導電型の低濃度ドレイン領域とを準備してもよい。
【００４２】
第２の半導体装置の製造方法において、工程（ｊ）では、ソース領域とボディ領域との境界が、ゲート電極のうちのゲート絶縁膜に接している部分の上端よりも低くなるように、イオン注入を行うことが好ましい。このようにすると、ゲート電極のうちゲート絶縁膜と接している部分とソース領域とのオーバーラップ量を大きくすることができる。
【００４３】
第２の半導体装置の製造方法において、工程（ｊ）では、ソース領域の不純物濃度のピーク位置が、絶縁膜の上端よりも高くなるように、イオン注入を行うことが好ましい。これは以下の理由による。すなわち、シリサイド膜は、絶縁膜よりも上のトレンチ側面（半導体領域が露出）に形成される。このとき、絶縁膜の上端よりも上に前記ピーク濃度が位置している場合には、そのピーク濃度の位置する高さまで確実にシリサイド膜を形成することができるためである。
【００４４】
第２の半導体装置の製造方法において、工程（ａ）の後に、半導体領域のうち、ソース領域の側方に位置する領域に、半導体領域の上面からボディ領域に達する第２導電型の不純物領域を形成する工程（ｌ）をさらに備え、ソース領域の側面は、トレンチ及び不純物領域によって囲まれていてもよい。
【発明の効果】
【００４５】
本発明の半導体装置およびその製造方法によれば、ゲート−ソース間のオフセットを回避しつつ、ソース領域と、ソース電極の一部となるシリサイド膜とを良好にオーミック接合させることが可能となり、それによって低抵抗なトレンチゲート型ＭＩＳＦＥＴを得ることができる。
【発明を実施するための最良の形態】
【００４６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４７】
まず、本実施形態に係るトレンチゲート型ＭＩＳＦＥＴについて説明する。図１（ａ）は、本実施形態に係る半導体装置を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ' 線における断面をＢ−Ｂ' 方向に見た模式的斜視図である。なお、図１（ａ）は、わかりやすくするために図１（ｂ）における半導体領域１４の表面上のシリサイド膜１０およびソース電極膜１２を省略して図示している。
【００４８】
本実施形態の半導体装置では、図１（ａ）に示すように、半導体領域１４上のＢ−Ｂ’方向に平行な方向に沿って、ある一定間隔を保って複数のトレンチ１３が設けられている。各トレンチ１３の上部には、ソース電極膜１２が充填されており、図１（ａ）に示す平面において、ソース電極膜１２と半導体領域１４（高濃度Ｎ型拡散領域９、第２の高濃度Ｐ型ソース領域８）との間にはシリサイド膜１０が形成されている。さらに、第２の高濃度Ｐ型ソース領域８の両側には、高濃度Ｎ型拡散領域９が形成されている。つまり、第２の高濃度Ｐ型ソース領域８は、その２辺が、互いに対向して設けられた２つのトレンチ１３にそれぞれ接し、他の２辺が、互いに対向して設けられた２つの高濃度Ｎ型拡散領域９にそれぞれ接する構成となる。ここで、図１（ａ）に示す構成がＡ−Ａ' 方向及び／又はＢ−Ｂ' 方向に繰り返し設けられていてもよい。
【００４９】
また、図１（ｂ）に示すように、半導体領域１４は、高濃度Ｐ型ドレイン領域１と、高濃度Ｐ型ドレイン領域１上に設けられ且つエピタキシャル層からなる低濃度Ｐ型ドレイン領域２と、低濃度Ｐ型ドレイン領域２上に設けられたＮ型ボディ領域３と、Ｎ型ボディ領域３上のうちソース形成領域に設けられた第１の高濃度Ｐ型ソース領域６と、第１の高濃度Ｐ型ソース領域６上に設けられた第２の高濃度Ｐ型ソース領域８と、Ｎ型ボディ領域３上のうちボディコンタクト形成領域に設けられた高濃度Ｎ型拡散領域９とを有している。なお、第２の高濃度Ｐ型ソース領域８は、第１の高濃度Ｐ型ソース領域６の上面全体に接するように形成されている。ここで、半導体領域１４は、例えばシリコン基板であってもよいし又はシリコン基板とその上に形成されたエピタキシャル層とから構成されていてもよい。また、本願において、高濃度Ｐ型ドレイン領域とは不純物濃度が１×１０19ａｔｏｍｓ／ｃｍ3 程度以上である領域を意味し、低濃度Ｐ型ドレイン領域とは不純物濃度が５×１０16ａｔｏｍｓ／ｃｍ3 程度以下である領域を意味するものとする。
【００５０】
そして、トレンチ１３が、半導体領域１４のうち第２の高濃度Ｐ型ソース領域８、第１の高濃度Ｐ型ソース領域６およびＮ型ボディ領域３を貫通し、低濃度Ｐ型ドレイン領域２のうち所定の深さまで到達するように設けられている。このトレンチ１３は、Ｂ−Ｂ’線方向に延びており、ボディコンタクト形成領域においては、高濃度Ｎ型拡散領域９およびＮ型ボディ領域３を貫通し、低濃度Ｐ型ドレイン領域２のうち所定の深さまで到達するように設けられている。トレンチ１３は、一定間隔をもって設けられ、２つのトレンチ１３の間に挟まれる領域には、少なくともＮ型ボディ領域３、第１の高濃度Ｐ型ソース領域６、第２の高濃度Ｐ型ソース領域８および高濃度Ｎ型拡散領域９が形成されている。
【００５１】
トレンチ１３内には、ゲート絶縁膜４を介してポリシリコンからなるゲート電極５が設けられている。このゲート電極５は、トレンチ１３内のＮ型ボディ領域３の側面上から、その上下に位置する低濃度Ｐ型ドレイン領域２の一部および第１の高濃度Ｐ型ソース領域６の一部に跨るように設けられている。
【００５２】
そして、トレンチ１３内のうちゲート電極５の上部には、ゲート電極５に蓋をするように埋め込み絶縁膜７が設けられている。この埋め込み絶縁膜７の底面のうちの端部、つまりゲート絶縁膜４に接する部分は、第１の高濃度Ｐ型ソース領域６とＮ型ボディ領域３との界面よりも上側に設けられている。
【００５３】
そして、半導体領域１４のうち、第２の高濃度Ｐ型ソース領域８および高濃度Ｎ型拡散領域９の上面上と、トレンチ１３の側面のうち埋め込み絶縁膜７よりも上に位置する部分の上に、シリサイド膜１０が設けられている。そして、シリサイド膜１０の上には、トレンチ１３内のうち埋め込み絶縁膜７の上を充填するようにソース電極膜１２が形成されている。
【００５４】
この構造において、第１の高濃度Ｐ型ソース領域６と第２の高濃度Ｐ型ソース領域８とは、異なる深さに濃度ピーク位置を有する。具体的には、第１の高濃度Ｐ型ソース領域６の下端（底面）はゲート電極５の上端よりも下側に位置する。また、第２の高濃度Ｐ型ソース領域８は、ゲート電極５上に形成されている埋め込み絶縁膜７の上端（上面）よりも上側に不純物濃度のピークが位置するように設けられている。
【００５５】
本実施形態の半導体装置によれば、第１の高濃度Ｐ型ソース領域６を深く設けることによって、第１の高濃度Ｐ型ソース領域６とゲート電極５とがオーバーラップしやすくなり、ソース−ゲート間がオフセットになることを回避することができる。そして、第２の高濃度Ｐ型ソース領域８によって、半導体領域１４のうちの上面付近の不純物濃度を高めることにより、シリサイド膜１０と電気的に接続されるソース電極膜１２と第２の高濃度Ｐ型ソース領域８との間に良好なオーミック接合を形成することができる。この２つの相乗効果で従来よりも低抵抗な半導体装置を形成することができる。
【００５６】
図２（ａ）は、図１（ｂ）に示すｍ−ｍ’線に沿った不純物分布を示す図であり、図２（ｂ）は、図１（ｂ）に示すｍ−ｍ’線近傍の構造を拡大して示す断面図である。尚、図２において、Chemical conc.（実線）は実際に注入されたＰ型不純物（ボロン）の濃度であり、Active conc.（太破線）は注入不純物のうちアニールにより活性化される不純物濃度であり、Phos（一点鎖線）はボロン注入の前に注入されていたＮ型不純物（リン）の濃度である。
【００５７】
図２（ａ）に示すように、本実施形態では、ゲート−ソース間がオフセットになって高抵抗になってしまうのを避けるために、第１の高濃度Ｐ型ソース領域６を形成するための第１の注入条件によって第１の高濃度Ｐ型ソース領域６とＮ型ボディ領域３との間の接合位置を制御すると共に、第２の高濃度Ｐ型ソース領域８を形成するための第２の注入条件によってトレンチ１３の内側面のうちシリサイド膜１０が形成される深さに濃度ピークが位置するように不純物分布を制御している。これにより、低抵抗なソースコンタクトを形成することができる。なお、この第１の注入と第２の注入とは順序が逆転しても効果に影響はない。また、本実施形態では、配線電極膜であるソース電極膜１２と半導体領域１４との間にシリサイド膜１０を設けているが、本発明ではシリサイド膜を省略しても構わない。
【００５８】
また、第２の高濃度Ｐ型ソース領域８を含む半導体領域１４の表面部の不純物濃度を１×１０20ａｔｏｍｓ／ｃｍ3 程度以上に設定することが好ましい。このようにすると、ソース電極膜１２とソース領域との間に良好なオーミック接合を実現できる。
【００５９】
次に、本実施形態の半導体装置の製造方法について説明する。図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造工程を示す断面図である。
【００６０】
まず、図３（ａ）に示す工程で、半導体基板（図示せず）に高濃度Ｐ型ドレイン領域１を形成した後、高濃度Ｐ型ドレイン領域１上にエピタキシャル成長によって厚さ５μｍのＰ型エピタキシャル層（図示せず）を形成する。その後、Ｐ型エピタキシャル層にＮ型不純物であるＰを注入エネルギー５００ＫｅＶ、ドーズ量１×１０13ions／ｃｍ2  の条件でイオン注入することにより、Ｐ型エピタキシャル層の上部に、拡散深さ（ドレイン−ボディ間接合位置）１．１μｍのＮ型ボディ領域３を形成する。これにより、高濃度Ｐ型ドレイン領域１とＮ型ボディ領域３との間に、Ｐ型エピタキシャル層からなる低濃度Ｐ型ドレイン領域２が形成された半導体領域１４が形成される。その後、フォトリソグラフィおよびドライエッチングを用いて、基板上に、トレンチ形成領域に開口を有するマスク材１１を形成する。このマスク材１１としては、酸化膜、下層の酸化膜と上層の窒化膜からなる積層膜、あるいは、下層の酸化膜と中層のシリコン膜と上層の窒化膜からなる積層膜などを用いればよい。その後、マスク材１１をマスクにしてドライエッチングを行うことにより、Ｎ型ボディ領域３を貫通し、低濃度Ｐ型ドレイン領域２の所定の深さまで到達する深さ１．３〜１．５ｎｍのトレンチ１３を形成する。このとき、トレンチ１３の底面は、低濃度Ｐ型ドレイン領域２の上面と下面との間に位置し、高濃度Ｐ型ドレイン領域１の上面に達しないように形成する。
【００６１】
次に、図３（ｂ）に示す工程で、トレンチ１３内の表面に、例えばシリコン酸化膜からなる厚さ２０〜３０ｎｍのゲート絶縁膜４を形成する。なお、ゲート絶縁膜４を形成する前に、トレンチ１３内の表面荒れを除去する為に犠牲酸化膜を形成した後、ウェットエッチで犠牲酸化膜を除去してもよい。
【００６２】
次に、図３（ｃ）に示す工程で、トレンチ１３内を充填するように、基板上にゲート電極となる厚さ４００ｎｍのポリシリコン膜（図示せず）を堆積する。このとき、ポリシリコン膜の低抵抗化を図るために、あらかじめドープドポリシリコン膜を堆積するか、あるいは、ノンドープドポリシリコン膜を堆積した後に不純物を拡散させる。その後、ポリシリコン膜に対してエッチバックを行うことにより、ポリシリコン膜のうち半導体領域１４の上面上に位置する部分と、トレンチ１３内に位置する部分のうちの上部を除去することにより、トレンチ１３内にゲート電極５を形成する。このとき、半導体領域１４表面からのゲート電極５の上面までの後退量は、約２００〜５００ｎｍ程度であることが望ましい。
【００６３】
次に、図４（ａ）に示す工程で、基板上の全面に、例えばＣＶＤ（chemical vapor deposition ）法により不純物を含まないシリコン酸化膜（ＮＳＧ（Non Silicate Glass）膜／図示せず）を５００ｎｍ程度の厚さで形成する。その後、シリコン酸化膜に対して所定の時間だけエッチングを行なうことにより、トレンチ１３内にシリコン酸化膜からなる埋め込み絶縁膜７を形成する。このとき、半導体領域１４の上面から埋め込み絶縁膜７の上面までの後退量は、約０〜１２０ｎｍ程度であることが望ましい。なお、このエッチングにおいて、ゲート絶縁膜４のうちトレンチ１３の上部に露出していた部分も除去されるため、ゲート絶縁膜４の上端は埋め込み絶縁膜７の上面と同じ高さとなる。また、半導体領域１４の上面に残存していたマスク材１１（図３（ｃ）に示す）も除去される。この結果、Ｎ型ボディ領域３は、その上面上とトレンチ１３の上部における側面において露出する。なお、マスク材１１は、シリコン酸化膜およびゲート絶縁膜４を除去した後に、選択的に除去してもよい。
【００６４】
次に、図４（ｂ）に示す工程で、基板上にソース形成領域に開口を有するレジスト（図示せず）を形成した後、Ｎ型ボディ領域３にＰ型不純物であるＢを注入エネルギー８０ＫｅＶ、ドーズ量４×１０15ions／ｃｍ2 の条件でイオン注入して、例えば拡散深さ１．１μｍの第１の高濃度Ｐ型ソース領域６を形成する。続けて、Ｐ型不純物であるＢを注入エネルギー６０ＫｅＶ、ドーズ量４×１０15ions／ｃｍ2 の条件でイオン注入して、例えば拡散深さ１５０ｎｍの第２の高濃度Ｐ型ソース領域８を形成する。このとき、第２の高濃度Ｐ型ソース領域８の不純物濃度のピーク位置が、埋め込み絶縁膜７の上面よりも上になるように第２の高濃度Ｐ型ソース領域８の形成を行なう。なお、第１の高濃度Ｐ型ソース領域６と第２の高濃度Ｐ型ソース領域８とは、どちらを先に形成してもよい。この後、図４（ｂ）には示していないが、基板上に、ボディコンタクト形成領域上に開口を有するレジストを形成した後、Ｎ型不純物であるＰを注入エネルギー１２０ＫｅＶ、ドーズ量５×１０15ions／ｃｍ2 の条件でイオン注入して、図１に示すような高濃度Ｎ型拡散領域９を形成する。
【００６５】
次に、図４（ｃ）に示す工程で、サリサイド技術を用いて、半導体領域１４のうち露出している全表面（トレンチ１３内の側面に露出している部分を含む）にシリサイド膜１０を選択的に形成する。これにより、第２の高濃度Ｐ型ソース領域８および高濃度Ｎ型拡散領域９上にシリサイド膜１０が形成される（図１参照）。その後、基板上に金属膜（図示せず）を形成した後、金属膜をパターニングして、シリサイド膜１０および埋め込み絶縁膜７上にソース電極膜１２を形成する。
【００６６】
以上の構成に依れば、ソース領域が２種類の加速電圧を用いて設けられている。具体的には、第１の高濃度Ｐ型ソース領域６を形成するための第１の注入によって、ソース領域−ボディ領域間の接合深さを制御し、それによりソース−ゲート間がオフセットになることを回避することできる。また、第２の高濃度Ｐ型ソース領域８を形成するための第２の注入によって、半導体領域１４の上面付近の不純物濃度を高め、それによりシリサイド膜１０と第２の高濃度Ｐ型ソース領域８との間に良好なオーミック接合を実現することができる。この２つの相乗効果で、従来よりも低抵抗な半導体装置を形成することができる。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６８】
本実施形態が第１の実施形態と異なっている点は、ソース領域の不純物分布及びその形成方法である。すなわち、本実施形態の半導体装置の平面構成及び断面構成はそれぞれ図１（ａ）及び（ｂ）に示す第１の実施形態と基本的に同じである。
【００６９】
図５（ａ）は、図１（ｂ）に示すｍ−ｍ’線に沿った、本実施形態の不純物分布を示す図であり、図５（ｂ）は、図１（ｂ）に示すｍ−ｍ’線近傍の構造を拡大して示す断面図である。尚、第１の実施形態においては、第１の高濃度Ｐ型ソース領域６と第２の高濃度Ｐ型ソース領域８とは、２回のイオン注入によって形成される不純物分布のそれぞれと対応するものであったが、本実施形態においては、第１の高濃度Ｐ型ソース領域６と第２の高濃度Ｐ型ソース領域８との区別は特定の不純物分布に対応するものではない。具体的には、本実施形態では、ソース領域は３回以上のイオン注入よって形成され、該形成されたソース領域のうち埋め込み絶縁膜７の上端（上面）よりも下側に位置する部分を第１の高濃度Ｐ型ソース領域６とし、該形成されたソース領域のうち埋め込み絶縁膜７の上端（上面）よりも上側に位置する部分を第２の高濃度Ｐ型ソース領域８とする。また、本実施形態においても、埋め込み絶縁膜７の底面のうちの端部、つまりゲート絶縁膜４に接する部分は、第１の高濃度Ｐ型ソース領域６とＮ型ボディ領域３との界面よりも上側に設けられる。
【００７０】
本実施形態の特徴は、図５（ａ）に示すように、第２の高濃度Ｐ型ソース領域８の不純物濃度、つまり埋め込み絶縁膜７の上端から半導体領域１４の上面に達するまでの範囲に位置するソース領域の不純物濃度が１×１０20ａｔｏｍｓ／ｃｍ3 以上であることである。ここで、第１の高濃度Ｐ型ソース領域６と第２の高濃度Ｐ型ソース領域８とからなるソース領域における不純物濃度のピーク位置は、埋め込み絶縁膜７の上端よりも上側、つまりトレンチ１３内の側面に設けられるソース電極膜１２の高さの範囲内にある。
【００７１】
図５（ａ）に示すような不純物分布を形成するために、本実施形態においては、第１の実施形態の図４（ｂ）に示す工程で、例えば以下のようにイオン注入を行なう。すなわち、まず、Ｐ型不純物であるＢを注入エネルギー４ＫｅＶ、ドーズ量４×１０15ions／ｃｍ2 の条件でイオン注入（注入（Ａ））した後、同じくＢを注入エネルギー２０ＫｅＶ、ドーズ量４×１０15ions／ｃｍ2 の条件でイオン注入（注入（Ｂ））し、その後、同じくＢを注入エネルギー６０ＫｅＶ、ドーズ量４×１０15ions／ｃｍ2 の条件でイオン注入（注入（Ｃ））する。尚、本実施形態の半導体装置の製造方法は、前記の図４（ｂ）に示す工程つまりソース領域形成工程を除いて第１の実施形態と同じである。また、図５（ａ）に示す不純物濃度は、注入不純物のうちアニールにより活性化される不純物濃度である。また、図５（ａ）において、Phos（一点鎖線）はボロン注入の前に注入されていたＮ型不純物（リン）の濃度である。また、本実施形態において、注入（Ａ）〜（Ｃ）の実施順は特に限定されるものではない。また、注入（Ｃ）によって図５（ａ）に示す接合が形成される。
【００７２】
以下、図６及び図７を参照しながら本実施形態の効果について説明する。図６は、ソース領域に生じる抵抗Ｒｓの詳細を模式的に示している。また、図７は、前述のイオン注入（Ａ）〜（Ｃ）のドレイン電流に対する影響を、ソース電極膜とソース領域との間に完全なオーミック接合が形成されている場合を基準として示している。
【００７３】
図７に示すように、３回の注入（Ａ）〜（Ｃ）によってソース領域形成を行なうことによってオーミック接合と同等の優れた特性が得られる。それに対して、注入回数が減るに従って特性が劣化している。これは、注入（Ｂ）によって図６に示すトレンチ側壁部接触抵抗が低減され、注入（Ａ）によって図６に示すＳｉ表面接触抵抗が低減されるためと考えられる。
【００７４】
すなわち、本実施形態によると、３回以上のイオン注入によりソース領域を形成するため、半導体領域１４の上面から下方に離れた領域まで不純物を拡散させることができると共に、半導体領域１４の上面近辺の不純物濃度を高くすることができる。従って、ソース領域とゲート電極５とを確実にオーバーラップさせ、それによりゲート−ソース間にオフセットが生じることを防止できる。また、ソース領域の上に設けられるソース電極膜１２とソース領域との間に良好なオーミック接合を持つ半導体装置を得ることができる。これら２つの相乗効果によって、より低抵抗な半導体装置を得ることができる。
【００７５】
なお、第１及び第２の実施形態において、一例としてＰチャネル型ＭＩＳトランジスタを用いて説明したが、本発明は、Ｎチャネル型ＭＩＳトランジスタにも適用することができ、その場合にも同様な効果を得ることができる。
【００７６】
また、第１及び第２の実施形態において、ドレイン領域は、高濃度Ｐ型ドレイン領域１と、高濃度Ｐ型ドレイン領域１上に設けられた低濃度Ｐ型ドレイン領域２とを有していた。しかし、これに代えて、例えば図８に示すように、低濃度Ｐ型ドレイン領域２を設けなくてもよい。
【００７７】
また、第１及び第２の実施形態において、トレンチ１３が、半導体領域１４のうち第２の高濃度Ｐ型ソース領域８、第１の高濃度Ｐ型ソース領域６およびＮ型ボディ領域３を貫通し、低濃度Ｐ型ドレイン領域２のうち所定の深さまで到達するように設けられていた。しかし、これに代えて、例えば図９に示すように、トレンチ１３が、半導体領域１４のうち第２の高濃度Ｐ型ソース領域８、第１の高濃度Ｐ型ソース領域６、Ｎ型ボディ領域３および低濃度Ｐ型ドレイン領域２を貫通し、高濃度Ｐ型ドレイン領域１のうち所定の深さまで到達するように設けられていてもよい。この場合にも、例えば図１０に示すように、低濃度Ｐ型ドレイン領域２を設けなくてもよい。
【００７８】
図１１（ａ）及び（ｂ）は、図９及び図１０に示す構成によって得られる効果を説明するための図である。すなわち、図１１（ａ）及び（ｂ）に示すように、トレンチ１３を深く形成し、それによってゲート電極とドレイン領域とのオーバーラップ量Ｌｏｖを増大させると、オン電流ＩONも増大する。逆に、トレンチ１３が浅く形成されており、ゲート電極とドレイン領域とのオーバーラップ量Ｌｏｖが少ない場合又はゲート電極とドレイン領域との間にオフセット（オフセット量：Ｌｏｆｆ）が生じている場合、オン電流ＩONが減少する。
【産業上の利用可能性】
【００７９】
以上に説明したように、本発明は半導体装置およびその製造方法に関し、トレンチゲート型ＭＩＳＦＥＴに適用した場合には、ゲート−ソース間のオフセットを回避しつつソース領域とソース電極の一部となるシリサイド膜とを良好にオーミック接合することが可能になるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００８０】
【図１】（ａ）は、本発明の第１及び第２の実施形態に係る半導体装置を示す模式的な平面図であり、（ｂ）は、図１（ａ）のＡ−Ａ' 線における断面をＢ−Ｂ' 方向に見た模式的斜視図である。
【図２】（ａ）は、図１（ｂ）に示すｍ−ｍ’方向における不純物分布（第１の実施形態）を示す図であり、（ｂ）は、図１（ｂ）に示すｍ−ｍ’箇所近傍の構造を拡大して示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）は、図１（ｂ）に示すｍ−ｍ’方向における不純物分布（第２の実施形態）を示す図であり、（ｂ）は、図１（ｂ）に示すｍ−ｍ’箇所近傍の構造を拡大して示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図７】本発明の第２の実施形態に係る半導体装置によって得られる効果を説明するための図である。
【図８】本発明の第１及び第２の実施形態に係る半導体装置のバリエーションを示す模式的な斜視図である。
【図９】本発明の第１及び第２の実施形態に係る半導体装置のバリエーションを示す模式的な斜視図である。
【図１０】本発明の第１及び第２の実施形態に係る半導体装置のバリエーションを示す模式的な斜視図である。
【図１１】（ａ）及び（ｂ）は、図９及び図１０に示す構成によって得られる効果を説明するための図である。
【図１２】従来のトレンチゲート型ＭＩＳＦＥＴを有する半導体装置を示す断面図である。
【符号の説明】
【００８１】
１    高濃度Ｐ型ドレイン領域
２    低濃度Ｐ型ドレイン領域
３    Ｎ型ボディ領域
４    ゲート絶縁膜
５    ゲート電極
６    第１の高濃度Ｐ型ソース領域
７    埋め込み絶縁膜
８    第２の高濃度Ｐ型ソース領域
９    高濃度Ｎ型拡散領域
１０    シリサイド膜
１１    マスク材
１２    ソース電極膜
１３    トレンチ
１４    半導体領域
【図１】
2005244168.tif 000003
【図２】
2005244168.tif 000004
【図３】
2005244168.tif 000005
【図４】
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【図５】
2005244168.tif 000007
【図６】
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【図７】
2005244168.tif 000009
【図８】
2005244168.tif 000010
【図９】
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【図１０】
2005244168.tif 000012
【図１１】
2005244168.tif 000013
【図１２】
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