(57)【要約】  【課題】  複数ＬＳＩコアのインタフェースを統合する際、複数ＬＳＩコアのリクエスタのアクセス特性により、優先順位変更や特別な調停処理、及びアクセス特性を考慮したアクセススケジューリングが必要となり回路設計の複雑度が増すという課題があった。  【解決手段】  ＳｏＣ側と、メモリ側で送信信号の多重回路と、受信信号の分離回路とをそれぞれに備え、各ＬＳＩコアのメモリインタフェースの送信信号を時間多重してメモリ側に送信し、メモリ側で時間分離して各ＳＤＲＡＭコアに送信し、また、各ＳＤＲＡＭコアの送信信号を時間多重してＳｏＣ側に送信し、ＳｏＣ側で時間分離して各ＬＳＩコアに送信する構成とした。  【選択図】  図１
2005322068.tif 000002
【特許請求の範囲】
【請求項１】
複数のＬＳＩコアを統合するＳｏＣ（System on Silicon）であって、
複数のＬＳＩコアと、
前記複数のＬＳＩコアの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳｏＣ多重回路と、
外部からの時間多重入力信号を時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路と、を備えた、
ことを特徴とするＳｏＣ。
【請求項２】
複数のＳＤＲＡＭコアを統合するメモリＬＳＩであって、
複数のＳＤＲＡＭコアと、
前記複数のＳＤＲＡＭコアの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳＤＲＡＭ多重回路と、
外部からの時間多重入力信号を時間分離して前記複数のＳＤＲＡＭコアに受信信号として配るＳＤＲＡＭ分離回路と、を備えた、
ことを特徴とするメモリＬＳＩ。
【請求項３】
複数のＳＤＲＡＭを統合するメモリモジュールであって、
複数のＳＤＲＡＭと、
前記複数のＳＤＲＡＭの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳＤＲＡＭ多重回路と、
外部からの時間多重入力信号を時間分離して前記複数のＳＤＲＡＭに受信信号として配るＳＤＲＡＭ分離回路と、を備えた、
ことを特徴とするメモリモジュール。
【請求項４】
複数のＬＳＩコアを統合するＳｏＣと、複数のＳＤＲＡＭコアを統合するメモリＬＳＩとを搭載するメモリインタフェース統合システムであって、
前記ＳｏＣは、
複数のＬＳＩコアと、
前記複数のＬＳＩコアの送信信号を時間多重化し、前記メモリＬＳＩに時間多重出力信号として出力するＳｏＣ多重回路と、
前記メモリＬＳＩからの時間多重出力信号を入力とし、時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路とを備え、
前記メモリＬＳＩは、
複数のＳＤＲＡＭコアと、
前記複数のＳＤＲＡＭコアの送信信号を時間多重化し、前記ＳｏＣに時間多重出力信号として出力するＳＤＲＡＭ多重回路と、
前記ＳｏＣからの時間多重出力信号を入力とし、時間分離して前記複数のＳＤＲＡＭコアに受信信号として配るＳＤＲＡＭ分離回路と、を備えた、
ことを特徴とするメモリインタフェース統合システム。
【請求項５】
複数のＬＳＩコアを統合するＳｏＣと、複数のＳＤＲＡＭを統合するメモリモジュールとを搭載するメモリインタフェース統合システムであって、
前記ＳｏＣは、
複数のＬＳＩコアと、
前記複数のＬＳＩコアの送信信号を時間多重化し、前記メモリモジュールに時間多重出力信号として出力するＳｏＣ多重回路と、
前記メモリモジュールからの時間多重出力信号を入力とし、時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路とを備え、
前記メモリモジュールは、
複数のＳＤＲＡＭと、
前記複数のＳＤＲＡＭの送信信号を時間多重化し、前記ＳｏＣに時間多重出力信号として出力するＳＤＲＡＭ多重回路と、
前記ＳｏＣからの時間多重出力信号を入力とし、時間分離して前記複数のＳＤＲＡＭに受信信号として配るＳＤＲＡＭ分離回路と、を備えた、
ことを特徴とするメモリインタフェース統合システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＶデータ及び通信情報の処理システムにおける信号処理ＬＳＩの外部メモリのインタフェース回路に関する。
【背景技術】
【０００２】
通信または記録再生を行うＡＶ処理システムにおいて、ＡＶデータを集積化することにより低コスト化を図るために、前世代のＬＳＩを集積してＳｏＣ（System on Silicon）化することがある。また、この場合に前世代の各ＬＳＩがＳＤＲＡＭのような外部インタフェースを持つときは、これらを統合して少ないメモリインタフェースとすることによりＬＳＩのピン数を削減したり、大容量高速のメモリを使用したりすることが可能となり、さらなる低コストが図られる。
【０００３】
以下、図６を用いて、メモリを統合する従来のメモリインタフェースについて説明する。図６において、６１は第１のＬＳＩコア、６２は第２のＬＳＩコア、６３はＳｏＣメモリインタフェース、６４はＳＤＲＡＭ、６５はＳｏＣである。
【０００４】
第１のＬＳＩと第２のＬＳＩを統合してＳｏＣとして１チップ化する際に、第１のＬＳＩを修正して第１のＬＳＩコアとし、第２のＬＳＩを修正して第２のＬＳＩコアとし、さらに２個のＬＳＩコアのＳＤＲＡＭへのアクセスを統合制御するＳｏＣメモリインタフェース６３を備え、第１のＬＳＩコア６１と第２のＬＳＩコア６２は、前世代の第１のＬＳＩと第２のＬＳＩのメモリインタフェース部分より変更されたＳｏＣメモリインタフェース６３に対してリクエストを出し、ＳｏＣメモリインタフェース６３は調停の結果、各アクセスの許可を与え、その調停結果に従って各ＬＳＩコアは、アクセスを実行するような構成とする必要がある。なお、ＳｏＣメモリインタフェース６３は、各リクエスタのアクセスの特性に合わせて調停をすることが重要である。
【０００５】
図７に、従来のメモリインタフェース回路のアクセスと調停の例を示す。ここでは、第１のＬＳＩ、第２のＬＳＩが同一のＳＤＲＡＭへアクセスするために、２倍の周波数のクロックでバンド幅を２倍にしてアクセスを実現する例である。
【０００６】
（１）は、第１のＬＳＩの４回のアクセスのサイクル数を矩形の横方向の長さで示している。
（２）は、ＳｏＣ化のために、第１のＬＳＩのアクセスを２倍のクロックで行なう例である。それぞれのアクセスのリクエストは矢印のタイミングで行なわれる。矩形の長さは（１）の１／２であるので（１）よりも遅く、矩形で示されたタイミングでアクセスを開始し、完了すれば（１）と同じタイミングでアクセスが完了できる。
（３）は、第２のＬＳＩの４回のアクセスのサイクル数を斜線の矩形の横方向の長さで示している。
（４）は、ＳｏＣ化のために、第２のＬＳＩのアクセスを２倍のクロックで行なう例であり、（２）と同様である。斜線の矩形でアクセスタイミングを示している。
（５）ＳｏＣ化された第１のＬＳＩコアと第２のＬＳＩコアによるアクセスを、１個のＳＤＲＡＭを使用するようにＳｏＣインタフェースが調停した結果を示す。ここでは、リクエストが同時に起こった時に限り、第１のＬＳＩコアのアクセスを優先に選択するという単純な調停を行なっている。このため、図に示したように第２のＬＳＩコアの２番目のアクセスは（４）に示したアクセスに比較して遅れている。
【０００７】
また、アクセス単位毎にＩＤを付加して多重化する方法もある（例えば、特許文献１）。しかし、ＩＤを付加すること自体や、データアクセスの前後関係のずれ、および遅延増加を仮定しており、結果として元のＬＳＩと同じアクセス方法は実現できず、スケジューリングなどが必要となる。
【特許文献１】特開平８−１２３７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記説明した従来技術では、２個のＬＳＩコアを統合するために、２倍の周波数のＳＤＲＡＭを用いてメモリインタフェースを統合している必要があるという問題があった。また、アクセス単位で調停を行なうため、アクセスのリクエストが重なった時、調停が必要となるので前世代ＬＳＩに比較してアクセスの完了が遅れる場合があるという問題があった。さらに、ＬＳＩコアのリクエスタによりアクセス特性が異なり、このような遅れが許容できない場合には、優先順位変更や特別な調停処理、アクセス特性を考慮したアクセススケジューリングが必要になるという問題があった。
【０００９】
本発明は、上記のような従来の問題を解決するためになされたもので、ＬＳＩコアのメモリインタフェースの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＬＳＩコアを統合することのできるＳｏＣを提供することを目的とする。
【００１０】
また、本発明は、ＳＤＲＡＭコアのインタフェースの修正を小さくし、簡便にＳＤＲＡＭコアを統合することのできるメモリＬＳＩを提供することを目的とする。
【００１１】
また、本発明は、ＳＤＲＡＭのインタフェースの修正を小さくし、簡便にＳＤＲＡＭを統合することのできるメモリモジュールを提供することを目的とする。
【００１２】
また、本発明は、簡便にＬＳＩコアを統合することのできるメモリインタフェース統合システムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明の請求項１に記載のＳｏＣは、複数のＬＳＩコアを統合するＳｏＣであって、複数のＬＳＩコアと、前記複数のＬＳＩコアの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳｏＣ多重回路と、外部からの時間多重入力信号を時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路とを備えたことを特徴とするものである。
【００１４】
これにより、ＬＳＩコアのメモリインターフェースの統合を高周波数クロックによる時間多重によって実現できるので、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＬＳＩコアを統合可能なＳｏＣを提供することができる。
【００１５】
本発明の請求項２に記載のメモリＬＳＩは、複数のＳＤＲＡＭコアを統合するメモリＬＳＩであって、複数のＳＤＲＡＭコアと、前記複数のＳＤＲＡＭコアの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳＤＲＡＭ多重回路と、外部からの時間多重入力信号を時間分離して前記複数のＳＤＲＡＭコアに受信信号として配るＳＤＲＡＭ分離回路とを備えたことを特徴とするものである。
【００１６】
これにより、ＳＤＲＡＭコアのインターフェースの統合を高周波数クロックによる時間多重によって実現できるので、ＳＤＲＡＭコアの修正を小さくし、それぞれのＳＤＲＡＭコアのアクセス方法を変更しないで、ＳＤＲＡＭコアを簡便に統合することができるメモリＬＳＩを提供することができる。
【００１７】
本発明の請求項３に記載のメモリモジュールは、複数のＳＤＲＡＭを統合するメモリモジュールであって、複数のＳＤＲＡＭと、前記複数のＳＤＲＡＭの送信信号を時間多重化し、外部に時間多重出力信号として出力するＳＤＲＡＭ多重回路と、外部からの時間多重入力信号を時間分離して前記複数のＳＤＲＡＭに受信信号として配るＳＤＲＡＭ分離回路とを備えたことを特徴とするものである。
【００１８】
これにより、ＳＤＲＡＭのインターフェースの統合を高周波数クロックによる時間多重によって実現できるので、ＳＤＲＡＭの修正を小さくし、それぞれのＳＤＲＡＭのアクセス方法を変更しないで、ＳＤＲＡＭを簡便に統合することができるメモリモジュールを提供することができる。
【００１９】
本発明の請求項４に記載のメモリインタフェース統合システムは、複数のＬＳＩコアを統合するＳｏＣと、複数のＳＤＲＡＭコアを統合するメモリＬＳＩとを搭載するメモリインタフェース統合システムであって、前記ＳｏＣは、複数のＬＳＩコアと、前記複数のＬＳＩコアの送信信号を時間多重化し、前記メモリＬＳＩに時間多重出力信号として出力するＳｏＣ多重回路と、前記メモリＬＳＩからの時間多重出力信号を入力とし、時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路とを備え、前記メモリＬＳＩは、複数のＳＤＲＡＭコアと、前記複数のＳＤＲＡＭコアの送信信号を時間多重化し、前記ＳｏＣに時間多重出力信号として出力するＳＤＲＡＭ多重回路と、前記ＳｏＣからの時間多重出力信号を入力とし、時間分離して前記複数のＳＤＲＡＭコアに受信信号として配るＳＤＲＡＭ分離回路とを備えたことを特徴とするものである。
【００２０】
これにより、ＬＳＩコア側及びメモリ側のそれぞれのインターフェースの統合を高周波数クロックによる時間多重によって実現できるので、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせずに済むため、ＬＳＩコアの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、ＬＳＩコアを簡便に統合することができ、さらに、ＳＤＲＡＭコアの高速化を必要としない、メモリインタフェース統合システムを提供することができる。
【００２１】
本発明の請求項５に記載のメモリインタフェース統合システムは、複数のＬＳＩコアを統合するＳｏＣと、複数のＳＤＲＡＭを統合するメモリモジュールとを搭載するメモリインタフェース統合システムであって、前記ＳｏＣは、複数のＬＳＩコアと、前記複数のＬＳＩコアの送信信号を時間多重化し、前記メモリモジュールに時間多重出力信号として出力するＳｏＣ多重回路と、前記メモリモジュールからの時間多重出力信号を入力とし、時間分離して前記複数のＬＳＩコアに受信信号として配るＳｏＣ分離回路とを備え、前記メモリモジュールは、複数のＳＤＲＡＭと、前記複数のＳＤＲＡＭの送信信号を時間多重化し、前記ＳｏＣに時間多重出力信号として出力するＳＤＲＡＭ多重回路と、前記ＳｏＣからの時間多重出力信号を入力とし、時間分離して前記複数のＳＤＲＡＭに受信信号として配るＳＤＲＡＭ分離回路とを備えたことを特徴とするものである。
【００２２】
これにより、ＬＳＩコア側及びメモリ側のそれぞれのインターフェースの統合を高周波数クロックによる時間多重によって実現できるので、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせずに済むため、ＬＳＩコアの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、ＬＳＩコアを簡便に統合することができ、さらに、ＳＤＲＡＭの高速化を必要としない、メモリインタフェース統合システムを提供することができる。
【発明の効果】
【００２３】
本発明にかかるメモリインタフェース統合システムは、ＳｏＣ側と、メモリ側とに、送信信号の多重化回路と、受信信号の分離回路をそれぞれ備え、各ＬＳＩコアのメモリインタフェースの送信信号を時間多重してメモリ側に送信し、メモリ側で時間分離して各ＳＤＲＡＭコアに送信し、また、各ＳＤＲＡＭコアの送信信号を多重化してＳｏＣ側に送信し、ＳｏＣ側で時間分離して各ＬＳＩコアに送信するようにしたので、メモリインタフェースの統合を高周波数クロックによる時間多重によって実現することにより、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアのメモリインタフェースの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＳｏＣ上でのＬＳＩコアを統合することができる。また、メモリ側では、メモリの高速化を必要とせず、ＳｏＣ側と同様にそのインターフェースを簡便に統合することができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
以下、本発明の実施の形態１によるメモリインタフェース統合システムを、図面を参照しながら詳しく説明する。
図１は、本実施の形態１によるメモリインタフェース統合システムの構成を示す図である。なお、ここでは、同周波数で動作する２個のＬＳＩコアを統合するＳｏＣと、２個のＳＤＲＡＭコアを統合するメモリＬＳＩとからなるメモリインタフェース統合システムを例に説明を行う。
【００２５】
図１において、本実施の形態１によるメモリインタフェース統合システムは、ＬＳＩコアを統合するＳｏＣ１１０と、ＳＤＲＡＭコアを統合するメモリＬＳＩ１１１とから構成されている。
【００２６】
ＳｏＣ１１０は、第１のＬＳＩコア１０１と、第２のＬＳＩコア１０２と、各ＬＳＩコアからの送信信号を時間多重するＳｏＣ多重回路１０３と、多重入力信号を時間分割するＳｏＣ分離回路１０４と、システムクロックを分周して第１のクロックと第２のクロックを生成するクロック生成回路１０９とを備え、また、メモリＬＳＩ１１１は、第１のＳＤＲＡＭコア１０７と、第２のＳＤＲＡＭコア１０８と、各ＳＤＲＡＭコアからの送信信号を時間多重するＳＤＲＡＭ多重回路１０６と、多重入力信号を時間分割するＳＤＲＡＭ分離回路１０５とを備えている。
【００２７】
システムクロックは、クロック生成回路１０９、ＳｏＣ多重回路１０３、ＳｏＣ分離回路１０４、ＳＤＲＡＭ分離回路１０５、及びＳＤＲＡＭ多重回路１０６に入力される。第１のクロックは第１のＬＳＩコア１０１、ＳｏＣ多重回路１０３、ＳｏＣ分離回路１０４、ＳＤＲＡＭ分離回路１０５、第１のＳＤＲＡＭコアに入力され、第２のクロックは第２のＬＳＩコア１０２、ＳｏＣ分離回路１０４、ＳＤＲＡＭ分離回路１０５、第２のＳＤＲＡＭコアに入力される。
【００２８】
次に、上記のように構成された本実施の形態１によるメモリインタフェース統合システムの動作について、図１〜図５を用いて説明する。
【００２９】
第１のＬＳＩコア１０１と第２のＬＳＩコア１０２のＳＤＲＡＭコアへの出力信号がＳｏＣ多重回路１０３に入力され、ＳｏＣ多重回路１０３により生成されたＳｏＣ多重データがメモリＬＳＩ１１１側に送信され、メモリＬＳＩ１１１の中のＳＤＲＡＭ分離回路１０５に入力される。ＳｏＣ多重データはＳＤＲＡＭ分離回路１０５により第１のＳＤＲＡＭ受信データと第２のＳＤＲＡＭ受信データに時間分離され、それぞれ第１のＳＤＲＡＭコア１０７と第２のＳＤＲＡＭコア１０８に入力される。
【００３０】
第１のＳＤＲＡＭコア１０７と第２のＳＤＲＡＭコア１０８のＳｏＣ１１０への出力信号がＳＤＲＡＭ多重回路１０６に入力され、ＳＤＲＡＭ多重回路１０６により生成されたＳＤＲＡＭ多重データがＳｏＣ１１０側に送信され、ＳｏＣ１１０の中のＳｏＣ分離回路１０４に入力される。ＳＤＲＡＭ多重データはＳｏＣ分離回路１０４により第１のＳｏＣ受信データと第２のＳｏＣ受信データに時間分離され、それぞれ第１のＬＳＩコア１０１と第２のＬＳＩコア１０２に入力される。
【００３１】
第１のＬＳＩコア１０１と第１のＳＤＲＡＭコア１０７は、第１のクロックで動作するＬＳＩとＳＤＲＡＭの関係で信号を交換し、ＬＳＩからＳＤＲＡＭへの出力信号は、第１のＳｏＣ送信データと第１のＳＤＲＡＭ受信データとして送受信され、ＳＤＲＡＭからＬＳＩへの出力信号は、第１のＳＤＲＡＭ送信データと第１のＳｏＣ受信データとして送受信される。また、第２のＬＳＩコア１０２と第２のＳＤＲＡＭコア１０８は、第２のクロックで動作するＬＳＩとＳＤＲＡＭの関係で信号を交換し、ＬＳＩからＳＤＲＡＭへの出力信号は、第２のＳｏＣ送信データと第２のＳＤＲＡＭ受信データとして送受信され、ＳＤＲＡＭからＬＳＩへの出力信号は、第２のＳＤＲＡＭ送信データと第２のＳｏＣ受信データとして送受信される。
【００３２】
図３にクロック生成回路１０９の構成例を示す。図３において、３０１は第１のインバータ、３０２は第２のインバータ、３０３は第１のフリップフロップ、３０４は第２のフリップフロップ、３０５は第１のバッファ、３０６は第２のバッファである。第１のインバータ３０１により第１のフリップフロップ３０３の出力を反転して第１のフリップフロップ３０３の入力としているので、取り込みクロックであるシステムクロックの２分周結果が出力される。また、第１のインバータ３０１の出力を第２のインバータ３０２により反転して第２のフリップフロップ３０４に入力しているので、第２のフリップフロップ３０４の出力には第１のフリップフロップ３０３の出力の反転が出力される。第１のバッファ３０５と第２のバッファ３０６によりそれぞれの出力をバッファリングし、第１のクロックと第２のクロックを得る。図２のタイミングチャートにおいては、システムクロック（１）と、上記のように得られた第１のクロック（２）及び第２のクロック（３）の関係を示している。
【００３３】
図４にＳｏＣ多重回路１０３の構成例を示す。図４において、４０１はインバータ、４０２はフリップフロップ、４０３はセレクタである。インバータ４０１によりシステムクロックを反転させたクロックで、フリップフロップ４０２は第１のクロックを取り込んで選択信号を生成する。この選択信号に従ってセレクタ４０３は、第１のＳｏＣ送信データと第２のＳｏＣ送信データを選択することによりＳｏＣ多重データを生成する。図２のタイミングチャートにおいては、第１のＳｏＣ送信データ（４）、第２のＳｏＣ送信データ（５）、選択信号（６）、及びＳｏＣ多重データ（７）間の関係を示している。
【００３４】
図５にＳＤＲＡＭ分離回路１０５の構成例を示す。図５において、５０１は第１のインバータ、５０２は第２のインバータ、５０３は第１のフリップフロップ、５０４は第２のフリップフロップである。第１のインバータ５０１により第１のクロックを反転させたクロックで、第１のフリップフロップ５０３はＳｏＣ多重データを取り込み、第１のＳＤＲＡＭ受信データを生成する。第２のインバータ５０２により第２のクロックを反転させたクロックで、第２のフリップフロップ５０５はＳｏＣ多重データを取り込み、第２のＳＤＲＡＭ受信データを生成する。図２のタイミングチャートにおいては、上記のように得られたＳｏＣ多重データ（７）、第１のＳＤＲＡＭ受信データ（８）、第２のＳＤＲＡＭ受信データ（９）間の関係を示している。
【００３５】
また、ＳＤＲＡＭ多重回路１０６は、ＳｏＣ多重回路１０３と同様に、ＳｏＣ分離回路１０４は、ＳＤＲＡＭ分離回路と同様に実現できる。
【００３６】
即ち、本実施の形態１によるメモリインタフェース統合システムにおいては、図２に示すように、第１のＬＳＩコアが第１のＳＤＲＡＭコアをアクセスする信号は、第１のクロック（２）の立ち上がりタイミングで第１のＳｏＣ送信データ（４）として送出され、システムクロックの１／２周期分遅れて選択されて多重信号（７）として送出され、さらにシステムクロックの１／２周期分遅れて、即ち、第１のクロック（２）の１／２周期分遅れて第１のＳＤＲＡＭ受信データ（８）として第１のＳＤＲＡＭコアに送信され、なお、第１のＳｏＣ送信データ（４）は第１のクロック（２）の次の立ち上がりタイミングまでに送信できる。従って、本メモリインタフェース統合システムでは、第１の送信データ（４）として第１のＳＤＲＡＭコアをアクセスするための出力信号であるアドレス、データ、コマンドを、選択信号（６）がＨＩＧＨの間に送信すれば、通常のＳＤＲＡＭアクセスと同様のタイミングで第１のＳＤＲＡＭコアへのアクセスを行なうことができる。
【００３７】
同様に、第２のＬＳＩコアが第２のＳＤＲＡＭコアをアクセスする信号は、第２のクロック（２）の立ち上がりタイミングで第２のＳｏＣ送信データ（５）として送出され、システムクロックの１／２周期分遅れて選択されて多重信号（７）として送出され、さらにシステムクロックの１／２周期分遅れて、即ち、第２のクロック（２）の１／２周期分遅れて第２のＳＤＲＡＭ受信データ（９）として第２のＳＤＲＡＭコアに送信され、なお、第２のＳｏＣ送信データ（５）は第２のクロック（３）の次の立ち上がりタイミングまでに送信できる。従って、本メモリインタフェース統合システムでは、第２の送信データ（５）として第２のＳＤＲＡＭコアをアクセスするための出力信号であるアドレス、データ、コマンドを、選択信号（６）がＬＯＷの間に送信すれば、通常のＳＤＲＡＭアクセスと同様のタイミングで第２のＳＤＲＡＭコアへのアクセスを行なうことができる。
【００３８】
このように、本実施の形態１によるＳｏＣでは、クロック生成回路１０９と、複数のＬＳＩコアと、各ＬＳＩコアの送信信号を時間多重してメモリＬＳＩ側へ出力するＳｏＣ多重回路１０３と、メモリＬＳＩ側からのＳＤＲＡＭ多重信号を時間分離して各ＬＳＩコアへ配るＳｏＣ分離回路１０４とを備えるようにしたので、メモリインタフェースの統合を高周波数クロックによる時間多重によって実現することにより、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアのメモリインタフェースの修正を小さくし、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＳｏＣ上でＬＳＩコアを統合することが可能となる。
【００３９】
また、本実施の形態１によるメモリＬＳＩでは、複数のＳＤＲＡＭコアと、各ＳＤＲＡＭコアからの出力信号を時間多重してＳｏＣ側へ出力するＳＤＲＡＭ多重回路１０６と、ＳｏＣ多重信号を時間分離し各ＳＤＲＡＭコアに配るＳＤＲＡＭ分離回路１０５とを備えるようにしたので、インタフェースの統合を高周波数クロックによる時間多重によって実現することにより、メモリＬＳＩ上でＳＤＲＡＭコアのインターフェースを簡便に統合することができる。
【００４０】
また、本実施の形態１によるメモリインタフェース統合システムでは、ＳｏＣ側では、クロック生成回路１０９と、複数のＬＳＩコアと、各ＬＳＩコアの送信信号を時間多重してメモリＬＳＩ側へ出力するＳｏＣ多重回路１０３と、メモリＬＳＩ側からのＳＤＲＡＭ多重信号を時間分離して各ＬＳＩコアへ配るＳｏＣ分離回路１０４とを備え、メモリＬＳＩ側では、複数のＳＤＲＡＭコアと、各ＳＤＲＡＭコアからの出力信号を時間多重してＳｏＣ側へ出力するＳＤＲＡＭ多重回路１０６と、ＳｏＣ多重信号を時間分離し各ＳＤＲＡＭコアに配るＳＤＲＡＭ分離回路１０５とを備えるようにしたので、メモリインタフェースの統合を高周波数クロックによる時間多重によって実現することにより、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアのメモリインタフェースの修正が小さく、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＳｏＣ上でＬＳＩコアを統合することが可能となる。また、メモリＬＳＩ側では、ＳｏＣ側と同様にそのインターフェースを簡便に統合することができ、かつＳＤＲＡＭコアの高速化を必要としない効果が得られる。即ち、簡便に、インターフェースを削減し、統合した統合システムが得られる。
【００４１】
（実施の形態２）
本実施の形態２は、前述の実施の形態１で用いられたメモリＬＳＩを、ＳＤＲＡＭを搭載したメモリモジュールで実現するメモリインタフェース統合システムに関する。
【００４２】
本実施の形態２によるメモリインタフェース統合システムは、ＬＳＩコアを統合するＳｏＣと、ＳＤＲＡＭを統合するメモリモジュールとから構成されている。図８において、本実施の形態２のメモリモジュールの構成を示しており、なお、本実施の形態２におけるＳｏＣは、前述実施の形態１と同様の構成を有する。
【００４３】
図８に示すように、同周波数で動作する２個のＬＳＩコアを搭載する図１のＳｏＣ１１０に対応して動作する２個のＳＤＲＡＭを搭載するメモリモジュール８０５においては、ＳｏＣ側からのＳｏＣ多重データを時間分離するＳＤＲＡＭ分離回路８０１と、各ＳＤＲＡＭよりの送信信号を時間多重してＳｏＣ側へ出力するＳＤＲＡＭ多重回路８０２と、第１のＳＤＲＡＭ８０３と、第２のＳＤＲＡＭ８０４とが備えられている。
【００４４】
前述の実施の形態１と同様に、システムクロックはＳＤＲＡＭ分離回路８０１、ＳＤＲＡＭ多重回路８０２に入力され、第１のクロックはＳＤＲＡＭ分離回路８０１、ＳＤＲＡＭ多重回路８０２、第１のＳＤＲＡＭ８０３に入力され、第２のクロックはＳＤＲＡＭ分離回路８０１、第２のＳＤＲＡＭ８０３に入力される。
【００４５】
ＳＤＲＡＭ分離回路８０１は、図５のＳＤＲＡＭ分離回路と同様の回路で実現し、ＳＤＲＡＭ多重回路８０２は、図４のＳｏＣ多重回路と同様の回路で実現すれば、前述の実施の形態１のメモリＬＳＩ１１１と同様にメモリモジュール８５０を構成することができる。
【００４６】
このように構成されたメモリモジュール８５０と、図１のＳｏＣ１１０とからなるメモリインタフェース統合システムの動作は、前述実施の形態１によるメモリインタフェース統合システムの動作と同様なので、省略する。
【００４７】
このように、本実施の形態２によるメモリモジュールでは、複数のＳＤＲＡＭと、各ＳＤＲＡＭからの出力信号を時間多重してＳｏＣ側へ出力するＳＤＲＡＭ多重回路８０２と、ＳｏＣ多重信号を時間分離し各ＳＤＲＡＭに配るＳＤＲＡＭ分離回路８０１とを備えるようにしたので、インタフェースの統合を高周波数クロックによる時間多重によって実現することにより、メモリモジュール上でＳＤＲＡＭのインターフェースを簡便に統合することができる。
【００４８】
また、本実施の形態２によるメモリインタフェース統合システムでは、ＳｏＣ側ではクロック生成回路１０９と、複数のＬＳＩコアと、各ＬＳＩコアの送信信号を時間多重してメモリモジュール側へ出力するＳｏＣ多重回路１０３と、メモリモジュール側からのＳＤＲＡＭ多重信号を時間分離して各ＬＳＩコアへ配るＳｏＣ分離回路１０４とを備え、メモリモジュール側では、複数のＳＤＲＡＭと、各ＳＤＲＡＭからの出力信号を時間多重してＳｏＣ側へ出力するＳＤＲＡＭ多重回路８０２と、ＳｏＣ多重信号を時間分離し各ＳＤＲＡＭに配るＳＤＲＡＭ分離回路８０１とを備えるようにしたので、メモリインタフェースの統合を高周波数クロックによる時間多重によって実現することにより、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアのメモリインタフェースの修正が小さく、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＳｏＣ上でＬＳＩコアを統合することが可能となる。また、メモリモジュール側では、ＳｏＣ側と同様にそのインターフェースを簡便に統合することができ、かつＳＤＲＡＭの高速化を必要としない効果が得られる。即ち、簡便に、インターフェースを削減し、統合した統合システムが得られる。
【産業上の利用可能性】
【００４９】
本発明に係るメモリインタフェース統合システムは、複雑な調停処理やアクセス特性を考慮したアクセススケジューリングを必要とせず、ＬＳＩコアのメモリインタフェースの修正が小さく、それぞれのＬＳＩコアのアクセス方法を変更しないで、簡便にＳｏＣ上でのＬＳＩコアの統合を行うことができるという効果を有し、信号処理ＬＳＩの外部メモリのインタフェース回路として有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１によるメモリインタフェース統合システムの構成を示す図である。
【図２】本実施の形態１によるメモリインタフェース統合システムのタイミングチャートである。
【図３】上記メモリインタフェース統合システムにおける、クロック生成回路の構成を示す図である。
【図４】上記メモリインタフェース統合システムにおける、ＳｏＣ多重回路の構成を示す図である。
【図５】上記メモリインタフェース統合システムにおける、ＳＤＲＡＭ分離回路の構成を示す図である。
【図６】従来のメモリインタフェースの構成図である。
【図７】従来のメモリインタフェースのアクセスタイミングチャートである。
【図８】本発明の実施の形態２によるメモリインタフェース統合システムにおける、メモリモジュールの構成を示す図である。
【符号の説明】
【００５１】
６１  第１のＬＳＩコア
６２  第２のＬＳＩコア
６３  ＳｏＣメモリインタフェース
６４  ＳＤＲＡＭ
６５  システムＬＳＩ
１０１  第１のＬＳＩコア
１０２  第２のＬＳＩコア
１０３  ＳｏＣ多重回路
１０４  ＳｏＣ分離回路
１０５  ＳＤＲＡＭ分離回路
１０６  ＳＤＲＡＭ多重回路
１０７  第１のＳＤＲＡＭコア
１０８  第２のＳＤＲＡＭコア
１０９  クロック生成回路
１１０  ＳｏＣ
１１１  メモリＬＳＩ
８０１  ＳＤＲＡＭ分離回路
８０２  ＳＤＲＡＭ多重回路
８０３  第１のＳＤＲＡＭ
８０４  第２のＳＤＲＡＭ
８０５  メモリモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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