(57)【要約】【目的】光センサ回路を画素に用いたイメージセンサから各画素のセンサ信号を高速に安定して読み出すことができるようにする。【構成】光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査回路にあって、予め通電することによって各画素のセンサ信号を飽和させたうえで読み出す手段を設けるようにする。【選択図】      図５
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【特許請求の範囲】
【請求項１】
光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査回路において、予め通電することによって各画素のセンサ信号を飽和させたうえで読み出す手段を設けたことを特徴とするイメージセンサの走査回路。
【請求項２】
各画素のセンサ信号の出力側にそれぞれセンサ信号を電圧値に規定するバイアス回路を設け、そのバイアス回路の基準抵抗にそれぞれ通電用スイッチを介してバイアス電圧を印加するようにして、各画素のセンサ信号の読出しに先がけて通電用スイッチをオン状態にすることによりバイアス回路の基準抵抗にバイアス電圧を印加してセンサ信号を飽和させるようにしたことを特徴とする請求項１の記載によるイメージセンサの走査回路。
【請求項３】
通電用スイッチをオン状態にしている通電期間の終りの期間で、出力用スイッチをオン状態にして画素のセンサ信号を読み出すようにことを特徴とする請求項２の記載によるイメージセンサの走査回路。
【請求項４】
バイアス回路と出力用スイッチとの間にそれぞれバッファ回路を設けたことを特徴とする請求項２の記載によるイメージセンサの走査回路。
【請求項５】
シフトレジスタにスイッチオン信号を入力して、そのスイッチオン信号をシフトさせていきながら出力用スイッチまたは通電用スイッチを順次オン状態にしていくようにしたうえで、そのシフトレジスタのシフト動作を行わせるクロック信号を、スイッチオン信号をシフトさせるのに必要なレジスタ部のみに与えるようにしたことを特徴とする請求項３の記載によるイメージセンサの走査回路。
【請求項６】
シフトレジスタにスイッチオン信号を入力して、そのスイッチオン信号をシフトさせていきながら出力用スイッチまたは通電用スイッチを順次オン状態にしていくようにしたうえで、そのシフトレジスタにおけるレジスタ部の所定数をもってグループ化し、そのシフトレジスタのシフト動作を行わせるクロック信号をスイッチオン信号をシフトさせるのに必要なグループの各レジスタ部のみに与えるようにしたことを特徴とする請求項３の記載によるイメージセンサの走査回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査回路に関する。
【０００２】
【従来の技術】
従来、図１に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、フォトダイオードＰＤに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Ｖｐｄに変換させるトランジスタＱ１と、その電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とからなる光センサ回路を画素に用いて、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしたイメージセンサが開発されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−３２９６１６号公報
【０００４】
図２は、図１に示す光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号Ｖｏの時系列的な読出し走査を行わせるようにしたイメージセンサの構成例を示している。
【０００５】
そのイメージセンサは、その基本的な構成が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、主走査方向における各１行分の画素を画素行選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素行における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によって出力用スイッチ群３における各対応するスイッチＳＷ１１〜ＳＷ１４が逐次オン状態にされることによって各画素のセンサ信号Ｖｏが時系列的に読み出されるようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はドレイン電圧ＶＤ用電源である。ここでは、主走査方向における１行分の各画素の出力側に基準抵抗Ｒ１〜Ｒ４を介してバイアス電圧＋Ｖｃｃを印加するバイアス回路７を設けることによって、各画素のセンサ信号Ｓｏを電圧信号Ｖｏとして出力させるようにしている。そして、撮影に先がけて、各画素の寄生容量Ｃにおける残留電荷の影響による残像の発生を抑制するべく、図示しないコントローラの制御下で、各画素のトランジスタＱ１のドレイン電圧ＶＤを定常時のハイレベルＨからローレベルＬに一時的に切り換えて初期化を行わせる電圧切換回路５が設けられている。
【０００６】
画素行選択回路１および画素選択回路２はそれぞれシフトレジスタからなり、コントローラの制御下において互いに同期をとって駆動制御される。
【０００７】
図３は、そのイメージセンサにおける各部動作のタイムチャートである。
【０００８】
このような構成によるイメージセンサでは、各画素のセンサ信号Ｖｏを読み出すために出力用スイッチＳＷ１１〜ＳＷ１４をオンしても、各画素の出力用トランジスタＱ３の電流容量が小さいために、バイアス回路７によって規定された電圧値に立ち上がるまでに時間を要してしまい、時系列的に読み出される各画素のセンサ信号がばらついてしまい、高速での読出しを行わせることができないものになっている。
【０００９】
そのため、図４に示すように、出力用スイッチ群３とバイアス回路７との間にバッファ回路８を設けて、各画素における光電流に応じた寄生容量Ｃの充電期間中に、先に各画素から出力したセンサ信号Ｖｏを各バッファ増幅器ＢＦ１〜ＢＦ４にそれぞれ蓄積させるようにして、高速での読み出しを行わせるようにすることが考えられ。
【００１０】
しかし、この場合、全てのバッファ増幅器ＢＦ１〜ＢＦ４を動作状態にすると、消費電力が大きくなってしまう。
【００１１】
また、従来、２つのシフトレジスタを用いて、交互にスイッチングすることにより１画素分遅延させて固体撮像素子（ＣＣＤ）からなる画素の読出しを行わせて、高速化と出力の安定した画素の読出しを行わせるようにしたものが開発されている（例えば、特許文献２参照）。
【００１２】
【特許文献２】
特開平９−９３４９２号公報
【００１３】
【発明が解決しようとする課題】
解決しようとする問題点は、光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにあっては、各画素のセンサ信号を読み出すに際して、センサ信号が規定された電圧値に立ち上がるまでに時間を要して、時系列に読み出されるセンサ信号がばらついてしまい、高速での読み出しができないことである。
【００１４】
【課題を解決するための手段】
本発明は、光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査回路にあって、何ら各画素のセンサ信号を一時蓄積するバッファ回路を設けたり、２つのシフトレジスタを用いて各画素のセンサ信号を遅延させながら交互に読み出しを行わせるようなことなく、簡単な手段によって各画素のセンサ信号を高速に安定して読み出すことができるようにするべく、予め通電することによって各画素のセンサ信号を飽和させたうえで読み出す手段を設けるようにしている。
【００１５】
【実施例】
本発明によるイメージセンサの走査回路は、例えば図２に示す構成からなるイメージセンサにあって、図５に示すように、各画素のセンサ信号の出力側に設けられたバイアス回路７の基準抵抗Ｒ１〜Ｒ４に直列にそれぞれ通電用スイッチＳＷ２１〜ＳＷ２４を設けている。
【００１６】
そして、図示しないコントローラの制御下で、各画素のセンサ信号Ｖｏを読み出すのに先がけて、専用に設けられたシフトレジスタ１０によって通電用スイッチＳＷ２１〜ＳＷ２４を順次オン状態にする。それにより、比較的長い時間にわたってバイアス回路７の基準抵抗Ｒ１〜Ｒ４にそれぞれバイアス電圧＋Ｖｃｃを印加して、各画素のセンサ信号を規定値にまで立ち上がった飽和状態する。その状態で画素選択用のシフトレジスタ９（画素選択回路２）によって出力用スイッチＳＷ１１〜ＳＷ１４を順次オン状態にして、各画素のセンサ信号Ｖｏを時系列的に読み出すようにしている。
【００１７】
図６は、そのときの通電用スイッチＳＷ２１〜ＳＷ２４と出力用スイッチＳＷ１１〜ＳＷ１４とにおける各スイッチングの動作状態を示している。ここでは、比較的長いＴ１期間ハイレベルになっているスイッチオン信号ＳＢをシフトレジスタ１０に与えて、その各レジスタ部にＴ２期間のずれをもってシフトさせていくことにより各通電用スイッチＳＷ２１〜ＳＷ２４を順次オン状態にするようにしている。そして、所定のタイミングをもって各画素のセンサ信号Ｖｏを読み出すのに必要なＴ２期間ハイレベルになっているスイッチ信号ＳＡをシフトレジスタ９に与えて、各通電用スイッチＳＷ２１〜ＳＷ２４のオン期間Ｔ１の終りの期間Ｔ２で出力用スイッチＳＷ１１〜ＳＷ１４がそれぞれオン状態になるようにしている。
【００１８】
図７は、画素群の上部に通電用スイッチＳＷ２１〜ＳＷ２４が設けられたバイアス回路７およびシフトレジスタ９を配し、画素群の下部に画素選択用のシフトレジスタ９およびスイッチＳＷ１１〜ＳＷ１４からなる出力用スイッチ群３を配するようにしている。
【００１９】
また、図８は本発明の他の実施例を示しており、ここでは出力用スイッチ群３とバイアス回路７との間にバッファ回路８を設けて、通電用スイッチＳＷ２１〜ＳＷ２４のスイッチングを行わせるシフトレジスタ１０によって各バッファ増幅器ＢＦ１〜ＢＦ４の駆動を順次行わせるようにしている。
【００２０】
このような構成によれば、各画素のセンサ信号Ｖｏの読出しをより高速に安定して行わせることができる。そして、バッファ回路８における各バッファ増幅器ＢＦ１〜ＢＦ４を同時ではなく順次に駆動しているので、消費電力を有効に抑制できるようになる。
【００２２】
また、図９は本発明のさらに他の実施例を示しており、ここでは画素選択用のシフトレジスタ９（画素選択回路２）を用いることなく、通電用スイッチＳＷ２１〜ＳＷ２４のスイッチングを行わせるシフトレジスタ１０およびアンド回路ＡＮＤ１〜ＡＮＤ４を設けるようにしている。
【００２３】
この構成にあって、Ｔ１期間ハイレベルになっているスイッチオン信号ＳＢをシフトレジスタ１０に与えて各レジスタ部においてＴ２期間のずれをもって順次シフトさせていく。そして、第２のレジスタ部ＲＧ２の出力によって通電用スイッチＳＷ２１をオン状態にし、以下第３、第４、第５の各レジスタ部ＲＧ３、ＲＧ４、ＲＧ５の出力によって通電用スイッチＳＷ２２、ＳＷ２３、ＳＷ２４を順次オン状態にしていく。また、第１のレジスタ部ＲＧ１の出力の否定信号と第２のレジスタ部ＲＧ２の出力信号とによるアンド回路ＡＮＤ１の出力によって出力用スイッチＳＷ１１をオン状態にする。以下、第２のレジスタ部ＲＧ２の出力の否定信号と第３のレジスタ部ＲＧ３の出力信号とによるアンド回路ＡＮＤ２の出力によって出力用スイッチＳＷ１２をオン状態にし、第３のレジスタ部ＲＧ３の出力の否定信号と第４のレジスタ部ＲＧ４の出力信号とによるアンド回路ＡＮＤ３の出力によって出力用スイッチＳＷ１３をオン状態にし、第４のレジスタ部ＲＧ４の出力の否定信号と第５のレジスタ部ＲＧ５の出力信号とによるアンド回路ＡＮＤ４の出力によって出力用スイッチＳＷ１４をオン状態にしていく。
【００２４】
図１０は、そのときのシフトレジスタ１０にスイッチオン信号ＳＢが入力してからの通電用スイッチＳＷ２１〜２４と出力用スイッチＳＷ１１〜ＳＷ１４との動作状態を示している。
【００２５】
また、図１１は本発明のさらに他の実施例を示しており、ここでは出力用スイッチ群３とバイアス回路７との間にバッファ回路８を設けて、通電用スイッチＳＷ２１〜ＳＷ２４のオン信号によって各バッファ増幅器ＢＦ１〜ＢＦ４の駆動を順次行わせるようにしている。
【００２６】
複数のバッファ増幅器を有するバッファ回路の駆動能力に関しては、一つ当りのバッファ増幅器の駆動能力が有限の場合、接続される負荷が小さい方が高速動作には有利である。そのため、図１２に示すように、バッファ回路をツリー構造として、一つ当りのバッファ増幅器ＢＦの負荷を減らすようにすればよい。
【００２７】
図１３は、バッファ回路８をツリー構造としたときの構成例を示している。ここでは出力用スイッチＳＷ１１〜ＳＷ１４の出力側にバッファ増幅器ＢＦ５および出力用スイッチＳＷ１５を共通に設けて、その出力用スイッチＳＷ１５をアンド回路ＡＮＤ２、ＡＮＤ３、ＡＮＤ４の各出力信号を入力とするオア回路ＯＲ１の出力によってスイッチングするようにしている。
【００２８】
また、本発明では、画素選択用のシフトレジスタ９にスイッチオン信号ＳＡを入力させてその入力信号ＳＡを順次シフトさせていくに際して、また通電用のシフトレジスタ１０にスイッチオン信号ＳＢを入力させてその入力信号ＳＢを順次シフトさせていくに際して、各シフトレジスタ９，１０のシフト動作を行わせるクロック信号を、それぞれの入力信号ＳＡ，ＳＢをシフトさせるのに必要なレジスタ部のみに逐次与えていくようにしている。
【００２９】
図１４は、入力信号ＳＣをシフトさせるのに必要なレジスタ部のみにクロック信号ＣＫを与えるようにしたときのシフトレジスタ１１の駆動系統の構成例を示している。
【００３０】
いま、このような構成にあって、例えばシフトレジスタ１１の２つのレジスタ部ＲＧ１、ＲＧ２にわたって入力信号ＳＣがシフトされており、その入力信号ＳＣを次のレジスタ部ＲＧ２、ＲＧ３にわたってシフトさせる場合、レジスタ部ＲＧ１、ＲＧ２の各出力Ｑ１、Ｑ２がともに“１”となり、それによりオア回路ＯＲ１、ＯＲ２、ＯＲ３の各出力がそれぞれ“１”となって、アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３を通してクロック信号ＣＫがレジスタ部ＲＧ１、ＲＧ２、ＲＧ３のみに与えられる。
【００３１】
したがって、入力信号ＳＣをシフトさせるのに必要なレジスタ部のみにクロック信号ＣＫを与えるようにすることにより、従来のようにシフトレジスタ１１の全てのレジスタ部に常時クロック信号ＣＫを与えて駆動状態にしている場合に比べて、消費電力を少なくすることができる。そして、各レジスタ部を構成するフリップフロップをクロック信号ＣＫに応じて反転動作させるときに発生するノイズを有効に抑制することができるようになる。
【００３２】
また、本発明では、例えば、図１５に示すように、シフトレジスタ１２におけるレジスタ部の所定数をもってグループＧ１〜Ｇ４に分けて、そのシフトレジスタ１２のシフト動作を行わせるクロック信号ＣＫを入力信号ＳＣをシフトさせるのに必要なグループＧＸ、Ｇ（Ｘ−１）（Ｘ＝１〜４）の各レジスタ部のみに与えるようにしている。
【００３３】
ここでは、図１６に示すように、８つのレジスタ部ＲＧ１〜ＲＧ８を１つのグループＧとしている。
【００３４】
また、入力信号ＳＣが連続している場合には、図１６に示すように、グループＧ内における全てのレジスタ部ＲＧ１〜ＲＧ８の出力状態を監視しなくともよい。例えば、入力信号ＳＣが８つのレジスタ部ＲＧ１〜ＲＧ８にわたって存在する場合、図１７に示すように、８つのレジスタ部ＲＧ１〜ＲＧ８のうちのレジスタ部ＲＧ２、ＲＧ４、ＲＧ６の少なくとも３箇所の出力状態をみることによって、そのブロックＧに入力信号ＳＣが存在しているか否かを監視できる。この場合には、回路構成を簡素化できるようになる。
【００３５】
【効果】
以上、本発明によるイメージセンサの走査回路によれば、イメージセンサにおける光センサ回路からなる各画素のセンサ信号を時系列的に読み出すに際して、予め通電することによって各画素のセンサ信号を飽和させた状態で読み出すようにしたもので、何ら各画素のセンサ信号を一時蓄積するバッファ回路を設けたり、２つのシフトレジスタを用いて各画素のセンサ信号を交互に遅延させながら読み出すようなことなく、簡単な手段によって各画素のセンサ信号を高速に安定して読み出すことができるという利点を有している。
【図面の簡単な説明】
【図１】イメージセンサにおける画素単位となる光センサ回路の構成例を示す電気回路図である。
【図２】光センサ回路を画素に用いたイメージセンサの基本的な構成例を示す電気回路図である。
【図３】図４に示すイメージセンサにおける各部信号のタイムチャートである。
【図４】イメージセンサの出力側にバッファ回路を設けて各画素のセンサ信号の読出しの高速化を図るようにしたときの構成例を示す電気回路図である。
【図５】本発明によるイメージセンサの走査回路の一実施例を示す電気回路図である。
【図６】その一実施例における通電用スイッチと出力用スイッチとの動作状態の一例を示すタイムチャートである。
【図７】本発明によるイメージセンサの走査回路の他の実施例を示す電気回路図である。
【図８】本発明によるイメージセンサの走査回路のさらに他の実施例を示す電気回路図である。
【図９】本発明によるイメージセンサの走査回路のさらに他の実施例を示す電気回路図である。
【図１０】図９の実施例におけるシフトレジスタにスイッチオン信号が入力してからの通電用スイッチと出力用スイッチとの動作状態を示すタイムチャートである。
【図１１】本発明によるイメージセンサの走査回路のさらに他の実施例を示す電気回路図である。
【図１２】一般的なツリー構造によるバッファ回路を示す電気回路図である。
【図１３】本発明によるイメージセンサの走査回路のさらに他の実施例を示す電気回路図である。
【図１４】入力信号をシフトさせるのに必要なレジスタ部のみにクロック信号を与えるようにしたときのシフトレジスタの駆動系統の構成例を示す電気回路図である。
【図１５】入力信号をシフトさせるのに必要な複数のレジスタ部ごとに分けられたグループのみにクロック信号を与えるようにしたときのシフトレジスタの駆動系統の構成例を示す電気回路図である。
【図１６】その１グループ分の一構成例を示す電気回路図である。
【図１７】その１グループ分の他の構成例を示す電気回路図である。
【符号の説明】
１  画素行選択回路
２  画素選択回路
３  出力用スイッチ群
４  ゲート電圧ＶＧ用電源
５  電圧切換回路
６  ドレイン電圧ＶＤ用電源
７  バイアス回路
８  バッファ回路
９  シフトレジスタ
１０  シフトレジスタ
１０  バッファ回路
１１  シフトレジスタ
１２  シフトレジスタ
ＳＷ１１〜ＳＷ１４  出力用スイッチ
ＳＷ２１〜ＳＷ２４  通電用スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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