(57)【要約】【課題】  疲労特性がよく、高集積の半導体メモリ素子の実現が可能なメモリ素子のキャパシタ及びその製造方法を提供する。【解決手段】  トランジスタ構造体の不純物領域２２ｂ上に形成され、金属電極３６及び金属酸化物電極３５を含む下部電極４０と、下部電極４０を取り囲んで形成された強誘電体層３７と、強誘電体層３７上に形成された上部電極３８と、を含むトランジスタ構造体を含むメモリ素子のキャパシタである。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
トランジスタ構造体を含むメモリ素子のキャパシタにおいて、
前記トランジスタ構造体の不純物領域上に形成され、金属電極及び金属酸化物電極を含む下部電極と、
前記下部電極の表面に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極と、を含むことを特徴とするメモリ素子のキャパシタ。
【請求項２】
前記下部電極は、
前記酸化防止膜に垂直方向に形成された金属電極と、
前記金属電極の内部に形成された金属酸化物電極と、を含むことを特徴とする請求項１に記載のメモリ素子のキャパシタ。
【請求項３】
前記金属電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈのうち少なくとも１つを含むことを特徴とする請求項２に記載のメモリ素子のキャパシタ。
【請求項４】
前記金属酸化物電極は、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯのうち少なくとも１つを含むことを特徴とする請求項２に記載のメモリ素子のキャパシタ。
【請求項５】
前記下部電極は、シリンダー型で形成されたことを特徴とする請求項１に記載のメモリ素子のキャパシタ。
【請求項６】
前記トランジスタ構造体と下部電極との間には、前記トランジスタ構造体の不純物領域と電気的に連結された酸化防止膜を含むことを特徴とする請求項１に記載のメモリ素子のキャパシタ。
【請求項７】
前記酸化防止膜は、ＴｉＮ及び／又はＴｉＡｌＮを含んで形成されたことを特徴とする請求項６に記載のメモリ素子のキャパシタ。
【請求項８】
トランジスタ構造体を含むメモリ素子のキャパシタにおいて、
前記トランジスタ構造体の不純物領域上に形成され、金属電極及び金属酸化物電極を含む下部電極と、
前記下部電極の下部を取り囲み、前記トランジスタ構造体上に形成された絶縁層と、
前記絶縁層上に形成された前記下部電極を固定する接合層と、
前記下部電極の露出された部分の表面に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極と、
を含むことを特徴とするメモリ素子のキャパシタ。
【請求項９】
前記下部電極は、
前記酸化防止膜に垂直方向に形成された金属電極と、
前記金属電極の内部に形成された金属酸化物電極と、
を含むことを特徴とする請求項８に記載のメモリ素子のキャパシタ。
【請求項１０】
前記金属電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈのうち少なくとも１つを含むことを特徴とする請求項９に記載のメモリ素子のキャパシタ。
【請求項１１】
前記金属酸化物電極は、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯのうち少なくとも１つを含むことを特徴とする請求項９に記載のメモリ素子のキャパシタ。
【請求項１２】
前記下部電極は、シリンダー型で形成されたことを特徴とする請求項８に記載のメモリ素子のキャパシタ。
【請求項１３】
前記トランジスタ構造体と下部電極との間には、前記トランジスタ構造体の不純物領域と電気的に連結された酸化防止膜を含むことを特徴とする請求項８に記載のメモリ素子のキャパシタ。
【請求項１４】
前記酸化防止膜は、ＴｉＮ及び／又はＴｉＡｌＮを含んで形成されたことを特徴とする請求項１３に記載のメモリ素子のキャパシタ。
【請求項１５】
前記接合層は、Ｔｉ、ＴｉＮ、ＴｉＯ2またはＴｉＡｌＮのうち少なくとも１つを含んで形成されたことを特徴とする請求項８に記載のメモリ素子のキャパシタ。
【請求項１６】
トランジスタ構造体を含むメモリ素子のキャパシタの製造方法において、
（ａ）トランジスタ構造体の不純物領域と電気的に連結された部位に酸化防止膜を形成し、この酸化防止膜上に絶縁層を形成し、前記絶縁層をエッチングして、前記酸化防止膜を露出させトレンチを形成するステップと、
（ｂ）前記トレンチ内に金属物質及び金属酸化物を塗布して、下部電極を形成し、前記トレンチの外部の金属物質、金属酸化物及び絶縁層を除去するステップと、
（ｃ）前記下部電極上に強誘電体層及び上部電極を順次に形成させるステップと、を含むことを特徴とするメモリ素子のキャパシタの製造方法。
【請求項１７】
前記（ｂ）ステップは、
前記トレンチ内に金属物質を塗布して金属電極を形成するステップと、
前記トレンチ内の金属電極上に金属酸化物を塗布して、前記トレンチを充填させ金属酸化物電極を形成するステップと、
前記絶縁層の上部の金属物質及び金属酸化物をＣＭＰ工程により除去するステップと、
前記絶縁層をエッチングにより除去するステップと、を含むことを特徴とする請求項１６に記載のメモリ素子のキャパシタの製造方法。
【請求項１８】
トランジスタ構造体を含むメモリ素子のキャパシタの製造方法において、
（ａ）トランジスタ構造体の不純物領域と電気的に連結された部位に酸化防止膜、絶縁層、接合層及び第２絶縁層を順次に形成し、前記第２絶縁層、接合層及び絶縁層をエッチングして、前記酸化防止膜を露出させるトレンチを形成するステップと、
（ｂ）前記トレンチ内に金属物質及び金属酸化物を塗布して、下部電極を形成し、前記トレンチの外部の金属物質、金属酸化物及び第２絶縁層を除去するステップと、
（ｃ）前記接合層上に露出された下部電極上に、強誘電体層及び上部電極を順次に形成させるステップと、を含むことを特徴とするメモリ素子のキャパシタの製造方法。
【請求項１９】
前記（ｂ）ステップは、
前記トレンチ内に金属物質を塗布して金属電極を形成するステップと、
前記トレンチ内の金属電極上に金属酸化物を塗布し、前記トレンチを充填して金属酸化物電極を形成するステップと、
前記第２絶縁層の上部の金属物質及び金属酸化物をＣＭＰ工程により除去するステップと、
前記第２絶縁層をエッチングにより除去するステップと、
を含むことを特徴とする請求項１８に記載のメモリ素子のキャパシタの製造方法。
【請求項２０】
前記（ｃ）ステップは、
前記接合層上に露出された下部電極の表面に強誘電物質を塗布して、強誘電体層を形成するステップと、
前記強誘電体層の表面に上部電極物質を塗布して、上部電極を形成するステップと、
前記接合層上の前記接合層と平行な方向に塗布された強誘電物質及び上部電極物質を除去するステップと、
を含むことを特徴とする請求項１８に記載のメモリ素子のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子のキャパシタ及びその製造方法に係り、特に、下部電極をエッチングせず、垂直形態（積層）の金属電極及び金属酸化物電極が形成されたメモリ素子のキャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）は、コンピュータ、ＭＰ３、デジタルカメラ及びＰＤＡ等に使われる不揮発性メモリである。高集積ＦＲＡＭを実現するためには、単位面積当りの強誘電体キャパシタの容量を増加させなければならない。
誘電体物質が同一な場合には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようにキャパシタ面積を増加させて、キャパシタの容量を向上させなければならない。このことを、数式１を参照して説明すれば、次の通りである。
【０００３】
【数１】
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【０００４】
ここで、εは誘電率、Ａは有効面積、ｔは誘電膜の厚さである。
誘電膜の厚さを減少させ、有効面積を増加させれば、誘電率は増加するし、半導体素子の集積率が高くなるが、平面キャパシタの構造上、キャパシタの面積を増加させつつ集積化させることには、限界がある。特に、一つのトランジスタと一つのキャパシタとから形成されるメモリ構造では、キャパシタを製造するための平面空間が減り、平面空間が減少すれば、キャパシタの平面も減少し、結局、キャパシタの容量（Ｃ：ｃａｐａｃｉｔａｎｃｅ）も小さくなる。そのため、キャパシタの容量を増加させ、かつ集積度を向上させるために、３次元構造のキャパシタに関する研究が進められている。
【０００５】
３次元構造の強誘電体キャパシタの具体的構造は、２つに大別される。すなわち、陰極でエッチングしたトランジスタの構造に下部金属電極を形成し、その上部に強誘電体薄膜を蒸着したトレンチ型と、下部金属電極の陽極が突き出たトランジスタの構造上に強誘電体薄膜を蒸着したスタック型とに分けられる。このような２つの構造の３次元構造の強誘電体キャパシタを、特許文献１を参考して説明する。
【０００６】
図１Ａ及び図１Ｂは、それぞれ特許文献１に開示したスタック型、及びトレンチ型の３次元構造の強誘電体キャパシタを示した断面図である。
図１Ａは、トレンチ型の強誘電体キャパシタを示したものである。トレンチ型の強誘電体キャパシタは、第３絶縁層（ＳｉＯ2）３を第２絶縁層２上に蒸着し、それをエッチングして、凹形の開口５を形成する。凹形の開口５にＲｕまたはＲｕ酸化膜６を蒸着した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で第３絶縁層３の上部の表面を露出させる。したがって、凹形の開口５の内部のみに、ＲｕまたはＲｕ酸化膜６が存在する。次いで、強誘電体薄膜７及び上部電極８を順次に蒸着して、３次元の強誘電体キャパシタを完成する。ここで、符号１は、第１絶縁層、符号４はＲｕプラグであり、９はポリシリコンプラグである。
【０００７】
強誘電体キャパシタは、下部電極、強誘電体、上部電極８を順次積層した構造を有していなければならず、特に、強誘電体キャパシタの疲労特性を向上させるために、下部電極には、必ず金属酸化物電極を使用しなければならない。しかし、強誘電体キャパシタに主に使われるＩｒＯ2、ＲｕＯ2などのような金属酸化物電極は、高温の真空雰囲気で還元される傾向があるので、このような金属酸化物電極上に強誘電体薄膜を蒸着すれば、強誘電特性が低下するという問題点がある。したがって、強誘電体キャパシタの下部電極は、金属酸化物電極上に金属電極が存在する構成を有していなければならず、３次元の強誘電体キャパシタも同一な下部電極の構造を有していなければならない。
【０００８】
結果的に、下部電極が厚くなり、直径の狭いトレンチ（凹形の開口）に厚い下部電極が蒸着されれば、縦横比が急激に増加する。これにより、強誘電体薄膜の形成時、安定したステップカバレッジを得難いという問題点が発生する。代表的な強誘電体物質であるＰＺＴまたはＢＳＴなどを、高い縦横比で蒸着された下部電極上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で蒸着する場合、約５００℃以上の高温でステップカバレッジを得ることは、ほとんど不可能である。
【０００９】
図１Ｂは、スタック型の３次元のキャパシタの構造を示した断面図である。スタック型の３次元のキャパシタは、Ｒｕプラグ１１が誘電層１２内に形成されて、下部電極１４と連結されており、その上部に強誘電体層１５及び上部電極１６が順次に形成されたものである。
スタック型のキャパシタの構造は、図１Ａのようなトレンチ型のキャパシタの構造に比べ、下部金属電極の厚さによる強誘電体膜はステップカバレッジの影響を受けず、キャパシタの形成が容易であるという長所がある。しかし、図１Ｂのように、下部電極を形成した後にエッチングして製造したスタック型の構造では、実際の製造工程において、色々な問題点がある。これを詳細に説明すれば、次の通りである。
【００１０】
第１に、下部電極１４に主に使われるＩｒ、Ｐｔ、Ｒｕなどのような貴金属は、化学的に安定しているため、垂直な方向のエッチングがほとんど不可能である。したがって、一般的に、約７０°の角度でエッチングする。下部電極１４の構造が傾斜になった側面を有すれば、上部面に比べて下部面が広くなるので、キャパシタが占める面積が大きくなるという問題点がある。したがって、メモリ素子の単位セルの面積も同時に大きくなるので、高集積メモリを製造し難くなる。
【００１１】
第２に、製造コストが増加するという問題点が発生する。平面構造のキャパシタと比較するとき、３次元構造のキャパシタの構造は、下部電極１４の側面に形成された面積に比例してキャパシタの面積が増加するので、スタック型のキャパシタでは、できるだけ厚い下部電極１４を形成することにより、キャパシタの容量を増加させ、かつ集積度を向上させるという目的を達成できる。しかし、下部電極１４は貴金属からなるので、厚く形成すればするほど製造コストが上昇するので、下部電極１４を厚く形成することは好ましくない。また、下部電極１４を厚く形成するほど、下部電極１４の蒸着及びエッチング時間も長くなり、製造コストが上昇するので、下部電極１４を厚く形成することは好ましくない。
【００１２】
第３に、エッチングにより形成されたスタック型の構造のキャパシタは、金属酸化膜電極による疲労特性の改善に問題が発生する可能性がある。上部電極１４及び下部電極１６に電場を加えれば、垂直な上部電極１６、下部電極１４に垂直な方向に強誘電体層１５の分極現象が発生する。この際、金属酸化物電極で、電場と垂直な方向に酸素原子が移動して、疲労特性が改善されるということは周知である。エッチングによるスタック型の構造を実現するために、金属酸化物電極上に下部金属膜をコーティングしてエッチングすれば、下部電極１４上に形成された強誘電体層１５は、電場に垂直な方向に金属酸化物電極が存在して、疲労特性が向上する。しかし、側面部の下部電極１４には、垂直な電場方向に金属酸化物電極がないので、疲労特性が悪くなるという短所がある。
【特許文献１】米国特許第６，３６８，９１０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明では、前記従来技術の問題点を解決するために、疲労特性を改善するために、下部電極をエッチングせずに形成された垂直なスタック型のメモリ素子のキャパシタ、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
請求項１に係る発明は、トランジスタ構造体を含むメモリ素子のキャパシタにおいて、前記トランジスタ構造体の不純物領域上に形成され、金属電極及び金属酸化物電極を含む下部電極と、前記下部電極の表面に形成された強誘電体層と、前記強誘電体層上に形成された上部電極と、を含むことを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に記載のメモリ素子のキャパシタであって、前記下部電極は、前記酸化防止膜に垂直方向に形成された金属電極と、前記金属電極の内部に形成された金属酸化物電極と、を含むことを特徴とする。
【００１６】
請求項３に係る発明は、請求項２に記載のメモリ素子のキャパシタであって、前記金属電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈのうち少なくとも１つを含むことを特徴とする。
【００１７】
請求項４に係る発明は、請求項２に記載のメモリ素子のキャパシタであって、前記金属酸化物電極は、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯのうち少なくとも１つを含むことを特徴とする。
【００１８】
請求項５に係る発明は、請求項１に記載のメモリ素子のキャパシタであって、前記下部電極は、シリンダー型で形成されたことを特徴とする。
【００１９】
請求項６に係る発明は、請求項１に記載のメモリ素子のキャパシタであって、前記トランジスタ構造体と下部電極との間には、前記トランジスタ構造体の不純物領域と電気的に連結された酸化防止膜を含むことを特徴とする。
【００２０】
請求項７に係る発明は、請求項６に記載のメモリ素子のキャパシタであって、前記酸化防止膜は、ＴｉＮ及び／又はＴｉＡｌＮを含んで形成されたことを特徴とする。
【００２１】
請求項８に係る発明は、トランジスタ構造体を含むメモリ素子のキャパシタにおいて、前記トランジスタ構造体の不純物領域上に形成され、金属電極及び金属酸化物電極を含む下部電極と、前記下部電極の下部を取り囲み、前記トランジスタ構造体上に形成された絶縁層と、前記絶縁層上に形成された前記下部電極を固定する接合層と、前記下部電極の露出された部分の表面に形成された強誘電体層と、前記強誘電体層上に形成された上部電極と、を含むことを特徴とする。
【００２２】
請求項９に係る発明は、請求項８に記載のメモリ素子のキャパシタであって、前記下部電極は、前記酸化防止膜に垂直方向に形成された金属電極と、前記金属電極の内部に形成された金属酸化物電極と、を含むことを特徴とする。
【００２３】
請求項１０に係る発明は、請求項９に記載のメモリ素子のキャパシタであって、前記金属電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈのうち少なくとも１つを含むことを特徴とする。
【００２４】
請求項１１に係る発明は、請求項９に記載のメモリ素子のキャパシタであって、前記金属酸化物電極は、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯのうち少なくとも１つを含むことを特徴とする。
【００２５】
請求項１２に係る発明は、請求項８に記載のメモリ素子のキャパシタであって、前記下部電極は、シリンダー型で形成されたことを特徴とする。
【００２６】
請求項１３に係る発明は、請求項８に記載のメモリ素子のキャパシタであって、前記トランジスタ構造体と下部電極との間には、前記トランジスタ構造体の不純物領域と電気的に連結された酸化防止膜を含むことを特徴とする。
【００２７】
請求項１４に係る発明は、請求項１３に記載のメモリ素子のキャパシタであって、前記酸化防止膜は、ＴｉＮ及び／又はＴｉＡｌＮを含んで形成されたことを特徴とする。
【００２８】
請求項１５に係る発明は、請求項８に記載のメモリ素子のキャパシタ前記接合層は、Ｔｉ、ＴｉＮ、ＴｉＯ2またはＴｉＡｌＮのうち少なくとも一つを含んで形成されたことを特徴とする。
【００２９】
請求項１６に係る発明は、トランジスタ構造体を含むメモリ素子のキャパシタの製造方法において、（ａ）トランジスタ構造体の不純物領域と電気的に連結された部位に酸化防止膜を形成し、この酸化防止膜上に絶縁層を形成し、前記絶縁層をエッチングして、前記酸化防止膜を露出させトレンチを形成するステップと、（ｂ）前記トレンチ内に金属物質及び金属酸化物を塗布して、下部電極を形成し、前記トレンチの外部の金属物質、金属酸化物及び絶縁層を除去するステップと、（ｃ）前記下部電極上に強誘電体層及び上部電極を順次に形成させるステップと、を含むことを特徴とする。
【００３０】
請求項１７に係る発明は、請求項１６に記載のメモリ素子のキャパシタの製造方法であって、前記（ｂ）ステップは、前記トレンチ内に金属物質を塗布して金属電極を形成するステップと、前記トレンチ内の金属電極上に金属酸化物を塗布して、前記トレンチを充填させ金属酸化物電極を形成するステップと、前記絶縁層の上部の金属物質及び金属酸化物をＣＭＰ工程により除去するステップと、前記絶縁層をエッチングにより除去するステップと、を含むことを特徴とする。
【００３１】
請求項１８に係る発明は、トランジスタ構造体を含むメモリ素子のキャパシタの製造方法において、（ａ）トランジスタ構造体の不純物領域と電気的に連結された部位に酸化防止膜、絶縁層、接合層及び第２絶縁層を順次に形成し、前記第２絶縁層、接合層及び絶縁層をエッチングして、前記酸化防止膜を露出させるトレンチを形成するステップと、（ｂ）前記トレンチ内に金属物質及び金属酸化物を塗布して、下部電極を形成し、前記トレンチの外部の金属物質、金属酸化物及び第２絶縁層を除去するステップと、（ｃ）前記接合層上に露出された下部電極上に、強誘電体層及び上部電極を順次に形成させるステップと、を含むことを特徴とする。
【００３２】
請求項１９に係る発明は、請求項１８に記載のメモリ素子のキャパシタの製造方法であって、前記（ｂ）ステップは、前記トレンチ内に金属物質を塗布して金属電極を形成するステップと、前記トレンチ内の金属電極上に金属酸化物を塗布し、前記トレンチを充填して金属酸化物電極を形成するステップと、前記第２絶縁層の上部の金属物質及び金属酸化物をＣＭＰ工程により除去するステップと、前記第２絶縁層をエッチングにより除去するステップと、を含むことを特徴とする。
【００３３】
請求項２０に係る発明は、請求項１８に記載のメモリ素子のキャパシタの製造方法であって、前記（ｃ）ステップは、前記接合層上に露出された下部電極の表面に強誘電物質を塗布して、強誘電体層を形成するステップと、前記強誘電体層の表面に上部電極物質を塗布して、上部電極を形成するステップと、前記接合層上の前記接合層と平行な方向に塗布された強誘電物質及び上部電極物質を除去するステップと、を含むことを特徴とする。
【発明の効果】
【００３４】
本発明によれば、次のような長所がある。
第１に、下部電極を、金属電極及び金属酸化物電極のハイブリッド形態の電極に形成して、メモリ素子の疲労特性を向上させたメモリ素子の３次元の強誘電体キャパシタを提供できる。
【００３５】
第２に、半導体メモリ素子の製造コストの多くの比率を占める下部電極の厚さを、比較的薄く形成できるので、製造コストの増加を防止できる。
【００３６】
第３に、スタック型の３次元の強誘電体キャパシタの製造が可能であり、高集積の半導体メモリ素子の実現できる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して、本発明によるメモリ素子のキャパシタ及びその製造方法について詳細に説明する。図２Ａ及び図２Ｂは、本発明によるメモリ素子のキャパシタ及びその製造方法に関する。
【００３８】
図２Ａは、本発明の第１実施形態によるメモリ素子のキャパシタを示した図面である。図２Ａに示すように、トランジスタ構造を有した下部構造体上に、本発明によるキャパシタが形成されたことが分かる。ここで、トランジスタ構造体は、一般的なメモリ素子の下部構造体と同一である。すなわち、半導体基板２１の所定領域に、半導体基板２１と反対極性でドーピングされた第１不純物領域２２ａ及び第２不純物領域２２ｂが形成されている。第１不純物領域２２ａと第２不純物領域２２ｂとの間の基板上には、ゲート構造体２８が形成されており、これは、ゲート絶縁層２３及びゲート電極２４を含む。ここで、符号２５は、ビットラインを示し、第２不純物領域２２ｂと連結された符号２６は、金属プラグを示す。金属プラグ２６は、金属プラグである。また、符号２７は、層間絶縁膜を示す。
【００３９】
このような構造の下部構造体上に、本発明によるメモリ素子のキャパシタが形成されている。これを説明すれば、酸化防止膜３１上に、金属電極３６及び金属酸化物電極３５を含む下部電極４０がシリンダー構造で形成されている。そして、下部電極４０の表面に、強誘電体層３７及び上部電極３８が順次に形成された構造を有する。
【００４０】
図２Ｂは、本発明の第２実施形態によるメモリ素子のキャパシタを示した図面である。図２Ｂに示すように、図２Ａと同様に、トランジスタ構造を有した下部構造体上に、本発明によるキャパシタが形成されたことが分かる。ここで、トランジスタ構造体は、一般的なメモリ素子の下部構造体と同一である。すなわち、半導体基板２１の所定領域に、半導体基板２１と反対極性でドーピングされた第１不純物領域２２ａ及び第２不純物領域２２ｂが形成されている。第１不純物領域２２ａと第２不純物領域２２ｂとの間の基板上及びその上方には、ゲート構造体２８が形成されており、これは、ゲート絶縁層２３及びゲート電極２４を含む。
【００４１】
そして、このような構造の下部構造体上に、本発明の第２実施形態によるメモリ素子のキャパシタが形成されている。これを説明すれば、酸化防止膜３１上に、金属電極３６及び金属酸化物電極３５を含む下部電極４０が、シリンダー構造で形成されている。そして、酸化防止膜３１上には、絶縁層３２及び接合層３３が形成され、層間絶縁層３２が下部電極４０を支持している。また、下部電極４０の表面に、強誘電体層３７及び上部電極３８が順次に形成された構造を有する。
【００４２】
本発明の第２実施形態によるメモリ素子のキャパシタは、第１実施形態とは異なり、絶縁層３２が下部電極４０の側部を支持していることが分かる。これは、縦横比の高い下部電極４０を安定に支持するためのものであって、下部電極４０の縦横比が低く形成された場合には、本発明の第１実施形態が工程上で有利であるが、下部電極４０の縦横比が高い場合には、構造の安定性のために、第２実施形態が望ましい。
【００４３】
以下、図面を参照して、本発明の実施形態によるメモリ素子のキャパシタの製造方法について、さらに詳細に説明する。図３Ａないし図３Ｆは、本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【００４４】
図３Ａに示すように、トランジスタ構造の第２不純物領域と電気的に連結された金属プラグ２６が形成された下部構造体上に、酸化防止膜３１を形成し、その上部に絶縁層３２を塗布する。下部構造体は、従来技術によるトランジスタ構造体を利用して形成できるので、ここで、これを簡単に説明すれば、次の通りである。ゲート絶縁層２３とゲート電極２４とを有したトランジスタ構造体を形成し、層間絶縁膜２７、例えばシリコン酸化膜（ＳｉＯ2）を塗布する。次いで、第２不純物領域２２ｂと強誘電体キャパシタとを電気的に連結するために、所定部分をエッチングしてホールを形成する。そして、タングステン（Ｗ）のような伝導性物質を塗布し、ＣＭＰなどの工程で平坦化して、下部構造体を完成する。
【００４５】
この際、強誘電体薄膜を蒸着する酸化雰囲気下で、タングステンのような金属プラグ２６の酸化を防止するために、ＴｉＡｌＮまたはＴｉＮのような酸化防止膜３１を蒸着する。蒸着厚及び蒸着は、選択的に調節可能であり、本発明の実施形態では、約５ｎｍでＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを使用して蒸着した。そして、酸化防止膜３１の上部に、例えばＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法でシリコン酸化膜（ＳｉＯ2）などで絶縁層３２を塗布する。
【００４６】
次に、図３Ｂに示すように、絶縁層３２の金属プラグ２６に対応する部位に、ドライエッチング等で数十ｎｍないし数百ｎｍ直径のトレンチまたはホール３２´を形成する。
次に、図３Ｃに示すように、ＡＬＤなどの工程で、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈなどのような金属、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈなどのうち少なくとも２以上の金属からなる合金で金属電極３６を蒸着する。そして、その上部に、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯなどの金属酸化物で金属酸化物電極３５を形成して、金属電極３６と金属酸化物電極３５を含むハイブリッド形態の下部電極４０を形成する。
【００４７】
次に、図３Ｄに示すように、絶縁層３２上に形成されたハイブリッド電極である金属電極３６、金属酸化電極３５と同一の物質からなる金属膜、金属酸化膜を、ＣＭＰなどの工程で除去して平坦化させ、絶縁層３２をＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈｉｎｇ）などの工程で、化学的エッチングにより除去する。これにより、酸化防止膜３１上には、シリンダー構造である金属電極３６、金属酸化物電極３５のみが残存した構造となる。
【００４８】
次に、図３Ｅに示すように、下部電極４０上に約５００℃で、ＭＯＣＶＤなどの工程を利用して強誘電物質からなる強誘電体層３７を形成し、その上部に、ＩｒまたはＲｕなどの金属物質をＡＬＤ法などにより塗布して、上部電極３８を形成する。
次に、図３Ｆに示すように、垂直形態（積層）の強誘電体層３７及び上部電極３８を除いた領域の強誘電物質及び金属物質を、パターニング及びエッチングにより除去すれば、本発明の第１実施形態によるメモリ素子のキャパシタを完成する。
【００４９】
次に、図４Ａないし図４Ｆを参照して、本発明の第２実施形態によるメモリ素子のキャパシタの製造方法について、さらに詳細に説明する。図４Ａないし図４Ｆは、本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
図４Ａに示すように、トランジスタ構造の第２不純物領域２２ｂと電気的に連結された金属プラグ２６が形成された下部構造体上に、酸化防止膜３１を形成し、その上部に絶縁層３２を塗布する。下部構造体は、従来技術によるトランジスタ構造体を利用して形成できるので、ここで、詳細な説明は省略する。
【００５０】
強誘電体薄膜を蒸着する酸化雰囲気下で、タングステンのような金属プラグ２６の酸化を防止するために、ＴｉＡｌＮまたはＴｉＮのような酸化防止膜３１を蒸着する。蒸着厚及び蒸着装備は、選択的に調節可能であり、本発明の実施形態では、ＭＯＣＶＤまたはＡＬＤなどを使用して蒸着した。ここで、酸化防止膜３１は、選択的に所定長さを有するように、その両側をパターニングで除去できる。そして、酸化防止膜３１の上部に、例えばＰＥＣＶＤ法で、シリコン酸化膜（ＳｉＯ2）などで絶縁層３２を塗布し、絶縁層３２上に、Ｔｉ、ＴｉＮ、ＴｉＯ2またはＴｉＡｌＮなどを塗布して、接合層３３を形成する。そして、接合層３３上にシリコン酸化膜（ＳｉＯ2）などで第２絶縁層３４を塗布する。ここで、接合層３３を形成する理由は、第１実施形態とは異なり、絶縁層３２が工程後に残存するので、絶縁層３２と強誘電体層３７とが直接接触すれば、絶縁層３２のシリコンなどの物質が拡散し易いこと、および、絶縁層３２と強誘電体層３７の界面では接合力が弱いため、絶縁層３２から強誘電体層３７が剥離する現象が発生し易いので、接合層３３を介して絶縁層３２に強誘電体層３７を固定するためである。
【００５１】
次に、図４Ｂに示すように、金属プラグ２６に対応する部位の絶縁層３２、接合層３３及び第２絶縁層３４に、ドライエッチング等で数十ｎｍないし数百ｎｍ直径のトレンチまたはホール３２´を形成する。
次に、図４Ｃに示すように、ＡＬＤなどの工程で、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈなどのような金属、Ｐｔ、Ｉｒ、Ｒｕ、ＰｄまたはＲｈのうち少なくとも２以上の金属からなる合金で金属電極３６を蒸着する。そして、その上部に、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯまたはＣａＲｕＯなどの金属酸化物で金属酸化物電極３５を形成して、金属電極３６と金属酸化物電極３５を含むハイブリッド形態の下部電極４０を形成する。これにより、トレンチまたはホール３２´部位は、金属電極３６と金属酸化物電極３５により完全に埋め込まれる。
【００５２】
次に、図４Ｄに示すように、第２絶縁層３４上に形成されたハイブリッド電極である金属電極３６、金属酸化電極３５と同一の物質からなる金属膜、金属酸化膜を、ＣＭＰなどの工程で除去して平坦化し、第２絶縁層３４をＢＯＥなどの工程で化学的エッチングにより除去する。これにより、接触層３３上には、シリンダー構造の金属電極３６と金属酸化物電極３６のみが残存した構造となる。
【００５３】
次に、図４Ｅに示すように、下部電極４０上に、約５００℃でＭＯＣＶＤなどの工程を利用して強誘電体層３７を形成させ、その上部に、ＩｒまたはＲｕなどの物質をＡＬＤ法などにより塗布して、上部電極３８を形成させる。
次に、図４Ｆに示すように、垂直形態（積層）の強誘電体層３７及び上部電極３８を除いた接触層３３上の領域の強誘電物質及び金属物質を、パターニング及びエッチングにより除去すれば、本発明の第２実施形態によるメモリ素子のキャパシタを完成する。
【００５４】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものというより、望ましい実施形態の例示として解釈しなければならない。したがって、本発明の範囲は、説明した実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
【産業上の利用可能性】
【００５５】
本発明は、メモリ素子のキャパシタ及びその製造方法、特に、下部電極をエッチングせず、垂直形態（積層）の金属電極／金属酸化物電極が形成されたメモリ素子のキャパシタ及びその製造方法の関連技術分野に利用できる。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来技術によるメモリ素子のキャパシタを示した図面である。
【図１Ｂ】従来技術によるメモリ素子のキャパシタを示した図面である。
【図２Ａ】本発明の第１実施形態によるメモリ素子のキャパシタを示した図面である。
【図２Ｂ】本発明の第２実施形態によるメモリ素子のキャパシタを示した図面である。
【図３Ａ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図３Ｂ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図３Ｃ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図３Ｄ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図３Ｅ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図３Ｆ】本発明の第１実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ａ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ｂ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ｃ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ｄ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ｅ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【図４Ｆ】本発明の第２実施形態によるメモリ素子のキャパシタの製造方法を示した図面である。
【符号の説明】
【００５７】
２１    半導体基板
２２ａ  第１不純物領域
２２ｂ  第２不純物領域
２３    ゲート絶縁層
２４    ゲート電極層
２５    ビットライン
２６    金属プラグ
２７    層間絶縁膜
２８    ゲート構造体
３１    酸化防止膜
３５    金属酸化物電極
３６    金属電極
３７    強誘電体層
３８    上部電極
４０    下部電極
【図１Ａ】
2005322925.tif 000004
【図１Ｂ】
2005322925.tif 000005
【図２Ａ】
2005322925.tif 000006
【図２Ｂ】
2005322925.tif 000007
【図３Ａ】
2005322925.tif 000008
【図３Ｂ】
2005322925.tif 000009
【図３Ｃ】
2005322925.tif 000010
【図３Ｄ】
2005322925.tif 000011
【図３Ｅ】
2005322925.tif 000012
【図３Ｆ】
2005322925.tif 000013
【図４Ａ】
2005322925.tif 000014
【図４Ｂ】
2005322925.tif 000015
【図４Ｃ】
2005322925.tif 000016
【図４Ｄ】
2005322925.tif 000017
【図４Ｅ】
2005322925.tif 000018
【図４Ｆ】
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