(57)【要約】      （修正有）【課題】逐次メモリアクセスの間プロセッサによってメモリの効率的なアクセスを提供する。【解決手段】処理システムは複数の記憶位置を有するメモリを含み、その各々は対応する異なる記憶アドレスでアドレス指定可能であり、さらにメモリに結合され、記憶位置にアクセスするためにメモリ記憶位置をアドレス指定するためのプロセッサと、メモリおよびプロセッサに結合される制御手段とを含む。この制御手段はプロセッサによって逐次アクセスに応答し、プロセッサがそれによって記憶位置の選択され間隔を開けられたものを順にアドレス指定し、かつプロセッサアドレスの間に他のメモリ位置に順にアクセスして１システムクロックサイクルごとに１ワードの情報のアクセス速度を与えるように配列される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の記憶位置を含むメモリ手段を含み、前記記憶位置の各々は対応する異なる記憶アドレスでアドレス指定可能であり、
前記メモリ手段に結合され、前記記憶位置にアクセスするために前記メモリ手段の記憶位置をアドレス指定するためのプロセッサと、
前記メモリ手段と前記プロセッサとに結合される制御手段とをさらに含み、前記制御手段は前記プロセッサによる前記メモリ手段の逐次アクセスに応答して、
前記プロセッサがそれによって前記記憶位置の選択され間隔を開けられたものを順にアドレス指定し、かつ他方の前記メモリ位置に前記プロセッサアドレス間に順にアクセスする、
処理システム。
【請求項２】
前記メモリ手段は第１および第２のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって一方の前記メモリバンクの記憶位置を逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクの記憶位置にアクセスするように配列される、請求項１に記載の処理システム。
【請求項３】
前記メモリ手段は複数のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクの１つをアドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクにアクセスするように配列される、請求項１に記載の処理システム。
【請求項４】
前記メモリ手段は４つのメモリバンクを含む、請求項３に記載の処理システム。
【請求項５】
前記メモリ手段は複数のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクを１つおきに逐次アドレス指定するように配列され、前記制御手段は他方の前記メモリバンクにアクセスするために配列される、請求項１に記載の処理システム。
【請求項６】
前記メモリ手段は第１、第２、第３および第４のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記第１および第３のメモリバンクをアドレス指定するように配列され、かつ前記制御手段は前記第２および第４のメモリバンクにアクセスするように配列される、請求項５に記載の処理システム。
【請求項７】
前記プロセッサは前記メモリ手段の前記逐次アクセスを開始するとき第１の制御信号に与えるように配列され、かつ前記制御手段は前記第１の制御信号に応答する、請求項１に記載の処理システム。
【請求項８】
前記制御手段は前記第１の制御信号に応答して第２の制御信号を与え、前記プロセッサがそれによって前記記憶位置の前記選択され間隔を開けられたものを順にアドレス指定するように配列される、請求項７に記載の処理システム。
【請求項９】
前記プロセッサは前記メモリ手段へ逐次読出アクセスまたは逐次書込アクセスのいずれかを開始するように配列される、請求項１に記載の処理システム。
【請求項１０】
前記プロセッサと前記メモリ手段との間にデータを送るために第１のバスと、前記プロセッサと前記メモリ手段との間に前記プロセッサから前記メモリ手段へ前記記憶位置アドレスを送るために第２のバスとをさらに含む、請求項１に記載の処理システム。
【請求項１１】
前記プロセッサおよび前記メモリ手段に結合されるシステムクロックをさらに含み、前記システムクロックは反復クロックサイクルタイミング信号を与えて前記プロセッサおよび前記メモリ手段のタイミングを制御し、前記プロセッサは前記システムクロックの多数のサイクルの間前記記憶位置アドレスの各々を有効に保持するように配列され、かつ前記制御手段は前記アドレスが前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間前記メモリ手段からデータのワードを書込むかまたはデータのワードを読出すことを許容するように前記他方のメモリ位置にアクセスするように配列される、請求項１に記載の処理システム。
【請求項１２】
複数のメモリバンクを含み、データおよびオペレーティング命令をアドレス指定可能な記憶位置で記憶するためのメモリ手段と、
前記メモリバンクにアクセスするために前記メモリ手段の前記メモリ位置アドレスを発生するための、かつ前記オペレーティング命令に応答して前記データでオペレーションを実行するためのプロセッサと、
前記プロセッサおよび前記メモリ手段の間に結合され前記データおよびオペレーティング命令を前記プロセッサおよび前記メモリ手段の間に送るための第１のバスと、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサから前記メモリ手段へ前記メモリ位置アドレスを送るための第２のバスと、
前記メモリバンクおよび前記プロセッサに結合される制御手段とを含み、前記制御手段は前記プロセッサの逐次メモリアクセス要求に応答して、制御信号を発生して前記プロセッサがそれによって前記メモリバンクの選択されたものを逐次アドレス指定するために、かつ前記プロセッサによって前記選択されたメモリバンクの逐次のアドレス指定の間に他方の前記メモリバンクを順番付ける、
処理システム。
【請求項１３】
前記メモリ手段は第１および第２のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクの記憶位置を逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクの記憶位置を順番付けるように配列される、請求項１２に記載の処理システム。
【請求項１４】
前記制御手段は前記プロセッサがそれによって前記メモリバンクの１つをアドレス指定するように配列され、前記制御手段は他方の前記メモリバンクを順番付けるように配列される、請求項１２に記載の処理システム。
【請求項１５】
前記メモリ手段は４つのメモリバンクを含む、請求項１４に記載の処理システム。
【請求項１６】
前記制御手段は前記プロセッサがそれによって前記メモリバンクのその他すべてのものを逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクを順番付けるために配列される、請求項１２に記載の処理システム。
【請求項１７】
前記メモリ手段は第１、第２、第３および第４のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記第１および第３のメモリバンクをアドレス指定するように配列され、かつ前記制御手段は前記第２および第４のメモリバンクを順番付けるように配列される、請求項１６に記載の処理システム。
【請求項１８】
前記プロセッサは前記メモリ手段へ逐次の読出アクセスまたは逐次の書込アクセスを開始するように配列される、請求項１２に記載の処理システム。
【請求項１９】
前記プロセッサおよび前記メモリ手段に結合されるシステムクロックをさらに含み、前記システムクロックは反復クロックサイクルタイミング信号を与え、前記プロセッサおよび前記メモリ手段のタイミングを制御し、前記プロセッサは前記システムクロックの多数のサイクルの間前記記憶位置アドレスの各々を有効に保持するように配列され、かつ前記制御手段は前記アドレスが前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間前記メモリ手段へデータのワードを書込むかまたは前記メモリ手段からデータのワードを読出すことを許容するように前記他のメモリ値を順番付けるように配列される、請求項１２に記載の処理システム。
【請求項２０】
複数のメモリバンクを含むメモリ手段を含み、前記メモリバンクの各々はデータおよびオペレーティング命令を記憶するために複数のアドレス指定可能なメモリ位置を含み、
前記オペレーティング命令に従って前記データでオペレーションを実行するための、かつ記憶位置アドレスを発生して前記データおよびオペレーティング命令を前記メモリバンクから読出すために、または前記メモリバンクへデータを書込むために前記メモリ手段にアクセスするためのプロセッサをさらに含み、前記プロセッサは前記メモリ手段への逐次アクセスを開始するとき第１の制御信号を与え、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサおよび前記メモリ手段の間に前記データおよびオペレーティング命令を送るための第１のバスと、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサから前記メモリ手段へ前記メモリ位置を送るための第２のバスと、
前記メモリバンクおよび前記プロセッサに結合される制御手段とをさらに含み、前記制御手段は前記第１の制御手段に応答し、前記プロセッサがそれによって前記メモリバンクの選択されたものの逐次メモリ位置アドレスを発生し、かつ前記プロセッサによって発生される逐次メモリ位置アドレスの間に他方の前記メモリバンクを順番付け、
反復クロックサイクルタイミング信号を与えて前記プロセッサによる前記メモリ手段アクセスのタイミングを制御するためのシステムクロックをさらに含み、
前記プロセッサは前記システムクロックの多数のサイクルの間発生された記憶位置アドレスの各々を有効に保持するように配列され、
かつ前記制御手段は前記発生された記憶位置アドレスの各々が前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間に異なる記憶位置にアクセスすることを許容するように前記他方の前記メモリバンクを順番付けるように配列される、
処理システム。
【発明の詳細な説明】
【発明の背景】
【０００１】
この発明は、一般的に処理システムに関するものであり、より特定的には逐次メモリアクセスの間メモリアクセスの改良された効率を示す処理システムに関するものである。
【０００２】
処理システムは当該技術において周知である。このようなシステムは一般的にオペレーティング命令に従ってオペランドデータで実行を行なうプロセッサと、プロセッサにオペレーティング命令およびデータを与えるためのメモリとを含む。このようなシステムのプロセッサは、一般的にオペランドデータで行なわれる実行から生じる結果のようなデータをメモリに書込むようにも配列される。
【０００３】
オペレーティング命令およびデータのメモリからの読出およびメモリへのデータの書込は、プロセッサによるメモリのアクセスとして一般的に参照される。１つのアクセスの間、プロセッサはメモリからフルワードまたは部分ワードの情報を読出すかまたは書込む。たとえばフルワードは３２ビット幅であり、部分ワードは１６ビット幅であってもよい。
【０００４】
データおよび命令を記憶するために、メモリは複数のメモリ位置を一般的に含み、各位置は独特のメモリ位置アドレスを有する。多くの場合、メモリは各バンクが複数のアドレス指定可能な記憶位置を有する複数のメモリバンクによって形成される。メモリバンクは、アドレス指定されたメモリ位置が存在するメモリバンクを指定する１または２ビットのデジグネータ以外同一のアドレスを有する他のバンクに対応するメモリ位置を１つのバンクの各メモリ位置がみとめることができるように一般的に編成される。たとえば、２メモリバンクシステムにおいて、第１のバンクのメモリ位置はアドレスＮを有し、第２のバンクの対応するメモリ位置はＮ＋４のアドレスを有してもよい。たとえばメモリアドレスは３２ビット幅であって、それらのアドレスは第３のまたはＡ（２）ビットにおいて異なってもよく、それによってＡ（２）ビットが０のとき、第１のバンクがアドレス指定され、Ａ（２）ビットが１のとき、第２のバンクがアドレス指定される。さらなる例として、４メモリバンクシステムにおいて、第１のバンクのメモリ位置はアドレスＮを有し、第２、第３および第４のバンクの対応するメモリ位置はアドレスＮ＋４、Ｎ＋８、およびＮ＋１２をそれぞれ有してもよい。この場合、３２ビットアドレスのＡ（３）およびＡ（２）ビットはどのバンクがアドレス指定されているかを決定するデジグネータとして役立つであろう。
【０００５】
メモリアクセスの実行において、プロセッサはメモリ位置アドレスを発生し、同じものを多ビットアドレスバスを介してメモリバンクに送る。読出動作のために、メモリ制御装置は準備信号を与え、送られたアドレスに対応するメモリの記憶位置を有するメモリバンクは要求されたデータまたは命令をそのメモリ位置から両方向の多ビットデータ／命令バスを介してプロセッサに与える。書込動作のために、メモリ制御装置は準備信号を与え、プロセッサはアドレス指定されたメモリ記憶位置にデータ／命令バスを介してデータを与える。
【０００６】
プロセッサおよびメモリ間のタイミングは一般に、プロセッサの外部にあるシステムクロックによって制御されるか、またはプロセッサによって発生される。システムクロックは高い位相と低い位相とを含む一連のクロックサイクルを与える。システムクロックによるタイミング制御は、システムクロックの高い位相の間プロセッサがアドレス、制御信号およびデータを与え、低い位相の間メモリから制御信号およびデータまたは命令を受けるようなものであってもよい。
【０００７】
処理システムは、プロセッサがメモリアドレスを与えるときから読出アクセスの場合メモリが要求されたデータまたは命令ワードを与えるまでか、書込アドレスの場合メモリがプロセッサからデータワードを受取るまで、多数のシステムクロックサイクルを一般的に必要とする。たとえば、このようなシーケンスは処理システムの設計に依存して２システムクロックサイクル、４システムクロックサイクル、または４より多くのシステムクロックサイクルを必要とし得る。メモリアクセスについてのこのような時間期間は１つの１ワードアクセスを許容可能であってもよいが、多数のワードの情報がたとえば逐次メモリアクセスの間のようにプロセッサとメモリバンクの間で送られるべきであるとき、この処理の速度を上げることが望ましいであろう。
【０００８】
この発明の処理システムは、プロセッサが逐次アドレスメモリアクセス要求を行なうときプロセッサとメモリとの間で多数のワードの情報を効率よく転送する。この発明は、プロセッサが逐次アドレスメモリアクセス要求を行ない、メモリバンクがインタリーブされるとき、特に有利である。インタリーブは当該技術において周知の過程であり、アドレスバンクはプロセッサによって逐次的にアドレス指定される。
【０００９】
後の文より理解できるであろうように、この発明はプロセッサがメモリバンクのあるものだけをアドレス指定することを許容することによって効率的な逐次アドレスアクセスを提供する。メモリ制御装置は、マイクロプロセッサがメモリバンクのメモリ位置のアドレスを発生し、情報のワードが１システムクロックサイクルごとに１ワードの速度でプロセッサとメモリとの間を送られ得るという目的で早くアドレス指定することを許容するのに適当な順序で他のメモリバンクを順番付ける。
【発明の開示】
【発明の概要】
【００１０】
したがって、この発明は複数の記憶位置を含むメモリ手段を含み、各記憶位置は対応する異なる記憶アドレスでアドレス指定可能であり、メモリ手段に結合され、記憶位置にアクセスするためにメモリ手段の記憶位置をアドレス指定するためのプロセッサと、メモリ手段およびプロセッサに結合される制御手段とをさらに含む処理システムを提供する。制御手段は、プロセッサによるメモリ手段の逐次アクセスに応答して、プロセッサがそれによって記憶位置の選択され間隔をあけられたものを順にアドレス指定してプロセッサアドレスの間に他のメモリ位置に順にアクセスするためにさらに配列される。
【００１１】
この発明はさらに、複数のメモリバンクを含み、アドレス指定可能な記憶位置にデータおよびオペレーティング命令を記憶するためのメモリ手段と、メモリバンクにアクセスするために、メモリ手段のメモリ位置アドレスを発生するための、かつオペレーティング命令に応答してデータでオペレーションを実行するためのプロセッサとを含む処理システムを提供する。この処理システムはさらに、プロセッサとメモリ手段との間に結合されデータおよびオペレーティング命令をプロセッサとメモリ手段との間に送るための第１のバスと、プロセッサとメモリ手段との間に結合されプロセッサからメモリ手段へメモリ位置アドレスを送るための第２のバスとを含む。この処理システムはさらに、メモリバンクとプロセッサとに結合される制御手段を含む。この制御手段はプロセッサの逐次メモリアクセス要求に応答し、制御信号を発生してプロセッサがそれによってメモリバンクの選択されたものを逐次アドレス指定し、かつプロセッサによって選択されたメモリバンクの逐次のアドレス指定の間に他のメモリバンクを順番付ける。
【００１２】
この発明はさらに、複数のメモリバンクを含むメモリ手段を含み、各メモリバンクはデータおよびオペレーティング命令を記憶するために複数のアドレス指定可能なメモリ位置を含み、オペレーティング命令に従ってデータでオペレーションを実行するための、かつ記憶位置アドレスを発生し、データおよびオペレーティング命令をメモリバンクから読出すためにまたはデータをメモリバンクへ書込むためにメモリ手段にアクセスするためのプロセッサをさらに含む処理システムを提供する。このプロセッサはさらに、メモリ手段への逐次アクセスを開始するとき、第１の制御信号を与えるように配列される。この処理システムはさらに、プロセッサとメモリ手段との間に結合され、データおよびオペレーティング命令をプロセッサとメモリ手段との間に送るための第１のバスと、プロセッサとメモリ手段との間に結合され、メモリ位置アドレスをプロセッサからメモリ手段へ送るための第２のバスとをさらに含む。この処理システムはさらに，メモリバンクとプロセッサとに結合される制御手段を含む。この制御手段は第１の制御信号に応答して、プロセッサがそれによってメモリバンクの選択されたものの逐次メモリ位置アドレスを発生し、かつプロセッサによって発生される逐次メモリ位置アドレス間に他のメモリバンクを順番付ける。この処理システムはさらに、反復クロックサイクルタイミング信号を与え、プロセッサによるメモリ手段アクセスのタイミングを制御するためのシステムクロックを含む。このプロセッサは発生された記憶位置アドレスの各々をシステムクロックの多周期の間有効に保持するように配列され、制御手段は発生された記憶位置アドレスの各々がプロセッサによって有効に保持され、かつプロセッサがシステムクロックの各サイクルの間異なる記憶位置にアクセスすることを許容するように他のメモリバンクを順番付けるように配列される。
【発明を実施するための最良の形態】
【００１３】
図１を参照すると、この発明の第１の実施例に従って構成される処理システム１０が概略的ブロック図形式で示される。処理システム１０は一般的にプロセッサ１２と、第１または偶数のメモリバンク１６および第２または奇数のメモリバンク１８を含むメモリ１４とを含む。処理システム１０はさらにメモリ制御装置２０とシステムクロック２２とを含む。
【００１４】
メモリ制御装置２０はメモリバンク１６および１８の外部であっても、またはこの発明から離脱せずにメモリバンク１６および１８を含むメモリ１４内にあってもよい。システムクロック２２は図示されるようにプロセッサ１２の外部にあっても、またはこの発明から離脱せずにシステムクロック反復制御サイクルを発生するプロセッサ１２の内部にあってもよい。
【００１５】
処理システム１０はさらに、プロセッサ１２とメモリバンク１６および１８との間に結合される第１のバス２４を含む。第２のバス２６もプロセッサ１２とメモリバンク１６および１８との間に結合される。
【００１６】
プロセッサ１２は、好ましくはオペレーティング命令に従ってオペランドデータで実行を行なう型のものであり、プロセッサはオペレーティング命令およびオペランドデータをメモリバンク１６および１８を含むメモリ１４から獲得する。また、プロセッサ１２は好ましくはオペレーティング命令に従ってオペランドデータでの実行から生じる結果をメモリバンク１６および１８を含むメモリ１４に書込む型のものである。そのために、第１のバス２４はデータおよび命令をプロセッサ１２とメモリバンク１６および１８との間に送るためのデータ／命令バスを含む。データ／命令バス２４は好ましくはデータ／命令ビット０ないし３１について個別の導体を含む３２ビットバスである。
【００１７】
データおよびオペレーティング命令をメモリ１４から得るために、メモリバンク１６および１８の各々はデータおよびオペレーティング命令を記憶するための複数のアドレス指定可能な記憶位置を含む。メモリバンク１６および１８のアクセスを可能にするために、プロセッサ１２は記憶位置のアドレスを発生するように配列され、それらのアドレスはアドレスバス２６を介してメモリバンク１６および１８に送られる。アドレスバス２６も好ましくはアドレスビット０ないし３１について個別の導体を含む３２ビットバスである。アドレスビットＡ（２）に対応する導体は後文に説明される理由でメモリ制御装置に結合される。メモリ１４からデータまたは命令を読出すためか、またはメモリ１４へデータを書込むためのメモリ１４へのアクセスの際、プロセッサ１２はアクセスされるべきメモリバンク記憶位置に対応する適当なアドレスを発生し、メモリバンク１６および１８は要求されたデータ／命令を与えるか、またはプロセッサ１２からメモリ１４に転送されるべきデータを記憶する。
【００１８】
メモリバンク１６および１８は、好ましくはメモリバンク１６の各メモリ位置がメモリバンク１８に対応するメモリ位置をみとめるように配列される。対応するメモリ位置はアドレスビットＡ（２）内に含まれるデジグネータだけ異なるアドレスを有する。その結果、アドレスＮを有するメモリバンク１６のメモリ位置はメモリバンク１８のアドレスＮ＋４を有する対応するメモリ位置をみとめるであろう。換言すれば、メモリバンク１６はＡ（２）ビットが０であるときアドレス指定され、メモリバンク１８はアドレスビットＡ（２）が１であるときアドレス指定される。
【００１９】
メモリバンク１６および１８のメモリ位置は逐次的に配列される。メモリバンク１６のメモリ位置はメモリバンク１６のメモリ位置の逐次アドレスがたとえばＮ、Ｎ＋８、Ｎ＋１６、などであろうように配列される。対応して、メモリバンク１８のメモリ位置はアドレスＮ＋４、Ｎ＋１２、Ｎ＋２０、などを有するシーケンスにあるであろう。
【００２０】
後の文より理解できるであろうように、プロセッサ１２がメモリ１４への逐次アクセスを要求するとき、メモリバンク１６および１８は以下のようにインタリーブされるであろう。すなわち、プロセッサ１２は、データまたは命令ワードを受けるか、またはたとえばまずメモリ１６へアドレスＮで、次にメモリバンク１８にアドレスＮ＋４で、メモリバンク１６にアドレスＮ＋８で、さらにメモリバンク１８へアドレスＮ＋１２でというように逐次に、メモリバンク１６および１８にデータワードを転送する。
【００２１】
制御バス２８もプロセッサ１２をメモリ制御装置２０に結合する。制御バス２８は様々な制御信号をプロセッサ１２と以下にさらに説明されるであろうメモリ制御装置２０との間に送る。これらの制御信号はプロセッサ１２からメモリ１４へのメモリアクセスの調整を支持する。
【００２２】
システムクロック２２はプロセッサ１２とメモリ制御装置２０の両方に結合される。これはタイミング制御をプロセッサ１２とメモリ制御装置２０との間に与える。システムクロック２２は高い位相および低い位相を含むクロックサイクルの反復連続を与える。処理システム１０は好ましくはシステムクロック２２の高い位相の間プロセッサ１２がメモリアドレス、制御信号およびデータを起動し、低い位相の間メモリ１４または制御装置２０が制御信号およびデータまたはオペレーティング命令を起動するように配列される。
【００２３】
先行技術に従って、プロセッサ１２によるメモリ１４への１つのアクセスは完了するのに２システムクロックサイクルを必要とするであろう。情報の転送をより効率よくするために、プロセッサ１２は逐次メモリアクセスを要求し、１システムサイクルごとに１ワードの速度でデータまたは命令ワードを得るかメモリへデータワードを書込むように配列される。この好ましい実施例の目的のために、１ワードの情報は３２ビットを含むと仮定される。しかし、たとえば１６ビットの部分ワードの情報も送られ、ワード全体または部分ワードの選択がアドレスビットＡ（０）およびＡ（１）によって行なわれる。
【００２４】
プロセッサ１２とメモリ制御装置２０との間に制御バス２８を介して送られる制御信号はこの中で* ＲＥＱ、Ｒ／* Ｗ、* ＢＵＲＳＴ、* ＲＤＹ、および* ＥＲＬＹＡとして識別される。これらの制御信号の各々は以下に規定される。
【００２５】
* ＲＥＱはメモリアクセスを要求する際プロセッサによって発生される信号である。この信号がアクティブ（ロー）であるとき、アクセスに関するアドレスがアドレスバス２６に現われる。
【００２６】
Ｒ／* Ｗはプロセッサアクセスが読出または書込アドレスのいずれかを示す。もしアクセスが読出アクセスであればこの信号はハイであり、もしアクセスが書込アクセスであればこの信号はローであろう。
【００２７】
* ＢＵＲＳＴはバーストモードアクセスを示すマイクロプロセッサによって発生される制御信号である。この信号はアクティブローであるとき、逐次的なインタリーブされたメモリアクセスがページモードが仮定されているうちはプロセッサ１２によって要求されていることをメモリ１４に示す。
【００２８】
* ＲＤＹは読出アクセスについて、有効なデータまたは命令ワードがデータ／命令バス２４上にあることを示す。書込アクセスについて、この信号はアクセスが完了し、かつデータがデータ／命令バス２４上にプロセッサ１２によってもはや駆動される必要がないことを示す。
【００２９】
最後に、* ＥＲＬＹＡはプロセッサ１２によって発生される* ＢＵＲＳＴ信号に応答してメモリ制御装置２０によって発生される。後文より理解されるであろうように、この信号によって、プロセッサ１２はその逐次アクセスの間メモリバンク１６だけに逐次アドレスを与え、それによって後文より理解されるであろうように、バーストモードアドレスの早い伝送が行なわれる。
【００３０】
図２を参照すると、この第１の好ましい実施例に従ったこの発明の実行において処理システム１０が実現されるであろう態様を表わす波形が示される。この図より理解されるように、システムクロック（ＭＥＭＣＬＫ）、アドレスビット、アクセス要求信号、読出または書込制御信号、バースト制御信号、準備信号、早いアドレス指定信号、およびデータ／命令バスビットを表わす波形が、プロセッサ１２によって逐次メモリアクセスの要求が始まって６システムクロックサイクルの間表わされる。
【００３１】
プロセッサ１２はシステムクロックサイクル１の高い位相の間逐次メモリアクセスを開始する。このとき、プロセッサ１２はアドレスＮをバス上に置き、メモリアクセス要求信号をアクティブローに駆動し、読出／書込制御信号をハイに駆動して読出アクセスを示し、* ＢＵＲＳＴ制御信号をローに駆動してメモリ制御装置２０に逐次アクセスが要求されていることを示す。図２においてみとめられるであろうように、プロセッサ１２は完全な２システムクロックサイクルの間アドレスバス上にアドレスＮを有効に保持する。
【００３２】
システムクロックサイクル２の低い位相の間、メモリ制御装置２０は* ＲＤＹ制御信号をローに駆動してメモリバンク１６からのデータまたは命令が現在データ／命令バス２４上にあることを示し、かつシステムクロックサイクル１の高い位相の間プロセッサが* ＢＵＲＳＴをローに駆動することに応答して* ＥＲＬＹＡ制御信号をアクティブローに駆動する。このとき、メモリバンク１６のアドレスＮに記憶される要求されたデータまたは命令ワードはデータ／命令バス上に存在し、プロセッサ１２によって読出される。
【００３３】
システムクロックサイクル３の高い位相の間、プロセッサ１２はアドレスＮ＋８であるメモリバンク１６の次の逐次アドレスを発生する。メモリ制御装置２０はマイクロプロセッサ１２から０のＡ（２）アドレスビットを受けたため、メモリバンク１８を順番付け、メモリバンク１８を活性化し、それによってメモリバンクはシステムクロックサイクル３の低い位相の間データ／命令バス２４上にアドレスＮ＋４で記憶されるデータまたは命令ワードを与え、それと同時にメモリ制御装置２０は* ＲＤＹ制御信号をアクティブローに駆動し、メモリバンク１８のメモリ位置Ｎ＋４で記憶されるデータまたは命令ワードが現在データ／命令バス２４上にあることをプロセッサ１２に示す。
【００３４】
アドレスバス２６上のアドレスＮ＋８に応答して、メモリバンク１６はシステムクロックサイクル４の低い位相の間データ／命令バス２４上にアドレスＮ＋８で記憶されるデータまたは命令ワードを与える。同時に、メモリ制御装置２０は* ＲＤＹ制御信号をアクティブローに駆動し、メモリバンク１６のアドレスＮ＋８で記憶されるデータまたは命令ワードが現在データ／命令バス２４上にあることをプロセッサ１２に伝える。
【００３５】
前述のシーケンスはプロセッサ１２の逐次メモリアクセスが完了するまで継続する。前述から理解されるように、たとえメモリ制御装置２０がメモリバンク１６に関してプロセッサ１２によって発生されるアドレスの合間にメモリバンク１８を活性化するために、プロセッサ１２による簡単なまたは１つのアクセスが通常完了するのに２システムクロックサイクルを要しても、プロセッサ１２は各システムクロックサイクルの間メモリ１４からデータまたは命令ワードを得ることができる。さらに、逐次アクセスにおけるこの改良された効率性は、マイクロプロセッサ１２がメモリバンク１６にアドレスを早く与えることができるという事実から生じる。もし逐次アクセスが一連の簡単なアクセスとして処理されるべきであったならば、マイクロプロセッサはシステムクロックサイクル３の高い位相
の間アドレスＮ＋４を与え、システムクロックサイクル５の高い位相までそのアドレスを有効に保持したであろう。しかし、この発明のおかげで、プロセッサ１２はさもなければアドレスＮ＋４を与えたであろうとき、アドレスＮ＋８を早く与えることができる。
【００３６】
その結果、メモリ制御装置２０によって与えられる* ＥＲＬＹＡ制御信号によってプロセッサ１２はメモリバンク１６だけをアドレス指定する。さらに、メモリ制御装置２０は他方のメモリバンク、メモリバンク１８をプロセッサ１２によるメモリバンクのアクセスの間に順番付ける。
【００３７】
図２は読出アクセスに関するメモリ１４のプロセッサ１２による逐次アクセスを示し、Ｒ／* Ｗ制御信号がシステムクロック１の高い位相の間プロセッサ１２によってアクティブローに駆動されており、かつシステムクロックサイクル２の高い位相の間アドレスＮを有する記憶位置の記憶のためのデータをデータ／命令バス２４上に駆動している以外は、書込アクセスに関するのと同一の波形が生じる。そこから、イベントのシーケンスはプロセッサ１２が１クロックサイクルごとに１データワードの速度でメモリ１４にデータワードを書込み、それとともに、データワードが交互のシステムクロックサイクルの間メモリバンク１６およびメモリバンク１８に交互に記憶されることを許容するように示されているであろう。
【００３８】
図３を参照すると、この発明の第２の好ましい実施例に従って構成される別の処理システム３０が示される。処理システム３０は一般的に、プロセッサ１２と、システムクロック２２と、メモリ制御装置２０と、第１のメモリバンク３４、第２のメモリバンク３６、第３のメモリバンク３８、および第４のメモリバンク４０を含むメモリ３２とを含む。図１の実施例に類似の態様において、このプロセッサは、メモリバンク３４、３６、３８および４０に、プロセッサ１２およびメモリ３２の間にデータまたは命令ワードを送るためにデータ／命令バス２４によって結合され、かつプロセッサ１２がメモリバンク３４、３６、３８および４０のアドレス指定可能な記憶位置をアドレス指定することを許容するためにアドレスバス２６によって結合される。このプロセッサは図１の実施例に関して前に説明されたのと同一の制御信号を送るために制御バス２８によってメモリ制御装置２０にも結合される。また、メモリ制御装置２０はアドレスバスビットＡ（３）およびＡ（２）を受けるためにアドレスバス２４にも結合される。
【００３９】
図１の処理システムの実施例のように、システムクロック２２は示されるようにプロセッサ１２の外部であってもよく、またはプロセッサ１２の内部であってもよい。また、図１の処理システムの実施例のように、データ／命令バス２４は好ましくはビット０ないし３１を有するデータまたは命令ワードを送る３２ビットバスであり、アドレスバス２６も好ましくはアドレスビット０ないし３１を送る３２ビットバスである。
【００４０】
メモリバンク３４、３６、３８および４０も好ましくは複数のアドレス指定可能な記憶位置を含み、一方のバンクの記憶位置は、他方のバンクに対応する記憶位置をみとめ、対応するメモリ位置のアドレスはアドレスビットＡ（３）およびＡ（２）の状態によって異なるこれらのアドレスビットが両方とも０であるときメモリバンク３４がアドレス指定され、Ａ（３）が０でありＡ（２）が１であるときメモリバンク３６がアドレス指定され、Ａ（３）が１でありＡ（２）が０であるときメモリバンク３８がアドレス指定され、これらのビットの両方とも１であるときメモリバンク４０がアドレス指定される。前述のように、メモリ制御装置２０はこれらのアドレスビットの状態を受けるためにアドレスバス２６に結合される。メモリ制御装置２０は後文に説明される態様でメモリバンクを順番付けるために、メモリバンク３４、３６、３８および４０の各々にも結合される。
【００４１】
処理システム３０は、好ましくはメモリ３２へのプロセッサ１２による１つのメモリアクセスがシステムクロック２２の４クロックサイクル内に完了されることを許容するように配列されるため、４つのメモリバンクを含む。後文より理解されるであろうように、プロセッサ１２がメモリ３２の逐次メモリアクセスを開始するとき、メモリ制御装置２０はメモリバンク３６、３８および４０を順番付け、プロセッサ１２に１システムクロックサイクルごとに１ワードの速度でデータまたは命令ワードを与えるか、またはプロセッサ１２が１システムクロックサイクルごとに１データワードの速度でメモリ３２にデータワードを書込むことを許容する。
【００４２】
図４を参照すると、逐次読出アクセスはシステムクロックサイクル１の高い位相の間プロセッサ１２によって開始される。このとき、プロセッサ１２はアドレスＮをアドレスメモリバンク３４に与え、* ＲＥＱ制御信号をアクティブローに駆動してメモリアクセスを要求し、Ｒ／* Ｗ制御信号をハイに駆動してアクセスが読出アクセスであることを示し、* ＢＵＲＳＴ制御信号をアクティブローに駆動してアクセスが逐次アクセスであることをメモリ制御装置２０に伝える。システムクロックサイクル２の低い位相の間、プロセッサ１２はアドレスＮを有効に保持しており、メモリ制御装置２０は* ＥＲＬＹＡ制御信号をアクティブローに発生し、後文より理解されるであろうように、それによってプロセッサ１２はメモリバンク３４のメモリ記憶位置だけを逐次にアドレス指定する。
【００４３】
システムクロックサイクル３の高い位相の間、プロセッサ１２はアドレスＮ＋８を発生する。Ｎ＋８の発生はプロセッサハードウェアを簡潔にする規定によって行なわれる。しかし、この発明から離脱せずに、マイクロプロセッサ１２はサイクル１の高い位相からサイクル５の高い位相まで同様にアドレスＮをアクティブに保持し得た。
【００４４】
アドレスＮで記憶されるデータがサイクル４の低い位相の間データ／命令バス２４に与えられ、それと同時にメモリ制御装置が* ＲＤＹ制御信号をアクティブローに駆動してアドレスＮから要求されたデータが現在データ／命令バス２４上にあることをプロセッサ１２に示すことが注目されるであろう。たとえプロセッサ１２がサイクル５の高い位相の間アドレスＮ＋１６を発生しても、メモリ制御装置２０はメモリバンク３６、３８および４０を連続するシステムクロックサイクルの間順番付け、* ＲＤＹ制御信号がアクティブローに駆動されるとともにサイクル６の低い位相の間データ／命令バス２４へメモリバンク３６のアドレスＮ＋４で記憶されるデータを与える。前述のシーケンスは逐次アクセスがプロセッサ１２によって完了されるまで継続する。
【００４５】
図３の４つのバンクのインタリーブされた実施例とともに、前述のことから理解されるように、プロセッサ１２はメモリバンク３４のアドレス指定だけを行なう。メモリ制御装置２０はＡ（３）およびＡ（２）ビットが両方とも０であることを感知するとき、連続するシステムクロックサイクルの間メモリバンク３６、３８および４０を順番付け、プロセッサ１２が１システムクロックサイクルごとに１ワードの速度でメモリ３２からデータまたは命令ワードを受けることを可能にする。
【００４６】
図１および２の実施例と同様、図４の波形は、Ｒ／* Ｗ制御信号がサイクル１の高い位相の間プロセッサによってアクティブローに駆動されており、かつプロセッサがサイクル４の高い位相の間データ／命令バス２４上にアドレスＮでの記憶のためのデータを与えていること以外は、プロセッサの書込アクセスについて実質的に同一であろう。その他の点では、イベントのシーケンスは同一であろう。
【００４７】
代替的実施例として、もし処理システム３０が２システムクロックサイクルで１つのアクセスを完了するように配列されたならば、メモリ制御装置２０によってプロセッサ１２はメモリバンク３４および３８をアドレス指定し、メモリ制御装置２０はメモリバンク３６および４０を適当なシーケンスに順番付け、この発明から離脱せずにプロセッサ１２によって逐次アクセスを与え得たであろう。
【００４８】
前述のことから理解されるように、この発明は、逐次メモリアクセスの間メモリにアクセスするための改良された効率性を有する処理システムを提供する。たとえこの発明によって１つのアクセスが多数のクロックサイクルを要しても、逐次メモリアクセスは１システムクロックサイクルごとに１ワードの速度でプロセッサによって達成されるであろう。
【００４９】
この発明の特定の実施例が示されかつ説明されてきたが、変更が行なわれてもよく、したがってこの発明の真の精神および範囲内にあるこのようなすべての変化および変更が添付の特許請求の範囲内であることが意図される。
この発明の新規と思われる特徴は添付の特許請求の範囲における特徴によって明らかにされる。この発明はそのさらなる目的および利点とともに、同一の参照数字が同一のエレメントを識別するいくつかの図面において添付の図面に関連して行なわれる説明を参照することによって最もよく理解されるであろう。
【図面の簡単な説明】
【００５０】
【図１】１対のメモリバンクを有するメモリを含むこの発明を実施する処理システムの概略ブロック図である。
【図２】図１の処理システムがこの発明に従って実現されるであろう態様の理解において参照されるであろう一連の波形図である。
【図３】この発明の第２の実施例に従った４つのメモリバンクを有するメモリを含む処理システムの概略ブロック図である。
【図４】図３の処理システムがこの発明に従って実現されるであろう態様の理解において参照されるであろう一連の波形図である。
【符号の説明】
【００５１】
１２：プロセッサ
１６：偶数メモリバンク
１８：奇数メモリバンク
２０：メモリ制御装置
２２：システムクロック
【図１】
2005322265.tif 000003
【図２】
2005322265.tif 000004
【図３】
2005322265.tif 000005
【図４】
2005322265.tif 000006
【手続補正書】
【提出日】平成17年7月7日(2005.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレスバスと、データバスと、制御バスと、それらに結合されたメモリとを有し、
前記メモリが、複数のメモリバンクと、前記複数のメモリバンクに結合されたメモリ制御装置とを含み、リード／ライト入力信号に応答して、読み出しアクセスまたは書き込みアクセスを開始するものであり、
さらに前記メモリ制御装置は、前記複数のメモリバンクに対する第１シーケンシャルアクセスのための第１アドレスを受信するとともに、前記第１シーケンシャルアクセスが完了する前に前記複数のメモリバンクに対する第２シーケンシャルアクセスのための第２アドレスを受信するように構成されており、前記第１および第２シーケンシャルアクセスはいずれも読出しアクセスであるか、またはいずれも書き込みアクセスである処理システムにおいて使用されるプロセッサであって、
前記アドレスバスにおいて前記複数のメモリバンクに第１アドレスを供給することによって、前記第１シーケンシャルアクセスを開始する第１手段と、
前記第１シーケンシャルアクセスが完了する前に、前記アドレスバスにおいて第２アドレスを供給することによって前記第２シーケンシャルアクセスを開始する第２手段とを備える、プロセッサ。
【請求項２】
前記読出しアクセスの際に、前記アドレスバスに前記第２シーケンシャルアクセスのために前記第２アドレスを供給した後に、前記第１アドレスで示される前記複数のメモリバンクの連続的な記憶位置からデータを受信する手段をさらに含む、請求項１記載のプロセッサ。
【請求項３】
前記書き込みアクセスの際に、前記アドレスバスに前記第２シーケンシャルアクセスのために前記第２アドレスを供給した後に、前記第１アドレスで示される前記複数のメモリバンクの連続的な記憶位置に対するデータを供給する手段をさらに含む、請求項１記載のプロセッサ。
【請求項４】
前記制御バスからの早いアドレス指定信号（*ERLYA）を受信し、それに応答して、前記第１シーケンシャルアクセスが完了する前に、前記第２アドレスを供給する手段をさらに含む、請求項１記載のプロセッサ。
【請求項５】
前記制御バスにおいて、前記第１および第２シーケンシャルアクセスがバーストモードアクセスであるかどうかを示す、バーストモード信号(*BURST)を供給する手段をさらに含む、請求項１記載のプロセッサ。
【請求項６】
前記第１シーケンシャルアクセスを開始する第１手段が、前記第１シーケンシャルアクセスのためのすべてのアドレスよりも少ないアドレスを供給する、請求項１記載のプロセッサ。
【請求項７】
前記プロセッサは、前記複数のメモリバンク（３４，３６，３８，４０）のうちの第１セットのメモリバンク（３４，３８）をシーケンシャルアドレシングするとともに、前記メモリ制御装置が前記複数のメモリバンクのうちの第２セットのメモリバンク（３６，４０）にアクセスするように構成され、前記第１セットのメモリバンク（３４，３８）と前記第２セットのメモリバンク（３６，４０）とは交互に配置されている、請求項６記載のプロセッサ。
【請求項８】
前記第１シーケンシャルアクセスを開始する第１手段が、前記アドレスバスにおいて、前記第１シーケンシャルアクセスのための前記第１アドレスのみを供給する、請求項１記載のプロセッサ。
【請求項９】
前記第１シーケンシャルアクセスは４回のデータ転送を含む、請求項１記載のプロセッサ。
【請求項１０】
システムクロックに結合されるべく構成されたクロック入力をさらに備え、前記システムクロックに同期して、前記第１および第２シーケンシャルアクセスを実行する、請求項１記載のプロセッサ。
【請求項１１】
複数のメモリバンクを持つメモリを含む処理システムにおいて使用する方法であって、
第１アドレスとリード／ライト制御信号とを供給することで、双方向データバスにおいて、前記複数のメモリバンクからのデータの転送を行う第１バーストアクセスを開始する段階と、
前記リード／ライト制御信号で示された方向において、複数のデータ要素を受信する段階と、
前記第１バーストアクセスが完了する前に、第２アドレスと前記リード／ライト制御信号とを供給することで、前記双方向データバスにおいて、前記複数のメモリバンクからのデータの転送を行う第２バーストアクセスを開始する段階とを含む方法。
【請求項１２】
前記第１バーストアクセスを開始する段階は、アドレスバスにおいて、前記第１アドレスを提供する段階を含む、請求項１１記載の方法。
【請求項１３】
前記第１バーストアクセスを開始する段階は、読出し状態にある前記リード／ライト制御信号を供給する段階を含み、前記第２バーストアクセスを開始する段階は、前記読出し状態にある前記リード／ライト制御信号を供給する段階を含む、請求項１１記載の方法。
【請求項１４】
前記第１バーストアクセスを開始する段階は、書き込み状態にある前記リード／ライト制御信号を供給する段階を含み、前記第２バーストアクセスを開始する段階は、前記書き込み状態にある前記リード／ライト制御信号を供給する段階を含む、請求項１１記載の方法。
【請求項１５】
前記第１バーストアクセスの開始に応答して、クロック信号に同期して、複数のデータ要素を転送する段階をさらに含む、請求項１１記載の方法。