(57)【要約】【課題】  標準的なＣＭＯＳプロセス以外の余分なプロセスを必要とせずに、第１ゲートから見たみかけの閾値電圧を広範囲に電子的に設定でき、等価的に連続動作をする複合ＭＯＳトランジスタ回路を提供する。【解決手段】  第１ＭＯＳトランジスタ回路１Ａおよび第２ＭＯＳトランジスタ回路１Ｂを並列に接続し、参照直流電圧源Ｖref 、参照直流電流源Ｉref および電圧標本保持用キャパシタＣを備える。ＭＯＳトランジスタ回路１Ａ，１Ｂでは、リフレッシュモードにおいて、２つのキャパシタＣにＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの第２ゲート・ソース間電圧が保持される。オペレーションモードにおいても、キャパシタＣの電位をリフレッシュモード時とほぼ同じ値に保持でき、第１ゲートＧ１から見たみかけの閾値電圧Ｖtha1は２つのモードで同じとなる。ＭＯＳトランジスタ回路１Ａ，１Ｂは、互いに異なるモードで動作する。【選択図】        図１
2005260789.tif 000002
【特許請求の範囲】
【請求項１】
互いに同一構成を有する一対のＭＯＳトランジスタ回路を並列にかつ整合するように接続してなり、一方の回路がリフレッシュモードのとき他方の回路はオペレーションモードとなる複合ＭＯＳトランジスタ回路であって、
前記ＭＯＳトランジスタ回路は、
第１ゲートおよび第２ゲートを有すると共に、ソースおよびドレインの各端子を有し、前記ソースが基準電源に接続されてなる多入力浮遊ゲートＭＯＳＦＥＴと、
参照直流電圧を供給する参照直流電圧源と、
参照直流電流を供給する参照直流電流源と、
リフレッシュモードにおいて、前記多入力浮遊ゲートＭＯＳＦＥＴの第１ゲートに参照直流電圧源から参照直流電圧を印加し、前記ドレインを第２ゲートに接続させると共に前記第２ゲートには前記参照直流電流源から参照直流電流を供給させ、オペレーションモードにおいては、第１ゲートを前記参照直流電圧源から切り離し、前記ドレインを第２ゲートから切り離すと共に前記第２ゲートを前記参照直流電流源から切り離すモード切換手段と、
リフレッシュモード時において生じた前記多入力浮遊ゲートＭＯＳＦＥＴの第２ゲート・ソース間電圧を保持する電圧標本保持用キャパシタ
とを備えたことを特徴とする複合ＭＯＳトランジスタ回路。
【請求項２】
前記モード切換手段は、互いに重なり合わない２相クロックにより駆動される一対のＣＭＯＳアナログスイッチにより構成されている
ことを特徴とする請求項１記載の複合ＭＯＳトランジスタ回路。
【請求項３】
前記参照直流電圧源および参照直流電流源は前記一対のＭＯＳトランジスタ回路において共通である
ことを特徴とする請求項１記載の複合ＭＯＳトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートを有する多入力ＭＯＳ（Metal Oxide Semiconductor)トランジスタを用いた複合ＭＯＳトランジスタ回路に関する。
【背景技術】
【０００２】
ＭＯＳ集積回路においては、ダウンスケーリングによるデバイスの微細化が進むに伴い、酸化膜耐圧の問題を回避するため、回路の電源電圧の低電圧化が強く求められている。このＭＯＳ集積回路で低電圧化を実現するためには、ＭＯＳトランジスタの閾値電圧を下げる必要がある。従来、ＭＯＳトランジスタの閾値電圧の制御は、ゲート酸化膜の膜厚制御や基板不純物濃度制御のようなプロセス制御、あるいは基板バイアス効果を利用した制御法が知られている。しかしながら、前者のプロセス制御では、閾値電圧を下げるとサブスレショルド電流が増加するという問題がある。一方、後者の方法であるバックゲート制御では、制御が非線形となり、また、ウエル上に素子を形成する必要があるため素子面積が増える等の不都合があった。
【０００３】
これに対して、ゲートが電気的に浮いた浮遊ゲートＭＯＳＦＥＴ（以下，ＦＧ−ＭＯＳＦＥＴという）は、閾値電圧の制御を線形に行なえる、ウェル上には載っていない素子の閾値電圧制御も可能という特徴を有している。このＦＧ−ＭＯＳＦＥＴは、多入力ゲートＭＯＳＦＥＴであり、浮遊ゲート上の電荷を約１０年間保持できる優れたデータ保持特性をもっている（非特許文献１，２参照）。この優れた電荷保持特性を利用してＦＧ−ＭＯＳＦＥＴは、今日、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）やフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)のような不揮発性メモリ素子として使われている（非特許文献３参照）。
【非特許文献１】J. Caywood and Derbenwich, Nonvolatile memory, chap.8 in ULSI Deveices, C.Y. Chang and S.M.Sze eds., John Wiley & Sons, Inc.,NY,2000
【非特許文献２】S. Yan and E.S'anchez-Sinencio, “Low voltage analog circuit design techniques : a tutorial,”IEICE Trans, Fundamentals, vol.E83-A, no.2,pp.179-196, Feb.2000
【非特許文献３】Y. Berg, D.T.Wisland,and T.S.Lande, “Ultra low-voltage/low-power digital floating-gate circuits, ”IEEE Trans, Circuit Syst. II, vol.46, no.7,pp.930-936, July.1999
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来、このＦＧ−ＭＯＳＦＥＴには、浮遊ゲート上に製造プロセスに依存した予測不可能な量の電荷が存在し、この電荷がみかけの閾値電圧に予測不可能な偏差を生じさせるという問題があった。この電荷を消去あるいは制御するには、紫外線照射による初期電荷消去法、あるいはホットキャリア注入やトンネル電流による浮遊ゲート電荷量を制御する初期電荷制御方法があるが、これらのプロセスは標準的なＣＭＯＳプロセスにはない余分なプロセスであり、このようなプロセスによらずにみかけの閾値電圧を設定する方法が望まれていた。
【０００５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、標準的なＣＭＯＳ（Complementary Metal Oxide Semiconductor)プロセスのみで、ＦＧ−ＭＯＳＦＥＴの任意の一つのゲートから見たみかけの閾値電圧を、浮遊ゲート上に存在する予測不可能な初期電荷量に依存せず、電子的にかつ広範囲に設定でき、それを利用して等価的に連続時間動作することが可能な複合ＭＯＳトランジスタ回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の複合ＭＯＳトランジスタ回路は、互いに同一構成を有する一対のＭＯＳトランジスタ回路を並列にかつ整合するように接続してなり、一方の回路がリフレッシュモードのとき他方の回路はオペレーションモードとなる複合ＭＯＳトランジスタ回路であり、各ＭＯＳトランジスタ回路は、以下のような構成を有している。
（１）第１ゲートおよび第２ゲートを有すると共に、ソースおよびドレインの各端子を有し、ソースが基準電源に接続されてなる多入力浮遊ゲートＭＯＳＦＥＴ
（２）参照直流電圧を供給する参照直流電圧源、および参照直流電流を供給する参照直流電流源
（３）リフレッシュモードにおいて、多入力浮遊ゲートＭＯＳＦＥＴの第１ゲートに参照直流電圧源から参照直流電圧を印加し、ドレインを第２ゲートに接続させると共に第２ゲートには参照直流電流源から参照直流電流を供給させ、オペレーションモードにおいては、第１ゲートを参照直流電圧源から切り離し、ドレインを第２ゲートから切り離すと共に第２ゲートを参照直流電流源から切り離すモード切換手段
（４）リフレッシュモード時において生じた多入力浮遊ゲートＭＯＳＦＥＴの第２ゲート・ソース間電圧を保持する電圧標本保持用キャパシタ
【０００７】
モード切換手段は、具体的には、互いに重なり合わない２相クロックにより駆動される一対のＣＭＯＳアナログスイッチにより構成される。また、参照直流電圧源および参照直流電流源は一対のＭＯＳトランジスタ回路において共通に用いることが望ましい。
【０００８】
上記構成の本発明の複合ＭＯＳトランジスタ回路では、一方のＭＯＳトランジスタ回路がリフレッシュモードのとき他方のＭＯＳトランジスタ回路はオペレーションモードというように、互いに異なるモードで動作する。そして、各ＭＯＳトランジスタ回路では、リフレッシュモードにおいて、多入力浮遊ゲートＭＯＳＦＥＴの第１ゲートに参照直流電圧源から参照直流電圧が印加される。また、ドレインが第２ゲートに接続されると共に第２ゲートには参照直流電流源から参照直流電流が供給される。このリフレッシュモード時において生じた多入力浮遊ゲートＭＯＳＦＥＴの第２ゲート・ソース間電圧が電圧標本保持用キャパシタに保持される。この第２ゲート・ソース間電圧は、多入力浮遊ゲートＭＯＳＦＥＴのドレイン電流が参照直流電流となるように設定される。このとき第１ゲートから見たみかけの閾値電圧は、浮遊ゲート上の初期電荷量に依存することなく、参照直流電圧および参照直流電流により決定される。
【０００９】
一方、オペレーションモードにおいては、第１ゲートが参照直流電圧源から切り離され、また、ドレインが第２ゲートから切り離されると共に第２ゲートが参照直流電流源から切り離される。これにより、ＭＯＳトランジスタ回路は、第１ゲートをゲート端子、切り離されたドレインをドレイン端子とするソース接地型の等価ＭＯＳトランジスタ回路として機能する。このとき多入力浮遊ゲートＭＯＳＦＥＴの第２ゲートには、リフレッシュモード時に電圧標本保持用キャパシタに保持された電圧が印加される。このように、第２ゲートに対して電圧標本保持用キャパシタに保持された第２ゲート・ソース間電圧と同電位の電圧が印加されることによって、オペレーションモードにおいても第１ゲートから見たみかけの閾値電圧はリフレッシュモードのそれと同じになる。
【発明の効果】
【００１０】
本発明に係る複合ＭＯＳトランジスタ回路は、互いに同一の構成を有する一対の多入力浮遊ゲートＭＯＳトランジスタ回路の並列整合対を有すると共に、参照直流電圧源、参照直流電流源および電圧標本保持用キャパシタを備え、各ＭＯＳトランジスタ回路では、リフレッシュモードにおいて、電圧標本保持用キャパシタに多入力浮遊ゲートＭＯＳＦＥＴの第２ゲート・ソース間電圧を標本保持させ、オペレーションモードにおいては、この保持された電圧が第２のゲートに印加されるように構成したので、標準的なＣＭＯＳプロセスのみの回路的な手法により、多入力浮遊ゲートＭＯＳトランジスタの第１ゲートから見たみかけの閾値電圧を、２つのモードにおいて浮遊ゲート上に存在する予測不可能な初期電荷量に依存することなく、電子的に、正から負まで広範囲に設定することができる。
【００１１】
これにより本発明の複合ＭＯＳトランジスタ回路は、２つのＭＯＳトランジスタ回路の各浮遊ゲート上の初期電荷の値が異なっていても、それらの値に無関係に、両回路においてみかけの閾値電圧を所望の同じ値に設定することができ、等価的にほぼ連続的に動作する１個のＭＯＳトランジスタ回路として使用することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は本発明の一実施の形態に係るｎチャネル型の複合ＭＯＳトランジスタ回路の構成を表すものである。この複合ＭＯＳトランジスタ回路は、第１ＭＯＳトランジスタ回路１Ａおよび第２ＭＯＳトランジスタ回路１Ｂを並列に整合するよう接合した接続したものである。第１ＭＯＳトランジスタ回路１Ａは、多入力浮遊ゲートＭＯＳトランジスタ（以下，ＦＧ−ＭＯＳＦＥＴという）１１ＡおよびキャパシタＣ、第２ＭＯＳトランジスタ回路１Ｂは、ＦＧ−ＭＯＳＦＥＴ１１ＢおよびキャパシタＣをそれぞれ含むものである。両者は実質的に同じ構成を有しているが、一方がリフレッシュモードであれば他方がオペレーションモード、一方がオペレーションモードであれば他方がリフレッシュモードというように、交互に異なるモードで動作するようになっている。
【００１４】
各キャパシタＣは、リフレッシュモード時において生じたＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの各第２ゲート・ソース間電圧を保持するための電圧標本保持用キャパシタであり、このキャパシタＣに保持された電位がオペレーションモードにおいてもＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの各第２ゲートＧ2 に印加されるようになっている。
【００１５】
複合ＭＯＳトランジスタ回路は、更に、ＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの第１ゲートから見たみかけの閾値電圧を電子的に設定するための参照電圧源Ｖref と参照電流源Ｉref 、およびリフレッシュモード／オペレーションモード切替用のＣＭＯＳアナログスイッチΦ1 , Φ2 を備えている。ＣＭＯＳアナログスイッチΦ1 , Φ2 は、図２に示した２相のクロックΦi(i ＝１，２）により駆動される。これら２つのクロックΦ1 , Φ2 はＯＮ（オン）区間が互いに重ならないよう位相がずれている。
【００１６】
第１ＭＯＳトランジスタ回路１Ａおよび第２ＭＯＳトランジスタ回路１Ｂでは、詳細は後述するが、ＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの浮遊ゲート上に存在する予測不可能な初期電荷量Ｑtaに殆ど依存せずに、ともに第１ゲートＧ1 からみたみかけの閾値電圧Ｖtha1を電子的にかつ広範囲に設定することができるようになっている。
【００１７】
以下、図６〜図９を参照して、第１ＭＯＳトランジスタ回路１ＡにおいてＦＧ−ＭＯＳＦＥＴ１１Ａのみかけの閾値電圧Ｖtha1を電子的に設定することができる理由について説明する。第２ＭＯＳトランジスタ回路１Ｂも上述のように動作モードが逆になる点において異なるだけで、その他の構成および作用効果は実質的に同じであるので、その説明は省略する。なお、ここでは、ｎチャネル型ＭＯＳトランジスタを用いた場合を例に回路原理を説明するが、ｐチャネル型ＭＯＳトランジスタの場合も同様の原理で、みかけの閾値電圧Ｖtha1を所望の値に設定することができるものである。
【００１８】
さて、図６において、第１ＭＯＳトランジスタ回路１Ａは、図７（Ａ）に示した２入力ゲート型のｎチャネル型ＦＧ−ＭＯＳＦＥＴ１１Ａ、ＣＭＯＳ型のアナログスイッチΦ1 ，Φ2 および電圧標本保持用のキャパシタＣにより構成されている。ＦＧ−ＭＯＳＦＥＴ１１Ａは、第１ゲートＧ1 および第２ゲートＧ2 を有すると共に、ソースＳ，ドレインＤおよびバルクＢの各端子を有している。ＦＧ−ＭＯＳＦＥＴ１１Ａは酸化膜中にポリシリコン層（またはメタル層）からなる浮遊ゲートＦＧを備えている。なお、このＦＧ−ＭＯＳＦＥＴ１１Ａは、一般のＭＯＳＦＥＴのゲートに近接して２つの集積化キャパシタが直接接続された構造を有するものであり、以下、一般のＭＯＳＦＥＴのことを内部ＭＯＳＦＥＴという。
【００１９】
ＦＧ−ＭＯＳＦＥＴ１１ＡのソースＳはバルクＢと共に基準電源に接続され（ここでは、接地され）ている。ＦＧ−ＭＯＳＦＥＴ１１ＡのドレインＤにはアナログスイッチΦ2 を介してドレイン終端端子Ｖ0 に接続されている。第１ゲートＧ1 には、アナログスイッチΦ1 を介して参照電圧源Ｖref が接続されると共に、アナログスイッチΦ2 を介してゲート端子ＶG1が接続されている。参照電圧源Ｖref は、リフレッシュモードにおいて閾値電圧設定用の一定の参照電圧を供給するものである。なお、第１ゲートＧ1 は、リフレッシュモードにおいては参照電圧Ｖref が印加される一方、オペレーションモードにおいてはＦＧ−ＭＯＳＦＥＴ１１Ａのゲート端子として機能する。
【００２０】
第２ゲートＧ2 には、アナログスイッチΦ1 および参照電流源Ｉref を介して電源電圧源ＶDDに接続されている。参照電流源Ｉref は、リフレッシュモードにおいて、電源電圧ＶDDを受けて第２ゲートＧ2 を経由してＦＧ−ＭＯＳＦＥＴ１１Ａに対して閾値電圧設定用の一定の参照ドレイン電流を供給するものである。ＦＧ−ＭＯＳＦＥＴ１１Ａの第２ゲートＧ2 にはキャパシタＣの一方の電極が接続され、このキャパシタＣの他方の電極は基準電源に接続され（ここでは、接地され）ている。第２ゲートＧ2 とドレインＤとはアナログスイッチΦ1 を介して接続されている。
【００２１】
図８（Ａ），（Ｂ）はそれぞれアナログスイッチΦ1 ，Φ２に加わるクロックを表すもので、これらクロックΦ1 ，Φ２は互いに反転した形状を有しており、ＯＮ区間が互いに重なり合わない２相のクロックとなっている。なお、アナログスイッチΦ1 ，Φ２はそれぞれこれらクロックΦ1 ，Φ２が低レベルのときのみにオンするものである。
【００２２】
次に、上記第１ＭＯＳトランジスタ回路１Ａの作用について説明する。
【００２３】
＜リフレッシュモード＞
まず、リフレッシュモードのときには、図６に実線で示したように、アナログスイッチΦ１がオン、アナログスイッチΦ２がオフの状態となる。これにより、ＦＧ−ＭＯＳＦＥＴ１１Ａは第２ゲートＧ２がダイオード接続となり、キャパシタＣの両端電圧、つまり第２ゲートＧ２の電位ＶG2は、ＦＧ−ＭＯＳＦＥＴ１１Ａのドレイン電流が参照電流Ｉref となるような電圧に自動的に設定される。
【００２４】
ここで、ＦＧ−ＭＯＳＦＥＴ１１Ａが飽和領域で動作していると仮定すると、定常状態におけるＦＧ−ＭＯＳＦＥＴ１１Ａのみかけの閾値電圧Ｖtha1は、２乗モデルより式（１）のように表せる。
【００２５】
【数１】
2005260789.tif 000003
（Ｋは、内部ＭＯＳＦＥＴのトランスコンダクタンスパラメータ、α1 は次式（２）で表される。）
【００２６】
【数２】
2005260789.tif 000004
（Ｃg1は第１ゲート・浮遊ゲート間容量，Ｃg2は第２ゲート・浮遊ゲート間容量，Ｃfbは浮遊ゲート・基板間容量、Ｃgsは内部ＭＯＳＦＥＴの飽和領域動作時のゲート・ソース間容量をそれぞれ表す。）
【００２７】
ここで、キャパシタＣの電圧が正であり、かつそれがＶDD−Ｖsd(sat) −Ｉref ・Ｒonを超えないと仮定する（但し、Ｖsd(sat) は参照電流源Ｉref を実現しているｐチャネル型ＭＯＳＦＥＴのソース・ドレイン間飽和電圧であり、ＲonはＩref と直列に接続されたアナログスイッチΦ１のオン抵抗を表す。）。この仮定により、本実施の形態の手法が有効となる初期電荷Ｑta（全実効境界面電荷ＱO と全浮遊ゲート電荷ＱFGと全反転層電荷がゼロの時の全空乏層電荷ＱBaの和）の上限値と下限値が決まる。なお、この上限値と下限値とについては後述する。
【００２８】
このリフレッシュモードにおいては、参照直流電圧Ｖref と参照直流電流Ｉref によって式（１）に示したようなＦＧ−ＭＯＳＦＥＴ１１Ａのみかけの閾値電圧Ｖtha1が設定される。
【００２９】
＜オペレーションモード＞
次に、オペレーションモードでは、図６に破線で示したように、アナログスイッチΦ１がオフ、アナログスイッチΦ２がオンの状態となる。これにより、ＦＧ−ＭＯＳＦＥＴ１１Ａでは第１ゲートＧ１が参照直流電圧源Ｖref から切り離され、また、ドレインが第２ゲートＧ２から切り離されると共に、第２ゲートＧ２が参照直流電流源Ｉref から切り離される。これにより、ＭＯＳトランジスタ回路１Ａは、第１ゲートＧ１をゲート端子、切り離されたドレインをドレイン端子Ｄとするソース接地型の等価ＭＯＳトランジスタ回路として機能する。
【００３０】
このモードでは、ＦＧ−ＭＯＳＦＥＴ１１Ａの第１ゲートＧ１の電位ＶG1とＶref の差の絶対値｜ＶG1−Ｖref ｜が、リフレッシュモードにおいてキャパシタＣに保持された電圧より小さく、かつ、キャパシタＣの容量を、第２ゲート・浮遊ゲート間容量Ｃg2よりも十分大きく設定することにより、キャパシタＣの電位をリフレッシュモード時とほぼ同じ値に保持できる。そして、このような条件を満たすキャパシタＣを用いることによって、オペレーションモードにおいても、ＦＧ−ＭＯＳＦＥＴ１１Ａの第１ゲートＧ１から見たみかけの閾値電圧Ｖtha1を、前述の式（１）で与えることができる。
【００３１】
このように本実施の形態の第１ＭＯＳトランジスタ回路１Ａでは、アナログスイッチΦ1 がオンのときにはリフレッシュモードになり、ＦＧ−ＭＯＳＦＥＴ１１Ａのドレイン電流がＩref となるような、第２ゲートＧ2 ・ソースＳ間電圧がキャパシタＣに標本保持される。このとき第１ゲートＧ1 から見たみかけの閾値電圧Ｖtha1が式（１）により設定される。次に、アナログスイッチΦ2 がオンすると、第１ＭＯＳトランジスタ回路１Ａはオペレーションモードとなるが、このモードにおいても第１ゲートＧ1 から見たみかけの閾値電圧がリフレッシュモード時における閾値電圧Ｖtha1と同じ値となる。
【００３２】
式（１）からわかるように、ＦＧ−ＭＯＳＦＥＴ１１Ａの閾値電圧Ｖtha1は、参照直流電圧Ｖref と参照直流電流Ｉref を与えることで決まり、Ｖtha1を、両モードにおいて浮遊ゲートの初期電荷Ｑtaに殆ど無関係に、任意の値にかつ電子的に設定することができる。
【００３３】
このように第１ＭＯＳトランジスタ回路１Ａでは、ＦＧ−ＭＯＳＦＥＴ１１Ａのみかけの閾値電圧Ｖtha1を、参照電圧源Ｖref および参照電流源Ｉref を用いることによって、紫外線やトンネル電流等を用いることなく電子的に設定することができる。すなわち、この第１ＭＯＳトランジスタ回路１Ａでは、
１）標準的なダブルポリＣＭＯＳプロセス以外の余分なプロセスを必要としない。
２）浮遊ゲート上の初期電荷Ｑtaが所定の下限値と上限値の間にあるならば、第１ゲートＧ1 から見たみかけの閾値電圧Ｖtha1を、製造過程で蓄積した初期電荷Ｑtaの量に殆ど無関係に、設定することができる。
３）式（１）が内部ＭＯＳＦＥＴの閾値電圧Ｖthを含まないことから、ＦＧ−ＭＯＳＦＥＴ１１ＡとＦＧ−ＭＯＳＦＥＴ１１Ｂとは厳密に同じＶthを持つ必要がないことから素子間の整合を必要としない。
【００３４】
〔シミュレーション結果〕
次に、以上説明した第１ＭＯＳトランジスタ回路１Ａの有効性を検証するために、ＨＳＰＩＣＥ（Level-28 MOSFET model ）シミュレーションを行った。図７（Ｂ）は、ＨＳＰＩＣＥシミュレーションで用いるＦＧ−ＭＯＳＦＥＴ１１Ａ（図７（Ａ））のマクロモデルを表すものである。
【００３５】
このマクロモデルにおいて、ＶFGは、架空の内部抵抗ＲG を通して浮遊ゲートに直流バイアス点を与えるための制御電圧源である。この制御電圧源ＶFGおよび内部抵抗ＲG が無い場合、ＳＰＩＣＥでは直流解析においてキャパシタを開放として取り扱うために、浮遊ゲートの直流バイアス点が定まらないことから、浮遊ゲートの直流バイアス点を確定させるために、内部抵抗ＲG と制御電圧源ＶFGとの直列回路が必要となる。
【００３６】
ＭＯＳＦＥＴのモデルパラメータには１．２μｍ／２Ｐ２ＭのＣＭＯＳモデルパラメータを用いた。シミュレーションで用いた回路の各パラメータ値を表１にまとめて示す。ここで、Ａ1 ，Ａ2 およびＡf はそれぞれ２入力ＦＧ−ＭＯＳＦＥＴの第１ゲートＧ1 の面積，第２ゲートＧ2 の面積，および浮遊ゲートの面積を表している。また、ＬはＦＧ−ＭＯＳＦＥＴのチャネル長、Ｗはチャネル幅を表す。シミュレーションはＶDD＝３．０Ｖ，Ｖo ＝１．０Ｖ，およびＱo ＝０ｆＣで行った。
【００３７】
【表１】
2005260789.tif 000005
【００３８】
図９は、参照直流電流源Ｉref ＝５μＡとした場合におけるＶ＊tha1対Ｖref 特性を表したものである。これらの特性は、過渡解析によって得られたものであり、シミュレーションは、浮遊ゲート上の初期電荷量ＱFGの値として、０ｆＣ，４００ｆＣの２つの場合で行った。なお、図９中のsquare-law modelは、チャネル長変調効果を無視した２乗モデルによる手計算の結果を示している。ここで、Ｖ＊tha1は、第１ゲートＧ１からみた実用上のみかけの閾値電圧を表しており、強反転領域で動作するＦＧ−ＭＯＳＦＥＴ１１Ａの√( ＩD ) 対ＶG1特性とＩD ＝ＩDO≡１μＡの交点の第１ゲートＧ1 の電位として定義したものである。この定義からＶ＊tha1は次式（３）のように表すことができる。なお、シミュレーションにおいて、Ｖref にはクロックΦ１の立ち下がりのときに切り替わる階段波を用い、ＶG1にはクロックΦ２がオンの期間においてランプ関数を用いた。
【００３９】
【数３】
2005260789.tif 000006
【００４０】
表２は、アナログスイッチΦ１に必要な最小オン時間と、アナログスイッチΦ２に必要な最大オン時間を表している。ここで、スイッチの最小オン時間は、ＶG2＝０Ｖからリフレッシュモードを開始して、ＶG2が定常値の０．１％以内になるのに必要な最小時間として定義した。また、Φ２スイッチの最大オン時間は、オペレーションモードにおいて、ＶG2がΦ２スイッチがオンになった直後の値から０．１％以内のずれを保持できる最大時間として定義した。
【００４１】
【表２】
2005260789.tif 000007
【００４２】
図９から、ＱFGの値が０ｆＣから４００ｆＣの範囲（表１に示した設計例においてＱBaは約−５．０３ｆＣであり、Ｑtaの範囲は−５ｆＣから３９５ｆＣとなる。）にあるとき、浮遊ゲート上の初期電荷ＱFGに殆ど無関係に、Ｖref およびＩref により、Ｖ＊tha1を所望の値に設定できることがわかる。また、Ｉref ＝５μＡのときに、Ｖref を０．４５Ｖより小さく設定すれば、内部ＭＯＳＦＥＴがエンハンスメント形であるにも関わらず、等価的にディプレッション形ＦＧ−ＭＯＳＦＥＴとして使用できることもわかる。
【００４３】
なお、図９において、手計算値とＨＳＰＩＣＥによるシミュレーション結果との間にわずかなずれがみられるが、このずれの主な原因は、ＨＳＩＰＣＥ（Level-28）ＭＯＳＦＥＴｍｏｄｅｌではsquare-law modelに比べて、実効移動度、実効チャネル幅、および実効チャネル長を用いたより正確な式を用いて計算しているためである。また、図９からＶref とＩref によって定義されるＶ＊tha1は、参照直流電流源Ｉref を構成するＰＭＯＳＦＥＴのチャネル長変調効果によりＱFGの値にわずかではあるが依存していることもわかる。
【００４４】
なお、Ｑtaの下限値と上限値は、前述の仮定によって、それぞれ次式（４），（５）によって求めることができる。
【００４５】
【数４】
2005260789.tif 000008
【００４６】
【数５】
2005260789.tif 000009
【００４７】
図９の場合において、ＶDDを３．０Ｖ，Ｖsd(sat) を約０．３Ｖ，Ｉref を５μＡ，およびＶref を０〜０．９Ｖとすると、Ｑtaの下限値と上限値は式（４），（５）よりそれぞれ−６１９f Ｃ，４８８f Ｃとなる。ここで、通常Ｑtaは正であるため、式（４）によって与えられるＱtaの下限は問題にならない。また、式（４），（５）より、本実施の形態ではＱtaの最大許容偏差がＣg2（ＶDD−Ｖsd(sat) −Ｉref ・Ｒon）であることもわかる。
【００４８】
また、表２より、オペレーションモードのデューティーサイクルは、９９．８％で十分であることがわかる。このため、このＭＯＳトランジスタ回路１Ａは、後段にスムージングフィルタを備えたスイッチトアナログ回路に使用すれば、様々なアナログ信号処理回路に利用できるようになる。
【００４９】
以上、一方のＭＯＳトランジスタ回路について説明したが、図１に戻って説明を続けると、本実施の形態の複合ＭＯＳトランジスタ回路は、上述のようなみかけの閾値電圧Ｖtha1を電子的に設定できる２つの回路（第１ＭＯＳトランジスタ回路１Ａおよび第２ＭＯＳトランジスタ回路１Ｂ）の、デューティサイクルを５０％としたものを、アナログスイッチΦ1 とアナログスイッチΦ2 とを入れ替えて、並列に整合させたもので、等価的にオペレーションモードのデューティサイクルが１００％の複合ＭＯＳトランジスタ回路として動作する。また、デューティサイクルが５０％であることは、そうでない場合に比べより高いクロック周波数が使用できることを意味し、スイッチング雑音除去のためのフィルタが簡素になる。
【００５０】
図３は、この複合ＭＯＳトランジスタ回路において、第１ＭＯＳトランジスタ回路１Ａがリフレッシュモード、第２ＭＯＳトランジスタ回路１Ｂがオペレーションモードのときの状態、図４は第１ＭＯＳトランジスタ回路１Ａがオペレーションモード、第２ＭＯＳトランジスタ回路１Ｂがリフレッシュモードのときの状態を表すものであり、図２のクロックΦ1 、Φ2 により交互にモードが切り替わりながらほぼ連続的に動作する。
【００５１】
図５（Ａ）〜（Ｃ）に、図１の複合ＭＯＳトランジスタ回路におけるＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂの第１ゲートＧ1 （ＶG1端子）に正弦波電圧を印加した場合のドレイン電流ＩD の過渡応答特性（ＶDS＝1V) を示す。このシミュレーションでは、クロックΦ1 、Φ2 のデッドタイムを５０ｎｓ、２個のキャパシタＣの初期電荷を０Ｃとし、ＶDDを３．０Ｖ、Ｉref を５μＡ，Ｖref を０Ｖとした。ＱFG1 ，ＱFG2 は、それぞれＦＧ−ＭＯＳＦＥＴ１１Ａの浮遊ゲート上の初期電荷、ＦＧ−ＭＯＳＦＥＴ１１Ｂの浮遊ゲート上の初期電荷であり、それぞれ５００ｆＣ、０ｆＣとした。図５より、図１に示した複合ＭＯＳトランジスタ回路は、ＦＧ−ＭＯＳＦＥＴ１１Ａ，１１Ｂで浮遊ゲート上の初期電荷の値が異なっていても、それらの値に無関係に、両回路のみかけの閾値電圧を所望の同じ値に設定でき、クロックΦ1 ，Φ2 間のデッドタイムを除いて、ほぼ連続的に動作する１個のソース接地複合ＭＯＳトランジスタとして使用できることが分かる。
【００５２】
なお、本発明は上記実施の形態のみには限定されるものではなく、種々の変形等が可能であることは言うまでもない。
【産業上の利用可能性】
【００５３】
本発明は、電流ミラー回路、増幅回路、積分回路、コンパレータなどの低電圧アナログＣＭＯＳ基本回路に応用でき、それらをビルディングブロックとするアンプ、フィルタ、Ａ／Ｄ変換器などを始めとする、広範囲の低電圧アナログＣＭＯＳ集積回路に応用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態に係る複合ＭＯＳトランジスタ回路の構成図である。
【図２】図１の回路に用いる２相クロックの波形図である。
【図３】図１の回路の動作を説明するための図である。
【図４】図１の回路の動作を説明するための図である。
【図５】図１の回路の第１ゲートに正弦波電圧を印加した場合の過度応答特性を表す図である。
【図６】図１の回路を構成する一方のＭＯＳトランジスタ回路の構成図である。
【図７】図６の回路に用いるＦＧ−ＭＯＳＦＥＴ（Ａ）、およびそのマクロモデル（Ｂ）を表す図である。
【図８】図６の回路に用いる２相クロックの一例の波形図である。
【図９】Ｉref ＝５μＡとした場合におけるＶ＊tha1対Ｖref 特性を表したものである。
【符号の説明】
【００５５】
１Ａ…第１ＭＯＳトランジスタ回路、１Ｂ…第２ＭＯＳトランジスタ回路、１１Ａ，１１Ｂ…ＦＧ−ＭＯＳＦＥＴ、Ｃ…電圧標本保持用キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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