(57)【要約】【課題】駆動スイッチング素子の熱ストレスを低減して耐性を上げる。【解決手段】駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓが高い領域ＡＲ１と、これより低いドレイン−ソース間電圧Ｖｄｓの領域ＡＲ２とで、ドレイン電流Ｉｄの抑制レベルを変更する。この場合、それぞれの領域で、駆動スイッチング素子のゲート−ソース間電圧に別々の閾値に対する制限制御を行う。これにより、異なった条件の組合せにより、駆動スイッチング素子をそのドレイン−ソース間電圧Ｖｄｓに応じて、適正レベルのドレイン電流Ｉｄに速やかに抑制でき、駆動スイッチング素子の熱ストレスを低減することで、その耐性を向上することが可能となる。【選択図】        図３
2005027380.tif 000002
【特許請求の範囲】
【請求項１】
負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
過電流を検出する手段と、
過電流を検出したときに前記駆動スイッチング素子をオフにする手段と、
前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する手段と
を備えるインテリジェントパワーデバイス。
【請求項２】
負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、
前記駆動スイッチング素子に流れる電流を制限する電流制限部と
を備え、
前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなす第１の電流制限回路を有するインテリジェントパワーデバイス。
【請求項３】
負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、
前記駆動スイッチング素子に流れる電流を制限する電流制限部と
を備え、
前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路を有するインテリジェントパワーデバイス。
【請求項４】
請求項２に記載のインテリジェントパワーデバイスであって、
前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路をさらに有するインテリジェントパワーデバイス。
【請求項５】
請求項３または請求項４に記載のインテリジェントパワーデバイスであって、
前記電流制限部を複数備え、
前記各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されることを特徴とするインテリジェントパワーデバイス。
【請求項６】
負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、
前記駆動スイッチング素子に流れる電流を制限する電流制限部と
を備え、
前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断することを特徴とするインテリジェントパワーデバイス。
【請求項７】
負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、
前記駆動スイッチング素子に流れる電流を制限する電流制限部と
を備え、
前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断することを特徴とするインテリジェントパワーデバイス。
【請求項８】
請求項６または請求項７に記載のインテリジェントパワーデバイスであって、
負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させることを特徴とするインテリジェントパワーデバイス。
【請求項９】
負荷への通電をパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子で行うにあたり、
過電流を検出する工程と、
過電流を検出したときに前記駆動スイッチング素子をオフにする工程と、
前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する工程と
を備えるインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１０】
保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなすインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１１】
保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１２】
請求項１０に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１３】
請求項１１または請求項１２に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部を複数備え、
各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されることを特徴とするインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１４】
保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断することを特徴とするインテリジェントパワーデバイスの負荷短絡保護方法。
【請求項１５】
保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、
前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断することを特徴とするインテリジェントパワーデバイス。
【請求項１６】
請求項１４または請求項１５に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させることを特徴とするインテリジェントパワーデバイスの負荷短絡保護方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、負荷を駆動しつつ、この負荷の短絡を検出して保護するインテリジェントパワーデバイス及びその負荷短絡保護方法に関する。
【０００２】
【従来の技術】
自動車には、エンジン系、車体電動系または情報系等の様々な車載負荷が搭載されており、特に近年の電子技術の発展により、車載負荷としての各種電子ユニット等が数多く搭載されてきている。
【０００３】
ところで従来、図７の如く、負荷１と電源２とを結ぶ電流経路３にフューズ４を設置することで、各種の過電流保護を行ってきた（従来技術１）。尚、図７中の符合５はメカニカルリレーである。
【０００４】
しかしながら、過電流保護のために上記のようなフューズ４を使用する場合、このフューズ４が頻繁に切れると、それを交換する作業も頻繁になる。また、一般に、複数のフューズ４をひとまとめにユニット化したフューズボックスが使用されるが、このフューズボックスの体積が大きく、他の車載電装品の搭載スペースが少なくなる。さらに、フューズ４の交換作業を考慮すると、フューズボックスの搭載位置が限定される。
【０００５】
これらに鑑みて、フューズボックスに代えて半導体リレーを用いた負荷駆動回路を設置することも行われている。
【０００６】
具体的には以下の２つの方法がある。
【０００７】
ひとつには、過電流をシャント抵抗またはセンスまたはＭＯＳ−ＦＥＴで検出し、マイクロコンピュータまたは外部回路で過電流の判定をするもの（従来技術２）がある。この場合、突入電流は外部回路の基準電圧変更かマイクロコンピュータのソフトウェアプログラムにより対応することになる。
【０００８】
あるいは、図８に示すように、電流検出機能と判定機能を有する自己保護型のＩＰＤ（インテリジェントパワーデバイス）６を使用するもの（従来技術３）もある。
【０００９】
この従来技術３のＩＰＤ６は、図９の如く、インテリジェントパワーデバイス自身に過電流が流れたり過温度となった場合に、その旨を検出して電流を遮断する自己保護型の過電流保護機能を有するものである。この場合は、図８におけるフューズ４を省略することも可能である。
【００１０】
このＩＰＤ６は、図９の如く、基本的には、負荷１１に対する駆動のオンオフ切替えをパワーＭＯＳ−ＦＥＴからなる第１のスイッチング素子（駆動スイッチング素子）１２で行う構成となっている。
【００１１】
具体的には、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。
【００１２】
この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）する。
【００１３】
この際、電流制限部２５は、第１のスイッチング素子（駆動スイッチング素子）１２のドレイン−ソース間の電圧降下が所定のしきい値を超えたか否かを判断し、第１のスイッチング素子１２のドレイン−ソース間の電圧降下が所定のしきい値を超えた場合に、そのゲート−ソース間を短絡させて当該ゲートへの入力電圧を低減させ、第１のスイッチング素子１２に流れる電流を低減させる。
【００１４】
そして、このＩＰＤ６には、過電流を検知してその旨を保護用論理回路２１に報知する過電流検知回路２９と、過温度を検出して保護用論理回路２１に報知する過温度検出回路３１とが設けられており、保護用論理回路２１は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、チャージポンプ２３を介して、第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで電流及び温度を調整する。
【００１５】
ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断を行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。
【００１６】
そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、ＦＥＴである第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。
【００１７】
これらの従来技術２，３によると、それまで必要であったフューズ４の交換回数が大幅に低減し、その分の手間が必要なくなる。さらに、フューズボックス自体を省略することも可能であり、この場合には、必要となる搭載スペースを縮小することができる。
【００１８】
参考のために、この発明に関連する先行技術文献を以下に示しておく。
【００１９】
【特許文献１】
特開２０００−３１２４３３号公報
【００２０】
【発明が解決しようとする課題】
上記した従来技術２，３では、負荷１１が異常の場合に第１のスイッチング素子１２がオンすると、この第１のスイッチング素子１２に大電流が流れ、その大電流が所定のしきい値電流を超えた場合、あるいはその大電流によって第１のスイッチング素子１２の温度が上昇して所定のしきい値温度を超えた場合に、負荷１１の異常を検出し、第１のスイッチング素子１２のゲート−ソース間を短絡し、あるいは第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで、第１のスイッチング素子１２に流れる電流を制限する。
【００２１】
しかしこの場合、第１のスイッチング素子１２に大電流を流した後からの電流制限となるため、第１のスイッチング素子１２に加わる熱ストレスが大きく、これを頻繁に繰り返すと第１のスイッチング素子１２が破壊に至るという問題があった。
【００２２】
そこで、この発明の課題は、負荷異常時の駆動スイッチング素子（上記第１のスイッチング素子）の損失を低減し、駆動スイッチング素子の熱ストレスを低減することで、駆動スイッチング素子の耐性を向上し得るインテリジェントパワーデバイス及びその負荷短絡保護方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決すべく、請求項１に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、過電流を検出する手段と、過電流を検出したときに前記駆動スイッチング素子をオフにする手段と、前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する手段とを備えるものである。
【００２４】
請求項２に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなす第１の電流制限回路を有するものである。
【００２５】
請求項３に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路を有するものである。
【００２６】
請求項４に記載の発明は、請求項２に記載のインテリジェントパワーデバイスであって、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路をさらに有するものである。
【００２７】
請求項５に記載の発明は、請求項３または請求項４に記載のインテリジェントパワーデバイスであって、前記電流制限部を複数備え、前記各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されるものである。
【００２８】
請求項６に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００２９】
請求項７に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３０】
請求項８に記載の発明は、請求項６または請求項７に記載のインテリジェントパワーデバイスであって、負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させるものである。
【００３１】
請求項９に記載の発明は、負荷への通電をパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子で行うにあたり、過電流を検出する工程と、過電流を検出したときに前記駆動スイッチング素子をオフにする工程と、前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する工程とを備えるものである。
【００３２】
請求項１０に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３３】
請求項１１に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３４】
請求項１２に記載の発明は、請求項１０に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３５】
請求項１３に記載の発明は、請求項１１または請求項１２に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部を複数備え、各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されるものである。
【００３６】
請求項１４に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３７】
請求項１５に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３８】
請求項１６に記載の発明は、請求項１４または請求項１５に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させるものである。
【００３９】
【発明の実施の形態】
＜構成＞
図１は、この発明の一の実施の形態に係るインテリジェントパワーデバイスを示すブロック図である。尚、この実施の形態においては、図９に示した従来技術３内の各要素と同等の機能を有する要素について同一符合を付して説明している。また、図２は電流制限部２５ａの内部構成を示す回路図である。
【００４０】
このインテリジェントパワーデバイスは、図１において、第１のスイッチング素子（駆動スイッチング素子）１２に大電流が流れ始める前に負荷１１の短絡を検出し、この検出後、直ちに電流制限を開始するようにしている。そして、図３のように、起動時のように第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１と、起動後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低下する過渡的段階の第２の状態領域ＡＲ２と、その後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低いレベルで安定する第３の状態領域ＡＲ３との三段階に分け、それぞれの段階で電流Ｉｄの抑制条件及び抑制レベルを変更することで、負荷１１の短絡による第１のスイッチング素子１２の損失を低減し、その熱ストレスを低減して耐性を向上する。
【００４１】
具体的に、このインテリジェントパワーデバイスは、従来技術３と同様、第１のスイッチング素子（駆動スイッチング素子）１２と、入力インターフェース回路１５と、第２のスイッチング素子１７と、保護用論理回路２１と、チャージポンプ２３と、電流制限部２５ａと、ダイナミッククランプ回路２７と、過電流検知回路２９と、過温度検出回路３１と、論理和回路３３と、第３のスイッチング素子３７とを備える。
【００４２】
第１のスイッチング素子（駆動スイッチング素子）１２は、パワーＭＯＳ−ＦＥＴ（電界効果型トランジスタ）が使用されて負荷１１に対する駆動のオンオフ切替えを行うものであって、そのゲート−ソース間電圧のオンオフ閾値が２．３Ｖのものが適用される。
【００４３】
入力インターフェース回路１５は、負荷１１の駆動について操作者がオンオフ切替操作を行うための操作スイッチ１３のオンオフ状態を検知するものである。
【００４４】
第２のスイッチング素子１７は、ＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用されて入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときにオン状態となるものである。
【００４５】
保護用論理回路２１は、電源（＋Ｂ）１９からの給電を受けて動作するようになっており、電流制限部２５ａが負荷１１の短絡を含む異常状態を検出し、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、これらの各回路２５ａ，２９，３１からの信号に基づいてチャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄ及び温度を調整するものである。尚、電流制限部２５ａによる負荷１１の異常状態の検出については後述する。
【００４６】
チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）するものである。
【００４７】
電流制限部２５ａは、第１のスイッチング素子１２のドレイン、ソース及びゲートのそれぞれに接続され、この第１のスイッチング素子１２に流れる電流を制限するとともに、負荷１１の短絡を含む異常時にその旨を保護用論理回路２１に通知するものであり、上述のように、電流制限部２５ａは図２に示した回路として実現される。
【００４８】
この電流制限部２５ａの機能について説明する。図３は、図１の回路構造における第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓと第１のスイッチング素子１２に流れるドレイン電流Ｉｄとの関係、及びその電流制限基準について示す図である。図３において、横軸は第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓを示しており、縦軸はそのドレイン−ソース間電圧Ｖｄｓに応じて第１のスイッチング素子１２に流れるドレイン電流Ｉｄを示している。そして、図３中の線Ｇ１は、想定される負荷の最小の抵抗値をもとに導出した負荷線であり、また線Ｇ２は、第１のスイッチング素子１２のオン抵抗特性を示すオン抵抗線である。ここでは、基本的に、電流Ｉｄが図３中のオン抵抗線Ｇ２を上回ることはないものとして説明する。
【００４９】
負荷１１が短絡していない場合、第１のスイッチング素子１２がオンした際のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの安定点は、負荷線Ｇ１とオン抵抗線Ｇ２との交点Ａとなる。即ち、第１のスイッチング素子１２及び負荷１１の耐久性等を考慮した場合、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、第１のスイッチング素子１２のオン状態が維持されるのに伴って、点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定するのが理想的である。
【００５０】
しかしながら、負荷１１が短絡している場合、起動時に点Ｂから出発しても、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧Ｖｓがほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。このような負荷１１の短絡時における電流Ｉｄの異常な上昇を速やかに防止しなければ、第１のスイッチング素子１２に熱ストレスが生じ、耐久性を阻害する。
【００５１】
そこで、電流制限部２５ａは、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓの大小に応じて３段階の状態領域ＡＲ１，ＡＲ２，ＡＲ３に分割し、特に第１のスイッチング素子１２のオン抵抗特性（オン抵抗線Ｇ２）で制限できない２つの状態領域ＡＲ１，ＡＲ２、即ち、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが比較的大きい２つの状態領域ＡＲ１，ＡＲ２において、所定の判断基準に基づいて、第１のスイッチング素子１２のゲート−ソース間を短絡させ、当該ゲートへの入力電圧を低減させることで、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを図３中の線Ｇ４，Ｇ５に低減させるとともに、併せて、保護用論理回路２１を通じて、第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。
【００５２】
電流制限部２５ａの内部構成を、図２に戻って説明する。この電流制限部２５ａは、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上（即ち、図３中の第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２：図４参照）である場合に負荷１１の異常状態を検出して第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第１の電流制限回路４１と、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが非常に大きい第１の状態領域ＡＲ１（図３）である場合に負荷１１の異常状態を検出して第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第２の電流制限回路４３と、上記両電流制限回路４１，４３での異常状態検出の論理和を求めて保護用論理回路２１に通知する負荷異常検出回路４５とを備える。
【００５３】
第１の電流制限回路４１は、第１のスイッチング素子１２のドレイン−ソース間に接続される抵抗５１と、この抵抗５１と第１のスイッチング素子１２のドレインとの間に接続されて保護用論理回路２１からのゲート入力によりオンオフ動作する第１のＦＥＴ５３と、第１のスイッチング素子１２のゲート−ソース間に接続された一対の分圧抵抗５５，５７と、ハイ側の分圧抵抗５５と第１のスイッチング素子１２のゲートとの間に接続された第２のＦＥＴ５９と、この第２のＦＥＴ５９のソース（即ち、分圧抵抗５５のハイ側）と第１のスイッチング素子１２のソースとの間に接続されるとともに両分圧抵抗５５，５７同士の接続点がゲート入力される第３のＦＥＴ６１とを備える。
【００５４】
第１のＦＥＴ５３は、第１の電流制限回路４１を機能させるための起動スイッチであって、保護用論理回路２１からのゲート入力によってオンする。
【００５５】
抵抗５１は、第１のＦＥＴ５３がオンのときに印加される第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓにより、第２のＦＥＴ５９のゲート入力を行うものである。
【００５６】
両分圧抵抗５５，５７の抵抗値は互いに同等とされ、第２のＦＥＴ５９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧を第３のＦＥＴ６１にゲート入力する。また、各分圧抵抗５５，５７は、第２のＦＥＴ５９がオンとなって電流が流される場合に、それぞれの両端電圧が約１．３Ｖとなるような抵抗値が設定される。
【００５７】
第２のＦＥＴ５９は、両分圧抵抗５５，５７に直列に接続されており、閾値電圧が約１．３Ｖに設定されている。ここで、上述のように、各分圧抵抗５５，５７に電流が流れる場合には、この各分圧抵抗５５，５７の両端電圧がそれぞれ１．３Ｖであるため、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路に電流が流れるための閾値電圧は、１．３Ｖ（第２のＦＥＴ５９の閾値電圧）＋１．３Ｖ（ハイ側の分圧抵抗５５の両端電圧）＋１．３Ｖ（ロー側の分圧抵抗５７の両端電圧）＝３．９Ｖとなる。このことから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（図３及び図４）＝３．９Ｖ以上となったときに、その旨を検出して第２のＦＥＴ５９がオンする電圧検出回路として機能する。尚、この直列回路の第１の閾値Ｖｔｈ１＝３．９Ｖは、図３に示すように、安定点ＡにおけるＶｄｓよりも高い値が採用される。
【００５８】
第３のＦＥＴ６１は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２（図４参照）以上であるときに、このゲート−ソース間の電圧Ｖｇｓを短絡させることで第１のスイッチング素子１２のドレイン電流Ｉｄを抑制する第１の電流抑制素子として機能するもので、具体的に、第２のＦＥＴ５９がオンとなった場合に、第３のＦＥＴ６１のドレイン−ソース間に第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが印加され、この電圧Ｖｇｓが所定の分圧抵抗５５，５７によってゲート入力された分圧電圧（＝Ｖｇｓ／２）に基づいて、電圧Ｖｇｓが第２の閾値Ｖｔｈ２（図４参照）以上となったときにオンし、迂回電流Ｉ１が流れる。この場合、この迂回電流Ｉ１により、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２に制限され、第１のスイッチング素子１２のドレイン電流が低減される。この第３のＦＥＴ６１のゲート入力のオンオフ閾値は１．３Ｖ程度に設定され、また上記の第２の閾値Ｖｔｈ２は２．６Ｖに設定される。
【００５９】
かかる第１の電流制限回路４１の構成により、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（３．９〜４．０Ｖ）以上であり、且つ第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２（２．６Ｖ）以上という条件が成立したときに、この第１の電流制限回路４１が負荷１１の短絡を含む異常状態を検出し、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを制限し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ５に抑制することで、過電流を防止することになる。
【００６０】
第２の電流制限回路４３は、グランドＧＮＤと第１のスイッチング素子１２のドレインとの間に接続された３つの分圧抵抗６５，６７，６９と、第１のスイッチング素子１２のドレイン−ソース間に接続される抵抗７１と、この抵抗７１と第１のスイッチング素子１２のドレインとの間に接続されて後述する比較器８３からのゲート入力によりオンオフ動作する第４のＦＥＴ７３と、第１のスイッチング素子１２のゲート−ソース間に接続された一対の分圧抵抗７５，７７と、ハイ側の分圧抵抗７５と第１のスイッチング素子１２のゲートとの間に接続された第５のＦＥＴ７９と、この第５のＦＥＴ７９のソース（即ち、分圧抵抗７５のハイ側）と第１のスイッチング素子１２のソースとの間に接続されるとともに両分圧抵抗７５，７７同士の接続点がゲート入力される第６のＦＥＴ８１と、分圧抵抗６５，６７，６９での分圧電圧と第１のスイッチング素子１２のソース電圧Ｖｓとを比較して第４のＦＥＴ７３をオンオフする比較器８３とを備える。
【００６１】
グランドＧＮＤと第１のスイッチング素子１２のドレインとの間に接続された３つの分圧抵抗６５，６７，６９は、第１のスイッチング素子１２のドレイン電圧を分圧して比較器８３の負側入力端子に入力するためのもので、ロー側の分圧抵抗６９と中間の分圧抵抗６７との接続点が比較器８３の負側入力端子に接続されている。そして、各分圧抵抗６５，６７，６９は共に同等の抵抗値を有せしめられている。このため、第１のスイッチング素子１２のドレイン電圧Ｖｄは３つの分圧抵抗６５，６７，６９によって三等分され、これにより「Ｖｄ／３」の電圧が比較器８３の負側入力端子に入力される。
【００６２】
第１のスイッチング素子１２のゲート−ソース間に接続された両分圧抵抗７５，７７のうち、ハイ側の分圧抵抗７５の抵抗値は、第１の電流制限回路４１のハイ側の分圧抵抗５５よりも小さく設定され、またロー側の分圧抵抗７７の抵抗値は、第１の電流制限回路４１のロー側の分圧抵抗５７の抵抗値（ハイ側の分圧抵抗５５に等しい）と同等に設定されている。これにより、第５のＦＥＴ７９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧よりも高い電圧を第６のＦＥＴ８１にゲート入力することになり、これによって、第１の電流制限回路４１の第３のＦＥＴ６１よりも第２の電流制限回路４３の第６のＦＥＴ８１の方が優先的にオン動作して第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを短絡させることになる。
【００６３】
第５のＦＥＴ７９は、第４のＦＥＴ７３がオンのときに、抵抗７１の両端電圧が入力されてオンするものであり、ゲート入力のオンオフ閾値が１．３Ｖ程度に設定される。
【００６４】
第６のＦＥＴ８１は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３（図４参照）以上であるときに、このゲート−ソース間の電圧Ｖｇｓを短絡させることで第１のスイッチング素子１２のドレイン電流Ｉｄを抑制する第１の電流抑制素子として機能するもので、具体的に、第５のＦＥＴ７９がオンとなった場合に、第６のＦＥＴ８１のドレイン−ソース間に第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが印加され、この電圧Ｖｇｓが所定の分圧抵抗７５，７７によってゲート入力された分圧電圧（＞Ｖｇｓ／２）に基づいて、電圧Ｖｇｓが第３の閾値Ｖｔｈ３以上となったときにオンし、迂回電流Ｉ２が流れる。この場合、この迂回電流Ｉ２により、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３に制限され、第１のスイッチング素子１２のドレイン電流が低減される。この第６のＦＥＴ８１のゲート入力のオンオフ閾値は１．３Ｖ程度に設定され、また上記の第３の閾値Ｖｔｈ３（図４参照）は２．３〜２．６Ｖの範囲内の所定の値に設定される。
【００６５】
比較器８３は、その正側入力端子が第１のスイッチング素子１２のソース（電圧＝Ｖｓ）に接続され、負側入力端子がロー側の分圧抵抗６９と中間の分圧抵抗６７との接続点（電圧＝Ｖｄ／３）に接続され、第１のスイッチング素子１２のソース電圧Ｖｓが分圧抵抗６５，６７，６９の分圧電圧Ｖｄ／３より小さい場合にロー出力となって、第４のＦＥＴ７３をオンにする。
【００６６】
かかる第２の電流制限回路４３の構成により、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満であり（即ち、図３中の第１の状態領域ＡＲ１）、且つ第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３（２．３〜２．６Ｖ）以上という条件が成立したときに、この第２の電流制限回路４３が負荷１１の短絡を含む異常状態を検出し、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを制限し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制することで、過電流を防止することになる。
【００６７】
負荷異常検出回路４５は、第１の電流制限回路４１及び第２の電流制限回路４３のそれぞれで負荷１１の短絡を含む異常状態が検出されたときに、その論理和をとって保護用論理回路２１に出力するもので、第１の電流制限回路４１内の第３のＦＥＴ６１とともにカレントミラー回路を構成してその第３のＦＥＴ６１に流れる迂回電流Ｉ１を検出するための第７のＦＥＴ９１と、この第７のＦＥＴ９１に並列に接続されるとともに第２の電流制限回路４３内の第６のＦＥＴ８１とともにカレントミラー回路を構成してその第６のＦＥＴ８１に流れる迂回電流Ｉ２を検出するための第８のＦＥＴ９３と、第７のＦＥＴ９１及び第８のＦＥＴ９３からなる並列回路のハイ側に接続されるプルアップ抵抗９５と、第７のＦＥＴ９１及び第８のＦＥＴ９３からなる並列回路とプルアップ抵抗９５との接続点からゲート入力を受ける第９のＦＥＴ９７と、この第９のＦＥＴ９７とグランドＧＮＤとの間に接続されるプルダウン抵抗９９とを備える。そして、第１の電流制限回路４１内の第３のＦＥＴ６１と第２の電流制限回路４３内の第６のＦＥＴ８１の少なくともいずれかがオンとなって迂回電流Ｉ１，Ｉ２が流れたときには、これらとカレントミラー回路を構成するいずれかのＦＥＴ９１，９３がオンとなって電流が流れ、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７がオンとなる構成となっている。そして、第９のＦＥＴ９７とプルダウン抵抗９９と接続点の電圧は保護用論理回路２１に出力される。即ち、第１の電流制限回路４１と第２の電流制限回路４３のいずれかが負荷１１の短絡を検出したときには、保護用論理回路２１に与えられるプルダウン抵抗９９の両端電圧がハイになる構成となっている。
【００６８】
図１に戻って、ダイナミッククランプ回路２７は、サージ電流の発生時に負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するために第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するためのものである。
【００６９】
過電流検知回路２９は、過電流を検知してその過電流が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。
【００７０】
過温度検出回路３１は、過温度を検出してその過温度が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。尚、この過温度検出回路３１としては、過温度が解除された際の復帰にリセット信号が必要なラッチ型と、温度が低下した場合に再オン切り換えを行う自動復帰型とがあるが、いずれが適用されても差し支えない。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００７１】
論理和回路３３は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和をとるものである。
【００７２】
第３のスイッチング素子３７は、具体的にはＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用され、過電流検知回路２９が過電流を検知しまたは過温度検出回路３１が過温度を検出したときに、論理和回路３３からの出力に基づいてオン状態となって、プルアップ抵抗３５を利用して警告ランプ等の外部の警報装置（図示省略）にその旨を報知するものである。
【００７３】
＜動作＞
次に、このインテリジェントパワーデバイスの動作を説明する。
【００７４】
まず、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＭＯＳ−ＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。
【００７５】
この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つために電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）し、第１のスイッチング素子１２にゲート入力のための電圧を印加する。
【００７６】
ここで、負荷１１が短絡していない場合は、第１のスイッチング素子１２のオンに伴って、図３中の点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定する。このように負荷１１が短絡していない場合は、負荷線Ｇ１のいずれの点も、線Ｇ２、Ｇ４，Ｇ５より下回っているため、電流制限部２５ａでの電流制限は行われない。
【００７７】
図４は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓとゲート−ソース間の電圧Ｖｇｓの起動後の時系列的変化を示す図、図５は、第１のスイッチング素子１２のドレイン電圧Ｖｄ、ソース電圧Ｖｓ及びゲート電圧Ｖｇの起動後の時系列的変化を示す図である。
【００７８】
負荷１１が短絡していない場合は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓは、図４中の符合１０１のように、電源１９の電圧＋Ｂから開始して、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２を順次通過し、第３の状態領域ＡＲ３に至った後、徐々に安定する。これは、図３中の点Ｂから負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定することに相当する。
【００７９】
また、負荷１１が短絡していない場合は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、図４のように、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、所定の電圧値Ｖｔｈ０で安定しており、第３の状態領域ＡＲ３に至った後、次第に上昇する。
【００８０】
さらに、負荷１１が短絡していない場合、第１のスイッチング素子１２のソース電圧Ｖｓとゲート電圧Ｖｇは、図５中の符合１０５，１０７の如く、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、負荷１１への電圧印加の過渡的な増大に応じて上昇し、第３の状態領域ＡＲ３に至った後は緩やかな上昇に変化する。そして、ソース電圧Ｖｓについては、図５中の符合１０５のように、ドレイン電圧Ｖｄにほぼ等しくなった時点で上限値となり、以後はドレイン電圧Ｖｄにほぼ等しい値に安定する。尚、負荷１１が短絡していない場合、図５に示したように、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、ゲート電圧Ｖｇとソース電圧Ｖｓとの差異はほぼ一定値Ｖｔｈ０となり、この差異は第３の閾値Ｖｔｈ３（＝２．３〜２．６Ｖ：図４参照）未満である。これに対して、第３の状態領域ＡＲ３では、図４に示したように、ゲート電圧Ｖｇとソース電圧Ｖｓとの差異が徐々に増大するが、負荷１１が短絡していない場合では、ドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１未満となるしたがって、後述するように、第１の電流制限回路４１及び第２の電流制限回路４３によって負荷１１の短絡が検出されることがなく、通常通りの動作が滞りなく行われる。
【００８１】
次に、起動時などにおいて、第２の電流制限回路４３の条件を満たしている場合（即ち、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満である場合）に、負荷１１の短絡が発生した場合の動作について説明する。
【００８２】
負荷１１が短絡している場合、例えば起動時に図３中の点Ｂから出発しても、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧Ｖｓがほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。
【００８３】
この場合の第１のスイッチング素子１２のソース電圧Ｖｓは、ロー側の負荷１１の短絡により、時間が経過しても、図５中の符合１０９のようにほとんど上昇しなくなる。この場合であっても、第１のスイッチング素子１２のゲート電圧Ｖｇはチャージポンプ２３での昇圧を受けて上昇していくため、図４中の破線１１１で示したように、ゲート−ソース間の電圧Ｖｇｓはそのまま上昇しようとする。
【００８４】
そこで、電流制限部２５ａの第２の電流制限回路４３は、第１の状態領域ＡＲ１である場合に、ゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３となった場合に、第１のスイッチング素子１２のゲート−ソース間を短絡させて、第１のスイッチング素子１２に過電流が流れるのを防止する。
【００８５】
即ち、第２の電流制限回路４３は、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満（即ち、図３中の第１の状態領域ＡＲ１）であるか否かを、比較器８３が分圧抵抗６５，６７，６９での分圧電圧「１／３Ｖｄ」と比較することで判断し、その結果、第１のスイッチング素子１２のソース電圧Ｖｓが分圧抵抗６５，６７，６９での分圧電圧「１／３Ｖｄ」未満である場合にのみ、第４のＦＥＴ７３にローのゲート入力がなされてこれがオンする。このように第４のＦＥＴ７３がオンすると、抵抗７１に電流が流れることにより両端電圧が発生して、第５のＦＥＴ７９がオンになる。
【００８６】
この第５のＦＥＴ７９がオンになると、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが分圧抵抗７５，７７で分圧された電圧が第６のＦＥＴ８１にゲート入力され、これによって第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３以上であるときに、第６のＦＥＴ８１がオンとなり、第１のスイッチング素子１２のゲートとソースとの間が短絡され、第１のスイッチング素子１２の過電流が防止される。
【００８７】
ここで、ハイ側の分圧抵抗７５の抵抗値がロー側の分圧抵抗７７の抵抗値よりも小さく設定されているので、第５のＦＥＴ７９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧よりも高い電圧を第６のＦＥＴ８１にゲート入力することになり、これによって、第１の電流制限回路４１の第３のＦＥＴ６１よりも第２の電流制限回路４３の第６のＦＥＴ８１の方が優先的にオン動作して第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを第３の閾値Ｖｔｈ３に制限させることになる。
【００８８】
したがって、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、第１の状態領域ＡＲ１において、第２の電流制限回路４３によってほぼ図４中の第３の閾値Ｖｔｈ３に維持されることになる。このことは、図３において、第１のスイッチング素子１２に流れる電流が線Ｇ４に抑制されることを意味する。
【００８９】
そして、第６のＦＥＴ８１に迂回電流Ｉ２が通電されている際には、この第６のＦＥＴ８１とともにカレントミラー回路を構成している負荷異常検出回路４５内の第８のＦＥＴ９３にも同等の電流Ｉ２が流れる。そして、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７のゲート入力がローになると、この第９のＦＥＴ９７がオンして電流が流れる。このとき、プルダウン抵抗９９の両端電圧により、第９のＦＥＴ９７とプルダウン抵抗９９との接続点の電圧がハイとなり、この電圧が保護用論理回路２１に入力される。
【００９０】
保護用論理回路２１は、電流制限部２５ａからのハイ状態の電圧が与えられたことに基づいて、この電流制限部２５ａが負荷１１の短絡等の異常状態を検出したものとして認識し、チャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。ただし、この保護用論理回路２１は、負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００９１】
このように、起動時においては、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１に該当し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制しているが、起動から時間が経過して、第２の状態領域ＡＲ２や第３の状態領域ＡＲ３にある場合であっても、途中で負荷１１が短絡して第１の状態領域ＡＲ１に移行したときには、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制することは勿論である。
【００９２】
次に、第２の状態領域ＡＲ２における電流Ｉｄの抑制について説明する。この状態は、第１の状態領域ＡＲ１の条件を満たしていない場合（即ち、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３以上である場合）であって、且つ、第２の状態領域ＡＲ２の条件を満たしている場合（即ち、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上）には、第１の電流制限回路４１によって、第１のスイッチング素子１２の電流Ｉｄが抑制される。
【００９３】
第１のスイッチング素子１２においては、保護用論理回路２１からのゲート入力によって第１のＦＥＴ５３がオンになり、電流が流れる。そうすると、抵抗５１の両端電圧により第２のＦＥＴ５９にゲート入力が与えられる。
【００９４】
ここで、上述のように、第２のＦＥＴ５９は、両分圧抵抗５５，５７に直列に接続されており、閾値電圧が約１．３Ｖに設定されているため、この第２のＦＥＴ５９がオンになって各分圧抵抗５５，５７に電流が流れる場合には、この各分圧抵抗５５，５７の両端電圧がそれぞれ１．３Ｖであることから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路に電流が流れるための閾値電圧は、１．３Ｖ（第２のＦＥＴ５９の閾値電圧）＋１．３Ｖ（ハイ側の分圧抵抗５５の両端電圧）＋１．３Ｖ（ロー側の分圧抵抗５７の両端電圧）＝３．９Ｖとなる。このことから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（図３及び図４）＝３．９Ｖ以上となったときに、その旨を検出して第２のＦＥＴ５９がオンする電圧検出回路として動作する。
【００９５】
このようにして、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上であることを検出すると、第２のＦＥＴ５９に電流が流れることにより、分圧抵抗５５，５７の分圧電圧が第３のＦＥＴ６１にゲート入力される。この際、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２（２．６Ｖ）以上という条件が成立した場合に、第３のＦＥＴ６１がオンする。そうすると、第１〜第３のＦＥＴ５３，５９，６１が直列にオンすることにより、第１のスイッチング素子１２のゲートとソースとの間が短絡することになり、よって、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、第２の状態領域ＡＲ２において、第１の電流制限回路４１によってほぼ図４中の第３の閾値Ｖｔｈ２に維持されることになる。このことは、図３において、第１のスイッチング素子１２に流れる電流が線Ｇ５に抑制されることを意味する。
【００９６】
そして、第３のＦＥＴ６１に迂回電流Ｉ１が通電されている際には、この第３のＦＥＴ６１とともにカレントミラー回路を構成している負荷異常検出回路４５内の第７のＦＥＴ９１にも同等の電流Ｉ１が流れる。そして、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７のゲート入力がローになると、この第９のＦＥＴ９７がオンして電流が流れる。このとき、プルダウン抵抗９９の両端電圧により、第９のＦＥＴ９７とプルダウン抵抗９９との接続点の電圧がハイとなり、この電圧が保護用論理回路２１に入力される。
【００９７】
保護用論理回路２１は、電流制限部２５ａからのハイ状態の電圧が与えられたことに基づいて、この電流制限部２５ａが負荷１１の短絡等の異常状態を検出したものとして認識し、チャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。ただし、この保護用論理回路２１は、負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００９８】
また、過電流検知回路２９は、所定の電流しきい値に基づいて所定の基準に従って過電流を検知し、過電流であった場合に、その旨の信号を保護用論理回路２１に出力する。これに応じて、保護用論理回路２１は、チャージポンプ２３を介して第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）することで電流を調整する。
【００９９】
これと併行して、過温度検出回路３１は、過温度か否かを検出し、過温度であった場合にその旨の信号を保護用論理回路２１に出力する。これに応じて、保護用論理回路２１は、チャージポンプ２３を介して第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）することで回路温度を調整する。
【０１００】
ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。
【０１０１】
そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。
【０１０２】
以上のように、この実施の形態では、図３のように、起動時のように第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１と、起動後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低下する過渡的段階の第２の状態領域ＡＲ２と、その後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低いレベルで安定する第３の状態領域ＡＲ３との三段階に分け、それぞれの段階で電流Ｉｄの抑制条件及び抑制レベルを変更することで、負荷１１の短絡による第１のスイッチング素子１２の損失を低減し、その熱ストレスを低減して耐性を向上することが可能となる。
【０１０３】
尚、上記実施の形態では、第１の電流制限回路４１及び第２の電流制限回路４３を、それぞれ図２に示したような構成としていたが、第１の電流制限回路４１の構成は図２に示したものに限られるものではなく、例えば第２の電流制限回路４３と同様の構成としつつ、分圧抵抗６５，６７，６９及び分圧抵抗７５，７７の分圧比のみを変更して、図３のような状態領域ＡＲ１，ＡＲ２及び電流Ｉｄの抑制線Ｇ４，Ｇ５を実現するようにしてもよい。
【０１０４】
また、図２中に示したプルアップ抵抗９５に代えて、図６に示したカレントミラー回路等の定電流源１１３を設けても差し支えない。
【０１０５】
【発明の効果】
請求項１及び請求項９に記載の発明によると、負荷への通電をパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子で行うにあたり、過電流を検出したときに駆動スイッチング素子をオフにするとともに、その後にタイマ動作によって復帰するようにしているので、速やかな復帰を行うことができる。
【０１０６】
請求項２及び請求項１０に記載の発明によると、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、駆動スイッチング素子を通じて負荷への通電を行うにあたって、電流制限部が、駆動スイッチング素子のドレイン−ソース間電圧が所定の第１の閾値以上であって、且つ、駆動スイッチング素子のゲート−ソース間電圧が所定の第２の閾値以上か否かを検出することで、負荷の短絡が発生したか否かを検出するので、負荷の短絡異常を速やかに検出できる。
【０１０７】
また、請求項３、請求項４、請求項１１及び請求項１２に記載の発明によると、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、駆動スイッチング素子を通じて負荷への通電を行うにあたって、電流制限部が、駆動スイッチング素子のソース電圧がそのドレイン電圧に対して一定の割合（定数）以下であって、且つ、駆動スイッチング素子のゲート−ソース間電圧が所定の第３の閾値以上か否かを検出することで、負荷の短絡が発生したか否かを検出するので、負荷の短絡異常を速やかに検出できる。
【０１０８】
あるいは、例えば請求項５及び請求項１３のように、電流制限部を複数備え、各電流制限部によって、一定の割合及び第３の閾値が変更して設定されるものでもよい。
【０１０９】
したがって、例えば請求項６及び請求項１４のように、電流制限部が、負荷の短絡が発生したことを検出した結果に基づいて、駆動スイッチング素子に流れる電流を速やかに制限したり、あるいは例えば請求項７及び請求項１５のように、保護用論理回路を通じて駆動スイッチング素子を速やかに遮断制御またはチョッピング制御することが可能となり、負荷異常時のスイッチング素子の損失を低減して熱ストレスを低減することで、その耐性を向上できる。
【０１１０】
請求項８及び請求項１６に記載の発明によると、保護用論理回路が、負荷短絡検出後に駆動スイッチング素子を周期的にオン動作をするので、自律的な復帰を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明の一の実施の形態に係るインテリジェントパワーデバイスを示すブロック図である。
【図２】この発明の一の実施の形態に係るインテリジェントパワーデバイス中の電流制限部の内部構成を示す回路図である。
【図３】第１のスイッチング素子のドレイン−ソース間電圧と駆動電流との関係、及びその電流制限基準について示す図である。
【図４】第１のスイッチング素子のドレイン−ソース間電圧とゲート−ソース間電圧の経時的変化を示す図である。
【図５】第１のスイッチング素子のソース電圧とゲート電圧の経時的変化を示す図である。
【図６】変形例として設けられる定電流源を示す回路図である。
【図７】従来技術１に係るインテリジェントパワーデバイスを示すブロック図である。
【図８】従来技術３に係るインテリジェントパワーデバイスを示すブロック図である。
【図９】従来技術３に係るインテリジェントパワーデバイスのＩＰＤを示すブロック図である。
【符号の説明】
１１  負荷
１２  スイッチング素子
１３  操作スイッチ
１５  入力インターフェース回路
１７  スイッチング素子
１９  電源
２１  保護用論理回路
２３  チャージポンプ
２５ａ  電流制限部
２７  ダイナミッククランプ回路
２９  過電流検知回路
３１  過温度検出回路
３３  論理和回路
３５  プルアップ抵抗
３７  スイッチング素子
４１  第１の電流制限回路
４３  第２の電流制限回路
４５  負荷異常検出回路
５１  抵抗
５３，５９，６１，７３，７９，８１，９１，９３，９７  ＦＥＴ
５５，５７  分圧抵抗
６５，６７，６９  分圧抵抗
７１  抵抗
７５，７７  分圧抵抗
８３  比較器
９５  プルアップ抵抗
９９  プルダウン抵抗
ＡＲ１〜ＡＲ３  状態領域ＡＲ
Ｖｄｓ  ドレイン−ソース間電圧
Ｖｇｓ  ゲート−ソース間電圧
Ｖｄ  ドレイン電圧
Ｖｓ  ソース電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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