(57)【要約】【課題】  低消費電力で、且つ出力電圧の立ち上がり時間が早い基準電圧回路を実現する。【解決手段】  基準電圧回路１は、差動増幅回路２、バイアス回路３、ＮｃｈＭＯＳトランジスタＮ１、及び抵抗Ｒ１、Ｒ２、Ｒ３から構成されている。ＮｃｈＭＯＳトランジスタＮ１は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートが抵抗Ｒ１とＲ２の間に接続され、ソースが差動増幅回路２の出力側に接続されている。そして、基準電圧回路１が起動するとＮｃｈＭＯＳトランジスタＮ１がオンして、出力電圧Ｖｏｕｔの電圧を上昇させる動きを開始し、出力電圧Ｖｏｕｔが所定の電圧まで達するとＮｃｈＭＯＳトランジスタＮ１がオフする。【選択図】  図１
2005322152.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、
前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタと、
を具備することを特徴とする基準電圧回路。
【請求項２】
制御信号を出力するバイアス回路と、
前記制御信号を入力して前記制御信号レベルによりオン・オフ動作し、高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、
前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタと、
を具備することを特徴とする基準電圧回路。
【請求項３】
前記高電位側電源が正の場合は、前記トランジスタがＮｃｈＭＯＳトランジスタであり、前記高電位側電源が負の場合は、前記トランジスタがＰｃｈＭＯＳトランジスタであることを特徴とする請求項１又は１に記載の基準電圧回路。
【請求項４】
制御信号を出力するバイアス回路と、
前記制御信号を入力して前記制御信号レベルによりオン・オフ動作し、高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、
前記出力電圧の電位と抵抗分割された電位を入力してこの２つの電位差を比較増幅してその信号を前記バイアス回路に送信し、前記差動増幅回路の起動時に大きな信号を発生して前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達すると小さな信号発生して前記出力電圧を維持させるコンパレータと、
を具備することを特徴とする基準電圧回路。
【請求項５】
高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位をバイポーラトランジスタの順方向ベース・エミッタ間を介して入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、
前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタと、
を具備することを特徴とする基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に低消費電力化した基準電圧回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、高集積化、高機能化が進み、それと共に外部電源を降圧或いは昇圧した電源を用いた半導体集積回路、例えば、電源ＩＣ、ＳｏＣ（System  on  a  chip）、フラッシュメモリ、種々のドライバＩＣ等が各種機器に用いられている。電源回路は、定電流回路、定電圧回路、増幅回路、レギュレータ、基準電圧回路等から構成されている。基準電圧回路は、電源変動や温度変化に影響されずに、回路動作の基準となる安定した電圧又は電圧源を発生して、レギュレータや半導体集積回路内部に基準電圧を供給する（例えば、非許文献１。）。
【０００３】
そして、半導体集積回路の微細化、高集積化、高機能化とともに、携帯電話やパーソナルコンピュータに代表される携帯型電子機器が広く普及するにつれて電源として用いる電池動作の長時間化が要求されている。このため、電源回路を含めた半導体集積回路の低消費電力化が必要となり、基準電圧回路においても消費電流を抑制しなければならない。
【０００４】
上述した基準電圧回路においては、低消費電力化を図るために出力電圧を出力する増幅回路の消費電流を低減すると、基準電圧回路の起動時に安定化コンデンサに電荷を充電する時間が長くなり、出力電圧が安定するまでの時間がかかるという問題点がある。
【非特許文献１】社団法人  電気学会編者［パワーデバイス・ハンドブック］（株）コロナ社１９９６年7月３０日発行（Ｐ２３２、図８．１３３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低消費電力で、且つ出力電圧の立ち上がり時間が早い基準電圧回路を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の基準電圧回路は、高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタとを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の基準電圧回路は、制御信号を出力するバイアス回路と、前記制御信号を入力して前記制御信号レベルによりオン・オフ動作し、高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、低消費電力で、且つ出力電圧の立ち上がり時間が早い基準電圧回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る基準電圧回路について、図面を参照して説明する。図１は基準電圧回路を示す回路図、図２は基準電圧回路の差動増幅回路を示す回路図である。
【００１１】
図１に示すように、基準電圧回路１は、差動増幅回路２、バイアス回路３、ＮｃｈＭＯＳトランジスタＮ１、及び抵抗Ｒ１、Ｒ２、Ｒ３から構成されている。
【００１２】
抵抗Ｒ１、Ｒ２、Ｒ３は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられている。なお、抵抗Ｒ１、Ｒ２、Ｒ３には温度係数の小さな、例えば、フィールド絶縁膜上に設けられた多結晶ポリシリコン膜を用いるのがよい。
【００１３】
ＮｃｈＭＯＳトランジスタＮ１は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートが抵抗Ｒ１とＲ２の間に接続され、ソースが差動増幅回路２の出力側に接続されている。ここで、ＮｃｈＭＯＳトランジスタＮ１の閾値電圧は、高電位側電源Ｖｄｄと抵抗Ｒ１及びＲ２の中間点の電位との差分に等しいように設定するのが好ましい。
【００１４】
差動増幅回路２は、抵抗Ｒ２及びＲ３により抵抗分割された電位Ｖｒと帰還としての出力電圧Ｖｏｕｔを入力して、２つの入力電圧差を増幅して出力電圧Ｖｏｕｔとして出力する。バイアス回路３は、差動増幅回路２にバイアス電位Ｖｂを供給する。基準電圧回路１の出力側と低電位側電源Ｖｓｓの間に設けられた安定化コンデンサＣ１は、基準電圧回路１の出力電圧を安定化させる。ここで、安定化コンデンサＣ１には比較的容量の大きな、例えば、数百ｎＦ以上のコンデンサを用いる。
【００１５】
図２に示すように、差動増幅回路２は、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２及びＮｃｈＭＯＳトランジスタＮ１、Ｎ２、Ｎ３から構成されている。ＰｃｈＭＯＳトランジスタＰ１は、ソースが高電位電源Ｖｄｄに接続され、ゲートがドレインに接続されている。ＰｃｈＭＯＳトランジスタＰ２は、ソースが高電位電源Ｖｄｄに接続され、ゲートがＰｃｈＭＯＳトランジスタＰ１のゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２は、カレントミラー回路を構成している。
【００１６】
ＮｃｈＭＯＳトランジスタＮ１は、ドレインがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、帰還としての出力電圧Ｖｏｕｔが入力される。ＮｃｈＭＯＳトランジスタＮ２は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレインに接続され、ゲートに抵抗分割された電位Ｖｒが入力される。そして、ＰｃｈＭＯＳトランジスタＰ２のドレインとＮｃｈＭＯＳトランジスタＮ２のドレインの間から出力電圧Ｖｏｕｔが出力される。
【００１７】
ＮｃｈＭＯＳトランジスタＮ３は、ドレインがＮｃｈＭＯＳトランジスタＮ１、Ｎ２のソースに接続され、ゲートにバイアス回路３から供給されたバイアス電位Ｖｂが入力され、バイアス電位ＶｂがＨｉｇｈレベルの時に動作して低電位側電源Ｖｓｓに貫通電流Ｉｃを流し、この時差動増幅回路２は動作する。そして、バイアス電位ＶｂがＬｏｗレベルの時ＮｃｈＭＯＳトランジスタＮ３はオフし、差動増幅回路２は動作を停止する。
【００１８】
次に、基準電圧回路の動作について、図３、４を参照して説明する。図３は基準電圧回路の出力特性を示す出力波形図で、図３（ａ）は本実施例の特性を示し、図３（ｂ）は従来の特性を示す。図４は基準電圧回路の消費電流を示す図で、図４（ａ）は本実施例の特性を示し、図４（ｂ）は従来の特性を示す。
【００１９】
図３に示すように、従来では、基準電圧回路が起動してから出力電圧Ｖｏｕｔが安定するまで時間がかかる。一方、本実施例では、基準電圧回路が起動してから出力電圧Ｖｏｕｔが安定する時間が従来例よりも約１／４に短縮されている。
【００２０】
そして、図４に示すように、従来例では、基準電圧回路が起動から出力電圧が安定するまで低消費電流、例えば、数μＡ以下で、且つ一定である。一方、本実施例では、基準電圧回路１が起動するとＮｃｈＭＯＳトランジスタＮ１がオンして、出力電圧Ｖｏｕｔを上昇させる動きを開始し、出力電圧Ｖｏｕｔが所定の電圧、例えば、基準電圧１．２７Ｖまで達するとＮｃｈＭＯＳトランジスタＮ１がオフする。このため、基準電圧回路の起動時に比較的大きな消費電流が流れ、その後、すぐに従来と同等の低消費電流レベルになる。
【００２１】
上述したように、本実施例の基準電圧回路では、高電位側電源Ｖｄｄと差動増幅回路２の間にＮｃｈＭＯＳトランジスタＮ１を設けている。そして、ＮｃｈＭＯＳトランジスタＮ１は基準電圧回路１の起動時にオンして出力電圧Ｖｏｕｔを上昇させる動きを行い、出力電圧Ｖｏｕｔが所定の電圧に達した時にはオフする。したがって、低消費電力で、且つ出力電圧の立ち上がり時間を従来よりも早くすることができる。
【００２２】
なお、本実施例では、差動増幅回路２をＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタからなるＣＭＯＳ構成にしているが、ＰＮＰトランジスタ及びＮＰＮトランジスタ構成にしてもよい。この場合、バイアス回路から差動増幅回路に供給されるのはバイアス電流となる。また、差動増幅回路２にカレントミラー回路を用いているが、抵抗負荷やトランジスタ負荷を用いてもよく、更に、カスコードタイプの差動増幅回路を用いてもよい。そして、本実施例では、ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等を用いてもよい。
【実施例２】
【００２３】
次に、本発明の実施例２に係る基準電圧回路について、図面を参照して説明する。図５は基準電圧回路を示す回路図である。本実施例では、実施例１のＮｃｈＭＯＳトランジスタの代わりにコンパレータを設けている。
【００２４】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２５】
図５に示すように、基準電圧回路１ａは、差動増幅回路２、バイアス回路３ａ、コンパレータ４、及び抵抗Ｒ４、Ｒ５、Ｒ６から構成されている。抵抗Ｒ４、Ｒ５、Ｒ６は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられている。なお、抵抗Ｒ４、Ｒ５、Ｒ６には温度係数の小さな、例えば、フィールド絶縁膜上に設けられた多結晶ポリシリコン膜を用いるのがよい。
【００２６】
差動増幅回路２は、抵抗Ｒ４及びＲ５により抵抗分割された電位Ｖｒａと帰還としての出力電圧Ｖｏｕｔを入力して、２つの入力電圧差を増幅して出力電圧Ｖｏｕｔとして出力する。コンパレータ４は、抵抗Ｒ５及びＲ６により抵抗分割された電位Ｖｒｂと帰還としての出力電圧Ｖｏｕｔを入力して、２つの入力電圧差を比較増幅してその信号をバイアス回路３ａに送信する。バイアス回路３ａは、コンパレータ４から出力された信号を入力し、バイアス電位Ｖｂを差動増幅回路２に送信する。
【００２７】
次に、基準電圧回路の動作について、図６、７を参照して説明する。図６は基準電圧回路の出力特性を示す出力波形図で、図６（ａ）は本実施例の特性を示し、図６（ｂ）は従来の特性を示す。図７は基準電圧回路の消費電流を示す図で、図７（ａ）は本実施例の特性を示し、図７（ｂ）は従来の特性を示す。
【００２８】
図６に示すように、従来では、基準電圧回路が起動してから出力電圧Ｖｏｕｔが安定するまで時間がかかる。一方、本実施例では、基準電圧回路が起動してから出力電圧Ｖｏｕｔが安定する時間が従来例よりも約１／３に短縮されている。
【００２９】
そして、図７に示すように、従来例では、基準電圧回路が起動から出力電圧が安定するまで低消費電流で、且つ一定である。一方、本実施例では、基準電圧回路１の起動時、コンパレータ４に入力される２つの入力電圧差が大きいのでコンパレータ４からバイアス回路３ａに出力される出力信号が大きくなり、バイアス回路３ａから差動増幅回路２に供給されるバイアス電位Ｖｂが大きくなる。このため、差動増幅回路２、バイアス回路３ａ、及びコンパレータ４の動作電流が増加するので基準電圧回路に比較的大きな消費電流が流れる。そして、出力電圧Ｖｏｕｔが所定の電圧に達するとコンパレータ４に入力される２つの入力電圧差は抵抗Ｒ５による電位差分だけとなり、電位差は小さくなる。このため、基準電圧回路１の起動後、すぐに従来と同等の低消費電流レベルになる。
【００３０】
上述したように、本実施例の基準電圧回路では、差動増幅回路２の出力電圧Ｖｏｕｔと抵抗Ｒ５及びＲ６により抵抗分割された電位Ｖｒｂを入力し、この２つの入力電圧差を比較増幅してその信号をバイアス回路３ａに送信するコンパレータ４が設けられている。そして、コンパレータ４は基準電圧回路１の起動時に大きな信号をバイアス回路３ａに送信して出力電圧Ｖｏｕｔを上昇させる動きを行い、出力電圧Ｖｏｕｔが所定の電圧に達した時には非常に小さな信号しかバイアス回路３ａに送信しない。したがって、低消費電力で、且つ出力電圧の立ち上がり時間を従来よりも早くすることができる。
【実施例３】
【００３１】
次に、本発明の実施例３に係る基準電圧回路について、図面を参照して説明する。図８は基準電圧回路を示す回路図、図９は基準電圧回路の差動増幅回路を示す回路図である。本実施例では、基準電圧回路に供給される高電位側電源の極性を変更している。
【００３２】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３３】
図８に示すように、基準電圧回路１ｂは、差動増幅回路２ａ、バイアス回路３ｂ、ＰｃｈＭＯＳトランジスタＰ２０、及び抵抗Ｒ７、Ｒ８、Ｒ９から構成され、負の出力電圧Ｖｏｕｔを出力する。抵抗Ｒ７、Ｒ８、Ｒ９は、負の高電位側電源−Ｖｄｄと低電位側電源Ｖｓｓの間に設けられている。なお、抵抗Ｒ７、Ｒ８、Ｒ９には温度係数の小さな、例えば、フィールド絶縁膜上に設けられた多結晶ポリシリコン膜を用いるのがよい。そして、負の高電位側電源−Ｖｄｄは、内部電源発生回路或いは外部電源から供給される。
【００３４】
ＰｃｈＭＯＳトランジスタＰ２０は、ドレインが負の高電位側電源−Ｖｄｄに接続され、ゲートが抵抗Ｒ７とＲ８の間に接続され、ソースが差動増幅回路２ａの出力側に接続されている。ここで、ＰｃｈＭＯＳトランジスタＰ２０の閾値電圧は、負の高電位側電源−Ｖｄｄと抵抗Ｒ７及びＲ８の中間点の電位との差分に等しいように設定するのが好ましい。
【００３５】
差動増幅回路２ａは、抵抗Ｒ８及びＲ９により抵抗分割された電位Ｖｒｃと帰還としての出力電圧Ｖｏｕｔを入力して、２つの入力電圧差を増幅して出力電圧Ｖｏｕｔとして出力する。バイアス回路３ｂは、差動増幅回路２ａに負の電位を有するバイアス電位Ｖｂ１を送信する。
【００３６】
図９に示すように、差動増幅回路２ａは、ＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３及びＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２から構成されている。ＮｃｈＭＯＳトランジスタＮ１１は、ソースが負の高電位電源―Ｖｄｄに接続され、ゲートがドレインに接続されている。ＮｃｈＭＯＳトランジスタＮ１２は、ソースが負の高電位電源―Ｖｄｄに接続され、ゲートがＮｃｈＭＯＳトランジスタＮ１１のゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２は、カレントミラー回路を構成している。
【００３７】
ＰｃｈＭＯＳトランジスタＰ１１は、ドレインがＮｃｈＭＯＳトランジスタＮ１１のドレインに接続され、ゲートに帰還としての出力電圧Ｖｏｕｔが入力される。ＰｃｈＭＯＳトランジスタＰ１２は、ドレインがＮｃｈＭＯＳトランジスタＮ１２のドレインに接続され、ゲートに抵抗分割された電位Ｖｒｃが入力される。そして、ＮｃｈＭＯＳトランジスタＮ１２のドレインとＰｃｈＭＯＳトランジスタＰ１２のドレインの間から出力電圧Ｖｏｕｔが出力される。
【００３８】
ＰｃｈＭＯＳトランジスタＰ１３は、ドレインがＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２のソースに接続され、ゲートに負の電位を有するバイアス電位Ｖｂ１が入力され、バイアス電位Ｖｂ１の高電位の時に動作して低電位側電源Ｖｓｓから貫通電流Ｉｃを流す。
【００３９】
上述したように、本実施例の基準電圧回路では、負の高電位側電源−Ｖｄｄと差動増幅回路２ａの間にＰｃｈＭＯＳトランジスタＰ２０設けている。そして、ＰｃｈＭＯＳトランジスタＰ２０は基準電圧回路１の起動時にオンして出力電圧Ｖｏｕｔを上昇させる動きを行い、出力電圧Ｖｏｕｔが所定の電圧に達した時にはオフする。したがって、実施例１と同様な効果を有する。
【実施例４】
【００４０】
次に、本発明の実施例４に係る基準電圧回路について、図面を参照して説明する。図１０はＮＰＮトランジスタの順方向ベース・エミッタ間電圧Ｖｂｅを基準にした基準電圧回路を示す回路図である。
【００４１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図１０に示すように、基準電圧回路１ｃは、差動増幅回路２ｂ、ＮｃｈＭＯＳトランジスタＮ２０、ＮＰＮトランジスタＱ１、Ｑ２、及び抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４から構成されている。
【００４３】
抵抗Ｒ１１、ＮＰＮトランジスタＱ１、抵抗Ｒ１２、Ｒ１３は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられている。ＮＰＮトランジスタＱ２及び抵抗Ｒ１４も高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられている。
【００４４】
ＮＰＮトランジスタＱ１は、コレクタが抵抗Ｒ１１に接続され、エミッタが抵抗Ｒ１２に接続されている。ＮＰＮトランジスタＱ２は、コレクタが高電位側電源Ｖｄｄに接続され、エミッタが抵抗Ｒ１４に接続されている。そして、ＮＰＮトランジスタＱ１及びＱ２のベースは差動増幅回路２ｂの出力側に接続されている。ここで、ＮＰＮトランジスタＱ１、Ｑ２は、特性のペアー性に優れたもので、コレクタがＮ型シリコン基板、ベースがＰウエル層、エミッタがＮｃｈＭＯＳトランジスタのソース・ドレイン層と同一なＮ＋拡散層からなる構造であり、新規なプロセスを必要としない周知のＣＭＯＳプロセスで形成可能である。
【００４５】
ＮｃｈＭＯＳトランジスタＮ２０は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートが抵抗Ｒ１とＮＰＮトランジスタＱ１の間に接続され、ソースが差動増幅回路２ｂの出力側に接続されている。なお、ＮｃｈＭＯＳトランジスタＮ２０の閾値電圧は、高電位側電源Ｖｄｄと抵抗Ｒ１１及びＮＰＮトランジスタＱ１Ｒ２の中間点の電位との差分に等しいように設定するのが好ましい。
【００４６】
差動増幅回路２ｂは、抵抗Ｒ２及びＲ３により抵抗分割された電位Ｖｒｄと、ＮＰＮトランジスタＱ２のエミッタと抵抗Ｒ１４の間の電位Ｖａを入力して、２つの入力電圧差を増幅して出力電圧Ｖｏｕｔとして出力する。そして、出力された出力電圧Ｖｏｕｔは再度ＮＰＮトランジスタＱ１及びＱ２のベースに送信される帰還構造を有している。ここで、ＮＰＮトランジスタＱ１、Ｑ２の順方向ベース・エミッタ間電圧Ｖｂｅは、負の温度係数を有しているので抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４には正の小さな温度係数を有する、例えば、フィールド絶縁膜上に設けられた多結晶ポリシリコン膜を用いるのがよい。
【００４７】
上述したように、本実施例の基準電圧回路では、高電位側電源Ｖｄｄと差動増幅回路２の間にＮｃｈＭＯＳトランジスタＮ２０を設けている。そして、ＮｃｈＭＯＳトランジスタＮ１は基準電圧回路１の起動時にオンして出力電圧Ｖｏｕｔを上昇させる動きを行い、出力電圧Ｖｏｕｔが所定の電圧に達した時にはオフする。したがって、実施例１と同様な効果を有する。
【００４８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４９】
例えば、本実施例では、抵抗分割された電位を差動増幅回路に入力しているが、低電流回路、低電圧回路、及びバンドギャップ回路を介して所定の電位を差動増幅回路に入力するバンドギャップ基準電圧回路に適用できる。また、本実施例では、比較的簡略な差動増幅回路を用いているが、複数段の差動段、増幅段、或いは出力側にソースフォロア段等を設けてもよい。また、バイアス回路からの制御信号を直接差動段直下のＭＯＳトランジスタ入力せずに、カレントミラー回路等を介して入力してもよい。この場合、バイアス回路から供給されるのはバイアス電流となる。
【００５０】
そして、実施例３では、低消費電力で、且つ負の出力電圧の立ち上がり時間を従来よりも早くするためにＰｃｈＭＯＳトランジスタＰ２０を設けているが、代わりにコンパレータを設けてもよい。
【００５１】
更に、実施例４ではＮＰＮトランジスタの順方向ベース・エミッタ間電圧Ｖｂｅを基準にした基準電圧回路について説明したが、ＮＰＮトランジスタの代わりに接合型ＦＥＴを用いてもよい。
【００５２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を接合型ＦＥＴの順方向ゲート・ソース間を介して入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタとを有する基準電圧回路。
【００５３】
（付記２）  バイアス電流を出力するバイアス回路と、前記バイアス電流を入力して前記バイアス電流レベルによりオン・オフ動作し、高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタとを有する基準電圧回路。
【００５４】
（付記３）  高電位側電源と低電位側電源の間に設けられた抵抗により抵抗分割された電位と帰還としての出力電圧の電位を入力し、この２つの電位差を増幅して出力電圧を出力する差動増幅回路と、前記高電位側電源と前記差動増幅回路の出力側の間に設けられ、ゲートに入力される電圧は、前記高電位側電源の電圧から閾値電圧分だけ低い電圧が印加され、前記差動増幅回路の起動時にオンして前記出力電圧を上昇させ、前記出力電圧が所定の電圧に達するとオフするトランジスタとを有する基準電圧回路。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る基準電圧回路を示す回路図。
【図２】本発明の実施例１に係る基準電圧回路の差動増幅回路を示す回路図。
【図３】本発明の実施例１に係る基準電圧回路の出力特性を示す出力波形図。
【図４】本発明の実施例１に係る基準電圧回路の消費電流を示す図。
【図５】本発明の実施例２に係る基準電圧回路を示す回路図。
【図６】本発明の実施例２に係る基準電圧回路の出力特性を示す出力波形図。
【図７】本発明の実施例２に係る基準電圧回路の消費電流を示す図。
【図８】本発明の実施例３に係る基準電圧回路を示す回路図。
【図９】本発明の実施例３に係る基準電圧回路の差動増幅回路を示す回路図。
【図１０】本発明の実施例４に係る基準電圧回路を示す回路図。
【符号の説明】
【００５６】
１、１ａ、１ｂ、１ｃ  基準電圧回路
２、２ａ、２ｂ  差動増幅回路
３、３ａ、３ｂ  バイアス回路
４  コンパレータ
Ｃ１  安定化コンデンサ
Ｉｃ  貫通電流
Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２、Ｎ２０  ＮｃｈＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２０  ＰｃｈＭＯＳトランジスタ
Ｑ１、Ｑ２  ＮＰＮトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４  抵抗
Ｖａ  電位
Ｖｂ、Ｖｂ１  バイアス電位
Ｖｄｄ  高電位側電源
−Ｖｄｄ  負の高電位側電源
Ｖｏｕｔ  出力電位
Ｖｒ、Ｖｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｒｄ  抵抗分割された電位
Ｖｓｓ  低電位側電源
ＶＢＡＴ  外部電源
Ｖｃｃ  高電位側電源
―Ｖｃｃ  負の高電位側電源
ＶＣＨ  正の内部電源
ＶＧＨ  正の高電圧内部電源
ＶＣＬ  負の内部電源
ＶＧＬ  負の高電圧内部電源
ＶＬＬ  立ち下げ時の電位
Ｖｐ  コンパレータ出力信号
Ｖｒｅｆ１〜３、Ｖｒｅｆ１１〜１３  基準電位
Ｖｓｓ  低電位側電源
【図１】
2005322152.tif 000003
【図２】
2005322152.tif 000004
【図３】
2005322152.tif 000005
【図４】
2005322152.tif 000006
【図５】
2005322152.tif 000007
【図６】
2005322152.tif 000008
【図７】
2005322152.tif 000009
【図８】
2005322152.tif 000010
【図９】
2005322152.tif 000011
【図１０】
2005322152.tif 000012