(57)【要約】【課題】様々なテストモードと通常動作モードとを正確に判別できる半導体装置及びその動作モードの判別方法を提供することにある。【解決手段】外部電源電位ＶＤＤを降圧して動作に必要な内部電源電位Ｖｉｎｔを生成し、更に内部電源電位Ｖｉｎｔを可変にして内部発生電位ＶＬを発生する内部電位発生部４と、外部からテストモード入力信号ＴＭＥ及びアドレス信号Ａ０〜Ａｎを入力すると、内部発生電位ＶＬの電位レベルに達するテスト信号ＳＴｍを生成するテスト信号生成部５ａと、外部からテストモード入力信号ＴＭＥを入力して、且つ内部で生成された出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含むデータＤ０〜Ｄｉを生成して、データ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力するデータ入出力部６ａとを備える。【選択図】      図１
2005043074.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電位を降圧して動作に必要な内部電源電位を生成し、更に前記内部電源電位を可変にして内部発生電位を発生する内部電位発生部と、
外部からテストモード入力信号及びアドレス信号を入力すると、前記内部発生電位の電位レベルに達するテスト信号を生成するテスト信号生成部と、
外部から前記テストモード入力信号を入力して、且つ内部で生成された出力イネーブル信号、メモリセルデータ及び前記テスト信号を入力すると、テストモードのデータ又は通常動作モードのデータを生成して、対応するデータ入出力端子へそれぞれ出力するデータ入出力部
とを備えることを特徴とする半導体装置。
【請求項２】
前記テスト信号生成部は、
前記テストモード入力信号及び前記アドレス信号の各ビットの組合せにより、制御信号を生成する制御部と、
前記制御信号を入力すると、前記内部発生電位の電位レベルに達するテスト信号をそれぞれ生成する出力バッファ部
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記データ入出力部は、
前記出力イネーブル信号、前記メモリセルデータ及び前記テストモード入力信号の各ビットの組合せにより、第１及び第２の制御信号を生成する制御回路と、
前記第１及び第２の制御信号及び前記テスト信号を入力すると、前記外部電源電位の電位レベルに達する前記通常モードのデータを生成して、若しくは前記テスト信号を入力すると、前記内部発生電位の電位レベルに達する前記テストモードのデータを生成して、前記データ入出力端子へ出力する出力バッファ回路
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御回路は、
前記出力イネーブル信号を反転する第１のインバータ回路と、
前記テストモード入力信号及び反転された前記出力イネーブル信号を否定論理和演算して、第３の制御信号を生成する否定論理和回路と、
前記第３の制御信号を反転する第２のインバータ回路と、
前記メモリセルデータを反転する第３のインバータ回路と、
反転された前記第３の制御信号及び反転された前記メモリセルデータを論理和演算して、前記第１の制御信号を生成する論理和回路と、
前記第３の制御信号及び反転された前記メモリセルデータを論理積演算して、前記第２の制御信号を生成する論理積回路
とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力バッファ回路は、
前記論理和回路の出力側にゲートが接続され、第１の基準電位端子にソースが接続され、且つ前記テスト信号生成回路及び外部へ接続するデータ端子に接続されたｐチャンネルＭＯＳトランジスタと、
前記論理積回路の出力側にゲートが接続され、第２の基準電位端子にソースが接続され、且つ前記ｐチャンネルＭＯＳトランジスタのドレインにドレインが接続されたｎチャンネルＭＯＳトランジスタ
とを備えることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記データ入出力部は、
前記出力イネーブル信号、前記メモリセルデータ及び前記テスト信号の各ビットの組合せにより、第１〜第３の制御信号を生成する制御回路と、
前記第１〜第３の制御信号を入力すると、外部からの接地電位の電位レベルに達する前記通常モードのデータ、又は前記外部電源電位及び前記内部発生電位の電位レベルに達する前記テストモードのデータを生成して、前記データ入出力端子へ出力する出力バッファ回路
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記制御回路は、
前記出力イネーブル信号を反転する第１のインバータ回路と、
前記テスト信号を反転する第２のインバータ回路と、
前記メモリセルデータを反転する第３のインバータ回路と、
反転された前記出力イネーブル信号、反転された前記テスト信号及び反転された前記メモリセルデータを論理和演算して、前記第１の制御信号を生成する第１の論理和回路と、
反転された前記出力イネーブル信号、前記テスト信号及び反転された前記メモリセルデータを論理和演算して、前記第２の制御信号を生成する第２の論理和回路と、
前記出力イネーブル信号及び反転された前記メモリセルデータを論理積演算して、前記第３の制御信号を生成する論理積回路
とを備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記出力バッファ回路は、
前記第２の論理和回路の出力側にゲートが接続され、第１の基準電位端子にソースが接続され、且つ外部へ接続するデータ端子に接続された第１のｐチャンネルＭＯＳトランジスタと、
前記論理積回路の出力側にゲートが接続され、第２の基準電位端子にソースが接続され、且つ前記第１のｐチャンネルＭＯＳトランジスタのドレインにドレインが接続されたｎチャンネルＭＯＳトランジスタと、
前記第１の論理和回路の出力側にゲートが接続され、第３の基準電位端子にソースが接続され、且つ前記ｎチャンネルＭＯＳトランジスタと前記データ端子との接続点にドレインが接続された第２のｐチャンネルＭＯＳトランジスタ
とを備えることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記データ入出力部は、
前記出力イネーブル信号、前記メモリセルデータ及び前記テスト信号の各ビットの組合せにより、第１〜第３の制御信号を生成する制御回路と、
前記第１〜第３の制御信号を入力すると、外部からの接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第１の遷移時間を含む前記通常モードのデータ、又は前記接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第２の遷移時間を含む前記テストモードのデータを生成して、前記データ入出力端子へ出力する出力バッファ回路
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記データ入出力部は、
前記出力イネーブル信号、前記メモリセルデータ及び前記テスト信号の各ビットの組合せにより、第１〜第４の制御信号を生成する制御回路と、
前記第１〜第４の制御信号を入力すると、外部からの接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第１の遷移時間を含む前記通常モードのデータ、前記接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第２の遷移時間、及び前記接地電位の電位レベルから前記内部発生電位の電位レベルに達するのに要する第３及び第４の遷移時間を含む前記テストモードのデータを生成して、前記データ入出力端子へ出力する出力バッファ回路
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
外部電源電位を降圧して動作に必要な内部電源電位を生成し、更に前記内部電源電位を可変にして内部発生電位を発生するステップと、
外部からテストモード入力信号及びアドレス信号を入力すると、前記内部発生電位の電位レベルに達するテスト信号を生成するステップと、
外部から前記テストモード入力信号を入力して、且つ内部で生成された出力イネーブル信号、メモリセルデータ及び前記複数のテスト信号を入力すると、テストモードのデータ又は通常動作モードのデータを生成して、対応するデータ入出力端子へそれぞれ出力するステップと、
前記データ入出力端子の電位レベル又は異なる電位レベルに達するのに要する遷移時間を測定して、半導体装置の動作モードが前記テストモード又は前記通常動作モードであるかを判別するステップ
とを含むことを特徴とする動作モードの判別方法。
【請求項１２】
前記出力するステップは、
前記出力イネーブル信号、前記メモリセルデータ及び前記テスト信号の各ビットの組合せにより、第１〜第３の制御信号を生成するステップと、
前記第１〜第３の制御信号を入力すると、外部からの接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第１の遷移時間を含む前記通常モードのデータ、又は前記接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第２の遷移時間を含む前記テストモードのデータを生成して、前記データ入出力端子へ出力するステップ
とを含むことを特徴とする請求項１１に記載の動作モードの判別方法。
【請求項１３】
前記出力するステップは、
前記出力イネーブル信号、前記メモリセルデータ及び前記テスト信号の各ビットの組合せにより、第１〜第４の制御信号を生成するステップと、
前記第１〜第４の制御信号を入力すると、外部からの接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第１の遷移時間を含む前記通常モードのデータ、前記接地電位の電位レベルから前記外部電源電位の電位レベルに達するのに要する第２の遷移時間、及び前記接地電位の電位レベルから前記内部発生電位の電位レベルに達するのに要する第３及び第４の遷移時間を含む前記テストモードのデータを生成して、前記データ入出力端子へ出力するステップ
とを含むことを特徴とする請求項１１に記載の動作モードの判別方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、様々なテストモードと通常動作モードとを正確に判別できる半導体装置及びその動作モードの判別方法に関する。
【０００２】
【従来の技術】
半導体装置は、製造工程の最終段階でなされる検査工程において、様々な動作性能がテストモードにより検査される。そして、半導体装置の通常動作モードと、このテストモードとは、例えば、以下のようにして切り換えを行う方法が提案されている。半導体装置に設けられた外部テスト信号の入力レベルの制御により内部テスト信号を生成し、その内部テスト信号がローレベル信号の場合に通常動作モードと判断でき、内部信号がハイレベル信号の場合にテストモードに切り換えている（例えば、特許文献１参照。）。
【０００３】
また、テストモ−ド時において内部電位発生回路から出力される内部電位レベルをモニタする事を可能にしたり、規準電位と内部電位の比較結果を出力する事で内部電位の生成が正常に行われているかを判断出来る（例えば、特許文献２参照。）。
【０００４】
このように、半導体装置は、その検査工程において、特に、高温バイアス試験を実施する際でも、テスト専用パッドが必要になる。高温バイアス試験では、製品化に伴う実施状態を模擬した加速試験で、劣化原因を物理的、且つ時間的に加速し、短時間で結果を出すことができる。この高温バイアス試験の一例として、初期不良除去を目的とするバーンインテストがある。バーンインテストでは、通常、スクリーニング工程として、温度ストレス及び電圧ストレスを印加し、それぞれストレスの加速をテストモードを使用し短時間おこなう。また、長期信頼性の確認として、高温、低温バイアス試験を実施しデバイスの寿命予測を行う。
【０００５】
高温、低温バイアス試験では、製品化に伴う実施状態を模擬した加速試験で、劣化原因を物理的、且つ時間的に加速し、短時間で結果を出すことができる。
【０００６】
【特許文献１】
特開平８−３０６１９８号公報（第８頁、図１）
【０００７】
【特許文献２】
特開平１１−１６３９６号公報（第１１頁、図５、図６）
【０００８】
【発明が解決しようとする課題】
上記のような従来の半導体装置の検査工程では、様々なテストモードを使用しテストが合理化されていくが、マルチチップモジュール等の高密度に実装された半導体装置のテストモードと通常動作モードとを判別する際に、入力端子や入出力端子が共通になっていたり本数が制限されるため、正常にテストモードになっているかの検出が困難になる。そのため、内部電位のレベルをモニタする判別方法では、テストモードと通常動作モードとを判別できるが不十分である。また、様々テストモードの組み合わせに対応出来無いため半導体装置の検査工程が長くなる。
【０００９】
上記した従来技術の問題点を鑑み、本発明の目的は、マルチチップモジュール等の他のデバイスと入力端子や入出力端子が共通になっていても様々なテストモードと通常動作モードとを正確に判別できる半導体装置及びその動作モードの判別方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達するために、本発明の第１の特徴は、（イ）外部電源電位を降圧して動作に必要な内部電源電位を生成し、更に内部電源電位を可変にして内部発生電位を発生する内部電位発生部と、（ロ）外部からテストモード入力信号及びアドレス信号を入力すると、内部発生電位の電位レベルに達するテスト信号を生成するテスト信号生成部と、（ハ）外部からテストモード入力信号を入力して、且つ内部で生成された出力イネーブル信号、メモリセルデータ及びテスト信号を入力すると、テストモードのデータ又は通常動作モードのデータを生成して、対応するデータ入出力端子へそれぞれ出力するデータ入出力部とを備える半導体装置であることを要旨とする。
【００１１】
本発明の第２の特徴は、（イ）外部電源電位を降圧して動作に必要な内部電源電位を生成し、更に内部電源電位を可変にして内部発生電位を発生するステップと、（ロ）外部からテストモード入力信号及びアドレス信号を入力すると、内部発生電位の電位レベルに達するテスト信号を生成するステップと、（ハ）外部からテストモード入力信号を入力して、且つ内部で生成された出力イネーブル信号、メモリセルデータ及び複数のテスト信号を入力すると、テストモードのデータ又は通常動作モードのデータを生成して、対応するデータ入出力端子へそれぞれ出力するステップと、（ニ）データ入出力端子の電位レベル又は異なる電位レベルに達するのに要する遷移時間を測定して、半導体装置の動作モードがテストモード又は通常動作モードであるかを判別するステップとを含む判別方法であることを要旨とする。
【００１２】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成要素の大きさの比率等は現実のものとは異なることに留意すべきである。
【００１３】
（第１の実施の形態）
〈半導体装置１ａの構成〉
本発明の第１の実施の形態に係る半導体装置１ａは、図１に示すように、入出力制御回路２と、データ生成部３と、内部電位発生部４と、データ生成部３の出力側に接続されたテスト信号生成部５ａと、入出力制御回路２及びテスト信号生成部５ａの出力側及びデータ生成部３に接続されたデータ入出力部６ａとを備える。
【００１４】
入出力制御回路２は、外部からリードライト信号ＲＷ、出力イネーブル信号ＯＥ、第１のチップイネーブル信号ＣＥ１、第２のチップイネーブル信号ＣＥ２、下位バイト制御信号ＬＢ及び上位バイト制御信号ＵＢ等の複数の外部制御信号を入力する。そして、入出力制御回路２は、複数の外部制御信号に基づいて、出力イネーブル信号ＳＯＥ等の内部制御信号を出力する。なお、内部制御信号には、データ生成部３等を制御するためのチップイネーブル信号等が含まれる。
【００１５】
データ生成部３は、外部から複数のアドレス信号Ａ０〜Ａｎ（ｎは１以上の整数。）を入力する。そして、データ生成部３は、複数のアドレス信号Ａ０〜Ａｎに基づいて、対応するメモリセルデータＭＤ０〜ＭＤｉを出力する。
【００１６】
内部電位発生部４は、外部電源電位ＶＤＤを降圧して動作に必要な内部電源電位Ｖｉｎｔを生成し、更に内部電源電位Ｖｉｎｔを可変にして内部発生電位ＶＬを発生する。
【００１７】
テスト信号生成部５ａは、外部からテストモード入力信号ＴＭＥ及び複数のアドレス信号Ａ０〜Ａｎを入力すると、内部発生電位ＶＬの電位レベルに達する複数のテスト信号ＳＴ１〜ＳＴｍ（ｍ＝２ｎ）を生成する。
【００１８】
データ入出力部６ａは、外部からテストモード入力信号ＴＭＥを入力して、且つ内部で生成された出力イネーブル信号ＳＯＥ、複数のメモリセルデータＭＤ０〜ＭＤｉ及び複数のテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ及び通常モードのデータを含む複数のデータＤ０〜Ｄｉ（ｉは１以上の整数。）を生成して、対応する複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【００１９】
このため、第１の実施の形態に係る半導体装置１ａは、外部からリードライト信号ＲＷ、出力イネーブル信号ＯＥ、第１のチップイネーブル信号ＣＥ１、第２のチップイネーブル信号ＣＥ２、下位バイト制御信号ＬＢ及び上位バイト制御信号ＵＢをそれぞれ入力して、入出力制御回路２へ出力する外部制御信号入力端子１１ａ〜１１ｆと、外部からアドレス信号Ａ０〜Ａｎをそれぞれ入力して、データ生成部３へ出力するアドレス信号入力端子１２ａ〜１２ｎ＋１と、外部からテストモード入力信号ＴＭＥを入力して、テスト信号生成部５ａ及びデータ入出力部６ａへ出力するテストモード入力端子１３とを更に有する。
【００２０】
半導体装置１ａとしては、例えば、絶縁基板上に半導体チップを高密度に実装したマルチチップモジュール等が該当する。この場合、アドレス信号入力端子１２ａ〜１２ｎ＋１に接続されるアドレスバス及びデータ入出力端子１４ａ〜１４ｉ＋１に接続されるデータバスが、他の半導体チップと共通になっているものが存在する。また、データ入出力端子１４ａ〜１４ｉ＋１は、データ入出力部６ａへの入力端子とデータ入出力部６ａからの出力端子を１つの共通端子として入出力を取り扱う端子であって、入出力制御回路２によって制御される。
【００２１】
また、第１の実施の形態に係る半導体装置１ａは、内部電位発生部４に接続する第１の基準電位端子１５ａと、第２の基準電位端子１５ｂとを有する。なお、第１の基準電位端子１５ａは、図１にその接続配線を省略するが、データ生成部３、テスト信号生成部５ａ及びデータ入出力部６ａに接続されている。また、第２の基準電位端子１５ｂも、図１にその接続配線を省略するが、データ生成部３、内部電位発生部４、テスト信号生成部５ａ及びデータ入出力部６ａに接続されている。第１の基準電位端子１５ａ及び第２の基準電位端子１５ｂには、外部電源電位ＶＤＤ及び接地電位ＶＳＳがそれぞれ接続されている。
【００２２】
〈データ生成部３の構成〉
さらに、データ生成部３は、アドレス信号入力端子１２ａ〜１２ｎ＋１に入力側が接続されたアドレスバッファ回路３１と、アドレスバッファ回路３１の出力側に入力側が接続されたロウデコーダ回路３２と、アドレスバッファ回路３１の出力側に入力側が接続されたカラムデコーダ回路３３と、ロウデコーダ回路３２及びカラムデコーダ回路の出力側に接続されたメモリセルアレイ３４と、メモリセルアレイ３４に入力側が接続されたセンスアンプ回路３５とを備える。
【００２３】
アドレスバッファ回路３１は、外部からアドレス信号Ａ０〜Ａｎを、アドレス信号入力端子１２ａ〜１２ｎを介してそれぞれ入力する。そして、アドレスバッファ回路３１は、アドレス信号Ａ０〜Ａｎに基づいて、複数の行アドレス信号及び複数の列アドレス信号を出力する。メモリセルアレイ３４は、記憶情報を蓄える複数のメモリセルにより構成されており、所望のメモリセルを選択するワード線及び所望のメモリセルの記憶情報をやりとりするビット線を有する。さらに、メモリセルアレイ３４では、選択されたワード線に対応するメモリセルの記憶情報をビット線に読み出して、センスアンプ回路３５に出力する。ロウデコーダ回路３２は、複数の行アドレス信号をデコードして、メモリセルアレイ３４のワード線を選択する。カラムデコーダ回路３３は、複数の列アドレス信号をデコードして、メモリセルアレイ３４のビット線を選択する。センスアンプ回路３５は、メモリセルアレイからメモリセルの記憶情報を入力する。そして、センスアンプ回路３５は、メモリセルの記憶情報を増幅して、メモリセルデータＭＤ０〜ＭＤｉとして出力する。
【００２４】
〈内部電位発生部４の構成〉
また、内部電位発生部４は、第１の基準電位端子１５ａに接続された内部降圧回路４１と、内部降圧回路４１及び第１の基準電位端子１５ａに接続された電位発生回路４２とを備える。内部降圧回路４１は、外部から外部電源電位ＶＤＤを第１の基準電位端子１５ａを介して受けて、外部電源電位ＶＤＤを降圧し、半導体装置１ａの動作に必要な内部電源電位Ｖｉｎｔを発生する。電位発生回路４２は、外部電源電位ＶＤＤ及び内部降圧回路４１からの内部電源電位Ｖｉｎｔを受けて、内部電源電位Ｖｉｎｔを実施用範囲外の条件で可変にし、外部電源電位ＶＤＤ及び内部電源電位Ｖｉｎｔと異なる内部発生電位ＶＬを発生する。
【００２５】
〈テスト信号生成部５ａの構成〉
また、テスト信号生成部５ａは、テストモード入力端子１３に入力側が接続されたパルス発生回路５１と、アドレスバッファ回路３１及びパルス発生回路５１の出力側に入力側が接続されたアドレスラッチ回路５２と、アドレスラッチ回路５２の出力側及びテストモード入力端子１３に入力側が接続されたテスト信号生成回路５０ａとを備える。
【００２６】
パルス発生回路５１は、外部からテストモード入力端子１３を介して入力するテストモード入力信号ＴＭＥを受けて、パルス信号ＳＰを発生する。アドレスラッチ回路５２は、アドレス信号Ａ０〜Ａｎ及びパルス信号ＳＰを入力して、アドレス信号Ａ０〜Ａｎの論理値を確定しラッチする。テスト信号生成回路５０は、外部からテストモード入力信号ＴＭＥをテストモード入力端子１３を介して入力して、且つアドレスラッチ回路５２からアドレス信号Ａ０〜Ａｎを入力する。そして、テスト信号生成回路５０ａは、テスト信号ＳＴ１〜ＳＴｍを生成して、データ入出力部６ａに出力する。
【００２７】
さらに、テスト信号生成回路５０ａは、図２に示すように、制御部５７と、制御部５７の出力側に入力側が接続された出力バッファ部５８とを備える。制御部５７は、アドレス信号Ａ０〜Ａｎ及びテストモード入力信号ＴＭＥを入力する。そして、制御部５７は、テストモード入力信号ＴＭＥ及びアドレス信号Ａ０〜Ａｎの各ビットの組合せにより、制御信号ＳＡ１〜ＳＡｍを生成する。出力バッファ部５８は、パルス信号ＳＰ及び制御信号ＳＡ１〜ＳＡｍを入力すると、内部発生電位ＶＬの電位レベルに達するテスト信号ＳＴ１〜ＳＴｍを、データ入出力部６ａへ出力する。
【００２８】
このため、テスト信号生成回路５０ａは、アドレスラッチ回路５２からアドレス信号Ａ０〜Ａｎをそれぞれ入力して、制御部５７へ出力するアドレス信号端子５３ａ〜５３ｎ＋１と、外部からテストモード入力信号ＴＭＥを図１に示すテストモード入力端子１３を介して入力して、制御部５７へ出力するテストモード端子５４と、アドレスラッチ回路５２からパルス信号ＳＰを入力して、出力バッファ部５８へ出力するパルス端子５５と、出力バッファ部５８からテスト信号ＳＴ１〜ＳＴｍをそれぞれ入力して、データ入出力部６ａへ出力するテスト端子５６ａ〜５６ｍとを有する。
【００２９】
さらに、制御部５７は、アドレス信号端子５３ａ〜５３ｎ＋１に入力側が接続されたインバータ回路５７１ａ〜５７１ｎ＋１と、テストモード端子５４に入力側が接続されたインバータ回路５７２と、インバータ回路５７１ａ〜５７１ｎ＋１及びインバータ回路５７２の出力側及びアドレス信号端子５３ａ〜５３ｎ＋１に入力側が接続された否定論理和回路５７３ａ〜５７３ｍとを備える。インバータ回路５７１ａ〜５７１ｎ＋１は、アドレス信号Ａ０〜Ａｎをそれぞれ反転する。インバータ回路５７２は、テストモード入力信号ＴＭＥを反転する。また、否定論理和回路５７３ａ〜５７３ｍは、アドレス信号Ａ０〜Ａｎ及び反転されたアドレス信号Ａ０〜Ａｎのいずれかの信号及び反転されたテストモード入力信号ＴＭＥを否定論理和演算して、制御信号ＳＡ１〜ＳＡｍをそれぞれ生成する。
【００３０】
さらに、出力バッファ部５８は、パルス端子５５に入力側が接続され、否定論理和回路５７３ａ〜５７３ｍの出力側にそれぞれの入力側が接続され、且つテスト端子５６ａ〜５６ｍにそれぞれの出力側が接続された第１の出力バッファ回路５８ａ〜第ｍの出力バッファ回路５８ｍとを備える。第１の出力バッファ回路５８ａ〜第ｍの出力バッファ回路５８ｍは、パルス信号ＳＰを入力して、且つ制御信号ＳＡ１〜ＳＡｍをそれぞれ入力すると、内部発生電位ＶＬの電位レベルに達するテスト信号ＳＴ１〜ＳＴｍをデータ入出力部６ａにそれぞれ出力する。
【００３１】
さらに、第１の出力バッファ回路５８ａは、図３に示すように、制御端子５８１、パルス端子５８２、テストモード端子５８３、テスト端子５８４、第１の基準電位端子５８５ａ、第２の基準電位端子５８５ｂ、第３の基準電位端子５８５ｃ、第４の基準電位端子５８５ｄ及び第５の基準電位端子５８５ｅを有して、制御端子５８１に入力側が接続されパルス信号ＳＰが活性化された時にのみ機能する第１のインバータ回路５８６と、第１のインバータ回路５８６の出力側に入力側が接続された第２のインバータ回路５８７と、テストモード端子５８３にゲートが接続され、第１の基準電位端子５８５ａにソースが接続され、且つ第２のインバータ回路５８７の入力側にドレインが接続されたｐチャンネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｔｒ５１と、ｐＭＯＳトランジスタＴｒ５１のゲートにゲートが接続され、且つ第２のインバータ回路５８７の入力側及びｐＭＯＳトランジスタＴｒ５１のドレインにドレインが接続されたｎチャンネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５２と、第２のインバータ回路５８７の出力側にゲートが接続され、第２の基準電位端子５８５ｂにソースが接続され、且つｎＭＯＳトランジスタＴｒ５２のソースにドレインが接続されたｎＭＯＳトランジスタＴｒ５３と、第１のインバータ回路５８６の出力側、ｐＭＯＳトランジスタＴｒ５１のドレイン及びｎＭＯＳトランジスタＴｒ５２のドレインにゲートが接続され、第３の基準電位端子５８５ｃにソースが接続され、且つテスト端子５８４にドレインが接続されたｐＭＯＳトランジスタＴｒ５４と、第２のインバータ回路５８７の出力側にゲートが接続され、ｐＭＯＳトランジスタＴｒ５４のソースにソースが接続され、且つｐＭＯＳトランジスタＴｒ５４のドレインにドレインが接続されたｎＭＯＳトランジスタＴｒ５５とを備える。なお、図示を省略する第２の出力バッファ回路５８ｂ〜第ｍの出力バッファ回路５８ｍの構成は、第１の出力バッファ回路５８ａの構成と同様である。
【００３２】
制御端子５８１は、図２に示す否定論理和回路５７３ａの出力側に接続する。パルス端子５８２は、パルス端子５５に接続する。テストモード端子５８３は、テストモード端子５４に接続する。テスト端子５８４は、テスト端子５６ａに接続する。また、第１の基準電位端子５８５ａ及び第４の基準電位端子５８５ｄには、外部電源電位ＶＤＤが接続されている。第３の基準電位端子５８５ｃには、図１に示す内部電位発生部４で発生する内部発生電位ＶＬが接続されている。第２の基準電位端子５８５ｂ及び第５の基準電位端子５８５ｅには、接地電位ＶＳＳが接続されている。
【００３３】
第１のインバータ回路５８６は、制御部５７から制御信号ＳＡ１を制御端子５８１を介して入力すると、制御信号ＳＡ１を反転して、反転された制御信号ＳＡ１を出力する。さらに、第１のインバータ回路５８６は、パルス端子５８２にゲートが接続され、且つ第４の基準電位端子５８５ｄにソースが接続されたインバータ用ｎＭＯＳトランジスタＴｒ５６と、第１のインバータ回路５８６の入力ノードにゲートが接続され、インバータ用ｎＭＯＳトランジスタＴｒ５６のドレインにソースが接続され、且つ第１のインバータ回路５８６の出力ノードにドレインが接続されたインバータ用ｐＭＯＳトランジスタＴｒ５７と、インバータ用ｐＭＯＳトランジスタＴｒ５７のゲートにゲートが接続され、且つインバータ用ｐＭＯＳトランジスタＴｒ５７のドレインにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ５８と、インバータ用ｎＭＯＳトランジスタＴｒ５６のゲートにゲートが接続され、第５の基準電位端子５８５ｅにソースが接続され、且つインバータ用ｎＭＯＳトランジスタＴｒ５８のソースにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ５９とを備える。
【００３４】
インバータ用ｎＭＯＳトランジスタＴｒ５６及びインバータ用ｎＭＯＳトランジスタＴｒ５９は、パルス発生回路５１から生成されたパルス信号ＳＰをパルス端子５８２を介してゲートに入力する。そして、パルス信号ＳＰがハイレベル信号である場合、即ちゲートとソースとの間の電位が閾値電圧より高くなる場合に、インバータ用ｎＭＯＳトランジスタＴｒ５６及びインバータ用ｎＭＯＳトランジスタＴｒ５９がオンしてソースとドレインとの間を導通する。一方、パルス信号ＳＰがローレベル信号である場合、即ちゲートとソースとの間の電位が閾値電圧より低くなる場合に、インバータ用ｎＭＯＳトランジスタＴｒ５６及びインバータ用ｎＭＯＳトランジスタＴｒ５９がオフしてソースとドレインとの間を遮断する。
【００３５】
また、インバータ用ｐＭＯＳトランジスタＴｒ５７及びインバータ用ｎＭＯＳトランジスタＴｒ５８は、制御信号ＳＡ１を制御端子５８１を介してゲートに入力する。そして、制御信号ＳＡ１がハイレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ５７がオフしてソースとドレインとの間を遮断して、且つインバータ用ｎＭＯＳトランジスタＴｒ５８がオンしてソースとドレインとの間を導通する。一方、制御信号ＳＡ１がローレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ５７がオンしてソースとドレインとの間を導通して、且つインバータ用ｎＭＯＳトランジスタＴｒ５８がオフしてソースとドレインとの間を遮断する。すなわち、パルス信号ＳＰがハイレベル信号である場合に、第１のインバータ回路５８６が制御信号ＳＡ１を反転する。一方、パルス信号ＳＰがローレベル信号である場合に、第１のインバータ回路５８６の出力がハイインピーダンス状態になる。
【００３６】
また、ｐＭＯＳトランジスタＴｒ５１及びｎＭＯＳトランジスタＴｒ５２は、テストモード入力信号ＴＭＥをテストモード端子５８３を介してゲートに入力する。そして、テストモード入力信号ＴＭＥがローレベル信号である場合に、ｐＭＯＳトランジスタＴｒ５１がオンしてソースとドレインとの間を導通して、且つｎＭＯＳトランジスタＴｒ５２がオフしてソースとドレインとの間を遮断する。一方、テストモード入力信号ＴＭＥがハイレベル信号である場合に、ｐＭＯＳトランジスタＴｒ５１がオフしてソースとドレインとの間を遮断して、且つｎＭＯＳトランジスタＴｒ５２がオンしてソースとドレインとの間を導通する。
【００３７】
また、第２のインバータ回路５８７は、反転された制御信号ＳＡ１、外部電源電位ＶＤＤの電位レベルの信号又は接地電位ＶＳＳの電位レベルの信号を入力すると、入力された信号を反転して、制御信号ＳＡ１、反転された外部電源電位ＶＤＤの電位レベルの信号又は反転された接地電位ＶＳＳの電位レベルの信号を出力する。さらに、ｎＭＯＳトランジスタＴｒ５３は、第２のインバータ回路５８７からの信号をゲートに入力する。そして、第２のインバータ回路５８７からの信号がハイレベル信号である場合に、ｎＭＯＳトランジスタＴｒ５３がオンしてソースとドレインとの間を導通する。一方、第２のインバータ回路５８７からの信号がローレベル信号である場合に、ｎＭＯＳトランジスタＴｒ５３がオフしてソースとドレインとの間を遮断する。
【００３８】
また、ｐＭＯＳトランジスタＴｒ５４は、反転された制御信号ＳＡ１、外部電源電位ＶＤＤの電位レベルの信号又は接地電位ＶＳＳの電位レベルの信号をゲートに入力して、且つｎＭＯＳトランジスタＴｒ５５は、第２のインバータ回路５８７からの信号をゲートに入力する。そして、ｐＭＯＳトランジスタＴｒ５４のゲートに入力された信号がローレベル信号である場合に、ｐＭＯＳトランジスタＴｒ５４及びｎＭＯＳトランジスタＴｒ５５がオンしてソースとドレインとの間を導通する。すなわち、第１の出力バッファ回路５８ａは、内部発生電位ＶＬの電位レベルのテスト信号ＳＴ１をテスト端子５８４を介して出力する。一方、ｐＭＯＳトランジスタＴｒ５４のゲートに入力された信号がハイレベル信号である場合に、ｐＭＯＳトランジスタＴｒ５４及びｎＭＯＳトランジスタＴｒ５５がオフしてソースとドレインとの間を遮断する。すなわち、第１の出力バッファ回路５８ａの出力は、ハイインピーダンス状態となる。
【００３９】
〈データ入出力部６ａの構成〉
さらに、図１に示すデータ入出力部６ａは、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ａのテスト信号生成回路５０の出力側及びテストモード入力端子１３に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側が接続されたデータ出力部６０と、データ入出力端子１４ａ〜１４ｉ＋１に入力側が接続されて、且つメモリセルアレイ３４に出力側が接続されたデータ入力回路６１とを備える。
【００４０】
データ出力部６０は、テストモード入力信号ＴＭＥ、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１をへそれぞれ出力する。データ入力回路６１は、データ入出力端子１４ａ〜１４ｉ＋１から外部からのデータを入力する。そして、データ入力回路６１は、外部からのデータをデータ生成部３のメモリセルアレイ３４に格納する。
【００４１】
さらに、データ出力部６０は、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ａのテスト信号生成回路５０の出力側及びテストモード入力端子１３に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１にそれぞれの出力側が接続された第１のデータ出力回路６０ａ〜第ｉ＋１のデータ出力回路６０ｉ＋１とを備える。第１のデータ出力回路６０ａ〜第ｉ＋１のデータ出力回路６０ｉ＋１は、テストモード入力信号ＴＭＥ、出力イネーブル信号ＳＯＥ及びテスト信号ＳＴ１〜ＳＴｍを入力して、且つメモリセルデータＭＤ０〜ＭＤｉをそれぞれ入力すると、複数のテストモードの組み合わせ情報又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【００４２】
さらに、第１のデータ出力回路６０ａは、図４に示すように、制御回路６８、制御回路６８の出力側に入力側が接続された出力バッファ回路６９とを備える。なお、図示を省略する第２のデータ出力回路６０ｂ〜第ｉ＋１のデータ出力回路６０ｉ＋１の構成は、第１のデータ出力回路６０ａの構成と同様である。
【００４３】
制御回路６８は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテストモード入力信号ＴＭＥを入力すると、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテストモード入力信号ＴＭＥの各ビットの組合せにより、第１の制御信号ＳＤ１及び第２の制御信号ＳＤ２を生成する。出力バッファ回路６９は、第１の制御信号ＳＤ１及び第２の制御信号ＳＤ２を入力すると、外部電源電位ＶＤＤの電位レベルに達する通常動作モードのデータＤ０を生成して、若しくはテスト信号ＳＴ１〜ＳＴｍを入力すると、内部発生電位ＶＬの電位レベルに達するテストモードのデータＤ０を生成して、図１に示すデータ入出力端子１４ａへ出力する。
【００４４】
このため、第１のデータ出力回路６０ａは、入出力制御回路２から出力イネーブル信号ＳＯＥを入力して、制御回路６８へ出力するイネーブル端子６２と、データ生成部３からメモリデータＭＤ０を入力して、制御回路６８へ出力するメモリセル端子６３と、外部からテストモード入力信号ＴＭＥをテストモード入力端子１３を介して入力して、制御回路６８へ出力するテストモード端子６４と、テスト信号生成部５ａからテスト信号ＳＴ１〜ＳＴｍを入力して、出力バッファ回路６９へ出力するテスト端子６５と、出力バッファ回路６９からデータＤ０を入力して、データ入出力端子１４ａへ出力するデータ端子６６とを有する。
【００４５】
また、第１のデータ出力回路６０ａは、出力バッファ回路６９に接続された第１の基準電位端子６７ａ及び第２の基準電位端子６７ｂを有する。第１の基準電位端子６７ａ及び第２の基準電位端子６７ｂには、外部電源電位ＶＤＤ及び接地電位ＶＳＳがそれぞれ接続されている。
【００４６】
さらに、制御回路６８は、イネーブル端子６２に入力側が接続された第１のインバータ回路６８１と、第１のインバータ回路６８１の出力側及びテストモード端子６４に入力側が接続された否定論理和回路６８２と、否定論理和回路６８２の出力側に入力側が接続された第２のインバータ回路６８３と、メモリセル端子６３に入力側が接続された第３のインバータ回路６８４と、第２のインバータ回路６８３及び第３のインバータ回路６８４の出力側に入力側が接続された論理和回路６８５と、否定論理和回路６８２及び第３のインバータ回路６８４の出力側に入力側が接続された論理積回路６８６とを備える。
【００４７】
第１のインバータ回路６８１は、イネーブル端子６２を介して入力する出力イネーブル信号ＳＯＥを反転する。また、否定論理和回路６８２は、テストモード端子６４を介して入力するテストモード入力信号ＴＭＥ及び反転された出力イネーブル信号ＳＯＥを否定論理和演算して、第３の制御信号ＳＤ３を生成する。第２のインバータ回路６８３は、第３の制御信号ＳＤ３を反転する。第３のインバータ回路６８４は、メモリセル端子６３を介して入力するメモリセルデータＭＤ０を反転する。
【００４８】
論理和回路６８５は、反転された第３の制御信号ＳＤ３及び反転されたメモリセルデータＭＤ０を論理和演算して、第１の制御信号ＳＤ１を生成する。論理積回路６８６は、第３の制御信号ＳＤ３及び反転されたメモリセルデータＭＤ０を論理積演算して、第２の制御信号ＳＤ２を生成する。ここで、論理和回路６８５は、例えば図４に示すように、第２のインバータ回路６８３及び第３のインバータ回路６８４の出力側に入力側が接続された否定論理和回路６８５ａと、否定論理和回路６８５ａの出力側に入力側が接続された論理和用インバータ回路６８５ｂとから構成される。また、論理積回路６８６は、例えば図４に示すように、否定論理和回路６８２及び第３のインバータ回路６８４の出力側に入力側が接続された否定論理積回路６８６ａと、否定論理積回路６８６ａの出力側に入力側が接続された論理積用インバータ回路６８６ｂとから構成される。
【００４９】
さらに、出力バッファ回路６９は、論理和回路６８５の出力側にゲートが接続され、第１の基準電位端子６７ａにソースが接続され、且つテスト端子６５及びデータ端子６６にドレインが接続されたｐＭＯＳトランジスタＴｒ６１と、論理積回路６８６にゲートが接続され、第２の基準電位端子６７ｂにソースが接続され、且つｐＭＯＳトランジスタＴｒ６１のドレインにドレインが接続されたｎＭＯＳトランジスタＴｒ６２とを備える。
【００５０】
ｐＭＯＳトランジスタＴｒ６１は、第１の制御信号ＳＤ１をゲートに入力する。そして、第１の制御信号ＳＤ１がローレベル信号である場合に、ｐＭＯＳトランジスタＴｒ６１がオンしてソースとドレインの間を導通する。一方、第１の制御信号ＳＤ１がハイレベル信号である場合に、ｐＭＯＳトランジスタＴｒ６１がオフしてソースとドレインの間を遮断する。ｎＭＯＳトランジスタＴｒ６２は、第２の制御信号ＳＤ２をゲートに入力する。そして、第２の制御信号ＳＤ２がハイレベル信号である場合に、ｎＭＯＳトランジスタＴｒ６２がオンしてソースとドレインとの間を導通する。一方、第２の制御信号ＳＤ２がローレベル信号である場合に、ｎＭＯＳトランジスタＴｒ６２がオフしてソースとドレインとの間を遮断する。
【００５１】
〈判別方法の手順〉
図１に示す半導体装置１ａは、製造工程の最終段階でなされる検査工程において、様々な動作性能をテストするためのテストモードがある。ここでは、マルチチップモジュール等の高密度に実装された半導体装置１ａが、テスト、特にバーンインテストを実施する際を考えてみる。第１の実施の形態に係る半導体装置１ａによるテストモードは、表１に示すように、モード１〜ｍからなる：
【表１】
2005043074.tif 000003
図１に示す半導体装置１ａにおいて、例えば表１のモード４を選択する場合、且つデータ入出力端子１４ａを介して出力されるデータＤ０をモニタする場合を考える。以下、このような前提条件の下で、図１〜図４を用いて、第１の実施の形態に係る半導体装置１ａを用いる、テストモードと通常動作モードとを判別する動作モードの判別方法の処理手順について、図５に示すタイミングチャートを参照して説明する。その際、半導体装置の０番地には“０”データが、その他の番地には“１”データが格納されている事とする。
【００５２】
（イ）先ず、時刻ｔ０において、図５（ａ）〜（ｈ）に示すように、アドレス信号Ａ０〜Ａｎ、テストモード入力信号ＴＭＥ及びパルス信号ＳＰは、ローレベル信号（Ｌ）である。すなわち、この時点では、通常動作モードである。また、テスト信号ＳＴ１〜ＳＴｍの出力は、ハイインピーダンス状態（Ｈｉ−Ｚ）である。また、データＤ０は、接地電位ＶＳＳの電位レベルである。また、アドレス信号Ａ０〜Ａｎがローレベル信号であるので、メモリセルデータＭＤ０は、ローレベル信号である。さらに、出力イネーブル信号ＳＯＥは、ハイレベル信号（Ｈ）である。
【００５３】
（ロ）次に、時刻ｔ１１において、図５（ａ）に示すアドレス信号Ａ０及び図５（ｂ）に示すアドレス信号Ａ１がハイレベル信号へ変化する。また、アドレス信号Ａ０及びＡ１がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【００５４】
（ハ）次に、時刻ｔ１２において、メモリセルデータＭＤ０のハイレベル信号への変化に伴い、図５（ｈ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【００５５】
（ニ）次に、時刻ｔ１３において、図５（ｈ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルに達する。この結果、図１に示すデータ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、通常動作モードと判断できる。
【００５６】
（ホ）次に、時刻ｔ１４において、図５（ｄ）に示すテストモード入力信号ＴＭＥがハイレベル信号へ変化する。すなわち、通常動作モードからテストモードに移行することを意味する。また、テストモード入力信号ＴＭＥがハイレベル信号へ変化するので、図５（ｈ）に示すデータＤ０の出力がハイインピーダンス状態になる。表１のモード４では、図２に示すテスト信号生成回路５０ａでは、アドレス信号Ａ２、インバータ回路５７１ａに反転されたアドレス信号Ａ０、インバータ回路５７１ｂに反転されたアドレス信号Ａ１及びインバータ回路５７２に反転されたテストモード入力信号ＴＭＥがそれぞれローレベル信号であるため、否定論理和回路５７３ｄが出力する制御信号ＳＡ４がハイレベル信号になる。一方、否定論理和回路５７３ａ〜５７３ｃ及び５７３ｅ〜５７３ｍが出力する制御信号ＳＡ１〜ＳＡ３およびＳＡ５〜ＳＡｍは、ローレベル信号である
（ヘ）次に、時刻ｔ１５において、図５（ｅ）に示すパルス信号ＳＰがハイレベル信号へ変化する。また、パルス信号ＳＰがハイレベル信号へ変化するので、テスト信号生成回路５０では、第１の出力バッファ回路５８ａの第１のインバータ回路５８６が制御信号ＳＡ１を反転する。第２の出力バッファ回路５８ｂ〜第ｍの出力バッファ回路５８ｍも同様に制御信号ＳＡ２〜ＳＡｍをそれぞれ反転する。表１のモード４では、制御信号ＳＡ４がハイレベル信号であるから、ｐＭＯＳトランジスタＴｒ５４のゲートにローレベル信号を入力し、且つｎＭＯＳトランジスタＴｒ５５のゲートにハイレベル信号を入力すると、ｐＭＯＳトランジスタＴｒ５４及びｎＭＯＳトランジスタＴｒ５５がオンしてソースとドレインとの間を導通する。従って、図５（ｇ）に示すテスト信号ＳＴ４は、内部発生電位ＶＬの電位レベルへ変化する。すなわち、テスト信号ＳＴ４が生成される。一方、制御信号ＳＡ１〜ＳＡ３及びＳＡ５〜ＳＡｍがハイレベル信号であるから、ｐＭＯＳトランジスタＴｒ５４のゲートに外部電源電位ＶＤＤの電位レベルの信号、即ちハイレベル信号を入力し、且つｎＭＯＳトランジスタＴｒ５５のゲートに反転された外部電源電位ＶＤＤの電位レベルの信号、即ちローレベル信号を入力すると、ｐＭＯＳトランジスタＴｒ５４及びｎＭＯＳトランジスタＴｒ５５がオフしてソースとドレインとの間を遮断する。従って、テスト信号ＳＴ１〜ＳＴ３及びＳＴ５〜ＳＴｍの出力は、ハイインピーダンス状態となる。さらに、テスト信号ＳＴ４が生成されるので、図５（ｈ）に示すデータＤ０も内部発生電位ＶＬの電位レベルへ変化する。この結果、データ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、通常動作モードからテストモードに移行したことを判断できる。
【００５７】
（ト）次に、時刻ｔ１６において、図５（ｅ）に示すパルス信号ＳＰがローレベル信号に変化する。この時点で、既にテスト信号ＳＴ４が生成されているので、図５（ｈ）に示すデータＤ０が変化しない。
【００５８】
（チ）次に、時刻ｔ１７において、図５（ａ）に示すアドレス信号Ａ０がローレベル信号に変化する。この時点で、パルス信号ＳＰがローレベル信号のためテスト信号ＳＴ４は変化しない。
【００５９】
（リ）次に、時刻ｔ１８において、図５（ｂ）に示すアドレス信号Ａ１がローレベル信号に変化する。この時点で、パルス信号ＳＰがローレベル信号のためテスト信号ＳＴ４は変化しない。
【００６０】
（ヌ）次に、時刻ｔ１９において、図５（ｄ）に示すテストモード入力信号ＴＭＥがローレベル信号へ変化する。すなわち、テストモードから通常動作モードに移行することを意味する。そして、テストモード入力信号ＴＭＥのローレベル信号への変化に伴い、図５（ｈ）に示すデータＤ０が接地電位ＶＳＳの電位レベルへ変化する。この結果、データ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、テストモードから通常動作モードに移行したことを判断できる。
【００６１】
このように、第１の実施の形態に係る半導体装置１ａによれば、図１に示すテスト信号生成部５ａは、外部からテストモード入力信号ＴＭＥ及びアドレス信号Ａ０〜Ａｎ入力すると、テスト信号ＳＴ１〜ＳＴｍをデータ入出力部６ａに出力する。また、図１に示すデータ入出力部６ａは、外部からテストモード入力信号ＴＭＥ、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、データ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。このため、第１の実施の形態に係る半導体装置１ａを用いる判別方法では、マルチチップモジュール等の他のデバイスと入力端子や入出力端子が共通になっていても、データ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力される複数のデータＤ０〜Ｄｉをモニタすることで、様々なテストモードと通常動作モードとを正確に判別できる。
【００６２】
（第２の実施の形態）
〈半導体装置１ｂの構成〉
本発明の第２の実施の形態に係る半導体装置１ｂは、図６に示すように、入出力制御回路２と、データ生成部３と、内部電位発生部４と、データ生成部３の出力側に接続されたテスト信号生成部５ｂと、入出力制御回路２及びテスト信号生成部５ｂの出力側及びデータ生成部３に接続されたデータ入出力部６ｂとを備える。ここでは、第１の実施の形態との相違点を中心に書き、他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００６３】
テスト信号生成部５ｂは、外部からテストモード入力信号ＴＭＥ及び複数のアドレス信号Ａ０〜Ａｎを入力すると、外部電源電位ＶＤＤの電位レベル又は接地電位ＶＳＳの電位レベルに達する複数のテスト信号ＳＴ１〜ＳＴｍを生成する。
【００６４】
データ入出力部６ｂは、内部で生成された出力イネーブル信号ＳＯＥ、複数のメモリセルデータＭＤ０〜ＭＤｉ及び複数のテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【００６５】
〈テスト信号生成部５ｂの構成〉
さらに、テスト信号生成部５ｂは、テストモード入力端子１３に入力側が接続されたパルス発生回路５１と、アドレスバッファ回路３１及びパルス発生回路５１の出力側に入力側が接続されたアドレスラッチ回路５２と、アドレスラッチ回路５２の出力側及びテストモード入力端子１３に入力側が接続されたテスト信号生成回路５０ｂとを備える。
【００６６】
さらに、テスト信号生成回路５０ｂは、図２に示すように、制御部５７と、制御部５７の出力側に入力側が接続された出力バッファ部５８とを備える。そして、テスト信号生成回路５０ｂは、アドレスラッチ回路５２からアドレス信号Ａ０〜Ａｎをそれぞれ入力して、制御部５７へ出力するアドレス信号端子５３ａ〜５３ｎ＋１と、外部からテストモード入力信号ＴＭＥを図１に示すテストモード入力端子１３を介して入力して、制御部５７へ出力するテストモード端子５４と、アドレスラッチ回路５２からパルス信号ＳＰを入力して、出力バッファ部５８へ出力するパルス端子５５と、出力バッファ部５８からテスト信号ＳＴ１〜ＳＴｍをそれぞれ入力して、データ入出力部６ａへ出力するテスト端子５６ａ〜５６ｍとを有する。
【００６７】
さらに、出力バッファ部５８は、パルス端子５５に入力側が接続され、否定論理和回路５７３ａ〜５７３ｍの出力側にそれぞれの入力側が接続され、且つテスト端子５６ａ〜５６ｍにそれぞれの出力側が接続された第１の出力バッファ回路５８ａ〜第ｍの出力バッファ回路５８ｍとを備える。
【００６８】
さらに、第１の出力バッファ回路５８ａは、図７に示すように、制御端子５９１、パルス端子５９２、テストモード端子５９３、テスト端子５９４、第１の基準電位端子５９５ａ、第２の基準電位端子５９５ｂ、第３の基準電位端子５９５ｃ及び第４の基準電位端子５９５ｄを有して、制御端子５９１に入力側が接続された第１のインバータ回路５９６と、第１のインバータ回路５９６の出力側に入力側が接続され、且つテスト端子５９４に出力側が接続された第２のインバータ回路５９７と、テストモード端子５９３にゲートが接続され、第１の基準電位端子５９５ａにソースが接続され、且つ第２のインバータ回路５９７の入力側にドレインが接続されたｐＭＯＳトランジスタＴｒ４１と、ｐＭＯＳトランジスタＴｒ４１のゲートにゲートが接続され、且つ第２のインバータ回路５９７の入力側及びｐＭＯＳトランジスタＴｒ４１のドレインにドレインが接続されたｎＭＯＳトランジスタＴｒ４２と、第２のインバータ回路５９７の出力側にゲートが接続され、第２の基準電位端子５９５ｂにソースが接続され、且つｎＭＯＳトランジスタＴｒ４２のソースにドレインが接続されたｎＭＯＳトランジスタＴｒ４３とを備える。なお、図示を省略する第２の出力バッファ回路５８ｂ〜第ｍの出力バッファ回路５８ｍの構成は、第１の出力バッファ回路５８ａの構成と同様である。
【００６９】
制御端子５９１は、図２に示す否定論理和回路５７３ａの出力側に接続する。パルス端子５９２は、パルス端子５５に接続する。テストモード端子５９３は、テストモード端子５４に接続する。テスト端子５９４は、テスト端子５６ａに接続する。また、第１の基準電位端子５９５ａ及び第３の基準電位端子５９５ｃには、外部電源電位ＶＤＤが接続されている。第２の基準電位端子５９５ｂ及び第４の基準電位端子５９５ｄには、接地電位ＶＳＳが接続されている。
【００７０】
第１のインバータ回路５９６は、制御部５７から制御信号ＳＡ１を制御端子５９１を介して入力すると、制御信号ＳＡ１を反転して、反転された制御信号ＳＡ１を出力する。さらに、第１のインバータ回路５９６は、パルス端子５９２にゲートが接続され、且つ第３の基準電位端子５９５ｃにソースが接続されたインバータ用ｎＭＯＳトランジスタＴｒ４４と、第１のインバータ回路５９６の入力ノードにゲートが接続され、インバータ用ｎＭＯＳトランジスタＴｒ４４のドレインにソースが接続され、且つ第１のインバータ回路５９６の出力ノードにドレインが接続されたインバータ用ｐＭＯＳトランジスタＴｒ４５と、インバータ用ｐＭＯＳトランジスタＴｒ４５ゲートにゲートが接続され、且つインバータ用ｐＭＯＳトランジスタＴｒ４５のドレインにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ４６と、インバータ用ｎＭＯＳトランジスタＴｒ４４のゲートにゲートが接続され、第４の基準電位端子５９５ｄにソースが接続され、且つインバータ用ｎＭＯＳトランジスタＴｒ４６のソースにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ４７とを備える。
【００７１】
インバータ用ｎＭＯＳトランジスタＴｒ４４及びインバータ用ｎＭＯＳトランジスタＴｒ４７は、アドレスラッチ回路５２からパルス信号ＳＰをパルス端子５９２を介してゲートに入力する。そして、パルス信号ＳＰがハイレベル信号である場合、即ちゲートとソースとの間の電位が閾値電圧より高くなる場合に、インバータ用ｎＭＯＳトランジスタＴｒ４４及びインバータ用ｎＭＯＳトランジスタＴｒ４７がオンしてソースとドレインとの間を導通する。一方、パルス信号ＳＰがローレベル信号である場合、即ちゲートとソースとの間の電位が閾値電圧より低くなる場合に、インバータ用ｎＭＯＳトランジスタＴｒ４４及びインバータ用ｎＭＯＳトランジスタＴｒ４７がオフしてソースとドレインとの間を遮断する。
【００７２】
また、インバータ用ｐＭＯＳトランジスタＴｒ４５及びインバータ用ｎＭＯＳトランジスタＴｒ４６は、制御信号ＳＡ１を制御端子５９１を介してゲートに入力する。そして、制御信号ＳＡ１がハイレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ４５がオフしてソースとドレインとの間を遮断して、且つインバータ用ｎＭＯＳトランジスタＴｒ４６がオンしてソースとドレインとの間を導通する。一方、制御信号ＳＡ１がローレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ４５がオンしてソースとドレインとの間を導通して、且つインバータ用ｎＭＯＳトランジスタＴｒ４６がオフしてソースとドレインとの間を遮断する。すなわち、パルス信号ＳＰがハイレベル信号である場合に、第１のインバータ回路５９６が制御信号ＳＡ１を反転する。一方、パルス信号ＳＰがローレベル信号である場合に、第１のインバータ回路５９６の出力がハイインピーダンス状態になる。
【００７３】
また、ｐＭＯＳトランジスタＴｒ４１及びｎＭＯＳトランジスタＴｒ４２は、テストモード入力信号ＴＭＥをテストモード端子５９３を介してゲートに入力する。そして、テストモード入力信号ＴＭＥがローレベル信号である場合に、ｐＭＯＳトランジスタＴｒ４１がオンしてソースとドレインとの間を導通して、且つｎＭＯＳトランジスタＴｒ４２がオフしてソースとドレインとの間を遮断する。一方、テストモード入力信号ＴＭＥがハイレベル信号である場合に、ｐＭＯＳトランジスタＴｒ４１がオフしてソースとドレインとの間を遮断して、且つｎＭＯＳトランジスタＴｒ４２がオンしてソースとドレインとの間を導通する。
【００７４】
また、第２のインバータ回路５９７は、反転された制御信号ＳＡ１、外部電源電位ＶＤＤの電位レベルの信号又は接地電位ＶＳＳの電位レベルの信号を入力すると、入力された信号を反転して、制御信号ＳＡ１、反転された外部電源電位ＶＤＤの電位レベルの信号又は反転された接地電位ＶＳＳの電位レベルの信号を出力する。すなわち、第１の出力バッファ回路５８ａは、制御信号ＳＡ１、反転された外部電源電位ＶＤＤの電位レベルの信号又は反転された接地電位ＶＳＳの電位レベルの信号をテスト端子５９４を介して出力する。さらに、ｎＭＯＳトランジスタＴｒ４３は、第２のインバータ回路５９７からの信号をゲートに入力する。そして、第２のインバータ回路５９７からの信号がハイレベル信号である場合に、ｎＭＯＳトランジスタＴｒ４３がオンしてソースとドレインとの間を導通する。一方、第２のインバータ回路５９７からの信号がローレベル信号である場合に、ｎＭＯＳトランジスタＴｒ４３がオフしてソースとドレインとの間を遮断する。
【００７５】
〈データ入出力部６ｂの構成〉
さらに、図６に示すデータ入出力部６ｂは、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０ｂの出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側が接続されたデータ出力部７０と、データ入出力端子１４ａ〜１４ｉ＋１に入力側が接続されて、且つデータ生成部３のメモリセルアレイ３４に出力側が接続されたデータ入力回路６１とを備える。データ出力部７０は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【００７６】
さらに、データ出力部７０は、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０ｂの出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側がそれぞれ接続された第１のデータ出力回路７０ａ〜第ｉ＋１のデータ出力回路７０ｉ＋１とを備える。第１のデータ出力回路７０ａ〜第ｉ＋１のデータ出力回路７０ｉ＋１は、出力イネーブル信号ＳＯＥ、それぞれのメモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉをそれぞれ生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【００７７】
さらに、第１のデータ出力回路７０ａは、図８に示すように、制御回路７８、制御回路７８の出力側に入力側が接続された出力バッファ回路７９とを備える。なお、図示を省略する第２のデータ出力回路７０ｂ〜第ｉ＋１のデータ出力回路７０ｉ＋１の構成は、第１のデータ出力回路７０ａの構成と同様である。
【００７８】
制御回路７８は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍを入力すると、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍの各ビットの組合せにより、第１の制御信号ＳＤ４〜第３の制御信号ＳＤ６を生成する。出力バッファ回路７９は、第１の制御信号ＳＤ４〜第３の制御信号ＳＤ６を入力すると、外部からの接地電位ＶＳＳに達する通常動作モードのデータＤ０、又は外部電源電位ＶＤＤ及び内部発生電位ＶＬの電位レベルに達するテストモードのデータＤ０を生成して、図６に示すデータ入出力端子１４ａへ出力する。
【００７９】
このため、第１のデータ出力回路７０ａは、入出力制御回路２から出力イネーブル信号ＳＯＥを入力して、制御回路７８へ出力するイネーブル端子７２と、データ生成部３からメモリデータＭＤ０を入力して、制御回路７８へ出力するメモリセル端子７３と、テスト信号生成部５ｂからテスト信号ＳＴ１〜ＳＴｍを入力して、制御回路７８へ出力するテスト端子７５と、出力バッファ回路７９からデータＤ０を入力して、データ入出力端子１４ａへ出力するデータ端子７６とを有する。
【００８０】
また、第１のデータ出力回路７０ａは、出力バッファ回路７９に接続された第１の基準電位端子７７ａ、第２の基準電位端子７７ｂ及び第３の基準電位端子７７ｃを有する。第１の基準電位端子７７ａには外部電源電位ＶＤＤが、第２の基準電位端子７７ｂには図６に示す内部電位発生部４で発生する内部発生電位ＶＬが、且つ第３の基準電位端子７７ｃには接地電位ＶＳＳがそれぞれ接続されている。
【００８１】
さらに、制御回路７８は、イネーブル端子７２に入力側が接続された第１のインバータ回路７８１と、テスト端子７５に入力側が接続された第２のインバータ回路７８２と、メモリセル端子７３に入力側が接続された第３のインバータ回路７８３と、第１のインバータ回路７８１の出力側に入力側が接続された第４のインバータ回路７８４と、第１のインバータ回路７８１、第２のインバータ回路７８２及び第３のインバータ回路７８３の出力側に入力側が接続された第１の論理和回路７８５と、第１のインバータ回路７８１及び第３のインバータ回路７８３の出力側及びテスト端子７５に入力側が接続された第２の論理和回路７８６と、第３のインバータ回路７８３及び第４のインバータ回路７８４の出力側に入力側が接続された論理積回路７８７とを備える。
【００８２】
第１のインバータ回路７８１は、イネーブル端子７２を介して入力する出力イネーブル信号ＳＯＥを反転する。第２のインバータ回路７８２は、テスト信号ＳＴ１〜ＳＴｍのいずれかのテスト信号で、テスト端子７５を介して入力するテスト信号を反転する。第３のインバータ回路７８３は、メモリセル端子７３を介して入力するメモリセルデータＭＤ０を反転する。第４のインバータ回路７８４は、第１のインバータ回路７８１から入力する反転された出力イネーブル信号ＳＯＥを再び反転して、出力イネーブル信号ＳＯＥに戻す。
【００８３】
第１の論理和回路７８５は、反転された出力イネーブル信号ＳＯＥ、反転されたテスト信号及び反転されたメモリセルデータＭＤ０を論理和演算して、第１の制御信号ＳＤ４を生成する。第２の論理和回路７８６は、反転された出力イネーブル信号ＳＯＥ、入力するテスト信号及び反転されたメモリセルデータＭＤ０を論理和演算して、第２の制御信号ＳＤ５を生成する。論理積回路７８７は、出力イネーブル信号ＳＯＥ及び反転されたメモリセルデータＭＤ０を論理積演算して、第３の制御信号ＳＤ６を生成する。ここで、第１の論理和回路７８５は、例えば図８に示すように、第１のインバータ回路７８１、第２のインバータ回路７８２及び第３のインバータ回路７８３の出力側に入力側が接続された第１の否定論理和回路７８５ａと、第１の否定論理和回路７８５ａの出力側に入力側が接続された第１の論理和用インバータ回路７８５ｂとから構成される。また、第２の論理和回路７８６は、例えば図８に示すように、第１のインバータ回路７８１及び第３のインバータ回路７８３の出力側及びテスト端子７５に入力側が接続された第２の否定論理和回路７８６ａと、第２の否定論理和回路７８６ａの出力側に入力側が接続された第２の論理和用インバータ回路７８６ｂとから構成される。また、論理積回路７８７は、例えば図８に示すように、第３のインバータ回路７８３及び第４のインバータ回路７８４の出力側に入力側が接続された否定論理積回路７８７ａと、否定論理積回路７８７ａの出力側に入力側が接続された論理積用インバータ回路７８７ｂとから構成される。
【００８４】
さらに、出力バッファ回路７９は、第２の論理和回路７８６の出力側にゲートが接続され、第１の基準電位端子７７ａにソースが接続され、且つデータ端子７６にドレインが接続された第１のｐＭＯＳトランジスタＴｒ７１と、論理積回路７８７にゲートが接続され、第２の基準電位端子７７ｂにソースが接続され、且つｐＭＯＳトランジスタＴｒ７１のドレインにドレインが接続されたｎＭＯＳトランジスタＴｒ７２と、第１の論理和回路７８５にゲートが接続され、第３の基準電位端子７７ｃにソースが接続され、且つｎＭＯＳトランジスタＴｒ７２とデータ端子７６との接続点Ｐ３にドレインが接続された第２のｐＭＯＳトランジスタＴｒ７３とを備える。
【００８５】
第１のｐＭＯＳトランジスタＴｒ７１は、第２の制御信号ＳＤ５をゲートに入力する。そして、第２の制御信号ＳＤ５がローレベル信号である場合に、第１のｐＭＯＳトランジスタＴｒ７１がオンしてソースとドレインの間を導通する。一方、第２の制御信号ＳＤ５がハイレベル信号である場合に、第１のｐＭＯＳトランジスタＴｒ７１がオフしてソースとドレインの間を遮断する。ｎＭＯＳトランジスタＴｒ７２は、第３の制御信号ＳＤ６をゲートに入力する。そして、第３の制御信号ＳＤ６がハイレベル信号である場合に、ｎＭＯＳトランジスタＴｒ７２がオンしてソースとドレインとの間を導通する。一方、第３の制御信号ＳＤ６がローレベル信号である場合に、ｎＭＯＳトランジスタＴｒ７２がオフしてソースとドレインとの間を遮断する。第２のｐＭＯＳトランジスタＴｒ７３は、第１の制御信号ＳＤ４をゲートに入力する。そして、第１の制御信号ＳＤ４がローレベル信号である場合に、第２のｐＭＯＳトランジスタＴｒ７３がオンしてソースとドレインの間を導通する。一方、第１の制御信号ＳＤ４がハイレベル信号である場合に、第２のｐＭＯＳトランジスタＴｒ７３がオフしてソースとドレインの間を遮断する。
【００８６】
〈判別方法の手順〉
第２の実施の形態に係る半導体装置１ｂにおいて、例えば表１のモード２を選択する場合、且つデータ入出力端子１４ａを介して出力されるデータＤ０をモニタして、異なる電位レベルに注目する場合を考える。以下、このような前提条件の下で、図２、図６〜図８を用いて、第２の実施の形態に係る半導体装置１ｂの動作モードの判別方法の処理手順について、図９に示すタイミングチャートを参照して説明する。その際、半導体装置の０番地には“０”データが、その他の番地には“１”データが格納されている事とする。
【００８７】
（イ）先ず、時刻ｔ０において、図９（ａ）〜（ｇ）に示すように、アドレス信号Ａ０〜Ａｎ、テストモード入力信号ＴＭＥ及びパルス信号ＳＰは、ローレベル信号である。すなわち、この時点では、通常動作モードである。また、テスト信号ＳＴ１〜ＳＴｍは、反転された外部電源電位ＶＤＤの電位レベルの信号、即ちローレベル信号である。また、データＤ０は、接地電位ＶＳＳの電位レベルである。また、アドレス信号Ａ０がローレベル信号であるので、メモリセルデータＭＤ０は、ローレベル信号である。さらに、出力イネーブル信号ＳＯＥは、ハイレベル信号である。
【００８８】
（ロ）次に、時刻ｔ２１において、図９（ａ）に示すアドレス信号Ａ０がハイレベル信号へ変化する。また、アドレス信号Ａ０がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【００８９】
（ハ）次に、時刻ｔ２２において、メモリセルデータＭＤ０のハイレベル信号への変化に伴い、図９（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【００９０】
（ニ）第１の遷移時間Ｔ１後の時刻ｔ２３において、図９（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルに達する。この結果、図６に示すデータ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、遷移時間Ｔ１の通常動作モードと判断出来る。
【００９１】
（ホ）次に、時刻ｔ２４において、図９（ｃ）に示すテストモード入力信号ＴＭＥがハイレベル信号へ変化する。また、図９（ｄ）に示すパルス信号ＳＰがハイレベル信号へ変化する。その結果、図９（ｅ）に示すテスト信号ＳＴ２は、ハイレベル信号へ変化する。一方、テスト信号ＳＴ１及びＳＴ３〜ＳＴｍは、ローレベル信号を維持する。
【００９２】
（ヘ）次に、時刻ｔ２５において、テスト信号ＳＴ２のハイレベル信号への変化に伴い、図９（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルへ変化し始める。
【００９３】
（ト）次に、時刻ｔ２６において、図９（ｄ）に示すパルス信号ＳＰがローレベル信号に変化する。
【００９４】
（チ）次に、時刻ｔ２７において、図９（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルに達する。
【００９５】
（リ）次に、時刻ｔ２８において、図９（ａ）に示すアドレス信号Ａ０がローレベル信号へ変化する。また、アドレス信号Ａ０がローレベル信号へ変化するので、メモリセルデータＭＤ０もローレベル信号へ変化する。
【００９６】
（ヌ）次に、時刻ｔ２９において、メモリセルデータＭＤ０のローレベルへ信号への変化に伴い、図９（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルへ変化し始める。
【００９７】
（ル）次に、時刻ｔ３０において、図９（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルに達する。
【００９８】
（ヲ）次に、時刻ｔ３１において、図９（ａ）に示すアドレス信号Ａ０がハイレベル信号へ変化する。また、アドレス信号Ａ０がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【００９９】
（ワ）次に、時刻ｔ３２において、メモリセルデータＭＤ０のハイレベルへ信号への変化に伴い、図９（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルへ変化し始める。
【０１００】
（カ）第３の遷移時間Ｔ２後の時刻ｔ３３において、図９（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルに達する。この結果、データ入出力端子１４ａへ出力されるデータＤ０のレベル及び第３の遷移時間Ｔ２をモニタすることで、モード２のテストモードに移行したことを判断できる。
【０１０１】
このように、第２の実施の形態に係る半導体装置１ｂによれば、データＤ０をモニタすることで、通常の内部動作を実行させながら通常動作かテストモードかを判別することが出来る。
【０１０２】
（第３の実施の形態）
〈半導体装置１ｃの構成〉
本発明の第３の実施の形態に係る半導体装置１ｃは、図６に示すように、入出力制御回路２と、データ生成部３と、内部電位発生部４と、データ生成部３の出力側に接続されたテスト信号生成部５ｂと、入出力制御回路２及びテスト信号生成部５ｂの出力側及びデータ生成部３に接続されたデータ入出力部６ｃとを備える。ここでは、第１及び第２の実施の形態との相違点を中心に書き、他は、第１及び第２の実施の形態と実質的に同様であるので、重複した記載を省略する。
【０１０３】
データ入出力部６ｃは、内部で生成された出力イネーブル信号ＳＯＥ、複数のメモリセルデータＭＤ０〜ＭＤｉ及び複数のテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１０４】
〈データ入出力部６ｃの構成〉
さらに、データ入出力部６ｃは、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０の出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側が接続されたデータ出力部８０と、データ入出力端子１４ａ〜１４ｉ＋１に入力側が接続されて、且つデータ生成部３のメモリセルアレイ３４に出力側が接続されたデータ入力回路６１とを備える。データ出力部８０は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１０５】
さらに、データ出力部８０は、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０の出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側がそれぞれ接続された第１のデータ出力回路８０ａ〜第ｉ＋１のデータ出力回路８０ｉ＋１とを備える。第１のデータ出力回路８０ａ〜第ｉ＋１のデータ出力回路８０ｉ＋１は、出力イネーブル信号ＳＯＥ、それぞれのメモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉをそれぞれ生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１０６】
さらに、第１のデータ出力回路８０ａは、図１０に示すように、制御回路８８、制御回路８８の出力側に入力側が接続された出力バッファ回路８９とを備える。なお、図示を省略する第２のデータ出力回路８０ｂ〜第ｉ＋１のデータ出力回路８０ｉ＋１の構成は、第１のデータ出力回路８０ａの構成と同様である。
【０１０７】
制御回路８８は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍを入力すると、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍの各ビットの組合せにより、第１の制御信号ＳＤ７〜第３の制御信号ＳＤ９を生成する。出力バッファ回路８９は、第１の制御信号ＳＤ７〜第３の制御信号ＳＤ９を入力すると、接地電位ＶＳＳの電位レベルから外部電源電位ＶＤＤの電位レベルに達するのに要する第１の遷移時間を含むデータＤ０、又は接地電位ＶＳＳの電位レベルから外部電源電位ＶＤＤの電位レベルに達するのに要する第２の遷移時間を含むデータＤ０を生成して、図６に示すデータ入出力端子１４ａへ出力する。
【０１０８】
このため、第１のデータ出力回路８０ａは、入出力制御回路２から出力イネーブル信号ＳＯＥを入力して、制御回路８８へ出力するイネーブル端子８２と、データ生成部３からメモリデータＭＤ０を入力して、制御回路８８へ出力するメモリセル端子８３と、テスト信号生成部５ｂからテスト信号ＳＴ１〜ＳＴｍを入力して、制御回路８８へ出力するテスト端子８５と、出力バッファ回路８９からデータＤ０を入力して、データ入出力端子１４ａへ出力するデータ端子８６とを有する。
【０１０９】
また、第１のデータ出力回路８０ａは、出力バッファ回路８９に接続された第１の基準電位端子８７ａ、第２の基準電位端子８７ｂ、第３の基準電位端子８７ｃ、第４の基準電位端子８７ｄ及び第５の基準電位端子８７ｅを有する。第２の基準電位端子８７ｂ及び第４の基準電位端子８７ｄには、外部電源電位ＶＤＤがそれぞれ接続されている。また、第１の基準電位端子８７ａ、第３の基準電位端子８７ｃ及び第５の基準電位端子８７ｅには、接地電位ＶＳＳがそれぞれ接続されている。
【０１１０】
さらに、制御回路８８は、イネーブル端子８２に入力側が接続された第１のインバータ回路８８１と、メモリセル端子８３に入力側が接続された第２のインバータ回路８８２と、第１のインバータ回路８８１及び第２のインバータ回路８８２の出力側に入力側が接続された否定論理和回路８８３と、第１のインバータ回路８８１の出力側に接続された第３のインバータ回路８８４と、否定論理和回路８８３の出力側及びテスト端子８５に入力側が接続された第１の論理積回路８８５と、第２のインバータ回路８８２及び第３のインバータ回路８８４の出力側に入力側が接続された第２の論理積回路８８６とを備える。
【０１１１】
第１のインバータ回路８８１は、イネーブル端子８２を介して入力する出力イネーブル信号ＳＯＥを反転する。第２のインバータ回路８８２は、メモリセル端子８３を介して入力するメモリセルデータＭＤ０を反転する。否定論理和回路８８３は、反転された出力イネーブル信号ＳＯＥ及び反転されたメモリセルデータＭＤ０を否定論理和演算して、第１の制御信号ＳＤ７を生成する。第３のインバータ回路８８４は、第１のインバータ回路８８１から入力する反転された出力イネーブル信号ＳＯＥを再び反転して、出力イネーブル信号ＳＯＥに戻す。
【０１１２】
第１の論理積回路８８５は、テスト信号ＳＴ１〜ＳＴｍのいずれかのテスト信号で、テスト端子８５を介して入力するテスト信号及び第１の制御信号ＳＤ７を論理積演算して、第２の制御信号ＳＤ８を生成する。第２の論理積回路８８６は、出力イネーブル信号ＳＯＥ及び反転されたメモリセルデータＭＤ０を論理積演算して、第３の制御信号ＳＤ９を生成する。ここで、第１の論理積回路８８５は、例えば図１０に示すように、否定論理和回路８８３の出力側及びテスト端子８５に入力側が接続された第１の否定論理積回路８８５ａと、第１の否定論理積回路８８５ａの出力側に入力側が接続された第１の論理積用インバータ回路８８５ｂとから構成される。また、第２の論理積回路８８６は、例えば図１０に示すように、第２のインバータ回路８８２及び第３のインバータ回路８８４に入力側が接続された第２の否定論理積回路８８６ａと、第２の否定論理積回路８８６ａの出力側に入力側が接続された第２の論理積用インバータ回路８８６ｂとから構成される。
【０１１３】
さらに、出力バッファ回路８９は、否定論理和回路８８３の出力側に入力側が接続されたインバータ回路８９１と、第１の論理積回路８８５の出力側にゲートが接続され、第１の基準電位端子８７ａにソースが接続され、且つインバータ回路８９１の出力側にドレインが接続された第１のｎＭＯＳトランジスタＴｒ８１と、第１のｎＭＯＳトランジスタＴｒ８１とインバータ回路８９１との接続点Ｐ４にゲートが接続され、第２の基準電位端子８７ｂにソースが接続され、且つデータ端子８６にドレインが接続されたｐＭＯＳトランジスタＴｒ８２と、第２の論理積回路８８６の出力側にゲートが接続され、第３の基準電位端子８７ｃにソースが接続され、且つｐＭＯＳトランジスタＴｒ８２のドレインにドレインが接続された第２のｎＭＯＳトランジスタＴｒ８３とを備える。
【０１１４】
インバータ回路８９１は、第１の制御信号ＳＤ７を反転する。さらに、インバータ回路８９１は、インバータ回路８９１の入力ノードにゲートが接続され、第４の基準電位端子８７ｄにソースが接続され、且つインバータ回路８９１の出力ノードにドレインが接続されたインバータ用ｐＭＯＳトランジスタＴｒ８４と、インバータ用ｐＭＯＳトランジスタＴｒ８４のゲートにゲートが接続され、第５の基準電位端子８７ｅにソースが接続され、且つインバータ用ｐＭＯＳトランジスタＴｒ８４のドレインにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ８５とを備える。インバータ用ｐＭＯＳトランジスタＴｒ８４及びインバータ用ｎＭＯＳトランジスタＴｒ８５は、第１の制御信号ＳＤ７をゲートに入力する。そして、第１の制御信号ＳＤ７がハイレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ８４がオフしてソースとドレインとの間を遮断して、且つインバータ用ｎＭＯＳトランジスタＴｒ８５がオンしてソースとドレインとの間を導通する。一方、第１の制御信号ＳＤ７がローレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ８４がオンしてソースとドレインとの間を導通して、且つインバータ用ｎＭＯＳトランジスタＴｒ８５がオフしてソースとドレインとの間を遮断する。すなわち、第１の制御信号ＳＤ７がハイレベル信号である場合に、インバータ回路８９１が接地電位ＶＳＳの電位レベルの信号、即ちローレベル信号を出力する。また、第１の制御信号ＳＤ７がローレベル信号である場合に、インバータ回路８９１が外部電源電位ＶＤＤの電位レベルの信号、即ちハイレベル信号を出力する。
【０１１５】
第１のｎＭＯＳトランジスタＴｒ８１は、第２の制御信号ＳＤ８をゲートに入力する。そして、第２の制御信号ＳＤ８がハイレベル信号である場合に、第１のｎＭＯＳトランジスタＴｒ８１がオンしてソースとドレインとの間を導通する。一方、第２の制御信号ＳＤ８がローレベル信号である場合に、第１のｎＭＯＳトランジスタＴｒ８１がオフしてソースとドレインとの間を遮断する。すなわち、第２の制御信号ＳＤ８がハイレベル信号である場合はＳＤ７もハイレベル信号であるために、接続点Ｐ４の電位は、第１のｎＭＯＳトランジスタＴｒ８１とインバータ用ｎＭＯＳトランジスタＴｒ８５の両方が導通し接地電位ＶＳＳに放電される。一方、第２の制御信号ＳＤ８がローレベル信号である場合に、接続点Ｐ４の電位は、Ｔｒ８５のみで接地電位ＶＳＳに放電される。すなわちＳＤ８の信号により接地点Ｐ４の接地電位ＶＳＳに放電される速度が変化する。ｐＭＯＳトランジスタＴｒ８２は、接続点Ｐ４の信号をゲートに入力する。そして、接続点Ｐ４の信号がローレベル信号である場合に、ｐＭＯＳトランジスタＴｒ８２がオンしてソースとドレインの間を導通する。一方、接続点Ｐ４の信号がハイレベル信号である場合に、ｐＭＯＳトランジスタＴｒ８２がオフしてソースとドレインの間を遮断する。第２のｎＭＯＳトランジスタＴｒ８３は、第３の制御信号ＳＤ９をゲートに入力する。そして、第３の制御信号ＳＤ９がハイレベル信号である場合に、第２のｎＭＯＳトランジスタＴｒ８３がオンしてソースとドレインとの間を導通する。一方、第３の制御信号ＳＤ９がローレベル信号である場合に、第２のｎＭＯＳトランジスタＴｒ８３がオフしてソースとドレインとの間を遮断する。
【０１１６】
〈判別方法の手順〉
第３の実施の形態に係る半導体装置１ｃにおいて、例えば表１のモード１を選択する場合、且つデータ入出力端子１４ａへ出力されるデータＤ０をモニタして、各電位レベルの移行に要する遷移時間に注目する場合を考える。以下、このような前提条件の下で、図２、図６、図７及び図１０を用いて、第３の実施の形態に係る半導体装置１ｃの判別方法の処理手順について、図１１に示すタイミングチャートを参照して説明する。その際、半導体装置の０番地には“０”データが、その他の番地には“１”データが格納されている事とする。
【０１１７】
（イ）先ず、時刻ｔ０において、図１１（ａ）〜（ｇ）に示すように、アドレス信号Ａ０〜Ａｎ、テストモード入力信号ＴＭＥ及びパルス信号ＳＰは、ローレベル信号である。すなわち、この時点では、通常動作モードである。また、テスト信号ＳＴ１〜ＳＴｍは、反転された外部電源電位ＶＤＤの電位レベルの信号、即ちローレベル信号である。また、データＤ０は、接地電位ＶＳＳの電位レベルである。また、アドレス信号Ａ０がローレベル信号であるので、メモリセルデータＭＤ０は、ローレベル信号である。さらに、出力イネーブル信号ＳＯＥは、ハイレベル信号である。
【０１１８】
（ロ）次に、時刻ｔ４１において、図１１（ａ）に示すアドレス信号Ａ０がハイレベル信号へ変化する。また、アドレス信号Ａ０がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【０１１９】
（ハ）次に、時刻ｔ４２において、メモリセルデータＭＤ０のハイレベル信号への変化に伴い、図１１（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【０１２０】
（ニ）第１の遷移時間Ｔ１後の時刻ｔ４３において、図１１（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルに達する。この結果、図６に示すデータ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、第１の遷移時間Ｔ１の通常動作と判断できる。
【０１２１】
（ホ）次に、時刻ｔ４４において、図１１（ｃ）に示すテストモード入力信号ＴＭＥがハイレベル信号へ変化する。また、図１１（ｄ）に示すパルス信号ＳＰがハイレベル信号へ変化する。その結果、図１１（ｅ）に示すテスト信号ＳＴ１は、ハイレベル信号へ変化する。一方、テスト信号ＳＴ２〜ＳＴｍは、ローレベル信号を維持する。
【０１２２】
（ヘ）次に、時刻ｔ４５において、図１１（ｄ）に示すパルス信号ＳＰがローレベル信号に変化する。
【０１２３】
（ト）次に、時刻ｔ４６において、図１１（ａ）に示すアドレス信号Ａ０がローレベル信号へ変化する。また、アドレス信号Ａ０がローレベル信号へ変化するので、メモリセルデータＭＤ０もローレベル信号へ変化する。
【０１２４】
（チ）次に、時刻ｔ４７において、メモリセルデータＭＤ０のローレベルへ信号への変化に伴い、図１１（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルへ変化し始める。
【０１２５】
（リ）次に、時刻ｔ４８において、図１１（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルに達する。
【０１２６】
（ヌ）次に、時刻ｔ４９において、図１１（ａ）に示すアドレス信号Ａ０がハイレベル信号へ変化する。また、アドレス信号Ａ０がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【０１２７】
（ル）次に、時刻ｔ５０において、メモリセルデータＭＤ０のハイレベルへ信号への変化に伴い、図１１（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【０１２８】
（ヲ）通常動作時の第１の遷移時間Ｔ１より短い第２の遷移時間Ｔ３後の時刻ｔ５１において、図１１（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルに達する。この結果、データ入出力端子１４ａへ出力されるデータＤ０の第２の遷移時間Ｔ３をモニタすることで、モード３のテストモードに移行したことを判断できる。
【０１２９】
このように、第３の実施の形態に係る半導体装置１ｃによれば、異なるレベル信号を出力しなくても、電位レベルの移行に要する遷移時間に注目することで、テストモードに移行したことを判断できる。第１の遷移時間Ｔ１と第２の遷移時間Ｔ３の関係を定義は便宜上実施したにすぎず、逆にしても差し支えない。
【０１３０】
（第４の実施の形態）
〈半導体装置１ｄの構成〉
本発明の第４の実施の形態に係る半導体装置１ｄは、図６に示すように、
入出力制御回路２と、データ生成部３と、内部電位発生部４と、データ生成部３の出力側に接続されたテスト信号生成部５ｂと、入出力制御回路２及びテスト信号生成部５ｂの出力側及びデータ生成部３に接続されたデータ入出力部６ｄとを備える。ここでは、第１〜第３の実施の形態との相違点を中心に書き、他は、第１〜第３の実施の形態と実質的に同様であるので、重複した記載を省略する。
【０１３１】
データ入出力部６ｄは、内部で生成された出力イネーブル信号ＳＯＥ、複数のメモリセルデータＭＤ０〜ＭＤｉ及び複数のテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１３２】
〈テスト信号生成部５ｂの構成〉
また、テスト信号生成部５ｂは、テストモード入力端子１３に入力側が接続されたパルス発生回路５１と、アドレスバッファ回路３１及びパルス発生回路５１の出力側に入力側が接続されたアドレスラッチ回路５２と、アドレスラッチ回路５２の出力側及びテストモード入力端子１３に入力側が接続されたテスト信号生成回路５０ｂとを備える。
【０１３３】
さらに、テスト信号生成回路５０ｂは、図１２に示すように、制御部５７と、制御部５７の出力側に入力側が接続された出力バッファ部５８とを備える。そして、テスト信号生成回路５０ｂは、アドレスラッチ回路５２からアドレス信号Ａ０〜Ａｎをそれぞれ入力して、制御部５７へ出力するアドレス信号端子５３ａ〜５３ｎ＋１と、外部からテストモード入力信号ＴＭＥを図１に示すテストモード入力端子１３を介して入力して、制御部５７へ出力するテストモード端子５４と、アドレスラッチ回路５２からパルス信号ＳＰを入力して、出力バッファ部５８へ出力するパルス端子５５と、出力バッファ部５８からテスト信号ＳＴ１〜ＳＴｍをそれぞれ入力して、データ入出力部６ａへ出力するテスト端子５６ａ〜５６ｍとを有する。
【０１３４】
さらに、制御部５７は、アドレス信号端子５３ａ〜５３ｎ＋１に入力側が接続されたインバータ回路５７１ａ〜５７１ｎ＋１と、テストモード端子５４に入力側が接続されたインバータ回路５７２と、インバータ回路５７１ａ〜５７１ｎ＋１及びインバータ回路５７２の出力側及びアドレス信号端子５３ａ〜５３ｎ＋１に入力側が接続された否定論理和回路５７３ａ〜５７３ｍとを備える。テスト信号生成回路５０ｂの制御部５７は、図２に示すテスト信号生成回路５０ｂの制御部５７と、否定論理和回路５７３ｆ及び５７３ｇの入力側の接続が異なる。
【０１３５】
〈データ入出力部６ｄの構成〉
さらに、図６に示すデータ入出力部６ｄは、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０ｂの出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側が接続されたデータ出力部９０と、データ入出力端子１４ａ〜１４ｉ＋１に入力側が接続されて、且つデータ生成部３のメモリセルアレイ３４に出力側が接続されたデータ入力回路６１とを備える。データ出力部９０は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉを生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１３６】
さらに、データ出力部９０は、入出力制御回路２、データ生成部３のセンスアンプ回路３５及びテスト信号生成部５ｂのテスト信号生成回路５０の出力側に入力側が接続されて、且つデータ入出力端子１４ａ〜１４ｉ＋１に出力側がそれぞれ接続された第１のデータ出力回路９０ａ〜第ｉ＋１のデータ出力回路９０ｉ＋１とを備える。第１のデータ出力回路９０ａ〜第ｉ＋１のデータ出力回路９０ｉ＋１は、出力イネーブル信号ＳＯＥ、それぞれのメモリセルデータＭＤ０〜ＭＤｉ及びテスト信号ＳＴ１〜ＳＴｍを入力すると、複数のテストモードのデータ又は通常動作モードのデータを含む複数のデータＤ０〜Ｄｉをそれぞれ生成して、複数のデータ入出力端子１４ａ〜１４ｉ＋１へそれぞれ出力する。
【０１３７】
さらに、第１のデータ出力回路９０ａは、図１３に示すように、制御回路９８、制御回路９８の出力側に入力側が接続された出力バッファ回路９９とを備える。なお、図示を省略する第２のデータ出力回路９０ｂ〜第ｉ＋１のデータ出力回路９０ｉ＋１の構成は、第１のデータ出力回路９０ａの構成と同様である。
【０１３８】
制御回路９８は、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍを入力すると、出力イネーブル信号ＳＯＥ、メモリセルデータＭＤ０及びテスト信号ＳＴ１〜ＳＴｍの各ビットの組合せにより、第１の制御信号ＳＤ１０〜第４の制御信号ＳＤ１３を生成する。出力バッファ回路９９は、第１の制御信号ＳＤ１０〜第４の制御信号ＳＤ１３を入力すると、接地電位ＶＳＳの電位レベルから外部電源電位ＶＤＤの電位レベルに達するのに要する第１の遷移時間を含む通常動作モードのデータＤ０、接地電位ＶＳＳの電位レベルから外部電源電位ＶＤＤの電位レベルに達するのに要する第２の遷移時間、及び接地電位ＶＳＳの電位レベルから内部発生電位ＶＬの電位レベルに達するのに要する第３及び第４の遷移時間を含むテストモードのデータＤ０を生成して、データ入出力端子１４ａへ出力する。
【０１３９】
このため、第１のデータ出力回路９０ａは、入出力制御回路２から出力イネーブル信号ＳＯＥを入力して、制御回路９８へ出力するイネーブル端子９２と、データ生成部３からメモリデータＭＤ０を入力して、制御回路９８へ出力するメモリセル端子９３と、テスト信号生成部５ｂからテスト信号ＳＴ１〜ＳＴｍのいずれかの第１のテスト信号を入力して、制御回路９８へ出力する第１のテスト端子９５ａと、テスト信号ＳＴ１〜ＳＴｍのいずれかの第１のテスト信号と異なる第２のテスト信号を入力して、制御回路９８へ出力する第２のテスト端子９５ｂと、出力バッファ回路９９からデータＤ０を入力して、データ入出力端子１４ａへ出力するデータ端子９６とを有する。
【０１４０】
また、第１のデータ出力回路８０ａは、制御回路９８に接続された第５の基準電位端子９７ｅ及び第６の基準電位端子９７ｆと、出力バッファ回路８９に接続された第１の基準電位端子９７ａ、第２の基準電位端子９７ｂ、第３の基準電位端子９７ｃ、第４の基準電位端子９７ｄ、第７の基準電位端子９７ｇ及び第８の基準電位端子９７ｈとを有する。第１の基準電位端子９７ａ、第５の基準電位端子９７ｅ及び第７の基準電位端子９７ｇには、外部電源電位ＶＤＤがそれぞれ接続されている。また、第４の基準電位端子９７ｄには、図６に示す内部電位発生部４で発生する内部発生電位ＶＬが接続されている。さらに、第２の基準電位端子９７ｂ、第３の基準電位端子９７ｃ、第６の基準電位端子９７ｆ及び第８の基準電位端子９７ｈには、接地電位ＶＳＳがそれぞれ接続されている。
【０１４１】
さらに、制御回路９８は、イネーブル端子９２に入力側が接続された第１のインバータ回路９８１と、メモリセル端子９３に入力側が接続された第２のインバータ回路９８２と、第１のテスト端子９５ａに入力側が接続された第３のインバータ回路９８３と、第１のインバータ回路９８１、第２のインバータ回路９８２及び第３のインバータ回路９８３の出力側に入力側が接続された否定論理和回路９８４と、第１のインバータ回路９８１の出力側に接続された第４のインバータ回路９８５と、否定論理和回路９８４の出力側及び第２のテスト端子９５ｂに入力側が接続された第１の論理積回路９８６と、第１のインバータ回路９８１及び第２のインバータ回路９８２の出力側及び第１のテスト端子９５ａに接続された論理和回路９８７と、第２のインバータ回路９８２及び第４のインバータ回路９８５の出力側に入力側が接続された第２の論理積回路９８８とを備える。
【０１４２】
第１のインバータ回路９８１は、イネーブル端子９２を介して入力する出力イネーブル信号ＳＯＥを反転する。第２のインバータ回路９８２は、メモリセル端子９３を介して入力するメモリセルデータＭＤ０を反転する。第３のインバータ回路９８３は、テスト信号ＳＴ１〜ＳＴｍのいずれかのテスト信号で、第１のテスト端子９５ａを介して入力する第１のテスト信号を反転する。否定論理和回路９８４は、反転された出力イネーブル信号ＳＯＥ、反転されたメモリセルデータＭＤ０及び反転された第１のテスト信号を否定論理和演算して、第１の制御信号ＳＤ１０を生成する。第４のインバータ回路９８５は、第１のインバータ回路９８１から入力する反転された出力イネーブル信号ＳＯＥを再び反転して、出力イネーブル信号ＳＯＥに戻す。
【０１４３】
第１の論理積回路９８６は、テスト信号ＳＴ１〜ＳＴｍのいずれかのテスト信号で、第１のテスト信号と異なり、且つ第２のテスト端子９５ｂを介して入力する第２のテスト信号及び第１の制御信号ＳＤ１０を論理積演算して、第２の制御信号ＳＤ１１を生成する。論理和回路９８７は、反転された出力イネーブル信号ＳＯＥ、反転されたメモリセルデータＭＤ０及び第１のテスト信号を論理和演算して、第３の制御信号ＳＤ１２を生成する。第２の論理積回路９８８は、出力イネーブル信号ＳＯＥ及び反転されたメモリセルデータＭＤ０を論理積演算して、第４の制御信号ＳＤ１３を生成する。ここで、第１の論理積回路９８６は、例えば図１３に示すように、否定論理和回路９８４の出力側及び第２のテスト端子９５ｂに入力側が接続された第１の否定論理積回路９８６ａと、第１の否定論理積回路９８６ａの出力側に入力側が接続された第１の論理積用インバータ回路９８６ｂとから構成される。また、論理和回路９８７は、第１のインバータ回路９８１及び第２のインバータ回路９８２の出力側及び第１のテスト端子９５ａに接続された否定論理和回路９８７ａと、否定論理和回路９８７ａの出力側に入力側が接続された論理和用インバータ回路９８７ｂとから構成される。さらに、第２の論理積回路９８８は、例えば図１３に示すように、第２のインバータ回路９８２及び第４のインバータ回路９８５に入力側が接続された第２の否定論理積回路９８８ａと、第２の否定論理積回路９８８ａの出力側に入力側が接続された第２の論理積用インバータ回路９８８ｂとから構成される。
【０１４４】
ここで、論理和用インバータ回路９８７ｂは、論理和用インバータ回路９８７ｂの入力ノードにゲートが接続され、第５の基準電位端子９７ｅにソースが接続され、且つ論理和用インバータ回路９８７ｂの出力ノードにドレインが接続されたインバータ用ｐＭＯＳトランジスタＴｒ９５と、インバータ用ｐＭＯＳトランジスタＴｒ９５のゲートにゲートが接続され、第６の基準電位端子９７ｆにソースが接続され、且つインバータ用ｐＭＯＳトランジスタＴｒ９５のドレインにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ９６とを備える。インバータ用ｐＭＯＳトランジスタＴｒ９５及びインバータ用ｎＭＯＳトランジスタＴｒ９６は、ゲートに入力する信号がハイレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ９５がオフしてソースとドレインとの間を遮断して、且つインバータ用ｎＭＯＳトランジスタＴｒ９６がオンしてソースとドレインとの間を導通する。一方、ゲートに入力する信号がローレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ９５がオンしてソースとドレインとの間を導通して、且つインバータ用ｎＭＯＳトランジスタＴｒ９６がオフしてソースとドレインとの間を遮断する。
【０１４５】
さらに、出力バッファ回路９９は、否定論理和回路９８４の出力側に入力側が接続されたインバータ回路９９１と、第１の論理積回路９８６の出力側にゲートが接続され、第１の基準電位端子９７ａにソースが接続され、且つインバータ回路９９１の出力側にドレインが接続された第１のｎＭＯＳトランジスタＴｒ９１と、第１のｎＭＯＳトランジスタＴｒ９１とインバータ回路９９１との接続点Ｐ６にゲートが接続され、第２の基準電位端子９７ｂにソースが接続され、且つデータ端子９６にドレインが接続された第１のｐＭＯＳトランジスタＴｒ９２と、論理和回路９８７の出力側にゲートが接続され、第３の基準電位端子９７ｃにソースが接続され、且つ第１のｐＭＯＳトランジスタＴｒ９２とデータ端子９６との接続点Ｐ７にドレインが接続された第２のｐＭＯＳトランジスタＴｒ９３と、第２の論理積回路９８８の出力側にゲートが接続され、第４の基準電位端子９７ｄにソースが接続され、且つ第２のｐＭＯＳトランジスタＴｒ９３のドレインにドレインが接続された第２のｎＭＯＳトランジスタＴｒ９４とを備える。
【０１４６】
インバータ回路９９１は、第１の制御信号ＳＤ１０を反転する。さらに、インバータ回路９９１は、インバータ回路９９１の入力ノードにゲートが接続され、第７の基準電位端子９７ｇにソースが接続され、且つインバータ回路９９１の出力ノードにドレインが接続されたインバータ用ｐＭＯＳトランジスタＴｒ９７と、インバータ用ｐＭＯＳトランジスタＴｒ９７のゲートにゲートが接続され、第８の基準電位端子９７ｈにソースが接続され、且つインバータ用ｐＭＯＳトランジスタＴｒ９７のドレインにドレインが接続されたインバータ用ｎＭＯＳトランジスタＴｒ９８とを備える。インバータ用ｐＭＯＳトランジスタＴｒ９７及びインバータ用ｎＭＯＳトランジスタＴｒ９８は、第１の制御信号ＳＤ１０をゲートに入力する。そして、第１の制御信号ＳＤ１０がハイレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ９７がオフしてソースとドレインとの間を遮断して、且つインバータ用ｎＭＯＳトランジスタＴｒ９８がオンしてソースとドレインとの間を導通する。一方、第１の制御信号ＳＤ１０がローレベル信号である場合に、インバータ用ｐＭＯＳトランジスタＴｒ９７がオンしてソースとドレインとの間を導通して、且つインバータ用ｎＭＯＳトランジスタＴｒ９８がオフしてソースとドレインとの間を遮断する。すなわち、第１の制御信号ＳＤ１０がハイレベル信号である場合に、インバータ回路９９１が接地電位ＶＳＳの電位レベルの信号、即ちローレベル信号を出力する。また、第１の制御信号ＳＤ１０がローレベル信号である場合に、インバータ回路９９１が外部電源電位ＶＤＤの電位レベルの信号、即ちハイレベル信号を出力する。
【０１４７】
第１のｎＭＯＳトランジスタＴｒ９１は、第２の制御信号ＳＤ１１をゲートに入力する。そして、第２の制御信号ＳＤ１１がハイレベル信号である場合に、第１のｎＭＯＳトランジスタＴｒ９１がオンしてソースとドレインとの間を導通する。一方、第２の制御信号ＳＤ１１がローレベル信号である場合に、第１のｎＭＯＳトランジスタＴｒ９１がオフしてソースとドレインとの間を遮断する。第２の制御信号ＳＤ１１がハイレベル信号である場合ＳＤ１０もハイレベル信号であるために、接続点Ｐ６の電位は、第１のｎＭＯＳトランジスタＴｒ９１とインバータ用ｎＭＯＳトランジスタＴｒ９８の両方が導通し接地電位ＶＳＳに放電される。一方、第２の制御信号ＳＤ１１がローレベル信号である場合に、接続点Ｐ６の電位は、Ｔｒ９８のみで接地電位ＶＳＳに放電される。すなわちＳＤ１１の信号により接地点Ｐ６の接地電位ＶＳＳに放電される速度が変化する。第１のｐＭＯＳトランジスタＴｒ９２は、接続点Ｐ６の信号をゲートに入力する。そして、接続点Ｐ６の信号がローレベル信号である場合に、第１のｐＭＯＳトランジスタＴｒ９２がオンしてソースとドレインの間を導通する。一方、接続点Ｐ６の信号がハイレベル信号である場合に、第１のｐＭＯＳトランジスタＴｒ９２がオフしてソースとドレインの間を遮断する。第２のｐＭＯＳトランジスタＴｒ９３は、第３の制御信号ＳＤ１２をゲートに入力する。そして、第３の制御信号ＳＤ１２がローレベル信号である場合に、第２のｐＭＯＳトランジスタＴｒ９３がオンしてソースとドレインの間を導通する。一方、第３の制御信号ＳＤ１２がハイレベル信号である場合に、第２のｐＭＯＳトランジスタＴｒ９３がオフしてソースとドレインの間を遮断する。第２のｎＭＯＳトランジスタＴｒ９４は、第４の制御信号ＳＤ１３をゲートに入力する。そして、第４の制御信号ＳＤ１３がハイレベル信号である場合に、第２のｎＭＯＳトランジスタＴｒ９４がオンしてソースとドレインとの間を導通する。一方、第４の制御信号ＳＤ１３がローレベル信号である場合に、第２のｎＭＯＳトランジスタＴｒ９４がオフしてソースとドレインとの間を遮断する。
【０１４８】
〈判別方法の手順〉
第４の実施の形態に係る半導体装置１ｄによるテストモードは、表２に示すように、モード１〜ｊ（ｊ＝３・２ｎ−２）からなる：
【表２】
2005043074.tif 000004
第４の実施の形態に係る半導体装置１ｄにおいて、データ入出力端子１４ａを介して出力されるデータＤ０をモニタして、各電位レベルの移行に要する遷移時間に注目する場合を考える。表２のモード２を選択する場合は、図９のタイミングチャートに示すように、第２の実施の形態係る半導体装置１ｂの判別方法の処理手順と同様になる。また、表２のモード１を選択する場合は、図１１のタイミングチャートに示すように、第３の実施の形態係る半導体装置１ｂの判別方法の処理手順と同様になる。なお、テスト信号生成回路５０ｂの構成は、図１２に示すような構成である。ここで、表２のモード１及びモード２を選択する場合を考える。以下、このような前提条件の下で、図６、図７、図１２及び図１３を用いて、第４の実施の形態に係る半導体装置１ｄの判別方法の処理手順について、図１４に示すタイミングチャートを参照して説明する。その際、半導体装置の０番地には“０”データが、その他の番地には“１”データが格納されている事とする。
【０１４９】
（イ）先ず、時刻ｔ０において、図１４（ａ）〜（ｇ）に示すように、アドレス信号Ａ０〜Ａｎ、テストモード入力信号ＴＭＥ及びパルス信号ＳＰは、ローレベル信号である。すなわち、この時点では、通常動作モードである。また、テスト信号ＳＴ１〜ＳＴｍは、反転された外部電源電位ＶＤＤの電位レベルの信号、即ちローレベル信号である。また、データＤ０は、接地電位ＶＳＳの電位レベルである。また、アドレス信号Ａ０〜Ａｎがローレベル信号であるので、メモリセルデータＭＤ０は、ローレベル信号である。さらに、出力イネーブル信号ＳＯＥは、ハイレベル信号である。
【０１５０】
（ロ）次に、時刻ｔ６１において、図１４（ａ）に示すアドレス信号Ａ０〜Ａｎがハイレベル信号へ変化する。また、アドレス信号Ａ０〜Ａｎがハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【０１５１】
（ハ）次に、時刻ｔ６２において、メモリセルデータＭＤ０のハイレベル信号への変化に伴い、図１４（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【０１５２】
（ニ）第１の遷移時間Ｔ１後の時刻ｔ６３において、図１４（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルに達する。この結果、図６に示すデータ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、第１の遷移時間Ｔ１の通常動作モードと判断できる。
【０１５３】
（ホ）次に、時刻ｔ６４において、図１４（ｃ）に示すテストモード入力信号ＴＭＥがハイレベル信号へ変化する。また、図１４（ｄ）に示すパルス信号ＳＰがハイレベル信号へ変化する。その結果、図１４（ｅ）に示すテスト信号ＳＴ７及び図１４（ｆ）に示すテスト信号ＳＴ８は、ハイレベル信号へ変化する。一方、テスト信号ＳＴ１〜６，ＳＴ９〜ＳＴｍは、ローレベル信号を維持する。
【０１５４】
（ヘ）次に、時刻ｔ６５において、テスト信号ＳＴ２の内部発生電位ＶＬの電位レベルへの変化に伴い、図１４（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルへ変化し始める。
【０１５５】
（ト）次に、時刻ｔ６６において、図１４（ｄ）に示すパルス信号ＳＰがローレベル信号に変化する。
【０１５６】
（チ）次に、時刻ｔ６７において、図１４（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルに達する。
【０１５７】
（リ）次に、時刻ｔ６８において、図１４（ａ）に示すアドレス信号Ａ０〜Ａ２がローレベル信号へ変化する。また、アドレス信号Ａ０がローレベル信号へ変化するので、メモリセルデータＭＤ０もローレベル信号へ変化する。
【０１５８】
（ヌ）次に、時刻ｔ６９において、メモリセルデータＭＤ０のローレベルへ信号への変化に伴い、図１４（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルへ変化し始める。
【０１５９】
（ル）次に、時刻ｔ７０において、図１４（ｇ）に示すデータＤ０が接地電位ＶＳＳの電位レベルに達する。
【０１６０】
（ヲ）次に、時刻ｔ７１において、図１４（ａ）に示すアドレス信号Ａ０がハイレベル信号へ変化する。また、アドレス信号Ａ０がハイレベル信号へ変化するので、メモリセルデータＭＤ０もハイレベル信号へ変化する。
【０１６１】
（ワ）次に、時刻ｔ７２において、メモリセルデータＭＤ０のハイレベルへ信号への変化に伴い、図１４（ｇ）に示すデータＤ０が外部電源電位ＶＤＤの電位レベルへ変化し始める。
【０１６２】
（カ）通常動作時の第１の遷移時間Ｔ１より短い第２の遷移時間Ｔ４後の時刻ｔ７３において、図１４（ｇ）に示すデータＤ０が内部発生電位ＶＬの電位レベルに達する。この結果、データ入出力端子１４ａへ出力されるデータＤ０をモニタすることで、モード７のテストモードに移行したことを判断できる。
【０１６３】
このように、第４の実施の形態に係る半導体装置１ｄによれば、データＤ０をモニタして、各電位レベル及び移行に要する遷移時間に注目することで、第２の実施の形態に係る半導体装置１ｂと同様に、通常の内部動作を実行させながら通常動作かテストモードかを判別することが出来る。さらに、テストモードの各モードの組合せにより、ｊ通りのモード及びデータ入出力端子１４ａ〜１４ｉ＋１に対して、ｉＣ２通りのテストが実施できる。このため、第２の実施の形態に係る半導体装置１ｂと比べて、ｊ通りのモード及びデータ入出力端子１４ａ〜１４ｉ＋１に対して、テストを実施できる回数がｉＣ２回も多くなる。
【０１６４】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた実施の形態においては、テスト信号生成回路５０及びデータ出力回路に、内部発生電位ＶＬを用いたが、内部電源電位Ｖｉｎｔを用いる場合も考えられる。この場合も既に述べた実施の形態と同様に、判別方法の処理手順により、テストモードと通常動作モードとを判別できる。
【０１６５】
このように、本発明はここでは記載していない様々な実施の形態及び変形例等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１６６】
【発明の効果】
本発明によれば、マルチチップモジュール等の他のデバイスと入力端子や入出力端子が共通になっていても様々なテストモードと通常動作モードとを正確に判別できる半導体装置及びその動作モードの判別方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のブロック図である。
【図２】図２は、図１に示す第１の実施の形態に係るテスト信号生成回路及び図６に示す第２及び第３の実施の形態に係るテスト信号生成回路の回路図である。
【図３】図３は、図２に示す第１の実施の形態に係るテスト信号生成回路の出力バッファ回路の回路図である。
【図４】図４は、図１に示す第１の実施の形態に係るデータ出力回路の回路図である。
【図５】第１の実施の形態に係る半導体装置の判別方法を説明するタイミングチャートである。
【図６】本発明の第２〜第４の実施の形態に係る半導体装置のブロック図である。
【図７】図７は、図２に示す第２及び第３の実施の形態に係るテスト信号生成回路の出力バッファ回路及び図６に示す第４の実施の形態に係るテスト信号生成回路の出力バッファ回路の回路図である。
【図８】図８は、図６に示す第２の実施の形態に係るデータ出力回路の回路図である。
【図９】第２の実施の形態に係る半導体装置の判別方法を説明するタイミングチャートである。
【図１０】図１０は、図６に示す第３の実施の形態に係るデータ出力回路の回路図である。
【図１１】第３の実施の形態に係る半導体装置の判別方法を説明するタイミングチャートである。
【図１２】図１２は、図６に示す第４の実施の形態に係るテスト信号生成回路の回路図である。
【図１３】図１３は、図６に示す第４の実施の形態に係るデータ出力回路の回路図である。
【図１４】第４の実施の形態に係る半導体装置の判別方法を説明するタイミングチャートである。
【符号の説明】
Ａ０〜Ａｎ…アドレス信号
ＣＥ１…第１のチップイネーブル信号
ＣＥ２…第２のチップイネーブル信号
Ｄ０〜Ｄｉ…データ
ＬＢ…下位バイト制御信号
ＭＤ０〜ＭＤｉ…メモリセルデータ
ＯＥ、ＳＯＥ…出力イネーブル信号
Ｐ３、Ｐ４、Ｐ６、Ｐ７…接続点
ＲＷ…リードライト信号
ＳＰ…パルス信号
ＳＡ１〜ＳＡｍ、ＳＤ１〜ＳＤ１３…制御信号
ＳＴ１〜ＳＴｍ…テスト信号
Ｔ１…第１の遷移時間
Ｔ２…第３の遷移時間
Ｔ３…第２の遷移時間
Ｔ４…第４の遷移時間
Ｔｒ４１、Ｔｒ５１、Ｔｒ５４、Ｔｒ６１、Ｔｒ７１、Ｔｒ７３、Ｔｒ８２、Ｔｒ９２、Ｔｒ９３…ｐチャンネルＭＯＳトランジスタ
Ｔｒ４２、Ｔｒ４３、Ｔｒ５２、Ｔｒ５３、Ｔｒ５５、Ｔｒ６２、Ｔｒ７２、Ｔｒ８１、Ｔｒ８３、Ｔｒ９１、Ｔｒ９４…ｎチャンネルＭＯＳトランジスタ
Ｔｒ４５、Ｔｒ５７、Ｔｒ８４、Ｔｒ９５、Ｔｒ９７…インバータ用ｐＭＯＳトランジスタ
Ｔｒ４４、Ｔｒ４６、Ｔｒ４７、Ｔｒ５６、Ｔｒ５８、Ｔｒ５９、Ｔｒ８５、Ｔｒ９６、Ｔｒ９８…インバータ用ｎＭＯＳトランジスタ
ＴＭＥ…テストモード入力信号
ＵＢ…上位バイト制御信号
ＶＤＤ…外部電源電位
Ｖｉｎｔ…内部降圧電位
ＶＬ…内部発生電位
ＶＳＳ…接地電位
１ａ〜１ｄ…半導体装置
２…入出力制御回路
３…データ生成部
４…内部電位発生部
５…テスト信号生成部
６ａ〜６ｄ…データ入出力部
１１ａ〜１１ｆ…外部制御信号入力端子
１２ａ〜１２ｎ＋１…アドレス信号入力端子
１３…テストモード入力端子
１４ａ〜１４ｉ＋１…データ入出力端子
１５ａ、６７ａ、７７ａ、８７ａ、９７ａ、５８５ａ、５９５ａ…第１の基準電位端子
１５ｂ、６７ｂ、７７ｂ、８７ｂ、９７ｂ、５８５ｂ、５９５ｂ…第２の基準電位端子
３１…アドレスバッファ回路
３２…ロウデコーダ回路
３３…カラムデコーダ回路
３４…メモリセルアレイ
３５…センスアンプ回路
４１…内部降圧回路
４２…電位発生回路
５０、５０ａ、５０ｂ…テスト信号生成回路
５１…パルス発生回路
５２…アドレスラッチ回路
５３ａ〜５３ｎ…アドレス信号端子
５４、６４、５８３、５９３…テストモード端子
５５、５８２、５９２…パルス端子
５６ａ〜５６ｍ、５８４、５９４…テスト端子
５７…制御部
５８…出力バッファ部
５８ａ〜５８ｍ…第１の出力バッファ回路〜第ｍの出力バッファ回路
６０、７０、８０、９０…データ出力部
６０ａ〜６０ｉ＋１…第１のデータ出力回路〜第ｉ＋１のデータ出力回路
６１…データ入力回路
６２、７２、８２、９２…イネーブル端子
６３、７３、８３、９３…メモリセル端子
６５、７５、８５…テスト端子
６６、７６、８６、９６…データ端子
６８、７８、８８、９８…制御回路
６９、７９、８９、９９…出力バッファ回路
７０ａ〜７０ｉ＋１…第１のデータ出力回路〜第ｉ＋１のデータ出力回路
７７ｃ、８７ｃ、９７ｃ、５８５ｃ、５９５ｃ…第３の基準電位端子
８０ａ〜８０ｉ＋１…第１のデータ出力回路〜第ｉ＋１のデータ出力回路
８７ｄ、９７ｄ、５８５ｄ、５９５ｄ…第４の基準電位端子
８７ｅ、９７ｅ、５８５ｅ…第５の基準電位端子
８７ｆ、９７ｆ…第６の基準電位端子
８７ｇ、９７ｇ…第７の基準電位端子
８７ｈ、９７ｈ…第８の基準電位端子
９０ａ〜９０ｉ＋１…第１のデータ出力回路〜第ｉ＋１のデータ出力回路
９５ａ…第１のテスト端子
９５ｂ…第２のテスト端子
５７１ａ〜５７１ｎ、５７２、８９１、９９１…インバータ回路
５７３ａ〜５７３ｍ、６８２、６８５ａ、８８３、９８４、９８７ａ…否定論理和回路
５８１、５９１…制御端子
５８６、５９６、６８１、７８１、８８１、９８１…第１のインバータ回路
５８７、５９７、６８３、７８２、８８２、９８２…第２のインバータ回路
６８４、７８３、８８４、９８３…第３のインバータ回路
６８５、９８７…論理和回路
６８５ｂ、９８７ｂ…論理和用インバータ回路
６８６、７８７…論理積回路
６８６ａ、７８７ａ…否定論理積回路
６８６ｂ、７８７ｂ…論理積用インバータ回路
７８４、９８５…第４のインバータ回路
７８５…第１の論理和回路
７８５ａ…第１の否定論理和回路
７８５ｂ…第１の論理和用インバータ回路
７８６…第２の論理和回路
７８６ａ…第２の否定論理和回路
７８６ｂ…第２の論理和用インバータ回路
８８５、９８６…第１の論理積回路
８８５ａ、９８６ａ…第１の否定論理積回路
８８５ｂ、９８６ｂ…第１の論理積用インバータ回路
８８６、９８８…第２の論理積回路
８８６ａ、９８８ａ…第２の否定論理積回路
８８６ｂ、９８８ｂ…第２の論理積用インバータ回路
【図１】
2005043074.tif 000005
【図２】
2005043074.tif 000006
【図３】
2005043074.tif 000007
【図４】
2005043074.tif 000008
【図５】
2005043074.tif 000009
【図６】
2005043074.tif 000010
【図７】
2005043074.tif 000011
【図８】
2005043074.tif 000012
【図９】
2005043074.tif 000013
【図１０】
2005043074.tif 000014
【図１１】
2005043074.tif 000015
【図１２】
2005043074.tif 000016
【図１３】
2005043074.tif 000017
【図１４】
2005043074.tif 000018