(57)【要約】【課題】  溝内に絶縁膜を確実に埋め込んだ溝型素子分離絶縁膜を備える半導体装置及びその製造方法を提供する。【解決手段】  半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程Ｓ１０１と、溝を埋設する第１の絶縁膜を形成する第１の成膜工程Ｓ１０２と、第１の絶縁膜をＣＭＰ法により表面を平坦化する第１のＣＭＰ工程Ｓ１０３と、第２の絶縁膜を形成する第２の成膜工程Ｓ１０４と、第２の絶縁膜を第２のＣＭＰ法により表面を平坦化する第２のＣＭＰ工程Ｓ１０５とを含む。異物の存在によって第１の絶縁膜で溝を完全に埋設できない場合でも、第１のＣＭＰ工程により異物を除去し、その後における第２の絶縁膜によって溝を完全に埋設する。【選択図】  図３
2005286256.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置であって、前記溝型素子分離絶縁膜は、前記溝の一部にのみ第１の絶縁膜と第２の絶縁膜が積層状態に埋設されていることを特徴とする半導体装置。
【請求項２】
半導体基板に形成された溝内に第１の絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置であって、前記溝型素子分離絶縁膜は、前記溝の一部にのみ第２の絶縁膜が埋設されていることを特徴とする半導体装置。
【請求項３】
前記第１の絶縁膜は高密度プラズマ法により成膜された絶縁膜であり、前記第２の絶縁膜は高密度プラズマ法又はＣＶＤ（化学気相成長）法により形成された絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝型素子分離絶縁膜は、不揮発メモリのメモリセル間を絶縁分離する素子分離絶縁膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記溝型素子分離絶縁膜の表面上には前記メモリセルを構成する容量絶縁膜を制御ゲートが積層されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、前記溝を絶縁膜で埋設する成膜工程と、前記絶縁膜をＣＭＰ法（化学的機械研磨法）により表面を平坦化するＣＭＰ工程とを含み、前記成膜工程と前記ＣＭＰ工程とを少なくとも２回繰り返すことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、前記溝を埋設する第１の絶縁膜を形成する第１の成膜工程と、前記第１の絶縁膜をＣＭＰ法（化学的機械研磨法）により表面を平坦化する第１のＣＭＰ工程と、第２の絶縁膜を形成する第２の成膜工程と、前記第２の絶縁膜を第２のＣＭＰ法により表面を平坦化する第２のＣＭＰ工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のＣＭＰ工程の後、前記第２の成膜工程の前に前記第１の絶縁膜の表面をエッチングするエッチング工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記溝形成工程では前記半導体基板の表面上にストッパ膜を形成しておき、第１のＣＭＰ工程は前記第１の絶縁膜の表面が前記ストッパ膜の表面よりも深い位置となるまで行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、前記溝を埋設する絶縁膜を形成する成膜工程と、前記絶縁膜をＣＭＰ法により表面を平坦化するＣＭＰ工程と、前記絶縁膜が前記溝内に埋設されている状態を検査する工程と、前記検査の結果に基づき前記成膜工程とＣＭＰ工程とをそれぞれ１回以上繰り返すことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の表面にトンネル酸化膜、浮遊ゲート膜、ストッパ膜を順次積層する第１の積層膜形成工程と、前記ストッパ膜、浮遊ゲート膜、トンネル酸化膜ないし前記半導体基板をエッチングして溝を形成する溝形成工程と、前記溝を埋設する第１の絶縁膜を形成する第１の成膜工程と、前記第１の絶縁膜をＣＭＰ法により表面を平坦化する第１のＣＭＰ工程と、第２の絶縁膜を形成する第２の成膜工程と、前記第２の絶縁膜を第２のＣＭＰ法により表面を平坦化する第２のＣＭＰ工程と、前記ストッパ膜を除去するとともに前記第１及び第２の絶縁膜を前記溝の内部にのみ残す工程と、上層に容量絶縁膜、制御ゲート膜を積層する第２の積層膜形成工程とを含んで不揮発性メモリを製造することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の成膜工程及び第２の成膜工程は高密度プラズマ法であることを特徴とする請求項７，８，９又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板に形成される素子間を絶縁分離するための溝型素子分離絶縁膜を備える半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリを始めとして、多数の素子（メモリセル）を半導体基板に配列形成している半導体装置では、素子間を絶縁分離するために溝型素子分離絶縁膜が設けられる。この溝型素子分離絶縁膜はＳＴＩと称されており、半導体基板に所要の深さまで溝を形成し、この溝内に絶縁膜を埋設した構成である。例えば、図１はフラッシュメモリの平面レイアウト図であり、図２はその回路図である。半導体基板には図１のＸ方向に所要の間隔をおいてそれぞれＹ方向に島状に配置された溝型素子分離絶縁膜ＳＴＩが形成されている。この溝型素子分離絶縁膜ＳＴＩで挟まれる半導体基板にメモリセルＭが形成されており、このメモリセルＭとしてＹ方向に並ぶ複数の島状の浮遊ゲートＦＧが配設され、これら浮遊ゲートＦＧを挟んでソース領域Ｓとドレイン領域Ｄが形成される。ソース領域ＳはＸ方向に延びるソース線ＳＬとして形成され、ドレイン領域Ｄには図２に示すビット線ＢＬに接続するビット線コンタクトＢＣが配設される。また、前記浮遊ゲートＦＧ上には図には表れない容量絶縁膜が形成され、その上にＸ方向に延びるワード線ＷＬとしての制御ゲートＣＧが形成される。
【０００３】
前記溝型素子分離絶縁膜ＳＴＩの製造方法は、図８を参照すると、先ず図８（ａ）に示すように、半導体基板１０１の表面にトンネル酸化膜１０２、浮遊ゲート膜１０３、緩衝用の酸化膜１０４、研磨のストッパ膜としての窒化膜１０５を順次積層した上で、これらを選択エッチングして半導体基板１０１の表面に所要深さの溝１０６を形成する。次いで、図８（ｂ）に示すように、前記窒化膜１０５の表面よりも厚くなるように絶縁膜１１１を成長して前記溝１０６を埋設する。しかる後、図８（ｃ）のように、前記窒化膜１０５をストッパに利用して前記絶縁膜１１１をＣＭＰ法（化学的機械研磨法）により研磨し、表面を平坦化する。その後、図８（ｃ）に示すように、前記窒化膜１０５、酸化膜１０４をエッチングするとともに、前記絶縁膜１１１の表面をエッチングし、当該絶縁膜１１１を溝１０６内にのみ残し、溝型素子分離絶縁膜ＳＴＩを形成する。その後は、容量絶縁膜１０７、制御ゲート膜１０８を形成し、所要のパターンに形成するとともに半導体基板１０１に不純物を拡散し、フラッシュメモリのメモリセルが形成される。
【０００４】
このような溝型素子分離絶縁膜の製造技術として特許文献１では、半導体基板に形成した溝に第１のアイソレーション膜を形成し、かつ緻密化のためのアニールを行って溝を部分的に埋め込み、しかる後第２のアイソレーション膜で溝を完全に埋め込み、その後ＣＭＰ法によって表面を平坦化して溝型素子分離絶縁膜を形成する技術が提案されている。特許文献１の技術は、第１のアイソレーション膜を部分的に埋め込むことで、半導体基板との間の熱膨張係数の違いによるストレスを緩和し、溝型素子分離絶縁膜における欠陥を防止してデバイスの信頼性を高めるというものである。
【特許文献１】特開２００２−１１０７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような溝型素子分離絶縁膜の製造技術において、溝型素子分離絶縁膜の一部に絶縁膜の埋め込み不良が生じ、これが原因となって半導体装置の不良が生じることがある。例えば、図８に示した製造方法の溝型素子分離絶縁膜ＳＴＩの例では、図９（ａ）に示すように、絶縁膜１１１で溝１０６を埋め込む工程時に、絶縁膜１１１を成膜する際に発生する微小な異物Ｚが溝１０６の一部を塞ぎ、当該異物Ｚの直下の溝１０６内に絶縁膜１１１が完全に埋設されないことがある。この異物Ｚは成膜時に図には表れない成膜装置の内壁等に成長した絶縁膜の一部が剥離されること等によって発生し、発生した異物が成膜装置内で浮遊して半導体基板の表面に付着される。特に、この種の絶縁膜１１１としてＨＤＰ法（高密度プラズマ法）で成長する酸化膜（以下、ＨＤＰ膜と称する）を用いることが多く、このＨＤＰ法は絶縁膜の成長の異方性が高いため、異物の直下の陰になる溝部分への絶縁膜の回り込みによる埋め込みを期待することは困難であり、当該溝部分への絶縁膜の埋め込みができなくなる。
【０００６】
このように溝の一部に絶縁膜が埋め込まれない状態が生じると、図９（ｂ）に示すように、その後の工程において形成される容量絶縁膜１０７、制御ゲート膜１０８、すなわち制御ゲートＣＧの一部が溝１０６内に侵入した状態で形成されることになる。特に制御ゲートＣＧは薄い絶縁膜１１１と容量絶縁膜１０７を介してのみ半導体基板１０１に対向配置されることになる。そのため、メモリセルに対してデータを書き込み、あるいは読み出す際に制御ゲートＣＧに所要の電圧を印加したときに、制御ゲートＣＧと半導体基板１０１との間に生じる電界によって容量絶縁膜１０７が破壊されて両者間にリークが生じる。特に、通常の電源電圧で動作する周辺トランジスタでは問題とならないが、積極的に高電圧を用いたり、微小な電流差を検出する必要のあるフラッシュメモリでは、メモリセルへのデータの書き込み不良、読み出し不良、消去不良が生じ易くなり、信頼性の高いフラッシュメモリを得ることが困難になる。
【０００７】
このような問題は特許文献１の技術においても例外ではなく、第１のアイソレーション膜を形成したときに異物が溝の一部を覆うように付着されると、それ以降の第１のアイソレーション膜の成長が停止され、さらにはその上に形成する第２のアイソレーション膜も成長されなくなり、結局、その部分にアイソレーション膜が埋め込まれない状態が生じることになる。近年のように素子の微細化が進み、溝型素子分離絶縁膜のサイズが縮小化されると、それまで問題にならなかった微細な埃やゴミによって溝が覆われる状態が生じ易くなり、かかる問題が著しいものになる。
【０００８】
また、異物の付着が原因ではなく、幅寸法が小さい溝からなる溝型素子分離絶縁膜ＳＴＩを形成する際には、埋設する絶縁膜を溝内に成長させる過程で溝開口の両側で成長された絶縁膜が互いに接して溝の開口部を閉じてしまい、図９（ａ）の状態と同様な状態が発生し、溝を絶縁膜で完全に埋設することができなくなる。この場合でも同様の問題が生じることになる。
【０００９】
本発明の目的は、絶縁膜を溝内に確実に埋め込んだ信頼性の高い溝型素子分離絶縁膜を備える半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置であって、溝型素子分離絶縁膜は溝の一部にのみ第１の絶縁膜と第２の絶縁膜が積層状態に埋設されていることを特徴とする。また、本発明は、半導体基板に形成された溝内に第１の絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置であって、溝型素子分離絶縁膜は溝の一部にのみ第２の絶縁膜が埋設されていることを特徴とする。第１の絶縁膜は高密度プラズマ法により成膜された絶縁膜であり、第２の絶縁膜は高密度プラズマ法又はＣＶＤ（化学気相成長）法により形成された絶縁膜で構成される。また、本発明において、溝型素子分離絶縁膜は、不揮発メモリのメモリセル間を絶縁分離する素子分離絶縁膜として構成される。この場合、溝型素子分離絶縁膜の表面上にはメモリセルを構成する容量絶縁膜と制御ゲートが積層される。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、溝を絶縁膜で埋設する成膜工程と、絶縁膜をＣＭＰ法により表面を平坦化するＣＭＰ工程とを含み、これらの成膜工程とＣＭＰ工程とを少なくとも２回繰り返すことを特徴とする。すなわち、半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、溝を埋設する第１の絶縁膜を形成する第１の成膜工程と、第１の絶縁膜をＣＭＰ法により表面を平坦化する第１のＣＭＰ工程と、第２の絶縁膜を形成する第２の成膜工程と、第２の絶縁膜を第２のＣＭＰ法により表面を平坦化する第２のＣＭＰ工程とを含んでいる。
【００１２】
本発明の製造方法では、第１のＣＭＰ工程の後、第２の成膜工程の前に第１の絶縁膜の表面をエッチングするエッチング工程を含むことが好ましい。あるいは、溝形成工程では半導体基板の表面上にストッパ膜を形成しておき、第１のＣＭＰ工程は第１の絶縁膜の表面がストッパ膜の表面よりも深い位置となるまで行うことが好ましい。
【００１３】
本発明の他の半導体装置の製造方法は、半導体基板の表面を選択的にエッチングして溝を形成する溝形成工程と、溝を埋設する絶縁膜を形成する成膜工程と、絶縁膜をＣＭＰ法により表面を平坦化するＣＭＰ工程と、絶縁膜が溝内に埋設されている状態を検査する工程と、検査の結果に基づき成膜工程とＣＭＰ工程とをそれぞれ１回以上繰り返すことを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置によれば、溝内に埋設した第１の絶縁膜によって溝の一部にのみ生じた空洞を第２の絶縁膜によって埋設し、絶縁膜が完全に埋設されたＳＴＩにより、信頼性の高い半導体装置が得られる。本発明をフラッシュメモリ等に適用した場合には、ＳＴＩ上に形成する制御ゲートと半導体基板との間のリークを防止し、高品質のフラッシュメモリが構成できる。
【００１５】
本発明の半導体装置の製造方法によれば、溝内を第１の絶縁膜で埋設する際に、異物等によって溝の一部に空洞が生じた場合でも、当該空洞を第２の絶縁膜で埋設することができ、信頼性の高いＳＴＩないし半導体装置を製造することができる。特に、本発明では第１の成膜工程と第１のＣＭＰ工程の後に、第２の成膜工程と第２のＣＭＰ工程を繰り返して行うので、同一の成膜装置とＣＭＰ装置を利用して製造を行うことができるので、製造が容易になる。また、一方で製造装置が大規模なものになることもない。
【発明を実施するための最良の形態】
【００１６】
本発明の好ましい形態はフラッシュメモリに適用することであり、この場合には、半導体基板の表面にトンネル酸化膜、浮遊ゲート膜、ストッパ膜を順次積層する第１の積層膜形成工程と、これらストッパ膜、浮遊ゲート膜、トンネル酸化膜ないし半導体基板をエッチングして溝を形成する溝形成工程と、溝を埋設する第１の絶縁膜を形成する第１の成膜工程と、第１の絶縁膜をＣＭＰ法により表面を平坦化する第１のＣＭＰ工程と、第２の絶縁膜を形成する第２の成膜工程と、第２の絶縁膜を第２のＣＭＰ法により表面を平坦化する第２のＣＭＰ工程と、ストッパ膜を除去するとともに第１及び第２の絶縁膜を前記溝の内部にのみ残す工程と、上層に容量絶縁膜、制御ゲート膜を積層する第２の積層膜形成工程とを含んで不揮発性メモリを製造することを特徴とする。
【実施例１】
【００１７】
次に、本発明の実施例１を図面を参照して説明する。実施例１は図１に示したレイアウト構造のフラッシュメモリに本発明を適用した例であり、図３は実施例１の溝型素子分離絶縁膜ＳＴＩの製造工程の工程図である。実施例１の工程の流れを説明すると、図３のように、半導体基板に溝型素子分離絶縁膜ＳＴＩの溝を形成する溝形成工程Ｓ１０１と、形成した溝に第１の絶縁膜を埋設する第１の成膜工程Ｓ１０２と、成膜した第１の絶縁膜をＣＭＰ法により研磨する第１のＣＭＰ工程Ｓ１０３と、再度第２の絶縁膜を成膜して溝に生じている空洞を埋設する第２の成膜工程Ｓ１０４と、成膜した第２の絶縁膜をＣＭＰ法により研磨する第２のＣＭＰ工程Ｓ１０５を備えている。
【００１８】
図４−Ａ及び図４−Ｂは同工程の具体例としての図１のＡ−Ａ線に沿った断面図である。先ず、図４−Ａ（ａ）に示すように、半導体基板としてシリコン基板１０１の表面にシリコン熱酸化膜等のトンネル酸化膜１０２、ポリシリコン膜からなる浮遊ゲート膜１０２、緩衝用のシリコン酸化膜１０３、研磨ストッパ用のシリコン窒化膜１０４を順次所要の厚さに成膜する。次いで、前記溝形成工程Ｓ１０１として、これらの膜を図１のＸ方向に所要の間隔をおいてＹ方向に配列された複数の島状のパターンとなるように順次エッチングする。そして、これらの積層膜をマスクにしてシリコン基板１０１を所要の深さまでエッチングし、素子分離用の溝１０６を形成する。
【００１９】
次いで、図４−Ａ（ｂ）に示すように、前記第１の成膜工程Ｓ１０２として、ＨＤＰ法（高密度プラズマ法）により第１のシリコン酸化膜（以下、第１のＨＤＰ膜と称する）１１１を成長する第１の成膜工程を行う。この第１のＨＤＰ膜１１１は前記溝１０６を埋設するとともに少なくとも前記窒化膜１０５の表面よりも厚くなるように成長する。このとき図外の成膜室の内壁等に成長した第１のＨＤＰ膜の一部が当該内壁等から剥離されて成長室内に浮遊され、シリコン基板の表面に付着し、特にその一部が前記溝１０６の一部を覆うように付着することがあることは前述した通りである。ここでは、同図において、溝１０６の一部においてその開口を塞ぐように異物Ｚが付着した状態を示している。この異物Ｚの付着により、前記溝１０６内の異物の直下領域では第１のＨＤＰ膜１１１は異物Ｚが付着する時点までしか成長が行われないため、第１のＨＤＰ膜１１１の膜厚は薄く、溝内を完全に埋設するまでには至らない。あるいは、異物Ｚの直下には第１のＨＤＰ膜が全く成長しない場合もある。
【００２０】
次いで、図４−Ａ（ｃ）に示すように、前記第１のＨＤＰ膜１１１を第１のＣＭＰ工程によって研磨する。第１のＣＭＰ工程ではストッパ膜としての窒化膜１０５が表面から所要の厚さだけ研磨される時点を研磨の終了時点とする。これにより、第１のＨＤＰ膜１１１は少なくとも窒化膜１０５の表面、ないしはそれよりも若干低い高さまで研磨される。また、この第１のＣＭＰ工程により、溝１０６の開口上に付着していた異物Ｚは研磨除去されることになり、第１のＨＤＰ膜１１１が完全には埋設されていない溝１０６の一部に空洞Ｖが生じる。
【００２１】
次いで、図４−Ｂ（ａ）に示すように、ＨＤＰ法により第２のシリコン酸化膜（以下、第２のＨＤＰ膜と称する）１１２を成長する第２の成膜工程を行う。この第２のＨＤＰ膜１１２は第１のＨＤＰ膜１１１と同様に少なくとも前記窒化膜１０５の表面よりも厚くなるように成長する。これにより、第１のＨＤＰ膜１１１によって完全に埋設されていない溝１０６の一部が第２のＨＤＰ膜１１２によって完全に埋設されることになる。このとき図外の成膜室の内壁等に成長した第２のＨＤＰ膜の一部が当該内壁等から剥離されて成長室内に浮遊され、シリコン基板の表面の溝上に付着することがあることは第１のＨＤＰ膜の成長時と同じである。しかしながら、このような第２のＨＤＰ膜による異物が、前工程の第１のＨＤＰ膜によって生じた異物とシリコン基板の同一箇所に付着する可能性はほとんど０に近い確率なので、仮に第２のＨＤＰ膜の異物がシリコン基板の表面に付着しても、第１のＨＤＰ膜が完全に埋設されている箇所に付着して第２のＨＤＰ膜の成長が阻害されることはない。
【００２２】
次いで、図４−Ｂ（ｂ）に示すように、前記第２のＨＤＰ膜１１２を第２のＣＭＰ工程によって研磨する。第２のＣＭＰ工程ではストッパ膜としての窒化膜１０５が第１のＣＭＰ工程後よりもさらに表面から所要の厚さだけ研磨される時点を研磨の終了時点とする。これにより、第２のＨＤＰ膜１１２は少なくとも窒化膜１０５の表面、ないしはそれよりも若干低い高さまで研磨される。また、この第２のＣＭＰ工程により、第２のＨＤＰ膜１１２の成膜時に異物が付着した場合でも、当該異物は同時に研磨除去される。
【００２３】
以上の工程によりシリコン基板１０１に設けた溝１０６内に第１のＨＤＰ膜１１１が埋設され、あるいは溝１０６の一部においては第１のＨＤＰ膜１１１と第２のＨＤＰ膜１１２が積層状態に埋設され、さらに場合によっては溝の他の一部においては第２のＨＤＰ膜１１２のみが埋設される（図示せず）。そして、前記窒化膜１０５をエッチングし、さらにその下層の緩衝用の酸化膜１０４をエッチング除去する。このとき、第１及び第２のＨＤＰ膜１１１，１１２もその表面が浮遊ゲート膜１０３の厚さ方向のほぼ中間程度の厚さになるまでエッチングされるが、このエッチングで残されたこれらのＨＤＰ膜によってＳＴＩが完成される。
【００２４】
以上のように溝型素子分離絶縁膜ＳＴＩを形成した後は、図４−Ｂ（ｃ）に示すように、全面に容量絶縁膜としてＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）１０７を２００〜２５０Ａ（オングストローム）程度に薄く成長し、その上に制御ゲート膜１０８としてポリシリコン膜を成長する。そして、前記制御ゲート膜１０８、容量絶縁膜１０７さらにその直下の浮遊ゲート膜１０３を図１に示したようにＸ方向に延びる縞状のパターンにエッチングすることで、島状をした浮遊ゲートＦＧと、Ｘ方向に延びるワード線ＷＬとしての制御ゲートＣＧが形成される。次いで、図には表れないがソース側の溝分離領域にある酸化膜をフォトリソグラフィ技術よるマスクをしてエッチング除去する。さらに前記制御ゲートＣＧを利用した自己整合法によってシリコン基板１０１に不純物を導入して図１に示したソース領域Ｓとドレイン領域Ｄを形成する。前述したようにソース領域Ｓは溝型素子分離絶縁膜ＳＴＩの間を通してＸ方向に連続した状態でありソース線ＳＬとして構成される。これにより、フラッシュメモリのメモリセルＭが完成される。その後は、図示は省略するが層間絶縁膜を形成し、図１，図２に示したようにドレイン領域Ｄにつながるビット線コンタクトＢＣを形成し、さらにその上にビット線ＢＬを形成することでフラッシュメモリが完成される。
【００２５】
このフラッシュメモリでは、溝型素子分離絶縁膜ＳＴＩの製造工程において、第１のＨＤＰ膜１１１の成膜工程時に異物がシリコン基板１０１の溝１０６の一部に付着し、当該部分で第１のＨＤＰ膜１１１が十分に埋設されない場合でも、第１のＣＭＰ工程において異物を除去することができる。そして、第２のＨＤＰ膜１１２の成膜工程時には第１のＨＤＰ膜１１１が埋設されていない部分を第２のＨＤＰ膜１１２によって完全に埋設することができる。これにより、図９に示した従来技術のように、溝の一部が絶縁膜によって完全に埋設されない状態で素子分離絶縁膜ＳＴＩが製造されることを未然に防止できる。したがって、後工程で形成するＯＮＯ膜１０７及び制御ゲート膜１０８が溝１０６内においてシリコン基板１０１の表面よりも深い位置まで侵入した状態に形成されることはなく、制御ゲートＣＧとシリコン基板１０１との間に十分な厚さのＨＤＰ膜を介在させることができ、制御ゲートＣＧとシリコン基板１０１との間におけるリークを確実に防止でき、リークが要因となるメモリセルへのデータの書き込み不良、読みだし不良、消去不良を防止して信頼性の高いフラッシュメモリの製造が実現できる。
【実施例２】
【００２６】
図５は本発明の実施例２における溝型素子分離絶縁膜ＳＴＩの製造工程の工程図である。実施例２では、実施例１と同様に溝形成工程Ｓ１０１、第１の成膜工程Ｓ１０２、第１のＣＭＰ工程Ｓ１０３、第２の成膜工程Ｓ１０４、第２のＣＭＰ工程Ｓ１０５を備えているが、第１のＣＭＰ工程Ｓ１０３の直後にエッチング工程Ｓ１０６を備えている。
【００２７】
すなわち、図６はその工程断面図であり、実施例１と同様に図１のＡ−Ａ線に沿う部分の断面図である。なお、実施例１と同一部分には同一符号を付してある。図６（ａ）に示すように、シリコン基板１０１の表面にシリコン熱酸化膜等のトンネル酸化膜１０２、ポリシリコン膜からなる浮遊ゲート膜１０３、緩衝用のシリコン酸化膜１０４、研磨ストッパ用のシリコン窒化膜１０５を順次所要の厚さに成膜する。次いで、これらの膜を順次エッチングし、さらにこれらの積層膜をマスクにしてシリコン基板１０１を所要の深さまでエッチングし、素子分離用の溝１０６を形成する。
【００２８】
次いで、ＨＤＰ法により第１のＨＤＰ膜１１１を成長する。この第１の成膜工程は実施例１と全く同じである。このとき異物Ｚが溝１０６の一部を覆うように付着することがあり、これにより第１のＨＤＰ膜１１１が溝１０６の一部において完全に埋設されない状態が生じることも同じである。ただし、場合によっては異物Ｚは溝１０６内の深い位置まで侵入した状態で付着することもあり、実施例２ではその場合を図示している。
【００２９】
次いで、図６（ｂ）に示すように、実施例１と同様に前記第１のＨＤＰ膜１１１を第１のＣＭＰ工程によって研磨する。第１のＣＭＰ工程により、溝１０６の開口上に付着していた異物は研磨除去されるが、溝１０６内にまで侵入している異物Ｚについては完全に研磨除去することができない場合があり、異物Ｚの一部は溝１０６内に残存することになる。同図では異物Ｚの一部が溝１０６内に残された状態を示している。このように異物Ｚが残されていると、その後に第２のＨＤＰ膜を形成し、かつ第２のＣＭＰ工程を行っても溝１０６内にＨＤＰ膜が完全に埋設されないおそれがある。
【００３０】
そこで、実施例２では第１のＣＭＰ工程Ｓ１０３の後に、フッ酸等を用いたエッチング工程を行う。このエッチング工程Ｓ１０６により、第１のＨＤＰ膜１１１の表面は薄くエッチングされるが、これと同時に溝１０６内に侵入していた異物Ｚ、すなわち第１のＨＤＰ膜１１１と同じ材質からなる異物Ｚもエッチングされ、これらの異物Ｚは溝１０６内からほぼ完全に除去される。また、異物Ｚの一部が残されたとしも溝１０６内の底部にまで落下された状態となり、溝１０６内に形成されている第１のＨＤＰ膜１１１と一体化さた状態となる。これにより溝１０６の一部の第１のＨＤＰ膜１１１が完全に埋設されていない部分に空洞Ｖが開口された状態となる。
【００３１】
次いで、図６（ｃ）に示すように、ＨＤＰ法により第２のＨＤＰ膜１１２を成長する第２の成膜工程を行う。これにより、第１のＨＤＰ膜１１１によって完全に埋め込まれていない溝１０６の一部が第２のＨＤＰ膜１１２によって完全に埋設されることになる。このとき第２のＨＤＰ膜１１２の成膜時に生じる異物が付着するようなことがあっても、当該異物が空洞Ｖに付着する確率は殆ど無いため、溝１０６を確実にＨＤＰ膜で埋設できることは実施例１で説明した通りである。
【００３２】
次いで、工程断面図は省略するが、実施例１と同様に前記第２のＨＤＰ膜１１２を第２のＣＭＰ工程によって研磨する。この第２のＣＭＰ工程により、第２のＨＤＰ膜１１２の成膜時に付着した異物も同時に研磨除去される。これにより、シリコン基板１０１に設けた溝内に第１のＨＤＰ膜１１１が埋設され、あるいは溝１０６の一部においては第１のＨＤＰ膜１１１と第２のＨＤＰ膜１１２が積層状態に埋設され、さらに場合によっては溝の一部においては第２のＨＤＰ膜１１２のみが埋設される。そして、前記窒化膜１０５をエッチングし、さらにその下層の緩衝用の酸化膜１０４をエッチング除去することで、残されたＨＤＰ膜によって溝型素子分離絶縁膜ＳＴＩが完成される。
【００３３】
前記実施例２では、第１のＣＭＰ工程を行った後にエッチングにより異物を完全に除去するようにしているが、第１のＣＭＰ工程の研磨量を通常のＣＭＰ工程の研磨量よりも大きくしてもよい。すなわち、ＣＭＰでのストッパ膜としての窒化膜を通常よりも若干厚めに形成しておき、第１のＣＭＰ工程における当該窒化膜の研磨量を大きくする。このようにすることで、第１のＨＤＰ膜の表面の研磨量が増大し、溝を塞ぐように付着している異物の除去効果を高めることが可能になる。
【００３４】
ここで、前記実施例１，２において、第２のＨＤＰ膜の代わりにＣＶＤ法によるシリコン酸化膜（以下、ＣＶＤ膜と称する）を用いるようにしてもよい。ＣＶＤ膜はＨＤＰ膜に比較して成膜時の異方性が低く、また成膜後のダレ性が良いので、第１のＨＤＰ膜で溝を埋設した際に異物によって溝内に完全に埋設できず溝内の空洞が狭い状態で残されていても当該ＣＶＤ膜の低異方性及びダレ性によって当該空洞内を埋設することが可能になる。
【実施例３】
【００３５】
図７は実施例３の製造工程を示す工程図である。実施例３では、基本的には溝形成工程Ｓ１０１の後に、成膜工程Ｓ１０２とＣＭＰ工程Ｓ１０３を１回とし、ＣＭＰ工程Ｓ１０３の後に検査工程Ｓ１０７を行い、検査の結果溝内に空洞が生じていた場合に（Ｓ１０８）、再度成膜工程Ｓ１０３とＣＭＰ工程Ｓ１０４を繰り返すものである。
【００３６】
なお、実施例３では実施例１と同じ工程を含むので工程断面図は省略するが、図４−Ａ，図４−Ｂを参照すれば製造工程は明らかとなる。先ず、図４−Ａ（ａ），（ｂ），（ｃ）のように、シリコン基板１０１に溝型素子分離絶縁膜ＳＴＩの溝１０６を形成し、次いで溝１０６を第１のＨＤＰ膜１１１によって埋設する。続いて、第１のＣＭＰ工程を行い、溝１０６を埋設した第１のＨＤＰ膜１１１を表面研磨する。これらの溝形成工程と、第１のＨＤＰ膜を形成する第１の成膜工程と、第１のＣＭＰ工程は実施例１と全く同じであるので詳細な説明は省略する。
【００３７】
しかる後、製造された溝型素子分離絶縁膜ＳＴＩについて検査を行い、溝１０６が第１のＨＤＰ膜１１１によって完全に埋設されているか否かを検査する（Ｓ１０７）。一部に完全に埋設が行われておらず空洞が生じている場合には、前記第１のＨＤＰ膜１１１を形成する成膜工程Ｓ１０２と、その後に第１のＨＤＰ膜１１１を研磨するＣＭＰ工程Ｓ１０３を繰り返す。これにより、１回目の成膜工程とＣＭＰ工程に際して異物が生じて溝に空洞が生じた場合でも、２回目の成膜工程とＣＭＰ工程によって当該空洞をＨＤＰ膜によって埋設することができる。さらに、２回目の成膜工程とＣＭＰ工程を行えばほぼ完全に近い状態に溝を埋設することは可能であるが、２回目の成膜工程とＣＭＰ工程を行っても溝内に空洞が存在している場合には３回目以降の成膜工程とＣＭＰ工程を行なうようにしてもよい。
【００３８】
実施例３では、１回目の成膜工程とＣＭＰ工程によって溝内に空洞が生じることがない良品の溝型素子分離絶縁膜ＳＴＩが製造できる場合には２回目の成膜工程とＣＭＰ工程が不要であり、製造工程を簡略化することができる。また、仮に２回目の成膜工程とＣＭＰ工程を行っても完全に溝を埋設することができない場合でも、３回目以上の工程を繰り返すことで完全に埋設でき、極めて信頼性の高いＳＴＩが製造できる。
【００３９】
前記各実施例では、溝型素子分離絶縁膜ＳＴＩの一部に第１のＨＤＰ膜と第２のＨＤＰ膜、あるいは第１のＨＤＰ膜とＣＶＤ膜が積層された構造例を示したが、第１のＨＤＰ膜が溝内に全く埋設されることがない溝部分においては、第２のＨＤＰ膜あるいはＣＶＤ膜のみが埋設されることになる。
【００４０】
前記各実施例では本発明をフラッシュメモリの溝型素子分離絶縁膜としてのＳＴＩに適用した例を示しているが、溝型素子分離絶縁膜を備える半導体装置であれば本発明を同様に適用することが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかるフラッシュメモリの平面レイアウト図である。
【図２】本発明にかかるフラッシュメモリの回路図である。
【図３】実施例１の製造工程を説明するための工程図である。
【図４−Ａ】実施例１の工程を説明するための工程断面図のその１である。
【図４−Ｂ】実施例１の工程を説明するための工程断面図のその２である。
【図５】実施例２の製造工程を説明するための工程図である。
【図６】実施例２の工程の一部を説明するための工程断面図である。
【図７】実施例３の製造工程を説明するための工程図である。
【図８】従来の製造工程を説明するための工程断面図である。
【図９】従来技術の問題点を説明するための工程断面図である。
【符号の説明】
【００４２】
１０１  シリコン基板
１０２  トンネル酸化膜
１０３  浮遊ゲート膜
１０４  緩衝酸化膜
１０５  窒化膜
１０６  溝
１０７  容量酸化膜（ＯＮＯ膜）
１０８  制御ゲート膜
１１１  第１のＨＤＰ膜
１１２  第２のＨＤＰ膜
Ｚ  異物
ＳＴＩ  溝型素子分離絶縁膜
Ｍ  メモリセル
ＦＧ  浮遊ゲート
ＣＧ  制御ゲート
Ｓ  ソース領域
Ｄ  ドレイン領域
【図１】
2005286256.tif 000003
【図２】
2005286256.tif 000004
【図３】
2005286256.tif 000005
【図４−Ａ】
2005286256.tif 000006
【図４−Ｂ】
2005286256.tif 000007
【図５】
2005286256.tif 000008
【図６】
2005286256.tif 000009
【図７】
2005286256.tif 000010
【図８】
2005286256.tif 000011
【図９】
2005286256.tif 000012