(57)【要約】【課題】  金属層の上部にシリコンプラグを形成して両者を接続する配線構造において、金属層とシリコンプラグとの界面の接触抵抗の増大を抑制する。【解決手段】  縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ドレイン）５７は、その下部に形成された多結晶シリコン膜からなるプラグ５５を介して中間金属層４２に接続されている。中間金属層４２の表面の一部には、窒化チタン（ＴｉＮ）膜で構成されたトラップ層４８がプラグ５５を囲むように配置されている。トラップ層４８は、プラグ５５と中間金属層４２との界面に所望しない高抵抗酸化物層が形成されるのを防ぐために形成されている。【選択図】  図３
2005310852.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１絶縁膜に形成された溝の内部に金属配線が形成され、
前記金属配線上の第２絶縁膜に形成された接続孔の内部にシリコンを主成分とする導電膜からなるプラグが形成された半導体集積回路装置であって、
前記プラグの底部は、前記金属配線の表面の一部と直接接しており、
前記プラグを囲む領域の前記金属配線表面には、前記プラグを構成するシリコンと、前記金属配線を構成する金属との反応を抑制するトラップ層が設けられていることを特徴とする半導体集積回路装置。
【請求項２】
前記トラップ層は、窒化チタンからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１絶縁膜は、プラズマＣＶＤ法で堆積した酸化シリコン膜であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記金属配線は、タングステンからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記トラップ層は、前記金属配線よりも還元力が高い導電材料からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記トラップ層は、前記金属配線よりも水分の吸着力が高い導電材料からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれよりも上部に形成され、
前記第１縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成された第１ゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成された第２ゲート電極とを有し、
前記第１縦型ＭＩＳＦＥＴのドレインと、前記第２駆動ＭＩＳＦＥＴのゲート電極と、前記第１駆動ＭＩＳＦＥＴのドレインとは、第１中間金属層を介して互いに電気的に接続され、
前記第２縦型ＭＩＳＦＥＴのドレインと、前記第１駆動ＭＩＳＦＥＴのゲート電極と、前記第２駆動ＭＩＳＦＥＴのドレインとは、第２中間金属層を介して互いに電気的に接続され、
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極は、前記第１ゲート電極と接するように形成された第１ゲート引き出し電極と、前記第１ゲート引き出し電極および前記第２中間金属層とに接するように形成された第１接続孔内の第１導電層とを介して前記第２中間金属層と電気的に接続され、
前記第２縦型ＭＩＳＦＥＴの第２ゲート電極は、前記第２ゲート電極と接するように形成された第２ゲート引き出し電極と、前記第２ゲート引き出し電極および前記第１中間金属層とに接するように形成された第２接続孔内の第２導電層とを介して前記第１中間金属層と電気的に接続されている半導体集積回路装置であって、
前記第１および第２中間金属層は、前記半導体基板上の第１絶縁膜に形成された溝の内部に形成され、
前記第１中間金属層は、前記第１絶縁膜上の第２絶縁膜に形成された第１接続孔の内部に埋め込まれたシリコンを主成分とする導電膜からなる第１プラグを介して前記第１縦型ＭＩＳＦＥＴのドレインと電気的に接続され、
前記第２中間金属層は、前記第１絶縁膜上の第２絶縁膜に形成された第２接続孔の内部に埋め込まれたシリコンを主成分とする導電膜からなる第２プラグを介して前記第２縦型ＭＩＳＦＥＴのドレインと電気的に接続され、
前記第１プラグの底部は、前記第１中間金属配線の表面の一部と直接接しており、
前記第２プラグの底部は、前記第２中間金属配線の表面の一部と直接接しており、
前記第１プラグを囲む領域の前記第１中間金属配線表面には、前記第１プラグを構成するシリコンと、前記第１中間金属配線を構成する金属との反応を抑制する第１トラップ層が設けられ、
前記第２プラグを囲む領域の前記第２中間金属配線上には、前記第２プラグを構成するシリコンと、前記第２中間金属配線を構成する金属との反応を抑制する第２トラップ層が設けられていることを特徴とする半導体集積回路装置。
【請求項８】
前記第１および第２トラップ層は、窒化チタンからなることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記第１絶縁膜は、プラズマＣＶＤ法で堆積した酸化シリコン膜であることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１０】
前記第１および第２中間金属配線は、タングステンからなることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１１】
前記第１縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを構成する前記第１積層体と、前記第２縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを構成する前記第２積層体は、シリコンからなることを特徴とする請求項７記載の半導体集積回路装置。
【請求項１２】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を形成した後、前記第１絶縁膜に溝を形成する工程、
（ｂ）前記溝の内部に金属配線を形成した後、前記金属配線の表面の一部に導電材料からなるトラップ層を形成する工程、
（ｃ）前記金属配線および前記トラップ層の上部に第２絶縁膜を形成した後、前記第２絶縁膜および前記トラップ層を貫通して前記金属配線の表面に達する接続孔を形成する工程、
（ｄ）前記接続孔の内部を含む前記第２絶縁膜上にシリコンを主成分とする導電膜を形成した後、前記接続孔の外部の前記導電膜を除去することによって、前記接続孔の内部に、その底部が前記金属配線の表面に接するプラグを形成する工程。
【請求項１３】
前記トラップ層は、窒化チタンからなることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１４】
前記第１絶縁膜は、プラズマＣＶＤ法で堆積した酸化シリコン膜であることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１５】
前記金属配線は、タングステンからなることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１６】
前記第２絶縁膜は、窒化シリコン膜とその上部に形成した酸化シリコン膜とを含む積層膜であることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１７】
前記トラップ層は、前記金属配線よりも還元力が高い導電材料からなることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１８】
前記トラップ層は、前記金属配線よりも水分の吸着力が高い導電材料からなることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、半導体基板上に形成した金属配線の表面にシリコンプラグを積層する配線構造を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大容量半導体メモリの一種であるＳＲＡＭ（Static Random Access Memory）は、４個のｎチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor-Field-Effect-Transistor）と２個のｐチャネル型ＭＩＳＦＥＴとでメモリセルを構成している。
【０００３】
しかし、この種のいわゆる完全ＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）型ＳＲＡＭは、半導体基板の主面に６個のＭＩＳＦＥＴを平面的に配置するので、メモリセルサイズの縮小が困難である。また、ＣＭＯＳを形成するためのｐ型ウエルおよびｎ型ウエル領域とそれらを分離するウエル分離領域も必要となるので、メモリセルサイズの縮小がさらに困難となる。
【０００４】
そこで、例えば特開平８−８８３２８号公報（特許文献１）に記載されているように、ＳＲＡＭのメモリセルを構成する６個のＭＩＳＦＥＴの一部を、縦型ＭＩＳＦＥＴで構成することによってメモリセルサイズの縮小を図る技術が提案されている。この文献に記載された縦型ＭＩＳＦＥＴは、半導体基板に形成した溝の側壁にチャネル部を設け、溝を埋め込むようにゲートを形成した縦型構造を有している。
【特許文献１】特開平８−８８３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとで構成される完全ＣＭＯＳ型ＳＲＡＭのメモリセルサイズを縮小するために、２個のｐチャネル型ＭＩＳＦＥＴを縦型ＭＩＳＦＥＴで構成し、これら２個の縦型ＭＩＳＦＥＴを４個のｎチャネル型ＭＩＳＦＥＴの上部に配置するメモリセル構造を開発した（特願２００３−９７２１０号）。
【０００６】
このメモリセルを構成する６個のＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴである２個の転送ＭＩＳＦＥＴおよび２個の駆動ＭＩＳＦＥＴは、ｐ型ウエルの主面に形成される。一方、ｐチャネル型ＭＩＳＦＥＴである２個の縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）、中間半導体層、上部半導体層（ソース）を積層した四角柱状の積層体と、この積層体の側壁にゲート絶縁膜を介して形成されたｐ型シリコン膜からなるゲート電極とによって構成される。下部半導体層（ドレイン）、中間半導体層、上部半導体層（ソース）のそれぞれは、シリコン膜で構成され、そのうち、下部半導体層を構成するシリコン膜および上部半導体層を構成するシリコン膜には、ｐ型不純物がドープされる。
【０００７】
縦型ＭＩＳＦＥＴの下部半導体層（ドレイン）は、その下部に形成されたプラグを介して中間金属層に接続され、さらにこの中間金属層を介して転送ＭＩＳＦＥＴおよび駆動ＭＩＳＦＥＴに共通の半導体領域（ソース、ドレインの一方）と駆動ＭＩＳＦＥＴのゲート電極とに接続される。縦型ＭＩＳＦＥＴの下部半導体層（ドレイン）と中間金属層とを接続するプラグは、ｐ型シリコン膜で構成された縦型ＭＩＳＦＥＴの下部半導体層（ドレイン）との整合を図るために、ｐ型シリコン膜で構成される。また、中間金属層は、タングステン（Ｗ）膜で構成される。この中間金属層は、その上部に形成される縦型ＭＩＳＦＥＴの下地段差を低減するために、絶縁膜に形成された溝の内部に形成される。縦型ＭＩＳＦＥＴの上部には、電源電圧線、相補性データ線、ワード線および基準電圧線を構成する２層の金属配線が配置される。
【０００８】
ところが、ｎチャネル型ＭＩＳＦＥＴ（２個の転送ＭＩＳＦＥＴおよび２個の駆動ＭＩＳＦＥＴ）の上部に中間金属層およびシリコンプラグを介してｐチャネル型ＭＩＳＦＥＴ（２個の縦型ＭＩＳＦＥＴ）を配置する上記のメモリセル構造においては、ｐチャネル型ＭＩＳＦＥＴを形成する工程で行われる熱処理、例えば積層体の側壁にゲート絶縁膜を形成するための熱処理の際、積層体の下部に形成されたプラグ（シリコン）と中間金属層（Ｗ）とが熱反応し、両者の界面の接触抵抗が数ＫΩ〜数ＭΩ程度大きくなるという問題が見出された。
【０００９】
本発明者らがこの現象を解析したところ、熱処理の際、中間金属層が形成された溝の周囲の絶縁膜中で脱離した水分が中間金属層の表面に沿って移動し、プラグと中間金属層との界面に浸入して高抵抗の酸化物層を形成することが原因であることが判明した。
【００１０】
本発明の目的は、金属層の上部にシリコンプラグを形成して両者を接続する配線構造において、金属層とシリコンプラグとの界面の接触抵抗の増大を抑制することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体集積回路装置は、半導体基板上の第１絶縁膜に形成された溝の内部に金属配線が形成され、前記金属配線上の第２絶縁膜に形成された接続孔の内部にシリコンを主成分とする導電膜からなるプラグが形成された配線構造を有し、このプラグを囲む領域の金属配線の表面には、プラグを構成するシリコンと金属配線を構成する金属との反応を抑制するトラップ層が設けられているものである。
【００１４】
上記した手段によれば、製造工程で行われる熱処理の際、金属配線が形成された溝の周囲の第１絶縁膜中で脱離した水分が金属配線の表面に沿って移動しても、プラグを囲む領域の金属配線の表面に設けたプラグによって捕獲されるので、プラグと金属配線との界面に水分が浸入することはない。トラップ層は、それ自身が水分と反応し易い材料、例えば窒化チタン（ＴｉＮ）などで構成することが望ましい。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
シリコンプラグを囲む領域の金属配線の表面にトラップ層を設けることにより、製造工程で行われる熱処理の際、プラグと金属配線との界面への水分の浸入を防ぐことができる。これにより、シリコンプラグと金属配線との界面に高抵抗の酸化物層が形成されなくなるので、シリコンプラグと金属配線との接触抵抗の増大を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）と、２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）と、２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）とによって構成されている。
【００１９】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、ｎチャネル型ＭＩＳＦＥＴで構成されており、２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。後述するように、本実施の形態のメモリセル（ＭＣ）は、これら２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）の上部に配置することによって、セルサイズの微細化を図っている。
【００２０】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴ（ＤＲ1）および縦型ＭＩＳＦＥＴ（ＳＶ1）は第１のインバータＩＮＶ1を構成し、駆動用ＭＩＳＦＥＴ（ＤＲ2）および縦型ＭＩＳＦＥＴ（ＳＶ2）は第２のインバータＩＮＶ2を構成している。これら一対のインバータＩＮＶ1、ＩＮＶ2は、メモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ1）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ1）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ2）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成している。また、駆動用ＭＩＳＦＥＴ（ＤＲ2）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ2）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ1）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成している。
【００２１】
上記フリップフロップ回路の一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。
【００２２】
上記フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソースは、基準電圧（Ｖss）よりも高電位（例えば３Ｖ）の電源電圧（Ｖdd）を供給する電源電圧線（Ｖdd）に電気的に接続され、フリップフロップ回路の他端、すなわち２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のソースは、例えば０Ｖの基準電圧（Ｖss）を供給する基準電圧線（Ｖss）に電気的に接続されている。
【００２３】
メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ，Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。そして、情報の読み出し時には、選択されたワード線（ＷＬ）に、例えば電源電圧（Ｖdd）を印加し、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにして一対の蓄積ノード（Ａ，Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に、例えば電源電圧（Ｖdd）を印加し、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖdd）に接続し、他方を基準電圧（Ｖss）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のＯＮ、ＯＦＦを反転させる。
【００２４】
図２は、上記メモリセル（ＭＣ）の具体的な構造を示す半導体基板の平面図である。図３の左側部分は、図２のＡ−Ａ’線に沿った断面図、中央部分は、図２のＢ−Ｂ’線に沿った断面図、右側部分は、図２のＣ−Ｃ’線に沿った断面図である。なお、図２において、４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示している。また、図２は、メモリセルの構造を見易くするために、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略されている。
【００２５】
例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面には、ｐ型ウエル４が形成されている。素子分離溝２によって周囲を規定されたｐ型ウエル４の活性領域（Ｌ1、Ｌ2）には、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が形成されている。活性領域（Ｌ1、Ｌ2）のそれぞれは、図２の縦方向（Ｙ方向）に延在する略長方形の平面パターンを有しており、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のうち、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および一方の駆動ＭＩＳＦＥＴ（ＤＲ1）は、一方の活性領域（Ｌ1）に形成され、それらのソース、ドレインの一方が互いに共有されている。また、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および他方の駆動ＭＩＳＦＥＴ（ＤＲ2）は、他方の活性領域（Ｌ2）に形成され、それらのソース、ドレインの一方が互いに共有されている。
【００２６】
転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置されている。また、駆動ＭＩＳＦＥＴ（ＤＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）との間の素子分離部上でその一端が終端し、その一端部上に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成されている。
【００２７】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、図２の縦方向（Ｙ方向）に隣接して配置されており、それらの上部には、それらのソースに電気的に接続される電源電圧線（Ｖdd）９０が図２の縦方向（Ｙ方向）に延在するように配置されている。また、電源電圧線（Ｖdd）９０と同じ配線層には、電源電圧線（Ｖdd）９０を挟んで図２の縦方向（Ｙ方向）に延在する一対の相補性データ線ＢＬＴ、ＢＬＢが配置されている。
【００２８】
転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ａと、ゲート電極７Ａの両側のｐ型ウエル４に形成されたｎ+型半導体領域１４（ソース、ドレイン）とによって構成されている。また、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ｂと、ゲート電極７Ｂの両側のｐ型ウエル４に形成されたｎ+型半導体領域１４（ソース、ドレイン）とによって構成されている。
【００２９】
転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインとはｎ+型半導体領域１４により一体に形成され、このｎ+型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。また駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成され、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間金属層４２が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）ドレインであるｎ+型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間金属層４２とを介して互いに電気的に接続されている。
【００３０】
転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインとはｎ+型半導体領域１４により一体に形成され、このｎ+型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成されて、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間金属層４３が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間金属層４３とを介して互いに電気的に接続されている。ＭＩＳＦＥＴ同士を接続するプラグ２８および中間金属層４２、４３は、メモリセルの動作速度を向上させるために、タングステン（Ｗ）などの金属膜で構成されている。
【００３１】
駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ1）が形成され、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ2）が形成されている。
【００３２】
縦型ＭＩＳＦＥＴ（ＳＶ1）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ1）と、この積層体（Ｐ1）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ドレイン）５７は、その下部に形成された多結晶シリコン膜からなるプラグ５５を介して前記中間金属層４２に接続されており、さらにこの中間金属層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとに電気的に接続されている。
【００３３】
中間金属層４２の表面の一部には、窒化チタン（ＴｉＮ）膜で構成されたトラップ層４８が形成されている。このトラップ層４８は、縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ドレイン）５７の下部に形成されたプラグ５５を囲むように配置されている。トラップ層４８は、後に説明する製造工程でプラグ５５と中間金属層４２との界面に所望しない高抵抗酸化物層が形成されるのを防ぐために形成されている。
【００３４】
縦型ＭＩＳＦＥＴ（ＳＶ2）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ2）と、この積層体（Ｐ2）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層（ドレイン）５７は、その下部に形成された多結晶シリコン膜からなるプラグ５５を介して前記中間金属層４３に接続されており、さらにこの中間金属層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のソースであるｎ+型半導体領域１４、と駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとに電気的に接続されている。
【００３５】
中間金属層４３の表面の一部には、ＴｉＮ膜で構成されたトラップ層４８が形成されている。このトラップ層４８は、縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層（ドレイン）５７の下部に形成されたプラグ５５を囲むように配置されている。トラップ層４８は、後に説明する製造工程でプラグ５５と中間金属層４３との界面に所望しない高抵抗酸化物層が形成されるのを防ぐために形成されている。
【００３６】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９のそれぞれは、シリコン膜で構成されており、そのうち、下部半導体層５７を構成するシリコン膜および上部半導体層５９を構成するシリコン膜には、ｐ型不純物がドープされている。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれは、ｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３７】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれのゲート電極６６は、ｐ型多結晶シリコン膜で構成され、後述するように、積層体（Ｐ1、Ｐ2）に対して自己整合的に形成される。また、前記プラグ５５を構成する多結晶シリコン膜は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の下部半導体層５７と同一の導電型（ｐ型）とするために、ｐ型多結晶シリコン膜で構成されている。
【００３８】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ソース、基板（チャネル領域）、ドレインが基板１の主面に対して垂直方向に積層され、チャネル電流が基板１の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＩＳＦＥＴを構成している。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル長方向は、基板１の主面に対して垂直な方向であり、チャネル長は基板１の主面に対して垂直な方向における下部半導体層５７と上部半導体層５９との間の長さで規定される。また、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル幅は四角柱状の積層体（Ｐ1、Ｐ2）の側壁一周の長さで規定される。
【００３９】
縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１ｂに電気的に接続されている。このゲート引き出し電極５１ｂの上部には、Ｗなどの金属膜からなるプラグ８０が埋め込まれたスルーホール７５が形成されている。プラグ８０は、その一部が前記中間金属層４３に接続されており、縦型ＭＩＳＦＥＴＳ（ＳＶ1）のゲート電極６６は、ゲート引き出し電極５１ｂ、プラグ８０、中間金属層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとに電気的に接続されている。
【００４０】
縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１ａに電気的に接続されている。このゲート引き出し電極５１ａの上部にはプラグ８０が埋め込まれたスルーホール７４が形成されている。プラグ８０は、その一部が前記中間金属層４２に接続されており、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６は、ゲート引き出し電極５１ａ、プラグ８０、中間金属層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとに電気的に接続されている。
【００４１】
縦型ＭＩＳＦＥＴ（ＳＶ1）の一部を構成する積層体（Ｐ1）および縦型ＭＩＳＦＥＴＳ（Ｖ2）の一部を構成する積層体（Ｐ2）のそれぞれの上部には、層間絶縁膜を介して電源電圧線（Ｖdd）９０が形成されている。電源電圧線（Ｖdd）９０は、積層体（Ｐ1）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴＳ（Ｖ1）の上部半導体層（ソース）５９と電気的に接続され、かつ積層体（Ｐ2）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ2）の上部半導体層（ソース）５９と電気的に接続されている。
【００４２】
電源電圧線（Ｖdd）９０と同じ配線層には、相補性データ線ＢＬＴ、ＢＬＢが形成されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、図２のＹ方向に沿って互いに平行に延在している。相補性データ線ＢＬＴは、転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と重なるように配置され、相補性データ線ＢＬＢは、転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）と重なるように配置されている。
【００４３】
相補性データ線ＢＬＴは、プラグ８５、８０、中間金属層４４およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレイン（ｎ+型半導体領域１４）の他方と電気的に接続されている。また、相補性データ線ＢＬＢは、プラグ８５、８０、中間金属層４４およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレイン（ｎ+型半導体領域１４）の他方と電気的に接続されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。
【００４４】
電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢの上層には、絶縁膜９３を介して、図２のＸ方向に沿って平行に延在するワード線（ＷＬ）および基準電圧線（Ｖss）９１が形成されている。ワード線（ＷＬ）は、図２のＹ方向において、基準電圧線（Ｖss）９１の間に配置されている。ワード線（ＷＬ）は、前記プラグ（８５、８０、２８）と同層のプラグおよび前記中間金属層（４３、４４）と同層の中間金属層を介して転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａと電気的に接続されている。同様に、基準電圧線（Ｖss）９１は、前記プラグ（８５、８０、２８）と同層のプラグおよび前記中間金属層（４３、４４）と同層の中間金属層を介して駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のｎ+型半導体領域（ソース）１４に電気的に接続されている。ワード線（ＷＬ）および基準電圧線（Ｖss）９１は、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。
【００４５】
このように、本実施の形態のＳＲＡＭは、メモリセルを構成する６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）を基板１のｐ型ウエル４に形成し、これら４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の上部に２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成している。この構成により、メモリセルの占有面積は、実質的に４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の占有面積に相当するので、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べてメモリセルの占有面積を縮小することができる。また、本実施の形態のＳＲＡＭは、ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の上方に形成するので、ｐチャネル型の縦型ＭＩＳＦＥＴを基板のｎ型ウエルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウエルとｎ型ウエルとを分離する領域が不要となる。従って、メモリセルの占有面積をさらに縮小することができるので、高速、大容量のＳＲＡＭを実現することができる。
【００４６】
次に、図４〜図３２を用いて本実施の形態のＳＲＡＭの製造方法を説明する。製造方法を説明する各断面図において、符号Ａ、Ａ’を付した部分は、前記図２のＡ−Ａ’線に沿ったメモリセルの断面、符号Ｂ、Ｂ’を付した部分は、前記図２のＢ−Ｂ’線に沿ったメモリセルの断面、符号Ｃ、Ｃ’を付した部分は、前記図２のＣ−Ｃ’線に沿ったメモリセルの断面を示している。なお、ＳＲＡＭの周辺回路であるＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などは、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴによって構成されるが、それらの図示は省略する。
【００４７】
まず、図４および図５に示すように、周知の製造プロセスに従ってｐ型の単結晶シリコンからなる基板１の主面に素子分離溝２、ｐ型ウエル４およびゲート絶縁膜６を形成した後、ゲート絶縁膜６上にｎ型多結晶シリコン膜からなるゲート電極７Ａ、７Ｂを形成する。ゲート電極７Ａ、７Ｂを形成するには、ゲート絶縁膜６上にＣＶＤ法でｎ型多結晶シリコン膜および酸化シリコン膜８を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜８をゲート電極７Ａ、７Ｂと同じ平面形状となるようにパターニングした後、酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜をドライエッチングする。ゲート電極７Ａは、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極を構成し、ゲート電極７Ｂは、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のゲート電極を構成する。
【００４８】
次に、図６に示すように、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）を形成する。これらのＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）を形成するには、まず、ｐ型ウエル４にｎ型不純物（リンまたはヒ素）をイオン注入して低不純物濃度のｎ-型半導体領域９を形成し、続いて基板１上にＣＶＤ法で酸化シリコン膜と窒化シリコン膜を堆積した後、これらの絶縁膜を異方性エッチングすることにより、ゲート電極７Ａ、７Ｂの側壁にサイドウォールスペーサ１３を形成する。次に、ｐ型ウエル４にｎ型不純物（リンまたはヒ素）をイオン注入することによって、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソース、ドレインを構成するｎ+型半導体領域１４を形成し、続いて基板１上にスパッタリング法でコバルト（Ｃｏ）膜を堆積した後、基板１を熱処理してＣｏ膜とゲート電極７Ａ、７ＢＣとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせ、さらに未反応のＣｏ膜をエッチングで除去する。ここまでの工程により、ゲート電極７Ａ、７Ｂの表面とソース、ドレイン（ｎ+型半導体領域１４）の表面とにＣｏシリサイド層１８が形成された転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が完成する。
【００４９】
次に、図７および図８に示すように、ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の上部にＣＶＤ法で窒化シリコン膜１９と酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化した後、酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａの上部にコンタクトホール２１を形成し、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のゲート電極７Ｂの上部にコンタクトホール２２を形成する。また、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソース、ドレイン（ｎ+型半導体領域１４）の上部にコンタクトホール２３、２４、２５を形成する。次に、コンタクトホール２１〜２５の内部にプラグ２８を形成する。プラグ２８を形成するには、コンタクトホール２１〜２５の内部を含む酸化シリコン膜２０上にスパッタリング法でチタン（Ｔｉ）膜およびＴｉＮ膜を堆積し、さらにＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、コンタクトホール２１〜２５の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００５０】
次に、図９および図１０に示すように、酸化シリコン膜２０上にＣＶＤ法で窒化シリコン膜２９および酸化シリコン膜３０を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでコンタクトホール２１〜２５の上部の酸化シリコン膜２９および窒化シリコン膜３０に溝３１〜３５を形成した後、溝３１〜３５の内部に中間金属層４１〜４５を形成する。中間金属層４１〜４５を形成するには、溝３１〜３５の内部を含む酸化シリコン膜３０上にＣＶＤ法でＷ膜を堆積した後、溝３１〜３５の外部のＷ膜を化学的機械研磨法によって除去する。メモリアレイに形成された中間金属層４１〜４５のうち、中間金属層４１は、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａと、後の工程で形成されるワード線（ＷＬ）とを電気的に接続するために使用される。また、中間金属層４４は、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のｎ+型半導体領域１４（ソース、ドレインの一方）と相補性データ線（ＢＬＴ、ＢＬＢ）とを電気的に接続するために使用される。さらに、中間金属層４５は、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のｎ+型半導体領域１４（ソース）と後の工程で形成される基準電圧線９１（Ｖss）とを電気的に接続するために使用される。中間金属層４２は、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインを構成するｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層５７（ドレイン）とを電気的に接続する局所配線として使用される。また、中間金属層４３は、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインを構成するｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層５７（ドレイン）とを電気的に接続する局所配線として使用される。
【００５１】
次に、図１１および図１２に示すように、中間金属層４２、４３のそれぞれの表面にトラップ層４８を形成する。トラップ層４８を形成するには、基板１上にＣＶＤ法でＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＴｉＮ膜をパターニングする。トラップ層４８は、中間金属層４２、４３の表面領域のうち、後の工程で縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される領域の下層に配置される。
【００５２】
次に、図１３および図１４に示すように、基板１上にＣＶＤ法で窒化シリコン膜４９とｐ型多結晶シリコン膜とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでｐ型多結晶シリコン膜をパターニングすることにより、窒化シリコン膜４９の上部に一対のゲート引き出し電極５１ａ、５１ｂを形成する。ゲート引き出し電極５１ａ、５１ｂは、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）に隣接する領域に配置され、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極（６６）と下層の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）との接続に使用される。また、窒化シリコン膜４９は、後の工程で窒化シリコン膜４９の上部に堆積する酸化シリコン膜（５２）をエッチングする際に、下層の酸化シリコン膜２０がエッチングされるのを防ぐエッチングストッパ膜として使用される。
【００５３】
次に、図１５および図１６に示すように、窒化シリコン膜４８の上部にＣＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５２をドライエッチングすることにより、後の工程で縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成する領域の酸化シリコン膜５２にスルーホール５３を形成する。
【００５４】
次に、図１７および図１８に示すように、スルーホール５３の側壁にサイドウォールスペーサ５４を形成する。サイドウォールスペーサ５４を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール５３の側壁に残す。このとき、上記酸化シリコン膜のエッチングに続いてスルーホール５３の底部の窒化シリコン膜４９とトラップ層４８とをエッチングすることにより、一方のスルーホール５３の底部に中間金属層４２を露出させ、他方のスルーホール５３の底部に中間金属層４３を露出させる。
【００５５】
スルーホール５３の側壁にサイドウォールスペーサ５４を形成することにより、スルーホール５３の径を、トラップ層４８の面積よりも小さくすることができる。従って、酸化シリコン膜５２にスルーホール５３を形成した際、フォトマスクの合わせずれによってスルーホール５３の位置がトラップ層４８に対してずれたとしても、スルーホール５３をトラップ層４８と重なるように配置することができる。
【００５６】
次に、図１９に示すように、スルーホール５３の内部にｐ型多結晶シリコン膜からなるプラグ５５を形成する。プラグ５５を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法でｐ型多結晶シリコン膜を堆積した後、スルーホール５３の外部のｐ型多結晶シリコン膜を化学的機械研磨法またはエッチバック法によって除去する。
【００５７】
一方のスルーホール５３の内部に形成されたプラグ５５は、下層の中間金属層４２と電気的に接続され、もう一方のスルーホール５３の内部に形成されたプラグ５５は、下層の中間金属層４３と電気的に接続される。また、それぞれのスルーホール５３の底部においは、プラグ５５の周囲全体がトラップ層４８によって取り囲まれた状態となる。
【００５８】
次に、図２０および図２１に示すように、プラグ５５が埋め込まれたスルーホール５３の上部に四角柱状の積層体（Ｐ1、Ｐ2）を形成する。積層体（Ｐ1、Ｐ2）を形成するには、まず酸化シリコン膜５２の上部にｐ型シリコン膜５７ｐ、シリコン膜５８ｉおよびｐ型シリコン膜５９ｐを形成し、続いてｐ型シリコン膜５９ｐの上部にＣＶＤ法で酸化シリコン膜６１および窒化シリコン膜６２を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜６２をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成する領域の上部に窒化シリコン膜６２を残す。次に、窒化シリコン膜６２をマスクにして３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングすることにより、ｐ型シリコン膜５７ｐからなる下部半導体層５７、シリコン膜５８ｉからなる中間半導体層５８、ｐ型シリコン膜５９ｐからなる上部半導体層５９によって構成される四角柱状の積層体（Ｐ1、Ｐ2）が形成される。
【００５９】
積層体（Ｐ1）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ1）のドレインを構成し、上部半導体層５９は、ソースを構成する。下部半導体層５７と上部半導体層５９との間に位置する中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ1）の基板を構成し、その側壁はチャネル領域を構成する。また、積層体（Ｐ2）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ2）のドレインを構成し、上部半導体層５９は、ソースを構成する。中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ2）の基板を構成し、その側壁はチャネル領域を構成する。また、平面的に見た場合、積層体（Ｐ1）は、その下層のスルーホール５３、トラップ層４８、中間金属層４２の一端部、コンタクトホール２２および駆動ＭＩＳＦＥＴＤＲ2のゲート電極７Ｂの一端部と重なるように配置される。また、積層体（Ｐ2）は、その下層のスルーホール５３、トラップ層４８、中間金属層４３の一端部、コンタクトホール２２および駆動ＭＩＳＦＥＴＤＲ1のゲート電極７Ｂの一端部と重なるように配置される。
【００６０】
なお、積層体（Ｐ1、Ｐ2）を形成する際、上部半導体層５９と中間半導体層５８との界面近傍、下部半導体層５７と中間半導体層５８との界面近傍、中間半導体層５８の一部などに窒化シリコン膜などで構成される１層または複数層のトンネル絶縁膜を設けてもよい。このようにすると、下部半導体層５７や上部半導体層５９を構成するｐ型シリコン膜（５７ｐ、５９ｐ）中の不純物が中間半導体層５８の内部に拡散するのを防ぐことができるので、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の性能を向上させることができる。この場合、トンネル絶縁膜は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のドレイン電流（Ｉｄｓ）の低下を抑制できる程度の薄い膜厚（数ｎｍ以下）で形成することが望ましい。
【００６１】
次に、図２２に示すように、基板１を熱酸化することによって、積層体（Ｐ1、Ｐ2）を構成する下部半導体層５７、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成した後、積層体（Ｐ1、Ｐ2）およびその上部の窒化シリコン膜６２の側壁に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極（６６）の一部を構成す第１多結晶シリコン層６４を形成する。第１多結晶シリコン層６４を形成するには、酸化シリコン膜５２の上部にＣＶＤ法でｐ型多結晶シリコン膜を堆積した後、このｐ型多結晶シリコン膜を異方的にエッチングすることによって、積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁に残す。
【００６２】
ｐ型多結晶シリコン膜をエッチングして第１多結晶シリコン層６４を形成する際は、ｐ型多結晶シリコン膜のエッチングに引き続いて下層の酸化シリコン膜５２をエッチングする。これにより、積層体（Ｐ1、Ｐ2）の直下を除いた領域の酸化シリコン膜５２が除去され、ゲート引き出し電極５１および窒化シリコン膜４９が露出する。なお、第１多結晶シリコン層６４の下端部とゲート引き出し電極５１との間には酸化シリコン膜５２が残っているので、第１多結晶シリコン層６４とゲート引き出し電極５１とは電気的に接続されない。
【００６３】
また、積層体（Ｐ1、Ｐ2）の側壁表面にゲート絶縁膜６３を形成するための熱処理工程では、中間金属層４１〜４５が形成された溝３１〜３５の周囲の酸化シリコン膜３０に含まれる水分が脱離し、中間金属層４１〜４５の表面に沿って移動する。しかしながら、プラグ５５が接続された中間金属層４２、４３の表面には、プラグ５５の周囲を囲むようにトラップ層４８が形成されているので、中間金属層４１〜４５の表面に沿って移動する水分はトラップ層４８に捕獲され、プラグ５５と中間金属層４２、４３との界面に達することはない。
【００６４】
これにより、プラグ５５と中間金属層４２、４３との界面に高抵抗の酸化物層が形成されることがないので、プラグ５５と中間金属層４２、４３との接触抵抗を小さく保つことができる。この結果、メモリセル内を流れる電流値を良好に確保することができるので、電荷保持特性の高いＳＲＡＭを実現することができる。
【００６５】
一般に、トラップ層４８は、中間金属層４１〜４５よりも金属配線よりも還元力が高い導電材料、あるいは中間金属層４１〜４５よりも水分を吸着する力が高い導電材料で構成することができる。このような導電材料として、ＴｉＮの他、銅（Ｃｕ）、銀（Ａｇ）、モリブデンシリサイド（ＭｏＳｉ）などを例示することができる。
【００６６】
次に、図２３に示すように、第１多結晶シリコン層６４の表面に第２多結晶シリコン層６５を形成する。第２多結晶シリコン層６５を形成するには、酸化シリコン膜５２の上部にＣＶＤ法でｐ型多結晶シリコン膜を堆積し、続いて、この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層６４の表面に残す。このとき、第２多結晶シリコン層６５を構成するｐ型多結晶シリコン膜は、積層体（Ｐ1、Ｐ2）の直下に残った酸化シリコン膜５２の側壁やゲート引き出し電極５１の表面にも堆積されるので、第２多結晶シリコン層６５の下端部はゲート引き出し電極５１の表面と接触する。
【００６７】
ここまでの工程により、四角柱状の積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁に、第１多結晶シリコン層６４と第２多結晶シリコン膜６５の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６が形成される。このゲート電極６６は、その一部を構成する第２多結晶シリコン膜６５を介してゲート引き出し電極５１と電気的に接続される。
【００６８】
次に、図２４に示すように、基板１上にＣＶＤ法で酸化シリコン膜７０を堆積し、続いて酸化シリコン膜７０をエッチングしてその表面を積層体（Ｐ1、Ｐ2）の中途部まで後退させた後、積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁に形成されたゲート電極６６をエッチングしてその上端部を上部半導体層５９の上端部よりも下方に後退させる。図２４および図２５に示すように、ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層５７、中間半導体層５８および上部半導体層からなる積層体（Ｐ1、Ｐ2）と、積層体（Ｐ1、Ｐ2）の側壁に形成されたゲート絶縁膜６３およびゲート電極６６とを有するｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される。
【００６９】
次に、図２６に示すように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６および上部半導体層５９とその上部の窒化シリコン膜６２の側壁に酸化シリコン膜からなるサイドウォールスペーサ７１を形成した後、酸化シリコン膜７０の上部にＣＶＤ法で窒化シリコン膜７２を堆積する。サイドウォールスペーサ７１は、ＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、窒化シリコン膜７２の上部にＣＶＤ法で酸化シリコン膜７３を堆積し、化学的機械研磨法でその表面を平坦化した後、フォトレジスト膜をマスクにして酸化シリコン膜７３、窒化シリコン膜７２および酸化シリコン膜７０をドライエッチングすることにより、ゲート引き出し電極５１および中間金属層４２の表面が露出するスルーホール７４と、ゲート引き出し電極５１および中間金属層４３の表面が露出するスルーホール７５を形成する。またこのとき、図２７に示すように、中間金属層４１、４４、４５のそれぞれの表面が露出するスルーホール７６、７７、７８を形成する。
【００７０】
次に、図２８に示すように、上記スルーホール７４〜７８の内部にプラグ８０を形成する。プラグ８０を形成するには、例えばスルーホール７４〜７８の内部を含む酸化シリコン膜７３上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール７４〜７８の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００７１】
ここまでの工程により、ゲート引き出し電極５１ａと、プラグ８０と、中間金属層４２と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６と、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）のソースを構成するｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとが互いに電気的に接続される。また、ゲート引き出し電極５１ｂと、プラグ８０と、中間金属層４３と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６と、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のソースを構成するｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとが互いに電気的に接続される。また、ここまでの工程により、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）によって構成されるメモリセルが略完成する。
【００７２】
次に、図２９および図３０に示すように、酸化シリコン膜７３の上部にＣＶＤ法で酸化シリコン膜８１を堆積した後、積層体（Ｐ1、Ｐ2）の上部の酸化シリコン膜８１、７３および窒化シリコン膜７２、６２をドライエッチングしてスルーホール８２を形成し、続いてスルーホール７６〜７８の上部を覆っている酸化シリコン膜８１をドライエッチングしてスルーホール８４を形成する。
【００７３】
次に、図３１および図３２に示すように、スルーホール８２、８４の内部にプラグ８５を形成した後、プラグ８５の上部に電源電圧線９０（Ｖdd）を形成する。またこのとき、電源電圧線９０（Ｖdd）と同じ配線層に相補性データ線（ＢＬＴ、ＢＬＢ）および引き出し配線９２を形成する。
【００７４】
プラグ８５を形成するには、スルーホール８２、８４の内部を含む酸化シリコン膜８１上にスパッタリング法でＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール８２、８４の外部のＴｉＮ膜およびＷ膜を化学的機械研磨法によって除去する。
【００７５】
電源電圧線９０（Ｖdd）、相補性データ線（ＢＬＴ、ＢＬＢ）および引き出し配線９２を形成するには、まず酸化シリコン膜８１の上部にＣＶＤ法で炭化シリコン膜８６と酸化シリコン膜８７とを堆積した後、酸化シリコン膜８７と炭化シリコン膜８６とをドライエッチングして配線溝８８を形成し、続いて配線溝８８の内部を含む酸化シリコン膜８７上にスパッタリング法で窒化タンタル（ＴａＮ）膜またはＴａ膜を堆積し、さらにスパッタリング法またはメッキ法でＣｕ膜を堆積した後、配線溝８８の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。電源電圧線９０（Ｖdd）はプラグ８５の上方を通る配線溝８８の内部に形成し、相補性データ線（ＢＬＴ、ＢＬＢ）はプラグ８０の上方を通る配線溝８８の内部にを形成する。また、引き出し配線９２は、メモリセルの端部に形成した４つの配線溝８８の内部に形成する。
【００７６】
その後、電源電圧線９０（Ｖdd）、相補性データ線（ＢＬＴ、ＢＬＢ）および引き出し配線９２が形成された配線層の上部に基準電圧線９１（Ｖss）およびワード線（ＷＬ）を形成することにより、前記図２、図３に示す本実施の形態のＳＲＡＭが完成する。
【００７７】
基準電圧線９１（Ｖss）およびワード線（ＷＬ）を形成するには、まず酸化シリコン膜８７の上部に絶縁膜９３を堆積した後、この絶縁膜９３に配線溝９４を形成し、続いてこの配線溝９４の内部を含む絶縁膜９３上に前述した方法でＣｕ膜およびＴａＮ膜を堆積した後、配線溝９４の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。絶縁膜９３は、例えばＣＶＤ法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。
【００７８】
基準電圧線９１（Ｖss）は、引き出し配線９２、プラグ８４、８０、中間金属層４５およびプラグ２８を介して駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのｎ+型半導体領域１４（ソース）と電気的に接続される。また、ワード線（ＷＬ）は、引き出し配線９２、プラグ８４、８０、中間金属層４１およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のそれぞれｎ+型半導体領域１４（ソース、ドレインの他方）と電気的に接続される。
【００７９】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８０】
図３３（ａ）、（ｂ）に示すように、トラップ層４８は、プラグ５５を取り囲むように配置されていればよく、必ずしも前記実施の形態のようにプラグ５５と接触している必要はない。
【００８１】
本発明は、縦型ＭＩＳＦＥＴを有するＳＲＡＭに限定されるものではなく、少なくとも金属配線の表面にシリコンを主成分とする導電膜からなるプラグが接続されるような配線構造を有する半導体集積回路装置に適用することが可能である。
【産業上の利用可能性】
【００８２】
本発明は、例えば縦型ＭＩＳＦＥＴを有するＳＲＡＭなどのように、金属配線の表面にシリコンを主成分とする導電膜からなるプラグが接続される半導体集積回路装置に適用して有用な技術である。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭの要部平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭの要部断面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６】図４、図５に続くＳＲＡＭの製造方法を示す要部断面図である。
【図７】図６に続くＳＲＡＭの製造方法を示す要部平面図である。
【図８】図６に続くＳＲＡＭの製造方法を示す要部断面図である。
【図９】図７、図８に続くＳＲＡＭの製造方法を示す要部平面図である。
【図１０】図７、図８に続くＳＲＡＭの製造方法を示す要部断面図である。
【図１１】図９、図１０に続くＳＲＡＭの製造方法を示す要部平面図である。
【図１２】図９、図１０に続くＳＲＡＭの製造方法を示す要部断面図である。
【図１３】図１１、図１２に続くＳＲＡＭの製造方法を示す要部平面図である。
【図１４】図１１、図１２に続くＳＲＡＭの製造方法を示す要部断面図である。
【図１５】図１３、図１４に続くＳＲＡＭの製造方法を示す要部平面図である。
【図１６】図１３、図１４に続くＳＲＡＭの製造方法を示す要部断面図である。
【図１７】図１５、図１６に続くＳＲＡＭの製造方法を示す要部平面図である。
【図１８】図１５、図１６に続くＳＲＡＭの製造方法を示す要部断面図である。
【図１９】図１７、図１８に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２０】図１９に続くＳＲＡＭの製造方法を示す要部平面図である。
【図２１】図１９に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２２】図２０、図２１に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２３】図２２に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２４】図２３に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２５】図２３に続くＳＲＡＭの製造方法を示す要部平面図である。
【図２６】図２４、図２５に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２７】図２４、図２５に続くＳＲＡＭの製造方法を示す要部平面図である。
【図２８】図２６、図２７に続くＳＲＡＭの製造方法を示す要部断面図である。
【図２９】図２８に続くＳＲＡＭの製造方法を示す要部断面図である。
【図３０】図２８に続くＳＲＡＭの製造方法を示す要部平面図である。
【図３１】図２９、図３０に続くＳＲＡＭの製造方法を示す要部断面図である。
【図３２】図２９、図３０に続くＳＲＡＭの製造方法を示す要部平面図である。
【図３３】本発明の他の実施の形態であるＳＲＡＭにおけるトラップ層の形状を示すものであり、（ａ）は要部断面図、（ｂ）は要部平面図である。
【符号の説明】
【００８４】
１  半導体基板
２  素子分離溝
４  ｐ型ウエル
６  ゲート絶縁膜
７Ａ、７Ｂ  ゲート電極
８  酸化シリコン膜
９  ｎ-型半導体領域
１３  サイドウォールスペーサ
１４  ｎ+型半導体領域（ソース、ドレイン）
１８  Ｃｏシリサイド層
１９  窒化シリコン膜
２０  酸化シリコン膜
２１〜２５  コンタクトホール
２８  プラグ
２９  窒化シリコン膜
３０  酸化シリコン膜
３１〜３５  溝
４１〜４５  中間金属層
４８  トラップ層
４９  窒化シリコン膜
５１ａ、５１ｂ  ゲート引き出し電極
５２  酸化シリコン膜
５３  スルーホール
５４  サイドウォールスペーサ
５５  プラグ
５７  下部半導体層
５７ｐ  ｐ型シリコン膜
５８  中間半導体層
５８ｉ  シリコン膜
５９  上部半導体層
５９ｐ  ｐ型シリコン膜
６１  酸化シリコン膜
６２  窒化シリコン膜
６３  ゲート絶縁膜
６４  第１多結晶シリコン層
６５  第２多結晶シリコン層
６６  ゲート電極
７０  酸化シリコン膜
７１  サイドウォールスペーサ
７２  窒化シリコン膜
７３  酸化シリコン膜
７４〜７８  スルーホール
８０  プラグ
８１  酸化シリコン膜
８２、８４  スルーホール
８５  プラグ
８６  炭化シリコン膜
８７  酸化シリコン膜
８８  配線溝
９０（Ｖdd）  電源電圧線
９１（Ｖss）  基準電圧線
９２  引き出し配線
９３  絶縁膜
９４  配線溝
ＢＬＴ、ＢＬＢ  相補性データ線
ＤＲ1、ＤＲ2  駆動ＭＩＳＦＥＴ
Ｌ1、Ｌ2  活性領域
ＭＣ  メモリセル
Ｐ1、Ｐ2  積層体
ＳＶ1、ＳＶ2  縦型ＭＩＳＦＥＴ
ＴＲ1、ＴＲ2  転送ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2005310852.tif 000003
【図２】
2005310852.tif 000004
【図３】
2005310852.tif 000005
【図４】
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【図５】
2005310852.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005310852.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2005310852.tif 000021
【図２０】
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【図２１】
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【図２２】
2005310852.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005310852.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
2005310852.tif 000034
【図３３】
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