(57)【要約】【課題】  本発明は、基材の欠陥の修復を可能にする方法に関し、特に半導体デバイスにおいて、これまで適当な方法がないために実施できなかった、パターンの形状の修復を可能とする方法及び装置を提供するものであり、さらにこれらを応用する半導体デバイスの製造方法を提供する。【解決手段】  不完全なパターンを有する基材のパターンの形状を修復する方法であって、（ａ）基材を検査して不完全なパターンを検出するステップと、（ｂ）前記検出された不完全なパターンを放射線によりエッチング又は堆積してパターンの形状を修復するステップ、を含むことを特徴とする、形状修復方法を用いる。また、不完全なビアホールを有するウェーハのビアホールの形状を修復する装置であって、不完全なビアホールを検出する欠陥検査部、不完全なビアホールを高速原子線によりエッチングするエッチング部、を備えたことを特徴とする形状修復装置を用いる。【選択図】  図４
2005286161.tif 000002
【特許請求の範囲】
【請求項１】
不完全なパターンを有する基材のパターンの形状を修復する方法であって、
（ａ）基材を検査して不完全なパターンを検出するステップと、
（ｂ）前記検出された不完全なパターンを放射線によりエッチング又は堆積してパターンの形状を修復するステップ、
を含むことを特徴とする、形状修復方法。
【請求項２】
さらに
（ｃ）再度基材を検査して不完全なパターンがないことを確認するステップ、
を少なくとも１回含むことを特徴とする、請求項１に記載の形状修復方法。
【請求項３】
前記エッチング又は堆積が、放射線を基材全面に一括して照射することにより行われる、請求項１又は２に記載の形状修復方法。
【請求項４】
前記検査が、電子線を用いた検査であることを特徴とする、請求項１乃至３のいずれかに記載の形状修復方法。
【請求項５】
前記電子線を用いた検査が、写像投影型電子線装置又は走査型電子線装置を用いた検査であることを特徴とする、請求項４に記載の形状修復方法。
【請求項６】
前記検査により得られた不完全なパターンの画像コントラストに応じて、放射線の照射時間を変えることを特徴とする、請求項５に記載の形状修復方法。
【請求項７】
前記検査が、あらかじめ設定された、不完全なパターンが生じやすい部位のみを検査することを特徴とする、請求項１乃至６のいずれかに記載の形状修復方法。
【請求項８】
前記パターンが、メタル配線、ビアホール又はビアプラグであることを特徴とする、請求項１乃至７のいずれかに記載の形状修復方法。
【請求項９】
前記基材がウェーハであることを特徴とする、請求項１乃至８のいずれかに記載の形状修復方法。
【請求項１０】
前記放射線が高速原子線であることを特徴とする、請求項１乃至９のいずれかに記載の形状修復方法。
【請求項１１】
不完全なパターンを有する基材のパターンの形状を修復する装置であって、不完全なパターンを検出する欠陥検査部、不完全なパターンを放射線によりエッチング又は堆積する放射線照射部、を備えたことを特徴とする形状修復装置。
【請求項１２】
前記欠陥検査部が、電子線による写像投影型又は走査型の欠陥検査装置を有することを特徴とする、請求項１１に記載の形状修復装置。
【請求項１３】
前記欠陥検査部により得られた不完全なパターンの画像コントラストに応じて、放射線の照射時間を変えることを特徴とする、請求項１２に記載の形状修復装置。
【請求項１４】
前記欠陥検査部が、あらかじめ設定された、不完全なパターンが生じやすい部位のみを検査することを特徴とする、請求項１１乃至１３のいずれかに記載の形状修復装置。
【請求項１５】
前記パターンが、メタル配線、ビアホール又はビアプラグであることを特徴とする、請求項１１乃至１４のいずれかに記載の形状修復装置。
【請求項１６】
前記基材がウェーハであることを特徴とする、請求項１１乃至１５のいずれかに記載の形状修復装置。
【請求項１７】
前記放射線が高速原子線であることを特徴とする、請求項１１乃至１６のいずれかに記載の形状修復装置。
【請求項１８】
請求項１乃至１０のいずれかに記載の形状修復方法、又は請求項１１乃至１７のいずれかに記載の形状修復装置、を用いてパターンの形状を修復する工程を含む、半導体デバイスの製造方法。
【請求項１９】
前記パターンの形状を修復する工程を含めた半導体デバイス製造のタクトタイムが、前記工程を含まない場合のタクトタイムと同一であることを特徴とする、請求項１８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基材のパターンの修復方法及び修復装置、並びにそれらを用いた半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造プロセスにおいて、ウェーハ等の基材の加工工程で生じる欠陥が、致命的な欠陥（キラー欠陥）となることがある。そして、デバイスの高密度化に伴い、たとえ微細な欠陥であっても、キラー欠陥となる場合が多くなっている。そのような欠陥は、半導体製造プロセスの歩留まりを下げる原因となっており、特に製造プロセスの前工程において欠陥が生じた場合、歩留まりに与える影響は大きくなる。現状では、個々の工程での修復は行っておらず、前もって余剰の回路を作っておき、欠陥の生じた回路はレーザーで断線（オープン）させて使用しないようにする方法が取られている。すなわち、各工程で生じた欠陥を修復すること、例えば配線のオープンやショート等を修復することや、ビアホールの残さを除去することは、なされていなかった。
【０００３】
しかし、最小線幅が０．１μｍ以下の高密度パターンを持つウェーハが登場するなど、デバイスの高密度化のために、余剰の回路を作ることは不可能となってきている。また、近年生産が増えてきているロジックのデバイスは、少量生産であるため、欠陥を修復して歩留まりを向上させる必要性が高まってきている。
【０００４】
ところで、電子線（ＥＢ）を用いた検査装置や（特許文献１、２、非特許文献１参照）、高速原子線（ＦＡＢ）による加工装置が知られている（特許文献３、４参照）。しかし、エッチング残さ等の不完全なパターンの形状を修復することは、行われていなかった。
【０００５】
【特許文献１】米国特許番号６，１８４，５２６
【特許文献２】米国特許番号５，５０２，３０６
【特許文献３】特開平０５−１８２７８７号公報
【特許文献４】特開平０７−１６９７４６号公報
【非特許文献１】Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ９（６）（１９９１）３００５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ウェーハの欠陥の修復を可能にする方法に関し、特に半導体デバイスにおいて、これまで適当な方法がないために実施できなかった、ビアホールのエッチング残さの除去を可能とする方法及び装置を提供するものであり、更にこれらを応用する半導体デバイスの製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、不完全なパターンを有する基材のパターンの形状を修復する方法であって、
（ａ）基材を検査して不完全なパターンを検出するステップと、（ｂ）前記検出された不完全なパターンを放射線によりエッチング又は堆積してパターンの形状を修復するステップ、を含むことを特徴とする、形状修復方法である。
【０００８】
この発明によれば、不完全なビアホールの形状を修復して、半導体デバイスの歩留まりを向上させることができる。
【０００９】
本発明は、さらに（ｃ）再度基材を検査して不完全なパターンがないことを確認するステップ、を少なくとも１回含むことを特徴とする、上記の形状修復方法である。
【００１０】
この発明によれば、エッチングの後再度基材を検査するので、半導体デバイスの歩留まりをさらに向上させることができる。
【００１１】
また、本発明は、前記エッチング又は堆積が、放射線を基材全面に一括して照射することにより行われる、上記の形状修復方法である。
【００１２】
この発明によれば、放射線を基材全面に一括して照射するので、短時間で不完全なパターンの形状を修復することができる。
【００１３】
さらに、本発明は、前記検査が、電子線を用いた検査であることを特徴とする、上記の形状修復方法である。
【００１４】
また、本発明は、前記電子線を用いた検査が、写像投影型電子線装置又は走査型電子線装置を用いた検査であることを特徴とする、上記の形状修復方法である。
【００１５】
これらの発明によれば、電子線を用いて基材を検査するので、高密度パターンを有する基材の検査が可能となる。
【００１６】
さらに、本発明は、前記検査により得られた不完全なパターンの画像コントラストに応じて、放射線の照射時間を変えることを特徴とする、上記の形状修復方法である。
【００１７】
この発明によれば、得られた画像コントラストに応じて放射線の照射時間を変えることができ、これにより短時間で不完全なパターンの形状の修復が可能となる。
【００１８】
また、本発明は、前記検査が、あらかじめ設定された、不完全なパターンが生じやすい部位のみを検査することを特徴とする、上記の形状修復方法である。
【００１９】
この発明によれば、例えばウェーハ端のダイの端のセル部等の不完全なパターンが生じやすい部位のみを検査するので、検査時間を短くすることができる。
【００２０】
また、本発明は、前記パターンが、メタル配線、ビアホール又はビアプラグであることを特徴とする、上記の形状修復方法である。
【００２１】
また、本発明は、前記基材がウェーハであることを特徴とする、上記の形状修復方法である。
【００２２】
これらの発明によれば、ウェーハに形成されたメタル配線、ビアホール、ビアプラグ等の形状を修復することができる。
【００２３】
また、本発明は、前記放射線が高速原子線であることを特徴とする、上記の形状修復方法である。
【００２４】
この発明によれば、高速原子線により短時間でパターンの形状を修復することができる。
【００２５】
さらに、本発明は、不完全なパターンを有する基材のパターンの形状を修復する装置であって、不完全なパターンを検出する欠陥検査部、不完全なパターンを放射線によりエッチング又は堆積する放射線照射部、を備えたことを特徴とする形状修復装置である。
【００２６】
また、本発明は、前記欠陥検査部が、電子線による写像投影型又は走査型（ＳＥＭ型）の欠陥検査装置を有することを特徴とする、上記の形状修復装置である。
【００２７】
さらに、本発明は、前記欠陥検査部により得られた不完全なパターンの画像コントラストに応じて、放射線の照射時間を変えることを特徴とする、上記の形状修復装置である。
【００２８】
また、本発明は、前記欠陥検査部が、あらかじめ設定された、不完全なパターンが生じやすい部位のみを検査することを特徴とする、上記の形状修復装置である。
【００２９】
さらに、本発明は、前記パターンが、メタル配線、ビアホール又はビアプラグであることを特徴とする、上記の形状修復装置である。
【００３０】
さらに、本発明は、前記基材がウェーハであることを特徴とする、上記の形状修復装置である。
【００３１】
さらに、本発明は、前記放射線が高速原子線であることを特徴とする、上記の形状修復装置である。
【００３２】
これらの発明によれば、上記形状修復方法と同様の効果を得ることができる。
【００３３】
さらに、本発明は、上記の形状修復方法、又は上記の形状修復装置、を用いてパターンの形状を修復する工程を含む、半導体デバイスの製造方法である。
【００３４】
この発明によれば、不完全なパターンを有する基材のパターンの形状を修復できるので、半導体デバイスの歩留まりを向上させることができる。
【００３５】
また、本発明は、上記パターンの形状を修復する工程を含めた半導体デバイス製造のタクトタイムが、前記工程を含まない場合のタクトタイムと同一であることを特徴とする、上記の製造方法である。
【００３６】
この発明によれば、半導体デバイスの製造時間を伸ばすことなく、不完全なパターンを有する基材のパターンの形状を修復することができる。
【発明の効果】
【００３７】
本発明の形状修復方法及び形状修復装置によれば、これまで可能な手段がなかった、半導体デバイスの製造前工程における基材パターンを修復することができ、半導体プロセスにおける前工程の歩留まりを飛躍的に向上させることが可能となる。また、これらをデバイス製造方法に応用することにより、大幅なコストダウンが図れるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００３８】
以下に、図を用いて本発明の実施の形態について、基材としてウェーハを、パターンとしてビアホールを、放射線として高速原子線（ＦＡＢ）を用い、ビアホール残さをエッチングする場合を例として説明する。
図１は、半導体製造プロセスにおける配線工程において、ビアホールを開けた状態を示す模式図である。即ち、図１は、メタル配線２を形成した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相堆積法）によりＳｉＯ2を堆積させ、エッチングを行った後、ビアホール１を開けた状態を示す。図１−ａ）はビアホールが正常に開けられた場合であり、図１−ｂ）は不完全な場合を示す。図１−ｂ）ではビアホールの底に残さ３（エッチングの残り）が残ってしまっており、この後、湿式メッキやＣＶＤ法によりビアホールに金属を埋めると、下のメタル配線２との接触が悪くなり、素子としての機能を果たせなくなる。すなわち欠陥（キラー欠陥）が生じていることとなる。
【００３９】
そして、ビアホールを開けた後、電子線を用いた検査装置により、ビアホールの底を検査すると、残さがある不完全なビアホールと、正常なビアホールとはコントラストが異なっており、これにより両者を区別することができる。従来型であるＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：走査型顕微鏡）型の検査装置の場合は、正常なビアホールは暗く、不完全なビアホールは明るくなる。一方、最近開発された写像投影型の検査装置の場合は、正常なビアホールは明るく、不完全なビアホールは暗くなる。この明度の相違から、不完全なビアホールの存在を調べることができることとなる。
【００４０】
図２にそれぞれの場合の検査画像を、模式的に示す。図２−ａ）はＳＥＭ型検査装置により得られた検査画像の模式的な例であり、図２−ｂ）は写像投影型検査装置により得られた検査画像の模式的な例である。図中に示されているように、不完全なビアホールは、正常なビアホールとは異なるコントラストを示す。即ち、残さがより多く残っていると、ＳＥＭ型検査装置では検査画像がより明るくなり、写像投影型検査装置ではより暗くなる。例えば、図２−ａ）で、「暗」と示されたビアホールは、正常にエッチングが行われているが、「暗灰」または「明灰」と示されたビアホールは、残さを有する不完全なビアホールであることを示す。そして、「暗灰」より「明灰」の方が、より多くの残さを有していることを示している。一方、図２−ｂ）では、「明」と示されたビアホールは、正常にエッチングが行われているが、「明灰」または「暗灰」と示されたビアホールは、残さを有する不完全なビアホールであることを示し、「明灰」より「暗灰」の方が、より多くの残さを有していることを示している。
【００４１】
検査によりウェーハのパターンの中に不完全なビアホールが検出されたものは、次にＦＡＢ（Ｆａｓｔ  Ａｔｏｍ  Ｂｅａｍ：高速原子線）をウェーハに照射してエッチングを行い、残さを除去する。残さは通常極めてわずかであるので、ＦＡＢによるエッチング時間は短時間とすることができる。図１のように母材がＳｉＯ2の場合は、ＦＡＢ源にＳＦ6やＣＦ4，ＣＨxＦyの等のＦを含むガスを導入し、Ｆを含むＦＡＢによりエッチングを行うことが好ましい。母材がｌｏｗ−ｋ材（低誘電体材料）の場合は、酸素をＦＡＢ源に導入して、酸素成分を含むＦＡＢでエッチングを行うことが好ましい。
【００４２】
ＦＡＢは中性でエネルギーを持つ粒子線の総称であり、電荷を持たないのでＳｉＯ2やｌｏｗ−ｋ材のような絶縁体に対してもチャージアップを起こさず、ビアホールの底の残さも完全にエッチングして除去することが可能となる。
【００４３】
上述のように、検査画像のコントラストは、エッチング残さの量と単調な関係があるので、実験により、除去に必要なエッチング時間を求めることができる。図３は、写像投影型の検査装置により得られる検査画像のコントラストと、エッチング時間との校正曲線の例を示す図である。コントラストは、正常なビアホールの場合をゼロとし、コントラストが飽和する値で規格化してある。このデータをあらかじめ形状修復装置のＰＣ（パーソナルコンピュータ）に記憶させておくことにより、検査と残さのエッチングを自動的に行うことが可能となる。
【００４４】
また、ＳＥＭ型においても、写像投影型と同様にコントラストとエッチング時間との関係を実験的に求めることができることは言うまでもなく、したがって検査と残さのエッチングを自動化することができる。
【００４５】
ここで、本発明の形状修復方法の実施に要する時間は、半導体デバイスの製造ラインにおける他の工程に要する時間と比較して短いので、半導体製造ラインのタクトタイムを伸ばすことなく、本発明の形状修復方法を自動化して製造ラインに取り入れ、インラインで使用することが可能となる。
【００４６】
そして、さらにウェーハの検査時間を短縮する場合は、ウェーハの検査部位を、前もって不完全なビアホールとなりやすい部位のみに（例えばウェーハ端のダイの端の方のセル部等）限定することができる。
【００４７】
また、ＦＡＢによる残さのエッチング時間は、残さを取り除くことができる範囲であれば特に制限はないが、残さが多くともｎｍオーダーであることより、通常数秒〜６０秒程度であり、好ましくは３秒〜３０秒以内、より好ましくは１秒〜１０秒以内とすることができる。
【００４８】
なお、必要に応じて、残さのエッチング後、再度ウェーハの検査を行って、不完全なビアホールがないことを確認してから次の工程に進めても良く、再度の検査でまだ不完全なビアホールが残っている場合は、もう一度ＦＡＢエッチングを行い、これを繰り返してもよい。
【００４９】
図４は、本発明の形状修復装置の例を示した図である。形状修復装置１０は、ロード室１１、検査室１２、エッチング室１３、アンロード室１４から構成されている。ロード室１１にはロード装置１１１が設置されており、前の工程からのウェーハを搬送する機能及びエアーロック機構（いずれも図示せず）を備えている。また、必要に応じてミニエンバイロンメント室を備えてもよい。検査室１２には電子線を利用した欠陥検査装置１１２が設置されており、エッチング室１３にはＦＡＢ（高速原子線）エッチング装置１１３が設置されている。又、アンロード室１４にはアンロード装置１１４が設置されており、処理の済んだウェーハを次の工程に搬送する機能及びエアーロック機能（いずれも図示せず）を備えている。上記の各装置からのウェーハ搬送は、搬送装置１１５により行われる。上記の各室１１〜１４及び搬送装置１１５はそれぞれ隔離バルブでしきられており、相互汚染（クロスコンタミ）を防止している。なお、欠陥検査装置１１２及びＦＡＢエッチング装置１１３は、本発明の形状修復装置の欠陥検査部及び放射線照射部をそれぞれ構成する。
【００５０】
前の工程であるビアホールの穴あけ工程、例えば反応性イオンエッチングによる穴あけ工程（レジスト除去処理済）を終えたウェーハは、ロード室１１に搬送され、ここでノッチ又はオリフラを基準に回転位置及び中心位置が設定され、次に、搬送装置１１５により検査室１２へ搬送される。ここで、ウェーハのビアホールの検査が行われる。即ち、欠陥検査装置１１２により、ビアホールのコントラストを測定し、所定の明度以上又は以下のビアホールが、残さを有する不完全なビアホールとして検出される。なお、欠陥検査装置１１２は、図示されていないが低倍率での位置決め及び予備検査行うための光学式の顕微鏡を備えている。ここで、ウェーハに存在するすべてのビアホールを検査してもよいが、あらかじめ設定されている、例えば２箇所以上１０箇所以内、又は１０箇所以上１００箇所以内の特定のウェーハ部位のビアホールのみを、欠陥検査装置１１２で検査してもよい。そして、この検査により１箇所以上の不完全なビアホールが検出された場合は、搬送装置１１５によりエッチング室１３に搬送される。ここで、ＦＡＢエッチング装置１１３により、上記の検査により得られた不完全なビアホールの画像コントラストに応じた時間だけ、エッチングが施される。即ち、欠陥検査装置１１２で測定された不完全なビアホールの画像コントラストのデータは、図示しないコンピュータに送られ、このコンピュータは、あらかじめ求めておいた画像コントラストとエッチング時間との校正曲線を参照し、残さのエッチング時間を決定する。そして、このコンピュータは、決定されたエッチング時間をＦＡＢエッチング装置１１３に伝え、ＦＡＢエッチング装置１１３は、決定された時間だけＦＡＢをウェーハに照射する。通常、残さの厚さ１ｎｍあたり数秒で完全に残さを除去できる。エッチング処理が終了したウェーハは、搬送装置１１５によりアンロード室１１４へ搬送され、さらに次の工程、例えばＣＶＤ（化学気相蒸着）又はスパッタ、メッキ等による成膜工程へ輸送される。なお、残さのエッチング処理後、ウェーハを再び検査室１２に戻して検査を行い、不完全なビアホールがないことを確認した上で、次の工程へ搬送しても良い。
以上のステップにより検査及び形状の修復が完了する。
【００５１】
なお、本発明で修復されるビアホールの直径としては、特に制限はないが、０．１３μｍ以下の直径を持つビアホールに本発明を適用することが特に有用である。
【００５２】
図５に、ＦＡＢエッチングに用いられるＦＡＢ源の例を示す。ＦＡＢ源２０は、円筒状の絶縁部材２５を支持体として、３枚の円盤状の電極が並行に固定されており、電極は上からガス導入陰極２１、陽極２２、ＦＡＢ放出陰極２３の順に構成されている。ガス導入陰極２１には直径２ｍｍのガス導入孔２１−１が等間隔で開けられており、このため、導入ガスの円筒状内での圧力分布が均一になる。これにより、生成するプラズマ密度が均一となり、放出されるＦＡＢの分布が均一になる。陽極２２には、直径５ｍｍの陽極孔２２−１が等間隔で開けられている。この孔は、直径１ｍｍ以上で絶縁部材の内径以下の任意の値を選ぶことができる。ＦＡＢ放出陰極２３にはＦＡＢ放出孔が開けられているが、この孔は、直径０．１ｍｍ以上１００ｍｍ以下、好ましくは直径０．５ｍｍ以上１０ｍｍ以下、より好ましくは直径１ｍｍ以上３ｍｍ以下であり、孔の長さ（ＦＡＢ放出陰極２３の厚さに相当する）は１ｍｍ以上５０ｍｍ以下、好ましくは３ｍｍ以上３０ｍｍ以下、より好ましくは１０ｍｍ以上２０ｍｍ以下の値を選ぶことにより、指向性の良いＦＡＢを効率良くＦＡＢ源から引き出すことができる。
【００５３】
ＦＡＢ源の操作は、以下の要領で行う。ＦＡＢ源２０は、図示しない真空容器の中に設置され、ＦＡＢ放出方向に試料台２７を設置する。試料台２７の上には、検査により不完全なビアホールが検出されたウェーハ２６を設置する。真空容器内を１０-4Ｐａ程度に排気し、ＦＡＢ源内へガス導入孔２１−１を通して所定のガスを導入する。ガスを導入する部材は、本図では省略してある。ＦＡＢ源内を１Ｐａ程度になるようにガスを導入した後、両陰極２１、２３を接地電位とし、陽極２２に＋２〜＋３ｋＶの高電圧かけると放電が生じる。放電の発生とともに、ＦＡＢがＦＡＢ放出孔２３−１より放出される。電源と陽極の間には、図示しない数ｋΩの保護抵抗が入れてあり、異常放電を防止する。放電が安定した後、図示しないシャッターを開けて試料にＦＡＢを照射し、残さのエッチングを行う。このときにＦＡＢを照射するウェーハの領域としては、不完全なビアホールが存在する部分のみを選択することもできるが、ウェーハの全面に一括して照射してもよい。ウェーハ全面に一括して照射することにより、短時間にビアホールの残さを除去することが可能となる。
【００５４】
エッチング時間は残さの厚さに依存し、前もって実験によって求められた校正曲線により決定することができる。例えば、ＳｉＯ2に開けられたビアホールで、残さの厚さが１ｎｍの場合は、エッチング時間は数秒となる。
【００５５】
図６は、電子線欠陥検査装置として写像投影型電子線検査装置を用いた例を示す図である。電子銃２０１から放出された一次電子線２０２は、開口（図示せず）で円形又は矩形に整形され、２段のレンズ２０３、２０４でＥ×Ｂフィルタ２０５の偏向中心面に０．５ｍｍ×０．１２５ｍｍ角に結像される。Ｅ×Ｂフィルタ２０５は、ウィーンフィルターとも呼ばれ、電極２０６及び磁石２０７を有し、電解と磁界を直交させた構造を有し、一次電子線２０２を３５度に曲げて試料方向（試料に垂直な方向）に向け、一方、試料からの二次電子線を直進させる機能を持つ。Ｅ×Ｂフィルタ２０５で偏向された一次電子線２０２はレンズ２０８、２０９で２／５に縮小され、試料２１０に投影される。試料２１０から放出された、パターン画像の情報を持った二次電子２１１は、レンズ２０９、２０８で拡大された後、Ｅ×Ｂフィルタ２０５を直進し、レンズ２１２、２１３で拡大され、ＭＣＰ（マルチチャンネルプレート）２１５で１万倍に増感されて、蛍光部２１６により光に変換され、リレー光学系２１７を経てＴＤＩ−ＣＣＤ２１８で試料のスキャン速度に同期された電気信号となり、画像表示部２１９で連続した画像として取得される。さらにこの画像は、オンタイムで複数のセル画像との比較及び、複数のダイ画像との比較を行うことにより、試料表面（例えばウェーハ等）の欠陥を検出する。さらに、検出された欠陥の形状等の特徴、位置座標及び数を記録し、ＣＲＴ上などに出力する。一方、試料基板として、酸化膜や窒化膜といった表面構造の違いや、異なる工程後ごとにそれぞれに試料基板に対して適当な条件を選定し、その条件に従って電子線を照射して、最適な照射条件で照射を行った後、電子線による画像を取得し、欠陥を検出する。
【００５６】
次に、本発明の半導体デバイスの製造方法について説明する。
図７は、本発明の半導体デバイスの製造方法の一例を示すフローチャートである。この例の製造工程は以下の各主工程を含む。
（１）ウェーハを製造するウェーハ製造工程（又はウェーハを準備するウェーハ準備工程）４００
（２）露光に使用するマスクを製作するマスク製造工程（又はマスクを準備するマスク準備工程）４０１
（３）ウェーハに必要な加工処理を行うウェーハプロセッシング工程４０２
（４）ウェーハ上に形成されたチップを１個ずつ切り出し、動作可能にならしめるチップ組立工程４０３
（５）できたチップを検査するチップ検査工程４０４
なお、それぞれの工程はさらにいくつかのサブ工程からなっている。
【００５７】
これらの主工程の中で、半導体のデバイスの性能に決定的な影響を及ぼす主工程が、ウェーハプロセッシング工程４０２である。この工程では、設計された回路パターンをウェーハ上に順次積層し、メモリやＭＰＵとして動作するチップを多数形成する。そして、このウェーハプロセッシング工程４０２は、以下の各工程を含む。
（１）絶縁層となる誘電体薄膜や配線部、あるいは電極部を形成する金属薄膜等を形成する薄膜形成工程（ＣＶＤやスパッタリング及びメッキ等を用いる）
（２）この薄膜層やウェーハ基板を酸化する酸化工程
（３）薄膜層やウェーハ基板等を選択的に加工するためにマスク（レクチル）を用いてレジストのパターンを形成するリソグラフィー工程
（４）レジストパターンに従って薄膜層や基板を加工するエッチング工程（例えばドライエッチング技術を用いる）
（５）イオン・不純物注入拡散工程
（６）レジスト剥離工程
（７）さらに加工されたウェーハを検査する検査工程
なお、ウェーハプロセッシング工程は必要な層数だけ繰り返し行い、設計通り動作する半導体デバイスを製造する。
【００５８】
そして、本発明のビアホールの形状修復方法又は形状修復装置は、主に上記（４）のエッチング工程後に用いることができる。即ち、上記（４）のエッチング工程の後に、本発明のビアホールの形状修復方法又は形状修復装置を用いてビアホールの形状を修復する工程を導入することにより、本発明の半導体デバイスの製造方法を提供することができる。そして、これにより、上記（４）のエッチング工程において生じたエッチング残さを除去し、不完全なビアホールの形状を修復することができることとなる。
【００５９】
また、本発明の形状修復方法又は本発明の形状修復装置を用いてビアホールの形状を修復する工程に要する時間は、半導体デバイスの製造ラインにおける他の工程に要する時間と比較して短いので、半導体製造ラインのタクトタイムを伸ばすことなく、本発明の形状修復方法又は修復装置を用いたビアホールの形状を修復する工程を含む、本発明の半導体デバイスの製造方法を提供することができることとなる。即ち、前記ビアホールの形状を修復する工程を含めた半導体デバイス製造のタクトタイムが、前記工程を含まない場合のタクトタイムと同一とすることが可能となる。
【００６０】
図８は、図７のウェーハプロセッシング工程４０２の中核をなすリソグラフィー工程を示すフローチャートである。このリソグラフィー工程は以下の工程を含む。
（１）前段の工程で回路パターンが形成されたウェーハ上にレジストをコートするレジスト塗布工程５００
（２）レジストを露光する露光工程５０１
（３）露光されたレジストを現像してレジストのパターンを得る現像工程５０２
（４）現像されたレジストパターンを安定化させるためのアニール工程５０３
【００６１】
以上の半導体デバイス製造工程、ウェーハプロセッシング工程、リソグラフィー工程については、周知のものであり、これ以上の説明を要しないであろう。
【図面の簡単な説明】
【００６２】
【図１】図１は、半導体製造プロセスにおける配線工程において、ビアホールを開けた状態を示す模式図である。
【図２】図２−ａ）はＳＥＭ型検査装置により得られた検査画像の模式的な例を示し、図２−ｂ）は写像投影型検査装置により得られた検査画像の模式的な例を示す図である。
【図３】図３は、写像投影型の検査装置により得られる検査画像のコントラストと、エッチング時間との校正曲線の例を示す図である。
【図４】図４は、本発明の形状修復装置の例を示した図である。
【図５】図５は、本発明に用いられるＦＡＢ源の例を示す図である。
【図６】図６は、本発明に用いられる写像投影型検査装置の例を示す図である。
【図７】図７は、本発明の半導体デバイスの製造方法の一例を示すフローチャートである。
【図８】図８は、リソグラフィー工程を示すフローチャートである。
【符号の説明】
【００６３】
１  ビアホール
２  メタル配線
３  残さ（エッチング残り）
１０  形状修復装置
１１  ロード室
１２  検査室
１３  エッチング室
１４  アンロード室
１１１  ロード装置
１１２  検査装置
１１３  ＦＡＢエッチング装置
１１４  アンロード装置
１１５  搬送装置
２０  ＦＡＢ源
２１  陰極１
２２  陽極
２３  陰極２
２４  高圧電源
２５  絶縁筒
２６  ウェーハ
２７  試料台
２１−１  ガス導入孔
２２−１  陽極孔
２３−１  ＦＡＢ放出孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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