(57)【要約】      （修正有）【課題】電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層する。【解決手段】単結晶半導体層５１、３３、５２、３５を半導体基板３１上に順次積層し、単結晶半導体層５１、５２を除去してから、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１および単結晶半導体層３３、３５間に絶縁層３２、３４を形成し、単結晶半導体層３３、３５の両側の側面にそれぞれ形成されたゲート絶縁膜４３ａ、４３ｂを介して単結晶半導体層３３、３５の両側の側壁にゲート電極４４ｃを形成し、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成するとともに、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。【選択図】図１６
2005322830.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第２半導体層上に酸化防止膜を形成する工程と、
前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
下層の第２半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、
上層の第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
上層の第２半導体層は、下層の第２半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１溝には、前記第２半導体層下に配置された第１半導体層の途中の部分に段差が設けられていることを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層の部分に段差が設けられた第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる第１開口部を形成する工程と、
第１溝内の段差の部分の第２半導体層の表面を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第２半導体層の側壁および前記第２開口部内の前記第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記第２開口部内の前記第２半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の第２半導体層に接触する第１コンタクト層を形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、
上層の第２半導体層に形成された第２ソース／ドレイン層を露出させる工程と、
前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極は、最上層の第２半導体層の表面上に跨るようにして前記第２半導体層の両側の側壁に延伸されていることを特徴とする請求項１から６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極または前記ゲート電極の形成に用いられたレジストパターンをマスクとして、前記第２半導体層にイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、
前記絶縁層が裏面側に配置された第２半導体層上に絶縁膜を堆積させる工程と、
最上層の第２半導体層の表面および第２半導体層の側面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記開口部内の第２半導体層の側壁および最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１から９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第２半導体層の裏面側に絶縁層を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から１１のいずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする請求項１から１３のいずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜を形成する工程は、
前記第２半導体層の熱酸化により、前記第２半導体層の側壁に犠牲酸化膜を形成する工程と、
ウェットエッチングにより、前記第２半導体層の側壁に形成された犠牲酸化膜を除去する工程と、
前記第２半導体層の熱酸化により、前記第２半導体層の側壁にゲート絶縁膜を形成する工程とを備えることを特徴とする請求項１から１４のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、単結晶半導体層に形成された電界効果型トランジスタの積層構造に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする。
【０００６】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層間の絶縁を図ることが可能となる。
【０００７】
また、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁層を形成することが可能となり、第２半導体層の膜厚を精度よく制御することができる。さらに、ゲート電極を開口部内に埋め込むことで、第２半導体層の側面側にチャネル領域を形成することが可能となり、ゲート電極を第２半導体層の表面に配置することなく、第２半導体層にそれぞれ形成された電界効果型トランジスタを積層することが可能となる。
【０００８】
この結果、単結晶半導体層の平坦性を確保しつつ、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第２半導体層上に酸化防止膜を形成する工程と、前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする。
【００１０】
これにより、第２半導体層の表面が熱酸化されることを防止しつつ、第２半導体層の裏面側に熱酸化膜を形成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、第２半導体層の側面側にチャネル領域を形成することが可能となる。このため、第２半導体層の裏面側に熱酸化膜を形成した後、第２半導体層の表面の熱酸化膜を除去する必要がなくなり、溝内に形成された素子分離絶縁膜が侵食されることを防止することが可能となるとともに、単結晶半導体層の平坦性を確保しつつ、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となる。この結果、電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の第２半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、上層の第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、ソース／ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース／ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、上層の第２半導体層は、下層の第２半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする。
【００１３】
これにより、下層の第２半導体層に形成されたソース／ドレイン層とコンタクトをとる際に、上層の第２半導体層が邪魔になることを防止することができる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝には、前記第２半導体層下に配置された第１半導体層の途中の部分に段差が設けられていることを特徴とする。
【００１４】
これにより、第１半導体層下に配置された第２半導体層が露出することを防止することができ、第２半導体層間の第１半導体層を除去する際に、第１半導体層下に配置された第２半導体層のオーバーエッチングを抑制することが可能となる。このため、下層の第２半導体層の平坦性を維持しつつ、下層の第２半導体層のコンタクト領域を上層の第２半導体層から露出させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層の部分に段差が設けられた第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる第１開口部を形成する工程と、第１溝内の段差の部分の第２半導体層の表面を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して前記第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第２半導体層の側壁および前記第２開口部内の前記第２半導体層の表面にゲート絶縁膜を形成する工程と、前記第２開口部内の前記第２半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の第２半導体層に接触する第１コンタクト層を形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、上層の第２半導体層に形成された第２ソース／ドレイン層を露出させる工程と、前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。
【００１６】
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、ゲート電極と下層の第２半導体層に接触する第１コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極は、最上層の第２半導体層の表面上に跨るようにして前記第２半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、第２半導体層の両側の側壁にチャネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、最上層の第２半導体層の表面上に跨るようにゲート電極を配置することにより、第２半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となり、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極または前記ゲート電極の形成に用いられたレジストパターンをマスクとして、前記第２半導体層にイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を形成することを特徴とする。
これにより、ゲート電極をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となり、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁層を形成する工程と、前記絶縁層が裏面側に配置された第２半導体層上に絶縁膜を堆積させる工程と、最上層の第２半導体層の表面および第２半導体層の側面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記第２半導体層の熱酸化を行うことにより、前記開口部内の第２半導体層の側壁および最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
【００２０】
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース／ドレイン層を第２半導体層に形成することが可能となる。このため、第２半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となり、電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、半導体基板、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の結晶品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。
これにより、半導体基板、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となるとともに、ウェットエッチングにて第１半導体層を除去することが可能となり、第２半導体層の結晶品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、支持体を絶縁体で補強することが可能となり、第１溝の幅が狭い場合においても、第２半導体層を半導体基板上で安定して支持することができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層の裏面側に絶縁層を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、第１溝内および第２溝内に絶縁体を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする。
これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート絶縁膜を形成する工程は、前記第２半導体層の熱酸化により、前記第２半導体層の側壁に犠牲酸化膜を形成する工程と、ウェットエッチングにより、前記第２半導体層の側壁に形成された犠牲酸化膜を除去する工程と、前記第２半導体層の熱酸化により、前記第２半導体層の側壁にゲート絶縁膜を形成する工程とを備えることを特徴とする。
【００２７】
これにより、ゲート絶縁膜の膜質を向上させることが可能となり、電界効果型トランジスタが積層された場合においても、電界効果型トランジスタの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板２１上には絶縁層２２が形成されている。そして、単結晶半導体層２３ａ、絶縁層２８ａ、単結晶半導体層２３ｂおよび絶縁層２８ｂが絶縁層２２上に順次積層されている。なお、半導体基板２１の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、結晶半導体層２３ａ、２３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。また、絶縁層２２は、半導体基板２１の上層部分および単結晶半導体層２３ａの下層部分の熱酸化により形成することができ、絶縁層２８ｂは、単結晶半導体層２３ａの上層部分および単結晶半導体層２３ｂの下層部分の熱酸化により形成することができる。
【００２９】
これにより、単結晶半導体層２３ａ、２３ｂの膜厚を熱酸化により規定することが可能となるとともに、単結晶半導体層２３ａ、２３ｂの結晶品質を損なうことなく、単結晶半導体層２３ａ、２３ｂを積層方向に対して絶縁することができる。このため、単結晶半導体層２３ａ、２３ｂの膜厚を精度よく制御することを可能としつつ、ＳＯＩトランジスタを積層することが可能となり、ＳＯＩトランジスタの３次元集積化を図りつつ、特性の良好なＳＯＩトランジスタを安定して作製することができる。
【００３０】
そして、単結晶半導体層２３ａの両側の側面にはゲート絶縁膜２６ａが形成されるとともに、単結晶半導体層２３ｂの両側の側面にはゲート絶縁膜２６ｂが形成されている。そして、ゲート絶縁膜２６ａ、２６ｂの表面には、単結晶半導体層２３ｂの表面上に跨るようにして単結晶半導体層２３ａ、２３ｂの両側の側壁に延伸されるとともに、単結晶半導体層２３ａ、２３ｂの積層面に対して直交するように配置されたゲート電極２７が形成されている。また、単結晶半導体層２３ａには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ａ、２５ａが形成されている。また、単結晶半導体層２３ｂには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ｂ、２５ｂが形成されている。
【００３１】
これにより、単結晶半導体層２３ａ、２３ｂの側面側にチャネル領域を形成することが可能となり、単結晶半導体層２３ａ、２３ｂの表面側にゲート電極２７を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層２３ａ、２３ｂにそれぞれ形成した場合においても、単結晶半導体層２３ａ、２３ｂの表面側の平坦性を確保することが可能となり、単結晶半導体層２３ａ、２３ｂを積層した場合においても、単結晶半導体層２３ａ、２３ｂの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【００３２】
また、単結晶半導体層２３ａ、２３ｂの積層面と直交するようにゲート電極２７を配置することにより、チップ面内におけるゲート電極２７の占有面積を削減することが可能となるとともに、ゲート電極２７の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００３３】
また、最上層の単結晶半導体層２３ｂの表面上に跨るようにゲート電極２７を配置することにより、単結晶半導体層２３ｂの表面側からイオン注入を行った場合においても、ゲート電極２７をマスクとして単結晶半導体層２３ａ、２３ｂにソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となる。このため、単結晶半導体層２３ａ、２３ｂの側壁に配置されたゲート電極２７に対して自己整合的にソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００３４】
なお、ソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂソの導電型は互いに異なるようにしてもよい。これにより、ＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタとを同一支持基板２１上に互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００３５】
図２（ａ）〜図１６（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１６（ｂ）は、図２（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図２（ｃ）〜図１６（ｃ）は、図２（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
図２において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。
【００３６】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００３７】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００３８】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００３９】
次に、図４に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、単結晶半導体層３３、３５、５１、５２の側壁に成膜された支持体５６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。なお、支持体５６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４０】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体５６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００４１】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４２】
次に、図６に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００４３】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
【００４４】
次に、図７に示すように、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに絶縁層３４を形成する。ここで、半導体基板３１、単結晶半導体層３３、３５および支持体５６の熱酸化にて絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９´が形成されるとともに、支持体５６を酸化膜３９に変化させることができる。
【００４５】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００４６】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４７】
なお、絶縁層３２、３４を形成した後、高温アニールを行う。これにより、絶縁層３２、３４をリフローさせることが可能となり、絶縁層３２、３４のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図８に示すように、ＣＶＤなどの方法により、酸化膜３９、３９´がそれぞれ形成された溝３６、３７および溝３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００４８】
次に、図９に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０および酸化膜３９、３９´をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成するとともに、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する。なお、開口部４２ａは、溝３８が形成された素子分離領域内に配置することができ、開口部４２ｂは、溝３６、３７が形成された素子分離領域内に配置することができる。
【００４９】
ここで、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。
【００５０】
また、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する場合、開口部４２ｂを単結晶半導体層３３の端部に配置することができる。これにより、単結晶半導体層３３の端部で単結晶半導体層３３とコンタクトをとることができ、単結晶半導体層３３のコンタクト領域が占めるチップ面上の面積を縮小することを可能として、チップサイズを小さくすることができる。
【００５１】
なお、溝３６よりも溝３７の幅を広くすることにより、下層の単結晶半導体層３３の両端部の近傍の表面を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、下層の単結晶半導体層３３とコンタクトをとることが可能となる。
次に、図１１に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２ａ、４２ｂ内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行った場合、開口部４２ｂ内の単結晶半導体層３３の表面にゲート絶縁膜４３ｄが形成される。そして、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内のゲート絶縁膜４３ａ〜４３ｄが覆われるようにして、絶縁層４１上の全面に導電膜４４ａを成膜する。なお、導電膜４４ａの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。また、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。
【００５２】
次に、図１２に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いて導電膜４４ａを選択的にエッチバックすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄ上の導電膜４４ａを除去する。そして、異方性エッチング技術を用いて開口部４２ｂ内のゲート絶縁膜４３ｄをエッチングすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄを除去し、単結晶半導体層３３の両端部の近傍の表面を露出させる。
【００５３】
次に、図１３に示すように、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２ａ内に埋め込まれたゲート電極４４ｃを形成するとともに、単結晶半導体層３３とコンタクトをとるためのコンタクト層４４ｂを開口部４２ｂ内に形成する。
【００５４】
これにより、ゲート電極４４ｃを開口部４２ａ内に埋め込むことで、半導体基板３１上にゲート電極４４ｃを立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４ｃを共用することが可能となる。このため、チップ面におけるゲート電極４４ｃの占有面積を削減することが可能となるとともに、ゲート電極４４ｃの配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００５５】
また、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成することにより、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となる。なお、コンタクト層４４ｂおよびゲート電極４４ｃの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
次に、図１４に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにイオン注入Ｐ１のエネルギーを選択することができる。
【００５６】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。
【００５７】
次に、図１５に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにイオン注入Ｐ２のエネルギーを選択することができる。
【００５８】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。
【００５９】
また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４ｃを設けることで、単結晶半導体層３３、３５の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００６０】
なお、ソース／ドレイン層４５ａ、４５ｂおよびソース／ドレイン層４６ａ、４６ｂの導電型は互いに異なるようにしてもよい。これにより、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００６１】
次に、図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部６１を形成する。そして、ＣＶＤなどの方法により、開口部６１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。
【００６２】
なお、上述した実施形態では、酸化膜３９、３９´を形成した後、溝３６〜３８内に埋め込み絶縁層４０を一括して埋め込む方法について説明したが、溝３８を形成する前に、支持体５６が形成された溝３６、３７内に絶縁体を埋め込むようにしてもよい。これにより、支持体５６を絶縁体で補強することが可能となり、溝３６、３７の幅が狭い場合においても、単結晶半導体層３３、３５を半導体基板３１上で安定して支持することができる。
【００６３】
また、上述した実施形態では、単結晶半導体層３３、３５を２層分だけ積層する方法について説明したが、絶縁膜をそれぞれ介して単結晶半導体層を３層以上積層するようにしてもよい。さらに、上述した実施形態では、絶縁層３２、３４を形成する際に、単結晶半導体層３５の表面の熱酸化を防止するために、単結晶半導体層３５上に酸化防止膜５４を形成する方法について説明したが、単結晶半導体層３５上に酸化防止膜５４を形成することなく、絶縁層３２、３４を形成するようにしてもよい。
【００６４】
また、上述した実施形態では、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成する方法について説明したが、ゲート電極４４ｃとコンタクト層４４ｂとは必ずしも一括して形成する必要はない。例えば、ゲート電極４４ｃを形成した後、ゲート電極４４ｃをマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４４ｂ、４８を形成するようにしてもよい。
【００６５】
また、上述した実施形態では、ゲート電極４４ｃをマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４ｃを形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に形成する場合、ゲート電極４４ｃを形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４ｃを埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に配置することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６７】
２１、３１  半導体基板、２２、２８ａ、２８ｂ、３２、３４、４１  絶縁層、２３ａ、２３ｂ、３３、３５、５１、５２  単結晶半導体層、２４ａ、２５ａ、２４ｂ、２５ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ  ソース／ドレイン層、２６ａ、２６ｂ、４３ａ〜４３ｄ  ゲート絶縁膜、２７、４４ｂ  ゲート電極、４４ｂ、４８  コンタクト層、３６、３７、３８  溝、３９  酸化膜、４０  埋め込み絶縁層、４２ａ、４２ｂ、５０、５１、５２、６１  開口部、４４ａ  導電膜、５３  犠牲酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ  空洞部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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