(57)【要約】  【課題】  マクロセルにおいて内蔵ＰＬＬのクロックを使用するとき、入力クロックに対する入力データのセットアップ時間及びホールド時間、並びに入力クロックに対する出力データのＩ／Ｏパス遅延時間を定義できるようにする。  【解決手段】  内蔵ＰＬＬで生成される内部クロックの出力端子Ａ６，Ａ７を設け、その一方のクロック出力端子Ａ６をデータ入力用ラッチ１２のクロック入力端子Ａ２に直結し、他方のクロック出力端子Ａ７をデータ出力用ラッチ１４のクロック入力端子Ａ４に直結する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくともクロック生成器、データ入力用ラッチ、及びデータ出力用ラッチを具備するマクロセルにおいて、
前記データ入力用ラッチに接続されるデータ入力端子、前記データ入力用ラッチに接続される第１のクロック入力端子、前記データ出力用ラッチに接続されるデータ出力端子、前記データ出力用ラッチに接続される第２のクロック入力端子、前記クロック生成器の第１のクロック端子に接続される第１のクロック出力端子、前記クロック生成器の第２のクロック端子に接続される第２のクロック出力端子を設け、
前記第１のクロック入力端子と前記第１のクロック出力端子を直結するとともに、前記第２のクロック入力端子と前記第２のクロック出力端子を直結したことを特徴とするマクロセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部クロックに同期して動作するマクロセルに係り、特にデータ入力時のセットアップ時間及びホールド時間、並びにデータ出力時のＩ／Ｏパス遅延時間をクロック入力に対して定義できるようにしたマクロセルに関するものである。
【従来の技術】
【０００２】
マクロセルのタイミングモデルは、データ入力に関してはクロック入力に対するデータのセットアップ時間とホールド時間で定義され、データ出力に関してはクロック入力に対するデータのＩ／Ｏパス遅延時間で定義される。
【０００３】
すなわち、図２に示すように、データ入力のタイミングについては、マクロセル２０のデータ入力用ラッチ２１が正常に入力データＤinを取り込むために、入力クロックＣＬＫ１の有効エッジ（この場合は立ち上がりエッジ）ｔ１以前のセットアップ時間Ｔsetup内とホールド時間Ｔholdを定義する。また、データ出力のタイミングについては、入力クロックＣＬＫ２の有効エッジｔ２からデータが出力されるまでのＩ／Ｏパス遅延時間Ｔoutputを定義する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図３に示すように、マクロセル内部にＰＬＬ３１を持たせ、その内蔵ＰＬＬ３１で生成された内部クロックＣＬＫ１に同期して内部のラッチ３２，３３等を動作させ、内部クロックＣＬＫ２に同期してラッチ３４，３５等を動作させるようなマクロセル３０（例えば、SerDes（シリアル／パラレル変換器））では、入力クロックＣＬＫrefは、内蔵ＰＬＬ３１の参照クロックである。
【０００５】
しかし、このようなマクロセル３０では、入力クロックＣＬＫrefに対する入力データＤinのセットアップ時間Ｔsetup及びホールド時間Ｔhold、並びに入力クロックＣＬＫrefに対する出力データＤoutのＩ／Ｏパス遅延時間Ｔoutputを定義することができない。
【０００６】
本発明の目的は、内部クロックを使用するマクロセルにおいて、入力データ用クロックに対する入力データのセットアップ時間及びホールド時間、並びに出力データ用に対する出力データのＩ／Ｏパス遅延時間を定義できるようにすることである。
【課題を解決するための手段】
【０００７】
請求項１にかかる発明は、少なくともクロック生成器（１１）、データ入力用ラッチ（１２）、及びデータ出力用ラッチ（１４）を具備するマクロセルにおいて、前記データ入力用ラッチ（１２）に接続されるデータ入力端子（Ａ１）、前記データ入力用ラッチ（１２）に接続される第１のクロック入力端子（Ａ２）、前記データ出力用ラッチ（１４）に接続されるデータ出力端子（Ａ３）、前記データ出力用ラッチ（１４）に接続される第２のクロック入力端子（Ａ４）、前記クロック生成器（１１）の第１のクロック端子（Ｃ１）に接続される第１のクロック出力端子（Ａ６）、前記クロック生成器（１１）の第２のクロック端子（Ｃ２）に接続される第２のクロック出力端子（Ａ７）を設け、前記第１のクロック入力端子（Ａ２）と前記第１のクロック出力端子（Ａ６）を直結するとともに、前記第２のクロック入力端子（Ａ４）と前記第２のクロック出力端子（Ａ７）を直結したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１のクロック入力端子を内部クロックの第１のクロック出力端子に直結するので、内部クロックを入力データ用クロックとして入力でき、第２のクロック入力端子を内部クロックの第２のクロック出力端子に直結するので、その内部クロックを出力データ用クロックとして入力できる。このため、入力データ用クロックに対する入力データのセットアップ時間及びホールド時間、並びに出力データ用に対する出力データのＩ／Ｏパス遅延時間を定義することができる。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の実施例のマクロセルの要部を示すブロック図である。１０はマクロセル、１１はそのマクロセル１０に内蔵された内蔵ＰＬＬ、１２〜１５はラッチである。内蔵ＰＬＬ１１はＣ３端子に参照クロックＣＬＫrefを入力し、Ｃ１端子からクロックＣＬＫ１を、Ｃ２端子からクロックＣＬＫ２をそれぞれ出力する。例えば、ＣＬＫ１＝ＣＬＫ２である。ラッチ１２〜１５の内、ラッチ１２はデータ入力用、ラッチ１４はデータ出力用である。
【００１０】
また、Ａ１は入力データＤin用のデータ入力端子であり、ラッチ１２のＤ端子に接続される。Ａ２は入力データＤin用のクロック入力端子（第１のクロック入力端子）であり、ラッチ１２，１３のＣ端子に接続される。Ａ３は出力データＤout用のデータ出力端子であり、ラッチ１４のＱ端子に接続される。Ａ４は出力データＤout用のクロック入力端子（第２のクロック入力端子）であり、ラッチ１４，１５のＣ端子に接続される。Ａ５は参照クロックＣＬＫref用のクロック入力端子であり、内蔵ＰＬＬ１１のＣ３端子に接続される。Ａ６は入力データＤin用のクロック出力端子（第１のクロック出力端子）、Ａ７は出力データＤout用のクロック出力端子（第２のクロック出力端子）であり、それぞれ内蔵ＰＬＬ１１のＣ１端子、Ｃ２端子に接続される。
【００１１】
本実施例では、さらに、マクロセル１０の外において、クロック出力端子Ａ６をクロック入力端子Ａ２に直接接続し、クロック出力端子Ａ７をクロック入力端子Ａ４に直接接続する。これによって、入力クロックＣＬＫ１に対する入力データＤinのセットアップ時間Ｔsetup及びホールド時間Ｔhold、並びに入力クロックＣＬＫ２に対する出力データＤoutのＩ／Ｏパス遅延時間Ｔoutputが定義できる。
【００１２】
なお、内蔵ＰＬＬ１１はＰＬＬに限られるものではなく、内部クロックを生成するクロック生成器であればクリスタルを使用する発振器等のようにどのような構成のものであってもよい。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例のマクロセルの要部のブロック図である。
【図２】従来の一般的なマクロセルの要部のブロック図である。
【図３】内蔵ＰＬＬをもつ従来のマクロセルの要部のブロック図である。
【符号の説明】
【００１４】
１０：マクロセル、１１：内蔵ＰＬＬ、１２〜１５：ラッチ
２０：マクロセル、２１，２２：ラッチ
３０：マクロセル、３１：内蔵ＰＬＬ、３２〜３５：ラッチ
Ａ１：データ入力端子、Ａ２：クロック入力端子、Ａ３：データ出力端子、Ａ４：クロック入力端子、Ａ５：参照クロック入力端子、Ａ６，Ａ７：クロック出力端子
【図１】
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【図２】
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【図３】
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