(57)【要約】【課題】  回路構成を複雑化することなく静電気耐量を高める。【解決手段】  ＩＣ１１の端子２に対し静電気放電が生じた時、ＭＯＳトランジスタ１２の寄生容量による結合により、単一セルが複数集合してなるセル領域の中央側部分のゲート電位が上昇し当該部分がオン状態となる。一方、保護回路１３を通して一時的に電流が流れゲート電位を上昇させるので、セル領域の外周側部分もオン状態に移行する。抵抗１４の電流制限作用により、セル領域の外周側部分と中央側部分のゲート電位が等しくなり、セル領域の全体が均一にオン状態となる。【選択図】  図１
2005260143.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に単一セルが複数集合したセル領域として形成され、その第１端子または第２端子に負荷が接続され、ゲート端子に駆動回路が接続され、ゲート端子と第１端子との間の制御電圧に応じて通電状態が制御される絶縁ゲート型トランジスタと、
前記第２端子と前記ゲート端子との間に接続された容量性を有する素子と、
この容量性を有する素子に直列に接続された第１の抵抗と、
前記ゲート端子と前記第１端子との間に接続された第２の抵抗とを備え、
前記第１の抵抗は、前記第１端子または前記第２端子に対し静電気放電が生じた時に前記セル領域の全体が均一にオン状態となるような抵抗値に設定されていることを特徴とする半導体出力回路。
【請求項２】
前記絶縁ゲート型トランジスタのゲートに、前記第１の抵抗を介して前記駆動回路が接続されており、
前記ゲート端子と前記第１端子との間に、前記第１の抵抗と前記第２の抵抗とが直列に接続されていることを特徴とする請求項１記載の半導体出力回路。
【請求項３】
前記容量性を有する素子は、ベース・エミッタ間が直接にまたは第３の抵抗を介して接続されたバイポーラトランジスタであることを特徴とする請求項１または２記載の半導体出力回路。
【請求項４】
前記バイポーラトランジスタに直列接続された逆流防止用のダイオードを備えていることを特徴とする請求項３記載の半導体出力回路。
【請求項５】
前記絶縁ゲート型トランジスタは、ＬＤＭＯＳＦＥＴであることを特徴とする請求項１ないし４の何れかに記載の半導体出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気に対する保護機能を備えた半導体出力回路に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート型トランジスタを備えた半導体出力回路に対し静電気放電（ＥＳＤ）が生じた時に、当該絶縁ゲート型トランジスタをオンさせることにより静電気耐量を向上させる技術がある。この技術は、絶縁ゲート型トランジスタ自身が有する静電気耐量の下で、当該絶縁ゲート型トランジスタを含む半導体出力回路全体としての静電気耐量を高めることを目的としている。
【０００３】
例えば、特許文献１に記載された半導体装置は、絶縁ゲート型トランジスタにサージ電圧が印加されると、ツェナーダイオードを介してゲートが充電され、当該絶縁ゲート型トランジスタがオンしてサージ電流を流す。ゲート端子と低圧側端子との間にツェナーダイオードを設けることにより、サージ電圧に対するゲート充電時間を短く且つ高い電圧にすることができ、寄生バイポーラ動作を防止できる。
【０００４】
また、特許文献２に記載された半導体装置は、ボンディングワイヤによる寄生インダクタンスによりツェナーダイオードの入力電圧をドレイン耐圧以上に昇圧させ、同時にゲート電位を上げることにより、絶縁ゲート型トランジスタの動作電流を増やし、静電気耐量を向上させている。
【０００５】
さらに、特許文献３に記載された半導体装置は、保護用トランジスタが初期サージ電流の流入によりオンしたとき、後続する次期サージ電流を逆流阻止用ツェナーダイオードを介して絶縁ゲート型トランジスタのゲートに流入させる。これにより、絶縁ゲート型トランジスタは瞬時にオンし、寄生素子を構成するダイオードのアバランシェブレークを引き起こすことなく最終サージ電流を流す。
【特許文献１】特開２０００−０７７５３７号公報
【特許文献２】特開２０００−２６９４３５号公報
【特許文献３】特開２００１−０４４２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０は、半導体出力回路の回路構成を示している。ＩＣ１の端子２、３には、それぞれ絶縁ゲート型トランジスタであるＭＯＳトランジスタ４のドレイン、ソースが接続されている。そのゲート・ソース間にはゲート電位をグランド電位に固定するための抵抗５が接続されており、ゲートには駆動回路６が接続されている。さらに、ＭＯＳトランジスタ４のドレイン・ゲート間には、トランジスタ７、抵抗８およびダイオード９からなる保護回路１０が接続されている。
【０００７】
端子２、３間に静電気放電による電圧が印加されると、保護回路１０の作用によりゲート電圧が上昇してＭＯＳトランジスタ４が一時的にオンとなることにより、ＭＯＳトランジスタ４を通して静電気放電による電流が流れ、当該出力回路全体の静電気耐量を向上させている。しかしながら、このような保護回路１０を設けても期待する十分な静電気耐量が得られない場合があった。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、回路構成を複雑化することなく従来よりも静電気耐量を向上できる半導体出力回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載した手段によれば、第１端子または第２端子に静電気放電が生じた時に、第２端子とゲート端子との間に接続された容量性を有する素子を通して電流が流れ、絶縁ゲート型トランジスタのゲート電位が上昇して当該絶縁ゲート型トランジスタが一時的にオン状態となる。
この場合、絶縁ゲート型トランジスタを形成するセル領域の中央側部分は、寄生容量による第１端子、第２端子、ゲート端子相互間の結合が支配的となってオン状態に移行し、第２の抵抗により電位が下げられるセル領域の外周側部分は、絶縁ゲート型トランジスタの第２端子とゲート端子との間に接続された容量性を有する素子による結合が支配的となってオン状態に移行すると考えられる。
【００１０】
しかしながら、容量性を有する素子の静電容量が絶縁ゲート型トランジスタの寄生容量よりも小さく、容量性を有する素子による結合が絶縁ゲート型トランジスタの寄生容量による結合よりも小さいと、第１の抵抗がない場合、静電気放電に対するセル領域の各部におけるゲート電位の応答時間に差が生じる。すなわち、セル領域の外周側部分のゲート電位が、セル領域の中央側部分のゲート電位よりも速く上昇する。その結果、セル領域が不均一な状態でオン状態となり、電流の偏りを生じてしまう。
【００１１】
そこで、容量性を有する素子に第１の抵抗を付加し、且つ、その抵抗値を適切に設定することにより、容量性を有する素子を介した結合によるセル領域の外周側部分のゲート電位の上昇を抑制する（ゲート電位の上昇を遅らせる）制御を行い、セル領域の全体を均一にオン状態にする。本手段によれば、回路構成を複雑化することなく、従来よりも半導体出力回路の静電気耐量を向上させることができる。
【００１２】
請求項２に記載した手段によれば、駆動回路が出力する駆動電圧は、第１の抵抗を介して絶縁ゲート型トランジスタのゲートに印加される。絶縁ゲート型トランジスタがオフの状態で第１端子または第２端子に対し静電気放電が生じると、容量性を有する素子を通して流れる電流が第１の抵抗により制限されるため、セル領域の全体を均一にオン状態にすることができる。
【００１３】
請求項３に記載した手段によれば、容量性を有する素子は、バイポーラトランジスタのコレクタ・ベース間容量として構成される。ベース・エミッタ間は直接にまたは第３の抵抗を介して接続されており、バイポーラトランジスタはオフ状態を維持する。バイポーラトランジスタを用いることにより、レイアウトサイズの増大を抑えることができる。
【００１４】
請求項４に記載した手段によれば、バイポーラトランジスタと直列に逆流防止用のダイオードが接続されているので、駆動回路の出力端子からバイポーラトランジスタを介して逆流する電流を遮断することができる。
【００１５】
請求項５に記載した手段によれば、絶縁ゲート型トランジスタとしてＬＤＭＯＳＦＥＴを用いる。一般にオン抵抗が大きいアップドレイン型のＭＯＳＦＥＴ（横型絶縁ゲート型トランジスタ）を用いると、設計する上で静電気耐量よりもむしろオン抵抗が問題となるため、オン抵抗律速で素子面積を決定している。従って、静電気耐量は要求仕様に対し余裕を持っている。これに対し、オン抵抗が小さいＬＤＭＯＳＦＥＴを用いると、設計する上でオン抵抗よりもむしろ静電気耐量が問題となるため、静電気耐量律速で素子面積を決定する。従って、ＬＤＭＯＳＦＥＴを用いる場合に素子面積を縮小するためには本手段の採用が特に有効となる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図７を参照しながら説明する。
図１は、半導体集積回路装置（ＩＣ）内の出力回路（半導体出力回路）の構成を示しており、図１０と同一構成部分には同一符号を付している。このＩＣ１１は、例えば車両（自動車）の電子制御ユニット（ＥＣＵ：Electronic Control Unit）で用いられる制御用ＩＣあるいは車両用のインテリジェントパワーＩＣであって、当該出力回路の他にＣＰＵやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載している。
【００１７】
この図１に示す出力回路において、ＩＣ１１の端子２、３には、Ｎチャネル型ＬＤＭＯＳトランジスタ１２（絶縁ゲート型トランジスタに相当）のドレイン（第２端子に相当）、ソース（第１端子に相当）が接続されている。そのゲート・ソース間にはゲート電位をグランド電位に固定するための抵抗５（第２の抵抗に相当）が接続されており、ゲートには駆動回路６が接続されている。駆動回路６は、ＭＯＳトランジスタ１２のゲート・ソース間に制御電圧を与えることにより、ＭＯＳトランジスタ１２を駆動するようになっている。
【００１８】
ＭＯＳトランジスタ１２のドレイン（端子２）とゲートとの間には、保護回路１３が接続されている。保護回路１３は、抵抗１４（第１の抵抗に相当）と逆流防止用のダイオード９とＮＰＮ形トランジスタ７（容量性を有する素子に相当）のコレクタ・エミッタ間とが直列接続された構成を有しており、トランジスタ７のベース・エミッタ間には抵抗８（第３の抵抗に相当）が接続されている。抵抗１４には一時的に数ｍＡ以上の電流が流れるので拡散抵抗を用いている。また、ダイオード９を設けたことにより、駆動回路６の出力端子からトランジスタ７を介して端子２に逆流する電流を遮断できる。
【００１９】
図１には、ＩＣ１１の端子２に接続された静電気放電（ＥＳＤ）試験装置１５も示されている。スイッチ１６を高電圧電源１７側に切り替えた状態でコンデンサ１８を充電した後、スイッチ１６を抵抗１９側に切り替えることにより、ＩＣ１１の端子２に静電気放電をシミュレートするための放電電圧が印加されるようになっている。
【００２０】
図２は、パワー素子であるＭＯＳトランジスタ１２の素子構造を示す平面図である。半導体基板２０には、ソースセル２１とドレインセル２２とからなる単一セル２３が複数集合してなるセル領域２４が形成されており、このセル領域２４を囲うようにゲート引き出しＡｌ配線２５が形成されている。このゲート引き出しＡｌ配線２５は、ゲート電極としてのポリシリコン層に対して絶縁膜を介して絶縁され、且つ、セル領域２４を囲うように形成されたゲートコンタクト２６によりポリシリコン層に接続されている。
【００２１】
図３、図４は、ソースセル２１とドレインセル２２の配置を異にするＭＯＳトランジスタ１２の素子構造を示す平面図である。図３に示すものは、セル領域２４の外周縁部分が全てソースセル２１となっており、図４に示すものは、セル領域２４の外周縁部分が全てドレインセル２２となっている。
【００２２】
次に、本実施形態の作用について説明する。
本発明の特徴的構成である保護回路１３の存在意義を明らかにするため、まず初めに保護回路１３を設けない回路構成の作用を説明し、続いて保護回路１３を設けた回路構成の作用を説明する。
（１）保護回路１３を設けない場合
ＭＯＳトランジスタ１２のゲート・ソース間に接続された抵抗５は、ゲート電位をグランド電位に固定するように作用するため、駆動回路６がオフ駆動している時のみならず、駆動回路６がハイインピーダンス出力となっている時であっても、ＭＯＳトランジスタ１２はオフ状態を維持する。しかしながら、ＭＯＳトランジスタ１２には寄生容量（ソース・ゲート間容量、ドレイン・ゲート間容量、ソース・ドレイン間容量）が存在するため、端子２に静電気放電による急峻な立ち上がり特性を持つ電圧が印加されると、寄生容量を介した結合により、セル領域２４の中央側部分のゲート電位が上昇し当該部分がオンとなる。一方、ゲートコンタクト２６に近いセル領域２４の外周側部分は、抵抗５による電位固定作用によりゲート電位は上昇せず当該部分はオフとなる。図２ないし図４に記載した二点鎖線は、オンとオフとの境界を概念的に示している。
【００２３】
ＭＯＳトランジスタ１２の電圧電流特性は、図５および図６に示す負性抵抗特性を示す。図５、図６は、それぞれゲート電圧Ｖｇが０Ｖ、６Ｖの場合の電圧電流特性の一例を示している。ゲート電圧Ｖｇが０Ｖの場合には、ドレイン電圧Ｖｄが増大して７０Ｖを超えると、それまで遮断されていたドレイン電流Ｉｄが流れ始め、ドレイン電圧Ｖｄが８０Ｖを超えた後は正帰還がかかって負性抵抗特性を示すようになる。一方、ゲート電圧Ｖｇが６Ｖの場合には、ドレイン電圧Ｖｄが８０Ｖあたりまではドレイン電圧Ｖｄの増大に従ってドレイン電流Ｉｄが徐々に増加し、ドレイン電圧Ｖｄが８０Ｖを超えた後は負性抵抗特性を示すようになる。
【００２４】
従って、静電気放電時にオン状態に移行するセル領域２４の中央側部分では、オンによりドレイン電圧Ｖｄが低下するため、上記負性抵抗特性を示すことはない。しかし、オフ状態を維持しようとするセル領域２４の外周側部分では、静電気放電に起因して負性抵抗領域に入り込むため過大な電流が流れる。このようにセル領域２４が不均一なオン状態になると、十分な静電気耐量が得られない。
【００２５】
（２）保護回路１３を設けた場合
これに対し、保護回路１３を付加すると、端子２に対し静電気放電が生じた時に、保護回路１３を構成する抵抗１４、ダイオード９およびトランジスタ７のコレクタ・ベース間容量（接合容量）を通して一時的に電流が流れ、ＭＯＳトランジスタ１２のゲート電位を上昇させる。その結果、セル領域２４の外周側部分もオン状態に移行する。
【００２６】
この場合、仮に抵抗１４がないとすると、セル領域２４の外周側部分のゲート電位が中央側部分のゲート電位よりも速く上昇し、電流がセル領域２４の外周側部分に集中して流れる。そこで、トランジスタ７に抵抗１４を直列に接続し、保護回路１３を通して流れる電流を制限することにより、トランジスタ７の接合容量への充電時間すなわちゲート電圧とその上昇に要する時間とを制御する。その結果、セル領域２４の外周側部分と中央側部分のゲート電位が等しくなり、セル領域２４の全体が均一にオン状態となる。
【００２７】
図７は、抵抗１４の抵抗値を変えた場合の静電気耐量の実測結果を示している。駆動回路６は取り外されており、抵抗５の抵抗値は１ｋΩ、セル領域２４のサイズは０．５ｍｍ2、抵抗１９は１５０Ω、コンデンサ１８は１５０ｐＦである。抵抗１４の抵抗値が非常に小さい場合（１０Ω以下の場合）には、抵抗１４が設けられていない従来構成と同様の特性を示し、約１２ｋＶの静電気耐量を有している。一方、抵抗１４の抵抗値が非常に大きい場合（２ｋΩ以上の場合）には、保護回路１３が設けられていない従来構成と同様の特性を示し、約１０ｋＶ（２ｋΩ）の静電気耐量を有している。そして、抵抗１４の抵抗値が５０Ω以上且つ１ｋΩ以下の場合、特には２００Ω以上且つ５００Ω以下の場合において高い静電気耐量（最大で２０ｋＶ）を有する。
【００２８】
抵抗１４の抵抗値は、ＭＯＳトランジスタ１２の寄生容量、トランジスタ７の接合容量、ＭＯＳトランジスタ１２のゲート・ソース間の抵抗（抵抗５と駆動回路６の出力端子−グランド間の抵抗との合成抵抗）、駆動回路６の出力端子−グランド間の静電容量およびＭＯＳトランジスタ１２の負性抵抗特性の各パラメータをモデル化してシミュレーションすることにより決定することができる。そして、決定した抵抗１４の抵抗値は、図７に示すような静電気耐量の実測データに基づいて評価、調整すればよい。
【００２９】
なお、上記パラメータは製造工程上ばらつくため、各パラメータについての上限値と下限値とを把握し、各パラメータの組み合わせを考慮した設計（上記各パラメータの選定）を行う。また、ＩＣ１１は、車両の電子制御ユニットに用いられる制御用ＩＣあるいは車両用のインテリジェントパワーＩＣであるため、車両において実際に起こり得る静電気放電の状態を考慮して設計を行う。
【００３０】
以上説明したように、本実施形態によれば、ＬＤＭＯＳトランジスタ１２のドレイン・ゲート間に保護回路１３を設けたので、静電気放電が生じた時にＭＯＳトランジスタ１２のセル領域２４の全体が一時的にオン状態に移行して放電電流を逃すことができる。これにより、ＬＤＭＯＳトランジスタ１２が負性抵抗領域に移行して過大な電流が流れることを防止することができる。
【００３１】
そして、保護回路１３は、接合容量を持つトランジスタ７に対し電流制限用の抵抗１４を直列に接続した構成としたので、静電気放電が生じた時に、ＭＯＳトランジスタ１２のセル領域２４の外周側部分と中央側部分のゲート電位が等しくなり、セル領域２４の全体が均一なオン状態となる。従って、セル領域２４が不均一な状態でオンし易かった従来回路（図１０参照）と比較して、出力回路ひいてはＩＣ１１の静電気耐量を大幅に向上させることができる。また、従来回路に抵抗１４を追加することにより実現できるため、設計変更が容易であって、回路構成が複雑化することもない。
【００３２】
出力回路に用いたＬＤＭＯＳトランジスタ１２は、例えばアップドレイン型のＭＯＳトランジスタと比べて規格化オン抵抗（１ｍｍ2あたりのオン抵抗）が低く、設計する上で規格化オン抵抗よりもむしろ静電気耐量が問題となるため、静電気耐量律速で素子面積を決定する必要がある。本実施形態によれば、出力回路の静電気耐量を大幅に高めることができるため、静電気耐量律速の下であってもＭＯＳトランジスタ１２の素子面積を縮小することができる。
【００３３】
（第２の実施形態）
図８は、第１の実施形態に若干の変更を加えた第２の実施形態に係るＩＣ２７の出力回路（半導体出力回路）の構成図である。保護回路２８は、ダイオード９、トランジスタ７および抵抗１４がこの順に直列回路を構成している。その作用および効果は、第１の実施形態と同様である。
【００３４】
（第３の実施形態）
図９は、本発明の第３の実施形態に係るＩＣ２９の出力回路（半導体出力回路）の構成図である。ＭＯＳトランジスタ１２のドレイン（端子２）とゲートとの間には、上述の保護回路２８が接続されている。ＭＯＳトランジスタ１２のゲートには、抵抗１４を介して駆動回路６が接続されている。また、ＭＯＳトランジスタ１２のゲートとソースとの間には、抵抗１４と抵抗５とが直列に接続されている。
【００３５】
この構成によれば、駆動回路６が直接ではなく抵抗１４を介してゲートを駆動するので、上述したＩＣ１１、２７と比較してＭＯＳトランジスタ１２の駆動条件が異なる。しかし、端子２とＭＯＳトランジスタ１２のゲートとの間に保護回路２８が接続されている点、およびゲート・ソース間に抵抗(ただし抵抗１４と抵抗５との直列抵抗)が接続されている点においてＩＣ２７と同様の回路構成であって、静電気放電が生じた時の作用、効果は第１の実施形態と同様となる。なお、抵抗１４および抵抗５の抵抗値は、第１の実施形態で説明したように、種々のパラメータをモデル化してシミュレーションすることにより決定することができる。
【００３６】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＬＤＭＯＳトランジスタを用いたが、アップドレイン型のＭＯＳトランジスタ、ＶＤＭＯＳトランジスタ（縦型）等に適用してもよい。また、ＭＯＳトランジスタ１２と負荷の接続関係として、ＭＯＳトランジスタのドレインに負荷を接続する場合（ロウサイド接続）について述べたが、ソースに負荷を接続する場合（ハイサイド接続）に適用してもよい。さらに、ＭＯＳトランジスタ１２のドレインと負荷またはソースと負荷が直接接続される場合のみならず、他の素子(例えば電流検出用の抵抗)を介して接続される場合であってもよい。
【００３７】
容量性を有する素子は、コンデンサその他の素子であってもよい。ただし、容量が大き過ぎると、たとえ抵抗１４を設けてもセル領域２４の全体を均一にオン状態とすることが難しくなるため、ＭＯＳトランジスタ１２の寄生容量などの各パラメータと整合可能な範囲内の容量を持つ素子を用いることが好ましい。
ダイオード９は、逆流の虞がない場合には省略してもよい。
トランジスタ７のベース・エミッタ間を短絡してもよい。
抵抗１４は、電流に応じて薄膜抵抗や印刷抵抗などを用いてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る半導体出力回路の構成を示す図
【図２】ＭＯＳトランジスタの素子構造を示す平面図
【図３】他の素子構造を示す図２相当図
【図４】図３相当図
【図５】ゲート電圧が０Ｖの場合のＭＯＳトランジスタの電圧電流特性図
【図６】ゲート電圧が６Ｖの場合のＭＯＳトランジスタの電圧電流特性図
【図７】抵抗１４の抵抗値を変えた場合の静電気耐量の実測結果を示す図
【図８】本発明の第２の実施形態を示す図１相当図
【図９】本発明の第３の実施形態を示す図１相当図
【図１０】従来技術を示す図１相当図
【符号の説明】
【００３９】
図面中、５は抵抗（第２の抵抗）、６は駆動回路、７はバイポーラトランジスタ（容量性を有する素子）、８は抵抗（第３の抵抗）、９は逆流防止用のダイオード、１１、２７、２９はＩＣ（半導体出力回路）、１２はＬＤＭＯＳＦＥＴ（絶縁ゲート型トランジスタ）、１４は抵抗（第１の抵抗）、２０は半導体基板、２３は単一セル、２４はセル領域である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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