(57)【要約】【課題】アナログ入力信号をデジタル化するためのデルタ−シグマ・アナログ−デジタル変換器を含む装置を提供すること【解決手段】Δ−ΣＡＤＣは、アナログ入力信号から得られたアナログ信号をろ波するように構成されたアナログ帯域ループ・フィルタと、ループ・フィルタからのろ波されたアナログ信号をサンプリング周波数でサンプリングして一連のデジタル信号を生成するように構成された量子化器とを備える。ループ・フィルタは中心帯域周波数を有する。一連のデジタル信号は、アナログ入力信号のデータ搬送周波数スペクトルの鏡像であるデータ搬送周波数スペクトルを有する。一連のデジタル信号のデータ搬送スペクトルは、中心帯域周波数とゼロの間にある。【選択図】図２
2005244993.tif 000002
【特許請求の範囲】
【請求項１】
前記アナログ入力信号から得られたアナログ信号をろ波するように構成されたアナログ帯域ループ・フィルタであって、中心帯域周波数を有するアナログ帯域ループ・フィルタと、
前記ループ・フィルタからの前記ろ波されたアナログ信号をサンプリング周波数でサンプリングして、一連のデジタル信号を生成するように構成された量子化器とを備えた、アナログ入力信号を変換するためのデルタ−シグマ・アナログ−デジタル変換器を備えた装置であって、
前記一連のデジタル信号が、前記アナログ入力信号のデータ搬送周波数スペクトルの鏡像であるデータ搬送周波数スペクトルを有し、前記一連のデジタル信号のデータ搬送スペクトルが、前記中心帯域周波数とゼロの間にある装置。
【請求項２】
前記サンプリング周波数がｆｓであり、前記ループ・フィルタの前記中心帯域周波数がｆｃであり、さらにｆｓ＝（４／３）ｆｃ±１０％である、請求項１に記載の装置。
【請求項３】
前記ループ・フィルタが４以上の次数を有する、請求項１に記載の装置。
【請求項４】
前記デジタル信号を受け取るように結合され、かつ前記ループ・フィルタの帯域周波数の低い方の端より上の周波数を除去するように構成されたデジタル復調器をさらに備える、請求項１に記載の装置。
【請求項５】
前記デルタ−シグマ・アナログ−デジタル変換器が、さらに、
一連のアナログ帰還信号を生成するように構成されたデジタル−アナログ変換器であって、各アナログ帰還信号が前記デジタル信号の１つに対応するものであるデジタル−アナログ変換器を備え、さらに、
前記アナログ帯域ループ・フィルタが、前記アナログ帰還信号をアナログ入力信号と順次に結合して前記アナログ入力信号から得られたアナログ信号をろ波するように構成されている、請求項１に記載の装置。
【請求項６】
前記デジタル−アナログ変換器が、前記サンプリング周波数で前記アナログ帰還信号を生成し、さらに、前記アナログ帰還信号が１よりも小さなデューティ・サイクルを有する、請求項５に記載の装置。
【請求項７】
データ搬送帯域を有するアナログ入力信号をΔ−ΣＡＤＣに送って、前記アナログ入力信号を、データ搬送帯域を有する一連のデジタル信号に変換する工程を含む方法であって、
前記一連のデジタル信号が、前記アナログ入力信号のデータ搬送周波数スペクトルの鏡像であるデータ搬送周波数スペクトルを有し、前記一連のデジタル信号のデータ搬送スペクトルが、前記中心帯域周波数とゼロの間にある方法。  
【請求項８】
前記送られたアナログ入力信号を前記Δ−ΣＡＤＣのループ・フィルタでろ波する工程と、
前記ろ波されたアナログ入力信号をサンプリングして、サンプリング周波数で前記デジタル出力信号を生成する工程とをさらに含む、請求項７に記載の方法。
【請求項９】
前記ループ・フィルタが、４以上の次数を有する、請求項８に記載の方法。
【請求項１０】
前記送る工程が、
前記デジタル出力信号のデジタル−アナログ変換を行なって、アナログ帰還信号を順次に生成する工程と、
前記アナログ帰還信号をアナログ入力信号と順次に結合して、前記ループ・フィルタに送られる前記アナログ信号を生成する工程とを含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的に、アナログ−デジタル変換器に関し、より詳細には、デルタ−シグマ・アナログ−デジタル変換器を使用する装置および方法に関する。
【背景技術】
【０００２】
最近、遠隔通信界は、アナログ−デジタル（ＡＤ）変換が受信アンテナに非常に近いところで行なわれるデータ受信機を考えた。受信アンテナの近くでＡＤ変換を行なうことで、アナログ領域で行なわれる信号処理、例えばろ波および復調の量が著しく減少する。代わりに、ＡＤ変換が受信アンテナの近くで行なわれるとき、信号処理は、ＡＤ変換で生成されたデジタル信号に対して行なわれるようになる。一般にデジタル・デバイスは温度敏感性がより低く、動作がより直線的であり、さらにアナログ相当物に比べて部品公差がより大きいので、信号処理をデジタル領域に移すことが望ましい。
【０００３】
ＡＤ変換器の１つのタイプは、デルタ−シグマ変換器（Δ−ΣＡＤＣ）として知られている。図１を参照すると、例示のΔ−ΣＡＤＣ２は、クロック動作量子化器４、ループ・フィルタ５、およびデジタル−アナログ（ＤＡ）変換器７を有する帰還ループ６を含む。量子化器４は、アナログ−デジタル変換を引き起こすサンプリング動作を行なう。帰還ループ６は、量子化器４からのデジタル出力信号の値に対応した値を有するアナログ信号を生成し、このアナログ信号を帰還する。帰還されたアナログ信号は順次にアナログ入力信号と結合されて、ループ・フィルタ５が処理するアナログ信号を形成する。例えば、加算器８は、帰還されたアナログ信号をアナログ入力信号に加えることができ、および／またはループ・フィルタ５への１つまたは複数の中間タップ９は、帰還されたアナログ信号を、ループ・フィルタ５で生成されたアナログ信号と結合することができる。
【０００４】
デジタル出力信号に対応した信号を帰還することによって、Δ−ΣＡＤＣはデジタル出力信号の選択された周波数成分に対する量子化雑音の寄与を減少させる。選択された周波数成分について、信号対雑音比（ＳＮＲ）は、一般に、より低いオーバサンプリング比（ＯＳＲ）を有するΔ−ΣＡＤＣよりも、より高いＯＳＲを有するΔ−ΣＡＤＣの方がより高くなる。ここで、ＯＳＲは、ＡＤ変換器のサンプリング周波数と、ＡＤ変換器でデジタル化されるアナログ入力信号のデータ帯域幅の比として定義される。選択された周波数帯域において、ＳＮＲの値はまた、一般に、低次のループ・フィルタを有するΔ−ΣＡＤＣよりも高次のループ・フィルタを有するΔ−ΣＡＤＣの方がより高い。残念なことに、高次ループ・フィルタは、また、Δ−ΣＡＤＣの動作に許容できない不安定性を生じさせることがある。
いくつかの従来のΔ−ΣＡＤＣは、高いサンプリング周波数、例えばアナログ入力信号の中心搬送波周波数の４倍のサンプリング周波数で、４次のループ・フィルタおよび量子化器を使用する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
搬送波が高い中心搬送波周波数を有するとき、高いサンプリング周波数は望ましくない。特に、高いサンプリング周波数を実現する集積回路構造は、高い中心搬送波周波数では複雑であるか利用できないかのどちらかである。
【０００６】
Δ−ΣＡＤＣの様々な実施形態は、効率のよい動作のために高いサンプリング・レートを必要としないかもしれない。新しいΔ−ΣＡＤＣは、アナログ入力信号を信号の中心搬送波周波数に近い周波数でサンプリングする。たとえそのようなサンプリング周波数でＯＳＲが非常に高くならなくとも、新しいΔ−ΣＡＤＣは依然として高い出力ＳＮＲを生じ、かつ安定した動作を有することができる。比較的低いサンプリング周波数のために、新しいΔ−ΣＡＤＣは、簡単で、電力消費がより少なく、かつジッタ要件が低い。
【課題を解決するための手段】
【０００７】
一態様において、本発明は、アナログ入力信号を変換するためのデルタ−シグマ・アナログ−デジタル変換器を含む装置を特徴とする。Δ−ΣＡＤＣは、アナログ入力信号から得られたアナログ信号をろ波するように構成されたアナログ帯域ループ・フィルタと、ループ・フィルタからのろ波されたアナログ信号をサンプリング周波数でサンプリングして一連のデジタル信号を生成するように構成された量子化器とを備える。ループ・フィルタは中心帯域周波数を有する。一連のデジタル信号は、アナログ入力信号のデータ搬送周波数スペクトルの鏡像であるデータ搬送周波数スペクトルを有する。一連のデジタル信号のデータ搬送スペクトルは、中心帯域周波数とゼロの間にある。
【０００８】
他の態様では、本発明はΔ−ΣＡＤＣを動作させる方法を特徴とする。この方法は、データ搬送帯域を有するアナログ入力信号をΔ−ΣＡＤＣに送って、アナログ入力信号を、データ搬送帯域を有する一連のデジタル信号に変換することを含む。この一連のデジタル信号は、アナログ入力信号のデータ搬送周波数スペクトルの鏡像であるデータ搬送周波数スペクトルを有する。一連のデジタル信号のデータ搬送スペクトルは、中心帯域周波数とゼロの間にある。
図において、同様な参照数字は同様な機能を有する特徴を示す。
【発明を実施するための最良の形態】
【０００９】
以下で、様々な実施形態は、添付の図および説明を参照して説明する。それにもかかわらず、本発明は、他の形で具現することができ、以下で述べる実施形態に限定されない。
図２を参照すると、データ受信機の実施形態は、アンテナ１０、アナログ回路１１およびデジタル回路１２を含む。受信機のアンテナ１０は、捕獲された変調搬送波を、アナログ回路１１の入力ポート１４でアナログ入力信号に変換する。アナログ回路１１は、アナログ入力信号のアナログ−デジタル変換を行なって、一連の規則正しい間隔で配列された中間デジタル信号を出力ポート１５に生成する。デジタル回路１２は、主に、この一連の中間デジタル信号に対して、すなわちデジタル領域で、データ処理を行なう。例示の主要なデータ処理には、通常、量子化雑音の低いデータ搬送ベース・バンド信号を生成することがある。デジタル回路１２は、出力ポート１３からデジタル・ベース・バンド・データ・ストリームを出力する。
【００１０】
ベース・バンド信号を生成するために、デジタル回路１２は、中間デジタル信号を受け取るように結合されたデジタル復調器１７を含む。ここで、デジタル復調器は、受信された一連のデジタル信号のうちの選択された周波数帯域、例えば低雑音ベース・バンド信号を通す。デジタル復調器の１つの例は、デジタル・デシメータ（ｄｅｃｉｍａｔｏｒ）およびこのデジタル・デシメータの出力に結合された低域フィルタである。デジタル・デシメータは、その一連の受信デジタル信号のベース・バンド複製を生成するサンプリング・レートを有し、低域フィルタはベースバンド複製を選択的に通す。デジタル復調器の他の例は、ベースバンド・データ搬送信号への周波数ダウン・シフトに適切な周波数を有するデジタル混合信号とその一連の受信デジタル信号を混合するデジタル・ダウン・ミクサである。
【００１１】
アナログ回路１１は、クロック駆動装置１８およびデルタ−シグマ・アナログ−デジタル変換器（Δ−ΣＡＤＣ）を含む。クロック駆動装置１８は、Δ−ΣＡＤＣのサブシステムとデジタル回路１２を同期させる。Δ−ΣＡＤＣは、アナログ入力信号を、出力ポート１５に生成される一連の中間デジタル信号に変換する。デジタル領域での主要なデータ処理を容易にするために、Δ−ΣＡＤＣは、このアナログ−デジタル（ＡＤ）変換を受信機のアンテナの近くで行なう。
【００１２】
Δ−ΣＡＤＣは、アナログ入力信号をろ波し、さらに一定のサンプリング周波数ｆｓでサンプリングて、中間デジタル信号を生成する。ｆｓの大きさは、いくつかの従来のΔ−ΣＡＤＣのサンプリング周波数に比べて比較的低い。好ましくは、４次のアナログ帯域ループ・フィルタ２０では、ｆｓは（４／３）ｆｃ±１０％に等しい。ここで、ｆｃは入力ポート１４で受け取られた変調搬送波の中心搬送波周波数である。より好ましくは、ｆｓ＝（４／３）ｆｃ±１％である。例示的には、ｆｃはまたｆｂｐに等しい。ここでｆｂｐはアナログ帯域フィルタ２０の中心帯域周波数である。
【００１３】
アナログΔ−ΣＡＤＣは、アナログ帯域ループ・フィルタ２０、量子化器２２、能動帰還ループ２４、および加算器２６を含む。アナログ・ループ・フィルタ２０は、量子化器２２で受け取られる前にアナログ信号を帯域ろ波する。量子化器２２は、ループ・フィルタ２０からのアナログ信号をサンプリング周波数ｆｓでサンプリングして、一連の中間デジタル信号を生成する。中間デジタル信号は、出力ポート１５と能動帰還ループ２４の入力とに送られる。能動帰還ループ２４は、受け取った中間デジタル信号を１つまたは複数の帰還ストリームで対応するアナログ信号に変換する。加算器２６は、帰還ストリームの１つのアナログ信号を、入力ポート１４でアンテナ１０から受け取られたアナログ入力信号と順次に結合する。加算器は、加算器２６が減算器として機能するように、相対的な位相シフト例えば１８０°の位相シフトのあるアナログ入力信号とアナログ帰還信号を結合することができる。任意の他の帰還ストリームのアナログ信号は、ループ・フィルタ２０への中間タップＴ１〜ＴＮに順次に送られる。
【００１４】
ループ・フィルタ２０は、中心帯域周波数ｆｂｐを有する帯域共振器である。ここで、ｆｂｐ≒ｆｃ。ループ・フィルタ２０は、少なくとも次数２であり、好ましくは、次数３、４、またはそれ以上である。いくつかの例示のループ・フィルタ２０は、カスケード接続された２次の帯域共振器で組み立てられ、この帯域共振器は中心搬送波周波数ｆｃの信号を通過させる。ループ・フィルタ２０は、ポート１４で受け取られた変調搬送波のデータ搬送帯域の幅にほぼ等しい幅の帯域幅を有する。
【００１５】
能動帰還ループ２４は、デジタル−アナログ（ＤＡ）変換器２８を含み、このＤＡ変換器は、量子化器２２からの個々の中間デジタル信号をアナログ信号に変換する。ＤＡ変換器２８は、アナログ信号の１つまたは複数の帰還ストリームを生成する。各帰還ストリームの個々のアナログ信号は、量子化器２２からの中間デジタル信号に対応する。したがって、各帰還ストリームで、アナログ信号の伝送レートは、量子化器２２のサンプリング・レートに等しい。各帰還ストリームで、個々のアナログ信号は、量子化器２２からの対応する中間デジタル信号の振幅の、関連した帰還ストリームの利得倍に等しい振幅を有する。ＤＡ変換器２８は、１つの帰還ストリームのアナログ信号を加算器２６に送り、その他の帰還ストリームのアナログ信号をループ・フィルタ２０への中間タップＴ１〜ＴＮに送る。
【００１６】
とりわけ、ポート１５の一連のデジタル信号は、入力ポート１４で受け取られたアナログ入力信号の鏡像のデータ搬送周波数スペクトルを有する。ここで、鏡像スペクトルを有する信号は、データを伝えるその信号の低周波チャネルが元の信号でデータを伝える高周波チャネルに対応するようなものである。例えば、パワー・スペクトルは、元の信号の帯域の中心とそれの鏡像のどれかの帯域の中心のまわりで相対的に逆になっている。ポート１５の一連のデジタル信号のデータ搬送周波数スペクトルは、また、ループ・フィルタ２０の中心帯域周波数とゼロの間にある。
【００１７】
図３は、Δ−ΣＡＤＣ、例えば図２のΔ−ΣＡＤＣを動作させるための例示の方法４０を示す。この方法４０は、帰還ストリームからのアナログ信号を順次にアナログ入力信号に加えて、例えば図２の加算器２６で信号を加算して、アナログ信号を生成することを含む（工程４２）。加算工程は、ＤＡ変換すべきアナログ入力信号の帰還で変更されたものを生成する。方法４０は、帰還変更アナログ信号をアナログ・ループ・フィルタ、例えば図２のアナログ帯域ループ・フィルタ２０に送ることを含む（工程４４）。アナログ・ループ・フィルタは、アナログ・ループ・フィルタの帯域幅内の周波数を通過させる帯域フィルタである。アナログ・ループ・フィルタは、ｆｂｐ≒ｆｃで定義される中心帯域周波数ｆｂｐを有することができる。ここで、ｆｃはアナログ入力信号の中心搬送波周波数である。アナログ・ループ・フィルタの帯域幅は、ＤＡ変換すべきアナログ入力信号のデータ搬送帯域にほぼ等しいかもしれない。方法４０は、一連のデジタル出力信号を生成するための送信の動作に応答して、アナログ帯域ループ・フィルタで生成されたろ波されたアナログ信号をサンプリングすることを含む（工程４６）。サンプリングは、例えば、図２の量子化器２２で行なうことができる。サンプリング周波数ｆｓで、サンプリングの工程は追加的なデジタル出力信号を生成する。一連のデジタル信号の有するデータ搬送周波数スペクトルは、元のアナログ入力信号のデータ搬送周波数スペクトルの鏡像である。この一連のデジタル信号のデータ搬送周波数スペクトルは、ループ・フィルタの中心帯域周波数とゼロの間にある。
【００１８】
方法４０は、また、デジタル出力信号をデジタル復調器、例えば図２のデジタル復調器１７でろ波することを含む（工程４８）。デジタル復調器はデジタル出力信号をろ波して、ループ・フィルタの帯域の低い方の端よりも高い周波数を除去する。
【００１９】
方法４０の例示の実施形態は、また、例えば図２のＤＡ変換器２８でデジタル出力信号のデジタル−アナログ変換を順次に行なって、１つまたは複数の並列帰還ストリーム上にサンプリング周波数でその他のアナログ信号を生成することを含む（工程４９）。各帰還ストリームのアナログ信号は、サンプリングで生成されるデジタル出力信号に対応する。各帰還ストリームのアナログ信号の時間幅は、サンプリング周波数の逆数よりも短い。このアナログ信号の例示のデューティ・サイクルは０．５以下であり、好ましくは１／３以下または１／４以下である。ここで、規則正しい間隔で配列された信号のストリームでの信号のデューティ・サイクルは、比で定義される分数のことを言う。この比は、信号の振幅が信号の最大振幅を１つの信号の全時間で割ったものの１／２倍よりも大きい時間間隔である。以下で説明するように、帰還されるアナログ信号のデューティ・サイクルを短くすることで、比較的高次のアナログ帯域ループ・フィルタを有するΔ−ΣＡＤＣの安定性を増すことができる。
【００２０】
図４を参照すると、図２および３のΔ−ΣＡＤＣは、中間デジタル信号の周波数成分の選択された狭い帯域に関して、量子化雑音を阻止する。この選択された帯域で、中間デジタル信号の生成する信号パワー分布は、アンテナ１０で受け取られた変調された搬送波のデータ搬送帯域の信号パワー分布の鏡像である。鏡像帯域中にアナログ入力信号パワーを分布させるために、加算器２６は、順次に、能動帰還ループ２４の帰還ストリームからのアナログ信号すなわち周波数ｆｓの信号を、アナログ入力信号すなわち中心搬送波周波数ｆｃの信号に加えるか、または引く。この加算または減算によって、鏡像帯域の中心周波数ｆｃ−ｍｉは、サンプリング周波数から中心搬送波周波数ｆｃを引いたもの、すなわちｆｃ−ｍｉ＝ｆｓ−ｆｃに等しくなる。
【００２１】
図２の受信機では、鏡像帯域は、中間デジタル信号のデータ搬送帯域である。ｆｃ−ｍｉ＝ｆｓ−ｆｃであるので、鏡像帯域は、比較的低い中心周波数を有することができる。このために、中間デジタル信号のデータ搬送帯域は、ｆｃが高い周波数であるときでも、低い周波数を含むことができる。そのような低いデータ搬送周波数のために、標準的な集積回路（ＩＣ）構造を、デジタル復調器１７の部品例えば低域フィルタの付いたデジタル・ダウン・ミクサまたはデシメータおよび低域フィルタに使用することができるようになる。特に、データのベースバンドへのダウン・シフトは、図２に示すようにｆｓ−ｆｃの低い混合周波数を必要とするだけである。鏡像帯域の低い周波数ではなくて高い周波数、例えば４ｆｃが、中間デジタル信号のデータ搬送帯域である従来受信機のデジタル信号処理回路の場合、ＩＣ技術はあまり利用することができない。鏡像帯域の周波数がより低いことで、この鏡像帯域を使用して中間デジタル信号のデータを伝える実施形態の電力消費およびジッタ要件は軽減されるはずである。
【００２２】
図２を参照すると、約２．０ＧＨｚのｆｃおよび約２０メガ・ヘルツ（ＭＨｚ）のデータ帯域幅を有するアナログ入力信号をＡＤ変換する例示のΔ−ΣＡＤＣには、シリコン−ゲルマニウム（ＳｉＧｅ）ＢｉＣＭＯＳがおそらく適切な技術である。例示のΔ−ΣＡＤＣは、差動抵抗はしごとマスタ−スレーブ比較器のカスケード接続とに基づいた完全差動フラッシュ型アーキテクチャを有する４ビット量子化器２２を含むかもしれない。そのような４ビット量子化器２２は、例えば約２．８ＧＨｚのｆｓを有し、その結果、鏡像帯域は約１．９〜２．２ＧＨｚ±２０ＭＨｚの範囲にあるかもしれない。例示のΔ−ΣＡＤＣは、同一の２次帯域共振器をカスケード接続して作られた完全差動４次アナログ帯域ループ・フィルタ２０であるかもしれない。各２次共振器は、例えば、Ｇｍ−ＯｐＡｍｐ−Ｃの４次構造および約２．１ＧＨｚの中心帯域周波数を有するかもしれない。Δ−ΣＡＤＣは、パルス整形論理および較正ループを有するＤＡ変換器２８を含むことができる。パルス整形論理は、クロック駆動装置１８で同期をとられた４ビット差動高速マルチプレクサ／論理積ゲートとして機能するかもしれない。そのようなパルス整形論理は、量子化器２２からの中間デジタル・パルスのデューティ・サイクルを下げ、それによって、能動帰還ループのＤＡ変換器２８のクロック・ジッタに対する感度を下げるかもしれない。較正ループは、ＤＡ変換器２８の電流スイッチの静的非直線性を調整して、Δ−ΣＡＤＣ全体の静的分解能に等しい静的分解能を実現するかもしれない。
【００２３】
図２のΔ−ΣＡＤＣは、より高い周波数でサンプリングする従来のΔ−ΣＡＤＣよりも低いＯＳＲ値を有すると予想されるかもしれない。より低いＯＳＲ値は、一般に、量子化雑音の抑制が余り効果的でないことを意味する。図２のΔ−ΣＡＤＣの中には、多ビット量子化器２２および／またはより高次のアナログ帯域ループ・フィルタ２０を利用して、より低いサンプリング・レートのこの望ましくない効果を部分的に補償するものがある。より高次のループ・フィルタは、より低次のループ・フィルタよりもより適切に量子化雑音を抑制する。残念なことに、２よりも大きな次数のループ・フィルタは、Δ−ΣＡＤＣ中で動作不安定性を有することがある。そのような不安定性の危険により、そのような高次のループ・フィルタをΔ−ΣＡＤＣで使用することはいくぶん控えられていた。
【００２４】
図２のΔ−ΣＡＤＣの例示の実施形態は、比較的高次の帯域ループ・フィルタ２０を有するが、動作不安定性の問題がない。望ましくない動作不安定性は、能動帰還ループ２４のＤＡ変換器２８に特殊な形を選ぶことで回避できる。特に、ＤＡ変換器２８は、１．０よりも小さなデューティ・サイクルを有するリターン・ツー・ゼロ（ＲＺ）のアナログ帰還パルスを生成するかもしれない。例示のＤＡ変換器２８は、０．５以下のデューティ・サイクル、好ましくは１／３以下または１／４以下のデューティ・サイクルを有するＲＺアナログ帰還パルスを生じる。短いデューティ・サイクルを有するアナログ帰還パルスの場合、４次の帯域ループ・フィルタ２０は必ずしも動作不安定性を引き起こさない。
【００２５】
図５を参照すると、動作不安定性について様々なΔ−ΣＡＤＣを解析するために、線形モデル３５を使用した。線形モデル３５では、元のΔ−ΣＡＤＣの量子化器２０は、スイッチ３６を加算器３８とカスケード接続したハードウェア・デバイス２２’で置き換えられる。スイッチ３６は、アナログ帯域ループ・フィルタ２０からのアナログ信号Ｖをサンプリングして、一連の等間隔に配列されたデジタル信号Ｖ＊を生成する。ここで、デジタル信号は「＊」によって示され、アナログ信号には「＊」が付いていない。加算器３８は、スイッチ３６からのデジタル信号Ｖ＊に量子化誤差Ｅ＊を加えて、例えば、図２のΔ−ΣＡＤＣの中間デジタル信号に対応する出力デジタル信号Ｙ＊を生成する。ハードウェア・デバイス２２’の動作は、線形モデル３５の出力デジタル信号Ｙ＊が量子化誤差Ｅに直線的に依存することを保証する。
【００２６】
本発明は、線形モデル３５を使用して、一組の全く同じ２次の帯域共振器Ｈ１およびＨ２で形成された４次のアナログ帯域ループ・フィルタ２０を有するΔ−ΣＡＤＣの動作不安定性を解析した。帯域共振器Ｈ１は、対応するΔ−ΣＡＤＣのアナログ入力信号Ｘと、ＤＡ変換器２８で生成された第１の帰還ストリームのアナログ信号Ｋ１Ｙの差によって与えられるアナログ信号を受け取る。第２の共振器Ｈ２は、第１の共振器Ｈ１からの出力アナログ信号と、ＤＡ変換器２８で生成された第２の帰還ストリームのアナログ信号Ｋ２Ｙの差によって与えられるアナログ信号を受け取る。ここで、Ｋ１およびＫ２は、ＤＡ変換器２８で生成される第１および第２の帰還ストリームの利得である。
【００２７】
各線形モデル３５は、関連した雑音伝達関数（ＮＴＦ）を有する。ＮＴＦの極は、対応するΔ−ΣＡＤＣが動作不安定性を有するかどうかを特徴づける。ＮＴＦの全ての極が１よりも小さな半径を有する場合、対応するΔ−ΣＡＤＣは動作不安定性を有しない。
【００２８】
線形モデル３５の様々な形についての多くの研究によって、本発明者は、ＮＴＦ極の半径は、１つまたは複数の帰還ストリームのアナログ信号の形に強く依存することを発見した。本発明者は、最大限とは言えないデューティ・サイクルを有するアナログ帰還信号を生成するようにΔ−ΣＡＤＣを設計することで、比較的高次のループ・フィルタに関連した動作不安定性の型を回避することができることに気付いた。
【００２９】
この結論を説明するために、図６Ａは、いくつかの異なるΔ−ΣＡＤＣに対応する線形モデル３５における計算されたＮＴＦ極の最大半径を示す。各Δ−ΣＡＤＣは、２．８ＧＨｚのサンプリング周波数を有し、データが１．９ＧＨｚと２．１ＧＨｚの間の帯域で伝えられる変調された搬送波を処理する。各Δ−ΣＡＤＣにおいて、ＤＡ変換器２８は、等しい利得すなわちＫ１＝Ｋ２を有する２つの帰還ストリームを供給した。
図６Ａにおいて、グラフ５０、５２、５４、５６はＮＴＦ極の最大半径がＤＡ変換器２８の利得Ｋ１でどのように変化するかを示す。グラフ５０および５２は、それぞれ、ＮＲＺ型アナログ帰還信号および０．５のデューティ・サイクルを有するＲＺ型アナログ帰還パルスに対応する。ＮＲＺアナログ帰還信号と０．５のデューティ・サイクルを有するＲＺアナログ帰還パルスの両方について、Ｋ１の全ての値が１よりも大きな半径を持つＮＴＦ極を生成する。したがって、この型のアナログ帰還信号を使用するΔ−ΣＡＤＣは、動作不安定性を有するかもしれない。グラフ５４および５６は、それぞれ、１／３および１／４のデューティ・サイクルを有するＲＺ型アナログ帰還パルスに対応する。この型のアナログ帰還パルスの各々について、全てのＮＴＦ極が１よりも小さな半径を有する利得Ｋ１の範囲が常にある。１／３のデューティ・サイクルを有するＲＺアナログ帰還パルスの場合、近似の範囲［１．５、４．１］のＫ１値が、１よりも大きな半径のＮＴＦ極を生成することはない。同様に、１／４のデューティ・サイクルを有するＲＺアナログ帰還パルスの場合、範囲［０、４．８］のＫ１値が、１よりも大きな半径のＮＴＦ極を生成することはない。
【００３０】
図６Ａの結果は、比較的高次のアナログ帯域ループ・フィルタに関連した不安定性は、時には、アナログ帰還信号のデューティ・サイクルをサンプリング周波数の逆数よりも小さな値に減少させることで回避できることを示す。シミュレートされた例示のΔ−ΣＡＤＣでは、たとえΔ−ΣＡＤＣが４次のアナログ帯域ループ・フィルタ２０を有していても、１／３以下のデューティ・サイクルを有するＲＺアナログ帰還パルスで、安定動作領域が生じる。
【００３１】
Δ−ΣＡＤＣの実施形態では、高い出力ＳＮＲを有することが望ましい。Δ−ΣＡＤＣでは、出力ＳＮＲは次式で与えられる。
【数１】
2005244993.tif 000003
ここで、Ｎは量子化器のビット数であり、ｆｓはサンプリング周波数であり、そしてＨｉｎ−ｂａｎｄは次式で与えられる。
【数２】
2005244993.tif 000004
ＮＴＦ（ｆ）は、周波数および帰還ストリーム利得Ｋ１およびＫ２に依存する。Ｋ１およびＫ２依存性のために、ＳＮＲは能動帰還ループ２４の利得で変化するようになる。
【００３２】
図６Ｂにおいて、グラフ５１、５３、５５、および５７は、図６Ｂに関して既に説明した例示のΔ−ΣＡＤＣについて、出力ＳＮＲが利得Ｋ１でどのように変化するかを示す。グラフ５１、５３、５５、および５７は、ＤＡ変換器２８がそれぞれＮＲＺ形、１／２デューティ・サイクルＲＺ形、１／３デューティ・サイクルＲＺ形、および１／４デューティ・サイクルＲＺ形のアナログ帰還パルスを生成するΔ−ΣＡＤＣの出力ＳＮＲを示す。グラフ５５および５７は、１／３および１／４のデューティ・サイクルを有するＲＺアナログ帰還パルスによって、動作不安定性が起きないＫ１の範囲で、８０ｄＢよりも大きな出力ＳＮＲが生じることを示す。図２のΔ−ΣＡＤＣの好ましい実施形態では、Ｋ１およびＫ２の値は、動作安定性、すなわち１よりも大きな半径のＮＴＦ極がないこと、および出力ＳＮＲの高い値の両方を保証するように選ばれる。
この出願の明細書、図面および特許請求の範囲を考慮に入れて、本発明の他の実施形態が当業者には明らかになるであろう。
【図面の簡単な説明】
【００３３】
【図１】従来のデルタ−シグマ・アナログ−デジタル変換器（Δ−ΣＡＤＣ）を示すブロック図である。
【図２】Δ−ΣＡＤＣを有する受信機の一実施形態を示すブロック図である。
【図３】図２のΔ−ΣＡＤＣを動作させる方法を示す流れ図である。
【図４】図２のΔ−ΣＡＤＣに入力されるアナログ入力信号のデータ搬送帯域と、そのΔ−ΣＡＤＣで出力される中間デジタル信号の鏡像帯域の関係を示す図である。
【図５】例示のΔ−ΣＡＤＣの安定性を解析するのに有用な線形回路を示すブロック図である。
【図６Ａ】様々なΔ−ΣＡＤＣについて、雑音伝達関数の極の計算された最大半径を示す図である。
【図６Ｂ】様々なΔ−ΣＡＤＣについて、出力信号対雑音比（ＳＮＲ）を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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