(57)【要約】      （修正有）【課題】基板と基板に形成される機能層との応力の差により生じる基板の反りを抑制または除去することが可能な半導体装置および半導体装置の製造方法、回路基板、並びに電子機器を提供する。【解決手段】基板１０を貫通する電極３４を有する半導体装置の製造方法であって、前記基板の能動面に凹部Ｈ４を形成する工程と、前記凹部の内部を含む前記基板の能動面に絶縁層２２を形成する工程と、前記凹部の外部に形成された前記絶縁層の少なくとも一部を除去する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して前記電極を形成する工程と、前記能動面の裏面側を除去し、前記電極を前記能動面の裏面から露出させる工程と、をこの順に有する。【選択図】図１
2005310816.tif 000002
【特許請求の範囲】
【請求項１】
基板を貫通する電極を有する半導体装置の製造方法であって、
前記基板の能動面に凹部を形成する工程と、
前記凹部の内部を含む前記基板の能動面に絶縁層を形成する工程と、
前記凹部の外部に形成された前記絶縁層の少なくとも一部を除去する工程と、
前記絶縁層が形成された前記凹部の内部に導電体を充填して前記電極を形成する工程
と、
前記能動面の裏面側を除去し、前記電極を前記能動面の裏面から露出させる工程と、
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層除去工程においては、前記凹部をマスク材で被覆して前記絶縁層をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層除去工程においては、前記基板に形成された絶縁層のエッチング速度が、前記基板の前記凹部の内部に形成された絶縁層のエッチング速度よりも速い条件で全面エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
基板を貫通する電極を有する半導体装置の製造方法であって、
前記基板の能動面に凹部を形成する工程と、
前記凹部の内部を含む前記基板の能動面に絶縁層を形成する工程と、
前記絶縁層が形成された前記凹部の内部に導電体を充填して前記電極を形成する工程
と、
前記凹部の外部に形成された前記絶縁層の少なくとも一部を除去する工程と、
前記能動面の裏面側を除去し、前記電極を前記能動面の裏面から露出させる工程と、
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁層除去工程においては、前記凹部をマスク材で被覆して前記絶縁層をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁層除去工程においては、前記凹部を接合材で被覆して前記絶縁層をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
基板の能動面に集積回路が形成された半導体装置であって、
前記基板の能動面から裏面にかけて貫通孔が形成された前記基板と、
前記基板および前記貫通孔の内壁面に形成された絶縁層と、
前記絶縁層の内側に形成され、前記能動面の裏面から露出された電極と、
を備え、
前記基板の能動面に形成された前記絶縁層の厚さが、前記電極の外周部に形成されたれた前記絶縁層の厚さよりも小さいことを特徴とする半導体装置。
【請求項８】
基板の能動面に集積回路が形成された半導体装置であって、
前記基板の能動面から裏面にかけて貫通孔が形成された前記基板と、
前記貫通孔の内壁面に形成された絶縁層と、
前記絶縁層の内側に形成され、前記能動面の裏面から露出された電極と、
を備えることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置を備えることを特徴とする回路基板。
【請求項１０】
請求項９に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法、回路基板、並びに電子機器に関する。
【背景技術】
【０００２】
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯型の電子機器では、小型化や軽量化への要求にともない、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られている。例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度となるため、高密度実装を実現している。
【０００３】
したがって、上記電子機器では、今後益々小型化および多機能化が求められる傾向にあることから、半導体チップの実装密度をさらに高める必要がある。かかる背景の下で、近年、三次元実装技術が提案されている。この三次元実装技術は、同様の機能を有する半導体チップ同士、または異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である（例えば、特許文献１参照）。
【特許文献１】特開２００１−５３２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記半導体チップには貫通孔が形成され、この貫通孔には電極が形成されており、この電極によって半導体チップ同士のそれぞれを電気的に接続し、上述した三次元実装技術を実現している。そして、この半導体チップの能動面および貫通孔の内壁面には絶縁層が形成され、貫通孔内部の絶縁および半導体チップの裏面に形成される電極端子の保護膜として機能している。
しかしながら、上記半導体チップを構成する基板と基板に形成される絶縁層とは、それぞれ物理定数、すなわち、熱膨張係数および内部応力が異なる。さらに、上記絶縁層は、集積回路が形成されている基板の能動面の一方にのみ形成されている。そのため、チップ化する場合に、基板と基板に形成される絶縁層との内部応力等の差により、基板にストレス（応力）が生じ、このストレスによって基板が変形し反りが発生する。このような基板の反りの発生によって、配線基板等上に半導体チップを実装することが困難となる。さらに、上述したように、半導体チップ上に半導体チップを積層（３次元実装）する場合には、半導体チップの集積回路が形成されている基板の能動面側または裏面側に湾曲して反るため、半導体チップを積層し、両半導体チップの電極を電気的または機械的に接続させることが困難となる場合がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、基板と基板に形成される機能層との応力の差により生じる基板の反りを抑制または除去することが可能な半導体装置および半導体装置の製造方法、回路基板、並びに電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、基板を貫通する電極を有する半導体装置の製造方法であって、基板の能動面に凹部を形成する工程と、前記凹部の内部を含む前記基板の能動面に絶縁層を形成する工程と、前記凹部の外部に形成された前記絶縁層の少なくとも一部を除去する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して、前記電極を形成する工程と、前記能動面の裏面側を除去し、前記電極を前記能動面の裏面から露出させる工程と、をこの順に有することを特徴とする。
【０００７】
このような構成によれば、基板の能動面に形成された絶縁層を除去するため、絶縁層の内部応力または熱膨張係数を除去または小さくすることができる。これにより、基板に働く絶縁層の内部応力または熱膨張係数を除去、または、基板と絶縁層との内部応力または熱膨張係数との差を減少させることができ、基板の反りの発生を防止することが可能となる。なお、半導体チップ同士を積層する際に、半導体チップ間には導電性微粒子を含有しない接着剤、補強部材等が導入され、半導体チップ同士間の絶縁機能が確保される。そのため、上述したように、基板の能動面に形成された絶縁層が除去された場合であっても、導入された接着剤等が絶縁機能の役割を果たすため問題は発生しない。
【０００８】
また、前記絶縁層除去工程においては、前記凹部をマスク材で被覆して前記絶縁層をエッチングすることを特徴とする。
このような構成によれば、マスク材で凹部を被覆するため、凹部の内部に形成されている絶縁層をエッチング液から保護することができ、これにより、凹部の内部に形成された絶縁層が除去されることを回避することが可能となる。
【０００９】
または、前記絶縁層除去工程においては、前記基板に形成された絶縁層のエッチング速度が、前記基板の前記凹部の内部に形成された絶縁層のエッチング速度よりも速い条件で全面エッチングを行うことも好ましい。
このような構成によれば、基板に形成された絶縁層のエッチング速度が基板の凹部の内部に形成された絶縁層のエッチング速度よりも速いため、凹部の内部に形成された絶縁層に影響を与えることなく、基板に形成された絶縁層を除去することが可能となる。また、マスク材を形成する工程が不要となるため、製造工程の簡略化、および製造時間の短縮化を図ることが可能となる。
【００１０】
また、本発明は、基板を貫通する電極を有する半導体装置の製造方法であって、基板の能動面に凹部を形成する工程と、前記凹部の内部を含む前記基板の能動面に絶縁層を形成する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して前記電極を形成する工程と、前記凹部の外部に形成された前記絶縁層の少なくとも一部を除去する工程と、前記能動面の裏面側を除去し、前記電極を前記能動面の裏面から露出させる工程と、をこの順に有することを特徴とする。
【００１１】
このような構成によれば、基板の能動面に形成された絶縁層を除去するため、絶縁層の内部応力または熱膨張係数を除去または小さくすることができる。これにより、基板に働く絶縁層の内部応力または熱膨張係数を除去、または、基板と絶縁層との内部応力または熱膨張係数との差を減少させることができ、基板の反りの発生を防止することが可能となる。
【００１２】
また、前記絶縁層除去工程においては、前記凹部をマスク材で被覆して前記絶縁層をエッチングすることを特徴とする。
このような構成によれば、マスク材で凹部を被覆するため、露出されて形成されている電極の表面をエッチング液から保護することができ、電極がエッチングにより除去されることを回避することが可能となる。
【００１３】
または、前記絶縁層除去工程においては、前記凹部を接合材で被覆して前記絶縁層をエッチングすることも好ましい。
ここで、接合材としては、鉛フリーはんだ、異方性導電ペースト（ＡＣＰ；Anisotropic Conductive Paste、ＡＣＦ；Anisotropic Conductive Film）、ＮＣＦ（Non Conductive Film）等を用いることができる。この接合材は、半導体チップ上にさらに半導体チップを積層して多層配線を実現する場合に、両半導体チップの電極を電気的に接続するものである。これにより、接合材をマスクとして絶縁層をエッチングするため、フォトリソグラフィー法によるレジストのパターニング工程を省略することが可能となる。
【００１４】
また、本発明は、基板の能動面に集積回路が形成された半導体装置であって、前記基板の能動面から裏面にかけて貫通孔が形成された前記基板と、前記基板および前記貫通孔の内壁面に形成された絶縁層と、前記絶縁層の内側に形成され、前記能動面の裏面から露出された電極と、を備え、前記基板の能動面に形成された前記絶縁層の厚さが、前記電極の外周部に形成された前記絶縁層の厚さよりも小さくすることを特徴とする。
【００１５】
このような構成によれば、基板の能動面に形成された絶縁層が電極の外周部に形成された絶縁層の厚さよりも小さいため、電極の外周部に形成された絶縁層により短絡等の発生を防止しつつ、基板の能動面に形成された絶縁層の内部応力または熱膨張係数を小さくすることが可能となる。これにより、基板と絶縁層との内部応力または熱膨張係数との差を減少させることができ、基板の反りを抑制することが可能となる。
【００１６】
また、本発明は、基板の能動面に集積回路が形成された半導体装置であって、前記基板の能動面から裏面にかけて貫通孔が形成された前記基板と、前記貫通孔の内壁面に形成された絶縁層と、前記絶縁層の内側に形成され、前記能動面の裏面から露出された電極と、を備えることを特徴とする。
このような構成によれば、基板の能動面には絶縁層がないか、または少なくとも一部にしか形成されていないため、電極の外周部に形成された絶縁層によって短絡等の発生を防止しつつ、基板に形成された絶縁層の内部応力または熱膨張係数を除去または軽減することが可能となる。これにより、基板の反りの発生を防止することが可能となる。
【００１７】
また、本発明は上記半導体装置を備える回路基板であることを特徴とする。これにより、上記効果をともなった回路基板を提供することができる。さらに、本発明は上記回路基板を備える電子機器であることを特徴とする。これにより、上記効果をともなった電子機器を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００１９】
［第１の実施の形態］
最初に、本発明に係る半導体装置の第１実施形態である半導体チップにつき、図１を用いて説明する。図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された基板１０と、基板１０の能動面１０ａから基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層である絶縁膜２２を介して形成された電極３４と、基板１０の裏面１０ｂに形成された第２の絶縁層である絶縁膜２６とを備える。
【００２０】
（半導体装置）
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる基板１０の表面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その基板１０の能動面１０ａには、ＳｉＯ2（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。上記基板１０の厚さとしては、例えば、６２５μｍ程度である。
【００２１】
その層間絶縁膜１４の表面の所定部分には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、およびＴｉＮ等からなる第４層（キャップ層）１６ｄを、順に積層して形成されている。なお、電極パッド１６の構成材料は、電極パッド１６に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更してもよい。すなわち、集積回路の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、電気抵抗の低いＣｕのみを用いて電極パッド１６を形成してもよい。
【００２２】
この電極パッド１６は、平面視において半導体チップ２の周辺部に並んで形成されている。なお、電極パッド１６は、半導体チップ２の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体チップ２の少なくとも１辺（多くの場合、２辺または４辺）に沿って並んで形成される。そして、各電極パッド１６は、上述した集積回路と、図示しない箇所で電気的に接続されている。なお、電極パッド１６の下方には集積回路が形成されていない点に注意されたい。
【００２３】
その電極パッド１６を覆うように、層間絶縁膜１４の表面にパッシベーション膜１８が形成されている。パッシベーション膜１８は、ＳｉＯ2（酸化ケイ素）やＳｉＮ（窒化ケイ素）、ポリイミド樹脂等からなり、例えば１μｍ程度の厚さに形成されている。
【００２４】
そして、電極パッド１６の中央部には、パッシベーション膜１８の開口部Ｈ１および電極パッド１６の開口部Ｈ２が形成されている。なお、開口部Ｈ２の直径は、開口部Ｈ１の径よりも小さく、例えば６０μｍ程度に設定されている。また、電極パッド１６における第４層１６ｄは、開口部Ｈ１と同径に開口されている。一方、パッシベーション膜１８の表面並びに開口部Ｈ１および開口部Ｈ２の内面には、ＳｉＯ2（酸化ケイ素）等からなる絶縁膜２０が形成されている。
【００２５】
そして、電極パッド１６の中央部に、絶縁膜２０、層間絶縁膜１４、絶縁膜１２および基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の直径は、開口部Ｈ２の直径より小さく、例えば３０μｍ程度に形成されている。なお、孔部Ｈ３は、平面視円形に限られず、平面視矩形に形成してもよい。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板の能動面から裏面に貫通する貫通孔Ｈ４が形成される。この貫通孔Ｈ４の深さとしては、例えば、７０μｍ程度である。
【００２６】
絶縁膜２２は、上記貫通孔Ｈ４の内壁面に沿って形成されている。さらに、貫通孔Ｈ４の内壁面から、基板１０に形成される絶縁膜２０上に延在して形成されている。上記絶縁膜２０上に形成される絶縁膜２２は、貫通孔Ｈ４の開口部Ｈ１の直径より若干大きく、貫通孔Ｈ４の周縁部に形成されている。そして、その他の領域は、絶縁膜２０が露出した状態となっている。また、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０および絶縁膜２２は、開口部Ｈ２の周縁に沿って一部除去され、電極パッド１６と電極３４とが電気的に接続されるようになっている。また、絶縁膜２２は、上記貫通孔Ｈ４の内壁面から基板１０の裏面１０ｂへ突出して形成され、基板１０の裏面に電極端子を形成する場合の保護膜として機能する。また、上記絶縁膜２２は、電流リークの発生、酸素および水分等による浸食等を防止するものであり、例えば１μｍ程度の厚さに形成されている。
【００２７】
これによって露出した電極パッド１６の第３層１６ｃの表面と、残された絶縁膜２２の表面には、下地膜２４が形成されている。この下地膜２４は、絶縁膜２２等の表面に形成されたバリヤ層（バリヤメタル）と、バリア層の表面に形成されたシード層（シード電極）とによって構成されている。バリヤ層は、後述する電極３４の構成材料が基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）等からなる。一方、シード層は、後述する電極３４をメッキ処理によって形成する際の電極になるものであり、ＣｕやＡｕ、Ａｇ等からなる。
【００２８】
そして、この下地膜２４の内側に、電極３４が形成されている。この電極３４は、ＣｕやＷ等の電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰ等の不純物をドープした導電材料により電極３４を形成すれば、基板１０への拡散を防止する必要がなくなるので、上述したバリヤ層が不要となる。そして、貫通孔Ｈ４に電極３４を形成することにより、電極３４のプラグ部３６が形成される。なお、プラグ部３６と電極パッド１６とは、図１中のＰ部において下地膜２４を介して電気的に接続されている。また、プラグ部３６の下端面は外部に露出している。一方、パッシベーション膜１８の上方であって開口部Ｈ１の周縁部にも電極３４を延設することにより、電極３４のポスト部３５が形成される。このポスト部３５は、平面視円形に限られず、平面視矩形に形成してもよい。
【００２９】
なお第１の実施の形態では、電極３４のプラグ部３６の先端面が、基板１０の裏面から突出して形成されている。プラグ部３６の突出高さは、たとえば１０μｍ〜２０μｍ程度とされている。これにより、複数の半導体チップを積層する際に、半導体チップ相互の間隔を確保できるので、各半導体チップの隙間にアンダーフィル等を容易に充填することができる。なお、プラグ部３６の突出高さを調整することにより、積層された半導体チップ相互の間隔を調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体チップ２の裏面１０ｂに熱硬化性樹脂等を塗布する場合でも、突出したプラグ部３６を避けて熱硬化性樹脂等を塗布することができるので、半導体チップの配線接続を確実に行うことができる。
【００３０】
一方、電極３４のポスト部３５の上面には、ハンダ層４０（接合材）が形成されている。このハンダ層４０は、一般的なＰｂＳｎ合金等で形成してもよいが、ＡｇＳｎ合金等の鉛フリーのハンダ材料で形成するのが環境面等から好ましい。なお、軟蝋材であるハンダ層４０の代わりに、ＳｎＡｇ合金等からなる硬蝋材（溶融金属）層や、Ａｇペースト等からなる金属ペースト層を形成してもよい。この硬蝋材層や金属ペースト層も、鉛フリーの材料で形成するのが環境面等から好ましい。本実施形態に係る半導体チップ２は、以上のように構成されている。
【００３１】
（製造方法）
次に、本実施形態に係る半導体チップの製造方法につき、図２〜図６を用いて説明する。図２〜図６は、本実施形態に係る半導体チップの製造方法の説明図である。なお以下には、半導体基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。
【００３２】
まず、図２（ａ）に示すように、基板１０の表面に、絶縁膜１２および層間絶縁膜１４を形成する。そして、層間絶縁膜１４の表面に電極パッド１６を形成する。具体的には、まず層間絶縁膜１４上の全面に、電極パッド１６の第１層から第４層の被膜を順次形成する。なお、各被膜の形成はスパッタリング等によって行う。次に、その表面にレジスト等を塗布する。さらに、フォトリソグラフィー技術により、レジストに電極パッド１６の最終形状をパターニングする。そして、パターニングされたレジストをマスクとしてエッチングを行い、電極パッドを所定形状（例えば、矩形形状）に形成する。その後、電極パッド１６の表面にパッシベーション膜１８を形成する。
【００３３】
次に、パッシベーション膜１８に対して開口部Ｈ１を形成する。その具体的な手順は、まずパッシベーション膜の全面にレジスト等を塗布する。レジストは、フォトレジストや電子線レジスト、Ｘ線レジスト等の何れであってもよく、ポジ型またはネガ型の何れであってもよい。また、レジストの塗布は、スピンコート法、ディッピング法、スプレーコート法等によって行う。なお、レジストを塗布した後にプリベークを行う。そして、開口部Ｈ１のパターンが形成されたマスクを用いてレジストに露光処理を行い、さらに現像処理を行うことによってレジストに開口部Ｈ１の形状をパターニングする。なお、レジストのパターニング後にポストベークを行う。
【００３４】
そして、パターニングされたレジストをマスクとして、パッシベーション膜１８をエッチングする。なお本実施形態では、パッシベーション膜１８とともに電極パッド１６の第４層もエッチングする。エッチングには、ウエットエッチングを採用することもできるが、ドライエッチングを採用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。なお、パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液によって剥離する。以上により、図２（ａ）に示すように、パッシベーション膜１８に開口部Ｈ１が形成されて、電極パッド１６が露出する。
【００３５】
次に、図２（ｂ）に示すように、電極パッド１６に対して開口部Ｈ２を形成する。その具体的な手順は、まず露出した電極パッド１６およびパッシベーション膜１８の全面にレジスト等を塗布して、開口部Ｈ２の形状をパターニングする。
次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図２（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。
【００３６】
次に、図２（ｃ）に示すように、基板１０の上方の全面に絶縁膜２０を形成する。この絶縁膜２０は、ドライエッチングにより基板１０に孔部Ｈ３を穿孔する際に、マスクとして機能するものである。なお、絶縁膜２０の膜厚は、基板１０に穿孔する孔部Ｈ３の深さにより、例えば２μｍ程度に設定する。本実施形態では、絶縁膜２０としてＳｉＯ2を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。また、絶縁膜２０には、ＰＥＣＶＤ（Plasma EnhancedChemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）すなわちＰＥ−ＴＥＯＳ、またはオゾンを用いた熱ＣＶＤであるＯ3−ＴＥＯＳ、またはＣＶＤを用いて形成した酸化シリコンなどを用いることができる。
【００３７】
次に、絶縁膜２０に孔部Ｈ３の形状をパターニングする。その具体的な手順は、まず絶縁膜２０の全面にレジスト等を塗布して、孔部Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２０、層間絶縁膜１４および絶縁膜１２をドライエッチングする。その後、レジストを剥離すれば、絶縁膜２０等に孔部Ｈ３の形状がパターニングされて、基板１０が露出する。
【００３８】
次に、高速ドライエッチングにより、基板１０に孔部Ｈ３を穿孔する。なお、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。その際、上述したように絶縁膜２０（ＳｉＯ2）をマスクとして用いるが、絶縁膜２０の代わりにレジストをマスクとして用いてもよい。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。すなわち、半導体チップを最終的な厚さまでエッチングした後に、孔部Ｈ３の内部に形成した電極の先端部が基板１０の裏面に露出し得るように、孔部Ｈ３の深さを設定する。以上により、図２（ｃ）に示すように、基板１０に孔部Ｈ３が形成される。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板１０の能動面から内部にかけて凹部Ｈ０が形成される。
【００３９】
次に、図３（ａ）に示すように、凹部Ｈ０の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２を形成する。この絶縁膜２２は、例えばＰＥ−ＴＥＯＳまたはＯ３−ＴＥＯＳなどからなり、例えばプラズマＴＥＯＳなどにより、表面膜厚が１μｍ程度となるように形成する。続けて、凹部Ｈ０を覆うようにして基板１０の全面にレジスト２６を塗布する。レジストは、スピンコート法等に塗布して行う。そして、マスクパターンが凹部Ｈ０の開口半径よりも大きく形成された形状のパターンをレジストに照射して露光処理を行う。現像処理により、露光部のレジストを溶剤で溶かし、未露光部のレジストパターンを残す。すなわち、凹部Ｈ０の開口半径よりも大きい形状をしたレジストが凹部Ｈ０の上面を覆うようにして形成される。    
【００４０】
次に、絶縁膜２２および絶縁膜２０に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお本実施形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。その具体的な手順は、まず絶縁膜２２の全面にレジスト等を塗布して、露出させる部分をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２２および絶縁膜２０を異方性エッチングする。この異方性エッチングには、ＲＩＥ等のドライエッチングを用いることが好適である。以上により、図３（ａ）に示す状態となる。
【００４１】
続けて、図３（ｂ）に示すように、凹部Ｈ０を覆うようにして基板１０に形成された絶縁膜２２の表面全体にレジスト２６を塗布する。レジスト２６は、スピンコート法、ディッピング法、またはスプレーコート法等の各種の方法により基板１０に塗布する。
次に、上記レジスト２６に露光処理および現像処理を行い、所定の形状にパターニングする。具体的には、露光処理においては、凹部Ｈ０の形状である円形形状に形成され、凹部Ｈ０の開口部の直径７０μｍより大きく設定されたマスクパターンをレジスト２６に照射し、上記パターンを転写する。次に、現像処理においては、上記露光処理により露光された露光部のレジストを溶剤で溶かし、未露光部のレジストパターンを残す。この後、上記レジスト２６を熱処理してプリベークする。このようにして、図３（ｂ）に示すように、開口部Ｈ１の直径よりも大きく形成されたレジストにパターニングすることができる。
【００４２】
次に、図４（ａ）に示すように、上記露光処理および現像処理により形成した所定パターンからなるレジスト２５をマスクにしてドライエッチングを行う。ドライエッチングは異方性エッチングが可能なＲＩＥにより行う。このエッチングに用いるＲＩＥ装置は、電力２００Ｗ、および圧力０．３Ｔｏｒｒに設定され、この条件の下においてエッチング処理が行われる。まず、反応生成物である活性種ＣＦ４を３０ｓｃｃｍ、ＲＩＥ装置内に導入する。そして、ＲＩＥ装置に電圧を印加し、導入したＣＦ４をプラズマ化させ、基板１０に形成された絶縁膜２２の表面にプラズマを吸着させ、反応させる。このようにして、揮発性を有する反応生成物を生成し、この生成した反応生成物を基板１０に形成された絶縁膜２２の表面から離脱させることによってエッチングが進行する。エッチング終了後、剥離液等を用いてレジスト２６を剥離（除去）する。本実施の形態においては、上述したエッチングにより、基板１０に形成された絶縁膜２２が、凹部Ｈ０の周縁部を除いてほぼ除去された状態となって形成されている。
【００４３】
なお、絶縁膜２２の表面に反応させる反応生成物としては、ＣＨＦ３、Ｃ４Ｆ８等の化合物を用いることも好ましい。また、上記したＲＩＥ装置の電力、圧力およびＲＩＥ装置内に導入する反応生成物の導入量の設定を変更することによって、絶縁膜２２のエッチング進行過程を調整することも好ましい。例えば、ＲＩＥ装置の電力を上記した条件よりも上げ、さらに、圧力を下げた場合には、上記反応生成物を多く生成することができ、この結果、全体的にエッチングの進行速度を速め、基板１０に形成された絶縁膜２２の表面を多くエッチングすることが可能となる。
【００４４】
次に、図４（ｂ）に示すように、露出させた電極パッド１６の表面と、残された絶縁膜２２の表面と、上記エッチングにより除去された表面に下地膜２４を形成する。下地膜２４として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層は、例えば真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法や、ＣＶＤ法、ＩＭＰ（イオンメタルプラズマ）法、無電解メッキ法などを用いて形成する。
【００４５】
次に、図５（ａ）に示すように、電極３４を形成する。その具体的な手順は、まず基板１０の上方の全面にレジスト３２を塗布する。レジスト３２として、メッキ用液体レジストまたはドライフィルムなどを採用することができる。なお、半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジストまたは絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液およびエッチング液に対して耐性を持つことが前提である。
【００４６】
レジスト３２の塗布は、スピンコート法やディッピング法、スプレーコート法などによって行う。ここで、レジスト３２の厚さは、形成すべき電極３４のポスト部３５の高さにハンダ層４０の厚さを加えたものと同程度に設定する。なお、レジスト３２を塗布した後にプリベークを行う。
【００４７】
次に、形成すべき電極３４のポスト部３５の平面形状をレジストにパターニングする。具体的には、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、レジスト３２をパターニングする。ここで、ポスト部３５の平面形状が矩形であれば、レジスト３２に矩形形状の開口部をパターニングする。開口部の大きさは、半導体チップにおける電極３４のピッチなどに応じて設定するが、例えば１２０μｍ四方または８０μｍ四方の大きさに形成する。なお、パターニング後にレジスト３２の倒れが生じないように、開口部の大きさを設定する。
【００４８】
なお、以上には、電極３４のポスト部３５を取り囲むようにレジスト３２を形成する方法について説明した。しかしながら、必ずしもポスト部３５の全周を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図４（ａ）の紙面の左右方向にのみ隣接して電極３４が形成される場合には、同紙面の奥行き方向にはレジスト３２を形成しなくてもよい。このように、レジスト３２はポスト部３５の外形形状の少なくとも一部に沿って形成される。
【００４９】
なお以上には、フォトリソグラフィー技術を用いてレジスト３２を形成する方法について説明した。しかしながら、この方法でレジスト３２を形成すると、レジストを全面に塗布する際にその一部が孔部Ｈ３内に入り込んで、現像処理を行っても孔部Ｈ３内に残渣として残るおそれがある。そこで、例えばドライフィルムを用いることにより、またスクリーン印刷等の印刷法を用いることにより、パターニングされた状態でレジスト３２を形成するのが好ましい。また、インクジェット装置等の液滴吐出装置を用いて、レジストの液滴をレジスト３２の形成位置のみに吐出することにより、パターニングされた状態でレジスト３２を形成してもよい。これにより、孔部Ｈ３内にレジストが入り込むことなく、レジスト３２を形成することができる。
【００５０】
次に、このレジスト３２をマスクとして電極材料を凹部Ｈ０に充填し、電極３４を形成する。電極材料の充填は、メッキ処理やＣＶＤ法等によって行う。メッキ処理には、例えば電気化学プレーティング（ＥＣＰ）法を用いる。なお、メッキ処理における電極として、下地膜２４を構成するシード層を用いる。また、メッキ装置としてカップ式メッキ装置を用いる。カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これにより、凹部Ｈ０の内部に電極材料が充填されて、プラグ部３６が形成される。また、レジスト３２に形成された開口部にも電極材料が充填されて、ポスト部３５が形成される。
【００５１】
次に、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成は、ハンダメッキ法やスクリーン印刷等の印刷法などによって行う。なお、ハンダメッキの電極として、下地膜２４を構成するシード層を用いることができる。また、メッキ装置として、カップ式メッキ装置を用いることができる。一方、ハンダ層４０の代わりに、ＳｎＡｇなどからなる硬蝋材層を形成してもよい。硬蝋材層も、メッキ法や印刷法などによって形成することができる。以上により、図４（ａ）に示す状態となる。
【００５２】
次に、図５（ｂ）に示すように、剥離液等を用いてレジスト３２を剥離（除去）する。なお、剥離液にはオゾン水等を用いることができる。続けて、基板１０の上方に露出している下地膜２４を除去する。その具体的な手順は、まず基板１０の上方の全面にレジスト等を塗布し、電極３４のポスト部３５の形状をパターニングする。次に、パターニングされたレジストをマスクとして、下地膜２４をドライエッチングする。なお、ハンダ層４０の代わりに硬蝋材層を形成した場合には、その硬蝋材層をマスクとして下地膜２４をエッチングすることができる。この場合、フォトリソグラフィー工程が不要となるので、製造工程を簡略化することができる。
【００５３】
次に、図６（ａ）に示すように、基板１０を上下反転させた上で、基板１０の下方に補強部材５０を装着する。補強部材５０として、保護フィルム等を採用してもよいが、ガラス等の硬質材料を採用するのが好ましい。これにより、基板１０の裏面１０ｂを加工する際に、基板１０に割れ等が発生するのを防止することができる。補強部材５０は、接着剤５２等を介して基板１０に装着する。接着剤５２として、熱硬化性接着剤や光硬化性接着剤等の硬化性接着剤を使用するのが望ましい。これにより、基板１０の能動面１０ａにおける凹凸を吸収しつつ、補強部材５０を強固に装着することができる。さらに、接着剤５２として紫外線硬化性接着剤等の光硬化性接着剤を使用した場合には、補強部材５０としてガラス等の透光性材料を採用するのが好ましい。この場合、補強部材５０の外側から光を照射することによって、簡単に接着剤５２を硬化させることができる。
【００５４】
次に、図６（ｂ）に示すように、基板１０の裏面１０ｂの全面をエッチングして、絶縁膜２２の先端部を露出させ、基板１０の裏面１０ｂより外側に電極３４の先端部を配置する。このエッチングには、ウエットエッチングまたはドライエッチングの何れを用いてもよい。なお、基板１０の裏面１０ｂを粗研磨した後に、エッチングを行って絶縁膜２２の先端部を露出させるようにすれば、製造時間を短縮することができる。また、基板１０のエッチングと同時に、絶縁膜２２および下地膜２４をエッチングして除去してもよい。
【００５５】
次に、図７に示すように、電極３４の先端部を露出させる。具体的には、絶縁膜２２および下地膜２４を除去して、電極３４の先端部を露出させる。絶縁膜２２および下地膜２４の除去は、ＣＭＰ（Chemical and Mechanical Polishing）研磨等によって行う。ＣＭＰは、基板に対する研磨布による機械的研磨と、そこに供給される研磨液による化学作用との兼ね合いによって、基板の研磨を行うものである。なお、絶縁膜２２および下地膜２４を研磨により除去する際に、電極３４の先端部を研磨してもよい。この場合、下地膜２４が完全に除去されるので、半導体チップの積層時における電極間の導通不良を防止することができる。
【００５６】
その後、溶剤等により接着剤５２を溶解して、基板１０から補強部材５０を取り外す。次に、基板１０の裏面１０ｂにダイシングテープ（図示省略）を貼り付けた上で、基板１０をダイシングすることにより、半導体チップの個片に分離する。なお、ＣＯ２レーザやＹＡＧレーザを照射して基板１０を切断してもよい。
以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。
【００５７】
（積層構造）
以上のように形成した半導体チップ２を積層して、三次元実装された半導体装置を形成する。図８は、本実施形態に係る半導体チップを積層した状態の側面断面図である。各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。
【００５８】
（再配置配線）
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図９（ａ）および（ｂ）は、半導体チップの再配線の説明図である。図９（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
【００５９】
図９（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により1個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。
【００６０】
図１０は、図９（ｂ）のＡ−Ａ線における側面断面図である。上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、ソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。
【００６１】
（回路基板）
図１１は、回路基板の斜視図である。図１１では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
【００６２】
［第２の実施の形態］
第１の実施の形態においては、絶縁膜２２のエッチング工程を凹部Ｈ０に電極３４を形成する前に行っていた。これに対して、本実施の形態においては、絶縁膜２２のエッチングを凹部Ｈ０に電極３４を形成した後に行う点において相違する。以下、本実施の形態を図面を参照して詳細に説明する。なお、上述した第１の実施の形態と同様の工程は、本実施の形態においては省略する。
【００６３】
まず、第１の実施の形態における図２（ａ）〜（ｃ）および図３（ａ）までの工程は、本実施の形態においても同様の工程が行われ、これらの工程によって基板１０に絶縁膜２２を形成する。続けて、図１２（ａ）に示すように、露出させた電極パッド１６の表面と、絶縁膜２２の全面に下地層２４を形成する。このように、本実施の形態においては、下地膜２４を形成する前に絶縁膜２２をエッチングしていた第１の実施の形態とは相違する。なお、この下地膜２４の形成については、第１の実施の形態において説明した方法と同様の方法により形成する。
【００６４】
次に、図１２（ｂ）に示すように、電極３４を形成する。下地層２４が形成された全面にレジストを塗布し、円形または矩形等の所定の形状にレジスト３２をパターニングする。そして、メッキ処理により電極３４を形成する。具体的な手段は、第１の実施の形態において説明した方法と同様の方法により形成する。
続けて、図１３（ａ）に示すように、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成についても、第１の実施の形態において説明した方法と同様の方法により形成する。次に、図１３（ｂ）に示すように、上記ハンダ層４０をマスクとして絶縁膜２２および下地層２４を同時にエッチングする。この絶縁膜２２のエッチングについても、第１の実施の形態において説明した方法と同様の方法により形成する。その後の工程についても、第１の実施の形態における図６（ａ）、（ｂ）および図７に示す工程と同様の工程により行われる。このような過程を経て半導体チップ２が形成される。
【００６５】
このように、本実施の形態においては、絶縁膜２２をエッチングする場合に、ハンダ層４０をマスクとして絶縁膜２２をエッチングすることが可能となる。ハンダ層４０は、上述したように、半導体チップ２上にさらに半導体チップ２を積層する場合に、両半導体チップ２の電極３４を電気的に接続する手段として用いられる。そのため、半導体装置１の製造工程の一過程を利用して、絶縁膜２２をエッチングすることが可能となり、フォトリソグラフィー法によるレジストのパターニング工程を省略することができる。その結果、製造時間の短縮化を図ることが可能となる。また、電極３４は、ハンダ層４０によって被覆されているので、エッチング液が直接的に電極３４に接触することを回避する。その結果、電極３４がエッチングにより除去されることを防止することが可能となる。
【００６６】
（電子機器）
次に、上述した半導体装置を備えた電子機器の例について、図１２を用いて説明する。図１２は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
【００６７】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００６８】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記第１の実施の形態においては、絶縁膜２２をエッチングする場合に、フォトリソグラフィー法により所定パターンからなるレジスト２６を形成し、このレジスト２６をマスクとしてエッチングを行っていた。これに対して、レジスト２６をマスクとして利用してエッチングすることなく、直接的に絶縁膜２２をエッチングすることも可能である。すなわち、基板１０に形成されている絶縁膜２２のエッチング速度を凹部Ｈ０の内部に形成されている絶縁膜２２のエッチング速度よりも速い条件のもとで異方性エッチングを行うことにより、マスクを必要とすることなく絶縁膜２２のエッチングを行うことも可能である。なお、エッチングとしては、ウエットエッチング、ドライエッチング等の各種方法により行うことが可能である。これによれば、凹部Ｈ０の内部の絶縁膜２２を残して基板１０に形成される絶縁膜２２をエッチングすることが可能となる。また、フォトリソグラフィー工程を省略することがるため、製造時間の短縮化および製造工程の簡略化を図ることが可能となる。
【００６９】
また、上記第１および第２の実施の形態では、基板１０の凹部Ｈ０の周縁部に形成された絶縁膜２２を全て除去していたが、この絶縁膜２２を全て除去せずに、電極３４の外周部に形成された絶縁膜２２の厚さよりも薄くすることも好ましい。これによれば、基板１０に形成された絶縁膜２２の内部応力および熱膨張係数を小さくすることができ、チップ化時の基板１０の反りを抑制することが可能となる。
【図面の簡単な説明】
【００７０】
【図１】第１の実施の形態に係る半導体チップの電極部分の側面断面図である。
【図２】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図３】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図４】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図５】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図６】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図７】第１の実施の形態に係る半導体チップの製造方法の説明図である。
【図８】第１の実施の形態に係る半導体装置の積層状態の説明図である。
【図９】再配線の説明図である。
【図１０】再配線の説明図である。
【図１１】回路基板の説明図である。
【図１２】第２の実施の形態に係る半導体チップの製造方法の説明図である。
【図１３】第２の実施の形態に係る半導体チップの製造方法の説明図である。
【図１４】電子機器の一例である携帯電話の斜視図である。
【符号の説明】
【００７１】
２…半導体チップ、  １０…基板、  ２２…絶縁膜（絶縁層）、  ２４…下地膜、  
２６、３２…レジスト（マスク材）３４…電極、  ４０…ハンダ層（接合材）    
【図１】
2005310816.tif 000003
【図２】
2005310816.tif 000004
【図３】
2005310816.tif 000005
【図４】
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【図５】
2005310816.tif 000007
【図６】
2005310816.tif 000008
【図７】
2005310816.tif 000009
【図８】
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【図９】
2005310816.tif 000011
【図１０】
2005310816.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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