(57)【要約】【課題】ゲート絶縁膜の膜厚のウェハ面内におけるバラツキを低減し得る半導体装置の製造方法を提供する。【解決手段】シリコン基板１２の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜２２を形成する工程と；シリコン基板の第１の面側の少なくとも第１の領域４の導電膜を除去する工程と；シリコン基板の第１の面側の第１の領域にゲート絶縁膜２８を形成する工程とを有する半導体装置の製造方法であって、導電膜を形成する工程の後、ゲート絶縁膜を形成する工程の前に、シリコン基板の第２の面側の導電膜を除去する工程を更に有し、ゲート絶縁膜を形成する工程では、シリコン基板の第２の面側にシリコン基板が露出している状態で、ゲート絶縁膜を形成する。【選択図】  図６
2005260131.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、
前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン基板が露出している状態で、前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、
前記シリコン基板の前記第２の面側に、シリコン酸化膜が形成されており、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、
前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン酸化膜が露出している状態で、前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記シリコン基板の前記第２の面側の前記導電膜を除去する工程では、前記シリコン基板の前記第１の面側に気体を吹き付けながら、前記シリコン基板の前記第２の面側にエッチング液を供給することにより、前記導電膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の面側の少なくとも前記第１の領域の前記導電膜を除去する工程では、前記シリコン基板の前記第１の面側の第２の領域の前記導電膜をパターニングする
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第１の面側及び前記第２の面側を覆うように、シリコン窒化膜を含む絶縁膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも前記第１の領域の前記絶縁膜をエッチング除去する工程とを更に有し、
前記絶縁膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記絶縁膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の後、前記シリコン基板の少なくとも前記第１の面側に、他の導電膜を形成する工程と；前記導電膜、前記絶縁膜及び前記他の導電膜をパターニングし、前記他の導電膜より成るゲート電極を前記第１の領域に形成するとともに、前記導電膜より成るフローティングゲートと、前記他の導電膜より成るコントロールゲートとを前記第２の領域に形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１又は２記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前に、前記シリコン基板の前記第１の面側の第２の領域に溝を形成する工程を更に有し、
前記第１の面側の少なくとも前記導電膜を除去する工程では、前記溝内を除く部分の前記導電膜を研磨除去する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記溝を形成する工程の後、前記導電膜を形成する工程の前に、前記溝内にキャパシタを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、熱酸化法により前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にゲート絶縁膜の膜厚のウェハ面内におけるバラツキを低減し得る半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル化、ブロードバンド化、マルチディア化、ネットワーク化が、加速度的に進展している。このような市場環境の変化に伴って、半導体装置の高速化、高集積化、高機能化等が、一層求められている。
【０００３】
近時では、高速化、高集積化等を実現すべく、ロジック回路（高速論理回路）のトランジスタのゲート絶縁膜の薄膜化が進められている。設計ルールが０．１３μｍのロジック回路では、ゲート絶縁膜の膜厚は１．７５ｎｍ程度まで薄膜化されている。
【０００４】
一方、高機能化を実現し得る技術として、同一基板上に複数の機能を搭載した半導体装置が大きく注目されている。このような技術は、ＳｏＣ（System on Chip）と称されている。例えば、フラッシュメモリとロジック回路とを同一基板上に搭載した半導体装置や、ＤＲＡＭとロジック回路とを同一基板上に搭載した半導体装置等が提案されている。
【特許文献１】特開平１０−１８９５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、フラッシュメモリとロジック回路とを同一基板上に混載した半導体装置や、ＤＲＡＭとにロジック回路とを同一基板上に混載した半導体装置では、ロジック回路のトランジスタのゲート絶縁膜の膜厚に大きなばらつきが生じていた。即ち、半導体ウェハの表面にゲート絶縁膜を形成する際に、ゲート絶縁膜の膜厚がウェハ面内で大きくばらついていた。このため、安定した電気的特性を有する半導体装置を提供することが困難であった。
【０００６】
本発明の目的は、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキを低減し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン基板が露出している状態で、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法により達成される。
【０００８】
また、上記目的は、シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、前記シリコン基板の前記第２の面側に、シリコン酸化膜が形成されており、前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン酸化膜が露出している状態で、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法により達成される。
【発明の効果】
【０００９】
以上の通り、本発明によれば、シリコン基板の裏面側にシリコン基板又はシリコン酸化膜が露出している状態で、シリコン基板の表面側にゲート絶縁膜を形成するため、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキを小さくすることができる。従って、本発明によれば、安定した品質の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
［本発明の原理］
本願発明者は、シリコンウェハの裏面側に露出している部材と、シリコンウェハの表面側に形成されるゲート絶縁膜の膜厚との関係について検討した。図１は、シリコンウェハの裏面側に露出している部材とシリコンウェハの表面側に形成されるゲート絶縁膜の膜厚との関係を示すグラフである。図１の横軸は、シリコンウェハの裏面側に露出している部材を示している。ＳｉＯは、シリコンウェハの裏面側にシリコン酸化膜が露出している状態でゲート絶縁膜を形成した場合を示している。Ｓｉは、シリコンウェハの裏面側にシリコンウェハ自体が露出している状態でゲート絶縁膜を形成した場合を示している。ＳｉＮは、シリコンウェハの裏面側にシリコン窒化膜が露出している状態でゲート絶縁膜を形成した場合を示している。Ｐｏｌｙは、シリコンウェハの裏面側にポリシリコン膜が露出している状態でゲート絶縁膜を形成した場合を示している。ＤＡＳＩは、シリコンウェハの裏面側に、不純物がドープされたアモルファスシリコン膜（ドープトアモルファスシリコン膜）が露出している状態で、ゲート絶縁膜を形成した場合を示している。いずれの場合も、ゲート絶縁膜は熱酸化法により形成した。また、シリコンウェハの裏面側のシリコン窒化膜、ポリシリコン膜及びアモルファスシリコン膜は、ＣＶＤ法により形成した。ゲート絶縁膜を形成する際には、複数のシリコンウェハが互いに隣接するように配置された状態、より具体的には、シリコンウェハの表面側に他のシリコンウェハの裏面側が対向するように配置した状態で、ゲート絶縁膜を形成した。図１における左側の縦軸は、シリコンウェハの表面側に形成されるゲート絶縁膜の膜厚の平均値を示している。図１における右側の縦軸は、シリコンウェハの表面側に形成されるゲート絶縁膜の面内バラツキ（３σ）を示している。
【００１１】
図１から分かるように、シリコンウェハの裏面側に、シリコン窒化膜、ポリシリコン膜又はアモルファスシリコン膜が露出している状態でゲート絶縁膜を形成した場合には、シリコンウェハの表面側に形成されるゲート絶縁膜のウェハ面内におけるバラツキは比較的大きい。メモリセル等とロジック回路とが同一基板上に混載された半導体装置を製造する際には、ロジック回路のトランジスタのゲート絶縁膜を形成する際に、ポリシリコン膜、アモルファスシリコン膜、シリコン窒化膜等が露出している状態で、ゲート絶縁膜を形成する。このため、メモリセル等とロジック回路とが混載された半導体装置を製造する場合に、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキが大きくなるものと考えられる。
【００１２】
これに対し、シリコンウェハの裏面側に、シリコン酸化膜又はシリコンウェハ自体が露出している状態でゲート絶縁膜を形成した場合には、ゲート絶縁膜の面内バラツキは極めて小さい。メモリセル等とロジック回路とが同一基板上に混載されていない半導体装置を製造する場合において、ロジック回路のトランジスタのゲート絶縁膜の膜厚のウェハ面内におけるバラツキが小さいのは、シリコンウェハの裏面にシリコン酸化膜又はシリコンウェハ自体が露出してるためと考えられる。
【００１３】
シリコンウェハの裏面側にアモルファスシリコン膜、ポリシリコン膜又はシリコン窒化膜等が露出している場合において、ゲート絶縁膜の膜厚がウェハ面内において大きくばらつくのは、以下のような理由によるものと考えられる。即ち、シリコンウェハの裏面側に存在するアモルファスシリコン膜等は、ＣＶＤ法により形成されたものであるため、アモルファスシリコン膜等の表面は他の元素が結合しやすい状態となっている。このため、ゲート絶縁膜を形成する際に、アモルファスシリコン膜等に原料元素が結合してしまい、シリコンウェハの表面側に供給される原料元素の供給が不均一になっているためと考えられる。このとき、ゲート絶縁膜の成長速度は、供給律速領域になっていると考えられる。ここで、原料ガスの供給量を増加させれば、ゲート絶縁膜の成長速度が酸化時間に比例し（反応律速）、ウェハ面内におけるゲート絶縁膜の膜厚のバラツキを低減し得るとも考えられる。しかし、原料ガスの供給量を増加させた場合には、酸化時間をより短く設定しなければならず、膜厚制御がより困難となってしまう。
【００１４】
本願発明者らは、鋭意検討した結果、ゲート絶縁膜を形成する前にシリコンウェハの裏面側にシリコン酸化膜又はシリコンウェハ自体を露出させ、シリコンウェハの裏面側にシリコン酸化膜又はシリコンウェハ自体が露出している状態でゲート絶縁膜を形成すれば、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキを低減し得ることに想到した。
【００１５】
［第１実施形態］
（熱酸化装置）
本発明の第１実施形態による半導体装置の製造方法を説明するに先立って、ゲート絶縁膜を形成する際に用いられる熱酸化装置の構造について説明する。図２は、熱酸化装置を示す概略図である。なお、ここでは、成膜室及びヒータが縦に配置された縦型熱酸化装置（縦型酸化炉）を例に説明するが、ゲート絶縁膜を形成する際に用いる熱酸化装置は、縦型熱酸化装置に限定されるものではない。例えば、ゲート絶縁膜を形成する際に、成膜室及びヒータが横に配置された横型熱酸化装置（横型酸化炉）を用いるようにしてもよい。
【００１６】
図２に示すように、成膜室（反応管）１１０内には、ボート１１２が導入されている。ボート１１２は、半導体ウェハ（半導体基板）１１４を成膜室１１０内に導入するためのものである。ボート１１２には、複数の半導体ウェハ１１４が載置される。ボート１１２に載置された複数の半導体ウェハ１１４は、所定のピッチで互いに隣接する。半導体ウェハ１１４の表面側は、他の半導体ウェハ１１４の裏面側に対向する。成膜室には、酸素等のガスを成膜室内に導入するためのガス管１１６が接続されている。成膜室の周囲には、成膜室を加熱するためのヒータ１１８が設けられている。
【００１７】
半導体ウェハ１１４の表面にゲート絶縁膜を形成する際には、酸素等のガスがガス管１１６を介して成膜室１１０内に導入される。図２中の矢印は、ガスの流れを示している。成膜室１１０及びボート１１２は、ボート１１２内に空気が滞留しないように、かつ、ボート１１２内に導入されるガスが不均一にならないように構成されている。
【００１８】
こうして、本実施形態で用いられる熱酸化装置が構成されている。
【００１９】
なお、ここでは、複数枚の半導体ウェハを一括して処理し得るバッチ式の熱酸化装置を用いる場合を例に説明するが、半導体ウェハを一枚ずつ処理する枚葉式の熱酸化装置を用いてもよい。半導体ウェハを１枚ずつ処理する場合にも、半導体ウェハの裏面側に露出している部材が、半導体ウェハの表面側に形成されるゲート絶縁膜の膜厚のバラツキに影響を及ぼすためである。
【００２０】
但し、半導体ウェハの表面側に他の半導体ウェハの裏面側が隣接している状態でゲート絶縁膜を形成する場合の方が、半導体ウェハを１枚ずつ処理する場合と比較して、ゲート絶縁膜の膜厚のバラツキが大きくなりやすい。従って、本発明は、複数枚の半導体ウェハに対してゲート絶縁膜を一括して形成する場合に、より好適である。
【００２１】
（半導体装置の製造方法）
次に、本発明の第１実施形態による半導体装置の製造方法を図３乃至図９を用いて説明する。図３乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２２】
なお、ここでは、メモリセル部とロジック部とが混載された半導体装置を製造する場合を例に説明するが、本発明の原理は、かかる半導体装置を製造する場合に限定されるものではなく、他のあらゆる半導体装置を製造する際に適用することが可能である。
【００２３】
まず、図３（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、シリコン基板１２の表面側（第１の面側）にシリコン層（図示せず）がエピタキシャル成長された半導体基板１０を用いる。かかる半導体基板１０は、エピタキシャルウェハと称される。エピタキシャルウェハ１０の裏面側（第２の面側）には、一般的にシリコン酸化膜１４が形成されている。
【００２４】
図３、図４（ａ）、図５（ａ）、図６、図７（ａ）、図８及び図９において、紙面左側はメモリセル部２を示しており、紙面右側はロジック部４を示している。メモリセル部２にはフローティングゲートとコントロールゲートとを有するフラッシュメモリのメモリセルが形成され、ロジック部４には高速論理回路用のトランジスタが形成される。
【００２５】
なお、ここでは、シリコン基板１２上にシリコン層（図示せず）がエピタキシャル成長されたエピタキシャルウェハ１０を例に説明するが、シリコン基板１２上にシリコン層が形成されていない一般的なシリコンウェハを用いてもよい。表面側にシリコン層がエピタキシャル成長されていないシリコンウェハの場合には、裏面側にシリコン酸化膜が形成されていないのが一般的である。
【００２６】
次に、例えば、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により、素子分離領域１６を形成する。素子分離領域１６により、素子領域１８が画定される。素子分離領域１６を形成する際には、シリコン基板１２の表面側のみならず、シリコン基板１２の裏面側にもシリコン酸化膜が形成される。従って、裏面側にシリコン酸化膜１４が形成されていないシリコン基板１２を用いた場合であっても、素子分離領域を形成する際に、シリコン基板１２の裏面側にシリコン酸化膜１４が形成されることとなる。
【００２７】
次に、半導体基板１０に、ウェル（図示せず）、チャネルストップ層（図示せず）、及び閾値電圧制御層（図示せず）等を適宜形成する。
【００２８】
次に、図３（ｂ）に示すように、全面に、例えば熱酸化法により、シリコン酸化膜より成るトンネル絶縁膜２０を形成する。半導体基板１０の裏面側にはシリコン酸化膜１４が存在しているため、半導体基板１０の裏面側は殆ど酸化されない。従って、トンネル絶縁膜２０は、主として、半導体基板１０の表面側に形成される。
【００２９】
次に、図３（ｃ）に示すように、全面に、不純物がドープされたアモルファスシリコン膜２２を形成する。アモルファスシリコン膜２２を形成する際には、例えばＣＶＤ法を用いる。より具体的には、例えば低圧ＣＶＤ（ＬＰ−ＣＶＤ、Low Pressure Chemical Vapor Deposition）法を用いる。ドーパント不純物としては、例えばＰ（燐）を用いる。アモルファスシリコン膜２２の膜厚は、例えば８０〜１２０ｎｍ程度とする。ＣＶＤ法によりアモルファスシリコン膜２２を形成するため、アモルファスシリコン膜２２は、半導体基板１０の表面側及び裏面側を覆うように形成される。アモルファスシリコン膜２２は、フラッシュメモリのフローティングゲートとなるものである。
【００３０】
なお、ここでは、不純物がドープされたアモルファスシリコン膜２２を形成する場合を例に説明したが、不純物がドープされていないアモルファスシリコン膜を形成した後に、アモルファスシリコン膜に不純物をドープしてもよい。
【００３１】
また、ここでは、アモルファスシリコン膜２２を形成する場合を例に説明したが、アモルファスシリコン膜２２に限定されるものではなく、他のあらゆる導電膜を適宜形成してもよい。例えば、アモルファスシリコン膜２２の代わりに、ポリシリコン膜を形成してもよい。ポリシリコン膜としては、不純物がドープされたポリシリコン膜（ドープトポリシリコン膜）を形成してもよいし、不純物がドープされていないポリシリコン膜を形成した後に、ポリシリコン膜に不純物をドープしてもよい。
【００３２】
本願の特許請求の範囲及び明細書において、導電膜とは、成膜時に導電性を有している膜に限定されるものではなく、成膜時に導電性を有していないが後に導電性を有することとなる膜をも含むものとする。
【００３３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。
【００３５】
次に、図４に示すように、フォトレジスト膜をマスクとして、ドライエッチングにより、メモリセル部２のアモルファスシリコン膜２２をパターニングするとともに、ロジック部４のアモルファスシリコン膜２２を除去する。図４（ｂ）は、図４（ａ）のＡ−Ａ′線断面図である。アモルファスシリコン膜２２をドライエッチングする際には、例えば高周波プラズマエッチング法を用いる。アモルファスシリコン膜２２をドライエッチングする際には、トンネル絶縁膜２０がエッチングストッパとして機能する。アモルファスシリコン膜２２をパターニングする際にドライエッチングを用いるため、半導体基板１０の裏面側に存在するアモルファスシリコン膜２２は、エッチングされることなく半導体基板１０の裏面側に残存する。この後、フォトレジスト膜を剥離する。
【００３６】
次に、図５に示すように、全面に、第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを順次積層して成る絶縁膜２６を形成する。図５（ｂ）は、図５（ａ）のＡ−Ａ′線断面図である。第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを順次積層して成る絶縁膜２６は、ＯＮＯ膜と称される。第１のシリコン酸化膜の膜厚は、例えば５〜１０ｎｍとする。シリコン窒化膜の膜厚は、例えば５〜１０ｎｍとする。第２のシリコン酸化膜の膜厚は、例えば３〜１０ｎｍとする。第１のシリコン酸化膜を形成する際には、例えばＣＶＤ法、より具体的には低圧ＣＶＤ法を用いる。シリコン窒化膜を形成する際には、例えばＣＶＤ法、より具体的には低圧ＣＶＤ法を用いる。第２のシリコン酸化膜を形成する際には、例えば熱酸化法を用いる。絶縁膜２６を形成する際に熱酸化法やＣＶＤ法を用いるため、絶縁膜２６は、半導体基板１０の表面側と裏面側とを覆うように形成される。なお、絶縁膜２６としてＯＮＯ膜を形成するのは、リーク電流特性の優れたフラッシュメモリを形成するためである。
【００３７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、フォトレジスト膜にロジック部４を露出する開口部（図示せず）が形成される。
【００３９】
次に、フォトレジスト膜をマスクとして、ロジック部４の絶縁膜２６をドライエッチングにより除去する（図６（ａ）参照）。ロジック部４の絶縁膜２６をエッチング除去する際には、例えば高周波プラズマエッチング法を用いる。ロジック部４の絶縁膜２６をエッチング除去する際には、少なくとも第２のシリコン酸化膜及びシリコン窒化膜をエッチング除去する。ロジック部４の絶縁膜２６をエッチングする際には、メモリセル部２に形成されている絶縁膜２６にダメージが加わるのを防止しつつ、ロジック部４の素子領域１８にダメージが加わるのを防止することが重要である。高周波プラズマ法によりロジック部４の絶縁膜２６をエッチング除去する場合、第１のシリコン酸化膜又はトンネル絶縁膜２０をエッチングストッパとしてエッチングをストップさせれば、ロジック部４の素子領域１８にダメージが加わるのを防止することが可能である。ロジック部４の絶縁膜２６をエッチング除去する際にドライエッチングを用いため、半導体基板１０の裏面側の絶縁膜２６は除去されることなく、半導体基板１０の裏面側に残存する。この後、フォトレジスト膜を剥離する。
【００４０】
なお、ここでは、ロジック部４の絶縁膜２６をエッチングする際にドライエッチングを用いる場合を例に説明したが、ロジック部４の絶縁膜２６をエッチングする際にウエットエッチングを用いてもよい。この場合には、半導体基板１０の表面側のロジック部４の絶縁膜２６のみならず、半導体基板１０の裏面側の絶縁膜２６もエッチング除去される。半導体基板１０の裏面側の絶縁膜２６がエッチング除去されると、半導体基板１０の裏面側にはアモルファスシリコン膜２２が露出することとなる。
【００４１】
次に、半導体基板１０の裏面側の絶縁膜２６をエッチング除去する。半導体基板１０の裏面側の絶縁膜２６をエッチング除去する際には、裏面エッチング装置を用いる。裏面エッチング装置とは、半導体基板１０の裏面側を選択的にエッチングし得るエッチング装置である。半導体基板１０の表面側が下側、半導体基板１０の裏面側が上側になるように半導体基板１０を支持し、半導体基板１０の下側（表面側）に高圧でガスを吹き付けながら、半導体基板１０の上側（裏面側）にエッチング液を供給することにより、半導体基板１０の裏面側のみを選択的にエッチングすることができる。エッチング液としては、例えばＨＦ水溶液を用いる。
【００４２】
次に、半導体基板１０の裏面側のアモルファスシリコン膜２２をエッチング除去する（図６（ｂ）参照）。半導体基板１０の裏面側のアモルファスシリコン膜２２を除去する際にも、裏面エッチング装置を用いる。エッチング液としては、例えば沸硝酸を用いる。
【００４３】
なお、ここでは、アモルファスシリコン膜２２と絶縁膜２６とを形成した後に、半導体基板１０の裏面側の絶縁膜２６及びアモルファスシリコン膜２２とをエッチング除去する場合を例に説明したが、アモルファスシリコン膜２２を形成した後、絶縁膜２６を形成する前に、半導体基板１０の裏面側のアモルファスシリコン膜２２をエッチング除去し、絶縁膜２６を形成した後に、半導体基板１０の裏面側の絶縁膜２６をエッチング除去するようにしてもよい。
【００４４】
なお、ロジック部４の絶縁膜２６をウエットエッチングにより除去する場合には、上述したように、ロジック部４の絶縁膜２６をエッチング除去する際に、半導体基板１０の裏面側の絶縁膜２６もエッチング除去される。従って、ロジック部４の絶縁膜２６をウエットエッチングにより除去する場合には、アモルファスシリコン膜２２についてのみ裏面エッチングを行えばよい。
【００４５】
こうして、半導体基板１０の裏面側のシリコン酸化膜１４が露出することとなる。
【００４６】
なお、半導体基板１０の裏面側に予めシリコン酸化膜１４が形成されていない場合には、半導体基板１０の裏面側にはシリコン基板１０自体が露出することとなる。
【００４７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、フォトレジスト膜に、ロジック部４を露出する開口部（図示せず）が形成される。
【００４９】
次に、フォトレジスト膜をマスクとして、ロジック部４のトンネル絶縁膜２０をウエットエッチングにより除去する。トンネル絶縁膜２０をエッチング除去する際には、例えばＨＦ水溶液を用いる。この後、フォトレジスト膜を剥離する。
【００５０】
次に、図６（ｃ）に示すように、熱酸化法により、半導体基板１０の表面側の素子領域１８上にゲート絶縁膜２８を形成する。ゲート絶縁膜２８の膜厚は、例えば１．７５ｎｍ程度とする。なお、ゲート絶縁膜２８は、窒素を含有するシリコン酸化膜、即ち、シリコン窒化酸化膜であってもよい。本実施形態によれば、半導体基板１０の裏面側にシリコン酸化膜１４が露出している状態でゲート絶縁膜２８を形成するため、ゲート絶縁膜２８の膜厚のウェハ面内におけるバラツキを小さくすることができる。
【００５１】
なお、ここでは、半導体基板１０の裏面側にシリコン酸化膜１４が露出している状態でゲート絶縁膜２８を形成する場合を例に説明したが、半導体基板１０の裏面側にシリコン基板１２自体が露出している状態でゲート絶縁膜２８を形成してもよい。この場合にも、ゲート絶縁膜２８の膜厚のウェハ面内におけるバラツキを小さくすることができる。従って、本実施形態によれば、安定した膜厚のゲート絶縁膜２８を形成することができる。
【００５２】
次に、図７に示すように、全面に、例えばＣＶＤ法により、ポリシリコン膜３０を形成する。図７（ｂ）は、図７（ａ）のＡ−Ａ′線断面図である。ポリシリコン膜３０の膜厚は、例えば２５０ｎｍ程度とする。ポリシリコン膜３０を形成する際にＣＶＤ法を用いるため、ポリシリコン膜３０は半導体基板１０の表面側及び裏面側を覆うように形成される。
【００５３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００５４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。
【００５５】
次に、フォトレジスト膜をマスクとして、ポリシリコン膜３０、絶縁膜２６及びアモルファスシリコン膜２２をエッチングする。こうして、ポリシリコン膜より成るコントロールゲート３２と、アモルファスシリコン膜２２より成るフローティングゲート２４とが形成される。コントロールゲート３２と、絶縁膜２６と、フローティングゲート２４とにより、フラッシュメモリのメモリセルの積層ゲート３４が構成される（図８（ａ）参照）。この後、フォトレジスト膜を剥離する。
【００５６】
次に、例えば熱酸化法により、フローティングゲート２４の側壁部分とコントロールゲート３２の側壁部分とに、シリコン酸化膜より成る保護膜（図示せず）を形成する。保護膜を形成する際の温度は、８００〜９００℃程度とする。保護膜の膜厚は、５〜１０ｎｍ程度とする。
【００５７】
次に、例えばイオン注入法により、積層ゲート３４をマスクとして、積層ゲート３４の両側の半導体基板１０内に、ドーパント不純物を導入する。ドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入を行う際の条件は、加速電圧を例えば３０〜５０ｋｅＶ、ドーズ量を例えば１×１０１５〜６×１０１５ｃｍ−２とする。こうして、積層ゲート３４の両側の半導体基板１０内に、ソース／ドレイン拡散層３６が形成される。
【００５８】
次に、全面に、シリコン窒化膜を形成する。シリコン窒化膜を形成する際には、例えばＣＶＤ法、より具体的には低圧ＣＶＤ法を用いる。ＣＶＤ法によりシリコン窒化膜３８を形成するため、半導体基板１０の表面側及び裏面側を覆うようにシリコン窒化膜３８が形成される。
【００５９】
次に、シリコン窒化膜３８を異方性エッチングする。これにより、積層ゲート３４の側壁部分に、シリコン窒化膜より成るサイドウォール絶縁膜４０が形成される。シリコン窒化膜３８をエッチングする際にドライエッチングを用いるため、半導体基板１０の裏面側に形成されたシリコン窒化膜３８はエッチングされることなく、半導体基板１０の裏面側に残存する。
【００６０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。
【００６２】
次に、フォトレジスト膜をマスクとして、ロジック部４のポリシリコン膜３０を異方性エッチングする。これにより、ロジック部４に、ポリシリコン膜３０より成るゲート電極４２が形成される（図８（ｂ）参照）。この後、フォトレジスト膜を剥離する。
【００６３】
次に、例えばイオン注入法により、ゲート電極４２をマスクとして、ゲート電極４２の両側の半導体基板１０内にドーパント不純物を導入する。
【００６４】
ＮＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えば砒素（Ａｓ＋）又は燐（Ｐ＋）を用いる。ドーパント不純物として砒素を用いる場合のイオン注入条件は、加速電圧を例えば２〜５ｋｅＶ、ドーズ量を例えば９×１０１４〜２×１０１５ｃｍ−２とする。
【００６５】
ＰＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えばボロン（Ｂ＋）又はフッ化ボロン（ＢＦ２＋）を用いる。ドーパント不純物としてボロンを用いる場合のイオン注入条件は、加速電圧を例えば０．３〜１ｋｅＶ、ドーズ量を例えば１×１０１４〜２×１０１５ｃｍ−２とする。
【００６６】
こうして、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域（エクステンション領域）４４が形成される。
【００６７】
なお、ロールオフ、即ち、ゲート閾値電圧の負側へのシフトを抑制するために、ポケット層（図示せず）を形成してもよい。
【００６８】
ＮＭＯＳトランジスタのポケット層を形成する場合には、ドーパント不純物として、例えばボロン又はフッ化ボロンを用いる。ドーパント不純物としてフッ化ボロンを用いる場合のイオン注入条件は、加速電圧を例えば２０〜５０ｋｅＶ、ドーズ量を例えば１×１０１３〜１×１０１４ｃｍ−２とする。
【００６９】
ＰＭＯＳトランジスタのポケット層を形成する場合には、ドーパント不純物として、例えば砒素又は燐を用いる。ドーパント不純物として砒素を用いる場合のイオン注入条件は、加速電圧を例えば５０〜１００ｋｅＶ、ドーズ量を例えば１×１０１４〜２×１０１５ｃｍ−２とする。
【００７０】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜４５を形成する。原料ガスとしては、例えばＴＥＯＳを用いる。シリコン酸化膜の膜厚は、例えば８０〜１５０ｎｍ程度とする。ＣＶＤ法によりシリコン酸化膜４５を形成するため、半導体基板１０の表面側及び裏面側を覆うようにシリコン酸化膜４５が形成される。
【００７１】
次に、半導体基板１０の表面側のシリコン酸化膜４５を、異方性エッチングする。これにより、ゲート電極４２の側壁部分にシリコン酸化膜４５より成るサイドウォール絶縁膜４６が形成される。また、サイドウォール絶縁膜４０が形成された積層ゲート３４の側壁部分にも、シリコン酸化膜より成るサイドウォール絶縁膜４６が形成される。ドライエッチングにより半導体基板１０の表面側のシリコン酸化膜４５をエッチングするため、半導体基板１０の裏面側のシリコン酸化膜４５は除去されることなく、半導体基板１０の裏面側に残存する。
【００７２】
次に、例えばイオン注入法により、側壁部分にサイドウォール絶縁膜４６が形成されたゲート電極４２をマスクとして、ゲート電極４２の両側の半導体基板１０内にドーパント不純物を導入する。
【００７３】
ＮＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えば砒素又は燐を用いる。ドーパント不純物として燐を用いる場合のイオン注入条件は、加速電圧を例えば１０〜３０ｋｅＶ、ドーズ量を例えば１×１０１５〜８×１０１５ｃｍ−２とする。
【００７４】
ＰＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えばボロン又はフッ化ボロンを用いる。ドーパント不純物としてボロンを用いる場合のイオン注入条件は、加速電圧を例えば３〜１０ｋｅＶ、ドーズ量を例えば１×１０１５〜８×１０１５ｃｍ−２とする。
【００７５】
こうして、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８が形成される。浅い不純物拡散領域４４と深い不純物拡散領域４８とにより、エクステンション構造のソース／ドレイン拡散層５０が構成される。
【００７６】
次に、全面に、例えばスパッタ法により、コバルト膜を形成する。コバルト膜の膜厚は、例えば３０ｎｍ程度とする。
【００７７】
次に、熱処理を行うことにより、コバルト膜中のコバルトとシリコン基板１２中のシリコンとを反応させるとともに、コバルト膜中のコバルトとポリシリコン膜３２中のシリコンとを反応させる。熱処理温度は、例えば５００℃程度とする。熱処理時間は、例えば３０秒程度とする。
【００７８】
次に、未反応のコバルト膜を除去する。未反応のコバルト膜を除去する際には、例えばＳＣ−１液を用いる。ＳＣ−１液は、アンモニアと過酸化水素と水との混合液である。半導体基板１０をＳＣ−１液に浸漬する時間は、例えば３０秒程度とする。
【００７９】
こうして、サリサイドプロセスにより、露出しているシリコン基板１２の表面、コントロールゲート３２の表面及びゲート電極４２の表面に、それぞれコバルトシリサイド膜５２ａ〜５２ｄが形成される。ソース／ドレイン拡散層３６、５０上に形成されたコバルトシリサイド膜５２ｃ、５２ｄは、それぞれソース／ドレイン電極として機能する。
【００８０】
次に、全面に、例えば高密度プラズマＣＶＤ法により、層間絶縁膜５４を形成する。
【００８１】
次に、層間絶縁膜５４に、ソース／ドレイン電極５２ｃ、５２ｄに達するコンタクトホール５６を形成する。
【００８２】
次に、全面に、例えばＣＶＤ法により、タングステン膜を形成する。
【００８３】
次に、例えばＣＭＰ法により、層間絶縁膜の表面が露出するまでタングステン膜を研磨する。こうして、コンタクトホール５６内に、タングステン膜より成る導体プラグ５８が埋め込まれる。
【００８４】
この後、層間絶縁膜５４上に、導体プラグ５８に接続された配線（図示せず）を適宜形成する。
【００８５】
こうして、本実施形態による半導体装置が製造される。
【００８６】
本実施形態による半導体装置の製造方法は、半導体基板１０の裏面側（第２の面側）にシリコン酸化膜１４が露出している状態で、半導体基板１０の表面側（第１の面側）にゲート絶縁膜２８を形成することに主な特徴がある。
【００８７】
上述したように、半導体基板の裏面側にポリシリコン膜、アモルファスシリコン膜、又はシリコン窒化膜等が露出している状態で、半導体基板の表面側にゲート絶縁膜を形成した場合には、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキが大きくなってしまっていた。
【００８８】
これに対し、本実施形態によれば、半導体基板１０の裏面側にシリコン酸化膜１４が露出している状態で、半導体基板１０の表面側にゲート絶縁膜２８を形成するため、ゲート絶縁膜２８の膜厚のウェハ面内におけるバラツキを小さくすることができる。従って、本実施形態によれば、安定した品質の半導体装置を提供することができる。
【００８９】
なお、ここでは、半導体基板１０の裏面側にシリコン酸化膜１４が露出している状態でゲート絶縁膜２８を形成する場合を例に説明したが、半導体基板１０の裏面側にシリコン基板１２が露出している状態でゲート絶縁膜２８を形成してもよい。半導体基板１０の裏面側にシリコン基板１２が露出している状態でゲート絶縁膜２８を形成した場合にも、ゲート絶縁膜２８の膜厚のウェハ面内におけるバラツキを小さくすることが可能であるためである。
【００９０】
ところで、特許文献１には、複数設けられた膜厚均一化板の間に半導体ウェハをそれぞれ挿入した状態で、半導体ウェハ表面にゲート絶縁膜を形成することにより、ゲート絶縁膜の膜厚の均一化を図る技術が記載されている。
【００９１】
しかし、特許文献１に記載された技術では、一度に処理しうる半導体ウェハの枚数が少なくなってしまい、スループットの低下を招いてしまう。また、半導体ウェハの裏面側に露出している部材が、その半導体ウェハの表面側に形成されるゲート絶縁膜の膜厚のバラツキに影響を及ぼすことを、無視することはできない。
【００９２】
本実施形態による半導体装置は、スループットの低下を招くことなく、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキをより低減し得る点で、特許文献１に記載された発明に対して有利な効果を奏するものである。
【００９３】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図１０乃至図２０を用いて説明する。図１０乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図９に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９４】
なお、ここでは、メモリセル部とロジック部とが混載された半導体装置を例に説明するが、本発明の原理は、かかる半導体装置を製造する場合に限定されるものではなく、他のあらゆる半導体装置を製造する際に適用することが可能である。
【００９５】
まず、図１０に示すように、半導体基板１０を用意する。ここでは、例えば、ｐ型のシリコン基板１２の裏面側にシリコン酸化膜１４が予め形成された半導体基板１０を用いる。図１０乃至図２０において、紙面左側はメモリセル部２を示しており、紙面右側はロジック部４を示している。メモリセル部６にはＤＲＡＭのメモリセルが形成され、ロジック部８には高速論理回路用のトランジスタが形成される。
【００９６】
次に、全面に、例えば熱酸化法により、シリコン酸化膜を形成する。シリコン酸化膜の膜厚は、例えば８ｎｍ程度とする。熱酸化法によりシリコン酸化膜を形成するため、半導体基板１０の表面側及び裏面側を覆うようにシリコン酸化膜が形成される。
【００９７】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜を形成する。シリコン窒化膜の膜厚は、例えば２２０ｎｍ程度とする。ＣＶＤ法によりシリコン窒化膜を形成するため、半導体基板の表面側及び裏面側を覆うようにシリコン窒化膜が形成される。こうして、シリコン酸化膜とシリコン窒化膜とから成る積層膜６０が形成される。
【００９８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。
【０１００】
次に、フォトレジスト膜をマスクとして、積層膜６０をエッチングする。
【０１０１】
次に、フォトレジスト膜及び積層膜６０をマスクとして、半導体基板１０をエッチングする。半導体基板１０をエッチングする際には、例えばＲＩＥ法を用いる。こうして、半導体基板１０にトレンチ（溝）６２が形成される。トレンチ６２の深さは、例えば７μｍ程度とする。トレンチ６２は、キャパシタを埋め込むためのものである。この後、フォトレジスト膜を剥離する。
【０１０２】
次に、全面に、例えばＣＶＤ法により、ＡｓＳＧ（Arsenic Silicate Glass、砒素添加石英ガラス）膜６４を形成する。なお、ここでは、ＡｓＳＧ膜６４を形成する場合を例に説明したが、ＡｓＳＧ膜６４に限定されるものではなく、不純物を含む膜を適宜形成すればよい。
【０１０３】
次に、例えばＣＭＰ法により、積層膜６０の表面が露出するまでＡｓＳＧ膜を研磨する。
【０１０４】
次に、図１１に示すように、例えばウエットエッチングにより、ＡｓＳＧ膜６４をエッチングする。これにより、トレンチ内の所定の深さの部分にＡｓＳＧ膜が残存することとなる。ウエットエッチングによりＡｓＳＧ膜６４をエッチングするため、半導体基板１０の裏面側のＡｓＳＧ膜６４もエッチング除去される。
【０１０５】
次に、例えば熱拡散法により、ＡｓＳＧ膜に含まれている砒素（Ａｓ）を、トレンチ６２の内壁から半導体基板１０内に拡散させる。これにより、トレンチ６２の内壁部分に、不純物拡散層６６が形成される（図１１参照）。不純物拡散層６６は、メモリセルのキャパシタの対向電極として機能するものである。
【０１０６】
次に、例えばウエットエッチングにより、トレンチ内に形成されたＡｓＳＧ膜６４を除去する。
【０１０７】
次に、図１２に示すように、例えばＣＶＤ法により、シリコン窒化膜とシリコン酸化膜とを順次形成する。こうして、シリコン窒化膜とシリコン酸化膜とから成る積層膜６８が形成される。積層膜６８は、キャパシタ誘電体膜となるものである。ＣＶＤ法により積層膜６８を形成するため、半導体基板１０の表面側及び裏面側を覆うように積層膜６８が形成される。
【０１０８】
なお、ここでは、シリコン窒化膜とシリコン酸化膜とから成る積層膜６８によりキャパシタ誘電体膜を形成する場合を例に説明するが、キャパシタ誘電体膜はかかる材料に限定されるものではない。キャパシタ誘電体膜の材料として、他のあらゆる材料を適宜用いてもよい。
【０１０９】
次に、例えばＣＶＤ法により、不純物がドープされたアモルファスシリコン膜７０を形成する。アモルファスシリコン膜７０を形成する際には、トレンチ６２内がアモルファスシリコン膜７０により充填されるように形成する。ＣＶＤ法によりアモルファスシリコン膜７０を形成するため、半導体基板１０の表面側及び裏面側を覆うようにアモルファスシリコン膜７０が形成される。
【０１１０】
次に、図１３に示すように、例えばＣＭＰ法により、積層膜６０の表面が露出するまで、アモルファスシリコン膜７０を研磨する。こうして、トレンチ６２内にアモルファスシリコン膜７０が埋め込まれる。
【０１１１】
次に、図１４に示すように、積層膜６０をマスクとして、トレンチ６２内のアモルファスシリコン膜７０を所定の深さまでエッチングする。アモルファスシリコン膜７０をエッチングする際には、例えばダウンストリームエッチング法を用いる。
【０１１２】
ダウンストリームエッチング法とは、プラズマ生成部と分離した領域でエッチングを行う方法のことである。ダウンストリームエッチング法では、プラズマ生成部で生じたラジカルを下流（ダウンストリーム）に輸送することにより、短寿命の荷電粒子やラジカルを消滅させ、長寿命のラジカルのみにより半導体基板等をエッチングする。ラジカルのみを用いて半導体基板等をエッチングするため、半導体基板等に損傷を与えることなくエッチングを行うことが可能となる。このようなエッチング方法は、ケミカルドライエッチング（ＣＤＥ、Chemical Dry Etching）とも称される。
【０１１３】
なお、アモルファスシリコン膜７０をエッチングする前に、アモルファスシリコン膜７０を研磨するのは、以下のような理由によるものである。
【０１１４】
即ち、アモルファスシリコン膜７０を研磨することなく、アモルファスシリコン膜７０をエッチングした場合には、トレンチ６２内におけるアモルファスシリコン膜７０のエッチングの深さが面内でばらついてしまう。アモルファスシリコン膜７０に対するエッチングレートが、ウェハ面内においてばらつくためである。
【０１１５】
トレンチ６２内におけるアモルファスシリコン膜７０のエッチングの深さのバラツキを小さくするためには、エッチング時間を短くすることが重要である。本実施形態では、アモルファスシリコン膜７０をエッチングする前に、トレンチ６２内を除く部分のアモルファスシリコン膜７０を研磨除去するため、アモルファスシリコン膜７０に対するエッチング時間を短くすることができる。このため、本実施形態によれば、トレンチ６２内におけるアモルファスシリコン膜７０のエッチングの深さのバラツキを小さくすることができる。
【０１１６】
次に、全面に、シリコン酸化膜７２を形成する。シリコン酸化膜７２を形成する際には、例えばＣＶＤ法を用いる。より具体的には、例えばＴＥＯＳ−Ｏ３ＣＶＤ法を用いる。シリコン酸化膜７２の膜厚は、例えば３５ｎｍ程度とする。シリコン酸化膜７２をＣＶＤ法により形成するため、シリコン酸化膜７２は、半導体基板１０の表面側及び裏面側を覆うように形成される。
【０１１７】
次に、例えばＲＩＥ法により、シリコン酸化膜７２を異方性エッチングする。これにより、トレンチ６２の内壁にシリコン酸化膜７２より成る絶縁部が形成される（図１５参照）。絶縁部７２は、キャパシタの対向電極６６と蓄積電極７６（図１７参照）とが短絡するのを防止するためのものである。
【０１１８】
次に、全面に、例えばＣＶＤ法により、不純物が導入されたアモルファスシリコン膜７４を形成する。トレンチ６２内がアモルファスシリコン膜７４により確実に充填されるよう、アモルファスシリコン膜７４の膜厚は例えば数百ｎｍ程度とする。アモルファスシリコン膜７４をＣＶＤ法により形成するため、半導体基板１０の表面側及び裏面側を覆うようにアモルファスシリコン膜７４が形成される。
【０１１９】
次に、図１６に示すように、例えばＣＭＰ法により、積層膜６０の表面が露出するまでアモルファスシリコン膜７４を研磨する。
【０１２０】
次に、図１７に示すように、トレンチ６２内のアモルファスシリコン膜７４を所定の深さまでエッチングする。アモルファスシリコン膜７４をエッチングする際には、例えばダウンフローエッチング法を用いる。こうして、アモルファスシリコン膜７０とアモルファスシリコン膜７４とにより、キャパシタの蓄積電極７６が構成される。対向電極６６、キャパシタ誘電体膜６８及び蓄積電極７６により、メモリセルのキャパシタ７８が構成される。
【０１２１】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２２】
次に、フォトリソグラフィ技術によりフォトレジスト膜をパターニングする。
【０１２３】
次に、フォトレジスト膜をマスクとして、例えばＲＩＥ法により、半導体基板１０を異方性エッチングする。この際、アモルファスシリコン膜７４の一部をも異方性エッチングする。こうして、半導体基板１０にトレンチ（溝）８０ａ、８０ｂが形成される（図１８参照）。この後、フォトレジスト膜を剥離する。
【０１２４】
次に、全面に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜８２を形成する。シリコン酸化膜８２は、素子分離領域となるものである。高密度プラズマＣＶＤ法によりシリコン酸化膜８２を形成した場合には、半導体基板１０の裏面側にはシリコン酸化膜８２は形成されない。
【０１２５】
素子分離領域を形成するためのシリコン酸化膜８２を高密度プラズマＣＶＤ法により形成するのは、以下のような理由によるものである。
【０１２６】
即ち、例えばＴＥＯＳ−Ｏ３ＣＶＤ法によりシリコン酸化膜８２を形成した場合には、シリコン酸化膜８２中にボイドが生ずる場合があり、シリコン酸化膜８２中にボイドが生じた場合には、ポリシリコン膜等をパターニングしてゲート電極等を形成する際にボイド中にポリシリコン膜等が残存してしまい、短絡等の不具合を引き起こす虞がある。
【０１２７】
これに対し、高密度プラズマＣＶＤ法によりシリコン酸化膜８２を形成した場合は、ボイドのない良好なシリコン酸化膜８２を形成することができる。このため、本実施形態では、素子分離領域を形成するためのシリコン酸化膜８２を形成する際に、高密度プラズマＣＶＤ法を用いる。
【０１２８】
次に、例えばＣＭＰ法により、積層膜６０の表面が露出するまでシリコン酸化膜８２を研磨する。
【０１２９】
次に、積層膜６０をエッチング除去する。積層膜６０のうちのシリコン窒化膜をエッチング除去する際には、例えば加熱したリン酸を用いる。積層膜６０のうちのシリコン酸化膜をエッチング除去する際には、例えば沸酸水溶液を用いる。
【０１３０】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、シリコン酸化膜より成る素子分離領域８２が形成される。
【０１３１】
次に、半導体基板１０の裏面側のアモルファスシリコン膜７４をエッチング除去する。半導体基板１０の裏面側のアモルファスシリコン膜７４をエッチング除去する際には、例えば裏面エッチング装置を用いる。エッチング液としては、例えば沸硝酸を用いる。これにより、半導体基板１０の裏面側にシリコン酸化膜７２が露出した状態となる。
【０１３２】
次に、図１９に示すように、例えば熱酸化法により、ゲート絶縁膜８４を形成する。ゲート絶縁膜８４の膜厚は、例えば５ｎｍ程度とする。
【０１３３】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する
次に、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。
【０１３４】
次に、フォトレジスト膜をマスクとして、ロジック部８のゲート絶縁膜８４をエッチング除去する。この後、フォトレジスト膜を剥離する。
【０１３５】
次に、例えば熱酸化法により、シリコン酸化膜より成るゲート絶縁膜８６を形成する。ロジック部８に形成するゲート絶縁膜８６の膜厚は、例えば１．７５ｎｍ程度とする。ロジック部８に形成するゲート絶縁膜８６は、窒素を含有するシリコン酸化膜、即ち、シリコン窒化酸化膜であってもよい。半導体基板の裏面側にシリコン酸化膜７２が露出した状態でゲート絶縁膜８６を形成するため、ゲート絶縁膜８６のウェハ面内におけるバラツキを低減することができ、安定した膜厚のゲート絶縁膜８６を形成することができる。
【０１３６】
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜の膜厚は、例えば２５０ｎｍ程度とする。
【０１３７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１３８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。
【０１３９】
次に、フォトレジスト膜をマスクとして、ポリシリコン膜を異方性エッチングする。こうして、メモリセル部６にポリシリコン膜より成るワード線８８が形成され、ロジック部８にポリシリコン膜より成るゲート電極９０が形成される。この後、フォトレジスト膜を剥離する。
【０１４０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１４１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜にメモリセル部６を露出する開口部（図示せず）を形成する。
【０１４２】
次に、フォトレジスト膜及びワード線８８をマスクとして、例えばイオン注入法により、ビット線８８の両側の半導体基板１０内にドーパント不純物を導入する。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、加速電圧を例えば２０〜５０ｋｅＶ、ドーズ量を例えば１×１０１３〜１×１０１４ｃｍ−２とする。こうして、ビット線８８の両側の半導体基板１０内に、ソース／ドレイン拡散層３６が形成される。この後、フォトレジスト膜を剥離する。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜にロジック部８を露出する開口部（図示せず）を形成する。
【０１４５】
次に、フォトレジスト膜及びゲート電極９０をマスクとして、例えばイオン注入法により、ゲート電極９０の両側の半導体基板１０内に、ドーパント不純物を導入する。
【０１４６】
ＮＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えば砒素（Ａｓ＋）又は燐（Ｐ＋）を用いる。ドーパント不純物として砒素を用いる場合のイオン注入条件は、加速電圧を例えば２〜５ｋｅＶ、ドーズ量を例えば９×１０１４〜２×１０１５ｃｍ−２とする。
【０１４７】
ＰＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えばボロン（Ｂ＋）又はフッ化ボロン（ＢＦ２＋）を用いる。ドーパント不純物としてボロンを用いる場合のイオン注入条件は、加速電圧を例えば０．３〜１ｋｅＶ、ドーズ量を例えば１×１０１４〜２×１０１５ｃｍ−２とする。
【０１４８】
こうして、ゲート電極９０の両側の半導体基板１０内に、不純物拡散領域４４が形成される。不純物拡散領域４４は、エクステンションソース／ドレイン構造の浅い領域であるエクステンション領域を構成する。この後、フォトレジスト膜を剥離する。
【０１４９】
なお、ロールオフを抑制するために、ポケット層（図示せず）を形成してもよい。
【０１５０】
ＮＭＯＳトランジスタのポケット層を形成する場合には、ドーパント不純物として、例えばボロン又はフッ化ボロンを用いる。ドーパント不純物としてフッ化ボロンを用いる場合のイオン注入条件は、加速電圧を例えば２０〜５０ｋｅＶ、ドーズ量を例えば１×１０１３〜１×１０１４ｃｍ−２とする。
【０１５１】
ＰＭＯＳトランジスタのポケット層を形成する場合には、ドーパント不純物として、例えば砒素又は燐を用いる。ドーパント不純物として砒素を用いる場合のイオン注入条件は、加速電圧を例えば５０〜１００ｋｅＶ、ドーズ量を例えば１×１０１４〜２×１０１５ｃｍ−２とする。
【０１５２】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜４５を形成する。原料ガスとしては、例えばＴＥＯＳを用いる。シリコン酸化膜４５の膜厚は、例えば８０〜１５０ｎｍ程度とする。
【０１５３】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、ロジック部８を露出する開口部（図示せず）がフォトレジスト膜に形成される。
【０１５４】
次に、フォトレジスト膜をマスクとして、シリコン酸化膜４５をエッチバックする。これにより、ロジック部８のゲート電極９０の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜４６が形成される。
【０１５５】
次に、例えばイオン注入法により、サイドウォール絶縁膜４６が形成されたゲート電極９０をマスクとして、ゲート電極９０の両側の半導体基板１０内にドーパント不純物を導入する。
【０１５６】
ＮＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えば砒素又は燐を用いる。ドーパント不純物として燐を用いる場合のイオン注入条件は、加速電圧を例えば１０〜３０ｋｅＶ、ドーズ量を例えば１×１０１５〜８×１０１５ｃｍ−２とする。
【０１５７】
ＰＭＯＳトランジスタを形成する場合には、ドーパント不純物として、例えばボロン又はフッ化ボロンを用いる。ドーパント不純物としてボロンを用いる場合のイオン注入条件は、加速電圧を例えば３〜１０ｋｅＶ、ドーズ量を例えば１×１０１５〜８×１０１５ｃｍ−２とする。
【０１５８】
こうして、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８が形成される。浅い不純物拡散領域４４と深い不純物拡散領域４８とにより、エクステンション構造のソース／ドレイン拡散層５０が構成される。
【０１５９】
次に、全面に、例えばスパッタ法により、コバルト膜を形成する。コバルト膜の膜厚は、例えば３０ｎｍ程度とする。
【０１６０】
次に、熱処理を行うことにより、コバルト膜中のコバルトと半導体基板１０中のシリコンとを反応させるとともに、コバルト膜中のコバルトとゲート電極９０中のシリコンとを反応させる。熱処理温度は、例えば５００℃程度とする。熱処理時間は、例えば３０秒程度とする。
【０１６１】
次に、未反応のコバルト膜を除去する。未反応のコバルト膜を除去する際には、第１実施形態による半導体装置の製造方法と同様に、例えばＳＣ−１液を用いる。ＳＣ−１液に浸漬する時間は、例えば３０秒程度とする。
【０１６２】
こうして、サリサイドプロセスにより、露出している半導体基板１０の表面にコバルトシリサイド膜５２ｄが形成されるとともに、ゲート電極９０の表面にコバルトシリサイド膜５２ｂが形成される。ソース／ドレイン拡散層５０上に形成されたコバルトシリサイド膜５２ｄは、ソース／ドレイン電極として機能する。
【０１６３】
次に、全面に、例えば高密度プラズマＣＶＤ法により、層間絶縁膜５４を形成する。
【０１６４】
次に、層間絶縁膜５４に、ソース／ドレイン電極３６、５０に達するコンタクトホール５６を形成する。
【０１６５】
次に、全面に、例えばＣＶＤ法により、タングステン膜を形成する。
【０１６６】
次に、例えばＣＭＰ法により、層間絶縁膜の表面が露出するまでタングステン膜を研磨する。こうして、コンタクトホール５６内に、タングステン膜より成る導体プラグ５８が埋め込まれる。
【０１６７】
この後、層間絶縁膜５４上に、導体プラグ５８に接続された配線（図示せず）を適宜形成する。
【０１６８】
こうして、本実施形態による半導体装置の製造方法が終了する。
【０１６９】
本実施形態による半導体装置の製造方法は、半導体基板１０の裏面側（第２の面側）にシリコン酸化膜７２が露出している状態で、半導体基板１０の表面側（第１の面側）にゲート絶縁膜８６を形成することに主な特徴がある。
【０１７０】
上述したように、半導体基板の裏面側にポリシリコン膜、アモルファスシリコン膜、又はシリコン窒化膜等が露出している状態で、半導体基板の表面側にゲート絶縁膜を熱酸化法により形成した場合には、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキが大きくなってしまっていた。
【０１７１】
これに対し、本実施形態によれば、半導体基板１０の裏面側にシリコン酸化膜７２が露出している状態でゲート絶縁膜８６を形成するため、ゲート絶縁膜８６の膜厚のウェハ面内におけるバラツキを小さくすることができる。従って、本実施形態によれば、安定した品質の半導体装置を提供することができる。
【０１７２】
なお、ここでは、半導体基板１０の裏面側にシリコン酸化膜７２が露出している状態でゲート絶縁膜８６を形成する場合を例に説明したが、半導体基板１０の裏面側にシリコン基板１０が露出している状態でゲート絶縁膜８６を形成してもよい。半導体基板１０の裏面側にシリコン基板１２が露出している状態でゲート絶縁膜８６を形成した場合にも、ゲート絶縁膜８６の膜厚のウェハ面内におけるバラツキを小さくすることが可能であるためである。
【０１７３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１７４】
例えば、上記実施形態では、半導体基板の裏面側に存在しているアモルファスシリコン膜、ポリシリコン膜又はシリコン窒化膜をエッチング除去した後、半導体基板１０の表面側にゲート絶縁膜を形成したが、ゲート絶縁膜を形成する前に半導体基板１０の裏面側から除去する膜は、アモルファスシリコン膜、ポリシリコン膜又はシリコン窒化膜に限定されるものではない。半導体基板の裏面側にシリコン酸化膜以外の膜が形成されている場合には、ゲート絶縁膜の膜厚のウェハ面内におけるバラツキが大きくなる虞がある。従って、半導体基板の裏面側にシリコン酸化膜以外の膜が露出している場合には、シリコン酸化膜又はシリコン基板が露出するまで、かかる膜をエッチング等により除去すればよい。シリコン酸化膜以外の膜としては、例えばタングステン膜、チタン膜又は窒化チタン膜等を挙げることができる。
【０１７５】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１７６】
（付記１）  シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、
前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン基板が露出している状態で、前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記２）  シリコン基板の第１の面側及び第２の面側を覆うようにＣＶＤ法により導電膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも第１の領域の前記導電膜を除去する工程と；前記シリコン基板の前記第１の面側の前記第１の領域にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、
前記シリコン基板の前記第２の面側に、シリコン酸化膜が形成されており、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記導電膜を除去する工程を更に有し、
前記ゲート絶縁膜を形成する工程では、前記シリコン基板の前記第２の面側に前記シリコン酸化膜が露出している状態で、前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記３）  付記２記載の半導体装置の製造方法において、
前記シリコン基板は、前記シリコン基板の前記第１の面側にシリコン層が予めエピタキシャル成長され、前記シリコン基板の前記第２の面側に前記シリコン酸化膜が予め形成されたシリコン基板である
ことを特徴とする半導体装置の製造方法。
【０１７９】
（付記４）  付記２記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前に、前記シリコン基板の少なくとも前記第２の面側に前記シリコン酸化膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８０】
（付記５）  付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記シリコン基板の前記第２の面側の前記導電膜を除去する工程では、前記シリコン基板の前記第１の面側に気体を吹き付けながら、前記シリコン基板の前記第２の面側にエッチング液を供給することにより、前記導電膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【０１８１】
（付記６）  付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の面側の少なくとも前記第１の領域の前記導電膜を除去する工程では、前記導電膜をドライエッチングする
ことを特徴とする半導体装置の製造方法。
【０１８２】
（付記７）  付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１の面側の少なくとも前記第１の領域の前記導電膜を除去する工程では、前記シリコン基板の前記第１の面側の第２の領域の前記導電膜をパターニングする
ことを特徴とする半導体装置の製造方法。
【０１８３】
（付記８）  付記７記載の半導体装置の製造方法において、
前記導電膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第１の面側及び前記第２の面側を覆うように、シリコン窒化膜を含む絶縁膜を形成する工程と；前記シリコン基板の前記第１の面側の少なくとも前記第１の領域の前記絶縁膜をエッチング除去する工程とを更に有し、
前記絶縁膜を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記シリコン基板の前記第２の面側の前記絶縁膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８４】
（付記９）  付記８記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の後、前記シリコン基板の少なくとも前記第１の面側に、他の導電膜を形成する工程と；前記導電膜、前記絶縁膜及び前記他の導電膜をパターニングし、前記他の導電膜より成るゲート電極を前記第１の領域に形成するとともに、前記導電膜より成るフローティングゲートと、前記他の導電膜より成るコントロールゲートとを前記第２の領域に形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１８５】
（付記１０）  付記８又は９記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、第１のシリコン酸化膜と前記シリコン窒化膜と第２のシリコン酸化膜とを順次積層することにより、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記１１）  付記８乃至１０のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、前記シリコン窒化膜をＣＶＤ法により形成する
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記１２）  付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前に、前記シリコン基板の前記第１の面側の第２の領域に溝を形成する工程を更に有し、
前記第１の面側の少なくとも前記導電膜を除去する工程では、前記溝内を除く部分の前記導電膜を研磨除去する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記１３）  付記１２記載の半導体装置の製造方法において、
前記溝を形成する工程の後、前記導電膜を形成する工程の前に、前記溝内にキャパシタを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記１４）  付記１乃至１３のいずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、熱酸化法により前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１９０】
（付記１５）  付記１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、シリコン酸化膜又はシリコン窒化酸化膜より成る前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１９１】
（付記１６）  付記１乃至１５のいずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、複数の前記シリコン基板を配列した状態で、前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記１７）  付記１乃至１６のいずれかに記載の半導体装置の製造方法において、
前記導電膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記１８）  付記９記載の半導体装置の製造方法において、
前記他の導電膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１９４】
【図１】シリコンウェハの裏面側に露出している部材とシリコンウェハの表面側に形成されるゲート絶縁膜の膜厚との関係を示すグラフである。
【図２】熱酸化装置を示す概略図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【符号の説明】
【０１９５】
２…メモリセル部
４…ロジック部
６…メモリセル部
８…ロジック部
１０…半導体基板
１２…シリコン基板
１４…シリコン酸化膜
１６…素子分離領域
１８…素子領域
２０…トンネル絶縁膜
２２…アモルファスシリコン膜
２４…フローティングゲート
２６…絶縁膜
２８…ゲート絶縁膜
３０…ポリシリコン膜
３２…コントロールゲート
３４…積層ゲート
３６…ソース／ドレイン拡散層
３８…シリコン窒化膜
４０…サイドウォール絶縁膜
４２…ゲート電極
４４…不純物拡散領域
４５…シリコン酸化膜
４６…サイドウォール絶縁膜
４８…不純物拡散領域
５０…ソース／ドレイン拡散層
５２ａ〜５２ｄ…コバルトシリサイド膜
５４…層間絶縁膜
５６…コンタクトホール
５８…導体プラグ
６０…積層膜
６２…トレンチ、溝
６４…ＡｓＳＧ膜
６６…対向電極
６８…積層膜
７０…アモルファスシリコン膜
７２…絶縁部
７４…アモルファスシリコン膜
７６…蓄積電極
７８…キャパシタ
８０ａ、８０ｂ…トレンチ
８２…素子分離領域
８４…ゲート絶縁膜
８６…ゲート絶縁膜
８８…ワード線
９０…ゲート電極
１１０…成膜室
１１２…ボート
１１４…ウェハ
１１６…ガス管
１１８…ヒータ
【図１】
2005260131.tif 000003
【図２】
2005260131.tif 000004
【図３】
2005260131.tif 000005
【図４】
2005260131.tif 000006
【図５】
2005260131.tif 000007
【図６】
2005260131.tif 000008
【図７】
2005260131.tif 000009
【図８】
2005260131.tif 000010
【図９】
2005260131.tif 000011
【図１０】
2005260131.tif 000012
【図１１】
2005260131.tif 000013
【図１２】
2005260131.tif 000014
【図１３】
2005260131.tif 000015
【図１４】
2005260131.tif 000016
【図１５】
2005260131.tif 000017
【図１６】
2005260131.tif 000018
【図１７】
2005260131.tif 000019
【図１８】
2005260131.tif 000020
【図１９】
2005260131.tif 000021
【図２０】
2005260131.tif 000022