(57)【要約】【課題】  複数の接地面／層を備えたマルチチップ・モジュール（ＭＣＭ）が提供する。【解決手段】  ＭＡＭの各集積回路（ＩＣ）チップは、ＭＣＭの基板上にそれぞれ専用の接地面を有している。このＭＣＭ構造は、他のチップに影響を及ぼすこと無く、且つ他のチップによる影響を受けること無く、各ＩＣの個別テストを円滑に行えるようにする。このＭＣＭ構造は、更に、２つ又はそれ以上のチップの間の相互接続部／接続部のテストも実施し易くする。【選択図】      図１
2005286345.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップ・モジュール（ＭＣＭ）において、
基板上の第１集積回路（ＩＣ）と、
前記第１ＩＣチップに連結された第１接地面と、
前記基板上の第２ＩＣチップと、
前記第２ＩＣチップに連結された第２接地面と、を備えていることを特徴とするＭＣＭ。
【請求項２】
前記第１及び第２接地面は、それぞれ前記ＭＣＭの少なくとも１つの外部リード線に連結されていることを特徴とする請求項１に記載のＭＣＭ。
【請求項３】
前記第１及び第２接地面は、それぞれ前記基板上のそれぞれのトレースとして形成されていることを特徴とする請求項１に記載のＭＣＭ。
【請求項４】
前記第１及び第２接地面は、それぞれ実質的に剛体であることを特徴とする請求項１に記載のＭＣＭ。
【請求項５】
前記第１及び第２接地面は、それぞれ実質的に可撓性を有していることを特徴とする請求項１に記載のＭＣＭ。
【請求項６】
前記第１及び第２接地面は、それぞれ導電材料のストリップを備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項７】
前記第１及び第２接地面は、それぞれ導電材料の層を備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項８】
前記第１及び第２接地面は、それぞれ導電材料の実質的に固体の層を備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項９】
前記第１及び第２接地面は、それぞれ導電材料のグリッドを備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１０】
前記第１チップは、前記第１接地面にボンディングされ、前記第２チップは、前記第２接地面にボンディングされていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１１】
前記第１チップは、前記第１接地面に取り付けられ、前記第２チップは、前記第２接地面に取り付けられていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１２】
前記第１及び第２チップの少なくとも一方は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１３】
前記第１及び第２チップは、フリップチップ技法により、前記第１及び第２接地面に取り付けられていることを特徴とする請求項１２に記載のＭＣＭ。
【請求項１４】
前記第１及び第２チップの少なくとも一方は、メモリチップを備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１５】
前記第１及び第２チップの少なくとも一方は、用途特定集積回路（ＡＳＩＣ）を備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１６】
前記第１及び第２チップの一方は、前記ＭＣＭの複数の入力／出力コネクタに連結され、前記第１及び第２チップの他方は、前記ＭＣＭの何れの入力／出力コネクタにも連結されていないことを特徴とする請求項１に記載のＭＣＭ。
【請求項１７】
前記第１チップは、少なくとも１つのトレースを介して前記第２チップに連結されていることを特徴とする請求項１に記載のＭＣＭ。
【請求項１８】
前記第１及び第２チップの少なくとも一方は、前記ＭＣＭ内の前記第１及び第２チップの他方の動作に影響を及ぼすこと無くテストできることを特徴とする請求項１に記載のＭＣＭ。
【請求項１９】
前記第１及び第２チップの少なくとも一方は、前記ＭＣＭ内の１つ又はそれ以上の他のチップの動作による影響を受けること無くテストできることを特徴とする請求項１に記載のＭＣＭ。
【請求項２０】
前記第１ＩＣチップに連結された第１パワー面と、
前記第２ＩＣチップに連結された第２パワー面と、を更に備えていることを特徴とする請求項１に記載のＭＣＭ。
【請求項２１】
マルチチップ・モジュールの基板上の、第１接地面を備えた第１集積回路（ＩＣ）チップと第２接地面を備えた第２集積回路（ＩＣ）チップをテストする方法において、
前記第２ＩＣチップの動作に影響を及ぼすこと無く前記第１ＩＣチップをテストする段階と、
前記第１ＩＣチップの動作に影響を及ぼすこと無く前記第２ＩＣチップをテストする段階と、から成ることを特徴とする方法。
【請求項２２】
マルチチップ・モジュールの基板上の、第１接地面を備えた第１集積回路（ＩＣ）チップと第２接地面を備えた第２集積回路（ＩＣ）チップをテストする方法において、
前記第２ＩＣチップの動作による影響を受けること無く前記第１ＩＣチップをテストする段階と、
前記第１ＩＣチップの動作による影響を受けること無く前記第２ＩＣチップをテストする段階と、から成ることを特徴とする方法。
【請求項２３】
マルチチップ・モジュールの基板上の、第１接地面を備えた第１集積回路（ＩＣ）チップと第２接地面を備えた第２集積回路（ＩＣ）チップの２つの集積回路（ＩＣ）チップの間の少なくとも１つの相互接続部をテストする方法において、
前記第１ＩＣチップに信号を送る段階と、
前記第１ＩＣチップに送られた信号に応じて、前記相互接続部の電流の変化を判定する段階と、から成ることを特徴とする方法。
【請求項２４】
マルチチップ・モジュール（ＭＣＭ）を製作する方法において、
基板を設ける段階と、
前記基板上に第１接地面と第２接地面を設ける段階と、
前記第１接地面に対して第１集積回路（ＩＣ）チップを、前記第２接地面に対して第２ＩＣチップを設ける段階と、から成ることを特徴とする方法。
【請求項２５】
前記第１チップに対して第１パワー面を、前記第２チップに対して第２パワー面を設ける段階を含んでいることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記第１及び第２接地面を前記基板に取り付ける段階を含んでいることを特徴とする請求項２４に記載の方法。
【請求項２７】
前記第１ＩＣチップをテストする段階は、前記第２ＩＣチップにパワーを供給すること無く、前記第１ＩＣチップにパワーを供給する段階を含んでいることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記第１及び第２チップを前記基板に取り付ける段階を含んでいることを特徴とする請求項２６に記載の方法。
【請求項２９】
前記第１ＩＣチップをテストする段階は、前記第２ＩＣチップにパワーを供給すること無く、前記第１ＩＣチップにパワーを供給する段階を含んでいることを特徴とする請求項２４に記載の方法。
【請求項３０】
前記第１パワー面は第１電圧レベルを支持し、前記第２パワー面は第２パワーレベルを支持することを特徴とする請求項２９に記載のＭＣＭ。
【請求項３１】
前記第１及び第２ＩＣチップの両方に連結された第３パワー面を更に備えていることを特徴とする請求項２９に記載のＭＣＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より厳密には複数の接地面を備えた半導体素子に関する。
【背景技術】
【０００２】
従来の集積回路（ＩＣ）パッケージは、「チップ」とも呼ばれる単一の集積回路（ＩＣ）ダイを備えている。マルチチップ・モジュール（ＭＣＭ）は、共通の又は共有の基板上に複数のＩＣチップを備えており、全てのチップは同一の保護パッケージ内に入っている。ＭＣＭの個々のＩＣチップは、基板上に形成された金属経路で相互に接続されている。ＩＣチップは、基板上の端子に接続されており、端末は極細配線で従来型のリードフレームに連結される。基板とリードフレームは、保護パッケージ内に封入されている。
【０００３】
従来のＭＣＭの各種ＩＣチップでは、チップによりパワーレベルが異なる場合もある。従って、ＭＣＭの各ＩＣは、ＭＣＭ内の他のＩＣチップに連結されている他のパワー面から分離された専用のパワー面に連結されることになる。これまで開発されてきた技術によれば、全てのＩＣチップはＭＣＭ基板の単一の接地面を共用している。
【０００４】
概念的には、ＭＣＭのテストは、チップレベル、パッケージレベル、又はシステムレベル（ボードレベル）で行われる。ＩＣメモリチップの様なＩＣを備えたＭＣＭの従来型のテストは、通常はチップレベルで行われる。即ち、各ＩＣチップは、製造されると、ＭＣＭに組み込む前に別々にテストされる。従来のテスト方法は、時間がかかり、単純で複雑でない構成要素に制限され、及び／又はテスト用に余分な構成要素を必要とする。パッケージレベルのテストは実施されてこなかった。ＭＣＭのシステムレベルでのテストは高価なために実施が困難である。
【０００５】
【特許文献１】米国特許出願第０９／６６６，２０８号
【特許文献２】米国特許出願第０９／９６７，３８９号
【特許文献３】米国特許出願第１０／３０５，６３５号
【特許文献４】米国特許出願第１０／６０８，６１３号
【発明の開示】
【課題を解決するための手段】
【０００６】
或る実施形態では、ＭＣＭは、ＩＣメモリチップとＡＳＩＣを備えている。ＩＣメモリチップとＡＳＩＣチップは、ＭＣＭの一式の入力／出力（Ｉ／Ｏ）コネクタ（例えば、ピン、パッド、又はボール）を共有している。本発明によれば、或る方法は、ＩＣメモリチップとＡＳＩＣチップに別々にアクセスしてテストする。
【０００７】
本発明の或る態様は、マルチチップ・モジュール（ＭＣＭ）に関する。ＭＣＭは、基板上の第１の集積回路（ＩＣ）チップと、第１ＩＣチップに連結された第１接地面と、基板上の第２のＩＣチップと、第２ＩＣチップに連結された第２接地面を備えている。
【０００８】
本発明の別の態様は、マルチチップ・モジュールの基板上の第１及び第２集積回路（ＩＣ）チップをテストする方法に関する。各ＩＣには専用の接地面を有している。この方法は、第２のＩＣチップの動作に影響を及ぼすこと無く第１ＩＣチップをテストする段階と、第１ＩＣチップの動作に影響を及ぼすこと無く第２ＩＣチップをテストする段階とを含んでいる。
【０００９】
本発明の別の態様は、マルチチップ・モジュールの基板上の第１及び第２集積回路（ＩＣ）チップをテストする方法に関する。この方法は、第２ＩＣチップの動作に影響を受けること無く第１ＩＣチップをテストする段階と、第１ＩＣチップの動作に影響を受けること無く第２ＩＣチップをテストする段階とを含んでいる。
【００１０】
本発明の別の態様は、マルチチップ・モジュールの基板上の第１及び第２集積回路（ＩＣ）チップの間の相互接続をテストする方法に関する。各ＩＣチップには専用の接地面がある。この方法は、第１ＩＣチップに信号を与える段階と、第１ＩＣチップに与えた信号に応えて、電流が第１ＩＣチップから第２ＩＣチップに相互接続部を介して流れるか否か判定する段階を含んでいる。
【００１１】
本発明の重要な技術的利点は、当業者には、添付図面、以下の説明及び特許請求の範囲の内容から、容易に理解頂けるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明をより完全に理解頂くために、また、この他の特徴及び利点を理解頂くために、添付図面を参照しながら以下説明する。
【００１３】
本発明の実施形態及びそれらの利点は、添付図面の図１から図４を参照することにより良く理解頂けるであろう。各図面において、同等の及び対応する部分には、同じ符号を付している。
【００１４】
本発明は、ＭＣＭパッケージ（「パッケージ素子」、「パッケージ半導体素子」、又は「マルチチップ半導体素子」とも呼ばれる）の集積回路（ＩＣ）チップ（「ダイ」とも呼ばれる）の費用対効果に優れたテストに関する必要性を実現する。テストシステム、方法及びＭＣＭ構造の他の態様は、２０００年９月２１日出願の米国特許出願第０９／６６６，２０８号「マルチチップ半導体パッケージ内でのチップテスト」、２００１年９月２８日出願の米国特許出願第０９／９６７，３８９号「集積回路素子のテスト」、２００２年１１月２７日出願の米国特許出願第１０／３０５，６３５号「パッケージ半導体素子の入力テストモードとアクセシング」、及び２００３年６月２７日出願の米国特許出願第１０／６０８，６１３号「半導体素子テスト用のボンディングパッド」に記載されているが、上記特許出願は全て本発明の譲受人に譲渡されており、またこれら出願の内容全体を参考文献として本願に援用している。
【００１５】
本発明の或る実施形態によれば、ＭＣＭ内の各ＩＣチップには、ＭＣＭ基板上に各ＩＣチップ専用の接地平面／層がある。各自専用の接地面を備えたＩＣチップでは、ＭＣＭ内の他のチップに影響を及ぼすこと無く、また他のチップから影響を受けること無く、ＩＣチップ毎に別々にテストを実施し易くなる。各自専用の接地面を備えたＩＣチップでは、顧客は、ＭＣＭ内の、メモリチップの様なＩＣチップをテストして、ＭＣＭを備えた顧客の製品が正しく機能しているか否か判定することができる。各自専用の接地面を備えたＩＣチップでは、更に、ＭＣＭ内の２つ又はそれ以上のチップの間の相互接続又は接続のテストもやり易くなる。各自専用の接地面を備えたＩＣチップでは、更に、多種多様な用途特定集積回路（ＡＳＩＣ）を、たとえ高インピーダンス入力のないＡＳＩＣであっても、ＭＣＭに実装できるようになる。
【００１６】
図１は、本発明によるマルチチップ・モジュール（ＭＣＭ）１００の或る実施形態を示している。ＭＣＭ１００は、「パッケージ素子」、「パッケージ半導体素子」、「マルチチップ半導体素子」、又は「パッケージ型システム（ＳＩＰ）」とも呼ばれる。ＭＣＭ１００は、１１４個以上のピンを有する標準的なボールグリッド配列（ＢＧＡ）又は薄型４重フラットパック（ＴＱＦＰ）としてパッケージ化することができる。しかしながら、他の型式のパッケージングも使用することができる。例えば、パッケージングは、ワイヤボンディング付き又は薄膜基板を採用しているセラミック基部と、シリコン基板又は印刷回路盤（ＰＣＢ）基板への取付部を有している。パッケージングには、更に、数例を挙げると、シングル・インラインパッケージ（ＳＩＰ）、デュアル・インラインパッケージ（ＤＩＰ）、ジグザグ・インラインパッケージ（ＺＩＰ）、プラスチックリード式チップキャリア（ＰＬＣＣ）、小型アウトラインパッケージ（ＳＯＰ）、薄型ＳＯＰ（ＴＳＯＰ）、フラットパック、及び４重フラットパック（ＱＦＰ）の様な各種表面実装技術を利用することができるが、各種リード線（例えば、Ｊリード線、ガルウイングリード線）又はＢＧＡコネクタを利用したものでもよい。
【００１７】
図１に示すように、ＭＣＭ１００は、入力／出力（Ｉ／Ｏ）コネクタ１０２Ａ−１０２Ｎ、基板１０４、及び集積回路（ＩＣ）チップ（「ダイ」ともいう）１０８Ａ−１０８Ｃを備えている。各Ｉ／Ｏコネクタ１０２Ａ−１０２Ｎは、Ｉ／Ｏピン、ボール（ボールグリッド配列（ＢＧＡ）のボール）、又はＭＣＭ１００に対する信号の送受信に適した他のコネクタを備えている。この様に、ＭＣＭ１００は、プラスチックのボールグリッド配列（ＰＢＧＡ）又は他の適したパッケージングを備えている。基板１０４は、印刷回路盤（ＰＣＢ）基板でもよく、そこにＩＣチップ１０８Ａ−１０８Ｃが取り付けられる。
【００１８】
基板１０４には、複数のボンディングパッド又は端子１０１Ａ−１０１Ｎ、及びインターコネクタ／トレース／リード線１１０Ａ−１１０Ｃ、１１２Ａ−１１２Ｃが組み込まれ又は形成されている。コネクタ／トレース／リード線１１０Ａ−１１０Ｃ、１１２Ａ−１１２Ｃは、ＩＣチップ１０８Ａ−１０８Ｃの間の連絡を接続及び支持するよう機能する。多数のボンディングパッド又は端子１０１Ａ−１０１Ｎが、リード線１０３Ａ−１０３Ｎを介して１つ又は複数のＩ／Ｏコネクタ１０２Ａ−１０２Ｎに接続され、こうして、基板１０４とＭＣＭの外部回路の間の連絡を支持している。
【００１９】
或る実施形態では、図１の少なくとも１つのＩＣチップ１０８はメモリチップであり、少なくとも１つのチップ１０８は用途特定集積回路（ＡＳＩＣ）チップである。例えば、或る実施形態では、ＩＣチップ１０８Ａ、１０８Ｃはメモリチップであり、ＩＣチップ１０８ＢはＡＳＩＣチップである。ＩＣメモリチップ１０８Ａ、１０８Ｃ及びＡＳＩＣチップ１０８Ｂは、ＭＣＭ１００の同じピン／ボール／パッド１０２Ａ−１０２Ｎの幾つかを共有している。ＭＣＭ１００は、異なる型式のＡＳＩＣの、たとえそれらが高インピーダンス入力パッド又は入力ピンを備えていないＡＳＩＣであっても、その様々な組み合わせを備えている。或る実施形態では、図１内の少なくとも１つのＩＣチップ１０８は、内蔵型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の様な論理内蔵型メモリを備えている。
【００２０】
各ＩＣチップ１０８Ａ−１０８Ｃは、１つ又は複数のボンディングパッド／端子１１８Ａ−１１８Ｃを備えているか又は組み込まれている。ボンディングワイヤ１２０Ａ−１２０Ｃ又は他の適した接続部が、ＩＣチップ１０８のボンディングパッド／端子１１８を基板１０４のボンディングパッド／端子１０１に接続している。
【００２１】
概説すると、ＭＣＭ１００は、任意の数のＩ／Ｏピン／パッド／ボール、ボンディングパッド、配線、リード線、端子、トレース、接地面、ＩＣチップ、相互接続部／接続部、及びパワー面を備えている。ＭＣＭ１００は、図１に示す構成要素に加えて、又はそれに代えて、他の構成要素（図示せず）を備えていてもよい。或る実施形態では、ＭＣＭ１００は、多重層を有している。
【００２２】
基板１０４には、多数の導電面１０６Ａ−１０６Ｃ、１１４Ａ−１１４Ｃが設けられ、又は組み込まれている。或る実施形態では、面１０６Ａ−１０６Ｃは接地面であり、面１１４Ａ−１１４Ｅはパワー面である。別の実施形態では、構造１１４Ａ−１１４Ｃは、接地面であり、構造１０６Ａ−１０６Ｃはパワー面である。図示のように、各ＩＣチップ１０８は、ＭＣＭ基板１０４上に自身専用のパワー面１１４と自身専用の接地面１０６を有している。各パワー面１１４は、対応する接地面１０６から分離されている。或る実施形態では、各パワー面１１４は、１．８ボルト、３．３ボルト、又は５ボルトの電圧を有している。或る実施形態では、１つ又は複数の導電面は、例えば、印刷回路板（ＰＣＢ）上にトレースを形成するために通常使用される加工処理によって、基板１０４上に形成された多重層として実装することができる。また、同じ又は他の実施形態では、１つ又は複数の導電面は、例えば、何らかの適したボンディング処理で基板に取り付けられた導電性のメッシュ又はストリップとして実装されている。各ＩＣチップ１０８は、１つ又は複数のパワー面１１４にボンディング又は他の方法で取り付けられる。同様に、各ＩＣチップ１０８は、１つ又は複数の接地面１０６にボンディング又は他の方法で取り付けてもよい。例えば、各チップ１０８は、当業者には既知の「フリップチップ」取付技法で、１つ又は複数のパワー面１１４及び／又は１つ又は複数の接地面１０６に取り付けられる。各チップ１０８とその関係付けられた接地面及びパワー面は、「チップ構造」を形成してもよいし、その構成部分を成してもよい。
【００２３】
概説すると、接地面は、本発明の実施形態によれば、ＭＣＭの何処にあってもよく、対応するＩＣチップの近くにある必要はない。例えば、接地面１０６Ａは、ＭＣＭ１００の何処にあってもよく、チップ１０８Ａの近くにある必要はない。或る実施形態では、接地面１０６は、基板の表面に実装されている。別の実施形態では、接地面１０６は、一部が基板内の表面の下方に実装されている。各接地面１０６は、Ｉ／Ｏコネクタ１０２Ａの様なＭＣＭ１００の外部コネクタに接続することができる。
【００２４】
接地面１０６は、本発明の実施形態によれば、ストリップ又は層の様な、どの様な構成及び形状であってもよい。ＭＣＭ内の各接地面１０６の大きさは、当該接地面に関係付けられたチップの電力消費量に応じて変わる。従って、或る実施形態では、電力消費量の多いチップには大きな接地面１０６が設けられ、電力消費量の少ないチップには小さい接地面１０６が設けられることになる。各接地面１０６は、銅、アルミニウム、金又はタングステンの様な金属、又は他の何らかの適した導電性材料で作られている。接地面１０６、又はその一部は、実質的に固体（例えば、一枚の「シート」）でもよいし、部分的に、複数の相互接続された部分（例えば、グリッド、メッシュ、又は貫通孔を設けた設計）に分割されていてもよい。接地面１０６は、可撓性があってもよいし、なくともよい（剛体であってもよい）。
【００２５】
図２は、図１のＭＣＭ１００に実装されるＩＣチップ構造２００の１つの実施形態を示している。図２の構造２００は、第１導電面２０２、第２導電面２０４、第３導電面２０６、及びＩＣチップ２０８を備えている。導電面２０２、２０４、２０６は、１つの接地面と、１．８、３．３又は５ボルトの様な２つのパワーレベルを備えた２つのパワー面とを備えている。導電面２０２、２０４、２０６は、適した絶縁層又は非導電層（図示せず）で分離（例えば、電気的に絶縁）されている。図２は、複数のパワー面を有するＩＣチップ構造２００を示している。
【００２６】
図３は、図１のＭＣＭ１００に実装される多重ＩＣチップ構造３００の１つの実施形態を示している。図３の構造３００は、複数の導電面３０１、３０２、３０４Ａ、３０４Ｂ、３０６Ａ、３０６Ｂと、複数のＩＣチップ３０８Ａ、３０８Ｂを備えている。導電面３０１、３０２、３０４Ａ、３０４Ｂ、３０６Ａ、３０６Ｂは、適した絶縁層又は非導電層（図示せず）で分離（例えば、電気的に絶縁）されている。図３の各ＩＣチップ３０８には、自身専用の接地面と１つ又は複数のパワー面が設けられている。例えば、チップ３０８Ａは、接地面３０６Ａと３つのパワー面３０４Ａ、３０２、３０１に連結されている。或る実施形態では、パワー面３０４Ａ、３０２、３０１の電圧レベルは、１．８、３．３又は５ボルト（順不同）である。図３は、複数のＩＣチップ３０８Ａ、３０８Ｂが、面３０２又は面３０１の様な少なくとも１つのパワー面を共有できることを実証している。チップ３０８Ａは、相互接続部３１０を介してチップ３０８Ｂに連結されている。
【００２７】
図４は、図１のＭＣＭ１００に実装される多重ＩＣチップ構造４００の別の実施形態の側断面図である。図４の構造４００は、第１ＩＣチップ４０１Ａ、第２ＩＣチップ４０１Ｂ、複数の層又は面４０２Ａ、４０２Ｂ、４０４、４０６Ａ、４０６Ｂ、及び基板４１２を備えている。チップ４０１Ａ、４０１Ｂ、面４０２Ａ、４０２Ｂ、４０４、４０６Ａ、４０６Ｂ及び基板４１２は、誘電層又は１層又はそれ以上の絶縁材料又は非導電性材料によって垂直方向に分離されている。或る実施形態では、１つ又は複数の面４０２Ａ、４０２Ｂ、４０４、４０６Ａ、４０６Ｂは、基板４１２の一部に埋め込まれている。
【００２８】
図４のチップ４０１Ａ、４０１Ｂは、１つ又は複数のコネクタ又はリード線又はトレース４０８を介して連結されている。チップ４０１Ａ、４０１Ｂは、面４０２Ａ、４０２Ｂ、４０４、４０６Ａ、４０６Ｂに、コネクタ（例えばビア）４１０Ａ、４１０Ｂを介して接続されている。或る実施形態では、面４０２Ａ、４０２Ｂ、４０４はパワー面であり、面４０６Ａ、４０６Ｂは接地面である。面４０４は、２つのＩＣチップ４０１Ａ、４０１Ｂに共有されているパワー面である。
【００２９】
ここに説明したＭＣＭ１００と構造は、チップレベル、パッケージレベルも、又はシステムレベルでテストされる。状況次第で、チップ毎に設計された通常のテストルーチンをテストに使用して、欠陥のあるチップを識別し絶縁又は修理できるので、チップレベルでテストするのが望ましい場合もある。
【００３０】
或る実施形態では、テスト装置は、図１のチップ１０８Ｂの様な各ＩＣチップに、チップ１０８Ａ、１０８Ｃの様な他のチップとは切り離してアクセスし、テストを実施する。
【００３１】
図１から図４を参照しながらここに説明した接地面は、チップ１０８Ｂ（図１）の様な各チップの個別テストをやり易くしている。例えば、接地面１０６Ｂは、試験対象の対応するチップ１０８Ｂを、チップ１０８Ａ、１０８Ｃの様な他のチップの動作又は電圧／電流レベルに影響を及ぼすこと無くテストできるようにしている。具体的には、図１のＭＣＭ１００の各チップ１０８は、ＭＣＭ１００内の他のチップ１０８へパワーを供給すること無く、起動し（即ち、パワー供給し）、テストすることができる。同様に、図１から図４を参照しながらここに説明した接地面は、チップ１０８Ｂ（図１）の様な各チップの個別テストを、チップ１０８Ａ、１０８Ｃの様な他のチップの動作又は電圧／電流レベルの影響を受けること無く円滑に実施できるようにしている。例えば、各種個別の接地面により、チップ１０８同士を完全に分離することができる。
【００３２】
上に述べた構造は、更に、例えば、図１のチップ１０８Ａ、１０８Ｂ、１０８Ｃの間の相互接続部１１０Ａ−１１０Ｃ、１１２Ａ−１１２Ｃの様な、１つ又はそれ以上のチップ間の相互接続部／接続部／トレースのテストもやり易くしている。或る実施形態では、テスト装置は、チップ１０８に送られた信号に応じて、各相互接続部１１０又は１１２での電流変化を調べることにより、相互接続部１１０Ａ−１１０Ｃ、１１２Ａ−１１２Ｃをテストする。別の実施形態では、装置は、各相互接続部１１０又は１１２が電流を通すか否か判定することにより、相互接続部１１０Ａ−１１０Ｃ、１１２Ａ−１１２Ｃをテストする。相互接続部１１０又は１１２が電流を通さない場合、相互接続部は接続が故障していることになる。相互接続部に欠陥のあるＭＣＭは廃棄又は修理される。
【００３３】
以上、説明してきた本発明の実施形態は、単に説明を目的としており限定を課すものではない。従って、当業者には自明のように、本発明の広い態様から逸脱すること無く、様々な変更及び修正を加えることができる。従って、特許請求の範囲は、このような変更及び修正の全てが、本発明の精神及び範囲に当てはまるものとして包含している。
【図面の簡単な説明】
【００３４】
【図１】本発明の或る実施形態による、複数の集積回路（ＩＣ）を備えたマルチチップ・モジュール（ＭＣＭ）の或る実施形態を示す。
【図２】本発明の或る実施形態による、ＭＣＭに実施できるＩＣチップ構造の或る実施形態を示す。
【図３】本発明の或る実施形態による、ＭＣＭに実施できる多重ＩＣチップ構造の或る実施形態を示す。
【図４】本発明の或る実施形態による、ＭＣＭに実施できる多重ＩＣチップ構造の別の実施形態の断面図である。
【符号の説明】
【００３５】
１００  マルチチップ・モジュール（ＭＣＭ）
１０１Ａ−Ｎ、１１８Ａ−Ｃ  ボンディングパッド又は端子
１０２Ａ−Ｎ  Ｉ／Ｏコネクタ
１０３Ａ−Ｎ  リード線
１０４，４１２  基板
１０６Ａ−Ｃ、１１４Ａ−Ｃ、２０２、２０４、２０６、３０１、３０２、３０４Ａ−Ｂ、３０６Ａ−Ｂ、４０２Ａ−Ｂ、４０４、４０６Ａ−Ｂ  導電面、接地面又はパワー面
１０８Ａ−Ｃ、２０８、３０８、４０１Ａ−Ｂ  集積回路（ＩＣ）チップ
１１０Ａ−Ｃ、１１２Ａ−Ｃ、４１０Ａ−Ｂ  コネクタ／トレース／リード線
１２０Ａ−１２０Ｃ  ボンディングワイヤ
３１０  相互接続部
【図１】
2005286345.tif 000003
【図２】
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【図３】
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【図４】
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【外国語明細書】
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