(57)【要約】【課題】  特性の異なる素子が同一基板上に混載された半導体装置の製造方法を提供する。【解決手段】  本発明の半導体装置の製造方法は、絶縁層８上に設けられた半導体層１０の上方に、該半導体層１０のうち第１領域Ｒ１を覆う保護層３０を形成し、  前記保護層３０に覆われていない第２領域Ｒ２の前記半導体層１０の上にエピタキシャル成長法により、堆積半導体層１６を形成し、  前記保護層Ｍ１を除去し、  前記半導体層１０に素子分離領域を形成することで、前記第１領域Ｒ１には第１半導体層部１０Ａを形成し、前記第２領域Ｒ２には、前記半導体層１０と前記堆積半導体層１６とからなる第２半導体層部１０Ｂを形成すること、を含む。【選択図】      図１
2005286142.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に設けられた半導体層の上方に、該半導体層のうち第１領域を覆う保護層を形成し、
前記保護層に覆われていない第２領域の前記半導体層の上にエピタキシャル成長法により、堆積半導体層を形成し、
前記保護層を除去し、
前記半導体層に素子分離領域を形成することで、前記第１領域には第１半導体層部を形成し、前記第２領域には、前記半導体層と前記堆積半導体層とからなる第２半導体層部を形成すること、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記保護層は、酸化膜である、半導体装置の製造方法。
【請求項３】
請求項１または２において。
前記素子分離領域は、前記第１領域と、前記第２領域の境界部を含む半導体層を除去して形成される、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１半導体層部および前記第２半導体層部は、前記絶縁層の上方に島状に形成される、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１半導体層部に第１ＭＩＳトランジスタを形成すること、と、
前記第２半導体層部に第２ＭＩＳトランジスタを形成すること、とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層に設けられたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｒａｔｏｒ  Ｓｉｌｉｃｏｎ）トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴ない、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）化が注目を集めている。そのため、種々の耐圧の異なるデバイスを同一基板に混載する技術の開発が行われている。また、近年では、低消費電力および高速動作性を実現できるために、絶縁層上に設けられた半導体層（以下、「ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｒａｔｏｒ）層」ともいう）を用いた半導体装置が注目されている。このようなＳＯＩ層に設けられたＭＯＳトランジスタでは、低消費電力での動作性を実現するために、薄膜化されたＳＯＩ層に設けられることがある。そのため、ある程度の耐圧が必要とされる個所では、ＳＯＩ層の膜厚によっては、十分な耐圧を確保できないことがある。よって、電源部分やＩ／Ｏ部分などのある程度の耐圧を必要とする回路を形成する場合には、バルク状の半導体層に設けられたＭＯＳトランジスタなどと組み合わせて形成することがある。
【０００３】
また、デジタル回路とアナログ回路とが混載された回路においても、デジタル回路は、低消費電力での動作の実現できるＭＯＳトランジスタで構成し、アナログ回路は、耐圧が十分に確保できるＭＯＳトランジスタで構成することが望ましい。
【特許文献１】特開平１０−３３５５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、同一の基板上に能力の異なるＭＯＳトランジスタを複数混載する方法として、特許文献１に開示されている半導体装置を例示することができる。特許文献１に記載の半導体装置では、同一のＳＯＩ基板上のデジタル回路ブロック部とアナログ回路ブロック部とが混載されている。つまり、能力の異なるＭＯＳトランジスタが複数形成されている。しかし、この半導体装置では、ＳＯＩ層に設けられているＭＯＳトランジスタ間を分離する素子分離領域が絶縁層に到達するものではない。そのため、バルク状の半導体層に設けられＭＯＳトランジスタと同様の構成をとることになり、ＳＯＩ層を用いる効果を十分に発揮できないことがある。
【０００５】
本発明は、特性の異なる素子が同一基板上に混載された半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、
絶縁層上に設けられた半導体層の上方に、該半導体層のうち第１領域を覆う保護層を形成し、
前記保護層に覆われていない第２領域の前記半導体層の上にエピタキシャル成長法により、堆積半導体層を形成し、
前記保護層を除去し、
前記半導体層に素子分離領域を形成することで、前記第１領域には第１半導体層部を形成し、前記第２領域には、前記半導体層と前記堆積半導体層とからなる第２半導体層部を形成すること、を含む。
【０００７】
本発明の半導体装置の製造方法によれば、同一の絶縁層上にその膜厚が異なる領域を複数有する半導体層を形成することができる。その後、この半導体層が膜厚の異なる領域ごとに分離されるよう素子分離領域を形成することで、複数のＭＩＳトランジスタが形成される領域であって、それらの半導体層の膜厚が異なる第１および第２半導体層部を形成することができる。その結果、ＭＩＳトランジスタの特性に応じて、適切な膜厚を有する半導体層にＭＩＳトランジスタを作り分けることができる。たとえば、デジタル回路を構成するＭＩＳトランジスタを半導体層の膜厚が小さい第１半導体層部に形成し、アナログ回路を構成するＭＩＳトランジスタを第２半導体層部に形成することにより、デジタル回路とアナログ回路が混載した半導体装置であって、ＳＯＩ層の利点をも有する半導体装置を製造することができる。
【０００８】
なお、本発明において、特定のＡ層の上方にＢ層を形成するとは、Ａ層の上に直接Ｂ層を形成する場合の他に、Ａ層の上に他の層を介してＢ層を形成する場合を含むという意味である。
【０００９】
本発明は、さらに下記の態様をとることができる。
【００１０】
本発明の半導体装置の製造方法において、前記保護層は、酸化膜であることができる。この態様によれば、保護層を耐エピタキシャル成長のマスクとして好適に用いることができる。
【００１１】
本発明の半導体装置の製造方法において、前記素子分離領域は、前記第１領域と、前記第２領域の境界部を含む半導体層を除去して形成されることができる。この態様によれば、第１半導体層部および第２半導体層部がそれぞれ膜厚の均一な半導体層を有するように形成することができる。第１領域と第２領域との境界では、それぞれの領域の半導体層の膜厚が異なるために、平坦な面を構成することができない。平坦性の損なわれる面上に各種素子を形成する場合、パターニング時のマスクの合わせずれなどが生じることがある。このことは、半導体装置の信頼性を損ねる一因となることがある。しかし、この態様によれば、そのような平坦性の損なわれる領域の半導体層は除去されるため、均一な膜厚の半導体層を有する第１半導体層部および第２半導体層部を形成することができる。
【００１２】
本発明の半導体装置の製造方法において、前記第１半導体層部および前記第２半導体層部は、前記絶縁層の上方に島状に形成されることができる。この態様によれば、メサ型の素子分離法により、同一の絶縁層上に島状の第１半導体層部と第２半導体層部とを形成することができる。
【００１３】
本発明の半導体装置の製造方法において、前記第１半導体層部に第１ＭＩＳトランジスタを形成すること、と、
前記第２半導体層部に第２ＭＩＳトランジスタを形成すること、とを含むことができる。この態様によれば、同一絶縁層上に設けられ、その半導体層の膜厚が異なる複数の半導体層部にそれぞれＭＩＳトランジスタが形成された半導体装置を製造することができる。その結果、複数の耐圧の異なるＭＩＳトランジスタをそれぞれの用途に合わせた膜厚を有する半導体層に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について説明する。まず、本実施の形態の製造方法により得られる半導体装置の構造について図１を参照しながら説明する。図１は、本実施の形態の製造方法により得られる半導体装置を模式的に示す断面図である。
【００１５】
図１に示すように、本実施の形態の製造方法により得られる半導体装置は、支持基板６の上に設けられた絶縁層８の上で、第１領域Ｒ１には第１半導体層部１０Ａが、第２領域Ｒ２には第２半導体層部１０Ｂが設けられている。第１半導体層部１０Ａと第２半導体層部１０Ｂとは、島状の半導体層であって、その半導体層の膜厚が異なっている。本実施の形態では、第２半導体層部１０Ｂは、半導体層１０と堆積半導体層１６とが積層されてなり、第１半導体層部１０Ａは、半導体層１０からなる。つまり、第２半導体層部１０Ｂは、第１半導体層部１０Ａと比して半導体層の膜厚が大きい。第１半導体層部１０Ａの半導体層の膜厚は、たとえば、１０〜８０ｎｍとすることができ、第２半導体層部１０Ｂの半導体層の膜厚は、たとえば、８０〜２００ｎｍとすることができる。第１半導体層部１０Ａおよび第２半導体層部１０ＢにはそれぞれＭＩＳ（Ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  Ｓｉｌｉｃｏｎ）トランジスタ１００Ａ，Ｂが設けられている。
【００１６】
ＭＩＳトランジスタ１００Ａは、第１半導体層部１０Ａの上に設けられたゲート絶縁層２０ａと、ゲート絶縁層２０ａの上に設けられたゲート電極２２ａと、ゲート電極２２ａの側面に設けられたサイドウォール絶縁層２４ａとを有する。第１半導体層部１０Ａにおいて、サイドウォール絶縁層２４ａの側方には、ソース領域およびドレイン領域（以下、「ソース／ドレイン領域」という）２６ａが設けられている。ソース／ドレイン領域２６ａと、チャネル領域（ゲート絶縁層２０ａの下の半導体層領域）との間には、ＬＤＤ領域２８ａが設けられている。
【００１７】
ＭＩＳトランジスタ１００Ｂは、ＭＩＳトランジスタ１００Ａと同様に第２半導体層部１０Ｂの上に設けられたゲート絶縁層２０ｂと、ゲート絶縁層２０ｂの上に設けられたゲート電極２２ｂと、ゲート電極２２ｂの側面に設けられたサイドウォール絶縁層２４ｂとを有する。第２半導体層部１０Ｂにおいて、サイドウォール絶縁層２４ｂの側方には、ソース／ドレイン領域２６ｂが設けられている。ソース／ドレイン領域２６ｂと、チャネル領域（ゲート絶縁層２０ｂの下の半導体層領域）との間には、ＬＤＤ領域２８ｂが設けられている。
【００１８】
本実施の形態の半導体装置では、ＭＩＳトランジスタ１００Ａは、第１半導体層部１０Ａのうちソース／ドレイン領域２６以外の領域であるボディ領域１２に中性領域が存在しない完全空乏型のデバイスである。一方、ＭＩＳトランジスタ１００Ｂは、ボディ領域１２に中性領域が存在する部分空乏型のデバイスである。ＭＩＳトランジスタ１００Ａは、膜厚の小さい第１半導体層部１０Ａに設けられることで、低消費電力で高速動作性を実現することができ、ＭＩＳトランジスタ１００Ｂは、第１半導体層部１０Ａと比して膜厚の大きい第２半導体層部１０Ｂに設けられているため、耐圧を確保することができる。
【００１９】
本実施の形態の半導体装置の製造方法により形成される半導体装置は、同一の絶縁層８上にその半導体層の膜厚が異なる第１半導体層部１０Ａと第２半導体層部１０Ｂとを有することになる。そのため、能力や特性の異なる素子を同一基板に設ける場合に、それぞれの素子に適した膜厚の半導体層部に作り分けることができる。たとえば、第１半導体層部１０Ａには、低消費電力で高速動作性の要求される完全空乏型のＭＩＳトランジスタ１００Ａを形成し、第２半導体層部１０Ｂには、所望の耐圧が確保される部分空乏型のＭＩＳトランジスタ１００Ｂを形成することができる。このように、ＳＯＩ層を用いる利点を有しつつ、特性の異なるＭＩＳトランジスタを同一基板上に有する半導体装置を製造することができる。
【００２０】
次に、本実施の形態の半導体装置の製造方法について図２〜５を参照しながら説明する。図２〜５は、本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図である。
【００２１】
（１）まず、支持基板６の上に絶縁層８および半導体層１０が設けられたＳＯＩ基板を準備する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、この他に、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。半導体層１０の膜厚は、後の工程で同一の絶縁層８上に形成される島状の半導体層部のうち、もっとも膜厚の小さな半導体層部の膜厚であることが好ましく、たとえば、１０〜８０ｎｍとすることができる。
【００２２】
ついで、図２に示すように、半導体層１０の上の全面に、熱酸化膜（図示せず）を形成し、この熱酸化膜の上にマスク層Ｍ１を形成する。マスク層Ｍ１は、第１領域Ｒ１を覆うように形成されている。マスク層Ｍ１としては、たとえば、レジスト層を用いることができる。このマスク層Ｍ１をマスクとして、熱酸化膜を除去し、第１領域Ｒ１を覆う熱酸化膜（保護層）３０が形成される。これにより、第２領域Ｒ２では、半導体層１０が露出した状態となる。熱酸化膜の除去は、公知のエッチング技術により行うことができる。ついで、マスク層Ｍ１を除去する。この熱酸化膜３０が後の工程で行われるエピタキシャル成長の際に、第１領域Ｒ１に堆積半導体層を形成しないための保護層の役割を果たす。
【００２３】
（２）次に、図３に示すように、第２領域Ｒ２の半導体層１０の上に、たとえば、エピタキシャル成長法により、堆積半導体層１６を形成する。堆積半導体層１６の膜厚は、第２領域Ｒ２に形成したいＭＩＳトランジスタ１００Ｂ（図１参照）の特性に応じて決定され、たとえば、７０〜１６０ｎｍとすることができる。この工程により、第１領域Ｒ１と第２領域Ｒ２とで半導体層１０の膜厚が異なる半導体層を形成することができる。
【００２４】
（３）次に、図４に示すように、第１領域Ｒ１に残存している熱酸化膜３０を除去する。熱酸化膜３０の除去は、公知のエッチング技術により行うことができる。
【００２５】
（４）次に、図５に示すように、半導体層１０に素子分離領域１４を形成する。素子分離領域１４は、半導体層１０の所定の領域にマスク層（図示せず）を形成し、このマスク層をマスクとして、半導体層１０を絶縁層８が露出するまでエッチングすることにより行われる。半導体層１０の除去は、公知のエッチング技術により行うことができる。マスク層は、第１領域Ｒ１と第２領域Ｒ２の境界部を含む領域の上方に開口を有するように形成する。つまり、素子分離領域１４が、第１領域Ｒ１と第２領域Ｒ２の境界部を含む半導体層１０を除去して形成されるようにする。上述のようにして、第１領域Ｒ１と第２領域Ｒ２とで膜厚が異なる半導体層１０を形成する場合、第１領域Ｒ１と第２領域Ｒ２の境界部では平坦な面を形成することができない。このように平坦性が損なわれている表面に各種素子を形成する場合には、たとえば、ゲート電極２２の形成や配線の形成などの各種パターニング工程でマスクのずれが生じてしまうという問題が起こることがある。このことは、半導体装置の信頼性を損ねる一因となることがある。しかし、本実施の形態の製造方法によれば、素子分離領域１４の形成の際に膜厚の不均一な部分が除去されるので、そのような問題を回避することができる。また、メサ型の素子分離法を用いることにより、ＳＴＩ法のように、溝に絶縁層を埋め込む工程が必要なく、簡易で良好な素子分離を行うことができる。
【００２６】
（５）次に、図１に参照されるように、第１半導体層部１０Ａおよび第２半導体層部１０ＢにＭＩＳトランジスタ１００Ａ，Ｂを形成する。ＭＩＳトランジスタ１００ＡおよびＭＩＳトランジスタ１００Ｂの形成方法の一例について説明する。
【００２７】
まず、第１半導体層部１０Ａおよび第２半導体層部１０Ｂにゲート絶縁層２０ａ，ｂを形成する。このゲート絶縁層２０ａ，ｂは、それぞれのＭＩＳトランジスタ１００Ａ，Ｂの駆動電圧に応じて適切な膜厚となるように別々の工程で形成することができる。本実施の形態の製造方法では、ゲート絶縁層２０ａの膜厚は、たとえば、１〜１０ｎｍであり、ゲート絶縁層２０ｂの膜厚は、１０〜１００ｎｍとなるように形成することができる。たとえば、第１半導体層部１０Ａおよび第２半導体層部１０Ｂの上に、ゲート絶縁層２０ｂの一部となる熱酸化膜（図示せず）を形成し、この熱酸化膜が第２半導体層部１０Ｂの上にのみ残存するよう他の領域のゲート絶縁層２０ｂを除去する。その後、ふたたび、第１半導体層部１０Ａおよび第２半導体層部１０Ｂの上に熱酸化膜（図示せず）を形成する。これにより、第２半導体層部１０Ｂの上には、複数の工程で形成された熱酸化膜が積層されてなるゲート絶縁層２０ｂが形成され、第１半導体層部１０Ａの上にはゲート絶縁層２０ｂと比して膜厚の小さい熱酸化膜からなるゲート絶縁層２０ａが形成される。
【００２８】
ついで、ゲート絶縁層２０ａおよびゲート絶縁層２０ｂの上にゲート電極２２ａ，ｂを形成する。ゲート電極２２ａ，ｂは、同一の工程で形成することができる。ゲート電極２２ａ，ｂは、導電層（図示せず）を形成し、この導電層をパターニングすることにより形成される。導電層としては、たとえば、多結晶シリコン層を用いることができる。
【００２９】
ついで、ゲート電極２２ａ，ｂをマスクとして、第１半導体層部１０Ａおよび第２半導体層部１０Ｂに所定の導電型の不純物の導入を行い、ＬＤＤ領域２８ａ，ｂを形成する。ＬＤＤ領域２８ａ，ｂの不純物濃度は、後の工程で形成されるソース／ドレイン領域２６ａ，ｂと比して小さくなるように形成する。
【００３０】
ついで、ゲート電極２２ａ，ｂの側面にサイドウォール絶縁層２４ａ，ｂを形成する。サイドウォール絶縁層２４ａ，ｂの形成は、第１半導体層部１０Ａおよび第２半導体層部１０Ｂを覆うように、絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことにより行われる。絶縁層としては、たとえば、酸化シリコン層や窒化シリコン層またはそれらの積層膜を用いることができる。
【００３１】
ついで、サイドウォール絶縁層２４ａ，ｂの側方の半導体層に所定の導電型の不純物を導入してソース／ドレイン領域２６ａ，ｂを形成する。ソース／ドレイン領域２６ａ，ｂの形成では、必要に応じて、所定の導電型の不純物を導入した後に熱処理などの拡散処理を施してもよい。また、ソース／ドレイン領域２６ａ，ｂは、別々の工程で形成してもよい。その場合には、以下のようにして形成することができる。まず、第１半導体層部１０Ａ（または第２半導体層部１０Ｂ）をレジスト層などのマスク層で覆い、第２半導体層部１０Ｂ（または第１半導体層部１０Ａ）の所定の領域に不純物を導入し、マスク層を除去する。その後、第２半導体層部１０Ｂをマスク層で覆い、第１半導体層部１０Ａの所定の領域に不純物を導入した後、マスク層を除去する。ついで、導入した不純物の拡散処理を行う場合には、それらを同一の工程で行う。
【００３２】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３３】
本実施の形態の半導体装置の製造方法によれば、同一の絶縁層８上にその膜厚が異なる第１領域Ｒ１と第２領域Ｒ２を有する半導体層１０を形成することができる。その後、この半導体層１０が膜厚の異なる第１領域Ｒ１と第２領域Ｒ２ごとに分離されるよう素子分離領域１４を形成することで、複数のＭＩＳトランジスタが形成される領域であって、それらの半導体層の膜厚が異なる第１半導体層部１０Ａおよび第２半導体層部１０Ｂを形成することができる。その結果、ＭＩＳトランジスタの特性に応じて、適切な膜厚を有する半導体層にＭＩＳトランジスタを作り分けることができる。たとえば、デジタル回路を構成するＭＩＳトランジスタを半導体層の膜厚が小さい第１半導体層部１０Ａに形成し、アナログ回路を構成するＭＩＳトランジスタを第２半導体層部１０Ｂに形成することにより、デジタル回路とアナログ回路が混載した半導体装置であって、ＳＯＩ層の利点をも有する半導体装置を製造することができる。
【００３４】
なお、本発明の半導体装置の製造方法は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、ＬＤＤ領域２８を設ける場合について説明したが、これに限定されず設けなくてもよい。また、ゲート電極２２ａ，ｂやソース／ドレイン領域２６ａ，ｂ上にシリサイド層が設けられていてもよい。また、本実施の形態では、半導体層の膜厚が異なる領域が２種（第１領域Ｒ１および第２領域Ｒ２）である場合を例示したが、これに限定されず、３種以上の領域を有していてもよい。
【図面の簡単な説明】
【００３５】
【図１】本実施の形態の製造方法により形成される半導体装置を模式的に示す断面図。
【図２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図３】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図４】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図５】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【符号の説明】
【００３６】
６  支持基板、  ８  絶縁層、  １０  半導体層、  １０Ａ  第１半導体層部、  １０Ｂ  第２半導体層部、  １２  ボディ領域、  １４  素子分離領域、  １６  堆積半導体層、  ２０ａ，ｂ  ゲート絶縁層、  ２２ａ，ｂ  ゲート電極、  ２４ａ，ｂ  サイドウォール絶縁層、  ２６ａ，ｂ  ソース／ドレイン領域、２８ａ，ｂ  ＬＤＤ領域、  熱酸化膜３０、  Ｍ１  マスク層  １００Ａ，Ｂ  ＭＩＳトランジスタ１００
【図１】
2005286142.tif 000003
【図２】
2005286142.tif 000004
【図３】
2005286142.tif 000005
【図４】
2005286142.tif 000006
【図５】
2005286142.tif 000007