(57)【要約】【課題】通常の入力端子を使用せずに、ＥＳＤ保護回路を使用して内部回路に任意の入力試験電圧を与えることができるようにし、ＡＤコンバータや高速信号ＩＦ等のように高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができるようにする。【解決手段】試験モード時には、入力試験電圧制御端子１９から制御回路１７に入力試験電圧制御電圧Ｖcontを与え、制御回路１７はＥＳＤ保護回路１６を制御し、入力試験電圧制御電圧Ｖcontに対応する任意の入力試験電圧ＶtestをＥＳＤ保護回路１６から内部回路１４に与える。【選択図】          図１
2005283348.tif 000002
【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路と、
通常モード時には、前記ＥＳＤ保護回路をＥＳＤ保護回路として機能させ、試験モード時には、前記ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるように前記ＥＳＤ保護回路を制御する制御回路を有する
ことを特徴とする半導体装置。
【請求項２】
同一の入力端子に複数のＥＳＤ保護回路が接続されており、
前記ＥＳＤ保護回路は、前記複数のＥＳＤ保護回路の一部分である
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御する入力試験電圧制御電圧を入力する増幅回路を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御するデジタル信号からなる入力試験電圧制御信号をアナログ電流に変換するＤＡコンバータを有する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記制御回路が前記ＥＳＤ保護回路に与える制御電圧又は前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を測定し、測定結果を外部に出力するモニタ回路を有する
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路をＥＳＤ（electrostatic discharge：静電放電）から保護するＥＳＤ保護回路を内部回路の試験回路として利用する半導体装置に関する。
【背景技術】
【０００２】
従来、ＡＤコンバータや高速信号ＩＦ等を搭載する半導体装置においては、ＥＳＤによる内部回路の入力トランジスタの破壊を防止するために、ＥＳＤによる過電圧を吸収するＥＳＤ保護回路が搭載されている。
【０００３】
図１７は従来の半導体装置の一例の要部を示す回路図である。図１７中、１は入力端子、２は内部回路、３はＥＳＤ保護回路であり、４は電源電圧ＶＤＤを供給するＶＤＤ電源線、５は接地電圧ＶＳＳを供給するＶＳＳ電源線、６、７はＰＭＯＳトランジスタ、８、９はＮＭＯＳトランジスタ、１０は抵抗である。
【０００４】
ＥＳＤ保護回路３は、通常モード時には、ＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ８が導通状態となり、ＰＭＯＳトランジスタ７のゲートには電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ９のゲートは接地される。
【０００５】
この結果、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ９が共に非導通状態となり、ＥＳＤによる過電圧に対して、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ９がドレイン・ソース間の降伏により導通状態となり、内部回路２を保護する働きをする。
【０００６】
図１８は従来の半導体装置の他の例の要部を示す回路図である。図１８に示す従来の半導体装置は、図１７に示す従来の半導体装置が備えるＥＳＤ保護回路３と回路構成の異なるＥＳＤ保護回路１１を設け、その他については、図１７に示す従来の半導体装置と同様に構成したものである。
【０００７】
ＥＳＤ保護回路１１は、入力信号の高速化に対応するため、ＥＳＤ保護回路３が備える抵抗１０を設けず、その他については、ＥＳＤ保護回路３と同様に構成したものである。ＥＳＤ保護回路１１によれば、抵抗１０の寄生容量による入力信号の減衰を避けることができ、入力信号の高速化に対応することができる。しかし、抵抗１０がないので、ＥＳＤ保護回路１１のＥＳＤ耐圧は、ＥＳＤ保護回路３よりも低いものとなる。
【０００８】
ところで、半導体装置の内部回路の試験は、ウエハ状態又はパッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験は、ウエハ状態での試験が困難である。なぜなら、ウエハ状態での試験の場合、テスタのプローブを半導体装置の入力端子に当てるため、ＥＳＤ耐圧が強いことが望まれるが、前述したように、高速信号を処理する半導体装置のＥＳＤ耐圧は弱いものとなっているからである。
【０００９】
そこで、ＡＤコンバータや高速信号ＩＦ等のように高速信号を処理する半導体装置の内部回路の試験は、通常、パッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うことができれば、パッケージ組み立て工程を行う前に不良品を判別することができ、効率的である。
【００１０】
しかしながら、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うために、通常の入力端子を使用しない内部試験回路を搭載することはチップ面積の増大を招くことになるので、ＥＳＤ保護回路を利用することができれば好都合である。そこで、従来、ＥＳＤ保護回路を内部試験回路に利用するように構成された半導体装置が提案されている（例えば、特許文献１、２参照）。
【００１１】
特許文献１の図８に記載の半導体装置は、試験モード時、試験対象でない入力端子にはＥＳＤ保護回路を利用してＬレベル電圧を与え、試験対象の入力端子には試験信号を与えるというものである。特許文献２に記載の半導体装置は、試験モード時、ＥＳＤ保護回路を利用して全ての入力端子にＬレベル電圧又はＨレベル電圧を与えるというものである。
【特許文献１】特開２００１―１５６８７号公報（図８）
【特許文献２】特開２００３―１１４２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１の図８に記載の半導体装置は、試験モード時、試験対象でない入力端子にはＥＳＤ保護回路を利用してＬレベル電圧を与えるが、試験対象の入力端子には内部回路に与える電圧を与えるものであることから、試験対象の入力端子にテスタのプローブを接触させる必要がある。このため、高速信号を処理する半導体装置の場合には、試験対象の入力端子に接続されている内部回路をＥＳＤから十分に保護できないという問題点がある。
【００１３】
これに対して、特許文献２に記載の半導体装置は、ＥＳＤ保護回路を使用して内部回路に試験電圧を印加することができるので、入力端子にテスタのプローブを接触させる必要がなく、内部回路をＥＳＤから保護することができるが、内部回路には電源電圧ＶＤＤ又は接地電圧ＶＳＳしか与えることができない。
【００１４】
しかしながら、ＡＤコンバータの場合には、入力電圧は微小振幅の電圧であり、入力電圧と基準電圧とを比較する比較器の閾値は様々の値を取る。また、高速信号ＩＦに至っては、入力電圧は動的に変化する。したがって、特許文献２に記載の半導体装置は、ＡＤコンバータや高速信号ＩＦ等のように高速信号を処理する内部回路を搭載する半導体装置には適用することができない。
【００１５】
本発明は、かかる点に鑑み、通常の入力端子を使用せずに、ＥＳＤ保護回路を使用して内部回路に任意の入力試験電圧を与えることができるようにし、ＡＤコンバータや高速信号ＩＦ等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、ＥＳＤ保護回路と、通常モード時には、前記ＥＳＤ保護回路をＥＳＤ保護回路として機能させ、試験モード時には、前記ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるように前記ＥＳＤ保護回路を制御する制御回路を有するというものである。
【発明の効果】
【００１７】
本発明によれば、ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるようにＥＳＤ保護回路を制御する制御回路を有するので、通常の入力端子を使用せずに、内部回路に任意の入力試験電圧を与えることができる。したがって、ＡＤコンバータや高速信号ＩＦ等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができる。
【発明を実施するための最良の形態】
【００１８】
以下、図１〜図１６を参照して、本発明の第１実施形態〜第１２実施形態について説明する。
【００１９】
（第１実施形態）
図１は本発明の第１実施形態の要部を示す回路図である。図１中、１２は通常モード時に内部回路に与えるべき入力信号ＳＩＮ用の入力端子、１３は入力信号ＳＩＮを内部回路に伝送する入力信号線、１４はＡＤコンバータや高速信号ＩＦ等の内部回路、１５は内部回路１４から出力される出力信号ＳＯＵＴ用の出力端子である。
【００２０】
１６はＥＳＤ保護回路、１７はＥＳＤ保護回路１６を制御する制御回路であり、通常モード時には、ＥＳＤ保護回路１６をＥＳＤ保護回路そのものとして機能させ、試験モード時には、ＥＳＤ保護回路１６と共に内部試験回路１８を構成するものである。１９は試験モード時に内部回路１４の入力端１４Ａに与える入力試験電圧Ｖtestを制御する入力試験電圧制御電圧Ｖcontが印加される入力試験電圧制御端子である。
【００２１】
ＥＳＤ保護回路１６において、２０は電源電圧ＶＤＤを供給するＶＤＤ電源線、２１は接地電圧ＶＳＳを供給するＶＳＳ電源線、２２、２３はＥＳＤ保護用のＰＭＯＳトランジスタ、２４、２５はＥＳＤ保護用のＮＭＯＳトランジスタである。
【００２２】
ＰＭＯＳトランジスタ２２、２３は、ソースをＶＤＤ電源線２０に接続され、ドレインを入力信号線１３に接続され、ゲートを制御回路１７の出力端２６に接続されている。
【００２３】
ＮＭＯＳトランジスタ２４、２５は、ソースをＶＳＳ電源線２１に接続され、ドレインを入力信号線１３に接続され、ゲートを制御回路１７の出力端２７に接続されている。
【００２４】
図２は制御回路１７の構成を示す回路図である。図２中、２８は差動増幅回路であり、２９、３０は駆動素子をなすＮＭＯＳトランジスタ、３１、３２は負荷素子をなすＰＭＯＳトランジスタ、３３はＮＭＯＳトランジスタ２９、３０の活性、非活性を制御するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ３１、３２の代わりに抵抗を設けるようにしても良い。
【００２５】
ＰＭＯＳトランジスタ３１は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ３２は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及び制御回路１７の出力端２６に接続されている。
【００２６】
ＮＭＯＳトランジスタ２９は、ドレインをＰＭＯＳトランジスタ３１のドレインに接続され、ソースをＮＭＯＳトランジスタ３３のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。なお、基準電圧Ｖrefは、内部で生成するようにしても良いし、外部から供給するようにしても良い。
【００２７】
ＮＭＯＳトランジスタ３０は、ドレインをＰＭＯＳトランジスタ３２のドレインに接続され、ソースをＮＭＯＳトランジスタ３３のドレインに接続され、ゲートを入力試験電圧制御端子１９に接続されている。ＮＭＯＳトランジスタ３３のソースはＶＳＳ電源線２１に接続されている。
【００２８】
３４は試験モード時にＮＭＯＳトランジスタ３３、２４、２５に流れる電流を設定する電流設定回路であり、３５は定電流源、３６はＮＭＯＳトランジスタである。定電流源３５は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ３６のドレインに接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。
【００２９】
ＮＭＯＳトランジスタ３６は、ソースをＶＳＳ電源線２１に接続され、ゲートをドレイン、ＮＭＯＳトランジスタ３３のゲート及び制御回路１７の出力端２７に接続されており、ＮＭＯＳトランジスタ３３、２４、２５とでカレントミラー回路を構成している。
【００３０】
３７は試験モード選択信号ＴＭにより導通、非導通が制御されるＮＭＯＳトランジスタであり、ドレインを制御回路１７の出力端２７に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。試験モード選択信号ＴＭは、通常モード時にはＨレベル（電源電圧ＶＤＤ）、試験モード時にはＬレベル（接地電圧ＶＳＳ）とされる（以下、同様である）。
【００３１】
このように構成された本発明の第１実施形態においては、通常モード時には、定電流源３５は非活性状態（Ｉｂ＝０）、試験モード選択信号ＴＭはＨレベルとされる。この結果、ＮＭＯＳトランジスタ３７は導通状態、制御回路１７の出力端２７の電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。
【００３２】
また、ＮＭＯＳトランジスタ３３のゲート電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ３３は非導通状態、差動増幅回路２８は非活性状態、制御回路１７の出力端２６の電圧は電源電圧ＶＤＤとなる。この結果、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。
【００３３】
このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５が非導通状態となるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。
【００３４】
これに対して、試験モード時には、定電流源３５は活性状態、試験モード選択信号ＴＭはＬレベルとされる。この結果、ＮＭＯＳトランジスタ３７は非導通状態となり、ＮＭＯＳトランジスタ３３、２４、２５には、ＮＭＯＳトランジスタ３６とのｇｍ比で決定される電流が流れる。
【００３５】
ここに、差動増幅回路２８は活性化されるので、図３に示すように、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力させる入力試験電圧Ｖtestを変化させることができる。即ち、試験モード時には、ＥＳＤ保護回路１６から内部回路１４に対して電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。
【００３６】
以上のように、本発明の第１実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【００３７】
（第２実施形態）
図４は本発明の第２実施形態の要部を示す回路図である。本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路３８を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路３８とＥＳＤ保護回路１６とで内部試験回路３９が構成される。
【００３８】
制御回路３８において、４０は差動増幅回路であり、４１、４２は駆動素子をなすＰＭＯＳトランジスタ、４３、４４は負荷素子をなすＮＭＯＳトランジスタ、４５はＰＭＯＳトランジスタ４１、４２の活性、非活性を制御するＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ４３、４４の代わりに抵抗を設けるようにしても良い。
【００３９】
ＰＭＯＳトランジスタ４５は、ソースをＶＤＤ電源線２０に接続されている。ＰＭＯＳトランジスタ４１は、ソースをＰＭＯＳトランジスタ４５のドレインに接続され、ドレインをＮＭＯＳトランジスタ４３のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。
【００４０】
ＰＭＯＳトランジスタ４２は、ソースをＰＭＯＳトランジスタ４５のドレインに接続され、ドレインをＮＭＯＳトランジスタ４４のドレイン及び制御回路３８の出力端４６に接続され、ゲートを入力試験電圧制御端子１９に接続されている。
【００４１】
ＮＭＯＳトランジスタ４３は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。ＮＭＯＳトランジスタ４４は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。
【００４２】
４７は試験モード時にＰＭＯＳトランジスタ４５、２２、２３に流れる電流を設定する電流設定回路であり、４８はＰＭＯＳトランジスタ、４９は定電流源である。ＰＭＯＳトランジスタ４８は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン、ＰＭＯＳトランジスタ４５のゲート及び制御回路３８の出力端５０に接続されている。
【００４３】
定電流源４９は、上流端をＰＭＯＳトランジスタ４８のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。なお、ＰＭＯＳトランジスタ４８とＰＭＯＳトランジスタ４５、２２、２３とでカレントミラー回路が構成されている。
【００４４】
５１は反転試験モード選択信号／ＴＭにより導通、非導通が制御されるＰＭＯＳトランジスタであり、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路３８の出力端５０に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。反転試験モード選択信号／ＴＭは、通常モード時にはＬレベル、試験モード時にはＨレベルとされる（以下、同様である）。
【００４５】
このように構成された本発明の第２実施形態においては、通常モード時には、定電流源４９は非活性状態（Ｉｂ＝０）、反転試験動作モード信号／ＴＭはＬレベルとされる。この結果、ＰＭＯＳトランジスタ５１は導通状態、制御回路３８の出力端５０の電圧は電源電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。
【００４６】
また、ＰＭＯＳトランジスタ４５は非導通状態、差動増幅回路４０は非活性状態となり、制御回路３８の出力端４６の電圧は接地電圧ＶＳＳとなる。この結果、ＮＭＯＳトランジスタ２４、２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。
【００４７】
このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。
【００４８】
これに対して、試験モード時には、定電流源４９は活性状態、反転試験動作モード信号／ＴＭはＨレベルとされる。この結果、ＰＭＯＳトランジスタ４５は非導通状態となり、ＰＭＯＳトランジスタ４５、２２、２３には、ＰＭＯＳトランジスタ４８とのｇｍ比で決定される電流が流れる。
【００４９】
ここに、差動増幅回路４０は活性化されるので、図５に示すように、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。
【００５０】
以上のように、本発明の第２実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【００５１】
（第３実施形態）
図６は本発明の第３実施形態の要部を示す回路図である。本発明の第３実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路５２を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路５２とＥＳＤ保護回路１６とで内部試験回路５３が構成される。
【００５２】
制御回路５２において、５４は試験モード時にＥＳＤ保護回路１６のＰＭＯＳトランジスタ２２、２３のゲート電圧を制御する第１制御回路、５５は試験モード時にＥＳＤ保護回路１６のＮＭＯＳトランジスタ２４、２５のゲート電圧を制御する第２制御回路である。
【００５３】
第１制御回路５４において、５６は差動増幅回路であり、５７、５８は駆動素子をなすＰＭＯＳトランジスタ、５９、６０は負荷素子をなすＮＭＯＳトランジスタ、６１はＰＭＯＳトランジスタ５７、５８の活性、非活性を制御するＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ５９、６０の代わりに抵抗を設けるようにしても良い。
【００５４】
ＰＭＯＳトランジスタ６１は、ソースをＶＤＤ電源線２０に接続されている。ＰＭＯＳトランジスタ５７は、ソースをＰＭＯＳトランジスタ６１のドレインに接続され、ドレインをＮＭＯＳトランジスタ５９のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。
【００５５】
ＰＭＯＳトランジスタ５８は、ソースをＰＭＯＳトランジスタ６１のドレインに接続され、ドレインをＮＭＯＳトランジスタ６０のドレイン及び制御回路５２の出力端６２に接続され、ゲートを入力試験電圧制御端子１９に接続されている。
【００５６】
ＮＭＯＳトランジスタ５９は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。ＮＭＯＳトランジスタ６０は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。
【００５７】
６３は試験モード時にＰＭＯＳトランジスタ６１に流れる電流を設定する電流設定回路であり、６４はＰＭＯＳトランジスタ、６５は定電流源である。ＰＭＯＳトランジスタ６４は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及びＰＭＯＳトランジスタ６１のゲートに接続されている。
【００５８】
定電流源６５は、上流端をＰＭＯＳトランジスタ６４のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。なお、ＰＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６１とでカレントミラー回路が構成されている。
【００５９】
６６は反転試験モード選択信号／ＴＭにより導通、非導通が制御されるＰＭＯＳトランジスタであり、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路５２の出力端６２に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。
【００６０】
第２制御回路５５において、６７は差動増幅回路であり、６８、６９は駆動素子をなすＮＭＯＳトランジスタ、７０、７１は負荷素子をなすＰＭＯＳトランジスタ、７２はＮＭＯＳトランジスタ６８、６９の活性、非活性を制御するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０、７１の代わりに抵抗を設けるようにしても良い。
【００６１】
ＰＭＯＳトランジスタ７０は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ７１は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。
【００６２】
ＮＭＯＳトランジスタ６８は、ドレインをＰＭＯＳトランジスタ７０のドレインに接続され、ソースをＮＭＯＳトランジスタ７２のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。
【００６３】
ＮＭＯＳトランジスタ６９は、ドレインをＰＭＯＳトランジスタ７１のドレイン及び制御回路５２の出力端７３に接続され、ソースをＮＭＯＳトランジスタ７２のドレインに接続され、ゲートを入力試験電圧制御端子１９に接続されている。ＮＭＯＳトランジスタ７２のソースはＶＳＳ電源線２１に接続されている。
【００６４】
７４は試験モード時にＮＭＯＳトランジスタ７２に流れる電流を設定する電流設定回路であり、７５は定電流源、７６はＮＭＯＳトランジスタである。定電流源７５は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ７６のドレインに接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。
【００６５】
ＮＭＯＳトランジスタ７６は、ソースをＶＳＳ電源線２１に接続され、ゲートをドレイン、ＮＭＯＳトランジスタ７２のゲートに接続されており、ＮＭＯＳトランジスタ７２とでカレントミラー回路を構成している。
【００６６】
７７は試験モード選択信号ＴＭにより導通、非導通が制御されるＮＭＯＳトランジスタであり、ドレインを制御回路５２の出力端７３に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。
【００６７】
このように構成された本発明の第３実施形態においては、通常モード時には、定電流源６５、７５は非活性状態（Ｉｂ＝０）、試験動作モード信号ＴＭはＨレベル、反転試験動作モード信号／ＴＭはＬレベルとされる。
【００６８】
この結果、ＰＭＯＳトランジスタ６１は非導通状態、差動増幅回路５６は非活性状態、ＰＭＯＳトランジスタ６６は導通状態、制御回路５２の出力端６２の電圧は電源電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。
【００６９】
また、ＮＭＯＳトランジスタ７２は非導通状態、差動増幅回路６７は非活性状態、ＮＭＯＳトランジスタ７７は導通状態、制御回路５２の出力端７３の電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ２４、２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。
【００７０】
このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態とされるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。
【００７１】
これに対して、試験モード時には、定電流源６５、７５は活性状態、試験動作モード信号ＴＭはＬレベル、反転試験動作モード信号／ＴＭはＨレベルとされる。この結果、ＰＭＯＳトランジスタ６１には、ＰＭＯＳトランジスタ６４とのｇｍ比で決定される電流が流れ、差動増幅回路５６は活性状態とされる。
【００７２】
また、ＮＭＯＳトランジスタ７２には、ＮＭＯＳトランジスタ７６とのｇｍ比で決定される電流が流れ、差動増幅回路６７は活性状態とされる。また、ＰＭＯＳトランジスタ６６及びＮＭＯＳトランジスタ７７は非導通状態とされる。
【００７３】
したがって、試験モード時には、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。
【００７４】
以上のように、本発明の第３実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【００７５】
なお、本発明の第３実施形態においては、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートを入力試験電圧制御端子１９に接続しているが、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートをそれぞれ別の入力試験電圧制御端子に接続し、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートに別々の入力試験電圧制御電圧を与えるようにしても良い。
【００７６】
（第４実施形態）
図７は本発明の第４実施形態の要部を示す回路図である。本発明の第４実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路７８を設けると共に、入力試験電圧制御端子１９の代わりに、入力試験電圧制御端子７９0〜７９n（入力試験電圧制御端子７９3〜７９n-1は図示を省略）を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路７８とＥＳＤ保護回路１６とで内部試験回路８０が構成される。
【００７７】
制御回路７８において、８１は入力試験電圧制御端子７９0〜７９nに与えられるデジタル信号からなる入力試験電圧制御信号Ｄ０〜Ｄｎをアナログ電流に変換するＤＡＣ（デジタル・アナログ・コンバータ）部である。
【００７８】
８２0〜８２nはＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ８２3〜８２n-1は図示を省略）、８３0〜８３nはＮＭＯＳトランジスタ８２0〜８２nに対応して設けられている電流供給用のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ８３3〜８３n-1は図示を省略）である。８４は入力試験電圧制御信号Ｄ０〜Ｄｎを変換してなるアナログ電流が流れるＮＭＯＳトランジスタである。
【００７９】
ＰＭＯＳトランジスタ８３i（但し、ｉ＝０、１、・・・、ｎ）は、ソースをＶＤＤ電源線２０に接続されている。ＮＭＯＳトランジスタ８２iは、ドレインをＰＭＯＳトランジスタ８３iのドレインに接続され、ソースをＮＭＯＳトランジスタ８４のソースに接続され、ゲートに入力試験電圧制御信号Ｄｉが供給されるように構成されている。ＮＭＯＳトランジスタ８４は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。
【００８０】
８５はＰＭＯＳトランジスタ、８６は定電流源であり、ＰＭＯＳトランジスタ８５及び定電流源８６でＰＭＯＳトランジスタ８３0〜８３nに流れる電流を設定する電流設定回路が構成されている。
【００８１】
ＰＭＯＳトランジスタ８５は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及びＰＭＯＳトランジスタ８３0〜８３nのゲートに接続されており、ＰＭＯＳトランジスタ８３0〜８３nとでカレントミラー回路を構成している。
【００８２】
定電流源８６は、上流端をＰＭＯＳトランジスタ８５のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉｂ＝０）、試験モード時には活性状態とされる。
【００８３】
８７〜８９はＮＭＯＳトランジスタ、９０は抵抗、９１はトランスファゲート、９２、９３は制御回路７８の出力端である。ＮＭＯＳトランジスタ８７は、ドレインをＮＭＯＳトランジスタ８８のゲートに接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。
【００８４】
ＮＭＯＳトランジスタ８８は、ゲートをＮＭＯＳトランジスタ８４のゲートに接続され、ソースをＶＳＳ電源線２１に接続されており、ＮＭＯＳトランジスタ８４とでカレントミラー回路を構成している。抵抗９０は、一端をＶＤＤ電源線２０に接続され、他端をＮＭＯＳトランジスタ８８のドレイン及び制御回路７８の出力端９２に接続されている。
【００８５】
トランスファゲート９１は、抵抗９０とＮＭＯＳトランジスタ８８のドレインとの接続点と制御回路７８の出力端９３との間に接続されており、試験モード選択信号ＴＭがＨレベルのときは非導通状態、試験モード選択信号ＴＭがＬレベルのときは導通状態となる。
【００８６】
ＮＭＯＳトランジスタ８９は、ドレインを制御回路７８の出力端９３に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。
【００８７】
このように構成された本発明の第４実施形態においては、通常モード時には、定電流源８６は非活性状態（Ｉｂ＝０）、試験モード選択信号ＴＭはＨレベルとされる。この結果、ＤＡＣ部８１は非活性状態、ＮＭＯＳトランジスタ８７は導通状態、ＮＭＯＳトランジスタ８８は非導通状態、トランスファゲート９１は非導通状態、ＮＭＯＳトランジスタ８９は導通状態となる。
【００８８】
したがって、通常モード時には、制御回路７８の出力端９２の電圧は電源電圧ＶＤＤ、制御回路７８の出力端９３の電圧は接地電圧ＶＳＳとなり、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となる。この結果、ＥＳＤ保護回路１６は、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。
【００８９】
これに対して、試験モード時には、定電流源８６は活性状態、試験モード選択信号ＴＭはＬレベルとなる。この結果、ＤＡＣ部８１は活性状態、ＮＭＯＳトランジスタ８７は非導通状態、トランスファゲート９１は導通状態、ＮＭＯＳトランジスタ８９は非導通状態となる。
【００９０】
したがって、ＮＭＯＳトランジスタ８４には、入力試験電圧制御信号Ｄ０〜Ｄｎに対応した電流が流れ、ＮＭＯＳトランジスタ８８には、ＮＭＯＳトランジスタ８４とのｇｍ比に応じた電流が流れる。
【００９１】
ここに、例えば、ｎ＝２、ＰＭＯＳトランジスタ８５、８３0、８３1、８３2のｇｍ比を１：１：２：４、抵抗９０に流れる電流をＩtestとすると、入力試験電圧制御信号Ｄ０〜Ｄ２と電流Ｉtestとの関係は図８に示すようになる。なお、制御回路７８の出力端９２、９３の電圧は、抵抗９０の抵抗値をＲとすれば、［ＶＤＤ−Ｉtest×Ｒ］となる。
【００９２】
したがって、試験モード時には、入力試験電圧制御端子７９0〜７９nに与える入力試験電圧制御信号Ｄ０〜Ｄｎを変化させると、ＥＳＤ保護回路１６から出力される内部回路１４への入力試験電圧Ｖtestを変化させることができる。
【００９３】
以上のように、本発明の第４実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【００９４】
（第５実施形態）
図９は本発明の第５実施形態の要部を示す回路図である。本発明の第５実施形態は、図７に示す本発明の第４実施形態が備える制御回路７８と回路構成の異なる制御回路９４を設け、その他については、図７に示す本発明の第４実施形態と同様に構成したものであり、試験モード時には、制御回路９４とＥＳＤ保護回路１６とで内部試験回路９５が構成される。
【００９５】
制御回路９４において、９６は入力試験電圧制御端子７９0〜７９nに与えられるデジタル信号からなる入力試験電圧制御信号Ｄ０〜Ｄｎをアナログ電流に変換するＤＡＣ（デジタル・アナログ・コンバータ）部である。
【００９６】
９７0〜９７nはＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ９７3〜９７n-1は図示を省略）、９８0〜９８nはＰＭＯＳトランジスタ９７0〜９７nに対応して設けられているＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ９８3〜９８n-1は図示を省略）である。９９は入力試験電圧制御信号Ｄ０〜Ｄｎを変換してなるアナログ電流が流れるＰＭＯＳトランジスタである。
【００９７】
ＰＭＯＳトランジスタ９９は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ９７iは、ソースをＰＭＯＳトランジスタ９９のドレインに接続され、ドレインをＮＭＯＳトランジスタ９８iのドレインに接続され、ゲートに入力試験電圧制御信号Ｄｉが供給されるように構成されている。ＮＭＯＳトランジスタ９８iのソースはＶＳＳ電源線２１に接続されている。
【００９８】
１００は定電流源、１０１はＮＭＯＳトランジスタであり、定電流源１００及びＮＭＯＳトランジスタ１０１でＮＭＯＳトランジスタ９８0〜９８nに流れる電流を設定する電流設定回路が構成されている。
【００９９】
定電流源１００は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ１０１のドレインに接続されており、通常モード時には非活性状態（Ｉｂ＝０）、試験モード時には活性状態とされる。ＮＭＯＳトランジスタ１０１は、ゲートをドレイン及びＮＭＯＳトランジスタ９８0〜９８nのゲートに接続されており、ＮＭＯＳトランジスタ９８0〜９８nとでカレントミラー回路が構成されている。
【０１００】
１０２〜１０４はＰＭＯＳトランジスタ、１０５は抵抗、１０６はトランスファゲート、１０７、１０８は制御回路９４の出力端である。ＰＭＯＳトランジスタ１０２は、ソースをＶＤＤ電源線２０に接続され、ドレインをＰＭＯＳトランジスタ１０３のゲートに接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。
【０１０１】
ＰＭＯＳトランジスタ１０３は、ソースをＶＤＤ電源線２０に接続され、ゲートをＰＭＯＳトランジスタ９９のドレインに接続され、ドレインを抵抗１０５の一端及び制御回路９４の出力端１０８に接続されており、抵抗１０５の他端は、ＶＳＳ電源線２１に接続されている。なお、ＰＭＯＳトランジスタ９９とＰＭＯＳトランジスタ１０３とでカレントミラー回路が構成されている。
【０１０２】
トランスファゲート１０６は、ＰＭＯＳトランジスタ１０３のドレインと制御回路９４の出力端１０７との間に接続されており、反転試験モード選択信号／ＴＭがＨレベルのときは導通状態、反転試験モード選択信号／ＴＭがＬレベルのときは非導通状態とされる。
【０１０３】
ＰＭＯＳトランジスタ１０４は、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路９４の出力端１０７に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。
【０１０４】
このように構成された本発明の第５実施形態においては、通常モード時には、定電流源１００は非活性状態（Ｉｂ＝０）、反転試験モード選択信号／ＴＭはＬレベルとなる。この結果、ＤＡＣ部９６は非活性状態、ＰＭＯＳトランジスタ１０２は導通状態、ＰＭＯＳトランジスタ１０３は非導通状態、トランスファゲート１０６は非導通状態、ＰＭＯＳトランジスタ１０４は導通状態となる。
【０１０５】
したがって、通常モード時には、制御回路９４の出力端１０７の電圧は電源電圧ＶＤＤ、制御回路９４の出力端１０８の電圧は接地電圧ＶＳＳとなり、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となる。この結果、ＥＳＤ保護回路１６は、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。
【０１０６】
これに対して、試験モード時には、定電流源１００は活性状態、反転試験モード選択信号／ＴＭはＨレベルとなる。この結果、ＤＡＣ部９６は活性状態、ＰＭＯＳトランジスタ１０２は非導通状態、トランスファゲート１０６は導通状態、ＰＭＯＳトランジスタ１０４は非導通状態となる。
【０１０７】
したがって、ＰＭＯＳトランジスタ９９には、入力試験電圧制御信号Ｄ０〜Ｄｎに対応した電流が流れ、ＰＭＯＳトランジスタ１０３には、ＰＭＯＳトランジスタ９９とのｇｍ比に応じた電流が流れる。ここで、抵抗１０５に流れる電流Ｉtest、抵抗１０５の抵抗値をＲとすれば、制御回路９４の出力端１０７、１０８の電圧は、Ｉtest×Ｒとなる。
【０１０８】
したがって、試験モード時には、入力試験電圧制御端子７９1〜７９nに与える入力試験電圧制御信号Ｄ０〜Ｄｎを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。
【０１０９】
以上のように、本発明の第５実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１１０】
（第６実施形態）
図１０は本発明の第６実施形態の要部を示す回路図である。本発明の第６実施形態は、図１に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路１７と、ＥＳＤ保護回路１０９の一部分をなすＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４からなるＥＳＤ保護回路１１０とで内部試験回路１１１を構成し、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０１１１】
ＥＳＤ保護回路１０９において、１１２はＰＭＯＳトランジスタ２３に対応して設けられたインバータであり、入力端をＶＳＳ電源線２１に接続され、出力端をＰＭＯＳトランジスタ２３のゲートに接続されている。この結果、ＰＭＯＳトランジスタ２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２３は常に非導通状態とされる。
【０１１２】
１１３はＮＭＯＳトランジスタ２５に対応して設けられたインバータであり、入力端をＶＤＤ電源線２０に接続され、出力端をＮＭＯＳトランジスタ２５のゲートに接続されている。この結果、ＮＭＯＳトランジスタ２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２５は常に非導通状態とされる。
【０１１３】
本発明の第６実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１１４】
（第７実施形態）
図１１は本発明の第７実施形態の要部を示す回路図である。本発明の第７実施形態は、図４に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路３８と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１４を構成し、その他については、図４に示す本発明の第２実施形態と同様に構成したものである。
【０１１５】
本発明の第７実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１１６】
（第８実施形態）
図１２は本発明の第８実施形態の要部を示す回路図である。本発明の第８実施形態は、図６に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路５２と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１５を構成し、その他については、図６に示す本発明の第３実施形態と同様に構成したものである。
【０１１７】
本発明の第８実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１１８】
（第９実施形態）
図１３は本発明の第９実施形態の要部を示す回路図である。本発明の第９実施形態は、図７に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路７８と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１６を構成し、その他については、図７に示す本発明の第４実施形態と同様に構成したものである。
【０１１９】
本発明の第９実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１２０】
（第１０実施形態）
図１４は本発明の第１０実施形態の要部を示す回路図である。本発明の第１０実施形態は、図９に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路９４と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１７を構成し、その他については、図９に示す本発明の第５実施形態と同様に構成したものである。
【０１２１】
本発明の第１０実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１２２】
（第１１実施形態）
図１５は本発明の第１１実施形態の要部を示す回路図である。本発明の第１１実施形態は、本発明の第１実施形態が設ける制御回路１７と同一回路構成の制御回路１７Ａを設け、制御回路１７Ａで４個のＥＳＤ保護回路を制御するようにしたものである。
【０１２３】
図１５中、１１８1〜１１８4は通常動作時に内部回路に与えるべき入力信号ＳＩＮ１〜ＳＩＮ４用の入力端子、１１９1〜１１９4は入力信号ＳＩＮ１〜ＳＩＮ４を内部回路に伝送する入力信号線、１２０1〜１２０4はＥＳＤ保護回路・内部回路部、１２１1〜１２１4は出力信号ＳＯＵＴ１〜ＳＯＵＴ４用の出力端子である。
【０１２４】
ＥＳＤ保護回路・内部回路部１２０1において、１２２1はＥＳＤ保護回路、１２３1は内部回路である。ＥＳＤ保護回路１２２1は、本発明の第１実施形態が備えるＥＳＤ保護回路１６と同一の回路構成のものである。ＥＳＤ保護回路・内部回路部１２０2〜１２０4も、内部回路１２３2〜１２３4（図示は省略）に対応してＥＳＤ保護回路１２２1と同様の回路構成のＥＳＤ保護回路１２２2〜１２２4（図示は省略）を設けている。
【０１２５】
本発明の第１１実施形態によれば、１個の制御回路１７Ａで４個のＥＳＤ保護回路１２２1〜１２２4を制御し、通常モード時には、ＥＳＤ保護回路１２２1〜１２２4をＥＳＤ保護回路そのものとして機能させることができる。
【０１２６】
そして、試験モード時には、入力端子１１８1〜１１８4を使用せずに、ＥＳＤ保護回路１２２1〜１２２4から内部回路１２３1〜１２３4に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１２３1〜１２３4がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
【０１２７】
また、４個のＥＳＤ保護回路１２２1〜１２２4に対して１個の制御回路１７Ａを設けるようにしているので、４個のＥＳＤ保護回路１２２1〜１２２4に対してそれぞれ１個ずつの制御回路を設ける場合に比較してチップ面積及び消費電力を小さくすることができる。
【０１２８】
なお、制御回路１７Ａの代わりに、第２実施形態が備える制御回路３８、第３実施形態が備える制御回路５２、第４実施形態が備える制御回路７８又は第５実施形態が備える制御回路９４と同一回路構成の制御回路を設けるようにしても良い。また、ＥＳＤ保護回路１２２1〜１２２4の代わりに、第６実施形態〜第１０実施形態が備えるＥＳＤ保護回路１０９と同一回路構成のＥＳＤ保護回路を設けるようにしても良い。
【０１２９】
（第１２実施形態）
図１６は本発明の第１２実施形態の要部を示す回路図である。本発明の第１２実施形態は、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧を測定するモニタ回路１２４と、モニタ回路１２４による測定結果を外部に出力するための測定結果出力端子１２５を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０１３０】
本発明の第１２実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧をモニタすることができるので、内部回路１４の試験の精度を高めることができる。
【０１３１】
なお、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧をモニタする代わりに、ＥＳＤ保護回路１６が内部回路１４に与える入力試験電圧Ｖtestをモニタするようにしても良い。また、本発明の第２実施形態〜第１１実施形態についても、同様のモニタ回路１２４及び入力試験電圧測定結果出力端子１２５を設けるようにしても良い。
【０１３２】
ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、以下に述べる半導体装置が含まれる。
【０１３３】
（付記１）ＥＳＤ保護回路と、通常モード時には、前記ＥＳＤ保護回路をＥＳＤ保護回路として機能させ、試験モード時には、前記ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるように前記ＥＳＤ保護回路を制御する制御回路を有することを特徴とする半導体装置。
【０１３４】
（付記２）同一の入力端子に複数のＥＳＤ保護回路が接続されており、前記ＥＳＤ保護回路は、前記複数のＥＳＤ保護回路の一部分であることを特徴とする付記１記載の半導体装置。
【０１３５】
（付記３）前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御する入力試験電圧制御電圧を入力する増幅回路を有することを特徴とする付記１記載の半導体装置。
【０１３６】
（付記４）前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御するデジタル信号からなる入力試験電圧制御信号をアナログ電流に変換するＤＡコンバータを有することを特徴とする付記１記載の半導体装置。
【０１３７】
（付記５）前記制御回路が前記ＥＳＤ保護回路に与える制御電圧又は前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を測定し、測定結果を外部に出力するモニタ回路を有することを特徴とする付記１記載の半導体装置。
【０１３８】
（付記６）前記制御回路は、前記ＥＳＤ保護回路以外のＥＳＤ保護回路も制御することを特徴とする付記１記載の半導体装置。
【０１３９】
（付記７）
前記ＥＳＤ保護回路以外のＥＳＤ保護回路は、前記ＥＳＤ保護回路が保護する内部回路とは別の内部回路に対応して設けられているものであることを特徴とする付記６記載の半導体装置。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備える制御回路の構成を示す回路図である。
【図３】本発明の第１実施形態における入力試験電圧制御信号とＥＳＤ保護回路から出力される入力試験電圧との関係を示す図である。
【図４】本発明の第２実施形態の要部を示す回路図である。
【図５】本発明の第２実施形態における入力試験電圧制御信号とＥＳＤ保護回路から出力される入力試験電圧との関係を示す図である。
【図６】本発明の第３実施形態の要部を示す回路図である。
【図７】本発明の第４実施形態の要部を示す回路図である。
【図８】本発明の第４実施形態における入力試験電圧制御信号と制御回路の抵抗に流れる電流との関係を示す図である。
【図９】本発明の第５実施形態の要部を示す回路図である。
【図１０】本発明の第６実施形態の要部を示す回路図である。
【図１１】本発明の第７実施形態の要部を示す回路図である。
【図１２】本発明の第８実施形態の要部を示す回路図である。
【図１３】本発明の第９実施形態の要部を示す回路図である。
【図１４】本発明の第１０実施形態の要部を示す回路図である。
【図１５】本発明の第１１実施形態の要部を示す回路図である。
【図１６】本発明の第１２実施形態の要部を示す回路図である。
【図１７】従来の半導体装置の一例の要部を示す回路図である。
【図１８】従来の半導体装置の他の例の要部を示す回路図である。
【符号の説明】
【０１４１】
１２…入力端子
１４…内部回路
１６…ＥＳＤ保護回路
１７…制御回路
１８…内部試験回路
３８…制御回路
３９…内部試験回路
５２…制御回路
５３…内部試験回路
７８…制御回路
８０…内部試験回路
９４…制御回路
９５…内部試験回路
１０９…ＥＳＤ保護回路
１１０…ＥＳＤ保護回路
１２２1…ＥＳＤ保護回路
１２３1…内部回路
１２４…モニタ回路
【図１】
2005283348.tif 000003
【図２】
2005283348.tif 000004
【図３】
2005283348.tif 000005
【図４】
2005283348.tif 000006
【図５】
2005283348.tif 000007
【図６】
2005283348.tif 000008
【図７】
2005283348.tif 000009
【図８】
2005283348.tif 000010
【図９】
2005283348.tif 000011
【図１０】
2005283348.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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