(57)【要約】【課題】半導体集積回路の出力バッファに接続された出力レジスタ（フリップフロップ）の動作保証を確実にする。【解決手段】半導体集積回路１００は、出力バッファ群７に接続された出力レジスタ群６と、基準クロックから遅延時間の異なる複数の遅延クロックを生成し、生成された複数の遅延クロックの中から出力レジスタ群６を駆動する遅延クロックを選択して出力レジスタ群６に出力する出力クロック生成回路２と、基準クロックに同期して特定の機能を実行するファンクション回路３と、ファンクション回路３から出力され、出力レジスタ群６に入力されるデータと、出力レジスタ群６から出力されたデータの比較照合を行うことによって、出力レジスタ群６の動作状態をテストするテスト回路５と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックにより動作する半導体集積回路において、
出力バッファに接続された出力レジスタと、
前記基準クロックから遅延時間の異なる複数の遅延クロックを生成し、生成された複数の遅延クロックの中から前記出力レジスタを駆動する遅延クロックを選択して当該出力レジスタに出力する出力クロック生成回路と、
前記基準クロックに同期して特定の機能を実行するファンクション回路と、
前記ファンクション回路から出力され、前記出力レジスタに入力されるデータと、当該出力レジスタから出力されたデータの比較照合を行うことによって、当該出力レジスタの動作状態をテストするテスト回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
基準クロックにより動作する半導体集積回路において、
出力バッファに接続された出力レジスタと、
前記基準クロックから遅延時間の異なる複数の遅延クロックを生成し、生成された複数の遅延クロックの中から前記出力レジスタを駆動する遅延クロックを選択して当該出力レジスタに出力する出力クロック生成回路と、
前記出力レジスタの動作状態をテストするためのテストパターンを生成し、生成されたテストパターンを前記基準クロックに同期して前記出力レジスタに出力し、当該出力レジスタに入力されるデータと、当該出力レジスタから出力されたデータの比較照合を行うテスト回路と、
を備えることを特徴とする半導体集積回路。
【請求項３】
前記テスト回路は、任意のテストパターンを生成可能であり、その生成可能なテストパターンをランダムに選択させるための擬似乱数を発生する擬似乱数発生回路を備え、前記擬似乱数発生回路で発生された擬似乱数に基づいてテストパターンを生成することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記テスト回路は、前記出力レジスタの動作状態のテスト機能を有効にするか無効にするかを指定する信号に応じて動作することを特徴とする請求項１〜３の何れか一項に記載の半導体集積回路。
【請求項５】
前記出力クロック生成回路は、前記基準クロックが入力される位相同期ループ回路に直列接続された複数の遅延素子を備え、当該位相同期ループ回路から出力されたクロックから、前記複数の遅延素子により複数の遅延クロックを生成することを特徴とする請求項１〜４の何れか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロックで動作する半導体集積回路に関する。
【背景技術】
【０００２】
基準クロックで動作する同期回路で構成された半導体集積回路において、データの出力のＡＣ特性（遅延特性）を向上させるために、出力バッファに接続された出力レジスタ（Ｄ型フリップフロップ）の駆動クロックの位相をずらすことがある。この際に、駆動クロックの位相をずらしても、その出力レジスタを正常に動作させるために、入力されるクロックに対し、出力レジスタのセットアップタイム及びホールドタイムの特性を常に満たすように位相を調整する必要がある。出力バッファに接続された出力レジスタの動作を保証するため、特許文献１では、予め集積回路内に、基準クロックに対する遅延時間の異なる複数の遅延クロックを発生させる回路を備え、基準クロックと、該当する出力レジスタに入力されるクロックの位相から、タイミングマージンを確保した遅延クロックを算出して、該当する出力レジスタに供給する半導体集積回路が開示されている。
【特許文献１】特開２００３−２１６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の従来の半導体集積回路では、出力バッファに接続された出力レジスタに供給するクロックの位相調整のみにとどまっていたため、レジスタの正常動作を確実に保証することができないという問題があった。
【０００４】
本発明の課題は、半導体集積回路の出力バッファに接続された出力レジスタ（フリップフロップ）の動作保証を確実にすることである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１に記載の発明は、基準クロックにより動作する半導体集積回路において、
出力バッファに接続された出力レジスタと、
前記基準クロックから遅延時間の異なる複数の遅延クロックを生成し、生成された複数の遅延クロックの中から前記出力レジスタを駆動する遅延クロックを選択して当該出力レジスタに出力する出力クロック生成回路と、
前記基準クロックに同期して特定の機能を実行するファンクション回路と、
前記ファンクション回路から出力され、前記出力レジスタに入力されるデータと、当該出力レジスタから出力されたデータの比較照合を行うことによって、当該出力レジスタの動作状態をテストするテスト回路と、を備えることを特徴としている。
【０００６】
請求項２に記載の発明は、基準クロックにより動作する半導体集積回路において、
出力バッファに接続された出力レジスタと、
前記基準クロックから遅延時間の異なる複数の遅延クロックを生成し、生成された複数の遅延クロックの中から前記出力レジスタを駆動する遅延クロックを選択して当該出力レジスタに出力する出力クロック生成回路と、
前記出力レジスタの動作状態をテストするためのテストパターンを生成し、生成されたテストパターンを前記基準クロックに同期して前記出力レジスタに出力し、当該出力レジスタに入力されるデータと、当該出力レジスタから出力されたデータの比較照合を行うテスト回路と、を備えることを特徴としている。
【０００７】
請求項３に記載の発明は、請求項２に記載の半導体集積回路において、
前記テスト回路は、任意のテストパターンを生成可能であり、その生成可能なテストパターンをランダムに選択させるための擬似乱数を発生する擬似乱数発生回路を備え、前記擬似乱数発生回路で発生された擬似乱数に基づいてテストパターンを生成することを特徴としている。
【０００８】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の半導体集積回路において、前記テスト回路は、前記出力レジスタの動作状態のテスト機能を有効にするか無効にするかを指定する信号に応じて動作することを特徴としている。
【０００９】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の半導体集積回路において、前記出力クロック生成回路は、前記基準クロックが入力される位相同期ループ回路に直列接続された複数の遅延素子を備え、当該位相同期ループ回路から出力されたクロックから、前記複数の遅延素子により複数の遅延クロックを生成することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、テスト回路により、出力バッファに接続された出力レジスタに入力されるデータと、出力レジスタから出力されたデータを比較照合して、出力レジスタの動作状態をテストすることにより、出力レジスタの動作保証が確実になる。
【００１１】
特に、ファンクション回路から出力レジスタに入力されたデータと、出力レジスタから出力されたデータを比較可能にしたことにより、半導体集積回路が搭載された装置が実動作中であっても、出力レジスタの動作状態をテストすることが可能になる。
【００１２】
また、出力レジスタの動作状態をテストするためのテストパターンを発生させ、出力レジスタに入力されるテストパターンと、出力レジスタから出力されたデータを比較可能にしたことにより、半導体集積回路が搭載された装置の実動作以外において、出力レジスタの動作状態をテストすることが可能になる。特に、擬似乱数発生回路を用いてテストパターンを発生することにより、テストの精度を向上させることができる。
【００１３】
更に、基準クロックからの遅延時間が異なる複数の遅延クロックの各々について、出力レジスタの動作状態をテストすることが可能になることにより、テスト性を高めることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施形態について詳細に説明する。
まず、本実施形態における構成について説明する。
【００１５】
図１に、本発明の実施形態に係る半導体集積回路１００の構成を示す。半導体集積回路１００は、複写機、プリンタ等の画像形成装置に搭載され、図１に示すように、内部クロック生成回路１、出力クロック生成回路２、ファンクション回路３、テスト回路５、出力レジスタ群６、出力バッファ群７により構成されている。半導体集積回路１００には、回路を動作させるための基準クロックが入力されている。この基準クロックは、内部クロック生成回路１に入力される。なお、以下の本実施形態では、半導体集積回路１００がｎ個（ｎｂｉｔ）の出力を有するものとする。
【００１６】
内部クロック生成回路１は、ＰＬＬ（Phase Locked Loop；位相同期ループ）回路１１を備え、基準クロックから、出力レジスタ群６以外のＦＦ（Flip Flop）に適用する内部クロックを生成する。内部クロック生成回路１は、ＰＬＬ回路１１の出力よりＣＴＳ（Clock Tree Synthesis）を適用し、ＣＴＳの出力を内部クロックとする。この内部クロックは、ファンクション回路３に出力されるとともに、ＰＬＬ回路１１にフィードバックされる。内部クロックがＰＬＬ回路１１にフィードバックされることで、基準クロックと内部クロックの位相が合わせられる。即ち、基準クロックに対する内部クロックの遅延は０である。
【００１７】
出力クロック生成回路２は、遅延素子２１、２２、２３及び位相選択セレクタ２４により構成され、出力レジスタ群６を構成する各出力レジスタ（ＦＦ）を駆動させるための出力クロックを生成する。遅延素子２１には、ＣＴＳよりファンクション回路３で使用される内部クロックが入力され、３つの遅延素子２１、２２、２３により段階的に遅延され、各々の遅延素子により、遅延時間（位相）の異なる３つの遅延クロックが生成される。遅延素子２１、２２、２３の各々から出力される遅延クロックは、位相選択セレクタ２４に出力される。遅延素子２１から出力される遅延クロックを位相Ｘクロック、遅延素子２２から出力される遅延クロックを位相Ｙクロック、遅延素子２３から出力される遅延クロックを位相Ｚクロックとする。
【００１８】
位相選択セレクタ２４は、遅延素子２１、２２、２３の各出力端子に接続される入力端と、出力レジスタ群６の各出力レジスタのクロック入力端子に接続される出力端を備えている。位相選択セレクタ２４は、入力される位相選択信号に従って、位相Ｘクロック、位相Ｙクロック、位相Ｚクロックの中から、遅延クロックを１つ選択し、選択された遅延クロックを出力クロックとして出力レジスタ群６に供給する。
【００１９】
このように、基準クロックからの遅延時間の異なる複数の遅延クロックの中から、出力レジスタに供給する出力クロックを択一的に選択することにより、出力レジスタに供給する出力クロックの位相を可変にすることができる。
【００２０】
ファンクション回路３は、後述のテスト回路５によるテスト機能とは異なる通常の機能（ファンクション動作）を実行するための回路であり、ファンクション動作用フリップフロップ群３０と、プレ出力レジスタ群４により構成される。ここで、通常の機能とは、テスト機能以外の特定の機能を示す。
【００２１】
ファンクション動作用フリップフロップ群３０は、複数のＦＦから構成されている。ファンクション動作用フリップフロップ群を構成する各ＦＦのクロック入力端子には、内部クロック生成回路１で生成された内部クロックが入力され、データ入力端子Ｄに入力されたデータが、内部クロックの立ち上がりエッジのタイミングで取り込まれる。
【００２２】
プレ出力レジスタ群４は、ファンクション回路３の出力段に設けられ、ｎ個のプレ出力レジスタ（ＦＦ）４１、４２、…４ｎにより構成される。プレ出力レジスタ群４を構成する各プレ出力レジスタのクロック入力端子には、内部クロック生成回路１で生成された内部クロックが入力され、ファンクション動作によってデータ入力端子Ｄに入力されたデータが、内部クロックの立ち上がりエッジのタイミングで取り込まれる。このように、出力バッファ群７に転送されるデータは、内部クロックで駆動されるプレ出力レジスタ群４を経由することになる。
【００２３】
テスト回路５は、出力レジスタ群６に入力されるデータと、出力レジスタ群６から出力されるデータを比較照合することによって、出力レジスタ群６の動作状態をテストする回路である。具体的に、テスト回路５は、プレ出力レジスタ群４から出力されたデータ又はテストパターン生成回路５０（後述）で生成されたテストパターンと、出力レジスタ群６から出力されたデータを比較照合することにより、出力レジスタ群６を構成する各出力レジスタ（ＦＦ）の動作が正常であるか否かをテストする。テストモードが指定されている場合、テスト回路５は、プレ出力レジスタ群４から出力されたデータを利用せず、テストパターン生成回路５０で生成されたテストパターンを出力レジスタ群６へ出力する。テスト回路５の内部構成については、後に図２を参照して説明する。
【００２４】
出力レジスタ群６は、ｎ個の出力レジスタ（ＦＦ）６１、６２、…６ｎにより構成される。出力レジスタ群６を構成する各出力レジスタのクロック入力端子には、出力クロック生成回路２で生成された出力クロックが入力され、データ入力端子Ｄには、プレ出力レジスタ群４のプレ出力レジスタから出力されたデータ又はテストパターン生成回路５０で生成されたテストパターンが入力される。各出力レジスタのデータ入力端子Ｄに入力されたデータは、出力クロックの立ち上がりエッジのタイミングで取り込まれる。出力レジスタ６１、６２、…、６ｎのデータ出力端子Ｑには、それぞれ、出力バッファ７１、７２、…、７ｎが接続されており、出力レジスタ群６の各出力レジスタから出力されたデータは、出力バッファ群７の各出力バッファに入力される。
【００２５】
図２に、図１のテスト回路５の内部構成を示す。テスト回路５は、図２に示すように、テストパターン生成回路５０、パターンセレクタ群８、期待値レジスタ群９、期待値照合回路群１０、比較結果格納レジスタ群５２、比較フラグ出力部５３により構成される。
【００２６】
テストパターン生成回路５０は、パターンセレクタ群８に入力されるパターンイネーブルが有効である場合、出力レジスタ群６の動作状態のテストに用いるｎ個のテストパターンを生成し、生成された各テストパターンを、パターンセレクタ群８の対応するパターンセレクタに出力する。テストパターンは、内部クロックに同期して出力される。
【００２７】
テストパターン生成回路５０は、任意のテストパターンを生成可能であり、テストパターン生成回路５０で生成可能なテストパターンをランダムに選択させるための擬似乱数を発生する擬似乱数発生回路５１を備える。擬似乱数発生回路５１は、設定範囲内の乱数（擬似乱数）を生成し、その乱数に対応するテストパターンを生成する。擬似乱数の生成は、例えば、テストパターンが６種類ある場合、６つの値０、１、２、３、４、５をランダムな順番で生成することによって行われる。
【００２８】
パターンセレクタ群８は、ｎ個のパターンセレクタ８１、８２、…、８ｎを備えている。  パターンセレクタ群８を構成する各パターンセレクタ８１、８２、…、８ｎは、それぞれ、プレ出力レジスタ群４のプレ出力レジスタ４１、４２、…４ｎのデータ出力端子Ｑに接続される入力端子と、テストパターン生成回路５０の出力端子に接続される入力端子と、パターンイネーブルが入力される入力端子を備えている。また、各パターンセレクタ８１、８２、…、８ｎは、それぞれ、期待値レジスタ９１、９２、…、９ｎ及び出力レジスタ６１、６２、…、６ｎのデータ入力端子Ｄに接続される出力端子を備えている。
【００２９】
各パターンセレクタは、入力されるパターンイネーブルが有効であるか無効であるかに応じて、入力端子と出力端子の接続を切り換える。各パターンセレクタは、パターンイネーブルが有効である場合（テストモードが指定された場合）、テストパターン生成回路５０から入力されたテストパターンを選択し、その選択されたテストパターンを、接続される期待値レジスタ及び出力レジスタのデータ入力端子Ｄに出力する。また、各パターンセレクタは、パターンイネーブルが無効である場合、接続されるプレ出力レジスタから入力されたデータを選択し、選択された入力データをプレ出力データとして、接続される期待値レジスタ及び出力レジスタのデータ入力端子Ｄに出力する。以下、パターンセレクタ８１、８２、…、８ｎからの出力データを、それぞれ、プレ出力データ１、プレ出力データ２、…、プレ出力データｎとする。
【００３０】
期待値レジスタ群９は、ｎ個の期待値レジスタ（ＦＦ）９１、９２、…、９ｎを備えている。期待値レジスタ群９を構成する各期待値レジスタ９１、９２、…、９ｎのデータ入力端子Ｄには、それぞれ、パターンセレクタ８１、８２、…、８ｎの出力端が接続され、クロック入力端子には、内部クロック生成回路１で生成された内部クロックが入力される。また、各期待値レジスタ９１、９２、…、９ｎのデータ出力端子Ｑは、それぞれ、期待値照合回路１０１、１０２、…、１０ｎの入力端子に接続される。各期待値レジスタのデータ入力端子Ｄに入力されたプレ出力データは、内部クロックの立ち上がりエッジのタイミングで取り込まれる。以下、期待値レジスタ９１、９２、…、９ｎからの出力データを、それぞれ、期待値１、期待値２、…、期待値ｎとする。また、出力レジスタ６１、６２、…、６ｎからの出力データを、それぞれ、出力データ１、出力データ２、…、出力データｎとする。
【００３１】
期待値照合回路群１０は、ｎ個の期待値照合回路１０１、１０２、…１０ｎを備えている。期待値照合回路群１０を構成する各期待値照合回路１０１、１０２、…１０ｎは、それぞれ、期待値レジスタ９１、９２、…、９ｎのデータ出力端子Ｑに接続される入力端子と、出力レジスタ６１、６２、…、６ｎのデータ出力端子Ｑに接続される入力端子と、後段の比較結果格納レジスタのデータ出力端子Ｑに接続される入力端子を備える。また、各期待値照合回路は、位相選択信号が入力される入力端子と、テストイネーブルが入力される入力端子を備える。ここで、テストイネーブルとは、テスト回路５におけるテスト機能を有効にするか無効にするかを指定するための信号である。更に、各期待値照合回路は、位相選択信号で指定される位相クロック（位相Ｘクロック、位相Ｙクロック、位相Ｚクロック）別に、処理結果（比較結果）を出力するための出力端子を備える。これらの出力端子は、それぞれ、後段の各位相クロック毎に対応する３個の比較格納結果レジスタ（ＦＦ）のデータ入力端子Ｄに接続される。
【００３２】
各期待値照合回路は、内部クロックで駆動される期待値レジスタから出力されたデータ（期待値）と、出力クロックで駆動される出力レジスタの出力データを比較し、比較結果を、位相選択信号で指定された位相クロック毎に、対応する比較結果格納レジスタに出力する。例えば、期待値照合回路１０１では、位相Ｘクロックが指定されている場合、比較結果は、比較結果格納レジスタＸ１に出力され、位相Ｙクロックが指定されている場合、比較結果は、比較結果格納レジスタＹ１に出力され、位相Ｚクロックが指定されている場合、比較結果は、比較結果格納レジスタＺ１に出力される。
【００３３】
各期待値照合回路での処理は、以下のようになる。
［１］テストイネーブルが有効である場合、期待値レジスタから出力されたデータ（期待値）と出力レジスタの出力データが一致すれば“０”、一致しなければ“１”を、該当する比較結果レジスタにセットする。
［２］テストイネーブルが無効である場合、該当する比較結果格納レジスタに“０”をセットする。
［３］現在、後段の比較結果格納レジスタに格納されているデータが既に“１”である場合、期待値レジスタ及び出力レジスタから出力されたデータに関わらず、引き続き、当該比較結果格納レジスタに“１”を保持させる。
【００３４】
比較結果格納レジスタ群５２は、各期待値照合回路の後段に、各位相クロック毎に対応する３個の比較結果格納レジスタ（ＦＦ）を備える。期待値照合回路１０ｉ（ｉ＝１、２、…、ｎ）の後段には、位相Ｘクロックに対応する比較結果格納レジスタＸｉ、位相Ｙクロックに対応する比較結果格納レジスタＹｉ、位相Ｚクロックに対応する比較結果格納レジスタＺｉが接続される。以下、期待値照合回路１０１に接続される比較結果格納レジスタＸ１、Ｙ１、Ｚ１について説明するが、他の期待値照合回路に接続される比較結果格納レジスタについても同様の説明が適用される。
【００３５】
比較結果格納レジスタＸ１、Ｙ１、Ｚ１のデータ入力端子には、期待値照合回路１０１からの処理結果を出力する出力端子が接続され、クロック入力端子には、共通に、内部クロック生成回路１で生成された内部クロックが入力される。比較結果格納レジスタＸ１のデータ出力端子Ｑは、ＯＲ回路１１ｘの入力端子に接続されとともに、期待値照合回路１０１の入力端子に接続される。比較結果格納レジスタＹ１のデータ出力端子Ｑは、ＯＲ回路１１ｙの入力端子に接続されとともに、期待値照合回路１０１の入力端子に接続される。比較結果格納レジスタＺ１のデータ出力端子Ｑは、ＯＲ回路１１ｚの入力端子に接続されるとともに、期待値照合回路１０１の入力端子に接続される。
【００３６】
比較フラグ出力部５３は、位相Ｘクロックに対応するＯＲ回路１１ｘ、位相Ｙクロックに対応するＯＲ回路１１ｙ、位相Ｚクロックに対応するＯＲ回路１１ｚを備える。ＯＲ回路１１ｘの入力端子は、比較結果格納レジスタＸ１、Ｘ２、…、Ｘｎのデータ出力端子Ｑに接続される。ＯＲ回路１１ｙの入力端子は、比較結果格納レジスタＹ１、Ｙ２、…、Ｙｎのデータ出力端子Ｑに接続される。ＯＲ回路１１ｚの入力端子は、比較結果格納レジスタＺ１、Ｚ２、…、Ｚｎのデータ出力端子Ｑに接続される。
【００３７】
ＯＲ回路１１ｘの出力結果（比較結果格納レジスタＸ１、Ｘ２、…、Ｘｎからの出力結果の論理和）を比較フラグＸとし、ＯＲ回路１１ｙの出力結果（比較結果格納レジスタＹ１、Ｙ２、…、Ｙｎからの出力結果の論理和）を比較フラグＹとし、ＯＲ回路１１ｚの出力結果（比較結果格納レジスタＺ１、Ｚ２、…、Ｚｎからの出力結果の論理和）を比較フラグＺとすると、比較フラグＸ、Ｙ、Ｚは、各出力レジスタの動作保証ができない場合には“１”となり、各出力レジスタの動作保証ができる場合には“０”となる。
【００３８】
図３に、半導体集積回路１００の各部から出力されるデータのタイミングチャートを示す。図３では、位相選択信号により位相Ｘクロックが指定された場合のタイミングチャートを示している。
【００３９】
図３において、プレ出力データが、期待値レジスタと出力レジスタに伝播される際、期待値レジスタから出力された期待値と、出力レジスタから出力された出力データが一致している場合を黒丸印で示し、一致していない場合を×印で示している。期待値と出力データが一致しない場合、比較フラグＸ（図３（ｐ））は“１”となり、以後、期待値と出力データが一致しても、比較フラグＸの値は保持される。その後、テストイネーブル（図３（ａ））が無効（有効の場合“１”、無効の場合“０”）になると、全ての期待値照合回路から後段の各比較結果格納レジスタに“０”が出力され、比較フラグＸは０となる。
【００４０】
期待値レジスタから出力された「期待値」と、出力レジスタから出力された「出力データ」が異なるということは、内部クロックの駆動により出力された「プレ出力データ」の伝播が正しく行われず、出力クロックで駆動する出力レジスタが、セットアップタイム若しくはホールドタイムの特性を満たさないことを示す。従って、この場合、テストに使用した位相の出力クロックでは、出力レジスタの動作保証ができないということになる。即ち、あるタイミングで一回でも異常が検出されれば、その位相の出力クロックでは、出力レジスタの出力データの値は保証できない。
【００４１】
以上のように、本実施形態の半導体集積回路１００によれば、テスト回路５により、出力バッファに接続された出力レジスタ（フリップフロップ）に入力されるデータと、出力レジスタからの出力データを比較照合して、出力レジスタの動作状態をテストすることにより、出力レジスタの動作保証が確実になる。また、データ出力のＡＣ特性のエラーを把握することが可能になる。
【００４２】
特に、出力レジスタの動作をテストするためのテストモードを設けることにより、画像形成装置の実動作前に、出力レジスタの駆動クロックに対する適切な位相調整を行うことができる。また、テストモード時に用いるテストパターンを、擬似乱数発生回路５１を用いて生成することにより、テスト精度を向上させるとともに、テスト時間を短縮させることができる。
【００４３】
また、画像形成装置の実動作中においても、ファンクション回路３の出力段に設けられたプレ出力レジスタの出力と、その出力を受ける出力レジスタの出力を比較することによって、出力レジスタの動作状態をテストすることが可能になる。
【００４４】
更に、出力バッファに接続された出力レジスタを駆動する出力クロックを生成する出力クロック生成回路２において、基準クロックからの遅延時間が異なる複数の遅延クロックの中から択一的に遅延クロックを選択して、出力クロックとすることにより、出力レジスタを駆動する出力クロックの位相を可変にすることができる。従って、各位相の出力クロック毎に、出力レジスタの動作状態をテストすることができるため、テスト性を高めることができる。
【００４５】
なお、本実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００４６】
例えば、上述の実施形態では、出力バッファに接続された各出力レジスタが、同一位相の出力クロックで動作する場合を示したが、出力レジスタ毎に異なる位相のクロックで駆動する構成に変更してもよい。このようにすると、同時動作対策、クロストーク、スルーレート特性の可変化等への、各端子毎の木目細かい対応が可能となる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る半導体集積回路の全体構成を示す図。
【図２】本実施形態に係る半導体集積回路内のテスト回路の構成を示す図。
【図３】本実施形態の半導体集積回路における各部の動作を示すタイミングチャート。
【符号の説明】
【００４８】
１    内部クロック生成回路
２    出力クロック生成回路
３    ファンクション回路
４    プレ出力レジスタ群
５    テスト回路
５０    テストパターン発生回路
５１    擬似乱数発生回路
６    出力レジスタ群
７    出力バッファ群
８    パターンセレクタ群
９    期待値レジスタ群
１０    期待値照合回路群
１１    ＰＬＬ回路（位相同期ループ回路）
２１、２２、２３    遅延素子
２４    位置選択セレクタ
５２    比較結果格納レジスタ群
５３    比較フラグ出力部
１００  半導体集積回路
【図１】
2005244338.tif 000003
【図２】
2005244338.tif 000004
【図３】
2005244338.tif 000005