(57)【要約】      （修正有）【課題】簡単な構成のフィルタが使用できるＰＷＭアナログデジタル変換器。【解決手段】ディジタル信号（Ｃ）からインターリーブ型パルス幅変調信号（ＶＰＷＭ）が発生され、インターリーブ型パルス幅変調信号（ＶＰＷＭ）が低域通過特性を有するフィルタによってフィルタ処理されるディジタルアナログ変換方法において、インターリーブ型パルス幅変調信号（ＶＰＷＭ）が、ディジタル信号（Ｃ）の値の少なくとも一部において１つのパターン繰返し周期内に、ある定められた論理状態を有する少なくとも２つの時間下位ブロックと、他の定められた論理状態を有する少なくとも２つの他の時間下位ブロックとを含み、時間下位ブロックのパルス幅の和がディジタル値（Ｃ）を表す。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディジタル信号（Ｃ）からインターリーブ型パルス幅変調信号（ＶＰＷＭ）が発生され、インターリーブ型パルス幅変調信号（ＶＰＷＭ）が低域通過特性を有するフィルタによってフィルタ処理されるディジタルアナログ変換方法において、
インターリーブ型パルス幅変調信号（ＶＰＷＭ）が、ディジタル信号（Ｃ）の値の少なくとも一部において１つのパターン繰返し周期（Ｔ）内に、ある定められた論理状態を有する少なくとも２つの時間下位ブロックと、他の定められた論理状態を有する少なくとも２つの他の時間下位ブロックとを含み、時間下位ブロックのパルス幅の和がディジタル値（Ｃ）を表すことを特徴とするディジタルアナログ変換方法。
【請求項２】
ディジタル信号がパルス幅変調信号であり、
パルス幅変調信号の１つのパターン繰返し時間内に、ある定められた論理状態を有する時間ブロックが時間的に複数の時間下位ブロックに分割されることによって、パルス幅変調信号からインターリーブ型パルス幅変調信号が発生され、
パターン繰返し時間（Ｔ）内で論理状態変化の回数が高められるように、それらの時間下位ブロックが再配列されることを特徴とする請求項１記載の方法。
【請求項３】
パターン繰返し時間（Ｔ）内で論理状態変化の回数が最大にされることを特徴とする請求項２記載の方法。
【請求項４】
パターン繰返し時間（Ｔ）の少なくとも半分に、定められた論理状態を有する時間下位ブロックのそれぞれ均等配分が得られることを特徴とする請求項２又は３記載の方法。
【請求項５】
インターリーブ型パルス幅変調信号（ＶＰＷＭ）が、ディジタル信号（Ｃ）のその都度の信号値（Ｃ）とディジタルカウンタ信号（Ｚ）からビット交換によって生じた信号（ＶＺ）との比較によって発生されることを特徴とする請求項１記載の方法。
【請求項６】
ディジタルカウンタ信号（Ｚ）は最下位ビットが最上位ビットの場所に置かれるようにビット交換されることを特徴とする請求項５記載の方法。
【請求項７】
ビット順序が逆にされることを特徴とする請求項６記載の方法。
【請求項８】
ビット交換のためにルックアップテーブルが使用されることを特徴とする請求項５乃至７の１つに記載の方法。
【請求項９】
ディジタル信号（Ｃ）からインターリーブ型パルス幅変調信号（ＶＰＷＭ）を発生する装置（μＣ）と、インターリーブ型パルス幅変調信号（ＶＰＷＭ）をフィルタ処理する低域通過フィルタとを備えることを特徴とする請求項１乃至８の１つに記載の方法を実施するためのディジタルアナログ変換回路。
【請求項１０】
低域通過フィルタ処理は２次のＲＣフィルタにより行なわれることを特徴とする請求項９記載の回路。
【請求項１１】
請求項２乃至８の１つに記載の方法を実施するために構成されていることを特徴とする請求項９又は１０記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターリーブ型パルス幅変調信号によるディジタルアナログ変換方法および回路に関する。
【背景技術】
【０００２】
ディジタル信号のアナログ信号への変換は種々のエレクトロニクス分野において頻発する課題である。種々の異なる方法に加えて、とりわけパルス幅変調信号の低域通過フィルタ処理が知られている。パルス幅変調信号においては、一方の定められた論理レベルの時間幅が、単独に観察されてまたは他方の論理レベルの時間幅との関係で所謂パルスディーティファクタとして、伝達すべき情報をなす。ここで時間的な平均値形成が低域通過フィルタ処理によって行なわれる場合、その平均値により論理レベルの時間幅もしくはパルスディーティファクタに連続的に追従するアナログ信号が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の課題は好ましい特性を有する新規なディジタルアナログ変換方法および回路を提供することにある。
【課題を解決するための手段】
【０００４】
ディジタルアナログ変換方法に関する課題は、本発明によれば、ディジタル信号からインターリーブ型パルス幅変調信号が発生され、インターリーブ型パルス幅変調信号が低域通過特性を有するフィルタによってフィルタ処理されるディジタルアナログ変換方法において、インターリーブ型パルス幅変調信号が、ディジタル信号の値の少なくとも一部において１つのパターン繰返し周期内に、ある定められた論理状態を有する少なくとも２つの時間下位ブロックと、他の定められた論理状態を有する少なくとも２つの他の時間下位ブロックとを含み、時間下位ブロックのパルス幅の和がディジタル値を表すことによって解決される。
【０００５】
ディジタルアナログ変換回路に関する課題は、本発明によれば、ディジタル信号からインターリーブ型パルス幅変調信号を発生する装置と、インターリーブ型パルス幅変調信号をフィルタ処理する低域通過フィルタとを備えることによって解決される。
【０００６】
本発明の有利な実施態様は従属請求項に記載されている。なお、ディジタルアナログ変換方法に関する実施態様は次の通り列記される。
（１）ディジタル信号がパルス幅変調信号であり、パルス幅変調信号の１つのパターン繰返し時間内に、ある定められた論理状態を有する時間ブロックが時間的に複数の時間下位ブロックに分割されることによって、パルス幅変調信号からインターリーブ型パルス幅変調信号が発生され、パターン繰返し時間内で論理状態変化の回数が高められるように、それらの時間下位ブロックが再配列される。パターン繰返し時間内で論理状態変化の回数が最大にされる。パターン繰返し時間の少なくとも半分に、定められた論理状態を有する時間下位ブロックのそれぞれ均等配分が得られる。
（２）インターリーブ型パルス幅変調信号が、ディジタル信号のその都度の信号値とディジタルカウンタ信号からビット交換によって生じた信号との比較によって発生される。ディジタルカウンタ信号は最下位ビットが最上位ビットの場所に置かれるようにビット交換される。ビット順序が逆にされる。ビット交換のためにルックアップテーブルが使用される。
【０００７】
以下における説明では、本発明の方法的特徴と装置的特徴とが明確に区別されていないが、開示内容は両カテゴリに関する実施例を含めて理解できるものである。
【０００８】
本発明は、ここではインターリーブ型パルス幅変調信号と呼ばれる信号の低域通過フィルタ処理によるディジタルアナログ変換に関する。従って、この信号は通常のパルス幅変調信号と違って、１つのパターン繰返し時間内にそれぞれ論理状態を有する２つ以上の時間下位ブロックを含んでいることに注目すべきである。寧ろ、本発明によるインターリーブ型パルス幅変調信号は、パターン繰返し時間内に多数の時間下位ブロックによってインターリービング処理をしようとするものである。１つのパターン繰返し時間とは、変換されるべきディジタル信号の一定であるが任意である値から出発して、インターリーブ型パルス幅変調信号の信号パターンが繰返される最小時間である。注意すべきことは、パターン繰返し時間は、対称性を制約されたパターンが繰返されインターリービング内においてディジタル信号の完全に特定の（且つ任意ではない）値に対して現われる小さな時間単位には関係しないことである。そのような対称性は値に依存して発生する。パターン繰返し時間は寧ろ実際にディジタル値を再現する時間であり、従って非対称なインターリーブ型パターンの場合にも信号が繰返される時間である。
【０００９】
従って、本発明によるインターリーブ型パルス幅変調信号では、定められた論理状態を有する多数の時間下位ブロックが発生するので、通常のパルス幅変調信号と違って信号状態変化の回数が相応に高められる。
【００１０】
更に詳しく具体的に説明するために、本発明を、通常のパルス幅変調信号が本発明によるインターリーブ型パルス幅変調信号に変換される好ましい実施形態に基づいて説明する。これは特殊なケースであるが、両信号の比較のために、インターリーブ型パルス幅変調信号それ自体の理解のための解説にもなる。
【００１１】
本発明の基本思想は、時分割によって元の分割とは異なる順序に配置される時間下位ブロックがつくり出されるようにパルス幅変調信号を変換することにある。一定周波数を有する信号の場合には例えば一周期のパルス幅変調信号の１つのパターン繰返し時間が考察される。パターン繰返し時間は、論理的に正の状態を有する少なくとも１つの時間ブロックと、これに接する論理的に負の状態を有する少なくとも１つの時間ブロックとを含んでいるが、しかし他の時間ブロックも含むことができるであろう。時分割は、それぞれ一義的な論理状態、すなわち正または負の状態を有する時間下位ブロックをもたらす。特に、パターン繰返し時間内での論理的に正の時間ブロックと論理的に負の時間ブロックとの間の境界は分割後においても再び時間下位ブロック間の境界である。
【００１２】
再配列は、パターン繰返し時間内における論理状態変化の回数が高められるように行なわれる。例えば、ちょうど１つの論理的に正の時間ブロックとちょうど１つの論理的に負の時間ブロックとを有する１つのパターン繰返し時間から出発した場合、元の状態におけるこのパターン繰返し時間には２つの論理状態変化が割り当てられる。しかしながら、時間下位ブロックが新たに分割されると、多くの場合にパターン繰返し時間内に３つ以上の論理状態変化が生じる。本発明による好ましいケースでは時間下位ブロックへの予め与えられた分割の際に論理状態変化の回数が最大にされる。細かい分割は、もちろん状態変化の更に多い回数への最大化を可能にする
【００１３】
それぞれの下位ブロック論理値が同じままである際の時間下位ブロックの単なる再配列は、低域通過フィルタによってアナログ値として獲得される信号平均値を変化させない。しかしながら、再配列によって高周波の周波数成分の強い強調が得られ、それにより低域通過フィルタによる信号の改善されたフィルタリングが得られる。具体的に説明するために一般的なＲＣ要素の形の低域通過フィルタを想定するならば、時間下位ブロックの本発明による再配列の結果として状態変化の間の時間間隔が短くなるので、フィルタコンデンサではより小さい電圧振幅で再充電が生じる。それによりフィルタ処理された信号は、より小さい振幅の脈動（「リップル」）を持ち、従って良好にフィルタ処理される。換言するならば、簡単なフィルタ、例えば小さいコンデンサを持ったフィルタが使用できる。この場合に回路設計における優先的な関心事項であるか又は同時に重要である他の可能性は、出力インピーダンスを小さくすることができ、従って変動する出力電流の結果としてのシフトを低減することができることにある。
【００１４】
本発明においては、通常のパルス幅変調信号または本発明による信号における分割によって定められた時間下位ブロックを、パターン繰返し時間に亘って、状態変化間に小さい時間間隔が現れるように配分することが大事である。もちろん、この内容は、表示された値に依存して当てはまる。特に、表示可能な値範囲の完全に境界にある値の場合には、論理的に正または負の状態を有する時間ブロックがなお数個の時間下位ブロックにしか対応せず、従って表示可能な値範囲の一方もしくは両方の最も外側の値にとっては再配列によって状態変化の回数増大を達し得ないという結果になり得る。原理的には類似の例外が再配列パターンに依存しても他の値について発生することがあり得る。しかしながら、発生する全ての値に亘る平均によって全体として状態変化回数の増大が或る程度得られ、従って時間間隔の低減が或る程度得られることが重要である。
【００１５】
定められた論理状態を有する時間下位ブロックを確実に均等配分する、すなわち論理的に負の時間下位ブロック内に論理的に正の時間下位ブロックを又は論理的に正の時間下位ブロック内に論理的に負の時間下位ブロックを確実に均等配分するように努めると好ましい。もちろん、パターン繰返し時間内での純粋な均等配分はフィルタリングに関して好ましいが、しかし場合によっては不可欠の再配分過程に関して、均等配分に近似させただけの他のパターンよりも複雑となる。従って、本発明は、少なくともパターン繰返し時間のほぼ半分に時間下位ブロックの均等配分が得られるような再配分が特に好ましいとみなしている。（誤解を避けるために：論理的に正の時間下位ブロックと論理的に負の時間下位ブロックとが同数であるという意味での均等配分を得ようというのではなく、寧ろまれな論理値を有する時間下位ブロックを残りの時間下位ブロック内に一様に配分しようということである。）
【００１６】
既に述べたように、通常のパルス幅変調信号の変換は、本発明による方法を実施するための１つの可能性にすぎない。本発明によるインターリーブ型パルス幅変調信号をディジタル信号に基づいて発生させることも可能である。特に好ましくは、変換すべきディジタル信号の信号値をカウンタ信号のビット交換によって得られる信号と比較することから出発する。というのは、通常のパルス幅変調信号は、相応のディジタル値と単調に上昇するか又は単調に下降する階段状信号すなわちカウンタ信号とを比較することによって発生させることができるからである。ディジタル値がどのくらい高いかに応じて、状態変化がパターン繰返し時間内で早くまたは遅く行なわれる。ここでカウンタ信号が比較の前にビット変換によって変更され、その後単調に下降または上昇しない場合にはこのようにして本発明によるインターリーブ型パルス幅変調信号を発生させることができる。比較結果は、通常のパルス幅変調信号の場合における比較結果とは、パターン繰返し時間内での再配列のみが異なる。後続の低域通過フィルタ処理による平均値形成はそれによって影響を受けない。
【００１７】
（少なくとも）最下位ビット（ＬＳＢ）が最上位ビット（ＭＳＢ）と交換されるカウンタ信号のビット交換が特に好ましい。有利な特殊例では、ビット順序が全体的に反転され、従って最上位ビットが最下位ビットと交換され、第２上位ビットが第２下位ビットと交換され、以下これらと対応的関係で交換される。このようにして技術的に簡単に高度にインターリーブ型パルス幅変調信号が生じ、本来の通常のパルス幅変調信号は再配分されない。この実施形態の場合、再配分は寧ろ既にカウンタ信号において比較前に行なわれる。
【００１８】
他の有利な実施態様によれば、ビット交換のために、例えば先の説明によるビット逆転のためにも、所謂ルックアップテーブル、つまり、それぞれのアドレスへのメモリ登録によってビット交換が実現されているメモリが使用される。このようにして、一度ルックアップテーブルの構造が規定されているならば、複雑な交換パターンも容易に実現される。特に、パターン繰返し時間内における時間下位ブロックの完全な均等配分も実現できるであろう。
【００１９】
本発明は、更に、上述の方法を実施するために、同様にディジタル信号からインターリーブ型パルス幅変調信号を発生する装置と、インターリーブ型パルス幅変調信号をフィルタ処理する低域通過フィルタとを備えたディジタルアナログ変換回路に関する。この回路は、更に異なる有利な実施態様では上述の方法ステップのための装置を有する。先の方法の説明により、装置的特徴の機能的規定、すなわち本回路の相応の装置を把握することができる。
【００２０】
低域通過フィルタは種々の形態を持つことができ、本発明の枠内ではＲＣフィルタ、特に２次のＲＣフィルタが好ましい。
【００２１】
本発明は、このような回路が使用されている光発生装置、特にランプやＬＥＤの電子式安定器に関する。この電子式安定器は、ディジタルアナログ変換方法および回路を多くの他の技術分野においても使用することができるにもかかわらず、好ましい応用事例である。
【００２２】
電子式安定器においてはマイクロコントローラも使用される。マイクロコントローラ制御装置のディジタル信号は、最終的に低域通過フィルタによってアナログ信号を発生させるために、インターリーブ型パルス幅変調信号を発生する装置に接続される。この装置は場合によっては集積化されていてもよい。特に、簡単で効率的に、アナログ信号をマイクロコントイローラ制御装置の（間接的な）出力信号として発生させることができ、本発明によって信号のフィルタリングおよびフィルタへの要求に関する既述の利点が得られる。
【００２３】
ランプは放電ランプであると好ましく、本発明の枠内において特に有利に所謂誘電体バリア放電用に設計された放電ランプである。このような放電ランプは、放電ランプへのパルス化された電力供給を生じさせる特別な安定器を必要とする。
【発明を実施するための最良の形態】
【００２４】
以下において本発明を２つの実施例に基づいて説明する。ここに開示する特徴は、他の組合せにおいても本発明の本質であり、本発明の方法的特徴にも装置的特徴に関係する。
【００２５】
図１は本発明の第１の実施例の概略ブロック図、
図２は図１の実施例が使用されている本発明による電子安定器の概略ブロック図、
図３は従来技術によるパルス幅変調信号の発生を示すタイムチャート、
図４は図１の実施例におけるインターリーブ型パルス幅変調信号の発生を図３に類似させて示すタイムチャート、
図５は図１に示された低域通過フィルタ出力信号Ａの交流成分絶対値のバイト値に対するグラフ、
図６は図５からの部分詳細グラフ、
図７は本発明の第２の実施例の概略ブロック図を示す。
【００２６】
図１にはブロック図に基づいて本発明の原理が第１の実施例で示されている。以下において別々の構成ユニットに基づいて説明される方法ステップはこの実施例ではフィルタを除いて実際には図２に示されているマイクロコントローラ内部において実現される。
【００２７】
メモリはディジタル信号としてのディジタル値Ｃを含み、このディジタル値Ｃは比較器に入力される。そこでディジタル値Ｃは、カウンタの信号Ｚからビット交換によって発生した信号と比較される。これについては図３および図４の説明を参照されたい。比較器はディジタル信号Ｃとビット交換器からのインターリーブ型カウンタ信号ＶＺとの比較によってインターリーブ型パルス幅変調信号ＶＰＷＭを発生する。インターリーブ型パルス幅変調信号ＶＰＷＭは、ここでは２次のＲＣ要素であるフィルタに与えられ、そこでフィルタ処理されてアナログ信号Ａを形成する。
【００２８】
図２は同様にブロック図に基づいて実施例を示す。この実施例ではμＣなる符号を付したマイクロコントローラが図１のインターリーブ型パルス幅変調信号ＶＰＷＭを発生する。マイクロコントローラは図１に示されたメモリおよびカウンタを含んでいる。ビット交換はルックアップテーブルの形で、従って同様にメモリの形で実現されている。比較器はソフトウェア技術で実現されている。
【００２９】
比較器自体も同様にルックアップテーブルの形で、従ってメモリの形で実現することができる。多くの用途、例えば電流遮断値のケースでは、この実施例においてＣの値が、まれにしか、大きさ的には僅かにしか、しかも緩やかにしか変化しないことを利用できる。従って、ビット交換されたカウンタ信号ＶＺのみならず比較器出力信号ＶＰＷＭさえも、Ｃについて特定の値を前提として、ルックアップテーブルに保存されている。使用可能なメモリ場所に応じて若干の近接したＣ値を同様にこのルックアップテーブルにおいて利用できるであろう。この場合のＣ値は緩やかにしか変化できないので、新しいＣ値を利用するためには、バックグランドにおいて走るプログラムが、必要なときにルックアップテーブルを新たに書き改める。それにより、全体として、動作中に絶えず繰返し発生する比較動作によって計算能力が妨害されることを回避できる。
【００３０】
インターリーブ型パルス幅変調信号ＶＰＷＭは図１に示されたフィルタを通過し、このフィルタのアナログ出力信号Ａが、誘電体バリア放電ランプを駆動するための所謂Ｅ級コンバータに入力される。具体的に言えば、これはＥ級コンバータにおけるインバータの電流遮断値であり、この電流遮断値はディジタル信号Ｃの形でマイクロコントロ−ラのメモリに保存され、Ｅ級コンバータにアナログ信号Ａとして導かれなければならない。従って、本発明はＥ級コンバータのマイクロコントロ−ラ制御のディジタル記憶値から駆動用のアナログ信号を発生し、それによりマイクロコントロ−ラμＣのアナログ出力を置き換える。
【００３１】
図３は図１および図４の具体的説明に使われるが、しかし従来技術を示す。図３の上側には、図１に示したカウンタ信号Ｚ、すなわち単調に階段状に上昇する信号が時間ｔに対して示されている。水平な線は、ディジタル値Ｃについて、例えばＣ＝５およびＣ＝３である２つの例としての値を象徴する。簡単化のために、ここでは０〜７の値を有する３ビットシステムを仮定する。信号が定められた時間後にＣの値を超過し、しかもその超過がＴで表されたパターン繰返し時間の終了時点までに起きていることが分かる。それによって、図１において使用されたビット交換された信号ＶＺの代わりに信号Ｚを直接に導かれる比較器によって、図３の下側範囲に示された通常のパルス幅変調信号ＰＷＭの時間的経過が生じる。この通常のパルス幅変調信号ＰＷＭは、パターン繰返し時間Ｔのうちの、値Ｃがカウンタ信号Ｚよりも大きいかまたは等しい時間内に正の高レベルの論理状態を有し、その後では低レベルの論理状態を有する。このパターンはパターン繰返し時間Ｔで繰返えされ、Ｃ＝５およびＣ＝３の２つの例値について示されている。通常のパルス幅変調信号ＰＷＭは繰返し時間内に一般に２つの状態変化を有することが分かる。ただし境界値Ｃ＝０もしくはＣ＝７（３ビット変数の場合）は例外である。
【００３２】
これにより図４のタイムチャートをよりよく理解することができる。図４は、本発明による原理が同様に簡単化された３ビットの事例について示されている。ここでは上側の範囲はビット交換されたカウンタ信号ＶＺを示し、このカウンタ信号ＶＺは、基礎をなしているビット順序が完全に反転されており、従ってこの例の場合には第１ビットが第３ビットの場所に置かれ、そして８ビットシステムの場合には第１ビットが第８ビットの場所に置かれ、第２ビットが第７ビットの場所に置かれ、第３ビットが第６ビットの場所に置かれ、また同様に逆に置かれている。これにより、ビット交換されたカウンタ信号ＶＺの単調でない図示された経過が生じる。更に、ここでも図３におけるのと同じ長さのパターン繰返し時間Ｔが定められていることが分かる。対応する比較器出力信号ＶＰＷＭはここではディジタル値Ｃに依存してパターン繰返し時間Ｔ内に多数の状態変化を示し、例えばＣ＝５の場合には４つの状態変化を示し、Ｃ＝３の場合には８つの状態変化を示す。これらは、パターン繰返し時間の少なくとも半分内に等しく配分されている。注意すべきことは、状態変化の個数が増えないＣの値も存在することである（Ｃの値範囲の境界において）。しかしながら、インターリーブ型パルス幅変調信号ＶＰＷＭは一般に通常のパルス幅変調信号ＰＷＭに比べて高められた高周波成分を有すること、もしくは状態変化の間における平均時間、従って例えばＲＣフィルタの静電容量への再充電時間が短いことは既に明らかである。
【００３３】
他の利点を、現実の８ビットに関する図５および図６に基づいて説明する。
【００３４】
図５には、図１による低域通過フィルタ処理後における交流成分の絶対的高さ、すなわち出力電圧のピークピーク振幅値（ｍＶ）が示され、一方はＶＰＷＭで示されている図１に基づく本発明による形式を前提とし、他方は図１におけるビット交換器を省略してカウンタ信号Ｚを直接に比較器に与える図３による通常の形式を前提としている。通常の形式はＰＷＭで示されている。図３によれば、小さいＣ値の場合にはまず時間的に短い高レベル部分および時間的に長い低レベル部分がパルス幅変調信号内に現われ、それにより静電容量の僅かな充電しか行なわれない。高いＣ値については逆のケースが当てはまる。それゆえに、図５に示されているフィルタ処理後のピークピーク電圧値は、この８ビットのケースでは０〜２５５の範囲に達するバイト値範囲の境界付近では小さい。しかしながら、ピークピーク電圧値は、両側から、このケースでは約６２０ｍＶの「リップル」が発生されるＣ＝１２７におけるバイト範囲の中心まで対称的に増大する。
【００３５】
図５では、ＶＰＷＭで示されている本発明のケースについての「リップル」値は水平軸の近くでかろうじて認識可能である。図６はこのタイムチャートを最初の３０バイト値について部分拡大して示す。第１の境界バイト値についてのみ、通常のケースと本発明のケースとの間の対応関係が示されている。しかしながら、この範囲では通常のケースにおいても大きな「リップル」値は存在しない。しかしながら、図４に示された本発明によるパルス幅変調信号のインターリービング処理の結果、バイト値の増大にともなって静電容量の充電位相が長くなっていくことはない。なぜならば、充電位相がインターリービング処理によって再び分割および配分されるからである。それにより、「リップル」値はバイト値範囲全体について約１２ｍＶ以下の範囲に保たれ、これは通常のケースに対して３４ｄＢに達する改善に相当する。ここでは、両ケースにおいて標準ＳＭＤ（表面実装デバイス）モジュールにより実現された同じ低域通過フィルタを前提とした。明白に改善されたアナログ信号品質の結果、前に既に説明したように、フィルタへの要求を少なくすることができる。
【００３６】
図７は本発明の第２の実施例を示す。ここにはデュアルポートメモリが示されている。このようなデュアルポートメモリは互いに独立に動作するアドレス／データバスシステムを有する。デュアルポートメモリはデータ端子Ｄ０以下を有するが、このうちＤ０のみが示され、この実施例ではこれのみが必要である。他のデータ入力を用いて他の信号を次に説明するように変形することができる。
【００３７】
図７は、ＰＷＭを付されたパルス幅変調信号がＤｏに印加され、そして右側では他のＤ０端子において本発明によりインターリーブ型パルス幅変調信号ＶＰＷＭが取り出される。このために、Ｒ／Ｗで示された端子について、左側では低レベル（ＬＯ）にあり、右側では高レベル（ＨＩ）にある。それにより書込み（左側）と読出し（右側）との相違が生じる。
【００３８】
信号ＰＷＭは時間的に順次、端子Ａ０〜Ａ４を持つ５ビットアドレスを有するメモリ場所に書き込まれる。書込みのためにアドレスが左側に入力される。読出しのためにアドレスが右側に入力される。これは下側に図示されている出力Ｚ０〜Ｚ４を有するバイナリカウンタを介して行なわれる。最初の立ち上がりエッジによりバイナリカウンタがリセットされ、その後出力Ｚ０〜Ｚ４を介してメモリ場所のアドレスがカウントアップされていく。同様にＰＷＭ信号が時間的に順次書き込まれる。
【００３９】
図７はバイナリカウンタの出力Ｚ０〜Ｚ４がビット交換で右側のアドレスビット端子Ａ０〜Ａ４に接続されていることを示す。従って、メモリ場所からのメモリ値の読出しはビット交換によって時間的にインターリービング処理されるように行なわれるので、既に説明したインターリーブ型パルス幅変調信号ＶＰＷＭが生じる。バイナリカウンタの動作はデュアルポートメモリの（図示されていない）クロックと同じクロックにより制御される。このクロックはパルス幅変調信号ＰＷＭの周波数ｆ（ＰＷＭ）よりも著しく高い周波数ｆを有し（ｆ＞＞ｆ（ＰＷＭ））、この例では正確には２5倍である。しかも５ビットのアドレスを有するメモリ場所の個数は、信号ＰＷＭの一周期が全メモリアドレスつまり２5個のメモリアドレスを占有するように調整されている。
【００４０】
この実施例は個々のメモリ割振り場所に応じた時間下位ブロックへの信号ＰＷＭの分配およびメモリアドレスのビット交換による時間下位ブロックの時間的再配列を示す。この場合には、前の実施例と違って、最初に通常のＰＷＭ信号が存在する。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施例を示す概略ブロック図
【図２】図１の実施例が使用されている本発明による電子安定器の概略ブロック図
【図３】従来技術によるパルス幅変調された信号の発生を示すタイムチャート
【図４】本発明のインターリーブ型パルス幅変調信号の発生を示すタイムチャート
【図５】図１に示された低域通過フィルタ出力信号Ａの交流成分絶対値をバイト値に対して示したグラフ
【図６】図５のグラフの部分詳細を示すグラフ
【図７】本発明の第２の実施例を示す概略ブロック図
【符号の説明】
【００４２】
Ｃ            ディジタル信号
Ｚ            カウンタ信号
ＶＺ          インターリーブ型カウンタ信号
ＶＰＷＭ      インターリーブ型パルス幅変調信号
Ａ            アナログ信号（フィルタ出力信号）
ＰＷＭ        通常のパルス幅変調信号
Ｄ０・・・    デュアルポートメモリのデータ端子
Ａ０〜Ａ４    デュアルポートメモリのアドレス端子
Ｚ０〜Ｚ４    バイナリカウンタ出力端子
【図１】
2005260956.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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