(57)【要約】【課題】  画像データの入力と出力とが非同期であっても追い越し現象の発生を防止して高品質の動画像を高速で表示できる安価且つ簡単な構成の表示メモリ装置を提供する。【解決手段】  表示用画像データを生成するｎ個の表示用画像データ生成回路２０1 〜２０4 と、２個のフレームバッファから成り、各フレームバッファはｎ個の領域を有する表示メモリ２４と、生成された表示用画像データを、２個のフレームバッファ内の対応する領域に巡回的に書き込む書込回路２３と、２個のフレームバッファに書き込まれた表示用画像データを該２個のフレームバッファ何れかから読み出す読出回路２５と、２個のフレームバッファのうちの書込回路によって最後に書き込みが完了したフレームバッファを識別し、該識別されたフレームバッファから表示リフレッシュレート毎に表示画像データを読み出すように読出回路を制御するバッファ制御回路２９とを備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
各々が表示用画像データを生成するｎ個（ｎは２以上の整数）の表示用画像データ生成回路と、
２個のフレームバッファから成り、各フレームバッファは前記ｎ個の表示用画像データ生成回路にそれぞれ対応するｎ個の領域を有する表示メモリと、
前記ｎ個の画像データ生成回路で生成された表示用画像データを、前記表示メモリを構成する２個のフレームバッファ内の領域であって前記ｎ個の画像データ生成回路に対応する領域に巡回的に書き込む書込回路と、
前記書込回路によって前記表示メモリを構成する２個のフレームバッファに書き込まれた表示用画像データを該２個のフレームバッファ何れかから読み出す読出回路と、
前記表示メモリを構成する２個のフレームバッファのうちの前記書込回路によって最後に書き込みが完了したフレームバッファを識別し、該識別されたフレームバッファから表示リフレッシュレート毎に表示画像データを読み出すように前記読出回路を制御するバッファ制御回路
とを備えた表示メモリ装置。
【請求項２】
外部から任意の位相およびフレームレートで送られてくる画像データを一時蓄積するバッファメモリをさらに備え、
ｎ個の表示用画像データ生成回路は、前記バッファメモリから画像データを取り出して表示用画像データを生成することを特徴とする請求項１記載の表示メモリ装置。
【請求項３】
ｎ個の表示用画像データ生成回路は、バッファメモリに一時蓄積された画像データを、外部から画像データが送られてくるフレームレートよりも高いレートで取り出して表示用画像データを生成することを特徴とする請求項２記載の表示メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、外部から送られてくる画像データに基づき表示用画像データを生成して記憶し、この記憶した表示用画像データをモニタディスプレイに送って画像を表示させる表示メモリ装置に関する。
【背景技術】
【０００２】
従来、例えば複数台のカメラ装置で撮影することによって得られた複数の画像データを、例えばＬＡＮ（Local Area Network）等といったネットワークを介して受信し、この受信した画像データに基づき表示用画像データを生成してモニタディスプレイに送ることにより多画面表示させる表示システムが知られている。
【０００３】
このような表示システムでは、受信した画像データに基づいて生成された表示用画像データを表示メモリに書き込むとともに、この表示メモリに書き込まれた表示用画像データを読み出してモニタディスプレイに送る表示メモリ装置が使用されている。この表示メモリ装置では、カメラ装置が画像データを送出するタイミングとモニタディスプレイに画像の表示を開始させるタイミングとが非同期であれば、表示メモリへの書き込みおよび読み出しのタイミングも非同期になる。その結果、表示メモリに書き込み中の表示用画像データが読み出される現象（以下、「追い越し現象」という）が発生する。この追い越し現象が発生すると、モニタディスプレイの画面に撮像時刻が異なる複数の画像が混在して表示され、動きの多い動画像の場合は、撮像時刻が異なる複数の画像の境界が線状に見える不連続画像となり、動画像の品質が劣化する。
【０００４】
このような問題を解消する表示メモリ装置として、異なる映像信号の書き込みが重なることなく、迅速な信号処理が可能な表示装置が知られている（特許文献１参照）。この表示装置は、３つ以上のフレームバッファと、フレームバッファへの信号の書き込みを行うバッファ書込回路と、読み出しを行うバッファ読出回路と、バッファ書込回路及びバッファ読出回路を制御するバッファ制御回路を備えている。そして、ＣＧ信号と映像信号の書き込みが重なることによる一方の信号の遅延を防ぐために、これらの信号の書き込みが異なるフレームバッファに対して実施されるようにバッファ制御回路が制御する。
【０００５】
また、他の表示メモリ装置として、２フィールド分のデータを記憶するだけで追い越し現象の発生を防止できる多画面表示制御装置が知られている（特許文献２参照）。この多画面表示制御装置では、制御回路は、子画面ソース側からの入力フィールド判別信号、親画面ソース側からの読み出しフィールド判別信号、ＯＤＤフィールドメモリ及びＥＶＥＮフィールドメモリ内の書き込みアクセスポインタ及び読み出しポインタの位置に応じた係数セットを、係数セット供給手段から縮小フィルタに供給する。フィルタは供給された係数セットに従い、入力データと同じフィールド種別のフィールドメモリに入力データを書き込む場合はラインを間引きして入力データを縮小する。また、入力データと異なるフィールド種別のフィールドメモリに入力データを書き込む場合は複数の奇数ライン及び複数の偶数ラインをそれぞれ１つの偶数ライン及び奇数ラインに変換して入力データを縮小する。
【０００６】
【特許文献１】特開２０００−１８１４４０号公報
【特許文献２】特開２００２−６４７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載された表示装置では、表示メモリへの書き込みと読み出しとは同一の同期タイミングで行う必要があると考えられるので、同期させるための時間が必要になり画像データを受信してから画像が表示されるまでに時間がかかるという問題がある。また、この表示装置では、３つ以上のフレームバッファが必要であるので、表示装置の複雑化およびコストアップにつながるという問題がある。
【０００８】
また、上述した特許文献２に記載された多画面表示制御装置は、２つのフレームバッファから巡回的に画像データを読み出す一方で、その読み出し動作と重ならないように、画像データを書き込むべきフレームバッファを選択するように構成されているが、この選択のために、表示同期信号を基点として、表示縮小率に応じて変化するタイミング信号を生成して画像送出側の画像データ送信タイミングとの位相関係を検出する必要がある。従って、複雑なタイミング生成機能を備える必要があるので表示メモリ装置の構成が複雑になるという問題がある。
【０００９】
この発明は、上述した問題を解消するためになされたものであり、画像データの入力と出力とが非同期であっても追い越し現象の発生を防止して高品質の動画像を高速で表示できる安価且つ簡単な構成の表示メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る表示メモリ装置は、上記課題を達成するために、各々が表示用画像データを生成するｎ個（ｎは２以上の整数）の表示用画像データ生成回路と、２個のフレームバッファから成り、各フレームバッファはｎ個の表示用画像データ生成回路にそれぞれ対応するｎ個の領域を有する表示メモリと、ｎ個の画像データ生成回路で生成された表示用画像データを、表示メモリを構成する２個のフレームバッファ内の領域であってｎ個の画像データ生成回路に対応する領域に巡回的に書き込む書込回路と、書込回路によって表示メモリを構成する２個のフレームバッファに書き込まれた表示用画像データを該２個のフレームバッファ何れかから読み出す読出回路と、表示メモリを構成する２個のフレームバッファのうちの書込回路によって最後に書き込みが完了したフレームバッファを識別し、該識別されたフレームバッファから表示リフレッシュレート毎に表示画像データを読み出すように読出回路を制御するバッファ制御回路とを備えている。
【発明の効果】
【００１１】
この発明に係る表示メモリ装置によれば、表示メモリを構成する２個のバッファのうちの書き込みが完了した旨が識別されたフレームバッファから表示用画像データを読み出すように構成したので、表示メモリへの書き込みと表示メモリからの読み出しが非同期に行われても、書き込み中のフレームバッファの内容を読み出すことに起因する追い越し現象の発生を防止できる。また、特許文献１に記載の表示装置のように、表示メモリへの書き込みと読み出しとを同期させる必要がないので、画像データを受信してから画像が表示されるまでの時間を短縮でき、また、フレームバッファは２個で済むので、表示メモリ装置を安価且つ簡単な構成で実現できる。さらに、特許文献２に記載の多画面表示制御装置のように、複雑なタイミング生成機能を備える必要がないので表示メモリ装置の構成が簡単になる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。なお、以下では、この発明に係る表示メモリ装置が、４台のカメラ装置から送られてきた画像データをモニタディスプレイ上に４画面表示する表示システムとして実現されている例について説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１に係る表示メモリ装置の構成を示すブロック図である。この表示メモリ装置は、第１カメラ装置１０1 〜第４カメラ装置１０4 、ＨＵＢ装置１１、受信プロセス回路２０、バッファメモリ２１、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 、書込回路２３、表示メモリ２４、読出回路２５、Ｄ／Ａ変換回路２６、モニタディスプレイ２７、表示同期信号生成回路２８およびバッファ制御回路２９から構成されている。
【００１４】
第１カメラ装置１０1 〜第４カメラ装置１０4 の各々は、撮影により得られた画像データをデジタル圧縮し、このデジタル圧縮により得られた圧縮画像データをパケット化し、フレーム同期信号に従った３０Ｈｚのフレームレートで出力する。第１カメラ装置１０1 〜第４カメラ装置１０4 から出力されるパケットはＨＵＢ装置１１に送られる。
【００１５】
ＨＵＢ装置１１は、第１カメラ装置１０1 〜第４カメラ装置１０4 から４系統の信号線を用いて送られてくるパケットを時分割多重化して１系統の信号線上に出力する。このＨＵＢ装置１１から出力されるパケットは、例えばＬＡＮ等といったネットワークを介して受信プロセス回路２０に送信される。
【００１６】
受信プロセス回路２０は、ＨＵＢ装置１１からネットワークを介して伝送されてきた時分割多重化されたパケットをデマルチプレクスし、このデマルチプレクスによって得られたパケットの各々をさらにデパケットして圧縮画像データファイルを生成する。これにより、各系統、つまり第１カメラ装置１０1 〜第４カメラ装置１０4 にそれぞれ対応した第１圧縮画像データファイル〜第４圧縮画像データファイルが生成される。この受信プロセス回路２０で生成された第１圧縮画像データファイル〜第４圧縮画像データファイルは、バッファメモリ２１に送られる。
【００１７】
バッファメモリ２１は、受信プロセス回路２０から送られてきた第１圧縮画像データファイル〜第４圧縮画像データファイルを系統毎に一時的に保持する。このバッファメモリ２１に保持された第１圧縮画像データファイル〜第４圧縮画像データファイルは、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 によってそれぞれ引き出される。
【００１８】
第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 は、この発明のｎ個の表示用画像データ生成回路に対応する。第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 は、表示同期信号生成回路２８からの指示に応じて、バッファメモリ２１から第１圧縮画像データファイル〜第４圧縮画像データファイルをそれぞれ引き出して伸長する。第１伸長プロセス回路２２1 〜第４第１伸長プロセス回路２２4 で伸長されることにより得られた第１表示用画像データ〜第４表示用画像データは、書込回路２３に送られる。
【００１９】
書込回路２３は、バッファ制御回路２９からの指示に応じて、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 から送られてくる第１表示用画像データ〜第４表示用画像データを表示メモリ２４内の対応する領域にそれぞれ書き込む。
【００２０】
表示メモリ２４は、フレームバッファＡとフレームバッファＢとから構成されている。フレームバッファＡおよびフレームバッファＢの各々は、４つの入力系統にそれぞれ対応する４個の領域に分けられており、第１カメラ装置１０1 〜第４カメラ装置１０4 から送られてくる第１画像データ〜第４画像データに基づいて生成された第１表示用画像データ〜第４表示用画像データをそれぞれ格納する。この表示メモリ２４の内容は、読出回路２５によって読み出される。
【００２１】
読出回路２５は、バッファ制御回路２９および表示同期信号生成回路２８からの指示に応じて、表示メモリ２４から表示用画像データを読み出し、モニタディスプレイ２７を駆動するための映像データを生成する。この読出回路２５で生成された映像データはＤ／Ａ変換回路２６に送られる。
【００２２】
Ｄ／Ａ変換回路２６は、読出回路２５から送られてくるデジタルの映像データをアナログの映像信号に変換し、モニタディスプレイ２７に送る。モニタディスプレイ２７は、Ｄ／Ａ変換回路２６から送られてくる映像信号に基づいて４画面の画像を表示する。
【００２３】
表示同期信号生成回路２８は、読出回路２５およびバッファ制御回路２９を起動するための起動信号を生成し、これら読出回路２５およびバッファ制御回路２９に送る。また、表示同期信号生成回路２８は、モニタディスプレイ２７を駆動するための表示同期信号を生成し、該モニタディスプレイ２７に送る。さらに、表示同期信号生成回路２８は、伸長動作を開始させるためのタイミング信号を生成し、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 およびバッファ制御回路２９に送る。このタイミング信号は、表示同期信号に同期または非同期の信号であり、フレームレートに対応した３０Ｈｚの周期を有する。
【００２４】
バッファ制御回路２９は、表示同期信号生成回路２８から起動され、表示メモリ２４を構成するフレームバッファＡ内の４個の領域またはフレームバッファＢ内の４個の領域のうちの最後に書き込みが完了された領域を有するフレームバッファを識別し、その識別したフレームバッファ内の最後に書き込みが完了された領域の内容を表示リフレッシュレート毎に表示位置に対応して読み出す制御を行う。
【００２５】
図２は、バッファ制御回路２９の機能的な構成を示すブロック図である。このバッファ制御回路２９は、カウンタ４０、第１レジスタ４１および第２レジスタ４２から構成されている。第１レジスタ４１は、書き込み完了時点でカウンタ４０の出力をサンプリングすることにより、書き込みを終了した領域を決定して保持する。この第１レジスタ４１の出力は第２レジスタ４２に送られる。第２レジスタ４２は、第１レジスタ４１の出力を垂直方向表示開始のタイミングでサンプリングし、その後に開始される１垂直走査期間に読み出すべき領域を決定して保持する。
【００２６】
次に、上記のように構成される、この発明の実施の形態１に係る表示メモリ装置の動作を、図３に示すタイミングチャートを参照しながら説明する。
【００２７】
第１カメラ装置１０1 〜第４カメラ装置１０4 から送られてくるパケット化された圧縮画像データは、ＨＵＢ装置１１で１系統に束ねられて受信プロセス回路２０に入力される。なお、図３（ａ）は、図３（ｄ）に示す表示同期信号（表示垂直同期信号を意味する。以下においても同じである）の２分周信号を示しており、第１カメラ装置１０1 〜第４カメラ装置１０4 は、この２分周信号とほぼ同一の周期（位相は異なる）で圧縮画像データを出力する。受信プロセス回路２０に入力されたパケットは圧縮画像データファイルに変換され、つまりデパケットされて、各系統毎にバッファメモリ２１に一時的に保持される。
【００２８】
第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 は、表示同期信号生成回路２８から送られてくるタイミング信号に従って起動され、バッファメモリ２１から４系統の圧縮画像データを引き出して伸長し、表示用画像データとして書込回路２３に送る。書込回路２３は、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 から送られてくる表示用画像データを、表示メモリ２４のフレームバッファＡまたはフレームバッファＢの入力系統に対応する領域に巡回的に書込む。この書き込みは、図３（ｃ）に示すように、書き込みポインタ（アドレス）をインクリメントさせながら行われる。
【００２９】
バッファ制御回路２９は、表示メモリ２４を構成するフレームバッファＡ内の４個の領域またはフレームバッファＢ内の４個の領域のうちの最後に書き込みが完了された領域を有するフレームバッファを識別し、その識別情報を保持する。具体的には、第１レジスタ４１は、図３（ｅ）に示すような書き込み完了時点でカウンタ４０の出力をサンプリングすることにより、書き込みが完了した領域が含まれるフレームバッファを決定して保持する。
【００３０】
一方、読出回路２５は、図３（ｄ）に示すような表示同期信号生成回路２８で発生されてモニタディスプレイ２７に供給される表示同期信号（例えば６０Ｈｚ）に同期した起動信号によって起動され、図３（ｆ）に示すような多画面表示位置に対応する垂直方向表示開始のタイミングで、図３（ｂ）に示すように、読み出しポインタ（アドレス）開始ポインタ（アドレス）値に更新した後に読み出しポインタ（アドレス）をインクリメントさせながら、バッファ制御回路２９に保持されている識別情報によって選択された表示メモリ２４内のフレームバッファから表示用画像データを読み出す。
【００３１】
読出回路２５は、さらに、上記のようにして読み出した表示用画像データに基づいてモニタディスプレイ２７を駆動するための映像データを生成して、Ｄ／Ａ変換回路２６を介してモニタディスプレイ２７に送る。これにより、モニタディスプレイ２７に多画面画像が表示される。
【００３２】
以上説明したように、この発明の実施の形態１に係る表示メモリ装置によれば、モニタディスプレイ２７に画像を表示させるための表示同期信号と第１カメラ装置１０1 〜第４カメラ装置１０4 が画像データを出力するフレーム同期信号の位相がどのような関係にあっても、必ず書き込みが完了したフレームバッファから読み出しが行われるので、表示メモリ２４に表示画像データを書き込む書き込みポインタ（アドレス）の遷移動作に対して表示メモリ２４から表示画像データを読み出す読み出しポインタの遷移動作は交差することはない。その結果、追い越し現象の発生が防止される。
【００３３】
また、特許文献１に記載の表示装置のように、表示メモリ２４への書き込みと読み出しとを同期させる必要がないので、第１カメラ装置１０1 〜第４カメラ装置１０4 から画像データを受信してから画像がモニタディスプレイ２７に表示されるまでの時間を短縮でき、また、表示メモリ２４を構成するフレームバッファは２個で済むので、表示メモリ装置を安価且つ簡単な構成で実現できる。さらに、特許文献２に記載の多画面表示制御装置のように、複雑なタイミング生成機能を備える必要がないので表示メモリ装置の構成が簡単になる。
【００３４】
実施の形態２．
図４は、この発明の実施の形態２に係る表示メモリ装置の構成を示すブロック図である。この発明の実施の形態２に係る表示メモリ装置の構成は、以下の点を除き、上述した実施の形態１に係る表示メモリ装置の構成と同じである。即ち、実施の形態２に係る表示メモリ装置は、実施の形態１に係る表示メモリ装置における表示同期信号生成回路２８の他に伸長起動信号生成回路３１を含むタイミング信号生成回路３０を備えている。
【００３５】
表示同期信号生成回路２８は、実施の形態１におけるそれと同様に、読出回路２５を起動する起動信号を生成する。伸長起動信号生成回路３１は、モニタディスプレイ２７を駆動する表示同期信号とは独立した、つまり位相および周波数が異なるタイミング信号であって、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 を起動してデータ伸長動作を開始させるためのタイミング信号を生成する。
【００３６】
次に、上記のように構成される、この発明の実施の形態２に係る表示メモリ装置の動作を説明する。
【００３７】
第１カメラ装置１０1 〜第４カメラ装置１０4 から送られてくるパケット化された圧縮画像データは、ＨＵＢ装置１１で１系統に束ねられて受信プロセス回路２０に入力される。受信プロセス回路２０に入力されたパケットは圧縮画像データファイルに変換され、つまりデパケットされて、各系統毎にバッファメモリ２１に一時保的に持される。
【００３８】
第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 は、タイミング信号生成回路３０の伸長起動信号生成回路３１から送られてくるタイミング信号に従って起動され、バッファメモリ２１から４系統の圧縮画像データを引き出して伸長し、表示用画像データとして書込回路２３に送る。この伸長起動信号生成回路３１から送られてくるタイミング信号は、第１カメラ装置１０1 〜第４カメラ装置１０4 が圧縮画像データを出力するフレームレート３０Ｈｚよりも若干高い周期、例えば３０.５Ｈｚの周期を有する。
【００３９】
書込回路２３は、第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 から送られてくる表示用画像データを、書き込みポインタに従って、表示メモリ２４のフレームバッファＡまたはフレームバッファＢの入力系統に対応する領域に巡回的に書込む。
【００４０】
バッファ制御回路２９は、表示メモリ２４を構成するフレームバッファＡ内の４個の領域またはフレームバッファＢ内の４個の領域のうちの最後に書き込みが完了された領域を有するフレームバッファを識別し、その識別情報を保持する。具体的には、第１レジスタ４１は、書き込み完了時点でカウンタ４０の出力をサンプリングすることにより、書き込みが完了した領域が含まれるフレームバッファを決定して保持する。
【００４１】
一方、読出回路２５は、表示同期信号生成回路２８で発生されてモニタディスプレイ２７に供給される表示同期信号（例えば６０Ｈｚ）に同期した起動信号によって起動され、多画面表示位置に対応するタイミングで、読み出しポインタ（アドレス）をインクリメントさせながら、バッファ制御回路２９に保持されている識別情報によって選択された表示メモリ２４のフレームバッファから表示用画像データを読み出す。
【００４２】
読出回路２５は、さらに、上記のようにして読み出した表示用画像データに基づいてモニタディスプレイ２７を駆動するための映像データを生成して、Ｄ／Ａ変換回路２６を介してモニタディスプレイ２７に送る。これにより、モニタディスプレイ２７に多画面画像が表示される。
【００４３】
以上説明したように、この発明の実施の形態２に係る表示メモリ装置によれば、上述した実施の形態１に係る表示メモリ装置と同様に、追い越し現象の発生を防止できることに加え、次のような効果を奏する。即ち、図５に示すように、受信プロセス回路２０におけるフレームレート［３０±α］ｆｐｓよりも高いレート［３０＋Δｆ±γ］ｆｐｓで第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 を起動して表示メモリ２４に表示用画像データを書き込みつつ、読出回路２５ではさらに高いレート［６０±β］ｆｐｓで表示メモリ２４に書き込まれた表示用画像データを読み出すように構成されている。ここで、αおよびγは誤差であり３０に比べて十分小さい値、Δｆはαおよびγが如何なる値をとってもフレームレートが３０より高くなるような誤差値、つまりα＜Δｆ±γを満足する誤差値であり、例えば０．５Ｈｚである。また、βは誤差であり６０に比べて十分小さい値である。
【００４４】
第１伸長プロセス回路２２1 〜第４伸長プロセス回路２２4 を起動して表示メモリ２４に表示用画像データを書き込む際のレートは、上述した実施の形態に係る表示メモリ装置では［（６０±β）÷２］ｆｐｓであるが、この実施の形態２に係る表示メモリ装置では、［３０＋Δｆ±γ］ｆｐｓとしているので、第１カメラ装置１０1 〜第４カメラ装置１０4 が送出するフレームを１つたりとも取りこぼすことなく表示することが可能になり、時間軸方向における画質の劣化を防止することができる。
【００４５】
なお、上述した実施の形態１および実施の形態２に係る表示メモリ装置を構成するカメラ装置の数は４台としたが、カメラ装置の数は４台に限らず任意である。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施の形態１に係る表示メモリ装置の構成を示すブロック図である。
【図２】図２におけるバッファ制御回路の詳細な構成を示すブロック図である。
【図３】この発明の実施の形態１に係る表示メモリ装置の動作を説明するためのタイミングチャートである。
【図４】この発明の実施の形態２に係る表示メモリ装置の構成を示すブロック図である。
【図５】この発明の実施の形態２に係る表示メモリ装置による効果を説明するための図である。
【符号の説明】
【００４７】
１０1 〜１０4   第１〜第４カメラ装置、１１  ＨＵＢ装置、２０  受信プロセス回路、２１  バッファメモリ、２２1 〜２２4   第１〜第４伸長プロセス回路、２３  書込回路、２４  表示メモリ、２５  読出回路、２６  Ｄ／Ａ変換回路、２７  モニタディスプレイ、２８  表示同期信号生成回路、２９  バッファ制御回路、３０  タイミング信号生成回路、３１  伸長起動信号生成回路、４０  カウンタ、４１  第１レジスタ、４２  第２レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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