(57)【要約】    【課題】  ＩＣのサイズの大型化を招くことなく、静電放電に対する保護機能をオンチップで有するＥ−ｐＨＥＭＴのＩＣを実現する。    【解決手段】  ＩＣ１００の基板上に高電子移動度トランジスタ（Ｅ−ｐＨＥＭＴ）１０２Ａ、１０２Ｂが形成される。このＥ−ｐＨＥＭＴは、ソース電極、ドレイン電極、及びゲート電極を有し、ゲート電極とドレイン電極との間にはエッチングでリセス（凹部）が形成され、比較的大きな間隔が設けられる。この結果、ドレイン電極において静電放電が生じてもＥ−ｐＨＥＭＴを保護することができる。    【選択図】    図１
2005244223.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された高電子移動度トランジスタであって、前記高電子移動度トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、前記高電子移動度トランジスタは、増大したゲート／ドレインエッチング凹部間隔を具備し、前記増大したゲート／ドレインエッチング凹部間隔は、前記ドレイン電極における静電放電に対して前記高電子移動度トランジスタに比較的大きな保護機能をもたらす、高電子移動度トランジスタと、
を有することを特徴とする集積回路。
【発明の詳細な説明】
【背景技術】
【０００１】
Ｅ−ｐＨＥＭＴ（Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）によれば、高周波アプリケーションなどの携帯型無線アプリケーションに適した動作特性を得ることができる。Ｅ−ｐＨＥＭＴの動作に必要な電力は、その他の類似のデバイスに比べて少ないことから、これらを使用することにより、所与の増幅率の実現に必要な電力量の尺度であるところの電力付加効率が、非常に優れた電力増幅器を製造することができる。又、Ｅ−ｐＨＥＭＴの場合には、その他の類似のデバイスとは対照的に、制御用の負のゲート電圧が不要であるため、Ｅ−ｐＨＥＭＴは、単一の正の電源によって動作可能である。従って、Ｅ−ｐＨＥＭＴは、負電源を供給するコンポーネントなしに動作させることが可能であり、この結果、システムコストが減少し、基板スペース要件が軽減されると共に、システム設計も容易になる。このような動作特性により、現在、Ｅ−ｐＨＥＭＴは、携帯電話機などの携帯型無線装置の高周波集積回路（ＲＦＩＣ）に使用されている。
【０００２】
Ｅ−ｐＨＥＭＴを有するＲＦＩＣを設計する際の重要な考慮事項の１つが、静電放電（ＥＳＤ）に対する保護をオンチップで設けることである。従来のシリコンベースのＩＣの場合には、ＥＳＤから保護するべくコンデンサ又はダイオードアレイなどの大きなＥＳＤ保護デバイスを特別にＩＣ内に含めることにより、ＥＳＤに対する保護機能をオンチップで提供することができる。しかしながら、Ｅ−ｐＨＥＭＴを有するＲＦＩＣの製造は、高コストであって、ＲＦＩＣ内で大きなオンチップＥＳＤ保護デバイスを使用することは、非現実的である。又、例え、製造コストを無視したとしても、小さなＲＦＩＣが求められていることから、大きなオンチップＥＳＤ保護デバイスを使用することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような事情に鑑み、現在、オンチップでＥＳＤに対する保護機能を具備するＥ−ｐＨＥＭＴを有するＩＣと、ＥＳＤ保護に関わるオンチップ領域上のオーバーヘッドを大幅に増大させることなく、このようなＩＣを製造する方法が求められている。
【課題を解決するための手段】
【０００４】
Ｅ−ｐＨＥＭＴ（Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などの高電子移動度トランジスタを有する集積回路（ＩＣ）と、このＩＣを製造する方法によれば、高電子移動度トランジスタの中のいくつかにおいて、増大したゲート／ドレインエッチング凹部間隔を利用することにより、オンチップの静電放電（ＥＳＤ）に対する保護機能が提供される。増大したゲート／ドレインエッチング凹部間隔を使用することにより、ＩＣ上の補助的な低速度アプリケーション用に相対的に小さな高電子移動度トランジスタを使用できるようになり、この結果、これらの補助的なトランジスタによって占有されるチップ面積が減少する。
【０００５】
本発明の一実施例によるＩＣは、基板と、この基板上に形成された高電子移動度トランジスタを含んでいる。この高電子移動度トランジスタは、ソース電極、ドレイン電極、及びゲート電極を含んでいる。又、この高電子移動度トランジスタは、増大したゲート／ドレインエッチング凹部間隔を具備しており、この結果、ドレイン電極上のＥＳＤに対する高電子移動度トランジスタの相対的に大きな保護機能がもたらされる。一実施例においては、この増大したゲート／ドレインエッチング凹部間隔は、基板上の入力ノードと出力ノードとの間の信号経路上に形成された主高電子移動度トランジスタのゲート／ドレインエッチング凹部間隔よりも広くなっている。
【０００６】
少なくとも１つの高電子移動度トランジスタを有する集積回路を製造する方法は、基板を用意することと、この基板上に、ソース電極、ドレイン電極、及びゲート電極を有する高電子移動度トランジスタを形成することと、を含んでいる。この高電子移動度トランジスタを形成ことには、増大したゲート／ドレインエッチング凹部間隔を生成することが含まれている。そして、この増大したゲート／ドレインエッチング凹部間隔により、ドレイン電極上のＥＳＤに対して、高電子移動度トランジスタに比較的大きな保護機能が提供される。
【０００７】
本発明のその他の態様と利点については、本発明の原理の一例として示されている添付図面との関連で、以下の詳細な説明を参照することにより、明らかになろう。
【発明を実施するための最良の形態】
【０００８】
図１を参照すれば、本発明の一実施例によるＥ−ｐＨＥＭＴ（Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）１０２Ａ及び１０２Ｂを有する集積回路（ＩＣ）１００が示されている。一例として、このＩＣ１００は、ＲＦ信号を増幅する電力増幅器ＲＦＩＣなどの高周波（ＲＦ）ＩＣであってよい。但し、ＩＣ１００は、１つ又は複数の機能を有するどのようなタイプのＩＣであってもよい。後程詳述するように、このＩＣ１００は、ＥＳＤに対する保護のために使用されるチップ領域を極小化可能な、静電放電（ＥＳＤ）に対するオンチップでの保護機能を具備している。
【０００９】
ＩＣ１００は、入力ＲＦ信号などの入力信号を受信する入力ノード１０４と、増幅されたＲＦ信号などの出力信号を送信する出力ノード１０６を含んでいる。更に、ＩＣ１００は、いくつかのＥ−ｐＨＥＭＴの形態の能動コンポーネント１０２Ａ及び１０２Ｂを含んでいる。これらのＥ−ｐＨＥＭＴのいくつかは、入力ノード１０４から出力ノード１０６に至る信号経路１０８上に配置されている。本明細書においては、これらのＥ−ｐＨＥＭＴ１０２Ａを「主Ｅ−ｐＨＥＭＴ」と呼ぶ。この主Ｅ−ｐＨＥＭＴ１０２Ａは、受信した入力信号に対して作用するコンポーネントである。従って、速度に関するこれら主Ｅ−ｐＨＥＭＴ１０２Ａの性能が、ＩＣ１００の全体的な性能に直接的な影響を与えることになる。これに対して、ＩＣ１００のもう一方のＥ−ｐＨＥＭＴ１０２Ｂは、信号経路１０８上には位置していない。これらのＥ−ｐＨＥＭＴ１０２Ｂは、ＤＣバッファ、電圧／電流検出、又は主Ｅ−ｐＨＥＭＴ１０２Ａに対する特定条件（例：バイアス電圧）の提供などのその他の相対的に低速のアプリケーションに使用可能な補助的なデバイスである。従って、これら補助的なＥ−ｐＨＥＭＴ１０２Ｂの場合には、最適性能は不要であり、このため、主Ｅ−ｐＨＥＭＴ１０２Ａほどに大きくする必要はない。尚、これらの１つ又は複数の補助的なＥ−ｐＨＥＭＴ１０２Ｂは、図１に示されているように、通常、ＩＣと、ＩＣをマウントするモジュール基板（図示されてはいない）と間の電気的接続を提供する、ＩＣ１００の接続ピン１１０に接続されている。
【００１０】
Ｅ−ｐＨＥＭＴが処理できるＥＳＤの最大レベルは、そのＥ−ｐＨＥＭＴのサイズによって左右される。即ち、Ｅ−ｐＨＥＭＴが大きいほど、より強力なＥＳＤに耐えることができる。しかしながら、その一方で、ＩＣのサイズを極小化するには、補助的なＥ−ｐＨＥＭＴを可能な限り小さくしなければならない。従って、従来のＩＣにおける補助的なＥ−ｐＨＥＭＴは、ＥＳＤに対して脆弱である。このＩＣサイズの極小化要件と、小さなＥ−ｐＨＥＭＴのＥＳＤに対する脆弱性の観点から、ＩＣ１００の補助的なＥ−ｐＨＥＭＴ１０２Ｂは、ＥＳＤに対する保護のために使用するチップ領域を極小化しつつ、強力なＥＳＤに耐えるように設計されている。
【００１１】
次に図２を参照すれば、本発明の一実施例による補助的なＥ−ｐＨＥＭＴ１０２Ｂの中の１つの断面が示されている。この補助的なＥ−ｐＨＥＭＴ１０２Ｂは、基板２０２上に形成されており、この基板は、絶縁ガリウム砒素（ＧａＡｓ）基板である。補助的なＥ−ｐＨＥＭＴ１０２Ｂは、バッファレイヤ２０４、第１のシリコン（Ｓｉ）ドーピングされたアルミニウムガリウム砒素（ＡｌＧａＡｓ）レイヤ２０６、第１スペーサレイヤ２０８、チャネルレイヤ２１０、第２スペーサレイヤ２１２、第２のＳｉドーピングされたＡｌＧａＡｓレイヤ２１４、ショットキーレイヤ２１６、ドーピングされていないＧａＡｓレイヤ２１８、及びキャップレイヤ２２０を含んでいる。尚、これらのレイヤは、従来のＥ−ｐＨＥＭＴにも存在するものであり、従って、本明細書においては、これらに関する詳細な説明は省略する。
【００１２】
バッファレイヤ２０４は、ＧａＡｓの単一レイヤであるか、或いはＧａＡｓとＡｌＧａＡｓの交互に変化するレイヤであってよい。このバッファレイヤ２０４を使用し、バッファレイヤ上にＥ−ｐＨＥＭＴ１０２Ｂの後続のレイヤを成長させるための滑らかな表面を生成する。スペーサレイヤ２０８及び２１２は、ドーピングされていないＡｌＧａＡｓから製造可能である。チャネルレイヤ２１０は、ドーピングされていないインジウムガリウム砒素（ＩｎＧａＡｓ）から製造されている。ショットキーレイヤ２１６は、ドーピングされていないＡｌＧａＡｓから製造されている。そして、キャップレイヤ２２０は、高濃度でドーピングされたＧａＡｓから製造されている。
【００１３】
更に、補助的なＥ−ｐＨＥＭＴ１０２Ｂは、ショットキーレイヤ２１６上に形成されたゲート電極２２２と、キャプレイヤ２２０上に形成されたソース電極２２４及びドレイン電極２２６を含んでいる。ゲート電極２２２をショットキーレイヤ２１６上に形成できるように、ショットキーレイヤ上のドーピングされていないＧａＡｓレイヤ２１８は、エッチングによる凹部２２８を含んでおり、ゲート電極は、このドーピングされていないＧａＡｓレイヤを貫通してショットキーレイヤと接触できるようになっている。本明細書においては、このエッチングによる凹部２２８の間隔（エッチングによって形成される凹部の向かい合う端部間の距離。図２においてはゲート電極２２２の幅２４０が、「エッチングによる凹部２２８の間隔」に相当）を「ゲートエッチング凹部間隔」と呼ぶ。又、キャップレイヤ２２０には、エッチングで形成された凹部２３０を有し、この凹部２３０により、ゲート電極と、キャプレイヤのエッチングされた部分の端部との間に空隙２３６、２３８が設けられる。ドーピングされていないＧａＡｓレイヤ２１８のエッチングによる凹部２２８は、ショットキーレイヤ２１６上におけるエッチング停止層２３２を使用して形成されており、キャップレイヤ２２０のエッチングによる凹部２３０は、ドーピングされていないＧａＡＳレイヤ２１８上のエッチング停止層２３４を使用して形成されている。これらのエッチング停止層２３２及び２３４は、アルミニウム砒素（ＡｌＡｓ）又はＡｌＧａＡｓの薄いレイヤであってよい。そして、本明細書においては、ゲート電極２２２と、キャップレイヤ２２０がエッチングされた部分のドレイン電極２２６に近い側の端部との距離を「ゲート／ドレインエッチング凹部間隔」２３６と呼ぶ。同様に、本明細書においては、ゲート電極２２２と、キャプレイヤ２２０がエッチングされた部分のソース電極２２４に近い側の端部との距離を、「ゲート／ソースエッチング凹部間隔」２３８と呼ぶ。これらのエッチング凹部間隔２３６及び２３８は、ゲート電極２２２とドレイン及びソース電極２２４及び２２６間に必要な距離を提供し、ゲート電極とドレイン電極間において大きな電圧スイングが発生する可能性がある場合に、その動作の際のＥ−ｐＨＥＭＴ１０２Ｂを通じた電気的な短絡を防止するものである。
【００１４】
この図２の補助的なＥ−ｐＨＥＭＴ１０２Ｂは、デバイスサイズの観点では、主Ｅ−ｐＨＥＭＴ１０２Ａ及びその他の類似の従来のＥ−ｐＨＥＭＴに構造的に類似している。但し、補助的なＥ−ｐＨＥＭＴ１０２Ｂのゲート／ドレインエッチング凹部間隔２３６は、主Ｅ−ｐＨＥＭＴ１０２Ａ及び類似の従来のＥ−ｐＨＥＭＴのゲート／ドレインエッチング凹部間隔と比べ、大きくなっている。即ち、Ｅ−ｐＨＥＭＴ１０２Ａ及び類似の従来のＥ−ｐＨＥＭＴのゲート／ドレインエッチング凹部間隔は、通常、１ミクロン（μｍ）未満であるのに対して、このＥ−ｐＨＥＭＴ１０２Ｂの増大したゲート／ドレインエッチング凹部間隔２３６は、好ましくは、４〜１０ミクロンとなっている。そして、このＥ−ｐＨＥＭＴ１０２Ｂの増大したゲート／ドレインエッチング凹部間隔２３６により、結果的にドレイン電極２２６上の正のＥＳＤに対する相対的に大きな保護機能がもたらされ、この結果、Ｅ−ｐＨＥＭＴ１０２Ｂは、類似の従来のＥ−ｐＨＥＭＴよりも高レベルの正のＥＳＤに対して保護されることになる。即ち、ゲート／ドレインエッチング凹部間隔２３６を大きくすることにより、従来のＥ−ｐＨＥＭＴの場合にはＥ−ｐＨＥＭＴが損傷するであろう正のＥＳＤに対して、Ｅ−ｐＨＥＭＴ１０２Ｂを保護できるようになるのである。
【００１５】
前述のように、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート／ドレインエッチング凹部間隔２３６用の好ましい範囲は、そのＥ−ｐＨＥＭＴが処理可能な正のＥＳＤの所望の最大レベルに応じて、４〜１０ミクロンである。一例として、最大７０ボルトのＥＳＤに対して保護するためには、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート／ドレインエッチング凹部間隔２３６は、５ミクロンあればよい。別の例として、最大１００ボルトのＥＳＤに対して保護するためには、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート／ドレインエッチング凹部間隔２３６は、８又は９ミクロンあればよい。但し、このゲート／ドレインエッチング凹部間隔２３６は、４ミクロンより狭くすることも可能であり、１０ミクロンより広くすることもできる。
【００１６】
図３には、本発明の一実施例による図２のＥ−ｐＨＥＭＴ１０２Ｂなどの補助的なＥ−ｐＨＥＭＴを有する３つのＩＣにおける、障害発生ＥＳＤ電圧（障害が発生したときのＥＳＤ電圧）とゲート／ドレインエッチング凹部間隔との関係がグラフで示されている。尚、この障害発生ＥＳＤ電圧とは、ＥＳＤ電圧に起因する補助的なＥ−ｐＨＥＭＴの損傷によってＩＣに障害が発生するＥＳＤ電圧を意味している。この図３のグラフに示されているように、障害発生ＥＳＤ電圧は、ゲート／ドレインエッチング凹部間隔が大きくなるに伴って上昇している。従って、Ｅ−ｐＨＥＭＴが有するゲート／ドレインエッチング凹部間隔が広いほど、耐えることができる正のＥＳＤの強度が大きくなっている。
【００１７】
この相対的に大きな正のＥＳＤに対する保護機能を提供するための図２の補助的なＥ−ｐＨＥＭＴ１０２Ｂにおける増大したゲート／ドレインエッチング凹部間隔２３６に加えて、補助的なＥ−ｐＨＥＭＴのゲート電極２２２の幅２４０も、主Ｅ−ｐＨＥＭＴ１０２Ａ及びその他の類似の従来のＥ−ｐＨＥＭＴのゲート電極の幅よりも大きくなっている。そして、これに相応して、補助的なＥ−ｐＨＥＭＴ１０２Ｂのゲートエッチング凹部間隔２２８も、増大したゲート幅２４０を収容するべく大きくなっている。このゲート電極２２２の幅２４０の拡大により、相対的に大きな負のＥＳＤに対する保護機能が提供される。負のＥＳＤによるＥ−ｐＨＥＭＴのデバイス障害は、ゲート電極を介してＥ−ｐＨＥＭＴのショットキーダイオードを流れる高電流密度に主に起因するものである。即ち、ゲート電極２２２の幅２４０を大きくすることにより、補助的なＥ−ｐＨＥＭＴ１０２Ｂのショットキーダイオードが大きくなり、このダイオードを通じて流れる電流が均等に分散するようになる。この結果、所与の電流において、ゲート電極２２２を通じて流れる電流密度が低下し、これによって、Ｅ−ｐＨＥＭＴ１０２Ｂは、相対的に大きな電流を処理できるようになり、結果的に、相対的に強い負のＥＳＤに対して保護されることになるのである。
【００１８】
このＩＣ１００の補助的なＥ−ｐＨＥＭＴ１０２Ｂの製造には、類似の従来のＥ−ｐＨＥＭＴと同一の製造プロセスが必要である。但し、増大した幅２４０を有するゲート電極２２２を収容すると共に、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート／ドレインエッチング凹部間隔２３６を拡大するべく、エッチングによる凹部２２８及び２３０を大きくする。
【００１９】
再度図１を参照すれば、その他の任意選択の負のＥＳＤに対する保護機能をＩＣ１００に採用することも可能である。図１に示されているように、ＩＣ１００には、補助的なＥ−ｐＨＥＭＴ１０２Ｂのドレイン電極２２６と個々の接続ピン１１０とに接続された任意選択の抵抗器１１２を含むことができる。この抵抗器１１２は、半導体材料から製造されており、従って、ＥＳＤが存在する場合には、補助的なＥ−ｐＨＥＭＴ１０２Ｂの個々のショットキーダイオードを通じて流れる電流の量を制限する電流制限器として機能する。この結果、補助的なＥ−ｐＨＥＭＴ１０２Ｂは、相対的に強い負のＥＳＤに対して耐えることができるようになる。
【００２０】
又、図１には、低電圧端子１１６と接続ピン１１０とに接続された任意選択の逆バイアスされるショットキーダイオード１１４も示されている。即ち、これらの逆バイアスされるショットキーダイオード１１４は、補助的なＥ−ｐＨＥＭＴ１０２Ｂの個々のドレイン電極２２６に接続されている。このショットキーダイオード１１４は、負のＥＳＤによって発生する電流の大部分を伝導するべく機能する。そして、ショットキーダイオード１１４は、補助的なＥ−ｐＨＥＭＴを初期の高ＥＳＤ電流から保護するべく、補助的なＥ−ｐＨＥＭＴ１０２Ｂのショットキーダイオードよりも前にターンオンするように構成されている。
【００２１】
次に図４を参照すれば、本発明の一実施例によるショットキーダイオード１１４の中の１つの断面図が示されている。尚、この図４においては、図２と同一の参照符号を使用して類似のコンポーネントを示している。この図示の実施例においては、ショットキーダイオード１１４は、このショットキーダイオード内にＥ−ｐＨＥＭＴのソース電極２２４に相当する電極が存在していない点を除き、図２の補助的なＥ−ｐＨＥＭＴ１０２Ｂに類似している。
【００２２】
図４に示されているように、このショットキーダイオード１１４は、基板２０２上に形成されている。ショットキーダイオード１１４は、バッファレイヤ２０４、第１のＳｉドーピングされたＡｌＧａＡｓレイヤ２０６、第１スペーサレイヤ２０８、チャネルレイヤ２１０、第２スペーサレイヤ２１２、第２のＳｉドーピングされたＡｌＧａＡｓレイヤ２１４、ショットキーレイヤ２１６、及びドーピングされていないＧａＡｓレイヤ２１８、及びキャップレイヤ２２０を含んでいる。更に、ショットキーダイオード１１４は、ショットキーレイヤ２１６上に形成されたアノード４２２と、キャップレイヤ２２０上に形成されたカソード４２６を含んでいる。そして、このショットキーダイオード１１４のアノード及びカソード４２２及び４２６は、基本的に、図２のＥ−ｐＨＥＭＴ１０２Ｂのゲート及びドレイン電極２２２及び２２６にそれぞれ相当している。
【００２３】
図２の補助的なＥ−ｐＨＥＭＴ１０２Ｂと同様に、図４のショットキーダイオード１１４も、正のＥＳＤに対して脆弱である。従って、このショットキーダイオード１１４の場合にも、正のＥＳＤに対する保護機能が有益である。正のＥＳＤから補助的なＥ−ｐＨＥＭＴ１０２Ｂを保護する場合と同一の方法を、このショットキーダイオード１１４に対して適用可能である。即ち、Ｅ−ｐＨＥＭＴ１０２Ｂ内のゲート／ドレインエッチング凹部間隔２３６と同様に、ショットキーダイオード１１４内にも、アノード／カソードエッチング凹部間隔４３６が存在している。従って、このショットキーダイオード１１４のアノード／カソードエッチング凹部間隔４３６を大きくすることにより、結果的に、正のＥＳＤに対するショットキーダイオード１１４の保護機能が強化される。このために、ショットキーダイオード１１４のアノード／カソードエッチング凹部間隔４３６は、主Ｅ−ｐＨＥＭＴ１０２Ａのゲート／ドレインエッチング凹部間隔及びその他の類似のショットキーダイオードのアノード／カソードエッチング凹部間隔よりも大きくなっている。
【００２４】
前述のように、このショットキーダイオード１１４は、このショットキーダイオードが接続される補助的なＥ−ｐＨＥＭＴ１０２Ｂの前にターンオンするべく設計する必要がある。これは、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート及びドレイン電極２２２及び２２６に使用する材料とは異なるタイプの材料をショットキーダイオード１１４のアノード及びカソード４２２及び４２６に使用することにより、実現することができる。或いは、この代わりに（又は、異なる電極材料に加えて）、Ｅ−ｐＨＥＭＴ１０２Ｂのゲート及びドレイン電極２２２及び２２６とは異なるショットキーダイオード１１４のレイヤに接続し、Ｅ−ｐＨＥＭＴ１０２Ｂの前にターンオンするような構造にショットキーダイオードを構成することも可能である。
【００２５】
図５のフローチャートを参照し、本発明の一実施例によるＥ−ｐＨＥＭＴを有する集積回路を製造する方法について説明する。まず、ブロック５０２において、基板を用意する。一例として、この基板は、絶縁ＧａＡｓ基板であってよい。次に、ブロック５０４において、基板上にＥ−ｐＨＥＭＴを形成する。このＥ−ｐＨＥＭＴを形成することには、基板上に異なるレイヤを形成することが含まれる。一実施例においては、これらの異なるレイヤには、バッファレイヤ、第１のＳｉドーピングされたＡｌＧａＡｓレイヤ、第１スペーサレイヤ、チャネルレイヤ、第２スペーサレイヤ、第２のＳｉドーピングされたＡｌＧａＡｓレイヤ、ショットキーレイヤ、ドーピングされていないＧａＡｓレイヤ、及びキャップレイヤが含まれている。更に、このＥ−ｐＨＥＭＴの形成段階には、Ｅ−ｐＨＥＭＴに対して相対的に大きなＥＳＤに対する保護機能を提供する増大したゲート／ドレインエッチング凹部間隔を生成する段階が含まれている。このＥ−ｐＨＥＭＴの増大したゲート／ドレインエッチング凹部間隔は、入力ノードと出力ノード間の信号経路上の基板に形成されている主Ｅ−ｐＨＥＭＴのゲート／ドレインエッチング凹部間隔よりも広くなっている。一例として、このＥ−ｐＨＥＭＴの増大したゲート／ドレインエッチング凹部間隔は、少なくとも４ミクロンである。尚、ゲート／ドレイン及びゲート／ソースエッチング凹部間隔は、ドーピングされていないＧａＡｓレイヤのエッチングによる凹部によって生成されるものであり、ショットキーレイヤ上に形成されたゲート電極の幅、並びにエッチングによる凹部の幅に依存している。
【００２６】
以上、本発明の特定の実施例について説明及び例示したが、本発明は、説明及び例示したこれらの特定の形態又は構成に限定されるものではない。本発明の範囲は、添付の請求項及びその等価物によって定義されているとおりである。
【００２７】
なお、本発明は例として次の態様を含む。（  ）内の数字は添付図面の参照符号に対応する。
［１］  基板（２０２）と、
前記基板上に形成された高電子移動度トランジスタ（１０２Ｂ）であって、前記高電子移動度トランジスタは、ソース電極（２２４）と、ドレイン電極（２２６）と、ゲート電極（２２２）とを有し、前記高電子移動度トランジスタは、増大したゲート／ドレインエッチング凹部間隔（２３６）を具備し、前記増大したゲート／ドレインエッチング凹部間隔は、前記ドレイン電極における静電放電に対して前記高電子移動度トランジスタに比較的大きな保護機能をもたらす、高電子移動度トランジスタと、
を有することを特徴とする集積回路。
［２］  前記増大したゲート／ドレインエッチング凹部間隔（２３６）は、少なくとも４ミクロンであることを特徴とする上記［１］記載の集積回路。
［３］  前記基板（２０２）上で、入力ノード（１０４）と出力ノード（１０６）との間にある信号経路（１０８）上に形成された第２の高電子移動度トランジスタ（１０２Ａ）を更に有し、前記第２の高電子移動度トランジスタは、第２のゲート／ドレインエッチング凹部間隔を具備し、前記高電子移動度トランジスタ（１０２Ｂ）の前記ゲート／ドレインエッチング凹部間隔は、前記第２の高電子移動度トランジスタの前記第２ゲート／ドレインエッチング凹部間隔よりも広くなっていることを特徴とする上記［１］又は［２］記載の集積回路。
［４］  前記基板（２０２）上に形成され、前記高電子移動度トランジスタ（１０２Ｂ）の前記ドレイン電極（２２６）に接続される抵抗器（１１２）を更に有し、前記抵抗器は、半導体材料から製造されていることを特徴とする上記［１］〜［３］のうち、いずれかひとつに記載の集積回路。
［５］  前記基板（２０２）上に形成され、前記高電子移動度トランジスタ（１０２Ｂ）の前記ドレイン電極（２２６）に接続される、逆バイアスされるショットキーダイオード（１１４）を更に有し、
前記逆バイアスされるショットキーダイオードは、増大したアノード／カソードエッチング凹部間隔（４３６）を具備して、正の静電放電に対する保護機能を前記逆バイアスされるショットキーダイオードにもたらすべく構成されていることを特徴とする上記［１］〜［４］のうち、いずれかひとつに記載の集積回路。
［６］  少なくとも１つの高電子移動度トランジスタを有する集積回路を製造する方法であって、
基板（２０２）を用意すること（５０２）と、
前記基板上に、高電子移動度トランジスタ（１０２Ｂ）をソース電極（２２４）、ドレイン電極（２２６）、及びゲート電極（２２２）とともに形成することであって、増大したゲート／ドレインエッチング凹部間隔（２３６）を生成することを含み、前記増大したゲート／ドレインエッチング凹部間隔は、前記ドレイン電極における静電放電に対して前記高電子移動度トランジスタに比較的大きな保護機能をもたらす、高電子移動度トランジスタを形成することと、
を有することを特徴とする方法。
［７］  前記増大したゲート／ドレインエッチング凹部間隔（２３６）を生成することは、少なくとも４ミクロンの前記増大したゲート／ドレインエッチング凹部間隔を生成することを含むことを特徴とする上記［６］記載の方法。
［８］  前記基板（２０２）上で、入力ノード（１０４）と出力ノード（１０６）との間にある信号経路（１０８）上に第２の高電子移動度トランジスタ（１０２Ａ）を形成することを更に有し、前記第２の高電子移動度トランジスタは、第２のゲート／ドレインエッチング凹部間隔を具備し、前記高電子移動度トランジスタ（１０２Ｂ）の前記ゲート／ドレインエッチング凹部間隔は、前記第２の高電子移動度トランジスタの前記第２のゲート／ドレインエッチング凹部間隔よりも広くなっていることを特徴とする上記［６］又は［７］記載の方法。
［９］  前記高電子移動度トランジスタ（１０２Ｂ）の前記ドレイン電極（２２６）に接続される抵抗器（１１２）を前記基板（２０２）上に形成することを更に有し、前記抵抗器は、半導体材料から製造されていることを特徴とする上記［６］〜［８］のいずれかひとつに記載の方法。
［１０］
前記高電子移動度トランジスタ（１０２Ｂ）の前記ドレイン電極（２２６）に接続され、逆バイアスされるショットキーダイオード（１１４）を前記基板（２０２）上に形成することを更に有し、前記形成することは、増大したアノード／カソードエッチング凹部間隔（４３６）を生成して、正の静電放電に対する保護機能を前記逆バイアスされるショットキーダイオードにもたらすことを含むことを特徴とする上記［６］〜［９］のいずれかひとつに記載の方法。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例による、オンチップの静電放電（ＥＳＤ）に対する保護機能を具備するＥ−ｐＨＥＭＴ（Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を有する集積回路（ＩＣ）の図である。
【図２】本発明の一実施例による図１のＩＣに含まれている補助的なＥ−ｐＨＥＭＴの断面図である。
【図３】本発明の一実施例による３つのＩＣにおける、障害発生時のＥＳＤ電圧とゲート／ドレインエッチング凹部間隔との関係を示すグラフである。
【図４】本発明の一実施例による負のＥＳＤに対する保護のための図１のＩＣに含まれている任意選択のショットキーダイオードの断面図である。
【図５】本発明の一実施例によるオンチップのＥＳＤに対する保護機能を具備するＥ−ｐＨＥＭＴを有する集積回路を製造する方法のフローチャートである。
【符号の説明】
【００２９】
１０２Ａ  主Ｅ−ｐＨＥＭＴ（高電子移動度トランジスタ）
１０２Ｂ  補助的なＥ−ｐＨＥＭＴ
１０４  入力ノード
１０６  出力ノード
１０８  信号経路
１１２  抵抗器
１１４  ショットキーダイオード
２０２  基板
２２２  ゲート電極
２２４  ソース電極
２２６  ドレイン電極
２３６  増大したゲート／ドレインエッチング凹部間隔
４２２  アノード
４２６  カソード
４３６  増大したアノード／カソードエッチング凹部間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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