(57)【要約】【課題】２つの集積回路間に配置された伝送路でシリアル伝送を行うとき、これらの集積回路に最小限の端子を割り当てて、シリアル伝送時のエラーの状況を測定できるようにしたエラー測定装置およびエラー測定方法を提供する。【解決手段】送信回路部２０７は、所定のデータを測定対象の伝送路を介して受信回路部２０９に送信する。受信回路部２０９のエラー検出部２１８は、受信したデータを受信側基準信号生成部２１７が生成する受信側基準信号２３６と比較し、伝送エラーを検出する度にエラー信号２３７をエラーカウンタ回路２１９に入力する。エラーカウンタ回路２１９は、カウントアップモード時には伝送エラークロック信号２２４を基に入力されるエラー信号２３７をカウントし、シフトモード時にはカウントを停止してシフトクロック２２７の入力開始とともにカウントされた伝送エラー発生量をシリアルなシフトアウト信号２２６で出力する。【選択図】図２
2005286831.tif 000002
【特許請求の範囲】
【請求項１】
任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた第１の集積回路と、
前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを所定の期間にわたって記憶するエラー記憶手段と、このエラー記憶手段の記憶内容を所定の読出信号に同期してシリアルに出力するエラーシリアル出力手段とを備えた第２の集積回路
とを具備することを特徴とするエラー測定装置。
【請求項２】
前記エラー記憶手段はエラーの回数としてのカウント値を記憶する手段であることを特徴とする請求項１記載のエラー測定装置。
【請求項３】
前記エラーシリアル出力手段は、前記エラー記憶手段が記憶するカウント値を、前記所定の期間の終了後に出力が開始される所定の読み出し信号に同期してシリアルに出力する手段であることを特徴とする請求項２記載のエラー測定装置。
【請求項４】
任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、
これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路がシリアルデータを送出する前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記自回路に対応する第１の集積回路に設けられた前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段とを備えた複数の第２の集積回路と、
これら複数の第２の集積回路に設けられたエラー検出手段の検出したエラーを所定の期間にわたって記憶するエラー記憶手段と、このエラー記憶手段の記憶内容を所定の読み出し信号に同期してシリアルに出力するエラーシリアル出力手段とを備えた第３の集積回路
とを具備することを特徴とするエラー測定装置。
【請求項５】
任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、
これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路がシリアルデータを送出する前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記自回路に対応する第１の集積回路に設けられた前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーの回数としてのカウント値を所定の期間にわたって記憶するエラー記憶手段とを備えた複数の第２の集積回路と、
これら第２の集積回路の前記エラー記憶手段をシリアルに連結し、前記所定の期間の終了後に出力が開始される所定の読み出し信号に同期してこれらのエラー記憶手段に記憶されたカウント値を順次シフトさせて出力するエラーシリアル出力手段
とを具備することを特徴とするエラー測定装置。
【請求項６】
前記第１の集積回路および第２の集積回路は同一基板上に配置され、この基板上には、前記テスト時にテスト時であることを前記パラレルデータ選択手段および前記エラー検出手段に伝達する第１の伝達手段と、エラーを記憶する前記所定の期間にこの所定の期間であることを前記エラー記憶手段に伝達する第２の伝達手段と、前記所定の読み出し信号を前記エラーシリアル出力手段に伝達する第３の伝達手段とを備えたテスト処理回路が更に配置されていることを特徴とする請求項１〜請求項５いずれかに記載のエラー測定装置。
【請求項７】
エラーの測定を行うテストの開始から終了までに特定の集積回路から伝送路を介して送られてくるシリアルデータを受信するテスト時シリアルデータ受信ステップと、
このテスト時シリアルデータ受信ステップで受信したシリアルデータをエラーの測定の対象となるビット構成のパラレルデータに順次変換するシリアルパラレル変換ステップと、
このシリアルパラレル変換ステップで変換した後のパラレルデータを予め用意したテスト用のパラレルデータと逐次比較してエラーの有無を判別するエラー有無判別ステップと、
このエラー有無判別ステップで判別したエラーの数をカウントするカウントステップと、
前記テストが終了した時点でカウントステップでカウントしたカウント値を表わすデータを所定の読み出しクロックに同期して１ビットずつシリアルに出力するエラーシリアル出力ステップ
とを具備することを特徴とするエラー測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の集積回路間に配置された伝送路に対して伝送エラーの状況を測定するエラー測定装置およびエラー測定方法に係わり、特にパラレル信号をシリアル信号に変換して伝送路を伝送させるシリアル伝送回路に対して測定を行うエラー測定装置およびエラー測定方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuits：大規模集積回路）内部の処理の高速化が急速に進んでいる。この一方で、複数のＬＳＩ同士を接続するための入出力回路の処理はそれほど高速化されていない。このため、ＬＳＩ内部の並列（パラレル）信号をそのまま他のＬＳＩに伝送して、伝送路を増やすことでＬＳＩの高速化に対応させようとすると、双方のＬＳＩで入出力用の端子が不足するといった事態が発生するおそれがある。
【０００３】
そこで、パラレル信号をそのままパラレルに伝送する代わりに、パラレル信号をシリアル信号に変換し、また必要に応じてシリアル信号も複数の系統とすることで、全体としては比較的少ない入出力端子を用いて、より高速な伝送を可能にすることが提案されている。ここで、シリアル信号の伝送については、伝送する信号のレベルはエラーの発生率としてのエラーレートと関係がある。そこで、シリアル信号を送出する際に、はじめにデータ送出レベルを調整することが第１の提案として提案されている（たとえば特許文献１参照）。
【０００４】
この第１の提案では、シリアル信号の送出時にその送出レベルを調整し、伝送路が長いような場合にもインピーダンスによる影響を軽減するようにしている。この第１の提案では、この調整によってシリアル信号のビット誤り率を改善できないような場合に、シリアルでデータを転送する際のクロック周波数を調整するようにしている。
【０００５】
パラレル信号を伝送する際に、適正なビットレートに設定するためのエラーレートの測定を行う回路の提案もある（たとえば特許文献２参照）。この第２の提案の例では、その実現性から５１．８４Ｍｂ／ｓ（メガビット／秒）の信号を変復調器（モデム）の入力側または出力側でシリアルパラレル変換あるいはパラレルシリアル変換を行って、クロックの周波数を落として情報を伝送する。また、伝送路の状況に応じて信号の送出レベルや伝送周波数を変更できるようにエラーレートの測定を行っている。
【０００６】
ところで、シリアル伝送回路を使用してデータを伝送する場合には、データの送受信のタイミングの制約が厳しいという問題がある。そこで、このようなタイミング制御にまで介入して回路設計を行う手間を省くために、シリアル伝送を行う回路部分や回路配置をシリアル伝送用のマクロ回路あるいはマクロブロック（以下、シリアル伝送マクロブロックと称する。）として把握し、これらを既知の部品として使用することが多い。そして、シリアル伝送マクロブロックを使用した回路装置がシリアル伝送で許容されるエラーレート以下となるかどうかを、先の第２の提案のようにエラーレートの測定あるいはエラーの発生状況によって確認するといった手法が一般に採用されている。
【特許文献１】特開平２００２−２２３２０４号公報（第０００６段落、図１）
【特許文献２】特開平５−３３６０７８号公報（第０００４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＬＳＩあるいは一般的には集積回路同士で信号伝送を行う場合、そのための伝送周波数は双方の集積回路で使用する所定の周波数に固定されるのが通常である。そこで、伝送周波数を所定の周波数に固定したときに、実際に使用する集積回路同士で許容されるエラーレート以内の信号伝送が可能であるかどうかを判別する必要が生じる。すなわち、実際に複数の集積回路をプリント基板に実装する場合を考えてみると、他の部品を迂回する必要性等によって集積回路同士を結ぶ伝送路の長さが、シリアル伝送マクロブロックの仕様で示された許容値の限界まで長くなることがある。このような場合には、そのシリアル伝送マクロブロックが許容されるエラーレートに収まっているかどうかは、エラー測定装置でエラーレートを実際に測定して確認するしかない。また、集積回路の特性の良、不良を判断するためにも、実際の回路装置をエラー測定装置で測定することが必要とされる。
【０００８】
このような必要性から集積回路同士を伝送路で接続した実際の回路装置でエラーレートを測定するとした場合、集積回路にその測定のための専用の端子をエラーを測定する部位ごとに設けることは一般に困難とされる。集積回路間の伝送路をシリアル伝送にしたのも、これらの集積回路を接続する伝送路のための端子の総数をできるだけ減少させるためである。したがって、特に大規模集積回路のような集積回路で複数の箇所でエラーの状態あるいはエラーレートを測定するために専用の端子を多数設けることは困難である。
【０００９】
そこで本発明の目的は、２つの集積回路間に配置された伝送路でシリアル伝送を行うとき、これらの集積回路に最小限の端子を割り当てて、シリアル伝送時のエラーの状況を測定できるようにしたエラー測定装置およびエラー測定方法に関する。
【課題を解決するための手段】
【００１０】
請求項１記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた第１の集積回路と、（ロ）所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを所定の期間にわたって記憶するエラー記憶手段と、このエラー記憶手段の記憶内容を所定の読出信号に同期してシリアルに出力するエラーシリアル出力手段とを備えた第２の集積回路とをエラー測定装置に具備させる
【００１１】
すなわち請求項１記載の発明では、エラー測定装置は、間にエラーの測定の対象となる所定の伝送路を配置したＬＳＩ等の第１の集積回路と第２の集積回路とにより構成されている。第１の集積回路には、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段が備えられているが、エラーの測定を行わない通常時には、パラレルデータ出力手段が出力するパラレルデータがパラレルシリアル変換手段に供給されるようになっている。また、エラーの測定を行うテスト時には、テストデータ出力手段が出力するこのパラレルデータと同一ビット構成のテストデータがパラレルシリアル変換手段に供給されるようになっている。パラレルシリアル変換手段の変換後のシリアルデータは、前記した所定の伝送路に送出される。一方、第２の集積回路には、この所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段が備えられている。エラー検出手段は、この変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出し、エラー記憶手段はこの検出したエラーを所定の期間にわたって記憶する。そして、エラーシリアル出力手段はこの記憶された内容を所定の読み出し信号に同期してシリアルに出力するようになっている。これにより、２つの集積回路間に配置された伝送路でシリアル伝送が行われるときのエラーを集積回路の内部で検出することができる。また、この検出されたエラーは集積回路からシリアルに出力されるため、第２の集積回路の端子の増加を最小限に抑えた状態でエラーの状況の測定を行うことができる。
【００１２】
請求項２記載の発明では、請求項１記載のエラー測定装置で、エラー記憶手段はエラーの回数としてのカウント値を記憶する手段であることを特徴としている。
【００１３】
すなわち請求項２記載の発明では、エラー記憶手段は所定の期間に検出されたエラーの回数としてのカウント値を記憶するため、カウント値を第２の集積回路から出力することができる。
【００１４】
請求項３記載の発明では、請求項２記載のエラー測定装置で、エラーシリアル出力手段は、エラー記憶手段が記憶するカウント値を、所定の期間の終了後に出力が開始される所定の読み出し信号に同期してシリアルに出力する手段であることを特徴としている。
【００１５】
すなわち請求項３記載の発明では、エラーシリアル出力手段は、カウント値を所定の読み出し信号に同期してシリアルに出力するが、この所定の読み出し信号は、エラー記憶手段がエラーのカウントを行う所定の期間が終了した後に出力が開始される。これにより、所定の読み出し信号の出力が開始されるタイミングでカウント値が出力されるため、より確実に外部でカウント値を検出することが可能となる。
【００１６】
請求項４記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、（ロ）これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路がシリアルデータを送出する所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを自回路に対応する第１の集積回路に設けられたテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段とを備えた複数の第２の集積回路と、（ハ）これら複数の第２の集積回路に設けられたエラー検出手段の検出したエラーを所定の期間にわたって記憶するエラー記憶手段と、このエラー記憶手段の記憶内容を所定の読み出し信号に同期してシリアルに出力するエラーシリアル出力手段とを備えた第３の集積回路とをエラー測定装置に具備させる。
【００１７】
すなわち請求項４記載の発明では、複数の第１の集積回路と、それぞれに対応した複数の第２の集積回路が設けられており、これらの間に配置された複数の伝送路についてエラーの測定を行う。第３の集積回路は、これら複数の第２の集積回路のそれぞれに設けられたエラー検出手段で検出されたエラーを所定の期間にわたって記憶するエラー記憶手段を備えており、この記憶されたエラーをシリアルに出力するようになっている。すなわち、複数の伝送路について検出されたエラーを１つのエラー記憶手段にまとめて記憶し、まとめてシリアルに出力することができる。
【００１８】
請求項５記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、（ロ）これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路がシリアルデータを送出する所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを自回路に対応する第１の集積回路に設けられたテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーの回数としてのカウント値を所定の期間にわたって記憶するエラー記憶手段とを備えた複数の第２の集積回路と、（ハ）これら第２の集積回路のエラー記憶手段をシリアルに連結し、所定の期間の終了後に出力が開始される所定の読み出し信号に同期してこれらのエラー記憶手段に記憶されたカウント値を順次シフトさせて出力するエラーシリアル出力手段とをエラー測定装置に具備させる。
【００１９】
すなわち請求項５記載の発明は、複数の第１の集積回路と、それぞれに対応した複数の第２の集積回路が設けられており、これらの間に配置された複数の伝送路についてエラーの測定を行う。エラーシリアル出力手段は、これら複数の第２の集積回路のそれぞれに設けられたエラー記憶手段シリアルに連結し、それぞれに記憶されたカウント値を順次シフトさせて出力する。すなわち、それぞれの伝送路で検出されたエラーのカウント値がわかる状態で、複数の伝送路についてのエラーのカウント値をまとめてシリアルに出力することができる。
【００２０】
請求項６記載の発明では、請求項１〜請求項５いずれかに記載のエラー測定装置で、第１の集積回路および第２の集積回路は同一基板上に配置され、この基板上には、テスト時にテスト時であることをパラレルデータ選択手段およびエラー検出手段に伝達する第１の伝達手段と、エラーを記憶する所定の期間にこの所定の期間であることをエラー記憶手段に伝達する第２の伝達手段と、所定の読み出し信号をエラーシリアル出力手段に伝達する第３の伝達手段とを備えたテスト処理回路が更に配置されていることを特徴としている。
【００２１】
すなわち請求項６記載の発明は、第１の集積回路と第２の集積回路およびエラーの測定を制御するためのテスト処理回路が同一基板上に配置されている。このテスト処理回路では、テスト時であることをパラレルデータ選択手段およびエラー検出手段に伝達し、エラーを記憶する所定の期間であることをエラー記憶手段に伝達し、所定の読み出し信号をエラーシリアル出力手段に伝達するようになっている。
【００２２】
請求項７記載の発明では、（イ）エラーの測定を行うテストの開始から終了までに特定の集積回路から伝送路を介して送られてくるシリアルデータを受信するテスト時シリアルデータ受信ステップと、（ロ）このテスト時シリアルデータ受信ステップで受信したシリアルデータをエラーの測定の対象となるビット構成のパラレルデータに順次変換するシリアルパラレル変換ステップと、（ハ）このシリアルパラレル変換ステップで変換した後のパラレルデータを予め用意したテスト用のパラレルデータと逐次比較してエラーの有無を判別するエラー有無判別ステップと、（ニ）このエラー有無判別ステップで判別したエラーの数をカウントするカウントステップと、（ホ）前記したテストが終了した時点でカウントステップでカウントしたカウント値を表わすデータを所定の読み出しクロックに同期して１ビットずつシリアルに出力するエラーシリアル出力ステップとをエラー測定方法に具備させる。
【００２３】
すなわち請求項７記載の発明は、請求項１記載の発明と同一の原理を方法として表わしたものである。
【発明の効果】
【００２４】
以上説明したように、本発明のエラー測定装置によれば、２つの集積回路間に配置された伝送路でシリアル伝送が行われるときのエラーを集積回路の内部で検出することができる。また、この検出されたエラーは集積回路からシリアルに出力されるため、第２の集積回路の端子の増加を最小限に抑えた状態でエラーの状況の測定を行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下実施例につき本発明を詳細に説明する。
【実施例】
【００２６】
図１は、本発明の一実施例によるエラー測定装置の構成を示したものである。エラー測定装置２０１には、データを送信する側の装置としての送信側ＬＳＩ２０２と、データを受信する側の装置としての受信側ＬＳＩ２０３と、送信側ＬＳＩ２０２から送出されるデータを受信側ＬＳＩ２０３まで伝送する伝送路２０４が備えられている。更に、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３とを接続する形で、この伝送路２０４を伝送されるデータのエラーレートの測定を行うためのエラーレート測定器２０５が配置されている。
【００２７】
送信側ＬＳＩ２０２には、各種演算処理を行うための送信側論理回路２０６と、データの送信処理を行うための送信回路部２０７が設けられている。受信側ＬＳＩ２０３には、各種演算処理を行うための受信側論理回路２０８と、データの受信処理を行うための受信回路部２０９および高速の周波数発振器であるＰＬＬ（Phase Lock Loop）回路２１１が設けられている。送信回路部２０７と受信回路部２０９および伝送路２０４は、送信側論理回路２０６から受信側論理回路２０８へと通常のデータを伝送するシリアル伝送回路２１０である。送信回路部２０７と受信回路部２０９は、更に伝送路２０４のエラーレートを測定できるようになっている。エラーレート測定器２０５には、これらの送信回路部２０７と受信回路部２０９を用いてエラーレートを測定するための各種情報処理を行う情報処理装置２１２と、所定の周波数のクロック信号を発生するシフトクロック発生器２１３が設けられている。
【００２８】
送信側ＬＳＩ２０２では、送信側論理回路２０６から送信回路部２０７へ、送信の対象となるｎビットのパラレルデータ入力信号２２１が入力される。そして、送信回路部２０７でシリアル信号２２２に変換され、伝送路２０４を介して受信側ＬＳＩ２０３の受信回路部２０９に入力されるようになっている。受信側ＬＳＩ２０３では、入力されたシリアル信号２２２は受信回路部２０９で元のｎビットのパラレルデータ出力信号２２３に復元される形で変換され、受信側論理回路２０８に入力される。また、ＰＬＬ回路２１１は、高速のクロック信号を出力するようになっており、このクロック信号は受信回路部２０９がシリアル信号２２２を受信する際に使用される。ＰＬＬ回路２１１は、更にこのクロック信号をｎ分周した伝送エラークロック信号２２４を、伝送エラーの検出を行う際に使用されるクロック信号として出力する。この伝送エラークロック信号２２４は、受信回路部２０９に供給される。
【００２９】
エラーレート測定器２０５の情報処理装置２１２から受信側ＬＳＩ２０３の受信回路部２０９には、エラーレートを測定する期間に立ち上がるカウンタ制御信号２２５が入力される。逆に、受信回路部２０９から情報処理装置２１２へは、測定結果を情報として含むシフトアウト信号２２６が入力される。また、エラーレート測定器２０５のシフトクロック発生器２１３が発生するシフトクロック信号２２７も、受信側ＬＳＩ２０３の受信回路部２０９に入力される。更に、情報処理装置２１２から送信回路部２０７へは、エラーレートを測定するための基準となるデータを送信回路部２０７にシリアル信号２２２として出力させるためのテストモード信号２２８が入力されるようになっている。また、情報処理装置２１２からシフトクロック発生器２１３には、シフトクロック信号２２７の発生を開始させるための発生開始信号２２９が入力されるようになっている。
【００３０】
送信側ＬＳＩ２０２と受信側ＬＳＩ２０３およびこれらの間に配置された伝送路２０４は、図示しないプリント基板上に配置されている。このプリント基板上には図示しないコネクタが設けられており、エラーレート測定器２０５に備えられた図示しないコネクタと接続されるようになっている。これらのコネクタの各ピンは、それぞれテストモード信号２２８と、カウンタ制御信号２２５と、シフトクロック信号２２７およびシフトアウト信号２２６に対応している。すなわち、エラーレート測定器２０５はエラーレートの測定を行うときのみプリント基板に接続されて、エラー測定装置２０１の一部として機能するようになっている。
【００３１】
図２は、シリアル伝送回路の回路構成を示したものである。シリアル伝送回路２１０の送信回路部２０７は、ｎ対１のパラレルシリアル変換を行うパラレルシリアル変換送信回路２１４と、エラーレートを測定するのためのｎビットのパラレルな信号である送信側基準信号２３５を生成する送信側基準信号生成部２１５により構成されている。シリアル伝送回路２１０の受信回路部２０９には、１対ｎのシリアルパラレル変換を行うシリアルパラレル変換受信回路２１６と、送信側基準信号２３５と同じパターンの受信側基準信号２３６を生成する受信側基準信号生成部２１７と、伝送エラーを検出するエラー検出部２１８とが設けられている。更に、伝送エラーをカウントするエラーカウンタ回路２１９と、前記したカウンタ制御信号２２５を伝送エラークロック信号２２４に同期させ、エラーカウンタ回路２１９に伝送エラーのカウントを指示する同期切替信号２３８として出力する同期化回路２２０が備えられている。
【００３２】
パラレルシリアル変換送信回路２１４には、図１の送信側論理回路２０６から出力されるパラレルデータ入力信号２２１と、送信側基準信号生成部２１５から出力される送信側基準信号２３５とが、切り替えて入力される。この切り替えは、パラレルシリアル変換送信回路２１４に入力されるテストモード信号２２８によって行われ、エラーレートの測定を行うことを示すテストモード信号２２８が立ち上がっている間は、送信側基準信号２３５が入力されるようになっている。テストモード信号２２８が立ち下がっている間は、パラレルデータ入力信号２２１が入力されるようになっている。パラレルシリアル変換送信回路２１４に入力されたパラレルデータ入力信号２２１あるいは送信側基準信号２３５は、シリアル信号２２２に変換され、図１の伝送路２０４を介して受信回路部２０９のシリアルパラレル変換受信回路２１６に送信される。このシリアル信号２２２の伝送周波数は、図１の送信側ＬＳＩ２０２に設けられた図示しないＰＬＬ回路から供給される高速のクロック信号を基にしており、この周波数は受信側ＬＳＩ２０３のＰＬＬ回路２１１が発生するクロック信号と対応している。パラレルシリアル変換送信回路２１４は更に、シリアル信号２２２が同じレベルの状態を長く続けることを防ぎ、シリアル信号２２２の制御信号部分とデータ信号部分を区別し易くするために、たとえば８Ｂ１０Ｂ変換といった所定の符号変換を行うようになっている。
【００３３】
送信側基準信号生成部２１５は、所定のアルゴリズムによって、パラレルデータ入力信号２２１と同じビット数のデータである送信側基準信号２３５を生成して出力する。この送信側基準信号２３５は、擬似乱数ビット列（Pseudo Random Bit Sequence：PRBS）信号であり、所定の周期で同じパターンのデータフレームを繰り返すようになっている。
【００３４】
受信回路部２０９のシリアルパラレル変換受信回路２１６は、送信回路部２０７のパラレルシリアル変換送信回路２１４からシリアル信号２２２を受信する。そして、シリアル信号２２２に含まれる制御信号を基に、シリアル信号２２２に含まれるデータ信号に対してビット配列を再構成するとともに復号化を行う。これにより、シリアル信号２２２は、送信回路部２０７に入力されたパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換される。この変換処理は、図１の受信側ＬＳＩ２０２に設けられたＰＬＬ回路２１１から供給される高速のクロック信号を基に行われる。また、受信回路部２０９の受信側基準信号生成部２１７は、送信回路部２０７の送信側基準信号生成部２１５で使用されるのと同じアルゴリズムによって、送信側基準信号２３５と同じパターンの受信側基準信号２３６を出力するようになっている。
【００３５】
すなわち、送信側基準信号２３５がパラレルシリアル変換送信回路２１４に入力されている状態で、パラレルデータ出力信号２２３をこの受信側基準信号２３６と比較することによって、シリアル伝送回路２１０での伝送エラーの発生をビット単位で検出することができる。
【００３６】
受信側基準信号生成部２１７には、パラレルデータ出力信号２２３が入力され、図１のＰＬＬ回路２１１からは伝送エラーの検出を行う際の基準のクロック信号としての伝送エラークロック信号２２４が供給される。パラレルデータ出力信号２２３は、エラー検出部２１８にも入力されるようになっている。受信側基準信号生成部２１７には、図示しないフレーム検出回路が備えられており、パラレルデータ出力信号２２３に含まれる制御信号の内容を読み取って、前記した所定周期で繰り返されるデータフレームの開始位置を検出する。そして、検出したパラレルデータ出力信号２２３のデータフレームの開始位置に合わせて、エラー検出部２１８でパラレルデータ出力信号２２３をビット配列を揃えて比較できるタイミングで、伝送エラークロック信号２２４に同期して前記した受信側基準信号２３６の出力を開始する。エラー検出部２１８は、これらの入力された受信側基準信号２３６とパラレルデータ出力信号２２３とを、ビット単位で比較を行う。そして、異なっているビットを検出するごとにエラー信号２３７を出力するようになっている。このとき、受信側基準信号２３６は伝送エラークロック信号２２４に同期しているため、エラー信号２３７も伝送エラークロック信号２２４に同期して出力される。
【００３７】
同期化回路２２０には、カウンタ制御信号２２５が供給され、同じく供給される伝送エラークロック信号２２４に同期して同期切替信号２３８として出力されるようになっている。エラーカウンタ回路２１９には、この同期切替信号２３８と、前記したエラー検出部２１８が出力するエラー信号２３７が入力され、更に伝送エラークロック信号２２４が供給される。
【００３８】
エラーカウンタ回路２１９では、同期切替信号２３８が立ち上がっている状態（以下、適宜、カウントアップモードという。）にある期間のみ、エラー信号２３７が入力された回数を伝送エラークロック信号２２４を基にカウントする。そして、カウントアップモードの期間にカウントされたエラー信号２３７の入力回数（以下、伝送エラー発生量という。）をホールドする。エラーカウンタ回路２１９には更に、図１のエラーレート測定器２０５が出力するシフトクロック信号２２７が入力され、このシフトクロック信号２２７を基に伝送エラー発生量がシフトアウト信号２２６として出力されるようになっている。また、ホールドされた伝送エラー発生量の値を初期化したり、自由な値に設定するためのシフトイン信号２３９が、受信側ＬＳＩ２０３に設けられた図示しない装置部から供給されるようになっている。
【００３９】
図３は、エラーカウンタ回路の具体的な回路構成を示したものである。エラーカウンタ回路２１９は、伝送エラー発生量の加算を行う加算回路２４１と、加算された伝送エラー発生量を桁ごとにそれぞれ保持する第１〜第４のＤフリップフロップ回路２４２1〜２４２4により構成されている。加算回路２４１は、それぞれ伝送エラー発生量の加算を桁ごとに行う１個の半加算器（ＨＡ）２４３と第１〜第３の全加算器（ＦＡ）２４４1〜２４４3により構成されており、これらはそれぞれ第１〜第４のＤフリップフロップ回路２４２1〜２４２4に対応している。また、これら第１〜第４のＤフリップフロップ回路２４２1〜２４２4とこれらに対応する半加算器２４３と第１〜第３の全加算器２４４1〜２４４3との間には、それぞれ第１〜第４の切替回路２４５1〜２４５4が配置されている。また、第５の切替回路２４５5が設けられており、その出力側には第１〜第４のＤフリップフロップ回路２４２1〜２４２4のクロック信号の入力側が共通接続されている。
【００４０】
図４は、同期化回路の具体的な回路構成を示したものである。同期化回路２２０は、第５のＤフリップフロップ回路２４２5と第６のＤフリップフロップ回路２４２6により構成されている。それぞれのクロック入力端子Ｃには、伝送エラークロック信号２２４が供給され、第５のＤフリップフロップ回路２４２5のデータ入力端子Ｄには、カウンタ制御信号２２５が供給されるようになっている。また、第５のＤフリップフロップ回路２４２5の出力端子Ｑは、第６のＤフリップフロップ回路２４２6のデータ入力端子Ｄに接続されている。そして、第６のＤフリップフロップ回路２４２6の出力端子Ｑからは前記した同期切替信号２３８が出力される。ここで、第５のＤフリップフロップ回路２４２5と第６のＤフリップフロップ回路２４２6は、それぞれのクロック入力端子Ｃのクロックの立下りで動作することにして、第５の切替回路２４５5の切り替えを容易にする。
【００４１】
このような回路構成により、カウンタ制御信号２２５が立ち上がると、対応して伝送エラークロック信号２２４に同期した同期切替信号２３８が立ち上がる。この同期切替信号２３８は、図３のエラーカウンタ回路２１９に供給される。
【００４２】
図３に戻ってエラーカウンタ回路２１９の動作の説明を説明する。加算回路２４１の半加算器２４３の入力端子Ｂには、図２のエラー検出部２１８から出力されたエラー信号２３７が供給される。また、第１〜第４の切替回路２４５1〜２４５4には図４の同期化回路２２０から出力される同期切替信号２３８が供給されており、それぞれ同期切替信号２３８によって回路接続を切り替える。同期切替信号２３８が立ち上がっている間、半加算器２４３および第１〜第３の全加算器２４４1〜２４４3のそれぞれの出力端子Ｓとそれぞれに対応する第１〜第４のＤフリップフロップ回路２４２1〜２４２4のデータ入力端子Ｄとを接続するようになっている。また、同期切替信号２３８は第５の切替回路２４５5にも供給され、同期切替信号２３８が立ち上がっている間、伝送エラークロック信号２２４が第１〜第４のＤフリップフロップ回路２４２1〜２４２4のそれぞれのクロック入力端子Ｃに供給されるように回路接続を切り替える。
【００４３】
同期切替信号２３８が立ち上がっている間、半加算器２４３および第１〜第３の全加算器２４４1〜２４４3の出力端子Ｓからそれぞれ出力される第１〜第４の加算値２５３1〜２５３4は、対応する第１〜第４のＤフリップフロップ回路２４２1〜２４２4のデータ入力端子Ｄに供給される。第１〜第４のＤフリップフロップ回路２４２1〜２４２4は、伝送エラークロック信号２２４を基にそれぞれ第１〜第４の出力データ２５１1〜２５１4を出力する。
【００４４】
加算回路２４１の半加算器２４３および第１〜第３の全加算器２４４1〜２４４3のそれぞれの入力端子Ａには、第１〜第４のＤフリップフロップ回路２４２1〜２４２4のそれぞれの出力端子Ｑからの第１〜第４の出力データ２５１1〜２５１4が入力される。また、半加算器２４３の出力端子Ｃoから出力された桁上げ信号２５２1は第１の全加算器２４４1の入力端子Ｃiに入力されるようになっている。同様に第１の全加算器２４４1の出力端子Ｃoから出力された桁上げ信号２５２2は第２の全加算器２４４2の入力端子Ｃiに、第２の全加算器２４４2の出力端子Ｃoから出力された桁上げ信号２５２3は第３の全加算器２４４3の入力端子Ｃiに入力されるようになっている。
【００４５】
同期切替信号２３８が立ち上がっている間、すなわちカウントアップモード時にエラー信号２３７が加算回路２４１に入力されると、同じく加算回路２４１に入力される第１〜第４の出力データ２５１1〜２５１4に加算される。そして、加算後の値である第１〜第４の加算値２５３1〜２５３4は、伝送エラークロック信号２２４に同期してそれぞれ第１〜第４のＤフリップフロップ回路２４２1〜２４２4に入力される。そして、伝送エラークロック信号２２４の次のタイミングで第１〜第４の出力データ２５１1〜２５１4として出力される。これが繰り返されることにより、伝送エラー発生量が桁ごとに第１〜第４のＤフリップフロップ回路２４２1〜２４２4にホールドされることになる。なお、第１のＤフリップフロップ回路２４２1は伝送エラー発生量の一番下の桁を示し、順に桁が高くなり第４のＤフリップフロップ回路２４２4にホールドされる値は一番上の桁を示す。
【００４６】
一方、同期切替信号２３８が立ち上がっていない状態（以下、適宜、シフトモードという。）にある期間には、第１の切替回路２４５1は、第１のＤフリップフロップ回路２４２1のデータ入力端子Ｄに値“０”のシフトイン信号２３９が入力されるように接続を切り替える。更に、第２の切替回路２４５2は、第２のＤフリップフロップ回路２４２2のデータ入力端子Ｄに、第１のＤフリップフロップ回路２４２1が出力する第１の出力データ２５１1が入力されるように接続を切り替える。第３の切替回路２４５3は、第３のＤフリップフロップ回路２４２3のデータ入力端子Ｄに、第２のＤフリップフロップ回路２４２2が出力する第２の出力データ２５１2が入力されるように接続を切り替える。第４の切替回路２４５4は、第４のＤフリップフロップ回路２４２4のデータ入力端子Ｄに、第３のＤフリップフロップ回路２４２3が出力する第３の出力データ２５１3が入力されるように接続を切り替える。すなわち、第１〜第４のＤフリップフロップ回路２４２1〜２４２4には、加算回路２４１からの加算値２５３ではなく、それぞれシフトイン信号２３９あるいは１つ桁下のＤフリップフロップ回路２４２の出力データ２５１が入力されるように、接続が切り替えられる。
【００４７】
また、第４のＤフリップフロップ回路２４２4が出力する第４の出力データ２５１4は、シフトアウト信号２２６としてエラーカウンタ回路２１９の外部へ出力されるようになっている。更に、シフトモード時には、第５の切替回路２４５5は、伝送エラークロック信号２２４ではなく、シフトクロック信号２２７が第１〜第４のＤフリップフロップ回路２４２1〜２４２4のそれぞれのクロック入力端子Ｃに供給されるように接続を切り替える。
【００４８】
図１のエラーレート測定器２０５のシフトクロック発生器２１３は、通常は停止しており、シフトクロック信号２２７を出力していない。情報処理装置２１２は、カウンタ制御信号２２５を立ち上げた状態から立ち下げた状態に移行した後に、すなわちカウントアップモードが終了しシフトモードに移行した後に、発生開始信号２２９を出力するようになっている。この発生開始信号２２９が入力されると、シフトクロック発生器２１３は発振を開始してシフトクロック信号２２７の出力を開始するようになっている。
【００４９】
このような構成により、シフトモードに移行すると、伝送エラー発生量のカウントは終了し、第１〜第３のＤフリップフロップ回路２４２1〜２４２3にホールドされたそれぞれの値は一旦そのまま保持される。そして、シフトクロック発生器２１３によってシフトクロック信号２２７の出力が開始されると、ホールドされたそれぞれの値は、１つ桁上のＤフリップフロップ回路２４２へと１ビットずつ順にシフトしていく。そして、伝送エラー発生量のそれぞれの桁の値が、上の桁から順にシリアルなシフトアウト信号２２６として出力される。
【００５０】
以上説明した回路構成のエラー測定装置２０１で、まず、エラーレートの測定を行わない通常の場合の動作について説明する。
【００５１】
エラーレートの測定を行わない通常の場合には、エラーレート測定器２０５から送信回路部２０７に入力するテストモード信号２２８は立ち下がった状態となっている。このときには、パラレルシリアル変換送信回路２１４は、送信側論理回路２０６が出力するパラレルデータ入力信号２２１をシリアル信号２２２に変換して、伝送路２０４を通して受信回路部２０９に送る。受信回路部２０９のシリアルパラレル変換受信回路２１６は、受信したシリアル信号２２２をパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換し、受信側論理回路２０８へ送る。このようにして、送信側論理回路２０６から受信側論理回路２０８へ、シリアル信号を伝送する伝送路２０４を介してパラレルデータが送られる。
【００５２】
次に、エラー測定装置２０１でシリアル伝送回路２１０のエラーレートの測定を行う場合の動作について説明する。
【００５３】
エラーレートの測定を行う際には、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３が動作している状態で、エラーレート測定器２０５の情報処理装置２１２は、送信回路部２０７に入力するテストモード信号２２８を立ち上げる。すると、パラレルシリアル変換送信回路２１４は、シリアル信号２２２に変換する信号を、送信側論理回路２０６が出力するパラレルデータ入力信号２２１から、送信側基準信号生成部２１５が出力する送信側基準信号２３５に切り替える。パラレルシリアル変換送信回路２１４が出力したシリアル信号２２２は伝送路２０４を通して受信回路部２０９に送られ、シリアルパラレル変換受信回路２１６でパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換される。テストモード信号２２８は、前記したカウントアップモードが終了するまで、立ち上がった状態が保持される。
【００５４】
受信側基準信号生成部２１７には、このパラレルデータ出力信号２２３が入力され、これに同期した状態で、送信回路部２０７の送信側基準信号生成部２１５が出力する送信側基準信号２３５と同じパターンの信号である受信側基準信号２３６を出力する。エラー検出部２１８は、この受信側基準信号２３６に対してシリアルパラレル変換受信回路が出力するパラレルデータ出力信号２２３が一致するかどうかをビット単位で判定する。そして、伝送エラーが検出されると、ビットごとにエラー信号２３７を出力し、エラーカウンタ回路２１９へ送る。すなわち、伝送路２０４を伝送される際にシリアル信号２２２に発生した伝送エラーの量に対応して、エラー信号２３７がエラーカウンタ回路２１９へ送られることになる。
【００５５】
エラーレートの測定を行う際には、以上説明した状態で、測定を開始するタイミングで受信回路部２０９に入力するカウンタ制御信号２２５が立ち上がる。カウンタ制御信号２２５は、同期化回路２２０にて伝送エラークロック信号２２４に同期されて同期切替信号２３８としてエラーカウンタ回路２１９へ送られる。既に送信側基準信号２３５と受信側基準信号２３６との同期が確立しているため、すぐにエラーカウンタ回路２１９はカウントアップモードに移行し、伝送エラー発生量のカウントを開始できる。エラーカウンタ回路２１９では、図３で説明したように、同期切替信号２３８が立ち上がっているカウントアップモード時には伝送エラークロック信号２２４を基に入力されたエラー信号２３７を伝送エラー発生量としてカウントするようになっている。
【００５６】
そして、測定を終了するタイミングで受信回路部２０９に入力するカウンタ制御信号２２５が立ち下がる。すると、すぐにエラーカウンタ回路２１９はシフトモードに移行し、伝送エラー発生量のカウントを終了するとともに、各Ｄフリップフロップ回路２４２には伝送エラークロック信号２２４が入力されなくなる。そして、カウントされた伝送エラー発生量はエラーカウンタ回路に保持され、伝送エラークロック信号２２４に替えてシフトクロック信号２２７がエラーカウンタ回路２１９に入力可能な状態となる。この状態で、エラーレート測定器２０５が伝送エラー発生量の読み出しを開始するタイミングで、シフトクロック信号２２７の出力を開始する。シフトクロック信号２２７の入力が開始されると、エラーカウンタ回路２１９は前回のカウントアップモードの期間に保持した伝送エラー発生量を、シリアルなデータであるシフトアウト信号２２６として出力する。
【００５７】
カウンタ制御信号２２５を立ち上げるタイミングと立ち下げるタイミングは、エラーレート測定器２０５の情報処理装置２１２で任意に設定することができる。すなわち、任意の期間にエラーレートの測定を行うことができる。シリアル信号２２２の伝送周波数は所定の値に固定されているため、カウンタ制御信号２２５を立ち上げた期間の長さによって、伝送路２０４を伝送されたシリアル信号２２２のビット数は決定される。したがって、シフトアウト信号２２６が示す伝送エラー発生量をこの伝送されたビット数で割ることにより、エラーレートが算出できる。この除算は、エラーレート測定器２０５の情報処理装置２１２で行われ、図示しない表示装置に表示される。このようにして、シリアル伝送回路２１０のエラーレートを測定することができる。
【００５８】
また、シフトモードに切り替わったときに伝送エラークロック信号２２４がエラーカウンタ回路２１９に入力されなくなり、後からシフトクロック信号２２７によってシフトアウト信号２２６の出力を開始させるようになっている。これにより、任意のタイミングでカウントアップモードを終了させても、シフトアウト信号２２６の出力タイミングは独立しているため、エラーレート測定器２０５側でシフトアウト信号２２６の伝送エラー発生量を表わすビットの開始位置を確実に検出することができる。
【００５９】
更に、シリアル信号で伝送エラーの発生量を出力できるため、出力ピンの数の増加を抑えている。従来、ＬＳＩの高速化に対してＬＳＩ間を接続する入出力回路の高速化は進んでおらず、パラレル信号による伝送ではＬＳＩの入出力ピンが不足する状態になっていたという問題があり、シリアル伝送回路はこの問題を解決する技術の１つである。すなわち、シリアル伝送回路はＬＳＩの入出力ピンの数の増加を抑えた状態で伝送速度を上げることができるというメリットがあるが、このメリットを生かしたまま伝送エラーの発生量を出力できる。
【００６０】
以上説明したように、この実施例のエラー測定装置２０１の送信回路部２０７と受信回路部２０９は、シリアル伝送回路２１０に組み込まれており、カウントアップモードとシフトモードとを切り替えるエラーカウンタ回路が伝送エラーの発生量をシリアル信号として出力する。このため、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられている。すなわち、ＬＳＩの高集積化と、ＬＳＩ間を接続する入出力回路の構成の簡易化を実現している。
【００６１】
また、カウンタ制御信号により任意の期間にエラーカウンタ回路２１９をカウントアップモードとして、エラーレートの測定を行うことができる。これにより、エラーレートがたとえば“１００％”というように高く、エラーカウンタ回路２１９がオーバーフローしてしまう可能性がある場合でも、カウントアップモードにする時間を短く設定することによって、確実にエラーレートを測定できる。逆に、エラーレートがたとえば“１０-12以下”あるいは“１０-15以下”というように低い場合でも、カウントアップモードにする時間を長く設定することによって、確実にエラーレートを測定できる。すなわち、エラーレートの程度に係わらずエラーレートの測定を確実に行うことができる。
【００６２】
更に、伝送エラーの発生量を出力するのに使用するシフトクロック信号２２７は、他のクロック信号とは独立している。したがって、送信側ＬＳＩ２０２や受信側ＬＳＩ２０３の動作を停止させることなく任意のタイミングでシフトアウト信号２２６を出力開始できるとともに、独立した周波数を設定することができる。すなわち、高い伝送周波数でシリアル信号２２２を伝送するシリアル伝送回路２１０であっても、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３を稼動したまま実際の伝送路２０４を使用してエラーレートの測定を確実に行うことができる。
【００６３】
したがって、オペレータは特にエラー測定装置２０１について意識することなく、簡単に任意の期間にエラーレートの測定を行うことができる。
【００６４】
また、シフトイン信号２３９により所定の値を入力することで、エラーカウンタ回路２１９が保持する値を自由に設定でき、エラーカウンタ回路２１９の動作をテストすることができる。また、シフトイン信号２３９により値“０”を入力することにより、エラーカウンタ回路２１９が保持する値をクリアすることもできる。
【００６５】
なお、エラーカウンタ回路２１９の各Ｄフリップフロップ回路２４２が保持する値をシフトアウトあるいはクリアする際には、シフトイン信号２３９の入力を行わずにゼロクランプするようにしてもよい。また、テストモード信号２２８は、エラーレート測定器２０５から出力されるのではなく、別にテストモード信号２２８出力用の信号出力回路やスイッチを設けるようにしてもよい。更に、送信回路部２０７の送信側基準信号生成部２１５が一定周期ごとに制御信号を挿入する場合には、エラー検出部はこの制御信号の部分の比較を行わないようにする。あるいは、送信側基準信号生成部が、エラーレート測定時に一時的に制御信号の発生を停止するようにしてもよい。また、パラレルシリアル変換送信回路２１４で符号変換を行い、受信側基準信号生成部２１７に備えられた図示しないフレーム検出回路によってデータフレームの開始位置を検出するとしたが、符号変換を行わずにデータ信号用と制御信号用のパラレルシリアル変換送信回路２１４と受信側基準信号生成部２１７を備え、データフレームの開始位置を検出する構成としても良い。
【００６６】
＜発明の第１の変形例＞
【００６７】
以上説明した実施例では、エラーレートの測定の対象となるシリアル伝送回路が１個の場合について説明した。第１の変形例では、複数のシリアル伝送回路について、１度にエラーレートの測定を行うことができるエラー測定装置について説明する。
【００６８】
図５は、第１の変形例によるエラー測定装置の回路構成の要部を示したものであり、実施例の図２と対応するものである。そこで、図２と同一部分には同一の符号を付しており、これらについての説明を適宜省略する。また、適宜実施例の図１を用いて説明を行う。伝送回路３００は、実施例の図１の送信側ＬＳＩ２０２に設けられた送信側論理回路２０６と、受信側ＬＳＩ２０３に設けられた受信側論理回路２０８との間に配置されており、第１〜第ｍのシリアル伝送回路３１０1〜３１０mにより構成されている。
【００６９】
この第１の変形例では、図１の送信側論理回路２０６からは、第１〜第ｍのパラレルデータ入力信号２２１1〜２２１mが出力されており、それぞれ第１〜第ｍのシリアル伝送回路３１０1〜３１０mに入力されている。また、第１〜第ｍのシリアル伝送回路３１０1〜３１０mからはそれぞれ第１〜第ｍのパラレルデータ出力信号２２３1〜２２３mが出力されており、これらは図１の受信側論理回路２０８に入力されている。また、第１〜第ｍのシリアル伝送回路３１０1〜３１０mのそれぞれに、図１のエラーレート測定器２０５から出力されるテストモード信号２２８と、ＰＬＬ回路２１１から出力される伝送エラークロック信号２２４とが、共通して入力されるようになっている。
【００７０】
第１のシリアル伝送回路３１０1は、実施例の図２に示した送信回路部２０７と、受信側の回路部としての受信回路部２０９の一部と、図１の伝送路２０４に対応する図示しない第１の伝送路によって構成されている。受信回路部２０９の一部とは、図２のシリアルパラレル変換受信回路２１６と、受信側基準信号生成部２１７およびエラー検出部２１８である。第１のパラレルデータ入力信号２２１1は、送信回路部２０７のパラレルシリアル変換送信回路２１４に入力され、受信回路部２０９のシリアルパラレル変換受信回路２１６は、第１のパラレルデータ出力信号２２３1を出力するようになっている。エラー検出部２１８からは、前記した図示しない第１の伝送路で発生した伝送エラーを表わす第１のエラー信号２３７1が出力される。第１のシリアル伝送回路３１０1の他の各装置部の処理や信号の入出力は、実施例と同様である。
【００７１】
また、第２〜第ｍのシリアル伝送回路３１０2〜３１０mも、図示しないが第１のシリアル伝送回路３１０1と同様の構成となっており、それぞれ図示しない第２〜第ｍの伝送路について、第２〜第ｍのエラー信号２３７2〜２３７mを出力するようになっている。また、図示しない第１〜第ｍの伝送路では、同じ伝送周波数が使用される。
【００７２】
実施例の図２の受信回路部２０９に対応する部分のうち、第１のシリアル伝送回路３１０1に含まれない残りの部分、すなわち同期化回路２２０とエラーカウンタ回路２１９およびこれらへの入出力信号は図２と同様となっている。ただし、図２とは異なり、エラーカウンタ回路２１９のエラー信号２３７を入力する側に、オアゲート３０３がその出力側を接続する形で配置されている。このオアゲート３０３の入力側には、第１〜第ｍのシリアル伝送回路３１０1〜３１０mからそれぞれ出力される第１〜第ｍのエラー信号２３７1〜２３７mが入力されるようになっている。すなわち、第１〜第ｍのエラー信号２３７1〜２３７mのいずれかが入力されると、エラー信号２３７がエラーカウンタ回路２１９に送られる。そして、エラーカウンタ回路２１９では第１〜第ｍのシリアル伝送回路３１０1〜３１０mのそれぞれで発生した伝送エラーを合算する形でカウントし、その結果をシフトアウト信号２２６として出力するようになっている。
【００７３】
また第１〜第ｍのパラレルデータ入力信号２２１1〜２２１mは図１の送信側ＬＳＩ２０２の内部の信号であり、第１〜第ｍのパラレルデータ出力信号２２３1〜２２３mおよび第１〜第ｍのエラー信号２３７1〜２３７mは、受信側ＬＳＩ２０３の内部の信号である。したがって、実施例と同様に、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられる。
【００７４】
以上説明したように、第１の変形例によれば、入出力ピンの増加を抑えたままで、複数のシリアル伝送回路についてエラーレートの測定を任意の期間に確実に行うことができる。
【００７５】
更に、第１〜第ｍのシリアル伝送回路３１０1〜３１０mが、それぞれ異なる送信側ＬＳＩと受信側ＬＳＩを接続している場合にも、この第１の変形例を適用することができる。この場合、受信側ＬＳＩ２０３と第２〜第ｍのシリアル伝送回路３１０2〜３１０mが組み込まれているそれぞれの受信側ＬＳＩとの間にエラー信号２３７の配線が追加されることになる。また、エラーレート測定器２０５と第２〜第ｍのシリアル伝送回路３１０2〜３１０mが組み込まれているそれぞれの送信側ＬＳＩとの間にテストモード信号２２８の配線が追加される。第１のシリアル伝送回路３１０1が組み込まれている受信側ＬＳＩ２０３の入出力ピンの増加は、“ｍ＋２”個に抑えられるが、オアゲートを受信側ＬＳＩ２０３の外部に適宜設けることにより、更にこの入出力ピンの増加を抑えることも可能である。
【００７６】
＜発明の第２の変形例＞
【００７７】
以上説明した第１の変形例では、複数のシリアル伝送回路により構成される入出力回路の全体についてエラーレートの測定を行うことはできるが、伝送路ごとにどれだけの伝送エラーが発生したかを入出力回路の外部で判別することができない。第２の変形例では、それぞれのシリアル伝送回路に同期化回路およびエラーカウンタ回路を設け、それぞれのシフトアウト信号をシリアル伝送回路間で順にシフトさせることにより、入出力ピンの増加を抑えた状態で伝送路ごとのエラーレート測定を可能にする。
【００７８】
図６は、第２の変形例によるエラー測定装置の回路構成の要部を示したものであり、第１の変形例の図５と対応するものである。そこで、図５と同一部分には同一の符号を付しており、これらについての説明を適宜省略する。また、適宜実施例の図１を用いて説明を行う。伝送回路４００は、図５と同様に実施例の図１の送信側ＬＳＩ２０２に設けられた送信側論理回路２０６と、受信側ＬＳＩ２０３に設けられた受信側論理回路２０８との間に配置されており、第１〜第ｍのシリアル伝送回路４１０1〜４１０mにより構成されている。
【００７９】
ただし、図５とは異なり、第１のシリアル伝送回路４１０1には同期化回路２２０およびエラーカウンタ回路２１９も含まれており、オアゲートは配置されておらず、エラー検出部２１８から出力されるエラー信号２３７がエラーカウンタ回路２１９に入力される。そして、エラーカウンタ回路２１９が出力するシフトアウト信号２２６1は、第１のシリアル伝送回路４１０1の外部に出力される。
【００８０】
また、第２〜第ｍのシリアル伝送回路４１０2〜４１０mも第１のシリアル伝送回路４１０1と同様の構成となっており、それぞれ第２〜第ｍのシフトアウト信号２２６2〜２２６mを出力する。また、第１〜第ｍのシリアル伝送回路４１０1〜４１０mのそれぞれに、図１のエラーレート測定器２０５から出力されるテストモード信号２２８とカウンタ制御信号２２５およびシフトクロック信号２２７が供給される。更に、図１のＰＬＬ回路２１１から出力される伝送エラークロック信号２２４も供給されるようになっている。
【００８１】
更に、この第２の変形例では、第２のシリアル伝送回路４１０2が出力する第２のシフトアウト信号２２６2は、第１のシリアル伝送回路４１０1のエラーカウンタ回路２１９に、シフトイン信号として入力される。また、図示しない第３の測定回路部が出力する第３のシフトアウト信号２２６3は、第２のシリアル伝送回路４１０2へシフトイン信号として入力される。同様にして、それぞれのシリアル伝送回路４１０が出力するシフトアウト信号２２６は、第１のシリアル伝送回路４１０1により近い側の隣のシリアル伝送回路４１０にシフトイン信号として入力されるようになっている。
【００８２】
これにより、カウンタ制御信号２２５によって第１〜第ｍのシリアル伝送回路４１０1〜４１０mがシフトモードに移行し、シフトクロック信号２２７の入力が開始されると、それぞれに保持された伝送エラー発生量は第１のシリアル伝送回路４１０1側へと順にシフトされていく。その結果、第１〜第ｍのシリアル伝送回路４１０1〜４１０mで得られた伝送エラー発生量が順にシフトアウト信号２２６1として第１のシリアル伝送回路４１０1から出力される。これを図１のエラーレート測定器２０５側で４ビットごとに区切ることにより、各シリアル伝送回路４１０の伝送路２０４ごとの伝送エラー発生量を読み取ることができ、エラーレートを個々の伝送路２０４について測定することが可能となる。
【００８３】
また、第２〜第ｍのシフトアウト信号２２６2〜２２６mは、図１の受信側ＬＳＩ２０３の内部の信号である。したがって、実施例および第１の変形例と同様に、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられる。
【００８４】
以上説明したように、第２の変形例によれば、入出力ピンの増加を抑えたままで、複数のシリアル伝送回路についてそれぞれのエラーレートの測定を任意の期間に確実に行うことができる。
【００８５】
更に、第１の変形例と同様に、第１〜第ｍのシリアル伝送回路４１０1〜４１０mがそれぞれ異なる送信側ＬＳＩと受信側ＬＳＩを接続している場合にも、この第２の変形例を適用することができる。この場合、第１〜第ｍのシリアル伝送回路４１０1〜４１０mがそれぞれ組み込まれている受信側ＬＳＩのうち、隣り合う受信側ＬＳＩの間にシフトアウト信号２２６の配線が追加される。また、エラーレート測定器２０５と第２〜第ｍのシリアル伝送回路４１０2〜４１０mが組み込まれているそれぞれの送信側ＬＳＩとの間にテストモード信号２２８の配線が追加される。第１のシリアル伝送回路４１０1が組み込まれている受信側ＬＳＩ２０３の入出力ピンの増加は、４個に抑えられることになる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施例によるエラー測定装置の回路装置の構成を示したブロック図である。
【図２】本実施例によるシリアル伝送回路の回路構成を示したブロック図である。
【図３】本実施例によるエラーカウンタ回路の回路構成を示した回路図である。
【図４】本実施例による同期化回路の具体的な回路構成を示した回路図である。
【図５】第１の変形例によるエラー測定装置の回路構成を示した回路図である。
【図６】第２の変形例によるエラー測定装置の回路構成を示した回路図である。
【符号の説明】
【００８７】
２０１  エラー測定装置
２０２  送信側ＬＳＩ
２０３  受信側ＬＳＩ
２０４  伝送路
２０５  エラーレート測定器
２０６  送信側論理回路
２０７  送信回路部
２０８  受信側論理回路
２０９  受信回路部
２１０、３１０、４１０  シリアル伝送回路
２１１  ＰＬＬ回路
２１２  情報処理装置
２１３  シフトクロック発生器
２１４  パラレルシリアル変換送信回路
２１５  送信側基準信号生成部
２１６  シリアルパラレル変換受信回路
２１７  受信側基準信号生成部
２１８  エラー検出部
２１９  エラーカウンタ回路
２２０  同期化回路
２４１  加算回路
２４２  Ｄフリップフロップ回路
２４３  半加算器
２４４  全加算器
２４５  切替回路
３００、４００  伝送回路
３０３  オアゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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