(57)【要約】【課題】  差動入力段を含む複数段構成の増幅回路の位相余裕を大きくし、且つ周波数特性を向上する。【解決手段】  増幅回路１は、差動入力段２、出力段３、及び位相補償回路４から構成されている。位相補償回路４は、差動入力段２と出力段３の間に設けられ、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成されている。デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、ゲートの電位によらず常にオンしているので、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は利得が１で増幅動作しない。このため、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は増幅回路１の位相交点を高周波側にシフトさせ、差動入力段２及び出力段３の極周波数を離すことができる。【選択図】  図１
2005286511.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位が入力される第２のトランジスタを有し、増幅動作をする差動入力段と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号が入力されて増幅動作をする第３のトランジスタを有する出力段と、
を具備することを特徴とする増幅回路。
【請求項２】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位が入力される第２のトランジスタを有し、増幅動作をする差動入力段と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記増幅段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号が入力されて増幅動作をする第３のトランジスタを有する出力段と、
を具備することを特徴とする増幅回路。
【請求項３】
前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段と前記増幅段の間に、デプレッション型ＭＯＳトランジスタを有する位相補償回路を設けて前記差動入力段から出力された信号をこのデプレッション型ＭＯＳトランジスタのゲートに入力し、前記位相補償回路から出力した信号を前記増幅段トランジスタに入力することを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記高電位側電源が正の場合、前記デプレッション型ＭＯＳトランジスタはＮｃｈＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の増幅回路。
【請求項５】
前記高電位側電源が負の場合、前記デプレッション型ＭＯＳトランジスタはＰｃｈＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に差動入力段を含む複数段構成の増幅回路に関する。
【背景技術】
【０００２】
高精度アナログ信号や低電圧で、且つ高精度を要求されるアナログ信号処理等には、負帰還システムを用いた増幅回路が用いられている。そして、高利得性能を維持して、大出力振幅動作が要求される分野では、差動入力段及び出力段の２段構成の増幅回路や差動入力段、増幅段、及び出力段の３段構成の増幅回路等が用いられている。
【０００３】
２段構成以上の増幅回路では、各段の主要な極の相互の影響により位相余裕がなくなり、例えば、位相が−１８０°になる前に利得を１以下にできずに発振しやすくなるので、出力段のトランジスタのゲートとドレイン間やゲートとソース間に比較的容量の大きな位相補償用コンデンサ等を設けている（例えば、特許文献１参照。）
上述した増幅回路においては、比較的容量の大きな位相補償用コンデンサを設けると位相が−１８０°になる十分前に利得を１以下にできるので発振を抑制することができるが、利得交点が低周波側にシフトするので周波数特性の伸びが劣化するという問題点がある。また、比較的容量の大きな位相補償用コンデンサを設けるので、増幅回路のチップ面積が増大するという問題点がある。
【特許文献１】特開平５−６３４５５号公報（頁７、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、位相余裕を大きくでき、且つ周波数特性を向上できる差動入力段を含む複数段構成の増幅回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の増幅回路は、高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位が入力される第２のトランジスタを有し、増幅動作をする差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号が入力されて増幅動作をする第３のトランジスタを有する出力段とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の増幅回路は、高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位が入力される第２のトランジスタを有し、増幅動作をする差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記増幅段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号が入力されて増幅動作をする第３のトランジスタを有する出力段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、位相余裕を大きくでき、且つ周波数特性を向上できる差動入力段を含む複数段構成の増幅回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る増幅回路について、図面を参照して説明する。図１は２段構成の増幅回路を示す回路図である。
【００１０】
図１に示すように、増幅回路１は、差動入力段２、出力段３、及び位相補償回路４から構成されている。差動入力段２は、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。
【００１１】
エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１は、ソースが高電位電源Ｖｄｄに接続されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２は、ソースが高電位電源Ｖｄｄに接続され、ドレインがゲートに接続され、ゲートがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１のゲートに接続されている。そして、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２は、カレントミラー回路を構成している。
【００１２】
エンハンスメント型ＮｃｈＭＯＳトランジスタ（第１のトランジスタ）ＥＮ１は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１のドレインに接続され、ゲートに入力信号ＩＮが入力される。エンハンスメント型ＮｃｈＭＯＳトランジスタ（第２のトランジスタ）ＥＮ２は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２のドレインに接続され、ゲートに出力段３からの帰還としての電位が入力される。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１及びＥＮ２は差動対をなしている。そして、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１のドレインとエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１のドレインの間から差動入力段２としての出力が出力される。
【００１３】
エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ３は、ドレインがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１、ＥＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂ１が入力され、バイアス電位Ｖｂ１の電位によりオン・オフ動作する。そして、差動入力段２は、バイアス電位Ｖｂ１がＨｉｇｈレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ３がオンして差動入力段２としての出力を出力し、バイアス電位Ｖｂ１がＬｏｗレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ３がオフして差動入力段２としての動作を停止する。
【００１４】
位相補償回路４は、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成されている。デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、ソースが高電位電源Ｖｄｄに接続され、ゲートに差動入力段２の出力信号が入力される。そして、ゲートの電位によらず常にオンしているので、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は利得が１で増幅動作をしない。このため、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、増幅回路１の位相交点を高周波側にシフトさせ、差動入力段２及び出力段３の極周波数を離すことができる。
【００１５】
エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４は、ドレインがデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂ１が入力され、バイアス電位Ｖｂ１の電位によりオン・オフ動作する。そして、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１のソースとエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４のドレインの間から位相補償回路４としての出力が出力される。位相補償回路４は、バイアス電位Ｖｂ１がＨｉｇｈレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４がオンして位相補償回路４としての出力を出力し、バイアス電位Ｖｂ１がＬｏｗレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４がオフして位相補償回路４としての動作を停止する。
【００１６】
出力段３は、比較的ゲート寸法の大きなエンハンスメント型ＰｃｈＭＯＳトランジスタ（第３のトランジスタ）ＥＰ３と抵抗Ｒ１、Ｒ２から構成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３は、ソースが高電位電源Ｖｄｄに接続され、ゲートに位相補償回路４の出力が入力され、大出力振幅動作をする。抵抗Ｒ１、Ｒ２は、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のドレインと低電位側電源Ｖｓｓの間に設けられている。そして、抵抗Ｒ１とＲ２の間から、抵抗分割された電位が帰還としてエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２のゲートに入力される。
【００１７】
２段構成の増幅回路１の出力信号ＯＵＴは、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のドレインと抵抗Ｒ１の間から出力される。そして、この信号は高利得で、出力振幅が大きい。
【００１８】
次に、増幅回路の周波数特性について、図２及び図３を参照して説明する。図２は増幅回路の周波数に対する利得を示す特性図で、図２（ａ）は本実施例の特性を示し、図２（ｂ）は従来の特性を示す。図３は増幅回路の周波数に対する位相を示す特性図で、図３（ａ）は本実施例の特性を示し、図３（ｂ）は従来の特性を示す。
【００１９】
図２に示すように、従来（位相補償回路及び位相補償コンデンサの無い２段構成の増幅回路）では、差動入力段の極周波数が出力段のエンハンスメント型ＰｃｈＭＯＳトランジスタのゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を受けるので増幅回路の周波数特性は高周波側に伸びない。一方、本実施例では、差動入力段２と出力段３の間にデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ３から構成された位相補償回路４を設けている。このため、差動入力段２は出力段３のエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を受ず、増幅回路１の周波数特性を高周波側に伸ばすことができ、本実施例での利得１ｄＢの周波数（ｆ１）も従来での利得１ｄＢの周波数（ｆ２）よりも高周波側にシフトする。
【００２０】
そして、図３に示すように、従来では、利得１ｄＢの周波数（ｆ２）における位相余裕が１４°しかないので、増幅回路は発振しやすい。このため、発振防止用としてエンハンスメント型ＰｃｈＭＯＳトランジスタのゲート−ドレイン間に比較的容量の大きな位相補償用コンデンサを設ける必要がある。一方、本実施例では、差動入力段２と出力段３の間にデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ３から構成された位相補償回路４を設けている。このため、差動入力段２の位相を高周波側へシフトでき、且つ、利得１ｄＢの周波数（ｆ１）における位相余裕が９０°と大きな値にすることができるので、増幅回路１は発振しない。
【００２１】
上述したように、本実施例の増幅回路では、差動入力段２と出力段３の間にデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成された位相補償回路４を設けている。デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、出力段３のエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のゲート−ドレイン間のミラー容量の影響を抑制する動作をするので、従来よりも周波数特性を高周波側に伸ばし、且つ位相余裕を向上して発振を防止することができる。
【００２２】
更に、位相余裕を大きくするための比較的容量の大きな位相補償用コンデンサを設ける必要がないので、増幅回路のチップ面積の増加を抑制することができる。
【００２３】
なお、本実施例では、作動入力段２にカレントミラー回路を用いているが、抵抗負荷やエンハンスメント型ＰｃｈＭＯＳトランジスタを用いたトランジスタ負荷を用いてもよい。また、差動入力段２のエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２に入力される帰還としての電位を抵抗Ｒ１、Ｒ２で抵抗分割された電位の代わりに出力信号ＯＵＴの電位を用いてもよい。そして、本実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳトランジスタを用いてもよい。
【実施例２】
【００２４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図４は２段構成の増幅回路を示す回路図である。
【００２５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２６】
図４に示すように、増幅回路１ａは、差動入力段２ａ、出力段３、及び位相補償回路４から構成されている。差動入力段２ａは、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１１乃至ＥＰ１４、及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３、ＥＮ１１、ＥＮ１２から構成されたカスコード型差動増幅回路である。
【００２７】
エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１１は、ソースが高電位電源Ｖｄｄに接続され、ゲートにバイアス電位Ｖｂ１１が供給される。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１２は、ソースが高電位電源Ｖｄｄに接続され、ゲートにバイアス電位Ｖｂ１１が供給される。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１３は、ソースがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１１のドレインに接続され、ゲートにバイアス電位Ｖｂ１２が供給される。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１４は、ソースがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１２のドレインに接続され、ゲートにバイアス電位Ｖｂ１２が供給される。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１１は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１３のドレインに接続され、ソースがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１のドレインに接続され、ゲートにバイアス電位Ｖｂ１３が供給される。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１２は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１４のドレインに接続され、ソースがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２のドレインに接続され、ゲートにバイアス電位Ｖｂ１３が供給される。
【００２８】
そして、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ１３のドレインとエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ１１のドレインの間から差動入力段２ａとしての出力が出力される。差動入力段２ａは、バイアス電位Ｖｂ１、Ｖｂ１１乃至Ｖｂ１３がＨｉｇｈレベルの時にオンして差動入力段２ａとしての出力を出力し、バイアス電位Ｖｂ１、Ｖｂ１１乃至Ｖｂ１３がＬｏｗレベルの時にオフして差動入力段２ａとしての動作を停止する。
【００２９】
カスコード型差動増幅回路を用いた差動入力段２ａは、実施例１のカレントミラー回路を用いた差動入力段２と比較して極の数が少ないので、広帯域で安定して動作する。このため、増幅回路１ａは、実施例１の増幅回路１よりも広帯域で安定して動作する。
【００３０】
上述したように、本実施例の増幅回路では、カスコード型差動増幅回路を用いた差動入力段２ａと出力段３の間にデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成された位相補償回路４を設けている。デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、出力段３のエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を抑制する動作をするので、実施例１と同様な効果を有する。
【実施例３】
【００３１】
次に、本発明の実施例３に係る増幅回路について、図面を参照して説明する。図５は３段構成の増幅回路を示す回路図である。本実施例では、増幅段と出力段の間に位相補償回路を設けている。
【００３２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３３】
図５に示すように、増幅回路１ｂは、差動入力段２、出力段３、位相補償回路４、及び増幅段５から構成されている。
【００３４】
増幅段５は、エンハンスメント型ＰｃｈＭＯＳトランジスタ（増幅段トランジスタ）ＥＰ４及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ５から構成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ４は、ソースが高電位電源Ｖｄｄに接続され、ゲートに作動入力段２の出力が入力されて増幅動作をする。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ５は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ４のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂ１が入力され、バイアス電位Ｖｂ１の電位によりオン・オフ動作する。そして、増幅段５は、バイアス電位Ｖｂ１がＨｉｇｈレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ５がオンして増幅段段５としての出力を出力し、バイアス電位Ｖｂ１がＬｏｗレベルの時にエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ５がオフして増幅段５としての動作を停止する。増幅段５としての出力は、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ４のドレインとエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ５のドレインの間から出力され、位相補償回路４のデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１のゲートに入力される。
【００３５】
ここで、差動入力段２及び増幅段５が、出力段３に設けられた比較的ゲート寸法の大きなエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を受けないように、増幅段５と出力段３の間に位相補償回路４を設けているが、更に差動入力段２と増幅段５の間に位相補償回路４を設けてもよい。
【００３６】
上述したように、本実施例の増幅回路では、増幅段５と出力段３の間にデプレッション型ＮｃｈＭＯＳトランジスタＤＮ１及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ４から構成された位相補償回路４を設けている。デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は、出力段３のエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ３のゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を抑制する動作をするので、実施例１と同様な効果を有する。
【実施例４】
【００３７】
次に、本発明の実施例４に係る増幅回路について、図面を参照して説明する。図６は２段構成の増幅回路を示す回路図である。本実施例では、増幅回路に負の高電位側電源を用いている。
【００３８】
図６に示すように、増幅回路１ｃは、差動入力段２ｂ、出力段３ａ、及び位相補償回路４ａから構成されている。差動入力段２ｂは、エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２１乃至ＥＰ２３、及びエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１、ＥＮ２２から構成された負電源で動作する差動増幅回路である。
【００３９】
エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１は、ソースが負の高電位電源−Ｖｄｄに接続されている。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２２は、ソースが負の高電位電源−Ｖｄｄに接続され、ドレインがゲートに接続され、ゲートがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１のゲートに接続されている。そして、エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１、ＥＮ２２は、カレントミラー回路を構成している。
【００４０】
エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２１は、ドレインがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１のドレインに接続され、ゲートに入力信号ＩＮが入力される。エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２２は、ドレインがエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２２のドレインに接続され、ゲートに出力段３ａからの帰還としての電位が入力される。そして、エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２１のドレインとエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２１のドレインの間から差動入力段２ｂとしての出力が出力される。
【００４１】
エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２３は、ドレインがエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２１、ＥＰ２２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂ２１が入力され、バイアス電位Ｖｂ２１の電位によりオン・オフ動作する。そして、差動入力段２ａは、バイアス電位Ｖｂ２１が負のＨｉｇｈレベルの時にエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２３がオンして差動入力段２ａとしての出力を出力し、バイアス電位Ｖｂ２１が負のＬｏｗレベルの時にエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２３がオフして差動入力段２ａとしての動作を停止する。
【００４２】
位相補償回路４ａは、デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１及びエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４から構成されている。デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１は、ドレインが負の高電位電源−Ｖｄｄに接続され、ゲートに差動入力段２ｂの出力信号が入力される。そして、ゲートの電位によらず常にオンしているので、デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１は利得が１で増幅動作をしない。このため、増幅回路１ｃの位相交点を高周波側にシフトさせ、差動入力段２ａ及び出力段３ａの極周波数を離すことができる。
【００４３】
エンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４は、ドレインがデプレッション型ＰｃｈＭＯＳトランジスタＤＰ１のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂ２１が入力され、バイアス電位Ｖｂ２１の電位によりオン・オフ動作する。そして、デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１のソースとエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４のドレインの間から位相補償回路４ａとしての出力が出力される。位相補償回路４ａは、バイアス電位Ｖｂ２１が負のＨｉｇｈレベルの時にエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４がオンして位相補償回路４ａとしての出力を出力し、バイアス電位Ｖｂ２１が負のＬｏｗレベルの時にエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４がオフして位相補償回路４ａとしての動作を停止する。
【００４４】
出力段３ａは、比較的ゲート寸法が大きなエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２３と抵抗Ｒ２１、Ｒ２２から構成されている。エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２３は、ソースが負の高電位電源−Ｖｄｄに接続され、ゲートに位相補償回路４ａの出力が入力され、大出力振幅動作をする。抵抗Ｒ２１、Ｒ２２は、エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２３のドレインと低電位側電源Ｖｓｓの間に設けられている。そして、抵抗Ｒ２１とＲ２２の間から、抵抗分割された電位が帰還としてエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２２のゲートに入力される。２段構成の増幅回路１ｃの出力信号ＯＵＴは、エンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２３のドレインと抵抗Ｒ２１の間から出力される。
【００４５】
上述したように、本実施例の増幅回路では、負電源で動作する差動入力段２ｂ、出力段３ａ、及び位相補償回路４ａが設けられている。位相補償回路４ａは差動入力段２ｂと出力段３ａの間に設けられ、デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１及びエンハンスメント型ＰｃｈＭＯＳトランジスタＥＰ２４から構成されている。デプレッション型ＰｃｈＭＯＳトランジスタＤＰ１は、出力段３ａのエンハンスメント型ＮｃｈＭＯＳトランジスタＥＮ２３のゲートーソース間容量及びゲート−ドレイン間のミラー容量の影響を抑制する動作をするので、実施例１と同様な効果を有する。
【００４６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４７】
例えば、本実施例では、差動入力段、増幅段、及び出力段の回路には、それぞれＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳ構成にしているが、ＰＮＰトランジスタ及びＮＰＮトランジスタを用いた構成にしてもよい。また、ＢｉＣＭＯＳ構成にしてもよい。
【００４８】
更に、本実施例の増幅回路は、負帰還システムを用いたオペアンプ、誤差増幅器、レギュレータ等に使用できる。
【００４９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位がゲートに入力される第２のトランジスタを有し、増幅動作をする差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号がゲートに入力されて増幅動作をする第３のトランジスタを有する出力段とを具備する増幅回路。
【００５０】
（付記２）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなし、出力側から帰還としての電位がゲートに入力される第２のトランジスタを有し、増幅動作をする差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記増幅段から出力された信号がゲートに入力されるデプレッション型ＭＯＳトランジスタを有する位相補償回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記位相補償回路から出力された信号がゲートに入力されて増幅動作をする第３のトランジスタを有する出力段とを具備する増幅回路。
【００５１】
（付記３）  前記高電位側電源が正の場合、前記デプレッション型ＭＯＳトランジスタはＮｃｈＭＯＳトランジスタである付記１又は２に記載の増幅回路。
【００５２】
（付記４）  前記高電位側電源が負の場合、前記デプレッション型ＭＯＳトランジスタはＰｃｈＭＯＳトランジスタである付記１又は２に記載の増幅回路。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係る増幅回路を示す回路図。
【図２】本発明の実施例１に係る増幅回路の周波数に対する利得を示す特性図。
【図３】本発明の実施例１に係る増幅回路の周波数に対する位相を示す特性図。
【図４】本発明の実施例２に係る増幅回路を示す回路図。
【図５】本発明の実施例３に係る増幅回路を示す回路図。
【図６】本発明の実施例４に係る増幅回路を示す回路図。
【符号の説明】
【００５４】
１、１ａ、１ｂ、１ｃ  増幅回路
２、２ａ、２ｂ  差動入力段
３、３ａ  出力段
４、４ａ  位相補償回路
５  増幅段
ＤＮ１  デプレッション型ＮｃｈＭＯＳトランジスタ
ＤＰ１  デプレッション型ＰｃｈＭＯＳトランジスタ
ＥＮ１〜ＥＮ５、ＥＮ１１〜ＥＮ１２、ＥＮ２１〜ＥＮ２３  エンハンスメント型ＮｃｈＭＯＳトランジスタ
ＥＰ１〜ＥＰ４、ＥＰ１１〜ＥＰ１４、ＥＰ２１〜ＥＰ２４  エンハンスメント型ＰｃｈＭＯＳトランジスタ
ＩＮ  入力信号
ＯＵＴ  出力信号
Ｒ１、Ｒ２、Ｒ２１、Ｒ２２  抵抗
Ｖｂ１、Ｖｂ１１〜Ｖｂ１３、Ｖｂ２１  バイアス電位
Ｖｄｄ  高電位側電源
−Ｖｄｄ  負の高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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