(57)【要約】【課題】チップ面積の増大を抑えることができる固体撮像装置を提供すること。【解決手段】光電変換を行う２次元に配列された画素と、前記画素からの出力信号を蓄積する２次元に配列されたメモリと、前記画素からの信号を前記メモリに出力する画素出力線を有する固体撮像装置において、前記メモリの列数が前記画素出力線の列数とは異なることを特徴とする。本発明によれば、メモリの列数を変えることにより、メモリの行数が少なくなるので、メモリ部全体の面積が減少し、その結果、チップ面積を抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換を行う２次元に配列された画素と、前記画素からの出力信号を蓄積する２次元に配列されたメモリと、前記画素からの信号を前記メモリに出力する画素出力線を有し、前記メモリの列数が前記画素出力線の列数とは異なることを特徴とする固体撮像装置。
【請求項２】
前記メモリはアナログメモリであることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
光電変換を行う２次元に配列された画素と、前記画素からの信号を加算する加算部と、前記加算部からの加算信号を蓄積する２次元に配列されたメモリと、前記加算部からの加算信号を前記メモリに出力する加算出力線を有し、前記メモリの列数が前記加算出力線の列数とは異なることを特徴とする固体撮像装置。
【請求項４】
前記メモリはアナログメモリであることを特徴とする請求項３記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、より具体的には、ＣＭＯＳ型エリアセンサとメモリを有する固体撮像装置に関する。
【背景技術】
【０００２】
エリアセンサとしては一般的にＣＣＤ型とＭＯＳ型がある。ＣＣＤ型は光電変換部で得られた電荷を全画素同時に転送部に移動させ、その後、転送部がバケツリレー方式で電荷を順次転送し、画像信号とする方式である。これに対してＭＯＳ型は走査信号で選択された画素ごとに光電変換部で得られた電荷を順次取り出し、画像信号とする方式である。
【０００３】
特許文献１に記載されているように、ＭＯＳ型では奇フィールドの光電変換時点と偶フィールドの光電変換時点が１／６０秒ずれているので、動く被写体の場合には、画像がフィールドごとにぶれてしまい、良好なフレーム画が得られない。これを解決するため、特許文献２では、画素に対応したメモリを設け、画素からの出力を一旦すべてメモリに転送し、その後順次信号を取り出すという方式を採用している。図２はそのブロック構成図を示す。又、図３はそのブロック模式図を示す。１０は多数の画素セル１０Ｃが２次元に配列された画素部であり、１５はそれに対応するメモリセル１５Ｃが２次元に配列されたメモリ部である。画素の空間配列と同じ空間配列でメモリが並んでいる。
【０００４】
【特許文献１】特許第２７３７９４７号公報
【特許文献２】特開平２−６５３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この方法ではメモリの行数は画素の行数と同じだけ必要となる。これはチップ面積の増大を招き、コスト増に繋がる。
【０００６】
従って、本発明は、チップ面積の増大を抑えることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、光電変換を行う２次元に配列された画素と、前記画素からの出力信号を蓄積する２次元に配列されたメモリと、前記画素からの信号を前記メモリに出力する画素出力線を有する固体撮像装置において、前記メモリの列数が前記画素出力線の列数とは異なることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリの列数を変えることにより、メモリの行数が少なくなるので、メモリ部全体の面積が減少し、その結果、チップ面積を抑えることができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施の形態を添付図面に基づいて説明する。
【００１０】
＜実施の形態１＞
図１は本発明の実施の形態１における画素部とメモリ部のブロック構成図である。
【００１１】
図１において、１０は多数の画素セル１０Ｃが２次元に配列された画素部であり、１２は各画素から信号を出力する画素出力線であり、１５は各画素１０Ｃの信号を蓄積するメモリセル１５Ｃが２次元に配列されたメモリ部である。一般的に、画素は面積が大きいほど感度や飽和電荷が大きくなり、特性が良くなる。
【００１２】
又、画素にはリセット用トランジスタ、転送用トランジスタ、画素選択用トランジスタ、電荷増幅用トランジスタ等、多くのトランジスタが必要である。それに対してメモリは容量形成技術の進歩によって面積を縮小することができる。そのため、メモリの面積は画素の面積より小さくなる傾向がある。
【００１３】
そこで、例えばメモリの一辺が画素の一辺の１／３になった時を考える。従来例の図３に示すようなメモリ配列を行った場合は、メモリ部全体の面積は画素部全体の面積の１／３となる。本発明では、図１に示すようなメモリ配列を行い、画素ｂ１からの出力をメモリＢ１に蓄積し、ｇｒ１からの出力をＧＲ１に蓄積し、以下同様にＢ２，ＧＲ２，・・・となる。画素がｎ行並んでいるとき、出力信号もｎ行並んでいる。そして、画素出力線１本当たりメモリを３列並べることによって、メモリの行数はｎ／３となっている。その結果、メモリ部全体の面積は画素部全体の面積の１／９となる。
【００１４】
出力信号とメモリの位置関係については、図１に示すもの以外に、図４の（ａ）〜（ｃ）に示すものにしても良い。但し、図４において、画素部は図１と同一とする。
【００１５】
又、本実施の形態においては、メモリを３列並べた場合を示したが、本発明はこれに限定されるものではなく、メモリを任意の列数並べても良い。
【００１６】
＜実施の形態２＞
次に、本発明の実施の形態２について説明する。
【００１７】
図５は第２の実施例における画素部、加算部及びメモリ部のブロック構成図を示す。１０は多数の画素セル１０Ｃが２次元に配列された画素部であり、１２は各画素から信号を出力する画素出力線であり、１３は複数の画素セルの出力を加算する加算部であり、１４は加算部からの加算信号を出力する加算出力線であり、１５は加算信号を蓄積するメモリセル１５Ｃが２次元に配列されたメモリ部である。この例では３×３の９画素の信号を加算する場合を示している。
【００１８】
ｂ１と示された９個の画素からの出力を加算して加算出力信号Ｂ１が得られ、その信号をメモリＢ１に蓄積する。同様にｇｒ１の画素出力９個を加算してメモリＧＲ１に蓄積する。以下同様にＢ２，ＧＲ２，・・・となる。加算回路を含む場合は、メモリに蓄積する出力信号の数は画素数よりも少ないので、画素の面積が小さくなってメモリの面積と同等になった場合でも、本発明が適用できる。画素が３ｎ行並んでいるとき、３×３の加算信号はｎ行並んでいる。そして、加算出力線１本当たりメモリを３列並べることによって、メモリの行数はｎ／３となっている。
【００１９】
出力信号とメモリの位置関係については、図５に示すもの以外に、図４の（ａ）〜（ｃ）に示すものにしても良い。但し、図４において画素部、加算部は図５と同一とする。
【００２０】
又、本実施の形態においては、３×３の画素加算で、メモリを３列並べた場合を示したが、本発明はこれに限定されるものではなく、任意の数の画素加算を行い、メモリを任意の列数並べても良い。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例のブロック模式図である。
【図２】従来例のブロック構成図である。
【図３】従来例のブロック模式図である。
【図４】本発明の他の実施例のブロック模式図である。
【図５】本発明の他の実施例のブロック模式図である。
【符号の説明】
【００２２】
１０      画素部
１０Ｃ    画素セル
１０Ｖ    垂直アドレス線
１０Ｓ    画素出力線
１２      リセット回路
１３      加算部
１３Ｓ    加算出力線
１４      クランプ回路
１５      メモリ部
１５Ｃ    メモリセル
１５Ｓ    垂直シフトレジスタ
１８      メモリ出力線
２０      水平シフトレジスタ
２４      出力バッファ
２６      出力端子
３２      出力用キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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