(57)【要約】      （修正有）【課題】工程数の増加を可及的に抑制し、エッチングによって被処理層の一部を除去して、被処理層を所望の形状に形成することができる被処理層の処理方法を提供する。【解決手段】第１エッチング処理工程の後に、被覆処理工程を行うことによって、サイドエッチによって形成される被処理層２１の側面をレジスト層２８によって被覆することができる。これによって、第２エッチング処理工程において、被処理層２１が前記側面からエッチングされることが防止される。第１エッチング処理工程および第２エッチング処理工程との間に、被覆処理工程を設けることによって、エッチング処理工程を複数回行わなくても、サイドエッチを防止することができ、所望の形状の被処理層２１を、少ない工程数で形成することができる。【選択図】図３
2005286216.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される被処理層のうちの除去すべき部分を除去する被処理層の処理方法であって、
被処理層の一表面の一部が外部に露出するように、被処理層に積層してレジスト層を形成するレジスト形成工程と、
レジスト層をマスクとして、サイドエッチを伴うエッチングによって被処理層の一部を除去する第１エッチング処理工程と、
第１エッチング処理工程によって形成される空間に臨み、サイドエッチによって形成される被処理層の側面を、レジスト層によって被覆する被覆処理工程と、
被覆処理工程の後、レジスト層をマスクとして、エッチングによって被処理層の一部を除去する第２エッチング処理工程とを含むことを特徴とする被処理層の処理方法。
【請求項２】
前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に所定の溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
レジスト層を加熱する加熱処理工程とを含むことを特徴とする請求項１記載の被処理層の処理方法。
【請求項３】
前記被処理層は、第１の厚みを有する第１部分と、第１の厚みよりも大きな第２の厚みを有する第２部分とを含み、
第１エッチング処理工程では、第１の厚み分の被処理層をエッチングし、
第２エッチング処理工程では、第２の厚みから第１の厚みを減算した厚み分の被処理層をエッチングすることを特徴とする請求項１または２記載の被処理層の処理方法。
【請求項４】
第１エッチング処理工程および被覆処理工程を複数回繰り返す工程を含むことを特徴とする請求項１または２記載の被処理層の処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチングを用いて被処理層の一部を除去する被処理層の処理方法に関し、特に半導体装置の製造において好適に用いられる。
【背景技術】
【０００２】
従来の技術では、半導体素子の製造工程において、熱拡散工程の前に半導体基板の一表面上に形成される酸化膜に積層して、フォトリソグラフィ技術によってフォトレジスト膜を形成し、フォトレジスト膜をマスクにして、酸化膜のうち除去すべき部分を、化学エッチングによって除去している（たとえば特許文献１参照）。以後、フォトレジスト膜を形成して、エッチングする工程をフォトリソグラフィ工程という。
【０００３】
半導体装置の製造工程では、熱拡散工程およびフォトリソグラフィ工程を繰り返し行うので、半導体基板上に形成される酸化膜を含む被処理層は、基板上で均一の厚みではなく、厚みの異なる部分を有する。このような厚みの異なる部分を有する被処理層の一部を除去する場合、２つの方法がある。被処理層の一部を除去する一方の処理方法では、各層厚に対応する部分ごとに、前述したフォトリソグラフィ工程を実施する。被処理層の一部を除去する他方の処理方法では、前述したフォトリソグラフィ工程を実施し、最も厚みが大きい部分の被処理層を除去することができるようにエッチングする。
【０００４】
図７は、従来の技術の被処理層の一部を除去する一方の処理方法を説明するための図であり、図７では、被処理層１において厚みの異なる部分ごとの切断端面図を示している。ここでは半導体基板２に、層厚の異なる第１〜第３部分３，４，５を有する被処理層１が形成されており、この３つの層厚の異なる部分の被処理層１の一部をそれぞれ除去する場合について説明する。第１部分３の層厚をＴ１とし、第２部分４の層厚をＴ２とし、第３部分５の層厚をＴ３とすると、Ｔ１＜Ｔ２＜Ｔ３である。
【０００５】
図７（１）は、第１部分３に開口６が形成される第１レジスト層７を被処理層１に積層して示す切断端面図である。第１の工程では、まず被処理層１に積層して、レジスト材料を塗布し、露光および現像を行って、最も層厚の小さな第１部分３の被処理層１に積層されるレジスト材料にのみ、開口６を形成する。この後、第１部分３において、半導体基板２の一表面２ａが露出するようにエッチングして、エッチングが終了すると、第１レジスト層７を除去する。
【０００６】
図７（２）は、第２部分４に開口８が形成される第２レジスト層９を被処理層１に積層して示す切断端面図である。第１の工程が終了すると第２の工程に移り、まず被処理層１に積層して、レジスト材料を塗布し、露光および現像を行って、第２部分４の被処理層１に積層されるレジスト材料にのみ、開口８を形成する。この後、第２部分４において、半導体基板２の一表面２ａが露出するようにエッチングして、エッチングが終了すると、第２レジスト層９を除去する。
【０００７】
図７（３）は、第３部分５に開口１１が形成される第３レジスト層１２を被処理層１に積層して示す切断端面図である。第２の工程が終了すると第３の工程に移り、まず被処理層１に積層して、レジスト材料を塗布し、最も層厚の大きな第３部分５の被処理層１に積層されるレジスト材料にのみ、露光および現像を行って、第３部分５の被処理層１に積層されるレジスト材料にのみ、開口１１を形成する。この後、第３部分５において、半導体基板２の一表面２ａが露出するようにエッチングして、エッチングが終了すると、第３レジスト層１２を除去する。この後、レジスト層１２を除去する。
【０００８】
図７（４）は、半導体基板２に積層される一部が除去された被処理層１を示す切断端面図である。第３の工程において第３レジスト層１２を除去すると、図７（４）に示すように、一部が除去された被処理層１が得られる。
【０００９】
図８は、従来の技術の被処理層の一部を除去する他の処理方法を説明するための図であり、図８では、被処理層１において厚みの異なる部分ごとの切断端面図を示している。ここでは半導体基板２に、層厚の異なる第１〜第３部分３，４，５を有する被処理層１が形成されており、この３つの層厚の異なる部分の被処理層１の一部をそれぞれ除去する場合について説明する。第１部分３の層厚をＴ１とし、第２部分４の層厚をＴ２とし、第３部分５の層厚をＴ３とすると、Ｔ１＜Ｔ２＜Ｔ３である。
【００１０】
図８（１）は、第１〜第３部分３，４，５に開口１３がそれぞれ形成されるレジスト層１４を被処理層１に積層して示す切断端面図である。第１の工程では、まず被処理層１に積層して、レジスト材料を塗布し、第１〜第３部分３，４，５で被処理層１に積層されるレジスト材料に露光および現像を行って、それぞれの部分で開口１５を形成したのち、最も層厚の大きな第３部分５の被処理層１の処理が完了するまでエッチングする。ここでは、第３部分５において、半導体基板２の一表面２ａが露出するまでエッチングする。第１の工程が終了すると、第２の工程においてレジスト層１４を除去する。
【００１１】
図８（２）は、半導体基板２に積層される一部が除去された被処理層１を示す切断端面図である。第２の工程においてレジスト層１４を除去すると、図８（２）に示すように、一部が除去された被処理層１が得られる。
【００１２】
【特許文献１】特開平８−１７２０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述した図７に示す従来の技術の被処理層の処理方法では、被処理層１のうち第１〜第３部分３，４，５に対応する第１〜第３レジスト層７，９，１２をそれぞれ形成する必要がある。レジスト層を形成するためにはフォトリソグラフィ工程を行う必要があるが、フォトリソグラフィ工程は、工程数が多いので、このため生産性が低下し、さらに製造コストが増大してしまうという問題がある。
【００１４】
前述した図８に示す従来の技術の被処理層の処理方法では、被処理層１のうち層厚の最も厚い第３部分５の処理が完了するまで、エッチングすると、層厚が最も厚い第３部分５よりも層厚が小さい第１および第２部分３，４では、被処理層１がオーバーエッチされることによってサイドエッチ量が増大してしまうという問題がある。このため第３部分５よりも第２部分４において、半導体基板２の一表面２ａの露出する面積が増大し、さらに第２部分４よりも第１部分３において、半導体基板２の一表面２ａの露出する面積が増大する。これによって必要以上に半導体基板２の一表面２ａを露出させてしまい、半導体基板２の一表面部に回路素子を形成する場合において、不具合が生じるという問題がある。
【００１５】
本発明の目的は、工程数の増加を可及的に抑制し、エッチングによって被処理層の一部を除去して、被処理層を所望の形状に形成することができる被処理層の処理方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明は、基板上に形成される被処理層のうちの除去すべき部分を除去する被処理層の処理方法であって、
被処理層の一表面の一部が外部に露出するように、被処理層に積層してレジスト層を形成するレジスト形成工程と、
レジスト層をマスクとして、サイドエッチを伴うエッチングによって被処理層の一部を除去する第１エッチング処理工程と、
第１エッチング処理工程によって形成される空間に臨み、サイドエッチによって形成される被処理層の側面を、レジスト層によって被覆する被覆処理工程と、
被覆処理工程の後、レジスト層をマスクとして、エッチングによって被処理層の一部を除去する第２エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
【００１７】
また本発明は、前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に所定の溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
レジスト層を加熱する加熱処理工程とを含むことを特徴とする。
【００１８】
また本発明は、前記被処理層は、第１の厚みを有する第１部分と、第１の厚みよりも大きな第２の厚みを有する第２部分とを含み、
第１エッチング処理工程では、第１の厚み分の被処理層をエッチングし、
第２エッチング処理工程では、第２の厚みから第１の厚みを減算した厚み分の被処理層をエッチングすることを特徴とする。
【００１９】
また本発明は、第１エッチング処理工程および被覆処理工程を複数回繰り返す工程を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、レジスト形成工程によって、エッチングによって被処理層を除去するときのマスクとなるレジスト層が形成される。第１エッチング処理工程によって、エッチングによって被処理層の一部を除去すると、サイドエッチによってレジスト層が当接している部分の被処理層も除去される。第１エッチング処理工程の後に、被覆処理工程を行うことによって、第１エッチング処理工程によって形成される空間に臨み、サイドエッチによって形成される被処理層の側面をレジスト層によって被覆することによって、第２エッチング処理工程において、被処理層が前記側面からエッチングされることが防止される。つまりレジスト層によって、前記厚み方向に垂直な方向へのエッチングの進行を防止することができる。前記サイドエッチによって形成される被処理層の側面とは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層の端面である。レジスト除去工程によって、レジスト層を除去すると、基板上に一部が除去された被処理層が形成することができる。
【００２１】
第１エッチング処理工程および第２エッチング処理工程との間に、被覆処理工程を設けることによって、エッチング処理工程を複数回行わなくても、サイドエッチを防止することができ、所望の形状の被処理層を、少ない工程数で形成することができる。このような被処理基板の処理方法を、たとえば半導体装置の製造に用いることによって、製造工程数を低減することができ、これによって半導体装置の生産性を向上させることができるとともに、半導体装置の製造コストを低減することができる。
【００２２】
また本発明によれば、膨潤処理工程によって、レジスト層に溶剤を与えて膨潤させる、つまり溶剤にふれた部分の体積が膨張するが、基板と接触しているレジストは膨張しないため、サイドエッチによって被処理層が除去された部分に形成されているレジスト層が、前記サイドエッチによって形成される被処理層の側面に沿うように配置することができる。加熱処理工程によってレジスト層を加熱すると、溶剤が揮発して、レジスト層を被処理層に密着させることができる。レジスト層を形成するレジスト処理工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト処理工程を複数行うのではなく、膨潤処理工程および加熱処理工程というレジスト処理工程と比較して容易な工程を行うことによって、歩留まりを向上させることができる。
【００２３】
また本発明によれば、第１の厚みを有する第１部分と、第２の厚みを有する第２部分とを有する被処理層の、前記第１部分および第２部分の一部を除去するときに、第１エッチング処理工程では、第１の厚み部の被処理層を除去することによって、第１部分で除去すべき被処理層を除去することができる。第２エッチング処理工程では、第２の厚みから第１の厚みを減算した厚み分の被処理層をエッチングすることによって、第２部分で除去すべき被処理層を除去することができる。第１部分では、被処理層の側面がレジスト層によって覆われているので、第２エッチング処理工程において、エッチングされることがない。
【００２４】
また本発明によれば、第１エッチング処理工程および被覆処理工程を複数繰り返すことによって、３つ以上の厚みが異なる部分を有する被処理層の、各部分の一部をそれぞれ除去する場合に、レジスト層を各部分に対応して複数回形成する必要がなく、また厚みの小さな部分の被処理層がオーバーエッチされることが防止される。
【００２５】
また層厚が厚く、３回以上のエッチングによって被処理層を除去する必要がある場合に、サイドエッチを可及的抑制することができ、被処理層のうち、所望の一部を除去することができる。
【発明を実施するための最良の形態】
【００２６】
図１および図２は、本発明の実施の一形態の被処理層の処理方法を示すフローチャートである。図３および図４は、被処理層の処理方法によって、厚みの異なる３つの部分を有する被処理層を処理する工程を説明する図である。本実施の形態の被処理層の処理方法は、半導体装置の製造工程において特に好適に用いられ、たとえばトランジスタなどを含む半導体素子を形成するために半導体層に不純物を添加する拡散工程の前工程であって、半導体基板２０上に形成された絶縁膜としての酸化膜などを含む被処理層２１の一部を除去するために用いられる。被処理層２１が積層される半導体基板２０の厚み方向の一表面部２２には、所定の回路、回路素子および回路素子の一部の少なくともいずれか１つが形成されていてもよい。
【００２７】
まず厚みの異なる３つの部分を有する被処理層２１が厚み方向の一表面に積層される半導体基板２０において、半導体基板２０の一表面２３が露出するように、前記３つの各部分での被処理層２１の一部を除去する場合について説明する。被処理層２１の厚みの異なる３つの部分をそれぞれ第１部分２４、第２部分２５および第３部分２６と記載する。第１部分２４の層厚をＬ１とし、第２部分２５の層厚をＬ２とし、第３部分２６の層厚をＬ３とすると、Ｌ１＜Ｌ２＜Ｌ３に選ばれている。第１部分２４、第２部分２５および第３部分２６の各部分において、それぞれの厚みは略均一である。
【００２８】
半導体基板２０は、たとえばシリコン（Ｓｉ）基板および厚み方向の一表面上に化合物半導体からなる半導体層が形成されたガラス基板などを含む。被処理層２１は、たとえばシリコン酸化膜（ＳｉＯ２）などの酸化膜を含み、ここでは単一の酸化膜によって形成されている。
【００２９】
被処理層の一部を除去する処理を開始すると、図１のフローチャートのステップｓ０からステップｓ１に移り、ステップｓ１は、レジスト形成処理工程である。レジスト形成工程では、被処理層２１の一表面２７の一部が外部に露出するように、被処理層２１に積層してレジスト層２８を形成する。
【００３０】
図３（１）は、レジスト形成工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。レジスト形成工程では、まずスピンコータなどを用いて、被処理層２１の一表面２７上に、レジスト材を塗布する。その後、レジスト材を露光し、現像することによって、所定の部分に開口２９が形成されるレジスト層２８を形成する。レジスト層２８に形成される開口２９から被処理層２１の一表面２７が外部に露出する。前記開口２９は、被処理層２１の第１〜第３部分２４〜２６にそれぞれ形成される。前記開口２９は、半導体基板２０の一表面２３に臨む側から見た形状が、たとえば略丸形状、略楕円形状および略長方形状のいずれであってもよい。本実施の形態では、第１〜第３部分２６の開口２９の大きさは等しい。
【００３１】
前記レジスト材は、少なくとも樹脂材料を含むフォトレジストであり、本実施の形態では、レジスト材を、ゴム系のネガレジストとしている。したがって、開口２９を形成する部分を除く部分のレジスト材を露光して、現像することによって、レジスト層２８が形成される。
【００３２】
ステップｓ１が終了すると、ステップｓ２に移る。ステップｓ２は、第１エッチング処理工程である。
【００３３】
図３（２）は、第１エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。レジスト形成工程が終了すると、第１エッチング処理工程において、レジスト層２８をマスクとして、サイドエッチを伴うエッチングによって被処理層２１の一部を除去する。ここでは、第１部分２４において半導体基板２０の一表面２３が露出するまでエッチングを行う。第２部分２５および第３部分２６においても、被処理層２１の一部が除去される。第１〜第３部分２４〜２６において、被処理層２１の厚み方向および厚み方向に垂直な方向で、レジスト層２８の開口２９に臨む端面３１から、サイドエッチの進行方向へのエッチング量は略等しい。
【００３４】
本実施の形態において、エッチングは、ウエットエッチングであってもよく、ドライエッチングであってもよい。エッチングは、サイドエッチを伴うエッチングであればよい。
【００３５】
第１エッチング処理工程では、サイドエッチによって、第１エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。サイドエッチによって形成される被処理層２１の第１側面３５は、レジスト層２８の開口２９から離反するにつれて近接する方向に傾斜する。前記サイドエッチによって形成される被処理層２１の第１側面３５とは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層２１の端面である。以後第１側面を第１エッチング端面と記載する場合がある。
【００３６】
第１エッチング処理によって、第１〜第３部分２４〜２６には、凹所３８が形成される。凹所３８の底面４２は、第１部分２４では、半導体基板２０の一表面２３であり、第２および第３部分２５，２６では、被処理層２１の表面となる。第２部分２５および第３部分２６に形成される凹所３８の底面４２、言い換えるとレジスト層２８の開口２９に臨む被処理層２１の表面は、半導体基板２０の一平面２３に略平行な略平面となる。第２部分２５に形成される凹所３８の底面４２を第１底面３６と記載し、第３部分２６に形成される凹所３８の底面４２を第２底面３７と記載する場合がある。第２部分２５において、半導体基板２０の一表面２３と、第１底面３６との間の厚みＬ４は、Ｌ２からＬ１を減算した厚み（Ｌ２−Ｌ１）である。第３部分２６において、半導体基板２０の一表面２３と、前記凹所の第２底面３７との間の厚みＬ５は、Ｌ３からＬ１を減算した厚み（Ｌ３−Ｌ１）である。
【００３７】
また第１エッチング処理では、第１〜第３部分２４〜２６において、エッチングによって形成される凹所３８の開口端３９と、レジスト層２８の開口端４１間の距離Ｗ１は、凹所３８の開口端３９と底面４２の第１側面３５の長さＷ２と略等しくなるようにようにしている。また半導体基板２０に近接する凹所３８の第１側面３５の端は、レジスト層２８の開口端４１よりも開口２９の厚み方向に延びる中心軸線から離反する方向に退避して形成されている。
【００３８】
ステップｓ２が終了すると、ステップｓ３に移る。ステップｓ３は、被覆処理工程である。
【００３９】
図３（３）は、被覆処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第１エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成される被処理層２１の第１側面３５を、レジスト層２８によって被覆する。
【００４０】
図２は、被覆処理工程の詳細を示すフローチャートである。被覆処理工程は、膨潤処理工程と、加熱処理工程とを含む。図１に示すフローチャートのステップｓ２からステップｓ３に移ると、サブフローである図２のフローチャートにおいて、ステップａ０からステップａ１に移る。
【００４１】
ステップａ１は、膨潤処理工程である。膨潤処理工程では、半導体基板２０に対してレジスト層２８に溶剤を与えて膨潤させる。これによって、レジスト層２８のうち、サイドエッチによって除去された被処理層２１上に形成されていた部分４３、言い換えればエッチングによって形成される凹所３８の上方に突出しているレジスト層２８を、前記サイドエッチによって形成される被処理層２１の第１側面３５に沿うように配置させることができる。前記レジスト層に所定の溶剤を与えるとは、前記レジスト層２８が形成された半導体基板２０を、溶剤に予め定める時間ｔ１浸漬させる。前記予め定める時間ｔ１は、たとえば１秒〜６０秒に選ばれる。所定の溶剤は、たとえば脂肪族炭化水素および酢酸ブチルなどを含む。
【００４２】
ステップａ１の処理が終了すると、ステップａ２に移る。ステップａ２は、加熱処理工程である。加熱処理工程では、膨潤処理工程が終了した後に、レジスト層２８を加熱する。レジスト層２８の加熱は、たとえば、レジスト層２８が形成された半導体基板２０を、加熱炉内に搬入して、加熱する。レジスト層２８の加熱温度は、たとえば４０度（°）以上２００度（°）未満であり、レジスト層２８に影響を及ぼさない範囲に選ばれる。たとえば４０°以下の温度で加熱する場合、溶剤が揮発してレジスト層２８が固着するまでの時間が長くなってしまい、生産性が低下する。また２００°以上で加熱する場合、溶剤が揮発してレジスト層２８が固着するまでの時間を短くすることができるが、加熱することによってレジスト層２８が劣化してしまうおそれがある。したがって、加熱温度を４０°以上２００°未満とすることによって、処理時間が長くなってしまうことを防止するとともに、レジスト層２８が劣化することない。また、前記加熱時間は、前記温度範囲内の温度で、１０分〜６０分に選ばれ、たとえば約３０分である。また、ホットプレートによる加熱処理では前記温度範囲内の温度で、５秒〜１２０秒に選ばれ、たとえば約３０秒である。
【００４３】
被覆処理工程によって、第１部分２４では、レジスト層２８が凹所３８の第１側面３５に当接して密着し、レジスト層２８の開口端４１が半導体基板２０の一表面２３に当接して密着する。また第２部分２５では、レジスト層２８が凹所３８の第１側面３５に当接して密着し、レジスト層２８の開口端４１が第１底面３６に当接して密着する。また第３部分２６では、レジスト層２８が凹所３８の第１側面３５に当接して密着し、レジスト層２８の開口端４１が第２底面３７に当接して密着する。したがって、レジスト層２８の開口端部４１ａは、半導体基板２０に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、被覆処理工程終了後の第２および第３部分２５，２６の凹所３８の底面４２におけるレジスト層２８の開口端４１間の間隔Ｗ３は、第１底面３６および第２底面３７の幅よりも小さく選ばれ、被覆処理工程の直前のレジスト層２８の開口端４１間の間隔Ｗ４と略等しいか、あるいは間隔Ｗ４よりも小さくなるように選ばれる。
【００４４】
ステップａ２が終了すると、ステップａ３に移り、被覆処理工程を終了して、図１のフローチャートのステップｓ４に移る。
【００４５】
ステップｓ４では、第２エッチング処理工程に移ってよいか否かを判断する。ステップｓ４において、第２エッチング処理工程に移ってよいと判断すると、ステップａ５に移り、第２エッチング処理工程に移ってはいけないと判断すると、ステップａ２に移る。ステップｓ４に移ってもよいか否かは、第１エッチング処理工程および被覆処理工程を、繰り返し行う必要があるか否かによって決定される。
ここでは再びステップｓ２に移る。
【００４６】
図３（４）は、２回目の第１エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。２回目の第１エッチング処理工程においも、レジスト層２８をマスクとして、サイドエッチを伴うエッチングによって被処理層２１の一部を除去する。ここでは、第２部分２５において半導体基板２０の一表面２３が露出するまでエッチングを行う。第３部分２６においても、被処理層の一部が除去される。第２および第３部分２５，２６において、被処理層２１が厚み方向および厚み方向に垂直な方向で、レジスト層２８の開口２９に臨む先端部から、サイドエッチの進行方向へのエッチング量は等しい。このとき第１部分２４では、凹所３８の第１側面３５にレジスト層２８が密着して覆われているので、サイドエッチが進行しない。
【００４７】
２回目の第１エッチング処理工程では、１回目の第１エッチング処理工程と同様に、サイドエッチによって、第１エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。第２および第３部分２５，２６において、２回目の第１エッチング処理工程におけるサイドエッチによって形成される被処理層２１の第２側面４５は、半導体基板２０に近接するに連れて、厚み方向に延びる開口２９の中心軸線に近接する方向に傾斜し、１回目の第１エッチング処理によって形成される第１側面３５に連なる。前記サイドエッチによって形成される被処理層２１の第２側面４５とは、２回目のエッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層２１の端面である。
【００４８】
第２エッチング処理工程によって、第２および第３部分２５，２６には、凹所４６が形成される。凹所４６の底面４７は、第３部分２５では、半導体基板２０の一表面２３であり、第３部分２６では、被処理層２１の表面となる。
【００４９】
２回目の第１エッチング処理によって、第３部分２６に形成される凹所４６の底面４７、言い換えるとレジスト層２８の開口２９に臨む被処理層２１の表面は、略平面となる。第３部分２６に形成される凹所４６の底面４７を第３底面５４と記載する場合がある。第３部分２６において、半導体基板２０の一表面２３と、第３底面５４との間の厚みＬ６は、Ｌ３からＬ１およびＬ２を減算した厚み（Ｌ３−Ｌ１−Ｌ２）である。
【００５０】
また２回目の第１エッチング処理では、第２および第３部分２５，２６において、レジスト層２８の、前記２回目の第１エッチング処理によって形成される凹所４６の開口端４８と、レジスト層２８の開口端４１間の距離Ｗ５は、２回目の第１エッチング処理によって被処理層２１に形成される凹所４６の開口端４８から凹所４６の底面４７までの第２側面４５の長さＷ６と略等しくなるようにようにしている。また半導体基板２０に近接する第２側面４５の端は、たとえばレジスト層２８の開口端４１よりも開口２９の厚み方向に延びる中心軸線から離反する方向に退避して形成される。
【００５１】
ステップａ２において、２回目の第１エッチング処理工程が終了すると、ステップａ３に移り、２回目の被覆処理工程を行う。
【００５２】
図４（１）は、２回目の被覆処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。２回目の第１エッチング処理工程が終了すると、２回目の被覆処理工程において、２回目の第１エッチング処理工程におけるサイドエッチによって形成される被覆処理層２１の第２側面４５を、レジスト層２８によって、被覆する。２回目の被覆処理工程も、図２に示すフローチャートと同様な処理を行う。
【００５３】
被覆処理工程によって、第２部分２５では、レジスト層２８が凹所４６の第２側面４５に当接して密着し、レジスト層２８の開口端４１が半導体基板２０の一表面２３に当接して密着する。また第３部分２６では、レジスト層２８が凹所４６の第２側面４５に当接して密着し、レジスト層２８の開口端４１が第３底面５４に当接して密着する。したがって、レジスト層２８の開口端部４１は、半導体基板２０に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、２回目の被覆処理工程終了後の第３部分２６の凹所４６の第３底面５４におけるレジスト層２８の開口端４１間の間隔Ｗ７は、第３底面５４の幅よりも小さく選ばれ、２回目の被覆処理工程の直前の第２および第３部分２５，２６におけるレジスト層２８の開口端４１間の間隔Ｗ８と略等しいか、あるいは間隔Ｗ８よりも小さくなるように選ばれる。
【００５４】
ステップｓ３の処理が終了すると、再びステップｓ４に移る。ここでは、次にステップｓ５に移る。ステップｓ５は、第２エッチング処理工程である。
【００５５】
図４（２）は、第２エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第２エッチング処理工程では、レジスト層２８をマスクにして、被処理層２１の一部を除去する。ここでは、第３部分２６において半導体基板２０の一表面２３が露出するまでエッチングを行う。第２エッチング処理におけるエッチングは、ウエットエッチングであってもドライエッチングであってもよい。第１部分２４および第２部分２５においては、被処理層２１がレジスト層２８に被覆されており、サイドエッチが進行しない。
【００５６】
第２エッチング処理工程においても、第１エッチング処理工程と同様に、サイドエッチによって、第２エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。第３部分２６において、第２エッチング処理工程におけるサイドエッチによって形成される被処理層の第３側面５１は、半導体基板２０に近接する方向に向かうに連れて、開口の厚み方向に延びる中心軸線に近接する方向に傾斜し、２回目の第１エッチング処理によって形成される第２側面４５に連なる。
【００５７】
ステップｓ５の処理を終了すると、ステップｓ６に移る。ステップｓ６は、レジスト除去工程である。ステップｓ６では、レジスト層を除去して、ステップｓ７に移り、被処理層２１の一部を除去する処理を終了する。
【００５８】
図４（３）は、レジスト除去工程終了後の被処理層２１が形成された半導体基板２０の切断端面図である。レジスト層２８を除去すると、第１部分２４、第２部分２５および第３部分２６において、サイドエッチが抑制された状態で、一部が除去された被処理層２１を形成することができる。半導体基板２０の一表面２３上で、厚み方向に垂直な所定の方向における、第１部分２４に形成される開口の幅Ｘ１と、第２部分２５に形成される開口の幅Ｘ２と、第３部分に形成される開口２９の幅Ｘ３とは、略等しく、またはＸ１＞Ｘ２＞Ｘ３となるように形成することができる。
【００５９】
以上のようにフォトリソグラフィによって、フォトリソグラフィを用いて、レジスト層を形成する工程は、レジスト処理工程だけであり、第１エッチング処理工程および第２エッチング処理工程との間に、被覆処理工程を設けることによって、エッチング処理工程を複数回行わなくても、サイドエッチを防止することができる。したがって、所望の形状の被処理層２１を、少ない工程数で形成することができるとともに、厚みの異なる部分を有する被処理層２１を同時にエッチングしていくときに、厚みの小さな部分におけるサイドエッチを防止することができるので、厚みの小さな部分で半導体基板２０の一表面２３で露出する領域が、他の領域と比較して、増大してしまうことが防止される。特に、半導体装置を作成する場合、前記被処理層２１を除去し、半導体基板２０の一表面２３を精度よく露出させる必要があるが、前記被処理層の除去方法を用いることによって、前記被処理層２１を除去し、半導体基板２０の一表面２３を精度よく露出させることができるので、半導体装置を製造するときの歩留まりを向上させることができる。また半導体装置の製造工程数を低減することができるので、これによって半導体装置の生産性を向上させることができるとともに、半導体装置の製造コストを低減することができる。またレジスト処理工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト処理工程を複数回行うのではなく、膨潤処理工程および加熱処理工程というレジスト処理工程と比較して容易な工程によって、被処理層２１の一部を除去することができるので、被処理層の一部を除去する作業が簡略化される。
【００６０】
本実施の形態では、層厚の異なる３つの部分を有する被処理層２１の、一部を除去しているが、２つの層厚の異なる部分を有する被処理層の各部分の一部を除去する場合、および４つ以上の層厚の異なる部分を有する被処理層の、各部分の一部を除去する場合についても、ステップｓ２およびステップｓ３を、複数回繰り返すか否かの違いしかなく、同様に処理することができる。
【００６１】
次に、層厚の異なる２つの部分を有し、かつ厚み方向一方側と厚み方向他方側のエッチングレートが異なる部分を有する被処理層２１が一表面２３上に積層される半導体基板２０において、半導体基板２０の一表面２３が、露出するように、前記２つの部分の被処理層２１の一部を除去する場合について説明する。前述した図３および図４に示す構成と同様な構成には、同一の参照符号を付して、その説明を省略する。
【００６２】
図５は、前述した被処理層の処理方法によって厚みの異なる２つの部分を有し、かつ厚み方向一方側と厚み方向他方側のエッチングレートが異なる部分を有する被処理層２１を処理する工程を説明する図である。被処理層２１の厚みの異なる２つの部分をそれぞれ第４部分６１および第５部分６２と記載する。第４部分６１の層厚をＬ７とし、第５部分６２の層厚をＬ８とすると、Ｌ７＜Ｌ８に選ばれている。第４部分６１および第５部分６２の各部分において、それぞれの厚みは均一である。
【００６３】
また各部分の被処理層２１は、厚み方向一方側の上層部６３、すなわち半導体基板２０の一表面２３から離反した側のエッチングレートが、厚み方向他方側の下層部６４、すなわち半導体基板２０に近接する側のエッチングレートよりも大きい。このような上層部６３と下層部６４とにおいてエッチングレートの異なる被処理層２１は、たとえば化学気相成長法（Chemical Vapor Deposition：略称ＣＶＤ）によって形成される。
【００６４】
被処理層の除去処理の工程は、図１および図２のフローチャートに示すものと同様である。被処理層の除去処理を開始すると、ステップｓ０からステップｓ１に移る。
【００６５】
図５（１）は、レジスト形成工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。レジスト形成工程において、被処理層２１の一表面２７の一部が外部に露出するように、被処理層２１に積層してレジスト層２８を形成する。レジスト形成工程では、まずスピンコータなどを用いて、被処理層２１の一表面２３上に、レジスト材を塗布する。その後、レジスト材を露光し、現像することによって、所定の部分に開口２９が形成されるレジスト層２８を形成することができる。レジスト層２８に形成される開口２９から被処理層２１の一表面２７が外部に露出する。前記開口２９は、半導体基板２０の一表面２３に臨む側から見た形状が、たとえば略丸形状、略楕円形状および略長方形状のいずれであってもよい。本実施の形態では、第４および第５部分６１，６２の開口２９の大きさは等しい。
ステップｓ１が終了すると、ステップｓ２に移る。
【００６６】
図５（２）は、第１エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。レジスト形成工程が終了すると、第１エッチング処理工程において、レジスト層２８をマスクとして、サイドエッジを伴うエッチングによって被処理層２１の一部を除去する。ここでは、第４部分６１において半導体基板２０の一表面２３が露出するまでエッチングを行う。第５部分６３においても、被処理層２１の一部が除去される。第５部分６２の方が、第４部分６１よりも被処理層２１の厚み方向および厚み方向に垂直な方向で、レジスト層２８の開口２９に臨む端面３１から、サイドエッチの進行方向へのエッチング量がわずかに大きい。
【００６７】
以後第４部分６１でレジスト層２８に形成される開口２９を第４開口２９Ａと記載し、第５部分６２でレジスト層２８に形成される開口２９を第５開口２９Ｂと記載する場合がある。第１エッチング処理工程では、サイドエッチによって、第１エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。サイドエッチによって形成される被処理層２１の第４側面６６は、レジスト層２８に形成される開口２９から離反するにつれて近接する方向に傾斜する。
【００６８】
第１エッチング処理工程によって、第４および第５部分６１，６２には、凹所６７が形成される。凹所６７の底面６８は、第４部分６１では、半導体基板２０の一表面２３であり、第５部分６２では、被処理層２１の表面となる。
【００６９】
第１エッチング処理によって、第５部分６２に形成される凹所６７の底面６８、言い換えると第５開口２９Ｂに臨む被処理層２１の表面は、略平面となる。第５部分６２に形成される凹所６７の底面６８を第５底面５８と記載する場合がある。第５部分６２において、半導体基板２０の一表面２３と、第５底面５８との間の厚みＬ９は、Ｌ８からＬ７を減算した厚み（Ｌ８−Ｌ７）よりも小さい。
【００７０】
また第１エッチング処理では、第４および第５部分６１，６２において、レジスト層２８の、前記被処理層２１に形成される凹所６７の開口端６９と、レジスト層２８の開口端４１間の距離Ｗ８は、凹所６７の開口端６９と底面６８との間の凹所６７の第４側面６６の長さＷ８と略等しくなるようにようにしている。また半導体基板２０に近接する第４側面６６の端は、レジスト層２８の開口端４１よりも開口２９の厚み方向に延びる中心軸線から離反する方向に退避して形成されている。
ステップｓ２が終了すると、ステップｓ３に移る。
【００７１】
図５（３）は、被覆処理工程終了後の被覆処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第１エッチング処理工程が終了すると、被覆処理工程において、被覆処理工程によって、第４部分６１では、レジスト層２８が凹所６７の第４側面６６に当接して密着し、レジスト層２８の開口端４１が半導体基板２０の一表面２３に当接して密着する。また第５部分６２では、レジスト層２８が凹所６７の第４側面６６に当接して密着し、レジスト層２８の開口端４１が第５底面５８に当接して密着する。したがって、レジスト層２８の各開口端４１は、半導体基板２０に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、被覆処理工程終了後の第５部分６２の凹所６７の第５底面５８におけるレジスト層２８の開口端４１間の間隔Ｗ１０は、第５底面５８の幅よりも小さく選ばれ、被覆処理工程の直前のレジスト層２８の開口端４１間の間隔Ｗ１１と略等しいか、あるいは間隔Ｗ１０よりも小さくなるように選ばれる。
【００７２】
ステップｓ３が終了すると、ステップｓ４に移る。ここでは、ステップｓ５に移る。ステップｓ５は、第２エッチング処理工程である。
【００７３】
図５（４）は、第２エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第２エッチング処理工程では、レジスト層をマスクにして、被処理層２１の一部を除去する。ここでは、第５部分６２において半導体基板２０の一表面２３が露出するまでエッチングを行う。第４部分６１においては、凹所６７の第４側面６６にレジスト層２８が密着して覆われているので、サイドエッチが進行しない。
【００７４】
第２エッチング処理工程においても、第１エッチング処理工程と同様に、サイドエッチによって、第２エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。第５部分６２において、第２エッチング処理工程におけるサイドエッチによって形成される被処理層の第５側面７１は、半導体基板２０に近接する方向に向かうに連れて、開口２９の厚み方向に延びる中心軸線に近接する方向に傾斜し、第１エッチング処理によって形成される第４側面６６に連なる。被処理層２１において、厚み方向一方側と厚み方向他方側のエッチングレートが異なるので、第５側面７１の傾斜角度は、第４側面６６の傾斜角度とは異なり、ここでは半導体基板２０に関して、第４側面６６の傾斜角度の方が大きくなる。
【００７５】
ステップｓ５の処理を終了すると、ステップｓ６に移る。ステップｓ６は、レジスト除去工程である。ステップｓ６では、レジスト層を除去して、被処理層２１の一部を除去する処理を終了する。
【００７６】
図５（５）は、レジスト除去工程終了後の被処理層２１が形成された半導体基板２０の切断端面図である。レジスト層２８を除去すると、第４部分６１および第５部分６２において、サイドエッチが抑制された状態で、一部が除去された被処理層２１を形成することができる。
【００７７】
このように、層厚の異なる２つの部分を有し、かつ厚み方向一方側と厚み方向他方側のエッチングレートが異なる部分を有する被処理層２１が一表面２３上に積層される半導体基板２０において、半導体基板２０の一表面２３が、露出するように、前記２つの部分の被処理層２１の一部を除去する場合であっても、本実施の形態の被処理層の処理方法を用いて好適に処理することができ、同様の効果を達成することができる。
【００７８】
前述した被処理層の処理方法において、図１および図２のフローチャートのステップｓ２の第１エッチング処理工程におけるエッチング、およびステップｓ３に含まれる膨潤処理工程における浸漬時間、および加熱処理工程における加熱温度および加熱時間を調整することによって、半導体基板２０上に形成される被処理層２１の一部を除去して、被処理層２１に所定の段差を有するエッチング端面８１を形成することができる。
【００７９】
図６は、前述した被処理層の処理方法によって半導体基板２０上に形成される被処理層２１に所定の段差を有するエッチング端面８１を形成する工程を説明する図である。ここでは、半導体基板２０には、均一な厚みの被処理層２１が形成されているとする。前記被処理層２１の厚みをＬ１０とする
被処理層の除去処理を開始すると、ステップｓ０からステップｓ１に移る。
【００８０】
図６（１）は、レジスト形成処理終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。レジスト形成工程において、被処理層２１の一表面の一部が露出するように、被処理層２１に積層してレジスト層２８を形成する。レジスト層２８の形成方法は、前述したとおりである。
次に、ステップｓ１が終了すると、ステップｓ２に移る。
【００８１】
図６（２）は、第１エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成される半導体基板２０の切断端面図である。レジスト処理工程が終了すると、第１エッチング処理工程にいおいて、レジスト層２８をマスクとして、サイドエッチを伴うエッチングによって被処理層２１の一部を除去する。ここでは、エッチングによって被処理層２１の一部が除去される部分において、被処理層２１の厚みＬ１１が所定の層厚となるようにエッチング時間およびエッチング液またはエッチングガスの少なくともいずれか一方を調整してエッチングを行う。前記Ｌ１１＜Ｌ１０に選ばれる。第１エッチング処理工程前の被処理層２１の一表面２７から、第１エッチング処理工程後の被処理層２１の一部が除去される部分の一表面と間の距離Ｌ１２と、レジスト層２８と、半導体基板２０との間で、レジスト層２８の開口端４１から、サイドエッチングされて、レジスト層２８の表面８３が露出する部分の距離、すなわちアンダーカットの寸法Ｌ１３は、所定の関係となるように選ばれる。ここでは少なくとも、Ｌ１３＞Ｌ１２に選ばれる。
【００８２】
第１エッチング処理工程では、サイドエッチによって、第１エッチング処理を行う前に、レジスト層２８が当接している部分の被処理層２１も除去される。サイドエッチによって形成される被処理層２１の第６側面８４は、レジスト層２８の開口２９から離反するにつれて近接する方向に傾斜する。前記サイドエッチによって形成される被処理層２１の第６側面８４とは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層２１の端面である。第１エッチング処理によって、被処理層２１形成される凹所８５の第６底面８６、言い換えるとレジスト層２８の開口２９に臨む被処理層２１の表面は、略平面となる。
【００８３】
また第１エッチング処理では、レジスト層２８の、被処理層２１に形成される凹所８５の開口端８７と、レジスト層２８の開口端４１間の距離Ｗ１１は、凹所８５の開口端８７と第６底面８６との間の第６側面８４の長さＷ１２よりも長くなるようにしている。また半導体基板２０に近接する第６側面８４の端は、レジスト層２８の開口端４１よりも開口２９の厚み方向に延びる中心軸線から離反する方向に退避して形成されている。
【００８４】
第１エッチング処理工程が終了すると、ステップｓ３と同様に被覆処理工程を実施する。
【００８５】
図６（３）は、被覆処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第１エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成される被処理層２１の第６側面８４、および第６底面８６の一部を、レジスト層２８によって被覆させる。
【００８６】
レジスト層２８が凹所８５の第６側面８４に当接して密着し、レジスト層２８の開口端４１が凹所８５の第６底面８６に当接して密着する。厚み方向に垂直な所定の方向において、被覆処理工程終了後の凹所８５の第６底面８６におけるレジスト層２８の開口端４１間の間隔は、第６底面８６の幅よりも小さく選ばれ、レジスト層２８は、第６底面８６と第６側面８４とが連なる部分から、所定の領域の第６底面８６を覆う。
【００８７】
被覆処理工程が終了すると、ステップｓ４のように第２エッチング処理に移ってよいか否かを判断する。ここではステップｓ５に移る。
【００８８】
図６（４）は、第２エッチング処理工程終了後の被処理層２１およびレジスト層２８が形成された半導体基板２０の切断端面図である。第２エッチング処理工程では、レジスト層２８をマスクにして、半導体基板２０の一表面２３が露出するまでエッチングを行う。ここで、サイドエッチによって形成される第７側面８８が、第１エッチング処理によって形成された第６側面８４に、前記第６底面８６の一部を介して連なるようにする。前記第７側面８８は、半導体基板２０の一表面２３に近接するにつれて、相互に近接するように傾斜する。
第２エッチング処理工程を終了すると、ステップｓ６に移る。
【００８９】
図６（５）は、レジスト除去工程終了後の被処理層２１が形成された半導体基板２０の切断端面図である。レジスト層２８を除去すると、第６側面８４、第６底面８６の一部、および第７側面８８を含み、これらによって所定の段差が形成されるエッチング端面８１が形成された被処理層２１が得られる。
【００９０】
被処理層２１の一部を除去して、所定の段差を有するエッチング端面８１を有する被処理層を形成することによって、半導体基板２０と、半導体基板２０から最も離反する被処理層２１の一表面２７とにわたって、第６側面８４、第６底面８６の一部および第７側面８８を含むエッチング端面８１に沿って、たとえば金属からなる導線、すなわち半導体装置における回路の配線を形成することによって、配線が形成される部分で急激に被処理層２１の形状が変化することが防止されるので、この配線のステップカバーレージを改善することができる。また、レジスト処理工程を複数回行わなくても、第１エッチング処理工程と、第２エッチング処理工程との間に、膨潤処理工程および加熱処理工程を設けるだけで、複数回のエッチングを行うことによるサイドエッチを抑制することができ、前記所定の段差を有するエッチング端面８１を形成するための処理工程を可及的低減することができる。
【００９１】
被処理層２１の一部を除去して、所定の段差を有するエッチング端面８１を形成する場合であっても、第１エッチング処理工程および被覆複処理工程を複数回繰り返し行ってもよい。これによって、複数段の段差を有するエッチング端面を形成することができる。前述した被処理層２１は、酸化膜を含む複数の層を含んでいてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の一形態の被処理層の処理方法を示すフローチャートである。
【図２】被覆処理工程の詳細を示すフローチャートである。
【図３】被処理層の処理方法によって、厚みの異なる３つの部分を有する被処理層を処理する工程を説明する図である。
【図４】被処理層の処理方法によって、厚みの異なる３つの部分を有する被処理層を処理する工程を説明する図である。
【図５】前述した被処理層の処理方法によって厚みの異なる２つの部分を有し、かつ厚み方向一方側と厚み方向他方側のエッチングレートが異なる部分を有する被処理層２１を処理する工程を説明する図である。
【図６】前述した被処理層の処理方法によって半導体基板２０上に形成される被処理層２１に所定の段差を有するエッチング端面８１を形成する工程を説明する図である。
【図７】従来の技術の被処理層の一部を除去する一方の処理方法を説明するための図である。
【図８】従来の技術の被処理層の一部を除去する他の処理方法を説明するための図である。
【符号の説明】
【００９３】
２０  半導体基板
２１  被処理層
２８  レジスト層
【図１】
2005286216.tif 000003
【図２】
2005286216.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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