(57)【要約】【課題】並列入力されるデータに対するＣＲＣ生成多項式に基づく除算操作を、夫々の入力データに並列に行った後、次数調整の乗算と加算を行うことで演算の高速化を図ることを目的とする。【解決手段】分割された受信多項式の入力が３つ並列した場合のＣＲＣ演算装置１の構成は、入力した各受信多項式に対し、ＣＲＣ生成多項式に基づいた除算を行う除算処理部１１、１２、１３、夫々の除算結果である剰余に対し、受信多項式の次数を調整する乗算を行う乗算処理部１４、１５、次数調整を行った剰余の加算を行う加算処理部１６を備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
受信多項式が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の受信多項式に対し並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、受信多項式に対するＣＲＣ結果を得ることを特徴とするＣＲＣ演算方法。
【請求項２】
受信多項式を複数の受信多項式ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算して、全受信多項式に対するＣＲＣ結果を得ることを特徴とするＣＲＣ演算方法。
【請求項３】
ＣＲＣ検査ビットが付加されたデータが分割され、分割ごとにターボ符号化された受信多項式を受信し、各受信多項式のターボ復号を並列に行った場合に、各多項式ブロック別にＣＲＣの生成多項式に基づいた除算を並列に行い、夫々の除算結果に多項式ブロックの次数を合わせる乗算と加算を行って、全受信多項式に対するＣＲＣ結果を得ることを特徴とする請求項１または請求項２記載のＣＲＣ演算方法。
【請求項４】
並列に入力される受信データに対応して、ＣＲＣの生成多項式に基づいた複数の除算回路と、剰余の次数を調整する乗算を行う乗算器と、加算を行う加算器とを備えたことを特徴とするＣＲＣ演算装置。
【請求項５】
情報系列が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の情報系列ブロックに対し並列に行い、当該除算操作の結果に情報系列ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、ＣＲＣ検査ビットを生成することを特徴とするＣＲＣ演算方法。
【請求項６】
情報系列を複数ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の剰余に各ブロックの次数を合わせる乗算と加算を行うことで、ＣＲＣ検査ビットを得ることを特徴とするＣＲＣ演算方法。
【請求項７】
情報系列にＣＲＣ検査ビットを付加した後、符号分割を行い、分割ブロックごとにターボ符号化する場合、情報系列に対し符号分割を行い、分割符号別に除算して、剰余の次数を調整する乗算および加算を行うことで、ＣＲＣ検査ビットを得て、ターボ符号化処理することを特徴とする請求項５または請求項６記載のＣＲＣ演算方法。
【請求項８】
情報系列にＣＲＣ検査ビットを付加した後、符号分割を行い、分割ブロックごとに畳込み符号化する場合、情報系列を複数ブロックに分割して個々の除算を並列に行いながら、畳込み符号化も同時に行い、除算終了後に各分割符号の次数を調整する乗算と加算を行い、ＣＲＣ検査ビットを生成して畳込み符号化することを特徴とする請求項５または請求項６記載のＣＲＣ演算方法。
【請求項９】
情報系列を複数ブロックに分割する分割処理手段と、ＣＲＣの生成多項式に基づいた複数の除算手段と、剰余の次数を調整する乗算を行う乗算手段と、前記乗算手段による乗算結果の加算を行う加算手段とを備えたことを特徴とするＣＲＣ演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル情報の誤りを検出するＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）演算に関するＣＲＣ演算方法およびＣＲＣ演算装置に関する。
【０００２】
【従来の技術】
ＣＲＣ符号は、情報系列ｉ（ｘ）の生成多項式ｇ（ｘ）による剰余を情報系列に付加して生成する。ｎビットのＣＲＣ検査ビットを付加するにはｎ次の生成多項式ｇ（ｘ）を用意し、ｉ（ｘ）のｇ（ｘ）による剰余ｖ（ｘ）を求め、ｖ（ｘ）を検査ビットとして付加する。
【０００３】
誤り検出を行う場合には、ｉ（ｘ）・ｘｎ＋ｖ（ｘ）に対応する受信多項式ｆ（ｘ）の生成多項式ｇ（ｘ）による剰余ｚ（ｘ）を求める。受信多項式ｒ（ｘ）に誤りがなければ、ｒ（ｘ）＝ｉ（ｘ）・ｘｎ＋ｖ（ｘ）は生成多項式ｇ（ｘ）で割り切れて、剰余ｚ（ｘ）は０となり、誤りがあれば割り切れず０とならないことから、誤りを検出することが可能となる（例えば、非特許文献１参照）。
【０００４】
ＣＲＣ検査ビット生成および検査を行うＣＲＣ演算は生成多項式に基づく除算であるから、シフトレジスタを用いて構成することができる。また、データ多項式を複数ビットずつ並列に読み出し、演算することで演算を高速化することが可能である。
【０００５】
従来のＣＲＣ演算の並列化による高速化方法が、特許文献１に記載されている。その基本的な演算方法は、並列入力したデータに対し予めデータ多項式の次数を調整するべき乗を乗じ、その結果を除算して、剰余を加算することで並列化を実現している。例えば、多項式を式（１）で展開し、ｆ１（ｘ）およびｆ３（ｘ）にｘ３２を乗算しておいて、夫々の生成多項式ｇ（ｘ）による剰余を求め、夫々を加算する。予め乗算をしてから除算を行うことに特徴がある。
【数１】
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【０００６】
【非特許文献１】
「符号理論」電子情報通信学会（ｐ．１１８）
【特許文献１】
特開平８−３３０９７６号公報
【０００７】
【発明が解決しようとする課題】
従来のＣＲＣ演算は、受信多項式を高次より順に除算回路へ入力していくために、処理するのに符号長分のステップ数を要し、遅延時間が大きいという問題があった。また、複数ある受信多項式ブロックに対し除算を行う場合に、受信多項式の高次から除算を行う必要があるため、低次の受信多項式ブロックは高次の演算が終了しなければ開始できない。そのため、受信信号に対するＣＲＣ演算を行う処理遅延は、全符号に対する除算分だけ要していた。
【０００８】
そこで、ＣＲＣ演算を並列化し演算を高速化する方法が提案されているが、受信多項式ブロックに予め乗算してから除算処理を行う方法であって、並列化した１ブロックが大きくなる場合に、メモリ等の制約からデータに乗算を行うことが困難であることから、分割する１ブロックの大きさに制限が加わり、１ブロックの大きさが変化する場合などに対応することも困難である。逆に１ブロックを小さくした場合には、符号長が長い場合に並列化数が増え、回路規模が大きくなってしまう。また、ＣＲＣ演算を行う多項式が１ビットずつ並列に入力される場合などは、読み出すデータ・サイズ単位まで情報を保持する必要もある。
【０００９】
また、ターボ符号とＣＲＣ符号の連接符号を用い、複数の受信多項式がある場合に、ターボ復号演算の最後にデータ多項式の並べ替えをする必要があり、全データに対する復号が完了しなければＣＲＣ演算を開始できない。仮に復号順序を入れ替えたターボ復号を適用したとしても、受信多項式が複数ある場合には低次の受信多項式に対する除算は高次の演算終了を待たなければならず、全符号に対する除算分だけの処理時間を要するという課題があった。
【００１０】
この発明は以上のような課題を解消するためになされたもので、並列入力されるデータに対するＣＲＣ生成多項式に基づく除算操作を、夫々の入力データに並列に行った後、次数調整の乗算と加算を行うことで演算の高速化を図ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係るＣＲＣ演算方法では、受信多項式が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の受信多項式に対し並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、受信多項式に対するＣＲＣ結果を得るものである。
【００１２】
この発明に係るＣＲＣ演算方法では、受信多項式を複数の受信多項式ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算して、全受信多項式に対するＣＲＣ結果を得るものである。
【００１３】
この発明に係るＣＲＣ演算装置では、並列に入力される受信データに対応して、ＣＲＣの生成多項式に基づいた複数の除算回路と、剰余の次数を調整する乗算を行う乗算器と、加算を行う加算器とを備えるものである。
【００１４】
この発明に係るＣＲＣ演算方法は、情報系列が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の情報系列ブロックに対し並列に行い、当該除算操作の結果に情報系列ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、ＣＲＣ検査ビットを生成するものである。
【００１５】
この発明に係るＣＲＣ演算方法は、情報系列を複数ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の剰余に各ブロックの次数を合わせる乗算と加算を行うことで、ＣＲＣ検査ビットを得るものである。
【００１６】
この発明に係るＣＲＣ演算装置は、情報系列を複数ブロックに分割する分割処理手段と、ＣＲＣの生成多項式に基づいた複数の除算手段と、剰余の次数を調整する乗算を行う乗算手段と、前記乗算手段による乗算結果の加算を行う加算手段とを備えるものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
この発明に係る実施の形態１について、図１および図２を参照して説明する。なお、図１は実施の形態１に係るＣＲＣ演算装置１の回路構成を示す図であり、図２はこのＣＲＣ演算装置１の動作を示すブロック図である。
【００１８】
この発明のＣＲＣ演算方法によるＣＲＣ演算の並列化は、以下に示す多項式の除算方法に基づいている。ＣＲＣ演算で求めるべき値は多項式ｆ（ｘ）に対する生成多項式ｇ（ｘ）による剰余ｚ（ｘ）であり、式（２）で表すことができる。
【数２】
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ここで、多項式ｆ（ｘ）を式（３）のように展開する。
【数３】
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【００１９】
式（３）は多項式ｆ（ｘ）をｍ分割したと見ることもでき、分割された１ブロックの大きさはＮである。さらに、多項式ブロックｆｉ（ｘ）とべき乗ｘＮの生成多項式ｇ（ｘ）による剰余を式（４）、式（５）で表すと
【数４】
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【数５】
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式（３）の生成多項式ｇ（ｘ）の剰余は式（４）、式（５）を用いて、式（６）と表すことができ、多項式ｆ（ｘ）の剰余ｚ（ｘ）は式（７）となる。
【数６】
2005006188.tif 000008
【数７】
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【００２０】
式（７）より、分割した多項式ブロックの各剰余ｚｉ（ｘ）に次数を調整するｙ（ｘ）の乗算を行い、それらを加算すれば、全多項式ｆ（ｘ）の生成多項式ｇ（ｘ）の剰余ｚ（ｘ）を得ることがわかる。
【００２１】
つぎに、上述したことをＣＲＣ演算に適用し、具体例について述べる。実施の形態１は並列入力した受信データに対し、除算を並列に行うことを目的としている。図１に示すＣＲＣ演算装置１は、受信多項式の入力が３つ並列した場合の構成例で、入力した各受信多項式に対し、ＣＲＣ生成多項式に基づいた除算を行う除算処理部１１、１２、１３、夫々の除算結果である剰余に対し、受信多項式の次数を調整する乗算を行う乗算処理部１４、１５、次数調整を行った剰余の加算を行う加算処理部１６を備えている。
【００２２】
実施の形態１のＣＲＣ演算装置１は、入力された複数の受信多項式ブロックに対し、夫々に並列に除算処理を行い、その結果に乗算および加算を行うことで、ＣＲＣ演算結果を得るＣＲＣ演算装置である。なお、各除算処理部１１〜１３を構成する除算回路はシフトレジスタで構成し、乗算処理部１４、１５を構成する乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００２３】
次にＣＲＣ演算装置１の動作について説明する。図２はＣＲＣ演算装置１の動作を示すブロック図であり、例として符号が３分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００２４】
第一行程．
分割された受信多項式ｆ０（ｘ）２１、ｆ１（ｘ）２２、ｆ２（ｘ）２３を、本ＣＲＣ演算装置１に並列に入力する。各受信多項式ｆ０（ｘ）２１、ｆ１（ｘ）２２、ｆ２（ｘ）２３と、全受信多項式の関係は式（３）で表されるものである。
【００２５】
第二行程．
各受信多項式ｆ０（ｘ）２１、ｆ１（ｘ）２２、ｆ２（ｘ）２３を夫々の高次から順に除算回路に入力することで、除算処理２４、２５、２６を並列に行う。各受信多項式ブロックのデータを全て入力し終えた時点で、各除算処理２４〜２５の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）２７、ｚ１（ｘ）２８、ｚ２（ｘ）２９〕として読み出す。
【００２６】
第三行程．
第二行程で求めた剰余ｚｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）３０との乗算処理３１、３２、３３を式（７）に従って行う。ｙ（ｘ）３０は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００２７】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）３０を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）３０を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００２８】
第四行程．
最後に、第三行程で行ったすべての乗算の結果を、式（７）に示すように加算処理３４を行えば、式（２）に示すＣＲＣ演算結果３５であるｚ（ｘ）を得ることができる。
【００２９】
以上説明したように、この実施の形態１によれば、除算処理を分割して並列に行うことにより、低次の受信多項式ブロックは高次ブロックの除算の終了を待つ必要がなく、処理を高速化し、各復号において受信多項式が高次より順に出力されるならば、各結果を逐次除算回路に入力することで、復号と同時にＣＲＣ演算を行うことも可能にする効果がある。
【００３０】
また、各受信多項式ブロックに対し、先に除算を行ってから乗算を行うために、乗算は生成多項式の次数未満の多項式の乗算となり、各受信多項式ブロックの大きさが大きい場合や変化する場合などにも大きなメモリや回路を必要とせず、回路規模を小さくできる効果がある。
【００３１】
実施の形態２．
この発明に係る実施の形態２について、図３および図４を参照して説明する。なお、図３は実施の形態２に係るＣＲＣ演算装置２の回路構成を示す図であり、図４はこのＣＲＣ演算装置２の動作を示すブロック図である。
【００３２】
実施の形態２は実施の形態１とは異なり、受信多項式を分割することでＣＲＣ演算を並列化することを目的としている。図３は実施の形態２のＣＲＣ演算装置２を示しており、受信多項式を３分割した場合の構成例である。受信多項式を式（３）に従って複数ブロックに分割する分割処理部４１と、ＣＲＣ生成多項式に基づいた除算を行う除算処理部４２、４３、４４と、除算結果である剰余に対し、次数調整の乗算を行う乗算処理部４５、４６と、それらの加算を行う加算処理部４７を備えている。実施の形態２は、入力された受信多項式を複数ブロックに分割し、夫々に除算処理を行い、結果に乗算および加算を行うことで、ＣＲＣ結果を得るＣＲＣ演算装置である。
【００３３】
なお、受信多項式を分割する際にはメモリから読み出すアドレスを分割に応じて制御し、各除算処理部４２〜４４の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００３４】
次にＣＲＣ演算装置２の動作について説明する。図４はＣＲＣ演算装置２の動作を示すブロック図であり、例として符号が３分割されている場合を示している。この動作は大略次の５つの行程で行われる。
【００３５】
第一行程．
複数の除算回路を備えた装置に受信多項式ｆ（ｘ）５１を入力し、除算回路の個数と同数となるように式（３）に応じて分割処理５２をする。
【００３６】
第二行程．
分割された受信多項式ｆ０（ｘ）５３、ｆ１（ｘ）５４、ｆ２（ｘ）５５を、夫々の除算回路に並列に入力する。
【００３７】
第三行程．
各受信多項式ｆ０（ｘ）５３、ｆ１（ｘ）５４、ｆ２（ｘ）５５を夫々の高次から順に除算回路に入力することで、各除算処理５６、５７、５８を並列に行う。各受信多項式ブロックのデータを全て入力し終えた時点で、各除算処理５６〜５８の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）５９、ｚ１（ｘ）６０、ｚ２（ｘ）６１〕として読み出す。
【００３８】
第四行程．
第三行程で求めた剰余ｚｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）６２との乗算処理６３、６４、６５を式（７）に従って行う。ｙ（ｘ）６２は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００３９】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第三行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）６２を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）６２を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００４０】
第五行程．
最後に、第四行程で行ったすべての乗算の結果を、式（７）に示すように加算処理６６を行えば、式（２）に示すＣＲＣ演算結果６７であるｚ（ｘ）を得ることができる。
【００４１】
以上説明したように、この実施の形態２によれば、入力された受信多項式を分割して除算を行い、分割された低次の受信多項式ブロックに関するＣＲＣ演算を高次の演算が終わるのを待つ必要がないことから、演算を高速処理できる効果がある。
【００４２】
実施の形態３．
この発明に係る実施の形態３について、図５〜図７を参照して説明する。なお、図５は実施の形態３に係るＣＲＣ演算装置３の回路構成を示す図であり、図６はこのＣＲＣ演算装置３で用いるターボ復号部の構成を示す図であり、図７はこのＣＲＣ演算装置３の動作を示す図である。
【００４３】
実施の形態３のＣＲＣ演算装置３は、複数ある受信系列に対しターボ復号を並列に行って、その後ＣＲＣで残留誤りを検出する場合に演算の高速化を目的としている。図５はＣＲＣ演算装置３の構成図で、２つに並列化した場合を例に示しており、ターボ復号を行うターボ復号部７１、７２と、ＣＲＣ生成多項式に基づく除算を行う除算処理部７３、７４と、各除算結果に次数調整の乗算を行う乗算処理部７５と、それらの加算を行う加算処理部７６を備えている。
【００４４】
なお、除算処理部７３、７４を構成する除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００４５】
また、ターボ復号には復号演算順序を入れ替えたターボ復号方法を用いれば、さらに高速に演算処理することができる。順序を入れ替えたターボ復号とは、インターリーブした受信系列の尤度を計算する第二要素復号器の演算を先に、インターリーブしていない受信系列の尤度を計算する第一要素復号器の演算を後から行い、各要素復号器における情報ビット数ｎに対するパスメトリック計算を、時点ｎから１に向かう後向きパスメトリック計算を先に、時点１からｎに向かう前向きパスメトリック計算を後から行うターボ復号方法である。
【００４６】
このターボ復号方法は、図６に示す通り、まず、入力データをインターリーバ８１でインターリーブしてから第二要素復号器８４で復号し、次にデインターリーバ８７でデインターリーブして第一要素復号器８９で復号する。この処理を第一要素復号器９１まで行うことで、ターボ復号の繰り返し演算の最終回がインターリーブされていない状態の時点１からｎに向かってパスメトリックを計算するために、復号結果が受信多項式の高次より出力されることである。こうすることで、復号結果は受信多項式の高次より降順に出力されることとなり、結果を随時ＣＲＣ演算部９２へ入力することが可能となる。
【００４７】
なお、図６において、第二要素復号器８４〜８６の記号「％」はインターリーブした系列の復号処理を表し、第一要素復号器８９〜９１の記号「♯」はインターリーブされていない系列の復号処理を表し、記号「％」および「♯」に続く数字はターボ復号繰り返し数を表す。例えば♯２はターボ復号繰り返しが２回目で、インターリーブされていない系列の復号処理を表している。
【００４８】
次にＣＲＣ演算装置３の動作について説明する。図７はＣＲＣ演算装置３の動作を示すブロック図であり、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００４９】
第一行程．
受信系列を第一ターボ復号器１０１、および第二ターボ復号器１０２に入力して、並列に復号を行う。順序を入れ替えたターボ復号方法を用いている場合には、復号結果は受信多項式ｆ０（ｘ）１０３、ｆ１（ｘ）１０４の高次より降順に復号結果が１ビットずつ出力される。
【００５０】
第二行程．
第一行程で高次より１ビットずつ出力される受信多項式ｆ０（ｘ）１０３、ｆ１（ｘ）１０４を夫々除算回路１０５、除算回路１０６に随時、入力することで、各除算を並列処理する。さらにターボ復号結果をすぐに除算回路に入力することから、ターボ復号の最終回と除算も並列化することができる。ターボ復号が終わり、各受信多項式ブロックを全て入力し終えた時点で、各除算回路１０５、１０６を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示している。つぎに式（４）に示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）１０７、ｚ１（ｘ）１０８〕を読み出す。
【００５１】
第三行程．
第二行程で求めた剰余ｚｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）１０９との乗算処理１１０を式（７）に従って行う。ｙ（ｘ）１０９は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００５２】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１０９を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１０９を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００５３】
第四行程．
最後に、第三行程で行ったすべての乗算の結果を、式（７）に示すように加算処理１１１を行えば、式（２）に示すＣＲＣ演算結果１１２であるｚ（ｘ）を得ることができる。
【００５４】
以上説明したように、この実施の形態３によれば、並列化したＣＲＣ演算と復号順序を入れ替えたターボ復号方法を組み合わせることで、複数入力の受信多項式に対し、ターボ復号最終回のインターリーブしていない場合の復号とＣＲＣ演算が同時に行えることになり、ＣＲＣ演算による遅延時間を大幅に削減可能で、ターボ復号終了後、次数調整の乗算と加算による遅延時間のみでＣＲＣ結果を得ることができ、演算を高速処理できる効果がある。
【００５５】
実施の形態４．
この発明に係る実施の形態４について、図８〜図１０を参照して説明する。なお、図８は実施の形態４に係るＣＲＣ演算装置４の構成を示すブロック図であり、図９は図８に示すＣＲＣ結果算出部の構成を示す図であり、図１０はこのＣＲＣ演算装置４の動作の流れを示すフローチャートである。
【００５６】
実施の形態４のＣＲＣ演算装置４は、図８および図９に示すように、複数ある受信系列に対しターボ復号を並列に行いながらＣＲＣ演算を行い、ターボ復号繰り返し回数を制御する場合である。ＣＲＣ演算装置４は２つに並列化した場合を例に示しており、ターボ復号を行う第一ターボ復号器１２１、および第二ターボ復号器１２２で構成する。また、第一ターボ復号器１２１の出力からＣＲＣ生成多項式に基づいて剰余ｚ０（ｘ）１２５を算出する除算回路１２３、第二ターボ復号器１２２の出力から剰余ｚ１（ｘ）１２６を算出する除算回路１２４が備わり、さらに、剰余ｚ１（ｘ）１２６に次数調整の乗算処理１２９を行い、この処理結果と剰余ｚ０（ｘ）１２５を加算処理１３０してＣＲＣ結果を算出し、このＣＲＣ結果に基づいて誤り判定を行うＣＲＣ結果算出部１２７が備わる。ＣＲＣ結果算出部１２７には誤り判定部１３１が備わり、誤り判定部１３１によってＣＲＣ結果から誤りの有無を判定し、判定後ターボ復号繰り返し演算の制御信号を出すものである。
【００５７】
ターボ復号には順序を入れ替えたターボ復号を適用すると、処理をさらに高速化することができる。順序を入れ替えたターボ復号とは、インターリーブした受信系列の尤度を計算する第二要素復号器８４の演算を先に、インターリーブしていない受信系列の尤度を計算する第一要素復号器８９の演算を後から行い、第二要素復号器８４、および第一要素復号器８９における情報ビット数ｎに対するパスメトリック計算を、時点ｎから１に向かう後向きパスメトリック計算を先に、時点１からｎに向かう前向きパスメトリック計算を後から行うターボ復号方法である。
【００５８】
なお、ＣＲＣ結果算出部１２７はＣＲＣ演算結果から、誤りの有無を判定して繰り返し制御信号を出す。繰り返し制御信号はターボ復号繰り返し演算に反映され、誤りがなければ復号を止め、あれば繰り返し復号を続ける。また、除算回路１２３、および除算回路１２４はシフトレジスタで構成し、ＣＲＣ結果算出部１２７は乗算器として排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００５９】
次にＣＲＣ演算装置４の動作について説明する。図１０はＣＲＣ演算装置４の動作の流れを示すフローチャートであり、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００６０】
第一行程．
受信系列を第一ターボ復号器１２１と第二ターボ復号器１２２に夫々入力する（ステップＳＴ１０１、ステップＳＴ１０２）。
【００６１】
第二行程．
つぎに第一ターボ復号器１２１による復号とＣＲＣ演算の一部である除算を行い（ステップＳＴ１０３）、第二ターボ復号器１２２による復号とＣＲＣ演算の一部である除算を行う（ステップＳＴ１０４）。復号と除算は同時に行うため、図１０のフローチャートでは合わせて記している。また、ステップＳＴ１０３とステップＳＴ１０４は同時に行われる。
【００６２】
第一ターボ復号器１２１と第二ターボ復号器１２２では、まずインターリーブした状態の復号を行い、次にインターリーブされていない状態の復号を行う。インターリーブされていない状態の復号結果は、受信多項式の高次より降順に出力されるため、その結果を随時、除算回路１２３、除算回路１２４へ入力する。復号結果を随時除算回路へ入力することで除算とターボ復号を並列に行うことができ、復号が終了すれば除算も終了することになる。
【００６３】
第三行程．
除算回路１２３、１２４を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、その結果、式（４）で表すに示すｚｉ（ｘ）［ｚ０（ｘ）１２５、ｚ１（ｘ）１２６］を読み出し、ＣＲＣ結果算出部１２７へ入力する。ＣＲＣ結果算出部１２７では、第二行程で求めた各除算結果ｚｉ（ｘ）に対し、剰余の次数を合わせるために式（５）で示すｙ（ｘ）１２８との乗算と加算を行ってＣＲＣ結果を算出し（ステップＳＴ１０５）、誤り判定部１３１で誤りの有無を判断して（ステップＳＴ１０６）、ターボ復号繰り返し演算の制御信号を出す。この間に要する処理時間は乗算と加算、誤りを判定する数クロックのみである。なお、ｙ（ｘ）１２８は１つの受信多項式ブロックの大きさＮが決まれば、求めることができるので、予め計算しておく。
【００６４】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１２８を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１２８を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００６５】
第四行程．
ステップＳＴ１０６で誤りがあればステップＳＴ１０３、ステップＳＴ１０４からターボ復号を繰り返し、一方、誤りがなければ復号結果を出力する（ステップＳＴ１０７）。なお、繰り返しの最大回数を設定しておき、繰り返し演算を所定回数で打ち切るようにしておいてもよい。
【００６６】
以上説明したように、この実施の形態４によれば、ターボ復号繰り返し回数をＣＲＣ演算結果から制御する場合に、ＣＲＣ演算並列化と復号順序を入れ替えたターボ復号方法を組み合わせることにより、ＣＲＣ演算による遅延時間を受信多項式ブロックの次数を調整する乗算と加算および誤り判定のみにし、従来よりも短い遅延時間で繰り返し回数制御を行うことが可能となり、制御を高速にできる効果がある。
【００６７】
実施の形態５．
この発明に係る実施の形態５について、図１１および図１２を参照して説明する。なお、図１１は実施の形態５に係るＣＲＣ演算装置５の回路構成を示す図であり、図１２はこのＣＲＣ演算装置５の動作を示すブロック図である。
【００６８】
実施の形態５のＣＲＣ演算装置５は、高速にＣＲＣ検査ビットを得ることを目的としている。図１１は実施の形態５のＣＲＣ演算装置５の構成を示しており、３分割した場合の例であって、情報系列を式（３）に従って複数ブロックに分割する分割処理部１４１、ＣＲＣ生成多項式による除算を行う除算処理部１４２、１４３、１４４、式（７）に従い剰余の次数を調整する乗算を行う乗算処理部１４５、１４６、それらの加算を行う加算処理部１４７を備えている。情報系列を入力して分割し、夫々の情報系列に対し除算を並列に処理して、乗算、加算を行うことでＣＲＣ検査ビットを生成するＣＲＣ演算装置である。
【００６９】
次にＣＲＣ演算装置５の動作について説明する。図１２はＣＲＣ演算装置５を示すブロック図であり、例として３分割した場合を示している。この動作は大略次の５つの行程で行われる。
【００７０】
第一行程．
複数の除算回路を備えた装置に情報系列ｆ（ｘ）１５１を入力し、除算回路の個数と同数に式（３）に応じて分割処理１５２する。
【００７１】
第二行程．
分割された情報系列ブロックｆ０（ｘ）１５３、ｆ１（ｘ）１５４、ｆ２（ｘ）１５５を、夫々の情報系列ブロックの高次より順に入力する。
【００７２】
第三行程．
各情報系列ブロックｆ０（ｘ）１５３、ｆ１（ｘ）１５４、ｆ２（ｘ）１５５を夫々の高次から順に除算回路に入力することで、各除算処理１５６、１５７、１５８を並列に行う。各情報系列ブロックのデータを全て入力し終えた時点で、各除算処理１５６〜１５８の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）１５９、ｚ１（ｘ）１６０、ｚ２（ｘ）１６１〕として読み出す。
【００７３】
第四行程．
第三行程で求めた剰余ｚｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）１６２との乗算処理１６３、１６４、１６５を式（７）に従って行う。ｙ（ｘ）１６２は情報系列ブロックの１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００７４】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第三行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１６２を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１６２を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００７５】
第五行程．
最後に、第四行程で行ったすべての乗算の結果を、式（７）に示すように加算処理１６６を行えば、ＣＲＣ検査ビット１６７であるｚ（ｘ）を得ることができる。
【００７６】
以上説明したように、この実施の形態５によれば、ＣＲＣ検査ビットを付加する処理を分割して並列化して行うことにより、演算を高速処理できる効果がある。
【００７７】
実施の形態６．
この発明に係る実施の形態６について、図１３〜図１５を参照して説明する。なお、図１３は実施の形態６に係るＣＲＣ演算装置６の回路構成を示す図であり、図１４は図１３のＣＲＣ検査ビット生成部の構成を示す図であり、図１５はこのＣＲＣ演算装置６の一部を示す構成図である。
【００７８】
実施の形態６は、情報系列からＣＲＣ検査ビットを生成し、ＣＲＣ検査ビットを付加した情報系列に対して符号分割を行い、分割された夫々の系列に対して別々にターボ符号化する場合を仮定している。実施の形態６のＣＲＣ演算装置６は上記の場合に、ＣＲＣ検査ビット生成および符号化の処理を高速化することを目的としている。図１３は実施の形態６の構成図を示しており、情報系列を符号分割の規則に従って分割する分割処理部１７１と、各分割符号に対し除算を行う除算処理部１７２、除算処理部１７３と、除算結果に対し乗算と加算を行ってＣＲＣ検査ビットを生成するＣＲＣ検査ビット生成部１７４と、ターボ符号化するターボ符号化部１７５、ターボ符号化部１７６を備えている。このＣＲＣ演算装置６は情報系列を符号分割の規則に従って分割し、除算を並列して行い、剰余からＣＲＣ検査ビットを算出して付加するＣＲＣ演算装置である。なお、除算処理部１７２、１７３の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００７９】
次にＣＲＣ演算装置６の動作について説明する。ここでは、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００８０】
第一行程．
まず、図１３に示すように情報系列を分割処理部１７１に入力し、符号分割の規則に従って分割処理を行う。本来、ＣＲＣ検査ビットを付加してから符号分割を行うため、図１５に示すようにＣＲＣ検査ビット長を含めた大きさで分割する必要がある。このときに、符号分割における調整ビット１９６は付加しておき、ＣＲＣ検査ビット１９３は空けておくことになる。
【００８１】
図１５に示す分割処理部１７１は情報長ｎの情報系列１９１が入力されると、ＣＲＣ検査ビット１９３長を考慮した、除算処理部１７２の除算回路１９４に入力される情報系列ブロックｆ０（ｘ）となる情報系列１９２と、調整ビット１９６が付加され、除算処理部１７３の除算回路１９７に入力される情報系列ブロックｆ１（ｘ）となる情報系列１９５とに分割される。
【００８２】
第二行程．
第一行程で分割された各情報系列ブロックｆ０（ｘ）、ｆ１（ｘ）を夫々除算処理部１７２、除算処理部１７３へ入力して、各除算を並列処理し、式（４）に示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）、ｚ１（ｘ）〕を求める。この場合、ｆ０（ｘ）の除算はＣＲＣ検査ビット分だけ早く終える。
【００８３】
第三行程．
第二行程で求めた剰余ｚｉ（ｘ）を図１４に示すＣＲＣ検査ビット生成部１７４に入力し、ＣＲＣ検査ビット１９３を求める。ＣＲＣ検査ビット生成部１７４では、まず剰余の次数を合わせるためにｙ（ｘ）１８１との乗算処理１８２を式（７）に従って行う。ｙ（ｘ）１８１は情報系列ブロックの１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００８４】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１８１を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１８１を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００８５】
第四行程．
最後に第三行程で得た、ＣＲＣ検査ビット１９３を付加した情報系列ブロックｆ０（ｘ）をターボ符号化部１７５で符号化を行い、調整ビット１９６を付加した情報系列ブロックｆ１（ｘ）をターボ符号化部１７６で符号化を行って出力する。ＳＷ１７７はＣＲＣ検査ビット生成部１７４の結果に基づいて情報系列ブロックｆ０（ｘ）の符号化を制御する。
【００８６】
以上説明したように、この実施の形態６によれば、ＣＲＣ演算を並列化して行うことで、ＣＲＣ検査ビット生成処理を高速化することができ、本来ＣＲＣ演算を並列化するために必要であった情報系列の分割処理を符号分割処理で行うことにより、ＣＲＣ並列化のための分割処理がなくなり、演算を高速処理できる効果がある。
【００８７】
実施の形態７．
この発明に係る実施の形態７について、図１６および図１７を参照して説明する。なお、図１６は実施の形態７に係るＣＲＣ演算装置７の回路構成を示す図であり、図１７はこのＣＲＣ演算装置７の一部を示す構成図である。
【００８８】
実施の形態７は、情報系列からＣＲＣ検査ビットを生成し、ＣＲＣ検査ビットを付加した情報系列に対して符号分割を行い、分割された夫々の系列に対して別々に畳込み符号化する場合を仮定している。実施の形態７のＣＲＣ演算装置７は上記の場合に、ＣＲＣ検査ビット生成および符号化の処理を高速化することを目的としている。図１６は実施の形態７の構成図を示しており、情報系列を符号分割の規則に従って分割する分割処理部２０１と、各分割符号に対し除算を行う除算処理部２０２、除算処理部２０３と、除算結果に対し乗算と加算を行ってＣＲＣ検査ビットを生成するＣＲＣ検査ビット生成部２０４と、畳込み符号化する畳込み符号化部２０５、畳込み符号化部２０６を備えている。ＣＲＣ演算装置は情報系列を符号分割の規則に従って分割し、除算を並列して行い、剰余からＣＲＣ検査ビットを算出して付加するＣＲＣ演算装置である。
【００８９】
なお、各除算処理部２０２、２０３の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＦＧ（２）上の乗算回路を備えている。
【００９０】
次にＣＲＣ演算装置７の動作について説明する。ここでは、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００９１】
第一行程．
まず、図１６に示すように情報系列を分割処理部２０１に入力し、符号分割の規則に従って分割処理を行う。本来、ＣＲＣ検査ビットを付加してから符号分割を行うため、図１７に示すようにＣＲＣ検査ビット長を含めた大きさで分割する必要がある。このときに、符号分割における調整ビット１９６は付加しておき、ＣＲＣ検査ビット１９３は空けておくことになる。
【００９２】
図１７に示す分割処理部２０１は情報長ｎの情報系列２１１が入力されると、ＣＲＣ検査ビット２１３長を考慮した、除算処理部２０２の除算回路２１４に入力される情報系列ブロックｆ０（ｘ）となる情報系列２１２と、調整ビット２１７が付加され、除算処理部２０３の除算回路２１８に入力される情報系列ブロックｆ１（ｘ）となる情報系列２１６とに分割される。
【００９３】
第二行程．
第一行程で分割された式（３）で示す各情報系列ブロックｆ０（ｘ）、ｆ１（ｘ）を夫々除算処理部２０２、除算処理部２０３へ入力して、各除算を並列処理し、式（４）に示す剰余ｚｉ（ｘ）〔ｚ０（ｘ）、ｚ１（ｘ）〕を求める。この場合、ｆ０（ｘ）の除算はＣＲＣ検査ビット分だけ早く終える。
【００９４】
また、除算回路２１４、２１８へ入力したビットは夫々同時に畳込み符号器２１５、畳込み符号器２１９へ入力し、除算と並列して畳込み符号化を行う。ただし、ｆ０（ｘ）におけるＣＲＣ検査ビット部分の畳込み符号化は、次の第三行程の処理を終えてから、ＣＲＣ検査ビットを入力して行う。
【００９５】
第三行程．
第二行程で求めた剰余ｚｉ（ｘ）からＣＲＣ検査ビット２１３を求めるが、これは実施の形態６で図１４を参照して説明したことと同様である。
【００９６】
本来、シフトレジスタでｆｉ（ｘ）・ｘｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘＮの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）を剰余ｚｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。全情報系列ｆ（ｘ）に対する剰余を得るために、第三行程で行った全ての乗算結果の加算を式（７）に従って行えば、ＣＲＣ検査ビットであるｚ（ｘ）を得ることができる。
【００９７】
第四行程．
最後にＣＲＣ検査ビット２１３を付加した情報系列ブロックｆ０（ｘ）を畳込み符号化部２０５の畳込み符号器２１５で符号化を行い、調整ビット２１７を付加した情報系列ブロックｆ１（ｘ）を畳込み符号化部２０６の畳込み符号器２１９で符号化を行って出力する。ＳＷ２０７はＣＲＣ検査ビット生成部２０４の結果に基づいて多項式ｆ０（ｘ）の符号化を制御する。
【００９８】
以上説明したように、この実施の形態７によれば、符号分割のある場合のＣＲＣ演算と畳込み符号化を並列して行うことで、ＣＲＣ演算による遅延時間が削減し、ＣＲＣ演算並列化のための分割処理を符号分割処理で行うことで、ＣＲＣ演算並列化のための分割処理がなくなり、符号化処理を高速処理できるという効果がある。
【００９９】
【発明の効果】
以上のように、この発明によれば、除算処理を分割して並列に行うことにより、低次の受信多項式ブロックは高次ブロックの除算の終了を待つ必要がなく、処理を高速化することが可能であり、また、回路規模を小さくできる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＣＲＣ演算装置の回路構成を示す図である。
【図２】本発明の実施の形態１に係るＣＲＣ演算装置の動作を示すブロック図である。
【図３】本発明の実施の形態２に係るＣＲＣ演算装置の回路構成を示す図である。
【図４】本発明の実施の形態２に係るＣＲＣ演算装置の動作を示すブロック図である。
【図５】本発明の実施の形態３に係るＣＲＣ演算装置の回路構成を示す図である。
【図６】本発明の実施の形態３に係るＣＲＣ演算装置で用いるターボ復号部の構成を示す図である。
【図７】本発明の実施の形態３に係るＣＲＣ演算装置の動作を示すブロック図である。
【図８】本発明の実施の形態４に係るＣＲＣ演算装置の構成を示すブロック図である。
【図９】図８のＣＲＣ結果算出部の構成を示す図である。
【図１０】本発明の実施の形態４に係るＣＲＣ演算装置の動作の流れ示すフローチャートである。
【図１１】本発明の実施の形態５に係るＣＲＣ演算装置の回路構成を示す図である。
【図１２】本発明の実施の形態５に係るＣＲＣ演算装置の動作を示すブロック図である。
【図１３】本発明の実施の形態６に係るＣＲＣ演算装置の回路構成を示す図である。
【図１４】図１３のＣＲＣ検査ビット生成部の構成を示す図である。
【図１５】本発明の実施の形態６に係るＣＲＣ演算装置の一部を示す構成図である。
【図１６】本発明の実施の形態７に係るＣＲＣ演算装置の回路構成を示す図である。
【図１７】本発明の実施の形態７に係るＣＲＣ演算装置の一部を示す構成図である。
【符号の説明】
１，２，３，４，５，６，７  ＣＲＣ演算装置、１１，１２，１３，４２，４３，４４，７３，７４，１４２，１４３，１４４，１７２，１７３，２０２，２０３  除算処理部、１４，１５，４５，４６，７５，１４５，１４６  乗算処理部、１６，４７，７６，１４７  加算処理部、２１，５３，１０３  受信多項式ｆ０（ｘ）、２２，５４，１０４  受信多項式ｆ１（ｘ）、２３，５５  受信多項式ｆ２（ｘ）、２４，２５，２６，５６，５７，５８，１５６，１５７，１５８除算処理、２７，５９，１０７，１２５，１５９  剰余ｚ０（ｘ）、２８，６０，１０８，１２６，１６０  剰余ｚ１（ｘ）、２９，６１，１６１  剰余ｚ２（ｘ）、３０，６２，１０９，１２８，１６２，１８１  剰余ｙ（ｘ）、３１，３２，３３，６３，６４，６５，１１０，１２９，１６３，１６４，１６５，１８２  乗算処理、３４，６６，１１１，１３０，１６６，１８３  加算処理、３５，６７，１１２  ＣＲＣ演算結果ｚ（ｘ）、４１，１４１，１７１，２０１  分割処理部、５１  受信多項式ｆ（ｘ）、５２，１５２  分割処理、７１，７２ターボ復号部、８１，８２，８３  インターリーバ、８４，８５，８６  第二要素復号器、８７，８８  デインターリーバ、８９，９０，９１  第一要素復号器、９２  ＣＲＣ演算部、１０１，１２１  第一ターボ復号器、１０２，１２２第二ターボ復号器、１０５，１０６，１２３，１２４，１９４，１９７，２１４，２１８  除算回路、１２７  ＣＲＣ結果算出部、１３１  誤り判定部、１５１  情報系列ｆ（ｘ）、１５３  情報系列ｆ０（ｘ）、１５４  情報系列ｆ１（ｘ）、１５５  情報系列ｆ２（ｘ）、１６７  ＣＲＣ検査ビット、１７４，２０４  ＣＲＣ検査ビット生成部、１７５，１７６  タ−ボ符号化部、１７７，２０７  ＳＷ、１９１，１９２，１９５，２１１，２１２，２１６  情報系列、１９３，２１３  ＣＲＣ検査ビット用マージン、１９６，２１７  調整ビット、２０５，２０６  畳込み符号化部、２１５，２１９  畳込み符号器。
【図１】
2005006188.tif 000010
【図２】
2005006188.tif 000011
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2005006188.tif 000023
【図１５】
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【図１６】
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【図１７】
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