(57)【要約】【課題】遅延回路の起動信号からその出力遅延信号までのトータルな遅延時間を安定化させることが困難であった。【解決手段】トランジスタＱｐ１は電源電圧ＶＣＣの供給端子と接続ノードＭＯＮの間に接続され、接続ノードＭＯＮと接地間にトランジスタＱｎ１とトランジスタＱｎｉ１が接続される。トランジスタＱｐ１、Ｑｎ１は入力信号により駆動される。トランジスタＱｎｉ１は、定電流ＩＲＥＦにより駆動され、接続ノードに接続されたキャパシタＣ１の電荷を定電流で放電する。差動増幅器１２は、接続ノードＭＯＮの電位と定電流ＩＲＥＦに応じた電位を比較し、この比較結果を接続ノードＡＭＰｏｕｔから出力する。【選択図】    図１
2005027178.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第１のノードの間に接続され、入力信号に応じてスイッチングされる第１のスイッチと、
電流通路の一端が前記第１のノードに接続され、前記入力信号に応じてスイッチングされる第２のスイッチと、
前記第２のスイッチの電流通路の他端と第２の電源との間に接続され、定電流からなる制御信号に応じて定電流を流す第３のスイッチと、
前記第１のノードと前記第２の電源との間に接続されキャパシタと、
第１の入力端に前記第１のノードの電位が供給され、第２の入力端に前記制御信号に応じた電位が供給され、前記第１のノードの電位と前記制御信号に応じた電位とを比較し、出力端子から出力信号を出力する差動増幅器とを具備することを特徴とする遅延回路。
【請求項２】
前記差動増幅器は、
電流通路の一端に前記第１の電源が供給される第４のスイッチと、
電流通路の一端が前記第４のスイッチの他端に接続され電流通路の他端が前記第２の電源に接続され、ゲートが前記第１の入力端に接続された第５のスイッチと、
電流通路の一端に前記第１の電源が供給され、ゲートが前記第４のスイッチのゲート及び前記第４のスイッチの電流通路の他端に接続された第６のスイッチと、
電流通路の一端が前記第６のスイッチの他端に接続され電流通路の他端が前記第２の電源に接続され、ゲートが前記第２の入力端に接続された第５のスイッチとを具備することを特徴とする請求項１記載の遅延回路。
【請求項３】
第１のカレントミラー回路と、
電流通路の一端が前記第１の電源に接続され、ゲートが前記第１のカレントミラー回路の出力ノードに接続された第７のスイッチと、
電流通路の一端が前記第７のスイッチの他端に接続され、他端が前記第２の電源に接続され、ゲートが前記第７のスイッチの他端、前記第３のスイッチのゲート、及び前記差動増幅器の第２の入力端に接続され、第２のカレントミラー回路を構成する第８のスイッチとを含む定電流源回路をさらに具備することを特徴とする請求項１記載の遅延回路。
【請求項４】
第１の電源と第１のノードのスイッチングを行う第１のスイッチと、
第２の電源と前記第１のノードのスイッチングを行う第２のスイッチと、
前記第１のノードに一端が接続されるキャパシタと、
定電流出力端子を有する定電流源と、
前記定電流出力端子にドレインとゲートが共通接続され、ソースが前記第１の電源に接続される第１の第１タイプＭＯＳトランジスタと、
前記第１のノードと前記定電流出力端子の電圧を比較し、比較結果を第１の出力端子に出力するカレントミラー型差動増幅器とを具備することを特徴とする遅延回路。
【請求項５】
前記差動増幅器は、ソースが前記第２の電源に共通接続され、ゲートが共通接続される第１、第２の第２タイプＭＯＳトランジスタと、ソースが前記第１の電源に共通接続され、ゲートがそれぞれ前記第１のノードと前記定電流出力端子に接続される第２、第３の第１タイプＭＯＳトランジスタとにより構成され、前記第１の第２タイプＭＯＳトランジスタのドレインは前記第２の第１タイプＭＯＳトランジスタのドレインに接続され、前記第２の第２タイプＭＯＳトランジスタのドレインは前記第３の第１タイプＭＯＳトランジスタのドレインに接続され、前記第１の第２タイプＭＯＳトランジスタのドレインはさらにそのゲートに接続されることを特徴とする請求項４記載の遅延回路。
【請求項６】
前記第１のスイッチは第４、第５の第１タイプＭＯＳトランジスタが直列接続されて構成され、前記第５の第１タイプＭＯＳトランジスタのゲートは前記定電流出力端子に接続されることを特徴とする請求項４又は５記載の遅延回路。
【請求項７】
前記第２のスイッチは第３の第２タイプＭＯＳトランジスタを含み、前記第３の第２タイプＭＯＳトランジスタのゲートと前記第４の第１タイプＭＯＳトランジスタのゲートは共通接続されることを特徴とする請求項６記載の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体メモリなどの半導体装置に適用され、例えばノイズを除去するフィルタとしての機能を有する遅延回路に関する。
【０００２】
【従来の技術】
半導体装置においては、種々の遅延時間を有する遅延回路が使われる。半導体装置において、もっとも典型的な遅延回路は、複数のインバータ回路により構成されたインバータ・チェーンである。１つのインバータ回路が有する遅延時間を１ｎｓｅｃとすると、１０個のインバータ回路により構成されたインバータ・チェーンは１０ｎｓｅｃの遅延時間を得ることができる。しかし、インバータ回路の特性は、電源電圧や温度、インバータ回路を構成するトランジスタの加工精度によって変化する。このため、インバータ・チェーン・タイプの遅延回路の遅延時間は、時として大きくばらつく。また、抵抗素子とキャパシタを組み合わせたＲＣ時定数を用いたタイプの遅延回路もある。しかし、この遅延回路も、抵抗素子やキャパシタの加工精度や温度によってその遅延時間がばらつく。
【０００３】
近年、遅延回路を構成するトランジスタの加工ばらつきや電源電圧の変化、温度変化を補償することにより、安定した遅延時間が得られるように改良された遅延回路が提案されている（特許文献１、特許文献２、特許文献３参照）。さらに、電源電圧の上昇に伴い遅延時間が短くなる遅延回路が開発されている（特許文献４）。
【０００４】
【特許文献１】
特開平８−７０２４２号公報
【０００５】
【特許文献２】
米国特許第５６２７４８８号明細書
【０００６】
【特許文献３】
米国特許第５９６９５５７号明細書
【０００７】
【特許文献４】
特開平８−１９０７９８号公報
【０００８】
【発明が解決しようとする課題】
半導体装置は、その電源電圧が低下するに従い従来の遅延回路では安定な遅延時間が得られなくなりつつある。すなわち、遅延回路を構成するインバータ回路などの論理回路や、遅延信号を出力するための出力回路自体の遅延が顕在化し、遅延回路自体が安定でも、結果として得られる遅延時間が電源電圧によって大きくばらつく。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、電源電圧に依存せず安定な遅延時間を得ることが可能な遅延回路を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の一態様の遅延回路は、上記課題を解決するため、第１の電源と第１のノードの間に接続され、入力信号に応じてスイッチングされる第１のスイッチと、電流通路の一端が前記第１のノードに接続され、前記入力信号に応じてスイッチングされる第２のスイッチと、前記第２のスイッチの電流通路の他端と第２の電源との間に接続され、一定の電流からなる制御信号に応じて定電流を流す第３のスイッチと、前記第１のノードと前記第２の電源との間に接続されキャパシタと、第１の入力端に前記第１のノードの電位が供給され、第２の入力端に前記制御信号に応じた電位が供給され、前記第１のノードの電位と前記制御信号に応じた電位とを比較し、出力端子から出力信号を出力する差動増幅器とを具備している。
【００１１】
前記差動増幅器は、電流通路の一端に前記第１の電源が供給される第４のスイッチと、電流通路の一端が前記第４のスイッチの他端に接続され電流通路の他端が前記第２の電源に接続され、ゲートが前記第１の入力端に接続された第５のスイッチと、電流通路の一端に前記第１の電源が供給され、ゲートが前記第４のスイッチのゲート及び前記第４のスイッチの電流通路の他端に接続された第６のスイッチと、電流通路の一端が前記第６のスイッチの他端に接続され電流通路の他端が前記第２の電源に接続され、ゲートが前記第２の入力端に接続された第５のスイッチとを具備している。
【００１２】
また、前記遅延回路は、第１のカレントミラー回路と、電流通路の一端が前記第１の電源に接続され、ゲートが前記第１のカレントミラー回路の出力ノードに接続された第７のスイッチと、電流通路の一端が前記第７のスイッチの他端に接続され、他端が前記第２の電源に接続され、ゲートが前記第７のスイッチの他端、前記第３のスイッチのゲート、及び前記差動増幅器の第２の入力端に接続され、第２のカレントミラー回路を構成する第８のスイッチとを含む定電流源回路をさらに具備している。
【００１３】
さらに、本発明の他の態様の遅延回路は、第１の電源と第１のノードのスイッチングを行う第１のスイッチと、第２の電源と前記第１のノードのスイッチングを行う第２のスイッチと、前記第１のノードに一端が接続されるキャパシタと、定電流出力端子を有する定電流源と、前記定電流出力端子にドレインとゲートが共通接続され、ソースが前記第１の電源に接続される第１の第１タイプＭＯＳトランジスタと、前記第１のノードと前記定電流出力端子の電圧を比較し、比較結果を第１の出力端子に出力するカレントミラー型差動増幅器とを具備している。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１、図２は、本発明の実施形態を示す図である。図１は、遅延回路１０を示し、図２は遅延回路１０に定電流を供給する定電流源回路２０を示している。ここで、Ｑｎの符号が付されたトランジスタはＮＭＯＳトランジスタである。Ｑｎｉの符号が付されたトランジスタもＮＭＯＳトランジスタであるが、トランジスタＱｎより低い閾値を有している。また、Ｑｐの符号が付されたトランジスタはＰＭＯＳトランジスタである。Ｑｐｉの符号が付されたトランジスタもＰＭＯＳトランジスタであるが、トランジスタＱｐより高い閾値を有している。すなわち、トランジスタＱｎｉ、Ｑｐｉは、ほぼ０Ｖの閾値電圧を有している。
【００１６】
図１において、ナンド回路Ｇ１の入力端には、入力信号ＩＮと制御信号ＰＯＮが供給される。制御信号ＰＯＮは、例えば半導体装置に電源が投入され、半導体装置内の電源電圧が所定のレベルに達した時に発生される信号である。電源電圧ＶＣＣが供給される端子と接地間には、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、及びトランジスタＱｎｉ１が直列接続されている。ナンド回路Ｇ１の出力端は、インバータ回路１１を構成するＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートに接続されている。ＮＭＯＳトランジスタＱｎｉ１のゲートには、定電流源回路２０から供給される信号ＩＲＥＦが供給されている。ＮＭＯＳトランジスタＱｎｉ１は信号ＩＲＥＦに応じて定電流を流す。ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１との接続ノードＭＯＮと接地間にはキャパシタＣ１が接続されている。
【００１７】
入力信号ＩＮと制御信号ＰＯＮが共にハイレベルである場合、ナンド回路Ｇ１の出力信号はローレベルとなり、ＰＭＯＳトランジスタＱｐ１が導通する。このため、接続ノードＭＯＮに接続されたキャパシタＣ１が電源電圧ＶＣＣにより充電される。また、ナンド回路Ｇ１の入力信号ＩＮあるいは制御信号ＰＯＮがローレベルである場合、ナンド回路Ｇ１の出力信号はハイレベルとなる。このため、ＮＭＯＳトランジスタＱｎ１が導通する。信号ＩＲＥＦによりＮＭＯＳトランジスタＱｎｉ１が導通すると、キャパシタＣ１に充電された電荷が放電され、接続ノードＭＯＮから接地電位に向かって定電流が流れる。
【００１８】
一方、カレントミラー型差動増幅器１２はＮＭＯＳトランジスタＱｎｉ２、Ｑｎｉ３、ＰＭＯＳトランジスタＱｐｉ１、Ｑｐｉ２により構成されている。ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２、ナンド回路Ｇ２、インバータ回路ＩＮＶ１は差動増幅器１２の動作／非動作を制御する。ＰＭＯＳトランジスタＱｐ２は電源電圧ＶＣＣの供給端子とＰＭＯＳトランジスタＱｐｉ１、Ｑｐｉ２の一端部との間に接続されている。このＰＭＯＳトランジスタＱｐ２のゲートには前記ナンド回路Ｇ２の出力信号が供給されている。このナンド回路Ｇ２の一方入力端には、前記ナンド回路Ｇ１の出力信号が供給され、他方入力端には後述する信号ＯＵＴが供給されている。ＰＭＯＳトランジスタＱｐｉ１、Ｑｐｉ２の他端は、ＮＭＯＳトランジスタＱｎｉ２、Ｑｎｉ３の一端部にそれぞれ接続されている。さらに、ＰＭＯＳトランジスタＱｐｉ１、Ｑｐｉ２のゲートは、互いに接続されるとともに、ＰＭＯＳトランジスタＱｐｉ１、ＮＭＯＳトランジスタＱｎｉ２の接続ノードに接続されている。ＮＭＯＳトランジスタＱｎｉ２のゲートは前記接続ノードＭＯＮに接続され、ＮＭＯＳトランジスタＱｎｉ３のゲートには、前記信号ＩＲＥＦが供給されている。前記ＮＭＯＳトランジスタＱｎｉ２、Ｑｎｉ３の他端部と接地間には、前記ＮＭＯＳトランジスタＱｎ２が接続され、このＮＭＯＳトランジスタＱｎ２のゲートには、前記インバータ回路ＩＮＶ１を介して前記ナンド回路Ｇ２の出力信号が供給される。
【００１９】
上記差動増幅器１２は、前記入力信号ＩＮあるいはＰＯＮのどちらかがローレベルで、且つ、信号ＯＵＴがハイレベルのとき、動作状態となる。すなわち、このとき、ナンド回路Ｇ２の出力信号がローレベルとなり、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２が導通される。この状態において、差動増幅器１２は、接続ノードＭＯＮの電位と信号ＩＲＥＦに応じた電位との電位差を検出し、この検出結果をＰＭＯＳトランジスタＱｐｉ２とＮＭＯＳトランジスタＱｎｉ３との接続ノードＡＭＰｏｕｔに出力する。
【００２０】
前記接続ノードＡＭＰｏｕｔには、ラッチ回路１３が接続されている。このラッチ回路１３は、ＰＭＯＳトランジスタＱｐ３、Ｑｐｉ３、Ｑｐ４、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４、Ｑｎ５により構成されている。前記ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４は、電源電圧ＶＣＣの供給端子と接地間に直列接続されている。ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートは、前記ナンド回路Ｇ１の出力端に接続されている。ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３の接続ノードは、前記接続ノードＡＭＰｏｕｔに接続されるとともに、前記ＰＭＯＳトランジスタＱｐｉ３、ＮＭＯＳトランジスタＱｎ５のゲートに接続される。これらトランジスタＱｐｉ３、Ｑｎ５は、電源電圧ＶＣＣの供給端子と接地間に直列接続されている。これらトランジスタＱｐｉ３、Ｑｎ５の接続ノードＩＮＶｏｕｔは、前記ＮＭＯＳトランジスタＱｎ４のゲートに接続されるとともに、前記ＰＭＯＳトランジスタＱｐ４を介して電源電圧ＶＣＣの供給端子に接続されている。このトランジスタＱｐ４のゲートには、制御信号ＰＯＮが供給されている。さらに、前記接続ノードＩＮＶｏｕｔはインバータ回路ＩＮＶ２の入力端に接続されている。このインバータ回路ＩＮＶ２の出力端から前記信号ＯＵＴが出力される。
【００２１】
上記ラッチ回路１３において、入力信号ＩＮと制御信号ＰＯＮが共にハイレベルのとき、ナンド回路Ｇ１の出力信号はローレベルとなり、ＰＭＯＳトランジスタＱｐ３が導通する。このため、接続ノードＡＭＰｏｕｔはハイレベルとなり、接続ノードＩＮＶｏｕｔはローレベルとなる。この結果、インバータ回路ＩＮＶ２の出力信号ＯＵＴはハイレベルとなる。このときＮＭＯＳトランジスタＱｎ４は非導通である。
【００２２】
一方、前記入力信号ＩＮか制御信号ＰＯＮのどちらかがローレベルである場合、ナンド回路Ｇ１の出力信号がハイレベルとなる。このため、ＮＭＯＳトランジスタＱｎ３が導通する。仮に、接続ノードＩＮＶｏｕｔがハイレベルである場合、ＮＭＯＳトランジスタＱｎ４も導通しているため、トランジスタＱｎ３、Ｑｎ４により、接続ノードＡＭＰｏｕｔがローレベルに引き下げられる。このため、接続ノードＡＭＰｏｕｔがローレベル、接続ノードＩＮＶｏｕｔがハイレベルの状態にラッチされる。なお、このラッチ状態は、制御信号ＰＯＮがローレベルである場合、ＰＭＯＳトランジスタＱｐ４が導通するため、簡単に作ることができる。すなわち、制御信号ＰＯＮは、電源投入前ローレベルである。このため、トランジスタＱｐ４は導通され、接続ノードＩＮＶｏｕｔはハイレベル、出力信号ＯＵＴはローレベルにリセットされている。この状態において、電源投入後に、制御信号ＰＯＮがハイレベルになると、ＰＭＯＳトランジスタＱｐ４は非導通となり、遅延回路１０の出力信号ＯＵＴは入力信号ＩＮに応じて変化する。
【００２３】
図２に示す定電流源回路２０は、２つのカレントミラー回路２１、２２を有している。カレントミラー回路２１は、ＰＭＯＳトランジスタＱｐｉ４、Ｑｐｉ５、ＮＭＯＳトランジスタＱｎ６、Ｑｎｉ４、及び抵抗Ｒ１により構成されている。すなわち、ＰＭＯＳトランジスタＱｐｉ４、ＮＭＯＳトランジスタＱｎ６は電源電圧ＶＣＣの供給端子と接地間に直列接続され、ＰＭＯＳトランジスタＱｐｉ５、Ｑｎｉ４、及び抵抗Ｒ１は、電源電圧ＶＣＣの供給端子と接地間に直列接続されている。ＰＭＯＳトランジスタＱｐｉ４、Ｑｐｉ５のゲートは互いに接続され、さらに、ＰＭＯＳトランジスタＱｐｉ５とＱｎｉ４の接続ノードＮ１、及びＰＭＯＳトランジスタＱｐｉ６のゲートに接続されている。また、前記ＮＭＯＳトランジスタＱｎ６、Ｑｎｉ４のゲートは互いに接続され、さらに、前記ＰＭＯＳトランジスタＱｐｉ４とＮＭＯＳトランジスタＱｎ６との接続ノードＮ２に接続されている。
【００２４】
また、前記カレントミラー回路２２を構成するＰＭＯＳトランジスタＱｐｉ６とＮＭＯＳトランジスタＱｎｉ５は、電源電圧ＶＣＣの供給端子と接地間に直列接続されている。ＰＭＯＳトランジスタＱｐｉ６のゲートはＮＭＯＳトランジスタＱｎ７を介して接地される。このＮＭＯＳトランジスタＱｎ７のゲートにはインバータ回路ＩＮＶ３を介して制御信号ＰＯＮが供給される。前記ＰＭＯＳトランジスタＱｐｉ６とＮＭＯＳトランジスタＱｎｉ５の接続ノードはＮＭＯＳトランジスタＱｎｉ５のゲートに接続され、このゲートは、図１に示すトランジスタＱｎｉ１及びＱｎｉ３のゲートに接続されている。このゲートより定電流出力としての前記信号ＩＲＥＦが出力される。
【００２５】
上記構成において、カレントミラー回路２１を構成するＰＭＯＳトランジスタＱｐｉ５に流れる電流Ｉｂは、ＰＭＯＳトランジスタＱｐｉ４に流れる電流Ｉａにミラーされる。このため、電流Ｉａと電流Ｉｂは等しい（Ｉａ＝Ｉｂ）。さらに、ＮＭＯＳトランジスタＱｎ６を流れる電流Ｉａは、ＮＭＯＳトランジスタＱｎｉ４に流れる電流Ｉｂにミラーされる。このため、ＮＭＯＳトランジスタＱｎｉ４と抵抗Ｒ１の接続ノードＮ３の電圧は、ＮＭＯＳトランジスタＱｎ６の閾値電圧からＮＭＯＳトランジスタＱｎｉ４の閾値電圧を引いた値となる。通常、この値は温度や電源電圧に依存しない。しかも、ＮＭＯＳトランジスタＱｎ６の閾値電圧のばらつきとＮＭＯＳトランジスタＱｎｉ４の閾値電圧が連動するため、非常に安定である。接続ノードＮ３の電位が例えば０．４Ｖ、抵抗Ｒ１を例えば４００ＫΩとするとＩａ＝Ｉｂ＝１μＡとなる。さらに、ＰＭＯＳトランジスタＱｐｉ５とＰＭＯＳトランジスタＱｐｉ６はミラー接続されている。このため、ＰＭＯＳトランジスタＱｐｉ６に流れる電流Ｉｃは電流Ｉｂと等しくなる（Ｉｂ＝Ｉｃ）。ＮＭＯＳトランジスタＱｎｉ５を流れる電流Ｉｃは定電流である。よって、ＮＭＯＳトランジスタＱｎｉ５とミラー接続された図１に示すＮＭＯＳトランジスタＱｎｉ１とＱｎｉ３も定電流Ｉｃを流す。ＮＭＯＳトランジスタＱｎｉ５は、それを流れる電流がＩｃとなるように信号ＩＲＥＦに応じた電位が決まる。
【００２６】
図２に示す定電流源回路２０は、制御信号ＰＯＮによって起動される。すなわち、制御信号ＰＯＮがローレベルの時、ＮＭＯＳトランジスタＱｎ７が導通し、ＰＭＯＳトランジスタＱｐｉ５、Ｑｐｉ６のゲートが接地電位に引き落とされる。この後、制御信号ＰＯＮがハイレベルとなると、ＮＭＯＳトランジスタＱｎ７が非導通となり、上記動作により信号ＩＲＥＦは安定点に収束する。
【００２７】
図３は、図１に示す遅延回路１０の動作を示している。図３を用いて、遅延回路１０の動作について説明する。
【００２８】
先ず、時間ｔ１まで信号ＰＯＮはローレベルであり、図１に示す遅延回路１０及び図２に示す定電流源回路２０はリセット状態とされている。このとき、接続ノードＭＯＮ、接続ノードＡＭＰｏｕｔ、出力信号ＯＵＴは、いずれも接地レベル（０Ｖ）であり、接続ノードＩＮＶｏｕｔは電源電圧ＶＣＣとなっている。
【００２９】
時間ｔ２において、入力信号ＩＮが立ち上がると、ＰＭＯＳトランジスタＱｐ１、Ｑｐ３が導通し、少し遅れた時間ｔ３において、接続ノードＭＯＮと接続ノードＡＭＰｏｕｔの電位が立ち上がり、電源電圧ＶＣＣに向かい始める。接続ノードＡＭＰｏｕｔがハイレベルになると、時間ｔ４において、接続ノードＩＮＶｏｕｔが立ち下がり、０Ｖに向かい始める。さらに、出力信号ＯＵＴは、接続ノードＩＮＶｏｕｔがローレベルになると、時間ｔ５において、電源電圧ＶＣＣに向かい始める。入力信号ＩＮがハイレベルの間、差動増幅器１２は非動作状態である。
【００３０】
時間ｔ６において、入力信号ＩＮがローレベルとなると、ナンド回路Ｇ１の出力信号がハイレベルとなり、ＮＭＯＳトランジスタＱｎｉ１が導通する。このため、キャパシタＣ１により接続ノードＭＯＮに蓄えられていた電荷が、ＮＭＯＳトランジスタＱｎ１、Ｑｎｉ１を介して放電される。ＮＭＯＳトランジスタＱｎｉ１を流れる電流は一定である。このため、図３に示すように、接続ノードＭＯＮの電位は、直線状に低下する。また、入力信号ＩＮがローレベルとなり、ナンド回路Ｇ１の出力信号がハイレベルとなると、ナンド回路Ｇ２の出力信号がローレベルとなる。このため、差動増幅器１２が動作し、接続ノードＭＯＮと信号ＩＲＥＦに応じた電位ＶＩＲＥＦの電位差を検出する。この結果、接続ノードＭＯＮの電位が定電流ＩＲＥＦにより規定される電位ＶＩＲＥＦより低下すると（時間ｔ７以降）、少し遅れた時間ｔ８において、接続ノードＡＭＰｏｕｔが立ち下がり始める。接続ノードＡＭＰｏｕｔの電位がローレベルになると、時間ｔ９において、接続ノードＩＮＶｏｕｔの電位が立ち上がり始める。さらに、出力信号ＯＵＴは、接続ノードＩＮＶｏｕｔの電位がハイレベルになると、時間ｔ１０において、立ち下がり始める。
【００３１】
このようして、図１に示す遅延回路１０によれば、入力信号ＩＮがローレベルになってから出力信号ＯＵＴがローレベルになるまでのおよそ（ｔ１０−ｔ６）の遅延時間を得ることができる。
【００３２】
時間（ｔ７−ｔ６）は、接続ノードＭＯＮが電源電圧ＶＣＣから定電流ＩＲＥＦに応じて定まる電位ＶＩＲＥＦになるまでの時間でほぼ決まる。これらの関係は次式のようになる。
【００３３】
ｔ７−ｔ６＝Ｃ１×（ＶＣＣ−ＶＩＲＥＦ）／Ｉｃ
上式より、時間（ｔ７−ｔ６）は電源電圧ＶＣＣが低いほど短いことが分かる。接続ノードＡＭＰｏｕｔが時間ｔ８から０Ｖに向かう速度は、ＮＭＯＳトランジスタＱｎｉ３が定電流Ｉｃを流すためほぼ一定である。接続ノードＡＭＰｏｕｔが０Ｖに向かい始めてから出力信号ＯＵＴがローレベルになるまでの時間は、介在する２つのインバータ回路の遅延で決まる。インバータ回路の遅延は、電源電圧が低いほど長い。よって、この遅延回路１０は、電源電圧ＶＣＣが低くなると時間（ｔ７−ｔ６）が短くなり、インバータ回路の遅延が長くなるのをキャンセルできる。したがって、安定した遅延時間を得ることができる。
【００３４】
例えば、常温で、電源電圧ＶＣＣが１．８Ｖ、ＶＩＲＥＦが０．３Ｖであると仮定し、時間（ｔ７−ｔ６）＝７．５ｎｓｅｃ、時間（ｔ８−ｔ７）＝３ｎｓｅｃ、時間（ｔ１０−ｔ８）＝３ｎｓｅｃとする。遅延時間（ｔ１０−ｔ６）は、１３．５ｎｓｅｃである。環境温度が常温より低温で、電源電圧ＶＣＣが２．０Ｖになると、ＶＩＲＥＦが０．２５Ｖとなり、時間（ｔ７−ｔ６）は８．７５ｎｓｅｃ、時間（ｔ８−ｔ７）は変わらず、時間（ｔ１０−ｔ８）はインバータ回路の遅延が短くなり１．５ｎｓｅｃとなる。よって、遅延時間は１３．２５ｎｓｅｃとなる。逆に、環境温度が常温より高温で、電源電圧ＶＣＣが１．６Ｖになると、ＶＩＲＥＦは０．３５Ｖとなり、時間（ｔ７−ｔ６）は６．２５ｎｓｅｃ、時間（ｔ８−ｔ７）は変わらず、時間（ｔ１０−ｔ８）はインバータ回路の遅延が長くなり６ｎｓｅｃとなる。よって遅延時間は１５．２５ｎｓｅｃとなる。さらに、ＮＭＯＳトランジスタの閾値電圧が±５０ｍＶぶれるとする。すると、ＶＩＲＥＦも±５０ｍＶぶれる。このため、時間（ｔ７−ｔ６）は±０．２５ｎｓｅｃ変化する。よって、遅延時間は、最小１３ｎｓｅｃ、最大１５．５ｎｓｅｃとなる。
【００３５】
信号ＩＲＥＦの代わりに、固定電位をＮＭＯＳトランジスタＱｎｉ３のゲートに供給したと仮定する。トランジスタＱｎｉ３の閾値電圧が上昇した時、ＮＭＯＳトランジスタＱｎｉ３が流せる電流が減りｔ７からｔ８の間の時間が長くなる。これによって、遅延時間が不安定となる。
【００３６】
例えば、ＶＩＲＥＦが０．３Ｖの固定電位であるとする。常温で、電源電圧ＶＣＣが１．８Ｖとして、ｔ７−ｔ６＝７．５ｎｓｅｃ、ｔ８−ｔ７＝３ｎｓｅｃ、ｔ１０−ｔ８＝３ｎｓｅｃとする。遅延時間ｔ１０−ｔ６は１３．５ｎｓｅｃである。常温より低い温において、電源電圧ＶＣＣが２．０Ｖとなると、ｔ７−ｔ６＝８．５ｎｓｅｃ、ｔ８−ｔ７＝１．５ｎｓｅｃ、ｔ１０−ｔ８はインバータ回路の遅延が短くなるため、１．５ｎｓｅｃとなる。よって遅延時間は１１．５ｎｓｅｃとなる。逆に、高温となると、電源電圧ＶＣＣが低くなり１．６Ｖとなると、ｔ７−ｔ６＝６．５ｎｓｅｃ、ｔ８−ｔ７は長くなり６ｎｓｅｃ、ｔ１０−ｔ８はインバータ回路の遅延が長くなり６ｎｓｅｃとなる。よって、遅延時間は１８．５ｎｓｅｃとなる。さらに、ＮＭＯＳトランジスタの閾値電圧が±５０ｍＶぶれるとすると、遅延時間のばらつきは更に大きくなる。
【００３７】
よって、固定電圧により、差動増幅器１２を構成するＰＭＯＳトランジスタＱｐｉ３を制御した場合、遅延時間が１１．５ｎｓｅｃから１８．５ｎｓｅｃまでばらつく。これに対して、図１に示すように、定電流でＰＭＯＳトランジスタＱｐｉ３を制御した場合、遅延時間のばらつきを１３．０ｎｓｅｃから１５．５ｎｓｅｃの比較的狭いレンジに収めることができる。
【００３８】
上記実施形態によれば、入力信号ＩＮに応じて動作するインバータ回路１１に接続されたＮＭＯＳトランジスタＱｎｉ１は、定電流源回路２０から供給される定電流ＩＲＥＦにより駆動され、キャパシタＣ１に充電された電荷を定電流で放電する。このため、インバータ回路１１の接続ノードＭＯＮの電位は一定の速度で低下する。また、差動増幅器１２は、接続ノードＭＯＮの電位と、定電流源回路２０から供給される定電流ＩＲＥＦに応じた電位ＶＩＲＥＦとを比較し、この比較結果を接続ノードＡＭＰｏｕｔから出力する。このように、キャパシタＣ１の放電時間及び差動増幅器１２の基準電位としての電位ＶＩＲＥＦを定電流源回路２０から供給される定電流ＩＲＥＦにより制御している。このため、ＣＲ時定数回路を用いた遅延回路や、インバータ・チェーン・タイプの遅延回路に比べて、電源電圧の変動に対する遅延時間の変動の影響を低減できる。
【００３９】
しかも、差動増幅器１２から出力される信号の電源電圧の変動に依存した遅延時間のばらつきは、接続ノードＡＭＰｏｕｔに接続されるインバータ回路が有する電源電圧の変動に依存した遅延時間のばらつきと逆の特性を有している。このため、遅延回路１０全体の遅延時間のばらつきを低減できる利点を有している。
【００４０】
図４は、図１に示す遅延回路１０を用いたノイズフィルタの一例を示している。例えば半導体装置の入力パッド３１には、前記遅延回路１０の入力端が接続されている。図４において、定電流源回路２０は省略している。この遅延回路１０の出力端及び前記入力パッド３１はノア回路３２の入力端に接続されている。このノア回路３２の出力端はインバータ回路３３に接続されている。
【００４１】
上記構成において、図５に示すよう遅延回路１０に設定された遅延時間ＤＬＴよりパルス幅が広い入力信号ＩＮが入力パッド３１に供給された場合、遅延回路１０からは、信号ＤＯが出力される。この信号ＤＯの立ち下がりは、入力信号ＩＮの立ち下がりから遅延時間ＤＬＴに応じて遅れている。インバータ回路３３の出力信号ＯＵＴは、遅延回路ＤＬの出力信号ＤＯと入力信号ＩＮに応じて、出力信号ＤＯと同様の信号となる。
【００４２】
一方、図６に示すように、入力信号ＩＮとして、遅延時間ＤＬＴより短い幅のノイズが入力パッド３１に供給された場合、遅延回路１０の出力信号ＤＯは変化しない。このため、遅延回路１０の出力信号ＤＯ及びインバータ回路３３の出力信号ＯＵＴは共にハイレベルのままであり、ノイズをとしての入力信号を除去することができる。
【００４３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】
以上、詳述したように本発明によれば、電源電圧に依存せず安定な遅延時間を得ることが可能な遅延回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる遅延回路の構成を示す回路図。
【図２】図１に示す回路に適用される定電流源回路を示す回路図。
【図３】図１に示される遅延回路の動作タイミングを示す波形図。
【図４】本発明が適用されるノイズフィルタ回路を示す回路図。
【図５】図４の動作を示す波形図。
【図６】図４の異なる動作を示す波形図。
【符号の説明】
１０…遅延回路、１１…インバータ回路、１２…カレントミラー型差動増幅器、１３ラッチ回路、２０…定電流源回路、２１、２２…カレントミラー回路。Ｑｎ１〜Ｑｎ７…比較的高い閾値を持つＮＭＯＳトランジスタ、Ｑｎｉ１〜Ｑｎｉ５…比較的低い閾値を持つＮＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ４…比較的高い閾値を持つＰＭＯＳトランジスタ、Ｑｐｉ１〜Ｑｐｉ６…比較的低い閾値を持つＰＭＯＳトランジスタ、Ｃ１…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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