(57)【要約】【課題】ＣＰＵのクロック周波数が変わる場合に、暗号化回路などの設計を再検討する必要がない上に、その消費電力の低減化を図るようにした携帯端末の提供。【解決手段】通信制御回路１００は、送信データを外部に送信する送信機能と、外部からのデータを受信する受信機能とを備えるとともに、受信データが暗号化されているか否を判定し、暗号化されていない場合にはＣＰＵ１に転送させ、暗号化されている場合には復号化回路３００に転送するようになっている。暗号化回路２００は、通信制御回路１００でデータを外部に送信の際に、暗号化が必要な場合に、そのデータの暗号化を行う。復号化回路３００は、通信制御回路１００で外部のデータを受信の際に、復号化が必要な場合に、その受信データの復号化を行う。暗号化回路２００と復号化回路３００は、２線式論理からなる非同期回路で構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データを外部に送信する送信手段と、
前記送信手段で送信の際に、暗号化が必要なデータを暗号化する暗号化手段と、
送信の際に、暗号化が不用な送信データは前記送信手段で送信し、暗号化が必要な送信データは前記暗号化手段で暗号化したのちに前記送信手段で送信するように、前記送信手段および前記暗号化手段をそれぞれ動作させる制御手段と、を備え、
前記暗号化手段は、２線式論理からなる非同期回路によって構成するようにしたことを特徴とする携帯端末。
【請求項２】
データを外部に送信する送信手段と、
外部からのデータを受信する受信手段と、
前記送信手段で送信の際に、暗号化が必要なデータを暗号化する暗号化手段と、
前記受信手段で受信の際に、受信データが暗号化されていて復号化が必要な場合にその受信データを復号化する復号化手段と、
送信の際には、暗号化が不用な送信データは前記送信手段で送信し、暗号化が必要な送信データは前記暗号化手段で暗号化したのちに前記送信手段で送信するようにし、他方、受信の際には、復号化が不用な受信データは前記復号化手段で復号化を行わず、復号化が必要な受信データは前記復号化手段で復号化するように、前記送信手段、前記受信手段、前記暗号化手段、および前記復号化手段をそれぞれ動作させる制御手段と、を備え、
前記暗号化手段および前記復号化手段は、それぞれ、２線式論理からなる非同期回路によって構成するようにしたことを特徴とする携帯端末。
【請求項３】
前記暗号化手段は、
暗号化が必要なデータを１線式論理用から２線式論理用のデータに変換する１線２線変換回路と、
前記１線２線変換回路から出力されるデータを２線式論理の形態で記憶する第１ラッチ回路と、
前記第１ラッチ回路に記憶されるデータを入力して暗号化する暗号化回路と、
前記第１ラッチ回路が前記１線２線変換回路からの入力データの記憶を全て終了したか否かを確認する入力確認回路と、
前記入力確認回路が前記確認を終了したときに、前記第１ラッチ回路に記憶されるデータを前記暗号化回路に対して転送する入力制御回路と、
前記暗号化回路で暗号化された２線式論理のデータを１線式論理のデータに変換して記憶する第２ラッチ回路と、
前記第２ラッチ回路が前記暗号化回路からの出力データの記憶を全て終了したか否かを確認する出力確認回路と、
前記出力確認回路が前記確認を終了したときに、前記第２ラッチ回路に記憶されるデータを前記送信手段に対して転送する出力制御回路と、
を備えていることを特徴とする請求項１または請求項２に記載の携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話やＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔｓ）などの携帯端末に関し、特に、データの暗号化などの機能を備えた携帯端末に関するものである。
【背景技術】
【０００２】
この種の携帯端末としては、図８に示すように、ＣＰＵ（中央演算処理装置）１と、暗号化回路２と、復号化回路３と、通信制御回路４とを少なくとも備え、これらがバス５で接続されてＣＰＵ１が各部を制御するようにしたものが知られている（例えば、特許文献１参照）。
このよう構成からなる携帯端末では、データの送信の際に、暗号化が不用な送信データは通信制御回路４で通信回線６を介して外部に送信し、暗号化が必要な送信データは暗号化回路２で暗号化したのちに通信制御回路４で外部に送信する。
【０００３】
また、この携帯端末では、通信制御回路４が通信回線６を介して受信する受信データが復号化が不用な場合には復号化回路３で復号化を行わず、その受信データの復号化が必要な場合には復号化回路３で復号化を行う。
ここで、暗号化回路２と復号化回路３とは専用の回路で構成されるので、ＣＰＵ１に代わって暗号化や復号化の各処理を行うことができ、これらの各処理はクロック信号に同期して行う。すなわち、暗号化回路２と復号化回路３とは、クロック信号に同期して動作する同期回路によって構成されている。
【特許文献１】特開平９−５０４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図８に示すような従来の携帯端末は、暗号化回路２や復号化回路３が専用回路であるため、暗号化や復号化が必要な際には、ＣＰＵ１に負荷をかけることなく暗号化や復号化を行うことができる。
しかし、暗号化回路２を設計する際には、ＣＰＵ１のクロック周波数を考慮して設計する必要があり、ＣＰＵ１のクロック周波数が代わる場合には、回路の構成を再検討する必要がある。この点は、復号化回路３の設計に際しても同様である。
【０００５】
また、図８に示す暗号化回路２は同期回路であるので、暗号化処理を行っていない状態でもクロック信号が流れるので、そのクロック信号が流れることによる消費電力が回路全体の消費電力に占める割合が大きくなる。この点は、復号化回路３が復号化処理を行っていない場合にも同様である。
そこで、本発明の目的は、上記の点に鑑み、ＣＰＵのクロック周波数が変わる場合に、暗号化回路などの設計を再検討する必要がない上に、その消費電力の低減化を図るようにした携帯端末を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成するようにした。
すなわち、第１の発明は、データを外部に送信する送信手段と、前記送信手段で送信の際に、暗号化が必要なデータを暗号化する暗号化手段と、送信の際に、暗号化が不用な送信データは前記送信手段で送信し、暗号化が必要な送信データは前記暗号化手段で暗号化したのちに前記送信手段で送信するように、前記送信手段および前記暗号化手段をそれぞれ動作させる制御手段と、を備え、前記暗号化手段は、２線式論理からなる非同期回路によって構成するようにした。
【０００７】
第２の発明は、データを外部に送信する送信手段と、外部からのデータを受信する受信手段と、前記送信手段で送信の際に、暗号化が必要なデータを暗号化する暗号化手段と、前記受信手段で受信の際に、受信データが暗号化されていて復号化が必要な場合にその受信データを復号化する復号化手段と、送信の際には、暗号化が不用な送信データは前記送信手段で送信し、暗号化が必要な送信データは前記暗号化手段で暗号化したのちに前記送信手段で送信するようにし、他方、受信の際には、復号化が不用な受信データは前記復号化手段で復号化を行わず、復号化が必要な受信データは前記復号化手段で復号化するように、前記送信手段、前記受信手段、前記暗号化手段、および前記復号化手段をそれぞれ動作させる制御手段と、を備え、前記暗号化手段および前記復号化手段は、それぞれ、２線式論理からなる非同期回路によって構成するようにした。
【０００８】
第３の発明は、第１または第２の発明において、前記暗号化手段は、暗号化が必要なデータを１線式論理用から２線式論理用のデータに変換する１線２線変換回路と、前記１線２線変換回路から出力されるデータを２線式論理の形態で記憶する第１ラッチ回路と、前記第１ラッチ回路に記憶されるデータを入力して暗号化する暗号化回路と、前記第１ラッチ回路が前記１線２線変換回路からの入力データの記憶を全て終了したか否かを確認する入力確認回路と、前記入力確認回路が前記確認を終了したときに、前記第１ラッチ回路に記憶されるデータを前記暗号化回路に対して転送する入力制御回路と、前記暗号化回路で暗号化された２線式論理のデータを１線式論理のデータに変換して記憶する第２ラッチ回路と、前記第２ラッチ回路が前記暗号化回路からの出力データの記憶を全て終了したか否かを確認する出力確認回路と、前記出力確認回路が前記確認を終了したときに、前記第２ラッチ回路に記憶されるデータを前記送信手段に対して転送する出力制御回路と、を備えている。
【０００９】
このような構成からなる本発明によれば、ＣＰＵのクロック周波数が変わる場合に、暗号化回路などの設計を再検討する必要がない上に、その消費電力の低減化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の携帯端末の実施形態の構成について、図１〜図５を参照して説明する。
この実施形態に係る携帯端末は、携帯電話やＰＤＡなどに適用されるものであり、図１に示すように、通信制御回路１００と、暗号化回路２００と、復号化回路３００と、ＣＰＵ（中央処理装置）４００と、ＲＯＭ５００と、ＲＡＭ６００とを少なくとも備え、これらがバス７００により接続されている。
【００１１】
通信制御回路１００は、例えば通信回線８００を介して外部に無線または有線で送信データを送信する送信機能を備えている。また、通信制御回路１００は、その通信回線８００を介して外部からのデータを受信する受信機能を備えるとともに、その受信データが暗号化されているか否を判定し、暗号化されていない場合にはＣＰＵ１に転送させ、暗号化されている場合には復号化回路３００に転送するようになっている。このような機能を有する通信制御回路１００は、クロック信号に同期して動作する同期回路により構成される。
【００１２】
暗号化回路２００は、通信制御回路１００でデータを外部に送信の際に、暗号化が必要な場合に、そのデータの暗号化を行うものである。この暗号化回路２００は、２線式論理からなる非同期回路から構成される。その具体的な構成は後述する。
復号化回路３００は、通信制御回路１００で外部のデータを受信の際に、復号化が必要な場合に、その受信データの復号化、すなわちその受信データの暗号解読を行うものである。この復号化回路３００は、暗号化回路２００と同様に、２線式論理からなる非同期回路から構成される。
【００１３】
ＣＰＵ４００は、ＲＯＭ５００に予め格納される手順（プログラム）に基づいて、各部の制御を行うものである。例えば、ＣＰＵ４００は、データの送信が必要なときには、送信データに対して暗号化が必要か否かを判断し、暗号化が不用な送信データは通信制御回路１００に転送し、暗号化が必要な送信データは暗号化回路２００で暗号化したのちに通信制御回路１００に転送するようになっている。
【００１４】
また、ＣＰＵ４００は、通信制御回路１００が外部からデータを受信し、その受信データが暗号化されていない場合にはその受信データを受け取り、その受信データが暗号化されている場合には、その受信データを復号化回路３００で復号化し、復号化したデータを受け取るようになっている。
ＲＯＭ５００は、ＣＰＵ４００が各部の制御を行う所定の制御プログラムなどを予め格納しておく読み出し専用のメモリである。ＲＡＭ６００は、ＣＰＵ４００が各種のプログラムを実行する上で必要なデータなどを記憶させる読み書き自在なメモリである。バス７００は、データバス、アドレスバス、および制御バスなどからなる。
【００１５】
次に、図１に示す２線式論理の非同期式回路からなる暗号化回路２００の具体的な構成について、図２を参照して説明する。
この暗号化回路２００は、図２に示すように、１線２線変換回路１１と、ラッチ回路１２と、入力確認回路５０と、ミュラー（Ｍｕｌｌｅｒ）のＣ素子５１と、入力制御回路１３と、暗号化回路１４と、ラッチ回路１６と、出力確認回路１５と、ミュラーのＣ素子１７と、出力制御回路１８とを備えている。
【００１６】
１線２線変換回路１１は、データバス３３から暗号化すべきｎｂｉｔのデータを入力し、そのｎｂｉｔの１線式論理のデータを２線式論理のデータにそれぞれ変換する回路である。そして、ＣＰＵ４００から信号線２１に供給される制御信号が「１」になったとき、すなわち信号線２１が「Ｈレベル」になったときに、その変換されたデータを出力するようになっている。
【００１７】
この１線２線変換回路１１は、図３に示すような変換回路１１０をｎ個備えており、このｎ個の変換回路１１０により各ｂｉｔをそれぞれ変換する回路である。変換回路１１０は、信号線２１が「１」の場合には、入力信号線１１１の入力データが「１」であれば出力信号線１１２に「１」を出力し、入力信号線１１１の入力データが「０」であれば出力信号線１１３に「１」を出力するようになっている。そして、信号線２１が「０」の場合には、入力信号線１１１の入力データの内容に関わらず、出力信号線１１２、出力信号線１１３ともに「０」を出力する。
【００１８】
ラッチ回路１２は、１線２線変換回路１１から出力される２線式論理の各データを、それぞれ記憶する回路である。このラッチ回路１２は、図４に示すようなラッチ１２０をｎ個備えており、このｎ個のラッチ１２０により１線２線変換回路１１から出力される各データを記憶するようになっている。
ラッチ１２０は、図４に示ように、２つのノア回路１２１、１２２をたすき掛けに接続するとともに、ＭＯＳトランジスタ１２３、１２４を備えている。このラッチ１２０では、データが入力されて記憶（保存）された場合に、信号線６３に「１」を出力するようになっている。なお、各ラッチ１２０の信号線６３の出力は、入力確認回路５０にそれぞれ供給されるようになっている。
【００１９】
入力確認回路５０は、１線２線変換回路１１からの出力データがラッチ回路１２に入力されて記憶されたか否かを確認するための回路である。このため、入力確認回路５０は、図４に示すラッチ１２０からの各信号線６３の出力を取り込み、これに基づいてその確認を行う。
すなわち、入力確認回路５０は、ラッチ回路１２の各ラッチ１２０に記憶されて信号線６３が全て「１」の場合には信号線６１に「１」を出力し、信号線６３が全て「０」の場合には信号線６１に「０」を出力する。また、信号線６３がそのいずれでもない場合には、信号線６１に前の値を出力する。
【００２０】
ミュラーのＣ素子５１は、２段のナンド回路で近似できるものであり、ＣＰＵ４００からの制御信号が供給される信号線２２と、入力確認回路６１からの出力信号が供給される信号線６１とが「１」になったときに、信号線６２に「１」を出力し、信号線２２と信号線６１がともに「０」になったときに、信号線６２に「０」を出力するようになっている。また、信号線２２と信号線６１の各値が異なる場合に、信号線６２に前の値を出力するようになっている。
【００２１】
すなわち、ミュラーのＣ素子５１は、信号線２２、６１の各値が「１」のときに、暗号化回路１４が暗号化を開始するようにその出力線である信号線６２に「１」を出力するようになっている。
入力制御回路１３は、ミュラーのＣ素子５１の出力線である信号線６２が「１」のときに、ラッチ回路１２の出力線である信号線２７のうち暗号化されるデータの存在する信号線２７の値を、信号線２８に出力するようになっている。
【００２２】
すなわち、入力制御回路１３は、ミュラーのＣ素子５１から暗号化回路１４が暗号化を行うことができる旨の指示がある場合に、ラッチ回路１２の各ラッチ１２０に記憶される各データを暗号化回路１４に入力させ、その旨の指示がない場合にはそのデータの入力は行わないようになっている。
暗号化回路１４は、ラッチ回路１２に記憶されるデータを入力制御回路１３の入力制御により取り込み、暗号化を行う回路である。この暗号化回路１４が行う暗号化の方式は、非常に複雑な処理を行うものでも、簡単な処理を行うものでも良い。この暗号化の方式は、ネットワークの設計者と回路設計者とによって同意されたものを採用する。
【００２３】
また、暗号化回路１４の具体的な構成に関しては、使用する暗号化方式、使用できる回路面積、必要とする処理時間などによって決定することができる。
ラッチ回路１６は、暗号化回路１４で暗号化されたデータを記憶する回路である。このラッチ回路１６は、図５に示すようなラッチ１６０をｎ個備えており、このｎ個のラッチ１６０により暗号化回路１４の出力線である各信号線２９に出力される暗号化データを、それぞれ記憶するようになっている。また、この各ラッチ１６０は、図５に示すように非反転出力ａｏのみを出力することにより、データを２線式論理から１線式論理に変換するようになっている。
【００２４】
すなわち、ラッチ１６０は、図５に示ように、２つのノア回路１６１、１６２をたすき掛けに接続するとともに、ＭＯＳトランジスタ１６３、１６４を備えている。このラッチ１６０では、データが入力されて記憶された場合に、信号線６４に「１」を出力するようになっている。なお、各ラッチ１６０の信号線６４の出力は、出力確認回路１５にそれぞれ供給されるようになっている。
【００２５】
出力確認回路１５は、暗号化回路１４で暗号化されて出力された暗号化データがラッチ回路１６に記憶されたか否かを確認するための回路である。このため、出力確認回路１５は、図５に示すラッチ１６０からの各信号線６４の出力を取り込み、これに基づいてその確認を行う。
すなわち、出力確認回路１５は、ラッチ回路１６の各ラッチ１６０に暗号化されたデータが記憶されて信号線６４が全て「１」の場合には信号線２３に「１」を出力し、信号線６４が全て「０」の場合には信号線２３に「０」を出力する。また、信号線６４がそのいずれでもない場合には、信号線２３に前の値を出力する。
【００２６】
ミュラーのＣ素子１７は、２段のナンド回路で近似できるものであり、ＣＰＵ４００からの制御信号が供給される信号線２２と、出力確認回路１５からの出力信号が供給される信号線２３とが「１」になったときに、信号線２５に「１」を出力し、信号線２２、２３がともに「０」になったときに、信号線２５に「０」を出力するようになっている。また、信号線２２、２３の各値が異なる場合に、信号線２５に前の値を出力するようになっている。
【００２７】
すなわち、ミュラーのＣ素子１７は、信号線２２、２３の各値が「１」になったとき、つまり、暗号化回路１４が暗号化を開始して暗号化処理を完全に終了したときに、通信制御回路１００が通信を開始するように信号線２５に「１」に出力するようになっている。また、信号線２２、２３の各値が「０」になったとき、つまり、暗号化回路１４が暗号化処理を取り止め、信号線６４が全て「０」の場合には、通信制御回路１００が通信を取り止めるように信号線２５に「０」に出力するようになっている。
【００２８】
出力制御回路１８は、出力確認回路１５からの出力に応じて、ラッチ回路６４に格納される暗号化されたデータの出力を制御する回路である。すなわち、出力制御回路１８は、出力確認回路１５の出力線である信号線２３が「１」のときに、信号線３１にラッチ回路１６の記憶データを出力し、信号線２３が「０」のときに、信号線３１に「０」を出力するようになっている。
【００２９】
通信制御回路１００は、有線または無線により通信回線８００を介して外部との間でデータの送受信を行う回路である。また、この通信制御回路１００は、ミュラーのＣ素子１７の出力線である信号線２５の値の状態に従って、出力制御回路１８から出力される暗号化されたデータ、またはデータバス３２上のデータを選択し、この選択したデータを外部に送信するようになっている。さらに、この通信制御回路１００は、外部からデータを受信した場合には、その受信データが暗号化されていない場合にはデータバス３２に出力し、その受信データが暗号化されている場合にはそれを復号化するために復号化回路３００に転送するようになっている。
【００３０】
また、通信制御回路１００はクロック信号で動作される同期回路で構成されるが、出力制御回路１８から暗号化されたデータが非同期で転送されるために、同期回路にそのデータが確実に入力されないおそれがある。そこで、通信制御回路１００は、その暗号化されたデータが確実に同期回路に入力できるようにする整合回路が含まれている。
なお、１線２線変換回路１１の出力線である信号線２６は、配線によるデータの伝搬遅延を短くするために、できるだけ短くすることが望ましい。
【００３１】
また、ラッチ回路１２、１６の出力線である信号線２７、３０は、その長さをできるだけ短くすることが望ましい。なぜなら、ラッチ回路１２、１６は、データを保持しているとき、すなわち待機状態時にその信号線２７、３０による電力消費があり、これを低減するためである。
さらに、図２に示す信号線２６、信号線２７、信号線２８、信号線２９、信号線３０、信号線３１、信号線６３、および信号線６４の各ビットの配線長は、その配線上の各データの伝搬遅延のばらつきを防止するために、それぞれ同じであることが望ましい。
【００３２】
次に、このような構成からなる図２に示す暗号化回路２００の動作について、図２、図６および図７を参照して説明する。
まず、データの暗号化の開始から、暗号化されたデータが通信制御回路１００から通信回線８００を介して外部に送信されるまでの動作について、図６を参照して説明する。
（１）暗号化を開始するにあたり、図６（Ｐ）に示すように、クロック信号が時刻ｔ１で立ち下がると、ＣＰＵ４００からの制御信号が供給される信号線２１、２２の値が「０」から「１」に変化する（図６（Ｂ）（Ｄ）参照）。これにより、１線２線変換回路１１は、データバス３３上にある暗号化されるデータを取り込み、その取り込んだデータを１線式論理から２線式論理に変換して信号線２６に出力する（図６（Ｈ）参照）。
【００３３】
（２）このようにして１線２線変換回路１１から出力される暗号化用のデータは、ラッチ回路１２の各ラッチ１２０に記憶（格納）され、時刻ｔ２において、その記憶された各データが信号線２７に出力される（図６（Ｊ）参照）。
（３）その後、時刻ｔ３において、ラッチ回路１２の各ラッチ１２０に暗号化すべきデータの記憶が完了すると、各ラッチ１２０から信号線６３に「１」が出力されて各信号線６３は全て「１」を出力する（図６（Ｉ）参照）。
【００３４】
（４）その各信号線６３の値が全て「１」となることにより、入力確認回路５０は、ラッチ１２０がデータの記憶が完了したことを示す「１」を出力する。この結果、時刻ｔ４において、図６（Ｃ）に示すように信号線６１が「１」となる。
（５）このように時刻ｔ４では、図６（Ｃ）（Ｄ）に示すように、信号線６１、２２がいずれも「１」になる。このため、時刻ｔ５では、ミュラーのＣ素子５１の出力が「１」となり、図６（Ｅ）に示すように信号線６２が「１」となる。この結果、時刻ｔ５において、入力制御回路１３は、ラッチ回路１２に記憶されている暗号化すべき信号線２７上のデータを暗号化回路１４に転送するので、信号線２８上のデータは図６（Ｋ）に示すようになる。
【００３５】
（６）時刻ｔ６において、暗号化回路１４は、その転送されたデータの暗号化処理を開始する。
（７）時刻ｔ７では、暗号化回路１４で暗号化されたデータがラッチ回路１６に転送されて記憶される。
（８）このようにラッチ回路１６のラッチ１６０に暗号化されたデータが記憶されると、時刻ｔ８において、ラッチ１６０から信号線６４に「１」が出力され（図６（Ｍ）参照）。
【００３６】
（９）時刻ｔ９において、図６（Ｐ）に示すように次のクロック信号が立ち上がると、信号線２１上の制御信号が「１」から「０」に変化する（図６（Ｂ）参照）。これにより１線２線変換回路１１が信号線２６に「０」を出力する（図６（Ｈ）参照）。
（１０）信号線２６が「０」になったことを条件に、ラッチ回路１２の各ラッチ１２０の信号線６３に対する出力が「０」となって、各ラッチ１２０は各信号線６３に「０」を出力する。この結果、時刻ｔ１０では、各信号線６３は「０」となる（図６（Ｉ）参照）。
【００３７】
（１１）このように各信号線６３が全て「０」になったことにより、時刻ｔ１１において、入力確認回路５０は「０」を出力する。この結果、時刻ｔ１１では、信号線６１が「１」からに「０」に変化する（図６（Ｃ）参照）。
（１２）その後、時刻ｔ１２において、暗号化回路１４が暗号化処理を終了したものとする。
【００３８】
（１３）暗号化回路１４が暗号化処理を終了したことにより、暗号化されたデータがラッチ回路１６に記憶され、時刻ｔ１３において、暗号化されたデータが信号線３０上に出力される。
（１４）その後、時刻ｔ１４において、ラッチ回路１６の各ラッチ１６０に暗号化されたデータの記憶が完了すると、各ラッチ１６０から「１」が各信号線６４に出力されて、各信号線６４は全て「１」を出力する（図６（Ｍ）参照）。
【００３９】
（１５）その各信号線６４の値が全て「１」となることにより、出力確認回路１５は、ラッチ１６０にデータの記憶が完了したことを示す「１」を出力する。この結果、時刻ｔ１５において、図６（Ｆ）に示すように信号線２３が「１」となる。
（１６）このように時刻ｔ１５では、図６（Ｄ）（Ｆ）に示すように、信号線２２、２３がいずれも「１」になる。このため、時刻ｔ１５では、出力制御回路３１は、ラッチ回路１６に記憶されている暗号化された信号線３０上のデータを通信制御回路１００に転送するので、信号線３１上のデータは図６（Ｏ）に示すようになる。
【００４０】
（１７）信号線２２、２３がいずれも「１」になると、時刻ｔ１６において、ミュラーのＣ素子１７の出力が「１」となり、図６（Ｇ）に示すように信号線２５が「１」となる。この結果、通信制御回路１００は通信が可能となり、クロック信号の変化時に送信を行う。すなわち、図６（Ｐ）に示すように時刻ｔ１７においてクロック信号が立ち下がると、通信制御回路１００は通信回線を介して通信を行う（図６（Ｑ）参照）。
【００４１】
次に、暗号処理を終了して、初期状態に戻るまでの動作について、図７を参照して説明する。
（１８）暗号化回路２００での暗号化処理の必要がなくなった場合には、図７（Ｐ）に示すように、時刻ｔ１８においてクロック信号が立ち下がると、ＣＰＵ４００の指令に基づいて信号線２２上の制御信号が「０」となる（図７（Ｄ））。
【００４２】
（１９）このように、時刻ｔ１８において、信号線２２と信号線６１が「０」になると、時刻ｔ１９において、ミュラーのＣ素子５１の出力が「０」となり、図７（Ｅ）に示すように信号線６２が「０」となる。この結果、入力制御回路１３は信号線２８に「０」を出力する（図７（Ｋ）参照）。
（２０）時刻ｔ１９において信号線２８が「０」になると、次の時刻ｔ２０で暗号化回路１４は「０」を出力するための処理を開始する（図７（Ｌ）参照）。
【００４３】
（２１）このように暗号化回路１４が信号線２９に「０」を出力するための処理を開始することにより、時刻ｔ２１において、ラッチ回路１６の各ラッチ１６０が「０」の出力を開始し、信号線６４が全て「０」になるための処理を開始する。
（２２）その後、時刻ｔ２２において、暗号化回路１４が信号線２９に「０」を出力する（図７（Ｌ）参照）。これにラッチ回路１６の各ラッチ１６０には、「０」が記憶される。
【００４４】
（２３）ラッチ回路１６へ「０」を入力すると、時刻ｔ２３において、各ラッチ１６０から「０」が出力されて各信号線６４は全て「０」となる。（図７（Ｍ）参照）。
（２４）その各信号線６４の値が全て「０」となることにより、時刻ｔ２４において、出力確認回路１５は「０」を出力する。この結果、図７（Ｆ）に示すように信号線２３が「０」となる。また、時刻ｔ２４では、信号線２３が「０」になることにより、出力制御回路１８は信号線３１に「０」を出力する。
【００４５】
（２５）図７（Ｄ）（Ｆ）に示すように信号線２２、２３がいずれも「０」になると、時刻ｔ２５において、ミュラーのＣ素子１７の出力が「０」となり、図７（Ｇ）に示すように信号線２５が「０」となる。
この結果、通信制御回路１００は暗号化されたデータを送信することを止める。これにより、暗号化回路２００は初期状態に戻る。
【００４６】
以上説明したように、この実施形態によれば、暗号化回路２００と復号化回路３００とを２線式論理による非同期回路で構成するようにした。このため、例えば、暗号化回路２００を要求応答プロトコルにて動作するように設計することによって、ＣＰＵのクロック周波数に依存せずに独立に動作できるので、ＣＰＵのクロックの周波数が変化しても、その設計を再検討する必要がない。また、暗号化回路２００に割り当てられる回路面積によって、暗号化回路の構成を自由に決めることができる。
【００４７】
また、この実施形態では、２線式論理による非同期回路で構成される暗号化回路２００が上記の（１）〜（２５）までの一連の流れに沿って動作する。この暗号化回路２００は要求応答プロトコルにて動作するので、配線や素子による信号の遅延を考慮しない設計をしたとしても、確実に動作する回路を構築できる。
なぜなら、要求応答プロトコルにて動作することにより、直前の処理が終わっていない状態で次の処理を行えない。このため、設計者のレイアウトミスなどにより、ある信号線だけ他の配線よりも配線遅延が大きかったとしても、次の処理に進むことがないからである（ただし、断線がないものとする）。
【００４８】
これに対して、暗号化回路や復号化回路を通常の非同期回路で構成する場合には、配線や素子による信号遅延を計算して動作のタイミングを図る必要があるので、回路が大規模になったり、複雑な場合には設計が困難となる。
また、この実施形態では、専用の暗号化回路２００と復号化回路３００とを設けるようにしたので、送信データに暗号化が必要な際や受信データに復号化が必要な際に、ＣＰＵ４００に負荷をかけることなく暗号化処理や復号化処理を行える。
【００４９】
さらに、この実施形態では、暗号化回路２００と復号化回路３００とを２線式論理による非同期回路で構成するようにしたので、その動作の際にクロック信号を必要としない。このため、暗号化回路２００などの面積が大きくともクロック信号を必要としないので、クロック信号による消費電力を軽減できる。また、例えば暗号化回路２００では、信号線２１、２２が「１」にならない限り、すなわち、ＣＰＵ４００からの指令がないかぎりその動作を行わない。従って、回路の動作が待機状態における回路の消費電力を極力抑えることができる。
【００５０】
また、この実施形態では、暗号化回路２００が、図６の暗号化処理を始める前の各信号線の値と、図７の暗号化処理を終わった後の各信号線の値が比較すると、ラッチ回路１２とラッチ回路１６以外は同じであり、その同じ信号線の各値は「０」であることがわかる。このため、暗号化処理が行われていないときは、無駄な電力を消費しない。また、唯一データが存在する信号線２７、３０は、その配線を極力短くすることにより消費電力を抑えることができる。
【００５１】
なお、上記の実施形態は、暗号化回路２００と復号化回路３００とを備えたものとして説明した。しかし、本発明は、復号化回路３００を省略して暗号化回路２００だけから構成するようにしても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態の全体の構成を示すブロック図である。
【図２】図１に示す暗号化回路の具体的な構成を示すブロック図である。
【図３】図２に示す１線２線変換回路の具体的な構成を示す回路図である。
【図４】図２に示すラッチ回路１２の具体的な構成を示す回路図である。
【図５】図２に示すラッチ回路１６の具体的な構成を示す回路図である。
【図６】図２に示す暗号化回路の暗号化処理時の各部の波形図である。
【図７】その暗号化処理の続きの各部の波形図である。
【図８】従来装置のブロック図である。
【符号の説明】
【００５３】
１１・・・１線２線変換回路、１２・・・ラッチ回路、５０・・・入力確認回路、５１ミュラーのＣ素子、１３・・・入力制御回路、１４・・・暗号化回路、１６・・・ラッチ回路、１５・・・出力確認回路、１７・・・ミュラーのＣ素子１７、１８・・・出力制御回路１８、１００・・・通信制御回路、２００・・・  暗号化回路、３００・・・復号化回路、４００・・・ＣＰＵ（中央処理装置）、５００・・・ＲＯＭ、６００・・・ＲＡＭ、７００・・・バス、８００・・・通信回線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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