(57)【要約】【課題】ＣＰＵにより点火時期を制御する内燃機関用点火装置において、ＣＰＵが暴走したことを確実に検出することができるようにすること。【解決手段】ＣＰＵの１つのポートＰ3をリセット状態判定ポートとして用いて、ＣＰＵが暴走したときにポートＰ3からハイレベルの電圧信号が得られるように設定しておき、バッテリ５の電圧がサイリスタＴhを通して印加された発光ダイオードＬＥＤと、ＣＰＵが暴走してポートＰ3から得られる電圧信号がハイレベルを示したときにサイリスタＴhにトリガ信号を与えるトリガ信号出力回路１２と、ＣＰＵのパワーオンリセットが行われている期間トリガ信号出力回路１２からサイリスタＴhにトリガ信号が与えられるのを阻止し、パワーオンリセットが終了してＣＰＵが起動した後にトリガ信号がサイリスタに与えられるのを許容するトリガ信号側路用スイッチ制御回路１５とを設ける。【選択図】    図１
2005194940.tif 000002
【特許請求の範囲】
【請求項１】
点火信号に応答して点火用高電圧を発生する点火回路と、マイクロコンピュータを用いて前記点火回路に点火信号を与えるタイミングを制御する点火時期制御装置と、前記マイクロコンピュータのＣＰＵの暴走の有無を監視して該ＣＰＵの暴走を検出したときに該ＣＰＵを一旦リセットして再起動させる暴走監視回路とを備えた内燃機関用点火装置において、
前記ＣＰＵの１つのポートがリセット状態判定ポートとして用いられて、前記ＣＰＵがリセットされた状態にあるとき及び正常に動作しているときにそれぞれ第１のレベル及び第２のレベルを示す電圧信号が前記リセット状態判定ポートから得られるように設定され、
トリガ信号が与えられたときにオン状態になって電圧が印加されている間オン状態を保持するスイッチ素子と、バッテリの電圧が前記スイッチ素子を通して印加された表示素子と、前記ＣＰＵのリセット状態判定ポートから得られる電圧信号のレベルが前記第１のレベルを示しているときに前記スイッチ素子に与えるトリガ信号を出力するトリガ信号出力回路と、前記ＣＰＵの電源投入時にパワーオンリセットが行われている期間前記トリガ信号出力回路から出力されるトリガ信号が前記スイッチ素子に与えられるのを阻止し、前記パワーオンリセットが行われる期間が経過して前記ＣＰＵが起動した後に前記トリガ信号が前記スイッチ素子に与えられるのを許容するトリガ制御回路とが設けられていることを特徴とする内燃機関用点火装置。
【請求項２】
点火信号に応答して点火用高電圧を発生する点火回路と、マイクロコンピュータを用いて前記点火回路に点火信号を与えるタイミングを制御する点火時期制御装置と、前記マイクロコンピュータのＣＰＵの暴走の有無を監視して該ＣＰＵの暴走を検出したときに該ＣＰＵを一旦リセットして再起動させる暴走監視回路とを備えた内燃機関用点火装置において、
前記ＣＰＵの１つのポートがリセット状態判定ポートとして用いられて、前記ＣＰＵがリセットされた状態にあるとき及び正常に動作しているときにそれぞれ該リセット状態判定ポートから基準電圧よりも高い第１のレベルの電圧信号及び前記基準電圧よりも低い第２のレベルの電圧信号が得られるように設定され、
トリガ信号が与えられたときにオン状態になって電圧が印加されている間オン状態を保持するスイッチ素子と、バッテリの電圧が前記スイッチ素子を通して印加された表示素子と、前記ＣＰＵのリセット状態判定ポートから得られる電圧信号を基準電圧と比較して前記リセット状態判定ポートから得られる電圧信号が前記基準電圧を超えているときに前記スイッチ素子をトリガするためのトリガ信号を出力するトリガ信号出力回路と、オン状態になったときに前記トリガ信号出力回路から出力されるトリガ信号を前記スイッチ素子から側路し、オフ状態にあるときに前記トリガ信号出力回路から出力されるトリガ信号が前記スイッチ素子に与えられるのを許容するように設けられたトリガ信号側路用スイッチと、前記ＣＰＵの電源が投入されたときにタイマコンデンサを一定の時定数で充電するタイマ動作を開始するタイマ回路と、前記タイマコンデンサの両端の電圧を参照電圧と比較して、前記タイマコンデンサの両端の電圧が前記参照電圧以下のときに前記トリガ信号側路用スイッチをオン状態に保ち、前記タイマコンデンサの両端の電圧が前記参照電圧を超えたときに前記トリガ信号側路用スイッチをオフ状態にするトリガ信号側路用スイッチ制御回路とが設けられ、
前記ＣＰＵのパワーオンリセットが行われる期間が経過して該ＣＰＵが起動した後に前記タイマコンデンサの両端の電圧が前記参照電圧を超えるように前記タイマコンデンサの充電時定数が設定されていることを特徴とする内燃機関用点火装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータにより点火時期を制御する内燃機関用点火装置に関するものである。
【背景技術】
【０００２】
内燃機関用点火装置として、点火信号に応答して点火用高電圧を発生する点火回路と、マイクロコンピュータを用いて点火回路に点火信号を与えるタイミングを制御する点火時期制御装置とを備えたものが多く用いられている。
【０００３】
マイクロコンピュータを用いて点火時期を制御している点火装置においては、特許文献１や特許文献２に示されているように、ＣＰＵが暴走する状態、即ち、正常にプログラムを実行しない状態が生じたときに備えて、ＷＤＴ（Watchdog timer）を設けて、ＣＰＵのプログラムの実行状況を監視するようにしている。ＷＤＴは、常時カウントアップを行っているタイマで、そのカウント値がフルカウントに達したときにリセット信号を出力してＣＰＵをリセットし、プログラムを最初のステップから再開させる。ＣＰＵが実行するプログラムは、ＷＤＴのカウント値がフルカウントに達する前にＷＤＴをクリアするように構成されている。ＣＰＵが暴走していないときには、ＷＤＴのカウント値がフルカウントに達する前に該ＷＤＴがクリアされるため、リセット信号は発生せず、プログラムは正常に実行される。これに対し、ＣＰＵが暴走したときには、ＷＤＴのカウント値がフルカウントに達するため、ＷＤＴがリセット信号を発生してＣＰＵを一定期間リセットし、リセット期間が終了した後プログラムを最初のステップから再開させる。
【特許文献１】特開昭５７−５５４３２号公報
【特許文献２】特開平５−１８９２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、ＷＤＴが用いられる内燃機関用点火装置では、ＣＰＵが暴走したときにＷＤＴが一定のリセット期間の間ＣＰＵをリセットしてプログラムの実行を停止させるため、リセット期間中は内燃機関が失火状態となり、リセット期間が終了して、プログラムの実行が再開された後に点火が正常に行われる状態に復帰する。ＣＰＵの暴走は、例えば、ＣＰＵのポートにノイズが侵入したときに起こる。
【０００５】
特にコージェネレーション用のガスエンジンのように、昼夜を問わず運転されるエンジンにおいては、点火装置を長時間安定に動作させることを保証する必要があるが、長時間連続運転されるエンジンにおいては、点火プラグの電極の摩耗が激しいため、時間の経過に伴って点火プラグの電極間のギャップが拡大していき、ギャップ間の破壊電圧が高くなっていく。そのため点火動作に伴って生じるノイズのレベルが運転時間の経過に伴って高くなっていき、ＣＰＵの設置の仕方によっては、ＣＰＵのポートにノイズが侵入してＣＰＵが暴走し、機関が失火することがある。コージェネレーション用のエンジンは、長時間安定な運転を行うことが必要とされるため、ＣＰＵがノイズにより暴走するようなことは極力避けることが必要である。
【０００６】
機関の運転中に失火状態が生じると、機関の安定な運転を行うことができないため、機関の失火状態が生じる場合には、その原因を明らかにして対策を講じる必要がある。点火動作が停止したままの状態になるような異常であれば、点火装置内の信号をオシロスコープ等により観測することによってその原因が何であるかを容易に判断することができるが、数時間に１回程度といった低い頻度で機関の失火状態が生じる場合には、機関が失火した瞬間またはその直前の情報を得ることは困難であるため、失火の原因がＣＰＵの暴走にあるのか、或いは点火装置の他の部分の異常にあるのかを特定することは容易ではない。ＣＰＵをノイズから守るための対策を講じるためには、機関の失火がＣＰＵの暴走によるものであることを確実に知ることができるようにしておくことが好ましい。
【０００７】
また車両、特にレース用車両においては、走行中に機関が失火状態になることがあるときにその原因がＣＰＵの暴走によるものか、それ以外の原因によるものかを特定することが必要になるが、二輪車のような小型の車両では、計測器を搭載することができないため、その特定を行うことが困難であった。
【０００８】
本発明の目的は、ＣＰＵの暴走が生じたことを確実に検出することができるようにした内燃機関用点火装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、点火信号が与えられたときに点火用高電圧を発生する点火回路と、マイクロコンピュータを用いて点火回路に点火信号を与えるタイミングを制御する点火時期制御装置と、マイクロコンピュータのＣＰＵの暴走の有無を監視して該ＣＰＵの暴走を検出したときに該ＣＰＵを一旦リセットして再起動させる暴走監視回路とを備えた内燃機関用点火装置に関わるものである。
【００１０】
本発明においては、ＣＰＵの１つのポートがリセット状態判定ポートとして用いられて、ＣＰＵがリセットされた状態にあるとき及び正常に動作しているときにそれぞれ第１のレベル及び第２のレベルを示す電圧信号がリセット状態判定ポートから得られるように設定され、トリガ信号が与えられたときにオン状態になって電圧が印加されている間オン状態を保持するスイッチ素子と、バッテリの電圧がスイッチ素子を通して印加された表示素子と、ＣＰＵのリセット状態判定ポートから得られる電圧信号のレベルが第１のレベルを示しているときにスイッチ素子に与えるトリガ信号を出力するトリガ信号出力回路と、ＣＰＵの電源投入時にパワーオンリセットが行われている期間トリガ信号出力回路から出力されるトリガ信号がスイッチ素子に与えられるのを阻止し、パワーオンリセットが行われる期間が経過してＣＰＵが起動した後にトリガ信号がスイッチ素子に与えられるのを許容するトリガ制御回路とが設けられている。
【００１１】
上記スイッチ素子は、一度トリガされると両端に印加されている電源電圧が除去されない限りオン状態を保持する自己保持機能を有するもので、このスイッチ素子としてはサイリスタ、ＭＯＳＦＥＴ等の半導体スイッチ素子を複数個組み合わせてサイリスタと同等の機能を持たせたもの、或いは自己保持接点を有するリレー等を用いることができる。
【００１２】
また上記表示素子としては、発光ダイオード、白熱灯、ブザーなど、駆動電流が与えられたときに表示動作を行うものを用いることができる。
【００１３】
上記のように構成すると、ＣＰＵが起動した後、ノイズによりＣＰＵが暴走して、暴走監視回路がＣＰＵをリセットしたときに、スイッチ素子にトリガ信号が与えられて該スイッチ素子がオン状態になるため、表示素子が表示動作を行ってＣＰＵがリセットされたこと（ＣＰＵが暴走したこと）を表示する。スイッチ素子は自己保持機能を有しているため、一度でもＣＰＵの暴走が起これば表示素子は表示動作を継続する。従って、数時間に一度ＣＰＵの暴走が起こる場合でも、表示素子の状態を視認することによりＣＰＵが暴走したことを確実に検出することができ、ＣＰＵ（点火装置）の設置場所の検討や、ノイズの影響を受けにくい点火装置の機械的構造の検討等を容易に行うことができる。
【００１４】
なお暴走検出回路が出力するリセット信号を配線を通して外部に取り出してモニタすればＣＰＵの暴走を検出することができるが、暴走検出回路の出力を配線を通して外部に取り出すと、その配線にノイズが乗り易く、本来であれば起こらない筈のＣＰＵの暴走が起こるようになるため、点火装置の暴走監視回路の動作を正確にモニタすることはできない。
【００１５】
本発明の好ましい態様においては、ＣＰＵの１つのポートがリセット状態判定ポートとして用いられて、ＣＰＵがリセットされた状態にあるとき及び正常に動作しているときにそれぞれ該リセット状態判定ポートから基準電圧よりも高い第１のレベルの電圧信号及び基準電圧よりも低い第２のレベルの電圧信号が得られるように設定される。またトリガ信号が与えられたときにオン状態になって電圧が印加されている間オン状態を保持するスイッチ素子と、バッテリの電圧がスイッチ素子を通して印加された表示素子と、ＣＰＵのリセット状態判定ポートから得られる電圧信号を基準電圧と比較してリセット状態判定ポートから得られる電圧信号が基準電圧を超えているときにスイッチ素子をトリガするためのトリガ信号を出力するトリガ信号出力回路と、オン状態になったときにトリガ信号出力回路から出力されるトリガ信号をスイッチ素子から側路し、オフ状態にあるときにトリガ信号出力回路から出力されるトリガ信号がスイッチ素子に与えられるのを許容するように設けられたトリガ信号側路用スイッチと、ＣＰＵの電源が投入されたときにタイマコンデンサを一定の時定数で充電するタイマ動作を開始するタイマ回路と、タイマコンデンサの両端の電圧を参照電圧と比較して、タイマコンデンサの両端の電圧が参照電圧以下のときにトリガ信号側路用スイッチをオン状態に保ち、タイマコンデンサの両端の電圧が参照電圧を超えたときにトリガ信号側路用スイッチをオフ状態にするトリガ信号側路用スイッチ制御回路とが設けられ、ＣＰＵのパワーオンリセットが行われる期間が経過して該ＣＰＵが起動した後にタイマコンデンサの両端の電圧が参照電圧を超えるようにタイマコンデンサの充電時定数が設定される。
【発明の効果】
【００１６】
以上のように、本発明によれば、ＣＰＵの１つのポートをリセット状態判定ポートとして、ＣＰＵがリセット状態にあるとき及び正常に動作しているときにそれぞれ該ポートから得られる電圧信号が第１のレベル及び第２のレベルを示すように設定するとともに、ＣＰＵのパワーオンリセットが終了している状態でリセット状態判定ポートから得られる電圧信号が第１のレベルを示したときにオン状態になって自己保持するスイッチ素子と該スイッチ素子を通して駆動される表示素子とを設けたので、ＣＰＵの暴走が起こったときに表示素子を駆動してその状態を保持することができ、ＣＰＵの暴走が低い頻度で起こる場合でも、該表示素子の表示動作からＣＰＵの暴走が生じたことを確実に検出することができる。
【００１７】
このように、ＣＰＵが暴走したことを確実に検出することができると、ＣＰＵがノイズの影響を受けない点火装置の構造や、ノイズの影響を受けない点火装置の設置場所の検討等を容易に行うことができるため、内燃機関用点火装置の信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下図面を参照して本発明の好ましい実施形態を説明する。図１は本発明の実施形態の構成を示したもので、同図において１は、点火信号に応答して点火用高電圧を発生して該高電圧を機関の気筒に取り付けられた点火プラグＰＬに印加する点火回路、２はマイクロコンピュータ３を備えて、点火回路１に点火信号を与えるタイミングを制御する点火時期制御装置、４は、マイクロコンピュータ３のＣＰＵの暴走の有無を監視して該ＣＰＵの暴走を検出したときに該ＣＰＵを一旦リセットして再起動させる暴走監視回路、５は電源としてのバッテリである。バッテリ５の出力電圧ＶBは電源スイッチ６を通して電源回路７に入力されるとともに、点火回路１の電源端子に与えられている。
【００１９】
電源回路７は、バッテリ６の出力電圧を降圧してマイクロコンピュータを駆動するのに適した一定の直流電圧Ｖcc（この例では５Ｖ）を出力する回路で、この電源回路の出力電圧Ｖccはマイクロコンピュータ３の電源端子に与えられると共に、暴走検出回路４の電源端子に与えられている。
【００２０】
８は内燃機関のクランク軸の回転角度位置が設定位置に一致したときにパルス信号を発生するパルサで、このパルサが発生するパルスは、波形整形回路９を通してマイクロコンピュータ３のＣＰＵのポートＰ1に入力されている。
【００２１】
点火回路１は、点火コイル１０１と、点火信号Ｖiが与えられたときに点火コイルの一次電流に急激な変化を生じさせるように点火コイルの一次電流を制御する一次電流制御回路１０２とを備えている。一次電流制御回路１０２としては、コンデンサ放電式の回路や、電流遮断形の回路など、各種の回路が知られている。本発明において一次電流制御回路１０２の形式は任意であるが、本実施形態では、バッテリ５を電源として動作する電流遮断形の回路が用いられている。電流遮断形の一次電流制御回路１０２は、マイクロコンピュータのＣＵＰのポートＰ2から矩形波状の点火信号Ｖiが与えられたときにバッテリ５から点火コイル１０１の一次コイルを通して一次電流を流し、点火信号Ｖiが消滅した際に該一次電流を遮断して点火コイル１０１の二次コイルに点火用高電圧を誘起させる。この高電圧は点火プラグＰＬに印加されるため、該点火プラグで火花放電が生じ、機関が点火される。
【００２２】
点火時期制御装置２のマイクロコンピュータ３は、所定のプログラムを実行することにより、パルサ８から与えられるパルスの発生間隔から機関の回転速度を演算する回転速度演算手段、機関の点火時期に相当するクランク角位置を回転速度に対して演算する点火時期演算手段、予め定められた通電開始位置でＣＰＵのポートＰ2から点火信号Ｖiを発生させ、演算された点火時期に相当するクランク角位置で点火信号Ｖiを消滅させる点火信号発生手段等の各種の手段を構成する。
【００２３】
暴走検出回路４は周知のＷＤＴ（Watchdog timer）からなっている。ＷＤＴは常時アップカウントを行っていて、ＣＰＵが正常にプログラムを実行しているときには、そのカウント値がフルカウントに達する前にクリアされる。従ってＣＰＵが正常にプログラムを実行している状態では、ＷＤＴがリセット信号を発生することはなく、プログラムの実行が継続される。これに対し、ＣＰＵが暴走したときには、ＷＤＴのカウント値がクリアされず、フルカウントに達するため、ＷＤＴが一定のリセット期間の間リセット信号を発生し、該リセット信号をＣＰＵのリセット端子に与える。
【００２４】
本実施形態では、ＣＰＵの１つのポートＰ3がリセット状態判定ポートとして用いられていて、ＣＰＵがリセットされた状態にあるときにポートＰ3とアース端子Ｅ間を外部から見たインピーダンスがハイインピーダンスを呈し、ＣＰＵが正常に動作しているときにポートＰ3とアース端子Ｅ間を外部から見たインピーダンスがローインピーダンスを呈するように設定されている。ポートＰ3は、プルアップ抵抗器Ｒ1を通して電源回路７の出力端子に接続されているため、リセット状態判定ポートＰ3から得られる電圧信号（ポートＰ3とアース間の電圧）Ｖ1は、ＣＰＵがリセットされた状態にあるときに基準電圧Ｖ2よりも高い第１のレベルを保持し、ＣＰＵが起動したときに基準電圧Ｖ2よりも低い第２のレベル（ほぼアース電位）に低下する。
【００２５】
本実施形態においては、トリガ信号が与えられたときにオン状態になって電圧が印加されている間オン状態を保持するスイッチ素子１０と、バッテリ５の電圧がスイッチ素子１０を通して印加された表示素子１１と、ＣＰＵのリセット状態判定ポートＰ3から得られる電圧信号Ｖ1を基準電圧Ｖ2と比較してリセット状態判定ポートＰ3から得られる電圧信号Ｖ1が基準電圧Ｖ2を超えているときにスイッチ素子１０をトリガするためのトリガ信号を出力するトリガ信号出力回路１２と、オン状態になったときにトリガ信号出力回路から出力されるトリガ信号を前記スイッチ素子から側路し、オフ状態にあるときにトリガ信号出力回路から出力されるトリガ信号がスイッチ素子に与えられるのを許容するように設けられたトリガ信号側路用スイッチ１３と、ＣＰＵの電源が投入されたときにタイマコンデンサＣtを一定の時定数で充電するタイマ動作を開始するタイマ回路１４と、タイマコンデンサＣtの両端の電圧を参照電圧Ｖ2と比較して、タイマコンデンサの両端の電圧が参照電圧Ｖ2以下のときにトリガ信号側路用スイッチ１３をオン状態に保ち、タイマコンデンサＣtの両端の電圧が参照電圧Ｖ2を超えたときにトリガ信号側路用スイッチをオフ状態にするトリガ信号側路用スイッチ制御回路１５とが設けられている。上記基準電圧Ｖ2は、リセット状態判定ポートから得られる電圧信号の第１のレベルよりは低く、第２のレベルよりは高く設定されている。
【００２６】
図示の例では、カソードが接地されたサイリスタＴhがスイッチ素子１０として用いられ、表示素子１１として発光ダイオードＬＥＤが用いられている。サイリスタＴhのアノードは抵抗器Ｒ2を通して発光ダイオードＬＥＤのカソードに接続され、該発光ダイオードのアノードはスイッチ６を通してバッテリ５の正極端子に接続されている。サイリスタＴhのゲートカソード間には抵抗器Ｒ3及びコンデンサＣ1が並列接続されている。
【００２７】
トリガ信号出力回路１２は、電源回路７の出力電圧Ｖccを分圧する抵抗器Ｒ4及びＲ5と抵抗器Ｒ5の両端に並列接続されたコンデンサＣ2とを有して抵抗器Ｒ5の両端から一定の基準電圧Ｖ2を出力する基準電圧発生回路と、ＣＰＵのリセット状態判定ポートＰ3とアース間に得られる電圧が抗器Ｒ6を通して反転入力端子に入力され、基準電圧Ｖ2が非反転入力端子に入力された比較器ＣＭ1と、比較器ＣＭ1の出力端子と電源回路７の出力端子との間に接続されたプルアップ抵抗器Ｒ7と、サイリスタＴhのゲートと電源回路７の出力端子との間に接続されたトリガ信号供給用抵抗器Ｒ8と、エミッタが接地され、ベースが比較器ＣＭ1の出力端子に抵抗器Ｒ9を通して接続されるとともにコレクタがサイリスタＴhのゲートに接続されたＮＰＮトランジスタＴＲ1とからなっている。
【００２８】
図示のトリガ信号出力回路１２においては、リセット状態判定ポートＰ3から得られる電圧信号Ｖ1が基準電圧Ｖ2よりも高いときに比較器ＣＭ1の出力端子の電位がローレベルになるため、トランジスタＴＲ1がオフ状態になり、電源回路７から抵抗器Ｒ8を通してサイリスタＴhに与えるトリガ信号が出力される。またリセット状態判定ポートＰ3から得られる電圧信号Ｖ1が基準電圧Ｖ2よりも低いときには、比較器ＣＭ1の出力端子の電位がハイレベルになるため、トランジスタＴＲ1がオン状態になって、トリガ信号の出力を停止する。
【００２９】
タイマ回路１４は、一端が接地されたタイマコンデンサＣtと、タイマコンデンサＣtの他端と電源回路７の出力端子との間に接続された抵抗器Ｒ10と、タイマコンデンサＣtの他端にアノードが接続され、カソードが電源回路７の出力端子に接続されたコンデンサ放電用ダイオードＤ1とからなっている。このタイマ回路においては、スイッチ５が投入されたときに（ＣＰＵの電源が投入された時に）、電源回路７の出力電圧Ｖccにより抵抗器Ｒ10を通してタイマコンデンサＣtが一定の時定数で図示の極性に充電される。従って、タイマコンデンサＣtの両端の電圧Ｖ3は、ＣＰＵの電源が投入された後一定の傾きで電源電圧Ｖccまで上昇していく。タイマコンデンサＣtに蓄積された電荷は、スイッチ５が開かれて電源回路７がバッテリから切り離された時に、ダイオードＤ1と電源回路７内の回路とを通して放電させられる。
【００３０】
トリガ信号側路用スイッチ制御回路１５は、タイマコンデンサＣtの両端の電圧Ｖ3が反転入力端子に入力され、前記基準電圧Ｖ2が参照電圧として非反転入力端子に入力された比較器ＣＭ2と、比較器ＣＭ2の出力端子と電源回路７の出力端子との間に接続されたプルアップ抵抗器Ｒ11とを備えている。
【００３１】
トリガ信号側路用スイッチ１３は、エミッタが接地され、コレクタがサイリスタＴhのゲートに接続されたＮＰＮトランジスタＴＲ2と、該トランジスタＴＲ2のベースに一端が接続された抵抗器Ｒ12とからなり、抵抗器Ｒ12の他端がトリガ信号側路用スイッチ制御回路１５の比較器ＣＭ2の出力端子に接続されている。
【００３２】
本実施形態では、トリガ信号側路用スイッチ１３と、タイマ回路１４と、トリガ信号側路用スイッチ制御回路１５とにより、ＣＰＵの電源投入時にパワーオンリセットが行われている期間トリガ信号出力回路から出力されるトリガ信号がスイッチ素子に与えられるのを阻止し、パワーオンリセットが行われる期間が経過してＣＰＵが起動した後にトリガ信号がスイッチ素子に与えられるのを許容するトリガ制御回路が構成されている。
【００３３】
上記スイッチ素子１０、表示素子１１、トリガ信号出力回路１２、トリガ信号側路用スイッチ１３、タイマ回路１４及びトリガ信号側路用スイッチ制御回路１５は、ＣＰＵが実装された基板と同じ基板に実装されている。
【００３４】
次に図２を参照して本実施形態の動作を説明する。時刻ｔ1で電源スイッチ５が投入されると、図２（Ａ）に示すように、電源回路７に電圧ＶBが入力される。これにより電源回路７が電圧Ｖccを出力し、この電圧がＣＰＵの電源端子に印加される。このときＣＰＵに接続された発振子Ｘ1が安定するまでの一定期間（パワーオンリセット期間）Ｔ1の間ＣＰＵにパワーオンリセットがかかる。パワーオンリセットがかかっている間ＣＰＵのポートＰ3は入力ポートとなっていて、該ポートＰ3とアース間のインピーダンスはハイインピーダンスを呈し、ポートＰ3とアース間の電圧は基準電圧Ｖ2よりも高くなっている。そのため比較器ＣＭ1の出力は低レベルになり、トランジスタＴＲ1がオフ状態になるため、電源回路７から抵抗器Ｒ8を通してサイリスタＴhにトリガ信号が与えられようとする。
【００３５】
一方タイマ回路１４は、時刻ｔ1で電源が投入されると同時にタイマ動作を開始し、図２（Ｅ）に示すようにタイマコンデンサＣtの両端の電圧Ｖ3を上昇させていく。タイマコンデンサＣtの両端の電圧Ｖ3が参照電圧Ｖ2よりも低くなっている時間Ｔ3の間は、比較器ＣＭ2の出力電圧Ｖ5がＨレベル（ハイレベル）になっており、時間Ｔ3が経過してタイマコンデンサＣtの両端の電圧が参照電圧Ｖ2を超えると、比較器ＣＭ2の出力電圧Ｖ5がＬレベル（ローレベル）に立ち下がる。上記時間Ｔ3がタイマの動作時限となる。
【００３６】
本実施形態においては、パワーオンリセット期間Ｔ1が経過してＣＰＵが起動した後にタイマコンデンサＣtの両端の電圧Ｖ3が参照電圧Ｖ2を超えるようにタイマコンデンサＣtの充電時定数が設定されている。即ち、図２（Ｆ）に示すタイマの動作時限Ｔ3がパワーオンリセット期間Ｔ1よりも長くなるように、タイマコンデンサＣtの充電時定数が設定されている。従って、パワーオンリセットが行われている期間Ｔ1の間は、比較器ＣＭ2の出力電圧がハイレベルであり、トランジスタＴＲ2がオン状態になっている。そのため、トリガ信号出力回路１２が出力するトリガ信号はすべてトランジスタＴＲ2を通してサイリスタＴhから側路され、サイリスタＴhへのトリガ信号の供給が阻止される。時刻ｔ4でタイマコンデンサＣtの両端の電圧Ｖ3が参照電圧Ｖ2を超えると、比較器ＣＭ2の出力電圧Ｖ5がＬレベルになり、トランジスタＴＲ2がオフ状態になる。従って、タイマ回路がタイマ動作を完了した時刻ｔ4以降は、トリガ信号出力回路１２がトリガ信号を出力すると、該トリガ信号がサイリスタＴhに与えられるようになる。
【００３７】
時刻ｔ2でパワーオンリセットが終了した後、各部のイニシャライズが行われる。このイニシャライズ時にポートＰ3が出力ポートに設定される。時刻ｔ3においてＣＰＵのイニシャライズが終了すると、ポートＰ3とアース間のインピーダンスが低インピーダンスに切り替わってポートＰ3とアース間に得られる電圧信号Ｖ1（図２Ｃ）のレベルが基準電圧Ｖ2のレベルよりも低い第２のレベル（図２に示した例では０Ｖ）になる。これにより図２（Ｄ）に示したように比較器ＣＭ1の出力電圧Ｖ4がＬレベル（ローレベル）からＨレベル（ハイレベル）に立ち上がるため、トランジスタＴＲ1がオン状態になり、トリガ信号出力回路１２はトリガ信号の出力を停止する。時刻ｔ3においてイニシャライズが終了するとＣＰＵが起動し、プログラムを最初のステップから実行する。
【００３８】
上記のように、ＣＰＵの電源が投入された後、パワーオンリセット期間を経てＣＰＵが正常に起動し、プログラムを正常に実行している状態では、トリガ信号出力回路１２がトリガ信号の出力を停止しているため、サイリスタＴhは導通せず、発光ダイオードＬＥＤ（表示素子）は発光しない（表示動作を行わない）。
【００３９】
図２に示した時刻ｔ5において、ＣＰＵのポートにノイズが侵入してＣＰＵが暴走したとする。このとき暴走監視回路４を構成するウォッチドッグタイマＷＤＴのカウント値がクリアされなくなるため、暴走監視回路４からＣＰＵのリセット端子に一定のリセット期間Ｔ2の間リセット信号（Ｌレベルの信号）が与えられる。このリセット期間の間ＣＰＵのポートＰ3から得られる電圧信号Ｖ1がＨレベルになるため、比較器ＣＭ1の出力電圧がＬレベルになり、トランジスタＴＲ1がオフ状態になってトリガ信号出力回路１２からトリガ信号が出力される。このときトランジスタＴＲ2はオフ状態になってサイリスタＴhへのトリガ信号の供給を許容しているため、図２（Ｇ）に示したようにサイリスタＴhにトリガ信号が与えられ、該サイリスタが導通する。従って図２（Ｈ）に示すように表示素子としての発光ダイオードＬＥＤが発光し、ＣＰＵが暴走したことを表示する。時刻ｔ6でリセット期間Ｔ2が終了すると、ポートＰ3に得られる電圧信号Ｖ1がＨレベルになり、比較器ＣＭ1の出力電圧Ｖ4がＨレベルになるためトリガ信号Ｖ6が消滅するが、サイリスタＴhは一度トリガされると電源スイッチ６が閉じられている間オン状態を保持するため、電源スイッチが閉じられている間発光ダイオードＬＥＤも発光を続ける。従って、ＣＰＵが暴走する頻度が低い場合であっても、暴走が生じたことを確実に検出することができる。
【００４０】
上記の実施形態では、スイッチ素子１０としてサイリスタを用いたが、サイリスタに代えて、自己保持接点を有するリレー等、他の自己保持機能を有するスイッチを用いることもできる。
【００４１】
上記の実施形態において、発光ダイオードＬＥＤとフォトトランジスタ等の受光素子とを組み合わせてフォトカプラーを構成するようにすると、ＣＰＵが暴走したことを示す検出信号を外部に取り出すことができる。
【００４２】
上記の実施形態では、基準電圧Ｖ2を、タイマコンデンサＣtの両端の電圧と比較する参照電圧としても用いるようにしたが、参照電圧を発生する回路を別に設けて、参照電圧と基準電圧とを異ならせるようにしてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態の構成を示した回路図である。
【図２】図１の各部の信号波形を示したタイムチャートである。
【符号の説明】
【００４４】
１  点火回路
２  点火時期制御装置
４  暴走監視回路
５  バッテリ
６  電源スイッチ
７  電源回路
１０  スイッチ素子
１１  表示素子
１２  トリガ信号出力回路
１３  トリガ信号側路用スイッチ
１４  タイマ回路
１５  トリガ信号側路用スイッチ制御回路
Ｃt   タイマコンデンサ
【図１】
2005194940.tif 000003
【図２】
2005194940.tif 000004