(57)【要約】【課題】１／ｆノイズを低減したＣＭＯＳイメージ・センサを提供する。【解決手段】上記課題は、それぞれ複数のトランジスタを含む複数のピクセル回路と、前記複数のピクセル回路の動作を制御するためのコントローラとを含むＣＭＯＳイメージ・センサであって、前記コントローラが、各ピクセル回路におけるトランジスタの少なくとも１つを蓄積モードにし、次に、前記蓄積モードから強反転モードにスイッチすることによって、前記ピクセル回路の１／ｆノイズを低減させることを特徴とするＣＭＯＳイメージ・センサ等により解決される。【選択図】図３
2005322901.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ、複数のトランジスタを含む複数のピクセル回路と、
前記複数のピクセル回路の動作を制御するためのコントローラとを含むＣＭＯＳイメージ・センサであって、前記コントローラが、
各ピクセル回路におけるトランジスタの少なくとも１つを蓄積モードにし、次に、前記蓄積モードから強反転モードにスイッチすることによって、前記ピクセル回路の１／ｆノイズを低減させることを特徴とするＣＭＯＳイメージ・センサ。
【請求項２】
前記蓄積モードとなる前記トランジスタが、ソース・フォロワとして構成されたトランジスタであることを特徴とする請求項１に記載のＣＭＯＳイメージ・センサ。
【請求項３】
前記コントローラが、前記ピクセル回路のリセット及び積算段階の間、各ピクセル回路におけるトランジスタの少なくとも１つを前記蓄積モードにするように構成されていることを特徴とする請求項１または２に記載のＣＭＯＳイメージ・センサ。
【請求項４】
前記コントローラが、前記ピクセル回路の読み出し段階の間、各ピクセル回路におけるトランジスタの少なくとも１つを前記強反転モードにするように構成されていることを特徴とする請求項３に記載のＣＭＯＳイメージ・センサ。
【請求項５】
前記蓄積モードにされる前記トランジスタが、ＮＭＯＳ表面チャネル・デバイスを含むことを特徴とする請求項１から４のいずれかに記載のＣＭＯＳイメージ・センサ。
【請求項６】
前記蓄積モードにされる前記トランジスタが、前記トランジスタ本体の電圧を高めることによって前記蓄積モードにされることを特徴とする、請求項１から５のいずれかに記載のＣＭＯＳイメージ・センサ。
【請求項７】
前記コントローラが、各ピクセル回路における前記トランジスタの少なくとも１つの本体の電圧を変化させて、前記蓄積モードと前記強反転モードとの間でトランジスタをスイッチするように構成されていることを特徴とする請求項１から６のいずれかに記載のＣＭＯＳイメージ・センサ。
【請求項８】
前記蓄積モードにされる前記トランジスタのそれぞれの本体が接地されていることを特徴とする、請求項１から７のいずれかに記載のＣＭＯＳイメージ・センサ。
【請求項９】
前記蓄積モードにされる前記トランジスタのそれぞれの本体が、多量にドープされたｐ型ゲートを備えるＮＭＯＳトランジスタであることを特徴とする、請求項８に記載のＣＭＯＳイメージ・センサ。
【請求項１０】
それぞれ、ソース・フォロワ・トランジスタを含む、ＣＭＯＳイメージ・センサのピクセル回路を制御する方法であって、
前記ソース・フォロワ・トランジスタを強制的に蓄積モードにするステップと、
前記ソース・フォロワ・トランジスタを前記蓄積モードから強反転モードにスイッチするステップと、
前記ソース・フォロワ・トランジスタが前記強反転モードで動作している間に、前記ピクセル回路から信号を読み出すステップを有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＣＭＯＳイメージ・センサに関するものであり、とりわけ、１／ｆノイズが低減したＣＭＯＳイメージ・センサに関するものである。
【背景技術】
【０００２】
先行技術によるイメージ・センサのタイプの１つに、アクティブ・ピクセル・センサ（ＡＰＳ）によるイメージ・センサがある。ＡＰＳイメージ・センサは、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）処理技法を用いて製作され、一般に、ＣＭＯＳイメージ・センサとも呼ばれている。ＣＭＯＳイメージ・センサは、光電効果を解して入射光（光子）を電子電荷（電子）に変換することによって、光を検知する。カラーＣＭＯＳイメージ・センサは、一般に、各個別ピクセルにフィルタ・カラー（例えば、赤、緑、及び、青）のコーティングを施すことによって製作される。ＣＭＯＳイメージ・センサには、一般に、各ピクセル毎に、光センサ（例えば、フォトダイオード）と、いくつかのＣＭＯＳトランジスタが含まれている。ＣＭＯＳイメージ・センサの中には、単一集積回路において総合アナログ・ディジタル変換及び完全タイミング制御を行うものもある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
既存のＣＭＯＳイメージ・センサには、３つのトランジスタ（３Ｔ）と４つのトランジスタ（４Ｔ）によるピクセル実施例が含まれている。５つ以上のトランジスタによるピクセル実施例も開発されている。これらのイメージ・センサにおけるピクセル回路には、一般に、列ラインへのフォトダイオード電圧に対する緩衝に用いられるソース・フォロワ・トランジスタが含まれている。４Ｔとピン・フォトダイオードを含むピクセル実施例によるＣＭＯＳイメージ・センサの場合、読み出しノイズは、一般に、ソース・フォロワ・トランジスタの１／ｆノイズが支配的である。フリッカ・ノイズとも呼ばれる１／ｆノイズは、スペクトル密度が周波数（ｆ）と反比例する。ソース・フォロワ・トランジスタの１／ｆノイズは、やはり、３Ｔピクセル実施例における１つの要素であるが、一般に、１／ｆノイズが顕著であるということはない。それどころか、３Ｔピクセル実施例の場合、読み出しノイズは、一般に、ピクセルをリセット・レベルにリセットすることに関連したノイズである「ＫＴＣ」ノイズが支配的である。それにもかかわらず、ソース・フォロワ・トランジスタからの１／ｆノイズは、３Ｔピクセル実施例におけるノイズ全体にかなりの影響を及ぼすことになる。
【０００４】
トランジスタの１／ｆノイズを低減する既存の技法には、トランジスタのサイズを拡大するか、または、ＣＭＯＳプロセスを変更することが含まれる。しかし、ＣＭＯＳイメージ・センサにおけるピクセル・サイズの制約条件のため、一般に、ソース・フォロワ・トランジスタのサイズを拡大することはできない。また、ＣＭＯＳプロセスの変更は、一般に、複雑であり、実行可能なオプションではない。
【課題を解決するための手段】
【０００５】
本発明の形態の１つによれば、複数のピクセル回路を含むＣＭＯＳイメージ・センサが得られる。各ピクセル回路には、複数のトランジスタが含まれている。イメージ・センサには、複数のピクセル回路の動作を制御するためのコントローラが含まれており、コントローラは、各ピクセル回路におけるトランジスタの少なくとも１つを蓄積モードにし、次に、蓄積モードから強反転モードにスイッチすることによって、ピクセル回路の１／ｆノイズを低減させるように構成されている。
【発明を実施するための最良の形態】
【０００６】
望ましい実施態様に関する下記の詳細な説明では、その一部をなし、例証のため、本発明の実施が可能な特定の実施態様が示された添付の図面が参照される。もちろん、他の実施態様を利用することもできるし、本発明の範囲を逸脱することなく、構造または論理上の変更を加えることも可能である。従って、以下の詳細な説明は、制限の意味にとるべきではなく、本発明の範囲は付属の請求項によって定義される。
【０００７】
図１は、ＣＭＯＳイメージ・センサのための先行技術による３トランジスタ（３Ｔ）・ピクセル回路１００を例示した概略図である。ピクセル回路１００には、トランジスタ１０２、１０６、及び、１０８と、フォトダイオード１０４が含まれている。トランジスタ１０２、１０６、及び、１０８は、一般に、ＮＭＯＳ電界効果トランジスタ（ＦＥＴ）である。トランジスタ１０２のドレインは、電圧供給ライン１０１（ＶＤＤ）に接続されている。トランジスタ１０２のゲートは、ＲＥＳＥＴライン１０３に接続されている。トランジスタ１０２のソースは、フォトダイオード１０４、及び、トランジスタ１０６のゲートに接続されている。フォトダイオード１０４は、トランジスタ１０２のソースに接続されているだけではなく、アースにも接続されている。トランジスタ１０６のドレインは、電圧供給ライン１０１（ＶＤＤ）に接続されている。トランジスタ１０６のソースは、トランジスタ１０８のドレインに接続されている。トランジスタ１０８のゲートは、ＲＯＷライン１０５に接続されている。トランジスタ１０８のソースは、ＣＯＬＵＭＮライン１０７に接続されている。トランジスタ１０２、１０６、及び、１０８の本体（基板）は、アースに接続されている。
【０００８】
トランジスタ１０２は、フォトダイオード１０４の電圧をリセットするために用いられるリセット・トランジスタである。トランジスタ１０６は、フォトダイオード電圧を検知して、緩衝するソース・フォロワ・トランジスタである。トランジスタ１０８は、ピクセル回路１００の選択に用いられる選択トランジスタである。ＣＭＯＳイメージ・センサからのピクセル情報は、一般に行内でサンプリングされる。ピクセル行を選択するため、ＲＯＷライン１０５が、ピクセル回路１００の所望の行に関して高レベルにセットされる。ピクセル行をリセットするため、ＲＥＳＥＴライン１０３が、ピクセル回路１００の選択行に関して高レベルにセットされる。
【０００９】
ピクセル回路１００に関するピクセル情報の生成及びサンプリングは、一般に、（１）リセット、（２）積算、及び、（３）読み出しの３段階で実施される。リセット段階では、ＲＥＳＥＴライン１０３を高レベルに（例えば、ＶＤＤを超えるように）セットすることによって、ピクセル回路１００がリセットされる。ＲＥＳＥＴライン１０３を高レベルにセットすると、トランジスタ１０２がオンになり、フォトダイオード１０４の両端間における電圧が固定開始値にセットされる。次に、ＲＥＳＥＴライン１０３が低レベル（例えば、接地電位）にセットされ、その結果、トランジスタ１０２がオフになって、積算段階が開始される。ＲＥＳＥＴライン１０３が低レベルの間に、ピクセル回路１００は、フォトダイオード１０４に集束した光の量を積算し、フォトダイオード１０４は、放電して、リセット・レベルから降下する。積算段階の終了時には、ＲＯＷライン１０５は、一般に、高レベルにセットされ、読み出し段階が開始される。ＲＯＷライン１０５を高レベルにセットすると、トランジスタ１０８がオンになり、フォトダイオード１０４の積算電圧がＣＯＬＵＭＮライン１０７に送り込まれる。読み出し段階の間、リセット電圧及び積算電圧は、一般に、ＣＯＬＵＭＮライン１０７から読み出される。各ピクセル回路１００によって発生する画像信号は、一般に、リセット電圧と積算期間後におけるフォトダイオード１０４の電圧（すなわち、積算電圧）との差である。
【００１０】
図２は、ＣＭＯＳイメージ・センサのための先行技術による４トランジスタ（４Ｔ）・ピクセル回路２００を例示した概略図である。図２に示すように、４Ｔピクセル回路２００は、一般に、第４のトランジスタ２０２がフォトダイオード１０４と直列に追加されるという点を除けば、図１に示す３Ｔピクセル回路１００と同様に構成されている。トランジスタ２０２のソースは、トランジスタ１０２のソース及びトランジスタ１０６のゲートに接続されている。トランジスタ２０２のゲートは、ＴＸ（転送）ライン２０１に接続されている。トランジスタ２０２のドレインは、フォトダイオード１０４に接続されている。トランジスタ２０２は、一般に、ＮＭＯＳＦＥＴである。トランジスタ１０２、１０６、１０８、及び、２０２の本体（基板）は、アースに接続されている。
【００１１】
４Ｔピクセル回路２００は、一般に、３Ｔピクセル回路１００（図１）と同じ３段階（すなわち、リセット、積算、及び、読み出し）を利用する。リセット段階の間に、ピクセル回路２００は、ＲＥＳＥＴライン１０３及びＴＸライン２０１を高レベルに（例えば、ＶＤＤを超えるように）セットすることによってリセットされる。ライン１０３及び２０１を高レベルにセットすると、トランジスタ１０２及び２０２がオンになり、フォトダイオード１０４の両端間の電圧が固定開始値にセットされる。次に、ＲＥＳＥＴライン１０３及びＴＸライン２０１が低レベル（例えば、接地電位）にセットされ、その結果、トランジスタ１０２及び２０２がオフになり、積算段階が開始される。積算段階の間、フォトダイオード１０４が放電し、リセット・レベルから降下する。積算段階の終了時、ＴＸライン２０１は高レベルにセットされ、読み出し段階が開始される。ＴＸライン２０１を高レベルにセットすると、トランジスタ２０２がオンになり、フォトダイオード１０４の電荷が、トランジスタ１０６のゲートに接続されたノードの寄生キャパシタンスに転送される。次に、ＴＸライン２０１が、低レベルにセットされ、その結果、トランジスタ２０２がオフになって、ＲＯＷライン１０５が高レベルにセットされる。ＲＯＷライン１０を高レベルにセットすると、積算電圧がＣＯＬＵＭＮライン１０７に転送される。
【００１２】
背景技術のセクションで上述のように、ＣＭＯＳイメージ・センサにおけるソース・フォロワ・トランジスタ（例えば、図１及び図２のトランジスタ１０６）の１／ｆノイズは、支配的ではないとしても、センサの全読み出しノイズにおいて重要な要素である。いくつかの異なる物理的メカニズムが、ＭＯＳＦＥＴにおける１／ｆノイズに影響するものと思われる。最も重要な役割を果たすものと思われるこうしたメカニズムの１つは、ＭＯＳＦＥＴデバイスの半導体・酸化物（例えば、Ｓｉ−ＳｉＯ２）界面におけるトラップ（表面トラップ）の存在である。表面トラップによる電子の捕獲及び解放によって、電子数が変動し、それに対応する１／ｆノイズを生じることになる可能性がある。
【００１３】
本発明の形態の１つでは、表面トラップを動的に不活性化することによってＣＭＯＳイメージ・センサのピクセル回路におけるソース・フォロワ・トランジスタの１／ｆノイズを低減させる。実施態様の１つでは、表面トラップは、ソース・フォロワ・トランジスタを蓄積モード（例えば、ゲート電圧（Ｖｇ）からバルク電圧（Ｖｂ）を引くと、１ボルト未満になる場合に生じる）にしておいて、その後、強反転モード（例えば、Ｖｇｓ＞Ｖｔｈ）で動作させることによって動的に不活性化される。ＮＭＯＳデバイスの場合、強反転モードでは、負電荷（電子）が、ソースとドレインの間のｎ型チャネルを形成するチャネル領域に吸引され、ソースとドレインとの間に電気伝導が生じる可能性がある。
【００１４】
ＮＭＯＳトランジスタの蓄積モードでは、正電荷（正孔）がチャネル領域に吸引され、ソースとドレインの間には、漏洩電流だけしか流れなくなる可能性がある。ソース・フォロワ・トランジスタが蓄積モードにある間、デバイス表面に押しやられる正孔によって、表面トラップが不活性化される。表面トラップの不活性化がすむと、次に、ソース・フォロワ・トランジスタは、強反転モードで動作する。表面トラップは、強反転モードへのスイッチ後、ある時間期間にわたって不活性化状態のままであり、その結果、表面トラップ不活性化状態にある間、ソース・フォロワ・トランジスタの１／ｆノイズが低減する。従って、まず、ソース・フォロワ・トランジスタを蓄積モードにし、その直後に、ソース・フォロワ・トランジスタを強反転モードで動作させることによって、１／ｆノイズは強反転モードにおいて低減する。
【００１５】
本発明の実施態様によるＣＭＯＳイメージ・センサのピクセル回路において、蓄積モードと強反転モードとの間でソース・フォロワ・トランジスタをスイッチする技法については、図３〜図６に関連してさらに詳細に後述することにする。
【００１６】
図３は、本発明の実施態様の１つによるイメージ・センサ３００の主要コンポーネントを例示したブロック図である。実施態様の１つでは、イメージ・センサ３００は、本明細書において、ＣＭＯＳセンサとも呼ばれる、アクティブ・ピクセル／センサ（ＡＰＳ）によるイメージ・センサである。実施態様の１つでは、イメージ・センサ３００は、総合アナログ・ディジタル変換及びタイミング制御を行う単一集積回路によって実施される。
【００１７】
イメージ・センサ３００には、ピクセル・アレイ３０２、行デコーダ３０４、列増幅器３０６、列デコーダ３０８、コントローラ３１０、プログラマブル利得増幅器（ＰＡＧ）３１２、及び、アナログ・ディジタル変換器（ＡＤＣ）３１４が含まれている。ピクセル・アレイ３０２には、それぞれ、１ピクセル分の画像情報を提供する、複数のピクセル回路（ピクセル）３０３が含まれている。ピクセル・アレイ３０２におけるピクセル回路３０３は、複数の行と複数の列（例えば、４８０×６４０）をなすように構成されている。
【００１８】
コントローラ３１０は、ピクセル・アレイ３０２、行デコーダ３０４、列増幅器３０６、列デコーダ３０８、プログラマブル利得増幅器３１２、及び、アナログ・ディジタル変換器３１４に接続されている。コントローラ３１０は、画像捕捉プロセスを開始し、維持し、停止する信号を含む、センサ３００の動作を制御するための制御信号を発生する。
【００１９】
本発明の形態の１つでは、列増幅器３０６には、アレイ３０２におけるピクセル列３０３の各列毎に１つの列増幅器が含まれており、ピクセル・アレイ３０２からのピクセル情報が行内でサンプリングされる。各ピクセル行のサンプリング時間を、行サンプリング間隔とする。ピクセル・アレイ３０２のピクセル行３０３は、行デコーダ３０４によって選択される。ピクセル行を選択するため、行デコーダ３０４は、所望の行におけるピクセル回路３０３についてＲＯＷラインを高レベルにアサートする。ピクセル行をリセットするため、行デコーダ３０４は、ピクセル回路３０３の選択行についてＲＥＳＥＴラインを高レベルにアサートする。行デコーダ３０４は、ＲＯＷライン及びＲＥＳＥＴラインを高レベルまたは低レベルにいつセットすべきかを、行デコーダ３０４に指示を行うコントローラ３１０によって制御される。
【００２０】
積算段階の間、ピクセル回路３０３は、フォトダイオードに当たる光の量を積算し、積算電圧（Ｖｓ）を出力する。列増幅器３０６は、ピクセル３０３の選択行の出力をサンプリングし、保持するアナログ・バッファの働きをする。積算段階が済むと、読み出し段階の間、列増幅器３０６は、ピクセル３０３の選択行から積算信号レベル（Ｖｓ）をサンプリングし、ピクセル３０３の選択行によって出力されるリセット・レベル（Ｖｒ）をサンプリングする。
【００２１】
実施態様の１つでは、各ピクセル回路３０３によって発生する画像信号は、サンプル値リセット電圧レベル（Ｖｒ）と積算期間後に得られるサンプル値積算電圧レベル（Ｖｓ）の差である。行サンプリング間隔の終了時に、リセット信号レベル（Ｖｒ）と積算信号レベル（Ｖｓ）との差が列増幅器３０６の出力に保持される。列処理間隔の間、列増幅器３０６は、対応する保持レベルを出力するように、列デコーダ３０８によって順次選択される。
【００２２】
プログラマブル利得増幅器３１２は、列増幅器３０６によって出力されるアナログ信号を増幅して、増幅信号をアナログ・ディジタル変換器３１４に出力する。コントローラ３１０は、増幅器３１２の利得を制御する。アナログ・ディジタル変換器３１４は、増幅器３１２から受信したアナログ信号をディジタル化して、ディジタル・ピクセル・データを出力する。
【００２３】
実施態様の１つにおいて、各ピクセル回路３０３には、図４〜図６に関連してさらに詳細に後述するように、コントローラ３１０によって生じる制御信号に基づいて、蓄積モードと強反転モードの間でスイッチされるように構成されたソース・フォロワ・トランジスタが含まれている。
【００２４】
図４は、本発明の実施態様の１つによる、１／ｆノイズが低減した４トランジスタ（４Ｔ）・ピクセル回路を例示した概略図である。ピクセル回路４００は、実施態様の１つによるイメージ・センサ３００（図３）におけるピクセル３０３の１つに相当する。ピクセル回路４００には、ピクセル回路４００のトランジスタ１０６の本体（基板）が、図２に示すようにアースにではなく、ＢＯＤＹライン１０９に結合されているという点を除けば、図２に示すのと同様の構成が施された４つのトランジスタ１０２、１０６、１０８、及び、２０２が含まれている。実施態様の１つでは、トランジスタ１０２、１０６、１０８、及び、２０２は、ＮＭＯＳ  ＦＥＴである。本発明の形態の１つでは、フォトダイオード１０４は、ピン・フォトダイオード、埋め込みフォトダイオード、または、標準フォトダイオードである。
【００２５】
実施態様の１つでは、ピクセル回路４００のソース・フォロワ・トランジスタ１０６は、ＮＭＯＳ表面チャネル・トランジスタである。図４に例示の実施態様の場合、ピクセル回路４００におけるソース・フォロワ・トランジスタ１０６は、コントローラ３１０（図３）から受信する制御信号に基づいて、蓄積モードと強反転モードの間でスイッチされるように構成されている。図４に示すピクセル回路４００の動作については、図５に関連してさらに詳細に後述する。
【００２６】
図５は、本発明の実施態様の１つによる、図４に示すピクセル回路４００の制御信号５０２のタイミングを例示したタイミング図である。制御信号には、ＲＥＳＥＴ信号５０２Ａ、ＴＸ（転送）信号５０２Ｂ、ＲＯＷ信号５０２Ｃ、ＢＯＤＹ信号５０２Ｄ、及び、ＶＤＤ信号５０２Ｅ（制御信号５０２と総称される）が含まれている。実施態様の１つでは、コントローラ３１０（図３）は、制御信号５０２を発生して、ピクセル回路４００の動作を制御するように構成されている。ＲＥＳＥＴ信号５０２Ａは、ＲＥＳＥＴライン１０３における電圧の経時変化に相当する。ＴＸ信号５０２Ｂは、ＴＸライン２０１における電圧の経時変化に相当する。ＲＯＷ信号５０２Ｃは、ＲＯＷライン１０５における電圧の経時変化に相当する。ＢＯＤＹ信号５０２Ｄは、ＢＯＤＹライン１０９における電圧の経時変化に相当する。ＶＤＤ信号５０２Ｅは、ＶＤＤ電力供給ライン１０１における電圧の経時変化に相当する。
【００２７】
実施態様の１つでは、ピクセル回路４００は、ピクセル回路１００及び２００と同じ３つの段階（すなわち、リセット、積算、及び、読み出し）を利用する。図５において、４つの異なる時点５０４〜５１０が識別される。リセット段階に相当する時点５０４では、ＲＥＳＥＴ信号５０２Ａ及びＴＸ信号５０２Ｂが高レベルになり（例えば、ＶＤＤを超え）、ＲＯＷ信号５０２Ｃが及びＢＯＤＹ信号５０２Ｄが低レベルになる（例えば、接地電位になる）。従って、時点５０４において、トランジスタ１０２、１０６、及び、２０２は、オンになり、トランジスタ１０８はオフになる。リセット段階では、フォトダイオード１０４の両端間における電圧は、固定開始値にセットされる。
【００２８】
リセット段階の終了時には、ＶＤＤ信号５０２Ｅがパルス動作で低になり、ＲＥＳＥＴ信号５０２Ａ及びＴＸ信号５０２Ｂが低にセットされ、ＢＯＤＹ信号５０２Ｄが高レベルにセットされ、積算段階が開始される。ＶＤＤ信号５０２Ｅがパルス動作で低になり、浮動拡散ノードと呼ばれるトランジスタ１０６のゲート電圧が大地電位にプルダウンされる。積算段階に相当する時点５０６において、トランジスタ１０２、１０６、１０８及び、２０２は、オフになり、フォトダイオード１０４が放電して、リセット・レベルから降下する。トランジスタ１０６の本体に結合されたＢＯＤＹライン１０９の高レベル信号によって、トランジスタ１０６は強制的に蓄積モードにされるので、トランジスタ１０６はオフになる。実施態様の１つでは、ＢＯＤＹライン１０９は、トランジスタ１０６を強制的に蓄積モードにするため、ＶＤＤにセットされる。トランジスタ１０６がオフで、蓄積モードにある時間期間は、図５において、参照番号５１２によって識別されるが、これは、ＢＯＤＹライン１０９が高レベルである時間期間に対応する。図５において、信号５０２Ａ〜５０２Ｅの中断部分またはギャップで示された、積算段階の長さは、変化させることが可能である。
【００２９】
積算段階の終了時には、ＢＯＤＹライン１０９は低レベル（例えば、接地電位）にセットされ、ＲＯＷライン１０５は高レベルにセットされるので、結果として、トランジスタ１０６及び１０８がオンになり、トランジスタ１０６は強反転モードで動作することになる。トランジスタ１０６がオンで、強反転モードで動作する時間期間は、図５において参照番号５１４で識別されるが、これは、ＢＯＤＹライン１０９が低レベルである時間期間に対応する。時間期間５１４の開始部は、読み出し段階に対応する。読み出し段階の間、ＲＥＳＥＴ信号５０２Ａが、パルス動作で高レベルになり、トランジスタ１０２がオンになって、リセット電圧がＣＯＬＵＭＮライン１０７に出力され、時点５０８において、列増幅器３０６（図３）によってサンプリングされる。次に、ＴＸ信号５０２Ｂがパルス動作で高レベルになり、トランジスタ２０２がオンになって、積算電圧がＣＯＬＵＭＮライン１０７に出力され、時点５１０において、列増幅器３０６によってサンプリングされる。読み出し段階の終了時には、ＲＥＳＥＴ信号５０２Ａ及びＴＸ信号５０２Ｂが高レベルにセットされ、ＲＯＷ信号５０２Ｃが低レベルにセットされるので、結果として、もう１つのリセット段階が開始され、プロセスが繰り返される。
【００３０】
従って、上述のように、本発明の形態の１つでは、ソース・フォロワ・トランジスタ１０６は、蓄積モードと強反転モードの間でスイッチされる。実施態様の１つでは、トランジスタ１０６は、リセット及び積算段階中、蓄積モードで動作し、読み出し段階中、強反転モードで動作する。読み出し段階前に、トランジスタ１０６を蓄積モードで動作させ、次に、読み出し段階について、トランジスタ１０６を強反転モードで動作させることによって、読み出し段階中におけるピクセル回路４００の１／ｆノイズが低減する。
【００３１】
蓄積モードと強反転モードの間でソース・フォロワ・トランジスタ１０６をスイッチするための上述の技法は、図１に示すものと同様の３Ｔピクセル回路１００にも適用可能である。例えば、ピクセル回路１００におけるトランジスタ１０６の本体は、アースではなく、ＢＯＤＹライン１０９に結合することが可能である。他の実施態様には、本明細書に解説の技法を、５つ以上のトランジスタを備えたピクセル回路を含む、任意の数のトランジスタを備えたピクセル回路に適用することが可能なものもある。
【００３２】
図６は、本発明のもう１つの実施態様による１／ｆノイズが低減する４トランジスタ（４Ｔ）・ピクセル回路６００を例示した概略図である。ピクセル回路６００は、実施態様の１つによるイメージ・センサ３００（図３）におけるピクセル３０３の１つに相当する。ピクセル回路６００には、４つのトランジスタ１０２、６０６、１０８、及び、２０２が含まれているが、この回路は、図２のトランジスタ１０６がトランジスタ６０６に置き換えられている点を除けば、図２に示すものと同様の構成が施されている。実施態様の１つでは、トランジスタ１０２、６０６、１０８、及び、２０２は、ＮＭＯＳＦＥＴである。本発明の形態の１つでは、フォトダイオード１０４は、ピン・フォトダイオード、埋め込みフォトダイオード、または、標準フォトダイオードである。
【００３３】
実施態様の１つでは、ピクセル回路６００のソース・フォロワ・トランジスタ６０６は、ポリシリコンＰ＋ゲートを備えたＮＭＯＳ表面チャネル・トランジスタである。Ｐ＋ゲートは、多量にドープされた（プラス符号で表示された）ｐ型のゲートである。図１及び図２に示すような、従来のピクセル回路の場合、ＮＭＯＳトランジスタ１０２、１０６、１０８、及び、２０２は、一般に、全て、多量にドープされたｎ型ゲートであるＮ＋ゲートを備えている。ＰＭＯＳトランジスタを備えた従来の回路の場合、ＰＭＯＳトランジスタには、一般に、Ｐ＋ゲートが含まれている。
【００３４】
ピクセル回路６００におけるＮＭＯＳトランジスタ６０６のＰ＋ゲートによって、トランジスタ６０６は、コントローラ３１０（図３）から受信する制御信号に基づいて、蓄積モードと強反転モードの間でスイッチされる。実施態様の１つにおいて、ピクセル回路６００は、ピクセル回路４００（図４）と同じ制御信号５０２（図５）を利用するが、ＢＯＤＹ信号５０２Ｄがピクセル回路６００に利用されることはない。それどころか、ピクセル回路６００の例示の実施態様の場合、トランジスタ６０６の本体は、トランジスタ１０２、１０８、及び、２０２の本体と同様、アースに結合される。ピクセル回路６００の例示の実施態様の場合、ＮＭＯＳソース・フォロワ・トランジスタ６０６におけるＰ＋ゲートの利用によって、１／ｆノイズを低減させるため、蓄積モードと強反転モードの間で所望のスイッチングが施されるので、ＢＯＤＹ信号５０２Ｄは不要である。
【００３５】
望ましい実施態様の解説のため、本明細書で特定の実施態様について例示し、解説してきたが、通常の当該技術者には明らかなように、本発明の範囲を逸脱することなく、示され、解説された特定の実施態様の代わりに、多種多様な代替及び／または同等実施例を用いることも可能である。機械、電気機械、電気、及び、コンピュータ技術者にはすぐに明らかになるように、本発明は、多種多様な実施態様で実施可能である。本出願は、本明細書において論考された望ましい実施態様のいかなる改変または変更をも包含することを意図するものである。従って、本発明が請求項及びその同等物による制限しか受けないことを意図したものであるのは明白である。
【００３６】
最後に本発明の代表的な実施態様を列挙する。
（実施態様１）
それぞれ、複数のトランジスタ（１０２、１０６、１０８、及び、２０２）を含む複数のピクセル回路（３０３）と、
前記複数のピクセル回路の動作を制御するためのコントローラ（３１０）とを含むＣＭＯＳイメージ・センサ（３００）であって、前記コントローラが、
各ピクセル回路におけるトランジスタの少なくとも１つを蓄積モードにし、次に、前記蓄積モードから強反転モードにスイッチすることによって、前記ピクセル回路の１／ｆノイズを低減させることを特徴とするＣＭＯＳイメージ・センサ（３００）。
【００３７】
（実施態様２）
前記蓄積モードとなる前記トランジスタが、ソース・フォロワとして構成されたトランジスタ（１０６）であることを特徴とする実施態様１に記載のＣＭＯＳイメージ・センサ。
【００３８】
（実施態様３）
前記コントローラが、前記ピクセル回路のリセット及び積算段階の間、各ピクセル回路におけるトランジスタの少なくとも１つを前記蓄積モードにするように構成されていることを特徴とする実施態様１または２に記載のＣＭＯＳイメージ・センサ。
【００３９】
（実施態様４）
前記コントローラが、前記ピクセル回路の読み出し段階の間、各ピクセル回路におけるトランジスタの少なくとも１つを前記強反転モードにするように構成されていることを特徴とする実施態様３に記載のＣＭＯＳイメージ・センサ。
【００４０】
（実施態様５）
前記蓄積モードにされる前記トランジスタが、ＮＭＯＳ表面チャネル・デバイスを含むことを特徴とする実施態様１から４のいずれかに記載のＣＭＯＳイメージ・センサ。
【００４１】
（実施態様６）
前記蓄積モードにされる前記トランジスタが、前記トランジスタ本体の電圧を高めることによって前記蓄積モードにされることを特徴とする、実施態様１から５のいずれかに記載のＣＭＯＳイメージ・センサ。
【００４２】
（実施態様７）
前記コントローラが、各ピクセル回路における前記トランジスタの少なくとも１つの本体の電圧を変化させて、前記蓄積モードと前記強反転モードとの間でトランジスタをスイッチするように構成されていることを特徴とする実施態様１から６のいずれかに記載のＣＭＯＳイメージ・センサ。
【００４３】
（実施態様８）
前記蓄積モードにされる前記トランジスタのそれぞれの本体が接地されていることを特徴とする、実施態様１から７のいずれかに記載のＣＭＯＳイメージ・センサ。
【００４４】
（実施態様９）
前記蓄積モードにされる前記トランジスタのそれぞれの本体が、多量にドープされたｐ型ゲートを備えるＮＭＯＳトランジスタであることを特徴とする、実施態様８に記載のＣＭＯＳイメージ・センサ。
【００４５】
（実施態様１０）
それぞれ、ソース・フォロワ・トランジスタ（１０６）を含む、ＣＭＯＳイメージ・センサ（３００）のピクセル回路（３０３）を制御する方法であって、
前記ソース・フォロワ・トランジスタを強制的に蓄積モードにするステップと、
前記ソース・フォロワ・トランジスタを前記蓄積モードから強反転モードにスイッチするステップと、
前記ソース・フォロワ・トランジスタが前記強反転モードで動作している間に、前記ピクセル回路から信号を読み出すステップを有することを特徴とする方法。
【図面の簡単な説明】
【００４６】
【図１】先行技術によるＣＭＯＳイメージ・センサ用の３トランジスタ（３Ｔ）・ピクセル回路を例示した概略図である。
【図２】先行技術によるＣＭＯＳイメージ・センサ用の４トランジスタ（４Ｔ）・ピクセル回路を例示した概略図である。
【図３】本発明の実施態様の１つによるイメージ・センサの主要コンポーネントを例示したブロック図である。
【図４】本発明の実施態様の１つによる１／ｆノイズの低減した４トランジスタ（４Ｔ）・ピクセル回路を例示した概略図である。
【図５】本発明の実施態様の１つによる図４に示すピクセル回路に関する制御信号のタイミングを例示したタイミング図である。
【図６】本発明のもう１つの実施態様による１／ｆノイズの低減した４トランジスタ（４Ｔ）・ピクセル回路を例示した概略図である。
【符号の説明】
【００４７】
１０２  トランジスタ
１０６  ソース・フォロワ・トランジスタ
１０８、２０２  トランジスタ
３００  ＣＭＯＳイメージ・センサ
３０３  ピクセル回路
３１０  コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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