(57)【要約】【課題】画素欠陥を基板状態での電気的な検査によって検出可能にして、検査効率を著しく向上させる。【解決手段】  アクティブマトリクス基板上の全面に画素電極材料の膜を形成する成膜工程（ステップＳ1 ）と、前記画素電極材料の膜をパターニングして画素領域内の複数の画素に跨った電極材料膜を形成する第１のパターニング工程（ステップＳ2 〜Ｓ4 ）と、前記電極材料膜を各画素毎にパターニングして画素電極を形成する第２のパターニング工程ステップ（Ｓ7 〜Ｓ9 ）とを具備したことを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
アクティブマトリクス基板上の全面に画素電極材料の膜を形成する成膜工程と、
前記画素電極材料の膜をパターニングして画素領域内の複数の画素に跨った電極材料膜を形成する第１のパターニング工程と、
前記電極材料膜を各画素毎にパターニングして画素電極を形成する第２のパターニング工程とを具備したことを特徴とする電気光学装置の製造方法。
【請求項２】
前記成膜工程並びに第１及び第２のパターニング工程は、アクティブマトリクス基板が複数形成されたアレイ基板に対して実施されることを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記第１のパターニング工程は、前記アレイ基板上の前記アクティブマトリクス基板形成領域内で前記画素領域を含む領域毎に前記画素電極材料の膜をパターニングすることを特徴とする請求項１又は２のいずれか一方に記載の電気光学装置の製造方法。
【請求項４】
前記成膜工程は、前記画素電極材料の膜の下層に形成された絶縁膜に形成されるコンタクトホールに前記画素電極材料を充填することを特徴とする請求項１乃至３のいずれか１つに記載の電気光学装置の製造方法。
【請求項５】
前記第１のパターニング工程の後に、前記電極材料膜に接続される端子を形成する工程を更に具備したことを特徴とする請求項１乃至４のいずれか１つに記載の電気光学装置の製造方法。
【請求項６】
前記第１のパターニング工程において、前記電極材料膜と前記電極材料膜に接続される端子とを同時に形成することを特徴とする請求項１乃至４のいずれか１つに記載の電気光学装置の製造方法。
【請求項７】
アクティブマトリクス基板上において、電極材料膜が各画素毎にパターニングされて画素電極が形成される前に、画素領域内の複数の画素に跨って形成された前記電極材料膜を利用して各画素毎の電気特性を検査する第１の電気特性検査工程を具備したことを特徴とする電気光学装置の検査方法。
【請求項８】
画素領域内の複数の画素に跨ってアクティブマトリクス基板上に形成された電極材料膜を利用して各画素毎の電気特性を検査する第１の電気特性検査工程と、
前記電極材料膜が各画素毎にパターニングされて画素電極が形成された状態で各画素の電気特性を検査する第２の電気特性検査工程とを具備したことを特徴とする電気光学装置の検査方法。
【請求項９】
前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホールを有し、
前記第１の電気特性検査工程は、前記コンタクトホール及びスイッチング素子の導通を検査するものであることを特徴とする請求項７又は８のいずれか一方に記載の電気光学装置の検査方法。
【請求項１０】
前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホールを有し、
前記第１の電気特性検査工程は、前記スイッチング素子のリークを検査するものであることを特徴とする請求項７又は８のいずれか一方に記載の電気光学装置の検査方法。
【請求項１１】
前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホール並びに前記スイッチング素子に接続された蓄積容量を有し、
前記第１の電気特性検査工程は、前記スイッチング素子と前記蓄積容量との間の短絡を検査するものであることを特徴とする請求項７又は８のいずれか一方に記載の電気光学装置の検査方法。
【請求項１２】
前記第２の電気特性検査工程は、前記スイッチング素子の導通を検査するものであることを特徴とする請求項９乃至１１のいずれか１つに記載の電気光学装置の検査方法。
【請求項１３】
前記第２の電気特性検査工程は、前記画素電極同士の短絡を検査するものであることを特徴とする請求項９乃至１１のいずれか１つに記載の電気光学装置の検査方法。
【請求項１４】
前記第１の電気特性検査工程は、前記アクティブマトリクス基板を加熱して行うことを特徴とする請求項７乃至１３のいずれか１つに記載の電気光学装置の検査方法。
【請求項１５】
請求項７乃至１４のいずれか１つに記載の電気光学装置の検査方法を含むことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層構造を有する液晶基板等に好適な電気光学装置の製造方法及び検査方法に関する。
【背景技術】
【０００２】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。なお、このような画像信号の供給は、画素電極毎に極めて短時間しか行われないので、画像信号の電圧をオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には蓄積容量が付加されるのが一般的である。
【０００４】
ＴＦＴ素子等のスイッチング素子を有するアクティブマトリクス基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜（層間絶縁膜）又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。
【０００５】
例えば、ＴＦＴ素子を構成する半導体層とその上下の成膜層との間にも層間絶縁膜が形成される。半導体層中のソース領域及びドレイン領域と上下の層とは、層間絶縁膜に開孔されたコンタクトホールを介して電気的に接続される。
【０００６】
例えば、蓄積容量として、十分な容量を得るためにＴＦＴ素子と画素電極との間に容量層を構成した場合においては、素子レイアウト上、半導体層中のドレイン領域が容量層を経由して画素電極に接続されることもある。この場合には、ドレイン領域と画素電極とは、ドレイン領域と容量層との間のコンタクトホール及び容量層と画素電極との間のコンタクトホールの２つのコンタクトホールを介して接続されることになる。
【特許文献１】特開平１０−９０７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、成膜工程及びフォトリソグラフィ工程の繰返しによって製造されたＴＦＴ基板の画素欠陥等を検出するために、マザーガラス基板状態のアクティブマトリクス基板に対して電気特性検査が実施される。この場合において、ソース領域及び蓄積容量については、これらに接続されるパッド（ＰＡＤ）を基板上に形成することで、ＰＡＤを介してこれらの領域に電気特性検査のためのプローブを接続可能である。
【０００８】
ところが、画素電極は極めて小さいことから、各画素電極にプローブを接続した電気特性検査の実施は不可能である。そこで、画素電極（ＩＴＯ）相互間の短絡検査は、隣接する画素同士のソース領域に対してプローブを電気的に接続することで行う。
【０００９】
即ち、所定の画素とこれに隣接する画素の画素電極の短絡を検査する場合には、これらの画素のゲートにオン電圧を印加し、所定の画素のソース領域から流した電流が隣接する画素のソース領域に流れ込むか否かによって、画素間の短絡を検出するのである。隣接する画素のソース領域に電流が流れなければ、画素電極同士は短絡しておらず、良品と判定する。
【００１０】
例えば、このような画素欠陥の検出方法としては、特許文献１に記載のものがある。
【００１１】
しかしながら、ドレインと画素電極との間のコンタクトに不良が生じている場合にも、隣接する画素のソース領域には電流が流れない。従って、この場合には、画素電極の短絡を検出することはできず、例え画素電極が短絡していたとしても、この検査によって良品と判定されることがある。
【００１２】
このため、実際には、画素電極の短絡等の不具合は、ＴＦＴ基板と対向基板を貼り合わせ、液晶を封入した状態で通電を行って、目視観察によって検査を行う。直接画素電極にプローブを接続することができないことから、各画素電極を電気的な検査によって調べることはできず、液晶を介することで検査を行うのである。
【００１３】
このような目視検査は、極めて多大な時間及び労力を必要としてしまう。特に、近年、１枚のマザーガラス基板上に多数のＴＦＴ基板を形成するようになっており、目視検査では検査効率が著しく低いという問題点があった。
【００１４】
ところで、ＩＴＯをパターニングして画素電極を形成する場合に、フォトリソグラフィ及びエッチング工程においてＩＴＯが剥がれて再付着し、画素電極の短絡が生じることがある。このような剥がれたＩＴＯの再付着による短絡を防止するために、画素電極形成のための同一のパターニングを２回繰り返すＷ（ダブル）ＩＴＯ法が採用されることがある。
【００１５】
ところが、ＷＩＴＯでは、１回目と２回目のパターニング時のマスクの合わせずれによってＩＴＯの端部が欠落することがあり、微細化を考慮した場合、量産化が困難であるという欠点があった。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、基板状態での電気的な検査によって、各画素の不良を検出することにより、検査効率を著しく向上させることができると共に、マスクの合わせずれを生じることなく２回のパターニングによって確実に画素電極の短絡を防止することができる電気光学装置の製造方法及び検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る電気光学装置の製造方法は、アクティブマトリクス基板上の全面に画素電極材料の膜を形成する成膜工程と、前記画素電極材料の膜をパターニングして画素領域内の複数の画素に跨った電極材料膜を形成する第１のパターニング工程と、前記電極材料膜を各画素毎にパターニングして画素電極を形成する第２のパターニング工程とを具備したことを特徴とする。
【００１８】
このような構成によれば、成膜工程において、画素電極材料の膜がアクティブマトリクス基板上の全面に形成される。次に、第１のパターニング工程において画素電極材料の膜をパターニングして画素領域内の複数の画素に跨った電極材料膜を形成し、更に、第２のパターニング工程によって、電極材料膜を各画素毎にパターニングして画素電極を形成する。画素電極を２回のパターニング工程によってパターニングして得ており、画素電極材料の膜剥がれ後の再付着による短絡を防止することができる。また、２回のパターニングにおけるパターン形状が異なることから、マスクの合わせずれが生じることはなく、微細化した場合でも量産性に優れている。１回目のパターニング後の画素材料の基板端面などからの剥れが再付着しても１回目のパターニングを本来の画素の大きさよりも大きくすることで合わせズレの問題や再付着の防止と成り得る。しかも、第１のパターニング工程では複数の画素に跨った電極材料膜が形成されるので、例えば、この電極材料膜に検査用のプローブを電気的に接続することが可能となり、第１のパターニング工程後に電極材料膜を利用した電気特性検査を実施することができる。
【００１９】
また、前記成膜工程並びに第１及び第２のパターニング工程は、アクティブマトリクス基板が複数形成されたアレイ基板に対して実施されることを特徴とする。
【００２０】
このような構成によれば、同時に複数個のアクティブマトリクス基板を製造することができる。
【００２１】
また、前記第１のパターニング工程は、前記アレイ基板上の前記アクティブマトリクス基板形成領域内で前記画素領域を含む領域毎に前記画素電極材料の膜をパターニングすることを特徴とする。
【００２２】
このような構成によれば、第１のパターニング工程後には、１つのアクティブマトリクス基板に対して画素領域を含む領域に１つの電極材料膜が形成されることになり、例えば、各画素上の電極材料膜に検査用のプローブを電気的に接続することで、各画素の電気特性検査を実施することができる。
【００２３】
また、前記成膜工程は、前記画素電極材料の膜の下層に形成された絶縁膜に形成されるコンタクトホールに前記画素電極材料を充填することを特徴とする。
【００２４】
このような構成によれば、第１のパターニング工程後には、１つの電極材料膜と複数のコンタクトホールに充填された画素電極材料とが電気的に接続されることになり、例えば、電気材料膜に検査用のプローブを電気的に接続することで、各画素のコンタクトホールの電気特性検査を実施することが可能となる。
【００２５】
また、前記第１のパターニング工程の後に、前記電極材料膜に接続される端子を形成する工程を更に具備したことを特徴とする。
【００２６】
このような構成によれば、例えば、端子に検査用のプローブを電気的に接続することで、電極材料膜と検査用のプローブとの電気的な接続が可能となる。
【００２７】
また、前記第１のパターニング工程において、前記電極材料膜と前記電極材料膜に接続される端子とを同時に形成することを特徴とする。
【００２８】
このような構成によれば、工程数の増加を抑制することができる。
【００２９】
本発明に係る電気光学装置の検査方法は、アクティブマトリクス基板上において、電極材料膜が各画素毎にパターニングされて画素電極が形成される前に、画素領域内の複数の画素に跨って形成された前記電極材料膜を利用して各画素毎の電気特性を検査する第１の電気特性検査工程を具備したことを特徴とする。
【００３０】
このような構成によれば、第１の電気特性検査工程では、画素領域内の複数の画素に跨ってアクティブマトリクス基板上に形成された電極材料膜を利用して各画素毎の電気特性を検査する。第１の電気特性検査工程によって、例えば、電極材料膜に検査用のプローブを電気的に接続することで、アクティブマトリクス基板完成時に画素電極に接続される部材についての電気特性を検査することができる。
【００３１】
また、本発明に係る電気光学装置の検査方法は、画素領域内の複数の画素に跨ってアクティブマトリクス基板上に形成された電極材料膜を利用して各画素毎の電気特性を検査する第１の電気特性検査工程と、前記電極材料膜が各画素毎にパターニングされて画素電極が形成された状態で各画素の電気特性を検査する第２の電気特性検査工程とを具備したことを特徴とする。
【００３２】
このような構成によれば、第１の電気特性検査工程では、画素領域内の複数の画素に跨ってアクティブマトリクス基板上に形成された電極材料膜を利用して各画素毎の電気特性を検査する。第１の電気特性検査工程によって、例えば、電極材料膜に検査用のプローブを電気的に接続することで、アクティブマトリクス基板完成時に画素電極に接続される部材についての電気特性を検査することができる。第２の電気特性検査工程では、電極材料膜が各画素毎にパターニングされて画素電極が形成された状態で各画素の電気特性が検査される。第１の電気特性検査工程において、画素電極に接続される部材についての電気特性が検査可能であるので、第１の電気特性検査工程の検査結果と併せることで、画素電極の短絡を検査することができる。
【００３３】
また、前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホールを有し、前記第１の電気特性検査工程は、前記コンタクトホール及びスイッチング素子の導通を検査するものであることを特徴とする。
【００３４】
このような構成によれば、第１の電気特性検査工程において、例えば、検査用のプローブを電極材料膜に電気的に接続して、電極材料膜からコンタクトホールに電流を流し、スイッチング素子の端子電流を検出することで、コンタクトホール及びスイッチング素子の導通を検査することができる。
【００３５】
また、前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホールを有し、前記第１の電気特性検査工程は、前記スイッチング素子のリークを検査するものであることを特徴とする。
【００３６】
このような構成によれば、例えば、検査用のプローブを電極材料膜に電気的に接続して、電極材料膜に電圧を印加すると共に、スイッチング素子をオフにすることで、スイッチング素子のリークを検査することができる。
【００３７】
また、前記アクティブマトリクス基板は、前記画素電極を駆動するスイッチング素子及び前記画素電極と前記スイッチング素子とを電気的に接続するためのコンタクトホール並びに前記スイッチング素子に接続された蓄積容量を有し、前記第１の電気特性検査工程は、前記スイッチング素子と前記蓄積容量との間の短絡を検査するものであることを特徴とする。
【００３８】
このような構成によれば、例えば、検査用のプローブを電極材料膜に電気的に接続して、電極材料膜に電圧を印加すると共に、スイッチング素子のオフ電圧を変化させる事で、スイッチング素子・蓄積容量間の微小リークを検査することができる。
【００３９】
また、前記第２の電気特性検査工程は、前記スイッチング素子の導通を検査するものであることを特徴とする。
【００４０】
このような構成によれば、第２の電気特性検査工程によって、スイッチング素子の導通を検査することができる。第１の電気特性検査工程によってスイッチング素子及びコンタクトホールが非導通であることが確認されている場合において、非導通の部位が一方であるときには、それがスイッチング素子であるかコンタクトホールであるかを検出することができる。
【００４１】
また、前記第２の電気特性検査工程は、前記画素電極同士の短絡を検査するものであることを特徴とする。
【００４２】
このような構成によれば、第２の電気特性検査工程によって、例えば、隣接する画素のスイッチング素子をオンにして、一方の画素のスイッチング素子から流した電流が他方の画素のスイッチング素子から検出されるか否かを検査することができる。この場合において、第１の電気特性検査工程によってスイッチング素子及びコンタクトホールが導通していることが確認されているときには、第２の電気特性検査工程の検査結果は、隣接する画素電極同士が短絡しているか否かを示すものとなる。これにより、アクティブマトリクス基板に対する電気的な検査によって、画素電極の欠陥を検出することができる。
【００４３】
また、本発明の電気光学装置の検査方法は、前記第１の電気特性検査工程は、前記アクティブマトリクス基板を加熱して行うことを特徴とする。
【００４４】
上記の構成により、特に、ソース、ドレイン間のＴｒに関わる微小リーク電流を検出する場合、プローブするステージに温度を２５℃〜１５０℃くらいまで掛けて電気特性をみる事を特徴とし、微小電流を増幅して不良画素のリーク電流を検出し易くする。
【発明を実施するための最良の形態】
【００４５】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る電気光学装置の製造方法を示すフローチャートである。本実施の形態は電気光学装置としてＴＦＴ基板を用いた液晶装置の製造方法に適用したものである。図２は本実施の形態によって製造された液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３はアクティブマトリクス基板であるＴＦＴ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図である。図４は本実施の形態によって製造された液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は図１乃至図４の液晶装置の画素構造を詳細に示す断面図である。図６は本実施の形態における画素電極の製造時に使用するレジストマスクを説明するための説明図である。図７は全面に形成したＩＴＯを用いた電気光学装置の検査方法を説明するための説明図である。図８乃至図１０は図７の検査方法を具体的に示すフローチャートである。図１１は電気光学装置であるアクティブマトリクス基板完成後の検査方法を説明するための説明図である。図１２及び図１３は図１１の検査方法を具体的に示すフローチャートである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４６】
本実施の形態は、電気光学装置としてＴＦＴ基板を用いた液晶装置に適用したものであり、生産性に優れたアレイ製造方式によって液晶装置を製造する場合に適用した例を示している。アレイ製造方式においては、１枚のマザーガラス基板から複数のＴＦＴ基板（アクティブマトリクス基板）を切り出す。即ち、製造時に投入したマザーガラス基板を分断することなく成膜及びフォトリソグラフィ工程を繰返して、複数のアクティブマトリクス基板用の各素子をマザーガラス基板上に同時に形成する。そして、マザーガラス基板を分断することで、各アクティブマトリクス基板を得る。
【００４７】
本実施の形態においては、このようなアレイ製造において、マザーガラス基板上に構成された複数のアクティブマトリクスに対する電気特性検査において、ＩＴＯをアクティブマトリクス基板全面に形成した状態での検査を追加実施することを可能にする製造方法を提供するものであり、これにより、完成した液晶装置に対する目視検査でなく基板状態での電気的な検査によって、各画素の不良等を検出するものである。
【００４８】
即ち、本実施の形態は、画素電極をトランジスタ駆動する事で表示させる装置全般に適用することができる。前工程(マザーガラス基板工程)の不良が後工程(対向基板の貼り合せ以降)に流出するような場合において、前工程で不良を確実に判定して後工程への不良品の流出を防止することにより、不良品に対する後工程の余分な費用を削減することができる。従って、基板側の不良を後工程に流出しない装置については、この検査方法は不要である。
【００４９】
先ず、図２乃至図４を参照して本実施の形態を適用する液晶装置の全体構成について説明する。
【００５０】
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板を用いた対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材４１によって貼り合わされている。
【００５１】
ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ基板１０の画素電極９ａ上には、配向処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、配向処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜又は無機膜からなる。
【００５２】
図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図４に示すように、画素領域においては、複数本の走査線３ａと複数本のデータ線６ａとが交差するように配線され、走査線３ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線３ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００５３】
ＴＦＴ３０は走査線３ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００５４】
画素電極９ａは、ＴＦＴ基板１０上にマトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線３ａは、例えば導電性のポリシリコン膜等からなる。また、走査線３ａは、後述するチャネル領域１ａ’に対向して形成されている。すなわち、走査線３ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線３ａに接続されたゲート電極とチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００５５】
図５は、一つの画素に着目した液晶装置の模式的断面図である。
【００５６】
ガラスや石英等の透明基板１０’には、格子状に溝１１が形成されている。この溝１１上に下側遮光膜１２及び第１層間絶縁膜１３を介してＬＤＤ（Lightly Doped Drain）構造をなすＴＦＴ３０が形成されている。溝１１によって、ＴＦＴ基板の液晶５０との境界面が平坦化が容易となる。
【００５７】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層１ａにゲート絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００５８】
ＴＦＴ基板１０上には、マトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。この遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００５９】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００６０】
ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の第１中間導電層１５が形成されている。第１中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。
【００６１】
第１中間導電層１５は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極（下部容量電極）として作用し、容量線１８の一部は固定電位側容量電極として作用する。
【００６２】
容量線１８は、誘電体膜１７を介して第１中間導電層１５と対向配置されることで蓄積容量（図４の蓄積容量７０）を構成する。半導体層１ａに比較的近接した位置に中間導電層１５を形成しており、光の乱反射を効率よく防止することができる。
【００６３】
また、容量線１８は、例えば導電性のポリシリコン膜等からなる上部容量電極と高融点金属を含む金属シリサイド膜等からなる遮光層とが積層された多層構造である。例えば、容量線１８は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドからなる遮光層とＮ型ポリシリコンによる上部容量電極とのポリサイドによって構成される。これにより、容量線１８は、固定電位側容量電極として機能すると共に、光の内部反射を防止する内蔵遮光膜を構成する。
【００６４】
第１中間導電層１５は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。第１中間導電層１５は、画素電位側容量電極としての機能の他、上述したように、内蔵遮光膜としての容量線１８とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。なお、第１中間導電層１５も、容量線１８と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成してもよい。
【００６５】
下部容量電極としての第１中間導電層１５と上部容量電極を構成する容量線１８との間に配置される誘電体膜１７は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７は薄い程よい。
【００６６】
また容量線１８は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１２についても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線１８と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００６７】
また、データ線６ａとソース領域１ｄを電気的に接続するために、第１中間導電層１５と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００６８】
容量線１８上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜１７を貫通するコンタクトホール２４ｂ並びに第２中間導電層１５ｂを介してソース領域１ｄに電気的に接続される。
【００６９】
第３層間絶縁膜１９上及びデータ線６ａ上には、第４層間絶縁膜２５が形成されている。第４層間絶縁膜２５上には画素電極９ａが形成されている。画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，誘電体膜１７を貫通するコンタクトホール２６ｂにより第１中間導電層１５に電気的に接続される。そして、第１中間導電層１５は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向に配向処理されている。
【００７０】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００７１】
一方、対向基板２０には、透明基板２０’上に、ＴＦＴ基板１０のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域（非開口領域）において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向に配向処理されている。そして、ＴＦＴ基板１０と対向基板２０との間に液晶５０が封入されている。ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光が変調されて、階調表示が可能となる。
【００７２】
図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００７３】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴ基板１０の１辺の一部において欠落しており、液晶５０を注入するための液晶注入口７８が形成される。貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶注入口７８より液晶が注入される。液晶注入後に、液晶注入口７８を封止材７９で封止するようになっている。
【００７４】
ＴＦＴ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００７５】
ＴＦＴ基板１０と対向基板２０とは別々に製造され、組立工程において貼り合わされる。アレイ製造の場合には、透明基板１０の元となる透明なマザーガラス基板上に上述した各層を形成して複数のＴＦＴ基板１０が形成されたＴＦＴアレイ基板が得られる。そして、生産性及び歩留まりの観点から、マザーガラス基板の状態で配列されている各ＴＦＴ基板上に、単体に分断した対向基板を各ＴＦＴ基板毎に貼り合わせ、液晶封入後に各ＴＦ基板毎に分断することで、単体の液晶装置を得るチップマウント方式を採用する。
【００７６】
即ち、組立工程では、配向処理終了後の各ＴＦＴ基板１０に対して、シール材４１及び導通材６５（図２参照）を形成する。ＴＦＴ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。次に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。最後に、ＴＦＴ基板１０と対向基板２０とが貼り合わされて構成される各チップ毎に、マザーガラス基板を分断して、単体のチップ（液晶装置）を得る。
【００７７】
次に、電気特性検査の手法について説明する。
【００７８】
先ず、従来の製造方法によって図５の液晶装置を製造した場合の電気特性検査について説明する。この場合には、完成したＴＦＴアレイ基板に対して、電気特性検査を実施する。
【００７９】
上述したように、同一列の各画素のソースは共通のデータ線（ソース線）６ａに接続される。ソース線６ａに接続された実装端子６２（ＰＡＤ）を利用し、これらのＰＡＤを介して各ソース線６ａからＴＦＴ３０のソースに電気特性検査の検査プローブを電気的に接続することができる。同一行の各画素のゲートは、共通の走査線３ａに接続される。走査線３ａを介して各画素のゲートにオン，オフ電圧を印加することができる。同一行の各画素のドレインは、夫々蓄積容量７０を構成する容量線１８を介して共通接続される。ＰＡＤにプローブを接続することで、蓄積容量７０を介して図示しない電気特性検査装置の端子をドレインに接続することができる。
【００８０】
いま、各ＴＦＴ基板１０の画素電極９ａ同士の短絡を検査するものとする。この場合には、上述したように、画素電極９ａには電気特性検査のプローブを接続することができないことから、ＴＦＴアレイ基板の各ＴＦＴ基板１０に夫々形成されたパッド（ＰＡＤ）を利用して、電気特性検査のプローブをソース及びドレイン（容量線１８）に電気的に接続する。
【００８１】
この状態で、ＴＦＴ３０のゲートにオン電圧を印加し、ソースから電流を流してドレインに電流が流れるかを判定する。即ち、容量線１８に電圧が印加されていることを検出する。これにより、コンタクトホール２６ａにおけるコンタクト不良を検出することができる。
【００８２】
次に、プローブを隣接した２つの画素のソースＳo1 ，Ｓo2 に接続する。この状態で、各画素のゲートＧ1 ，Ｇ2 にオン電圧を印加し、一方の画素のソースＳo1に電流を流す。この場合に、一方の画素のソースＳo1−チャンネル−ドレインＤ1 −画素電極９ａを介して他方の画素の画素電極９ａ−ドレインＤ2 −チャネル−ソースＳo2に電流が流れれば、画素電極９ａ同士が短絡しているものと判断することができる。
【００８３】
しかし、図５のコンタクトホール２６ｂにおけるコンタクト不良が生じている場合には、画素電極９ａ同士が短絡している場合でも、他方の画素のソースＳo2に電流は流れない。即ち、この場合には、画素電極９ａ同士が短絡しているか否かの検査ができない。このため、従来、画素電極９ａの短絡等を検査するためには、実際に液晶５０を封入して、画素電極９ａと対向基板２０との間に電圧を印加して各画素を駆動することで、目視によって検査していた。
【００８４】
これに対し、本実施の形態においては、図１に示す製造及び検査方法を採用することによって、ＴＦＴアレイ基板上での電気的な検査によって、画素電極９ａの短絡等の画素欠陥の検出を可能にしている。なお、図１のＰＡＤ形成工程は検査プローブを直接ＩＴＯ膜に接続する場合には、不要である。
【００８５】
図１のステップＳ1 は、図５の第４層間絶縁膜２５の形成工程に続いて実施される。ステップＳ1 では、第４層間絶縁膜２５が形成されたＴＦＴアレイ基板の全面に透明な画素電極材料であるＩＴＯが形成される。次のステップＳ2 では、各チップ形成領域毎にフォトレジストを形成する。図６は斜線によってこの場合のフォトレジストの形成領域を示している。図６はマザーガラス基板上の各ＴＦＴ基板の形成領域（以下、チップ形成領域という）のうちの４つのチップ形成領域１１１を示している。即ち、ステップＳ2 ではチップ形成領域１１１毎にマスクを形成する。
【００８６】
次のステップＳ3 においてエッチングが行われ、斜線に示すように、ＴＦＴアレイ基板上のＩＴＯはチップ形成領域１１１毎に分離されて電極材料膜としてのＩＴＯ膜１１０が得られる。ステップＳ4 においては、レジストが剥離除去される。即ち、この時点において、各チップ形成領域１１１内の全ての画素のコンタクトホール２６ｂはチップ毎に画素領域１１３（上述した表示領域に相当）の全面に形成されたＩＴＯ膜１１０によって電気的に共通接続される。
【００８７】
図７はこの場合における隣接した３つの画素の断面を模式的に示している。図７において図５と対応する部分には図５の符号を付してある。図７に示すように、画素電極９ａのパターニングは行われておらず、ＩＴＯ膜１１０は隣接する画素同士で接続されている。
【００８８】
次に、ステップＳ5 において、各チップ形成領域１１１には夫々ＰＡＤ１１２が形成される。各ＰＡＤ１１２は、夫々チップ形成領域１１１内のＩＴＯ膜１１０に電気的に接続されるようになっている。こうして、図７に示すように、全てのコンタクトホール２６ｂは電気的に共通接続されてＰＡＤ１１２に接続されることになる。ＰＡＤ１１２とＩＴＯ膜１１０とは、同一工程において同時に形成することも可能である。
【００８９】
本実施の形態においては、ＩＴＯ膜１１０を各チップ形成領域１１１毎に画素領域１１３の全域に形成した状態で、第１回目の電気特性検査を実施する（ステップＳ6 ）。第１回目の電気特性検査は３つの検査、即ち、第１コンタクト検査、リーク検査及び第１短絡検査を含んでいる。図８はこのうち第１コンタクト検査を説明するためのものである。
【００９０】
図８のステップＳ11において、先ず、ＰＡＤ１１２を介してＩＴＯ膜１１０に電流を流す。次に、ステップＳ12において、図７に示すゲートＧ1 にオン電圧を印加する。この状態で、ソースＳo1に流れる電流を、データ線６ａに接続された図示しないＰＡＤを介して検出する。即ち、この場合の電流経路は、ＩＴＯ膜１１０−コンタクトホール２６ｂ，２６ａ、ドレイン領域１ｅ、チャネル１ａ’、ソース領域１ｄ、コンタクトホール２４ａ及びデータ線６ａとなる。ソースＳo1に電流が流れた場合には、図７の最左の画素のコンタクトホール２６ｂ，２６ａが導通していることが分かる。各データ線６ａに接続されたＰＡＤに流れる電流を順次検出することで、１ラインの全画素のコンタクトホール２６ｂ，２６ａの検査が可能である。
【００９１】
同様にして、次の画素についてステップＳ12，Ｓ13を繰り返す。即ち、例えば、次にゲートＧ2 にオン電圧を印加し、各データ線６ａに接続されたＰＡＤに流れる電流を順次検出する。以後同様にして、全ラインの全画素のコンタクトホール２６ｂ，２６ａの検査を行う。
【００９２】
このように、各チップ形成領域１１１の画素領域１１３の全域にＩＴＯ膜１１０が分離されることなく形成されていることから、ＩＴＯ膜１１０に検査プローブを接続するための１つのＰＡＤ１１２によって、ＩＴＯ膜１１０に直接電流を流すことができる。本実施の形態の第１コンタクト検査においては、ＩＴＯ膜１１０からの電流を、コンタクトホール２６ｂ，２６ａ及びＴＦＴ３０を介してデータ線６ａから取り出しており、コンタクトホール２６ｂ，２６ａが導通していることを確認することができる。
【００９３】
次に、図９に示すリーク検査について説明する。
【００９４】
図９のステップＳ21において、先ず、ＰＡＤ１１２を介してＩＴＯ膜１１０に電圧を印加する。次に、ステップＳ22において、ゲートＧ1 にオフ電圧を印加する。これにより、ＴＦＴ３０はオフとなる。この状態で、ソースＳo1に流れる電流を、データ線６ａに接続された図示しないＰＡＤを介して検出する。ＴＦＴ３０がオフであるので、リークが生じていなければ、ソースＳo1には電流は流れない。従って、ソースＳo1に流れる電流によって、ソース・ドレイン間のリークを検出することができる。
【００９５】
第１コンタクト検査と同様に、他の画素についても検査を実施する。
【００９６】
なお、上述したように、従来の電気特性検査においては、蓄積容量７０を介してドレインに接続するようになっていることから、蓄積容量７０が直流分を通過させることができないので、ソース・ドレイン間のリークを検出することはできなかった。
【００９７】
これに対し、本実施の形態においては、ＩＴＯ膜１１０とドレインとを、コンタクトホール２６ｂ，２６ａを介して電気的に直接接続していることから、ソース・ドレイン間のリークの検出が可能である。
【００９８】
次に、図１０に示す第１短絡検査について説明する。
【００９９】
図１０のステップＳ31において、先ず、ＰＡＤ１１２を介してＩＴＯ膜１１０に電圧を印加する。次に、ステップＳ32において、ゲートＧ1 にオフ電圧を印加する。これにより、ＴＦＴ３０はオフとなる。この状態で、蓄積容量Ｃ1 に流れる電流を図示しないＰＡＤを介して検出する。ＴＦＴ３０がオフであり、リークが生じていなければ、蓄積容量Ｃ1 （容量線１８）から電流を検出することはできない。従って、蓄積容量Ｃ1 に流れる電流によって、ドレイン・蓄積容量Ｃ1 （容量線１８）間のリークを検出することができる。
【０１００】
なお、第１コンタクト検査と同様に、他の画素についても同様に検査を実施する。
【０１０１】
次に、図１のステップＳ7 において、画素電極９ａをパターニングするためのフォトレジストを形成する。図６の網線はステップＳ7 で形成するフォトレジストのパターンを示している。即ち、ステップＳ7 では、各チップ形成領域内の画素領域１１３内の各画素電極９ａ毎にフォトレジストを形成する。
【０１０２】
次のステップＳ8 においてエッチングが行われ、網線に示すように、ＴＦＴアレイ基板上の各チップ形成領域１１１上のＩＴＯ膜１１０は、画素毎に分離される。次のステップＳ9 において、レジストが剥離除去される。これにより、各チップ形成領域１１１内の各画素毎に分離された画素電極９ａが形成される。
【０１０３】
なお、ステップＳ7 の処理前において、ＰＡＤがＴＦＴ基板１０から露出していることがある。この場合には、ステップＳ7 においてＰＡＤのエッチングを防止するためにＰＡＤ上にフォトレジストを形成するパターニングを施す必要がある。
【０１０４】
画素電極９ａはコンタクトホール２６ｂに電気的に接続される。図１１はこの場合における隣接した３つの画素の断面を模式的に示している。図１１において図５と対応する部分には図５の符号を付してある。図１１に示すように、図７のＩＴＯ膜１１０がパターニングされて画素電極９ａが形成されている。即ち、隣接する画素電極９ａ同士は電気的に分離されている。ステップＳ9 までの工程によって、配向膜形成前の完成したＴＦＴアレイ基板が得られる。
【０１０５】
次に、ステップＳ10において、完成したＴＦＴアレイ基板に対して、２，３回目の電気特性検査を実施する。第２回目の電気特性検査は第２コンタクト検査であり、第３回目の電気特性検査は第２短絡検査である。
【０１０６】
図１２はこのうち第２コンタクト検査を説明するためのものである。
【０１０７】
図１２のステップＳ41において、先ず、図示しないＰＡＤからデータ線６ａを介して図１１に示すソースＳo1に電流を流す。次に、ステップＳ42においてゲートＧ1 にオン電圧を印加する。そうすると、ソースＳo1からの電流は、ゲートＧ1 下のチャネルを介してドレインＤ1 に流れ（ステップＳ43）、ドレインＤ1 に接続された蓄積容量Ｃ1 （容量線１８）に電圧が生じる。ステップＳ44において、容量線１８に生じた電圧を検出する。容量線１８に電圧が生じていることによって、ソースからドレインまでの間のコンタクトが正常であることが分かる。
【０１０８】
なお、第２コンタクト検査においても、第１コンタクト検査と同様に、他の全ての画素について検査を実施する。
【０１０９】
この第２コンタクト検査は、ソースからドレインまでの間のコンタクト不良を検出することができる。従って、第１コンタクト検査の結果を併せると、コンタクト不良が、ソース領域１ｄからドレイン領域１ｅまでの間にあるか、蓄積容量７０を含みドレイン領域１ｅと画素電極９ａとの間にあるかを特定することができる。
【０１１０】
図１３は第２短絡検査を説明するためのものである。図１３は画素電極９ａ相互間の短絡を検出するための検査である。第２短絡検査では、隣接する２画素に流れる電流を調べる。
【０１１１】
即ち、図１３のステップＳ51において、先ず、図示しないＰＡＤからデータ線６ａを介して隣接する２画素のうちの一方の画素のソースＳo1に電流を流す。次に、ステップＳ52において一方の画素のゲートＧ1 にオン電圧を印加する。第１コンタクト検査によって異常がなかったものとすると、ソースＳo1と画素電極９ａとの間は導通状態である。
【０１１２】
次のステップＳ53において、他方の画素のゲートＧ2 にオン電圧を印加する。第１コンタクト検査によって異常がなかったものとすると、他方の画素の画素電極９ａとソースＳo2との間は導通状態である。ステップＳ54において、他方の画素のソースＳo2に流れる電流を検出する。
【０１１３】
第１コンタクト検査において、検査を行っている２つの画素に異常が発生してないものとすると、画素電極９ａ相互間に短絡が生じていなければソースＳo2には電流は流れず、画素電極９ａ相互間に短絡が生じていればソースＳo2に電流が流れる。即ち、第１コンタクト検査によって一方及び他方の画素に異常がなかったものとすると、ソースＳo1からの電流は、ゲートＧ1 下のチャネル−ドレインＤ1 −一方の画素のコンタクトホール２６ａ，２６ｂ−一方の画素の画素電極９ａ−他方の画素画素電極９ａ−他方の画素のコンタクトホール２６ｂ，２６ａ、ドレインＤ2 −ゲートＧ2 下のチャネルを介してソースＳo2に流れる。
【０１１４】
このように、第２コンタクト検査は、第１コンタクト検査によって異常が生じていない画素について、画素電極９ａ同士の短絡を確実に検出することを可能にする。
【０１１５】
ところで、図１ではＴＦＴアレイ基板の完成前の製造の過程で１回目の電気特性検査を実施している。しかし、図１の製造方法によってＴＦＴアレイ基板を製造することによって、検査工程の有無に拘わらず、ＩＴＯの欠落を防止することができるという効果を有する。
【０１１６】
即ち、図１では、ステップＳ2 〜Ｓ4 及びステップＳ7 〜Ｓ9 の２回のパターニングによって画素電極９ａを形成している。２回のパターニング（ダブルＩＴＯ）によって、従来と同様に、マザーガラス基板端部等において膜剥がれが生じたＩＴＯの再付着による欠陥を防止することができる。
【０１１７】
更に、本実施の形態においては、ステップＳ2 〜Ｓ4 のパターニングとステップＳ7 〜Ｓ9 のパターニングとでは、異なるマスクを用いた異なるパターン化を実施している。即ち、ステップＳ2 〜Ｓ4 のパターニングでは、チップ形成領域１１１毎のパターニングを実施しており、画素領域１１３内はエッチングされない。そして、ステップＳ7 〜Ｓ9 のパターニングでは、各チップ形成領域１１１の画素領域１１３内において、各画素毎に画素電極９ａを形成するパターニングを実施する。
【０１１８】
即ち、画素電極９ａの形状を決定するパターニングは１回のみとなる。従って、画素電極９ａをパターニングする際のマスクずれによるＩＴＯの欠落は生じることはなく、画素電極９ａを高精度にパターン化することができる。これにより、微細化した場合でも量産化が可能である。
【０１１９】
なお、本実施の形態においては、各チップ形成領域１１１の縁辺部近傍においては、ステップＳ3 及びステップＳ8 の２回のエッチングが実施され、各チップ形成領域１１１の中央部側においては、ステップＳ8 の１回のエッチングが実施される。従って、本実施の形態において製造された液晶装置は、図３に示すように、２回エッチングが施された部分と１回エッチングが施された部分とで段差１１５が生じている。
【０１２０】
このように本実施の形態においては、画素電極９ａの形成に際して、少なくとも画素領域１１３を含む領域全面に画素毎に分離されていないＩＴＯ膜１１０を形成する工程を有して、ＩＴＯ膜１１０に検査装置の検査プローブを接続することができることから、各画素のコンタクトホールの導通検査を電気的に実施することを可能にしている。これにより、画素電極９ａのパターン化後における隣接した２画素間の導通検査によって、画素電極９ａ同士の短絡を確実に検出することができる。また、ＩＴＯ膜１１０に検査プローブを接続することで、電気的には検査プローブをドレイン領域に直接接続することができ、ソース・ドレイン間のリーク検査も可能である。また画素電極９ａの形成に際して、２回のパターニングを実施していることから、膜剥がれしたＩＴＯの再付着を防止することができると共に、１回目と２回目とで異なるマスクパターンを採用していることから、マスクの合わすずれを防止することができ、微細化された電気光学装置の量産化が可能である。
【０１２１】
なお、上記実施の形態においては、画素領域１１３の全面に分割されていないＩＴＯ膜１１０を形成する例を説明したが、各画素上のＩＴＯ膜に検査プローブを電気的に接続可能であればよく、例えば、画素領域１１３を２分割又は４分割等して、各分割領域毎に画素毎に分離されていないＩＴＯ膜を形成してもよい。
【０１２２】
また、図１では３回の電気特性検査を実施する例を説明したが、例えば、ソース・ドレイン間のリーク検査等は１回目の電気特性検査のみによって検出可能であり、必ずしも２，３回の電気特性検査を実施する必要はない。
【０１２３】
また、上記上記実施の形態においては、ＴＦＴアレイ基板の状態で製造するアレイ製造の例を説明したが、マザーガラス基板上に１個のＴＦＴ基板のみを形成する場合にも同様に適用可能であることは明らかである。
【０１２４】
なお、１回目の電気特性検査に際して、アクティブマトリクス基板を加熱して行うと、温度依存性により、微小リーク電流を感度よく検出することができる。例えば、ソース・ドレイン間のトランジスタに関して微小リーク電流を検出する場合には、プローブするステージに温度を２５℃〜１５０℃くらいまで掛けて、電気特性検査を行う。これにより、微小電流の増幅効果があり、不良画素のリーク電流を検出し易くすることができる。
【０１２５】
なお、上記実施の形態では、電気光学装置（表示装置）として、液晶装置に適用した場合、つまり、画素電極をトランジスタを使用して駆動する表示装置について説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ（フィールドエミッションディスプレイ）装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター等を用いた小型テレビ、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた装置などの各種の電気光学装置や、また、液晶を用いた駆動表示装置(携帯電話、ＰＨＳ、時計、パソコン画面、ＰＤＡ等)に適用できる。特に、表示装置の画素１つ１つが微細化されて、画素１つにプローブの針を当てて評価が困難で、マザー基板のみでの電気特性が検出不可能な場合に、有用な技術である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の一実施の形態に係る電気光学装置の製造方法を示すフローチャート。
【図２】本実施の形態によって製造された液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】アクティブマトリクス基板であるＴＦＴ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。
【図４】本実施の形態によって製造された液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】図１乃至図４の液晶装置の画素構造を詳細に示す断面図。
【図６】本実施の形態における画素電極の製造時に使用するレジストマスクを説明するための説明図。
【図７】全面に形成したＩＴＯを用いた電気光学装置の検査方法を説明するための説明図。
【図８】図７の検査方法を具体的に示すフローチャート。
【図９】図７の検査方法を具体的に示すフローチャート。
【図１０】図７の検査方法を具体的に示すフローチャート。
【図１１】電気光学装置であるアクティブマトリクス基板完成後の検査方法を説明するための説明図。
【図１２】図１１の検査方法を具体的に示すフローチャート。
【図１３】図１１の検査方法を具体的に示すフローチャート。
【符号の説明】
【０１２７】
１ａ…半導体層、１ｄ…ソース領域、１ｅ…ドレイン領域、３ａ…ゲート電極、１１…走査線、２６ａ，２６ｂ…コンタクトホール、３０…ＴＦＴ、１１０…ＩＴＯ膜、１１１…チップ形成領域、１１２…ＰＡＤ、１１３…画素領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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