(57)【要約】【課題】集積回路内に形成される降圧コンバータなどとして実現される電圧変換回路３１において、内部回路の動作を安定させつつ、低電圧化に適して、回路規模や消費電力を小さくする。【解決手段】スイッチ回路３３を駆動するパルス信号生成回路３２を、一定周波数で、基準となる基準パルス信号Ｖ３を発生する基準パルス信号生成回路４１と、前記基準パルス信号Ｖ３を遅延する遅延回路４２と、遅延時間を設定する遅延時間制御回路４３と、遅延パルス信号Ｖ４と前記基準パルス信号Ｖ３との遷移を検知し、前記遅延回路４２での遅延時間に応じた時間幅を有する制御信号Ｘ１，Ｘ２を生成する駆動回路４４とを備えて構成する。したがって、ＰＷＭ変調で出力電圧Ｖ２を制御して、リップル電圧を一定に抑制し、内部回路の動作を安定させることができる。また、シフトレジスタなどで構成し、低電圧化に適応できる。【選択図】  図１
2005006471.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ回路が電源電圧をスイッチングし、その出力電圧を平滑化して出力するとともに、パルス信号生成回路が、所望とする出力電圧を得るためのスイッチパルス信号を生成し、前記スイッチ回路のトランジスタに与えるようにした電圧変換回路において、
前記パルス信号生成回路は、
一定周波数で、基準となる基準パルス信号を発生する基準パルス信号生成回路と、
前記基準パルス信号を遅延する遅延回路と、
前記遅延回路での遅延時間を設定する遅延時間制御回路と、
前記遅延回路からの遅延パルス信号と前記基準パルス信号との遷移を検知し、前記遅延回路での遅延時間に応じた時間幅を有する前記スイッチパルス信号を生成し、前記トランジスタを駆動する駆動回路とを含むことを特徴とする電圧変換回路。
【請求項２】
前記遅延回路は、
前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、
前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、
前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する選択回路とを備え、
前記遅延時間制御回路は、前記選択回路を選択制御することで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させることを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記遅延回路は、
前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、
前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、
前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択する第１の選択回路と、
前記第１の選択回路からの出力信号を任意時間遅延し、１または複数の出力端子を有する任意時間遅延回路と、
前記第１の選択回路からの出力信号または前記任意時間遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する第２の選択回路とを備え、
前記遅延時間制御回路は、前記第１および第２の選択回路を選択制御ずることで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させることを特徴とする請求項１記載の電圧変換回路。
【請求項４】
前記電源電圧よりも低い前記平滑化された出力電圧を、前記基準パルス信号生成回路、前記遅延回路、前記遅延時間制御回路および前記駆動回路の電源電圧として印加するとともに、
前記駆動回路は、昇圧レベルシフタと、起動信号生成回路と、起動制御回路とを備え、入力電源電圧で駆動されるこれらの回路によって、前記スイッチ回路は電源電圧を強制的にスイッチングし、前記基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路への電源電圧を立ち上げることを特徴とする請求項１〜３の何れか１項に記載の電圧変換回路。
【請求項５】
前記遅延回路、前記基本遅延回路、前記追加遅延回路および前記任意時間遅延回路は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続して成ることを特徴とする請求項１〜４の何れか１項に記載の電圧変換回路。
【請求項６】
前記単位時間遅延素子は、フリップフロップ回路であることを特徴とする請求項５記載の電圧変換回路。
【請求項７】
前記駆動回路は、スイッチパルス生成回路と、バッファ回路から成るスイッチ制御回路とを備えて構成され、前記スイッチパルス生成回路が、フリップフロップ回路で構成されていることを特徴とする請求項１記載の電圧変換回路。
【請求項８】
前記スイッチ回路は、Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて成り、
前記駆動回路は、
任意の遅延時間を有し、相互に直列に接続される２つの遅延回路と、
１段目の遅延回路の出力を論理否定するインバータ回路と、
入力信号と２段目の遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを有し、
前記インバータ回路の出力を第１の制御信号として前記スイッチ回路のＰ型トランジスタの制御端子に出力し、前記論理和の否定回路の出力を第２の制御信号として前記スイッチ回路のＮ型トランジスタの制御端子に出力するスイッチパルス生成回路を備えていることを特徴とする請求項１〜７の何れか１項に記載の電圧変換回路。
【請求項９】
前記遅延時間制御回路は、
前記出力電圧を電源電圧として供給される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、
前記レプリカ回路から出力される動作速度を示す信号を入力信号とし、検出された動作速度に応じて、前記遅延回路の複数の出力端子のうち１つの出力端子を選択するための選択信号を出力する選択信号生成回路とを備えていることを特徴とする請求項１〜８の何れか１項に記載の電圧変換回路。
【請求項１０】
前記レプリカ回路は、
動作状態を検出するためのパルスを発生する動作状態検出パルス生成回路と、
前記動作状態検出パルス生成回路からの入力パルスに対して、前記内部回路の中で、信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行うとともに、複数に分割されるクリティカルパス回路と、
前記クリティカルパス回路の各部分から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスに応答してラッチし、その出力信号を動作状態信号として前記選択信号生成回路に送出するラッチ回路とを備えて構成されることを特徴とする請求項９記載の電圧変換回路。
【請求項１１】
前記クリティカルパス回路は２つに分割され、
前記ラッチ回路は、
前半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第１のラッチ回路と、
後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第２のラッチ回路と、
前記後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの１周期後にラッチする第３のラッチ回路とを備えて構成されることを特徴とする請求項１０記載の電圧変換回路。
【請求項１２】
前記選択信号生成回路は、前記レプリカ回路の動作状態の履歴を表すフラグ信号を生成するフラグ信号生成回路を有し、前記フラグ信号の値によって、前記レプリカ回路の出力信号から要求される遅延時間の増減動作と、それとは異なる遅延時間の増減動作とのうち、いずれかを選択し、前記遅延回路の出力端子の選択を行うことを特徴とする請求項９〜１１の何れか１項に記載の電圧変換回路。
【請求項１３】
前記請求項１〜１２の何れか１項に記載の電圧変換回路を備えていることを特徴とする半導体集積回路装置。
【請求項１４】
前記請求項１３記載の半導体集積回路装置を備えていることを特徴とする携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の動作に最適な電源電圧を供給する電圧変換回路、ならびにそれを備えている半導体集積回路装置および携帯端末に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等が実行される集積回路においては、製造プロセスのばらつきや、電源変動、温度変化等に対して、常に正常な動作を行わせるために、大きな設計マージンを設ける必要がある。つまり、各種の変動等によって遅延時間が増加しても、集積回路全体の動作が１クロック内に収まるように設計する必要がある。それに加え、すべての条件が最悪になっても動作するよう、集積回路には充分高い電源電圧が印加される。
【０００３】
しかしながら、これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知し、該集積回路の動作に必要最低限の電源電圧を与えられるように、電源電圧の制御を行う電圧変換回路の開発が進められている。
【０００４】
図２３は、典型的な従来技術の電圧変換回路１の概略構成図である。この電圧変換回路１は、特開平１０−２４２８３１号公報に開示されているものである。本図に示すように、この電圧変換回路１は、デューティ比制御回路２、バッファ回路３、フィルタ回路４、クリティカルパス回路５、遅延回路６、正否判定回路７および加算器８を備えて構成されている。
【０００５】
前記デューティ比制御回路２は、バッファ回路３からの出力電圧の可変動作を制御する回路であり、カウンタ１１と比較回路１２とを有している。カウンタ１１は、０〜２ｎ  −１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路１２に送出する。なお、カウント数２ｎ  −１の次は、０に復帰する。また、比較回路１２には、前記信号ＮＡの他に、加算器８からｎビットの信号ＮＢが入力されている。
【０００６】
比較回路１２は、バッファ回路３を構成するＰＭＯＳトランジスタｍｐおよびＮＭＯＳトランジスタｍｎのオン／オフ制御を行う回路であり、各トランジスタｍｐ，ｍｎのゲートには、比較回路１２から制御信号ｘ１，ｘ２がそれぞれ供給されている。なお、比較回路１２は、信号ＮＡが０となったときに制御信号ｘ１，ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号ｘ１，ｘ２の電圧レベルをＨレベルとする。
【０００７】
バッファ回路３において、ＰＭＯＳトランジスタｍｐのソースにはＨレベルの第１の電源電圧（ここではＶＤＤ）が印加されており、ＮＭＯＳトランジスタｍｎのソースにはＬレベルの第２の電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタｍｐ，ｍｎのドレインは互いに接続されており、その接続ノードはバッファ回路３の出力端とされている。
【０００８】
したがって、制御信号ｘ１，ｘ２がＬレベルである場合、ＰＭＯＳトランジスタｍｐはオンとなり、ＮＭＯＳトランジスタｍｎはオフとなるので、バッファ回路３の出力電圧は、第１の電源電圧（ＶＤＤ）に等しくなる。一方、制御信号ｘ１，ｘ２がＨレベルである場合、ＰＭＯＳトランジスタｍｐはオフとなり、ＮＭＯＳトランジスタｍｎはオンとなるので、バッファ回路３の出力電圧は、第２の電源電圧（接地電圧）に等しくなる。すなわち、バッファ回路３の出力電圧は、信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状の電圧信号ｖ１となる。
【０００９】
この電圧信号ｖ１は、インダクタｌおよびキャパシタｃから成るフィルタ回路４によって平滑化されて、出力電圧ｖ２となる。この出力電圧ｖ２は、同一基板上に形成された内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧ｖ２は、クリティカルパス回路５の電源電圧としても利用される。
【００１０】
前記したバッファ回路３を構成するＰＭＯＳトランジスタｍｐがオンとなり、ＮＭＯＳトランジスタｍｎがオフとなる時間（すなわち、制御信号ｘ１，ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタｍｐがオフとなり、ＮＭＯＳトランジスタｍｎがオンとなる時間（すなわち、制御信号ｘ１，ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路４の出力電圧ｖ２は、一般に、次の（１）式によって求めることができる。
【００１１】
ｖ２＝（Ｔ１／（Ｔ１＋Ｔ２））＊ＶＤＤ                    …（１）
ここで、上式中のオン時間Ｔ１（右辺分子）は、前記電圧信号ｖ１のパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は、前記電圧信号ｖ１のパルス周期を表している。すなわち、出力電圧ｖ２を所望とする前記集積回路の動作に必要最低限の電源電圧に制御するためには、電圧信号ｖ１におけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが理解される。
【００１２】
そこで、上記構成から成る電圧変換回路１では、加算器８から比較回路１２に入力される信号ＮＢの値を変えることによって、オン時間Ｔ１（パルス幅）を変化させ、バッファ回路３から出力される電圧信号ｖ１のデューティ比を制御している。これによって、前記内部回路に供給する駆動電圧（出力電圧ｖ２）を制御することができる。（以下では、このようなデューティ比制御方式をパルス幅変調（ＰＷＭ）方式と呼ぶ。）また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路５の動作速度を検出する方法が採用されている。
【００１３】
クリティカルパス回路５は、出力電圧ｖ２が供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路５の電源電圧としては、フィルタ回路４の出力電圧ｖ２が印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧が、このクリティカルパス回路５によってモニタされることになる。なお、ここでは、クリティカルパス回路５の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１４】
フィルタ回路４の出力電圧ｖ２によってクリティカルパス回路５が動作可能である場合、クリティカルパス回路５は正否判定回路７に対して所定のデータを送出する。このとき、正否判定回路７には、クリティカルパス回路５から送出された前記データが直接入力されるだけでなく、遅延回路６によって前記データを予め定める時間だけ遅延させた遅延データも入力される。
【００１５】
正否判定回路７に対してクリティカルパス回路５から直接データが入力されない場合、該正否判定回路７は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路４の出力電圧ｖ２）が低過ぎると判断し、駆動電圧ｖ２を上げるために信号ＮＢの値を１だけ増加する信号ｓ１を加算器８に送出する。
【００１６】
これに対して、正否判定回路７に対して遅延回路６を介した遅延データが入力された場合、該正否判定回路７は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号ｓ２を加算器８に送出する。
【００１７】
さらにまた、正否判定回路７に対して、クリティカルパス回路５から直接データは入力されるが、遅延回路６を介した遅延データは入力されない場合、該正否判定回路７は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算器８には前記信号ｓ１，ｓ２を送出しない。
【００１８】
正否判定回路７から信号ｓ１が入力された場合、加算器８は信号ＮＢの現在値に１を加えた値をデューティ比制御回路２に供給する。一方、正否判定回路７から信号ｓ２が入力された場合、加算器８は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路２に供給する。
【００１９】
このように、上記構成から成る電圧変換回路１においては、クリティカルパス回路５、遅延回路６および正否判定回路７によって、電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧ｖ２）を下げるように、逆に検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧を上げるように、電圧信号ｖ１のデューティ比を制御している。
【００２０】
以上のように、特開平１０−２４２８３１号公報で示されているような、クリティカルパス回路５の動作速度を検出する回路とデューティ比制御回路２とを用いた電圧変換回路１は、出力電圧ｖ２の可変範囲が広く、一般的な集積回路の降圧回路として有益であることが理解される。
【００２１】
しかしながら、上述の従来技術では、デューティ比を制御するために用いるカウンタ回路１１は、前記電圧信号ｖ１の周波数の６４倍の周波数で高速動作するので、それ自身での消費電力が高いという問題がある。たとえば、前記パルス状の電圧信号ｖ１の周波数を１ＭＨｚとすると、６４ＭＨｚにもなる。
【００２２】
一般に、内部回路の電源電圧が低い場合や負荷電流が小さい場合は、集積回路全体の消費電力が小さくなるので、降圧回路自体の消費電力の比率は相対的に大きくなる。そのため、降圧回路自体の消費電力も削減する必要があり、上記技術に基づく降圧回路では、内部回路が低電源電圧で動作する場合には不利である。たとえば、電源電圧０．５Ｖで駆動するデバイスを用いた内部回路の消費電力は、電源電圧３Ｖで駆動するデバイスを用いた内部回路の消費電力に比べて、１／３６となる。このように、前記内部回路の電源電圧や負荷電流が小さい場合は、消費電力における前記降圧回路の影響が極めて大きくなる。
【００２３】
また、出力電圧ｖ２の可変範囲を広くするために必要となる加算器８等の制御に必要な回路の規模が大きくなるという問題がある。このことは、降圧回路全体の回路規模の増加を招き、これによってもまた、降圧回路自体の消費電力の増加を引き起こす。
【００２４】
以上のことから、本件発明者は、特開２００２−１５３０５０号公報や特開２００２−２２３５６４号公報において、出力電圧の低電圧化に適した、回路規模や消費電力を削減した降圧回路を提案している。それらの従来技術による電圧変換回路２１を、図２４に示す。図２４において、図２３の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。この電圧変換回路２１では、パルス信号生成回路２２が前記スイッチ回路３を駆動する。前記パルス信号生成回路２２は、基準パルス信号生成回路２３と、遅延回路２４と、遅延時間制御回路２５と、スイッチタイミング制御回路２６とを備えて構成されている。
【００２５】
前記基準パルス信号生成回路２３で生成された予め定める単位時間の基準パルス信号ｖ３は、遅延回路２４に与えられ、遅延時間制御回路２４で設定された遅延時間だけ遅延された遅延パルス信号ｖ４が作成される。前記遅延パルス信号ｖ４は、スイッチタイミング制御回路２６に与えられ、前記制御信号ｘ１，ｘ２の電圧レベルをＬレベルとする。前記遅延パルス信号ｖ４は、トリガ用に前記基準パルス信号生成回路２２へフィードバックされ、該基準パルス信号生成回路２２は、この遅延パルス信号ｖ４に応答して、次の基準パルス信号ｖ３を出力する。
【００２６】
したがって、前記スイッチ回路３において、ＰＭＯＳトランジスタｍｐは遅延された遅延パルス信号ｖ４が入力されている間だけオンし、こうして遅延回路２４での遅延時間の周期で、前記予め定める単位時間の基準パルス信号ｖ３の期間だけオンデューティとなるパルス周波数変調（ＰＦＭ）でスイッチ回路３が駆動され、前記遅延時間制御回路２４で設定された遅延時間が短くなる程、高い周波数、したがって前記出力電圧ｖ２が高くなる。
【００２７】
【特許文献１】
特開平１０−２４２８３１号公報（公開日：平成１０年９月１１日）
【００２８】
【特許文献２】
特開２００２−１５３０５０号公報（公開日：平成１４年５月２４日）
【００２９】
【特許文献３】
特開２００２−２２３５６４号公報（公開日：平成１４年８月９日）
【００３０】
【発明が解決しようとする課題】
上述の従来技術では、前記特開平１０−２４２８３１号のような高速なカウンタ回路１１が必要とならず、回路規模や消費電力が小さく、出力電圧の低電圧化に適した電圧変換回路を実現することができる。しかしながら、前記特開平１０−２４２８３１号では、制御信号ｘ１，ｘ２は、パルス幅変調されるのに対して、これらの特開２００２−１５３０５０号や特開２００２−２２３５６４号では、上述のようにパルス周波数変調される。
【００３１】
ここで、出力電圧のリップル電圧は、パルス周波数によって変化し、該パルス周波数の２乗に反比例する。したがって、遅延時間が長くなってパルス周期が長くなる程、該リップル電圧は大きくなる。すると、図２４では図示していないけれども、前記遅延時間制御回路２４が遅延時間を決定するにあたって参照するレプリカ回路の判定結果に誤りが生じる可能性があり、前記出力電圧ｖ２を供給する内部回路の動作が不安定になるという問題がある。
【００３２】
本発明の目的は、内部回路の動作を安定させつつ、出力電圧の低電圧化に適した回路規模や消費電力の小さい電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末を提供することである。
【００３３】
【課題を解決するための手段】
本発明の電圧変換回路は、スイッチ回路が電源電圧をスイッチングし、その出力電圧を平滑化して出力するとともに、パルス信号生成回路が、所望とする出力電圧を得るためのスイッチパルス信号を生成し、前記スイッチ回路のトランジスタに与えるようにした電圧変換回路において、前記パルス信号生成回路は、一定周波数で、基準となる基準パルス信号を発生する基準パルス信号生成回路と、前記基準パルス信号を遅延する遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路と、前記遅延回路からの遅延パルス信号と前記基準パルス信号との遷移を検知し、前記遅延回路での遅延時間に応じた時間幅を有する前記スイッチパルス信号を生成し、前記トランジスタを駆動する駆動回路とを含むことを特徴とする。
【００３４】
上記の構成によれば、集積回路内に形成される降圧コンバータなどとして実現される電圧変換回路において、スイッチ回路のトランジスタの制御端子に与えるスイッチパルス信号を作成するにあたって、そのパルス信号生成回路を、一定周波数で、基準となる基準パルス信号を発生する基準パルス信号生成回路と、前記基準パルス信号を遅延する遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路と、前記遅延回路からの遅延パルス信号と前記基準パルス信号との遷移を検知し、前記遅延回路での遅延時間に応じた時間幅を有する前記スイッチパルス信号を生成し、前記トランジスタに与える駆動回路とを備えて構成する。
【００３５】
したがって、遅延回路の遅延時間を制御することによって、前記スイッチパルス信号のパルス幅を変化させることができ、こうしてパルス幅変調（デューティ制御）で出力電圧を制御することができ、出力電圧のリップル電圧を一定に抑制することができる。これによって、前記出力電圧を供給する内部回路の動作を安定させることができる。また、そのようなパルス幅変調制御を、シフトレジスタなどで構成される遅延回路や、論理回路などで構成される駆動回路で実現することができ、高速なカウンタ回路が必要とならず、回路規模や消費電力が小さく、出力電圧の低電圧化に適した電圧変換回路を実現することができる。
【００３６】
また、本発明の電圧変換回路では、前記遅延回路は、前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する選択回路とを備え、前記遅延時間制御回路は、前記選択回路を選択制御ずることで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させることを特徴とする。
【００３７】
上記の構成によれば、基本遅延回路によって大きく遅延時間を調節し、追加遅延回路によって遅延時間を細かく調整することができるので、少ない選択チャネル数（選択データビット数）で、遅延時間、したがって出力電圧を大きく変化させることができるとともに、細かく調整することもできる。
【００３８】
さらにまた、本発明の電圧変換回路では、前記遅延回路は、前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択する第１の選択回路と、前記第１の選択回路からの出力信号を任意時間遅延し、１または複数の出力端子を有する任意時間遅延回路と、前記第１の選択回路からの出力信号または前記任意時間遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する第２の選択回路とを備え、前記遅延時間制御回路は、前記第１および第２の選択回路を選択制御することで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させることを特徴とする。
【００３９】
上記の構成によれば、第１の選択回路の少ない選択チャネル数（選択データビット数）で、基本遅延回路によって大きく遅延時間を調節し、追加遅延回路によって遅延時間を細かく調整した上に、さらに第２の選択回路および任意時間遅延回路によって、遅延時間をより一層細かく調整することができる。したがって、高精度な出力電圧制御が可能となる。
【００４０】
また、本発明の電圧変換回路は、前記電源電圧よりも低い前記平滑化された出力電圧を、前記基準パルス信号生成回路、前記遅延回路、前記遅延時間制御回路および前記駆動回路の電源電圧として印加するとともに、前記駆動回路は、昇圧レベルシフタと、起動信号生成回路と、起動制御回路とを備え、入力電源電圧で駆動されるこれらの回路によって、前記スイッチ回路は電源電圧を強制的にスイッチングし、前記基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路への電源電圧を立ち上げることを特徴とする。
【００４１】
上記の構成によれば、降圧コンバータとして用いられる電圧変換回路において、昇圧レベルシフタを設けて、スイッチ回路のトランジスタを駆動する等で高電圧が必要となる部分以外の、主にロジック回路で構成される基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路の電源電圧には、平滑化された出力電圧を与え、これによって電圧変換回路自体の消費電力を削減する。
【００４２】
一方、該電圧変換回路の出力電圧を電源とすると、長時間動作を停止した後は起動しなくなるので、起動信号生成回路と起動制御回路とをさらに設け．入力電源電圧で駆動されるこれらの回路によって、起動時には、前記スイッチ回路を強制的にスイッチングさせ、前記基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路への電源電圧を立ち上げる。こうして、起動不良を招くことなく、電圧変換回路自体の消費電力を削減することができる。
【００４３】
さらにまた、本発明の電圧変換回路では、前記遅延回路、前記基本遅延回路、前記追加遅延回路および前記任意時間遅延回路は、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続して成ることを特徴とする。
【００４４】
上記の構成によれば、遅延回路の構成が簡単になるとともに、設計の変更も容易になる。
【００４５】
また、本発明の電圧変換回路では、前記単位時間遅延素子は、フリップフロップ回路であることを特徴とする。
【００４６】
上記の構成によれば、遅延時間の設定が容易になり、前記遅延回路の設計が容易になる。
【００４７】
さらにまた、本発明の電圧変換回路では、前記駆動回路は、スイッチパルス生成回路と、バッファ回路から成るスイッチ制御回路とを備えて構成され、前記スイッチパルス生成回路が、フリップフロップ回路で構成されていることを特徴とする。
【００４８】
上記の構成によれば、前記駆動回路を構成するスイッチパルス生成回路の回路構成を簡単にすることができる。
【００４９】
また、本発明の電圧変換回路では、前記スイッチ回路は、Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて成り、前記駆動回路は、任意の遅延時間を有し、相互に直列に接続される２つの遅延回路と、１段目の遅延回路の出力を論理否定するインバータ回路と、入力信号と２段目の遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを有し、前記インバータ回路の出力を第１の制御信号として前記スイッチ回路のＰ型トランジスタの制御端子に出力し、前記論理和の否定回路の出力を第２の制御信号として前記スイッチ回路のＮ型トランジスタの制御端子に出力するスイッチパルス生成回路を備えていることを特徴とする。
【００５０】
上記の構成によれば、Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて成るスイッチ回路を制御するにあたって、入力信号に応答して、Ｎ型トランジスタがオンからオフに切換わった後、１段目の遅延回路の遅延時間だけ遅れてＰ型トランジスタがオフからオンに切換わり、Ｐ型トランジスタがオンからオフに切換わった後、２段目の遅延回路の遅延時間だけ遅れてＮ型トランジスタがオフからオンに切換わる。
【００５１】
したがって、前記２つの遅延時間は、２つのトランジスタが同時にオンすることが無いデッドタイムとなり、前記スイッチ回路の貫通電流を抑えることができ、電圧変換回路自体の低消費電力化を図ることができる。
【００５２】
さらにまた、本発明の電圧変換回路では、前記遅延時間制御回路は、前記出力電圧を電源電圧として供給される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路から出力される動作速度を示す信号を入力信号とし、検出された動作速度に応じて、前記遅延回路の複数の出力端子のうち１つの出力端子を選択するための選択信号を出力する選択信号生成回路とを備えていることを特徴とする。
【００５３】
上記の構成によれば、集積回路を構成する内部回路の動作状況をレプリカ回路で検知して、該内部回路の動作に必要最低限の駆動電圧を供給できるので、集積回路の低消費電力化に貢献することができる。
【００５４】
また、本発明の電圧変換回路では、前記レプリカ回路は、動作状態を検出するためのパルスを発生する動作状態検出パルス生成回路と、前記動作状態検出パルス生成回路からの入力パルスに対して、前記内部回路の中で、信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行うとともに、複数に分割されるクリティカルパス回路と、前記クリティカルパス回路の各部分から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスに応答してラッチし、その出力信号を動作状態信号として前記選択信号生成回路に送出するラッチ回路とを備えて構成されることを特徴とする。
【００５５】
上記の構成によれば、たとえばクリティカルパス回路が２つに分割され、ラッチ回路のラッチタイミングが前記動作状態検出パルス生成回路からのパルスの半周期と１周期とに設定される場合、クリティカルパス回路全体の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従している場合、前記内部回路の動作周波数が高過ぎる、すなわち前記出力電圧が高過ぎると判定することができ、またクリティカルパス回路の前半の出力パルスでも、前記動作状態検出パルス生成回路からのパルスの１周期以内に追従していない場合、前記内部回路の動作周波数が低過ぎる、すなわち前記出力電圧が低過ぎると判定することができ、クリティカルパス回路の前半の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従しており、かつ後半の出力パルスが前記半周期以内に追従しておらず、１周期以内で追従している場合、前記内部回路の動作周波数が最適、すなわち前記出力電圧が最適と判定することができ、クリティカルパス回路の前半の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従しておらず、かつ後半の出力パルスは１周期以内で追従している場合、前記内部回路は、現状では動作可能であるものの、僅かな環境変化で動作不能になる、すなわち出力電圧がもう少し高い方が好ましいと判定することができる。
【００５６】
そして、ラッチ回路の出力で、前記内部回路の動作周波数が高過ぎる、すなわち出力電圧が高過ぎる場合は前記遅延時間を短くし、動作周波数が低過ぎる、すなわち出力電圧が低過ぎる場合は前記遅延時間を長くし、動作周波数が最適、すなわち前記出力電圧が最適である場合は前記遅延時間を維持し、動作可能であるものの、動作周波数が少し低い、すなわち出力電圧がもう少し高い方が好ましい場合は前記遅延時間を長くすることで、前記出力電圧を最適に制御することができる。
【００５７】
このようにクリティカルパス回路の分割数と、ラッチ回路のラッチタイミング数との設定によって、種々の動作状態を検出し、最適な制御を行うことができる。前記のようにクリティカルパス回路の動作状態を４つに分類した場合、前記内部回路の動作状態をきめ細かく検知することが可能となり、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【００５８】
さらにまた、本発明の電圧変換回路では、前記クリティカルパス回路は２つに分割され、前記ラッチ回路は、前半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第１のラッチ回路と、  後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第２のラッチ回路と、前記後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの１周期後にラッチする第３のラッチ回路とを備えて構成されることを特徴とする。
【００５９】
上記の構成によれば、３つのラッチ回路からの８種類の組合わせの出力から、上述の４つの動作状態以外を、前記クリティカルパス回路自体が適切に動作していない状態であると判定することができ、前記内部回路をより安定して動作させることが可能となる。また、前記レプリカ回路の故障等を早期に発見できるので、迅速な善後処置を施すことが可能となる。
【００６０】
また、本発明の電圧変換回路では、前記選択信号生成回路は、前記レプリカ回路の動作状態の履歴を表すフラグ信号を生成するフラグ信号生成回路を有し、前記フラグ信号の値によって、前記レプリカ回路の出力信号から要求される遅延時間の増減動作と、それとは異なる遅延時間の増減動作とのうち、いずれかを選択し、前記遅延回路の出力端子の選択を行うことを特徴とする。
【００６１】
上記の構成によれば、前記レプリカ回路の動作状態の履歴を表すフラグ信号を導入することで、出力電圧の制御機能を高めることができる。たとえば、前記レプリカ回路の動作周波数が高過ぎる場合や低過ぎる場合は、前記フラグ信号の値に拘わらず、前記レプリカ回路の出力信号から要求される遅延時間の増減動作を行うことで、目標とする動作周波数（出力電圧）に速やかに変化させることができる。一方、目標とする動作周波数付近では前記フラグ信号を参照し、たとえばレプリカ回路の出力信号から遅延時間を維持することが要求されるとき、遅延時間を増大させてきた場合には、その遅延時間が内部回路に要求される最低限の電圧に対応しており、その遅延時間を維持するのに対して、遅延時間を減少させてきた場合には、さらに減少させて、前記最低限の電圧に低下させることが可能である場合もあり、前記レプリカ回路の出力信号から要求される遅延時間の維持動作とは異なり、減少動作をさらに継続させる。
【００６２】
このようにして、出力電圧を、内部回路が安定動作する最小電圧に維持することが可能となり、消費電力を最小に抑制することができる。
【００６３】
さらにまた、本発明の半導体集積回路装置は、前記の電圧変換回路を備えていることを特徴とする。
【００６４】
上記の構成によれば、近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める降圧回路の消費電力比率が相対的に増大しており、上記構成から成る電圧変換回路を、外部電源電圧から半導体集積回路装置の駆動電圧を生成する前記降圧回路として用いることで、該降圧回路自体の消費電力を低減でき、前記内部回路の低消費電力性を損なうことなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【００６５】
また、本発明の携帯端末は、前記の半導体集積回路装置を備えていることを特徴とする。
【００６６】
上記の構成によれば、近年、前記携帯端末の駆動時間の長時間化の要求は高まるばかりであり、上記構成から成る電圧変換回路を搭載した半導体集積回路装置を信号処理ＬＳＩ等として携帯端末に用いることで、該携帯端末全体の低消費電力化に貢献することができる。
【００６７】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図５に基づいて説明すれば、以下のとおりである。
【００６８】
図１は、本発明の実施の第１の形態の電圧変換回路３１の電気的構成を示すブロック図である。この電圧変換回路３１は、携帯端末等に搭載される半導体集積回路装置内に形成され、外部から供給される電源電圧ＶＤＤを、内部回路の電源電圧Ｖ２に降圧して出力する降圧回路である。この電圧変換回路３１は、大略的に、パルス信号生成回路３２と、スイッチ回路３３と、フィルタ回路３４とを備えて構成される。
【００６９】
前記パルス信号生成回路３２は、後述するように、所望とするデューティ比の制御信号Ｘ１，Ｘ２を生成する回路であり、その制御信号Ｘ１，Ｘ２はスイッチ回路３３に与えられる。前記スイッチ回路３３は、従来のスイッチ回路４と同様に、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮの直列回路が一対の電源ライン間に直列に接続されて構成され、前記パルス信号生成回路３２からの制御信号Ｘ１，Ｘ２に応答して、前記ＭＯＳトランジスタＭＰ，ＭＮが相反動作を行い、前記電源電圧ＶＤＤをスイッチングした電圧信号Ｖ１をフィルタ回路３４へ出力する。前記ＰＭＯＳトランジスタＭＰのソース端子は外部電源ＶＤＤに、ＮＭＯＳトランジスタＭＮのソース端子は接地ＧＮＤにそれぞれ接続され、これらのトランジスタＭＰ，ＭＮのゲート端子にはそれぞれ前記パルス信号生成回路３２からの制御信号Ｘ１，Ｘ２が入力され、ドレイン端子は出力端子となり、パルス状の前記電圧信号Ｖ１を出力する。
【００７０】
前記電圧信号Ｖ１は、フィルタ回路３４のインダクタＬの一方の端子に与えられ、このインダクタＬの他方の端子は出力端子となって出力電圧Ｖ２を出力し、内部の各回路に供給されるとともに、接地ＧＮＤとの間にキャパシタＣが介在されている。したがって、前記ＰＭＯＳトランジスタＭＰがオンすると、ＮＭＯＳトランジスタＭＮはオフし、外部電源ＶＤＤからの電圧が出力端子に出力されるとともに、インダクタＬに磁気エネルギが蓄積され、前記ＰＭＯＳトランジスタＭＰがオフすると、ＮＭＯＳトランジスタＭＮはオンし、インダクタＬに蓄積されていた磁気エネルギが該ＮＭＯＳトランジスタＭＮを介して出力される。キャパシタＣは、前記出力電圧Ｖ２を平滑化する。
【００７１】
こうして、前記パルス信号生成回路３２からの制御信号Ｘ１，Ｘ２が入力されると、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮは、交互にオンオフ動作を行い、その出力の電圧信号Ｖ１を該フィルタ回路３４で平滑化して、所望の内部電源電圧Ｖ２を得ることができ、該フィルタ回路３４は低域通過フィルタ（以下、ＬＰＦ）として機能する。ここでは、ＬＰＦとしてＬＣ回路を用いているが、勿論、ＲＣ回路等どのような構成でも構わない。
【００７２】
注目すべきは、この電圧変換回路３１は、基準パルス信号生成回路４１と、遅延回路４２と、遅延時間制御回路４３と、駆動回路４４とを備えて構成されることである。前記駆動回路４４は、スイッチパルス生成回路４５と、スイッチ制御回路４６とを備えて構成される。前記基準パルス信号生成回路４１で生成され、予め定める周波数（周期）で出力され、パルス周期よりも充分短い予め定める単位時間の基準パルス信号Ｖ３は、遅延回路４２に与えられ、遅延時間制御回路４３で設定された遅延時間だけ遅延された遅延パルス信号Ｖ４が作成される。
【００７３】
前記遅延パルス信号Ｖ４および基準パルス信号Ｖ３は、前記駆動回路４４のスイッチパルス生成回路４５に与えられ、該スイッチパルス生成回路４５は、それらのパルス信号Ｖ３，Ｖ４の遷移を検知し、前記基準パルス信号Ｖ３のアクティブタイミングでアクティブとなり、前記遅延パルス信号Ｖ４のアクティブタイミングで非アクティブとなるスイッチパルスＶ５が生成される。したがって、前記スイッチパルスＶ５は、一定周波数で、前記遅延時間制御回路４３で設定された遅延時間だけアクティブとなるパルス幅変調された信号となる。
【００７４】
前記スイッチパルスＶ５は、スイッチ制御回路４６に与えられ、図１の構成では、前記制御信号Ｘ１，Ｘ２をＬレベルとして、該スイッチパルスＶ５のアクティブの期間だけ、スイッチ回路３３に前記電源電圧ＶＤＤを出力させ、残余の非アクティブの期間は、前記制御信号Ｘ１，Ｘ２をＨレベルとして、ＧＮＤ電位を出力させる。
【００７５】
図２は、前記遅延回路４２の一構成例を示すブロック図である。この遅延回路４２は、基本遅延回路４７と、追加遅延回路４８と、選択回路４９とを備えて構成される。
【００７６】
前記基本遅延回路４７は、任意のＭ段のフリップフロップなどから成り、入力された前記基準パルス信号Ｖ３に対して、単位時間のＭ倍の遅延を行う回路である。前記追加遅延回路４８は、同様に任意のＮ段のフリップフロップなどから成り、基本遅延回路４７の出力信号を入力とし、その入力信号に対して単位時間のＮ倍の遅延を行う一方、１単位時間からＮ単位時間までの単位時間の任意の整数倍の遅延時間の出力を取出す端子を備えている回路である。図２では、単位時間分遅延させる回路の具体例として、簡便な構成の前記フリップフロップを用いているけれども、勿論、フリップフロップの種類は問わないし、その他の構成による遅延回路でも構わない。
【００７７】
前記選択回路４９は、遅延時間制御回路４３から与えられた選択信号に応答して、この図２の構成では、基本遅延回路４７の出力端子と追加遅延回路４８の各出力端子とから引出された複数の遅延信号のうち、１つの遅延信号を選択し、前記遅延パルス信号Ｖ４として出力する回路である。前記遅延時間制御回路４３は、クリティカルパス回路のレプリカ回路の判定結果や出力電圧Ｖ２などに応じて、前記遅延回路４２の遅延時間を制御する信号を生成する回路であり、前記遅延パルス信号Ｖ４の遅延時間、すなわちスイッチパルスＶ５のアクティブ期間を設定する。
【００７８】
前記基準パルス信号生成回路４１は、内部クロック信号ＩＣＬＫを用い、一定期間毎にパルス幅が前記内部クロック信号ＩＣＬＫの１クロック相当となる基準パルス信号Ｖ３を生成する。この基準パルス信号生成回路４１には、前記一定期間毎に、パルス幅が前記内部クロック信号ＩＣＬＫの１クロック相当のパルス信号が生成可能であれば、どのような回路構成が用いられてもよく、たとえば前記内部クロック信号ＩＣＬＫをカウントする低速のカウンタ回路を用い、該カウンタ回路がカウントアップし、カウンタの全ビットが“Ｈ”となっている１クロック周期だけパルスを出力し、前記全ビットが“Ｈ”となった後は、リセットして、再びカウント動作を行うような回路などでもよい。
【００７９】
選択回路４９は、基本遅延回路４７の最終段のフリップフロップの出力であるＤ０と、追加遅延回路４８の各段のフリップフロップの出力Ｄ１〜Ｄ３とから、遅延時間制御回路４３から受取った制御信号に対応した出力を選択する。前記内部クロック信号ＩＣＬＫは、これらの基本遅延回路４７および追加遅延回路４８を構成するシフトレジスタを駆動するクロック信号でもあるが、集積回路の外部から与えられたもの、外部クロック信号を分周することによって得たもの、または集積回路の内部の発振回路で生成されたもの等、どのような手段で生成されたものでも構わない。
【００８０】
図３は、前記スイッチパルス生成回路４５の具体的な一構成例を示すブロック図である。前述したように、スイッチパルス生成回路４５は、入力された前記遅延パルス信号Ｖ４と前記基準パルス信号Ｖ３との遷移を検知し、遅延回路４２における遅延時間相当の時間幅を持つスイッチパルスＶ５を生成する回路であり、ＳＲラッチを用いることで実現することができる。この図３に示す通り、ＳＲラッチは、２つのインバータＩＮＶ１，ＩＮＶ２と、２つのＮＡＮＤゲートＧ１，Ｇ２とで構成され、回路構成が簡単であるので、実現が容易である。勿論、ＳＲラッチ以外のラッチ回路を用いてもよい。
【００８１】
図４は、前記スイッチ制御回路４６の具体的な一構成例を示すブロック図である。スイッチ制御回路４６は、スイッチパルス生成回路４５で生成されたスイッチパルスＶ５に、前記ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲート端子を駆動するのに充分な駆動力を与えるための、バッファ回路ＢＵＦ１、ＢＵＦ２を備えて構成されている。
【００８２】
図５は、上述のように構成される電圧変換回路３１における遅延回路４２およびスイッチパルス生成回路４５の動作を説明するための波形図である。前記図２で示すように、基本遅延回路４７の遅延段数Ｍ＝６、追加遅延回路４８の遅延段数Ｎ＝３として、以下説明する。したがって、基本遅延回路４７および追加遅延回路４８は、それぞれフリップフロップを６つおよび３つ直列に接続したシフトレジスタ構成を採る。また、基本遅延回路４７の最終段のフリップフロップの出力をＤ０とし、追加遅延回路４８を構成する３つのフリップフロップの各出力を、それぞれ入力側からＤ１、Ｄ２、Ｄ３とする。
【００８３】
ここで、前記基準パルス信号生成回路４１からの基準パルス信号Ｖ３が、内部クロック信号ＩＣＬＫの３２周期毎にパルスが出力される信号であるとする。したがって、遅延パルス信号Ｖ４は、前記基準パルス信号Ｖ３を、図５において実線で示すように、基本遅延回路４７でＭ単位時間（ここでは６単位時間）遅延された後、図５において破線で示すように、追加遅延回路４８でＮ単位時間（ここでは０〜３単位時間）遅延されたパルス信号となる。すなわち、遅延時間制御回路４３の制御信号によって、パルスの遅延時間は、Ｍ〜（Ｍ＋Ｎ）単位時間の間で変化させることができ、図２の構成では、６〜９単位時間となる。
【００８４】
スイッチパルス生成回路４５は、基準パルス信号Ｖ３の立ち上がりエッジで“Ｈ”となり、遅延パルス信号Ｖ４の立ち上がりエッジで“Ｌ”となるよう構成されており、ここで生成されたスイッチパルスＶ５は、遅延パルス信号Ｖ４の遅延時間に相当するパルス幅Ｐｗを有するパルス信号となる。すなわち、パルスがＭ＋Ｎ単位時間遅延されるとすると、パルス幅はＭ＋Ｎとなる。ここで、パルス周期Ｔは３２であるので、デューティ比は（Ｍ＋Ｎ）／３２となり、内部電源電圧Ｖ２は、
Ｖ２＝（（Ｍ＋Ｎ）／３２）＊ＶＤＤ
となる。
【００８５】
たとえば図５の場合、電源電圧ＶＤＤが２Ｖであるとすると、Ｎが０の場合、デューティ比は６／３２となるので、内部電源電圧Ｖ２は３７５ｍＶとなる。Ｎが１の場合、デューティ比は７／３２となり、内部電源電圧Ｖ２は４３７．５ｍＶとなる。Ｎが２の場合、デューティ比は８／３２となり、内部電源電圧Ｖ２は５００ｍＶとなる。Ｎが３の場合、デューティ比は９／３２となり、内部電源電圧Ｖ２は５６２．５ｍＶとなる。つまり、この場合の遅延回路４２の出力端子の選択による内部電源電圧Ｖ２の可変幅は、１８７．５ｍＶとなる。
【００８６】
以上のように、本発明によるこの電圧変換回路３１は、前記選択回路４９の選択チャネル数に選択可能な出力電圧Ｖ２の数が制限されるけれども、図２３の従来技術における高速なカウンタ１１などの制御回路を用いることなく、内部電源電圧Ｖ２の制御を行うことが可能である。これによって、従来に比べて電圧変換回路の回路規模の縮小や動作周波数、したがって該電圧変換回路３１の消費電力の低減を図ることができるので、出力電圧Ｖ２の低電圧化に適した回路規模や消費電力の小さい電圧変換回路を実現することができる。
【００８７】
また、パルス周期Ｔ、すなわちパルス周波数は一定であり、パルス幅（デューティ比）が変化するパルス幅変調方式であるので、出力電圧Ｖ２のリップル電圧は常に一定であり、図１および図２では図示していないけれども、前記遅延時間制御回路４２が遅延時間を決定するにあたって参照するレプリカ回路の判定結果に誤りは生じず、前記出力電圧Ｖ２を供給する内部回路の動作を安定にすることができる。
【００８８】
さらにまた、前記遅延回路４２を、基本遅延回路４７と追加遅延回路４８とで構成し、前記基本遅延回路４７によって大きく遅延時間を調節し、追加遅延回路４８によって遅延時間を細かく調整することで、選択回路４９は、少ない選択チャネル数で、遅延時間、したがって出力電圧Ｖ２を大きく変化させることができるとともに、細かく調整することもできる。
【００８９】
本発明の実施の第２の形態について、図６〜図１６に基づいて説明すれば、以下のとおりである。
【００９０】
図６は、本発明の実施の第２の形態の電圧変換回路５１の電気的構成を示すブロック図である。この電圧変換回路５１は、前述の図１で示す電圧変換回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、この電圧変換回路５１では、パルス信号生成回路５２の遅延回路６２での遅延時間の調整単位が小さくなっていることである。このパルス信号生成回路５２は、前記基準パルス信号生成回路４１と、前記遅延回路６２と、遅延時間制御回路６３と、前記スイッチパルス生成回路４５と、前記スイッチ制御回路４６とを備えて構成されている。
【００９１】
前記遅延回路６２は、前記基本遅延回路４７と、前記追加遅延回路４８と、選択回路６４とを備えて構成される。基本遅延回路４７は、前述のように、入力された基準パルス信号Ｖ３を遅延して、単位時間のＭ倍の遅延を行う回路である。追加遅延回路４８も、前述のように、基本遅延回路４７の出力信号を入力とし、その入力信号に対して単位時間のＮ倍の遅延を行う一方、１単位時間からＮ単位時間までの単位時間の任意の整数倍の遅延時間の出力を取出す端子を複数備えている回路である。
【００９２】
一方、選択回路６４は、第１の選択回路である前記選択回路４９と、第２の選択回路である選択回路６５と、任意時間遅延回路６６とを備えて構成されている。前記選択回路４９は、遅延時間制御回路６３から与えられた第１の選択信号に応答し、前述のように、基本遅延回路４７の最終段のフリップフロップの出力端子と追加遅延回路４８の各段のフリップフロップの出力端子とから引出された複数の遅延信号のうち、１つの遅延信号を選択し、出力する回路である。
【００９３】
これに対して、第２の選択回路６５は、遅延時間制御回路６３から与えられた第２の選択信号に応答し、第１の選択回路４９の出力信号と任意時間遅延回路６６の出力信号のうち、１つの信号を選択し、出力する回路である。任意時間遅延回路６６は、第１の選択回路６４の出力信号を入力とし、外部からの制御信号によって設定された、もしくは内部で予め設定された遅延を行い、遅延出力を取出す端子を複数備えている回路である。遅延時間制御回路６３は、遅延回路６２の遅延時間を制御する信号を生成する回路であり、後述するようなクリティカルパス回路のレプリカ回路の判定結果や、出力電圧Ｖ２などに応じて、内部回路が安定に動作するための遅延パルス信号Ｖ４の遅延時間、すなわちスイッチパルスＶ５のアクティブ期間を設定する。
【００９４】
図７は、前記遅延回路６２の具体的な一構成例を示すブロック図である。図２に対応する部分には、同一の参照符号を付して示す。注目すべきは、選択回路６４において、前記第１の選択回路４９からの出力信号は、第２の選択回路６５ａ，６５ｂを順次介して前記スイッチパルス生成回路４５に与えられるようになっており、各選択回路６５ａ，６５ｂにおいて、前記任意時間遅延回路６６としてのネガティブエッジトリガのフリップフロップ６６ａと、フリップフロップ６６ｂとを経由するか否かが選択されることである。なお、ここでは、前記任意時間遅延回路６６として、簡易な構成であるフリップフロップを用いているけれども、勿論、フリップフロップの種類は問わないし、その他の構成による遅延回路でも構わない。
【００９５】
前記第１の選択回路４９は、前記遅延時間制御回路６６からの第１の選択信号Ｓ０，Ｓ１に応答して、基本遅延回路４７および追加遅延回路４８の出力Ｄ０，Ｄ１，Ｄ２，Ｄ３のいずれか１つを選択して、１段目の第２の選択回路６５ａおよびフリップフロップ６６ａに入力する。フリップフロップ６６ａは、第１の選択回路４９からの出力信号に対して、内部クロック信号ＩＣＬＫの半周期分の遅延動作を行う。そして、第２の選択回路６５ａが、第１の選択回路４９からの直接の出力信号と、前記フリップフロップ６６ａで半周期遅延した出力信号とのいずれかを、前記遅延時間制御回路６６からの第２の選択信号ＳＨに応答して選択する。
【００９６】
同様に、フリップフロップ６６ｂは、第２の選択回路６５ａからの出力信号を、内部クロックＩＣＬＫ２でラッチする。この内部クロックＩＣＬＫ２は、前記内部クロックＩＣＬＫの２倍の周波数を有しており、したがって該フリップフロップ６６ｂは、第２の選択回路６５ａからの出力信号に対して、内部クロック信号ＩＣＬＫの１／４周期分の遅延動作を行うことになる。２段目の第２の選択回路６５ｂは、第２の選択回路６５ａの出力信号と、その出力信号をフリップフロップ６６ｂで１／４周期遅延した出力信号とのいずれかを、前記遅延時間制御回路６６からの第２の選択信号ＳＱに応答して選択する。
【００９７】
したがって、前記遅延時間制御回路６３は、出力Ｄ０，Ｄ１，Ｄ２，Ｄ３のいずれかを選択する第１の選択信号Ｓ０，Ｓ１と、選択回路６４において、半周期遅延した信号を選択する第２の選択信号ＳＨと、１／４周期遅延した信号を選択する第２の選択信号ＳＱとを出力する。遅延回路６２からの前記遅延パルス信号Ｖ４として、出力Ｄ０，Ｄ１，Ｄ２，Ｄ３のいずれかを、たとえばそのまま選択したい場合は第２の選択信号ＳＨ，ＳＱを共に”Ｌ”とすればよく、半周期遅延したい場合は第２の選択信号ＳＨのみを”Ｈ”とし、１／４周期遅延したい場合は第２の選択信号ＳＱのみを”Ｈ”とし、３／４周期遅延したい場合は第２の選択信号ＳＨ，ＳＱを共に”Ｈ”とすればよい。
【００９８】
このようにして、この電圧変換回路５１では、前記電圧変換回路３１に比べて、内部電源電圧Ｖ２の可変精度は４倍となる。すなわち、遅延パルス信号Ｖ４の遅延の可変幅が、内部クロックＩＣＬＫの１周期毎であったものが、１／４周期毎に細分化されたためである。こうして、フリップフロップ６６ａ，６６ｂおよび第２の選択回路６５ａ，６５ｂを付加するという僅かな回路変更によって、出力電圧Ｖ２の可変精度の大幅な向上を図ることができる。
【００９９】
図８は、前記遅延時間制御回路６３の具体的な一構成例を示すブロック図である。この遅延時間制御回路６３は、大略的に、レプリカ回路７１と、選択信号生成回路７２とを備えて構成されている。
【０１００】
前記レプリカ回路７１は、動作状態検出パルス生成回路７３と、クリティカルパス回路７４と、ラッチ回路７５とを備えて構成されている。レプリカ回路７１は、大略的に、動作状態検出パルス生成回路７３で生成したパルス信号をクリティカルパス回路７４に入力し、それに応答して該クリティカルパス回路７４から出力されたパルス信号をラッチ回路７５でラッチし、その出力信号を動作状態信号として選択信号生成回路７２に送出するものである。
【０１０１】
前記動作状態検出パルス生成回路７３は、後述するクリティカルパス回路７４に入力するパルス信号を生成する回路であり、内部回路を駆動する所望の動作クロック信号からパルス信号を生成する。
【０１０２】
前記クリティカルパス回路７４は、内部回路のクリティカルパス、すなわち信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、内部回路と同一のプロセス技術を用いて作成される。そのため、該クリティカルパス回路７４の電源電圧としては、フィルタ回路３４の出力電圧Ｖ２が印加される。つまり、該クリティカルパス回路７４は、内部回路の電源電圧Ｖ２をモニタするものであり、その出力信号は、内部回路の動作状態を示すものである。なお、このクリティカルパス回路７４として用いる回路は、インバータ回路を複数個直列接続した、所謂、インバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いても構わない。
【０１０３】
図９は、前記レプリカ回路７１の具体的な一構成例を示すブロック図である。一般にレプリカ回路では、クリティカルパス回路が所望の時間、すなわち動作周波数の１周期間内に、パルス信号を出力できるかどうかをモニタし、パルス信号が検出できれば「動作可能」（以下”ＯＫ”）を示す信号を出力し、検出できなければ「動作不可」（以下”ＮＧ”）を示す信号を出力する。
【０１０４】
本発明では、より最適な制御を目指すために、クリティカルパス回路７４の動作速度が速すぎる状態である「速度超過」（以下”Ｆａｓｔ”）と、僅かな環境変化で動作時に”ＮＧ”が出力される可能性があると判断される状態である「危険」（以下”Ｗａｒｎ”）の検出を追加し、”ＯＫ”、”ＮＧ”、”Ｆａｓｔ”、”Ｗａｒｎ”の４状態を検出することとした。
【０１０５】
上記の４つの動作状態の検出を行うために、遅延時間を１としたクリティカルパス回路７４を、前半クリティカルパス回路７４ａと、後半クリティカルパス回路７４ｂとの２つに分割し、それぞれの遅延時間を０．５＋αと０．５−αとする。つまり、前半クリティカルパス回路７４ａの遅延時間を後半クリティカルパス回路７４ｂの遅延時間よりも若干長くするように分割する。そして、レプリカ回路７１は、遅延回路６２の遅延パルス信号Ｖ４を選択する直前の動作状態を検出すればよい。すなわち、現在の前記電源電圧Ｖ２に対応した内部回路の動作状態を検出し、次回に選択回路６４において遅延パルス信号Ｖ４として選択する出力を決定する。
【０１０６】
図１０は、前記動作状態検出パルス生成回路７３の信号波形図である。前記動作状態検出パルス生成回路７３は、フリップフロップ７３ａ，７３ｂ，７３ｃと、ＡＮＤゲート７３ｄ，７３ｅとを備えて構成される。先ず、入力信号ＲｅｐＥｎｂを、内部回路の動作クロック信号である外部からの動作クロック信号ＥＣＬＫで駆動されるフリップフロップに７３ａに入力する。フリップフロップ７３ａの出力信号ＲＰＬは、前記クリティカルパス回路７４に入力される一方、前記動作クロック信号ＥＣＬＫで駆動されるネガティブエッジトリガフリップフロップ７３ｂと、ポジティブエッジトリガフリップフロップ７３ｃとにそれぞれ入力される。
【０１０７】
したがって、前記ネガティブエッジトリガフリップフロップ７３ｂの出力Ｎ１は、信号ＲＰＬに対して動作クロック信号ＥＣＬＫの半周期分遅延して反転した信号となり、ポジティブエッジトリガフリップフロップ７３ｃの出力Ｎ２は、信号ＲＰＬに対して動作クロック信号ＥＣＬＫの１周期分遅延して反転した信号となる。これによって、ＡＮＤゲート７３ｄからの信号Ｎ１と信号ＲＰＬとの論理積信号は、内部回路の動作クロック信号ＥＣＬＫの半周期分のパルス幅を有するパルス信号ＥＶ１となる。また、ＡＮＤゲート７３ｅからの信号Ｎ２と信号ＲＰＬとの論理積信号は、内部回路の動作クロック信号ＥＣＬＫの１周期分に相当するパルス幅を有するパルス信号ＥＶ２となる。これらのパルス信号ＥＶ１とパルス信号ＥＶ２とは、後述するように、それぞれ前半クリティカルパス回路７４ａおよび後半クリティカルパス回路７４ｂの出力信号ＲＡおよびＲＢをラッチする信号としてそれぞれ用いられる。
【０１０８】
最終的に、レプリカ回路７４は、ラッチ回路７５ａで、前半クリティカルパス回路７４ａからの信号ＲＡを前記パルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡと、ラッチ回路７５ｂで、後半クリティカルパス回路７４ｂからの信号ＲＢを前記パルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＢと、ラッチ回路７５ｃで、前記信号ＲＢを前記パルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＣとを、前記選択信号生成回路７２へ出力する。
【０１０９】
図１１は、レプリカ回路７１における各動作状態の判定方法を示す信号波形図である。図１１（ａ）で示す前記各信号ＲＰＬ，ＥＶ１，ＥＶ２に応答して、先ず”Ｆａｓｔ”と判定される場合は、図１１（ｂ）で示すように、前半クリティカルパス回路７４ａの出力信号ＲＡがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ａで”Ｈ”レベルにラッチされる。また、後半クリティカルパス回路７４ｂの出力信号ＲＢがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ｂで”Ｈ”レベルにラッチされる。さらに、信号ＲＢもパルス信号ＥＶ２の立下りエッジによって、ラッチ回路７５ｃで”Ｈ”レベルにラッチされる。
【０１１０】
したがって、この状態は、クリティカルパス回路７４の遅延時間が動作クロック信号ＥＣＬＫの半周期分未満であり、充分過ぎるほど高速に動作していると判断できる。そこで、この状態を”Ｆａｓｔ”と判断する。この時、レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣは、総て”Ｈ”となる。
【０１１１】
次に、”ＯＫ”と判定される場合は、図１１（ｃ）で示すように、前半クリティカルパス回路７４ａの出力信号ＲＡがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ａで”Ｈ”レベルにラッチされる。また、後半クリティカルパス回路７４ｂの出力信号ＲＢがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ｂで”Ｌ”レベルにラッチされる。さらに、信号ＲＢがパルス信号ＥＶ２の立下りエッジによって、ラッチ回路７３ｃで”Ｈ”レベルにラッチされる。
【０１１２】
したがって、この状態は、前半クリティカルパス回路７４ａが、動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作し、またクリティカルパス回路７４全体も、動作クロック信号ＥＣＬＫの半周期分より長く、１周期分よりも短い遅延時間で動作していることを示している。そこで、この状態を”ＯＫ”と判断する。この時、レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣは、それぞれ”Ｈ”，”Ｌ”，”Ｈ”となる。
【０１１３】
続いて、”Ｗａｒｎ”と判定される場合は、図１１（ｄ）で示すように、前半クリティカルパス回路７４ａの出力信号ＲＡがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ａで”Ｌ”レベルにラッチされる。また、後半クリティカルパス回路７４ｂの出力信号ＲＢがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ｂで”Ｌ”レベルにラッチされる。さらに、信号ＲＢがパルス信号ＥＶ２の立下りエッジによって、ラッチ回路７５ｃで”Ｈ”レベルにラッチされる。
【０１１４】
したがって、この状態は、前半クリティカルパス回路７４ａの遅延時間が動作クロック信号ＥＣＬＫの半周期分以内には収まらないが、クリティカルパス回路７４全体は、動作クロック信号ＥＣＬＫの１周期分よりも短い遅延時間で動作していることを示している。このため、動作マージンに余裕が無い状態であり、僅かな環境変化等によって動作しなくなる可能性が高いので、この状態を”Ｗａｒｎ”と判断する。この時、レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣは、それぞれ”Ｌ”，”Ｌ”，”Ｈ”となる。
【０１１５】
最後に、”ＮＧ”と判定される場合は、図１１（ｅ）で示すように、前半クリティカルパス回路７４ａの出力信号ＲＡがパルス信号ＥＶ１の立下りエッジによって、ラッチ回路７５ａで”Ｌ”レベルにラッチされる。また、後半クリティカルパス回路７４ｂの出力信号ＲＢがパルス信号ＥＶ２の立下りエッジによって、ラッチ回路７５ｂで”Ｌ”レベルにラッチされる。さらに、信号ＲＢもパルス信号ＥＶ２の立下りエッジによって、ラッチ回路７５ｃで”Ｌ”レベルにラッチされる。
【０１１６】
したがって、この状態は、クリティカルパス回路７４の遅延時間が動作クロック信号ＥＣＬＫの１周期分を超えていることを示し、内部回路が動作しない可能性が極めて高いので、この状態を”ＮＧ”と判断する。この時、レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣは、総て”Ｌ”となる。
【０１１７】
以上のように、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣの組合せによって、クリティカルパス回路７４の動作状態を４つに分類した場合、内部回路の動作状態をきめ細かく検知することが可能となり、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０１１８】
一方、前記レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣの組合せは、図１２で示す表にまとめられる。この時、上記に示されていない出力ＬＡ，ＬＢ，ＬＣの組合せ、たとえば、”Ｌ”，”Ｈ”，”Ｌ”などは、クリティカルパス回路７４自体が適切に動作していない可能性が極めて高いので、”ＮＧ”と判断することにしている（「動作しているが、間に合っていない」という上記例と区別するために、図中では”（ＮＧ）”と表記している）。これによって、前記内部回路をより安定して動作させることが可能となる。また、前記レプリカ回路７１の故障等を早期に発見できるので、迅速な善後処置を施すことが可能となる。
【０１１９】
そして、前記選択信号生成回路７２では、前記レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣに基づき、前記遅延回路６２の出力を選択する選択信号を生成する。たとえば、信号ＬＡ，ＬＢ，ＬＣが動作状態”Ｆａｓｔ”を示す場合、内部電源電圧を１段下げる、すなわち遅延時間を１段短くするような選択信号を生成する。また、信号ＬＡ，ＬＢ，ＬＣが動作状態”ＯＫ”を示す場合は、内部電源電圧を維持する、すなわち遅延時間を維持するような選択信号を生成する。また、信号ＬＡ，ＬＢ，ＬＣが動作状態”Ｗａｒｎ”および”ＮＧ”を示す場合は、内部電源電圧を１段上げる、すなわち遅延時間を１段長くするような選択信号を生成する。
【０１２０】
ところで、内部電源電圧の可変幅が大きい場合、内部電源電圧の１段の上げ下げだけで、”ＯＫ”または”Ｗａｒｎ”の範囲を飛び越えてしまう可能性がある。一方、内部電源電圧の可変幅が充分小さい場合、”ＯＫ”または”Ｗａｒｎ”の範囲内に内部電源電圧値が複数存在する可能性がある。この時、回路全体を安定動作させつつ消費電力を最小とするのは、”ＯＫ”判定となる複数の内部電源電圧値のうち、最も低い内部電源電圧値を選択している場合である。
【０１２１】
そこで、”ＯＫ”となる最小出力電圧を求めるために、”ＯＫ”判定時において、内部電源電圧をさらに１段下げることが可能かどうか判定するために、動作状態の過去の履歴を表すフラグ信号ＷＦを設ける。以上の検討に基づいた選択信号生成回路７２の具体的な一構成例を、図１３に示す。
【０１２２】
この選択信号生成回路７２は、前記遅延回路６２に対して、前記選択信号Ｓ０，Ｓ１，ＳＨ，ＳＱを出力する回路であり、係数生成回路８１と、４ビット加算器８２と、４ビットレジスタ８３と、信号ＲｅｐＥｎｂを生成するカウンタ回路８４とを備えて構成されている。
【０１２３】
係数生成回路８１は、前記レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣと、４ビットレジスタ８３からの出力信号ＣＮＴを入力とし、４ビット信号ＣＯＥＦを生成する回路である。
【０１２４】
４ビット加算器８２は、前記係数生成回路８１で生成された信号ＣＯＥＦと、前回の選択位置を示す数値を記憶した４ビットレジスタ８３の出力信号ＣＮＴとを入力として、新しい選択位置を示す数値を演算する。
【０１２５】
４ビットレジスタ８３は、クロック信号として、前記基準パルス信号Ｖ３を用い，前記４ビット加算器８２からの出力をラッチする。これは、前記基準パルス信号Ｖ３が、遅延回路６２における出力選択の直前に立上る周期信号であり、選択信号生成回路７２から出力される前記選択信号Ｓ０，Ｓ１，ＳＨ，ＳＱは、出力選択の直前に決定すればよいからである。
【０１２６】
前記４ビットレジスタ８３は、ネガティブエッジトリガのフリップフロップを用いて構成されている。また、この４ビットレジスタ８３の各フリップフロップは、起動時に”Ｈ”にリセットされる（リセット信号線は図示せず）。したがって、リセット時には全選択信号Ｓ０，Ｓ１，ＳＨ，ＳＱが”Ｈ”になるので、遅延回路６２の出力としては、遅延時間が最大となる出力Ｄ３が選択され、さらに内部クロックＩＣＬＫの３／４周期だけ遅延される。その結果、リセット時には、内部電源電圧Ｖ２として、その最大値が生成されることとなる。このことは、内部回路が確実に動作をすることを保証する。前記選択信号ＳＨには、４ビットレジスタ８３の出力信号ＣＮＴの下から２ビット目を、選択信号ＳＱには最下位ビットを、それぞれ用いる。
【０１２７】
図１４は、前記係数生成回路８１の具体的な一構成例を示すブロック図である。この係数生成回路８１は、ＷＦ信号生成回路８５と、係数信号生成回路８６とを備えて構成されている。ＷＦ信号生成回路８５は、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣから、前記フラグ信号ＷＦを生成する回路である。カウンタ回路８６は、前記基準パルス信号Ｖ３をカウントアップすることで、レプリカ回路７１および該係数生成回路８１で用いる信号ＲｅｐＥｎｂを生成する回路である。
【０１２８】
前記フラグ信号ＷＦは、以下のように決定される。前記レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”Ｗａｒｎ”を示す場合、フラグ信号ＷＦを”Ｈ”とする。前記出力ＬＡ，ＬＢ，ＬＣが動作状態”Ｆａｓｔ”を示す場合、フラグ信号ＷＦを”Ｌ”とする。前記出力ＬＡ，ＬＢ，ＬＣが示す動作状態が、これらの”Ｗａｒｎ”または”Ｆａｓｔ”でない場合、フラグ信号ＷＦはそのまま維持される。すなわち、ＷＦ信号生成回路８５は、図１５の真理値表を論理回路として実装することで実現される。前記フラグ信号ＷＦは、前記基準パルス信号Ｖ３に同期して決定すればよく、１周期前のフラグ信号ＷＦの値を”ＷＦ０”と称している。
【０１２９】
一方、前記係数信号生成回路８６は、レプリカ回路７１からの出力ＬＡ，ＬＢ，ＬＣおよび前記ＷＦ信号生成回路８５からのフラグ信号ＷＦから、係数信号ＣＯＥＦを生成する回路である。この係数信号生成回路８６において、前記係数信号ＣＯＥＦは、以下のように決定される。
【０１３０】
レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”ＮＧ”を示す場合、フラグ信号ＷＦに拘わらず、内部電源電圧Ｖ２を１段上げるよう、信号ＣＮＴを”＋１”する係数ＣＯＥＦとして、（０００１）ｂを出力する。また、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”Ｗａｒｎ”を示す場合も同様に、フラグ信号ＷＦに拘わらず、係数ＣＯＥＦとして、（０００１）ｂを出力する。
【０１３１】
一方、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”ＯＫ”を示し、且つフラグ信号ＷＦが”Ｈ”である場合、内部電源電圧Ｖ２を維持するために、係数ＣＯＥＦとして、（００００）ｂを出力する。また、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”ＯＫ”を示し、且つフラグ信号ＷＦが”Ｌ”である場合、内部電源電圧Ｖ２を１段下げるよう、信号ＣＮＴを”−１”する係数ＣＯＥＦとして、（１１１１）ｂを出力する。
【０１３２】
さらにまた、レプリカ回路７１の出力ＬＡ，ＬＢ，ＬＣが動作状態”Ｆａｓｔ”を示す場合は、フラグ信号ＷＦに拘わらず、内部電源電圧Ｖ２を１段下げるよう、係数ＣＯＥＦとして、（１１１１）ｂを出力する。係数信号生成回路８６は、図１６の真理値表を論理回路として実装することで実現される。
【０１３３】
これらのＷＦ信号生成回路８５および係数信号生成回路８６による内部電源電圧Ｖ２の制御方法について、以下に具体的に説明する。前述のように、動作状態の判定結果が”ＯＫ”となる内部電源電圧値が複数存在する可能性がある。そこで、動作状態の判定が”ＯＫ”の場合でも、条件によっては内部電源電圧Ｖ２を１段下げるようにする。
【０１３４】
すなわち、内部回路が動作するように徐々に内部電源電圧Ｖ２を上げていった場合、レプリカ回路７１の動作状態判定は、”ＮＧ”→”Ｗａｒｎ”→”ＯＫ”と変遷する。この場合は、動作状態判定”Ｗａｒｎ”を経ているので、フラグ信号ＷＦは”Ｈ”である。したがって、動作状態判定が”ＯＫ”となっても、”Ｈ”のフラグ信号ＷＦに従い、内部電源電圧Ｖ２は下げないようにする。これによって、内部電源電圧Ｖ２は一定値に維持される。
【０１３５】
もし、フラグ信号ＷＦによる制御を行わない場合は、”Ｗａｒｎ”と”ＯＫ”との判定が交互に行われることなり、内部電源電圧Ｖ２が上下して、回路動作の不安定要因となる恐れがある。
【０１３６】
これに対して、動作環境の変化等によって、動作状態判定が”Ｆａｓｔ”となり、内部電源電圧Ｖ２を下げる場合を考える。レプリカ回路７１の動作状態判定は、”Ｆａｓｔ”→”ＯＫ”へと変遷する。この場合は、動作状態判定が”Ｆａｓｔ”となった時点で，フラグ信号ＷＦは”Ｌ”にリセットされているので、動作状態判定が”ＯＫ”となっても、”Ｌ”のフラグ信号ＷＦに従い、内部電源電圧Ｖ２を下げるように制御が行われる。その後、内部電源電圧Ｖ２が下がったことによって動作状態判定が”Ｗａｒｎ”になり、フラグ信号ＷＦが”Ｈ”に切換わり、上述のように内部電源電圧Ｖ２を１段上げ、その後、動作状態判定が”ＯＫ”となっても、フラグ信号ＷＦが”Ｈ”であるので、内部電源電圧Ｖ２を下げないで維持される。
【０１３７】
以上をまとめると、動作状態判定が”ＯＫ”の場合に、フラグ信号ＷＦが”Ｌ”のときは内部電源電圧Ｖ２を１段下げるようにするが、フラグ信号ＷＦが”Ｈ”のときは内部電源電圧Ｖ２はそのまま維持することになる。これによって、前述のように内部電源電圧Ｖ２は、内部回路が安定動作している”ＯＫ”判定での最小電圧値となり、その結果、消費電力を最小に抑制することができる。
【０１３８】
上述の例は、基本遅延段数Ｍ＝６、可変遅延段数Ｎ＝３の場合について述べたけれども、勿論、Ｍ≧１、Ｎ≧１の場合に有効である。また、任意時間遅延回路６６は出力端子数が２つの場合について述べたけれども、勿論、出力端子数が１つ以上の場合に有効である。
【０１３９】
本発明の実施の第３の形態について、図１７〜図２２に基づいて説明すれば、以下のとおりである。
【０１４０】
図１７は、本発明の実施の第３の形態の電圧変換回路におけるスイッチ制御回路４６ａの電気的構成を示すブロック図である。このスイッチ制御回路４６ａは、前述の図４で示すスイッチ制御回路４６に代えて用いられる。このスイッチ制御回路４６ａは、スイッチタイミング制御回路９１と、昇圧レベルシフタ９２，９３と、起動制御回路９４，９５と、起動信号生成回路９６と、バッファ回路９７，９８とを備えて構成されている。
【０１４１】
先ず、スイッチタイミング制御回路９１について、その具体的な構成例を図１８に示す。スイッチタイミング制御回路９１は、２つの遅延回路９９，１００と、インバータＩＮＶ３と、ＮＯＲゲートＧ３とを備えて構成される。そして、前記スイッチパルスＶ５を入力信号とし、遅延回路９９によって遅延させた出力信号Ｖ５ａをインバータＩＮＶ３で論理否定した出力Ｘ１ａをＰＭＯＳトランジスタＭＰ用の昇圧レベルシフタ７２に出力する一方、遅延回路９９の出力信号Ｖ５ａを遅延回路１００によってさらに遅延させ、その出力信号Ｖ５ｂとスイッチパルスＶ５とをＮＯＲゲートＧ３によってＮＯＲ演算を行い、その出力Ｘ２ａをＮＭＯＳトランジスタＭＮ用の昇圧レベルシフタ９３に出力する回路である。
【０１４２】
図１９は、上述のように構成されるスイッチタイミング制御回路９１の動作を説明するための波形図である。ここで、前記遅延回路９９，１００での遅延時間を、共にＤＴとする。前記スイッチパルスＶ５に対して、信号Ｖ５ａ，Ｖ５ｂは、順次前記遅延時間ＤＴだけ遅れており、中間の信号Ｖ５ａがインバータＩＮＶ３で反転されて、ローアクティブのＰＭＯＳトランジスタＭＰ用の出力Ｘ１ａとなる。これに対して、ＮＯＲゲートＧ３によって、最も速く遷移するスイッチパルスＶ５と、最も遅く遷移する信号Ｖ５ｂとのパルス幅が加算されるとともに、反転されて、ハイアクティブのＮＭＯＳトランジスタＭＮ用の出力Ｘ２ａとなる。
【０１４３】
したがって、前記図１９から、周知のように、前記ＰＭＯＳトランジスタＭＰがオンするのはゲート入力信号Ｘ１が”Ｌ”の時であるので、該ＰＭＯＳトランジスタＭＰがオンするのは、中間の信号Ｖ５ａがアクティブとなる期間Ｗ２のみである。一方、ＮＭＯＳトランジスタＭＮがオンするのはゲート入力信号Ｘ２が”Ｈ”の時であるので、該ＮＭＯＳトランジスタＭＮがオンするのは、前記スイッチパルスＶ５が非アクティブであり、かつ信号Ｖ５ｂが非アクティブである期間Ｗ０，Ｗ０’のみである。また、前記スイッチパルスＶ５と信号Ｖ５ｂとの一方のみがアクティブである期間Ｗ１，Ｗ１’は、両方のトランジスタＭＰ，ＭＮはオフしている。
【０１４４】
このように、ＰＭＯＳトランジスタＭＰがオンする期間とＮＭＯＳトランジスタＭＮがオンする期間とが切換わる間に、両方のトランジスタＭＰ，ＭＮがオフする期間を設けることで、スイッチ回路３３に貫通電流が流れることを防ぐことができ、余分な電力消費を抑えることができる。なお、前記遅延回路９９，１００は、入力された信号を遅延させる機能を有する回路であれば、どのような回路でも構わない。
【０１４５】
ところで、一般に、集積回路の消費電力は、電源電圧の二乗に比例するので、内部回路が０．５Ｖという低電源電圧で動作するような場合、該内部回路の消費電力は大幅に削減することができる。しかしながら、その内部回路の低消費電力性を損なうことが無いよう、電圧変換回路自体の消費電力も削減する必要がある。
【０１４６】
そこで、前記電圧変換回路５１では、内部電源電圧Ｖ２の検知回路であるレプリカ回路７１のクリティカルパス回路７４は該内部電源電圧Ｖ２で駆動しているけれども、前記昇圧レベルシフタ９２，９３を用いることで、前記基準パルス信号生成回路４１からスイッチタイミング制御回路９１までの制御回路部分もこの内部電源電圧Ｖ２で駆動することができる。これによって、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体としても、低消費電力となる。勿論、同様の構成を、前述の電圧変換回路３１に適用することもできる。
【０１４７】
図２０は、前記昇圧レベルシフタ９２，９３の具体的な一構成例を示すブロック図である。この昇圧レベルシフタ９２，９３は、前記スイッチタイミング制御回路９１からの低振幅（Ｖ２レベル）の出力Ｘ１ａ，Ｘ２ａを、トランジスタＭＰ，ＭＮが動作可能なＶＤＤレベルの出力Ｘ１ｂ，Ｘ２ｂに変換して出力する。ここでは、低電圧側回路を構成するトランジスタとして、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳ）トランジスタを用いている。このデバイスは、前記０．５Ｖ程度の電源電圧で動作するので、このデバイスを用いて集積回路を作製することで、前述のように低消費電力化が実現されている。
【０１４８】
この昇圧レベルシフタ９２，９３は、２段のインバータＩＮＶ１１，ＩＮＶ１２と、レベルシフタＳＨと、さらに２段のインバータＩＮＶ２１，ＩＮＶ２２とを備えて構成されている。
【０１４９】
前記インバータＩＮＶ１１，ＩＮＶ１２は、前記フィルタ回路３４の出力電圧Ｖ２を電源とするインバータであり、前記スイッチパルス生成回路４５からの上述のようにして制御されたデューティ比のスイッチパルスＶ５を順次反転する。したがって、インバータＩＮＶ１１は、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１の直列回路が前記出力電圧Ｖ２の電源ライン間に直列に接続されて構成され、これらのトランジスタＱＰ１１，ＱＮ１１のベースに前記出力Ｘ１ａ，Ｘ２ａが与えられ、ドレインが出力端となり、前記出力Ｘ１ａ，Ｘ２ａと逆相の反転出力が導出される。同様に、インバータＩＮＶ１２は、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２を備えて構成され、ベースに前記インバータＩＮＶ１１の出力が与えられ、ドレインからは前記出力Ｘ１ａ，Ｘ２ａと同相の正転出力が導出される。
【０１５０】
前記レベルシフタＳＨは、電源電圧ＶＤＤを電源とし、前記インバータＩＮＶ１１，ＩＮＶ１２からの出力を、前記電源電圧ＶＤＤに増幅して出力する。したがって、このレベルシフタＳＨは、ＰＭＯＳトランジスタＱＰ３１およびＮＭＯＳトランジスタＱＮ３１の直列回路ならびにＰＭＯＳトランジスタＱＰ３２およびＮＭＯＳトランジスタＱＮ３２の直列回路が前記電源電圧ＶＤＤの電源ライン間に並列に接続され、一方のドレイン接続端が他方のＰＭＯＳトランジスタのゲートに接続されて構成される。ＮＭＯＳトランジスタＱＮ３１，ＱＮ３２および前記インバータＩＮＶ１１，ＩＮＶ１２を構成するＰＭＯＳトランジスタＱＰ１１，ＱＰ１２およびＮＭＯＳトランジスタＱＮ１１，ＱＮ１２は、前記ＤＴＭＯＳトランジスタから成る。前記インバータＩＮＶ１１の出力はＮＭＯＳトランジスタＱＮ３１のゲートに与えられ、前記インバータＩＮＶ１２の出力はＮＭＯＳトランジスタＱＮ３２のゲートに与えられ、トランジスタＱＰ３２，ＱＮ３２のドレインが出力端となる。したがって、前記出力Ｘ１ａ，Ｘ２ａと同相で、レベルシフトされた出力が導出される。
【０１５１】
前記インバータＩＮＶ２１，ＩＮＶ２２は、前記電源電圧ＶＤＤを電源とするインバータであり、前記トランジスタＱＰ３２，ＱＮ３２のドレインからの出力を順次反転する。したがって、インバータＩＮＶ２１は、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１の直列回路が前記電源電圧ＶＤＤの電源ライン間に直列に接続されて構成され、これらのトランジスタＱＰ２１，ＱＮ２１のベースに前記レベルシフタＳＨの出力が与えられ、ドレインが出力端となる。同様に、インバータＩＮＶ２２は、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２を備えて構成され、ベースに前記インバータＩＮＶ２１の出力が与えられ、ドレインからは前記出力Ｘ１ａ，Ｘ２ａと同相の正転出力の前記出力Ｘ１ｂ，Ｘ２ｂが出力される。
【０１５２】
このようにして、前記スイッチタイミング制御回路９１よりも前段側の回路を低電圧動作化しても、この昇圧レベルシフタ９２，９３によって出力される出力Ｘ１ｂ，Ｘ２ｂは昇圧され、前記２つのトランジスタＭＰ，ＭＮは確実な動作を行うことができる。
【０１５３】
図２１は、前記起動制御回路９４，９５およびバッファ回路９７，９８の具体的な構成例を示すブロック図である。前記起動制御回路９４は、前記昇圧レベルシフタ９２からの出力Ｘ１ｂを入力とするインバータＩＮＶ３１ａと、そのインバータＩＮＶ３１ａの出力信号と起動信号生成回路９６からの制御信号ＲＳＴＨとを入力信号とするＮＡＮＤ回路Ｇａとを備えて構成される。ＮＡＮＤ回路Ｇａは、前記制御信号ＲＳＴＨのレベルがＶＤＤレベルに等しいとき、前記昇圧レベルシフタ９２からの出力Ｘ１ｂをそのまま出力する。これに対して、前記制御信号ＲＳＴＨのレベルがＧＮＤレベルに等しいとき、該ＮＡＮＤ回路Ｇａは、前記出力Ｘ１ｂに関わらず、ＶＤＤレベルを出力する。
【０１５４】
前記ＮＡＮＤ回路Ｇａの出力信号は、インバータから成るバッファ回路ＢＵＦａで、反転されるとともに電流駆動能力が高められて前記制御信号Ｘ１となり、前記ＰＭＯＳトランジスタＭＰのゲートを駆動する。
【０１５５】
同様に、前記起動制御回路９５は、インバータＩＮＶ３１ｂと、ＮＡＮＤ回路Ｇｂとを備えて構成される。ＮＡＮＤ回路Ｇｂの出力信号は、インバータから成るバッファ回路ＢＵＦｂを介して前記制御信号Ｘ２となり、前記ＮＭＯＳトランジスタＭＮのゲートを駆動する。
【０１５６】
図２２は、前記起動信号生成回路９６の具体的な一構成例を示すブロック図である。ここでは、電源電圧ＶＤＤの立ち上がりを捉えて、ＲＣの時定数分だけ出力をＧＮＤレベルにする回路を示している。すなわち、電源電圧ＶＤＤの電源ライン間に、抵抗ＲｓおよびコンデンサＣｓの直列回路が接続され、前記コンデンサＣｓの充電電圧が、シュミット・トリガ・インバータＳＴＩ１，ＳＴＩ２を介して、前記制御信号ＲＳＴＨとして出力される。前記抵抗Ｒｓには並列に、電源遮断時に前記コンデンサＣｓを放電させるダイオードＤが接続されている。
【０１５７】
したがって、この起動信号生成回路９６は、パワーオンリセット回路を構成し、前記制御信号ＲＳＴＨがＬレベルとなるリセット期間は、抵抗ＲｓおよびコンデンサＣｓの時定数によって決定される。
【０１５８】
次に、起動時における起動制御回路９４，９５および起動信号生成回路９６の動作について説明する。起動時においては、出力電圧Ｖ２は０Ｖであるので、前述のようにこの出力電圧Ｖ２を用いる基準パルス信号生成回路４１や遅延回路６２等は動作できない。一方、これらの起動制御回路９４，９５やバッファ回路９７，９８および起動信号生成回路９６には電源電圧ＶＤＤが供給され始めるので、動作を開始する。
【０１５９】
これによって、起動信号生成回路９６から前記リセット信号ＲＳＴＨが出力され、スイッチ回路３３からの電圧信号Ｖ１は、リセット期間Ｔｒｓｔｈの間、ＶＤＤレベルになる。前記図２２で示す回路の場合、前記リセット期間Ｔｒｓｔｈは、ＲおよびＣの値の積を時定数として決定される。この間、フィルタ回路３４の出力電圧Ｖ２は上昇を続け、基準パルス信号生成回路４１や遅延回路６２等が動作を行うことが可能となるレベルに達すると、これらの回路４１，６２等は動作を開始する。
【０１６０】
前記リセット期間Ｔｒｓｔｈが終了すると、前記出力電圧Ｖ２は徐々に低下するが、基準パルス信号生成回路４１、遅延回路６２、スイッチパルス生成回路４５、スイッチタイミング制御回路９１および昇圧レベルシフタ９２，９３は動作を続け、制御信号Ｘ１，Ｘ２を連続的に出力する。その結果、スイッチ回路３３のからの電圧信号Ｖ１が所望のデューティ比を有するパルス信号となれば、この電圧変換回路は、安定動作状態となる。
【０１６１】
このようにして、起動制御のための構成を、起動信号生成回路９６と起動制御回路９４，９５との簡単な構成で実現することができる。なお、前記起動信号生成回路９６としては、前記図２２で示したようなＲＣ回路のみならず、タイマ回路や、オシレータとカウンタ回路との組合わせなど、どのような回路を用いても構わない。
【０１６２】
【発明の効果】
本発明の電圧変換回路は、以上のように、集積回路内に形成される降圧コンバータなどとして実現される電圧変換回路において、スイッチ回路のトランジスタの制御端子に与えるスイッチパルス信号を作成するにあたって、そのパルス信号生成回路を、一定周波数で、基準となる基準パルス信号を発生する基準パルス信号生成回路と、前記基準パルス信号を遅延する遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路と、前記遅延回路からの遅延パルス信号と前記基準パルス信号との遷移を検知し、前記遅延回路での遅延時間に応じた時間幅を有する前記スイッチパルス信号を生成し、前記トランジスタに与える駆動回路とを備えて構成する。
【０１６３】
それゆえ、遅延回路の遅延時間を制御することによって、前記スイッチパルス信号のパルス幅を変化させることができ、こうしてパルス幅変調（デューティ制御）で出力電圧を制御することができ、出力電圧のリップル電圧を一定に抑制することができる。これによって、前記出力電圧を供給する内部回路の動作を安定させることができる。また、そのようなパルス幅変調制御を、シフトレジスタなどで構成される遅延回路や、論理回路などで構成される駆動回路で実現することができ、高速なカウンタ回路が必要とならず、回路規模や消費電力が小さく、出力電圧の低電圧化に適した電圧変換回路を実現することができる。
【０１６４】
また、本発明の電圧変換回路は、以上のように、前記遅延回路を、前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する選択回路とを備えて構成し、前記遅延時間制御回路が、前記選択回路を選択制御することで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させる。
【０１６５】
それゆえ、基本遅延回路によって大きく遅延時間を調節し、追加遅延回路によって遅延時間を細かく調整することができるので、少ない選択チャネル数（選択データビット数）で、遅延時間、したがって出力電圧を大きく変化させることができるとともに、細かく調整することもできる。
【０１６６】
さらにまた、本発明の電圧変換回路は、以上のように、前記遅延回路を、前記基準パルス信号を予め定める時間分遅延する基本遅延回路と、前記基本遅延回路からの出力信号を入力とし、その内部信号を取出すことができる１または複数の出力端子を有する追加遅延回路と、前記基本遅延回路からの出力信号または前記追加遅延回路の各出力端子からの出力信号のうち、１つを選択する第１の選択回路と、前記第１の選択回路からの出力信号を任意時間遅延し、１または複数の出力端子を有する任意時間遅延回路と、前記第１の選択回路からの出力信号または前記任意時間遅延回路の各出力端子からの出力信号のうち、１つを選択し、前記遅延パルス信号として出力する第２の選択回路とを備えて構成し、前記遅延時間制御回路が、前記第１および第２の選択回路を選択制御ずることで、前記駆動回路に、前記所望とする出力電圧を得るための時間幅を有するスイッチパルス信号を生成させる。
【０１６７】
それゆえ、第１の選択回路の少ない選択チャネル数（選択データビット数）で、基本遅延回路によって大きく遅延時間を調節し、追加遅延回路によって遅延時間を細かく調整した上に、さらに第２の選択回路および任意時間遅延回路によって、遅延時間をより一層細かく調整することができる。したがって、高精度な出力電圧制御が可能となる。
【０１６８】
また、本発明の電圧変換回路は、以上のように、降圧コンバータとして用いられる電圧変換回路において、昇圧レベルシフタを設けて、スイッチ回路のトランジスタを駆動する等で高電圧が必要となる部分以外の、主にロジック回路で構成される基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路の電源電圧には、平滑化された出力電圧を与え、これによって電圧変換回路自体の消費電力を削減する一方、該電圧変換回路の出力電圧を電源とすると、長時間動作を停止した後は起動しなくなるので、起動信号生成回路と起動制御回路とをさらに設け．入力電源電圧で駆動されるこれらの回路によって、起動時には、前記スイッチ回路を強制的にスイッチングさせ、前記基準パルス信号生成回路、遅延回路、遅延時間制御回路および駆動回路への電源電圧を立ち上げる。
【０１６９】
それゆえ、起動不良を招くことなく、電圧変換回路自体の消費電力を削減することができる。
【０１７０】
さらにまた、本発明の電圧変換回路は、以上のように、前記遅延回路、前記基本遅延回路、前記追加遅延回路および前記任意時間遅延回路を、単位時間の遅延を行う単位時間遅延素子を１個以上直列に接続して構成する。
【０１７１】
それゆえ、遅延回路の構成が簡単になるとともに、設計の変更も容易になる。
【０１７２】
また、本発明の電圧変換回路は、以上のように、前記単位時間遅延素子を、フリップフロップ回路とする。
【０１７３】
それゆえ、遅延時間の設定が容易になり、前記遅延回路の設計が容易になる。
【０１７４】
さらにまた、本発明の電圧変換回路は、以上のように、前記駆動回路を、スイッチパルス生成回路と、バッファ回路から成るスイッチ制御回路とを備えて構成し、前記スイッチパルス生成回路を、フリップフロップ回路で構成する。
【０１７５】
それゆえ、前記駆動回路を構成するスイッチパルス生成回路の回路構成を簡単にすることができる。
【０１７６】
また、本発明の電圧変換回路は、以上のように、Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて成るスイッチ回路を制御するにあたって、入力信号に応答して、Ｎ型トランジスタがオンからオフに切換わった後、１段目の遅延回路の遅延時間だけ遅れてＰ型トランジスタがオフからオンに切換わり、Ｐ型トランジスタがオンからオフに切換わった後、２段目の遅延回路の遅延時間だけ遅れてＮ型トランジスタがオフからオンに切換わるようにする。
【０１７７】
それゆえ、前記２つの遅延時間は、２つのトランジスタが同時にオンすることが無いデッドタイムとなり、前記スイッチ回路の貫通電流を抑えることができ、電圧変換回路自体の低消費電力化を図ることができる。
【０１７８】
さらにまた、本発明の電圧変換回路は、以上のように、前記遅延時間制御回路を、前記出力電圧を電源電圧として供給される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路から出力される動作速度を示す信号を入力信号とし、検出された動作速度に応じて、前記遅延回路の複数の出力端子のうち１つの出力端子を選択するための選択信号を出力する選択信号生成回路とを備えて構成する。
【０１７９】
それゆえ、集積回路を構成する内部回路の動作状況をレプリカ回路で検知して、該内部回路の動作に必要最低限の駆動電圧を供給できるので、集積回路の低消費電力化に貢献することができる。
【０１８０】
また、本発明の電圧変換回路は、以上のように、前記レプリカ回路を、動作状態を検出するためのパルスを発生する動作状態検出パルス生成回路と、前記動作状態検出パルス生成回路からの入力パルスに対して、前記内部回路の中で、信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行うとともに、複数に分割されるクリティカルパス回路と、前記クリティカルパス回路の各部分から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスに応答してラッチし、その出力信号を動作状態信号として前記選択信号生成回路に送出するラッチ回路とを備えて構成する。
【０１８１】
それゆえ、たとえばクリティカルパス回路が２つに分割され、ラッチ回路のラッチタイミングが前記動作状態検出パルス生成回路からのパルスの半周期と１周期とに設定される場合、クリティカルパス回路全体の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従している場合、前記内部回路の動作周波数が高過ぎる、すなわち前記出力電圧が高過ぎると判定することができ、またクリティカルパス回路の前半の出力パルスでも、前記動作状態検出パルス生成回路からのパルスの１周期以内に追従していない場合、前記内部回路の動作周波数が低過ぎる、すなわち前記出力電圧が低過ぎると判定することができ、クリティカルパス回路の前半の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従しており、かつ後半の出力パルスが前記半周期以内に追従しておらず、１周期以内で追従している場合、前記内部回路の動作周波数が最適、すなわち前記出力電圧が最適と判定することができ、クリティカルパス回路の前半の出力パルスが前記動作状態検出パルス生成回路からのパルスの半周期以内に追従しておらず、かつ後半の出力パルスは１周期以内で追従している場合、前記内部回路は、現状では動作可能であるものの、僅かな環境変化で動作不能になる、すなわち出力電圧がもう少し高い方が好ましいと判定することができ、ラッチ回路の出力で、前記内部回路の動作周波数が高過ぎる、すなわち出力電圧が高過ぎる場合は前記遅延時間を短くし、動作周波数が低過ぎる、すなわち出力電圧が低過ぎる場合は前記遅延時間を長くし、動作周波数が最適、すなわち前記出力電圧が最適である場合は前記遅延時間を維持し、動作可能であるものの、動作周波数が少し低い、すなわち出力電圧がもう少し高い方が好ましい場合は前記遅延時間を長くすることで、前記出力電圧を最適に制御することができる。
【０１８２】
これによって、クリティカルパス回路の分割数と、ラッチ回路のラッチタイミング数との設定によって、種々の動作状態を検出し、最適な制御を行うことができ、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０１８３】
さらにまた、本発明の電圧変換回路は、以上のように、前記クリティカルパス回路が２つに分割され、前記ラッチ回路を、前半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第１のラッチ回路と、後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの半周期後にラッチする第２のラッチ回路と、前記後半クリティカルパス回路から出力されたパルス信号を前記動作状態検出パルス生成回路からのパルスの１周期後にラッチする第３のラッチ回路とを備えて構成する。
【０１８４】
それゆえ、３つのラッチ回路からの８種類の組合わせの出力から、上述の４つの動作状態以外を、前記クリティカルパス回路自体が適切に動作していない状態であると判定することができ、前記内部回路をより安定して動作させることが可能となる。また、前記レプリカ回路の故障等を早期に発見できるので、迅速な善後処置を施すことが可能となる。
【０１８５】
また、本発明の電圧変換回路は、以上のように、前記選択信号生成回路が、前記レプリカ回路の動作状態の履歴を表すフラグ信号を生成するフラグ信号生成回路を有し、前記フラグ信号の値によって、前記レプリカ回路の出力信号から要求される遅延時間の増減動作と、それとは異なる遅延時間の増減動作とのうち、いずれかを選択し、前記遅延回路の出力端子の選択を行う。
【０１８６】
それゆえ、前記レプリカ回路の動作状態の履歴を表すフラグ信号を導入することで、出力電圧の制御機能を高めることができる、出力電圧を、内部回路が安定動作する最小電圧に維持することが可能となり、消費電力を最小に抑制することができる。
【０１８７】
さらにまた、本発明の半導体集積回路装置は、以上のように、前記の電圧変換回路を、外部電源電圧から半導体集積回路装置の駆動電圧を生成する降圧回路として用いる。
【０１８８】
それゆえ、該降圧回路自体の消費電力を低減でき、前記内部回路の低消費電力性を損なうことなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【０１８９】
また、本発明の携帯端末は、以上のように、前記の半導体集積回路装置を備える。
【０１９０】
それゆえ、該携帯端末全体の低消費電力化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の電圧変換回路の電気的構成を示すブロック図である。
【図２】図１で示す電圧変換回路における遅延回路の一構成例を示すブロック図である。
【図３】図１で示す電圧変換回路におけるスイッチパルス生成回路の具体的な一構成例を示すブロック図である。
【図４】図１で示す電圧変換回路におけるスイッチ制御回路の具体的な一構成例を示すブロック図である。
【図５】図１で示す電圧変換回路における遅延回路およびスイッチパルス生成回路の動作を説明するための波形図である。
【図６】本発明の実施の第２の形態の電圧変換回路の電気的構成を示すブロック図である。
【図７】図６で示す電圧変換回路における遅延回路の具体的な一構成例を示すブロック図である。
【図８】図６で示す電圧変換回路における遅延時間制御回路の具体的な一構成例を示すブロック図である。
【図９】図８で示す遅延時間制御回路におけるレプリカ回路の具体的な一構成例を示すブロック図である。
【図１０】図９で示すレプリカ回路における動作状態検出パルス生成回路の信号波形図である。
【図１１】図９で示すレプリカ回路における各動作状態の判定方法を示す信号波形図である。
【図１２】前記図１１で示すレプリカ回路の動作状態をまとめた表である。
【図１３】図８で示す遅延時間制御回路における選択信号生成回路の具体的な一構成例を示すブロック図である。
【図１４】図１３で示す選択信号生成回路における係数生成回路の具体的な一構成例を示すブロック図である。
【図１５】図１４で示す係数生成回路におけるＷＦ信号生成回路の真理値表である。
【図１６】図１４で示す係数生成回路における係数信号生成回路の真理値表である。
【図１７】本発明の実施の第３の形態の電圧変換回路におけるスイッチ制御回路の電気的構成を示すブロック図である。
【図１８】図１８で示すスイッチ制御回路におけるスイッチタイミング制御回路の具体的な一構成例を示すブロック図である。
【図１９】図１９で示すスイッチタイミング制御回路の動作を説明するための波形図である。
【図２０】図１７で示すスイッチタイミング制御回路におけるレベルシフタの具体的な一構成例を示すブロック図である。
【図２１】図１７で示すスイッチタイミング制御回路における起動制御回路およびバッファ回路の具体的な一構成例を示すブロック図である。
【図２２】図１７で示すスイッチタイミング制御回路における起動信号生成回路の具体的な一構成例を示すブロック図である。
【図２３】典型的な従来技術の電圧変換回路の概略構成図である。
【図２４】他の従来技術の電圧変換回路のブロック図である。
【符号の説明】
３１，５１    電圧変換回路
３２，５２    パルス信号生成回路
３３    スイッチ回路
３４    フィルタ回路
４１    基準パルス信号生成回路
４２，６２    遅延回路
４３，６３    遅延時間制御回路
４４    駆動回路
４５    スイッチパルス生成回路
４６，４６ａ    スイッチ制御回路
４７    基本遅延回路
４８    追加遅延回路
４９    選択回路（第１の選択回路）
６４    選択回路
６５；６５ａ，６５ｂ    選択回路（第２の選択回路）
６６    任意時間遅延回路
６６ａ，６６ｂ    フリップフロップ
７１    レプリカ回路
７２    選択信号生成回路
７３    動作状態検出パルス生成回路
７３ａ，７３ｂ，７３ｃ    フリップフロップ
７３ｄ，７３ｅ    ＡＮＤゲート
７４    クリティカルパス回路
７４ａ  前半クリティカルパス回路
７４ｂ  後半クリティカルパス回路
７５    ラッチ回路
７５ａ  ラッチ回路（第１のラッチ回路）
７５ｂ  ラッチ回路（第２のラッチ回路）
７５ｃ  ラッチ回路（第３のラッチ回路）
８１    係数生成回路
８２    ４ビット加算器
８３    ４ビットレジスタ
８４    カウンタ回路
８５    ＷＦ信号生成回路
８６    係数信号生成回路
９１    スイッチタイミング制御回路
９２，９３    昇圧レベルシフタ
９４，９５    起動制御回路
９６    起動信号生成回路
９７，９８    バッファ回路
９９，１００  遅延回路
ＢＵＦ１，ＢＵＦ２    バッファ回路
Ｃ    キャパシタ
Ｌ    インダクタ
ＭＮ    ＮＭＯＳトランジスタ
ＭＰ    ＰＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３    インバータ
ＩＮＶ１１，ＩＮＶ１２；ＩＮＶ２１，ＩＮＶ２２    インバータ
Ｇ１，Ｇ２    ＮＡＮＤゲート
Ｇ３    ＮＯＲゲート
ＳＨ    レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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