(57)【要約】【課題】  従来の高周波スイッチでは、高インピーダンス線路とテーパ線路からなる整合部を設けているので、整合部を構成する高インピーダンス線路およびテーパ線路の線路長がそれぞれ中心周波数において１／２波長まで必要となる傾向があり、スイッチ全体が大型化するという問題があった。【解決手段】  並列に装荷されたスイッチング素子の出力端子側に、中心周波数で１／４波長の長さを有する伝送線路を直列に３個設け、さらにその出力端子側に他端を接地したバイアスキャパシタを先端に接続した中心周波数で１／４波長の長さを有する並列装荷バイアス線路を設けた構成とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力端子と、
第１、第２の出力端子と、
一端側が接地された第１、第２のスイッチング素子と、
一端側が上記入力端子にそれぞれ接続され、他端が上記第１、第２のスイッチング素子の他端にそれぞれ接続されて、各々４分の１波長の電気長に相当する導体線路で成る第１、第２の伝送線路と、
一端が上記第１、第２のスイッチング素子の他端に接続されるとともに、他端側が上記第１、第２の出力端子にそれぞれ接続された、４分の３波長の電気長に相当する導体線路で成る第３、第４の伝送線路と、
一端が上記第３、第４の伝送線路の他端にそれぞれ接続された、４分の１波長の電気長に相当するバイアス線路を有して成る第１、第２のバイアス回路と、
を備えた単極双投型の高周波スイッチ。
【請求項２】
上記第３、第４の伝送線路は、４分の１波長の電気長に相当する３つの導体線路を、直列に接続して構成されることを特徴とした請求項１記載の高周波スイッチ。
【請求項３】
上記第１、第２のバイアス回路は、上記バイアス線路の他端に接続された容量性素子を備えたことを特徴とする請求項１記載の高周波スイッチ。
【請求項４】
上記第１、第２のスイッチング素子にＰＩＮダイオードを用いて、当該ＰＩＮダイオードのカソード側を接地側としたことを特徴とする請求項１記載の高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロ波帯およびミリ波帯の通信またはレーダ等に用いられる、単極双投型の高周波スイッチに関するものである。
【背景技術】
【０００２】
従来の高周波スイッチとして、入力端子からの経路の分岐点から中心周波数において１／４波長の位置に、スイッチング素子として他端を接地したＰＩＮダイオードを並列に装荷し、出力端子側に高インピーダンス線路とテーパ線路からなる整合部を設けたものが知られている。
この構成によれば、ＰＩＮダイオードを抵抗成分と容量成分に相互に切り替えることにより、中心周波数では抵抗成分を供する経路側が分岐点から見て開放と見なせるので遮断となり、入力端子から入力した信号は容量成分を供する経路側へ流れて、スイッチとして動作させることができる。
また、中心周波数から外れるにつれて分岐点から見る遮断側の状態が開放からずれたとしても、整合部によって通過側の整合を取ることにより、出力端子での反射を改善して広帯域にわたり良好な性能を得ることができる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１０−２８４９０１号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら従来の高周波スイッチでは、整合部を構成する高インピーダンス線路およびテーパ線路の線路長が、それぞれ中心周波数において１／２波長まで必要となる傾向があり、スイッチ全体が大きくなるという問題があった。例えば、特許文献１記載の高周波スイッチでは、バイアス回路とＰＩＮダイオードとの間の整合部の線路長がλになっていた。
また、従来の高周波スイッチでは、ＰＩＮダイオードに対するバイアス回路は経路から見て開放と見なせるように高インピーダンス線路と高抵抗の組合せやチョークコイル等により構成する必要があるが、高抵抗を用いる場合は消費電力値が上昇してしまい、チョークコイルを用いる場合は回路が大型化してしまうという問題があった。
【０００５】
この発明は、係る課題を解決するために成されたものであり、広い周波数帯域で通過側の整合を取って広帯域な特性の高周波スイッチを得ることができるとともに、整合部のインピーダンス線路の長さをより短くしたことを目的とする。
【課題を解決するための手段】
【０００６】
この発明による単極双投型の高周波スイッチは、入力端子と、第２の出力端子と、一端側が接地された第１、第２のスイッチング素子と、一端側が上記入力端子にそれぞれ接続され、他端が上記第１、第２のスイッチング素子の他端にそれぞれ接続されて、各々４分の１波長の電気長に相当する導体線路で成る第１、第２の伝送線路と、一端が上記第１、第２のスイッチング素子の他端に接続されるとともに、他端側が上記第１、第２の出力端子にそれぞれ接続された、４分の３波長の電気長に相当する導体線路で成る第３、第４の伝送線路と、一端が上記第３、第４の伝送線路の他端にそれぞれ接続された、４分の１波長の電気長に相当するバイアス線路を有して成る第１、第２のバイアス回路とを備えたものである。
【発明の効果】
【０００７】
この発明によれば、高周波スイッチの広帯域化を図ることができるとともに、整合部の線路長を波長よりも短くすることができるという効果が得られる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
以下、図を用いてこの発明に係る実施の形態１について説明する。
図１は実施の形態１による等価回路図である。入力端子１から出力端子２ａ（第１の出力端子）および出力端子２ｂ（第２の出力端子）までの構成は対称である。
入力端子１には、一対のＤＣカットキャパシタ１０の一方の電極が並列に接続される。各ＤＣカットキャパシタ１０の他方の電極には、伝送線路４ａ、４ｂ（第1、第２の伝送線路）の一端が夫々接続される。伝送線路４ａ、４ｂの他端は、並列装荷された一対のＰＩＮダイオード３ａ、３ｂ（第１、第２のスイッチング素子）のアノードに、夫々接続される。一対のＰＩＮダイオード３ａ、３ｂのカソードは、夫々接地されている。また、一対のＰＩＮダイオード３ａ、３ｂのアノードは、伝送線路５ａ、５ｂの一端に夫々接続される。伝送線路５ａ、５ｂの他端は、伝送線路６ａ、６ｂの一端に夫々接続される。伝送線路６ａ、６ｂの他端は、伝送線路７ａ、７ｂの一端に夫々接続される。伝送線路５ａ、５ｂ、伝送線路６ａ、６ｂ、および伝送線路７ａ、７ｂは、夫々直列に接続されて第３、第４の伝送線路を構成し、第３、第４の伝送線路はいずれも整合部として機能する。
【０００９】
伝送線路７ａ、７ｂの他端は、バイアス線路８ａ、８ｂの一端に夫々接続される。また、伝送線路７ａ、７ｂの他端はＤＣカットキャパシタ１０の一方の電極に夫々接続され、ＤＣカットキャパシタ１０の他方の電極は出力端子２ａ、２ｂに夫々接続される。バイアス線路８ａ、８ｂの他端は、夫々高周波短絡用のバイアス用キャパシタ（容量性素子）１１を介在させて接地される。また、バイアス線路８ａ、８ｂの他端には、バイアス端子９ａ、９ｂが夫々設けられている。バイアス線路８ａ、８ｂと、バイアス端子９ａ、９ｂと、バイアス用キャパシタ１１とは、夫々バイアス回路（第１、第２のバイアス回路）を構成する。
【００１０】
伝送線路４ａ、４ｂ、伝送線路５ａ、５ｂ、伝送線路６ａ、６ｂ、及び伝送線路７ａ、７ｂ、バイアス線路８ａ、８ｂは、いずれもその線路長が中心周波数ｆ０における１／４波長に相当する。また、各伝送線路、およびバイアス線路は、マイクロストリップ線路や、コプレーナ線路などを構成するストリップ導体線路で構成される。
なお、ＰＩＮダイオード３ａ、３ｂの代わりに、ＦＥＴ（電界効果トランジスタ）を用いても良い。
【００１１】
次に動作について説明する。出力端子２ａ側が通過、出力端子２ｂ側が遮断の場合を例として説明する。
この場合、ＰＩＮダイオード３ａにバイアス端子９ａより逆バイアス電圧を印加し、ＰＩＮダイオード３ｂにバイアス端子９ｂより順バイアス電圧を印加する。ＰＩＮダイオード３は、逆バイアスを印加した状態を近似的にキャパシタで、順バイアスを印加した状態を近似的に抵抗で置き換えられるため、本高周波スイッチは図２に示す等価回路で表される。
一般的に抵抗１３は数Ω程度の低抵抗値であり接地されたことと同等となるため、その先の伝送線路５ｂ以降には信号は伝送されない。一方、キャパシタ１２は数ｐＦ以下の低容量値であり、並列装荷されたそれはマイクロ波帯またはミリ波帯では高インピーダンスとなるため信号の伝送経路から見て無視できる。また、ＤＣカットキャパシタ１０およびバイアスキャパシタ１１は低インピーダンスであるため同じく無視できる。
【００１２】
その結果、図３に示す簡略化された等価回路図に置き換えることができる。ここでは、入力端子１と出力端子２ａの間の等価回路を示しており、入力端子１と出力端子２ａは、いずれも負荷１４に接続された状態を示している。
通常の高周波回路同様、そのインピーダンスは５０Ωとする。また、各線路のインピーダンスは、伝送線路４ａ、４ｂがＺ１、伝送線路５ａがＺ２、伝送線路６ａがＺ２、伝送線路７ａがＺ１、バイアス線路８ａがＺ１とする。この場合における周波数ごとの動作を説明する。
【００１３】
まず、中心周波数ｆ０においては、全ての線路の線路長が１／４波長に相当するため、先端が接地された伝送線路４ｂおよびバイアス線路８ａは、分岐点から見て開放とみなせる。したがって、入力端子１から出力端子２ａまでの間には通常の伝送線路しか存在しないため大きな通過損失も無く、信号は伝送される。
【００１４】
次に、中心周波数ｆ０以外について説明する。図３に示す回路は左右対称であるが、対称点から双方を見たインピーダンスが互いに複素共役であれば整合が取れたこととなり、通過損失は小さく抑えられる。しかし、対称点から見て同じ回路構成であるということはそのインピーダンスの実部および虚部とも同じということであるため、複素共役にはなり得ない。そこで、虚部の存在を打ち消して実部のみとなる線路インピーダンスの組合せを実現して整合を取る。
図４に図３に示した等価回路における、各部のインピーダンスを示した等価回路図を示す。出力端子２ａ側から伝送線路５ａを見たインピーダンスをＺＡ、伝送線路４ａを見たインピーダンスをＺＢ、並列装荷された伝送線路４ｂを見たインピーダンスをＺＣとする。また、入力端子１側から伝送線路６ａを見たインピーダンスをＺＡ'、伝送線路７ａを見たインピーダンスをＺＢ'、並列装荷されたバイアス線路８ａを見たインピーダンスをＺＣ'とする。このとき、ＺＡとＺＡ'が実部のみで表され、同じ値となるようなＺ１およびＺ２としている。以下に周波数ｆ０／２および３ｆ０／２におけるＺＡを導出して説明する。
【００１５】
はじめに、周波数ｆ０／２における振る舞いについて説明する。図５に周波数ｆ０／２における動作説明図を示す。
この周波数においては、全ての線路の線路長が１／８波長に相当する。まず、ＺＣは式１で表される。次にＺＢは式２で表される。さらに式２に式１を代入するとＺＢは式３で表される。伝送線路５ａの線路長が１／８波長に相当する場合、式４の関係が成り立てばＺＡは式５で表される。
ここでＺＡは虚部が存在せず実部のみで表されており、同じ回路構成であるＺＡ'についても同式で表され等しくなる。
また、ＺＢ、ＺＣについても同様に定式化されて、同じ回路構成であるＺＢ' 、Ｚｃ'とそれぞれ等しくなる。
すなわち、各伝送線路において整合が取れることを示しており、入力端子１から出力端子２ａまでの経路に不整合は生じず、低損失な特性を示す。
【００１６】
【数１】
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【００１７】
【数２】
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【００１８】
【数３】
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【００１９】
【数４】
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【００２０】
【数５】
2005260577.tif 000007
【００２１】
同様に、周波数３ｆ０／２における振る舞いについて説明する。
図６に周波数３ｆ０／２における動作説明図を示す。この周波数においては、全ての線路の線路長が３／８波長に相当する。まず、ＺＣは式６で表される。次にＺＢは式７で表される。さらに式７に式６を代入するとＺＢは式８で表される。ここで、伝送線路５ａの線路長が３／８波長であることから、１／８波長線路と１／４波長線路に分割して考える。
【００２２】
【数６】
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【００２３】
【数７】
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【００２４】
【数８】
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【００２５】
図７に第２の伝送線路５ａを分割した動作説明図を示す。出力端子２ａ側から１／８波長線路１５ａを見たインピーダンスをＺＡ、１／４波長線路１５ｂを見たインピーダンスをＺＤとする。ＺＤは式９で表される。式９に式８を代入するとＺＤは式１０で表される。１／８波長線路１５ａが存在する場合、式１１の関係が成り立てばＺＡは式１２で表される。
ここで、ＺＡは虚部が存在せず実部のみで表されており、同じ回路構成であるＺＡ'についても同式で表され等しくなる。
また、ＺＢ、ＺＣについても同様に定式化されて、同じ回路構成であるＺＢ' 、Ｚｃ'とそれぞれ等しくなる。
すなわち、周波数ｆ０／２の場合と同じく、各伝送線路において整合が取れることを示しており、入力端子１から出力端子２ａまでの経路に不整合は生じず、低損失な特性を示す。
【００２６】
【数９】
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【００２７】
【数１０】
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【００２８】
【数１１】
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【００２９】
【数１２】
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【００３０】
したがって、中心周波数ｆ０のみならず、ｆ０からｆ０／２、およびｆ０／２から３ｆ０／２に至るまでの間の周波数帯においても、スイッチとしての良好な特性が得られるので、周波数ｆ０に特定されずに、広帯域化を図ることができる。
【００３１】
以上により、この実施の形態によれば、入力端子（１）と、第１、第２の出力端子（２ａ、２ｂ）と、一端側が接地された第１、第２のスイッチング素子（３ａ、３ｂ）と、一端側が上記入力端子にそれぞれ接続され、他端が上記第１、第２のスイッチング素子（３ａ、３ｂ）の他端にそれぞれ接続されて、各々４分の１波長の電気長に相当する導体線路で成る第１、第２の伝送線路（４ａ、４ｂ）と、一端が上記第１、第２のスイッチング素子（３ａ、３ｂ）の他端に接続されるとともに、他端側が上記第１、第２の出力端子（２ａ、２ｂ）にそれぞれ接続された、４分の３波長の電気長に相当する導体線路で成る第３、第４の伝送線路（５ａ、６ａ、７ａ、および５ｂ、６ｂ、７ｂ）と、一端が上記第３、第４の伝送線路（５ａ、６ａ、７ａ、および５ｂ、６ｂ、７ｂ）の他端にそれぞれ接続された、４分の１波長の電気長に相当するバイアス線路（８ａ、８ｂ）を有して成る第１、第２のバイアス回路（８ａ、９ａ、１１、および８ｂ、９ｂ、１１）とを備えたことにより、高周波スイッチの広帯域化を図ることができるとともに、整合部を構成する第３、第４の伝送線路の線路長を３λ／４の長さとして、波長λよりも線路長を短くすることができるという効果が得られる。
【００３２】
なお、本実施の形態では回路形態を明記しないが、ＭＭＩＣで構成してもディスクリート回路で構成してもよい。また、スイッチング素子としてＰＩＮダイオードを用いたが、ＦＥＴ等のＯＮ／ＯＦＦ機能を有するその他の素子を用いた場合でも同様の効果が得られる。
【００３３】
また、本実施の形態では伝送線路の線路長を特定しているが、ＰＩＮダイオードやＤＣカットキャパシタおよびその接続部等に起因する寄生成分が無視できない場合、それらの効果を伝送線路の線路長に変換して、等価的に本実施の形態で特定した伝送線路の線路長を実現してもよい。
【図面の簡単な説明】
【００３４】
【図１】この発明の実施の形態１による等価回路図である。
【図２】この発明の実施の形態１によるＰＩＮダイオードを等価回路に置き換えた等価回路図である。
【図３】この発明の実施の形態１による簡略化した等価回路図である。
【図４】この発明の実施の形態１による各部のインピーダンスを示した等価回路図である。
【図５】この発明の実施の形態１による周波数ｆ０／２における動作説明図である。
【図６】この発明の実施の形態１による周波数３ｆ０／２における動作説明図である。
【図７】この発明の実施の形態１による伝送線路５ａを分割した周波数３ｆ０／２における動作説明図である。
【符号の説明】
【００３５】
１  入力端子、２ａ、２ｂ  出力端子、３ａ、３ｂ  ＰＩＮダイオード、４ａ、４ｂ  伝送線路、５ａ、５ｂ  伝送線路、６ａ、６ｂ  伝送線路、７ａ、７ｂ  伝送線路、８ａ、８ｂ  バイアス線路、９ａ、９ｂ  バイアス端子、１０  ＤＣカットキャパシタ、１１  バイアスキャパシタ、１２  キャパシタ、１３  抵抗、１４  回路外インピーダンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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