(57)【要約】【課題】性能或いは位置の異なるトランジスタを含む半導体装置を個別にモニタすることである。【解決手段】出力端子を共通に接続された複数のテスト用リングオシレータを半導体チップ上に設け、当該複数のリングオシレータを論理回路により選択的に発振させ、出力端子を介して出力される発振出力をテスタによってモニタする。論理回路として、順序回路を使用すれば、テストに必要な端子を増加させることなく、多数のリングオシレータを選択制御できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータの出力側に共通に接続された出力端子と、前記複数のテスト用リングオシレータの入力側に設けられた前記複数のテスト用リングオシレータを選択的に動作させる論理回路とを有していることを特徴とする半導体装置。
【請求項２】
請求項１において、前記論理回路は、前記複数のテスト用リングオシレータに個々に接続された出力側端子を備えた単一の順序回路によって構成され、当該順序回路の入力側は共通にテスト用端子に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１において、前記論理回路はそれぞれ前記複数のテスト用リングオシレータに対応して設けられ、前記複数のテスト用リングオシレータを選択的に動作させる複数の順序回路によって構成され、前記複数の順序回路の出力側は夫々対応する前記テスト用リングオシレータに接続される一方、前記複数の順序回路の入力側は互いに共通にテスト用端子に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２又は３において、前記順序回路に接続されるテスト用端子は、前記順序回路を初期化するための初期化端子及びクロック信号のためのクロック端子であることを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれかにおいて、前記複数のテスト用リングオシレータの入力側には、発振制御端子が接続されていることを特徴とする半導体装置。
【請求項６】
請求項１において、前記論理回路はクロック端子に接続されたカウンタと、当該カウンタの出力をデコードして、前記複数のテスト用リングオシレータを個別に選択するデコーダとを有していることを特徴とする半導体装置。
【請求項７】
請求項６において、前記カウンタは初期化端子に接続され、当該初期化端子からの信号によって初期化されることを特徴とする半導体装置。
【請求項８】
請求項７において、前記複数のテスト用リングオシレータの入力側には、発振制御端子が接続されていることを特徴とする半導体装置。
【請求項９】
請求項１において、前記論理回路は、それぞれ前記複数のテスト用リングオシレータに対応して前記半導体装置に設けられ、前記複数のテスト用リングオシレータを選択的に動作させる複数の組合せ回路を備え、当該複数の組合せ回路の出力側はそれぞれ複数のテスト用リングオシレータに接続される一方、前記複数の組合せ回路の入力側は選択用端子に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９において、前記複数のテスト用リングオシレータの入力側は共通の発振制御端子に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１において、前記半導体装置はコーナー部を有する所定形状を有し、前記複数のテスト用リングオシレータは前記コーナー部に隣接した位置に設けられていることを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記所定形状は正方形又は矩形形状であり、前記テスト用リングオシレータは各コーナー部に隣接した位置に一つづつ配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１１において、複数のテスト用リングオシレータを配置したコーナー部を有していることを特徴とする半導体装置。
【請求項１４】
正方形又は矩形形状を備えた半導体チップに形成された半導体装置おいて、前記半導体チップのコーナー部の少なくとも一つに隣接した領域には、単数又は複数のテスト用リングオシレータが設けられていることを特徴とする半導体装置。
【請求項１５】
位置及び性能の少なくとも一方において互いに異なる複数のトランジスタを備えた半導体装置において、前記複数のトランジスタに対応して設けられた複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータの出力側に共通に接続された出力端子と、前記複数のテスト用リングオシレータの入力側に設けられた前記複数のテスト用リングオシレータを選択的に動作させる論理回路とを有していることを特徴とする半導体装置。
【請求項１６】
半導体装置をテストするテスト回路において、テスト出力端子に互いに共通に接続された出力端子を有する複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータを個別に選択する論理回路とを備え、当該論理回路は共通のテスト入力端子に接続されていることを特徴とするテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト回路に関する。
【背景技術】
【０００２】
一般に、この種の半導体装置には、ゲートアレイ、スタンダードセル、ＣＰＵ、及び、周辺回路等を内部回路として、１チップ内に集積した特定用途向け集積回路（ＡＳＩＣ）（又は、システムＬＳＩ）がある。このようなＡＳＩＣ等の半導体装置では、高集積化、多機能化と共にピン数が増大する一方、内部回路の動作も急速に高速化する傾向にある。
【０００３】
このように、高速、高集積化された半導体装置においては、これまで以上に、内部回路の機能をテストし、良品／不良品の選別を行うことが不可欠になる。半導体装置の製造段階での選別方法として、半導体装置の内部回路に対して、テスタから所定のパターンを入力し、内部回路の出力をテスタでモニターする手法が採用される場合がある。一方、半導体装置の高速化と共に、１００ＭＨｚ以上のシステムクロックで動作するＡＳＩＣも実用化されている。このように、高速なシステムクロックで動作する半導体装置を実使用動作に近い動作でテストすることは、作業工数等が大きくなり過ぎてしまう。
【０００４】
このため、特公平８−４１０４号公報（特許文献１）では、チップ上の空きスペースに内部回路と同一の製造工程によりリングオシレータを形成しておき、発振周期を測定することにより、チップの性能を評価するテスト技術が提案されている。このテスト技術では、テスタでモニタされるリングオシレータからの出力が所定の周波数以下であれば不良としたり、或いは、周波数に応じてグレードに分けて選別することが行われている。ここで、リングオシレータは、入力側に設けられたＡＮＤ回路と、縦続接続された奇数段のインバータとを備え、最終段のインバータの出力をＡＮＤ回路の入力に帰還する構成を備えている。リングオシレータを用いたテストでは、リングオシレータの発振周波数が、通常、内部回路を構成するトランジスタの性能に対応していることから、リングオシレータの発振周波数をモニタすることにより、半導体装置の内部回路の性能を評価することができる。
【０００５】
このことを利用して、単一の端子を備えたリングオシレータを動作させ、その発振周波数を監視することにより、半導体装置の性能を評価することがＵＳＰ６，４２６，６４１号明細書（特許文献２）に記載されている。
【０００６】
更に、特開平１１−１６６９６０号公報（特許文献３）には、リングオシレータを備えた半導体装置の良否を当該リングオシレータを用いて選別する方式が開示されている。具体的に云えば、特許文献３では、半導体装置における最高動作周波数と相関関係を有するような発振周波数を有するリングオシレータを用いて、リングオシレータの所定時間内の出力パルス数を計数すると共に、当該計数値を最高動作周波数と関連して設定された閾値と比較することにより、半導体装置の良否を判定する方式が提案されている。
【０００７】
また、特開平１０−２４２８０６号公報（特許文献４）には、リングオシレータを構成するインバータの立ち上がり時間及び立下り時間を独立に測定するために、第１〜第３のリングオシレータを設けた半導体装置が開示されている。具体的に云えば、ＰチャネルトランジスタとＮチャネルトランジスタによって第１乃至第３のリングオシレータの各インバータが構成される。更に、第１のリングオシレータにおけるインバータのＰチャネルトランジスタと、第３のリングオシレータにおけるインバータのＰチャネルトランジスタとを等しいチャネル長を有するトランジスタで構成する一方、第２のリングオシレータにおけるインバータのＮチャネルトランジスタと、第３のリングオシレータにおけるインバータのＮチャネルトランジスタとを等しいチャネル長を有するトランジスタによって構成している。この構成によれば、第３のリングオシレータの発振出力を基準にして、第１及び第２のリングオシレータの発振出力を比較することにより、インバータの立ち上がり時間及び立下り時間を測定することができる。
【０００８】
【特許文献１】特公平８−４１０４号公報
【特許文献２】ＵＳＰ６，４２６，６４１号明細書
【特許文献３】特開平１１−１６６９６０号公報
【特許文献４】特開平１０−２４２８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述したＡＳＩＣのような半導体装置では、高集積化、高速化の要求に伴って、半導体製造プロセスの微細化も急激に進行すると共に、トランジスタのバラツキが顕著になっており、それをモニタし管理することが必要になっている。また、単一の半導体装置の内部回路には性能並びに特性の異なる複数種類のトランジスタが混載されることが多くなっており、各トランジスタの性能・特性を個別にモニタし管理することが必要になっている。
【００１０】
特許文献１〜４は、テストに使用されるリングオシレータの特性、或いは、リングオシレータを構成するインバータの特性を改善することを開示しているが、内部回路に設けられる複数種類のトランジスタとリングオシレータとの関係について何等開示していない。
【００１１】
複数種類のトランジスタを備えた半導体装置において、種類の異なるトランジスタに対応して、当該トランジスタを評価するリングオシレータを設けること、即ち、リングオシレータの数を増加させることによって、複数種類のトランジスタを評価することも考えられる。しかしながら、異なるトランジスタに対応してリングオシレータの数を増加させただけでは、半導体装置を構成するチップ周辺に、リングオシレータに対応してテスト用端子を多数配置することが必要となってしまう。通常、チップ周辺に入出力用パッドを配置する半導体装置では、端子数がチップサイズを決定してしまうため、テスト用端子を多数チップ周辺に配置することは、実用化の面で問題が多い。
【００１２】
更に、本発明者の知見によれば、複数種類のトランジスタを含む半導体装置を半導体チップに形成した場合、同一の特性、性能を有するトランジスタであっても、半導体チップ上における配置位置によってトランジスタの特性は相互にバラツキがあることが判明した。
【００１３】
本発明の目的は、内部回路に設けられた複数種類のトランジスタ等を評価することができる半導体装置を提供することである。
【００１４】
本発明の他の目的は、複数のリングオシレータを設けても、テスト用端子の増加を最小限に抑えることができる半導体装置を提供することである。
【００１５】
本発明の更に他の目的は、複数のリングオシレータを効率的に制御することができるテスト回路を提供することである。
【００１６】
本発明の他の目的は、同一種類のトランジスタをチップ上の複数箇所に配置した場合のトランジスタ性能のバラツキを評価することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータの出力側に共通に接続された出力端子と、前記複数のテスト用リングオシレータの入力側に設けられた前記複数のテスト用リングオシレータを選択的に動作させる論理回路とを有していることを特徴とする半導体装置が得られる。
【００１８】
この場合、前記論理回路は、前記複数のテスト用リングオシレータを選択的に動作させる順序回路を備え、前記複数の順序回路の出力側は夫々対応する前記テスト用リングオシレータに接続される一方、前記複数の順序回路の入力側は互いに共通にテスト用端子に接続されていることが好ましい。
【００１９】
また、前記論理回路はクロック端子に接続されたカウンタと、当該カウンタの出力をデコードして、前記複数のテスト用リングオシレータを個別に選択するデコーダとによって構成されても良い。
【００２０】
更に、前記論理回路は、それぞれ前記複数のテスト用リングオシレータに対応して前記半導体装置に設けられ、前記複数のテスト用リングオシレータを選択的に動作させる複数の組合回路を備え、当該複数の組合回路の出力側はそれぞれ複数のテスト用リングオシレータに接続される一方、前記複数の組合回路の入力側は選択用端子に接続された構成であっても良い。
【００２１】
本発明の別の態様によれば、前記半導体装置はコーナー部を有する所定形状、例えば、正方形又は矩形形状を有し、前記複数のテスト用リングオシレータは前記コーナー部に隣接した位置に設けられていることを特徴とする半導体装置が得られる。この場合、前記テスト用リングオシレータは各コーナー部に隣接した位置に一つづつ配置されても良いし、複数のテスト用リングオシレータをコーナー部に隣接した領域に配置しても良い。
【００２２】
本発明の具体的な態様は、位置及び性能の少なくとも一方において互いに異なる複数のトランジスタを備えた半導体装置において、前記複数のトランジスタに対応して設けられた複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータの出力側に共通に接続された出力端子と、前記複数のテスト用リングオシレータの入力側に設けられた前記複数のテスト用リングオシレータを選択的に動作させる論理回路とを有していることを特徴とする半導体装置が得られる。
【００２３】
更に、本発明の他の態様によれば、半導体装置をテストするテスト回路において、テスト出力端子に互いに共通に接続された出力端子を有する複数のテスト用リングオシレータと、前記複数のテスト用リングオシレータを個別に選択する論理回路とを備え、当該論理回路は共通のテスト入力端子に接続されていることを特徴とするテスト回路が得られる。
【発明の効果】
【００２４】
本発明によれば、複数のテスト用リングオシレータの出力側を共通に接続すると共に、複数のテスト用リングオシレータの入力側に、各テスト用リングオシレータを選択する論理回路を設けることにより、テスト用端子の増加を極力抑えると共に、内部回路に設けられた複数種類のトランジスタの性能を効率的に評価することができる半導体装置、或いは、テスト回路が得られる。更に、本発明では、端子数の増加を抑えることができるため、端子数増加によるチップサイズの増大をも防止できる。また、本発明では、半導体チップ上の異なる位置に設けられた同一性能、特性のトランジスタにおけるバラツキをも評価できると云う効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、図１を参照して、本発明の第１の実施例に係る半導体装置を説明する。第１の実施例に係る半導体装置は内部回路（図示せず）と、当該内部回路を評価する図１に示されたテスト回路とを備え、テスト回路は内部回路と共に半導体チップ内に形成されている。図示されているように、テスト回路は第１〜第８のテスト用リングオシレータ１１〜１８を有すると共に、テスト端子として、テスト用リングオシレータ１１〜１８の発振開始、発振停止を制御する発振制御端子２１、クロックを入力するクロック端子２２、初期化端子２３、及び、出力端子２４を備えている。
【００２６】
各テスト用リングオシレータ１１〜１８に含まれている奇数段のインバータはＰチャネルトランジスタ（例えば、ｐＭＯＳ）とＮチャネルトランジスタ（ｎＭＯＳ）とによって構成されており、これらのトランジスタはそれぞれ内部回路に設けられたトランジスタに対応した特性、性能を有している。更に、図からも明らかな通り、第１〜第８のテスト用リングオシレータ１１〜１８の出力側は出力端子２４に共通に接続され、複数のテスト用リングオシレータ１１〜１８を共通の出力端子２４に接続することによって半導体チップ上に配置される端子数を減少させている。
【００２７】
更に、図示されたテスト回路はテスト用リングオシレータ１１〜１８の入力側に、論理回路３０を接続した構成を備えている。図１に示された論理回路３０はクロック端子２２及び初期化端子２３に接続されたカウンタ３１と、当該カウンタ３１の出力をデコードするデコーダ３２とを有している。デコーダ３２はデコード結果をあらわすデコード出力を第１〜第８のテスト用リングオシレータ１１〜１８のいずれかに出力する。即ち、デコーダ３２のデコード出力はテスト用リングオシレータ１１〜１８を選択する選択信号として、デコーダ３２から出力される。
【００２８】
一方、第１〜第８のテスト用リングオシレータ１１〜１８の入力側は発振制御端子２１に接続されると共に、デコーダ３２の各デコーダ出力端子に個々に接続されている。各テスト用リングオシレータ１１〜１８は発振制御端子２１からの制御信号とデコーダ３２からのデコード出力との論理積を取るＡＮＤ回路を備え、制御信号及びデコード出力とによって指定されたテスト用リングオシレータ１１〜１８のみが発振動作を行う。
【００２９】
図１において、まず、初期化信号が初期化端子２３を介して、テスタ（図示せず）から与えられると、カウンタ３１は０にリセットされ、以後、クロック端子２２から与えられるクロック信号３１を順次カウントし、カウント結果をデコーダ３２に出力し、デコード出力をカウント結果に応じたテスト用リングオシレータ１１〜１８のいずれかに出力する。この状態で、発振制御端子２１にテスタから発振開始を指示する発振制御信号が与えられると、デコード出力によって選択されたテスト用リングオシレータ１１〜１８が発振を開始し、その発振出力を出力端子２４に送出する。発振出力の周波数はテスタによってモニタされる。
【００３０】
モニタ結果に応じて、対応するテスト用リングオシレータ１１〜１８及びトランジスタの良否が判定される。
【００３１】
図１に示された実施例では、テスト用端子として、４つの端子を増加させるだけで、８つのテスト用リングオシレータ１１〜１８を選択的に動作させ、共通の出力端子２４から出力される発振出力の周波数をテスタによって監視することにより、選択されたテスト用リングオシレータ１１〜１８に対応するトランジスタの良否を選別することができる。尚、テスト用リングオシレータの数が増加してもテスト端子の数を増加させる必要はない。
【００３２】
図２を参照すると、本発明の第２の実施例に係る半導体装置は、第１〜第８のテスト用リングオシレータ１１〜１８に対応して、ラッチ回路、フリップフロップ回路等の第１〜第８の順序回路４１〜４８によって構成された論理回路３０を有している点で、図１に示された半導体装置とは異なっている。即ち、第１〜第８のテスト用リングオシレータ１１〜１８の出力側は共通の出力端子２４に接続されている点で、図１に示されたテスト回路と同様である。
【００３３】
具体的に説明すると、図示されたテスト回路の第１〜第８の順序回路４１〜４８はクロック端子２２及び初期化端子２３に接続されており、テスタから初期化端子２３を介して与えられる初期化信号によって、同時にリセット状態になり、以後、クロック信号にしたがって、順次、出力信号を対応する第１〜第８のテスト用リングオシレータ１１〜１８に出力していく。即ち、図示された第１の順序回路４１は初期化信号によって初期化された後、クロック端子２２からの第１のクロック信号に応答して、出力信号を第１のテスト用リングオシレータ１１に供給する。この状態で、第１のテスト用リングオシレータ１１に発振制御端子２１から発振開始を指示する制御信号が与えられていれば、第１のテスト用リングオシレータ１１は発振出力を出力端子２４を介してテスタに送出する。
【００３４】
他方、第２の順序回路４２はクロック端子２２からの第２のクロック信号に応答して第２のテスト用リングオシレータ１２に出力信号を送出する。以下、同様に、第３〜第８の順序回路４３〜４８は初期化信号によって初期化された後、クロック端子２２からの第３〜第８のクロック信号に応答して、それぞれ第３〜第８のテスト用リングオシレータ１３〜１８に出力信号を送出して、各リングオシレータ１３〜１８を発振状態にする。
【００３５】
上記した動作を図３をも参照して具体的に説明すると、図３には、第１及び第２のテスト用リングオシレータ１１、１２の発振周波数を測定する場合が示されている。まず、初期化端子２３に初期化信号が与えられると、全ての順序回路４１〜４８はリセットされ初期化される。この状態で、クロック端子２２に第１のクロック信号ＣＫ１が与えられると、第１の順序回路４１によって第１のテスト用リングオシレータ１１がイネーブル状態となる。このとき、発振制御端子２１から発振開始制御信号が与えられると、第１のテスト用リングオシレータ１１が発振を開始して、図３に示すように、その出力を出力端子２４に送出する。第１のテスト用リングオシレータ１１の発振動作は図３に示されているように、発振開始制御信号が継続している間（即ち、ハイレベルを取っている間）、継続し、発振開始制御信号が停止すると（即ち、ロウレベルになると）、停止する。同様に、第２のクロック信号ＣＫ２が与えられると、第２の順序回路４２の出力によって第２のテスト用リングオシレータ１２がイネーブル状態となり、この状態で発振制御端子２１に発振開始制御信号が入力されると、第２のテスト用リングオシレータ１２が発振を開始し、その出力が出力端子２４に出力される。
【００３６】
以上説明したことからも明らかな通り、各順序回路４１〜４８からの出力信号は第１〜第８のテスト用リングオシレータ１１〜１８を選択する選択信号として出力されていることが分る。
【００３７】
以下、同様にして、第３〜第８のテスト用リングオシレータ１３〜１８の発振周波数が順次出力端子２４を介してテスタに出力され、テスタではこれらリングオシレータの発振周波数を順次測定する。
【００３８】
図３に示した例では、第１〜第８のテスト用リングオシレータ１１〜１８のそれぞれ対応して第１〜第８の順序回路４１〜４８を設ける場合について説明したが、単一の順序回路を全てのテスト用リングオシレータによって共用する構成が採用されても良い。この場合、順序回路を例えば、互いに縦続に接続された複数段のフリップフロップによって構成し、各段の出力信号を対応するテスト用リングオシレータに供給するような回路構成にしても良い。
【００３９】
上に述べた実施例では、８個のテスト用リングオシレータを設けた場合について説明したが、本発明はテスト用リングオシレータの数に関係なく適用することができ、テスト用リングオシレータの数が増加してもテスト端子の数を増加させる必要は無いと云う利点がある。
【００４０】
図４を参照すると、本発明の第３の実施例に係る半導体装置が示されている。この実施例では、第１〜第８のテスト用リングオシレータ１１〜１８を選択的に動作させる論理回路３０として、ゲート回路、論理和回路、論理積回路等によって構成された第１〜第８の組合せ回路５１〜５８が使用されている。これらの組合せ回路５１〜５８の入力側はそれぞれ第１〜第３の選択用端子６１、６２、及び、６３に接続され、これら選択用端子６１〜６３にはテスタから３ビットの選択信号が与えられる。更に、第１〜第８のテスト用リングオシレータ１１〜１８の入力側は発振制御端子２１に接続されると共に、出力側は共通の出力端子２４に接続されている。また、第１〜第８の組合せ回路５１〜５８の出力側はそれぞれ対応する第１〜第８のテスト用リングオシレータ１１〜１８に接続されている。
【００４１】
この構成において、第１〜第３の選択用端子６１〜６３に与えられる３ビットの選択信号は０００〜１１１の状態を取り、これらの選択信号の状態に対応した組合せ回路の一つが選択される。選択された組合せ回路からは対応するテスト用リングオシレータ１１〜１８の一つにイネーブル信号が与えられ、この状態で、発振制御端子２１から発振開始信号がテスタから入力されると、イネーブル状態にあるテスト用リングオシレータ１１が発振し、その出力は出力端子２４を介してテスタに送出される。
【００４２】
この構成では、テスト用リングオシレータの数が多くなると、これを選択する論理回路３０の選択用端子の数をテスト用リングオシレータの数に応じて増加させる必要があるが、テスト用リングオシレータの出力側に設けられる出力端子２４の数は増加させる必要が無いため、テスト用リングオシレータの数が比較的少ない場合には、端子数の増加を最小限に留めることができる。
【００４３】
図５を参照して、本発明の第４の実施例に係る半導体装置を説明する。図５には、半導体装置を構成する正方形形状の半導体チップ７０が示されており、当該半導体チップ７０内には内部回路７１が搭載されている。ここで、内部回路７１内には、同一の性能を有するトランジスタが形成されているものとする。しかしながら、本発明者の研究によれば、同一工程によって製造されたトランジスタであっても、チップ上の位置に依存して性能に差があることが判明した。特に、チップの対角線上のコーナー部等、互いに位置が離れている場合、その性能の差は大きくなることも分った。このことを考慮して、図示された実施例は、半導体チップ７０の４つのコーナー部に隣接した領域に、それぞれ２つづつテスト用リングオシレータ１１〜１８を形成し、これらテスト用リングオシレータ１１〜１８を評価することにより、半導体チップ７０の良否を選別する構成を有している。半導体チップ７０のコーナー部に隣接した領域に設けられるテスト用リングオシレータは図示されているように複数であっても良いし、一つでも良い。
【００４４】
更に、テスト用リングオシレータ１１〜１８の入出力端子とテスタとは、図１〜図４と同様に接続されても良いし、或いは、各テスト用リングオシレータ１１〜１８の入出力端子を個別にテスタに接続する構成を採用しても良い。
【産業上の利用可能性】
【００４５】
上に説明した実施例は主にＡＳＩＣに本発明を適用した場合について説明したが、本発明は何等これに限定されることなく、ＤＲＡＭ等のチップ等にも適用可能である。更に、本発明に係るテスト回路は半導体装置とは別に設けられても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施例に係る半導体装置を説明するブロック図である。
【図２】本発明の第２の実施例に係る半導体装置を示すブロック図である。
【図３】図２に示された半導体装置の動作を説明するための波形図である。
【図４】本発明の第３の実施例に係る半導体装置を示すブロック図である。
【図５】本発明の第４の実施例を説明する概略図である。
【符号の説明】
【００４７】
１１〜１８    テスト用リングオシレータ
２１          発振制御端子
２２          クロック端子
２３          初期化端子
２４          出力端子
３０          論理回路
３１          カウンタ
３２          デコーダ
４１〜４８    順序回路
【図１】
2005283409.tif 000003
【図２】
2005283409.tif 000004
【図３】
2005283409.tif 000005
【図４】
2005283409.tif 000006
【図５】
2005283409.tif 000007