(57)【要約】  【課題】  同期外れ検出期間内であってもＢＥＲの測定を継続することができるビット誤り率測定装置を提供する。  【解決手段】  受信局３で受信された受信Ｍ系列信号と自己が生成する比較信号とを比較して受信Ｍ系列信号中に含まれる誤りを検出する誤り検出部１１と、受信Ｍ系列信号に同期外れが発生したことを検出する同期外れ検出部１２と、誤り検出部１１で検出された誤りを同期外れ検出部１２で同期外れが検出されたときに補正する補正部１３と、補正部１３から出力される補正後誤り信号に基づいてビット誤り率を算出する誤り率算出部１４とを備える。【選択図】  図２
2005286842.tif 000002
【特許請求の範囲】
【請求項１】
送信局（２）に設置されるＭ系列信号生成装置（２１）が生成するＭ系列信号を、前記送信局と通信路（４）を介して接続される受信局（３）で受信して前記通信路のビット誤り率を測定するビット誤り率測定装置（１）であって、
前記受信局で受信された受信Ｍ系列信号と自己が生成する比較信号とを比較して前記受信Ｍ系列信号中に含まれる誤りを検出する誤り検出部（１１）と、
同期外れが発生したことを検出する同期外れ検出部（１２）と、
前記誤り検出部で検出された誤りを前記同期外れ検出部で同期外れが検出されたときに補正する補正部（１３）と、
前記補正部から出力される補正後誤り信号に基づいてビット誤り率を算出する誤り率算出部（１４）とを備えるビット誤り率測定装置。
【請求項２】
前記誤り検出部が、前記Ｍ系列信号と同一パターンの誤り検出基準信号を生成する誤り検出基準信号生成部（１１１）と、
前記受信Ｍ系列信号と前記誤り検出基準信号とを比較する誤り検出比較部（１１２）とを含む請求項１に記載のビット誤り率測定装置。
【請求項３】
前記誤り検出基準信号生成部が、前記Ｍ系列信号生成装置のシフトレジスタ列と同じ段数のシフトレジスタを直列接続した誤り検出シフトレジスタ列（１１３）と、前記Ｍ系列信号生成装置のフィードバック回路と同一構成の誤り検出フィードバック回路に前記誤り検出シフトレジスタ列の段数に応じて定まるシフトレジスタの出力を入力して誤り検出基準信号を算出する誤り検出基準信号算出部（１１４）とを含む請求項２に記載のビット誤り率測定装置。
【請求項４】
前記同期外れ検出部が、前記受信Ｍ系列信号に基づいて同期外れ検出基準信号を生成する同期外れ検出基準信号生成部（１２１）と、
前記受信Ｍ系列信号と前記同期外れ検出基準信号とに基づいて同期外れ信号を生成する同期外れ信号生成部（１２２）とを含む請求項１に記載のビット誤り率測定装置。
【請求項５】
前記同期外れ検出基準信号生成部が、前記Ｍ系列信号生成装置のシフトレジスタ列と同じ段数のシフトレジスタを直列接続した同期外れ検出シフトレジスタ列（１２３）と、
前記Ｍ系列信号生成装置のフィードバック回路と同一構成の同期外れ検出基準信号算出部（１２４）とを含む請求項４に記載のビット誤り率測定装置。
【請求項６】
前記同期外れ信号生成部が、前記受信Ｍ系列信号と前記同期外れ基準信号とを比較する同期外れ比較部（５１）と、
前記同期外れ比較部の比較結果が前記受信Ｍ系列信号と前記同期外れ検出基準信号との不一致から一致に遷移したときから予め定められた同期保護期間の計時を開始し前記同期保護期間の計時を終了したときは同期外れ信号を出力し、前記同期保護期間の計時を終了する前に前記比較結果が前記受信Ｍ系列信号と前記同期外れ検出基準信号との一致から不一致に遷移したときは計時をリセットする同期保護期間計時部（５２）とを含む請求項４に記載のビット誤り率測定装置。
【請求項７】
前記同期外れ信号生成部が、同期外れ検出禁止信号を受信したときに前記同期保護期間計時部をリセットする計時リセット部（５３）を含む請求項６に記載のビット誤り率測定装置。
【請求項８】
前記同期外れ信号生成部が、前記補正シフトレジスタ列の最終段のシフトレジスタから、最終段から前記Ｍ系列信号生成装置と同じ段数遡ったシフトレジスタまでの記憶が誤り発生を示していないときに同期外れ検出禁止信号を出力する第１の同期外れ検出禁止信号出力部（６）を含む請求項７に記載のビット誤り率測定装置。
【請求項９】
前記同期外れ信号生成部が、前記誤り検出シフトレジスタ列に記憶されている誤り信号と前記同期外れ検出シフトレジスタ列に記憶されている同期外れ比較結果とのすべてが一致しているときに同期外れ検出禁止信号を出力する第２の同期外れ検出禁止信号出力部（７）を含む請求項７に記載のビット誤り率測定装置。
【請求項１０】
前記補正部が、前記誤り検出部から出力される誤り信号を経時的に記憶し、前記同期外れ信号により記憶内容がリセットされる補正シフトレジスタ列である請求項１に記載のビット誤り率測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はビット誤り率測定装置に係り、特に、ディジタル通信路のビット誤り率を測定するビット誤り率測定装置に関する。
【背景技術】
【０００２】
近年、情報の正確な伝達、周波数資源の有効利用等の観点から、通信路のディジタル化が促進されている。
【０００３】
ディジタル通信路の品質を表す指標の１つとしてビット誤り率（Bit Error Rate、以下ＢＥＲと記す）が周知であり、その測定にＭ系列信号を使用するビット誤り率測定装置が使用されている。
【０００４】
このようなビット誤り率測定装置は、送信局に設置されるＭ系列信号発生器と同期して同一パターンの比較信号を発生し、受信したＭ系列信号と比較して不一致数を計数することによりＢＥＲを測定しているため、ビット誤り率測定装置に同期外れが発生すると、ＢＥＲを正常に測定することができない。
【０００５】
このため、従来のビット誤り率測定装置においては同期外れが発生しているか否かを監視する必要があるが、Ｍ系列信号を数周期にわたって受信した後でなければ同期外れを検知することができず、同期外れ検出に時間がかかるという課題があった。
【０００６】
そこで、同期外れ検出に要する時間を解決するために、測定用同期回路９０と同期外れ検出用同期回路９５とを備えるビット誤り率測定装置９が既に提案されている（例えば、特許文献１参照）。
【０００７】
図１５は、従来の同期外れ検出用同期回路を備えたビット誤り率測定装置のブロック線図であって、測定用同期回路９０は同期確立後に比較信号を生成する。そして、第１の比較部９２で受信Ｍ系列信号と比較信号とを比較し、不一致が発生したときは、ビット誤りが生じたものとする。
【０００８】
同期外れ検出用同期回路９５は、測定用同期回路９０で誤りが検出されたときにはＭ系列信号を同期外れ検出用同期回路９５に含まれるシフトレジスタに取り込む同期確立操作を行い、その後測定用同期回路９０に含まれるシフトレジスタの記憶内容と同期外れ検出用同期回路９５に含まれるシフトレジスタの記憶内容とをビットパターン比較器９７で比較し、不一致が検出された場合に同期外れが発生したと判定し、不一致が検出されなかった場合にはビット誤りであると判定することにより、同期外れの検出に要する時間を短縮している。
【特許文献１】特開平３−２７４８３６号公報（２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のビット誤り率測定装置は、測定用同期回路９０で誤りが検出されてから同期外れ検出用同期回路９５により同期外れが検出されるまでに同期外れ検出時間を要するが、この同期外れ検出期間内に測定されたＢＥＲの精度は必ずしも保証されないという課題があった。
【００１０】
本発明は、上記の従来の課題を解決するためになされたものであって、同期外れ検出期間中であってもディジタル通信路のＢＥＲの測定を継続することのできるビット誤り率測定装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るビット誤り率測定装置は、送信局に設置されるＭ系列信号生成装置が生成するＭ系列信号を、前記送信局と通信路を介して接続される受信局で受信して前記通信路のビット誤り率を測定するビット誤り率測定装置であって、前記受信局で受信された受信Ｍ系列信号と自己が生成する比較信号とを比較して前記受信Ｍ系列信号中に含まれる誤りを検出する誤り検出部と、同期外れが発生したことを検出する同期外れ検出部と、前記誤り検出部で検出された誤りを前記同期外れ検出部で同期外れが検出されたときに補正する補正部と、前記補正部から出力される補正後誤り信号に基づいてビット誤り率を算出する誤り率算出部とを備える構成を有している。
【００１２】
この構成により、同期外れ検出期間内に検出された誤り信号が補正されることとなる。
【００１３】
本発明に係るビット誤り率測定装置は、前記誤り検出部が、前記Ｍ系列信号と同一パターンの誤り検出基準信号を生成する誤り検出基準信号生成部と、前記受信Ｍ系列信号と前記誤り検出基準信号とを比較する誤り検出比較部とを含む構成を有している。
【００１４】
この構成により、誤り検出基準信号によりビット誤りが検出されることとなる。
【００１５】
本発明に係るビット誤り率測定装置は、前記誤り検出基準信号生成部が、前記Ｍ系列信号生成装置のシフトレジスタ列と同じ段数のシフトレジスタを直列接続した誤り検出シフトレジスタ列と、前記Ｍ系列信号生成装置のフィードバック回路と同一構成の誤り検出フィードバック回路に前記誤り検出シフトレジスタ列の段数に応じて定まるシフトレジスタの出力を入力して誤り検出基準信号を算出する誤り検出基準信号算出部とを含む構成を有している。
【００１６】
この構成により、誤り検出基準信号はＭ系列信号と同一のビットパターンを有することとなる。
【００１７】
本発明に係るビット誤り率測定装置は、前記同期外れ検出部が、前記受信Ｍ系列信号に基づいて同期外れ検出基準信号を生成する同期外れ検出基準信号生成部と、前記受信Ｍ系列信号と前記同期外れ検出基準信号とに基づいて同期外れ信号を生成する同期外れ信号生成部とを含む構成を有している。
【００１８】
この構成により、同期外れ検出基準信号により同期外れが検出されることとなる。
【００１９】
本発明に係るビット誤り率測定装置は、前記同期外れ検出基準信号生成部が、前記Ｍ系列信号生成装置のシフトレジスタ列と同じ段数のシフトレジスタを直列接続した同期外れ検出シフトレジスタ列と、前記Ｍ系列信号生成装置のフィードバック回路と同一構成の同期外れ検出基準信号算出部とを含む構成を有している。
【００２０】
この構成により、同期外れ検出基準信号はＭ系列信号と同一のビットパターンを有することとなる。
【００２１】
本発明に係るビット誤り率測定装置は、前記同期外れ信号生成部が、前記受信Ｍ系列信号と前記同期外れ基準信号とを比較する同期外れ比較部と、前記同期外れ比較部の比較結果が前記受信Ｍ系列信号と前記同期外れ検出基準信号との不一致から一致に遷移したときから予め定められた同期保護期間の計時を開始し前記同期保護期間の計時を終了したときは同期外れ信号を出力し前記同期保護期間の計時を終了する前に前記比較結果が前記受信Ｍ系列信号と前記同期外れ検出基準信号との一致から不一致に遷移したときは計時をリセットする同期保護期間計時部とを含む構成を有している。
【００２２】
この構成により、同期外れが発生してから同期保護期間経過後に同期外れが検出されることとなる。
【００２３】
本発明に係るビット誤り率測定装置は、前記同期外れ信号生成部が、同期外れ検出禁止信号を受信したときに前記同期保護期間計時部をリセットする計時リセット部を含む構成を有している。
【００２４】
この構成により、特定の条件が成立しているときには、同期外れ検出が禁止されることとなる。
【００２５】
本発明に係るビット誤り率測定装置は、前記同期外れ信号生成部が、前記補正シフトレジスタ列の最終段のシフトレジスタから、最終段から前記Ｍ系列信号生成装置と同じ段数遡ったシフトレジスタまでの記憶が誤り発生を示していないときに同期外れ検出禁止信号を出力する第１の同期外れ検出禁止信号出力部を含む構成を有している。
【００２６】
この構成により、同期保護期間の終了前Ｋビット以内にビット誤りが検出されていないときには同期外れの検出が禁止されることとなる。
【００２７】
本発明に係るビット誤り率測定装置は、前記同期外れ信号生成部が、前記誤り検出シフトレジスタ列に記憶されている誤り信号と前記同期外れ検出シフトレジスタ列に記憶されている同期外れ比較結果とのすべてが一致しているときに同期外れ検出禁止信号を出力する第２の同期外れ検出禁止信号出力部を含む構成を有している。
【００２８】
この構成により、誤り検出シフトレジスタ列と同期外れ検出シフトレジスタ列との記憶内容が一致しているときには同期外れの検出が禁止されることとなる。
【００２９】
本発明に係るビット誤り率測定装置は、前記補正部が、前記誤り検出部から出力される誤り信号を経時的に記憶し、前記同期外れ信号により記憶内容がリセットされる補正シフトレジスタ列である構成を有している。
【００３０】
この構成により、同期外れ検出期間内に発生したビット誤りはリセットされることとなる。
【発明の効果】
【００３１】
本発明は、誤り検出部で検出された誤りを同期外れが生じたときに補正する補正部を設けることにより、同期外れ検出中であってもＢＥＲの測定を継続することのできるビット誤り率測定装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下本発明に係るビット誤り率測定装置の実施形態について、図面を用いて説明する。
【００３３】
本発明に係るビット誤り率測定装置１は、図１に示すように、送信局２に設置されるＭ系列信号生成装置２１が生成するＭ系列信号を、送信機２２と通信路４を介して接続される受信局３に設置される受信機３１を介して受信し、通信路４のＢＥＲを測定するために使用される。
【００３４】
本発明に係るビット誤り率測定装置１は、図２に示すように、受信局３で受信された受信Ｍ系列信号と自己が生成する比較信号とを比較して受信Ｍ系列信号中に含まれる誤りを検出する誤り検出部１１と、同期外れが発生したことを検出する同期外れ検出部１２と、誤り検出部１１で検出された誤りを同期外れ検出部１２で同期外れが検出されたときに補正する補正部１３と、補正部１３から出力される補正後誤り信号に基づいてＢＥＲを算出する誤り率算出部１４とを備える。
【００３５】
誤り検出部１１は、図３に示すように、Ｍ系列信号と同一パターンの誤り検出基準信号を生成する誤り検出基準信号生成部１１１と、受信Ｍ系列信号と誤り検出基準信号とを比較する誤り検出比較部１１２とを含む。
【００３６】
誤り検出基準信号生成部１１１は、Ｍ系列信号生成装置２１に含まれるシフトレジスタ列と同じ段数のシフトレジスタＳk（１≦ｋ≦Ｋ）を直列接続した誤り検出シフトレジスタ列１１３と、Ｍ系列信号生成装置２１のフィードバック回路と同一構成の誤り検出フィードバック回路にシフトレジスタの段数Ｋに応じて定まるシフトレジスタの出力を入力して誤り検出基準信号を算出する誤り検出基準信号算出部１１４とを含む。
【００３７】
誤り検出基準信号算出部１１４は、各シフトレジスタＳkの出力Ｘkに予め定められた係数ａkを乗ずる乗算器と、乗算器の出力ａk・ＸkとＹk+１（＝排他的論理和素子Ｇk+１の出力）との排他的論理和Ｙkを算出する排他的論理和素子とで構成され、初段の排他的論理和素子Ｇ１の出力Ｙ１は誤り検出シフトレジスタ列１１３の初段のシフトレジスタＳ１にフィードバックされる。
【００３８】
なお、誤り検出シフトレジスタ列１１３の段数Ｋに応じて定まるタップ位置の係数ａkは“１”であり、その他の係数ａkは“０”である。また、係数ａkは“０”であるときは、対応する排他的論理和素子Ｇkは省略される。
【００３９】
図４は、Ｋ＝１５である場合の誤り検出部１１のブロック線図であって、ａ15＝ａ１４＝１で、他の係数は“０”である。
【００４０】
同期外れ検出部１２は、図５に示すように、受信Ｍ系列信号に基づいて同期外れ検出基準信号を生成する同期外れ検出基準信号生成部１２１と、受信Ｍ系列信号と同期外れ検出基準信号とに基づいて同期外れ信号を生成する同期外れ信号生成部１２２とを含む。
【００４１】
同期外れ検出基準信号生成部１２１は、Ｍ系列信号生成装置２１のシフトレジスタ列と同じ段数のシフトレジスタＳk（１≦ｋ≦Ｋ）を直列接続した同期外れ検出シフトレジスタ列１２３と、Ｍ系列信号生成装置２１のフィードバック回路と同一構成の同期外れ検出基準信号算出部１２４とを含む。
【００４２】
同期外れ検出基準信号算出部１２４は、各シフトレジスタＳkの出力Ｘkに予め定められた係数ａkを乗ずる乗算器と、乗算器の出力ａk・ＸkとＹk+１（＝排他的論理和素子Ｇk+１の出力）との排他的論理和Ｙkを算出する排他的論理和素子で構成される。
【００４３】
シフトレジスタの段数Ｋに応じて定まるタップ位置の係数ａkは“１”であり、その他の係数ａkは“０”である。また、係数ａkは“０”であるときは、対応する排他的論理和素子Ｇkは省略される。
【００４４】
図６は、Ｋ＝１５である場合の同期外れ検出部１２のブロック線図であって、ａ15=ａ１４＝１で、他の係数は“０”である。
【００４５】
同期外れ信号生成部１２２は、図７に示すように、受信Ｍ系列信号と同期外れ基準信号とを比較する同期外れ比較部５１と、同期外れ比較部５１の比較結果が受信Ｍ系列信号と同期外れ検出基準信号との不一致から一致に遷移したときから予め定められた同期保護期間の計時を開始し同期保護期間の計時を終了したときは同期外れ信号を出力し、同期保護期間の計時を終了する前に比較結果が受信Ｍ系列信号と同期外れ検出基準信号との一致から不一致に遷移したときは計時をリセットする同期保護期間計時部５２とを含む構成を有している。
【００４６】
補正部１３は、図８に示すように、誤り検出部１１から出力される誤り信号を経時的に記憶し、同期外れ信号により記憶内容がリセットされる補正シフトレジスタ列で構成される。ここで、シフトレジスタの段数Ｊは、誤り検出シフトレジスタ列の段数Ｋと、比較結果記憶シフトレジスタ列５２の段数Ｎとの和とする。即ち、Ｊ＝Ｋ＋Ｎとする。
【００４７】
誤り率算出部１４は、図９に示すように、補正部１３から出力される補正後誤り信号を計数するエラーカウンタ１４１と、所定のビット数を設定する所定数設定器１４２と、ビット数を計数し所定数設定器１４２で設定された所定数計数する毎にエラーカウンタ１４１の計数値を出力するビットカウンタ１４３と、エラーカウンタ１４１の計数値を所定数設定器１４２で設定された所定数で除算してＢＥＲを算出する除算器１４４とを含む。
【００４８】
同期外れ信号生成部１２２は、同期外れ検出禁止信号を受信したときに同期保護期間計時部５２をリセットする計時リセット部５３を含んでいてもよい。
【００４９】
また、同期外れ信号生成部１２２は、補正部１３のシフトレジスタ列の最終段のシフトレジスタから、最終段からＫ段遡ったシフトレジスタまでに記憶された誤り信号の中に誤りが発生したことを示す“１”が存在しないときに同期外れ検出禁止信号を出力する第１の同期外れ検出禁止信号出力部６を含んでいてもよい。
【００５０】
第１の同期外れ検出禁止信号出力部６は、図１０に示すように、補正部１３のシフトレジスタ列の最終段ＳKからＮ−Ｋ＋１段ＳN-K+１までの記憶値の論理和を算出する論理和回路で構成される。
【００５１】
この構成により、最終段ＳKからＳN-K+１段までの記憶値が全部“０”のときに限り誤り有り信号は“１”となり、記憶値が“１”を含んでいるときは誤り有り信号は“０”となる。
【００５２】
さらに、同期外れ信号生成部１２２は、誤り検出シフトレジスタ列１１３に記憶されている誤り信号と同期外れ検出シフトレジスタ列１２３に記憶されている同期外れ比較結果とのすべてが一致しているときに同期外れ検出禁止信号を出力する第２の同期外れ検出禁止信号出力部７を含んでいてもよい。
【００５３】
第２の同期外れ検出禁止信号出力部７は、図１１に示すように、誤り検出シフトレジスタ列１１３のそれそれのシフトレジスタの記憶値と同期外れ検出シフトレジスタ列１２３の対応するシフトレジスタの記憶値とを入力とするＫ個の排他的論理和素子Ｇk（１≦ｋ≦Ｋ）からなる排他的論理和回路７１と、排他的論理和回路７１の出力の論理和を算出する論理和回路７２とを含む。
【００５４】
この構成により、誤り検出シフトレジスタ列１１３のそれぞれのシフトレジスタの記憶値と同期外れ検出シフトレジスタ列１２３の対応するシフトレジスタの記憶値がすべて一致していれば内容一致信号は“１”となり、１つでも不一致があれば内容一致信号は“０”となる。
【００５５】
送信局２に設置されるＭ系列信号生成装置２１は、図１２に示すように、誤り検出部１１と同じくＫ段のＭ系列信号発生シフトレジスタ列２１１とＭ系列信号発生フィードバック回路２１２とを含み、周期（２K−１）のＭ系列信号を発生する。なお、図１３は、Ｋ＝１５である場合のＭ系列信号生成装置２１のブロック線図である。
【００５６】
次に、本発明に係るビット誤り率測定装置１の動作を説明する。
【００５７】
送信局２の送信機２２にＭ系列信号生成装置２１を接続し、Ｍ系列信号を受信局３に送信する。受信局３では、受信機３１で受信した受信Ｍ系列信号をビット誤り率測定装置１に伝送する。
【００５８】
このＭ系列信号生成装置２１で生成されたＭ系列信号は、送信機２２、通信路４、及び受信機３１を介して、本発明に係るビット誤り率測定装置１に受信Ｍ系列信号として読み込まれる。
【００５９】
図１４は、本発明に係るビット誤り率測定装置１によるＢＥＲ測定時のタイミング図であって、受信Ｍ系列信号の番号“−１”のビットと番号“１”のビットとの間に存在していた番号“０”のビットが欠落して同期外れ（スリップ）が発生した場合を示している。同期外れの発生原因としては、受信機３１において受信信号からクロックを抽出する際の抽出ミス、通信路４におけるビット落ち等を挙げることができる。以下の説明において、受信Ｍ系列信号中に誤りは発生していないものと仮定する。
【００６０】
誤り検出部１１の誤り検出シフトレジスタ列１１３と誤り検出フィードバック回路１１４とで構成される誤り検出基準信号生成部１１１は、同期確立後には、送信局２に設置されるＭ系列信号生成装置２１と同一パターンの誤り検出基準信号を発生する。
【００６１】
誤り検出比較部１１２は、受信Ｍ系列信号と誤り検出基準信号とを比較するので、同期外れ発生前の「誤り信号」は“０”であり、同期外れ発生後の「誤り信号」には“１”と“０”とが混在する（図１４の期間I及び期間II）。
【００６２】
同期外れ検出シフトレジスタ列１２３と同期外れ検出基準信号算出部１２４とで構成される同期外れ検出基準信号生成部１２１は受信Ｍ系列信号を常時読み込んでいるので、同期外れ検出基準信号算出部１２４は、同期外れ検出シフトレジスタ列１２３の段数Ｋだけ遡ったビット以降の受信Ｍ系列信号に基づいて同期外れ検出基準信号を生成する。
【００６３】
同期外れ発生前は受信Ｍ系列信号に誤りが生じていないと仮定しているので、同期外れ検出シフトレジスタ列１２３は受信Ｍ系列信号と同一パターンの同期外れ検出基準信号を出力する。従って、同期外れ検出基準信号生成部１２１は、受信Ｍ系列信号と同期外れ検出基準信号との間に不一致を検出せず、同期外れ比較部５１の比較結果は“０”を維持する。
【００６４】
このため、同期保護期間計時部５２は、比較結果の“１”から“０”への遷移を検出することはなく、同期外れ信号が出力されることもない。
【００６５】
同期外れが発生すると、同期外れ信号生成部１２２は、受信Ｍ系列信号と同期外れ基準信号との間に不一致を検出し、同期外れ比較部５１から出力される比較結果出力には“１”が混在する（図１４の期間I）。
【００６６】
同期外れ発生後の受信Ｍ系列信号には誤りが含まれていないと仮定しているので、同期外れ後のＫビットが同期外れ検出シフトレジスタ列１２３に記憶されると受信Ｍ系列信号と同期外れ基準信号とは再同期するので、同期外れ比較部５１の出力は再び“０”となる（図１４の期間II）。
【００６７】
従って、同期外れ比較部５１から出力される比較結果が“１”から“０”に遷移し、立ち下がりが発生したときには、同期外れの可能性がある。しかし、同期外れ比較部５１の比較結果は再度“１”となることもあるので、同期外れを確実に検出するために、同期外れ比較部５１の出力が“１”から“０”に遷移した後、所定の同期保護期間は同期外れ比較部５１の出力が“０”に維持されていることを確認することが必要となる。
【００６８】
そこで、同期外れ信号生成部１２２は、同期外れ比較部５１の出力の立下りを検出した後、保護期間に相当するビット数の計数を開始し、計数完了時まで同期外れ比較部５１の出力が“０”に維持されていることを確認するようにしている。
【００６９】
このために、立下り検出回路５２１で同期外れ比較部５１の出力の立下りを検出し、ビットカウンタ５２２で同期外れ比較部５１の出力の立下り後のビット数を計数する。
【００７０】
ビットカウンタ５２２で同期保護期間に相当するビット数の計数が完了したときに同期外れ信号を“１”とする。
【００７１】
ビットカウンタ５２２で同期保護期間に相当するビット数の計数が完了する前に同期外れ比較部５１の比較結果が再度“１”に遷移したときには、立ち上がり検出回路５２３は立ち上がりを検出してビットカウンタ５２２の計数をリセットする。
【００７２】
同期外れ信号が出力されて、同期外れが発生したことが確認されれば、同期外れが発生してから同期外れと確認されるまでの同期外れ検出期間であるＪ＝Ｋ＋Ｎビット期間に発生した誤りは同期外れに起因するものであり、ビット誤りではないものとして、補正部１３の補正シフトレジスタ列をリセットする。
【００７３】
同時に、誤り検出部１１の再同期を確立するために、同期外れ信号が出力されたときには、同期外れ検出シフトレジスタ列１２３の記憶内容を誤り検出シフトレジスタ列１１３にロードする。この操作により、同期外れ検出後に同期外れに起因して誤り信号が“１”となることが解消されることとなる（図１４の期間III）。
【００７４】
ただし、以下の条件（１）または（２）が成立したときには、同期外れ検出を禁止することが望ましい。
（１）補正シフトレジスタ列の最終段のシフトレジスタＳJから、最終段からＫ段遡ったシフトレジスタＳJ-K+１の間に誤り発生を示す“１”が記憶されていない場合には、第１の同期外れ検出禁止信号出力部６から出力される同期外れ検出禁止信号により計時リセット部５３を介して同期保護期間計時部５２のビットカウンタ５２２はリセットされる。
（２）同期外れ信号出力時に、誤り検出シフトレジスタ列１１３の各シフトレジスタの記憶内容と同期外れ検出シフトレジスタ列１２３の各シフトレジスタの記憶内容とが一致しているときは、同期外れが発生することはあり得ないものとして、第２の同期外れ検出禁止信号出力部７から出力される同期外れ検出禁止信号により計時リセット部５３を介して同期保護期間計時部５２のビットカウンタ５２２はリセットされる。
【００７５】
以上説明したように、本発明に係るビット誤り率測定装置によれば、同期外れが発生してから同期外れが確認されるまでの同期外れ検出期間内であってもＢＥＲを測定することが可能となる。
【産業上の利用可能性】
【００７６】
以上のように、本発明に係るビット誤り率測定装置は、同期外れ検出期間内であってもＢＥＲの測定を継続することができるという効果を有し、ディジタル通信路のビット誤り率測定装置等として有効である。
【図面の簡単な説明】
【００７７】
【図１】本発明に係るビット誤り率測定装置を使用したＢＥＲの測定時のブロック線図である。
【図２】本発明に係るビット誤り率測定装置のブロック線図である。
【図３】本発明に係るビット誤り率測定装置の誤り検出部のブロック線図である。
【図４】本発明に係るビット誤り率測定装置の誤り検出部のＫ＝１５の場合の比較信号生成部のブロック線図である。
【図５】本発明に係るビット誤り率測定装置の同期外れ検出部のブロック線図である。
【図６】本発明に係るビット誤り率測定装置の同期外れ検出部のＫ＝１５の場合の比較信号生成部のブロック線図である。
【図７】本発明に係るビット誤り率測定装置の同期外れ信号生成部のブロック線図である。
【図８】本発明に係るビット誤り率測定装置の補正部のブロック線図である。
【図９】本発明に係るビット誤り率測定装置の誤り率算出部のブロック線図である。
【図１０】本発明に係るビット誤り率測定装置の第１の同期外れ検出禁止信号生成部のブロック線図である。
【図１１】本発明に係るビット誤り率測定装置の第２の同期外れ検出禁止信号生成部の構ブロック線図である。
【図１２】送信局に設置されるＭ系列信号生成装置のブロック図である。
【図１３】送信局に設置されるＭ系列信号生成装置のＫ＝１５の場合のブロック図である。
【図１４】本発明に係るビット誤り率測定装置によるＢＥＲ測定時のタイミングチャートである。
【図１５】従来のビット誤り率測定装置のブロック線図である。
【符号の説明】
【００７８】
１  ビット誤り率測定装置
１１  誤り検出部
１２  同期外れ検出部
１３  補正部
１４  誤り率算出部
２  送信局
２１  Ｍ系列信号生成装置
２２  送信機
３  受信局
３１  受信機
４  通信路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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