(57)【要約】【課題】  処理時間にランダム性を持たせることなく消費電力解析が困難なセキュリティ性の高い半導体装置を提供する。【解決手段】  ターゲット回路１４、ターゲット回路１４と同じ回路構成を持つサブターゲット回路１５、及び、ターゲット回路１４のシリアル入力信号のビット列に基づいてサブターゲット回路１５に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路１１を備える。ダミービット列生成回路１１は、シリアル入力信号の連続する２ビット間のハミング距離を第１ハミング距離として検出するハミング距離検出回路１２と、第１ハミング距離の検出時に、ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が第１ハミング距離と相反する第２ハミング距離となる入力ビットを最終ビットに続けて生成する相反信号作成回路１３を備える。【選択図】  図１
2005322018.tif 000002
【特許請求の範囲】
【請求項１】
ターゲット回路、前記ターゲット回路と同じ回路構成を持つサブターゲット回路、及び、前記ターゲット回路のシリアル入力信号のビット列に基づいて前記サブターゲット回路に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路を備えてなり、
前記ダミービット列生成回路は、一連の複数クロック周期内において、前記シリアル入力信号のビット変化の回数と、前記ダミーシリアル入力信号のビット変化の回数の和が、一定或いは略一定となるように、前記ダミーシリアル入力信号のビット列を生成することを特徴とする半導体装置。
【請求項２】
ターゲット回路、前記ターゲット回路と同じ回路構成を持つサブターゲット回路、及び、前記ターゲット回路のシリアル入力信号のビット列に基づいて前記サブターゲット回路に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路を備えてなり、
前記ダミービット列生成回路が、
前記シリアル入力信号の連続する２ビット間のハミング距離を第１ハミング距離として検出するハミング距離検出回路と、
前記第１ハミング距離の検出時に、前記ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が前記第１ハミング距離と相反する第２ハミング距離となる入力ビットを前記最終ビットに続けて生成する相反信号作成回路と、
を備えてなることを特徴とする半導体装置。
【請求項３】
前記ハミング距離検出回路は、シフトレジスタと、前記シリアル入力信号のビット列のビット変化点を検出する排他的論理和回路を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記相反信号作成回路は、前記第１ハミング距離が０の場合に前記ダミーシリアル入力信号のビット列の最終ビットを反転させ、前記第１ハミング距離が１の場合に当該最終ビットを反転させないことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記ターゲット回路に並列に入力する前記シリアル入力信号が複数あり、
前記シリアル入力信号と同数の前記ダミービット列生成回路を、前記シリアル入力信号に各別に対応付けて備え、
前記各ダミービット列生成回路が、相互に独立して、対応する前記シリアル入力信号のビット列を受け付け、前記ダミーシリアル入力信号のビット列を各別に生成し、前記サブターゲット回路に入力することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
ＡＬＵ、レジスタバンク、命令フェッチ回路、及び、マイクロコードデコーダを含む中央演算処理装置であって、
請求項１〜５の何れか１項に記載の半導体装置における前記ターゲット回路と、前記サブターゲット回路、及び、前記ダミービット列生成回路を備え、
前記ターゲット回路と前記サブターゲット回路が夫々前記マイクロコードデコーダであることを特徴とする中央演算処理装置。
【請求項７】
請求項６に記載の中央演算処理装置を内蔵していることを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に対して消費電力解析による内部動作を暴露する攻撃から、内部情報を保護するセキュリティ技術に関する。
【背景技術】
【０００２】
ＩＣカード等に含まれる半導体装置は、秘密情報を外部に出力することなく内部で処理することができるため、セキュリティ性の高い装置と考えられている。このようなセキュリティ性の高い装置に対して内部情報を読み出す攻撃には、破壊型解析法と非破壊型解析法がある。
【０００３】
破壊型解析法は、実際に半導体装置を改造することにより内部情報を読み出し、書き換えたりする手法である。この破壊型解析法では、改造のための装置や半導体装置自体の回路情報を必要とし、その解析に多大なコストと時間を要し、攻撃を成功させることは困難である。
【０００４】
これに対して、非破壊型解析法は、半導体装置に対して物理的に改造等の手を加えることなく行われる攻撃である。
【０００５】
非破壊型解析法には、半導体装置の端子にノイズを与えたり、半導体装置の動作環境にストレスを与えたりすることにより誤動作を誘発し、秘密情報を暴露する攻撃であるＤＦＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｆａｕｌｔ  Ａｎａｌｙｓｉｓ）、半導体装置の消費電力を解析し、内部動作を調べて内部情報を推測し秘密情報を暴露する攻撃であるＳＰＡ（Ｓｉｍｐｌｅ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ：単純電力解析）、ＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ：電力差分解析）がある。ＤＦＡに対しては、外部環境を監視するセンサ等により当該攻撃に対する対策を行えるが、消費電力解析に対しては、半導体装置自身は、その攻撃を監視することができない。従って、この消費電力解析に対して脆弱な半導体装置は、セキュリティ上問題になる。
【０００６】
この消費電力解析におけるセキュリティ上の問題に対して、動作クロックをランダム化する手法がある（下記特許文献１参照）。特許文献１では、内部回路のサブモジュールが擬似乱数列をクロックとして使用している。これにより、同じ処理に対してサブモジュールの処理時間や消費電力を毎回変化させ、消費電力解析を困難にしている。
【０００７】
図７に、特許文献１に開示されている上記手法で使用される回路のブロック図を示す。特許文献１によれば、半導体装置（デバイス）１００は、入力クロック信号１１０と、入力クロック信号を変換し出力するクロック変換機構１０１、１２１とを備え、各モジュール１０８、１０９内のサブモジュールが使用するクロックをクロック変換回路１０１、１２１によって入力クロック信号１１０から擬似乱数列に変換している。これにより消費電力が回路の内部処理に拘わらずランダム化されるため消費電力解析を困難にしている。
【特許文献１】特開２００３-３３７７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示されている上記手法では、モジュール１０８、１０９の一方の処理時間を毎回変化させると、他方のモジュールとの同期が取れなくなる。このためモジュール間での信号のやり取りが不規則になり、システム全体の回路動作が不安定になる。また、システム全体を正常に動作するように保つために、不規則な動作時間に対して常に最大処理時間を考慮する必要があるため処理性能の低下を招くことになる。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、処理時間にランダム性を持たせることなく消費電力解析が困難なセキュリティ性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る半導体装置は、ターゲット回路、前記ターゲット回路と同じ回路構成を持つサブターゲット回路、及び、前記ターゲット回路のシリアル入力信号のビット列に基づいて前記サブターゲット回路に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路を備えてなり、前記ダミービット列生成回路は、一連の複数クロック周期内において、前記シリアル入力信号のビット変化の回数と、前記ダミーシリアル入力信号のビット変化の回数の和が、一定或いは略一定となるように、前記ダミーシリアル入力信号のビット列を生成することを第１の特徴とする。
【００１１】
上記第１の特徴の本発明によれば、ターゲット回路と同じ回路構成のサブターゲット回路は、夫々の入力信号の変化に応じて内部状態が変化することから、各入力信号のビット変化の回数が多いほど消費電力が増加する。また、一連の複数クロック周期内におけるシリアル入力信号のビット変化の回数とダミーシリアル入力信号のビット変化の回数の和が一定或いは略一定であるので、同期間内のターゲット回路における消費電力とサブターゲット回路における消費電力の和も一定或いは略一定となる。この結果、シリアル入力信号の入力パターンに関係なく半導体装置の消費電力が均一化され、外部から消費電力解析を防止することができる。
【００１２】
上記目的を達成するための本発明に係る半導体装置は、ターゲット回路、前記ターゲット回路と同じ回路構成を持つサブターゲット回路、及び、前記ターゲット回路のシリアル入力信号のビット列に基づいて前記サブターゲット回路に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路を備えてなり、前記ダミービット列生成回路が、前記シリアル入力信号の連続する２ビット間のハミング距離を第１ハミング距離として検出するハミング距離検出回路と、前記第１ハミング距離の検出時に、前記ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が前記第１ハミング距離と相反する第２ハミング距離となる入力ビットを前記最終ビットに続けて生成する相反信号作成回路と、を備えてなることを第２の特徴とする。
【００１３】
上記第２の特徴の本発明によれば、ターゲット回路に入力するシリアル入力信号にビット変化が起こった場合は、サブターゲット回路に入力するダミーシリアル入力信号にビット変化が起こらず、シリアル入力信号にビット変化が起らない場合に、ダミーシリアル入力信号にビット変化が起きるので、一連の複数クロック周期内において、シリアル入力信号のビット変化の回数と、ダミーシリアル入力信号のビット変化の回数の和が一定或いは略一定となる。尚、略一定となる場合として、ダミーシリアル入力信号の発生時とシリアル入力信号の第１ハミング距離の検出時の間に僅かな時間差が生じる場合が相当する。この結果、上記第１の特徴の本発明と同様の作用効果を奏することができ、シリアル入力信号の入力パターンに関係なく半導体装置の消費電力が均一化され、外部から消費電力解析を防止することができる。
【００１４】
更に、上記第２の特徴に加えて、本発明に係る半導体装置は、前記ハミング距離検出回路が、シフトレジスタと、前記シリアル入力信号のビット列のビット変化点を検出する排他的論理和回路を備える。これにより、シリアル入力信号の連続する２ビット間のハミング距離を検出可能な具体的な回路が提供される。また、前記相反信号作成回路が、前記第１ハミング距離が０の場合に前記ダミーシリアル入力信号のビット列の最終ビットを反転させ、前記第１ハミング距離が１の場合に当該最終ビットを反転させない。これにより、相反信号作成回路が、第１ハミング距離の検出時に、ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が第１ハミング距離と相反する第２ハミング距離となる入力ビットを前記最終ビットに続けて生成することができる。
【００１５】
更に、上記各特徴に加えて、本発明に係る半導体装置は、前記ターゲット回路に並列に入力する前記シリアル入力信号が複数あり、前記シリアル入力信号と同数の前記ダミービット列生成回路を、前記シリアル入力信号に各別に対応付けて備え、前記各ダミービット列生成回路が、相互に独立して、対応する前記シリアル入力信号のビット列を受け付け、前記ダミーシリアル入力信号のビット列を各別に生成し、前記サブターゲット回路に入力することを第３の特徴とする。
【００１６】
上記第３の特徴の本発明によれば、ターゲット回路に並列に入力する各シリアル入力信号と対応する各ダミーシリアル入力信号の間で、一連の複数クロック周期内において、シリアル入力信号のビット変化の回数とダミーシリアル入力信号のビット変化の回数の和が一定或いは略一定となる関係が成立する。ターゲット回路に入力するシリアル入力信号が複数であっても、ターゲット回路と同じ回路構成のサブターゲット回路は、夫々の入力信号の変化に応じて内部状態が変化することから、各入力信号のビット変化の回数が多いほど消費電力が増加する。従って、上記第１の特徴の本発明と同様の作用効果を奏することができ、シリアル入力信号の個数及び入力パターンに関係なく半導体装置の消費電力が均一化され、外部から消費電力解析を防止することができる。
【００１７】
本発明に係る中央演算処理装置は、ＡＬＵ、レジスタバンク、命令フェッチ回路、及び、マイクロコードデコーダを含む中央演算処理装置であって、上記何れかの特徴の本発明に係る半導体装置における前記ターゲット回路と、前記サブターゲット回路、及び、前記ダミービット列生成回路を備え、前記ターゲット回路と前記サブターゲット回路が夫々前記マイクロコードデコーダであることを特徴とする。更に、本発明に係るＩＣカードは、上記特徴の本発明に係る中央演算処理装置を内蔵していることを特徴とする。
【００１８】
上記特徴の本発明に係る中央演算処理装置によれば、ターゲット回路としてのマイクロコードデコーダとサブターゲット回路としてのマイクロコードデコーダの各消費電力の合計が一定或いは略一定となるので、消費電力解析により中央演算処理装置の動作が暴露されるのを防止できる。また、上記特徴の本発明に係るＩＣカードによれば、消費電力解析に対する耐性の高い高セキュリティ性のＩＣカードが実現できる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る半導体装置の一実施形態を図面に基づき説明する。
【００２０】
〈第１実施形態〉
図１に、本発明に係る半導体装置の消費電力解析防止機能を発揮する回路ブロック（以下、適宜「本発明回路」と称す。）の構成例を示す。
【００２１】
本発明回路１０は、ダミービット列生成回路１１、ターゲット回路１４、及び、サブターゲット回路１５を備えて構成される。ダミービット列生成回路１１は、ターゲット回路１４のシリアル入力信号のビット列Ｓ０に基づいてサブターゲット回路１５に入力するダミーシリアル入力信号のビット列Ｓ１を生成する回路であり、ハミング距離検出回路１２と相反信号作成回路１３を備えて構成される。また、ターゲット回路１４は、実際の処理を行う回路であり、サブターゲット回路１５はターゲット回路１４の消費電力解析を困難にするためのターゲット回路１４と同じ回路構成をもつダミーの回路である。
【００２２】
ハミング距離検出回路１２は、ターゲット回路１４のシリアル入力信号のビット列Ｓ０を用いて、現クロックで入力された入力ビットｓ０と１クロック前に入力された入力ビットｓ０’のハミング距離を第１ハミング距離として検出し、第１ハミング距離（０または１）に対応した論理レベルの検出信号ｓ２を出力する。尚、具体的には、後述するように、１クロック遅れで第１ハミング距離が検出される。
【００２３】
相反信号作成回路１３は、検出信号ｓ２の入力時に、１クロック前に出力したダミーシリアル入力信号のビット列Ｓ１の最終ビットｓ１’からのハミング距離が第１ハミング距離と相反する第２ハミング距離となる入力ビットｓ１を最終ビットｓ１’に続けて現クロックで生成する。当該処理を各クロックで実行することにより、ダミーシリアル入力信号のビット列Ｓ１が順次生成され、サブターゲット回路１５に入力される。
【００２４】
図２に、ダミービット列生成回路１１の具体的な回路構成例を示す。ハミング距離検出回路１２は、Ｄフリップフロップ１２１とＤフリップフロップ１２２から構成されるシフトレジスタと、ビット列Ｓ０のビット変化点検出用の排他的論理和回路１２３を備えて構成される。この構成により、ビット列Ｓ０の１クロック前の入力ビットＳ３と２クロック前の入力ビットＳ４とのハミング距離（第１ハミング距離）を、入力ビットＳ３、Ｓ４の排他的論理和により検出し、検出信号ｓ２を生成することができる。つまり、ビット列Ｓ０の時間的に前後する２ビットの間で、１から０または０から１へのビット変化が起こると、当該２ビット間でのハミング距離が１となり、排他的論理和回路１２３の出力レベルが１となり、ビット列Ｓ０のビット変化点が検出される。
【００２５】
相反信号作成回路１３は、セレクタ１３１と、インバータ１３２と、Ｄフリップフロップ１３３を備えて構成される。セレクタ１３１は、検出信号ｓ２の論理レベル（第１ハミング距離）が１の場合は、Ｄフリップフロップ１３３の出力Ｑを選択し、検出信号ｓ２の論理レベル（第１ハミング距離）が０の場合は、Ｄフリップフロップ１３３の出力Ｑの反転信号（インバータ１３２の出力）を選択して、Ｄフリップフロップ１３３に入力する。
【００２６】
図２に示す構成のハミング距離検出回路１２と相反信号作成回路１３により、シリアル入力信号のビット列Ｓ０の連続する２ビット間の第１ハミング距離の検出信号ｓ２から、連続する２ビット間のハミング距離が、第１ハミング距離と相反する第２ハミング距離となるダミーシリアル入力信号のビット列Ｓ１を生成することができる。
【００２７】
図１及び図２における各信号ｓ０〜ｓ４の波形例を図３に示す。信号ｓ３、ｓ４はシリアル入力信号の入力ビットｓ０を夫々１ビットと２ビットシフトさせたものである。検出信号ｓ２は信号ｓ３と信号ｓ４の排他的論理和であり第１ハミング距離を表す。シリアル入力信号のビット列Ｓ０にビット変化が起こった場合は、１クロック後に検出信号ｓ２が１となり、更に１クロック後において、ダミーシリアル入力信号のビット列Ｓ１にはビット変化が起きず、逆に、シリアル入力信号のビット列Ｓ０にビット変化が起こらない場合は、１クロック後に検出信号ｓ２が０となり、更に１クロック後において、ダミーシリアル入力信号のビット列Ｓ１にはビット変化が起きる。この結果、図３に示すように、一連の複数クロック周期内におけるシリアル入力信号のビット変化の回数とダミーシリアル入力信号のビット変化の回数の和が略一定となるので、同期間内のターゲット回路における消費電力とサブターゲット回路における消費電力の和も略一定となる。そして、本発明回路１０全体の消費電力波形は均一化されるため消費電力解析が困難となる。
【００２８】
尚、ダミービット列生成回路１１の回路構成は、図２に示す回路に限定されるものではない。従って、ダミービット列生成回路１１は、一連の複数クロック周期内において、シリアル入力信号のビット変化の回数と、ダミーシリアル入力信号のビット変化の回数の和が、一定或いは略一定となるように、ダミーシリアル入力信号のビット列を生成する限度において、種々の回路構成が可能である。
【００２９】
〈第２実施形態〉
図４に、本発明回路１０の第２実施形態における構成例を示す。本第２実施形態では、ターゲット回路１４に複数のシリアル入力信号Ｓ０ｉ（ｉ＝１〜ｎ）が並列に入力し、本発明回路１０がシリアル入力信号と同数（ｎ）のダミービット列生成回路１１を備える。ここで、ｉ番目のシリアル入力信号Ｓ０ｉは、ｉ番目のダミービット列生成回路１１のハミング距離検出回路１２に入力し、ｉ番目のダミービット列生成回路１１の相反信号作成回路１３が、ｉ番目のダミーシリアル入力信号Ｓ１ｉを生成する。そして、各相反信号作成回路１３からのダミーシリアル入力信号Ｓ１ｉ（ｉ＝１〜ｎ）が並列にサブターゲット回路１５に入力される。
【００３０】
ここで、各ダミービット列生成回路１１の回路構成は、図２に示す第１実施形態における構成と同じであるので、重複する説明は割愛する。尚、各ダミービット列生成回路１１の動作は、相互間で全く独立しており、単純に入力される各シリアル入力信号Ｓ０ｉの入力ビットｓ０ｉに基づいてのみ処理がなされる。
【００３１】
〈第３実施形態〉
次に、本発明に係る半導体装置の応用形態として、該半導体装置が、中央演算処理装置（ＣＰＵ）として構成される場合について説明する。
【００３２】
図５に、本発明に係るＣＰＵの一実施形態における構成例を示す。ＣＰＵ３００は、マイクロコードデコーダ２２０を備える消費電力解析対策回路２００、外部メモリからコマンドを読み出し格納する命令フェッチ回路２４０、汎用レジスタであるレジスタバンク２５０、加算等の演算を行うＡＬＵ２６０を備えて構成される。尚、ＣＰＵ３００の構成としては、上記以外に種々の変形例が可能であり、図５に例示する構成に限定されるものではない。
【００３３】
ＣＰＵ３００は、外部メモリから入力されるコマンドを解釈することによって動作する。このコマンド解釈を行うマイクロコードデコーダ２２０の動きがＣＰＵ３００の動きとなる。そこで、当該マイクロデコーダ２２０が消費電力解析のターゲット回路となるので、マイクロデコーダ２２０に対して消費電力解析対策を施すことがＣＰＵ３００の動作が暴露されないための対策となる。
【００３４】
消費電力解析対策回路２００は、上記第１または第２実施形態における本発明回路１０に相当し、ハミング距離検出回路１２と相反信号作成回路１３からなるダミービット列生成回路１１、マイクロコードデコーダ２２０、サブマイクロコードデコーダ２３０を備えて構成される。ここで、マイクロコードデコーダ２２０が、上記第１または第２実施形態におけるターゲット回路１４に、サブマイクロコードデコーダ２３０が、上記第１または第２実施形態におけるサブターゲット回路１５に相当する。
【００３５】
ハミング距離検出回路１２と相反信号作成回路１３は上記第１実施形態の回路構成と同じであり、基本的に同じ機能を発揮する。具体的には、ハミング距離検出回路１２は、命令フェッチ回路２４０からマイクロコードデコーダ２２０に入力するシリアル入力信号のビット変化の有無を検出する。ビット変化があれば第１ハミング距離が１、ビット変化がなければ第１ハミング距離が０となる検出信号を相反信号作成回路１３に対して出力する。相反信号作成回路１３は、検出信号に基づき、サブマイクロデコーダ２３０に対するダミーシリアル入力信号を生成する。
【００３６】
尚、一般に、マイクロコードデコーダ２２０に入力するシリアル入力信号の信号幅は複数ビットであるので、図示しないが、消費電力解析対策回路２００は、上記第２実施形態と同様に、シリアル入力信号のビット数と同数のダミービット列生成回路１１を備える。
【００３７】
ＣＰＵ３００が、ダミービット列生成回路１１を備えた消費電力解析対策回路２００を備えることにより、マイクロコードデコーダ２２０の消費電力とサブマイクロコードデコーダ２３０の消費電力は、相互に相補関係になり、ＣＰＵ全体としてはマイクロコードデコーダの動作の特徴が消費電力に現れない。よってＣＰＵ動作の暴露を防ぐことができる。
【００３８】
〈第４実施形態〉
図６に、上記第３実施形態で示した本発明に係る消費電力解析対策回路を備えたＣＰＵを内蔵したＩＣカードの構成例を示す。
【００３９】
ＩＣカード９００は、上記第３実施形態のＣＰＵ３００、外部との通信回路である周辺回路４００、プログラムが格納されるＲＯＭ５００、プログラム及びデータの一時記憶用のＲＡＭ６００、データ保存用の不揮発性メモリ７００、データバス８００を備えて構成される。データバス８００には、ＣＰＵ３００、周辺回路４００、ＲＯＭ５００、ＲＡＭ６００、不揮発性メモリ７００等が接続されている。
【００４０】
消費電力解析に対して対策されたＣＰＵ３００を用いることにより高セキュリティ性のＩＣカード実現することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る半導体装置の第１実施形態における消費電力解析防止機能を発揮する回路ブロックの構成例を示すブロック図
【図２】図１に示す回路ブロック中のダミービット列生成回路の一構成例を示す回路ブロック図
【図３】図１に示す回路ブロック中のダミービット列生成回路に係る各信号ｓ０〜ｓ４の信号波形と消費電力波形の一例を模式的に示すタイミング波形図及び電力波形図
【図４】本発明に係る半導体装置の第２実施形態における消費電力解析防止機能を発揮する回路ブロックの構成例を示すブロック図
【図５】本発明に係る中央演算処理装置の一実施形態におけるシステム構成を示すブロック図
【図６】本発明に係るＩＣカードの一実施形態におけるシステム構成を示すブロック図
【図７】特許文献１に開示されている消費電力解析対策の回路構成を示しブロック図
【符号の説明】
【００４２】
１０：  本発明に係る半導体装置の消費電力解析防止機能を発揮する回路ブロック
１１：  ダミービット列生成回路
１２：  ハミング距離検出回路
１３：  相反信号作成回路
１４：  ターゲット回路
１５：  サブターゲット回路
１２１，１２２：  Ｄフリップフロップ（シフトレジスタ）
１２３：  排他的論理和回路
１３１：  セレクタ
１３２：  インバータ
１３３：  Ｄフリップフロップ（ｓ１信号レジスタ）
２００：  消費電力解析対策回路
２２０：  マイクロコードデコーダ
２３０：  サブマイクロコードデコーダ
２４０：  命令フェッチ
２５０：  レジスタバンク
２６０：  ＡＬＵ
３００：  ＣＰＵ
４００：  周辺回路
５００：  ＲＯＭ
６００：  ＲＡＭ
７００：  不揮発性メモリ
８００：  データバス
９００：  ＩＣカード
【図１】
2005322018.tif 000003
【図２】
2005322018.tif 000004
【図３】
2005322018.tif 000005
【図４】
2005322018.tif 000006
【図５】
2005322018.tif 000007
【図６】
2005322018.tif 000008
【図７】
2005322018.tif 000009