(57)【要約】【課題】電流密度のできるだけ均一なラテラル分布および同時に高いＥＳＤ安定性を特徴とする、オプトエレクトロニクス素子を提供すること。【解決手段】半導体層列と接続コンタクトの間に、半導体層列の半導体層に接している第１の電流拡張層と第２の電流拡張層が配置されており、第１の電流拡張層は、第２の電流拡張層よりも大きい層抵抗を有しており、接している半導体層とオーム性接触を形成し、第２の電流拡張層は、側面と間隔が空けられた、第１の電流拡張層の部分領域上に被着されているオプトエレクトロニクス素子およびこれに相応するオプトエレクトロニクス素子の製造方法。【選択図】図１
2005322913.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと接続コンタクト（９）を有するオプトエレクトロニクス素子であって、
前記半導体チップはビームを放射する活性領域（４）を有する半導体層列（６）を含み、
当該半導体層列（６）は側面（１０）を有しており、
前記接続コンタクトは活性領域（４）内に電流を供給する形式のものにおいて、
前記半導体層列（６）と接続コンタクト（９）の間に、前記半導体層列（６）の半導体層（５）に接している第１の電流拡張層（７）と第２の電流拡張層（８）が配置されており、
前記第１の電流拡張幅層（７）は、第２の電流拡張層（８）よりも大きい層抵抗を有しており、接している半導体層（５）とオーム性接触を形成し、
前記第２電流拡張層（８）は、前記側面（１０）と間隔が空けられた、第１の電流拡張層（７）の部分領域上に被着されている、
ことを特徴とするオプトエレクトロニクス素子。
【請求項２】
前記第１の電流拡張層（７）は、前記第２の電流拡張層（８）よりも少なくとも２倍大きい層抵抗を有している、請求項１記載のオプトエレクトロニクス素子。
【請求項３】
前記第１の電流拡張層（７）は、前記第２の電流拡張層（８）よりも少なくとも１０倍大きい層抵抗を有している、請求項１記載のオプトエレクトロニクス素子。
【請求項４】
前記第２の電流拡張層（８）はラテラル方向において、前記側面（１０）まで少なくとも１００ｎｍの距離ｄを有している、請求項１から３までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項５】
前記第２の電流拡張層（８）はラテラル方向において、前記側面（１０）まで少なくとも１μｍの距離ｄを有している、請求項１から４までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項６】
前記第１の電流拡張層（７）はラテラル方向において、３μｍを下回る距離ｄを前記側面（１０）まで有している、またはむしろ側面（１０）まで完全に達している、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項７】
前記第１の電流拡張層（７）は、少なくとも１０００Ωの層抵抗を有している、請求項１から６までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項８】
前記第２の電流拡張層（８）は、１Ω〜５０Ωの層抵抗を有している、請求項１から７までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項９】
前記第１の電流拡張層（７）は２ｎｍより薄い、請求項１から８までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１０】
前記第２の電流拡張層（７）には、前記半導体層列（６）から見て、少なくとも１つの別の電流拡張層（１１）が続く、請求項１から９までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１１】
前記半導体層列（６）は、ＩＩＩ−Ｖ−窒化化合物半導体材料を含む、請求項１から１０までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１２】
ＩＩＩ−Ｖ−窒化化合物半導体材料ＡｌｘＧａｙＩｎ１−ｘ−ｙＮを含み、ここで０≦ｘ≦１，０≦ｙ≦１およびｘ＋ｙ≦１である、請求項１１記載のオプトエレクトロニクス素子。
【請求項１３】
前記第１の電流拡張層（７）に接している半導体層（５）はｐ形ドーピングされている、請求項１から１２までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１４】
前記第１の電流拡張層（７）は、Ｐｔ，ＰｄまたはＮｉを含有している、請求項１から１３までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１５】
前記第２の電流拡張層（８）は、Ａｕ，Ｐｄ，ＺｎＯまたはＩＴＯを含有している、請求項１から１４までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１６】
前記半導体層列（６）は２００μｍまたはそれを下回る幅を有している、請求項１から１５までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１７】
請求項１から１６までのいずれか１項記載のオプトエレクトロニクス素子の製造方法であって、
ａ）基板（２）を準備し、
ｂ）半導体層列（６）を前記基板上に被着させ、
ｃ）少なくとも２つの電流拡張層（７，８）を前記半導体層列（６）上に被着させ、
ｄ）マスク層（１３）を被着させ、ストラクチャ化し、
ｅ）前記第２の電流拡張層（８）をエッチングプロセスによってストラクチャ化し、ここでマスク層（１３）の側面（１４）をアンダーエッチングし、
ｆ）前記第１の電流拡張層（７）をエッチングプロセスによってストラクチャ化し、ここでマスク層（１３）の側面（１４）を、前記第２の電流拡張層（８）のストラクチャ化時よりも少なくとも僅かにアンダーエッチングし、
ｇ）マスク層（１３）を除去する、
ことを特徴とする、オプトエレクトロニクス素子の製造方法。
【請求項１８】
前記ステップｆ）におけるエッチングプロセス時には半導体層列（６）もストラクチャ化する、請求項１７記載の方法。
【請求項１９】
前記第２の電流拡張層（７）のストラクチャ化を、前記第１の電流拡張層（８）のストラクチャ化後に行う、請求項１７または１８記載の方法。
【請求項２０】
前記第２の電流拡張層（８）のストラクチャ化を、ウエットケミカルエッチングプロセスによって行う、請求項１７から１９までのいずれか１項記載の方法。
【請求項２１】
前記第１の電流拡張層（８）および／または前記半導体層列（６）のストラクチャ化をドライエッチングプロセスによって行う、請求項１７から２０までのいずれか１項記載の方法。
【請求項２２】
前記ステップｂ）とｃ）の間で、保護層（１２）を最後に被着された電流拡張層（８）上に被着させ、
当該保護層（１２）を前記ステップ（ｇ）で、マスク層（１３）とともに除去する、請求項１７から２１までのいずれか１項記載の方法。
【請求項２３】
前記保護層（１２）は酸化ケイ素、窒化ケイ素または酸窒化ケイ素を含有している、請求項２２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドイツ連邦共和国の特許出願１０２００４０２５６１０．１号および１０２００４０２１４１９．０号の優先権を主張するものであり、これを以てここにその開示内容は取り込まれる。
【０００２】
本発明は、半導体チップと接続コンタクトを有するオプトエレクトロニクス素子であって、半導体チップはビームを放射する活性領域を有する半導体層列を含み、半導体層列は側面を有しており、接続コンタクトは活性領域内に電流を供給する形式のオプトエレクトロニクス素子に関する。
【背景技術】
【０００３】
ビーム放射型オプトエレクトロニクス素子は通常、金属製の接続コンタクトを、活性領域を含む半導体チップ上に被着させることによって、接触接続される。接触接続のために設けられた半導体チップ表面が、同時にビーム形成のために設けられることがしばしばある。従って、放出されたビームに対して非透過の接続コンタクトは、表面の部分領域上にしか設けられない。
【０００４】
殊に、電気的なコンタクトを、ＩＩＩ−Ｖ−窒化化合物半導体の、ｐ形ドーピングされた半導体層上に製造する場合には、次のような問題が生じる。すなわち、接続コンタクトに接する半導体層は高抵抗になり、電流が活性領域を通じて実質的に接続コンタクトの直接的に下の領域を通じてのみ流れるという問題が生じる。これはオプトエレクトロニクス素子の輝度および効率にネガティブに作用する。
【０００５】
低い順方向電圧およびチップ面積全体にわたる均一の高い輝度を実現するために、チップ面積にわたって電流密度がほぼ均一であることが望ましい。できるだけ均一なラテラルの電流密度分布を得るために、例えばＥＰ０５５１００１Ｂ１号から、接続コンタクトと、その下に位置する半導体層との間に、放射されたビームに対して透過性の、良好な伝導性を有するできるだけ厚い電流拡張層を挿入することが公知である。
【０００６】
このような電流拡張層は、半導体とのオーム性接触（ohmschen Kontakt）を保証し、これと並んで透過性および熱安定性および経年劣化安定性であるべきである。さらにこのような電流拡張層の被着は容易に、オプトエレクトロニクス素子の製造プロセスに統合されるべきである。この様々な要求は、この種の電流拡張層に対する材料選択を著しく制限する。
【０００７】
チップ面積にわたる均一な電流密度は殊に、半導体チップの側面にまで達する、面積の大きい電流拡張層によって得られる。しかしここでは、静電放電（ＥＳＤ−Electro Static Discharge）が原因で、半導体チップの側方エッジで電圧フラッシオーバ（Spannungsueberschlaege）が生じる恐れがある。このような危険性は殊に、ＩＩＩ−Ｖ−窒化化合物半導体をベースにしたビーム放射型半導体チップの場合に生じる。なぜならこのような場合には比較的高い内部電界が生じるからである。
【特許文献１】欧州特許第０５５１００１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、電流密度のできるだけ均一な横分布と、同時に高い耐ＥＳＤ性を特徴とする、オプトエレクトロニクス素子を提供することである。
【課題を解決するための手段】
【０００９】
上述の課題は本発明によって、半導体層列と接続コンタクトの間に、半導体層列の半導体層に接している第１の電流拡張層と第２の電流拡張層が配置されており、第１の電流拡張幅層は、第２の電流拡張層よりも大きい層抵抗を有しており、接している半導体層とオーム性接触を形成し、第２電流拡張層は、側面と間隔が空けられた、第１の電流拡張層の部分領域上に被着されている、ことを特徴とする、オプトエレクトロニクス素子によって解決される。この種のオプトエレクトロニクス素子の製造方法は、請求項１７に記載されており、上述の課題はさらに、
ａ）基板を準備し、
ｂ）半導体層列を前記基板上に被着させ、
ｃ）少なくとも２つの電流拡張層を前記半導体層列上に被着させ、
ｄ）マスク層を被着させ、ストラクチャ化し、
ｅ）第２の電流拡張層をエッチングプロセスによってストラクチャ化し、ここでマスク層の側面をアンダーエッチングし、
ｆ）第１の電流拡張層をエッチングプロセスによってストラクチャ化し、ここでマスク層の側面を、第２の電流拡張層のストラクチャ化時よりも少なくとも僅かにアンダーエッチングし、
ｇ）マスク層を除去する、
ことを特徴とする、オプトエレクトロニクス素子の製造方法によって解決される。本発明の有利な構成および発展形態は、従属請求項に記載されている。
【発明を実施するための最良の形態】
【００１０】
半導体チップと、接続コンタクトを有するオプトエレクトロニクス素子であって、半導体チップは、ビームを放射する活性領域を伴う半導体層列を含み、この半導体層列は側面を有しており、接続コンタクトはこの活性領域に定量化電流を供給する。このようなオプトエレクトロニクス素子は本発明と相応に、半導体層列と接続コンタクトの間に、半導体層列の半導体層に接している第１の電流拡張層と第２の電流拡張層を含む。ここで第１の電流拡張層は第２の電流拡張層より大きい層抵抗を有しており、接している半導体層とのオーム性接触を形成する。第２の電流拡張層は、第１の電流拡張層の部分領域上に被着されており、この部分領域は有利には、部分領域が側面と接しないように、側面と間隔が空けられている。
【００１１】
層抵抗は２乗の単位面積に関連する量であるので、しばしば２乗抵抗とも称される。または付記が設けられた単位、Ω／二乗であらわされる。正方形および一定の厚さｄを有する試みの場合には、層抵抗はＲｓ＝ρ／ｄになる。ここでρは材料の固有の抵抗である。以下では層抵抗に対して一貫して、ＳＩ単位であるΩが識別する付記なしに使用される。
【００１２】
第２の電流拡張層と比べて大きい、有利には少なくとも２倍大きい、特に有利には少なくとも１０倍大きい、第１の電流拡張層の層抵抗と、半導体層列の側面までの、第２の電流拡張層の距離（これは有利には少なくとも１００ｎｍであり、殊に有利には１μｍを上回る）によって、半導体チップの側面の電圧フラッシオーバの恐れが有利には低減され、これによって耐ＥＳＤ性が高まる。
【００１３】
第１の電流拡張層は有利には、ラテラル方向において、半導体層列の側面まで３μｍを下回る距離を有し、むしろ完全に側面まで達する。殊に第１の電流拡張層は全面的に半導体層列上に被着されていてもよい。これによって有利には、電流密度の均一な分布がオプトエレクトロニクス素子内で、側面まで得られる。これによって、オプトエレクトロニクス素子の輝度および効率が高められる。
【００１４】
高い耐ＥＳＤ性を得るために、第１の電流拡張層の層抵抗は有利には１０００Ωを上回る。このように高い層抵抗は例えば、非常に薄い第１の電流拡張層が使用されることによって得られる。有利には第１の電流拡張層の厚さは２ｎｍよりも薄い。
【００１５】
通常作動におけるオプトエレクトロニクス素子の、できるだけ均一な電流密度分布を保証するために、第２の電流拡張層の層抵抗はできるだけ低いべきである。有利には、第２の電流拡張層の層抵抗は１Ω〜５０Ωの間である。
【００１６】
第２の電流拡張層には、半導体チップから見て、１つまたは複数のさらなる電流拡張層が後に続く。複数の電流拡張層は、有利には階段状に相互に重なって被着される。これによって各後続の電流拡張層は、自身の先行する電流拡張層の部分領域だけを覆う。
【００１７】
本発明は、半導体層列の特定の実施形態に限定されるものではない。殊にオプトエレクトロニクス素子は、ＬＥＤまたはレーザダイオードに対する任意の、既知の半導体層列を有することができる。殊に有利には本発明は、半導体層列がＩＩＩ−Ｖ−窒化化合物半導体材料を含有しているオプトエレクトロニクス素子用である。このような半導体材料に基づくオプトエレクトロニクス素子では、ＥＳＤ電圧フラッシオーバのリスクが、側面で特に高い。なぜならここでは、数ＭＶ／ｃｍの電界強度を有する電界が生じ得るからである。
【００１８】
第１の電流拡張層に接している半導体層は、殊にｐ形ドーピングされた、ＩＩＩ−Ｖ−窒化化合物半導体の半導体層であり得る。ｐ形ドーピングされたＩＩＩ−Ｖ−窒化化合物半導体では横断方向伝導性が低く、電流拡張層を挿入しない場合には、電流の流れは実質的に接続コンタクトの下方領域に制限されるので、放射されたビームの大部分を接続コンタクトにおける吸収によって損失してしまう。
【００１９】
殊に半導体層列は、ＩＩＩ−Ｖ−窒化化合物半導体材料ＡｌｘＧａｙＩｎ１−ｘ−ｙＮを含む。ここで０≦ｘ≦１，０≦ｙ≦１およびｘ＋ｙ≦１である。
【００２０】
第１の電流拡張層は有利には材料、白金、パラジウムまたはニッケルのうちの１つを含有する。これらは有利には、ＩＩＩ−Ｖ−窒化化合物半導体材料上にオーム性接触を形成するのに適している。第１の電流拡張層によってオーム性接触が製造されることによって、第２の電流拡張層での材料選択がより自由になる。これは殊にＡｕ，Ｐｄ，ＺｎＯまたはＩＴＯを含有する。
【００２１】
本発明は殊に有利には、２００μｍまたはそれを下回る幅を有する半導体層列を有するオプトエレクトロニクス構成素子に適している。なぜならこの素子では、半導体チップの比較的少ない面積を有効利用するために、できるだけ均一な電流密度分布が側方エッジ近傍まで必要とされるからである。
【００２２】
本発明によるオプトエレクトロニクス素子を製造する方法では、基板を準備し、この基板上に半導体層列を被着させ、少なくとも２つの電流拡張層を半導体層列上に被着させ、引き続き、マスク層を電流拡張層上に被着させ、ストラクチャ化する。
【００２３】
マスク層を取り付ける前に、有利には、酸化ケイ素、窒化ケイ素または酸窒化ケイ素から成る保護層が、最後に被着された電流拡張層上に被着され、半導体層列がマスク層の除去時に保護される。このような保護層は、後続のエッチングプロセスにおいて除去される。
【００２４】
第１の電流拡張層のストラクチャ化は、エッチングプロセスによって、有利にはドライエッチングプロセスによって行われる。このドライエッチングプロセスではマスク層の側面は、以下で説明する第２の電流拡張層のストラクチャ化時よりも、僅かにアンダーエッチングされる。有利にはマスク層の側面は第１の電流拡張層のストラクチャ化時には全くアンダーエッチングされない。このステップにおいて、すなわち同じマスク層によって、半導体層列もストラクチャ化されるのは特に有利である。これによって製造コストが低減される。
【００２５】
第２の電流拡張層は、エッチングプロセスによってストラクチャ化される。ここではマスク層の側面がアンダーエッチングされる。有利にはこれは、ウエットケミカルエッチングプロセスによって行われる。ここでは、第１の電流拡張層および半導体層列をエッチングしないエッチング剤が使用される。場合によって被着された保護層が引き続き、別のエッチングプロセスにおいて電流拡張層から除去される。
【００２６】
上述の方法を、必ずしもこれまでに記載した順番で実行しなくてもよい。殊に、はじめに第２の電流拡張層を、マスク層がアンダーエッチングされるエッチング方法によってストラクチャ化し、次に、第１の電流拡張層を、マスク層がより僅かにアンダーエッチングされる、または全くアンダーエッチングされないエッチング方法でストラクチャ化してもよい。
【００２７】
本発明を以下で３つの実施例に基づいて、図１〜図３を参照してより詳細に説明する。同一のエレメントまたは同じ機能を有するエレメントには図面で、同じ参照番号が付与されている。
【実施例】
【００２８】
図１に示された本発明のオプトエレクトロニクス素子は、基板２を含む。この基板上には半導体層列６が被着されている。この半導体層列６は、少なくとも１つのｎ形ドーピングされた半導体層３と、少なくとも１つのｐ形ドーピングされた半導体層５を含む。これらの半導体層の間には、活性領域４が構成されている。半導体層列６はメサ構造を有している。このメサ構造は、ラテラル方向において側面１０によって制限されている。この側面１０は、図１に示されているように、半導体層列６に対して垂直に延在する必要はなく、択一的に、半導体層列６に対して傾斜して延在してもよいし、または曲がって延在してもよい。
【００２９】
ｐ形ドーピングされた半導体層５上には、第１の電流拡張層７が被着されている。ラテラル方向において、１００ｎｍより大きい距離ｄを、メサストラクチャの側方エッジ１０に対して有している第１の電流拡張層７の部分領域上には、第２の電流拡張層８が被着されている。第１の電流拡張層７の層抵抗は、第２の電流拡張層８の層抵抗よりも、少なくとも１０倍大きい。オプトエレクトロニクス素子を電気的に接触接続させるために、第１の接続コンタクト１が、基板２の、半導体層列６の方を向いていない面に設けられ、第２の接続コンタクト９が、第２の電流拡張層８の部分領域上に設けられている。
【００３０】
半導体層列６と接続コンタクト９の間の少なくとも２つの電流拡張層７，８のこのような階段状の配置は、様々な点において有利にはビーム放射型オプトエレクトロニクス素子の作動に影響を与える。一方では、動作電流（例えば２０ｍＡ）でのビーム放射型オプトエレクトロニクス素子の作動時に、比較的均一な電流密度分布が、メサ構造体の側面１０の近傍まで得られる。これによって、素子の高い輝度および比較的低い順方向電圧が得られる。
【００３１】
これと同時に半導体チップの側面１０まで達する第１の電流拡張層７の高い層抵抗によって、側面１０で、ＥＳＤ電圧パルスによって電圧フラッシオーバが生じる恐れが低減される。有利には電流密度は、第２の電流拡張層８内で、例えば約２０ｍＡの動作電流時に、約５％〜３０％、中央から縁部に向かって低減する。このような電流密度勾配は、第１の電流拡張層７内で強まる。ＥＳＤパルスの場合に、例えば約１Ａの高い電流強度が生じると、電流密度の低減は、メサ構造体の側面１０に向かって、側面１０でフラッシオーバが生じなくなるのに十分な程度に大きくなる。
【００３２】
図２に示された本発明の実施例は、図１に示された実施例と次の点において異なる。すなわち第２の電流拡張層８と接続コンタクト９の間に第３の電流拡張層１１が含まれているという点において異なる。この第３の電流拡張層は、第２の電流拡張層８の部分領域上に被着されている。本発明の範囲内で、第３の電流拡張層１１の後に、第２の接続コンタクト９に向かう方向においてさらに別の電流拡張層を配列することも可能である。ここで有利には、後続の各電流拡張層はそれぞれ、自身の先行する電流拡張層の部分領域を覆い、自身の先行する電流拡張層よりもよりも低い層抵抗を有している。複数の電流拡張層７，８，１１のこのような階段状の配置によって、特に均一な、電流密度の横分布がオプトエレクトロニクス素子において生じる。
【００３３】
放射ビームが、電流拡張層を通じて形成されるビーム放射型オプトエレクトロニクス素子では、電流拡張層は放射ビームに対して少なくとも半透過性であるべきである。半導体層列６に直接的に接している第１の電流拡張層７に対してはさらに次のような要求が生じる。すなわち第１の電流拡張層７が、接している半導体層５に対してオーム性接触を形成すべきであるという要求である。第１の電流拡張層は有利には、２ｎｍより薄い金属層である。これは例えばＰｔ，ＰｄまたはＮｉを含有している。第２の電流拡張層に対して有利な材料は、Ａｕ，Ｐｄ，ＺｎＯおよびＩＴＯである。
【００３４】
電流拡張層７，８，１１を点状にのみ被着してもよい、またはこれが例えば非常に僅かな厚さに基づいて、網状または島状のストラクチャを有していてもよい。この場合には、電流拡張層内で、ラテラル方向において、閉成された電流パッドが必ずしも構成される必要はない。
【００３５】
電流拡張層７，８，１１を半透過性に構成することは次の場合に有利である。すなわち、電流拡張層によって覆われた領域を通じて、ビームがオプトエレクトロニクス素子から出力されるべき場合に有利である。択一的に、電流拡張層７，８，１１のうちの１つまたは複数が、例えば接続コンタクト９における放射ビームの吸収を阻止するために、反射性の層として構成されてもよい。このような構成は次の場合にも有利である。すなわちオプトエレクトロニクス素子が、ビームがラテラル方向でまたは基板２を通じて形成されるＬＥＤである場合にも有利である。
【００３６】
本発明の範囲内では、電流拡張層７，８，１１のうちの１つまたは複数が、ラテラル方向において可変の層厚および／または組成を有していることが可能である。これは、電流密度分布をラテラル方向において所期のように調節するための別の有利な手段である。
【００３７】
図３Ａ〜３Ｂでは、本発明による、オプトエレクトロニクス素子の製造方法の種々異なる中間段階が示されている。
【００３８】
図３Ａには、半導体基板２が示されており、この半導体基板上には半導体層列６が被着されている。この半導体層列は少なくとも１つのｎ形ドーピングされた半導体層３と、少なくとも１つのｐ形ドーピングされた半導体層５を含む。これらの半導体層の間には、ビーム放射性の活性領域４が構成されている。半導体層列６の表面は、以降で行われる電流拡張層の被着の前に粗面化されてもよい。半導体層列６の方を向いていない、基板２の背面には、第１の接続コンタクト１が設けられている。
【００３９】
図３Ｂに示された中間段階では、第１の電流拡張層７、例えば約０．３ｎｍの厚さの白金層および第２の電流拡張層８、例えば約６ｎｍの厚さの金層が、半導体層列６上に被着される。
【００４０】
電流拡張層７，８をストラクチャ化するために、図３Ｃに示されているように、まずはマスク層１３、例えばホトラック層が被着される。有利にはマスク層１３を被着させる前に、保護層１２が第２の電流拡張層８上に被着される。保護層１２は例えば約１５０ｎｍの厚さである。有利には、これは酸化ケイ素、窒化ケイ素または酸窒化ケイ素を含有している。
【００４１】
図３Ｄに示された中間段階では、第２の電流拡張層８および保護層１２は、マスク層１３の側面１４がアンダーエッチングされるウエットケミカルエッチング方法によってストラクチャ化されている。ここでは、第１の電流拡張層７を攻撃しないまたは僅かにしか攻撃しないエッチング剤が使用される。すなわち第２の電流拡張層８の材料は第１の電流拡張層に対してウエットケミカル式で選択的にエッチング可能でなければならない。
【００４２】
有利にはドライエッチングプロセスによって引き続き、第１の電流拡張層７がストラクチャ化される。このドライエッチングでは、マスク層１３の側面１４は非常に僅かにしかアンダーエッチングされない、または全くエッチングされない。これによって、マスク層１３のストラクチャは、第１の電流拡張層７上に移される。ここで第１の電流拡張層７と第２の電流拡張層８の間に階段が構成される。殊に有利には、ドライエッチングのときに同時に半導体層列６のマスクストラクチャも形成される。この結果、図３Ｅに示された構造が生じる。第１の電流拡張層７と第２の電流拡張層８の間の階段は少なくとも、第２の電流拡張層８が、少なくとも１００ｎｍの間隔を側方エッジに対して有するような幅の広さを有しているべきである。場合によってはこれに加えて、第２の電流拡張層８を、メサストラクチャの形成後にウエットケミカル式に後からエッチングすることが必要とされる。
【００４３】
図３Ｄおよび図３Ｅに関連して説明された、電流拡張層７，８および半導体層列６をストラクチャ化するステップは、任意の順番で実行可能である。すなわちはじめに第１の電流拡張層をストラクチャ化し、次に第２の電流拡張層をストラクチャ化してもよいし、はじめに第２の電流拡張層をストラクチャ化し、次に第１の電流拡張層をストラクチャ化してもよい。２つのエッチングステップの順番に関係なく、マスク層１３の一度のホト技術的なストラクチャ化のみが必要とされるという利点が生じる。すなわち、製造コストおよびアライメントコストを格段に高めるであろうマスクの第２の被着およびストラクチャ化は必要ではない。従って全体の製造コスト、殊に経費もこの方法では比較的低い。
【００４４】
次のステップでは、保護層１２およびマスク層１３が別のエッチングステップにおいて除去される。このような中間ステップの結果は図３Ｆに記載されている。
【００４５】
引き続き、第２の接続コンタクト９が第２の電流拡張層８上に被着され、ストラクチャ化される。本発明に相応してこのようにして製造されたオプトエレクトロニクス素子は、図３Ｇに示されている。
【００４６】
本発明は、実施例に基づいた説明に制限されるものではない。むしろ本発明は、各新たな特徴部分並びに特徴部分の各組み合わせを含む。これは殊に、そのような特徴部分またはそのような組み合わせ自体が特許請求の範囲内または実施例内に明確に記載されていなくても、特許請求の範囲内の特徴部分の各組合わせを含む。
【図面の簡単な説明】
【００４７】
【図１】本発明に相応するオプトエレクトロニクス素子の第１実施例の概略的な断面図。
【図２】本発明に相応するオプトエレクトロニクス素子の第２実施例の概略的な断面図。
【図３Ａ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｂ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｃ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｄ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｅ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｆ】オプトエレクトロニクス素子を製造する本発明による方法の中間ステップの概略図。
【図３Ｇ】オプトエレクトロニクス素子を製造する本発明による方法の概略図。
【符号の説明】
【００４８】
１  第１の接続コンタクト、  ２  基板、  ３  半導体層、  ４  活性領域、  ５  半導体層、  ６  半導体層列、  ７  第１の電流拡張層、  ８  第２の電流拡張層、  ９  第２の接続コンタクト、  １０  側面、  １１  第３の電流拡張層、  １２  保護層、  １３  マスク層、  １４  マスク層の側面
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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