(57)【要約】  【課題】  交流電源の出力信号から，ノイズの影響を除去したゼロクロス信号を得ることができること。  【解決手段】  交流電源ＰＷの出力信号に基づいて，その半波整形信号を生成する半波整形回路１と，その半波整形信号をコンデンサＣ１を用いて遅延させる遅延回路２と，前記半波整形信号を遅延回路２により遅延させる前後の各信号の排他的オア信号をＸＯＲ検出素子３により生成し，該排他的オア信号に基づいてゼロクロス信号を出力するゼロクロス信号出力回路４とを具備する。【選択図】図２
2005286707.tif 000002
【特許請求の範囲】
【請求項１】
交流電源の出力信号に基づいてゼロクロス信号を出力するゼロクロス信号出力装置において，
前記交流電源の出力信号に基づいてその半波整形信号を生成する半波整形信号生成手段と，
前記半波整形信号を遅延させる遅延手段と，
前記半波整形信号を前記遅延手段により遅延させる前後の各信号の排他的オア信号を生成し，該排他的オア信号に基づいてゼロクロス信号を出力するゼロクロス信号出力手段と，
を具備してなることを特徴とするゼロクロス信号出力装置。
【請求項２】
前記遅延手段による遅延時間が，前記半波整形信号に発生するノイズパルスの発生期間よりも長く設定されてなる請求項１に記載のゼロクロス信号出力装置。
【請求項３】
前記ゼロクロス信号出力手段が，
前記排他的オア信号に基づいてフォトカプラを介して前記ゼロクロス信号を出力するフォトカプラ出力手段と，
前記フォトカプラの１次側に流れる信号の最大電流を制限する電流制限手段と，
を具備してなる請求項１又は２に記載のゼロクロス信号出力装置。
【請求項４】
前記半波整形信号生成手段が，前記交流電源の出力信号を比較器に差動入力させ，その出力信号を前記半波整形信号とするものである請求項１〜３のいずれかに記載のゼロクロス信号出力装置。
【請求項５】
前記半波整形信号生成手段が，出力信号が抵抗素子及びコンデンサを介して正帰還された比較器に前記交流電源の出力信号を入力させ，その出力信号を前記半波整形信号とするものである請求項１〜４のいずれかに記載のゼロクロス信号出力装置。
【請求項６】
請求項１〜５のいずれかに記載のゼロクロス信号出力装置と，これにより出力されたゼロクロス信号を用いて割り込み処理を行う制御手段と，を具備してなることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，交流電源の出力信号に基づいてゼロクロス信号を出力するゼロクロス信号出力装置及びそれを具備する画像処理装置に関するものである。
【背景技術】
【０００２】
プリンタ，ファクシミリ装置，デジタル複合機等の画像処理装置では，交流電源の出力信号に基づいてゼロクロス信号を出力するゼロクロス信号出力回路（ゼロクロス信号出力装置の一例）を具備し，そのゼロクロス信号を用いて制御ＣＰＵに割り込みをかける（割り込み処理を実行する）ことにより，停電監視や定着装置のヒータへの供給電力を制御するための位相制御，電源周波数（５０Ｈｚ／６０Ｈｚ）の検出等が行われている。
従来，特許文献１に，交流電源の出力信号を半波整流し，その半波整流信号を比較器に入力することによってゼロクロス信号を出力する技術が示されている。
しかし，この場合，交流電源の出力信号の１サイクル毎のゼロクロス信号しか得られないため，半サイクル毎のゼロクロス制御を行うためには，ＣＰＵにおいて，ゼロクロス信号の立上りエッジトリガと立ち下がりエッジトリガとを交互に切り替えなければならず現実的でない。
そこで，一般的なゼロクロス信号出力回路では，交流電源の出力信号を全波整流し，その全波整流信号をコンパレータ（比較器）に入力することによってゼロクロス信号を生成（出力）する。
図４は，従来のゼロクロス信号出力回路Ａにおける交流信号及びゼロクロス信号の電圧波形を表す図である。
ここで，図４（ａ）はゼロクロス信号出力装置Ａに入力される交流信号（交流電源の出力信号），同（ｂ）は交流電源の出力信号を全波整流した全波整流信号，同（ｃ）は前記全波整流信号に基づいて出力されたゼロクロス信号，同（ｄ）は前記ゼロクロス信号の一部の拡大図を各々表す。
従来のゼロクロス信号出力回路Ａでは，前記全波整流信号をコンパレータに入力し，その入力信号が所定の設定電圧レベルＶＬを下回ったか否かを検出した前記コンパレータの出力信号をゼロクロス信号（ｃ）とする。
この場合，元の交流電源の出力信号にノイズ（電圧変動）が生じると，ゼロクロス信号（図４（ｃ））の立ち上がり及び立ち上がりにおいて，図４（ｄ）に破線で示すようなパルス状のノイズが発生する。ゼロクロス信号に図４（ｄ）に示すようなノイズが生じると，これを用いるＣＰＵにおいて不必要な割り込み処理が発生し，装置が誤動作する。
従来，ゼロクロス信号に発生するノイズによる割り込み処理の誤動作を防止するため，特許文献１には，ゼロクロス信号により割り込みが発生した後，所定時間だけ割り込みを禁止することが示されている。これにより，前記交流信号におけるゼロクロスの検出電圧付近でノイズが発生することにより，ゼロクロス信号が連続してＯＮ／ＯＦＦして無用な割り込み処理が生じる誤動作を防止できる。
一方，特許文献２には，交流電源の出力信号を半波整流し，その半波整流信号に基づいてゼロクロス検出を行なうものが示されている。
【特許文献１】特開昭５９−２２４３９号公報
【特許文献２】特開２００２−２７２０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら，特許文献２に示される技術は，そもそもゼロクロス信号におけるノイズ発生自体を防止するものではないという問題点があった。さらに，特許文献２に示されるように，割り込み禁止の時間帯を設けると，比較的短い時間幅であるゼロクロス信号のパルス幅（ＯＮからＯＦＦまでの時間）を検出できないという問題点があった。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，交流電源の出力信号から，ノイズの影響を除去したゼロクロス信号を得ることができるゼロクロス信号出力装置及びそれを具備する画像処理装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために本発明は，交流電源の出力信号に基づいてゼロクロス信号を出力するゼロクロス信号出力装置において，前記交流電源の出力信号に基づいてその半波整形信号を生成する半波整形信号生成手段と，前記半波整形信号をコンデンサやインダクタンス等を用いて遅延させる遅延手段と，前記半波整形信号を前記遅延手段により遅延させる前後の各信号の排他的オア信号を生成し，該排他的オア信号に基づいてゼロクロス信号を出力するゼロクロス信号出力手段と，を具備してなることを特徴とするゼロクロス信号出力装置として構成されるものである。
このような構成により，出力されるゼロクロス信号における立ち上がりエッジ又は立ち下がりエッジのいずれか一方について，ノイズパルスの発生を防止することができる。
即ち，前記遅延手段に入力される遅延前の前記半波整形信号に生じるノイズパルスは，前記コンデンサによってノイズパルス成分が吸収される。よって，前記遅延手段の出力側の遅延後の前記半波整形信号にはノイズパルスが含まれない。このため，遅延前後の各半波整形信号についての排他的オア（ＸＯＲ）信号（ゼロクロス信号）において，後述するように，正論理（ゼロクロス時にＨｉｇｈレベル出力）の場合は前記排他的オア信号の立ち下がりエッジの部分にノイズパルスが生じない。同様に，負論理（ゼロクロス時にＬｏｗレベル出力）の場合は前記排他的オア信号の立ち上がりエッジ部分にノイズパルスが生じない。
しかも，前記交流電源の出力信号の半サイクルごとのゼロクロス信号を得ることができる。
この場合，前記遅延手段による遅延時間が，前記半波整形信号に発生するノイズパルスの発生期間よりも長く設定しておけば，出力される前記ゼロクロス信号の一方のエッジ部分におけるノイズパルスの発生を確実に防止できる。
【０００５】
また，前記ゼロクロス信号出力手段が，前記排他的オア信号に基づいてフォトカプラを介して前記ゼロクロス信号を出力するフォトカプラ出力手段と，前記フォトカプラの１次側に流れる信号の最大電流を制限する電流制限手段と，を具備するものが考えられる。
一般に，信号絶縁のためにゼロクロス信号出力部ではフォトカプラが用いられるが，このフォトカプラの１次側に流れる信号の信号経路には，抵抗素子が設けられる。しかしこの場合，前記交流電源の電圧変動によって１次側の各電圧が上昇すると，前記フォトカプラに過剰な電流が流れることになる。
しかし，上記構成によれば，前記フォトカプラに流れる電流が制限されるので，前記フォトカプラの安定動作（即ち，２次側ゼロクロス信号の安定化）と消費電力の抑制とを図ることができる。
また，前記半波整形信号生成手段が，前記交流電源の出力信号を比較器に差動入力させ，その出力信号を前記半波整形信号とするものが考えられる。
これにより，前記交流電源にコモンモードのノイズが発生しても，これが前記差動入力により相殺されるので，ゼロクロス信号からコモンモードのノイズの影響を除去できる。
【０００６】
また，前記半波整形信号生成手段が，出力信号が抵抗素子及びコンデンサを介して正帰還された比較器に前記交流電源の出力信号を入力させ，その出力信号を前記半波整形信号とするものが考えられる。
これにより，前記比較器の入力側において，負電圧から正電圧へのゼロクロスの発生時に一時的に入力電圧が正電圧側へシフトされ，正電圧から負電圧へのゼロクロスの発生時に一時的に入力電圧が負電圧側へシフトされる。このようなヒステリシス特性が得られることにより，ゼロクロス時のノイズパルス発生を抑制できる。
また，本発明は，前記各ゼロクロス信号出力装置と，これにより出力されたゼロクロス信号を用いて割り込み処理を行う制御手段と，を具備する画像処理装置として捉えたものであってもよい。
【発明の効果】
【０００７】
本発明によれば，交流電源の出力信号に基づいてその半波整形信号を生成する半波整形信号生成手段と，前記半波整形信号を遅延させる遅延手段と，前記半波整形信号を前記遅延手段により遅延させる前後の各信号の排他的オア信号を出力する排他的オア信号出力手段と，前記排他的オア信号を入力してゼロクロス信号を出力するゼロクロス信号出力手段とを具備するので，前記遅延手段によってノイズパルス成分が吸収され，前記ゼロクロス信号における立ち上がりエッジ又は立ち下がりエッジのいずれか一方について，ノイズパルスの発生を防止することができる。その結果，前記ゼロクロス信号を用いて割り込み処理を行うＣＰＵの誤動作を防止できる。しかも，前記交流電源の出力信号の半サイクルごとのゼロクロス信号を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施形態に係るゼロクロス信号出力回路Ｘを備えた画像処理装置Ｚの概略構成を表すブロック図，図２はゼロクロス信号出力回路Ｘの回路図，図３はゼロクロス信号出力回路Ｘにおける交流信号及びゼロクロス信号の電圧波形を表す図，図４は従来のゼロクロス信号出力回路Ａにおける交流信号及びゼロクロス信号の電圧波形を表す図である。
【０００９】
まず，図１のブロック図を用いて，本発明の実施形態に係るゼロクロス信号出力回路Ｘを備える画像処理装置Ｚの構成について説明する。
前記画像処理装置Ｚは，ゼロクロス信号出力回路Ｘ，制御部３００，表示操作部３０１，原稿読取り部３０２，画像形成部３０３，通信部３０４，画像処理部３０５，画像メモリ３０６，給紙装置３０７及びプログラムメモリ３０８を具備する。
前記制御部３００は，ＣＰＵ，ＲＯＭ，ＲＡＭ等からなり，前記画像形成装置Ｚ全体を制御するものである。
前記表示操作部３０１は，液晶タッチパネル或いは表示ランプ及びシートキー等からなり，利用者への情報表示及び利用者の操作を入力する手段である。
前記原稿読取り部３０２は，載置台に載置された原稿に光源からの光を照射し，その反射光を光学系によりＣＣＤに集光して画像データ（電子データ）を得るものである。
前記画像形成部３０３は，感光体ドラム及びそれを帯電する帯電装置，前記原稿読取り部３０２で得られた画像データや前記通信部３０４を介して外部ホスト装置から得られる印刷ジョブに従って感光体ドラムに静電潜像を書き込むレーザスキャン装置，静電潜像をトナー像として現像する現像装置，感光体上のトナー像を用紙に転写させる転写装置，用紙に転写された未定着のトナー像を定着させる定着装置等からなり，用紙に画像形成を行うものである。
前記通信部３０４は，パーソナルコンピュータ等の外部ホスト装置との通信制御を行うものである。
前記画像処理部３０５は，外部ホスト装置から受信した印刷ジョブや前記原稿読取り部３０２により読み取られた原稿画像についての画像処理を行うものである。
前記画像メモリ３０６は，前記画像処理部３０５による画像処理対象となる画像データを記憶する記憶手段である。
前記給紙装置３０７は，用紙を収容し，画像形成を行う際に前記画像形成部３０３へ用紙を供給するものである。
前記プログラムメモリ３０８は，前記制御部３００により実行される制御プログラムが格納される記憶手段である。
そして，前記ゼロクロス信号出力回路Ｘ（ゼロクロス信号出力装置）は，外部から供給される交流電源の出力信号（以下，交流信号という）に基づいて，ゼロクロス信号を前記制御部３００（のＣＰＵ）に対して出力するものである。
前記制御部３００（制御手段）は，前記ゼロクロス信号出力回路Ｘにより出力されたゼロクロス信号を用いて割り込み処理を行うことにより，停電監視や前記画像形成部３０３が備える前記定着装置のヒータへの供給電力を制御するための位相制御，前記交流電源の周波数（５０Ｈｚ／６０Ｈｚ）の検出等を行う。
【００１０】
次に，図２に示す前記ゼロクロス信号出力回路Ｘの回路図と，図３に示す前記ゼロクロス信号出力回路Ｘにおける交流信号及びゼロクロス信号の電圧波形とを用いて，前記ゼロクロス信号出力回路Ｘについて説明する。前記ゼロクロス信号出力回路Ｘは，交流電源ＰＷの出力信号（以下，交流信号という）に基づいて，そのゼロクロス信号ＦＷを出力するものである。
前記ゼロクロス信号出力回路Ｘは，前記交流電源ＰＷの出力信号（交流信号）をコンパレータＣＰ（比較器）に入力させることにより半波整形する半波整形回路１を有している。前記コンパレータＣＰには，前記交流信号の２つの信号ライン各々を入力し，これらを比較する。これにより，図３（ａ）に示す前記交流信号（Ｐ１の位置の信号）が，図３（ｂ）に示すように半波整形された信号（Ｐ２の位置の信号，以下，半波整形信号という）として前記コンパレータＣＰから出力される。
ここで，前記半波整形回路１における前記コンパレータＣＰには，前記交流電源ＰＷの出力信号を差動入力させる構成としている。図２に示す構成では，前記交流電源ＰＷの２つの信号出力ラインの各信号を，抵抗素子Ｒ１及びＲ２，同Ｒ３及びＲ４各々によって分圧して前記コンパレータＣＰへ入力させている。ここで，抵抗素子Ｒ１とＲ３，Ｒ２とＲ４は各々同じ抵抗値であり，各々同じ分圧比で前記コンパレータＣＰへ入力させる。
これにより，前記交流電源ＰＷにコモンモードのノイズが発生しても，これが差動入力により相殺されるので，ゼロクロス信号からコモンモードのノイズの影響を除去できる。ここで，前記コンパレータＣＰ及び前記抵抗素子Ｒ１〜Ｒ４が前記半波整形回路１（前記半波整形信号生成手段の一例）である。
【００１１】
さらに，ゼロクロス信号出力回路Ｘは，前記コンパレータＣＰの出力である前記半波整形信号を，抵抗素子Ｒ５，コンデンサＣ１及びバッファＢ１を用いて遅延させる遅延回路２（前記遅延手段の一例）を有している。ここでは，コンデンサＣ１を用いて遅延させているが，インダクタンスを用いて遅延させる遅延回路等であってもよい。図３（ｃ）は，前記遅延回路２により遅延させる前の前記半波整形信号（Ｐ２の位置の信号）の拡大図であり，図３（ｄ）は，前記遅延回路２により遅延させる前の前記半波整形信号（Ｐ２の位置の信号）の拡大図である。
ここで，前記交流信号にノイズによる電圧変動が生じた場合，図３（ｃ）に破線で示すように，前記遅延回路２による遅延前の前記半波整形信号（Ｐ２の信号）の立ち上がりエッジ部及び立ち下がりエッジ部各々に，ノイズパルスが生じる。
これに対し，図３（ｄ）に示すように，前記遅延回路２により遅延後の前記半波整形信号においては，ノイズパルスは除去されている。これは，前記コンデンサＣ１の作用によって，ノイズパルスの成分が吸収・除去されるためである。
ここで，前記遅延回路２による遅延時間は，前記コンデンサＣ１及び前記バッファＢ１の各容量により決まるが，前記半波整形信号に発生するノイズパルスの発生期間ｔ１よりも長い時間ｔ２に設定する。例えば，１ミリ秒程度に設定することが考えられる。
これにより，前記遅延回路２による遅延後の前記半波整形信号におけるノイズパルスの発生を確実に防止できる。
【００１２】
さらに，ゼロクロス信号出力回路Ｘは，前記半波整形信号を前記遅延回路２により遅延させる前後の各信号を入力し，ＸＯＲ検出素子（回路）３によってその各信号の排他的オア信号を生成し，その排他的オア信号に基づくゼロクロス信号ＦＷを出力する信号出力回路５（前記ゼロクロス信号出力手段の一例）を有している。
ここで，図３（ｅ）に示す信号が，前記ＸＯＲ検出素子３の出力信号（前記排他的オア信号）である。
図３（ｅ）に示すように，前記排他的オア信号（Ｐ４の位置の信号）において，正論理の場合は，信号の立ち上がりエッジの部分ｅｇ１には，遅延前の前記半波整形信号の影響でノイズパルスが生じるが，信号の立ち下がりエッジの部分ｅｇ２にはノイズパルスが生じない。しかも，図３（ｅ）に示すように，前記交流信号の半サイクルごとのゼロクロス信号を得ることができる。
この図３（ｅ）に示すゼロクロス信号を前記制御部３００に入力させ，その立ち下がりエッジにより割り込み処理を実行することにより，電源電圧の変動による割り込み処理の誤動作を防止することができる。
同様に，負論理（ゼロクロス時にＬｏｗレベル出力）とした場合は，図３（ｅ）とは逆に，前記排他的オア信号の立ち上がりエッジ部分にノイズパルスが生じない。この信号を用いる場合は，前記制御部３００において，立ち上がりエッジにより割り込み処理を実行すればよい。
【００１３】
ここで，前記ＸＯＲ検出素子３の出力信号をそのままゼロクロス信号とすることも考えられるが，通常，１次側の電源系統と前記制御部３００に入力する２次側の系統とを絶縁するため，フォトカプラが用いられる。
本ゼロクロス信号出力回路Ｘが有する前記信号出力回路５（ゼロクロス信号出力手段）も，前記排他的オア信号をトランジスタＴＲ１に入力させ，該トランジスタＴＲ１に流れる信号によりフォトカプラＰＣを構成するフォトダイオードＤ１を発光させるとともに，その光によって，同じくフォトカプラＰＣを構成するフォトトランジスタＴＲ２を動作させるフォトカプラ回路４を有している。こうして前記フォトトランジスタＴＲ２（フォトカプラの２次側）に流れる信号が，ゼロクロス信号ＦＷとして出力される（前記フォトカプラ出力手段の一例）。
ここで，前記フォトカプラＰＣの１次側に流れる信号（即ち，前記フォトダイオードＤ１に流れる信号）の経路には，その信号の最大電流を制限するための定電流ダイオードＤ２（前記電流制限手段の一例）が設けられている。
一般に，フォトカプラの１次側に流れる信号の信号経路（図２の低電流ダイオードＤ２の位置）には，抵抗素子が設けられる。しかしこの場合，前記交流電源ＰＷの電圧変動によって１次側の各電圧（ＶＣＣ等）が上昇すると，前記フォトカプラＰＣに過剰な電流が流れることになる。
しかし，図２に示す構成によれば，前記フォトカプラＰＣに流れる電流が制限されるので，前記フォトカプラＰＣの安定動作（即ち，２次側のゼロクロス信号ＦＷの安定化）と消費電力の抑制とを図ることができる。
【００１４】
ところで，前記半波整形回路１の一部（図２の破線枠の部分）を，他の構成（図２の一点鎖線の枠の部分）に置き換えた半波整形回路１’とした構成も考えられる。
即ち，図２の一点は線枠内に示すように，前記半波整形回路１’（前記半波整形信号生成手段の一例）は，出力信号（Ｐ２の位置の信号）が抵抗素子Ｒ６及びコンデンサＣ２を介して正帰還された前記コンパレータＣＰ（比較器）に，前記交流信号（交流電源ＰＷの出力信号）を入力させ，その出力信号（Ｐ２の位置の信号）を前記半波整形信号とするものである。
これにより，前記コンパレータＣＰの入力側において，負電圧から正電圧へのゼロクロスの発生時に一時的に入力電圧が正電圧側へシフトされ，その逆に正電圧から負電圧へのゼロクロスの発生時に一時的に入力電圧が負電圧側へシフトされる。このようなヒステリシス特性が得られることにより，前記交流信号のゼロクロス時の前記コンパレータＣＰの出力信号におけるノイズパルス発生を抑制できる。これにより，より安定した（ノイズの影響がより少ない）ゼロクロス信号を得ることができる。
【産業上の利用可能性】
【００１５】
本発明は，ゼロクロス信号出力装置への利用が可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係るゼロクロス信号出力回路Ｘを備えた画像処理装置Ｚの概略構成を表すブロック図。
【図２】ゼロクロス信号出力回路Ｘの回路図。
【図３】ゼロクロス信号出力回路Ｘにおける交流信号及びゼロクロス信号の電圧波形を表す図。
【図４】従来のゼロクロス信号出力回路Ａにおける交流信号及びゼロクロス信号の電圧波形を表す図。
【符号の説明】
【００１７】
１，１’…半波整形回路（半波整形信号生成手段）
２…遅延回路（遅延手段）
３…ＸＯＲ検出素子
４…フォトカプラ回路（フォトカプラ出力手段）
５…信号出力回路（ゼロクロス信号出力手段）
Ｘ…ゼロクロス信号出力回路（装置）
Ｚ…画像処理装置
ＰＷ…交流電源
Ｒ１，Ｒ２，，，…抵抗素子
Ｃ１，Ｃ２…コンデンサ
Ｄ１，Ｄ２…ダイオード
ＴＲ１，ＴＲ２…トランジスタ
Ｂ１…バッファ
ＣＰ…コンパレータ（比較器）
ＰＣ…フォトカプラ
【図１】
2005286707.tif 000003
【図２】
2005286707.tif 000004
【図３】
2005286707.tif 000005
【図４】
2005286707.tif 000006