(57)【要約】  【課題】  ＣＭＯＳ回路におけるディレイ調整のためのレイアウト構造の変更を上層であるメタル層のみの変更で行うことができ、もって、ターンアラウンドタイムを縮小することができると共に、製造マスクに要する費用を節約することができるＣＭＯＳ回路のレイアウト構造を提供する。  【解決手段】  Ｐ型トランジスタ１１，２１とＮ型トランジスタ１２，２２を形成するトランジスタ層と、所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗１３であって、メタル層により形成されるメタル配線３１によりＶＩＡを介して抵抗１３の適所とＰ型トランジスタ及びＮ型トランジスタの適所に接続可能とされるとともに、該接続位置に基づいて所定の回路抵抗を設定することができる抵抗１３を有する抵抗層とを備えてなる。  【選択図】  図１
2005286118.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介して前記抵抗の適所と前記Ｐ型トランジスタ及びＮ型トランジスタの適所に接続可能とされるとともに、該接続位置に基づいて所定の回路抵抗を設定することができる前記抵抗を有する抵抗層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
【請求項２】
請求項１に記載のＣＭＯＳ回路のレイアウト構造において、
前記抵抗層に形成される抵抗は、前記メタル層により形成されるメタル配線により前記ＶＩＡを介して一部がバイパス可能とされることを特徴とするＣＭＯＳ回路のレイアウト構造。
【請求項３】
請求項１又は請求項２に記載のＣＭＯＳ回路のレイアウト構造において、
前記トランジスタ層に形成されるＰ型トランジスタとＮ型トランジスタは、対になって前段のドライバ回路と次段のレシーバ回路を形成し、
前記抵抗層に形成される抵抗は、前記メタル層に形成されるメタル配線により前記抵抗の一部を介して、前記ドライバ回路とレシーバ回路を接続することを特徴とするＣＭＯＳ回路のレイアウト構造。
【請求項４】
請求項３に記載のＣＭＯＳ回路のレイアウト構造において、
前記ドライバ回路とレシーバ回路の接続構成は、パラレル型とクロス型のいずれかとされることを特徴とするＣＭＯＳ回路のレイアウト構造。
【請求項５】
Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間に挿入され、複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介してバイパス可能とされて前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間の抵抗値を設定することができる前記抵抗を有する抵抗層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ回路のレイアウト構造に関し、特に、ディレイ調整を容易に行うことができるＣＭＯＳ回路のレイアウト構造に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路においては様々な点においてタイミング調整が行われている。例えば、クロック信号をチョップしてパルス化する際のパルス幅調整にディレイ値が調整されたディレイ回路が使用されている。図５はパルス幅調整の動作を示すタイムチャートである。図５（ａ）に示すようなパルス信号（ＣＫ）を同図（ｂ）のように遅らせつつ反転したものを、元の信号とNANDをとることで同図（ｃ）のようにパルス幅がディレイ値と同じパルスを得ることができる。この場合、パルス幅が大きすぎるとラッチのマスタ出力からのパスでレーシングが発生する。一方パルス幅が小さすぎるとラッチに値を取り込めないことが発生したり、スレーブ出力へのディレイ値に狂いが生じたりする。
【０００３】
他の例としてはオーバーディレイを起こさない範囲でレーシングを防止するためのディレイ調整、データの伝達速度に合わせサイクル間の時間を融通するクロック位相調整などがある。
【０００４】
しかしながら、設計段階ではこのような調整を行っていながら、製造プロセスの成熟度の問題や各種計算誤差等のため設計通りの調整値とならないことがしばしばある。その場合は、実チップを入手後に測定を行い、原因を特定することで設計通りの調整値が得られるよう、再度チップの製造データ、即ちレイアウト構造を変更して作成し直している。
なお、ＣＭＯＳ回路のレイアウト構造に関しては従来より様々な技術が知られている（例えば特許文献１参照）。
【特許文献１】特開昭６２−２７７７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の技術におけるこのようなレイアウト構造の変更においては、トランジスタ幅、トランジスタ長の調整を行うことが一般的であるが、このためにはレイアウト構造を拡散層（トランジスタ層）、抵抗層、及びメタル層（メタル配線層）において全体的に変更することとなり、多大な時間と費用を要することとなる。
【０００６】
一方、かかるレイアウト構造の変更において、上層であるメタル層のみの変更で済ますことができれば、それよりも下層、即ち抵抗層や拡散層については、製造途中のチップに係るレイアウト構造をそのまま転用することができ、ターンアラウンドタイムを縮小できるばかりか、製造マスクに要する費用を節約することが可能となる。
【０００７】
本発明はこのような従来の問題点を解決するためになされたものであり、ＣＭＯＳ回路におけるディレイ調整のためのレイアウト構造の変更を上層であるメタル層のみの変更で行うことができ、もって、ターンアラウンドタイムを縮小することができると共に、製造マスクに要する費用を節約することができるＣＭＯＳ回路のレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明は、ドライバ側のゲートではＰ型トランジスタの出力とＮ型トランジスタの出力を高抵抗な層の配線で接続を行い、Ｐ型トランジスタとＮ型トランジスタの出力の間に電位差が発生しうる状態にしておく。更に、この高抵抗な層でできた配線をメタル層でバイパス可能とし、メタル層の変更にて抵抗値を変化可能としておく。このとき、メタル層と高抵抗層の間にＶＩＡを配置させる必要があることから、ＶＩＡを配置してもマスクルールを満たすレイアウトとする。一方レシーバのゲートではＮ型トランジスタの入力とＰ型トランジスタの入力を分離し、メタル層にてドライバ側ゲートの抵抗を通して接続されるよう回路を構成する。
【０００９】
同じ回路構成ながら別のレイアウト構造としては、ドライバ側のゲートではＰ型トランジスタの出力とＮ型トランジスタの出力を分離しておき、レシーバ側のゲートではＰ型トランジスタの入力とＮ型トランジスタの入力を高抵抗な層の配線で接続し、ドライバの出力を接続する点や抵抗値をメタル層の改版で変えられるように構成する。
【００１０】
即ち、本発明は、Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介して前記抵抗の適所と前記Ｐ型トランジスタ及びＮ型トランジスタの適所に接続可能とされるとともに、該接続位置に基づいて所定の回路抵抗を設定することができる前記抵抗を有する抵抗層とを備えてなる。
【００１１】
また、本発明のＣＭＯＳ回路のレイアウト構造において、前記抵抗層に形成される抵抗は、前記メタル層により形成されるメタル配線により前記ＶＩＡを介して一部がバイパス可能とされることを特徴とする。
【００１２】
また、本発明のＣＭＯＳ回路のレイアウト構造において、前記トランジスタ層に形成されるＰ型トランジスタとＮ型トランジスタは、対になって前段のドライバ回路と次段のレシーバ回路を形成し、前記抵抗層に形成される抵抗は、前記メタル層に形成されるメタル配線により前記抵抗の一部を介して、前記ドライバ回路とレシーバ回路を接続することを特徴とする。
【００１３】
さらに、本発明のＣＭＯＳ回路のレイアウト構造において、前記ドライバ回路とレシーバ回路の接続構成は、パラレル型とクロス型のいずれかとされることを特徴とする。ここで、前記抵抗層に形成される抵抗はレシーバ回路を構成するトランジスタのゲートに接続されるようにすることができる。
【００１４】
また、本発明は、Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間に挿入され、複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介してバイパス可能とされて前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間の抵抗値を設定することができる前記抵抗を有する抵抗層とを備えてなるものである。
【００１５】
また、前記抵抗層における抵抗は、ポリシリコン又はローカルインターコネクトによる高抵抗配線が用いられることを特徴とすることができる。
【００１６】
なお、本発明は、Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗を有する抵抗層と、前記ＶＩＡを介して前記抵抗の適所と前記Ｐ型トランジスタ及びＮ型トランジスタ回路の適所とを接続可能とするとともに、該接続位置に基づいて前記抵抗により所定の回路抵抗を設定することができるメタル配線を有するメタル層とを備えてなるＣＭＯＳ回路のレイアウト構造を提供することができる。
【００１７】
さらに、本発明は、Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間に挿入され、複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗を有する抵抗層と、前記ＶＩＡを介して前記抵抗の一部又は全てをバイパス可能とし、前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間の抵抗値を設定することができるメタル配線を有するメタル層とを備えてなるＣＭＯＳ回路のレイアウト構造を提供することもできる。
【発明の効果】
【００１８】
以上に詳述したように本発明によれば、メタル層変更のみで抵抗値を変え、あるいは、ドライバ−レシーバ間接続のクロス／パラレルを変えることでＰ型トランジスタとＮ型トランジスタの電位の調整を行うことができ、ディレイを調整することができる。また、このレイアウト構造を用いることで、トランジスタ幅が小さすぎたり、トランジスタ長が大きすぎるという回路を回避し、一般的なトランジスタサイズとすることで回路シミュレーションモデルとの整合性向上やばらつきの増加防止が図れることとなる。従って、本発明によれば、ディレイ調整の実チップへの反映が短時間ででき、ディレイ調整時に改版層を限定することで費用削減ができ、更には、シミュレーションモデルの誤差、ばらつきの大きいトランジスタの使用を避けることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しつつ説明する。
実施の形態１．
図１は実施の形態１におけるＣＭＯＳ回路のレイアウト構造を示す図であり、図１（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図１（ｂ）は図１（ａ）の回路を回路記号を用いて示した図、図１（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図である。
【００２０】
図１に示すＣＭＯＳ回路は、前段のドライバ１０と後段のレシーバ２０とから構成されている。前段であるドライバ１０はＰ型トランジスタ１１とＮ型トランジスタ１２とこれらトランジスタ１１，１２それぞれの出力間に挿入された抵抗１３を備えて構成されている。また後段のレシーバ２０は、Ｐ型トランジスタ２１とＮ型トランジスタ２２とにより構成されている。これらトランジスタ２１，２２は、拡散層（トランジスタ層）にソースＳ、ゲートＧ、ドレインＤが形成され、またそれらの各電極Ｓ´,Ｇ´,Ｄ´が後述のメタル層よりも下層に形成されている。例えば、ゲート電極Ｇ´はポリシリコン、ソース電極Ｓ´とドレイン電極Ｄ´はシリコンを使用することができる。なお、これら電極には図示のように適宜メタル配線が導かれて接続されている。
【００２１】
抵抗１３は、トランジスタ１１，１２間の回路抵抗（所定の回路抵抗）を得るために形成されるもので、例えば、ポリシリコン又はローカルインターコネクトによる高抵抗配線が用いられて抵抗層に形成される。抵抗層の上層に形成されるメタル層は非常に抵抗値が小さく、これによって回路動作に影響する抵抗値を作るには、非現実的な長さが必要となる。無理に作ろうとすると非常に大きな面積を消費することになると共に、配線領域を多く消費することになり、論理ゲート間の接続が困難になる。拡散層によって抵抗を構成することも可能ではあるが、ポリシリコンのような高抵抗配線で構成することにより、簡単に比較的小面積、短距離で抵抗を作ることができる。
【００２２】
そしてこの抵抗１３はドライバ１０のＰ型トランジスタ１１とＮ型トランジスタ１２のドレイン電極（若しくはドレイン電極近傍ノード）間に所定の長さを有するように形成される。この抵抗１３は予めその抵抗値が設計値に対して大き目になるように長目に形成されている。その形状は、本実施の形態においては、ドライバ１０のドレイン間の方向に開放部１３ａを向け、レシーバ２０のドレイン間の方向に閉塞部１３ｂを向けた略コ字状をなし、図２（ｂ）に示されるように、その長さ方向の複数の適所１３ｃがＶＩＡ配置に必要なマスクルールを満たすよう形成されている。また、図２（ｃ）に示されるように、長さ方向全体に亘りＶＩＡ配置に必要なマスクルールを満たすよう形成するようにしても良い。なお、図２（ａ）は従来の配線抵抗を示しており、従来は抵抗の適所にＶＩＡを設けることはできなかった。
【００２３】
次にメタル配線３１はメタル層に形成される。このメタル層は上述した拡散層（トランジスタ層）や抵抗層よりも上層側に設けられる。そして、このメタル配線３１は、図１（ｂ）に示すように、ドライバ１０のＰ型トランジスタ１１及びＮ型トランジスタ１２それぞれのドレイン電極とレシーバ２０のＰ型トランジスタ２１及びＮ型トランジスタ２２それぞれのゲート電極をパラレル型に接続すると共に、必要に応じて上述したコ字状をなす抵抗１３の閉塞部１３ｂを含む所定部分１３Ｂをバイパスするように形成される。
【００２４】
このバイパス位置１３Ａ（１３ｃ）は実際のデバイスに対する評価結果に基づいて抵抗値を変更（小さく変更）する場合に、その変更量に基づいて定められる。即ちバイパス量を大きくすればするほど抵抗値を小さくすることができる。この場合、抵抗１３は予めその抵抗値が大き目になるよう形成されると共に、その複数箇所又は全体がＶＩＡ配置可能に形成されているため、メタル層のメタル配線の接続位置（バイパス位置）を変更する（適宜ＶＩＡを選択して接続する）のみで、容易に抵抗値を変更する（評価値を満足するように設計変更を行う）ことが可能となる。
【００２５】
以上のように実施の形態１は、ドライバ１０のＰ型トランジスタ１１とＮ型トランジスタ１２の間に抵抗１３が挿入され、レシーバ２０のＰ型トランジスタ２１とＮ型トランジスタ２２の間がメタル層を経由して接続され、ドライバ１０のＰ型トランジスタ１１はレシーバ２０のＰ型トランジスタ２１に、ドライバ１０のＮ型トランジスタ１２はレシーバ２０のＮ型トランジスタ２２にパラレルに接続されている。
【００２６】
このとき、ドライバ１０のＰ型トランジスタ１１のドレイン（それに近いノード）は、ＶＤＤ電位に近づきやすく、そのためレシーバ２０のＰ型トランジスタ２１の駆動能力は弱くなる。同様にレシーバ２０のＮ型トランジスタ２２の駆動能力は弱くなる。抵抗１３の一部、あるいは全部をメタル配線３１によりバイパスすることで抵抗値を下げることができ、上で示した駆動能力を弱くする効果が少なくなる。このような駆動能力調整のためのレイアウト変更はレイアウト構造におけるメタル層のみの変更で行うことができる。なお、本実施の形態においては、抵抗１３を閉塞部１３ｃを有するコ字状に形成しているため、この閉塞部１３ｃをバイパスする短いメタル配線量で大きなバイパス量を得ることができ、抵抗値の減少量を容易に大きくとることができる。
【００２７】
実施の形態２．
図３は実施の形態２に係るＣＭＯＳ回路のレイアウト構造を示している。図３において、図３（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図３（ｂ）は図３（ａ）の回路を回路記号を用いて示した図、図３（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図である。なお、図１と同一符号は図１と同一又は相当物を示している。
【００２８】
実施の形態１は、ドライバ１０とレシーバ２０間のメタル配線がパラレルの場合について説明したが、実施の形態２はメタル配線がクロスとされている場合の例について説明する。
【００２９】
この場合も抵抗１３は、ドライバ１０のＰ型トランジスタ１１とN型トランジスタ１２の間に挿入されるが、レシーバ２０のＰ型トランジスタ２１とＮ型トランジスタ２２の間は、図３（ａ）のようにメタル配線（メタル層）を経由して、ドライバ１０のＰ型トランジスタ１１がレシーバ２０のＮ型トランジスタ２２に接続され、ドライバ１０のＮ型トランジスタ１２がレシーバ２０のＰ型トランジスタ２１に接続されて、クロスに接続される。
【００３０】
このとき、ドライバ１０のＰ型トランジスタ１１のドレイン（ノード）は、ＶＤＤ電位に近づきやすく、そのためレシーバ２０のＮ型トランジスタ２２の駆動能力は強くなる。同様にレシーバ２０のＰ型トランジスタ２１の駆動能力は強くなる。抵抗の一部、あるいは全部をメタル層によりバイパスすることで抵抗値を下げることができ、上で示した駆動能力を強くする効果が少なくなる。このような駆動能力調整のためのレイアウト変更はレイアウト構造におけるメタル層のみの変更で行うことができる。
【００３１】
実施の形態３．
図４は実施の形態３に係るＣＭＯＳ回路のレイアウト構造を示している。図４において、図４（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図４（ｂ）は図４（ａ）の回路を回路記号を用いて示した図、図４（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図、図４（ｄ）は図４（ｃ）の回路を回路記号を用いて示した図である。なお、図１と同一符号は図１と同一又は相当物を示している。
【００３２】
実施の形態３では、抵抗１３がレシーバ２０のＰ型トランジスタ２１とＮ型トランジスタ２２の近傍１３ｃ'のＶＩＡにおいて、これらのゲート電極Ｇ´−Ｇ´間を接続するように設けられ、その適所二箇所１３ｃ''にＶＩＡを介してドライバ１０のＰ型トランジスタ１１及びＮ型トランジスタ１２それぞれのドレイン（ノード）がメタル配線１３により接続されている。この接続関係は図４（ｂ）に示すように、ドライバ１０とレシーバ２０とがパラレル（図３（ａ）と同様）となっている。なお、抵抗１３の形状は図１の場合と同様にコ字状をなすが、その開放部１３ａの方向が図１の場合と逆となっている。すなわち、開放部１３ａはレシーバ２０側に向かって開放している。そしてその開放両端がレシーバ２０の各トランジスタ２１，２２それぞれのゲート電極（近傍ノード）に接続されている。
【００３３】
これに対して、図４（ｃ）に示すように、メタル配線の抵抗１３上での接続位置を変更（１３ｃ''→１３ｃ'''）することで、ドライバ１０のＰ型トランジスタ１１とＮ型トランジスタ１２の間の抵抗値を変更することができると共に、ドライバ１０とレシーバ２０の接続を図４（ｄ）に示すようにクロスに変更することができる。
【００３４】
即ち、ドライバ１０のＰ型トランジスタ１１とＮ型トランジスタ１２の出力はメタル層を介してレシーバ２０の入力ノードのうちのある接続点に接続され、この接続点の選択によりパラレル／クロスを使い分けることができると共に、Ｐ型トランジスタ１１とＮ型トランジスタ１２の間の抵抗値（所定の回路抵抗）を変えることもできる。また、抵抗の一部をバイパスすることでレシーバ２０のＰ型トランジスタ２１とＮ型トランジスタ２２の間の抵抗値（所定の回路抵抗）を変えることも可能である。
【００３５】
（付記１）  Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介して前記抵抗の適所と前記Ｐ型トランジスタ及びＮ型トランジスタ回路の適所に接続可能とされるとともに、該接続位置に基づいて所定の回路抵抗を設定することができる前記抵抗を有する抵抗層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
（付記２）  付記１に記載のＣＭＯＳ回路のレイアウト構造において、
前記抵抗層に形成される抵抗は、前記メタル層により形成されるメタル配線により前記ＶＩＡを介して一部がバイパス可能とされることを特徴とするＣＭＯＳ回路のレイアウト構造。
（付記３）  付記１又は付記２に記載のＣＭＯＳ回路のレイアウト構造において、
前記トランジスタ層に形成されるＰ型トランジスタとＮ型トランジスタは、対になって前段のドライバ回路と次段のレシーバ回路を形成し、
前記抵抗層に形成される抵抗は、前記メタル層に形成されるメタル配線により前記抵抗の一部を介して、前記ドライバ回路とレシーバ回路を接続することを特徴とするＣＭＯＳ回路のレイアウト構造。
（付記４）  付記３に記載のＣＭＯＳ回路のレイアウト構造において、
前記ドライバ回路とレシーバ回路の接続構成は、パラレル型とクロス型のいずれかにされることを特徴とするＣＭＯＳ回路のレイアウト構造。
（付記５）  付記３に記載のＣＭＯＳ回路のレイアウト構造において、
前記抵抗層に形成される抵抗はレシーバ回路を構成するトランジスタのゲートに接続されていることを特徴とするＣＭＯＳ回路のレイアウト構造。
（付記６）  Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間に挿入され、複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗であって、メタル層により形成されるメタル配線により前記ＶＩＡを介してバイパス可能とされて前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間の抵抗値を設定することができる前記抵抗を有する抵抗層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
（付記７）  付記１乃至付記６のいずれかに記載のＣＭＯＳ回路のレイアウト構造において、
前記抵抗層における抵抗は、ポリシリコン又はローカルインターコネクトによる高抵抗配線が用いられることを特徴とするＣＭＯＳ回路のレイアウト構造。
（付記８）  Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
所定の長さを有しその長さ方向の複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗を有する抵抗層と、
前記ＶＩＡを介して前記抵抗の適所と前記Ｐ型トランジスタ及びＮ型トランジスタ回路の適所とを接続可能とするとともに、該接続位置に基づいて前記抵抗により所定の回路抵抗を設定することができるメタル配線を有するメタル層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
（付記９）  Ｐ型トランジスタとＮ型トランジスタを備えたＣＭＯＳ回路のレイアウト構造において、
Ｐ型トランジスタとＮ型トランジスタを形成するトランジスタ層と、
前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間に挿入され、複数の適所又は全体がＶＩＡ配置に必要なマスクルールを満たすよう形成された抵抗を有する抵抗層と、
前記ＶＩＡを介して前記抵抗の一部又は全てをバイパス可能とし、前記Ｐ型トランジスタの出力端と前記Ｎ型トランジスタの出力端との間の抵抗値を設定することができるメタル配線を有するメタル層と
を備えてなるＣＭＯＳ回路のレイアウト構造。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１におけるＣＭＯＳ回路のレイアウト構造を示す図であり、図１（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図１（ｂ）は図１（ａ）の回路を回路記号を用いて示した図、図１（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図である。
【図２】抵抗層の抵抗を示す図であり、図２（ａ）は従来の抵抗を示す図、図２（ｂ）は複数のＶＩＡ接続位置を有する抵抗を示す図、図２（ｃ）は全体にＶＩＡ接続位置を有する抵抗を示す図である。
【図３】実施の形態２に係るＣＭＯＳ回路のレイアウト構造を示す図であり、図３（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図３（ｂ）は図３（ａ）の回路を回路記号を用いて示した図、図３（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図である。
【図４】実施の形態３に係るＣＭＯＳ回路のレイアウト構造を示す図であり、図４（ａ）は抵抗値の設定前（変更前）のレイアウトを示す図、図４（ｂ）は図４（ａ）の回路を回路記号を用いて示した図、図４（ｃ）は抵抗値を設定した後（変更後）のレイアウトを示す図、図４（ｄ）は図４（ｃ）の回路を回路記号を用いて示した図である。
【図５】パルス幅調整の動作を示すタイムチャートである。
【符号の説明】
【００３７】
１０  ドライバ、１１，２１  Ｐ型トランジスタ、１２，２２  Ｎ型トランジスタ、１３  抵抗、２０  レシーバ、３１  メタル配線。
【図１】
2005286118.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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