(57)【要約】【課題】直交ミキサや局部発振器を用いることなく位相データを出力可能な位相検出回路を得ること。【解決手段】本発明の位相検出回路は、ベースバンド信号から受信信号の位相を検出する既知のデルタシグマ位相検出器５０を備えた位相検出回路であって、中間周波信号を標本化する標本化部２０と、前記標本化後の信号に所定の係数を乗じて同相チャネルと直交チャネルのベースバンド信号に変換する周波数変換部３０と、前記同相チャネルのベースバンド信号および前記直交チャネルのベースバンド信号からそれぞれ中間周波数の２倍の成分を除去する同相チャネルおよび直交チャネルの低域通過フィルタ部（４０，４１）と、を備え、前記各低域通過フィルタ部の出力を前記デルタシグマ位相検出器５０に入力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ベースバンド信号から受信信号の位相を検出する既知のデルタシグマ位相検出器を備えた位相検出回路において、
中間周波信号を標本化する標本化手段と、
前記標本化後の信号に所定の係数を乗じて同相チャネルと直交チャネルのベースバンド信号に変換する周波数変換手段と、
前記同相チャネルのベースバンド信号および前記直交チャネルのベースバンド信号からそれぞれ中間周波数の２倍の成分を除去する同相チャネルおよび直交チャネルのフィルタ手段と、
を備え、
前記各フィルタ手段の出力を前記デルタシグマ位相検出器に入力することを特徴とする位相検出回路。
【請求項２】
前記フィルタ手段は、中間周波数の２倍の周波数で振幅特性が零点となるフィルタであることを特徴とする請求項１に記載の位相検出回路。
【請求項３】
ベースバンド信号から受信信号の位相を検出する既知のデルタシグマ位相検出器を備えた位相検出回路を含む受信機であって、
前記位相検出回路が、
中間周波信号を標本化する標本化手段と、
前記標本化後の信号に所定の係数を乗じて同相チャネルと直交チャネルのベースバンド信号に変換する周波数変換手段と、
前記同相チャネルのベースバンド信号および前記直交チャネルのベースバンド信号からそれぞれ中間周波数の２倍の成分を除去する同相チャネルおよび直交チャネルのフィルタ手段と、
を備え、
前記各フィルタ手段の出力を前記デルタシグマ位相検出器に入力することを特徴とする受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線通信において、周波数変調または位相変調された受信信号の位相を検出する位相検出回路および受信機に関するものであり、特に、ディジタル移動通信で採用されているＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）信号やＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）信号の位相を検出する位相検出回路および受信機に関するものである。
【０００２】
【従来の技術】
以下、従来の位相検出回路を備えた受信機について説明する。従来の位相検出回路を備えた受信機の一例としては、たとえば、デルタシグマ位相検出器を備えた受信機がある（下記特許文献１参照）。
【０００３】
上記従来の位相検出回路は、たとえば、ベースバンド信号から受信信号の位相を検出する。具体的には、受信機内の直交ミキサが、外部から入力される中間周波信号と内部の局部発振器が出力する局部発振信号とを混合し、ベースバンド信号に変換する。その後、当該ベースバンド信号の同相成分と直交成分をそれぞれ低域通過フィルタに入力し、フィルタリング処理後の信号をデルタシグマ位相検出器に入力する。そして、デルタシグマ位相検出器が、下記特許文献１に記載の既知の処理で位相データを出力する。
【０００４】
【特許文献１】
特開平６−７７７３７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記、従来の位相検出回路を備えた受信機においては、ベースバンド信号から受信信号の位相を検出するので、予め直交ミキサで中間周波信号と局部発振信号とを混合してベースバンド信号に変換しておく必要がある。そのため、直交ミキサや局部発振器が必要となり、回路規模が大きくなる、という問題があった。特に、デルタシグマ位相検出器をＩＣで実現する場合、局部発振器が半導体に集積できず、部品点数が多くなる、とい問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、直交ミキサや局部発振器を用いることなく、回路規模を抑えつつ、位相データを出力可能な位相検出回路および受信機を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる位相検出回路にあっては、ベースバンド信号から受信信号の位相を検出する既知のデルタシグマ位相検出器を備えた位相検出回路であって、中間周波信号を標本化する標本化手段と、前記標本化後の信号に所定の係数を乗じて同相チャネルと直交チャネルのベースバンド信号に変換する周波数変換手段と、前記同相チャネルのベースバンド信号および前記直交チャネルのベースバンド信号からそれぞれ中間周波数の２倍の成分を除去する同相チャネルおよび直交チャネルのフィルタ手段と、を備え、前記各フィルタ手段の出力を前記デルタシグマ位相検出器に入力することを特徴とする。
【０００８】
この発明によれば、たとえば、デルタシグマ位相検出器の動作クロック周波数の１／２Ｎ（Ｎは２以上の整数）の中間周波信号を入力とし、所定の演算処理で中間周波信号をベースバンド信号に変換することによって、従来必要としていた直交ミキサや局部発振器を含まない構成とする。
【０００９】
【発明の実施の形態】
以下に、本発明にかかる位相検出回路および当該位相検出回路を備えた受信機の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１０】
実施の形態１．
図１は、本発明にかかる位相検出回路の構成を示す図であり、この位相検出回路は、入力端子１０に入力される中間周波信号を標本化する標本化部２０と、周波数変換部３０と、低域通過フィルタ部４０，４１と、既知のデルタシグマ位相検出器５０から構成される。また、上記周波数変換部３０は、スイッチ３１と符号変換部３２，３３を備える。また、上記低域通過フィルタ部４０，４１は、それぞれ遅延素子４２，加算器４３，遅延素子４４，増幅器４５，スイッチ４６を備える。
【００１１】
つづいて、上記位相検出回路の動作を、図面を用いて詳細に説明する。まず、中間周波信号の周波数がデルタシグマ位相検出器の動作クロック周波数の１／４の場合について説明する。この場合、構成がもっとも単純になる。
【００１２】
標本化部２０では、入力される中間周波信号をデルタシグマ位相検出器５０の動作クロック（以下、単に動作クロックという）、すなわち、中間周波数の４倍のクロックで標本化する。
【００１３】
周波数変換部３０では、スイッチ３１が、動作クロックでトグル動作を行い、時刻ｎＴで標本化された中間周波信号ｒ（ｎＴ）＝ａ（ｎ）を交互に同相チャネル側と直交チャネル側に振り分ける。すなわち、同相チャネルの符号変換部３２には、ａ（ｎ），ａ（ｎ＋２），ａ（ｎ＋４），…が、直交チャネルの符号変換部３３には、ａ（ｎ＋１），ａ（ｎ＋３），ａ（ｎ＋５），…が送出される。そして、符号変換部３２，３３が、動作クロック周期の４周期毎に入力信号の極性を反転する。したがって、符号変換部３２の出力信号（同相信号）は、ａ（ｎ），−ａ（ｎ＋２），ａ（ｎ＋４），−ａ（ｎ＋６），…となり、符号変換部３３の出力信号（直交信号）は、−ａ（ｎ＋１），ａ（ｎ＋３），−ａ（ｎ＋５），ａ（ｎ＋７），…となる。
【００１４】
ここで、上記同相信号，直交信号が、中間周波信号と当該中間周波数に等しい周波数の局部発振信号とを混合して得られるベースバンド信号（従来技術参照）、となることを説明する。中間周波信号ｒ（ｔ）に局部発振周波数ｆの直交する局部発振信号を乗じた信号は、ｒ（ｔ）ｃｏｓ２πｆｔ，−ｒ（ｔ）ｓｉｎ２πｆｔと表される。この信号を動作クロック、すなわち、中間周波数の４倍の周波数で標本化すると、標本化周期Ｔと局部発振周波数ｆとの間にはｆＴ＝１／４  の関係が成り立つから、ｒ（ｎＴ）ｃｏｓ２πｆｎＴ＝ａ（ｎ）ｃｏｓ（ｎπ／２），−ｒ（ｎＴ）ｓｉｎ２πｆｎＴ＝−ａ（ｎ）ｓｉｎ（ｎπ／２）となる。したがって、Ｎを偶数とすると同相成分は、ａ（ｎ），０，−ａ（ｎ＋２），０，ａ（ｎ＋４），０，−ａ（ｎ＋６），０，…となり、直交成分は、０，−ａ（ｎ＋１），０，ａ（ｎ＋３），０，−ａ（ｎ＋５），０，ａ（ｎ＋７），…となり、これらから０を除くと、上記の信号ａ（ｎ），−ａ（ｎ＋２），ａ（ｎ＋４），−ａ（ｎ＋６），…、および信号−ａ（ｎ＋１），ａ（ｎ＋３），−ａ（ｎ＋５），ａ（ｎ＋７），…が得られる。
【００１５】
つぎに、上記符号変換部３２，３３によって出力された同相信号，直交信号にはベースバンドの信号成分と中間周波数の２倍の信号成分が含まれるので、低域通過フィルタ部４０，４１では、中間周波数の２倍の周波数成分を除去する。詳細には、まず、遅延素子４２が、入力信号を２動作クロック分だけ遅延させ、加算器４３が、当該遅延後の信号と入力信号とを加える。つぎに、遅延素子４４が、入力信号を１動作クロック分だけ遅延させ、利得：×２の増幅器４５が、当該遅延後の信号を２倍する。最後に、スイッチ４６が、動作クロックでトグル動作を行い、加算器４３の出力と増幅器４５の出力とを交互に出力する。
【００１６】
なお、上記低域通過フィルタ部４０，４１は、時刻ｎＴで標本化された入力信号ｘ（ｎ）に対してｙ（ｎ）＝ｘ（ｎ−１）＋２ｘ（ｎ）＋ｘ（ｎ＋１）を出力するＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタになっている。このフィルタの振幅周波数特性は、下記（１）式で表され、ｆ＝１／２Ｔ、すなわち、標本化周波数の１／２の周波数で振幅の零点をもつ。標本化周波数は中間周波数の４倍なので、結局、このフィルタによって中間周波数の２倍の周波数成分を抑圧できる。
【００１７】
【数１】
2005006159.tif 000003
【００１８】
以上の結果、スイッチ４６の出力は、同相チャネルが、２ａ（ｎ），ａ（ｎ）−ａ（ｎ＋２），−２ａ（ｎ＋２），−ａ（ｎ＋２）＋ａ（ｎ＋４），２ａ（ｎ＋４），ａ（ｎ＋４）−ａ（ｎ＋６）…となり、直交チャネルが、−ａ（ｎ＋１），−ａ（ｎ＋１）＋ａ（ｎ＋３），２ａ（ｎ＋３），ａ（ｎ＋３）−ａ（ｎ＋５），−２ａ（ｎ＋５），−ａ（ｎ＋５）＋ａ（ｎ＋７）…、となる。すなわち、上記スイッチ４６の出力が、中間周波信号をベースバンド信号に変換した後の信号となる。以降、この信号が、後述する既知のデルタシグマ位相検出器５０に入力され、位相が求められる。
【００１９】
つづいて、中間周波信号の周波数がデルタシグマ位相検出器の動作クロック周波数の１／２Ｎ（Ｎは２以上の整数）の場合について説明する。図２は、このような場合の位相検出回路の一般的な構成を示す図であり、この位相検出回路は、周波数変換部６０と、低域通過フィルタ部７０，７１を含む。また、周波数変換部６０は、動作クロック毎に利得を可変できる可変利得増幅器６１，６２を備える。また、低域通過フィルタ部７０，７１は、Ｎ−１個の遅延素子（図示の遅延素子７２−１，７２−２，…，７２−（Ｎ−１）に相当）からなる遅延素子群と、Ｎ−１個の加算器（図示の加算器７３−１，７３−２，…，７３−（Ｎ−１）に相当）からなる加算器群と、を備える。なお、先に説明した図１と同様の構成については、同一の符号を付してその説明を省略する。
【００２０】
まず、周波数変換部６０では、可変利得増幅器６１，６２が、動作クロック毎に利得を更新し、時刻ｎＴでの利得がそれぞれｃｏｓ２πｆｎＴ，−ｓｉｎ２πｆｎＴとなる。したがって、同相チャネルの可変利得増幅器６１の出力が、ｂ（ｎ）＝ａ（ｎ）ｃｏｓ２πｆｎＴとなり、直交チャネルの可変利得増幅器６２の出力が、ｃ（ｎ）＝−ａ（ｎ）ｓｉｎ２πｆｎＴとなる。
【００２１】
低域通過フィルタ部７０，７１では、各遅延素子が入力信号を１動作クロック分ずつ遅延させ、遅延素子群全体でＮ−１動作クロック分だけ遅延させ、各加算器が、入力信号と、１動作クロック遅延信号，２動作クロック遅延信号，…，Ｎ−１動作クロック遅延信号、をそれぞれ加える。
【００２２】
なお、上記低域通過フィルタ部７０，７１は、時刻ｎＴで標本化された入力信号ｘ（ｎ）に対してｙ（ｎ）＝ｘ（ｎ）＋ｘ（ｎ＋１）＋…＋ｘ（ｎ＋Ｎ−１）を出力するＦＩＲフィルタになっている。このフィルタの振幅周波数特性は、下記（２）式で表され、ｆ＝１／ＮＴ、すなわち、標本化周波数の１／Ｎの周波数で振幅の零点をもつ。標本化周波数は中間周波数の２Ｎ倍なので、結局、このフィルタによって中間周波数の２倍の周波数成分を抑圧できる。
【００２３】
【数２】
2005006159.tif 000004
【００２４】
以上の結果、加算器群の出力は、同相チャネルが、ｂ（ｎ）＋ｂ（ｎ＋１）＋…＋ｂ（ｎ＋Ｎ−１）、ｂ（ｎ＋１）＋ｂ（ｎ＋２）＋…＋ｂ（ｎ＋Ｎ）、ｂ（ｎ＋２）＋ｂ（ｎ＋３）＋…＋ｂ（ｎ＋Ｎ＋１）、…となり、直交チャネルが、ｃ（ｎ）＋ｃ（ｎ＋１）＋…＋ｃ（ｎ＋Ｎ−１）、ｃ（ｎ＋１）＋ｃ（ｎ＋２）＋…＋ｃ（ｎ＋Ｎ）、ｃ（ｎ＋２）＋ｃ（ｎ＋３）＋…＋ｃ（ｎ＋Ｎ＋１）、…となる。すなわち、上記加算器群の出力が、中間周波信号をベースバンド信号に変換した後の信号となる。以降、この信号が、後述する既知のデルタシグマ位相検出器５０に入力され、位相が求められる。
【００２５】
なお、上記本実施の形態では、低域通過フィルタ部４０，４１および７０，７１にて、中間周波数の２倍の周波数で零点を有するフィルタの一構成例を具体的に示したが、これに限らず、中間周波数の２倍の信号を抑圧できるフィルタであればどのような構成でもよい。
【００２６】
つづいて、上記デルタシグマ位相検出器５０の動作を具体的に説明する。図３は、上記デルタシグマ位相検出器５０の構成を示す図であり、このデルタシグマ位相検出器５０は、象限判定部５１と、変換選択部５２と、積分器５３と、１ビット量子化器５４と、遅延回路５５と、加算器５６と、低域通過フィルタ部５７とを備える。また、変換選択部５２，積分器５３，１ビット量子化器５４，遅延回路５５で、デルタシグマ変調器を構成している。
【００２７】
上記デルタシグマ位相検出器５０では、象限判定部５１が、受け取った同相成分，直交成分の受信ベースバンド信号の正負から、受信信号の象限を判定し、その結果に応じた粗位相値を出力する。受信信号の象限が第１，第２，第３，第４象限の場合は、それぞれ０，１，２，３を出力する。
【００２８】
変換選択部５２では、遅延回路５５が出力するデータに応じて、以下のように、受信複素ベースバンド信号の同相成分，直交成分，またはその符号の反転した信号、を出力する。すなわち、変換選択部５２では、
▲１▼受信信号が第１象限で遅延回路５５の出力が１のとき−Ｉ
▲２▼受信信号が第１象限で遅延回路５５の出力が０のときＱ
▲３▼受信信号が第２象限で遅延回路５５の出力が１のとき−Ｑ
▲４▼受信信号が第２象限で遅延回路５５の出力が０のとき−Ｉ
▲５▼受信信号が第３象限で遅延回路５５の出力が１のときＩ
▲６▼受信信号が第３象限で遅延回路５５の出力が０のとき−Ｑ
▲７▼受信信号が第４象限で遅延回路５５の出力が１のときＱ
▲８▼受信信号が第４象限で遅延回路５５の出力が１のときＩ
をそれぞれ選択出力する。
【００２９】
そして、変換選択部５２の出力は、積分器５３で積分され、さらに、１ビット量子化器５４で量子化される。１ビット量子化器５４では、たとえば、積分器５３の出力が正のときに１を、負のときに０を出力する。また、加算器５６では、この出力値と象限判定部５１が出力する粗位相値とを加算する。また、遅延回路５５では、１ビット量子化器５４の出力をデルタシグマ変調器の１基本クロック分だけ遅延して変換選択部５２に対して出力する。
【００３０】
すなわち、加算器５６の出力は、象限判定部５１が出力する粗位相値と１ビット量子化器５４の出力との和なので、
▲１▼受信信号が第１象限で積分器５３の出力が正のとき１
▲２▼受信信号が第１象限で積分器５３の出力が負のとき０
▲３▼受信信号が第２象限で積分器５３の出力が正のとき２
▲４▼受信信号が第２象限で積分器５３の出力が負のとき１
▲５▼受信信号が第３象限で積分器５３の出力が正のとき３
▲６▼受信信号が第３象限で積分器５３の出力が負のとき２
▲７▼受信信号が第４象限で積分器５３の出力が正のとき４
▲８▼受信信号が第４象限で積分器５３の出力が負のとき３
となる。
【００３１】
最後に、低域通過フィルタ部５７では、上記加算された位相データを入力として量子化雑音を平滑化し抑圧する。
【００３２】
なお、以上の説明では、象限判定部５１が受信信号の位相を０，１，２，３の４値に量子化するとして説明したが、より一般化して、象限判定部５１の代わりに量子化分解能が４に限らない位相量子化部であってもよい。
【００３３】
このように、本実施の形態においては、デルタシグマ位相検出器の動作クロック周波数の１／２Ｎ（Ｎは２以上の整数）の中間周波信号を入力とし、上記所定の演算処理によって中間周波信号をベースバンド信号に変換する構成とした。これにより、従来必要としていた直交ミキサや局部発振器が不要になるので、受信機の小型化，低価格化を実現できる。また、上記演算処理による周波数変換回路は容易に半導体に集積できるので、デルタシグマ位相検出器をＩＣで実現する場合に、部品点数を大幅に少なくすることができる。
【００３４】
【発明の効果】
以上、説明したとおり、本発明によれば、たとえば、デルタシグマ位相検出器の動作クロック周波数の１／２Ｎ（Ｎは２以上の整数）の中間周波信号を入力とし、所定の演算処理によって中間周波信号をベースバンド信号に変換する構成とした。これにより、従来必要としていた直交ミキサや局部発振器が不要になるので、受信機の小型化，低価格化を実現できる、という効果を奏する。また、上記演算処理による周波数変換回路は容易に半導体に集積できるので、デルタシグマ位相検出器をＩＣで実現する場合に、部品点数を大幅に少なくすることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる位相検出回路の構成を示す図である。
【図２】中間周波信号の周波数がデルタシグマ位相検出器の動作クロック周波数の１／２Ｎの場合の位相検出回路の一般的な構成を示す図である。
【図３】デルタシグマ位相検出器の構成を示す図である。
【符号の説明】
１０  入力端子、２０  標本化部、３０  周波数変換部、３１  スイッチ、３２，３３  符号変換部、４０，４１  低域通過フィルタ部、４２  遅延素子、４３  加算器、４４  遅延素子、４５  増幅器、４６  スイッチ、５０  デルタシグマ位相検出器、５１  象限判定部、５２  変換選択部、５３  積分器、５４  １ビット量子化器、５５  遅延回路、５６  加算器、５７  低域通過フィルタ部、６０  周波数変換部、６１，６２  可変利得増幅器、７０，７１  低域通過フィルタ部、７２−１，７２−２，７２−（Ｎ−１）  遅延素子、７３−１，７３−２，７３−（Ｎ−１）  加算器。
【図１】
2005006159.tif 000005
【図２】
2005006159.tif 000006
【図３】
2005006159.tif 000007