(57)【要約】【課題】  半導体ウエハに形成された複数のＩＣチップ１に対して、同時に、通電試験を行うことができる半導体ウエハおよびその半導体ウエハを用いた半導体装置の製造方法を提供する。【解決手段】  半導体ウエハの構造を、ＩＣチップ１の内部に形成されたスイッチ５を介して、各ＩＣチップ１の各種端子３と、スクライブライン上の配線２とが電気的に接合された構造とする。そして、半導体装置を製造する際では、スクリーニング工程を行う前に、ＩＣチップ１の良、不良を判定する工程で良品と判定されたＩＣチップ１の主回路４の端子３のみが、スクライブライン上の配線２と導通するように、スイッチ５を切り替える。その後、スクリーニング工程を行う。【選択図】        図１
2005283432.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子により構成された回路（４）、前記回路（４）に電圧を印加するための端子（３）および前記端子（３）に電気的に接続されたスイッチ（５）を有する複数のＩＣチップ（１）と、前記複数のＩＣチップ（１）における隣り合う前記ＩＣチップ（１）の間に形成され、前記複数のＩＣチップ（１）の前記端子（３）同士を電気的に並列もしくは直列に接続するように、前記スイッチ（５）を介して、前記端子（３）と電気的に接続されている配線（２）とを備える半導体ウエハを用意する工程（Ｓ２）と、
前記半導体ウエハに形成された前記複数のＩＣチップ（１）の良、不良を判定する工程（Ｓ３）と、
前記複数のＩＣチップ（１）の良、不良を判定する工程（Ｓ３）で、良品と判定された前記ＩＣチップ（１）の前記端子（３）のみが前記配線（２）と導通するように、前記複数のＩＣチップ（１）の前記スイッチ（５）を切り替える第１のスイッチ切り替え工程（Ｓ４）と、
前記配線（２）を介して、前記複数のＩＣチップ（１）の前記回路（４）に対して、通電試験を行う工程（Ｓ５）とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記通電試験を行う工程（Ｓ５）の後、前記半導体ウエハを前記ＩＣチップに切り分けるダイシング工程（Ｓ７）を有しており、
前記通電試験を行う工程（Ｓ５）と前記ダイシング工程（Ｓ７）との間に、前記複数のＩＣチップ（１）の良、不良を判定する工程で良品と判定された前記ＩＣチップ（１）の前記端子（３）が前記配線（２）と非導通するように、前記良品と判定された前記ＩＣチップ（１）の前記スイッチ（５）を切り替える第２のスイッチ切り替え工程（Ｓ６）を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記スイッチ（５）は、メモリトランジスタ（６、１３）を有し、前記メモリトランジスタ（６、１３）が書込み状態か消去状態かによって、前記メモリトランジスタ（６、１３）の読み出し時に、前記メモリトランジスタ（６、１３）がオンもしくはオフになることで、前記スイッチ（５）がオンもしくはオフとなる構成であり、
前記スイッチ切り替え工程（Ｓ４、Ｓ６）では、前記メモリトランジスタ（６、１３）に書込みもしくは消去を行うことで、前記複数のＩＣチップ（１）の前記スイッチ（５）を切り替え、
前記通電試験を行う工程（Ｓ５）では、前記複数のＩＣチップ（１）が有する前記メモリトランジスタ（６、１３）の全てに対して読み出しを行いながら、前記通電試験を行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体素子により構成された回路（４）および前記回路（４）に電圧を印加するための端子（３）を有する複数のＩＣチップ（１）と、
前記複数のＩＣチップ（１）における隣り合う前記ＩＣチップ（１）の間に形成され、前記複数のＩＣチップ（１）の前記端子（３）同士を電気的に並列もしくは直列に接続する配線（２）とを備える半導体ウエハにおいて、
前記ＩＣチップ（１）の領域内にスイッチ（５）が形成されており、
前記端子（３）は、前記スイッチ（５）を介して、前記配線（２）と電気的に接続されていることを特徴とする半導体ウエハ。
【請求項５】
前記スイッチ（５）は、メモリトランジスタ（６、１３）を有し、前記メモリトランジスタ（６、１３）が書込み状態か消去状態かによって、前記メモリトランジスタ（６、１３）の読み出し時に、前記メモリトランジスタ（６、１３）がオンもしくはオフになることで、前記スイッチ（５）がオンもしくはオフとなる構成であることを特徴とする請求項４に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハおよびその半導体ウエハを用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置の製造方法として、以下に説明するように、複数のＩＣチップが形成された半導体ウエハに対してダイシングを行う前に、半導体ウエハ状態のＩＣチップに対して、スクリーニング等の各種試験を行う方法が提案されている（例えば、特許文献１参照）。
【０００３】
以下では、スクリーニングを行う場合を例として説明する。図６に、従来における半導体装置の製造工程のフローチャートを示す。
【０００４】
従来の方法では、図６に示すように、まず、半導体ウエハにＩＣチップ１を形成する工程Ｓ１を行う。この工程では、半導体ウエハ上に、複数のＩＣチップを形成するとともに、各ＩＣチップの端子同士を電気的に並列に接続する配線をスクライブライン上に形成し、この配線と各ＩＣチップの端子とを電気的に接続しておく。
【０００５】
図７に、半導体ウエハに形成されたＩＣチップ１と、スクライブライン上に形成された配線２とを示す。例えば、図７に示すように、各チップ１が有する電源配線、ＧＮＤ（アース）配線、第１の入力信号配線および第２の入力信号配線の端子３ａ、３ｂ、３ｃ、３ｄと、これらに対応する各ＩＣチップ１へ電源や信号を供給するためのスクライブライン上の配線２ａ、２ｂ、２ｃ、２ｄとを電気的に接続しておく。
【０００６】
続いて、ＩＣチップ１が形成された半導体ウエハを用意する工程Ｓ２と、半導体ウエハ上のＩＣチップ１の特性検査工程Ｓ３とを行う。この特性検査工程Ｓ３では、半導体ウエハ上のＩＣチップ１の良、不良が判定される。  
【０００７】
次に、スクリーニング工程Ｓ５を行う。この工程では、スクライブライン上の配線２を介して、全てのＩＣチップ１の各端子３へ同時に電圧を印加する。このようにして、半導体ウエハ上の全てのＩＣチップ１に対して、一度にスクリーニングを実施する。
【０００８】
ここで、スクリーニングとは、半導体ウエハに形成されたＩＣチップ１の特性検査で良品と判定されたＩＣチップ１から、潜在的欠陥を含み、将来不良品になるおそれのあるＩＣチップ１を、種々の試験で除去するための全数試験のことである。例えば、全チップに対して、バーンインと呼ばれる一定時間の高温動作試験を行うことで、初期動作不良のＩＣチップ１を特定する。
【０００９】
そして、ダイシング工程で半導体ウエハをＩＣチップに切り分け、特性検査工程Ｓ３やスクリーニング工程Ｓ５で不良と判定されたＩＣチップを除去する。その後、パッケージング工程等を経ることで、半導体装置が製造される。
【特許文献１】特開平５−１３６２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように、半導体ウエハ上の全てのＩＣチップ１同士は、電気的に並列に接続されている。このため、いくつかのＩＣチップ１で、内部電源配線と内部ＧＮＤ配線とがショートしている等のショートモードの故障が発生している場合、スクリーニング工程において、その故障の発生しているＩＣチップ１に過大電流が流れてしまい、他の良好なＩＣチップ１に対して、与えたい電圧を印加できないという問題が発生する。したがって、従来の方法では、全てのＩＣチップ１を一度にスクリーニングすることは困難であった。
【００１１】
なお、このような問題は、スクリーニングに限らず、ウエハ状態の複数のＩＣチップ１に対して電圧を印加して、ＩＣチップ１の動作をチェックする通電試験において、同様に発生するものである。また、このような問題は、スクリーニングのように、同時に試験する対象の数が多い試験ほど、特に顕著となる。
【００１２】
本発明は、上記点に鑑み、半導体ウエハに形成された複数のＩＣチップ１に対して、同時に、通電試験を行うことができる半導体ウエハおよびその半導体ウエハを用いた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、請求項１に記載の発明では、主に、回路（４）、端子（３）およびスイッチ（５）を有する複数のＩＣチップ（１）と、隣り合うＩＣチップ（１）の間に形成され、スイッチ（５）を介して、端子（３）と電気的に接続されている配線（２）とを備える半導体ウエハを用意する工程（Ｓ２）と、複数のＩＣチップ（１）の良、不良を判定する工程（Ｓ３）で、良品と判定されたＩＣチップ（１）の端子（３）のみが配線（２）と導通するように、複数のＩＣチップ（１）のスイッチ（５）を切り替える第１のスイッチ切り替え工程（Ｓ４）と、配線（２）を介して、複数のＩＣチップ（１）の回路（４）に対して、通電試験を行う工程（Ｓ５）とを有することを特徴としている。
【００１４】
このように、本発明では、通電試験を行う前に、良品と判定されたＩＣチップの端子のみが、配線と導通するように、スイッチを切り替えている。このため、良品と判定されたチップのみに対して、与えたい大きさの電圧を印加することができる。
【００１５】
この結果、本発明によれば、半導体ウエハに形成された複数のＩＣチップのいずれかにショートモードの故障が発生していても、故障が発生していない他のＩＣチップに対して、同時に、通電試験を行うことができる。
【００１６】
また、請求項２に記載の発明では、通電試験を行う工程（Ｓ５）とダイシング工程（Ｓ７）との間に、複数のＩＣチップ（１）の良、不良を判定する工程で良品と判定されたＩＣチップ（１）の端子（３）が配線（２）と非導通するように、良品と判定されたＩＣチップ（１）のスイッチ（５）を切り替える第２のスイッチ切り替え工程（Ｓ６）を有することを特徴としている。
【００１７】
通常、半導体装置の製造工程には、半導体ウエハをＩＣチップごとにカットするダイシング工程がある。しかし、この工程で導体ウエハがカットされたとき、スクライブライン上の配線を構成する配線が、隣の配線や、リードフレーム等とショートする場合がある。この場合、スクライブライン上の配線がチップ内部動作に悪影響を及ぼすという問題が生じる。
【００１８】
そこで、本発明では、スクリーニング工程の後に、スイッチをオフ状態とすることで、配線と回路の端子との間を非導通状態としている。
【００１９】
これにより、スイッチから配線までの部分と、回路とを電気的に切り離すことができる。この結果、上記したダイシングによるＩＣチップ内部に発生する電気的な問題の発生を抑制することができる。
【００２０】
具体的には、請求項３に示すように、スイッチ（５）の構成を、メモリトランジスタ（６、１３）が書込み状態か消去状態かによって、メモリトランジスタ（６、１３）の読み出し時に、メモリトランジスタ（６、１３）がオンもしくはオフになることで、スイッチ（５）がオンもしくはオフとなる構成とする。
【００２１】
そして、スイッチ切り替え工程（Ｓ４、Ｓ６）では、メモリトランジスタ（６、１３）に書込みもしくは消去を行うことで、複数のＩＣチップ（１）のスイッチ（５）を切り替え、通電試験を行う工程（Ｓ５）では、複数のＩＣチップ（１）が有するメモリトランジスタ（６、１３）の全てに対して読み出しを行いながら、通電試験を行うことができる。
【００２２】
請求項４に記載の発明では、ＩＣチップ（１）の領域内にスイッチ（５）が形成されており、回路（４）に電圧を印加するための端子（３）は、スイッチ（５）を介して、隣り合うＩＣチップ（１）の間に形成され、複数のＩＣチップにおける端子（３）同士を電気的に並列もしくは直列に接続する配線（２）と電気的に接続されていることを特徴としている。
【００２３】
本発明の半導体ウエハを用いることで、請求項１に記載の半導体装置の製造方法を実現することができる。
【００２４】
スイッチとしては、例えば、半導体ウエハのＩＣチップ領域に形成されたＭＯＳトランジスタを用いることができる。
【００２５】
また、請求項５に示すように、メモリトランジスタ（６、１３）を有し、メモリトランジスタ（６、１３）が書込み状態か消去状態かによって、メモリトランジスタ（６、１３）の読み出し時に、メモリトランジスタ（６、１３）がオンもしくはオフになることで、スイッチ（５）がオンもしくはオフとなる構成のスイッチを用いることもできる。
【００２６】
例えば、メモリトランジスタを直接スイッチとして用いたり、ゲートにメモリトランジスタが接続されたＭＯＳトランジスタをスイッチとして用いたりすることもできる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２８】
（第１実施形態）
図１に、本発明の第１実施形態における半導体ウエハ上に形成されたＩＣチップ１と、スクライブライン上に形成された配線２との接続状態を示す。なお、図１では、図７と同様の構成部には、図７と同一の符号を付している。
【００２９】
本実施形態の半導体ウエハは、主に、ＩＣチップ１の内部に形成されたスイッチ５を介して、各ＩＣチップ１の各種端子３と、スクライブライン上の配線２とが電気的に接合されている点が、上記背景技術の欄に記載した半導体ウエハと異なる。
【００３０】
本実施形態の半導体ウエハは、ＩＣチップ１と、スクライブライン上に形成された配線２とを有している。
【００３１】
ＩＣチップ１は、図１に示すように、主回路４とスイッチ５とを備えている。主回路４は、製品として用いられる部分である。主回路４は、図示しないが、半導体基板に形成されたＭＯＳトランジスタ、メモリトランジスタ等各種の半導体素子を有する構成となっている。主回路４は、図示しないが、電源配線、ＧＮＤ配線、第１の入力信号配線および第２の入力信号配線を有している。この主回路４が、本発明の回路に相当する。
【００３２】
また、ＩＣチップ１は、主回路４の端子３を有している。端子３のうち、端子３ａ、３ｂ、３ｃ、３ｄは、それぞれ、主回路４の電源配線、ＧＮＤ配線、第１の入力信号配線および第２の入力信号配線と電気的に接続されている。主回路４の端子３は、主回路４の電源配線、ＧＮＤ配線、第１の入力信号配線および第２の入力信号配線に、電源、信号等の電圧を印加するためのものである。この主回路４の端子３が、本発明の端子に相当する。
【００３３】
図２に、スイッチ５の内部構成を示す。スイッチ５は、半導体装置の製造の際にスクリーニング工程で用いられる部分である。スイッチ５は、図２に示すように、半導体基板に形成された電気的に書込み可能なメモリトランジスタ６を有する構成となっている。このスイッチ５は、メモリトランジスタ６の読み出しの際、メモリトランジスタ６の書込み、消去状態によって、電流が流れたり、流れなかったりする性質を利用したものである。メモリトランジスタ６は、主回路４を構成するメモリトランジスタと同種のものであり、例えば、２層ゲート構造のフラッシュメモリである。
【００３４】
また、図１、２に示すように、ＩＣチップ１には、スクリーニング用の端子７、７ａ〜７ｄが形成されている。スイッチ５の両端は、それぞれ、スクリーニング用の端子７と、主回路４の端子３とに接続されている。
【００３５】
すなわち、図２に示すように、スイッチ５において、例えば、１つのメモリトランジスタ６ａの両端は、それぞれ、主回路４の端子３ａ、スクリーニング用の端子７ａに接続されている。同様に、他のメモリトランジスタ６ｂ、６ｃ、６ｄの両端も、それぞれ、主回路４の端子３ｂ、３ｃ、３ｄと、スクリーニング用の端子７ｂ、７ｃ、７ｄに接続されている。メモリトランジスタ６において、スクリーニング用の端子７と接続されている電極がドレインであり、主回路の端子３と接続されている電極がソースである。
【００３６】
また、図２に示すように、各メモリトランジスタ６ａ〜６ｄのコントロールゲートおよび基板は、それぞれコントロールゲート用の端子１０および基板用の端子１１と電気的に接続されている。なお、コントロールゲート用の端子１０および基板用の端子１１は、図１では省略しているが、ＩＣチップ１上に設けられている。
【００３７】
これらの各メモリトランジスタ６ａ〜６ｄによって、スクリーニング用の端子７と主回路４の端子３との間の電気的導通、非導通が切り替わるようになっている。
【００３８】
スクライブライン上の配線２は、図１に示すように、例えば、各ＩＣチップ１に電源、アース、入力信号を供給するための電源用配線２ａ、ＧＮＤ用配線２ｂ、第１の入力信号用配線２ｃ、第２の入力信号用配線２ｄにより構成されている。これらの配線２は、隣り合うＩＣチップ１の間の領域に配置されている。また、これらの配線２は、基板表面上に形成され、アルミニウム等の金属等を用いた多層配線２により構成されている。
【００３９】
このように、本実施形態においても、全てのＩＣチップ１における同一目的の端子３、ａ〜３ｄ同士が、スクライブライン上の配線２によって、電気的に並列に接続されている。なお、主回路４の端子３同士の電気的な接続は、並列に限らず、直列であっても良い。
【００４０】
次に、上記した構造の半導体ウエハを用いた半導体装置の製造方法を説明する。図３に、本実施形態における半導体装置の製造工程のフローチャートを示す。本実施形態の製造工程は、主に、ＩＣチップ形成工程Ｓ１でＩＣチップ１内にスイッチ５を形成する点と、１回目のスイッチ切り替え工程Ｓ４および２回目のスイッチ切り替え工程Ｓ６を有する点とが従来の製造工程と異なる。
【００４１】
半導体ウエハ上にＩＣチップを形成する工程Ｓ１では、成膜、パターニング、不純物添加等の周知の手法により、半導体ウエハに、ＩＣチップ１と、スクライブライン上の配線２とを形成する。
【００４２】
このとき、図示しないが、スイッチ５を構成するメモリトランジスタ６と、主回路４を構成するメモリトランジスタとを同時に形成する。また、スクライブライン上の配線２と、ＩＣチップ１の多層配線とを同時に形成する。
【００４３】
これにより、スイッチ５および主回路４を構成するメモリトランジスタを別々に形成する場合や、スクライブライン上の配線２とＩＣチップ１の多層配線とを別々に形成する場合と比較して、製造工程を減少させることができる。
【００４４】
そして、半導体ウエハ上にＩＣチップを形成した後、各ＩＣチップ１に形成されたスイッチ５が全てオフになっていない場合では、半導体ウエハ上の全てのスイッチ５をオフにする。
【００４５】
ここで、本実施形態のメモリトランジスタ６の動作について説明する。図４に、本実施形態のメモリトランジスタ６に対して、書込み、消去を行ったときのスレッショールド電圧ＶＴ１、ＶＴ２を示す。
【００４６】
本実施形態では、メモリトランジスタ６としてフラッシュメモリを用いている。そして、本実施形態では、メモリトランジスタ６において、例えば、図４に示すように、メモリトランジスタ６のスレッショールド電圧が小さいときＶＴ１を書込み状態、スレッショールド電圧が大きいときＶＴ２を消去状態に設定している。
【００４７】
また、メモリトランジスタ６へ書込みを行う場合、例えば、ドレインをオープンにした状態で、基板とコントロールゲートに０Ｖを印加し、ソースに高電圧を印加する。また、メモリトランジスタ６へ消去を行う場合、例えば、メモリトランジスタ６のソース、基板に０Ｖを印加し、コントロールゲートとドレインを同電位にして、メモリトランジスタ６を電気的に消去するか、紫外線を照射することにより実施する。
【００４８】
また、メモリトランジスタ６の読み出しを行う場合、コントロールゲートにＶＴ１とＶＴ２の中間電圧を印加し、ソースと基板に０Ｖを印加し、ドレインに低電圧を印加する。このとき、メモリトランジスタ６が書込み状態であれば、メモリトランジスタ６に電流は流れ、消去状態であれば、メモリトランジスタ６に電流は流れない。
【００４９】
したがって、半導体ウエハ上の全てのスイッチ５をオフ状態とするときでは、半導体ウエハ上の全てのメモリトランジスタ６に対して消去を行う。すなわち、半導体ウエハ上の全てのＩＣチップ１において、メモリトランジスタ６のソースと接続された主回路の端子３と基板用の端子１１とに０Ｖを印加し、コントロールゲート用の端子１０とメモリトランジスタ６のドレインと接続されたスクリーニング用の端子７とに、それぞれ高電圧を印加して電気的に消去を行うか、全てのＩＣチップ１に対して紫外線照射を行うことにより消去を行う。
【００５０】
このとき、半導体ウエハ上の全てのＩＣチップ１が有する各端子３、７、１０、１１に対して、同時に、電圧を印加できる装置を用いて、電気的消去もしくは紫外線照射を行う。
【００５１】
このようにして、スイッチ５を構成するメモリトランジスタ６を、読み出し時に電流が流れない消去状態として、全てのＩＣチップ１のスイッチ５をオフとする。
【００５２】
このような方法により、上記した構造の半導体ウエハが製造される。なお、全てのＩＣチップ１のスイッチ５をオフとするのは、この工程に限らず、特性検査工程Ｓ３の前の半導体ウエハを用意する工程で行っても良い。
【００５３】
続いて、従来と同様に、上記した構造の半導体ウエハを用意する工程Ｓ２を行い、半導体ウエハ上のＩＣチップ１の特性検査工程Ｓ３を行う。これらの工程Ｓ２、Ｓ３が、それぞれ、本発明の半導体ウエハを用意する工程、複数のＩＣチップの良、不良を判定する工程に相当する。
【００５４】
半導体ウエハ上のＩＣチップ１の特性検査工程Ｓ３では、プローバを用いて、半導体ウエハに形成された状態のＩＣチップ１を１つずつ特性検査し、全てのＩＣチップ１の良、不良を判定する。このとき、例えば、内部電源配線と内部ＧＮＤ配線とがショートしている等のショートモードの故障が発生しているＩＣチップは、不良と判定される。
【００５５】
そして、プローバにおいて、この判定結果に基づいた良品、不良品のマッピングデータが作成され、このマッピングデータがプローバに記憶される。
【００５６】
続いて、１回目のスイッチ切り替え工程Ｓ４を行う。この工程では、プローバに記憶されているマッピングデータに基づいて、良品であるＩＣチップ１のスイッチ５のみをオフからオンに切り替える。この工程が、本発明の第１のスイッチ切り替え工程に相当する。
【００５７】
このとき、プローバに記憶されたマッピングデータに基づいて、良品である１つのＩＣチップ１のメモリトランジスタ６とプローバ等のメモリトランジスタ６に対して書込み消去を行う装置とを電気的に接続する。そして、良品であるＩＣチップ１のメモリトランジスタ６に対して、ＩＣチップ１ごとに書込みを行う。
【００５８】
例えば、良品であるＩＣチップ１に対して、コントロールゲート用の端子１０および基板用の端子１１に０Ｖを印加し、メモリトランジスタ６のドレインと接続されたスクリーニング用の端子７をオープンにした状態で、メモリトランジスタ６のソースと接続された主回路の端子３に高電圧を印加する。
【００５９】
このようにして、半導体ウエハ上のＩＣチップ１の特性検査工程Ｓ３で、良品と判定されたＩＣチップ１の主回路４のみを、スクライブライン上に形成された配線２と導通した状態とする。
【００６０】
次に、スクリーニング工程Ｓ５を行う。この工程では、全てのＩＣチップ１におけるスクリーニング用の端子７ａ〜７ｄとスクリーニングを行うための装置とを電気的に接続し、半導体ウエハ上のＩＣチップ１における主回路４内の電源配線、ＧＮＤ配線、第１、第２の入力信号配線に電圧を印加する通電試験、例えば、バーンインを行う。この工程が本発明の通電試験を行う工程に相当する。
【００６１】
このとき、スクリーニングを行うための装置として、複数のＩＣチップ１のゲート電極や、基板等に対して、同時に電圧を印加できる装置を用いる。そして、全てのＩＣチップ１におけるコントロールゲート用の端子１０および基板用の端子１１も、スクリーニングを行うための装置と電気的に接続しておく。
【００６２】
バーンインを行うときでは、全てのＩＣチップ１におけるメモリトランジスタ６のコントロールゲートにＶＴ１とＶＴ２の中間電圧を印加し、同じくメモリトランジスタ６の基板に０Ｖを印加しながら、バーンインを行う。
【００６３】
この場合、スクリーニング用の端子７と接続されているメモリトランジスタ６のドレインに、配線２を介して所定の大きさの電圧が印加され、主回路４と電気的に接続されているメモリトランジスタ６のソースに、ドレインに印加される電圧よりも低い電圧が印加される。
【００６４】
このため、バーンイン時では、各ＩＣチップ１のスイッチ５を構成するメモリトランジスタ６は、読み出しが行われている状態となる。
【００６５】
そして、良品であるＩＣチップ１のメモリトランジスタ６は書込み状態なので、バーンイン時では、メモリトランジスタ６のソース、ドレイン間に電流が流れる。すなわち、良品であるＩＣチップ１において、スイッチ５はオンとなっている。したがって、バーンイン時では、良品であるＩＣチップ１の主回路４に、スクリーニングを行うための装置から、配線２を介して、電圧が印加される。
【００６６】
一方、不良品であるＩＣチップ１のメモリトランジスタ６は消去状態なので、バーンイン時では、メモリトランジスタ６のソース、ドレイン間に電流が流れない。すなわち、不良品であるＩＣチップ１において、スイッチ５はオフとなっている。したがって、バーンイン時では、不良品であるＩＣチップ１の主回路４に、電圧は印加されない。
【００６７】
このようにして、半導体ウエハ上のＩＣチップ１に対して、スクリーニングが行われる。
【００６８】
なお、本実施形態におけるスイッチ５を構成するメモリトランジスタ６は、一般的なメモリトランジスタと同様の構造のものである。しかし、スクリーニング工程Ｓ５において、スイッチ５のメモリトランジスタ６に印加される電圧は、メモリとして用いられるメモリトランジスタに印加される通常の電圧よりも大きい。このため、スイッチ５のメモリトランジスタ６を、通常よりも大きな電圧が印加されても良い構造に設計することもできる。
【００６９】
スクリーニング工程Ｓ５の後、２回目のスイッチ切り替え工程Ｓ６を行う。この工程では、良品であるＩＣチップ１内のスイッチ５をオンからオフに切り替える。この工程が本発明の第２のスイッチ切り替え工程に相当する。
【００７０】
このとき、良品であるＩＣチップ１のスイッチ５を構成するメモリトランジスタ６に対して消去を行う。
【００７１】
例えば、良品である全てのＩＣチップ１におけるモリトランジスタ６のソースと接続された主回路の端子３および基板用の端子１１に０Ｖを印加し、コントロールゲート用の端子１０とメモリトランジスタ６のドレインと接続されたスクリーニング用の端子７とに、それぞれ高電圧を印加して電気的に消去を行うか、全てのＩＣチップ１に対して紫外線照射を行うことにより消去を行う。
【００７２】
このとき、半導体ウエハ上の全てのＩＣチップ１が有する各端子３、７、１０、１１に対して、同時に、電圧を印加できる装置を用いて、電気的消去もしくは紫外線照射を行う。
【００７３】
その後は、従来の半導体装置の製造方法と同様に、ダイシング工程Ｓ７等を行う。
【００７４】
次に、本実施形態の主な特徴を説明する。以上説明したように、本実施形態では、半導体ウエハの構造を、ＩＣチップ１の内部に形成されたスイッチ５を介して、各ＩＣチップ１の各種端子３と、スクライブライン上の配線２とが電気的に接合された構造としている。
【００７５】
そして、半導体装置を製造する際では、スクリーニング工程Ｓ５を行う前に、１回目のスイッチの切り替え工程Ｓ４において、半導体ウエハ上のＩＣチップ１の特性検査工程Ｓ３で良品と判定されたＩＣチップ１の主回路４の端子３のみが、スクライブライン上の配線２と導通するように、スイッチ５を切り替えている。
【００７６】
これにより、全てのＩＣチップ１が半導体ウエハ上で並列に接続されており、いずれかのＩＣチップ１にショートモードの故障が発生している場合であっても、スクリーニング工程Ｓ５において、良品と判定された全てのＩＣチップ１に対して、与えたい大きさの電圧を印加することができる。
【００７７】
この結果、半導体ウエハに形成された複数のＩＣチップ１に対して、同時に、通電試験を行うことができる。
【００７８】
また、上記背景技術の欄で説明した従来の半導体ウエハを用いた場合では、ダイシング工程Ｓ７で、半導体ウエハをカットしたとき、スクライブライン上の配線２を構成する金属配線が、隣の金属配線や、リードフレーム等とショートする場合がある。
【００７９】
このような部分がＩＣチップ１に生じた場合、スクリーニング工程Ｓ５で良品と判定されたＩＣチップ１であっても、ダイシング工程Ｓ７を経た後に、不良品となってしまう。また、製品として出荷する前の検査で、不良品と判断されなくても、将来、チップ内部動作に悪影響を及ぼすおそれもある。
【００８０】
これに対して、本実施形態では、スクリーニング工程Ｓ５の後であって、ダイシング工程Ｓ７の前に、２回目のスイッチ切り替え工程Ｓ６で、良品と判定された全てのＩＣチップ１のメモリトランジスタ６をオフにしている。すなわち、スクライブライン上の配線２と、主回路４の端子３との間を、非導通状態としている。
【００８１】
これにより、スイッチ５からスクライブライン上の配線２までの部分と、主回路４とを電気的に切り離すことができる。この結果、上記したダイシングによるＩＣチップ１内部に発生する電気的な問題の発生を抑制することができ、製品としての信頼性を向上させることができる。
【００８２】
（第２実施形態）
図５に、本発明の第２実施形態におけるスイッチ５の内部構成を示す。第１実施形態では、メモリトランジスタ６をそのままスイッチとして用いる場合を例として説明したが、メモリトランジスタ１３によりゲート電圧がコントロールされるトランジスタ１２を、スイッチ５として用いることもできる。
【００８３】
本実施形態のスイッチ５は、図５に示すように、ＭＯＳトランジスタ１２と、メモリトランジスタ１３とを備えている。ＭＯＳトランジスタ１２は、Ｐチャネル型ＭＯＳトランジスタであり、主回路４に形成されているＭＯＳトランジスタと同じ構造のものである。また、このＭＯＳトランジスタ１２は、ゲートに印加される電圧が低い場合にオンとなり、電圧が高い場合にオフとなるように設計されている。
【００８４】
メモリトランジスタ１３は、第１実施形態のメモリトランジスタ６と同様のものであり、主回路４に形成されているメモリトランジスタと同じ構造のものである。
【００８５】
なお、図５では、１組のＭＯＳトランジスタ１２およびメモリトランジスタ１３しか示していないが、スイッチ５は、主回路４の端子３の数に応じた組数のＭＯＳトランジスタ１２およびメモリトランジスタ１３を備えている。本実施形態では、１つのＩＣチップ１において、スイッチ５は、４組のＭＯＳトランジスタ１２およびメモリトランジスタ１３を備えている。
【００８６】
図５に示すように、１つのＭＯＳトランジスタ１２のドレイン、ソースは、それぞれ、１つのスクリーニング用の端子７ａ、１つの主回路４の端子３ａと電気的に接続されている。ＭＯＳトランジスタ１２のゲートは、メモリトランジスタ１３のドレインと、電気的に接続されている。
【００８７】
また、メモリトランジスタ１３のドレインと、ドレイン用端子１５に接続されている図示しない電源との間に、抵抗１４が接続されている。
【００８８】
このため、メモリトランジスタ１３の読み出し時において、メモリトランジスタ１３がオンのとき、ＭＯＳトランジスタ１２のゲートに、低電圧が印加される。この低電圧が、ＭＯＳトランジスタ１２をオン状態とする大きさの電圧、すなわち、オン電圧である。
【００８９】
一方、読み出し時において、メモリトランジスタ１３がオフのときでは、ＭＯＳトランジスタ１２のゲートに、高電圧が印加される。この高電圧が、ＭＯＳトランジスタ１２をオフ状態とする大きさの電圧、すなわち、オフ電圧である。
【００９０】
このように、スイッチ５は、ＭＯＳトランジスタ１２のゲート電圧の大きさが、メモリトランジスタ１３のオン、オフにより決まる構成となっている。
【００９１】
メモリトランジスタ１３は、図１５に示すように、ドレイン、ソース、コントロールゲートおよび基板が、それぞれ、ドレイン用端子１５、ソース用端子１６、コントロールゲート用端子１７および基板用端子１８と電気的に接続されている。なお、これらの端子１５〜１８は、図示しないが、各ＩＣチップに設けられている。
【００９２】
本実施形態のスイッチ５も、メモリトランジスタ１３の読み出しにおいて、メモリトランジスタの書込み、消去状態によって、電流が流れたり、流れなかったりする性質を利用したものである。本実施形態のスイッチ５では、この性質を利用して、ＭＯＳトランジスタ１２のゲートに電圧を印加したり、しなかったりすることで、ＭＯＳトランジスタ１２のソース、ドレイン間に電流を流したり、流さなかったりするものである。すなわち、このスイッチ５は、ＭＯＳトランジスタ１２の導通、非導通状態が、メモリトランジスタ１３により制御される構成となっている。
【００９３】
次に、本実施形態における半導体装置の製造方法について説明する。本実施形態の製造方法は、第１実施形態の製造方法に対して、半導体ウエハ上にＩＣチップを形成する工程Ｓ１でのスイッチ５の形成方法や、スイッチ切り替え工程Ｓ４、Ｓ６等でのスイッチの切り替え方法を変更したものである。他の製造工程や、製造工程の流れについては、第１実施形態と同様である。したがって、以下では、第１実施形態と主に異なる工程のみ説明する。
【００９４】
具体的には、半導体ウエハ上にＩＣチップを形成する工程Ｓ１では、スイッチ５のメモリトランジスタ１３およびＭＯＳトランジスタ１２を、主回路４を構成するＭＯＳトランジスタおよびメモリトランジスタと同時に形成する。
【００９５】
そして、半導体ウエハ上にＩＣチップ１を形成した後、半導体ウエハ上の全てのスイッチ５をオフにする場合では、半導体ウエハ上の全てのメモリトランジスタ１３に対して消去を行う。
【００９６】
本実施形態では、半導体ウエハ上の全てのＩＣチップ１において、メモリトランジスタ１３のソース用端子１６および基板用端子１８に０Ｖを印加し、メモリトランジスタ１３のドレイン用端子１５、コントロールゲート用端子１７に、それぞれ高電圧を印加して、電気的に消去を行うか、全てのＩＣチップ１に対して紫外線照射を行う。
【００９７】
１回目のスイッチ切り替え工程Ｓ４では、良品であるＩＣチップ１のメモリトランジスタ１３に対して、ＩＣチップ１ごとに書込みを行う。具体的には、良品であるＩＣチップ１に対して、メモリトランジスタ１３のコントロールゲート用端子１７および基板用端子１８に０Ｖを印加し、メモリトランジスタ１３のドレイン用端子１５をオープンにした状態で、メモリトランジスタ１３のソース用端子１６に高電圧を印加する。
【００９８】
スクリーニング工程Ｓ５では、全てのＩＣチップ１におけるメモリトランジスタ１３のコントロールゲート用端子１７にＶＴ１とＶＴ２の中間電圧を印加し、同じくメモリトランジスタ１３のソース用端子１６および基板用端子１８に０Ｖを印加し、メモリトランジスタ１３のドレイン用端子１５に低電圧を印加しながら、バーンインを行う。
【００９９】
このとき、良品であるＩＣチップ１のメモリトランジスタ１３は書込み状態なので、バーンイン時では、メモリトランジスタ１３はオンとなり、ＭＯＳトランジスタ１２のゲートにオン電圧が印加される。これにより、ＭＯＳトランジスタ１２もオンとなり、すなわち、スイッチ５がオンとなる。
【０１００】
このため、本実施形態においても、バーンイン時では、良品であるＩＣチップ１の主回路４に、スクリーニングを行うための装置から、配線２を介して、電圧が印加される。
【０１０１】
一方、不良品であるＩＣチップ１のメモリトランジスタ１３は消去状態なので、バーンイン時では、メモリトランジスタ１３はオフとなり、ＭＯＳトランジスタ１２のゲートにオフ電圧が印加される。これにより、ＭＯＳトランジスタ１２はオフとなり、すなわち、不良品であるＩＣチップ１のスイッチ５はオフとなる。
【０１０２】
このため、バーンイン時では、不良品であるＩＣチップ１の主回路４に、電圧は印加されない。
【０１０３】
２回目のスイッチ切り替え工程Ｓ６では、良品である全てのＩＣチップ１におけるソース用端子１６および基板用端子１８に０Ｖを印加し、コントロールゲート用端子１７、ドレイン用端子１５に、それぞれ高電圧を印加して、電気的に消去を行うか、半導体ウエハ上の全てのＩＣチップ１に対して紫外線照射を行う。
【０１０４】
このようにして、良品であるＩＣチップ１のスイッチ５を構成するメモリトランジスタ１３に対して消去を行う。
【０１０５】
本実施形態のように、メモリトランジスタ１３によりゲート電圧がコントロールされるトランジスタ１２を、スイッチ５として用いることでも、第１実施形態と同様の効果を得ることができる。
【０１０６】
なお、本実施形態では、スイッチ５を構成するＭＯＳトランジスタ１２として、Ｐチャネル型ＭＯＳトランジスタを用いる場合を例として説明したが、Ｐチャネル型ＭＯＳトランジスタの代わりに、Ｎチャネル型ＭＯＳトランジスタを用いることもできる。
【０１０７】
（他の実施形態）
（１）第１、第２実施形態では、メモリトランジスタ６、１３のスレッショールド電圧が小さいときＶＴ１を書込み状態、スレッショールド電圧が大きいときＶＴ２を消去状態に設定した場合を例として説明したが、逆に、スレッショールド電圧が小さいときＶＴ１を消去状態、スレッショールド電圧が大きいときＶＴ２を書込み状態と設定することもできる。
【０１０８】
（２）また、上記した各実施形態では、メモリトランジスタ６、１３として、フラッシュメモリを用いる場合を例として説明したが、フラッシュメモリに限らず、ＥＥＰＲＯＭ等の他の半導体メモリを用いることもできる。
【０１０９】
（３）上記した各実施形態では、メモリトランジスタ６や、メモリトランジスタ１３によりゲートがコントロールされたＭＯＳトランジスタ１２を、スイッチ５として用いる場合を例として説明したが、スクリーニング時において、良品であるチップのみをオンにすることができるスイッチであれば、他のものをスイッチ５として用いることもできる。  
【０１１０】
（４）上記した各実施形態では、主回路４とは別に、スクリーニング用のスイッチ５を、ＩＣチップ１に設ける場合を例として説明したが、主回路４の内部に設けられているＭＯＳトランジスタやメモリトランジスタ等の半導体素子を、スイッチ５として用いることもできる。
【０１１１】
この場合、スクリーニング時に作動しないメモリトランジスタを介して、主回路４の端子３とスクリーニング用の端子７とが電気的に接続されるように、ＩＣチップ１を設計する。このようにしても、半導体ウエハ上の全てのＩＣチップ１に対して、同時にスクリーニングを実施することができる。
【０１１２】
（５）上記した各実施形態では、１回目のスイッチ切り替え工程Ｓ４で、良品である全てのＩＣチップ１のスイッチ５を、ＩＣチップ１ごとに１つずつ切り替える場合を例として説明したが、半導体ウエハ上の良品である全てのＩＣチップ１のスイッチ５をまとめて、オフからオンに切り替えることもできる。なお、この場合、半導体ウエハ上の良品である全てのＩＣチップ１に対して、同時に電圧を印加できる装置を用いて、スイッチ５の切り替えを行う。
【０１１３】
（６）また、上記した各実施形態では、特性検査工程Ｓ３で半導体ウエハ上の全てのＩＣチップ１の特性検査を行った後、１回目のスイッチ切り替え工程Ｓ４で、良品である全てのＩＣチップ１のスイッチ５をオンに切り替える場合を例として説明したが、特性検査工程Ｓ３と、１回目のスイッチ切り替え工程Ｓ４とを交互に行うこともできる。
【０１１４】
すなわち、半導体ウエハ上の複数のＩＣチップ１のうち、１つのＩＣチップ１の特性検査を行った後、そのＩＣチップ１が良品であれば、続けて、そのＩＣチップ１のスイッチ５を構成するメモリトランジスタ６、１３に対して書込みを行うこともできる。
【０１１５】
（７）上記した各実施形態では、スクリーニング工程Ｓ５で、スクリーニング用の端子７ａ〜７ｄを、スクリーニングを行うための装置と電気的に接続する場合を例として説明したが、スクリーニング用の端子７ａ〜７ｄの代わりに、図１に示されるスクライブライン上の配線２が有する端子８、８ａ、８ｂ、８ｃ、８ｄや、主回路４の端子３ａ〜３ｄのいずれかを、スクリーニングを行うための装置と電気的に接続することもできる。
【０１１６】
ただし、ＩＣチップ１の内部に形成された主回路４の端子３とスクリーニングを行うための装置とを電気的に接続する場合では、接続されたＩＣチップ１が良品であることを要する。
【０１１７】
（８）上記した各実施形態では、半導体ウエハ上のＩＣチップ１にスクリーニング用の端子７が設けられている場合を例として説明したが、スクリーニング用の端子７を省略することもできる。このようにＩＣチップ１のスクリーニング用端子７を省略した場合では、スクリーニング用の端子７がＩＣチップ１に設けられている場合と比較して、チップ面積を小さくすることができる。
【０１１８】
（９）上記した各実施形態では、半導体ウエハを製造した後、その半導体ウエハを用いて半導体装置を製造する場合を例として説明したが、あらかじめ製造された半導体ウエハを用いて、半導体装置を製造することもできる。
【０１１９】
（１０）上記した各実施形態では、スクリーニング工程を行う場合を例として説明したが、スクリーニングに限らず、ウエハ状態の複数のＩＣチップ１に対して電圧を印加する通電試験全般に対して、本発明を適用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１実施形態における半導体ウエハ上に形成されたＩＣチップ１と、スクライブライン上に形成された配線２との接続状態を示す電気回路図である。
【図２】図１中のスイッチ５の内部構成を示す図である。
【図３】本発明の第１実施形態における半導体装置の製造工程を示すフローチャートである。
【図４】図２中のメモリトランジスタの書込み、消去時におけるスレッショールド電圧を示す図である。
【図５】本発明の第２実施形態におけるスイッチ５の内部構成を示す図である。
【図６】従来における半導体装置の製造工程を示すフローチャートである。
【図７】従来における半導体ウエハ上に形成されたＩＣチップ１と、スクライブライン上に形成された配線２との接続状態を示す電気回路図である。
【符号の説明】
【０１２１】
１…ＩＣチップ、２…配線、３…主回路４の端子、４…主回路、５…スイッチ、
６…メモリトランジスタ、７…スクリーニング用の端子、
８…スクライブライン上の配線２の端子、
１２…ＭＯＳトランジスタ、１３…メモリトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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