(57)【要約】【課題】  所定のデューティ比のクロック信号を得ることが可能で、かつ回路規模を小さく抑えることもできるクロック信号出力装置を提供する。【解決手段】  分周回路１００に、入力クロック信号１０１を入力して、入力クロックの１／２の周波数で互いに位相が異なる第１のクロック信号１０２、および第２のクロック信号１０３を出力させる。前記第２のクロック信号１０３を所定量遅延させた遅延クロック信号２０１と第１のクロック信号１０２とを排他的論理和回路３０１により合成し、入力クロック信号１０１と同じ周波数で所定のデューティ比の信号として出力させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力されたクロック信号の立ち上がりエッジごとに論理値が反転する第１の分周クロック信号を出力する第１の分周素子、および入力されたクロック信号の立ち下がりエッジごとに論理値が反転する第２の分周クロック信号を出力する第２の分周素子とを備えた分周回路と、
前記第１の分周素子に入力されるクロック信号、第２の分周素子に入力される入力クロック信号、第１の分周クロック信号、および第２の分周クロック信号のうちの少なくとも何れか１つの信号を所定量だけ遅延させる遅延回路と、
前記第１の分周クロック信号またはこれを遅延させた信号と、第２の分周クロック信号またはこれを遅延させた信号との排他的論理和をとった出力クロック信号を生成する論理回路と、
を備えたことを特徴とするクロック信号出力装置。
【請求項２】
請求項１のクロック信号出力装置であって、
クロック信号出力装置に入力されるクロック信号の立ち上がりタイミングから、前記第１の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量が、
クロック信号出力装置に入力されるクロック信号の立ち下がりタイミングから、前記第２の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量よりも短くなるように構成されていることを特徴とするクロック信号出力装置。
【請求項３】
請求項１のクロック信号出力装置であって、
クロック信号出力装置に入力されるクロック信号の立ち上がりタイミングから、前記第１の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量が、
クロック信号出力装置に入力されるクロック信号の立ち下がりタイミングから、前記第２の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量よりも長くなるように構成されていることを特徴とするクロック信号出力装置。
【請求項４】
請求項１のクロック信号出力装置であって、
前記第１の分周素子は、反転出力または非反転出力が前記第１の分周クロック信号として出力される第１のフリップフロップを備える一方、
前記第２の分周素子は、反転出力または非反転出力が前記第２の分周クロック信号として出力される第２のフリップフロップを備え、
前記第１のフリップフロップ、および第２のフリップフロップは、それぞれのデータ入力端子と反転出力端子とが接続されるとともに、
前記第１の分周素子、および第２の分周素子には、同一のクロック信号または少なくとも一方が遅延したクロック信号が入力されるように構成されていることを特徴とするクロック信号出力装置。
【請求項５】
請求項１のクロック信号出力装置であって、
前記第１の分周素子は、反転出力または非反転出力が前記第１の分周クロック信号として出力される第１のフリップフロップを備える一方、
前記第２の分周素子は、反転出力または非反転出力が前記第２の分周クロック信号として出力される第２のフリップフロップを備え、
前記第１のフリップフロップ、および第２のフリップフロップは、一方のフリップフロップのデータ入力端子と他方のフリップフロップの反転出力端子と、および前記他方のフリップフロップのデータ入力端子と前記一方のフリップフロップの非反転出力端子とがそれぞれ接続されるとともに、
前記第１の分周素子、および第２の分周素子には、同一のクロック信号または少なくとも一方が遅延したクロック信号が入力されるように構成されていることを特徴とするクロック信号出力装置。
【請求項６】
請求項１から請求項５のうち何れか１項のクロック信号出力装置であって、前記論理回路が前記第１の分周素子および第２の分周素子に入力されたクロック信号と同じ周波数で、所定のデューティ比またはハイレベル期間とローレベル期間との差が所定の時間である出力クロック信号を出力するように、前記少なくとも何れか１つの信号を所定量だけ遅延させるように構成されていることを特徴とするクロック信号出力装置。
【請求項７】
請求項１から請求項６のうち何れか１項のクロック信号出力装置であって、前記遅延回路の信号の遅延量は、所定の制御信号に応じて設定されるように構成されていることを特徴とするクロック信号出力装置。
【請求項８】
請求項１から請求項７のうちの何れか１項のクロック信号出力装置であって、さらに、クロック信号出力装置の外部に前記第１のクロック信号を出力する出力端子および前記第１のクロック信号をさらに分周して出力する出力端子のうち少なくとも何れか１つの出力端子を備えたことを特徴とするクロック信号出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等にクロック信号を供給するクロック信号出力装置に関するものである。
【背景技術】
【０００２】
クロック信号に同期して動作する半導体集積回路では、例えばフリップフロップ回路におけるセットアップ時間やホールド時間を満足させるために、所定のデューティ比を有する（信号の立ち上がりエッジから立ち下がりエッジまでの経過時間と立ち下がりエッジから立ち上がりエッジまでの経過時間が所定の比率である）クロック信号が必要とされることがある。
【０００３】
所定のデューティ比のクロック信号を得る技術としては、例えば、入力クロック信号と、これを遅延素子で遅延させた信号とを排他的論理輪回路で合成するものが知られている（例えば、特許文献１参照）。また、さらに、半導体集積回路製造時のばらつき等によってデューティ比が不安定に変化するのを防止するために、デューティ比を計測して遅延素子の遅延量を制御するものが知られている（例えば、特許文献２参照）。
【０００４】
なお、クロック信号に同期して動作する半導体集積回路の例としては、クロック信号の立ち上がりエッジだけでなく、立ち下がりエッジにも同期して動作する両エッジトリガフリップフロップがある（非特許文献１参照）。両エッジトリガフリップフロップは、入力クロック信号の立ち上がりエッジと立ち下がりエッジの両エッジにおいて、入力クロック信号を取り込み出力を更新するので、クロック信号のデューティ比劣化の影響が大きい。
【特許文献１】特開２００２−２６２６４号公報（請求項２、段落０００６、図２）
【特許文献２】特開平７−２５３８２５号公報（段落００４２、図５、図９）
【非特許文献１】Ｗｉｌｌｉａｍ  Ｊ．  Ｄａｌｌｙ  ／  Ｊｏｈｎ  Ｗ．  Ｐｏｕｌｔｏｎ著、黒田  忠広  監訳  デジタルシステム工学  応用編  丸善株式会社（第５０６項、図９−１４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記のように入力されたクロック信号とその遅延信号とを排他的論理和回路で合成する装置では、遅延量を調整することによってデューティ比を調整することができるものの、入力クロック信号自体のデューティ比が正確に５０％でないと、安定したデューティ比および周期のクロック信号を得ることができない。この点に関しては、デューティ比を計測して遅延量を制御する場合でも同じであるうえ、そのようなデューティ比の計測等を行うためにはアナログ回路を用いる必要があり、回路規模が大きくなりがちであるとともに、クロック信号出力装置を１チップ化することも困難である。
【０００６】
本発明は、前記の問題に着目してなされたものであり、半導体集積回路内部を伝搬している間にデューティ比が劣化したクロック信号が入力される場合などでも、所定のデューティ比のクロック信号を得ることが可能で、かつ回路規模を小さく抑えることもできるクロック信号出力装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するために請求項１の発明が講じた解決手段は、
入力されたクロック信号の立ち上がりエッジごとに論理値が反転する第１の分周クロック信号を出力する第１の分周素子、および入力されたクロック信号の立ち下がりエッジごとに論理値が反転する第２の分周クロック信号を出力する第２の分周素子とを備えた分周回路と、
前記第１の分周素子に入力されるクロック信号、第２の分周素子に入力される入力クロック信号、第１の分周クロック信号、および第２の分周クロック信号のうちの少なくとも何れか１つの信号を所定量だけ遅延させる遅延回路と、
前記第１の分周クロック信号またはこれを遅延させた信号と、第２の分周クロック信号またはこれを遅延させた信号との排他的論理和をとった出力クロック信号を生成する論理回路と、
を備えたことを特徴とする。
【０００８】
これにより、第１、第２の分周素子からは、それぞれ、入力されたクロック信号の１／２の周波数で、デューティ比が正確に５０％の第１、第２の分周クロック信号が出力される。また、第１、第２の分周素子に入力されるクロック信号および第１、第２の分周クロック信号のうちの少なくとも何れか１つの信号は、遅延回路によって所定の遅延量だけ遅延させられる。そこで、論理回路は、前記第１の分周クロック信号またはこれを遅延させた信号と、第２の分周クロック信号またはこれを遅延させた信号との排他的論理和をとることによって、立ち上がりタイミングと立ち下がりタイミングとの時間差が前記遅延回路の遅延量に応じた所定の時間だけ変化した出力クロック信号を生成して出力する。
【０００９】
また、請求項２の発明は、
請求項１のクロック信号出力装置であって、
クロック信号出力装置に入力されるクロック信号の立ち上がりタイミングから、前記第１の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量が、
クロック信号出力装置に入力されるクロック信号の立ち下がりタイミングから、前記第２の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量よりも短くなるように構成されていることを特徴とする。
【００１０】
また、請求項３の発明は、
請求項１のクロック信号出力装置であって、
クロック信号出力装置に入力されるクロック信号の立ち上がりタイミングから、前記第１の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量が、
クロック信号出力装置に入力されるクロック信号の立ち下がりタイミングから、前記第２の分周素子を介して前記論理回路に入力される分周クロック信号の立ち上がりまたは立ち下がりタイミングまでの遅延量よりも長くなるように構成されていることを特徴とする。
【００１１】
これらにより、遅延回路に設定される遅延量に応じて、出力クロック信号における立ち上がりタイミングから立ち下がりタイミングまでの時間や、立ち下がりタイミングから立ち上がりタイミングまでの時間、すなわちハイレベル期間やローレベル期間の長さが制御される。
【００１２】
また、請求項４の発明は、
請求項１のクロック信号出力装置であって、
前記第１の分周素子は、反転出力または非反転出力が前記第１の分周クロック信号として出力される第１のフリップフロップを備える一方、
前記第２の分周素子は、反転出力または非反転出力が前記第２の分周クロック信号として出力される第２のフリップフロップを備え、
前記第１のフリップフロップ、および第２のフリップフロップは、それぞれのデータ入力端子と反転出力端子とが接続されるとともに、
前記第１の分周素子、および第２の分周素子には、同一のクロック信号または少なくとも一方が遅延したクロック信号が入力されるように構成されていることを特徴とする。
【００１３】
また、請求項５の発明は、
請求項１のクロック信号出力装置であって、
前記第１の分周素子は、反転出力または非反転出力が前記第１の分周クロック信号として出力される第１のフリップフロップを備える一方、
前記第２の分周素子は、反転出力または非反転出力が前記第２の分周クロック信号として出力される第２のフリップフロップを備え、
前記第１のフリップフロップ、および第２のフリップフロップは、一方のフリップフロップのデータ入力端子と他方のフリップフロップの反転出力端子と、および前記他方のフリップフロップのデータ入力端子と前記一方のフリップフロップの非反転出力端子とがそれぞれ接続されるとともに、
前記第１の分周素子、および第２の分周素子には、同一のクロック信号または少なくとも一方が遅延したクロック信号が入力されるように構成されていることを特徴とする。
【００１４】
これらにより、第１、第２のフリップフロップから、それぞれ、入力されたクロック信号の１／２の周波数で、デューティ比が正確に５０％の第１、第２の分周クロック信号が出力される。
【００１５】
また、請求項６の発明は、
請求項１から請求項５のうち何れか１項のクロック信号出力装置であって、前記論理回路が前記第１の分周素子および第２の分周素子に入力されたクロック信号と同じ周波数で、所定のデューティ比またはハイレベル期間とローレベル期間との差が所定の時間である出力クロック信号を出力するように、前記少なくとも何れか１つの信号を所定量だけ遅延させるように構成されていることを特徴とする。
【００１６】
これにより、論理回路は、第１、第２の分周素子に入力されたクロック信号と同じ周波数で、所定のデューティ比またはハイレベル期間とローレベル期間との差が所定の時間である出力クロック信号を出力する。
【００１７】
また、請求項７の発明は、
請求項１から請求項６のうち何れか１項のクロック信号出力装置であって、前記遅延回路の信号の遅延量は、所定の制御信号に応じて設定されるように構成されていることを特徴とする。
【００１８】
請求項７の発明によると、前記遅延量を制御信号により設定できるようにすることによって、前記第１のクロック信号と第２のクロック信号との位相差が動作時において調整可能になり、必要に応じたデューティ比のクロック信号を得ることができる。
【００１９】
請求項８の発明は、
請求項１から請求項７のうちの何れか１項のクロック信号出力装置であって、さらに、クロック信号出力装置の外部に前記第１のクロック信号を出力する出力端子および前記第１のクロック信号をさらに分周して出力する出力端子のうち少なくとも何れか１つの出力端子を備えたことを特徴とする。
請求項８の発明によると、種々の周波数のクロック信号を出力させることなどができる。
【発明の効果】
【００２０】
本発明のクロック信号出力装置によれば、入力されるクロック信号のデューティ比が劣化する場合でも、例えばセットアップ時間やホールド時間を満足するような所定のデューティ比のクロック信号を得ることが可能となるため、半導体集積回路を適切に動作させることができる。
【００２１】
また、複雑なアナログ回路を必要とせず、回路規模の低減や、１つの半導体チップへの組み込みも容易に可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態として、例えば、所定の周波数および５０％のデューティ比を有するクロック信号が、立ち上がりエッジと立ち下がりエッジとで遅延量の異なる伝達経路を介して伝達されることによりデューティ比が変化したクロック信号に基づいて、元のデューティ比を有するクロック信号を出力するクロック信号出力装置について説明する。
【００２３】
《実施形態１》
図１は、本発明の実施形態１におけるクロック信号出力装置の構成を示す回路図である。本クロック信号出力装置は、分周回路１００、遅延回路２００、および波形合成回路３００を備えている。
【００２４】
前記分周回路１００は、図示しないクロック信号源から伝達経路を介して伝達される入力クロック信号１０１を１／２の周波数に分周し、互いに位相が異なる第１のクロック信号１０２と第２のクロック信号１０３とを出力するようになっている。この分周回路１００は、具体的には、第１のフリップフロップ１１１（例えば、クロックエッジ型Ｄフリップフロップ）、および第２のフリップフロップ１１２（例えば、クロックエッジ型Ｄフリップフロップ）を備えて構成されている。
【００２５】
第１のフリップフロップ１１１、第２のフリップフロップ１１２はそれぞれリセット端子１１３、１１４を備えており、リセット端子１１３、１１４は共にリセット信号１１５と接続されている。リセット信号１１５はクロック信号出力装置の外部端子から入力することができる。
【００２６】
ここでリセット信号１１５はＨ（Ｈｉｇｈ）レベルに設定するものとする。
【００２７】
このとき、第１のフリップフロップ１１１は、その反転出力がデータ入力端子に入力されるとともに、入力クロック信号１０１がクロック入力端子に入力され、図２に示すように、入力クロック信号１０１の立ち上がりエッジごとに論理値が反転する非反転出力を前記第１のクロック信号１０２として出力するようになっている。
【００２８】
一方、第２のフリップフロップ１１２は、その反転出力がデータ入力端子に入力されるとともに、入力クロック信号１０１がクロック入力端子に入力され、入力クロック信号１０１の立ち下がりエッジごとに論理値が反転する非反転出力を前記第２のクロック信号１０３として出力するようになっている。
【００２９】
逆にリセット信号１１５がＬ（Ｌｏｗ）レベルに設定された場合は、第１のフリップフロップ１１１、第２のフリップフロップ１１２は入力クロック信号１０１やデータ入力端子とは無関係に、共にＬ（またはＨ）の信号を出力する状態になっている。
【００３０】
遅延回路２００は、遅延素子２１０を備え、前記第２のクロック信号１０３を遅延させた遅延クロック信号２０１を出力するようになっている。前記遅延素子２１０の遅延量は、例えばクロック信号が信号源からクロック信号出力装置まで伝達される伝達経路で、立ち上がりエッジに生じる遅延と立ち下がりエッジに生じる遅延との遅延時間差ΔＴ（ただし立ち上がりエッジの遅延の方が大きいとする。）と同じ時間になるように設定されている。ここで、上記遅延時間差ΔＴは、あらかじめ、実際に作成されたクロック信号の伝達経路を含む回路について実測されたものでもよいし、回路動作のシミュレーションによって求められたものなどでもよい。
【００３１】
波形合成回路３００は、排他的論理和回路３０１を備え、前記第１のクロック信号１０２と遅延クロック信号２０１とを合成して、出力クロック信号３０２を出力するようになっている。
【００３２】
前記のように構成されたクロック信号出力装置では、第１のフリップフロップ１１１は、入力クロック信号１０１の立ち上がりエッジに同期して、第１のクロック信号１０２の論理値を反転させる。すなわち、第１のクロック信号１０２は、入力クロック信号１０１が２分周された信号となり、周波数が入力クロック信号１０１の１／２で、デューティ比が正確に５０％のクロック信号となる。
【００３３】
また、第２のフリップフロップ１１２は、入力クロック信号１０１の立ち下がりエッジに同期して、第２のクロック信号１０３の論理値を反転させる。すなわち、第２のクロック信号１０３も、周波数が入力クロック信号１０１の１／２で、デューティ比が正確に５０％のクロック信号となる。
【００３４】
ここで、前記第１のクロック信号１０２と第２のクロック信号１０３の立ち上がりタイミングの時間差は、第１のフリップフロップ１１１と第２のフリップフロップ１１２とが前記のように互いに入力クロック信号１０１の逆のエッジで動作することによって、入力クロック信号１０１のハイパルス幅分（またはローパルス幅分）に等しい時間差となる。一方、遅延素子２１０による遅延量は、前記のように、クロック信号の伝達経路で立ち上がりエッジに生じる遅延と立ち下がりエッジに生じる遅延との遅延時間差ΔＴと等しく設定されている。そこで、第１のクロック信号１０２と、第２のクロック信号１０３が遅延された遅延クロック信号２０１との立ち上がりタイミングの時間差は、前記伝達経路による遅延が生じる前のクロック信号における立ち上がりタイミングと立ち下がりタイミングとの時間差に等しくなる。しかも、遅延クロック信号２０１および第１のクロック信号１０２は、分周回路１００による分周によって、周波数が入力クロック信号１０１の１／２でデューティ比が正確に５０％となっている。それゆえ、排他的論理和回路３０１による合成によって、入力クロック信号１０１と同じ周波数でデューティ比が前記伝達経路による遅延が生じる前と同じ５０％のクロック信号が、出力クロック信号３０２として得られる。したがって、出力クロック信号３０２が用いられる半導体集積回路を適切に動作させることなどが容易にできる。
【００３５】
前記のように、クロック信号の伝達経路で生じる立ち上がりエッジと立ち下がりエッジの遅延の遅延時間差ΔＴだけ、第２のクロック信号１０３を遅延させることにより、クロック信号の周波数やデューティ比に係わらず、クロック信号源から出力されるのと同じ周波数、デューティ比のクロック信号を得ることができる。ただし、デューティ比５０％以外のクロック信号を得る場合は、入力クロック信号１０１を入力する前（Ｌレベルの時）にあらかじめ、リセット信号１１５をＬレベルに設定する必要がある。このとき、フリップフロップ１１１、１１２はＬ（またはＨ）の信号を出力する状態になっている。その後一定時間が経過した後でリセット信号１１５をＨレベルに再度設定することで、フリップフロップ１１１、１１２にリセット信号１１５がＬレベル期間の間保持された値が初期値として設定された状態となる。
【００３６】
また、前記のようにフリップフロップ１１１、１１２が用いられることによって、入力クロック信号１０１に許容されるデューティ比の範囲、すなわち入力クロック信号１０１のハイパルス幅およびローパルス幅は、フリップフロップ１１１、１１２が動作できる程度であればよいので、例えば入力クロック信号１０１の周波数が高いためにデューティ比が著しく劣化する場合などでも、多くの場合、５０％など所望のデューティ比のクロック信号を得ることができる。
【００３７】
なお、上記の例では、立ち上がりエッジの遅延の方が大きいとして説明したが、立ち下がりエッジの遅延の方が大きい場合には、第１のクロック信号１０２の方を遅延させるようにすれば、やはり、クロック信号の周波数やデューティ比に係わらず、クロック信号源から出力されるのと同じ周波数、デューティ比のクロック信号を得ることができる。
【００３８】
また、例えば遅延素子の遅延量を前記遅延時間差ΔＴに対して入力クロック信号１０１の周期の１／２だけずらすようにすれば、第１のクロック信号１０２または第２のクロック信号１０３の何れを遅延させるようにすることもできる。ただし、この場合には、遅延量がクロック信号の周期に応じて定まることになるので、クロック信号が所定の周波数の場合にだけ、クロック信号源と同じデューティ比が得られることになる。
【００３９】
また、フリップフロップ１１１、１１２から出力される第１のクロック信号１０２または第２のクロック信号１０３を遅延させるのに限らず、これらに代えて、またはこれらと伴に、フリップフロップ１１１、またはフリップフロップ１１２に入力される入力クロック信号１０１を遅延させるようにしても、同じ効果を得ることができる。すなわち、排他的論理和回路３０１に入力される２つのクロック信号の遅延量の差が上記のように遅延時間差ΔＴになるようにすればよい。
【００４０】
また、前記の例では、１つの排他的論理和回路３０１によって波形合成回路３００が構成されている例を示したが、これに限らず、ＡＮＤ回路や、ＯＲ回路、ＮＯＴ回路等が組み合わされて用いられる場合などでも、実質的に同一の機能を果たす論理回路が構成されていればよい。
【００４１】
さらに、遅延素子の遅延量を前記のようにクロック信号の伝達経路における遅延時間差ΔＴに設定するのに限らず、所定の遅延量に設定することによって、クロック信号のハイレベル期間またはローレベル期間を前記所定の遅延量だけ変化させることができるので、任意の周波数およびデューティ比の入力クロック信号に対して、これらの周波数、デューティ比に応じた遅延量に設定することにより、同一の周波数および任意のデューティ比のクロック信号を出力させることができる。
【００４２】
《実施形態２》
前記のような分周回路１００に代えて図３に示すような分周回路４００を設けてもよい。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００４３】
分周回路４００は、第１のフリップフロップ４１１（例えば、クロックエッジ型Ｄフリップフロップ）、第２のフリップフロップ４１２（例えば、クロックエッジ型Ｄフリップフロップ）を備え、入力クロック信号１０１が第１のフリップフロップ４１１、および第２のフリップフロップ１１２のそれぞれのクロック入力端子に入力されるようになっている。また、第１のフリップフロップ４１１の非反転出力は、第１のクロック信号１０２として出力されるとともに第２のフリップフロップ４１２のデータ入力端子に入力されるようになっている。また、第２のフリップフロップ４１２の反転出力は、第１のフリップフロップ４１１のデータ入力端子に入力され、第２のフリップフロップ４１２の非反転出力は、第２のクロック信号１０３として出力されるようになっている。
【００４４】
前記のように構成されることで、第１のフリップフロップ４１１は、入力クロック信号１０１の立ち上がりエッジに同期して、出力する第１のクロック信号１０２の論理値を反転させる。すなわち、第１のフリップフロップ４１１は、２分周回路として動作し、第１のクロック信号１０２は、周波数が入力クロック信号１０１の１／２でデューティ比が正確に５０％のクロック信号となる。
【００４５】
また、第２のフリップフロップ４１２は、入力クロック信号１０１の立下りエッジに同期して、第１のクロック信号１０２と同じ論理値の信号を出力する。すなわち、第２のクロック信号１０３も、入力クロック信号１０１の１／２の周波数でデューティ比が正確に５０％のクロック信号となる。
【００４６】
しかも、前記第１のクロック信号１０２と第２のクロック信号１０３の位相差は、第１のフリップフロップ４１１と第２のフリップフロップ４１２とが前記のように互いに入力クロック信号１０１の逆のエッジで動作することによって、入力クロック信号１０１のハイパルス幅分（またはローパルス幅分）に等しい位相差となる。すなわち、分周回路４００は、実施形態１における分周回路１００が出力するのと同じ周波数、デューティ比、および位相差を有する２つのクロック信号１０２、１０３を出力する。
【００４７】
したがって、本実施形態でも、実施形態１の場合と同様に、排他的論理和回路３０１が第１のクロック信号１０２、遅延クロック信号２０１の排他的論理和をとった信号を出力することにより入力クロック信号１０１と同じ周波数でデューティ比が５０％のクロック信号が出力クロック信号３０２として得られるので、半導体集積回路を適切に動作させることが可能となる。
【００４８】
また、分周回路４００の第１、第２のフリップフロップ４１１、４１２は、入力クロック信号１０１の立ち上がりと立ち下がりとで交互に動作するため、本構成のように第２のフリップフロップ４１２の反転出力が第１のフリップフロップ４１１に帰還される場合でも容易にタイミング制約を満足することが可能となる。すなわち、前記実施形態１（図１）のように構成する場合には、フリップフロップ１１１、１１２のホールドスペックを満たし、レーシングと呼ばれる現象を回避するために、反転出力から帰還入力までの遅延時間をある一定時間よりも長くなるようにする必要があるのに対して、図３のように構成する場合には、第１のフリップフロップ４１１はクロックの立ち上がりエッジで動作し、第２のフリップフロップ４１２は立ち下がりエッジで動作して、上記立ち上がりエッジと立ち下がりエッジとには時間的な差があるので、帰還配線の遅延時間を考慮せずにホールドスペックを満たすことが容易に可能になる。
【００４９】
《実施形態３》
前記のような遅延回路２００に代えて図４に示すような遅延回路５００を設けてもよい。この遅延回路５００は、実施形態２の遅延回路２００に加えて、さらに、遅延素子２１１を有している。
【００５０】
前記遅延素子２１１は、第１のクロック信号１０２を所定の時間Ｔ０だけ遅延させて、遅延クロック信号２０２として排他的論理和回路３０１に入力するようになっている。
【００５１】
また、遅延素子２１０は、前記のようにクロック信号の伝達経路で生じる立ち上がりエッジと立ち下がりエッジの遅延の遅延時間差をΔＴとすると、Ｔ０＋ΔＴだけ、第２のクロック信号１０３を遅延させて、遅延クロック信号２０１として排他的論理和回路３０１に入力するようになっている。
【００５２】
上記のように構成されたクロック信号出力装置では、遅延素子２１１、２１０の遅延量の差がΔＴとなるので、排他的論理和回路３０１からは、実施形態１、２で説明したのと同様に、クロック信号源から出力されるのと同じ周波数、デューティ比のクロック信号を出力させることができる。そのうえ、前記遅延時間Ｔ０を所定の大きさに設定することによって、排他的論理和回路３０１から出力されるクロック信号のデューティ比を変えることなく、位相を異ならせることができる。したがって、例えば排他的論理和回路３０１から出力されるクロック信号と他のクロック信号（同一のクロック信号源から他の遅延素子等を介したクロック信号）との位相が揃うように遅延量Ｔ０を設定し、クロックスキューを調整することなどが容易にできる。
【００５３】
《実施形態４》
実施形態１における遅延回路２００に代えて図５に示すような遅延回路６００を設けてもよい。
【００５４】
この遅延回路６００は、各々異なる遅延量を持つ遅延素子６１０、６１１、および６１２を備え、０から２までの値を持つ遅延制御信号６３０に応じて、遅延素子選択回路（セレクタ）６２０により選択された前記遅延素子６１０、６１１、および６１２の出力信号のうちの１つが、遅延クロック信号２０１として出力されるようになっている。
【００５５】
遅延素子６１０〜６１２の具体的な遅延量は、例えば、遅延素子６１０は、遅延クロック信号２０１と第１のクロック信号１０２との位相差が９０度になるような遅延量、遅延素子６１１は、遅延クロック信号２０１と第１のクロック信号１０２との位相差が４５度になるような遅延量、遅延素子６１２は、遅延クロック信号２０１と第１のクロック信号１０２との位相差が１３５度になるような遅延量とすることができる。前記位相差が９０度の場合は、デューティ比が５０％、位相差が４５度の場合は、デューティ比が２５％、位相差が１３５度の場合は、デューティ比が７５％のクロック信号を得ることができる。
【００５６】
なお、遅延素子選択回路６２０に与える遅延制御信号６３０は、クロック信号出力装置の外部端子やクロック信号出力装置の内部に設けたレジスタ等から入力することができる。
【００５７】
前記の構成によるクロック信号出力装置の各信号のタイミングチャートの例を図６に示す。同図は、実施形態１の場合（図２）より遅延量の大きな遅延素子が選択された場合を示している。
【００５８】
遅延クロック信号２０１と第１のクロック信号１０２とは、９０度より大きな位相差を有し、周波数が入力クロック信号１０１の１／２でデューティ比が正確に５０％となっている。したがって、これらの信号を排他的論理和回路３０１で合成することによって、入力クロック信号１０１と同じ周波数でデューティ比が５０％より大きなクロック信号が出力クロック信号３０２として得られる。
【００５９】
このように、本実施形態では、遅延回路６００の遅延素子の選択が可能なので、選択した遅延素子の遅延量に応じたデューティ比の出力クロック信号３０２を得ることが可能になる。
【００６０】
なお、本実施形態では、３種類の遅延素子を選択する場合について説明したが、２種類、または４種類以上の遅延素子を設けても良い。
【００６１】
《実施形態５》
図７のように、実施形態１に対して、第１のクロック信号１０２の出力をそのまま外部出力する出力端子７０３、さらに第１のクロック信号を１／２の周波数に分周するよう構成されたフリップフロップ７０１（例えば、クロックエッジ型Ｄフリップフロップ）、およびフリップフロップ７０１の出力信号を外部に出力する出力端子７０２を設け、これらを入力クロック信号１０１の２分周クロック信号や４分周クロック信号として使用できるようにしてもよい。また、さらに他の分周クロックを生成し、出力するようにしてもよい。
【００６２】
《その他の実施形態》
前記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々に組み合わせてもよい。具体的には、例えば、実施形態２、４、または５においても、実施形態１または３で説明したのと同様に、第２のクロック信号は遅延させず、第１のクロック信号のみ遅延させるようにしたり、両方とも遅延させるようにしたりしてもよいし、分周回路１００または４００に入力されるクロック信号を遅延させるようにしたりしてもよい。
【００６３】
また、実施形態３に対し、分周回路４００の代わりに実施形態１の分周回路１００を用いたり、実施形態４、または５に対し、分周回路１００の代わりに分周回路４００を用いてもよい。
【００６４】
また、実施形態４等において第２のクロック信号１０３だけでなく、第１のクロック信号１０２に対しても遅延回路６００を設けてもよい。
【産業上の利用可能性】
【００６５】
本発明にかかるクロック信号出力装置は、入力されるクロック信号のデューティ比が劣化しても、セットアップ時間やホールド時間を満足するような所定のデューティ比のクロック信号を得ることが可能となるため、半導体集積回路を適切に動作させることができ、さらには、複雑なアナログ回路を必要としないため、容易に半導体チップに組み込むことも可能となるという効果を有し、クロック信号に同期して動作する半導体集積回路にクロック信号を供給するクロック信号出力装置として有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態１のクロック信号出力装置の構成を示す回路図である。
【図２】本発明の実施形態１のクロック信号出力装置の動作を示すタイミングチャートである。
【図３】本発明の実施形態２のクロック信号出力装置の構成を示す回路図である。
【図４】本発明の実施形態３のクロック信号出力装置の構成を示す回路図である。
【図５】本発明の実施形態４のクロック信号出力装置の構成を示す回路図である。
【図６】本発明の実施形態４のクロック信号出力装置の動作を示すタイミングチャートである。
【図７】本発明の実施形態５のクロック信号出力装置の構成を示す回路図である。
【符号の説明】
【００６７】
１００      分周回路
１０１      入力クロック信号
１０２      第１のクロック信号
１０３      第２のクロック信号
１１１      第１のフリップフロップ
１１２      第２のフリップフロップ
２００      遅延回路
２０１      遅延クロック信号
２０２      遅延クロック信号
２１０      遅延素子
２１１      遅延素子
３００      波形合成回路
３０１      排他的論理和回路
３０２      出力クロック信号
４００      分周回路
４１１      第１のフリップフロップ
４１２      第２のフリップフロップ
５００      遅延回路
６００      遅延回路
６１０      遅延素子
６１１      遅延素子
６１２      遅延素子
６２０      遅延素子選択回路
６３０      遅延制御信号
７０１      フリップフロップ
７０２      出力端子
７０３      出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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