(57)【要約】【課題】  メモリーセルの微細化に伴い、ＬＳＩ動作上問題のないソース抵抗を形成できる半導体不揮発性記憶装置を提供すること。【解決手段】  半導体基板１上に、複数のトレンチをストライプ状に形成し、各トレンチ内を素子分離絶縁膜で埋め込んで素子分離領域を形成する工程と、素子分離領域間の活性領域上を覆うトンネル絶縁膜１１及び電荷保持可能な膜１２を順次形成する工程と、電荷保持可能な膜１２上に層間絶縁膜１４を形成する工程と、層間絶縁膜１４上に活性領域の長手方向と直交する方向に、複数のコントロールゲート１５を形成する工程と、複数のコントロールゲート１５間におけるソース形成領域１７に開口部を有するレジスト膜２０をマスクとしてソース形成領域１７における素子分離絶縁膜をエッチングしてトレンチの表面を露出する工程と、ソース形成領域１７に対して等方性プラズマイオン注入を行うことにより、トレンチ表面と活性領域にソース拡散層２１を形成する工程を含む半導体記憶装置の製造方法により、上記課題を解決する。【選択図】  図１５
2005260071.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、複数のトレンチをストライプ状に形成し、該各トレンチ内を素子分離絶縁膜で埋め込んで素子分離領域を形成する工程と、
前記素子分離領域間の活性領域上を覆うトンネル絶縁膜及び電荷保持可能な膜を順次形成する工程と、
前記電荷保持可能な膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に活性領域の長手方向と直交する方向に、複数のコントロールゲートを形成する工程と、
前記複数のコントロールゲート間におけるソース形成領域に開口部を有するレジスト膜をマスクとして前記ソース形成領域における前記素子分離絶縁膜をエッチングして前記トレンチの表面を露出する工程と、
前記ソース形成領域に対して等方性プラズマイオン注入を行うことにより、トレンチ表面と活性領域にソース拡散層を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
電荷保持可能な膜が、ポリシリコン膜、シリコン窒化膜及びアルミナ膜のうち少なくとも１つを含んでなる請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
層間絶縁膜が、シリコン酸化膜及びシリコン窒化膜のうち少なくとも１つを含んでなる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
等方性プラズマイオン注入のイオン種が、リン、ヒ素及びアンチモンのうち少なくとも１つを含んでなる請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法に関する。さらに詳しくは、フローティングゲート（電荷保持層）及びコントロールゲートを有する半導体不揮発性記憶装置、又はフローティングゲートの代わりにＳｉ3Ｎ4層又はＡｌ2Ｏ3層を電荷保持に用いた構造（トンネル酸化膜/Ｓｉ3Ｎ4膜/酸化膜/コントロールゲート膜）の半導体不揮発性記憶装置において、ソース領域の低抵抗化に関する。
【背景技術】
【０００２】
従来の半導体不揮発性記憶装置（フラッシュメモリ）としては、例えば特開２０００-２１６２７０号公報（特許文献１)にその構造及び製造方法が開示されている。この半導体不揮発性記憶装置について図２４〜図２９を用いて説明する。まず、図２４（ａ）〜（ｄ）を参照すると、反応性エッチングによってシリコン基板１００の表面にストライプ状にトレンチを形成し、各トレンチをＳｉＯ2からなる素子分離絶縁膜１０１で埋め込み、各素子分離絶縁膜１０１間を活性領域（拡散層領域）１０２とする。なお、図２４は従来の半導体不揮発性記憶装置の製造方法を説明する第１の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。
【０００３】
次に、図２５（ａ）〜(ｄ) を参照すると、シリコン基板１００の全面に、ＳｉＯ2からなるゲート酸化膜１０３及びポリシリコンからなるフローティングゲート膜（以下ＦＧ電極と記す）１０４を順次堆積し、その上にフォトリソグラフィー法を用いて活性領域１０２を覆うレジスト膜（図示省略）を形成し、レジスト膜をマスクとしてエッチングによりゲート酸化膜１０３及びＦＧ電極１０４をストライプ状にパターニングする。なお、図２５は従来の半導体不揮発性記憶装置の製造方法を説明する第２の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。
【０００４】
次に、図２６（ａ）〜(ｄ) を参照すると、ＦＧ電極１０４を覆うようにシリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる層間絶縁膜（所謂ＯＮＯ膜）１０５を形成する。次に、素子分離絶縁膜１０２の長手方向に直交する方向に複数のコントロールゲート（以下ＣＧ配線と記す）１０６をシリコン基板１００の上面に形成する。このＣＧ配線１０６は、下層の多結晶シリコン膜１０６ａと上層のＷＳｉ膜１０６ｂとの積層膜で構成される。なお、図２６は従来の半導体不揮発性記憶装置の製造方法を説明する第３の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。
【０００５】
次に、図２７（ａ）〜（ｄ）を参照すると、ＣＧ配線１０６間のソース形成領域に開口したレジストパターン１０７を形成し、その後、このレジストパターン１０７（図２７（ａ）の斜線部分）とＣＧ配線１０６をマスクに用いて素子分離絶縁膜１０１をエッチングし、トレンチ１００ａの表面（底面１００ｂ及び両側面１００ｃ、１００ｃ）、すなわちシリコン基板１００の表面を露出させる。なお、図２７は従来の半導体不揮発性記憶装置の製造方法を説明する第４の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。
【０００６】
次に、図２８（ａ）〜（ｄ）を参照すると、シリコン基板１００の平面に垂直な方向から不純物としてヒ素イオンを注入し、露出したソース形成領域における各トレンチ１００ａ間（活性領域１０２）及び各トレンチ１００ａの底面１００ｂにソース拡散層１０８を形成する。次に、レジストパターン１０７を剥離した後、ＣＧ配線１０６をマスクとしてシリコン基板１００の全面にヒ素イオンを注入して、ソース拡散層１０８及びドレイン拡散層１０９を形成する。なお、図２８は従来の半導体不揮発性記憶装置の製造方法を説明する第５の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。また、図２８（ｃ）及び（ｄ）において、複数の矢印はイオン注入を表している。
【０００７】
次に、図２９（ａ）〜（ｄ）を参照すると、シリコン基板１００の全面にシリコン酸化膜等の絶縁膜を成長させ、エッチバックを行い、ＣＧ配線１０６、層間絶縁膜１０５、ＦＧ電極１０４及びゲート酸化膜１０３からなる積層体のそれぞれの両側面に側壁絶縁膜１１０を形成する。次に、ターンテーブル上のシリコン基板１００を回転させて、シリコン基板１００の全面にヒ素イオンの回転斜め注入を行い、トレンチ１００ａの両側面１００ｃ、１００ｃにもヒ素イオンの注入を行ってソース拡散層１０８を形成する。これにより、先の活性領域１０２の表面とトレンチ１００ａの底面３３ｂ及び両側面１００ｃ、１００ｃへのイオン注入が完了し、ソース領域の低抵抗化が図られる。その後、公知の技術によりシリコン基板１００の全面に配線分離膜（図示省略）を形成し、この配線分離膜のパターニングを行い、ソース拡散層１０８を挟む２つのＦＧ電極１０４を１組として、１組毎に区画するようにソース拡散層１０８及びドレイン拡散層１０９にコンタクト部（図示省略）を形成する。次に、スパッタリング法によりメタル配線膜（図示省略）を堆積させ、フォトリソグラフィー工程及びエッチング工程によりメタル配線膜をパターニングし、フラッシュメモリを完成させる。なお、図２９は従来の半導体不揮発性記憶装置の製造方法を説明する第６の工程図であって、(ａ)は部分平面図、（ｂ）は（ａ）のＩ‐Ｉ線断面図、（ｃ）は（ａ）のII‐II線断面図、（ｄ）は（ａ）のIII‐III線断面図である。また、図２９（ｃ）及び（ｄ）において、複数の矢印は回転斜めイオン注入を表している。
【０００８】
しかしながら、図２７で説明した工程（図２７（ｃ）参照）において、トレンチ１００ａの表面が露出するまでシリコン基板１００のソース形成領域の素子分離絶縁膜が除去されることにより、シリコン基板１００の表面には段差が生じる。そのため、図２９に示すように、従来技術による角度をつけた回転斜めイオン注入法を用いた拡散層形成方法では、メモリーセルが微細化されていくと、図３０に示すようにトレンチ１００ａの側壁部Ｂ（側面１００ｃ）に注入可能な注入角度θがシャドーイング効果により制限され、側壁部Ｂに対して回転斜めイオン注入を行っても活性領域面Ａと同等の拡散抵抗が確保できず、ソース領域の抵抗を５０００Ω以下（動作スピード的に問題のないソース抵抗値の目安）に下げることが困難であった。そのため、フラッシュメモリのセルデバイス動作、詳しくは書き込みスピード及び読み出しスピードの劣化を引き起こす問題があった。
【０００９】
図３１に示すように、例えば、メモリーセルの素子分離幅Ｌが０．２５μｍ、トレンチ深さｈが０．２６μｍ、テーパ角度θ１が８０°の構造で、トレンチ側壁底部にイオン種を打ち込むために必要な注入角度θは、上層形成パターンによるシャドーイング効果のため約３９°以上には傾けることができない。注入角度θを３９°で注入した場合、拡散抵抗が１００００Ω程度となり、拡散抵抗が高い。拡散抵抗を下げるには、トレンチ側壁部Ｂにも活性領域面Ａやトレンチ底部Ｃ（図３０参照）と同等の注入を行う必要があり、そのためにはトレンチ側壁部Ｂに対してほぼ垂直に注入する必要がある。なお、図３１中に、注入イオン種軌道（注入角度３９°）を実線矢印で、理想注入イオン軌道（注入角度 ８０°）を点線矢印で表した。
【００１０】
また、図３１中、ａはトレンチ側壁部のテーパ角度θ１における勾配寸法であり、ｂはトレンチ底部幅であり、θ２は注入イオン種軌道とトレンチ底部とのなす角度である。
ａ、ｂ及びθ２は、以下の式で求めることができる。
ａ＝ｈ／tanθ１
ａ＋ｂ＝ｈ／tanθ２
θ２＝tan-1（ｈ／（Ｌ−（ａ＋ｂ）））又は９０°−θ
図３１で示した構造の半導体基板の場合、上記の式より、ａ＝０．０４６μｍ、θ２＝５１°、ｂ＝０．２０６μｍである。
【００１１】
しかしながら、理想注入イオン軌道（注入角度 ８０°）で注入するためには、図３２で示すように、トレンチ深さｈが０．２６μｍ、テーパ角度θ１が８０°のトレンチでは、トレンチ底部幅ｂを１．４３μｍ以上とらなければならず、メモリーセルの微細化に逆行する。そこで、拡散抵抗を下げて微細化するには、トレンチの深さを０．２μｍ以下に浅くしてソース領域のトレンチ側壁Ｂの拡散抵抗を下げる手法をとることも考えられる。しかしながら、トレンチ深さを０．２μｍ以下と浅くすると周辺トランジスタ部の素子分離耐圧がもたないため（０．２μｍ以上必要）、メモリーセル内と周辺トランジスタ部のトレンチ深さを作り分ける必要があり、そうすることによりマスク形成のためのフォトリソグラフィー工程などの処理工程数が増加し、プロセスコストが増加するという新たな問題を生じる。
【特許文献１】特開２０００−２１６２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の従来技術の問題点を解消し、メモリーセルの微細化に伴い、ＬＳＩ動作上問題のないソース抵抗を形成できる半導体不揮発性記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
かくして、本発明によれば、半導体基板上に、複数のトレンチをストライプ状に形成し、該各トレンチ内を素子分離絶縁膜で埋め込んで素子分離領域を形成する工程と、前記素子分離領域間の活性領域上を覆うトンネル絶縁膜及び電荷保持可能な膜を順次形成する工程と、前記電荷保持可能な膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に活性領域の長手方向と直交する方向に、複数のコントロールゲートを形成する工程と、前記複数のコントロールゲート間におけるソース形成領域に開口部を有するレジスト膜をマスクとして前記ソース形成領域における前記素子分離絶縁膜をエッチングして前記トレンチの表面を露出する工程と、前記ソース形成領域に対して等方性プラズマイオン注入を行うことにより、トレンチ表面と活性領域にソース拡散層を形成する工程を含む半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、半導体記憶装置の製造方法において、等方性プラズマイオン注入によりソース形成領域の活性領域面、トレンチ側面及びトレンチ底面に均一にソース拡散層を形成することができるため、ソース領域の低抵抗化を容易かつ確実に図ることができ、ＬＳＩ動作上問題のないメモリーセルの微細化を図ることができる。
つまり、従来のイオン注入手法（回転斜めイオン注入法）では、決められた角度の１方向からの注入しかできなかったため、メモリーセルのトレンチ深さ、トレンチ側壁の角度、素子分離幅などに制約があった。すなわち、図３０〜３２で説明したようにトレンチ深さ０．２μｍ以下、角度（θ１）８０°以下、素子分離幅０．２５μｍ以上でないと、拡散抵抗を５０００Ωまで下げることができなかった。本発明によれば、注入領域に対して一様に注入イオン種を分散させ、イオン種を等方性にて多方向から注入できる。よって活性領域面、トレンチ側面とトレンチ底面に均一に注入が行われる。以上のことから、メモリーセルを縮小化しても、トレンチ側面に活性領域面と同等の拡散抵抗を確保でき、ソース領域の抵抗を５０００Ω以下とすることができる。また、トレンチ深さを０．２μｍ以下と浅くする必要がないため、メモリーセル内と周辺トランジスタ部のトレンチ深さを作り分ける必要がなくなり、マスク形成のためのフォトリソグラフィー工程等の処理工程数の増加を防ぐことができる。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体記憶装置の製造方法は、例えば、フローティングゲート（電荷保持層）及びコントロールゲートを有する半導体不揮発性記憶装置、又はフローティングゲートの代わりにＳｉ3Ｎ4層又はＡｌ2Ｏ3層を電荷保持に用いた構造（トンネル酸化膜/Ｓｉ3Ｎ4膜/酸化膜/コントロールゲート膜）の半導体不揮発性記憶装置が対象として挙げられる。
【００１６】
本発明の半導体記憶装置の製造方法は、
（１）半導体基板上に、複数のトレンチをストライプ状に形成し、該各トレンチ内を素子分離絶縁膜で埋め込んで素子分離領域を形成する工程と、
（２）前記素子分離領域間の活性領域上を覆うトンネル絶縁膜及び電荷保持可能な膜を順次形成する工程と、
（３）前記電荷保持可能な膜上に層間絶縁膜を形成する工程と、
（４）前記層間絶縁膜上に活性領域の長手方向と直交する方向に、複数のコントロールゲートを形成する工程と、
（５）前記複数のコントロールゲート間におけるソース形成領域に開口部を有するレジスト膜をマスクとして前記ソース形成領域における前記素子分離絶縁膜をエッチングして前記トレンチの表面を露出する工程と、
（６）前記ソース形成領域に対して等方性プラズマイオン注入を行うことにより、トレンチ表面と活性領域にソース拡散層を形成する工程を含む。
【００１７】
上記工程（１）において、半導体基板としては、シリコン基板のような当該分野で通常用いられている半導体基板以外にも、上層にシリコン膜を有するＳＯＩ基板を用いることができる。また、半導体基板にトレンチを形成し、トレンチ内に素子分離絶縁膜を埋め込む方法としては、従来公知の方法を用いることができる。なお、本発明では、工程（１）の後、工程（２）の前に、ウェル形成工程を含めるようにしてもよい。
【００１８】
上記工程（２）において、電荷保持可能な膜としては、ポリシリコン膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）及びアルミナ膜（Ａｌ2Ｏ3膜）のうち少なくとも１つを含んでなる膜であればよく、単層膜でも２層以上の積層膜でもよい。例えば、電荷保持可能な膜にポリシリコン膜を用いる場合、フローティングゲート及びコントロールゲートを有するフラッシュメモリを製造することができ、Ｓｉ3Ｎ4膜又はＡｌ2Ｏ3膜を電荷保持に用いた場合は、トンネル酸化膜/Ｓｉ3Ｎ4膜（又はＡｌ2Ｏ3膜）/酸化膜/コントロールゲートの積層構造を有するフラッシュメモリを製造することができる。
【００１９】
上記工程（３）において、層間絶縁膜としては、シリコン酸化膜及びシリコン窒化膜のうち少なくとも１つを含んでなる膜であればよく、単層膜でも２層以上の積層膜でもよい。中でも好ましいのは、シリコン酸化膜である。
なお、上記工程（１）〜（５）においては、従来公知の方法を用いることができ、詳しくは後述の実施の形態１及び２にて説明する。
【００２０】
上記工程（６）において、等方性プラズマイオン注入のイオン種としては、リン、ヒ素及びアンチモンのうち少なくとも１つを含んでいればよく、中でも好ましいのは、ヒ素である。この等方性プラズマイオン注入の条件としては、作製するメモリーセルにもよるが、例えば注入エネルギーは１〜５０ＫｅＶ、好ましくは１〜２０ｋｅＶ、さらに好ましくは１０ＫｅＶが挙げられ、ドーズ量は１．０Ｅ１４〜１．０Ｅ１６dose/cm2、好ましくは５．０Ｅ１４〜５．０Ｅ１５dose/cm2、さらに好ましくは２．０Ｅ１５dose/cm2が挙げられる。この場合、浅い高濃度の注入を行なうことで、ソース形成領域部の抵抗を下げることができる。
等方性プラズマイオン注入とは、真空容器内のプラズマ雰囲気中に設置された対象物（この場合、半導体基板）にバイアスとしてパルス電圧を印加し、対象物に対し等方性のイオン注入を行う方法である。この等方性プラズマイオン注入によれば、電圧により対象物の周囲にイオンシースが形成され、対象物の周囲から一様にイオンが注入されるため、本発明においては半導体基板のソース形成領域の活性領域面、トレンチ側面及びトレンチ底面に対してそれぞれ略垂直方向にイオンが注入され、それによって活性領域面、トレンチ側面及びトレンチ底面に均一な不純物濃度の拡散層が形成される。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳説する。なお、本発明は実施の形態に限定されるものではない。
【００２２】
［実施の形態１］
図１は本発明の実施の形態１における半導体記憶装置のメモリーセル部の平面図である。また、図２〜１６は本発明の実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１〜１５工程を順に示す断面図であり、各図の（ａ）及び（ｂ）は図１に示したＩ−Ｉ線断面図及びII−II線断面図を示している。
【００２３】
この実施の形態１の半導体記憶装置の製造工程を説明すると、まず、図２に示すように、Ｐ型シリコン基板１表面に熱酸化膜２を１４０Å形成し、その上にシリコン窒化膜３をスパッタ法、ＣＶＤ法等の公知技術により１６００Å堆積させる。次に、図３に示すように、公知のシリコン窒化膜３上にフォトレジスト膜４を形成し、フォトリソグラフィー法により所定の形状にパターニングし、ドライエッチングを用いて所定領域のシリコン窒化膜３と熱酸化膜２を除去する。
【００２４】
次に、図４に示すように、フォトレジスト膜４を剥離した後、シリコン窒化膜３をマスクとしてドライエッチングによりシリコン基板１にトレンチ7を形成する。次に、図５に示すようにシリコン基板１の表面全面に素子分離絶縁膜８をスパッタ法、ＣＶＤ法等により少なくともトレンチ７が完全に埋まる膜厚で堆積させる。次に、図６に示すように、シリコン窒化膜３をストッパー膜に用いて素子分離絶縁膜８をＣＭＰ法（Chemical Mechanical Polishing）により平坦化すると共にシリコン窒化膜３を除去する。
【００２５】
次に、図７に示すように、メモリーセル部のウェル形成を行うために、図示しないフォトレジスト膜を熱酸化膜２上に形成して所定形状にパターニングした後、リン（31Ｐ+）を注入エネルギー３ＭｅＶ、ドーズ量５．０Ｅ１２dose/cm2でイオン注入を行い、Ｐ型シリコン基板１内に０．８〜１．５μｍ程度の深いＮウェル領域を形成する（図示せず）。この場合、イオンビームによる異方性イオン注入であり、図７において、複数の矢印は、基板表面に対して垂直方向のイオン注入を表している。
【００２６】
次にフォトレジスト膜、熱酸化膜２を除去した後、図８に示すように、Ｐ型シリコン基板１表面に新たに熱酸化膜９を２７０Å形成し、その上にフォトレジスト膜１０を形成して所定形状にパターニングした後、リン（31Ｐ+）のイオン注入を注入エネルギー３００ＭｅＶ、ドーズ量２．０Ｅ１２dose/cm2で行い、続いて連続で２回目のイオン注入を８００ＫｅＶ、５．０Ｅ１２dose/cm2で行い、Ｐ型シリコン基板１内の周辺回路部のＮウェル領域を形成する。この場合も、イオンビームによる異方性イオン注入であり、図８において、複数の矢印は、基板表面に対して垂直方向のイオン注入を表している。
【００２７】
次に図９に示すように、フォトレジスト膜１０を剥離した後、図示しない新たなフォトレジスト膜を形成して所定形状にパターニングした後、ボロン（11Ｂ+）のイオン注入を３００ＫｅＶ、４．０Ｅ１２dose/cm2で行い、続いて連続で２回目のイオン注入を１００ＫｅＶ、５．０Ｅ１２dose/cm2で行って、図示しないＰウェル領域を形成する。次に、フォトレジスト膜の剥離後、新たなフォトレジスト膜を形成して所定形状にパターニングし（図示省略）、ボロン（11Ｂ+）を注入エネルギー５０ＫｅＶ、ドーズ量２．０Ｅ１３dose/cm2で注入して、チャネル領域を形成する。この場合も、イオンビームによる異方性イオン注入であり、図９において、複数の矢印は、基板表面に対して垂直方向のイオン注入を表している。
【００２８】
続いて、フォトレジスト剥離後、図１０に示すように、熱酸化膜９を除去し、その後、Ｐ型シリコン基板１の表面全面にトンネル酸化膜１１を７０Å形成し、その上に、フローティングゲートとなる第1多結晶シリコン膜１２（以下ＦＧ電極と記載する場合がある）を１５００Å形成し、第1多結晶シリコン膜１２の全面にリン（31Ｐ+）を注入エネルギー    ３０ＫｅＶ、ドーズ量６．０Ｅ１４dose/cm2でイオン注入を行う。この場合も、イオンビームによる異方性イオン注入であり、図１０において、複数の矢印は、基板表面に対して垂直方向のイオン注入を表している。
【００２９】
次に、図１１に示すように、第1多結晶シリコン膜１２上にフォトレジスト膜１３を形成し所定形状にパターニングし、その後、フォトレジスト膜１３をマスクとしてドライエッチングを行い、ＦＧ電極１２を所定形状にパターニングする。次に、図１２に示すように、フォトレジスト膜１３を剥離した後、ＦＧ電極１２を覆うように熱酸化膜（ＳｉＯ2）を４０Å、シリコン窒化膜を６０Å、絶縁酸化膜（ＳｉＯ2）を７０Åの膜厚で堆積させたＯＮＯ構造の積層絶縁膜（層間絶縁膜）１４を形成し、その上にコントロールゲートとなる第２多結晶シリコン膜１５（以下ＣＧ電極と記載する場合がある）を３０００Å形成する。次に、第２多結晶シリコン膜１５上に図示しないフォトレジスト膜を形成して所定形状にパターニングした後、図１３に示すように、第２多結晶シリコン膜１５、積層絶縁膜１４、ＦＧ電極１２をドライエッチングによりパターニングし、フォトレジスト膜を剥離する。
【００３０】
次に、図1４に示すように、シリコン基板１上にフォトレジスト膜１６を形成してソース形成領域部１７を開口するようパターニングし、ドライエッチングにてソース形成領域部１７の素子分離絶縁膜８を除去し、ソース形成領域部１７のシリコン基板１の表面である活性領域５、トレンチ７のトレンチ側面７ａ及びトレンチ底面７ｂを露出させる。その後、ソース形成領域部１７のシリコン基板１上のトンネル酸化膜１１をドライエッチングにて除去し、フォトレジスト膜１６を除去する。
【００３１】
次に、図１５に示すように、フォトレジスト膜２０を形成しパターニングして再度ソース形成領域部１７を開口し、プラズマイオンによる等方性注入、すなわち等方性プラズマイオン注入により多方向からのイオン注入を行う。この時、注入種としてはヒ素（75Ａｓ+）、リン（31Ｐ+）又はアンチモン（121Ｓｂ+）が用いられ、注入エネルギー１ｋｅＶ以上、ドーズ量１．０Ｅ１５dose/cm2以上で等方性イオン注入することにより、ソース形成領域部１７の活性領域面、トレンチ側面及びトレンチ底面に対してそれぞれ略垂直方向にイオンが注入され、それによって活性領域面、トレンチ側面及びトレンチ底面に均一な不純物濃度のソース拡散層２１が形成される。なお、図１５において、複数の放射状矢印Ｐは等方性プラズマイオン注入を表している。
【００３２】
次に、図１６を参照して説明すると、上記フォトレジスト膜２０をパターニングしてドレイン領域部を開口し、ドレイン領域部のシリコン基板上のトンネル酸化膜１１をドライエッチングにて除去し、その後、砒素（75Ａｓ+）を注入エネルギー１５ｋｅＶ、ドーズ量２．０Ｅ１５ dose /cm2でイオン注入を行い、ドレイン拡散層２２を形成する。この場合、イオン注入はシリコン基板１の平面に対して垂直方向の異方性イオン注入が行われ、ソース形成領域部１７にもイオン注入される。
【００３３】
その後、フォトレジスト膜２０を除去し、シリコン基板１の表面全面に熱酸化２３を形成し、ＨＴＯ膜を１３００Å堆積させ、ドライエッチングにより全面エッチバックを行い、ＣＧ電極側壁にＨＴＯ膜のサイドウォール２４を形成する。次にソース、ドレイン領域部にアニール処理を行い、シリコン基板１の表面全面にＣＶＤ法により層間絶縁膜２５（ＢＰＳＧ膜）を堆積する。続いて、層間絶縁膜２５上に図示しないフォトレジスト膜を所定形状にパターニング形成し、ドレイン領域部に対応する部分の層間絶縁膜２５をエッチングしてコンタクトホール２６を形成する。その後、フォトレジスト膜を除去し、新たなフォトレジスト膜を所定形状にパターニング形成し、スパッタリング法によりＡｌ、Ｔｉ等の配線材料を層間絶縁膜２５上にコンタクトホール２６の深さよりも厚い膜厚で堆積し、配線材料をＣＭＰ法により膜厚１．０μｍ程度に薄膜化して、層間絶縁膜２５上にＭＲ配線２７を形成し、かつコンタクトホール２６内にコンタクトを埋め込み形成して不揮発性半導体記憶装置が製作される。
【００３４】
［実施の形態２］
次に、本発明の実施の形態２について図１７〜２３を用いて説明する。なお、実施の形態２において、実施の形態１で説明した図１〜９（Ｐウェル領域を形成する第８の工程）までは同様であるため説明は省略する。図１７〜２３は本発明の実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第９〜１５工程を順に示す断面図であり、各図の（ａ）及び（ｂ）は図１に示したＩ−Ｉ線断面図及びII−II線断面図を示している。なお、実施の形態２において、実施の形態１と同一の要素には同一の符号を付している。
【００３５】
実施の形態２では、Ｐウェル領域を形成後、フォトレジスト膜を所定の形状にパターニングした後、ボロン（11Ｂ+）を注入エネルギー５０ｋｅＶ、ドーズ量２．０Ｅ１３dose/cm2で異方性イオン注入してチャネル領域を形成する。続いて、フォトレジスト膜を剥離し、熱酸化膜を除去する。その後、図１７に示すように、Ｐ型シリコン基板１全面にトンネル酸化膜１１を７０Å形成し、その上に、電荷を保持する層としてＳｉ3Ｎ4膜にて電荷保持層４２を６０Å形成する。なお、電荷保持層としてはＳｉ3Ｎ4膜の他にＡｌ2Ｏ3膜を用いてもよい。続いて、電荷保持層４２上にシリコン酸化膜（層間絶縁膜）４３を９０Å形成する。
【００３６】
次に、図１８に示すように、酸化膜４３上にフォトレジスト膜４４を形成し、素子分離膜８上に開口するようにパターニングする。そして、シリコン酸化膜４３及び電荷保持層（Ｓｉ3Ｎ4膜）４２をドライエッチングによりパターニングする。次に、図１９に示すように、フォトレジスト膜４４を剥離した後、電荷保持層４２を覆うようにシリコン基板１の表面全面にコントロール電極となる第２多結晶シリコン膜１５（以下ＣＧ電極１５と記載する場合がある）を３０００Å形成する。次に、第２多結晶シリコン膜１５上に図示しないフォトレジスト膜を形成し所定形状にパターニングした後、図２０に示すように、ドライエッチングにてＣＧ電極１５、シリコン酸化膜４３及び電荷保持層４２をパターニングし、その後フォトレジスト膜を剥離する。
【００３７】
次に、図２１に示すように、シリコン基板１の表面全面にフォトレジスト膜４６を形成し、かつソース形成領域部１７を開口するようパターニングし、ドライエッチングにてソース形成領域部１７の素子分離絶縁膜８を除去し、ソース形成領域部１７のシリコン基板１表面である活性領域５、トレンチ側壁１８及びトレンチ底面１９を露出させる。その後、ソース形成領域部１７のシリコン基板１上のトンネル酸化膜１１をドライエッチングにて除去し、フォトレジスト膜４６を除去する。
【００３８】
次に、図２２に示すように、再度フォトレジスト膜４７を形成してソース形成領域部１７を開口し、等方性プラズマイオン注入により多方向からのイオン注入を行う。この時、注入種としてはヒ素（75Ａｓ+）、リン（31Ｐ+）又はアンチモン（121Ｓｂ+）が用いられ、注入エネルギーを１ｋｅＶ以上、ドーズ量を１．０Ｅ１５／cm2以上として等方性イオン注入する。これにより、ソース形成領域部１７の活性領域面、トレンチ側面及びトレンチ底面に対してそれぞれ略垂直方向にイオンが注入され、それによって活性領域面、トレンチ側面及びトレンチ底面に均一な不純物濃度のソース拡散層２１が形成される。なお、図２２において、複数の放射状矢印Ｐは等方性プラズマイオン注入を表している。
【００３９】
次に、図２３を参照して説明すると、上記フォトレジスト膜４７を除去した後、図示省略のフォトレジストを形成し、砒素（75Ａｓ+）を注入エネルギー１５ｋｅＶ、ドーズ量２．０Ｅ１５ dose /cm2）でイオン注入を行い、ドレイン拡散層２２を形成する。この場合、イオン注入はシリコン基板１の平面に対して垂直方向の異方性イオン注入が行われ、ソース形成領域部１７にもイオン注入される。
その後、フォトレジスト膜４７を除去し、シリコン基板１の表面全面に熱酸化２３を形成し、ＨＴＯ膜を１３００Å堆積させ、ドライエッチングにより全面エッチバックを行い、ＣＧ電極側壁にＨＴＯ膜のサイドウォール２４を形成する。次にソース、ドレイン領域部にアニール処理を行い、シリコン基板１の表面全面にＣＶＤ法により層間絶縁膜２５（ＢＰＳＧ膜）を堆積する。続いて、層間絶縁膜２５上に図示しないフォトレジスト膜を所定形状にパターニング形成し、ドレイン領域部に対応する部分の層間絶縁膜２５をエッチングしてコンタクトホール２６を形成する。その後、フォトレジスト膜を除去し、新たなフォトレジスト膜を所定形状にパターニング形成し、スパッタリング法によりＡｌ、Ｔｉ等の配線材料を層間絶縁膜２５上にコンタクトホール２６の深さよりも厚い膜厚で堆積し、配線材料をＣＭＰ法により膜厚０．６μｍ程度に薄膜化して、層間絶縁膜２５上にＭＲ配線２７を形成し、かつコンタクトホール２６内にコンタクトを埋め込み形成して不揮発性半導体記憶装置が製作される。
【産業上の利用可能性】
【００４０】
本発明は、フローティングゲート（電荷保持層）及びコントロールゲートを有するフラッシュメモリ、又はフローティングゲートの代わりにＳｉ3Ｎ4層又はＡｌ2Ｏ3層を電荷保持に用いた構造（トンネル酸化膜/Ｓｉ3Ｎ4膜/酸化膜/コントロールゲート膜）のフラッシュメモリの製造に適用できる。さらには、半導体基板表面の段差のあるソース/ドレイン領域にイオン注入により不純物拡散層を均一に形成するための工程を有する半導体装置の製造にも適用可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１における半導体記憶装置のメモリーセル部の平面図である。
【図２】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１の工程を示す断面図である。
【図３】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第２の工程を示す断面図である。
【図４】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第３の工程を示す断面図である。
【図５】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第４の工程を示す断面図である。
【図６】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第５の工程を示す断面図である。
【図７】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第６の工程を示す断面図である。
【図８】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第７の工程を示す断面図である。
【図９】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第８の工程を示す断面図である。
【図１０】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第９の工程を示す断面図である。
【図１１】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１０の工程を示す断面図である。
【図１２】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１１の工程を示す断面図である。
【図１３】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１２の工程を示す断面図である。
【図１４】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１３の工程を示す断面図である。
【図１５】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１４の工程を示す断面図である。
【図１６】実施の形態１における半導体記憶装置のメモリーセル部の製造方法の第１５の工程を示す断面図である。
【図１７】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第９の工程を示す断面図である。
【図１８】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１０の工程を示す断面図である。
【図１９】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１１の工程を示す断面図である。
【図２０】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１２の工程を示す断面図である。
【図２１】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１３の工程を示す断面図である。
【図２２】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１４の工程を示す断面図である。
【図２３】実施の形態２における半導体記憶装置のメモリーセル部の製造方法の第１５の工程を示す断面図である。
【図２４】従来の半導体不揮発性記憶装置の製造方法を説明する第１の工程図である。
【図２５】従来の半導体不揮発性記憶装置の製造方法を説明する第２の工程図である。
【図２６】従来の半導体不揮発性記憶装置の製造方法を説明する第３の工程図である。
【図２７】従来の半導体不揮発性記憶装置の製造方法を説明する第４の工程図である。
【図２８】従来の半導体不揮発性記憶装置の製造方法を説明する第５の工程図である。
【図２９】従来の半導体不揮発性記憶装置の製造方法を説明する第６の工程図である。
【図３０】従来の手法を用いた場合のソースレイル部を説明した半導体装置の概略断面図である。
【図３１】従来の手法を用いた場合の注入角度を説明した第１の模式図である。
【図３２】従来の手法を用いた場合の注入角度を説明した第２の模式図である。
【符号の説明】
【００４２】
１    シリコン基板
５    活性領域部
６     素子分離領域
７    トレンチ
８    素子分離絶縁膜
１１  トンネル酸化膜
１２  第１多結晶シリコン膜、ＦＧ電極、電荷保持膜
１４   積層絶縁膜（層間絶縁膜）
１５    第２多結晶シリコン膜、ＣＧ電極
１７  ソース形成領域部
１８  トレンチ側壁
１９  トレンチ底面
２１  ソース拡散層
２２  ドレイン拡散層
２３  熱酸化
２４  ＨＴＯ膜のサイドウォール
２５  層間絶縁膜
２６  コンタクトホール
２７  ＭＲ配線
４２  Ｓｉ3Ｎ4膜、電荷保持膜
４３  シリコン酸化膜（層間絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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