(57)【要約】【課題】駆動バッファを垂直駆動回路側に配置した構成を採っていることにより、各画素から駆動バッファまでの画素駆動配線の長さが画素によって異なるため、駆動バッファから遠い画素ほど画素駆動配線の配線抵抗Ｒが大きく、ＩＲドロップの影響が顕著になる。【解決手段】フォトダイオードＰＤを含み、転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３の少なくとも３つのトランジスタを有する画素構成の単位画素１１が行列状に配置されてなるＭＯＳ型固体撮像装置において、画素アレイ部１２の画素行に平行な例えば上端部側に駆動バッファ１７を配置し、当該駆動バッファ１７から、画素列ごとに配線された画素選択配線１６を介して単位画素１１に所定の電位を供給するようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が、前記光電変換素子の電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電位を受けて信号線に出力する増幅トランジスタと、前記フローティングディフュージョンの電位を制御するリセットトランジスタの少なくとも３つのトランジスタを有し、行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の画素列ごとに前記増幅トランジスタおよび前記リセットトランジスタの各ドレインに接続された画素選択配線と、
前記画素アレイ部の画素行に平行な端部側に配置され、前記画素選択配線を介して前記単位画素に所定の電位を供給する駆動手段とを備えたことを特徴とする固体撮像装置。
【請求項２】
前記画素選択配線は、前記単位画素の上に開口部を形成した状態で金属層を前記画素アレイ部の全面に亘って格子状に張り巡らした全面配線である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記駆動手段は、前記画素アレイ部の画素行に平行な両端部側にそれぞれ配置されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
光電変換素子を含む単位画素が、前記光電変換素子の電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電位を受けて信号線に出力する増幅トランジスタと、前記フローティングディフュージョンの電位を制御するリセットトランジスタの少なくとも３つのトランジスタを有し、行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の画素列ごとに前記増幅トランジスタおよび前記リセットトランジスタの各ドレインに接続された画素選択配線と
を備えた固体撮像装置の駆動方法であって、
前記画素アレイ部の画素行に平行な端部側から、前記画素選択配線を介して前記単位画素に所定の電位を供給する
ことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特にＭＯＳ型の固体撮像装置および当該固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＭＯＳ型の固体撮像装置として、光電変換素子を含む単位画素が、例えば、光電変換素子の電荷をフローティングディフュージョン部（以下、「ＦＤ部」と記す）に転送する転送トランジスタと、ＦＤ部の電位を受けて信号線に出力する増幅トランジスタと、ＦＤ部の電位を制御するリセットトランジスタの３つのトランジスタを有する構成のものが知られている（例えば、特許文献１参照）。
【０００３】
この３トランジスタ方式の画素構成を有するＭＯＳ型固体撮像装置では、画素内部のＦＤ部の電位を電源電位（以下、「高電位」と記す）にリセットする、あるいは出力部のソースフォロアの閾値電圧よりも低い電位（以下、「低電位」と記す）に低下させる等、ＦＤ部の電位を制御する動作を行う必要があるために、画素に高電位および低電位を供給するための駆動バッファが用いられる。
【０００４】
従来例に係るＭＯＳ型固体撮像装置においては、図４に示すように、駆動バッファ１０３を、画素アレイ部１０１の行列状配列の各画素（図示せず）を行単位で選択するための垂直駆動回路１０２側に配置し、画素アレイ部１０１の左右の少なくとも一方側から水平方向に画素行に沿って各画素に、画素駆動配線１０４を介して高電位および低電位を供給する構成が採られていた。
【０００５】
【特許文献１】特開２００２−５１２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記構成の従来例に係るＭＯＳ型固体撮像装置では、駆動バッファ１０３を垂直駆動回路１０２側に配置した構成を採っていることにより、各画素から駆動バッファ１０３までの画素駆動配線１０４の長さが画素によって異なるため、駆動バッファ１０３から遠い画素ほど画素駆動配線１０４の配線抵抗Ｒが大きく、当該配線抵抗Ｒと画素駆動配線１０４に流れる電流Ｉによる電圧降下（以下、「ＩＲドロップ」と記す）の影響が顕著になる。
【０００７】
しかも、画素から信号の読み出しを行うときには、画素駆動配線１０４を介して高電位が供給されることによって選択された同じ行の各画素から駆動バッファ１０３に向かって定電流が流れる。このとき、駆動バッファ１０３に近い画素駆動配線１０４、即ち画素アレイ部１０１の端部側の画素駆動配線１０４には、遠くの画素からの定電流がすべて加算された極めて大きな電流が流れることになるため、当該画素駆動配線１０４でのＩＲドロップの影響が顕著になる。
【０００８】
また、駆動バッファ１０３は例えば駆動能力の高いトランジスタによって構成されることになるが、上記のように、選択された画素行に対応する駆動バッファ１０３に局所的に大電流が流れる現象が発生すると、この現象が駆動バッファ１０３を構成するトランジスタの動作に悪影響を及ぼす。その結果、駆動バッファ１０３から画素への高電位および低電位の供給が安定して行えないことになるため、画素行を選択する動作が不安定となってしまう。
【０００９】
これらの問題点を解決するために、駆動バッファ１０３と各画素を結ぶ画素駆動配線１０４として、画素の上に開口部を形成した状態で金属層を格子状に張り巡らした全面配線を使用する配線構造も採られている。なお、図４は、全面配線の場合を示している。しかし、全面配線を用いたとしても、駆動バッファ１０３を垂直駆動回路１０２側に配置し、水平方向に画素行に沿って各画素に高電位および低電位を供給する構成の場合、配線における電流密度の偏りは無視し難く、駆動バッファ１０３から遠い画素ほど、供給される電圧が低くなるため、リセット時のＦＤ部の電位が、駆動バッファ１０３から遠い画素ほど低くなってしまう。
【００１０】
ＦＤ部の電位が水平方向で異なっていると、このリセット電位の画素間での誤差は、画素ごとの固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路でも完全に除去することは難しく、結果として、出力信号のノイズ成分となる。このノイズ成分は、出力画像ではシェーディングという形で現れ、固体撮像装置の特性を劣化させる。その結果、固体撮像装置の不良率が増加し、歩留まりを低下させる。これらの問題は、今後、解像度の高精細化に伴う他画素化が進むにつれて、一層顕著に現れてくることが予想される。
【００１１】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、選択行の画素の各々に供給される電圧の均等性の向上を図るとともに、画素駆動配線におけるＩＲドロップの低減を可能にした固体撮像装置および当該固体撮像装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明では、光電変換素子を含む単位画素が、前記光電変換素子の電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電位を受けて信号線に出力する増幅トランジスタと、前記フローティングディフュージョンの電位を制御するリセットトランジスタの少なくとも３つのトランジスタを有し、行列状に配置されてなる画素アレイ部と、前記画素アレイ部の画素列ごとに前記増幅トランジスタおよび前記リセットトランジスタの各ドレインに接続された画素選択配線とを備えた固体撮像装置において、前記画素アレイ部の画素行に平行な端部側に配置された駆動手段から、前記画素選択配線を介して前記単位画素に所定の電位を供給するようにする。
【００１３】
上記構成の固体撮像装置において、駆動手段を画素アレイ部の画素行に平行な端部側に配置することで、選択行の各単位画素と駆動手段の各画素列に対応した出力端との間の距離、即ち選択行の各単位画素から駆動手段までの画素駆動配線の配線長が等しくなる。また、駆動手段には選択行の各単位画素の定電流が加算された形で流れるのではなく、選択行の単位画素個々の定電流が画素列ごとに配線された画素選択配線を介して流れることになる。換言すれば、駆動手段と選択行の各単位画素との間を結ぶ画素駆動配線を流れる電流を効率的に分散させることができる。
【発明の効果】
【００１４】
本発明によれば、選択行の各単位画素から駆動手段までの画素駆動配線の配線長が等しくなるため、駆動手段から選択行の各単位画素に画素駆動配線を介して供給される電圧の均一性を向上できる。また、駆動手段と選択行の各単位画素との間を結ぶ画素駆動配線を流れる電流を効率的に分散させることができるため、画素駆動配線における電圧降下（ＩＲドロップ）を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の一実施形態に係るＭＯＳ型固体撮像装置の構成例を示すブロック図である。図１において、光電変換素子、例えばフォトダイオードＰＤを含む単位画素（画素回路）１１は、ｍ行ｎ列の画素配列に２次元配列されることによって画素アレイ部１２を構成している。この画素アレイ部１２には、画素１１の行列状配列に対して画素行ごとに転送制御線１３−１〜１３−ｍおよびリセット制御線１４−１〜１４−ｍが配線され、画素列ごとに垂直信号線１５−１〜１５−ｎおよび画素駆動配線１６が配線されている。
【００１７】
単位画素（画素回路）１１は、フォトダイオードＰＤ以外に、例えば、転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３の３つのトランジスタを有する画素構成となっている。転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３は、例えばＮｃｈのＭＯＳトランジスタによって構成されている。
【００１８】
この単位画素１１において、フォトダイオードＰＤは、アノード電極が接地されて設けられている。転送トランジスタＱ１１は、ソース電極がフォトダイオードＰＤのカソード電極に、ドレイン電極がＦＤ(Floating Diffusion;フローティングディフュージョン）部に、ゲート電極が転送制御線１３−１〜１３−ｍにそれぞれ接続されており、フォトダイオードＰＤで光電変換して得られる信号電荷（光電子）をＦＤ部に転送する。ここで、ＦＤ部は、寄生容量を持った拡散層である。
【００１９】
増幅トランジスタＱ１２は、ゲート電極がＦＤ部に、ドレイン電極が画素駆動配線１６に、ソース電極が垂直信号線１５−１〜１５−ｎにそれぞれ接続されており、ＦＤ部の電位変化に応じた電圧（リセットレベル／信号レベル）を垂直信号線１５−１〜１５−ｎに出力する。リセットトランジスタＱ１３は、ディープディプレッション型トランジスタであり、ソース電極がＦＤ部に、ドレイン配線が画素駆動配線１６に、ゲート電極がリセット制御線１４−１〜１４−ｍにそれぞれ接続されており、ＦＤ部の電位を画素駆動配線１６によって与えられる電位にリセットする。
【００２０】
画素駆動配線１６としては、例えば、画素１１の上に開口部を形成した状態で金属層を画素アレイ部１２の全面に亘って格子状に張り巡らした全面配線を使用する配線構造が採られている。この全面配線は、遮光膜としての機能をも持つことになる。ただし、画素駆動配線１６の配線構造としては、全面配線に限られるものではない。この画素駆動配線１６には、画素アレイ部１２の画素行に平行な端部側、例えば画素アレイ部１２の上端部側に配置された駆動手段である駆動バッファ１７から、ＦＤ部の電位を電源電位ＶＤＤにリセットする、あるいは出力部のソースフォロアの閾値電圧よりも低い電位に低下させる等の動作を行うためのドレイン電位ＤＲＮが与えられる。
【００２１】
なお、ここでは、３トランジスタの構成の場合を例に挙げたが、画素１１としてはこの構成のものに限られるものではなく、例えば画素を選択する選択トランジスタを有する４トランジスタの構成のものなどを用いることも可能である。
【００２２】
垂直駆動回路１８は、例えばシフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で選択するとともに、選択行の画素１１に対して転送制御線１３−１〜１３−ｍを通して転送信号ＴＲＦを、リセット制御線１４−１〜１４−ｍを通してリセット信号ＲＳＴをそれぞれ与える。ここで、画素１１の行単位での選択は、垂直駆動回路１８での垂直走査に同期して駆動バッファ１７から選択行の画素１１に対して、電源電位ＶＤＤのドレイン電位ＤＲＮが画素駆動配線１６を介して供給されることによって行われる。駆動バッファ１７は、画素１１に対して画素列ごとに画素駆動配線１６を介してドレイン電位ＤＲＮを供給する。
【００２３】
図２に、ドレイン電位ＤＲＮ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示す。垂直走査に同期して画素１１の行単位での選択が行われる。そして、選択行において、リセット信号ＲＳＴが画素１１に与えられることにより、リセットトランジスタＱ１３がオン状態になることによってＦＤ部の電位がドレイン電位ＤＲＮにリセットされ、そのリセット後のＦＤ部の電位がリセットレベルとして増幅トランジスタＱ１２を介して垂直信号線１５−１〜１５−ｎに出力される。その後、転送信号ＲＴＦが画素１１に与えられることによって、フォトダイオードＰＤで光電変換された信号電荷が、転送トランジスタＱ１１がオン状態になることによってＦＤ部に転送され、その転送後のＦＤ部の電位が信号レベルとして増幅トランジスタＱ１２を介して垂直信号線１５−１〜１５−ｎに出力される。
【００２４】
垂直信号線１５−１〜１５−ｎの各一端には、定電流源１９−１〜１９−ｎの各一端がそれぞれ接続されている。定電流源１９−１〜１９−ｎは、ＭＯＳトランジスタを用いた例えばカレントミラー回路によって構成され、画素１１中の増幅トランジスタＱ１２とソースフォロアを構成している。定電流源１９−１〜１９−ｎの各他端は、グランド配線２０に接続されている。このグランド配線２０は、画素１１の行列状配列の行に沿って図の左右方向に配線され、その一端が接地（接地電位ＧＮＤに接続）されている。
【００２５】
垂直信号線１５−１〜１５−ｎの定電流源１９−１〜１９−ｎ側の端部から取り出される信号は、信号処理手段を構成する例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路２１−１〜２１−ｎに供給される。これらＣＤＳ回路２１−１〜２１−ｎは、選択行の各画素１１から出力されるリセットレベルと信号レベルとを取り込み、これらレベルの差を取ることによって１行分の画素の信号を得るとともに、画素１１の固定パターンノイズを除去する処理を行う。
【００２６】
ＣＤＳ回路２１−１〜２１−ｎで信号処理された後の画素の信号は、水平選択スイッチ２２−１〜２２−ｎによって順に選択され、水平信号線２３を通して出力される。水平選択スイッチ２２−１〜２２−ｎは、水平走査回路２４から順に出力される水平走査パルスφＨ１〜φＨｎによって選択駆動される。水平走査回路２４は、例えばシフトレジスタによって構成され、水平選択スイッチ２２−１〜２２−ｎを選択駆動するための水平走査パルスφＨ１〜φＨｎを順に出力する。
【００２７】
水平選択スイッチ２２−１〜２２−ｎによって選択された列の信号が水平信号線２３に読み出され、当該信号に応じて水平信号線２３の電位が変化すると、この信号の電位変化分が出力部２５によって増幅されて出力される。出力部２５としては、ＡＧＣ(Automatic Gain Control)回路やＡ／Ｄ変換回路を含む構成のものでも良い。
【００２８】
上述したように、フォトダイオードＰＤを含み、転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３の少なくとも３つのトランジスタを有する画素構成の単位画素１１が行列状に配置されてなるＭＯＳ型固体撮像装置において、画素アレイ部１２の画素行に平行な例えば上端部側に駆動バッファ１７を配置し、当該駆動バッファ１７から、画素列ごとに配線された画素選択配線１６を介して単位画素１１に所定の電位を供給することによって画素選択を行う構成を採ることにより、次のような作用効果を得ることができる。
【００２９】
すなわち、選択行の各画素１１と駆動バッファ１７の各画素列に対応した出力端との間の距離、即ち選択行の各画素１１から駆動バッファ１７までの画素駆動配線１６の配線長が等しくなるため、駆動バッファ１７から選択行の各画素１１に画素駆動配線１６を介して供給される電圧の均一性を向上できる。
【００３０】
また、駆動バッファ１７には選択行の各画素１１の定電流が加算された形で流れるのではなく、選択行の画素１１個々の定電流が画素列ごとに配線された画素選択配線１６を介して流れることになる。換言すれば、駆動バッファ１７と選択行の各画素１１との間を結ぶ画素駆動配線１６を流れる電流を効率的に分散させることができる。これにより、選択行の画素１１の各々と駆動バッファ１７との間の画素駆動配線１６における電圧降下（ＩＲドロップ）を抑制することができる。
【００３１】
このように、駆動バッファ１７から選択行の各画素１１に供給される電圧（ドレイン電位ＤＲＮ）の均一性を向上できることにより、ＦＤ部のリセット電圧が水平方向の各画素（選択行の各画素）１１で均一になるため、結果として、シェーディングを抑制し、固体撮像装置の特性を向上することができる。
【００３２】
加えて、駆動バッファ１７から画素駆動配線１６を介して供給される電圧のＩＲドロップに伴う減衰が少ないため、駆動バッファ１７から出力される電圧値を同じとした場合、従来よりもＦＤ部のリセット電圧を高くすることができる。これにより、画素１１の出力部、即ちソースフォロアの入力範囲を広くとることができるため、ＦＤ部における電荷−電圧の変換効率の向上を図ることができる。
【００３３】
さらに、増幅トランジスタＱ１２のドレイン電極に与えられるドレイン電位ＤＲＮが均一になるため、ソースフォロアの出力として現れる垂直信号線１５−１〜１５−ｎの信号電圧について、ドレインコンダクタンスによる影響を低減することができる。
【００３４】
これらの結果として、特に３トランジスタの画素構成の単位画素１１を有し、増幅トランジスタＱ１２とリセットトランジスタＱ１３のドレイン電極を画素駆動配線１６に共通に接続し、ＦＤ部の電位を制御することによって画素選択を行うＭＯＳ型固体撮像装置において、駆動バッファ１７から画素駆動配線１６を介して各画素１１に供給するドレイン電位ＤＲＮの不均一性に起因する撮像特性の劣化を大きく改善することができる。これにより、ＭＯＳ型固体撮像装置の不良率が低減し、歩留まりが向上する。
【００３５】
なお、上記実施形態では、駆動バッファ１７を画素アレイ部１２の画素行の平行な一方の端部側、具体的には画素アレイ部１２の上端部側に配置した場合を例に挙げて説明したが、画素アレイ部１２の下端部側に配置、さらには画素アレイ部１２の上下両端部側にそれぞれ配置することも可能である。特に、画素アレイ部１２の上下両端部側に配置することで、駆動バッファ１７から各画素１１に供給される選択行間における電圧の均一性についても、一方側のみに配置する場合に比べて向上できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係るＭＯＳ型固体撮像装置の構成例を示すブロック図である。
【図２】ドレイン電位ＤＲＮ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示すタイミングチャートである。
【図３】本実施形態に係るＭＯＳ型固体撮像装置の画素選択配線の等価回路を示す回路図である。
【図４】従来例に係るＭＯＳ型固体撮像装置の画素選択配線の等価回路を示す回路図である。
【符号の説明】
【００３７】
１１…単位画素、１２…画素アレイ部、１３−１〜１３−ｍ…転送制御線、１４−１〜１４−ｍ…リセット制御線、１５−１〜１５−ｎ…垂直信号線、１６…画素駆動配線、１７…駆動バッファ、１８…垂直駆動回路、２１−１〜２１−ｎ…ＣＤＳ回路、２２−１〜２２−ｎ…水平選択スイッチ、２４…水平走査回路、ＰＤ…フォトダイオード、Ｑ１１…転送トランジスタ、Ｑ１２…増幅トランジスタ、Ｑ１３…リセットトランジスタ
【図１】
2005260790.tif 000003
【図２】
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【図３】
2005260790.tif 000005
【図４】
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