(57)【要約】【課題】外部から静電気等のノイズが混入しても、安定した信号処理が行える電子回路基板を提供すること。【解決手段】φ３．５ビデオ端子４等の外部コネクタから延出しているリード部４ａ，４ｂに静電気対策用のダイオード１６を実装する際に、ダイオード１６を流れる電流の経路が短くなるように、φ３．５ビデオ端子４の上側にダイオード１６を実装するようにする。これにより、ノイズ電流がダイオード１６を流れる間に周囲回路に悪影響を及ぼすことがない。【選択図】図６
2005244061.tif 000002
【特許請求の範囲】
【請求項１】
外部コネクタの信号線と導電接続されたリード部を多層基板の表面から裏面に刺しこむようにして上記外部コネクタが実装された電子回路基板において、
上記リード部を介して入力されるノイズ成分を除去するための対策部材を上記多層基板の表面側に実装したことを特徴とする電子回路基板。
【請求項２】
上記対策部材は複数のツェナーダイオードであり、これら複数のツェナーダイオードは、上記多層基板の表面側に露出した上記リード部に半田付けされることを特徴とする請求項１に記載の電子回路基板。
【請求項３】
上記リード部には、上記対策部材を半田付けするための突起部が設けられていることを特徴とする請求項１に記載の電子回路基板。
【請求項４】
上記外部コネクタには、上記対策部材を収納するための凹部が設けられていることを特徴とする請求項１に記載の電子回路基板。
【請求項５】
上記多層基板には、上記対策部材を収納するための凹部が設けられていることを特徴とする請求項１に記載の電子回路基板。
【請求項６】
上記外部コネクタの背部には、上記対策部材を実装するためのパターンが設けられていることを特徴とする請求項１に記載の電子回路基板。
【請求項７】
外部コネクタの信号線と導電接続されたリード部を多層基板の表面から裏面に刺しこむようにして上記外部コネクタが実装された電子回路基板において、
上記リード部を介して入力されるノイズ成分を除去するための対策部材を具備し、
上記信号線と上記対策部材とで形成される放電経路が最短となるように上記対策部材を上記外部コネクタの周囲に実装したことを特徴とする電子回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路基板に関し、特に信号処理回路が実装された電子回路基板へのノイズ混入対策に関する。
【背景技術】
【０００２】
従来、静電気のようにパルス的な高周波ノイズが信号処理回路に混入すると、回路が誤動作することがある。静電気によるノイズは、高周波・大電圧が瞬間的に印加される特徴があり、回路が想定している信号レベルより遥かに大きなレベルの電圧が印加されると、回路が誤動作したり、ときには破壊したりすることが起こる。更に、このようなノイズは、周囲回路にも悪影響を与える可能性が高い。
【０００３】
このため、ノイズ混入後、回路に入る前にただちにノイズを減衰させるようにすることが好ましい。そこで、例えば特許文献１では、集積回路の入出力端子と電源端子との間に、カソードを共通とした２つのダイオードを挿入することで、静電気保護を行う技術が提案されている。
【特許文献１】特開平５−２６７５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えばノイズとして静電気等が混入した場合は、その影響する経過が特定しにくいので、ダイオードの実装位置が重要となる。しかしながら、特許文献１では、電源と入出力端子との間に実装するというだけで、その具体的な実装位置については触れられていない。近年の機器の小型化傾向により、特に回路が多層基板化されていると、多層基板の内部などでノイズの結合が起こる事があり、対策部材の実装位置を誤ると、基板内部の配線を通じて回路が悪影響を受ける事がある。
【０００５】
本発明は、上記の事情に鑑みてなされたものであり、外部から静電気等のノイズが混入しても、安定した信号処理が行える電子回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明の第１の態様の電子回路基板は、外部コネクタの信号線と導電接続されたリード部を多層基板の表面から裏面に刺しこむようにして上記外部コネクタが実装された電子回路基板において、上記リード部を介して入力されるノイズ成分を除去するための対策部材を上記多層基板の表面側に実装したことを特徴とする。
【０００７】
また、上記の目的を達成するために、本発明の第２の態様の電子回路基板は、外部コネクタの信号線と導電接続されたリード部を多層基板の表面から裏面に刺しこむようにして上記外部コネクタが実装された電子回路基板において、上記リード部を介して入力されるノイズ成分を除去するための対策部材を具備し、上記信号線と上記対策部材とで形成される放電経路が最短となるように上記対策部材を上記外部コネクタの周囲に実装したことを特徴とする。
【０００８】
この第１及び第２の態様によれば、対策部品の実装位置を特定することにより、より安定した信号処理を行うことができる。
【発明の効果】
【０００９】
本発明によれば、外部から静電気等のノイズが混入しても、安定した信号処理が行える電子回路基板を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。  
図１は本発明の一実施形態に係る電子回路基板について説明するためのフロントプロジェクタシステムの内部構成を示すブロック図である。即ち、図１のフロントプロジェクタシステムは、図２に示すように、再生機器１１から入力されたビデオ信号に基づいて、投影レンズ７を介してスクリーン２２上に画像２１を投影するシステムを想定して図示したものである。なお、本一実施形態では、図２において再生機器１１とは再生機器（図１の再生機器１２）が接続された場合に、再生機器１２からも画像投影を行うことができる。
【００１１】
即ち、図１に示すように、フロントプロジェクタ（以下、プロジェクタと称する）２０には異なる２種類のインターフェイスに対応して異なる２種類の外部コネクタが設けられている。ここでは、仮にＤＶＩ（Digital Visual Interface）規格に対応した再生機器１１との接続を行うためのＤＶＩ−Ｉ（Integrated）コネクタ３と、ＤＶＩ規格に対応していない再生機器１２との接続を行うためのφ３．５ビデオ端子４とが設けられているものとするが、外部コネクタであれば、上記したものに限るものではない。ここで、ＤＶＩ規格とは、デジタルビデオ信号伝送用のインターフェイス規格のことである。なお、図１に示すＤＶＩ−Ｉコネクタ３ではデジタルビデオ信号だけでなくアナログビデオ信号も伝送することが可能である。以下、ＤＶＩ−Ｉ（Integrated）コネクタ３及びφ３．５ビデオ端子４を、それぞれコネクタ３及びコネクタ４と称する。
【００１２】
図１に示すように、外部コネクタ３及び外部コネクタ４は、それぞれＣＰＵ１に接続されている。ＣＰＵ１においては、入力されたビデオ信号が外部コネクタ３と外部コネクタ４の何れの外部コネクタからのものであるのかが判定される。その後、何れの外部コネクタから入力されたビデオ信号もデジタルの画像データとしてＣＰＵ１に取り込まれ、取り込まれた画像データに対して、上記判定結果に応じた画像のリサイズ等の加工処理が施される。更に、ＣＰＵ１では、ユーザ設定に従った画像投影を行うために、ユーザ操作によってオンオフされるスイッチ群２の状態を判定し、この判定の結果に応じた画像加工処理も施される。このようにして処理された画像データは、ＣＰＵ１からディスプレイコントロール部５に出力される。
【００１３】
ディスプレイコントロール部５では、入力された画像データに基づいて画像形成部６の制御が行われる。画像形成部６は、液晶やデジタルミラーデバイス（ＤＭＤ）等から構成され、スクリーン２２に投影する画像の制御を行う。ここで、デジタルミラーデバイスは、多数の画素ミラーの集合により構成された素子であり、ディスプレイコントロール部５に制御されて、それぞれの画素ミラーの角度を変更可能である。
【００１４】
また、ＣＰＵ１では、ランプ駆動部８ａを介してランプ８の駆動制御も行われる。ランプ駆動部８ａによってエネルギー供給されたランプ８は、リフレクタ８ｂによって集光された後、ライトガイド９に導かれて画像形成部６に入力される。そして、画像形成部６に入力された光は、所定の方向に偏向された後、投影レンズ７を介してスクリーン２２に投影される。このような作用により画像の投影が行われる。
【００１５】
図３（ａ）は、フロントプロジェクタ内部の、特に外部コネクタ３及び外部コネクタ４付近の拡大図である。即ち、図２に示したフロントプロジェクタ２０の上カバー２０ａを取り外すと、図３（ａ）のようにしてフロントプロジェクタ２０内部の電子回路基板１４上に実装配置された外部コネクタ３及び外部コネクタ４が露出するようになる。ここで、外部コネクタ４を覆うモールド部からは外部コネクタ４内部の信号線と導電接続されたリード部４ａ，４ｂが延出している。このリード部４ａ，４ｂを介して外部コネクタ４は電子回路基板（以下、基板と称する）１４上に挿入実装されている。即ち、リード部４ａ，４ｂを基板１４の表面から裏面に差し込むようにして外部コネクタ４が取り付けられ、基板裏面側に形成されたパターン１５ａ，１５ｂにリード部４ａ，４ｂが半田付けされることで、外部コネクタ４が電子回路基板１４上に実装されている。更に、図３（ｃ）に示すようにパターン１５ａ，１５ｂにはＣＰＵ１への信号線パターンが形成されている。なお、図３（ｃ）に示す何れか一方の信号線は、ＣＰＵ１を介して接地されるようになっている。
【００１６】
ここで、図２に示すように機器の外部に露出した外部コネクタが設けられている場合には、基板１４の表面から裏面まで信号を導く間に、ノイズによって周囲の回路に悪影響を与える事がある。
【００１７】
例として、図４のようなフローチャートに従った投影制御におけるノイズの悪影響について説明する。図４の投影制御において、ＣＰＵ１は、何れかの外部コネクタから信号入力があったか否かを判定する（ステップＳ１）。このステップＳ１の判定において、何れかの外部コネクタから信号入力がある場合には、ステップＳ１をステップＳ２に分岐する。そして、ＣＰＵ１は外部コネクタ３からビデオ信号が入力されているか否かを判定し（ステップＳ２）、外部コネクタ３からビデオ信号が入力されている場合には、外部コネクタ３のビデオ信号を選択し（ステップＳ３）、外部コネクタ３からビデオ信号が入力されていない場合には、外部コネクタ４のビデオ信号を選択する（ステップＳ４）。そして、選択したビデオ信号に基づいて適切な画像加工処理を施した後、画像投影を行う（ステップＳ５）。
【００１８】
その後、ＣＰＵ１は、別の外部コネクタから新たに信号入力があったか否かを判定する（ステップＳ６）。このステップＳ６の判定において、新たに信号入力があった場合には、ステップＳ５をステップＳ６に分岐して新たに入力されたビデオ信号のほうを選択して（ステップＳ７）、再投影を行う（ステップＳ８）。例えば図２に示すように外部コネクタ３に再生機器１１が接続されている状態で、新たに外部コネクタ４に再生機器１２が接続された場合には、再生機器１２から入力されるビデオ信号に基づいて画像投影を行う。
【００１９】
このような仕様では、ユーザが外部コネクタ４を触れる等することで静電気ノイズが外部コネクタ４を介してＣＰＵ１に入力された場合に、ステップＳ６の判定において、外部コネクタ４からの信号入力があったと、誤判定するおそれがある。また、静電気ノイズが混入することにより周囲回路に悪影響を与えるおそれもある。
【００２０】
このような静電気ノイズの対策のために、外部コネクタ４を実装する際に対策部材としてのダイオードを実装する。図５は、外部コネクタ４周辺の電気回路図である。ここで、本一実施形態におけるダイオード１６は、ツェナーダイオードを組み合わせた、ＥＳＤ保護ダイオードと呼ばれる静電気吸収タイプのものである。即ち、図５の回路においては、ダイオード１６の逆耐圧よりも大きな電圧（静電気ノイズ等）が外部コネクタ４を介して入力された場合には、その静電気ノイズ等による電流は、ダイオード１６を介してＧＮＤに放電されるようになっている。
【００２１】
ここで、図６（ａ）のように基板１４の裏面側にダイオード１６を実装してしまうと、静電気ノイズ等による電流は、ダイオード１６を介して図示矢印のようにして流れることになる。即ち、この場合にはリード部４ａ，４ｂとダイオード１６との間で形成される放電経路が長いので、信号線にノイズが混入しやすくなる。
【００２２】
そこで、本一実施形態では、基板裏面のパターンや、多層基板の中間部にある図示しないパターンへの放電電流の影響を低減するために、図６（ｂ）に示すように外部コネクタ４の上部にダイオード１６を実装する。これにより、ダイオード１６への放電電流が図示矢印のようにして流れることになる。即ち、この場合には、放電経路が図６（ａ）に比べて短くなるので、周囲回路への影響を極力防止することができる。また、ダイオード１６を実装する際にも、外部コネクタ４のリード部にダイオード１６のリード部を半田付けすれば良く、チップ部品の実装よりも作業が容易である。
【００２３】
更に、上記したような対策と合わせて、図７のフローチャートで示すような制御を行うことで、上記誤判定をより対策することができる。ここで、図７のフローチャートのステップＳ１１〜ステップＳ１６までの制御は、図５のフローチャートのステップＳ１〜ステップＳ６と同様であるので説明を省略する。図７のフローチャートでは、ステップＳ１６の判定において新たな信号入力があった場合に、ＣＰＵ１は、その信号を検出し（ステップＳ１７）、検出した信号が正常信号であるか否かを判定し（ステップＳ１８）、正常信号である場合にのみ再投影を行うようにする（ステップＳ１９）。なお、ステップＳ１８の正常信号であるか否かの判定は、例えばＣＰＵ１に電圧検出端子を設けておき、この電圧検出端子で検出された電圧が、所定レベルよりも大電圧であるか否かで判定するようにすれば良い。
【００２４】
また、ダイオード１６の実装方法としては、以下に説明する変形例のようにしてもよい。
【００２５】
図８（ａ）は、ダイオード１６の半田付け時における、外部コネクタ４のモールド部への熱ストレスを軽減することが可能なリード部の構成例である。この例では、リード部４ａ，４ｂの上部にダイオード１６の半田付け部としての突起部４０ａ，４０ｂを設けるようにしている。ここで、本一実施形態における外部コネクタのリード部は、図８（ｂ）のようにモールド部の内部で、バネ性を有するバネ部４１ａ，４１ｂを外部コネクタ内部のジャックピンに圧着させるような構造となっているが、この変形例では、半田付け時の熱の一部が突起部４０ａ，４０ｂを介して放熱されるので、半田付け時の熱により、モールド部にダメージを与えてしまう可能性が低減する。
【００２６】
また、図９は、外部コネクタ４のモールド部の下面にダイオード１６を収納するための凹部４２を形成しておき、この凹部４２にダイオード１６を配置して外部コネクタ４と基板１４との間にダイオード１６を実装する例である。この例では図８（ａ）のような突起部が必要なく、スペース的なメリットがある。更に、ダイオードに面実装部品が使用できるので、他の部品と一括でリフローできる。
【００２７】
また、モールド部に凹部を設けることができない場合には、図１０のように、基板１４の上部にダイオード１６を収納するための凹部４３を設けるようにし、基板中間のパターン部にダイオード１６を実装するような構成でもよい。このような構成でも放電経路を短くする事ができる。なお、この例では多層基板の中間パターンを有効に利用している。
【００２８】
更には、図１１のように外部コネクタ４の背部にダイオード１６を実装するパターンを設けるようにしてもよい。ここで、図１１は、外部コネクタ４の上面図である。なお、図１１の場合には、リード部４ａ，４ｂとダイオード１６とを最短のラインで結ぶようにして、放電ループを最短にする必要がある。この例では、面実装タイプの部品が利用でき、工数を削減可能である上、外部コネクタや基板に特殊加工が必要ないというメリットがある。
【００２９】
以上説明したように、本一実施形態によれば、静電気などから回路を保護するダイオードの実装位置を特定して実装するようにしているので、より効果的にノイズの影響を抑制することができる。即ち、本一実施形態によれば、帯電した人が不意に外部コネクタに接触した場合でも回路が誤動作することがない。
【００３０】
以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。例えば、本一実施形態では、プロジェクタの例を説明しているが、本一実施形態の技術は、テレビジョン受像機等にも応用できる。
【００３１】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る電子回路基板について説明するためのフロントプロジェクタシステムの構成を示すブロック図である。
【図２】フロントプロジェクタシステムの外観図である。
【図３】φ３．５ビデオ端子の構成を示す図である。
【図４】ノイズの悪影響について説明するための投影制御のフローチャートである。
【図５】φ３．５ビデオ端子周辺の電気回路図である。
【図６】ダイオードを流れる電流の経路について説明するための図である。
【図７】正常信号の判定を併用した投影制御のフローチャートである。
【図８】ダイオードの実装方法の第１の変形例について示す図である。
【図９】ダイオードの実装方法の第２の変形例について示す図である。
【図１０】ダイオードの実装方法の第３の変形例について示す図である。
【図１１】ダイオードの実装方法の第４の変形例について示す図である。
【符号の説明】
【００３３】
１…ＣＰＵ、２…スイッチ群、３…ＤＶＩ−Ｉコネクタ、４…φ３．５ビデオ端子、４ａ，４ｂ…リード部、５…ディスプレイコントロール部、６…画像形成部、７…投影レンズ、８…ランプ、８ａ…ランプ駆動部、８ｂ…リフレクタ、９…ライトガイド、１１…再生機器、１２…再生機器、１４…電子回路基板、１６…ダイオード、４０ａ，４０ｂ…突起部、４１ａ，４１ｂ…バネ部、４２，４３…凹部
【図１】
2005244061.tif 000003
【図２】
2005244061.tif 000004
【図３】
2005244061.tif 000005
【図４】
2005244061.tif 000006
【図５】
2005244061.tif 000007
【図６】
2005244061.tif 000008
【図７】
2005244061.tif 000009
【図８】
2005244061.tif 000010
【図９】
2005244061.tif 000011
【図１０】
2005244061.tif 000012
【図１１】
2005244061.tif 000013