(57)【要約】【課題】出力信号がデータ内容に依存したジッタ値を軽減できる信号生成回路の提供。【解決手段】信号生成部３４は、基本クロック信号ＣＬＫ１に基づいて生成されその周波数が１／２からなる副クロック信号ＣＬＫ２、これを反転した反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号、Ｌレベル信号をそれぞれ生成する。制御回路３２は、基本クロック信号ＣＬＫ１に同期して入力される入力信号Ｓｉと出力信号Ｓｉとの各レベル、および出力信号Ｓｉと副クロック信号ＣＬＫ２との各レベルを、基本クロック信号ＣＬＫ１の変化時にそれぞれ比較し、この比較結果に従い、予め定めてある副クロック信号、反転副クロック信号、Ｈレベル信号、Ｌレベル信号のうちの１つを選択する制御信号Ｓｃを出力する。出力回路３３は、その制御信号Ｓｃに従って、信号生成部３３が生成する４つの信号のうちの１つを選択的に出力し、これらの各信号を出力信号として出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基本クロック信号に基づいて生成されその周波数が前記基本クロック信号の１／２からなる副クロック信号と、この副クロック信号を反転した反転副クロック信号と、Ｈレベル信号と、Ｌレベル信号と、をそれぞれ生成する信号生成部と、
前記基本クロック信号に同期して入力される入力信号と、出力信号との各レベル、および前記出力信号と前記副クロック信号との各レベルを、前記基本クロック信号の変化時にそれぞれ比較し、この比較結果に従って、予め定めてある前記副クロック信号、前記反転副クロック信号、前記Ｈレベル信号、および前記Ｌレベル信号のうちのいずれか１つを選択する制御信号を出力する制御回路と、
前記制御回路からの制御信号に従って、前記信号生成部で生成される副クロック信号、反転副クロック信号、Ｈレベル信号、およびＬレベル信号のうちのいずれか１つを選択的に出力し、これらの各信号を前記出力信号として出力する出力回路と、
を備えていることを特徴とする信号生成回路。
【請求項２】
前記制御回路は、
前記入力信号と前記出力信号との排他的論理和演算を行う排他的オア回路と、
前記出力信号と前記副クロック信号との論理積演算を行う第１アンド回路と、
前記副クロック信号を反転するインバータと、
前記入力信号と前記インバータの出力との論理積演算を行う第２アンド回路と、
前記第１アンド回路の出力と前記第２アンド回路の出力との論理和演算を行うオア回路と、
を少なくとも備えていることを特徴とする請求項１に記載の信号生成回路。
【請求項３】
前記制御回路は、
前記入力信号を前記クロック信号に同期して記憶する第１Ｄラッチと、
前記出力信号を前記クロック信号に同期して記憶する第２Ｄラッチと、
前記副クロック信号を前記クロック信号に同期して記憶する第３Ｄラッチと、
をさらに含むことを特徴とする請求項２に記載の信号生成回路。
【請求項４】
前記制御回路は、
前記第１排他的オア回路の出力を前記クロック信号に同期して記憶する第４Ｄラッチと、
前記アンド回路の出力を前記クロック信号に同期して記憶する第５Ｄラッチと、
をさらに含むことを特徴とする請求項２に記載の信号生成回路。
【請求項５】
前記出力回路は、４入力１出力のマルチプレクサからなることを特徴とする請求項１乃至請求項４のうちのいずれかに記載の信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に基づき、その入力信号に含まれるジッタが抑圧された信号を生成できる信号生成回路に関するものである。
【背景技術】
【０００２】
高速通信におけるデータ信号などの信号波形はジッタ成分を含むが、このジッタが発生する要因は様々であり、電子回路では、熱雑音、クロストーク、電源ノイズ、回路構成の方法、製造プロセスのばらつきなどが影響する。
また、そのジッタの発生要因は、伝送する信号のパターンに依存する場合や、伝送路による影響などあらゆる要因が考えられる。さらに、高速になるほどいっそう各種の要因が積み重なるため、ジッタを完全に抑圧するのは難しい。
【０００３】
電子回路に関するジッタ成分は、回路設計者の設計方法に依存するが、設計方法は回路設計者の蓄積された経験やノウハウに依存する部分が大きい。
このような背景の下で、例えば高速動作を実現し、アイパターン規格を満足できる信号生成回路が知られている（例えば、特許文献１参照）。
この信号生成回路は、入力信号に基づき入力信号と同相の第１同相信号およびその入力信号と逆相の第１逆相信号をそれぞれ生成する相補信号生成部と、この相補信号生成部が生成する両信号からさらに第２同相信号および第２逆相信号をそれぞれ生成するＭＯＳトランジスタからなるフリップフロップと、このフリップフロップの入力側に設けたＲＣ直列回路と、を備えたものである。
【０００４】
この信号生成回路では、上記のようにＲＣ直列回路を加えることにより、製造プロセスのばらつきに起因してＭＯＳトランジスタのオン抵抗が変化した場合でも、ＲＣ直列回路がそれに対応して負荷が変化するので、信号波形の傾きを一定に保つことができクロスポイントを維持することができる。
【特許文献１】特開２００２−３６８６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、信号波形にはジッタが含まれる要因としては他にもある。その１つに信号波形の時間軸方向のずれがある。この時間軸方向のずれにより、信号波形の立ち上がり立ち下がり時間に関し、設計者は回路内にある増幅器の信号利得を調節することにより、問題がないように設計できる。
しかし、図７に示すように、波形が同じ傾きで変化しても、理想的な波形は波形１１であるが、変化の開始する時刻がずれることにより、立ち上がりが遅い波形１２や、立ち上がりが速い波形１３といったものが発生する可能性がある。このため、極端に立ち上がりの開始が遅れたり早まったりすると、アイパターンの規格を満たすことができなくなる可能性がある。
【０００６】
また、波形の立ち上がり立ち下がりの開始時刻のずれに関しては、単に増幅器の信号利得を調節することによって解決できる問題ではない。
これらの原因として、出力されるデータに依存したジッタが挙げられる。データの内容によっては「０」や「１」の状態が連続してから変化する場合がある。この場合に、時間軸方向のずれというのが生じてしまう。これらを改善するために送信するデータを「０」や「１」ができるだけ連続しないように変調するようにしている。このように、１つのデータを表現するときに、「０」と「１」とがあまり連続して並ばないようにデータ変換しているが、それでもデータによってはジッタが生じてしまうという、不具合がある。
【０００７】
そこで、本発明の目的は、上記の点に鑑み、出力信号は基本クロックの１周期分だけ入力信号に対して遅れるが、入力信号の立ち上がり立ち下がりをその基本クロックに基づいて生成した信号に置き換えることにより出力信号を得るようにし、これにより、出力信号がデータ内容に依存したジッタ値を軽減できる信号生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、基本クロック信号に基づいて生成されその周波数が前記基本クロック信号の１／２からなる副クロック信号と、この副クロック信号を反転した反転副クロック信号と、Ｈレベル信号と、Ｌレベル信号と、をそれぞれ生成する信号生成部と、前記基本クロック信号に同期して入力される入力信号と、出力信号との各レベル、および前記出力信号と前記副クロック信号との各レベルを、前記基本クロック信号の変化時にそれぞれ比較し、この比較結果に従って、予め定めてある前記副クロック信号、前記反転副クロック信号、前記Ｈレベル信号、および前記Ｌレベル信号のうちのいずれか１つを選択する制御信号を出力する制御回路と、前記制御回路からの制御信号に従って、前記信号生成部で生成される副クロック信号、反転副クロック信号、Ｈレベル信号、およびＬレベル信号のうちのいずれか１つを選択的に出力し、これらの各信号を前記出力信号として出力する出力回路と、を備えている。
【０００９】
第２の発明は、第１の発明において、前記制御回路は、前記入力信号と前記出力信号との排他的論理和演算を行う排他的オア回路と、前記出力信号と前記副クロック信号との論理積演算を行う第１アンド回路と、前記副クロック信号を反転するインバータと、前記入力信号と前記インバータの出力の論理積演算を行う第２アンド回路と、前記第一アンド回路の出力と前記第２アンド回路の出力との論理和演算を行うオア回路と、を少なくとも備えている。
【００１０】
第３の発明は、第２の発明において、前記制御回路は、前記入力信号を前記クロック信号に同期して記憶する第１Ｄラッチと、前記出力信号を前記クロック信号に同期して記憶する第２Ｄラッチと、前記副クロック信号を前記クロック信号に同期して記憶する第３Ｄラッチと、をさらに含んでいる。
第４の発明は、第２の発明において、前記制御回路は、前記第１排他的オア回路の出力を前記クロック信号に同期して記憶する第４Ｄラッチと、前記アンド回路の出力を前記クロック信号に同期して記憶する第５Ｄラッチと、をさらに含んでいる。
【００１１】
第５の発明は、第１乃至４の発明うちのいずれかの発明において、４入力１出力のマルチプレクサからなる。
以上のような構成からなる本発明は、出力信号は基本クロック信号の１周期分だけ入力信号に対して遅れるが、入力信号の立ち上がり立ち下がりをその基本クロック信号に基づいて生成した信号に置き換えることにより出力信号を得ることができる。
【００１２】
このため、本発明によれば、出力信号がデータ内容に依存したジッタ値を軽減できる信号生成回路が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の信号生成回路の実施形態の構成について、図１〜図３を参照して説明する。
この信号生成回路に係る実施形態は、図１に示すように、制御回路３２と、出力回路３３と、信号生成部３４と、基本クロック信号発生回路３５と、を備えている。
基準クロック信号発生回路３５は、制御回路３２および信号生成部３４などに供給する基準クロック信号ＣＬＫ１（図４（Ａ）参照）を発生する回路であり、発振周波数の安定化などが図れる水晶発振回路などからなる。
【００１４】
信号生成部３４は、基準クロック信号発生回路３５からの基準クロック信号ＣＬＫ１を分周してその周波数が基準クロック信号のＣＬＫ１の１／２からなる副クロック信号ＣＬＫ２と（図４（Ｅ）参照）、その副クロック信号ＣＬＫ２を反転した図４（Ｆ）に示すような反転副クロック信号（／ＣＬＫ２）とを生成し、この両信号を出力回路３３に供給するとともに、副クロック信号ＣＬＫ２を制御回路３２に供給するようになっている。
【００１５】
また、信号生成部３４は、図４（Ｇ）に示すようなＨレベルからなるＨレベル信号（Ｈ）を生成するとともに、図４（Ｈ）に示すようなＬレベルからなるＬレベル信号（Ｌ）を生成し、この両信号を出力回路３３に供給するようになっている。
制御回路３２は、基本クロック信号ＣＬＫ１に同期して入力される入力信号Ｓｉと出力回路３３から出力される出力信号Ｓｏとの各レベル、およびその出力信号Ｓｏと信号生成部３４からの副クロック信号ＣＬＫ２との各レベルを、基本クロック信号ＣＬＫ１の変化時にそれぞれ比較するようになっている。
【００１６】
さらに、制御回路３２は、その比較結果に従い、予め定めてある信号生成部３４の発生する副クロック信号ＣＬＫ２、反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号（Ｈ）、およびＬレベル信号（Ｌ）のうちのいずれか１つを選択する２ビットからなる制御信号Ｓｃを、出力回路３３に出力するようになっている。この制御回路３２の動作をまとめたものが、図５の示す表である。
【００１７】
出力回路３３は、制御回路３２からの選択信号Ｓｃに従い、信号生成部３４で生成される副クロック信号ＣＬＫ２、反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号（Ｈ）、およびＬレベル信号（Ｌ）のうちのいずれか１つを選択的に出力し、これらの各信号を出力信号Ｓｏとして出力するようになっている。
この出力回路３３は、図２に示すように、４入力１出力からなるマルチプレクサで構成されている。
【００１８】
次に、制御回路３２の具体的な構成について、図３を参照して説明する。
この制御回路３２は、図３に示すように、記憶回路７０〜７２と、インバータ６５と、排他的オア回路６６と、アンド回路６７、６８と、オア回路６９を備えている。
記憶回路７０は、出力回路３３からの出力信号Ｓｏを記憶して出力するＤラッチである。すなわち、記憶回路７０は、基本クロック信号ＣＬＫ１が立ち下がったときに、入力されている出力信号Ｓｏの値を出力し、それ以外のときは、入力されている出力信号Ｓｏの値に関係なく記憶されている値を出力する。
【００１９】
記憶回路７１は、入力信号Ｓｉを記憶して出力するＤラッチである。また、記憶回路７２は、信号生成部３４で生成される副クロック信号ＣＬＫ２を記憶して出力するＤラッチである。
インバータ６５は、記憶回路７２から出力される副クロック信号ＣＬＫ２を反転し、その反転出力をアンド回路６７に出力するようになっている。
【００２０】
排他的オア回路６６は、記憶回路７１から出力される入力信号Ｓｉと、記憶回路７０から出力される出力信号Ｓｏとの排他的論理和演算を行い、制御信号Ｓｃの上位ビットのデータとして出力するようになっている。
アンド回路６７は、記憶回路７１から出力される入力信号Ｓｉと、インバータ６５から出力との論理積演算を行い出力する。
【００２１】
アンド回路６８は、記憶回路７０から出力される出力信号Ｓｏと、記憶回路７２から出力される副クロック信号ＣＬＫ２との論理積演算を行い出力する。
オア回路６９は、アンド回路６７の出力と、アンド回路６８の出力との論理和演算を行い、その結果をＳｃの下位ビットのデータとして出力するようになっている。
ここで、インバータ６５、排他的オア回路６６、アンド回路６７、６８とオア回路６９からなる組み合わせ論理回路は、次の（１）式および（２）式が成立する形であれば、図３に示すものとは別のものでも良い。
Ｓｃ１＝（／Ｓｉ）×Ｓｏ＋Ｓｉ×（／Ｓｏ）・・・（１）
Ｓｃ２＝（／Ｓｉ）×ＣＬＫ２×Ｓｏ＋Ｓｉ×（／ＣＬＫ２）×Ｓｏ＋Ｓｉ×ＣＬＫ２×Ｓｏ＋Ｓｉ×（／ＣＬＫ２）×（／Ｓｏ）・・・（２）
ここで、Ｓｃ１は排他的オア回路６６の出力であり、Ｓｃ２はオア回路６９の出力である。また、（１）（２）式中の「×」は論理積の演算記号であり、「＋」の論理和の演算記号である。
【００２２】
このように、図３に示すような構成からなる制御回路３２によれば、記憶回路７０〜７２を入力側に配置するようにしたので、記憶回路がない場合に比べて論理素子のスイッチング回数を低減することができる。
次に、このような構成からなる実施形態の動作の一例について、図１〜図５を参照して説明する。
【００２３】
この例では、図４（Ａ）（Ｂ）に示すように、基本クロック信号ＣＬＫ１の立ち上がりに同期して入力信号Ｓｉが制御回路３２に入力されるものとする。また、制御回路３２は、基本クロック信号ＣＬＫ１の立ち下がりに同期して入力信号Ｓｉと出力回路３３の出力信号Ｓｏを比較するものとする。なお、この両者のタイミングは、逆であってもかまわない。
【００２４】
いま、図４に示すように時刻ｔ１において、基本クロック信号ＣＬＫ１が立ち上がると（図４（Ａ）参照）、制御回路３２に入力される入力信号Ｓｉが「０」から「１」に立ち上がる（図４（Ｂ）参照）。
ここで、「０」は信号のレベルが「Ｌレベル」であることを意味し、「１」は信号のレベルが「Ｈレベル」であることを意味し、以下の説明では同様とする。
【００２５】
図４に示すように時刻ｔ２において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、入力信号Ｓｉと出力回路３３から出力される出力信号Ｓｏとの各レベル、およびその出力信号Ｓｏと信号生成部３４からの副クロック信号ＣＬＫ２との各レベルを、それぞれ比較する。
さらに、制御回路３２は、その比較結果に従い、予め定めてある信号生成部３４の発生する副クロック信号ＣＬＫ２、反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号（Ｈ）、およびＬレベル信号（Ｌ）のうちのいずれか１つを選択する２ビットからなる制御信号Ｓｃを、出力回路３３に出力する（図５参照）。
【００２６】
次に、この制御回路３２による制御信号Ｓｃの生成の過程について、図３および図５を参照して具体的に説明する。
時刻ｔ２では、記憶回路７１から出力される入力信号Ｓｉは「１」、記憶回路７０から出力される出力信号Ｓｏは「０」であり（図４（Ｂ）（Ｃ）参照）、この両信号が排他的オア回路６６に入力される。この両信号はレベルが異なるので、排他的オア回路６６の出力は「１」となり、これが制御信号Ｓｃの上位ビットになる。
【００２７】
一方、時刻ｔ２では、記憶回路７０から出力される出力信号Ｓｏは「０」、記憶回路７２から出力される信号生成部３４からの副クロック信号ＣＬＫ２は「１」であり（図４（Ｃ）（Ｅ）参照）、この両信号がアンド回路６８に入力される。この両信号はレベルが異なるので、アンド回路６８の出力は「０」となる。
また、記憶回路７２から出力される信号生成部３４からの副クロック信号ＣＬＫ２は「１」であり（図４（Ｅ）参照）、この出力はインバータ６５で反転され「０」となる。このインバータ６５からの出力と、記憶回路７１から出力される入力信号Ｓｉは「１」であり（図４（Ｂ）参照）、この両信号がアンド回路６７に入力される。この両信号はレベルが異なるので,アンド回路６７の出力は「０」となる。
【００２８】
このため、オア回路６９の出力は「０」となる。この結果、制御回路３２から出力される２ビットの制御信号Ｓｃ「１０」となり、これが図１または図２に示す出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「１０」に従い、信号生成部３４が生成する反転副クロック信号（／ＣＬＫ２）を選択して出力する（図４（Ｆ）の太線を参照）。
【００２９】
このような制御回路３２の動作をまとめると図５に示すようになり、上記の時刻ｔ２における動作は図５の（６）段目に相当する。
次に時刻ｔ３において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「１」、出力信号Ｓｏは「１」であり、その両信号は同じである。また、出力信号Ｓｏは「１」、副クロック信号ＣＬＫ２は「０」であり、その両者は異なる（図５の（７）段目参照）。
【００３０】
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「０１」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「０１」に従い、信号生成部３４が生成するＨレベル信号（Ｈ）を選択して出力する（図４（Ｇ）の太線および図５の（７）段目参照）。
次に、時刻ｔ４において、基本クロック信号ＣＬＫ１が立ち上がると、制御回路３２に入力される入力信号Ｓｉが「１」から「０」に立ち下がる（図４（Ｂ）参照）。
【００３１】
さらに、時刻ｔ５において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「０」、出力信号Ｓｏは「１」であり、その両信号は異なる。また、出力信号Ｓｏは「１」、副クロック信号ＣＬＫ２は「１」であり、その両者は同じである（図５の（４）段目参照）。
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「１１」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「１１」に従い、信号生成部３４が生成する副クロック信号ＣＬＫ２を選択して出力する（図４（Ｅ）の太線および図５の（４）段目参照）。
【００３２】
次に、時刻ｔ６において、基本クロック信号ＣＬＫ１が立ち上がると、制御回路３２に入力される入力信号Ｓｉが「０」から「１」に立ち上がる（図４（Ｂ）参照）。
さらに、時刻ｔ７において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「１」、出力信号Ｓｏは「０」であり、その両信号は異なる。また、出力信号Ｓｏは「０」、副クロック信号ＣＬＫ２は「０」であり、その両者は同じである（図５の（５）段目参照）。
【００３３】
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「１１」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「１１」に従い、信号生成部３４が生成する副クロック信号ＣＬＫ２を選択して出力する（図４（Ｅ）の太線および図５の（５）段目参照）。
次に、時刻ｔ８において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「１」、出力信号Ｓｏは「１」であり、その両信号は同じである。また、出力信号Ｓｏは「１」、副クロック信号ＣＬＫ２は「１」であり、その両者は同じである（図５の（８）段目参照）。
【００３４】
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「０１」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「０１」に従い、信号生成部３４が生成するＨレベル信号（Ｈ）を選択して出力する（図４（Ｇ）の太線および図５の（８）段目参照）。
次に、時刻ｔ９において、基本クロック信号ＣＬＫ１が立ち上がると、制御回路３２に入力される入力信号Ｓｉが「１」から「０」に立ち下がる（図４（Ｂ）参照）。
【００３５】
さらに、時刻ｔ１０において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「０」、出力信号Ｓｏは「１」であり、その両信号は異なる。また、出力信号Ｓｏは「１」、副クロック信号ＣＬＫ２は「１」であり、その両者は同じである（図５の（４）段目参照）。
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「１１」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「１１」に従い、信号生成部３４が生成する副クロック信号ＣＬＫ２を選択して出力する（図４（Ｅ）の太線および図５の（４）段目参照）。
【００３６】
次に、時刻ｔ１１において、基本クロック信号ＣＬＫ１が立ち下がると、制御回路３２は、上記と同様な比較を行う。このときには、入力信号Ｓｉは「０」、出力信号Ｓｏは「０」であり、その両信号は同じである。また、出力信号Ｓｏは「０」、副クロック信号ＣＬＫ２は「０」であり、その両者は同じである（図５の（１）段目参照）。
このため、制御回路３２から出力される２ビットの制御信号Ｓｃ「００」となり、これが出力回路３３に供給される。出力回路３３は、その制御信号Ｓｃ「００」に従い、信号生成部３４が生成するＬレベル信号（Ｌ）を選択して出力する（図４（Ｈ）の太線および図５の（１）段目参照）。
【００３７】
次に、図１に示す制御回路３２の変形例について、図６を参照して説明する。
この制御回路３２Ａは、図６に示すように、図３に示す入力側に配置した記憶回路７０〜７２を省略し、これに代えて出力側に記憶回路８１、８２を配置するようにしたものである。
記憶回路８１は、基本クロック信号ＣＬＫ１に同期して排他的オア回路６６の出力信号を記憶するＤラッチからなる。また、記憶回路８２、基本クロック信号ＣＬＫ１に同期してオア回路６９の出力信号を記憶するＤラッチからなる。
【００３８】
なお、制御回路３２Ａのインバータ６５と、排他的オア回路６６と、アンド回路６７、６８と、オア回路６９からなる組み合わせ論理回路の構成は、図３に示す構成と同様であるので、同一符号を付してその説明は省略する。
以上説明したように、本発明の実施形態によれば、出力信号Ｓｉは基本クロック信号ＣＬＫ１の１周期分だけ入力信号Ｓｉに対して遅れるが、入力信号Ｓｉの立ち上がり立ち下がりをその基本クロックＣＬＫ１に基づいて生成した副クロック信号ＣＬＫ２などに置き換えることにより出力信号Ｓｉを得ることができる。
【００３９】
このため、この実施形態によれば、出力信号Ｓｉがデータ内容に依存したジッタ値を軽減することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の信号生成回路の実施形態の構成を示すブロックである。
【図２】図１に示す出力回路の具体例を示す図である。
【図３】図１に示す制御回路の具体的な構成を示す回路図である。
【図４】この実施形態の動作時における各部の波形例を示す波形図である。
【図５】制御回路の動作を説明する図である。
【図６】図１に示す制御回路の他の構成からなる具体例の回路図である。
【図７】従来技術の不具合を説明する図である。
【符号の説明】
【００４１】
３２・・・制御回路、３３・・・出力回路、３４・・・信号生成部、３５・・・基本クロック信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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