(57)【要約】【課題】サンプリング位置を最適にする為に、サンプリングクロックを単純に速くするのでは、ＰＬＬ等で高速のクロックを作成することになり、ＰＬＬ周辺にノイズが混入することがあり、ノイズの影響により、クロックランイン信号とスライスレベルの比較に、悪い影響を与えることがあったり、消費電力が増大すると言った問題点があった。【解決手段】入力信号をクロックによってサンプリングするサンプリング回路と、前記サンプリング回路の前記サンプリング点の前又は後のサンプリング結果に基づいて所望のサンプリングタイミングで前記入力信号がサンプリングされているか否かを判定する識別回路を備え、該識別回路の出力信号に応じて、前記サンプリング回路のサンプリング点を変化させる。【選択図】図１
2005244708.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をクロックによってサンプリングするサンプリング部と、
前記サンプリング回路の前記サンプリング点の前又は後のサンプリング結果に基づいて所望のサンプリングタイミングで前記入力信号がサンプリングされているか否かを判定する識別回路とを備え、
該識別回路の出力信号に応じて、前記サンプリング回路のサンプリング点を変化させたことを特徴するサンプリング回路。
【請求項２】
前記識別回路は、前記サンプリング点の前又は後のサンプリング結果がＨ又はＬであることをカウントするカウンタを備えることを特徴とする請求項１記載のサンプリング回路。
【請求項３】
第１クロック信号を分周し、第１サンプリング信号を作成する分周回路と、
入力信号を前記第１サンプリング信号によりサンプリングする第１サンプリング部と、
入力信号を第１クロック信号により、サンプリングする第２サンプリング部と、
該第２サンプリング部のサンプリング結果に基づいて、前記入力信号が所望のサンプリングタイミングでサンプリングされているか否かを判定する識別回路を備え、
該識別回路の出力信号に応じて、前記第２サンプリング回路のサンプリング点を変化させたことを特徴するサンプリング回路。
【請求項４】
前記識別回路は、奇数段のシフトレジスタを備え、
入力信号のサンプリングタイミングを前又は後又は変化させないことを特徴する請求項１乃至３記載のサンプリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリング回路に関するもので、例えばヨーロッパ地域のＴＶ放送にて以前よりＶＴＲの自動録画調整、放送局の認識等を可能とする、ＶＰＳ（Ｖｉｄｅｏ  Ｐｒｏｇｒａｍ  Ｓｙｓｔｅｍ）、ＰＤＣ（Ｐｒｏｇｒａｍ  Ｄｅｌｉｖｅｒｙ  Ｃｏｎｔｒｏｌ）等のデータが垂直帰線期間に重畳された入力信号を基準電圧とレベル比較するものであり、特に垂直帰線期間に重畳された放送信号の中から、ＶＰＳ、ＰＤＣといったデータ信号を抜き取る際に使用するレベル比較器などに用いられるのに好適なサンプリング回路に関する。
【背景技術】
【０００２】
近年、サンプリング回路を用いた応用技術として、図３に示すブロック図の様に、Ｄ／Ａコンバータを使ったレベル比較器が提案されている。図３のレベル比較器では、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（変換回路）３０、コンパレータ（比較回路）４０とを有している。
【０００３】
タイミング発生回路１０は、映像信号に含まれる所定の垂直同期信号ＶＳｙｎｃおよび水平同期信号ＨＳｙｎｃから、制御回路２０を動作可能とするためのＤ／Ａ制御許可信号を生成する「ＬＯＷ」から「ＨＩＧＨ」となる。Ｄ／Ａ制御許可信号が生成されることによって制御回路２０は動作可能（Ｄ／Ａ制御可能）となる。なおタイミング発生回路１０はタイマー７０を有しており、Ｄ／Ａ制御許可信号が「ＬＯＷ」から「ＨＩＧＨ」となるタイミングは、タイマー７０によって調整される。
【０００４】
制御回路２０は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値（ＣＭＰ出力）のサンプリングを行うサンプリング回路を備えており、サンプリング結果に応じて、一定の値の差をもって増加または減少するデジタル信号をＤ／Ａコンバータ３０にデジタル値を出力する。
【０００５】
サンプリング回路に用いられるサンプリングの周波数は入力されるクロックの数倍（例えば４倍）となるように設定される。
【０００６】
Ｄ／Ａコンバータ３０を使ったレベル比較器では、Ｄ／Ａコンバータ３０に設定されたデジタル値に応じて、スライスレベルとなるアナログ信号を作成し、作成されたスライスレベルを用いて、送信されてくる映像信号との比較を行っている。
【０００７】
Ｄ／Ａコンバータ３０に設定されるデジタル値は、微調整が可能であり、クロックランイン信号に何らかの原因でチューニングがずれた場合には、デジタル値を増減させることで、映像信号に含まれるクロックランイン信号を正確に分離できるといったメリットがある。
【０００８】
しかし、デジタル値を増減するには、クロックランイン信号と、スライスレベルの比較結果を、クロックランイン信号の周波数の整数倍クロックでサインプリングし、クロックランイン信号が大きければ、スライスレベルを増加させ、逆に、クロックランイン信号が小さければ、スライスレベルを減少させる処理を行っている。
【０００９】
また、特許文献１には、映像信号をデジタル信号に変換する際に、マルチスキャンによる水平走査周波数の変化にかかわらず１水平走査当たりのサンプリングクロックの数を一定にするサンプリング回路に関する技術が記載されている。
【特許文献１】特開平９−１５４０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図４に示すのは、入力される映像信号のビットレートに同期したサンプリングクロックとして、入力データの検出に用いている。図４に示す例では、入力データのビット幅の４分の１周期であるクロックをサンプリングクロックとして、入力データの検出に用いた場合の具体的な例であり、入力データとサンプリングクロックとが完全に同期している。
【００１１】
図５に示した入力される映像信号のビットレートに同期したサンプリングクロックとして、データの検出に用いた場合には、入力される映像信号と、サンプリングクロックの間で、何らかの原因で誤差が生じた場合には、データの検出するタイミングの同期が徐々にずれてしまい、誤ったデータを検出してしまうと言った問題点があった。
【００１２】
また、誤差を少なくする為に、サンプリングクロックを速くする手法をとった場合には、ＰＬＬ等で、高速のクロックを作成することになり、ＰＬＬ周辺からノイズが混入することがあり、ノイズの影響により、クロックランイン信号とスライスレベルの比較に、悪い影響を与えることがあったり、消費電力が増大すると言った問題点があった。
【課題を解決するための手段】
【００１３】
本発明に係る主たる発明は、入力信号をクロックによってサンプリングするサンプリング回路と、前記サンプリング回路の前記サンプリング点の前又は後のサンプリング結果に基づいて所望のサンプリングタイミングで前記入力信号がサンプリングされているか否かを判定する識別回路を備え、該識別回路の出力信号に応じて、前記サンプリング回路のサンプリング点を変化させたことを特徴する。
【００１４】
また、本発明の他の特徴は、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１５】
本発明によれば、サンプリング点の前又は後のサンプリング結果に基づいて所望のサンプリングタイミングで入力信号がサンプリングされているか否かを判定する識別回路を備えることで、識別回路の出力信号に応じて、サンプリング回路のサンプリング点を変化させることが出来、サンプリング点の最適な位置に修正できるといった利点があげられる。
【００１６】
また、識別回路は、サンプリング点の前又は後のサンプリング結果がＨ又はＬであることをカウントするカウンタを備えることで、サンプリング点を高精度に修正することが出来る。
【発明を実施するための最良の形態】
【００１７】
本発明の詳細を図面に従って具体的に説明する。図１は本発明のサンプリング回路を内蔵するレベル比較器を示すブロック図である。同図に示す様に当該レベル比較器は、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（変換回路）３０、コンパレータ（比較回路）４０とを有している。図１に示す当該レベル比較器は、図３で示したタイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（変換回路）３０、コンパレータ（比較回路）４０と同等の動作を行う。
【００１８】
また、制御回路２０は、シフトレジスタ２１、レジスタ２２、オーバーフロー検知回路２３、判定回路２４、リセット回路２５、可変分周クロック発生回路２６、デジタル値出力回路２７で構成されている。
【００１９】
コンパレータ４０からの信号をシフトレジスタ２１において、クロックを用いてサンプリングを行う。シフトレジスタ２１は５段シフトレジスタであり、５個の連続したデータを保持することが出来る。オーバーフロー検知回路２３は、クロックを用いて、４カウントする毎に、オーバーフロー信号を発生し、シフトレジスタ２１に蓄えられたデータをレジスタ２２に出力し、レジスタ２２はデータを保持する。保持されたデータを判定回路２４が判定を行う。ＨレベルとＬレベルの数に応じて、可変分周クロック発生回路２６を制御し、実際にデータを取り込む４分周クロックのサンプリング位置を補正し、最適なサンプリング位置とすることが出来る。
【００２０】
以下、制御回路２０の詳細内部のブロック図を示す図２を用いて実施例を説明する。図２に示されたシフトレジスタ２１は、５段のシフトレジスタである。コンパレータ４０からの出力は、シフトレジスタ２１の初段のフリップフロップ（ＦＦ）２１０に入力され、クロックの立ち上がり毎に、ＦＦ２１０→ＦＦ２１１→ＦＦ２１２→ＦＦ２１３→ＦＦ２１４にシフトされる。オーバーフロー検知回路２３は、５進カウンタであり、４分周クロックの立ち上がりをスタートにして、クロック毎に、カウントアップされ、０００ｈ（０）→００１ｈ（１）→０１０ｈ（２）→０１１ｈ（３）→１００ｈ（４）となり、１００ｈ（４）となった時点で、オーバーフローを示すフラグとして、オーバーフロー信号を、「ＬＯＷ」→「ＨＩＧＨ」とする。
【００２１】
オーバーフロー信号は、レジスタ２２に入力されており、ＦＦ２２０、ＦＦ２２１、ＦＦ２２２、ＦＦ２２３、ＦＦ２２４のデータをラッチするタイミング信号として使用される。従って、オーバーフロー検知回路２３のオーバーフローを示すフラグにより、シフトレジスタ２１に保持されているデータをレジスタ２２に移行させる。図２の結線から明らかの様に、ＦＦ２１０のデータはＦＦ２２０に保持され、ＦＦ２１１のデータはＦＦ２２１に保持され、ＦＦ２１２のデータはＦＦ２２２に保持され、ＦＦ２１３のデータはＦＦ２２３に保持され、ＦＦ２１４のデータはＦＦ２２４に保持される。ここで、シフトレジスタ２１は、５段のシフトレジスタであるが、オーバーフロー検知回路は、４進カウンタであるため、常に、シフトレジスタ２１に保持されたデータのうち、ＦＦ２１０に保持されたデータは、次回のオーバーフローする時点では、ＦＦ２１４に保持されている。
【００２２】
オーバーフロー検知回路からのオーバーフロー信号が、「ＬＯＷ」→「ＨＩＧＨ」となるタイミングで、シフトレジスタ２１から、レジスタ２２に５ビットのデータが出力される。
【００２３】
判定回路２４は、シフトレジスタ２１から、レジスタ２２に５ビットのデータが出力されたデータを見ることが出来、前記５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝２：３又は、「１」：「０」＝３：２の場合は、コンパレータがデータをラッチするタイミングは、大きくずれていることは無く、可変分周クロック発生回路２６において、クロック調整をする必要はないと判断出来る。
【００２４】
しかし、前記５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝１：４、「１」：「０」＝４：１、「１」：「０」＝０：５、「１」：「０」＝５：０の場合は、コンパレータがデータをラッチするタイミングは、適当とは言えず、可変分周クロック発生回路２６において、クロック調整をする必要があると判断出来る。
【００２５】
調整する場合は、可変分周クロック発生回路２６において、供給されるクロックを４分周して、４分周クロックを作成しており、供給されるクロックの１サイクル分、早めるか、遅らせる処理を行う。
【００２６】
具体的なタイミング動作について、図４、図５、図６を用いて説明を行う。
【００２７】
図４は入力データの取り込みタイミングが正常な場合を示す。図４では、供給されたくクロックから、４分周を行い、４分周クロックを作成して、４分周クロックを用いて、コンパレータ４０からの入力データを取り込みタイミングとして用いている。クロックランイン信号が入力された場合には、コンパレータ４０からの入力データは、「ＨＩＧＨ」の「ＬＯＷ」の割合は、５０：５０になっており、入力データの取り込むタイミングは、図４で示される様に、入力データのほぼ中央で、入力データを取り込み、取り込みデータとすることが望ましい。図４で示された波形では、入力データに対して、４分周クロック（データ取り込みクロック）が同期しており、入力データのほぼ中央で、入力データをラッチしている。４分周クロックの立ち上がりと同時から、クロックをサンプリングとした５連続のデータを取得する。この状態では、５連続のデータは、「１」と「０」の比率が、「１」：「０」＝３：２であることが分かる。
【００２８】
図５は入力データの取り込みタイミングが外れた場合を示す。図５では、入力データに対して、４分周クロック（データ取り込みクロック）の同期が外れて、誤データを取り込んでいる。同期がずれた場合には、入力データを取り込むタイミングは、中央から徐々に外れて行き、やがて入力データの変化点に近づき、数サイクル後には、誤データを取り込むことになる。図５で示された誤データ取り込みは、４分周クロック（データ取り込みクロック）と、入力データとの同期のズレから発生しており、前記５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝４：１となった時点で、４分周クロックを補正することが望ましい。
【００２９】
図６では、前記５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝４：１となった時点で、４分周クロックを補正した具体的な事例を説明する。
【００３０】
Ａ区間において、クロックにより、５ビットのデータをサンプリングする。この５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝４：１となっており、「１」の方が多くなっている。４分周クロックの入力データの取り込み位置が早くなっており、クロック１サイクル分遅らせる処理を行うと良い。１クロック遅らせることで、図５で発生した誤データの取り込みが、図６では、発生しないことが分かる。図６の処理では、１クロックを遅らせたが、逆に５ビットのデータにおいて、「１」と「０」の比率が、「１」：「０」＝１：４となれば、１クロック早める処理を行う。
【００３１】
判定回路２４で、判定される５ビットのデータは、供給されるクロックの中で、最も早いクロックを用いることが良く、データの取り込みが４分周クロックを用いる場合には、５ビットによる判別が望まれ、８分周クロックを用いる場合には、９ビットによる判別が望まれる。分周の数に１ビット足し、奇数とするには理由がある。偶数では、ちょうど半分になる場所が存在し、本来は許容される範囲内のわずかなズレでも、敏感に判定してしまい、入力データを取り込むクロックを１サイクル毎に修正する事態となり、本来の補正する目的を遂行することが出来ない事態となる。
【００３２】
奇数を用いた場合には、ちょうど半分になる場所が存在せず、ある程度の幅を持った中間付近の値で判定している。中間付近で多少誤差あっても、修正しない範囲を設けている。
【００３３】
判定回路２４は入力データの取り込みタイミングが正しい位置か判定を行う。判定回路２４と可変分周クロック発生回路２６は、２ビットの制御信号によって接続されており、２ビットの制御の信号は、早める（０、０）、変えない（１、０）、（０、１）、遅らせる（１、１）といった３種類の状態を示している。
【００３４】
図７は、可変分周クロック発生回路２６の内部であり、４分周カウンタ２６１、タイミング制御回路２６２、セレクタ２６３、デコーダ２６４により構成されている。
【００３５】
可変分周クロック発生回路２６内部において、４分周カウンタ２６１からは、０乃至３までのカウント値が出力信号（図７のΦ）として出力されている。
【００３６】
タイミング制御回路２６２は、４分周カウンタ２６１からカウント値である出力信号（図７のΦ）に応じて、カウント値が「０」の時だけ、Ｈレベルとなる出力信号（図７のΦ０）、カウント値が「１」の時だけ、Ｈレベルとなる出力信号（図７のΦ１）、カウント値が「２」の時だけ、Ｈレベルとなる出力信号（図７のΦ２）、カウント値が「３」の時だけ、Ｈレベルとなる出力信号（図７のΦ３）を作成し、４種類の４分周クロックを出力する。
【００３７】
判定回路２４からの制御信号がデコーダ２６４に入り、セレクタ２６３を制御する。セレクタ２６３は、早める状態の場合には、１クロック早い周期のクロックに選択を変更し、変えない場合には、そのままのクロックを維持し、遅らせる場合には、１クロック遅い周期のクロックに選択を変更する。
【００３８】
この制御により、判定回路２４からの制御信号の状態によって、４分周クロックを１サイクル早めたり、１サイクル遅らせたりすることが可能となる。
【００３９】
早めたり、遅らせたりすることが可能な４分周クロックを用いて、図２のＦＦ２８はＣＭＰ出力をラッチする。ＣＭＰ出力をラッチした結果が１ならば、スライスレベルが低いと判断され、デジタル値出力回路２７は、Ｄ／Ａコンバータ３０に設定するデジタル値を前回より上昇させる。
【００４０】
逆に、ラッチした結果が０ならば、スライスレベルが高いと判断され、デジタル値出力回路２７は、Ｄ／Ａコンバータ３０に設定するデジタル値を前回より下降させる。
【００４１】
本実施例では、４分周クロックの立ち上がりから、クロックを５連続でサンプリングしたが、このタイミングは、立下りを用いて、判定して良い。
【００４２】
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明によるレベル比較器である。
【図２】本発明による制御回路２０の内部ブロック図である。
【図３】従来のレベル比較器である。
【図４】データの取り込みタイミングが正常な場合を示す波形図である。
【図５】データの取り込みタイミングが外れた場合を示す波形図である。
【図６】本発明による動作を説明する波形図である。
【図７】本発明によるデジタル値出力回路２７の内部ブロック図である。
【符号の説明】
【００４４】
１０  タイミング発生回路、２０  制御回路、３０  Ｄ／Ａコンバータ、４０  コンパレータ、２１  シフトレジスタ、２２  レジスタ、２３  オーバーフロー検知回路、２４  判定回路、２５  リセット回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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