(57)【要約】【課題】コンタクトホールによる補助容量の面積の縮小が抑止される液晶表示素子及びそれを備えた液晶プロジェクタを提供する。【解決手段】絶縁基板１０と、複数のソース線１５ａ及び複数の容量線４と、各ソース線１５ａ及び容量線４のいずれにも沿うようにマトリクス状に配設された複数の画素電極１８と、複数の画素電極１８のそれぞれに対応して設けられたＴＦＴ２０及び容量電極６と、を備え、ＴＦＴ２０は、ソース線１５ａ及び画素電極１８よりも絶縁基板１側の層に配置され、ソース線１５ａ及び画素電極１８のそれぞれに第１及び第２コンタクトホール１４，１７を介して接続され、容量電極６は、容量線４よりも液晶層７０側の層で且つＴＦＴ２０よりも絶縁基板１側の層に配置され、容量線４との間で補助容量を構成すると共にＴＦＴ２０に第３コンタクトホール８を介して電気的に接続されている。【選択図】図１
2005091495.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板と、該アクティブマトリクス基板に対向する対向基板と、それらの両基板に挟持された液晶層と、を備えた液晶表示素子であって、
上記アクティブマトリクス基板は、
絶縁基板と、
上記絶縁基板上に相互に並行に延びるように設けられた複数のソース線と、
上記絶縁基板上に相互に並行に延びるように設けられた複数の容量線と、
上記各ソース線及び上記各容量線のいずれにも沿うように配列して全体としてマトリクスを構成するように配設された複数の画素電極と、
上記複数の画素電極のそれぞれに対応するように設けられた薄膜トランジスタ及び容量電極と、
を備え、
上記薄膜トランジスタは、それに対応した上記ソース線及び上記画素電極よりも絶縁基板側の層に配置され、該ソース線及び該画素電極のそれぞれに第１及び第２コンタクトホールを介して接続され、
上記容量電極は、それに対応した上記容量線よりも液晶層側の層で且つ上記薄膜トランジスタよりも絶縁基板側の層に配置され、該容量線との間で補助容量を構成すると共に該薄膜トランジスタに第３コンタクトホールを介して電気的に接続されていることを特徴とする液晶表示素子。
【請求項２】
請求項１に記載された液晶表示素子において、
上記アクティブマトリクス基板は、上記容量線よりも絶縁基板側の層に上記複数のソース線の延びる方向に対して直交する方向に配列した上記複数の画素電極の端辺に沿って相互に並行に延びるように設けられた複数のゲート線をさらに備え、
上記薄膜トランジスタは、上記ソース線とゲート線との交差部分から該ソース線の延びる方向又はゲート線の延びる方向に延びるように形成され、上記ゲート線に電気的に接続されたゲート電極を有し、
上記複数の容量線は、上記ゲート電極の延びる方向に対して直交する方向に延びるように設けられていることを特徴とする液晶表示素子。
【請求項３】
請求項２に記載された液晶表示素子において、
上記画素電極及び上記薄膜トランジスタを接続する第２コンタクトホールと該薄膜トランジスタ及び上記容量電極を接続する第３コンタクトホールとが同一位置に位置付けられていることを特徴とする液晶表示素子。
【請求項４】
請求項３に記載された液晶表示素子において、
上記画素電極と上記薄膜トランジスタとの間の第２コンタクトホールに、該薄膜トランジスタを覆うように形成された引出電極が設けられていることを特徴とする液晶表示素子。
【請求項５】
請求項１乃至４のいずれかに記載された液晶表示素子を備えることを特徴とする液晶プロジェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板を備えた液晶表示素子に関し、特に液晶プロジェクタに係るものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示素子は、近年、小型化及び高精細化され、液晶プロジェクタ用の液晶ライトバルブとして広く利用されている。かかる液晶表示素子では、スイッチング素子である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）の耐光性の向上と、画像の最小単位である画素の高開口率化とが求められている。
【０００３】
ここで、ＴＦＴの耐光性の向上は、ＴＦＴのチャネル領域への入射光によるチャネル領域内の光励起に起因するリーク電流の発生を抑止するために必要である。画素の高開口率化は、液晶表示素子の小型化に伴って各画素の表示（透過）領域の面積、つまり、開口面積が縮小することによって、画像表示が暗くなることを抑止するために必要である。
【０００４】
そこで、ＴＦＴの耐光性の向上及び画素の高開口率化を図る手段として、特許文献１及び２に記載されているような手段がとられている。
【０００５】
以下に、図面を用いてＴＦＴの耐光性の向上及び画素の高開口率化の向上を図る手段を具体的に説明する。
【０００６】
図１０は、特許文献１に開示されている液晶表示素子の等価回路図である。図１１は、その液晶表示素子のアクティブマトリクス基板３０の画素領域を拡大した平面模式図である。図１２（ａ）は、図１１中のＡ−Ａ’断面における断面模式図である。図１２（ｂ）は、図１１中のＢ−Ｂ’断面における断面模式図である。
【０００７】
このアクティブマトリクス基板３０では、複数のゲート線２と、複数のソース線１５ａとが互いに直交するように設けられ、その各交差部分にＴＦＴ２０が配設されている。そして、複数のゲート線２と並行に複数の容量線４が設けられている。これにより、容量線４と画素電極１８との間に補助容量Ｃｓが、液晶容量Ｃｌｃと電気的に並列に構成されている。
【０００８】
また、アクティブマトリクス基板３０には、ガラス基板１上にＴＦＴ２０に重なるように下部遮光膜２’が設けられている。そして、その下部遮光膜２’の上に第１層間絶縁膜３を介してＴＦＴ２０及びゲート線２が設けられている。また、ＴＦＴ２０を構成する半導体膜９のドレイン電極領域９ｄに、容量線４と対向する部分が容量電極となる中継層６ａが接続されている。そして、その中継層６ａに画素電極１８が接続されている。同じく半導体膜９のソース電極領域９ｃには、ソース線１５ａが接続されている。なお、中継層６ａは、ＴＦＴ２０を覆うように設けられている。
【０００９】
液晶表示素子は、このような構成のアクティブマトリクス基板３０と、アクティブマトリクス基板３０と対向すると共に共通電極を有する対向基板と、それらの両基板間に挟持された液晶層と、を備えている。
【００１０】
この液晶表示素子において、画像を表示する際には、所定のゲート線２にゲート信号を送り、そのゲート線２に接続されているＴＦＴ２０をオン状態にし、同時にソース線１５ａからソース信号を送り、ソース電極（ソース電極領域９ｃ）及びドレイン電極（ドレイン電極領域９ｄ及び中継層６ａ）を介して、画素電極１８に所定の電荷を書き込むことにより、画素電極１８と共通電極との間で電位差が生じ、液晶層からなる液晶容量及び補助容量に所定の電圧が印加される。そして、その印加電圧によって液晶層の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。
【００１１】
この液晶表示素子では、ＴＦＴ２０の上層側にある中継層６ａと、ＴＦＴ２０の下層側にある下部遮光膜２とによって、ＴＦＴ２０の上層側及び下層側からチャネル領域９ａに入射する光が遮断され、ＴＦＴ２０の耐光性が向上している。また、中継層６ａが、上述のような遮光膜としての機能と、補助容量の容量電極としての機能とを併せ持つため、画素の高開口率化が図られている。
【特許文献１】特開２００２−２１５０６４号公報
【特許文献２】特開２００２−４９０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、高開口率化及び耐光性の向上のために、各配線及び電極等が多層に積層した構造をとると、それらの間を接続するコンタクトホール（例えば、図１２中の２２ａ，２２ｂ及び２２ｃ）の個数が増えることになる。このため、これらのコンタクトホールによって、各配線及び電極が形成できる領域に制限ができてしまうという問題がある。
【００１３】
具体的には、図１１及び１２に示すように、容量線４は、画素電極１８と中継層６ａとを接続するコンタクトホール２２ｃとの接触を避けるために、スペースＳ１及びＳ２’が必要であり、また、ＴＦＴ２０のソース電極領域９ｃとソース線１５ａとを接続するコンタクトホール２２ｂとの接触を避けるため、スペースＳ２が必要である。このため、補助容量の形成できる面積がスペースＳ１、Ｓ２及びＳ２’を考慮する分だけ小さくなってしまうという問題がある。
【００１４】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、コンタクトホールによる補助容量の面積の縮小が抑止される液晶表示素子及びそれを備えた液晶プロジェクタを提供することにある。
【課題を解決するための手段】
【００１５】
本発明の液晶表示素子は、アクティブマトリクス基板と、該アクティブマトリクス基板に対向する対向基板と、それらの両基板に挟持された液晶層と、を備えた液晶表示素子であって、上記アクティブマトリクス基板が、絶縁基板と、上記絶縁基板上に相互に並行に延びるように設けられた複数のソース線と、上記絶縁基板上に相互に並行に延びるように設けられた複数の容量線と上記各ソース線及び上記各容量線のいずれにも沿うように配列して全体としてマトリクスを構成するように配設された複数の画素電極と、上記複数の画素電極のそれぞれに対応するように設けられたＴＦＴ及び容量電極と、を備え、上記ＴＦＴが、それに対応した上記ソース線及び上記画素電極よりも絶縁基板側の層に配置され、該ソース線及び該画素電極のそれぞれに第１及び第２コンタクトホールを介して接続され、上記容量電極が、それに対応した上記容量線よりも液晶層側の層で且つ上記ＴＦＴよりも絶縁基板側の層に配置され、該容量線との間で補助容量を構成すると共に該ＴＦＴに第３コンタクトホールを介して電気的に接続されていることを特徴とする。
【００１６】
上記の構成によれば、ＴＦＴの液晶層側の層に、第１コンタクトホールを介してＴＦＴに接続されたソース線が、第２コンタクトホールを介してＴＦＴに接続された画素電極が、それぞれ設けられ、ＴＦＴの絶縁基板側の層に、第３コンタクトホールを介してＴＦＴに接続された容量電極と、容量線とが設けられ、容量電極と容量線との間で補助容量が構成されている。そのため、補助容量と、第１コンタクトホール及び第２コンタクトホールとが、互いにＴＦＴを挟んで反対側に位置することになり、接触することのない位置関係になる。これにより、コンタクトホールによる補助容量の面積の縮小を抑止することができる。
【００１７】
本発明の液晶表示素子は、上記アクティブマトリクス基板が、上記容量線よりも絶縁基板側の層に上記複数のソース線の延びる方向に対して直交する方向に配設した上記複数の画素電極の端辺に沿って相互に並行に延びるように設けられた複数のゲート線をさらに備え、上記ＴＦＴが、上記ソース線とゲート線との交差部分から該ソース線の延びる方向又はゲート線の延びる方向に延びるように形成され、上記ゲート線に電気的に接続されたゲート電極を有し、上記複数の容量線が、上記ゲート電極の延びる方向に対して直交する方向に延びるように設けられていてもよい。
【００１８】
上記の構成によれば、ゲート電極が、ソース線の延びる方向に形成された場合には、容量線がゲート線に沿って設けられることになる。そのため、容量線がゲート線の直上に配置されることになり、容量線の配置によるソース線の延びる方向の画素の開口率の低下が抑止される。また、ゲート電極が、ゲート線の延びる方向に形成された場合には、容量線がソース線に沿って設けられることになる。そのため、容量線がソース線の直下に配置されることになり、容量線の配置によるゲート線の延びる方向の画素の開口率の低下が抑止される。
【００１９】
本発明の液晶表示素子は、上記画素電極及び上記ＴＦＴを接続する第２コンタクトホールと該ＴＦＴ及び上記容量電極を接続する第３コンタクトホールとが同一位置に位置付けられていてもよい。
【００２０】
上記の構成によれば、画素電極及びＴＦＴを接続する非透過領域の第２コンタクトホールとＴＦＴ及び上記容量電極を接続する非透過領域の第３コンタクトホールとが同一位置にある。そのため、コンタクトホールによる非透過領域の面積を小さくすることができるので、画素の開口率の低下が抑止される。
【００２１】
本発明の液晶表示素子は、上記画素電極と上記ＴＦＴとの間の第２コンタクトホールに、該ＴＦＴを覆うように形成された引出電極が設けられていてもよい。
【００２２】
上記の構成によれば、引出電極がＴＦＴを覆うように設けられているので、ＴＦＴに液晶層側から入射する光を遮断することができる。これにより、光によるリーク電流の発生が抑止される。
【００２３】
以上のような液晶表示素子は、大光量下で使用され、各画素当たりの面積の小さい液晶プロジェクタにおいて、特にその効果が有効に発揮される。
【発明の効果】
【００２４】
本発明によれば、ＴＦＴの液晶層側の層に、第１コンタクトホールを介してＴＦＴに接続されたソース線が、第２コンタクトホールを介してＴＦＴに接続された画素電極が、それぞれ設けられ、ＴＦＴの絶縁基板側の層に、第３コンタクトホールを介してＴＦＴに接続された容量電極と、容量線とが設けられ、容量電極と容量線との間で補助容量が構成されている。そのため、補助容量と、第１コンタクトホール及び第２コンタクトホールとが互いに、ＴＦＴを挟んで反対側に位置することになり、接触することのない位置関係になる。これにより、コンタクトホールによる補助容量の面積の縮小が抑止される。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は、以下の実施形態に限定されるものではなく、他の構成であってもよい。
【００２６】
《発明の実施形態１》
以下に本発明の実施形態１に係る液晶表示素子及びそれを備えた液晶プロジェクタについて説明を行う。
【００２７】
図１は、本発明の実施形態１に係る液晶表示素子１００の断面構造を示す。図２は、液晶表示素子１００を構成するアクティブマトリクス基板５０ａの画素領域を拡大して示す。図３（ａ）は、図２中のＡ−Ａ’断面の断面模式図である。図３（ｂ）は、同じくＢ−Ｂ’断面の断面模式図である。図３（ｃ）は、同じくＣ−Ｃ’断面の断面模式図である。
【００２８】
この液晶表示素子１００は、アクティブマトリクス基板５０ａと、それに対向するように設けられた対向基板６０と、それら両基板５０ａ、６０の間に挟持されるように設けられた液晶層７０と、を備えている。
【００２９】
アクティブマトリクス基板５０ａは、相互に並行に延びるように設けられた複数のゲート線２と、それらのゲート線２に直交する方向に相互に並行に延びるように設けられた複数のソース線１５ａと、ゲート線２及びソース線１５ａの各々の交差部分に設けられたＴＦＴ２０と、各ＴＦＴ２０に対応して一対のゲート線２及びソース線１５ａで囲われる表示領域に設けられた画素電極１８と、を有する。
【００３０】
また、アクティブマトリクス基板５０ａは、絶縁基板１上に、第１層間絶縁膜３、容量絶縁膜５、第２層間絶縁膜７、ゲート絶縁膜１０、第３層間絶縁膜１３及び第４層間絶縁膜１６が順に積層された多層積層構造となっている。
【００３１】
絶縁基板１と第１層間絶縁膜３との層間には、ゲート線２が設けられている。
【００３２】
第１層間絶縁膜３と容量絶縁膜５との層間には、容量線４がゲート線２と直交する方向に延びるように、且つ、ソース線１５ａに重なるように設けられている。また、この容量線４は、ゲート線２の延びる方向に突出部を有しており、ＴＦＴ２０に重なるように設けられている。
【００３３】
容量絶縁膜５と第２層間絶縁膜７との間には、容量線４と重なるように容量電極６が設けられている。
【００３４】
第２層間絶縁膜７とゲート絶縁膜１０との間には、ＴＦＴ２０を構成する半導体膜９が設けられている。この半導体膜９は、後述するゲート電極１２の対応部分にチャネル領域９ａを、そのチャネル領域９ａの両側部分にＬＤＤ領域９ｂを、そのＬＤＤ領域９ｂの外側の領域にソース電極領域９ｃ及びドレイン電極領域９ｄを、それぞれ有している。さらに、ドレイン電極領域９ｄは第３コンタクトホール８を介して容量電極６に接続されている。
【００３５】
ゲート絶縁膜１０と第３層間絶縁膜１３との層間には、ＴＦＴ２０のゲート電極１２がゲート線２の延びる方向に延びるように設けられている。このゲート電極１２は、第４コンタクトホール１１を介してゲート線２に接続されている。この場合、容量線４がソース線１５ａの延びる方向にソース線１５ａに重なるように設けられているので、画素の開口率に制約されずに、容量線４から十分なスペースＳ３を保持して第４コンタクトホール１１を設けることができる。これにより、容量線４の配置によるゲート線２の延びる方向（図２中の左右方向）の画素の開口率の低下が抑止される。
【００３６】
第３層間絶縁膜１３と第４層間絶縁膜１６との層間には、ソース電極領域９ｃに第１コンタクトホール１４を介して接続され、ＴＦＴ２０を覆うようにソース線１５ａが設けられている。
【００３７】
さらに、第４層間絶縁膜１６上には、第２コンタクトホール１７を介してドレイン電極領域９ｄに接続された画素電極１８が設けられ、その画素電極１８上には、配向膜１９が設けられている。なお、第２コンタクトホール１７と第３コンタクトホール８とは、同一位置に位置付けられている。そのため、第２コンタクトホール１７及び第３コンタクトホール８による非透過領域が互いに重なることになり、画素の非透過領域の面積を小さくすることができるので、画素の開口率の低下が抑止される。
【００３８】
対向基板６０は、絶縁基板１’上に、カラーフィルタ層（不図示）、ブラックマトリクス（不図示）、オーバコート層（不図示）、共通電極２１及び配向膜１９’が順に積層された多層積層構造になっている。
【００３９】
液晶層７０は、電気光学特性を有するネマチック液晶材料から構成されている。
【００４０】
この液晶表示素子１００は、各画素電極１８ごとに１つの画素が構成されており、各画素において、ゲート線２からゲート信号が送られてＴＦＴ２０をオン状態になったときに、ソース線１５ａからソース信号が送られてソース電極領域９ｃ、ドレイン電極領域９ｄを介して、画素電極１８に所定の電荷を書き込まれ、画素電極１８と共通電極２１との間で電位差が生じることになり、液晶層７０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧によって液晶層７０の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。
【００４１】
本発明の液晶表示素子１００によれば、ＴＦＴ２０の液晶層７０側の層に、第１コンタクトホール１４を介してＴＦＴ２０に接続されたソース線１５ａが、第２コンタクトホール１７を介してＴＦＴ２０に接続された画素電極１８が、それぞれ設けられ、ＴＦＴ２０の絶縁基板１側の層に、第３コンタクトホール８を介してＴＦＴ２０に接続された容量電極６と、容量線４とが設けられ、容量電極６と容量線４との間で補助容量が構成されている。そのため、補助容量と、第１コンタクトホール１４及び第２コンタクトホール１７とが、互いにＴＦＴ２０を挟んで反対側に位置することになり、接触することのない位置関係になる。これにより、コンタクトホールによる補助容量の面積の縮小を抑止することができる。
【００４２】
次に、本発明の実施形態１に係る液晶表示素子１００の製造方法について説明する。
【００４３】
＜アクティブマトリクス基板作製工程＞
図４は、図２中のＡ−Ａ’断面におけるアクティブマトリクス基板５０ａの製造工程の前半を示し、図５は、その製造工程の後半を示す断面模式図である。なお、図５（ｃ）については、図５（ａ）と同じ工程における図２中のＢ−Ｂ’断面を示す。
【００４４】
まず、石英ガラス基板等の絶縁基板１上に、ＣＶＤ（Chemical Vapor Deposition）法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１００ｎｍ程度）及びタングステンシリサイド膜（厚さ１００ｎｍ程度）を順に成膜した後、フォトリソグラフィ技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成してゲート線２を形成する。
【００４５】
なお、ゲート線２は、クロム、タングステン、モリブデン、タンタル及びチタン等の金属単体、それらの金属の合金又はシリサイド、それらの金属のシリサイドとその下層に形成されたポリシリコン膜との積層膜（すなわち、ポリサイド）で構成されていてもよい。
【００４６】
次いで、ゲート線２上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ４００ｎｍ程度）を成膜し、図４（ａ）に示すように第１層間絶縁膜３を形成する。
【００４７】
次いで、第１層間絶縁膜３上に、ＣＶＤ法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１００ｎｍ程度）及びタングステンシリサイド膜（厚さ１００ｎｍ程度）を順に成膜した後、ＰＥＰ技術によりパターン形成して容量線４を形成する。
【００４８】
なお、容量線４は、ゲート線２と同様に、クロム、タングステン、モリブデン、タンタル及びチタン等の金属単体、それらの金属の合金又はシリサイド、それらの金属のシリサイドとその下層に形成されたポリシリコン膜との積層膜（すなわち、ポリサイド）で構成されていてもよい。
【００４９】
次いで、容量線４上の基板全体に、減圧ＣＶＤ法によりＨＴＯ膜（High Temperature Oxide）と呼ばれるシリコン酸化膜（厚さ４０ｎｍ程度）を成膜して容量絶縁膜５を形成する。
【００５０】
なお、容量絶縁膜５としてＨＴＯ膜（シリコン酸化膜）の代わりに、比誘電率の高い薄膜、例えば、窒化シリコン膜、酸化窒化シリコン膜、タンタル酸化膜、チタン酸バリウム・ストロンチウム膜（ＢＳＴ、Barium Strontium Titanate）、ハフニウム酸化膜、ランタン酸化膜、プラセオジム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜等の高誘電率膜の単層、それらの高誘電率膜と薄いシリコン酸化膜との積層膜、又は、それらの高誘電率膜からなる積層膜を用いることにより、容量絶縁膜５の単位面積当たりの蓄電容量を向上させることができる。
【００５１】
次いで、容量絶縁膜５上に、ＣＶＤ法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１００ｎｍ程度）を順に成膜した後、ＰＥＰ技術によりパターン形成して図４（ｂ）に示すように容量電極６を形成する。
【００５２】
次いで、容量電極６上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ４００ｎｍ程度）を成膜し、図４（ｃ）に示すように第２層間絶縁膜７を形成する。
【００５３】
次いで、第２層間絶縁膜７の容量電極６に対応する部分をエッチング除去して、第３コンタクトホール８を形成する。
【００５４】
次いで、原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用いて、減圧ＣＶＤ法又はプラズマＣＶＤ法により、アモルファスシリコン膜（厚さ４５ｎｍ程度）を成膜した後、窒素雰囲気中で６００℃２４時間程度の加熱処理を行い、ポリシリコン膜に変成する。その後、ＰＥＰ技術によりパターン形成して半導体膜９を形成する。これにより、図４（ｄ）に示すように、半導体膜９が第３コンタクトホール８を介して容量電極６に接続される。
【００５５】
なお、半導体膜９を、減圧ＣＶＤでポリシリコン膜を蒸着させて形成してもよい。この場合、必要に応じてシリコン原子をイオン注入してポリシリコン膜を非晶質化させた後、６００℃程度での加熱処理によって多結晶化させてもよい。さらには、アモルファスシリコン膜、又は、ポリシリコン膜に、レーザアニール処理を行って結晶性を向上させてもよい。
【００５６】
次いで、半導体膜９上の基板全体に、減圧ＣＶＤ法によりＨＴＯ膜（High Temperature Oxide）と呼ばれるシリコン酸化膜（厚さ８０ｎｍ程度）を成膜してゲート絶縁膜１０を形成する。なお、ＨＴＯ膜の代わりに、原料ガスとしてＴＥＯＳ（Tetraethoxysilane）を用いてプラズマＣＶＤ法によって形成されるシリコン酸化膜を成膜してもよい。
【００５７】
次いで、第１層間絶縁膜３、容量絶縁膜５、第２層間絶縁膜７及びゲート絶縁膜１０の積層膜のゲート線２に対応する部分をエッチング除去して、第４コンタクトホール１１を形成する。
【００５８】
次いで、ゲート絶縁膜１０上に、ＣＶＤ法により、リンがドープされたポリシリコン膜（厚さ１５０ｎｍ程度）及びタングステンシリサイド膜（厚さ１５０ｎｍ程度）を順に成膜した後、図５（ａ）に示すように、ＰＥＰ技術によりパターン形成してゲート電極１２を形成する。これにより、図５（ｃ）に示すように、ゲート電極１２が第４コンタクトホール１１を介してゲート線２に接続される。
【００５９】
なお、ゲート電極１２は、リンがドープされたポリシリコン膜の単層膜でもよく、ゲート線２及び容量線４と同様に、クロム、タングステン、モリブデン、タンタル及びチタン等の金属単体、それらの金属の合金又はシリサイド、それらの金属のシリサイドとその下層に形成されたポリシリコン膜との積層膜（すなわち、ポリサイド）で構成されていてもよい。
【００６０】
次いで、ゲート電極１２をマスクとして半導体膜４にリンを１×１０13ｃｍ-2程度注入する。
【００６１】
次いで、ゲート電極１２を覆うようにレジストを塗布し、そのレジストをマスクとしてリンを３×１０15ｃｍ-2程度注入する。これらのリンの注入により、半導体膜９のゲート電極１２の下層側に対応する部分にはチャネル領域９ａが、その外側のレジストに被覆されている部分には相対的に少量のリンを注入したＬＤＤ領域９ｂが、そのＬＤＤ領域９ｂの両側には、相対的に多量のリンを注入したソース電極領域９ｃ及びドレイン電極領域９ｄが、それぞれ形成される。
【００６２】
次いで、ゲート電極１２上の基板全体に、原料ガスとしてＴＥＯＳを用いて、プラズマＣＶＤ法により、シリコン酸化膜（厚さ５００ｎｍ程度）を成膜し、第３層間絶縁膜１３を形成する。
【００６３】
次いで、ゲート絶縁膜１０及び第３層間絶縁膜１３の積層膜のソース電極領域９ｃに対応する部分をエッチング除去して第１コンタクトホール１４を形成する。
【００６４】
次いで、第３層間絶縁膜１３上の基板全体に、ＣＶＤ法により、チタン／タングステン膜（厚さ１５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン／タングステン膜（厚さ１００ｎｍ程度）を順に成膜した後、図５（ｂ）に示すように、ＰＥＰ技術によりパターン形成してソース線１５ａを形成する。これにより、ソース線１５ａが第１コンタクトホール１４を介してソース電極領域９ｃに接続される。
【００６５】
次いで、ソース線１５ａ上の基板全体に、原料ガスとしてＴＥＯＳを用いて、プラズマＣＶＤ法により、シリコン酸化膜（厚さ８００ｎｍ程度）を成膜して、第４層間絶縁膜１６を形成する。
【００６６】
次いで、第４層間絶縁膜１６のドレイン電極領域９ｄ（第３コンタクトホール８）に対応する部分をエッチング除去して第２コンタクトホール１７を形成する。
【００６７】
次いで、第４層間絶縁膜１６上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成して画素電極１８を形成する。これにより、図３（ａ）に示すように、画素電極１８が第２コンタクトホール１７を介してドレイン電極領域９ｃに接続される。
【００６８】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９を形成する。
【００６９】
以上のようにして、本発明を構成するアクティブマトリクス基板５０ａを作製することができる。
【００７０】
＜対向基板作製工程＞
絶縁基板１’上に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成してブラックマトリクスを形成する。
【００７１】
次いで、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層を形成する。
【００７２】
次いで、カラーフィルタ層上の基板全体に、１μｍ程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。
【００７３】
次いで、オーバコート層上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜して共通電極２０を形成する。
【００７４】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９’を形成する。
【００７５】
以上のようにして、本発明を構成する対向基板６０を作製することができる。
【００７６】
＜液晶表示素子製造工程＞
アクティブマトリクス基板５０ａ上に印刷法により、熱硬化性樹脂からなるシール部を形成し、対向基板６０を貼り合わせた後、両基板５０ａ及び６０間に減圧法により液晶材料を注入して封止し、液晶層７０を形成する。
【００７７】
以上のようにして、本発明の液晶表示素子１００を製造することができる。
【００７８】
図９は、本発明の液晶プロジェクタ２００の概略構成図である。
【００７９】
この液晶プロジェクタ２００は、リフレクター２５と、光源２６と、集光レンズ２７、本発明の液晶表示素子１００と、投写レンズ２８と、スクリーン２９と、を備えている。
【００８０】
リフレクター２５は、その表面に反射膜が設けられ、光源２６から出た光を効率よく集めて集光レンズ２７に入れるものである。
【００８１】
この液晶プロジェクタ２００は、画像を表示する際には、光源２６から出た光を集光レンズ２７を介して液晶表示素子１００に入れて、上述のように液晶表示素子１００によって画像を作り出して、その画像を投写レンズ２８を介してスクリーン２９に投影することにより、その拡大された画像がスクリーン２９上に表示するように構成されている。
【００８２】
なお、本実施形態では、液晶プロジェクタ２００として単板式の液晶プロジェクタを例示しているが、カラーフィルタ層を除いて液晶表示素子１００を構成すれば、３板式の液晶プロジェクタにも適用することができる。
【００８３】
この液晶プロジェクタ２００は、本発明の液晶表示素子１００により構成されているので、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。
【００８４】
《発明の実施形態２》
以下に本発明の実施形態２に係る液晶表示素子について説明を行う。
【００８５】
図６は、本発明の実施形態２に係る液晶表示素子を構成するアクティブマトリクス基板５０ｂの画素領域を拡大して示す。
【００８６】
このアクティブマトリクス基板５０ｂでは、容量線４がゲート線２に沿って重なるように設けられていると共に、ゲート電極１２がソース線１５ａの延びる方向に延びるように設けられている。そのため、画素の開口率に制約されずに、容量線４から十分なスペースＳ３’を持たせて第４コンタクトホール１１を設けることができる。これにより、容量線４の配置によるソース線１５ａの延びる方向（図６中の上下方向）の画素の開口率の低下が抑止される。
【００８７】
なお、その他の構成については実施形態１と同様であり、同一の符号で示し、詳細な説明は省略する。
【００８８】
本発明の実施形態２に係る液晶表示素子の製造方法については、容量線４及びゲート電極１２を構成する金属薄膜のパターンの形状をそれぞれ変更すればよいだけであり、その他の構成要素の製造方法については実施形態１と同様であり、その詳細な説明は省略する。
【００８９】
《発明の実施形態３》
以下に本発明の実施形態３に係る液晶表示素子について説明を行う。
【００９０】
図７は、本発明の実施形態３に係る液晶表示素子を構成するアクティブマトリクス基板５０ｃの画素領域を拡大して示す。図８（ａ）は、図７中のＡ−Ａ’断面の断面模式図である。図８（ｂ）は、同じくＢ−Ｂ’断面の断面模式図である。図８（ｃ）は、同じくＣ−Ｃ’断面の断面模式図である。
【００９１】
このアクティブマトリクス基板５０ｃは、第３層間絶縁膜１３と第４層間絶縁膜１６との層間に、ソース電極領域９ｃに第１コンタクトホール１４を介して接続され、ＴＦＴ２０を覆うように設けられたソース線１５ａと、ドレイン電極領域９ｄに第５コンタクトホール１５ｃを介して接続され、ＴＦＴ２０を覆うようにソース線１５ａから離間して設けられた引出電極１５ｂと、を備えている。これにより、引出電極１５ｂがＴＦＴ２０を覆うように設けられているので、ＴＦＴ２０に液晶層７０側から入射する光を遮断することができる。これにより、光によるリーク電流の発生が抑止される。
【００９２】
なお、その他の構成については実施形態１と同様であり、同一の符号で示し、詳細な説明は省略する。
【００９３】
本発明の実施形態３に係る液晶表示素子の製造方法については、ソース線１５ａを構成する金属薄膜のパターンの形状を変更すればよいだけであり、その他の構成要素の製造方法については実施形態１と同様であり、その詳細な説明は省略する。
【００９４】
また、本発明の実施形態３に係る液晶表示素子は、実施形態１に係る液晶表示素子の構成に引出電極１５ｂを適用したものであるが、実施形態２の構成に引出電極１５ｂを適用したものであってもよい。
【００９５】
さらに、本発明の実施形態２又は３に係る液晶表示素子を備えた液晶プロジェクタ２００は、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。
【産業上の利用可能性】
【００９６】
以上説明したように、本発明の液晶表示素子は、コンタクトホールによる補助容量の面積の低下が抑止されると共に、光によるリーク電流の発生が抑止され、画素の開口率を高めることができるので、大光量下で使用され、各画素当たりの面積の小さい液晶表示素子を有する液晶プロジェクタ等について有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施形態１に係る液晶表示素子１００の断面模式図である。
【図２】本発明の実施形態１に係るアクティブマトリクス基板５０ａの平面模式図である。
【図３】本発明の実施形態１に係るアクティブマトリクス基板５０ａを示し、（ａ）は図２中のＡ−Ａ’断面における、（ｂ）は図２中のＢ−Ｂ’断面における、（ｃ）は図２中のＣ−Ｃ’断面における模式図である。
【図４】本発明の実施形態１に係るアクティブマトリクス基板５０ａの製造工程の前半を示す模式図である。
【図５】本発明の実施形態１に係るアクティブマトリクス基板５０ａの製造工程の後半を示す模式図である。
【図６】本発明の実施形態２に係るアクティブマトリクス基板５０ｂの平面模式図である。
【図７】本発明の実施形態３に係るアクティブマトリクス基板５０ｃの平面模式図である。
【図８】本発明の実施形態３に係るアクティブマトリクス基板５０ｃを示し、（ａ）は図２中のＡ−Ａ’断面における、（ｂ）は図２中のＢ−Ｂ’断面における、（ｃ）は図２中のＣ−Ｃ’断面における模式図である。
【図９】本発明の実施形態に係る液晶プロジェクタ２００の概略構成図である。
【図１０】従来の液晶表示装置の等価回路図である。
【図１１】従来のアクティブマトリクス基板の平面模式図である。
【図１２】従来のアクティブマトリクス基板を示し、（ａ）は図１１中のＡ−Ａ’断面における、（ｂ）は図１１中のＢ−Ｂ’断面における模式図である。
【符号の説明】
【００９８】
１            絶縁性基板
２            ゲート線
２’          下部遮光膜
３            第１層間絶縁膜
４            容量線
５            容量絶縁膜
６            容量電極
６ａ          中継層
７            第２層間絶縁膜
８            第３コンタクトホール
９            半導体膜
９ａ          チャネル領域
９ｂ          ＬＤＤ領域
９ｃ          ソース電極領域
９ｄ          ドレイン電極領域
１０          ゲート絶縁膜
１１          第４コンタクトホール
１２，２ａ    ゲート電極
１３          第３層間絶縁膜
１４          第１コンタクトホール
１５ａ        ソース線
１５ｂ        引出電極
１５ｃ        第５コンタクトホール
１６          第４層間絶縁膜
１７          第２コンタクトホール
１８          画素電極
１９，１９’  配向膜
２０          ＴＦＴ
２１          共通電極
２２ａ，２２ｂ，２２ｃ  コンタクトホール
２５          リフレクター
２６          光源
２７          集光レンズ
２８          投写レンズ
２９          スクリーン
３０，５０ａ，ｂ，ｃ    アクティブマトリクス基板
６０          対向基板
１００        液晶表示素子
２００        液晶プロジェクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005091495.tif 000011
【図１０】
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【図１１】
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【図１２】
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