(57)【要約】【課題】  従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。【解決手段】  入力回路としてＣＭＯＳインバータ回路と、並列に正極の電源にＮ型ＭＯＳＦＥＴ、負極の電源にＰ型ＭＯＳＦＥＴとを設け、この出力信号をバッファ回路を通して前記ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。【選択図】      図１
2005260602.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置のヒステリシス入力回路において、
ソース電極が正極の電源＋ＶＤＤに接続された第１のＰ型ＭＯＳＦＥＴと、
ソース電極が負極の電源−ＶＳＳに接続された第１のＮ型ＭＯＳＦＥＴと、
ドレイン電極が正極の電源＋ＶＤＤに接続された第２のＮ型ＭＯＳＦＥＴと、
ドレイン電極が負極の電源−ＶＳＳに接続された第２のＰ型ＭＯＳＦＥＴと、
バッファ回路からなり、
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続されてインバータ回路を構成し、
前記第２のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴの各ゲート電極は互いに接続され、また各ソース電極も互いに接続されて前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴのドレイン電極に接続され、
前記バッファ回路の入力端子は前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴのドレイン電極に接続され、前記バッファ回路の出力端子は前記第２のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴの各ゲート電極に接続されるとともに本発明のヒステリシス回路としての出力端子に接続され、
互いに接続された前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴの各ゲート電極は本発明のヒステリシス回路としての入力端子に接続されたことを特徴とする高ヒステリシス幅入力回路。
【請求項２】
請求項１記載の第１、第２のＰ型ＭＯＳＦＥＴおよび第１、第２のＮ型ＭＯＳＦＥＴにおいて、第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第１のＰ型ＭＯＳＦＥＴのコンダクタンス定数βの１倍から４倍であり、かつ第２のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βの１倍から４倍であることを特徴とする高ヒステリシス幅入力回路。
【請求項３】
請求項１記載の第１、第２のＰ型ＭＯＳＦＥＴおよび第１、第２のＮ型ＭＯＳＦＥＴにおいて、第１のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第２のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きいことを特徴とする高ヒステリシス幅入力回路。
【請求項４】
請求項１記載のバッファ回路はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる相補型のインバータ回路の二段構成からなることを特徴とする高ヒステリシス幅入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するためにロジックレベルにヒステリシス特性を設けた回路方式であって、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。
【背景技術】
【０００２】
従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を持たせたヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。
【０００３】
以下に従来回路について説明する。 従来のＭＯＳ集積回路における一般的なヒステリシスを有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数βＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数βＮの比を２種設け、該２種のβＰとβＮの比を前の状態によって変える回路構成をとっていた。
【０００４】
例えば図５は第１の従来回路例であり、Ｐ型ＭＯＳＦＥＴ５０１と５０３およびＮ型ＭＯＳＦＥＴ５０２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ５０２と５０４およびＰ型ＭＯＳＦＥＴ５０１によって決定される第２のロジックレベルとを持ち、インバータ回路５０７とＰ型ＭＯＳＦＥＴ５０５とＮ型ＭＯＳＦＥＴ５０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００５】
また、図６は第２の従来回路例であり、特許文献１に示されたものである。図６ではＰ型ＭＯＳＦＥＴ６０１、６０３、６０５およびＮ型ＭＯＳＦＥＴ６０２、６０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ６０２、６０４、６０６およびＰ型ＭＯＳＦＥＴ６０１、６０３によって決定される第２のロジックレベルとを持ち、インバータ回路６０７とＰ型ＭＯＳＦＥＴ６０５とＮ型ＭＯＳＦＥＴ６０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００６】
また、図７は第３の従来回路例であり、特許文献２に示されたものである。図７ではＰ型ＭＯＳＦＥＴ７０１、７０３、７０５およびＮ型ＭＯＳＦＥＴ７０２、７０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ７０２、７０４、７０６およびＰ型ＭＯＳＦＥＴ７０１、７０３によって決定される第２のロジックレベルとを持ち、インバータ回路７０７とＰ型ＭＯＳＦＥＴ７０５とＮ型ＭＯＳＦＥＴ７０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００７】
また、図８は第４の従来回路例であり、特許文献３に示されたものである。図８ではＰ型ＭＯＳＦＥＴ８１１、８１５およびＮ型ＭＯＳＦＥＴ８１２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ８１４、８１６およびＰ型ＭＯＳＦＥＴ８１３によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路８１７と８１９とインバータ回路８１９によって構成されるラッチ回路８２４とＰ型ＭＯＳＦＥＴ８１５とＮ型ＭＯＳＦＥＴ８１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００８】
【特許文献１】特許公開昭５８−１８２９１４（代表図）
【０００９】
【特許文献２】特許公開平１０−１５４９２４（代表図）
【特許文献３】特許公開平１１−２７１１４（代表図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図５、図６、図７の回路の第１、第２のロジックレベルを形成する際の等価回路としてはＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる図４のようなインバータ回路に帰結される。
【００１１】
さて、インバータ回路のロジックレベルは図４のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβＰ、βＮとし、またスレッショルド電圧をそれぞれＶＴＰ、ＶＴＮとし、また電源電圧をＶＤＤ、基準の接地電位を０、ロジックレベルをＶＧＬとすると、このとき、ロジックレベルにおいてはＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの駆動電流能力が拮抗することから、
１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２  ＝  １／２・βＮ（ＶＧＬ−ＶＴＮ）２ 
が成立ち、これを解くことにより、ロックレベルＶＧＬは
ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・ＶＴＮ｝／｛１＋（βＮ／βＰ）１／２｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を様々にとり、コンダクタンス定数比（βＮ／βＰ）を０から無限大まで変えればロジックレベルが以下の範囲で変わる。
【００１２】
ＶＴＮ  ＜  ＶＧＬ  ＜ ＶＤＤ−ＶＴＰ
このとき、高い方のロジックレベルＶＩＨは（βＮ／βＰ）が０のときで
ＶＩＨ  ＝  ＶＤＤ−ＶＴＰ
となり、また低い方のロジックレベルＶＩＬは（βＮ／βＰ）が無限大のときで
ＶＩＬ  ＝  ＶＴＮ
である。したがってヒステリシス幅ＶＷＨＬは
ＶＷＨＬ  ＝  ＶＤＤ−ＶＴＰ−ＶＴＮ
となる。ただし、（βＮ／βＰ）を０や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧ＶＤＤが低い電圧、例えば１．５Ｖ程度になるとＶＴＰやＶＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図３である。図３において、０≦ＶＩＮ≦ＶＴＮではＮ型ＭＯＳＦＥＴが動作せず、またＶＤＤ−ＶＴＰ≦ＶＩＮ≦ＶＤＤではＰ型ＭＯＳＦＥＴが動作しないので、インバータ回路のロジックレベルはＶＴＮ  ＜  ＶＩＮ  ＜ ＶＤＤ−ＶＴＰの範囲に限定される。スレッショルド電圧ＶＴＰ、ＶＴＮは動作時には変動しないので電源電圧ＶＤＤが低下するとロジックレベルのとれる範囲（ＶＤＤ−ＶＴＰ−ＶＴＮ）が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。
【００１３】
したがって従来の図５、図６、図７のような等価回路がインバータ回路に帰着されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。
【００１４】
また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして（βＮ／βＰ）を設定すると、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。
【００１５】
また、図８の第４の従来例ではＰ型ＭＯＳＦＥＴ８１５とＮ型ＭＯＳＦＥＴ８１６のゲート電極には入力端子８２０は接続されていないので、図４のインバータ回路の等価回路とはならず、図４におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第１のロジックレベルは事実上、Ｎ型ＭＯＳＦＥＴ８１２とＰ型ＭＯＳＦＥＴ８１５によって決まることになり、以下の問題が生ずる。図８においてＰ型ＭＯＳＦＥＴ８１５とＮ型ＭＯＳＦＥＴ８１２のコンダクタンス定数をそれぞれβＰ、βＮとし、またスレッショルド電圧をそれぞれＶＴＰ、ＶＴＮとする。また電源電圧ＶＤＤ、基準の接地電位０、ロジックレベルをＶＧＬとすると、このとき近似的に
ＶＩＬ  ≒  （ＶＤＤ−ＶＴＰ）−（βＮ／βＰ）１／２・（ＶＤＤ−ＶＴＮ）
となる。ここで  （βＰ／βＮ）の値を０から無限大まで変化させると
−∞  ≦  ＶＩＬ  ≦  ＶＤＤ−ＶＴＰ
の電源電位を越えての範囲まで設定できる。また、このとき仮に
（βＮ／βＰ）１／２  ＝  （ＶＤＤ−ＶＴＰ）／（ＶＤＤ−ＶＴＮ）
に設定すると
ＶＩＬ  ≒  ０
となり、前述したインバータ回路のＶＩＬの下限がＶＴＮまでしかないのに比較して広がる方式である。しかし、このとき、第２のロジックレベルＶＩＬを設定する条件として、
（βＮ／βＰ）１／２  と（ＶＤＤ−ＶＴＰ）／（ＶＤＤ−ＶＴＮ）との比の設定がポイントとなるが、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞  ≦  ＶＩＬ  ≦  ＶＤＤ−ＶＴＰの式からも解るようにあまり無理してＶＩＬを低く設定して、量産製造時のバラツキでＶＩＬが０を下回るようになると入力端子８２０の信号電位を電源電圧の範囲を振ってもラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第１のロジックレベルのＶＩＨ設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとＶＩＨがＶＤＤを越え、ラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。
【００１６】
そこで本発明はこのような問題点を解決するもので、その目的とするところは
低電圧においても比較的に大きなヒステリシス幅を有するヒステリシス入力回路を提供することである。
【００１７】
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。
【００１８】
また、ヒステリシス特性を決定する第１のロジックレベルと第２のロジックレベルを設定する際に、同じ型のＭＯＳＦＥＴどうしのβ比による設定となるようにして、限界ぎりぎりの設定を可能にし、大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の高ヒステリシス幅入力回路は、入力信号によって制御されるインバータ回路に正極の電源側に第２のＮ型ＭＯＳＦＥＴを、負極の電源側に第２のＰ型ＭＯＳＦＥＴをそれぞれ並列に付加する。そして前記インバータ回路の出力をバッファ回路を経由して前記第２のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴのゲート電極に接続し、前の状態をロジックレベルに反映させる構成からなることを特徴とする。
【００２０】
上記の構成によれば、ロジックレベルは入力信号によってのみ制御されるインバータ回路の（βＮ／βＰ）比だけではなく前の状態によってオン（ＯＮ）しているＭＯＳＦＥＴのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増すという効果がある。
【００２１】
また、ロジックレベルを設定する主要素は同型どうしのＭＯＳＦＥＴのβ比、つまりは形状比となり、確実に条件設定ができるので、製造プロセス上での変動やバラツキの影響が少なくなるという効果がある。
【００２２】
またβ比の設定が同型のＭＯＳＦＥＴとなり、確実に設定されるので、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった危険性が排除できるという効果がある。
【００２３】
また、インバータ回路の（βＮ／βＰ）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する効果がある。
【００２４】
以上より、低電圧になってもヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００２６】
図１は本発明の第１の実施例を示す回路図である。図１において１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶＤＤに接続されている。２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路を構成している。３はＮ型ＭＯＳＦＥＴであり、ドレイン電極は正極の電源＋ＶＤＤに接続され、ソース電極はＰ型ＭＯＳＦＥＴ１のドレイン電極に接続されている。４はＰ型ＭＯＳＦＥＴであり、ドレイン電極は負極の電源−ＶＳＳに接続され、ソース電極はＮ型ＭＯＳＦＥＴ２のドレイン電極に接続されている。５、６は図４にみられるようなＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを相補型に構成したインバータ回路である。図１に戻り、インバータ回路５とインバータ回路６を２段つづけて接続することによりバッファ回路１２が構成されている。バッファ回路１２の出力はＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４の各ゲートに接続されている。ヒステリシス回路としての入力端子１０はＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２のゲート電極に接続されている。ヒステリシス回路としての出力端子１１はバッファ回路１２の出力に接続されている。
【００２７】
さて、入力端子１０が初め低電位（Ｌｏｗ）であるとする。このときＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２からなるインバータ回路の出力は高電位（Ｈｉｇｈ）であり、バッファ回路１２の出力１１は高電位であり、Ｎ型ＭＯＳＦＥＴ３はオン（ＯＮ）、Ｐ型ＭＯＳＦＥＴ４はオフ（ＯＦＦ）している。
【００２８】
つぎに入力端子１０の信号電位が除々に高くなっていくと、Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ３との駆動能力の合計とＮ型ＭＯＳＦＥＴ２の駆動能力のとの競合となる。そして、Ｎ型ＭＯＳＦＥＴ２の駆動能力が勝ったときに、Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２からなるインバータ回路の出力が高電位から低電位に変わり、バッファ回路１２の出力１１も高電位から低電位に変わる。これによりＮ型ＭＯＳＦＥＴ３がオフし、またＰ型ＭＯＳＦＥＴ４がオンするようになる。
【００２９】
さて、つぎに入力端子１０の信号電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ３がオフ状態であって、Ｐ型ＭＯＳＦＥＴ４がオン状態であるため、Ｎ型ＭＯＳＦＥＴ２とＰ型ＭＯＳＦＥＴ４との駆動能力の合計とＰ型ＭＯＳＦＥＴ１の駆動能力のとの競合となる。そしてＰ型ＭＯＳＦＥＴ１の駆動能力が勝ったときに、Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２からなるインバータ回路の出力が低電位から高電位に変わり、バッファ回路１２の出力１１も低電位から高電位に変わる。これにより再び、Ｎ型ＭＯＳＦＥＴ３がオンし、Ｐ型ＭＯＳＦＥＴ４がオフする。
【００３０】
このＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４のオン、オフによる相違分がロジックレベルのヒステリシス特性を生じる要因である。
【００３１】
さて、次にヒステリシス特性をより具体的に考える。バッファ回路１２は２段のインバータ回路で構成されているので、バッファ回路の入力電位が中間電位になっていても、バッファ回路としてのロジックレベルを越えない限り、バッファ回路の出力１１は高電位または低電位で電源電位まで振りきっている。
【００３２】
さて、Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２と３のそれぞれのコンダクタンス定数をβＰ、βＮ、βＮＳとし、またそれぞれのスレッショルド電圧をＶＴＰ、ＶＴＮ、ＶＴＮとし、また電源電圧をＶＤＤ、基準の接地電位を０とする。Ｎ型ＭＯＳＦＥＴ３のゲート電極は高電位（ＶＤＤ）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２・ＶＤＤ）になっているとすれば、前記３個のＭＯＳＦＥＴによるロジックレベルＶＧＬは以下に示す方程式１を満たす。
【００３３】
１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＋１／２・βＮＳ（１／２・ＶＤＤ−ＶＴＮ）２ 
＝  １／２・βＮ（ＶＧＬ−ＶＴＮ）２
が成立ち、ロジックレベルＶＧＬ（ＶＩＨ）は 本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式２
ＶＤＤ−ＶＴＰ  ＜  ＶＧＬ  ＜  ＶＤＤ 
とすると、Ｐ型ＭＯＳＦＥＴ１はオフする領域に入り、
１／２・βＮＳ（１／２・ＶＤＤ−ＶＴＮ）２  ＝  １／２・βＮ（ＶＧＬ−ＶＴＮ）２
となり、これを解くと、以下の方程式３が得られる。
【００３４】
ＶＧＬ＝  ＶＴＮ  ＋  （βＮＳ／βＮ）１／２・（１／２・ＶＤＤ−ＶＴＮ）
前記方程式３を前記条件式２に代入して解くと、以下の条件式４が得られる。
（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２＜  （βＮＳ／βＮ）
かつ、  
（βＮＳ／βＮ）＜  （ＶＤＤ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２
ここで、
（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２＜  （βＮＳ／βＮ）
であることによりヒステリシス幅を大きく確保でき、以下の条件式５
（βＮＳ／βＮ）＜  （ＶＤＤ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２
であればロジックレベルＶＩＨを電源電圧ＶＤＤの範囲内でおさまるので、Ｎ型ＭＯＳＦＥＴ３とバッファ回路１２を含む回路でロックして動作の回復不能に陥るようなことはない。
【００３５】
条件式５の不等式の右辺をＦ５と表現すると、
Ｆ５＝（ＶＤＤ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２
は現実的な  ０＜  ＶＴＮ  ＜  １／２・ＶＤＤ  では、
４  ＜  Ｆ５  ＜  ∞    
の範囲の値となる。
また、条件式４の不等式の左辺をＦ４と表現すると、
Ｆ４＝（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＮ）２
は、現実的な
０＜  ＶＴＮ  ＜  １／２・ＶＤＤ  および、０＜  ＶＴＰ  ＜  １／２・ＶＤＤ 
では
１  ＜  Ｆ４  ＜  ４
の範囲の値となる。
以上より、（βＮＳ／βＮ）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βＮＳ／βＮ）を１程度、あるいはそれ以下に設定すればよいことも解る。なお、このときはＰ型ＭＯＳＦＥＴ１の影響もはいったロジックレベルとなる。
【００３６】
さて、（βＮＳ／βＮ）を１〜４程度、あるいは１程度に設定することはＮ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＮ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦＥＴ２のトランジスタのチャネル長を同じとすればＮ型ＭＯＳＦＥＴ３のトランジスタ幅をＮ型ＭＯＳＦＥＴ２のトランジスタ幅を前記比率に設定すればよい。
【００３７】
さて、次にＰ型ＭＯＳＦＥＴ１と４、Ｎ型ＭＯＳＦＥＴ２のそれぞれのコンダクタンス定数をβＰ、βＰＳ、βＮとし、またそれぞれのスレッショルド電圧をＶＴＰ、ＶＴＰ、ＶＴＮとし、また電源電圧をＶＤＤ、基準の接地電位を０とする。Ｐ型ＭＯＳＦＥＴ４のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２・ＶＤＤ）になっているときの、前記３個のＭＯＳＦＥＴによるロジックレベルＶＧＬは以下に示す方程式６を満たす。
【００３８】
１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２  ＝  １／２・βＮ（ＶＧＬ−ＶＴＮ）２ 
＋  １／２・βＰＳ（１／２・ＶＤＤ−ＶＴＰ）２
が成立ち、ロックレベルＶＧＬ（ＶＩＬ）は 本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式７
０  ＜  ＶＧＬ  ＜  ＶＴＮ 
とするとＮ型ＭＯＳＦＥＴ２はオフする領域に入り、
１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２  ＝１／２・βＰＳ（１／２・ＶＤＤ−ＶＴＰ）２
となり、これを解くと、以下の方程式８が得られる。
【００３９】
ＶＧＬ＝  （ＶＤＤ−ＶＴＰ）−（βＰＳ／βＰ）１／２・（１／２・ＶＤＤ−ＶＴＰ）
前記方程式８を前記条件式７に代入して解くと、以下の条件式９が得られる。
（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＰ）２  ＜  （βＰＳ／βＰ）  
かつ、  
（βＰＳ／βＰ）＜  （ＶＤＤ−ＶＴＰ）２／（１／２・ＶＤＤ−ＶＴＰ）２
ここで、
（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＰ）２  ＜  （βＰＳ／βＰ）
であることによりヒステリシス幅を大きく確保でき、以下の条件式１０
（βＰＳ／βＰ）＜  （ＶＤＤ−ＶＴＰ）２／（１／２・ＶＤＤ−ＶＴＰ）２
であればロジックレベルＶＩＬを電源電圧０の範囲内でおさまるので
Ｐ型ＭＯＳＦＥＴ４とバッファ回路１２を含む回路でロックして動作の回復不能に陥るようなことはない。
条件式１０の不等式の右辺をＦ１０と表現すると、
Ｆ１０＝（ＶＤＤ−ＶＴＰ）２／（１／２・ＶＤＤ−ＶＴＰ）２
は現実的な  ０＜  ＶＴＰ  ＜  １／２・ＶＤＤ  のでは、
４  ＜  Ｆ１０  ＜  ∞    
の範囲の値となる。
また、条件式９の不等式の左辺をＦ９と表現すると、
Ｆ９＝（ＶＤＤ−ＶＴＰ−ＶＴＮ）２／（１／２・ＶＤＤ−ＶＴＰ）２
は、現実的な
０＜  ＶＴＰ  ＜  １／２・ＶＤＤ  および、０＜  ＶＴＮ  ＜  １／２・ＶＤＤ 
では
１  ＜  Ｆ９  ＜  ４
の範囲の値となる。
【００４０】
以上より、（βＰＳ／βＰ）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βＰＳ／βＰ）を１程度、あるいはそれ以下に設定すればよいことも解る。なお、このときはＮ型ＭＯＳＦＥＴ２の影響もはいったロジックレベルとなる。
【００４１】
さて、（βＰＳ／βＰ）を１〜４程度、あるいは１程度に設定することはＰ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＰ型ＭＯＳＦＥＴ４とＰ型ＭＯＳＦＥＴ１のトランジスタのチャネル長を同じとすればＰ型ＭＯＳＦＥＴ４のトランジスタ幅をＰ型ＭＯＳＦＥＴ１のトランジスタ幅を前記比率に設定すればよい。
【００４２】
さて、以上のＮ型ＭＯＳＦＥＴ２、３およびＰ型ＭＯＳＦＥＴ１、４間のコンダクタンス定数β比の設定はほぼ１〜４に近いものであり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００４３】
なお、以上によりＶＩＬがＶＴＮより低く、またＶＩＨが（ＶＤＤ−ＶＴＰ）より高い値を持った様子を図示したのが図２である。図２では図３より、大きなヒステリシス幅が確保されていることが解る。
【産業上の利用可能性】
【００４４】
本発明は前述の実施例の形態に限定されるものではない。例えば図１において、バッファ回路１２は２段のインバータ回路５、６による構成例を示したがこれは単なる一例である。図１におけるバッファ回路の役目は前述したようにバッファ回路の入力信号が中間電位であってもバッファ回路のロジックレベルを越えるまではバッファ回路の出力電位を電源電位まで振りきり、固定することである。したがって図１のバッファ回路は前記機能を持てば他の回路でもよい。例えばインバータ回路４段構成でもよいし、ＮＡＮＤ回路やＮＯＲ回路を組み合わせてもよい。
【００４５】
また、条件式５の（βＮＳ／βＮ）や条件式１０の（βＰＳ／βＰ）の設定において、ＭＯＳＦＥＴのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。
【００４６】
また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図１の本発明の回路であればＭＯＳＦＥＴのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図３】従来の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図４】本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図で  ある。
【図５】従来のヒステリシス入力回路の第１の例を示す回路図である。
【図６】従来のヒステリシス入力回路の第２の例を示す回路図である。
【図７】従来のヒステリシス入力回路の第３の例を示す回路図である。
【図８】従来のヒステリシス入力回路の第４の例を示す回路図である。
【符号の説明】
【００４８】
１、４、４０１、５０１、５０３、５０５、６０１、６０３、６０５、７０１、７０３、７０５、８１１、８１３、８１５  ・・・  Ｐ型ＭＯＳＦＥＴ
２、３、４０２、５０２、５０４、５０６、６０２、６０４、６０６、７０２、７０４、７０６、８１２、８１４、８１６  ・・・  Ｎ型ＭＯＳＦＥＴ
５、６、５０７、６０７、７０７、８１９、８２２、８２３  ・・・  インバータ回路
１０、４１０、５１０、６１０、７１０、８２０  ・・・  入力端子
１１、４１１、５１１、６１１、７１１、８２１  ・・・  出力端子
１２  ・・・  バッファ回路
８１７、８１８  ・・・  ＮＡＮＤ回路
８２４  ・・・  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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