(57)【要約】【課題】  ドレインコンタクトホールでのジャンクションリーケージの発生を予防して、素子誤動作を防止することができ、ＳＯＮＯＳ型不揮発性メモリ素子の単位セルのサイズを減らして集積度を向上させる。【解決手段】  本発明に係るフラッシュメモリ素子は、フィールド領域及び活性領域が定義される半導体基板と、フィールド領域の半導体基板上に形成され、絶縁膜で取り囲まれたポリシリコン膜からなる素子分離膜と、素子分離膜の側面に形成される絶縁膜側壁と、活性領域の半導体基板上に形成されるＯＮＯ膜と、ＯＮＯ膜上に形成されるゲート電極と、ゲート電極の両側の活性領域の半導体基板内に形成されるソース／ドレイン領域と、ドレイン領域上にコンタクトホールを有し、基板の全面に形成される保護膜と、コンタクトホールを介してドレイン領域に接続されるドレイン電極とを含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
フィールド領域及び活性領域が定められる半導体基板と、
前記フィールド領域の半導体基板上に形成され、絶縁膜で覆われたポリシリコン膜からなる素子分離膜と、
前記素子分離膜の側面に形成される絶縁膜側壁と、
前記活性領域の半導体基板上に形成されるＯＮＯ膜と、
前記ＯＮＯ膜上に形成されるゲート電極と、
前記ゲート電極の両側の活性領域の半導体基板内に形成されるソース／ドレイン領域と、
前記ドレイン領域上にコンタクトホールを有し、基板の全面に形成される保護膜と、
前記コンタクトホールを介して前記ドレイン領域に接触するドレイン電極とを含むことを特徴とするフラッシュメモリ素子。
【請求項２】
前記ポリシリコン膜は接地されることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記素子分離膜は、
前記半導体基板上に形成される第１絶縁膜と、
前記第１絶縁膜上に形成されるポリシリコン膜と、
前記ポリシリコン膜上に形成される第２絶縁膜及び第３絶縁膜とが積層された構造であることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項４】
前記ポリシリコン膜の側面に第４絶縁膜が形成されることを特徴とする請求項３に記載のフラッシュメモリ素子。
【請求項５】
前記第４絶縁膜は酸化膜で形成されることを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項６】
前記第１、第２絶縁膜は酸化膜で形成され、第３絶縁膜は窒化膜で形成されることを特徴とする請求項３に記載のフラッシュメモリ素子。
【請求項７】
前記コンタクトホールは、前記素子分離膜及び絶縁膜側壁に自己整合的に構成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項８】
前記絶縁膜側壁は窒化膜で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項９】
半導体基板のフィールド領域に第１絶縁膜、ポリシリコン膜、第２絶縁膜の積層構造を有する素子分離膜を形成する段階と、
前記素子分離膜の側面に絶縁膜側壁を形成する段階と、
前記半導体基板の活性領域にＯＮＯ膜とを形成し、前記ＯＮＯ膜上にゲート電極を形成する段階と、
前記ゲート電極をマスクに用いて、前記半導体基板の活性領域に不純物イオンを注入してソース／ドレイン領域を形成する段階と、
半導体基板の全面に保護膜を形成し、前記ドレイン領域にコンタクトホールを形成する段階と、を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項１０】
前記絶縁膜側壁を形成する前に、前記素子分離膜のポリシリコン膜の側面を酸化させる段階をさらに含むことを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ソース／ドレイン領域を形成する前に、前記ゲート電極の表面を酸化させる段階をさらに含むことを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第１絶縁膜は酸化膜で形成し、前記第２絶縁膜は、酸化膜と窒化膜を積層して形成することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記コンタクトホールは、前記素子分離膜及び絶縁膜側壁に自己整合的に形成することを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記コンタクトホールを介して前記ドレイン領域と接触するようにドレイン電極を形成する段階をさらに含むことを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記素子分離膜のポリシリコン層を接地させる段階をさらに含むことを特徴とする請求項９に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ素子、及びその製造方法に関し、より具体的にはＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）セルの集積度を向上させるのに適合したフラッシュメモリ素子、及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に書き換え可能な不揮発性メモリをＥＥＰＲＯＭ（Electrically  Erasable  Programmable：ＲＯＭ）と呼び、フローティングゲート型セルを用いる構造が今まで広く利用されてきた。
【０００３】
最近、高集積化が急速に進んでいるのに伴い、従来のフローティングゲート型セルのサイズ縮小が非常に切実に要求されているが、プログラム／消去時に高い電圧が必要とされ、トンネル定義など、工程上のマージンの確保が難しいため、これ以上の縮小はほとんど不可能な状況である。このような理由から、フローティングゲート型セルを代替する不揮発性メモリ素子として、ＳＯＮＯＳ、ＦｅＲＡＭ、ＳＥＴ、ＮＲＯＭなど多方面の研究が進行中で、その中でも、ＳＯＮＯＳセルは、フローティングゲート型セルを代替する次世代のセルとして最も注目されている。
【０００４】
以下、従来のＳＯＮＯＳ型不揮発性メモリ素子を添付の図面に基づいて説明する。
【０００５】
図１は、従来のＳＯＮＯＳ型不揮発性メモリ素子の単位セルのレイアウト図で、図２Ａは図１のＩ−Ｉ’線上の断面図で、図２Ｂは図１のII−II’線上の断面図で、図２Ｃはミスアラインメント発生によるパターン不良を示す断面図である。
【０００６】
従来技術に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルは、図１、及び図２Ａ乃至図２Ｂに示したように、半導体基板１１と、前記半導体基板１１をフィールド領域及び活性領域に分けるＳＴＩ（Shallow Trench Isolation）構造の素子分離膜１２と、トンネル酸化膜に使用される下部酸化膜１３ａ、メモリ（ストレージ）層の窒化膜１３ｂ、及び充電電荷の損失を防ぐブロッキングの役割をする上部酸化膜１３ｃが積層されてなるＯＮＯ膜１３と、前記ＯＮＯ膜１３上に形成されるゲート電極１４とを備えて構成されている。
【０００７】
そして、前記ゲート電極１４の両側の前記半導体基板１１の活性領域内にソース／ドレイン領域１５ａ／１５ｂが形成されており、前記ドレイン領域１５ｂには、上部配線との接続のためのドレインコンタクト１６が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、前記素子分離膜１２は、ＳＴＩ工程により形成される素子分離用絶縁膜であって、半導体素子の高集積化に伴うデザインルールの減少によって素子分離膜１２間の間隔は徐々に狭くなっている。このため、前記素子分離膜１２の間の半導体基板１１に形成されるドレイン領域１５ｂの幅も狭くなり、ドレインコンタクトホール１６と、素子分離膜１２の間の間隔を確保することが難しくなった。
【０００９】
したがって、前記ドレインコンタクトホール１６の形成時にミスアラインメントが発生する場合、図２Ｃに示したように、ドレイン領域１５ｂ上にのみ形成されるべきドレインコンタクトホール１６が素子分離膜１２側にも形成される。即ち、前記ドレインコンタクトホール１６の形成時に前記素子分離膜１２に隣接した前記半導体基板１１の所定の部分が食刻され、ジャンクションリーケージが発生することがあり、これによってメモリ素子の誤動作を引き起こす。
【００１０】
本発明は上記の問題点を解決するために案出したもので、ドレインコンタクトホールでのジャンクションリーケージの発生を予防して、素子誤動作を防止することができ、ＳＯＮＯＳ型不揮発性メモリ素子の単位セルのサイズを減らして集積度を向上させることのできるフラッシュメモリ素子及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１１】
上記のような目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域及び活性領域が定められる半導体基板と、前記フィールド領域の半導体基板上に形成され、絶縁膜で覆われたポリシリコン膜からなる素子分離膜と、前記素子分離膜の側面に形成される絶縁膜側壁と、前記活性領域の半導体基板上に形成されるＯＮＯ膜と、前記ＯＮＯ膜上に形成されるゲート電極と、前記ゲート電極の両側の活性領域の半導体基板内に形成されるソース／ドレイン領域と、前記ドレイン領域上にコンタクトホールを有し、基板の全面に形成される保護膜と、前記コンタクトホールを介して前記ドレイン領域に接触するドレイン電極とを含むことを特徴とする。
【００１２】
また、上記のような目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、半導体基板のフィールド領域に第１絶縁膜、ポリシリコン膜、第２絶縁膜の積層構造を有する素子分離膜を形成する段階と、前記素子分離膜の側面に絶縁膜側壁を形成する段階と、前記半導体基板の活性領域にＯＮＯ膜と、前記ＯＮＯ膜上にゲート電極を形成する段階と、前記ゲート電極をマスクに用いて、前記半導体基板の活性領域に不純物イオンを注入してソース／ドレイン領域を形成する段階と、全面に保護膜を形成し、前記ドレイン領域にコンタクトホールを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明のフラッシュメモリ装置及びその製造方法には次のような効果がある。
【００１４】
第一に、ドレイン電極用コンタクトホールを素子分離膜に自己整合的に構成することで、ドレイン電極用コンタクトホールの形成時に素子分離膜の一部が食刻され、素子分離膜の下部の半導体基板と接続することにより発生していたジャンクションリーケージを防止できるので、素子の誤動作を防ぐことができる。
【００１５】
第二に、ドレイン電極コンタクトホールと素子分離膜の間に距離をおく必要がないので、単位ＳＯＮＯＳセルサイズを減らすことができ、これによって全体のチップサイズも小さくなり、ウェーハ当り生産可能なチップの個数を増やすことができる。したがって、高集積化したフラッシュメモリ装置の製造が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係るフラッシュメモリ素子、及びその製造方法を添付の図面に基づいてより詳細に説明する。
【００１７】
図３は、本発明に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルのレイアウト図で、図４Ａは、図３のIII−III’線上の、図４Ｂは、図３のIV−IV’線上の断面図である。
【００１８】
本発明に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルは、図３及び図４Ａ、図４Ｂに示したように、半導体基板３１と、酸化膜３２ａ／ポリシリコン膜３２ｂ／酸化膜３２ｃ／窒化膜３２ｄの積層膜で構成され、半導体基板３１のフィールド領域上に形成されて半導体基板１１をフィールド領域と活性領域とに区分する素子分離膜３２と、前記素子分離膜３２の側面に形成される絶縁膜側壁３３と、活性領域の半導体基板３１を横切って形成され、トンネル酸化膜に用いられる下部酸化膜３４ａ−メモリ（ストレージ）層の窒化膜３４ｂ−充電電荷の損失を防ぐブロッキング膜の役割をする上部酸化膜３４ｃからなるＯＮＯ膜３４と、前記ＯＮＯ膜３４上に形成され、絶縁膜で取り囲まれたポリシリコン膜からなるゲート電極３５と、前記ＯＮＯ膜３４とゲート電極３５の両側の活性領域の半導体基板３１内に形成されるソース／ドレイン領域３６ａ／３６ｂと、前記ゲート電極３５を含む基板の全面に形成される保護膜３８と、前記ドレイン領域３６ｂの所定の部分が露出されるように前記保護膜３８にコンタクトホールが形成され、前記コンタクトホールを介して前記ドレイン領域３６ｂに接続するように形成されるドレイン電極３７とを含んで構成されている。ここで、前記ドレイン電極３７接続用のコンタクトホールは、前記ドレイン領域３６ｂ上で前記素子分離膜３２及び絶縁膜側壁３３に自己整合的に形成される。
【００１９】
また、図示してはいないが、前記ポリシリコン膜３２ｂの側面には酸化膜が形成されており、前記ポリシリコン膜３２ｂは接地端に接続され、一般的なＭＯＳトランジスターにおいてゲートが接地された状態と同一の構造を有する。
【００２０】
以上で説明したように、ドレイン電極３７用コンタクトホールは、素子隔離膜３２及び絶縁膜側壁３３にセルフアラインされるため、ドレイン電極３７用コンタクトホールと素子隔離膜３２との間に間隔を確保しなくとも良い。
【００２１】
かかるＳＯＮＯＳセルの製造方法は次の通りである。
【００２２】
図５Ａ及び図５Ｂは、図３のIV−IV’線上の本発明に係るＳＯＮＯＳセルの製造工程断面図である。
まず、図５Ａに示したように、半導体基板３１上に酸化膜３２ａ、ポリシリコン膜３２ｂ、酸化膜３２ｃ、窒化膜３２ｄを順次積層する。そして、活性領域とフィールド領域を定義して、前記活性領域の前記酸化膜３２ａ、ポリシリコン膜３２ｂ、酸化膜３２ｃ、窒化膜３２ｄを選択的に除去して、素子分離膜３２を形成する。
【００２３】
次いで、ウェル形成のためのドーピング工程を実施し、前記素子分離膜３２を構成する前記ポリシリコン膜３２ｂを酸化して、前記ポリシリコン膜３２ｂの側面に酸化膜（図示せず）を形成する。
【００２４】
その後、全面に窒化膜を形成し、前記窒化膜を異方性食刻して、前記素子分離膜３２の側面にのみ残るように絶縁膜側壁３３を形成する。
【００２５】
次いで、図５Ｂに示したように、全面に下部酸化膜３４ａ−メモリ（ストレージ）層の窒化膜３４ｂ−充電電荷の損失を防ぐブロッキング膜の役割をする上部酸化膜３４ｃからなるＯＮＯ膜３４を形成し、前記ＯＮＯ膜３４上にポリシリコン膜を順次形成する。
【００２６】
そして、ゲート形成領域にのみ残るように前記ポリシリコン膜とＯＮＯ膜３４を選択的に除去して、ゲート電極３５を形成する。
【００２７】
その後、前記ゲート電極３５をマスクに用いて前記活性領域の半導体基板３１に不純物を注入して、ソース／ドレイン領域３６ａ／３６ｂを形成する。
【００２８】
次いで、前記ゲート電極３５及びソース／ドレイン領域３６ａ、３６ｂを含む基板の全面に保護膜３８を形成する。そして、前記ドレイン領域３６ｂ上の保護膜３８を選択的に除去してコンタクトホールを形成する。この際、前記コンタクトホールは、前記素子分離膜３２及び絶縁膜側壁３３に自己整合的に形成される。
【００２９】
全面に導電物質を蒸着し、選択的に除去して、前記コンタクトホールを介して前記ドレイン領域３６ｂに電気的に接続されるようにドレイン電極３７を形成する。
【００３０】
このような工程でフラッシュメモリ装置の製造を完了した後、前記素子分離膜３２のポリシリコン膜３２ｂを接地端に接続させる。
【００３１】
以上説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施例に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００３２】
【図１】従来技術に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルのレイアウト図である。
【図２Ａ】図１のＩ−Ｉ’線上の断面図である。
【図２Ｂ】図１のII−II’線上の断面図である。
【図２Ｃ】ミスアラインメント発生によるパターン不良を示す断面図である。
【図３】本発明に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルのレイアウト図である。
【図４Ａ】図３のIII−III’線上の断面図である。
【図４Ｂ】図３のIV−IV’線上の断面図である。
【図５Ａ】図３のIV−IV’線上の本発明に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルの工程断面図である。
【図５Ｂ】図３のIV−IV’線上の本発明に係るＳＯＮＯＳ型不揮発性メモリ素子の単位セルの工程断面図である。
【符号の説明】
【００３３】
３１  半導体基板
３２  素子分離膜
３２ａ、３２ｃ  酸化膜
３２ｂ  ポリシリコン膜
３２ｄ  窒化膜
３３  絶縁膜側壁
３４  ＯＮＯ膜
３５  ゲート電極
３６ａ／３６ｂ  ソース／ドレイン領域
３７  ドレイン電極
３８  保護膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
2005322927.tif 000010
【図５Ｂ】
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