(57)【要約】【課題】任意のタイミングで変化する出力信号を生成することができる信号生成回路及び同回路を有する固体撮像素子の駆動装置並びに撮像装置を提供すること。【解決手段】遅延同期ループを用いた信号生成回路及び同信号生成回路を有する駆動装置並びに撮像装置において、前記信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択し、これら第１の遅延信号と第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成することとした。【選択図】    図１
2005006146.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、
所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成したことを特徴とする信号生成回路。
【請求項２】
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、
所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することを特徴とする信号生成回路。
【請求項３】
前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成したことを特徴とする請求項２に記載の信号生成回路。
【請求項４】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成したことを特徴とする固体撮像素子の駆動装置。
【請求項５】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することを特徴とする固体撮像素子の駆動装置。
【請求項６】
前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成したことを特徴とする請求項５に記載の信号生成回路を有する固体撮像素子の駆動装置。
【請求項７】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成したことを特徴とする撮像装置。
【請求項８】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することを特徴とする撮像装置。
【請求項９】
前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成したことを特徴とする請求項８に記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延同期ループを用いた信号生成回路及び同信号生成回路を有する固体撮像素子の駆動装置並びに撮像装置に関するものである。
【０００２】
【従来の技術】
近年、各種電子機器の高機能化に伴って、電子機器では、複数の半導体装置を複雑に組み合わせるとともに、複数の半導体装置を所定のタイミングで同期させながら動作させている。
【０００３】
例えば、デジタルカメラやビデオカメラ等の撮像装置では、駆動装置を用いて固体撮像素子や信号処理装置や記憶装置等を所定のタイミングで同期させながら動作させている。
【０００４】
そして、従来の電子機器では、複数の半導体装置を所定のタイミングで動作させるために、所定のタイミングで変化する信号を用いており、その信号を生成するための信号生成回路を内蔵している。
【０００５】
この信号生成回路としては、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、以下「ＤＬＬ」という。）と予め用意した演算回路とを用いて、所定のタイミングで変化する出力信号を生成するように構成したものが知られている（たとえば、特許文献１参照。）。
【０００６】
かかる構成の信号生成回路では、ＤＬＬで生成される複数の遅延信号のうちからいくつかの遅延信号を用い、これらの遅延信号に対して演算回路で所定の演算処理を施すことによって、所定のタイミングで変化する出力信号を生成していた。
【０００７】
【特許文献１】
特表平６−５００６７３号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記従来の信号生成回路にあっては、予め信号生成回路に組み込まれた演算回路を用いることによってＤＬＬで生成された遅延信号から所定のタイミングで変化する出力信号を生成するように構成していたため、決まった立ち上がり及び立ち下がりのタイミングで変化する出力信号しか生成することができず、任意のタイミングで変化する出力信号を生成することができなかった。
【０００９】
そのため、従来の信号生成回路では、各種電子機器で使用する様々なタイミングの信号を生成することができず、汎用性に欠けたものであった。
【００１０】
また、従来の信号生成回路では、使用する機器に適したタイミングで変化する信号を生成するためには、あらためて演算回路を設計しなおす必要が生じてしまい、信号生成回路の開発に多大な時間や労力を要するものであった。
【００１１】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成することにした。
【００１２】
また、請求項２に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにした。
【００１３】
また、請求項３に係る本発明では、前記請求項２に係る本発明において、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成することにした。
【００１４】
また、請求項４に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成することにした。
【００１５】
また、請求項５に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにした。
【００１６】
また、請求項６に係る本発明では、前記請求項５に係る本発明において、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成することにした。
【００１７】
また、請求項７に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成することにした。
【００１８】
また、請求項８に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにした。
【００１９】
また、請求項９に係る本発明では、前記請求項８に係る本発明おいて、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成することにした。
【００２０】
【発明の実施の形態】
本発明に係る撮像装置は、固体撮像素子（例えば、ＣＣＤ）に駆動装置を接続し、この駆動装置で生成した所定の出力信号（制御信号）を用いて固体撮像素子の駆動を制御できるようにしたものである。
【００２１】
かかる固体撮像素子の駆動装置は、出力信号を信号生成回路で生成している。
【００２２】
そして、本発明では、信号生成回路に基準信号を所定時間ずつ遅延させた複数の遅延信号を発生させるＤＬＬを設け、このＤＬＬが発生する基準信号と同期の取れた、しかも、それぞれ位相の異なる遅延信号に演算処理を施すことによって新たな波形形状の出力信号を生成するようにしている。
【００２３】
しかも、本発明においては、このような出力信号を生成するにあたり、出力信号の立ち上がり及び立ち下がりのタイミングを、前記複数の遅延信号における立ち上がりのタイミングから指定できるようにしており、指定した立ち上がり及び立ち下がりとを有する出力信号を生成できるようにしている。
【００２４】
このように、本発明では、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００２５】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２６】
本発明に係る信号生成回路Ａは、図１に示すように、取り込んだ基準信号Ｓ１１０を所定時間ずつ遅延させた４８個の遅延信号Ｓ０〜Ｓ４７を発生させるＤＬＬ１と、これらの遅延信号Ｓ０〜Ｓ４７に演算処理を施して出力信号Ｓ１１１を生成する演算処理回路２とから構成している。
【００２７】
ＤＬＬ１は、図２に示すように、基準信号Ｓ１１０の１周期を４８分割した均等な遅延を持つ複数の遅延信号、すなわち、基準信号Ｓ１１０と同相の遅延信号Ｓ０、基準信号Ｓ１１０より基準信号Ｓ１１０の１／４８周期遅延した遅延信号Ｓ１、・・・基準信号Ｓ１１０より基準信号Ｓ１１０の４７／４８周期遅延した遅延信号Ｓ４７を発生する。ここで、ＤＬＬ１は、立ち上がりエッジをロックするようにしている。
【００２８】
演算処理回路２は、遅延信号Ｓ０〜Ｓ４７から出力信号Ｓ１１１を生成するのに必要な信号を選択する選択回路３と、選択された信号の位相関係を検出する位相関係検出回路４と、選択された信号に演算処理を施すことによって出力信号Ｓ１１１を生成する生成回路５とから構成している。
【００２９】
選択回路３は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号Ｓ１１４と所定の立ち下がりのタイミングを指定する立ち下がり指定信号Ｓ１１５とに基づいて、複数の遅延信号Ｓ０〜Ｓ４７から立ち上がり指定信号Ｓ１１４で指定したタイミングの立ち上がりを有する第１の遅延信号Ｓ１１２と、複数の遅延信号Ｓ０〜Ｓ４７から立ち下がり指定信号Ｓ１１５で指定したタイミングの立ち上がりを有する第２の遅延信号Ｓ１１３とを選択して、これら第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とを位相関係検出回路４と生成回路５とへ出力する。
【００３０】
ここで、立ち上がり指定信号Ｓ１１４と立ち下がり指定信号Ｓ１１５とは、「００００００」（１０進数表記の「０」）〜「１０１１１１」（１０進数表記の「４７」）の６ビットで示される信号を用いている。
【００３１】
位相関係検出回路４は、立ち上がり指定信号Ｓ１１４で指定された立ち上がりのタイミングと立ち下がり指定信号Ｓ１１５で指定された立ち下がりのタイミングとの位相差を検出して、この位相差から以下に列挙する７通りのパターンのうちのどのパターンであるかを判断する。
（１）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合。
（２）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合。
（３）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合。
（４）立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合。
（５）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合。
（６）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合。
（７）立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合。
【００３２】
そして、位相関係検出回路４は、上記の判断結果に基づいて、それぞれのパターンに対応した演算回路選択信号Ｓ１１７を生成回路５へ出力する。
【００３３】
具体的には、位相関係検出回路４は、図３に示すように、最上位ビットに「０」を付加して７ビットとする最上位ビット付加器６と、２の補数減算を行う補数減算器７と、デコーダー８とを順に接続している。
【００３４】
そして、立ち上がり指定信号Ｓ１１４と立ち下がり指定信号Ｓ１１５とは、まず、最上位ビット付加器６に入力され、それぞれの最上位ビットに「０」が付加されて７ビットの立ち上がり指定信号Ｓ１１４’と立ち下がり指定信号Ｓ１１５’とが生成され、これら立ち上がり指定信号Ｓ１１４’と立ち下がり指定信号Ｓ１１５’とを補数減算器７へ出力する。
【００３５】
ここで、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５を７ビット化するのは、次段の補数減算器７において２の補数減算を行う際に必要となるためである。
【００３６】
補数減算器７では、立ち上がり指定信号Ｓ１１４’と立ち下がり指定信号Ｓ１１５’とについて２の補数減算、すなわち、立ち上がり指定信号Ｓ１１４’の２の補数を求めて、立ち下がり指定信号Ｓ１１５’と加算することによって位相差検出信号Ｓ１１６を算出し、この位相差検出信号Ｓ１１６をデコーダー８へ出力する。
【００３７】
ここで、デコーダー８は、以下に列挙する７通りのパターンの位相差検出信号Ｓ１１６に基づいて、４通りのパターンの演算回路選択信号Ｓ１１７を生成する。
【００３８】
すなわち、
（１）１０進数表記の「−４８」＜位相差検出信号Ｓ１１６＜１０進数表記の「−２４」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合であり、演算回路選択信号Ｓ１１７として「０１」を出力する。
（２）１０進数表記の「−２４」＝位相差検出信号Ｓ１１６であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合であり、演算回路選択信号Ｓ１１７として「１０」を出力する。
（３）１０進数表記の「−２４」＜位相差検出信号Ｓ１１６＜１０進数表記の「０」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合であり、演算回路選択信号Ｓ１１７として「００」を出力する。
（４）１０進数表記の「０」＝位相差検出信号Ｓ１１６であれば、立ち上がりのタイミングと立ち下がりのタイミングとは同位相の場合であり、演算回路選択信号Ｓ１１７として「１１」を出力する。
（５）１０進数表記の「０」＜位相差検出信号Ｓ１１６＜１０進数表記の「２４」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合であり、演算回路選択信号Ｓ１１７として「０１」を出力する。
（６）１０進数表記の「２４」＝位相差検出信号Ｓ１１６であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合であり、演算回路選択信号Ｓ１１７として「１０」を出力する。
（７）１０進数表記の「２４」＜位相差検出信号Ｓ１１６＜１０進数表記の「４８」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合であり、演算回路選択信号Ｓ１１７として「００」を出力する。
【００３９】
ここで、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合（上記（３）の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合（上記（４）の場合）に、ともに演算回路選択信号Ｓ１１７を「００」としているのは、これらの場合には、第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とに対して後述する第１の演算回路９による演算処理を施すことによって、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングで変化する出力信号Ｓ１１１を生成することができるからである（図６参照）。
【００４０】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合（上記（１）の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合（上記（５）の場合）に、ともに演算回路選択信号Ｓ１１７を「０１」としているのは、これらの場合には、第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とに対して後述する第２の演算回路１０による演算処理を施すことによって、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングで変化する出力信号Ｓ１１１を生成することができるからである（図７参照）。
【００４１】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合（上記（２）の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合（上記（６）の場合）に、ともに演算回路選択信号Ｓ１１７を「１０」としているのは、これらの場合には、後述する第３の演算回路１１による演算処理によって第１の遅延信号Ｓ１１２をそのまま立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングで変化する出力信号Ｓ１１１とすることができるからである。
【００４２】
また、立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合（上記（４）の場合）に、演算回路選択信号Ｓ１１７を「１１」としているのは、この場合には、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、後述する第４の演算回路１２による演算処理によってＧＮＤレベルの信号を出力信号Ｓ１１１とするようにしているからである。
【００４３】
生成回路５は、４個の演算回路９〜１１、すなわち、ＮＡＮＤゲートを有する第１の演算回路９と、ＮＯＲゲートを有する第２の演算回路１０と、第１の遅延信号Ｓ１１２だけを通過させて出力信号Ｓ１１１とする第３の演算回路１１と、いかなる第１及び第２の遅延信号Ｓ１１２，Ｓ１１３に対しても出力信号Ｓ１１１としてＧＮＤレベルの信号を出力する第４の演算回路１２とからなる。
【００４４】
ここで、第１の演算回路９は、図４に示すように、ＮＯＴゲート１３によって反転した第１の遅延信号Ｓ１１２の反転信号と、第２の遅延信号Ｓ１１３とをＮＡＮＤゲート１４に入力して、このＮＡＮＤゲート１４の出力を出力信号Ｓ１１１としている。
【００４５】
また、第２の演算回路１０は、図５に示すように、ＮＯＴゲート１５によって反転した第１の遅延信号Ｓ１１２の反転信号と、第２の遅延信号Ｓ１１３とをＮＯＲゲート１６に入力して、このＮＯＲゲート１６の出力を出力信号Ｓ１１１としている。
【００４６】
そして、これら４個の演算回路９〜１１から、演算回路選択信号Ｓ１１７に基づいて出力信号Ｓ１１１を生成するのに適した演算回路９〜１１を選択する。
【００４７】
すなわち、演算回路選択信号Ｓ１１７が「００」の場合には、第１の演算回路９を選択して、この第１の演算回路９に第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とを入力して、これら第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３に上述した演算処理を施すことによって、第１の遅延信号Ｓ１１２の立ち上がりと同一タイミングの立ち上がり及び第２の遅延信号Ｓ１１３の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ１１１を得る（図６参照）。
【００４８】
また、演算回路選択信号Ｓ１１７が「０１」の場合には、第２の演算回路１０を選択して、この第２の演算回路１０に第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とを入力して、これら第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３に上述した演算処理を施すことによって、第１の遅延信号Ｓ１１２の立ち上がりと同一タイミングの立ち上がり及び第２の遅延信号Ｓ１１３の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ１１１を得る（図７参照）。
【００４９】
また、演算回路選択信号Ｓ１１７が「１０」の場合には、第３の演算回路１１を選択して、第１の遅延信号Ｓ１１２を出力信号Ｓ１１１とする。この場合には、第１の遅延信号Ｓ１１２の立ち上がり及び立ち下がりが、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングとなっているため、第１の遅延信号Ｓ１１２をそのまま出力信号Ｓ１１１とすればよい。
【００５０】
また、演算回路選択信号Ｓ１１７が「１１」の場合には、第４の演算回路１２を選択して、ＧＮＤレベルの信号を出力信号Ｓ１１１とする。この場合には、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、ここではＧＮＤレベルの信号を出力信号Ｓ１１１としている。
【００５１】
以下に、具体例として、遅延信号Ｓ１５の立ち上がりと同一タイミングの立ち上がりと、遅延信号Ｓ１９の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ１１１を生成する場合について説明する。
【００５２】
このような出力信号Ｓ１１１を生成するためには、立ち上がり指定信号Ｓ１１４として「００１１１１」（１０進数表記の「１５」）を、立ち下がり指定信号Ｓ１１５として「０１００１１」（１０進数表記の「１９」）を信号生成回路Ａに入力する。
【００５３】
信号生成回路Ａに入力された立ち上がり指定信号Ｓ１１４と立ち下がり指定信号Ｓ１１５とは、選択回路３と位相関係検出回路４とに入力される。
【００５４】
選択回路３では、立ち上がり指定信号Ｓ１１４である「００１１１１」（１０進数表記の「１５」）に基づいて第１の遅延信号Ｓ１５を選択して生成回路５に出力するとともに、立ち下がり指定信号Ｓ１１５である「０１００１１」（１０進数表記の「１９」）に基づいて第２の遅延信号Ｓ１９を選択して生成回路５に出力する。
【００５５】
一方、位相関係検出回路４では、立ち上がり指定信号Ｓ１１４と立ち下がり指定信号Ｓ１１５とが最上位ビット付加器６に入力され、それぞれ最上位ビットに「０」が付加されて、立ち上がり指定信号Ｓ１１４「００１１１１」は立ち上がり指定信号Ｓ１１４’「０００１１１１」に、立ち下がり指定信号Ｓ１１５「０１００１１」は立ち下がり指定信号Ｓ１１５’「００１００１１」に７ビット化され、これら立ち上がり指定信号Ｓ１１４’と立ち下がり指定信号Ｓ１１５’とを補数減算器７へ出力する。
【００５６】
補数減算器７では、まず、立ち上がり指定信号Ｓ１１４’「０００１１１１」について２の補数「１１１０００１」を求める。そして、立ち下がり指定信号Ｓ１１５’「００１００１１」と立ち上がり指定信号Ｓ１１４’の２の補数「１１１０００１」とを加算することによって、立ち上がり指定信号Ｓ１１４で指定される立ち上がりのタイミングと立ち下がり指定信号Ｓ１１５で指定される立ち下がりのタイミングとの位相差を検出して位相差検出信号Ｓ１１６「００００１００」をデコーダー８へ出力する。
【００５７】
デコーダー８では、「０００００００」（１０進数表記の「０」）＜位相差検出信号Ｓ１１６「００００１００」（１０進数表記の「４」）＜「００１１０００」（１０進数表記の「２４」）であること、すなわち、立ち上がりのタイミングが立ち下がりのタイミングより１／２周期未満進んでいることから、演算回路選択信号Ｓ１１７「０１」を生成回路５へ出力する。
【００５８】
生成回路５では、演算回路選択信号Ｓ１１７「０１」に基づいて第２の演算回路１０を選択し、この第２の演算回路１０に第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とを入力し、これら第１の遅延信号Ｓ１１２と第２の遅延信号Ｓ１１３とに演算処理を施して出力信号Ｓ１１１を出力する。
【００５９】
このようにして、信号生成回路Ａは、立ち上がり指定信号Ｓ１１４及び立ち下がり指定信号Ｓ１１５で指定したタイミングで変化する出力信号Ｓ１１１を生成する。
【００６０】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００６１】
すなわち、請求項１に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００６２】
また、請求項２に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにしているため、任意のタイミングで変化する出力信号を生成する信号生成回路の回路構成を簡素化することができ、回路規模の増大を防止することができる。
【００６３】
また、請求項３に係る本発明では、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成しているため、生成回路の回路構成を簡素化することができ、これによっても、回路規模の増大を防止することができる。
【００６４】
また、請求項４に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、駆動装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００６５】
また、請求項５に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにしているため、任意のタイミングで変化する出力信号を生成する信号生成回路の回路構成を簡素化することができ、回路規模の増大を防止することができ、駆動装置の小型化や低廉化を図ることができる。
【００６６】
また、請求項６に係る本発明では、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成しているため、生成回路の回路構成を簡素化することができ、これによっても、回路規模の増大を防止することができ、駆動装置の小型化や低廉化を図ることができる。
【００６７】
また、請求項７に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と、所定の立ち下がりのタイミングを指定する立ち下がり指定信号とを入力すると、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを用いて演算処理することによって、所定の立ち上がり及び立ち下がりを有する出力信号を生成するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、撮像装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、撮像装置の開発に要する時間や労力を削減することができる。
【００６８】
また、請求項８に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号と所定の立ち下がりのタイミングを指定する立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記第１の遅延信号と前記第２の遅延信号との位相関係を検出する位相関係検出回路と、この検出結果に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路とを有することにしているため、任意のタイミングで変化する出力信号を生成する信号生成回路の回路構成を簡素化することができ、回路規模の増大を防止することができ、撮像装置の小型化や低廉化を図ることができる。
【００６９】
また、請求項９に係る本発明では、前記生成回路は、前記位相関係検出回路で検出した位相関係に応じて複数の演算回路から１つの演算回路を選択して演算を行うように構成しているため、生成回路の回路構成を簡素化することができ、これによっても、回路規模の増大を防止することができ、撮像装置の小型化や低廉化を図ることができる。
【図面の簡単な説明】
【図１】本実施形態に係る信号生成回路のブロック図。
【図２】ＤＬＬの遅延信号のタイミングチャート。
【図３】位相関係検出回路のブロック図。
【図４】第１の演算回路の回路図。
【図５】第２の演算回路の回路図。
【図６】第１の演算回路を用いた出力信号。
【図７】第２の演算回路を用いた出力信号。
【符号の説明】
Ａ  信号生成回路
１  ＤＬＬ
２  演算処理回路
３  選択回路
４  位相関係検出回路
５  生成回路
６  最上位ビット付加器
７  補数減算器
８  デコーダー
９〜１２  演算回路
Ｓ１１１  出力信号
Ｓ１１２  第１の遅延信号
Ｓ１１３  第２の遅延信号
Ｓ１１４  立ち上がり指定信号
Ｓ１１５  立ち下がり指定信号
Ｓ１１６  位相差検出信号
Ｓ１１７  演算回路選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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