(57)【要約】【課題】  回路構成が簡素化され且つ動作の高速化が図られたデジタル信号入力回路を提供する。【解決手段】  コンデンサ素子１２と抵抗素子１３からなる高域通過フィルタ１０で入力デジタル信号Ｉｎの高周波成分を通過させることにより高域通過入力信号Ａを生成し、増幅器２０を構成する差動増幅部２３に高域通過入力信号Ａおよび入力識別電圧信号Ｂを入力してフィードバック用ネットワーク２４で正帰還を行なって、入力デジタル信号Ｉｎに対応するデジタル信号Ｏｕｔを復元する。【選択図】        図１
2005348124.tif 000002
【特許請求の範囲】
【請求項１】
入力デジタル信号を入力して該入力デジタル信号の高周波成分を通過させることにより高域通過入力信号を生成する高域通過フィルタと、
前記高域通過入力信号を入力して前記入力デジタル信号に対応するデジタル信号を復元する、正帰還を有する増幅器とを備えたことを特徴とするデジタル信号入力回路。
【請求項２】
前記増幅器は差動増幅器であって、該差動増幅器の一方の入力端子は前記高域通過入力信号を入力するものであり、該差動増幅器の他方の入力端子は前記高域通過入力信号の変化幅内の所定の閾値電圧に固定されたものであることを特徴とする請求項１記載のデジタル信号入力回路。
【請求項３】
前記高域通過フィルタが、前記入力デジタル信号の高周波成分を通過させることにより高域通過入力信号を生成するとともに、該入力デジタル信号の論理が反転した相補デジタル信号の高周波成分を通過させることにより高域通過相補信号を生成するものであり、
前記増幅器は差動増幅器であって、該差動増幅器の一方の入力端子は前記高域通過入力信号を入力し、該差動増幅器の他方の入力端子は前記高域通過相補信号を入力するものであることを特徴とする請求項１記載のデジタル信号入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号を入力するデジタル信号入力回路に関する。
【背景技術】
【０００２】
従来より、結合容量素子を介してデジタル信号を入力する容量結合型のデジタル信号入力回路が提案されている。例えば、入力されたデジタル信号から論理が反転した相補デジタル信号を生成し、これらデジタル信号および相補デジタル信号の、結合容量素子を介して取り出された立上りエッジ情報および立下りエッジ情報をフリップフロップに入力することにより、入力されたデジタル信号に対応するデジタル信号を復元するデジタル信号入力回路が提案されている（特許文献１参照）。
【０００３】
また、送信源から送出された送信パルス信号の立上りエッジ情報および立下りエッジ情報を示すエッジパルス信号を結合容量素子を介して生成して所定の伝送路に伝送し、伝送されたエッジパルス信号を検出して復元エッジパルス信号を発生し、この復元エッジパルス信号をフリップフロップに入力することにより、送信パルス信号を復元するデジタル信号入力回路が提案されている（特許文献２参照）。
【０００４】
さらに、容量結合による信号の過渡的な減衰レートに対して補償するようなレートで変化する、いわゆる量子化されたフィードバック回路により、入力されたデジタル信号を復元するデジタル信号入力回路が提案されている（特許文献３参照）。
【特許文献１】特開平１１−１３６２９３号公報
【特許文献２】特開平１−２７９６２１号公報
【特許文献３】特開平１０−２２８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に提案された技術では、相補デジタル信号を生成する回路、結合容量駆動用のドライブ回路、結合容量素子、エッジ情報検出器、フリップフロップ、および出力バッファが必要とされる。また、特許文献２に提案された技術では、エッジパルス信号を生成して伝送路に伝送する手段、伝送されたエッジパルス信号を検出して復元エッジパルス信号を発生する手段、およびフリップフロップが必要とされる。従って、これら特許文献１，２に提案された技術では、構成が複雑であるという問題がある。また、これら特許文献１，２に提案された技術では、入力されるデジタル信号のデータ・レートが仮に１Ｇｂｐｓ（ギガビット／秒）である場合、立上がりエッジ情報および立下りエッジ情報を表わす波形（微分波形）信号のデータ・レートは２Ｇｂｐｓ相当となり、このためデジタル信号入力回路に要求される速度性能は２Ｇｂｐｓとなる。従って、デジタル信号入力回路における動作速度の高速化が困難であるという問題がある。
【０００６】
また、特許文献３に提案された技術では、エッジ情報検出回路、容量結合における時定数と同じ時定数を有する低域通過フィルタ、およびフィードバック用の信号量子化回路が必要であり、回路構成が複雑である。また、通常は、量子化フィードバック回路を動作させるためのクロック入力回路が別途必要とされる。その結果、回路規模が大きくなりこれに伴い発生する遅延時間も大きく、従ってデジタル信号入力回路における高速動作が困難であるという問題がある。
【０００７】
本発明は、上記事情に鑑み、回路構成が簡素化され且つ動作の高速化が図られたデジタル信号入力回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明のデジタル信号入力回路は、
入力デジタル信号を入力してその入力デジタル信号の高周波成分を通過させることにより高域通過入力信号を生成する高域通過フィルタと、
上記高域通過入力信号を入力して上記入力デジタル信号に対応するデジタル信号を復元する、正帰還を有する増幅器とを備えたことを特徴とする。
【０００９】
本発明のデジタル信号入力回路は、高域通過フィルタで生成された高域通過入力信号を、正帰還を有する増幅器に入力して、入力デジタル信号に対応するデジタル信号を復元するものであるため、従来の、高域通過入力信号からエッジパルス信号を生成する回路やフリップフロップを備えて入力デジタル信号のデータ・レートの２倍のデータ・レートを有するエッジパルス信号を取り扱う技術と比較し、回路構成が簡素化され且つ動作の高速化が図られる。
【００１０】
ここで、上記増幅器は差動増幅器であって、その差動増幅器の一方の入力端子は上記高域通過入力信号を入力するものであり、その差動増幅器の他方の入力端子は上記高域通過入力信号の変化幅内の所定の閾値電圧に固定されたものであることが好ましい。
【００１１】
このように、差動増幅器の一方の入力端子に高域通過入力信号を入力するとともに、他方の入力端子に上記所定の閾値電圧を入力する構成にすると、動作の高速化を維持したまま、さらに簡単な構成で入力デジタル信号に対応するデジタル信号を復元することができる。
【００１２】
また、上記高域通過フィルタが、上記入力デジタル信号の高周波成分を通過させることにより高域通過入力信号を生成するとともに、その入力デジタル信号の論理が反転した相補デジタル信号の高周波成分を通過させることにより高域通過相補信号を生成するものであり、
上記増幅器は差動増幅器であって、その差動増幅器の一方の入力端子は上記高域通過入力信号を入力し、その差動増幅器の他方の入力端子は上記高域通過相補信号を入力するものであってもよい。
【００１３】
このように、差動増幅器の一方の入力端子，他方の入力端子に、高域通過入力信号，高域通過相補信号を入力して、入力デジタル信号を復元してもよい。
【発明の効果】
【００１４】
本発明のデジタル信号入力回路によれば、回路構成が簡素化され且つ動作の高速化が図られる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態を説明する。
【００１６】
図１は、本発明の第１実施形態のデジタル信号入力回路の構成を示す図である。
【００１７】
図１に示すデジタル信号入力回路１には、高域通過フィルタ１０と増幅器２０が備えられている。
【００１８】
高域通過フィルタ１０には、入力デジタル信号Ｉｎが入力される入力端子１１と、一端が入力端子１１に接続されたコンデンサ素子１２と、一端がそのコンデンサ素子１２の他端に接続されるとともに他端がグラウンドＧＮＤに接続された抵抗素子１３とが備えられている。この高域通過フィルタ１０は、入力デジタル信号Ｉｎを入力してその入力デジタル信号Ｉｎの高周波成分を通過させることにより高域通過入力信号Ａを生成する。
【００１９】
増幅器２０には、高域通過入力信号Ａが入力される入力端子２１と、入力識別電圧信号Ｂが入力される入力端子２２と、差動増幅部２３と、差動増幅部２３からの出力信号Ｏｕｔをこの差動増幅部２３にフィードバックするフィードバック用ネットワーク２４とが備えられている。ここで、フィードバック用のネットワーク２４の構成としては、抵抗素子のみでもよく、また入力識別電圧信号Ｂとしては、入力デジタル信号Ｉｎの論理が反転した相補デジタル信号の高周波成分を通過させることにより生成された高域通過相補信号や、所定の閾値に固定された電圧信号が挙げられる。
【００２０】
この増幅器２０は、高域通過入力信号Ａおよび入力識別電圧信号Ｂを入力して上記入力デジタル信号Ｉｎに対応するデジタル信号Ｏｕｔを復元する、正帰還を有する増幅器である。以下、デジタル信号入力回路１の動作について図１および図２を参照して説明する。
【００２１】
図２は、図１に示すデジタル信号入力回路における信号波形を示す図である。
【００２２】
図１に示すデジタル信号入力回路１を構成する高域通過フィルタ１０の入力端子１１に、図２に示す入力デジタル信号Ｉｎが入力される。この入力デジタル信号Ｉｎは、高域通過フィルタ１０を構成するコンデンサ素子１２，抵抗素子１３からなる微分回路により、図２に示す微分波形を有する高域通過入力信号Ａに変換されて、差動増幅部２３の＋端子に入力される。一方、差動増幅部２３の−端子には、入力識別電圧信号Ｂが入力される。
【００２３】
ここで、図２に示すように、差動増幅部２３の＋端子に入力される高域通過入力信号Ａは、上記コンデンサ素子１２，抵抗素子１３の値により定まる時定数に応じた時間で減衰を始めるが、差動増幅部２３から出力されるデジタル信号Ｏｕｔがフィードバック用ネットワーク２４を介して＋端子に戻されるため、差動増幅部２３は、減衰前の状態を維持するように動作する。従って、デジタル信号Ｏｕｔは、高域通過入力信号Ａが中心レベルに収束した後も、前の状態を維持し続けることとなる。
【００２４】
図３は、比較例１における信号波形を示す図である。
【００２５】
この比較例１における信号波形は、特許文献１，２に提案された技術における信号波形であり、入力デジタル信号Ｉｎがコンデンサ素子および抵抗素子からなる微分回路により高域通過入力信号Ａに変換される。さらに、この高域通過入力信号Ａの立上り部分および立下り部分に基づいてエッジパルス信号Ｐが生成され、そのエッジパルス信号Ｐの立上りエッジが入力される度にデジタル信号Ｏｕｔの論理を反転する処理がフリップフロップで行なわれることにより、入力デジタル信号Ｉｎの復元が行なわれる。このように比較例１では、高域通過入力信号Ａからエッジパルス信号Ｐを生成するための回路やフリップフロップが必要であり、従って構成が複雑であり、また入力デジタル信号Ｉｎのデータ・レートの２倍のデータ・レートを有するエッジパルス信号Ｐを取り扱うため、デジタル信号入力回路における動作速度の高速化が困難である。
【００２６】
一方、第１実施形態のデジタル信号入力回路１では、高域通過入力信号Ａからエッジパルス信号Ｐを生成する必要はなく、前述したようにして増幅器２０に高域通過入力信号Ａが入力され、その増幅器２０から出力されるデジタル信号Ｏｕｔが、フィードバック用ネットワーク２４を介して正帰還されることにより、入力デジタル信号Ｉｎが復元されるため、回路構成が簡素化され且つ動作の高速化が図られる。
【００２７】
図４は、比較例２における信号波形を示す図である。
【００２８】
この比較例２における信号波形は、特許文献３に提案された技術における信号波形であり、入力デジタル信号Ｉｎがコンデンサ素子および抵抗素子からなる微分回路により高域通過入力信号Ａに変換される。さらに、この高域通過入力信号Ａの立上りおよび立下りの過渡的な減衰レートに対して補償するようなレートで変化するフィードバック用の信号Ｆが生成され、高域通過入力信号Ａに信号Ｆが加算されることにより、入力デジタル信号Ｉｎの復元が行なわれる。この比較例２では、フィードバック用の回路規模は大きく且つ遅延時間も大きい。
【００２９】
図５は、本発明の第２実施形態のデジタル信号入力回路の構成を示す図である。
【００３０】
図５に示すデジタル信号入力回路２には、第１の高域通過フィルタ３０と、第２の高域通過フィルタ４０と、増幅器５０とが備えられている。
【００３１】
第１の高域通過フィルタ３０は、一端に信号源１０１からの入力デジタル信号Ｉｎが入力されるコンデンサ素子３１、および一端がそのコンデンサ素子３１の他端に接続されるとともに他端がＤＣ電源１０２に接続された抵抗素子３２から構成されている。この第１の高域通過フィルタ３０は、入力デジタル信号Ｉｎの高周波成分を通過させることにより高域通過入力信号Ｄを生成する。
【００３２】
また、第２の高域通過フィルタ４０は、一端に信号源１０３からの、上記入力デジタル信号Ｉｎの論理が反転した相補デジタル信号である入力デジタル信号Ｉｎｂが入力されるコンデンサ素子４１、および一端がそのコンデンサ素子４１の他端に接続されるとともに他端がＤＣ電源１０２に接続された抵抗素子４２から構成されている。この第２の高域通過フィルタ４０は、入力デジタル信号Ｉｎｂの高周波成分を通過させることにより高域通過相補信号Ｄｂを生成する。
【００３３】
増幅器５０は、正帰還を有する差動増幅器であって、この増幅器５０には、電源ＶＤＤと定電流源５５との間に直列接続されたＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２が備えられている。また、電源ＶＤＤと定電流源５５との間に直列接続されたＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４が備えられている。ＰＭＯＳトランジスタ５１，５３の各ゲートは共通接続されており、所定のバイアス電圧ＶＢが入力される。また、ＮＭＯＳトランジスタ５２のゲートには高域通過入力信号Ｄが入力されるとともに、ＮＭＯＳトランジスタ５４のゲートには高域通過相補信号Ｄｂが入力される。
【００３４】
また、増幅器５０には、ＰＭＯＳトランジスタ５１，ＮＭＯＳトランジスタ５２の接続点であるノードＮ１と定電流源５８との間に配備されたＮＭＯＳトランジスタ５６、およびＰＭＯＳトランジスタ５３，ＮＭＯＳトランジスタ５４の接続点であるノードＮ２と定電流源５８との間に配備されたＮＭＯＳトランジスタ５７が備えられている。ＮＭＯＳトランジスタ５６のゲートはノードＮ２に接続されるとともに、ＮＭＯＳトランジスタ５７のゲートはノードＮ１に接続されている。尚、定電流源５５，５８には所定の電流ｉ１，ｉ２が流れる。このように構成されたデジタル信号入力回路２の動作について図５および図６を参照して説明する。
【００３５】
図６は、図５に示すデジタル信号入力回路における信号波形を示す図である。
【００３６】
図５に示すデジタル信号入力回路２を構成する第１，第２の高域通過フィルタ３０，４０に、図６に示す入力デジタル信号Ｉｎおよびその入力デジタル信号Ｉｎの論理が反転した相補デジタル信号である入力デジタル信号Ｉｎｂが入力される。
【００３７】
これら入力デジタル信号Ｉｎ，Ｉｎｂは、第１，第２の高域通過フィルタ３０，４０により、図６に示す微分波形を有する高域通過入力信号Ｄ，高域通過相補信号Ｄｂに変換されて、増幅器５０のＮＭＯＳトランジスタ５２，５４に入力される。
【００３８】
ＮＭＯＳトランジスタ５２には、入力された高域通過入力信号Ｄの微分波形のうちの＋極性の部分波形の大きさに応じた電流Ｉが流れる。ここで、ＰＭＯＳトランジスタ５１，５３には、所定のバイアス電圧ＶＢが印加されており、これらＰＭＯＳトランジスタ５１，５３はオン状態にある。このため、ノードＮ１の電位は、ＰＭＯＳトランジスタ５１のオン抵抗Ｒｄ×電流Ｉ（Ｒｄ×Ｉ）の電圧降下分だけ変動（低下）する。一方、ノードＮ２の電位は、その逆の原理によってＰＭＯＳトランジスタ５３のオン抵抗Ｒｄ×電流Ｉ（Ｒｄ×Ｉ）の電圧降下分だけ変動（上昇）する。
【００３９】
次いで、ノードＮ２における変動はＮＭＯＳトランジスタ５６に入力され、これによりノードＮ１において電流Ｉ’を誘起し、さらにＲｄ×Ｉ’分の電圧降下が発生する。この電圧降下は、ＮＭＯＳトランジスタ５６にさらに多くの電流変化を引き起こし、最終的にＮＭＯＳトランジスタ５６に電流ｉ２の全てが流れるようになる。このようにして、ＮＭＯＳトランジスタ５６，５７が正帰還差動対（ラッチ）として振る舞うこととなる。ここで、ＮＭＯＳトランジスタ５２に入力される高域通過入力信号Ｄは微分波形となっているため、次第に減衰し、最終的に図６に示す中間電位へと収束するが、上記正帰還差動対は前の状態を保持しようとするため、増幅器５０の出力信号Ｏｕｔが中間電位に収束することはない。
【００４０】
次に、高域通過入力信号Ｄの微分波形のうちの立下り部分、即ち高域通過相補信号Ｄｂの微分波形のうちの立上がり部分が入力される。すると、今度はＮＭＯＳトランジスタ５４に電流Ｉが流れ、ノードＮ２の電位がＲｄ×Ｉの電圧降下分だけ低下する。同時に、ノードＮ１の電位はＲｄ×Ｉの電圧降下分だけ上昇する。これらノードＮ１，Ｎ２の電位の変動幅が、上記正帰還差動対に保持されている電位の幅よりも大きい場合は、出力信号Ｏｕｔの論理が反転するとともに、その出力信号Ｏｕｔの論理が反転した信号である出力相補信号Ｏｕｔｂの論理が反転する。その後、ＮＭＯＳトランジスタ５６，５７の正帰還によって増幅され、最終的にＮＭＯＳトランジスタ５７に電流ｉ２の全てが流れるようになり、出力信号Ｏｕｔ，出力相補信号Ｏｕｔｂは論理が反転された状態で落ち着くこととなる。このようにして、入力デジタル信号Ｉｎを復元してもよい。
【００４１】
図７は、図５に示すデジタル信号入力回路における入力デジタル信号Ｉｎのシミュレーション波形を示す図、図８は、図５に示すデジタル信号入力回路における高域通過入力信号Ｄのシミュレーション波形を示す図、図９は、図５に示すデジタル信号入力回路における出力信号Ｏｕｔのシミュレーション波形を示す図である。
【００４２】
ここでは、数Ｇｂｐｓ以上のデジタル信号伝送において、一般的なプロセスである０．１３μｍのＣＭＯＳプロセスのパラメータが用いられる。また、コンデンサ素子３１，４１の容量（結合容量）は０．２ｐＦであり、抵抗素子３２，４２の値（入力抵抗値）は５０Ωである。
【００４３】
図５に示すデジタル信号入力回路２に、図７に示す入力デジタル信号Ｉｎのシミュレーション波形が入力される。このような波形を有する入力デジタル信号Ｉｎは、コンデンサ素子３１と抵抗素子３２からなる高域通過フィルタ３０が有する高域通過特性により、図８に示すように低い周波数成分が失われて減衰するが、正帰還を有する増幅器５０により、その減衰が補正されて図９に示すような出力信号Ｏｕｔとして現れる。
【００４４】
図１０は、本発明の第３実施形態のデジタル信号入力回路の構成を示す図である。
【００４５】
尚、図５に示すデジタル信号入力回路２の構成要素と同じ構成要素には同一の符号を付し、重複説明は省く。
【００４６】
図１０に示すデジタル信号入力回路３は、図５に示すデジタル信号入力回路２と比較し、第２の高域通過フィルタ４０が削除されている。また、増幅器５０を構成するＮＭＯＳトランジスタ５４のゲートに、ＤＣ電源１０２からの電圧Ｄｂが抵抗素子４２を経由して入力されている。この電圧Ｄｂは、本発明にいう高域通過入力信号の変化幅内の所定の閾値電圧に固定されてなる電圧に相当する電圧である。
【００４７】
増幅器５０は、ＮＭＯＳトランジスタ５２，５４のゲートに入力された入力信号の電流差に応じた正帰還を行なって増幅すればよく、従って入力信号は互いに論理が反転した高域通過入力信号Ｄ，高域通過相補信号Ｄｂである必要はなく、この図１０に示すようにＮＭＯＳトランジスタ５４のゲートに、所定の閾値電圧に固定された電圧Ｄｂを入力してもよい。このようにすることにより、高域通過相補信号Ｄｂを生成するための第２の高域通過フィルタ３０を不要にすることができ、構成がさらに簡素化される。
【００４８】
図１１は、本発明の第４実施形態のデジタル信号入力回路の構成を示す図である。
【００４９】
尚、図１０に示すデジタル信号入力回路３の構成要素と同じ構成要素には同一の符号を付し、重複説明は省く。
【００５０】
図１０に示すデジタル信号入力回路３は、電流による正帰還を行なって入力デジタル信号Ｉｎを復元する回路であるが、図１１に示すデジタル信号入力回路３は、電圧による正帰還を行なって入力デジタル信号Ｉｎを復元する回路である。
【００５１】
図１１に示す増幅器６０には、ＮＭＯＳトランジスタ５２のゲートと、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４の接続点との間に、抵抗素子６１が配備されている。また、ＮＭＯＳトランジスタ５４のゲートと、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２の接続点との間に、抵抗素子６２が配備されている。ＮＭＯＳトランジスタ５２，５４のゲートには、高域通過入力信号Ｄ，所定の閾値電圧に固定された電圧Ｄｂが入力される。
【００５２】
増幅器６０では、ＮＭＯＳトランジスタ５２，５４のゲートに入力された高域通過入力信号Ｄが有する電圧と電圧Ｄｂとの差分に応じた正帰還による増幅が行なわれる。このようにして、簡単な回路構成で入力デジタル信号Ｉｎを復元してもよい。
【００５３】
現在のＣＭＯＳ技術では、デジタル信号の伝送レートは２Ｇｂｐｓを超えるものが主流になりつつあり、また入力インターフェースとして、入力信号に対して低域にまで十分な通過特性を持った容量結合をボード上で行なうことが一般化している。その際に必要とされる容量値は通常０．１μＦ程度であるが、上述した本実施形態では、高速動作を維持しながら、容量値は１ｐＦ以下に下げることができる。従って、モノリシック化が十分に可能となる。ここで、１ｐＦの容量を有するコンデンサ素子を形成するために必要な面積は、一般的なＣＭＯＳ技術では３０μｍ×３０μｍ程度である。また、本実施形態では高速動作が実現されるため、デジタル信号の高速伝送における効果は大きい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態のデジタル信号入力回路の構成を示す図である。
【図２】図１に示すデジタル信号入力回路における信号波形を示す図である。
【図３】比較例１における信号波形を示す図である。
【図４】比較例２における信号波形を示す図である。
【図５】本発明の第２実施形態のデジタル信号入力回路の構成を示す図である。
【図６】図５に示すデジタル信号入力回路における信号波形を示す図である。
【図７】図５に示すデジタル信号入力回路における入力デジタル信号Ｉｎのシミュレーション波形を示す図である。
【図８】図５に示すデジタル信号入力回路における高域通過入力信号Ｄのシミュレーション波形を示す図である。
【図９】図５に示すデジタル信号入力回路における出力信号Ｏｕｔのシミュレーション波形を示す図である。
【図１０】本発明の第３実施形態のデジタル信号入力回路の構成を示す図である。
【図１１】本発明の第４実施形態のデジタル信号入力回路の構成を示す図である。
【符号の説明】
【００５５】
１，２，３，４  デジタル信号入力回路
１０  高域通過フィルタ
１１，２１，２２  入力端子
１２，３１，４１  コンデンサ素子
１３，３２，４２，６１，６２  抵抗素子
２０，５０，６０  増幅器
２３  差動増幅部
２４  フィードバック用ネットワーク
３０  第１の高域通過フィルタ
４０  第２の高域通過フィルタ
５１，５３  ＰＭＯＳトランジスタ
５２，５４，５６，５７  ＮＭＯＳトランジスタ
５５，５８  定電流源
１０１，１０３  信号源
１０２  ＤＣ電源
【図１】
2005348124.tif 000003
【図２】
2005348124.tif 000004
【図３】
2005348124.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005348124.tif 000011
【図１０】
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【図１１】
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