(57)【要約】【課題】基板間の配線チェックを行い、装置の各部を制御するＣＰＵによってどの配線が故障したかを診断するだけでは、故障した基板を特定することができない。【解決手段】  基板（１）１１，（２）１２にそれぞれ実装されたＣＰＵ１１３，１２２により、基板（１）１１，（２）１２の動作状態とこれら基板間の配線１４の動作状態から基板（１）１１，（２）１２または配線１４に故障が発生したか否かを検査し、これら各検査結果信号ins1_in,ins1_out，ins2_in,ins2_outに基づいて、基板（３）１３に実装されたＣＰＵ１３３により、故障が発生した基板または配線を特定し、その特定した故障箇所を故障箇所表示部１６に表示する。【選択図】  図１
2005043202.tif 000002
【特許請求の範囲】
【請求項１】
複数の基板を搭載した装置において、前記複数の基板の各々に発生する故障や前記複数の基板間の配線に発生する故障を検出する故障検出装置であって、
前記複数の基板の動作状態と前記複数の基板間の配線の動作状態から前記複数の基板または前記配線に故障が発生したか否かを検査する検査手段と、
前記検査手段による前記基板の動作状態および前記配線の動作状態の各検査結果に基づいて、故障が発生した基板または配線を特定する特定手段と
を備えることを特徴とする故障検出装置。
【請求項２】
前記検査手段は、前記基板のインターフェイス部を通過するインターフェイス信号の信号パターンを正常状態での信号パターンと比較することによって前記基板の動作状態または前記配線の動作状態を検査する
ことを特徴とする請求項１記載の故障検出装置。
【請求項３】
前記検査手段は、前記比較の結果が一致であれば正常信号、不一致であれば異常信号をそれぞれ出力し、
前記特定手段は、前記正常信号と前記異常信号との組み合わせから、故障が発生した基板または配線を特定する
ことを特徴とする請求項２記載の故障検出装置。
【請求項４】
複数の基板を搭載した装置において、前記複数の基板間の配線に発生する故障を検出する故障検出装置であって、
前記複数の基板のうちの２つの基板間において、前記２つの基板の一方の基板から基板間の配線を通して前記２つの基板の他方の基板に検査用データを送信し、当該検査用データを前記他方の基板で観測し、この観測結果から前記一方の基板と前記他方の基板との間の配線に故障が発生したか否かを検査する検査手段と、
前記検査手段の検査結果に基づいて、前記複数の基板相互間の配線のうち故障が発生した配線を特定する特定手段と
を備えることを特徴とする故障検出装置。
【請求項５】
複数の基板を搭載した装置において、前記複数の基板の各々に発生する故障や前記複数の基板間の配線に発生する故障を検出する故障検出方法であって、
前記複数の基板の動作状態と前記複数の基板間の配線の動作状態から前記複数の基板または前記配線に故障が発生したか否かを検査し、
前記基板の動作状態および前記配線の動作状態の各検査結果に基づいて、故障が発生した基板または配線を特定する
を含むことを特徴とする故障検出方法。
【請求項６】
複数の基板を搭載した装置において、前記複数の基板間の配線に発生する故障を検出する故障検出方法であって、
前記複数の基板のうちの２つの基板間において、前記２つの基板の一方の基板から基板間の配線を通して前記２つの基板の他方の基板に検査用データを送信し、当該検査用データを前記他方の基板で観測し、この観測結果から前記一方の基板と前記他方の基板との間の配線に故障が発生したか否かを検査し、
当該検査結果に基づいて、前記複数の基板相互間の配線のうち故障が発生した配線を特定する
を含むことを特徴とする故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障検出装置および故障検出方法に関し、特に装置に搭載されている複数の基板の各々に発生する故障や複数の基板間の配線に発生する故障を検出する故障検出装置および故障検出方法に関する。
【背景技術】
【０００２】
装置に搭載されている基板において、当該基板上に実装されているＩＣや受動素子のピンがオープン状態になったり、ショートする、あるいは基板上の配線パターンが断線するといった基板の故障や、複数の基板相互間を電気的に接続する配線が断線するといった配線の故障が発生することがある。これら基板や配線の故障を検出するための周知の方法としては、インターフェイス部を観測するための故障検出用の回路を付加して、動作中に正常状態のデータと比較をすることにより基板の故障を検出する方法や、検査用のデータを入力し、その出力結果から基板の故障を検査する方法が一般的に知られている。
【０００３】
また、装置全体における配線チェックに加えて、装置とオプション機器間の部分的な配線チェックのみを実行できるなど、検査の細分化・多様化、メンテナンスの柔軟性を実現するために、基板のインターフェイス部にデータ転送手段を備えたＡＳＩＣ(Application Specific Integrated Circuit)を設け、基板間の配線チェックを行い、装置の各部を制御するＣＰＵ（中央演算処理装置）によってどの配線が故障したかを診断するようにしていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００２−２８６７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来周知の一般的な故障検出方法では、故障検出精度を上げるために、各インターフェイス部に故障検出用の回路を付加した場合に、検査用に付加するハードウエアの規模が大きくなってしまうという課題がある。また、特許文献１記載の従来技術では、配線の異常のみを検出するものであり、基板上に実装されたＩＣや受動素子のピンオープンやショートといった故障や、基板上の配線パターンが断線するといった基板の故障が発生した際に、その故障した基板を特定することができないという課題がある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、複数の基板を搭載した装置において、前記複数の基板の各々に発生する故障や前記複数の基板間の配線に発生する故障を検出するに当たり、前記複数の基板の動作状態と前記複数の基板間の配線の動作状態から前記複数の基板または前記配線に故障が発生したか否かを検査し、前記基板の動作状態および前記配線の動作状態の各検査結果に基づいて、故障が発生した基板または配線を特定する構成を採っている。
【０００７】
基板の動作状態および配線の動作状態の各検査結果を用いることにより、基板または配線に故障が発生したことを検出できるだけでなく、故障が発生した基板または配線を特定できる。
【発明の効果】
【０００８】
本発明によれば、基板または配線の故障の発生のみならず、故障が発生した基板または配線を特定できるため、故障箇所の修理などの対応を迅速に行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１０】
［第１実施形態］
図１は、本発明の第１実施形態に係る故障検出装置のハードウエア構成例を示すブロック図である。本実施形態に係る故障検出装置では、複数の基板、例えば３つの基板（１）１１〜（３）１３を搭載した装置本体において、通常動作中に当該装置本体に故障が発生したときに、故障の原因となった基板または基板間の配線、即ち故障が発生した基板または基板間の配線を特定する場合を例に挙げて説明するものとする。
【００１１】
図１において、基板（１）１１と基板（２）１２とは、それぞれのインターフェイス部１１１，１２１にて配線１４を介して電気的に接続されている。また、基板（１）１１と基板（３）１３とは、それぞれのインターフェイス部１１２，１３１にて配線１５を介して電気的に接続されている。基板（３）１３のインターフェイス部１３２には、故障箇所表示部１６が接続されている。
【００１２】
基板（１）１１には、装置本体を動作させるための制御および基板の故障や、配線の故障の検査を行う検査手段としてのＣＰＵ１１３と、装置本体を動作させるための制御を行うＡＳＩＣ１１４と、ＣＰＵ１１３に接続されたメモリ１１５とが実装されている。この基板（１）１１において、ＡＳＩＣ１１４からは、データ信号や制御信号等のインターフェイス信号Sa1が出力される。このインターフェイス出力信号Sa1は、インターフェイス部１１１を経由した後、配線１４によって基板（２）１２に伝送されるとともに、ＣＰＵ１１３にも供給される。
【００１３】
ＣＰＵ１１３からは、データ信号や制御信号等のインターフェイス信号Sb1が出力される。このインターフェイス出力信号Sb1は、インターフェイス部１１１を経由した後、配線１４によって基板（２）１２に伝送されるとともに、ＣＰＵ１１３にも供給される。ＣＰＵ１１３にはさらに、基板（２）１２から配線１４によって伝送され、インターフェイス部１１１を経由して入力されるデータ信号や制御信号等のインターフェイス入力信号Sc1が供給される。
【００１４】
ＣＰＵ１１３は、入力されるインターフェイス出力信号Sa1、インターフェイス出力信号Sb1およびインターフェイス入力信号Sc1を、例えばメモリ１１５にあらかじめ格納されている、これら各信号Sa1，Sb1，Sc1の正常状態での信号パターンと比較することにより、基板（１）１１に故障が発生しているか否か、または基板（２）１２との間の配線１４に故障が発生しているか否かを検査し、基板（１）１１のインターフェイス入力信号Sc1の検査結果信号ins1_inと、基板（１）１１のインターフェイス出力信号Sa1，Sb1の検査結果信号ins1_outを出力する。
【００１５】
基板（２）１２には、基板（１）１１の場合と同様に、装置本体を動作させるための制御および基板の故障または配線の故障検査を行うＣＰＵ１２２と、装置本体を動作させるための制御を行うＡＳＩＣ１２３と、ＣＰＵ１２２に接続されたメモリ１２４とが実装されている。この基板（２）１２において、基板（１）１１から配線１４によって伝送され、インターフェイス部１２１を経由して入力されるインターフェイス入力信号Sa2は、ＡＳＩＣ１２３およびＣＰＵ１２２に供給される。
【００１６】
また、基板（１）１１から配線１４によって伝送され、インターフェイス部１２１を経由して入力されるインターフェイス入力信号Sb2はＣＰＵ１２２に供給される。ＣＰＵ１２２からは、データ信号や制御信号等のインターフェイス信号Sc2が出力される。このインターフェイス出力信号Sc2は、インターフェイス部１２１を経由した後、配線１４によって基板（１）１１に伝送されるとともに、ＣＰＵ１２２にも供給される
【００１７】
ＣＰＵ１２２は、入力されるインターフェイス出力信号Sa2、インターフェイス出力信号Sb2およびインターフェイス入力信号Sc2を、例えばメモリ１２４にあらかじめ格納されている、これら各信号Sa2，Sb2，Sc2の正常状態での信号パターンと比較することにより、基板（２）１２に故障が発生しているか否か、または基板（１）１１との間の配線１４に故障が発生しているか否かを検査し、基板（２）１２のインターフェイス入力信号Sa2，Sb2の検査結果信号ins2_inと、基板（２）１２のインターフェイス出力信号Sc2の検査結果信号ins2_outとを出力する。
【００１８】
基板（３）１３には、故障が発生した基板または配線を特定する特定手段としてのＣＰＵ１３３と、当該ＣＰＵ１３３に接続されたメモリ１３４とが実装されている。この基板（３）１３において、ＣＰＵ１３３には、基板（１）１１からのインターフェイス入力信号の検査結果信号ins1_inとインターフェイス出力信号の検査結果信号ins1_outとが配線１５によって伝送され、また基板（２）１２からのインターフェイス入力信号の検査結果信号ins2_inとインターフェイス出力信号の検査結果信号ins2_outとが、基板（１）１１を経由して配線１５によって伝送される。
【００１９】
ＣＰＵ１３３は、検査結果信号ins1_in，ins1_out，ins2_in，ins2_outに基づいて、装置本体に故障が発生したとき、その故障の原因となった部位、即ち故障が発生したのが基板（１）１１であるか、基板（２）１２であるか、あるいはこれら基板間の配線１４であるかを特定する。そして、その特定した結果を故障箇所表示部１６に与える。この故障箇所表示部１６では、例えば、基板番号や配線番号などに加えて、部品番号などを表示することによって故障した部品（故障箇所）を明示するとともとに、故障内容なども表示する。ただし、ここで挙げた表示内容は一例に過ぎず、これらに限られるものではない。
【００２０】
基板（１）１１，基板（２）１２における各インターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の正常状態での信号パターンを図２のタイミング波形図に示す。基板（１）１１のＡＳＩＣ１１４から出力されるインターフェイス出力信号Sa1は、基板（２）１２へのインターフェイス入力信号Sa2としてＡＣＩＣ１２３に入力される。基板（１）１１のＣＰＵ１１３から出力されるインターフェイス出力信号Sb1は、基板（２）１２へのインターフェイス入力信号Sb2としてＣＰＵ１２２に入力された後に、インターフェイス出力信号Sc2としてＣＰＵ１２２から出力され、基板（１）１１への入力信号Sc1としてＣＰＵ１１３に入力される。
【００２１】
図３は、基板故障および配線故障を検出する処理手順の一例を示すフローチャートである。先ず、各基板における故障検査処理として、基板（１）１１での故障検査処理（ステップＳ１１）と、基板（２）１２での故障検査処理（ステップＳ１２）の各処理を行い、次いでインターフェイス入力信号の検査結果信号ins1_in、インターフェイス出力信号の検査結果信号ins1_out、インターフェイス入力信号の検査結果信号ins2_in、インターフェイス出力信号の検査結果信号ins2_outのいずれかが論理“1”（以下、単に１と記す）であるか否かを判定する（ステップＳ１３）。
【００２２】
インターフェイス入力信号の検査結果信号ins1_in、インターフェイス出力信号の検査結果信号ins1_out、インターフェイス入力信号の検査結果信号ins2_in、インターフェイス出力信号の検査結果信号ins2_outのいずれかが1である場合は、故障箇所特定処理（ステップＳ１４）を行い、基板故障および配線故障の検出のための一連の処理を終了する。インターフェイス入力信号の検査結果信号ins1_in、インターフェイス出力信号の検査結果信号ins1_out、インターフェイス入力信号の検査結果信号ins2_in、インターフェイス出力信号の検査結果信号ins2_outのいずれも論理“０”（以下、単に０と記す）である場合には、正常状態であるため、再び基板（１）１１での故障検査処理(ステップＳ１１)と、基板（２）１２での故障検査処理（ステップＳ１２）の各処理を行う。
【００２３】
続いて、基板（１）１１での故障検査処理（ステップＳ１１）、基板（２）１２での故障検査処理(ステップＳ１２)および故障箇所特定処理（ステップＳ１４）の具体的な処理の一例について説明する。
【００２４】
先ず、基板（１）１１での故障検査処理の具体例について図４のフローチャートを用いて説明する。この故障検査処理は、基板（１）１１に実装された故障検査用のＣＰＵ１１３に格納されている故障検査プログラムにしたがって実行される。
【００２５】
最初に、インターフェイス入力信号の検査結果信号ins1_inとインターフェイス出力信号の検査結果信号ins1_outとをそれぞれ０に設定する（ステップＳ２１）。次いで、基板（１）１１でのインターフェイス入出力信号をある時間から一定期間だけ取り込む(ステップＳ２２)。次いで、各インターフェイス出力信号について、一定期間内のパルス数を正常状態でのパルス数と比較する（ステップＳ２３）。正常状態でのパルス数と等しくない場合は、検査結果信号ins1_outを1に設定し（ステップＳ２４）、基板（１）１１での故障検査処理を終了する。
【００２６】
正常状態でのパルス数と等しい場合は、各インターフェイス入力信号について、一定期間内のパルス数を正常状態でのパルス数と比較する（ステップＳ２５）。正常状態でのパルス数と等しくない場合は、検査結果信号ins1_inを１に設定し(ステップＳ２６)、基板（１）１１での故障検査処理を終了する。ins1_out，ins1_in＝1は、インターフェイス入出力信号の信号パターンが正常状態での信号パターンと不一致であることを示す異常信号である。各インターフェイス出力信号のパルス数が正常状態でのパルス数と等しく、かつ、各インターフェイス入力信号のパルス数が正常状態でのパルス数と等しい場合は、そのまま何も処理を行わずに、即ちins1_out，ins1_in＝０のまま基板（１）１１での故障検査処理を終了する。ins1_out，ins1_in＝０は、インターフェイス入出力信号の信号パターンが正常状態での信号パターンと一致したことを示す正常信号である。
【００２７】
次に、基板（２）１２での故障検査処理の具体例について図５のフローチャートを用いて説明する。この故障検査処理は、基板（２）１２に実装された故障検査用のＣＰＵ１２２に格納されている故障検査プログラムにしたがって実行される。
【００２８】
基板（１）１１での故障検査処理と同様に、最初に、インターフェイス入力信号の検査結果信号ins2_inとインターフェイス出力信号の検査結果信号ins2_outをそれぞれ０に設定する（ステップＳ３１）。次いで、基板（２）１２でのインターフェイス入出力信号をある時間から一定期間だけ取り込む(ステップＳ３２)。次いで、各インターフェイス入力信号について、一定期間内のパルス数を正常状態でのパルス数と比較する(ステップＳ３３)。正常状態でのパルス数と等しくない場合は、検査結果信号ins2_inを1に設定し（ステップＳ３４）、基板（２）１２での故障検査処理を終了する。
【００２９】
正常状態でのパルス数と等しい場合は、各インターフェイス出力信号について、一定期間内のパルス数を正常状態でのパルス数と比較する(ステップＳ３５)。正常状態でのパルス数と等しくない場合は、検査結果信号ins2_outを1に設定し（ステップＳ３６）、基板（２）１２での故障検査処理を終了する。ins2_out，ins2_in＝1は、インターフェイス入出力信号の信号パターンが正常状態での信号パターンと不一致であることを示す異常信号である。各インターフェイス入力信号のパルス数が正常状態でのパルス数と等しく、かつ、各インターフェイス出力信号のパルス数が正常状態でのパルス数と等しい場合は、そのまま何も処理を行わずに、即ちins2_out，ins2_in＝０のまま基板（２）１２での故障検査処理を終了する。ins2_out，ins2_in＝０は、インターフェイス入出力信号の信号パターンが正常状態での信号パターンと一致したことを示す正常信号である。
【００３０】
最後に、故障箇所特定処理の具体例について図６のフローチャートを用いて説明する。この故障箇所特定処理は、基板（３）１３に実装されたＣＰＵ１３３に格納されている故障特定プログラムにしたがって、複数の基板、本例では基板（１）１１〜基板（３）１３において、信号のシーケンス順に行っていく。先ず、インターフェイス出力信号の検査結果信号ins1_outが1であるか否かを判断し(ステップＳ４１)、ins1_out＝1、即ち基板（１）１１のインターフェイス出力信号で故障が検知された場合は、発生した故障を基板（１）１１の故障と特定する(ステップＳ４２)。
【００３１】
ins1_out＝０であれば、インターフェイス入力信号の検査結果信号ins2_inが1であるか否かを判断し(ステップＳ４３)、ins2_in＝1、即ち基板（２）１２のインターフェイス入力信号で故障が検知された場合は、発生した故障を基板（１）１１と基板（２）１２との間の配線故障と特定する(ステップＳ４４)。ins2_in＝０であれば、インターフェイス出力信号の検査結果信号ins2_outが1であるか否かを判断し(ステップＳ４５)、ins2_out＝1、即ち基板（２）１２のインターフェイス出力信号で故障が検知された場合は、発生した故障を基板（２）１２の故障と特定する(ステップＳ４６)。ins2_out＝０の場合は、発生した故障を基板（１）１１と基板（２）１２との間の配線故障と特定する(ステップＳ４７)。特定した故障箇所は、故障箇所表示部１６に表示される。
【００３２】
以下、具体的な故障例１〜３を挙げて、装置本体に故障が発生した場合の故障箇所特定処理について以下に説明する。
【００３３】
（故障例１）
図７は、基板（１）１１のＡＳＩＣ１１４から出力されるインターフェイス信号Sa1をインターフェイス部１１１まで伝送する配線パターン１１６が断線した故障例１での故障箇所（図中、×印）を示すブロック図である。また、故障例１での各インターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の信号パターンを図８に示す。基板（１）１１上の配線パターン１１６が断線した場合、インターフェイス部１１１では、図２と図８の信号パターンの対比から明らかなように、インターフェイス出力信号Sa1，Sa2の動作状態が正常状態と異なる。
【００３４】
図３の基板故障および配線故障検出の処理手順により、最初に、基板（１）１１での故障検査処理（ステップＳ１１）において、インターフェイス出力信号の検査結果信号ins1_outが1に、インターフェイス入力信号の検査結果信号ins1_inが０にそれぞれ設定され、基板（２）１２での故障検査処理（ステップＳ１２）において、インターフェイス入力信号の検査結果信号ins2_inが1に、インターフェイス出力信号の検査結果信号ins2_outが０にそれぞれ設定される。
【００３５】
次に、基板（１）１１での故障検査処理（ステップＳ１１）の結果と、基板（２）１２での故障検査処理（ステップＳ１２）の結果から、故障箇所特定処理（ステップＳ１４）において、故障箇所を特定する処理を行う。この故障箇所特定処理（ステップＳ１４）では、インターフェイス出力信号の検査結果信号ins1_outが1に設定されているので、図６のフローチャートにおいて、ins1_out＝1と判定する（ステップＳ４１）ことにより、基板（１）１１上の配線パターン１１６の断線に伴って基板（１）１１に故障が発生していると特定できる(ステップＳ４２)。
【００３６】
（故障例２）
図９は、基板（１）１１と基板（２）１２との間の配線１４中の信号線が断線した故障例２での故障箇所（図中、×印）を示すブロック図である。また、故障例２での各インターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の信号パターンを図１０に示す。基板（１）１１と基板（２）１２との間の配線１４が断線した場合、インターフェイス部１１１，１２１では、図２と図１０の信号パターンの対比から明らかなように、各インターフェイス入出力信号Sb2，Sc1，Sc2の動作状態が正常状態と異なる。
【００３７】
図３の基板故障および配線故障検出の処理手順により、最初に、基板（１）１１での故障検査処理（ステップＳ１１）において、インターフェイス出力信号の検査結果信号ins1_outが０に、インターフェイス入力信号の検査結果信号ins1_inが1にそれぞれ設定され、基板（２）１２での故障検査処理（ステップＳ１２）において、インターフェイス入力信号の検査結果信号ins2_inが1に、インターフェイス出力信号の検査結果信号ins2_outが０にそれぞれ設定される。
【００３８】
次に、基板（１）１１での故障検査処理（ステップＳ１１）の結果と、基板（２）１２での故障検査処理（ステップＳ１２）の結果から、故障箇所特定処理（ステップＳ１４）において、故障箇所を特定する処理を行う。この故障箇所特定処理（ステップＳ１４）では、インターフェイス出力信号の検査結果信号ins1_outが０に、インターフェイス入力信号の検査結果信号ins2_inが１に設定されているので、図６のフローチャートにおいて、ins1_out＝０と判定し（ステップＳ４１）、さらにins2_in＝１と判定する(ステップＳ４３)ことにより、基板（１）１１と基板（２）１２との間の配線１４に断線が発生していると特定できる(ステップＳ４４)。
【００３９】
（故障例３）
図１１は、基板（２）１２のＣＰＵ１２２の例えばインターフェイス信号Sc2を出力する出力ピン（図示せず）が例えば半田不良等によって故障した故障例３での故障箇所（図中、×印）を示すブロック図である。また、故障例３での各インターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の信号パターンを図１２に示す。基板（２）１２上の配線パターン１２５が断線した場合、インターフェイス部１１１，１２１では、図２と図１２の信号パターンの対比から明らかなように、インターフェイス入出力信号Sc1，Sc2の動作状態が正常状態と異なる。
【００４０】
図３の基板故障および配線故障検出の処理手順により、最初に、基板（１）１１での故障検査処理（ステップＳ１１）において、インターフェイス出力信号の検査結果信号ins1_outが０に、インターフェイス入力信号の検査結果信号ins1_inが1にそれぞれ設定され、基板（２）１２での故障検査処理（ステップＳ１２）において、インターフェイス入力信号の検査結果信号ins2_inが０に、インターフェイス出力信号の検査結果信号ins2_outが１にそれぞれ設定される。
【００４１】
次に、基板（１）１１での故障検査処理（ステップＳ１１）の結果と、基板（２）１２での故障検査処理（ステップＳ１２）の結果から、故障箇所特定処理（ステップＳ１４）において、故障箇所を特定する処理を行う。この故障箇所特定処理（ステップＳ１４）では、インターフェイス出力信号の検査結果信号ins1_outとインターフェイス入力信号の検査結果信号ins2_inが０に、インターフェイス出力信号の検査結果信号ins2_outが1に設定されているので、図６のフローチャートにおいて、ins1_out＝０と判定し（ステップＳ４１）、ins2_in＝１と判定し(ステップＳ４３)、さらにins2_out＝1と判定（ステップＳ４５）することにより、ＣＰＵ１２２のインターフェイス信号Sc2の出力ピンが故障していると特定できる(ステップＳ４６)。
【００４２】
なお、故障例３では、ＣＰＵ１２２の出力ピンが例えば半田不良などによって故障した際の基板（２）１２の故障を検出する場合を例に挙げて説明したが、ＣＰＵ１２２の当該ピンから出力されるインターフェイス出力信号Sc2をインターフェイス部１２１まで伝送する配線パターン１２５が断線した際の基板（２）１２の故障についても、同様にして検出することができる。
【００４３】
上記各故障例１〜３では、配線の断線故障（半田付け不良などによる入出力ピンの故障を含む）のみを取り上げたが、断線故障に限らず、短絡故障やＡＳＩＣ等の半導体集積回路、抵抗等の受動素子が故障した場合においても、図３の基板故障および配線故障検出処理で、故障した基板または故障した配線を特定することが可能となる。
【００４４】
上述したように、通常動作中に装置本体が故障した場合において、複数の基板の動作状態と複数の基板間の配線の動作状態から複数の基板または配線に故障が発生したか否かを検査し、これら動作状態の各検査結果を用いることにより、基板または配線に故障が発生したことを検出できるだけでなく、故障が発生した基板または配線を特定できるため、故障箇所の修理などの対応を迅速に行うことができる。
【００４５】
特に、基板のインターフェイス部を通過するインターフェイス信号の信号パターンを正常状態での信号パターンと比較することにより、基板の動作状態または配線の動作状態を検査する構成を採っていることにより、インターフェイス部に検査のためのハードウエアを追加しなくても、基板または配線の故障の発生、さらには故障が発生した基板または配線の特定を行うことができるため、簡単な構成にて故障を検査できるとともに、故障箇所を特定できる。
【００４６】
しかも、信号パターンの比較において、比較の結果が一致であれば正常信号、不一致であれば異常信号をそれぞれ出力し、これら正常信号と異常信号との組み合わせから、故障が発生した基板または配線を特定する構成を採っているため、基板または配線の特定を簡単にかつ確実に行うことができる。
【００４７】
なお、本実施形態に係るハードウエア構成例では、1つの検査結果信号につき1本の信号線を配線して検査結果信号をパラレル信号として伝送する構成としているが、図１３に示すように、複数の検査結果信号の組み合わせをパルス列の信号に変換してこれら検査結果信号をシリアル信号として伝送する構成を採ることも可能である（変形例１）。この構成を採ることにより、複数の検査結果信号を1本の信号線でまとめて伝送することが可能となるため、基板（１）１１と基板（３）１３との間の配線を簡略化できる。
【００４８】
また、本実施形態では、基板（１）１１に実装された故障検査用のＣＰＵ１１３と、基板（２）１２に実装された故障検査用のＣＰＵ１２２と、基板（３）１３に実装された故障基板または配線を特定するＣＰＵ１３３とを各処理ごとに別々に利用するようにしているが、図１４に示すように、基板（１）１１に実装されたＣＰＵ１１３内に故障検査プログラムと故障特定プログラムの両方を格納して、これら各プログラムによって基板の故障または配線の故障を検出し、かつその故障箇所を特定するようにし、ＣＰＵ１１３での故障箇所特定処理の結果を故障箇所表示部１６に直接表示させる構成を採るようにすることも可能である（変形例２）。
【００４９】
また、本実施形態では、基板（１）１１、基板（２）１２、基板（３）１３全てにＣＰＵを実装した場合を例に挙げて説明したが、図１５に示すように、基板（２）１２と基板（３）１３にはＣＰＵ１２２，１３３を実装する一方、基板（１）１１には書き換え可能なゲートアレイであるＦＰＧＡ(Field Programmable Gate Array)１１７を実装し、当該ＦＰＧＡ１１７を基板（２）１２に実装したＣＰＵ１２２で制御するような構成を採ることも可能である（変形例３）。この構成を採った場合においても、同様な方法で故障した基板または故障した配線の特定が可能となる。
【００５０】
さらに、図１６に示すように、基板（２）１２と基板（３）１３にはＣＰＵ１２２，１３３を実装する一方、基板（１）１１にはＡＳＩＣ１１８を実装し、当該ＡＳＩＣ１１８を基板（２）１２に実装したＣＰＵ１２２で制御するような構成を採ることも可能である（変形例４）。この構成を採った場合においても、同様な方法で故障した基板または故障した配線の特定が可能となる。
【００５１】
［第２実施形態］
図１７は、本発明の第２実施形態に係る故障検出装置のハードウエア構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係る故障検出装置では、複数の基板、例えば３つの基板（１）１１〜（３）１３を搭載した装置本体において、通常動作中に当該装置本体に故障が発生したときに、故障の原因が基板間の配線にあるか否かを判定し、その故障した配線を特定する場合を例に挙げて説明するものとする。
【００５２】
本実施形態に係る故障検出装置は、ハードウエア構成上、第１実施形態に係る故障検出装置とほとんど同様であり、相違しているのは、基板（１）１１から配線１５によって基板（３）１３に伝送される検査結果信号を、基板のインターフェイス入出力信号の検査結果信号ins1_in、ins1_out、ins2_in、ins2_outから配線の検査結果信号ins12に変更した点のみである。この検査結果信号ins12は、基板（２）１２に実装されたＣＰＵ１２２から出力され、基板（２）１２から配線１４によって基板（１）１１に伝送され、当該基板（１）１１を経由し、配線１５によって基板（３）１３に伝送されることになる。
【００５３】
図１８は、配線故障の検出処理の手順を示すフローチャートである。配線故障の検出処理では、最初に、配線の検査結果信号ins12を0に設定する(ステップＳ５１)。次に、基板（１）１１のＣＰＵ１１３において、インターフェイス入出力信号Sa1，Sb1，Sc1の入出力ピン（図示せず）から検査用データを発生させる(ステップＳ５２)。次に、基板（２）１２のＣＰＵ１２２において、インターフェイス入出力信号Sa2，Sb2，Sc2の入出力ピン（図示せず）に入力する検査用データを観測する(ステップＳ５３)。次に、その観測結果がステップＳ５２で発生したデータと一致しているか否かを判断し（ステップＳ５４）、一致している場合、配線は正常と判定する（ステップＳ５５）。観測結果がステップＳ５２で発生したデータと一致していない場合は、検査結果信号ins12を1に設定し、配線は故障と判定する（ステップＳ５６）。
【００５４】
本実施形態に係る故障検出装置において、配線が正常な状態にある場合のインターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の信号パターンを図１９に示す。基板（１）１１のＣＰＵ１１３から出力される検査用データは、インターフェイス入出力信号Sa1，Sb1，Sc1を伝送する配線パターンを通って基板（１）１１から出力された後、配線１４によって基板（２）１２に伝送され、ＣＰＵ１２２にそれぞれインターフェイス入出力信号Sa2，Sb2，Sc2として入力される。
【００５５】
ここで、基板（１）１１と基板（２）１２との間の配線１４におけるSb1-Sb2間の信号線が断線し、装置本体に故障が発生した際に、配線の故障を検出する手順について以下に説明する。
【００５６】
図２０は、基板（１）１１と基板（２）１２との間の配線１４におけるSb1-Sb2間の信号線が断線した場合の故障箇所（図中、×印）を示すブロック図である。また、この故障例での各インターフェイス入出力信号Sa1，Sa2，Sb1，Sb2，Sc1，Sc2の動作状態を図２１に示す。Sb1-Sb2間の信号線が断線した場合、インターフェイス部１２１では、図１９と図２１の信号パターンの対比から明らかなように、インターフェイス入力信号Sb2の動作状態が正常状態と異なる。
【００５７】
図１８の配線故障検出の処理手順により、先ず、基板（１）１１のＣＰＵ１１３において、インターフェイス入出力信号Sa1，Sb1，Sc1の入出力ピン（図示せず）から検査用データを発生する（ステップＳ５２）。次に、基板（２）１２のＣＰＵ１２２において、インターフェイス入出力信号Sa2，Sb2，Sc2の入出力ピン（図示せず）に入力する検査用データを観測する（ステップＳ５３）。観測した結果、基板（１）１１のＣＰＵ１１３で発生した検査用データを示す波形Sb1と基板（２）１２のＣＰＵ１２２に入力する波形Sb2が一致していない場合（ステップＳ５４）、配線中の信号線が断線したことに伴う配線の故障と判定できる。
【００５８】
上述したように、通常動作中に装置本体が故障した場合において、複数の基板のうちの２つの基板間において、２つの基板の一方の基板から基板間の配線を通して他方の基板に検査用データを送信し、当該検査用データを他方の基板で観測し、この観測結果から一方の基板と他方の基板との間の配線に故障が発生したか否かを検査し、当該検査結果に基づいて複数の基板相互間の配線のうち故障が発生した配線を特定することにより、インターフェイス部に検査のためのハードウエアを追加しなくても、配線の故障の発生、さらには故障が発生した配線の特定を行うことができるため、簡単な構成にて故障を検査できるとともに、故障箇所を特定できる。
【００５９】
本実施形態では、1つの配線１４において断線した信号線を特定する場合について説明したが、例えば、基板（１）と基板（２）との間の配線、基板（２）と基板（３）との間配線、・・・、基板（ｎ−１）と基板（ｎ）との間の配線、という具合に複数の配線においても、検査結果信号ins12、ins23、・・・、ins(n-1)(n)とし、ins(i-1)(i)が1のときの配線を故障と判定することで、故障した配線の特定が可能となる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図２】インターフェイス入出力信号の正常状態での信号パターンを示すタイミング波形図である。
【図３】基板故障および配線故障の検出処理の手順の一例を示すフローチャートである。
【図４】基板（１）での故障検査処理の具体的な手順の一例を示すフローチャートである。
【図５】基板（２）での故障検査処理の具体的な手順の一例を示すフローチャートである。
【図６】故障箇所特定処理の具体的な手順の一例を示すフローチャートである。
【図７】故障例１での故障箇所を示すブロック図である。
【図８】故障例１でのインターフェイス入出力信号の信号パターンを示すタイミング波形図である。
【図９】故障例２での故障箇所を示すブロック図である。
【図１０】故障例２でのインターフェイス入出力信号の信号パターンを示すタイミング波形図である。
【図１１】故障例３での故障箇所を示すブロック図である。
【図１２】故障例３でのインターフェイス入出力信号の信号パターンを示すタイミング波形図である。
【図１３】第１実施形態の変形例１に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図１４】第１実施形態の変形例２に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図１５】第１実施形態の変形例３に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図１６】第１実施形態の変形例４に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図１７】本発明の第２実施形態に係る故障検出装置のハードウエア構成例を示すブロック図である。
【図１８】配線故障の検出処理の手順を示すフローチャートである。
【図１９】配線が正常状態にある場合のインターフェイス入出力信号の信号パターンを示すタイミング波形図である。
【図２０】基板間の配線における故障箇所を示すブロック図である。
【図２１】基板間の配線における故障例でのインターフェイス入出力信号の信号パターンを示すタイミング波形図である。
【符号の説明】
【００６１】
１１…基板（１）、１２…基板（２）、１３…基板（３）、１４，１５…基板間配線、１１３，１２２，１３３…ＣＰＵ、１１４，１２３，…ＡＳＩＣ、１１５，１２４，１３４…メモリ、
【図１】
2005043202.tif 000003
【図２】
2005043202.tif 000004
【図３】
2005043202.tif 000005
【図４】
2005043202.tif 000006
【図５】
2005043202.tif 000007
【図６】
2005043202.tif 000008
【図７】
2005043202.tif 000009
【図８】
2005043202.tif 000010
【図９】
2005043202.tif 000011
【図１０】
2005043202.tif 000012
【図１１】
2005043202.tif 000013
【図１２】
2005043202.tif 000014
【図１３】
2005043202.tif 000015
【図１４】
2005043202.tif 000016
【図１５】
2005043202.tif 000017
【図１６】
2005043202.tif 000018
【図１７】
2005043202.tif 000019
【図１８】
2005043202.tif 000020
【図１９】
2005043202.tif 000021
【図２０】
2005043202.tif 000022
【図２１】
2005043202.tif 000023