(57)【要約】【課題】  不揮発性メモリを有する半導体集積回路装置の周辺回路のゲート電極の抵抗を低下させる。【解決手段】  ２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。【選択図】  図１５
2005260253.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数の不揮発性メモリセルと、周辺回路用の電界効果トランジスタとを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記周辺回路用の電界効果トランジスタは、前記半導体基板に設けられた周辺回路用の一対の半導体領域と、前記周辺回路用の一対の半導体領域の間における前記半導体基板上にゲート絶縁膜を介して設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有し、前記孔は、前記第１、第２のゲート電極の平面内において活性領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板に複数の不揮発性メモリセルと、周辺回路用の電界効果トランジスタとを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記周辺回路用の電界効果トランジスタは、前記半導体基板に設けられた周辺回路用の一対の半導体領域と、前記周辺回路用の一対の半導体領域の間における前記半導体基板上にゲート絶縁膜を介して設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有し、前記孔は、前記第１、第２のゲート電極の平面内において活性領域と平面的に重なる位置および分離領域と平面的に重なる位置の各々に設けられていることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板に複数の不揮発性メモリセルと、周辺回路用の電界効果トランジスタとを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記周辺回路用の電界効果トランジスタは、前記半導体基板に設けられた周辺回路用の一対の半導体領域と、前記周辺回路用の一対の半導体領域の間における前記半導体基板上にゲート絶縁膜を介して設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有し、前記孔は、前記第１、第２のゲート電極の平面内において活性領域と平面的に重なる位置には設けられず、分離領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項４】
半導体基板に複数の不揮発性メモリセルと、保護用の電界効果トランジスタとを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記保護用の電界効果トランジスタは、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に前記第１の絶縁膜を介して設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、前記孔は、前記第１、第２のゲート電極の平面内において活性領域と平面的に重なる位置または分離領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路装置において、前記孔は、前記第１、第２のゲート電極の平面内において活性領域および分離領域と平面的に重なる各々の位置に設けられていることを特徴とする半導体集積回路装置。
【請求項７】
半導体基板に複数の不揮発性メモリセルと、容量素子とを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記容量素子は、前記半導体基板に形成された容量素子用の活性領域と、その上に前記第１の絶縁膜を介して平面的に重なるように設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、前記孔は、前記第１、第２のゲート電極の平面内において前記容量素子用の活性領域と平面的に重なる位置、分離領域と平面的に重なる位置または前記容量素子用の活性領域および分離領域と平面的に重なる各々の位置に設けられていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７または８記載の半導体集積回路装置において、前記第２のゲート電極とその上層の配線とを電気的に接続する孔は、前記半導体基板の分離領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７または８記載の半導体集積回路装置において、前記容量素子用の活性領域は分離領域を挟んで分割されており、前記第２のゲート電極とその上層の配線とを電気的に接続する孔は、前記分離領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項１１】
半導体基板に複数の不揮発性メモリセルと、周辺回路用の電界効果トランジスタとを有し、前記複数の不揮発性メモリセルの各々は、前記半導体基板に設けられたメモリセル用の一対の半導体領域と、前記メモリセル用の一対の半導体領域の間における前記半導体基板上に第１の絶縁膜を介して設けられた第１のゲート電極と、その第１のゲート電極上に第２の絶縁膜を介して設けられた第２のゲート電極とを有し、前記周辺回路用の電界効果トランジスタは、前記半導体基板に設けられた周辺回路用の一対の半導体領域と、前記周辺回路用の一対の半導体領域の間における前記半導体基板上にゲート絶縁膜を介して設けられた前記第１のゲート電極と、その第１のゲート電極上に前記第２の絶縁膜を介して設けられた前記第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するように前記第２の絶縁膜に設けられた孔とを有し、前記第２のゲート電極は、第１の導体膜とその上に形成された第２の導体膜とを有し、前記第２の導体膜が、前記孔を通じて前記第１のゲート電極と直接接続されており、前記孔は、前記第１、第２のゲート電極の平面内において活性領域と平面的に重なる位置に設けられていることを特徴とする半導体集積回路装置。
【請求項１２】
（ａ）半導体基板に分離領域および活性領域を形成する工程と、（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に第１のゲート電極用の導体膜を形成する工程と、（ｄ）前記第１のゲート電極用の導体膜上に第２の絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜において周辺回路用の電界効果トランジスタのゲート電極形成領域上に前記第１のゲート電極用の導体膜に達する孔を穿孔する工程と、（ｆ）前記第２の絶縁膜および孔上に第２のゲート電極用の導体膜を形成する工程と、（ｇ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、不揮発性メモリセルの２層ゲート電極を形成する工程と、（ｈ）前記半導体基板に前記不揮発性メモリセルの一対の半導体領域を形成する工程と、（ｉ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、前記周辺回路用の電界効果トランジスタのゲート電極を形成する工程と、（ｊ）前記半導体基板に前記周辺回路用の電界効果トランジスタの一対の半導体領域を形成する工程とを有し、前記孔を、前記周辺回路用の電界効果トランジスタのゲート電極の平面内において活性領域と平面的に重なる位置に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
（ａ）半導体基板に分離領域および活性領域を形成する工程と、（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に第１のゲート電極用の導体膜を形成する工程と、（ｄ）前記第１のゲート電極用の導体膜上に第２の絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜において保護用の電界効果トランジスタのゲート電極形成領域上に前記第１のゲート電極用の導体膜に達する孔を穿孔する工程と、（ｆ）前記第２の絶縁膜および孔上に第２のゲート電極用の導体膜を形成する工程と、（ｇ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、不揮発性メモリセルの２層ゲート電極および保護用の電界効果トランジスタのゲート電極を形成する工程と、（ｈ）前記半導体基板に前記不揮発性メモリセルおよび保護用の電界効果トランジスタの一対の半導体領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、前記孔は、前記ゲート電極の平面内において活性領域と平面的に重なる位置または分離領域と平面的に重なる位置に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１３記載の半導体集積回路装置の製造方法において、前記孔は、前記ゲート電極の平面内において活性領域および分離領域と平面的に重なる各々の位置に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
（ａ）半導体基板に分離領域および活性領域を形成する工程と、（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に第１のゲート電極用の導体膜を形成する工程と、（ｄ）前記第１のゲート電極用の導体膜上に第２の絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜において容量素子用の電極形成領域上に前記第１のゲート電極用の導体膜に達する孔を穿孔する工程と、（ｆ）前記第２の絶縁膜および孔上に第２のゲート電極用の導体膜を形成する工程と、（ｇ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、不揮発性メモリセルの２層ゲート電極を形成する工程と、（ｈ）前記半導体基板に前記不揮発性メモリセルの一対の半導体領域を形成する工程と、（ｉ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、前記容量素子用の電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、前記孔は、前記容量素子用の電極の平面内において前記活性領域と平面的に重なる位置、前記分離領域と平面的に重なる位置または前記活性領域および分離領域と平面的に重なる各々の位置に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１６または１７記載の半導体集積回路装置の製造方法において、前記容量素子用の電極とその上層の配線とを電気的に接続する孔は、前記分離領域と平面的に重なる位置に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
（ａ）半導体基板に分離領域および活性領域を形成する工程と、（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に第１のゲート電極用の導体膜を形成する工程と、（ｄ）前記第１のゲート電極用の導体膜上に第２の絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜において周辺回路領域に形成された第２の絶縁膜を選択的に除去する工程と、（ｆ）前記第２の絶縁膜および第１のゲート電極用の導体膜上に第２のゲート電極用の導体膜を形成する工程と、（ｇ）前記第１のゲート電極用の導体膜、第２の絶縁膜および第２のゲート電極用の導体膜をパターニングすることにより、不揮発性メモリセルの２層ゲート電極を形成する工程と、（ｈ）前記半導体基板に前記不揮発性メモリセルの一対の半導体領域を形成する工程と、（ｉ）前記第１のゲート電極用の導体膜および第２のゲート電極用の導体膜をパターニングすることにより、前記周辺回路領域の電界効果トランジスタのゲート電極を形成する工程と、（ｊ）前記半導体基板に前記周辺回路領域の電界効果トランジスタの一対の半導体領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、半導体集積回路装置およびその製造技術に関し、特に、不揮発性メモリを有する半導体集積回路装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリは、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり使い易いことからメモリを必要とする様々な製品に幅広く使用されている。特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリ（ＥＥＰＲＯＭ）ともいう）は、メモリセルのサイズをＤＲＡＭ（Dynamic Random Access Memory）のメモリセルよりも小さくできることから磁気ディスクの代替用途の期待も大きい。
【０００３】
フラッシュメモリ（ＥＥＰＲＯＭ）は、メモリセルアレイの一定の範囲（メモリセルアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。フラッシュメモリ（ＥＥＰＲＯＭ）の中でも１ビット／１ＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造は、集積度を高くできることから需要が急増している。１ビット／１ＭＩＳ・ＦＥＴ構造は、１個のメモリセルが、基本的に１個の２層ゲートＭＩＳ・ＦＥＴで構成されている。その２層ゲートＭＩＳ・ＦＥＴは、半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極を設け、さらにその上に層間膜を介して制御ゲート電極を積み重ねることで形成されている。データの記憶は、上記浮遊ゲート電極に電子を注入したり、浮遊ゲート電極から電子を抜き出したりすることで行われている。
【０００４】
フラッシュメモリ（ＥＥＰＲＯＭ）については、例えば特開平８−３０６８８９号公報（特許文献１）には、フラッシュメモリのメモリセル以外のトランジスタに浮遊ゲートを持たせ、メモリセル以外のトランジスタの浮遊ゲートと制御ゲートとを金属配線によって接続する構造が開示されている。
【０００５】
また、例えば特開平２−２５０６９号公報（特許文献２）には、二重ゲート構造を有する不揮発性記憶素子と、ＭＯＳ型トランジスタ素子とに共通して、それぞれに第１ゲート酸化膜、第１ゲート電極、第２ゲート酸化膜、第２ゲート電極および高融点シリサイド層を重ねて設け、ＭＯＳ型トランジスタ素子においては、第１ゲート電極と第２ゲート電極とを第２ゲート酸化膜に形成されたコンタクトホールを通して接続する構造およびその製造方法が開示されている。
【０００６】
また、例えば特開昭６３−３４９７７号公報（特許文献３）には、ＥＥＰＲＯＭ不揮発性メモリセルと関連トランジスタとのゲート構造を同じ構成とし、関連トランジスタについては第１のケイ素層とその上の第２のケイ素層とをそれらの間の薄い酸化層の一部をエッチング除去して接続する構造の製造方法が開示されている。
【０００７】
また、例えば特開平８−２９８３１４号公報（特許文献４）には、メモリセル領域および周辺回路領域に第１ポリシリコン膜および第２ゲート酸化膜を下層から順に形成した後、周辺回路領域における第２ゲート絶縁膜を選択的に除去し、その後、第２ポリシリコン膜を堆積する不揮発性半導体記憶装置およびその製造方法が開示されている。
【特許文献１】特開平８−３０６８８９号公報
【特許文献２】特開平２−２５０６９号公報
【特許文献３】特開昭６３−３４９７７号公報
【特許文献４】特開平８−２９８３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記不揮発性メモリを有する半導体集積回路装置技術においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、周辺回路の電界効果トランジスタを不揮発性メモリセルと同じ２層ゲート電極構造とした場合に、その２層のゲート電極間を接続するコンタクトホールをただ単純に配置しただけでは、電界効果トランジスタの種類に応じてゲート電極の抵抗を下げることができず、フラッシュメモリ（ＥＥＰＲＯＭ）全体として貫通電流が増大する結果、消費電力が増大する課題がある。
【００１０】
また、上記課題を解決するために、その周辺回路の電界効果トランジスタの各部（ソース・ドレインと第１層配線とを接続するコンタクトホール等）のレイアウトを変えようとすると、そのレイアウトが難しいという課題がある。すなわち、回路設計上の不具合を生じることなく、デバイス構造を表現をすることが難しいという課題がある。
【００１１】
本発明の目的は、不揮発性メモリを有する半導体集積回路装置の周辺回路のゲート電極の抵抗を低下させることのできる技術を提供することにある。
【００１２】
また、本発明の目的は、不揮発性メモリを有する半導体集積回路装置の消費電力を低下させることのできる技術を提供することにある。
【００１３】
また、本発明の目的は、不揮発性メモリを有する半導体集積回路装置の周辺回路の素子レイアウトを容易にすることのできる技術を提供することにある。
【００１４】
また、本発明の目的は、不揮発性メモリを有する半導体集積回路装置の周辺回路の回路設計からデバイス設計への移行を容易にすることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、本発明は、２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用の電界効果トランジスタのゲート電極を構成し、前記周辺回路用の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において活性領域と平面的に重なる位置に形成するものである。
【００１８】
また、本発明は、２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用の電界効果トランジスタのゲート電極を構成し、前記周辺回路用の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において活性領域および分離領域と平面的に重なる各々の位置に形成するものである。
【００１９】
また、本発明は、２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用の電界効果トランジスタのゲート電極を構成し、前記周辺回路用の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において分離領域と平面的に重なる位置に形成するものである。
【００２０】
また、本発明は、２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用の第１、第２の電界効果トランジスタのゲート電極を構成し、前記第１の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において活性領域と平面的に重なる位置に設け、前記第２の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において分離領域と平面的に重なる位置に形成するものである。
【００２１】
また、本発明は、前記２層ゲート電極の第１のゲート電極が多結晶シリコンからなり、前記第２のゲート電極が高融点金属シリサイド膜または高融点金属膜を含むものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).本発明によれば、不揮発性メモリセルの２層ゲート電極と同じ構造を持つ、周辺回路用の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において活性領域と平面的に重なる位置に形成することにより、その電界効果トランジスタのゲート電極の抵抗を下げることが可能となる。
(2).上記(1)により、不揮発性メモリを有する半導体集積回路装置の消費電力を低下させることが可能となる。
(3).本発明によれば、不揮発性メモリセルの２層ゲート電極と同じ構造を持つ、周辺回路用の電界効果トランジスタの２層ゲート電極間を接続する孔を、そのゲート電極の平面内において活性領域と平面的に重なる位置に形成することにより、不揮発性メモリを有する半導体集積回路装置の周辺回路の素子レイアウトを容易にすることが可能となる。
(4).上記(3)により、不揮発性メモリを有する半導体集積回路装置の周辺回路の回路設計からデバイス設計への移行を容易にすることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、本実施の形態においては、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をして電界効果トランジスタの総称とし、これをＭＯＳと略し、ｐチャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略し、ｎチャネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。
【００２６】
（実施の形態１）
本実施の形態１においては、例えば５１２メガビットの記憶容量を有するフラッシュメモリ（ＥＥＰＲＯＭ）に本発明を適用した場合について説明する。ただし、本発明は５１２Ｍのものに限定されるものではなく種々適用可能であり、例えば５１２メガビットよりも小さい２５６メガビットのもの、あるいは、５１２メガビット以上のものにも適用可能である。
【００２７】
図１には、そのフラッシュメモリ（ＥＥＰＲＯＭ）の一実施の形態のブロック図が示されている。まず、同図をもとに、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）の構成および動作の概要について説明する。
【００２８】
図１に示すように、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）は、メモリセルアレイＭＡＲＹをその基本構成要素として備え、さらに、その直接周辺回路となるＸアドレスデコーダＸＤ、センスアンプデータラッチＳＡＤＬ、Ｙゲート回路ＹＧ並びにＹアドレスデコーダＹＤを備える。
【００２９】
メモリアレイＭＡＲＹは、半導体基板（ここでは半導体チップと称する平面四角形状の半導体の小薄板）の主面の大半を占めて配置されており、後述するように、図の水平方向に平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の２層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるｍ＋１個を単位としてセルユニットにグループ分割され、そのセルユニットは、ｎ＋１個を単位としてメモリセルブロックを構成する。さらに、この実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）は、いわゆる階層ビット線方式を採り、メモリアレイＭＡＲＹのビット線は、各セルユニットを構成するｍ＋１個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたｐ＋１本のサブビット線がドレイン側の選択ＭＯＳを介して選択的に接続されるメインビット線とからなる。
【００３０】
メモリセルアレイＭＡＲＹの各セルユニットを構成するｍ＋１のメモリセルのソースは、対応するローカルソース線にそれぞれ共通接合され、これらのローカルソース線は、対応するソース型の選択ＭＯＳを介して共通ソース線に結合される。また、メモリアレイＭＡＲＹの同一行に配置されるｎ＋１個のメモリセルのコントロールゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側の選択ＭＯＳおよびソース側の選択ＭＯＳのゲートは、ワード線と平行して配置されるｐ＋１本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線の対応するビットにそれぞれ共通結合される。
【００３１】
本実施の形態１において、メモリアレイＭＡＲＹの各セルユニットは、さらにサブビット線およびローカルソース線間、すなわち、ｍ＋１個のメモリセルの共通結合されたドレインおよびソース間にそれぞれ設けられるｎチャネル型の短絡（ショート）ＭＯＳを含む。これらの短絡ＭＯＳのゲートは、同一行のｎ＋１個を単位として対応する短絡ＭＯＳ用ブロック選択信号線に共通結合される。なお、メモリアレイＭＡＲＹの具体的構成および動作ならびに各セルユニットに設けられる短絡ＭＯＳの作用およびデバイス構造等については、後ほど詳細に説明する。
【００３２】
メモリアレイＭＡＲＹのドレイン側ブロック選択信号線、ソース側ブロック選択信号線ならびに短絡ＭＯＳ用ブロック選択信号線を含むワード線は、その左方においてＸアドレスデコーダＸＤに結合され、選択的に所定の選択または非選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢから所定ビットの内部Ｘアドレス信号が供給される。また、メモリ制御回路ＭＣから内部制御信号ＸＤＧが供給され、内部電圧発生回路ＶＧから各種内部電圧が供給される。ＸアドレスバッファＸＢには、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯおよびマルチプレクサＭＸを介してＸアドレス信号が供給され、メモリ制御回路ＭＣから内部制御信号ＸＬ１，ＸＬ２が供給される。
【００３３】
本実施の形態１において、Ｘアドレス信号は、特に限定されないが、８を超えるビット数とされ、データ入出力端子ＩＯ０〜ＩＯ７から２回のサイクルに分けて時分割供給される。このうち、１回目のサイクルで入力されるＸアドレス信号の下位ビットは、内部制御信号ＸＬ１に従ってＸアドレスバッファＸＢの下位ビットに取り込まれ、２回目のサイクルで入力される上位ビットは、内部制御信号ＸＬ２に従ってＸアドレス信号ＸＢの上位ビットに取り込まれる。ＸアドレスバッファＸＢは、これらのＸアドレス信号を基に非反転および反転信号からなる内部Ｘアドレス信号を形成し、ＸアドレスデコーダＸＤに供給する。
【００３４】
ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される内部Ｘアドレス信号をデコードして、メモリアレイＭＡＲＹの対応するワード線を選択的に所定の選択レベルとするとともに、指定メモリセルブロックを選択的に活性化するための上記ドレイン側ブロック選択信号線、ソース側ブロック選択信号ならびに短絡ＭＯＳ用ブロック選択信号線を所定の有効レベルとする。
【００３５】
次に、メモリアレイＭＡＲＹを構成するメインビット線は、その下方においてセンスアンプデータラッチＳＡＤＬの対応する単位回路に結合される。センスアンプデータラッチＳＡＤＬは、メモリアレイＭＡＲＹの各メインビット線に対応して設けられるｎ＋１個の単位回路を備え、各単位回路は、読み出し回路となる単位センスアンプと、読み出しまたは書き込みデータを保持し、書き込み回路ともなる単位データラッチとをそれぞれ含む。センスアンプデータラッチＳＡＤＬの各単位回路の一方の入出力端子は、メモリアレイＭＡＲＹの対応するメインビット線に結合され、その他方の入出力端子は、Ｙゲート回路ＹＧを介して８個、すなわち、１バイト分ずつ選択的にマルチプレクサＭＸに結合される。
【００３６】
ここで、マルチプレクサＭＸは、その左側に設けられる第１の入出力端子と、その右側に設けられる第２および第３の出力端子ならびに第４の入出力端子とを備える。このうち、右側に設けられる第４の入出力端子は、Ｙゲート回路ＹＧを介して上記センスアンプデータラッチＳＡＤＬの指定された８個の単位回路の他方の入出力端子に選択的に接続され、左側に設けられる第１の入出力端子は、データ入出力回路ＩＯの右側の入出力端子に結合される。また、その第２の出力端子は、コマンドレジスタＣＲの入力端子に結合され、その第３の出力端子は、前記ＸアドレスバッファＸＢの入力端子に結合される。データ入出力回路ＩＯの左側の入出力端子は、データ入出力端子ＩＯ０〜ＩＯ７に結合される。
【００３７】
センスアンプデータラッチＳＡＤＬの各単位回路の単位センスアンプには、メモリ制御回路ＭＣから図示されない内部制御信号ＳＡが共通に供給され、単位データラッチには、メモリ制御回路ＭＣから図示されない内部制御信号ＴＲが供給される。また、コマンドレジスタＣＲには、メモリ制御回路ＭＣから内部制御信号ＣＬが供給され、Ｙゲート回路ＹＧには、ＹアドレスデコーダＹＤから図示されない所定ビットのビット線選択信号が供給される。ＹアドレスデコーダＹＤには、ＹアドレスカウンタＹＣから所定ビットの内部Ｙアドレス信号が供給され、メモリ制御回路ＭＣから内部制御信号ＹＤＧが供給される。
【００３８】
センスアンプデータラッチＳＡＤＬの各単位センスアンプは、フラッシュメモリが読み出しモードとされるとき、内部制御信号ＳＡに従って選択的に動作状態となり、メモリアレイＭＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルから対応するメインビット線を介して出力される読み出し信号をそれぞれ増幅し、その論理レベルを判定して、対応する単位データラッチに伝達する。これらの読み出しデータは、Ｙゲート回路ＹＧを介して１バイト、すなわち、８ビットずつ順次選択され、マルチプレクサＭＸからデータ入出力回路ＩＯならびにデータ入出力端子ＩＯ０〜ＩＯ７を介して外部のアクセス装置に出力される。
【００３９】
一方、センスアンプデータラッチＳＡＤＬの各単位データラッチは、フラッシュメモリ（ＥＥＰＲＯＭ）が書き込みモードとされるとき、外部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７，データ入出力回路ＩＯ、マルチプレクサＭＸならびにＹゲート回路ＹＧを介して１バイト、すなわち、８ビットずつシリアルに入力される書き込みデータを順次取り込み、保持するとともに、ｎ＋１ビット分の書き込みデータの取り込みが終了した時点で、これらの書き込みデータを所定の書き込み信号に変換した後、各メインビット線を介してメモリアレイＭＡＲＹの選択ワード線に結合されるｎ＋１個の選択メモリセルに一斉に書き込む。
【００４０】
なお、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）においては、例えばＦＮトンネル現象を利用することでデータの書き込み動作が行われるが、この書き込み動作時、メモリアレイＭＡＲＹの各メインビット線に供給される書き込み電圧は、書き込みデータの対応するビットが論理“１”とされるとき、言い換えるならば選択メモリセルに対する実質的な書き込みを行うべきとき、例えば接地電位ＶＳＳ、すなわち、０Ｖのような第１の書き込み電圧とされる。また、書き込みデータの対応するビットが論理“０”とされるとき、すなわち、選択メモリセルに対する実質的な書き込みを行ってはいけないときには、例えば＋６Ｖのような第２の書き込み電圧とされる。なお、フラッシュメモリ（ＥＥＰＲＯＭ）の書き込み動作については、後ほど具体的に説明する。
【００４１】
ＹアドレスカウンタＹＣは、図示されない内部クロック信号に従って歩進動作を行い、所定ビットの内部Ｙアドレス信号を形成して、ＹアドレスカウンタＹＣから供給される内部Ｙアドレス信号をデコードすることにより、Ｙゲート回路ＹＧに対するビット線選択信号の対応するビット線を順次択一的にハイレベルとする。さらに、Ｙゲート回路ＹＧは、ビット線選択信号の択一的なハイレベルを受けてセンスアンプデータラッチＳＡＤＬの対応する８個の単位回路を順次選択し、マルチプレクサＭＸおよびデータ入出力回路ＩＯとの間を選択的に接続状態とする。
【００４２】
データ入出力回路ＩＯは、外部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７を介して入力されるＸアドレス信号、書き込みデータならびにコマンドデータをマルチプレクサＭＸに伝達するとともに、Ｙゲート回路ＹＧからマルチプレクサＭＸを介して伝達される読み出しデータを、データ入出力端子ＩＯ０〜ＩＯ７を介して外部のアクセス装置に出力する。また、マルチプレクサＭＸは、データ入出力回路ＩＯから伝達されるＸアドレス信号、書き込みデータならびにコマンドデータを、対応するＸアドレスバッファＸＢ、Ｙゲート回路ＹＧあるいはコマンドレジスタＣＲに伝達するとともに、センスアンプデータラッチＳＡＤＬの指定された８個の単位回路からＹゲート回路ＹＧを介して出力される８ビットの読み出しデータをデータ入出力回路ＩＯに伝達する。
【００４３】
コマンドレジスタＣＲは、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびにマルチプレクサＭＸを介して入力される８ビットのコマンドデータを内部制御信号ＣＬに従って取り込み、保持するとともに、メモリ制御回路ＭＣに伝達する。また、メモリ制御回路ＭＣは、例えばマイクロプログラム方式のステイトマシンからなり、外部のアクセス装置から起動制御信号として供給されるシリアルクロック信号ＳＣ、チップイネーブル信号ＣＥＢ（ここで、それが有効とされるとき選択的にロウレベルとされる、いわゆる反転信号等については、その名称の末尾にＢを付して表す。以下、同様）、ライトイネーブル信号ＷＥＢ、出力イネーブル信号ＯＥＢ、リセット制御信号ＲＥＳＢならびにコマンドデータイネーブル信号ＣＤＥＢと、コマンドレジストＣＲから供給されるコマンドデータとをもとに上記各種の内部制御信号を選択的に形成し、フラッシュメモリ（ＥＥＰＲＯＭ）の各部に供給する。また、レディービジー信号Ｒ／ＢＢを選択的に形成して、フラッシュメモリ（ＥＥＰＲＯＭ）の使用状況を外部のアクセス装置に知らせる。
【００４４】
内部電圧発生回路ＨＶＤは、外部端子（ボンディングパッドＢＰVCC）を介して供給される高電位側の電源電圧ＶＣＣと、外部端子（ボンディングパッドＢＰVSS）を介して供給される低電位側の接地電位ＶＳＳとをもとに、ワード線や前記ドレイン側のブロック選択信号、ソース側のブロック選択信号ならびに短絡ＭＯＳ用ブロック選択新合繊等の選択または非選択レベルとなる各種の内部電圧を選択的に生成し、ＸアドレスデコーダＸＤ等に供給する。
【００４５】
次に、図１のフラッシュメモリ（ＥＥＰＲＯＭ）に含まれるメモリアレイＭＡＲＹの一実施の形態の部分的な回路図を図２に示す。同図をもとに、本実施の形態１のメモリアレイＭＡＲＹの具体的構成について説明する。なお、図２において、ＭＯＳのチャネル（バックゲート）部に矢印が付されるＭＯＳはｐＭＯＳであって、矢印の付されていないものはｎＭＯＳと区別して示される。
【００４６】
図２に示すように、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイＭＡＲＹは、ｐ＋１個のメモリセルブロックＭＣＢ０〜ＭＣＢｐ（図２には、メモリセルブロックＭＣＢ０，ＭＣＢ１と、メモリセルブロックＭＣＢ２ならびにこれらのメモリセルブロックに関連する部分のみが例示される。以下、同様）を含み、これらのメモリセルブロックのそれぞれは、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ００〜Ｗ０ｍないしＷｐ０〜Ｗｐｍと、図の垂直方向に平行して配置されるｎ＋１本のメインビット線ＭＢ０〜ＭＢｎ（ＭＢ）とを含む。これらのワード線およびメインビット線の実質的な交点には、（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型のメモリセルＭＣがそれぞれ格子配置される。
【００４７】
メモリアレイＭＡＲＹは、特に限定されないが、例えばＡＮＤ型アレイ構成とされ、メモリセルブロックＭＣＢ０〜ＭＣＢｐを構成するメモリセルＭＣは、同一列に配置されるｍ＋１個を単位としてｎ＋１個のセルユニットＣＵ００〜ＣＵ０ｎないしＣＵｐ０〜ＣＵｐｎにそれぞれグループ分割される。これらのセルユニットを構成するｍ＋１個のメモリセルＭＣのドレインは、対応するサブビット線ＳＢ００〜ＳＢ０ｎないしＳＢｐ０〜ＳＢｐｎにそれぞれ共通結合され、そのソースは、対応するローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎにそれぞれ共通結合される。また、各セルユニットのサブビット線ＳＢ００〜ＳＢ０ｎないしＳＢｐ０〜ＳＢｐｎは、そのゲートが対応するドレイン側のブロック選択信号線ＭＤ０〜ＭＤｐに結合されたｎチャネル型のドレイン側選択ＭＯＳＮ１を介して対応するメインビット線ＭＢ０〜ＭＢｎに結合され、ローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎは、そのゲートが対応するソース側のブロック選択信号線ＭＳ０〜ＭＳｐに結合されたｎチャネル型のソース側選択ＭＯＳＮ３を介して共通ソース線ＳＬに結合される。
【００４８】
本実施の形態において、メモリセルブロックＭＣＢ０〜ＭＣＢｐの各セルユニットは、さらに、対応するｍ＋１個のメモリセルＭＣの共通結合されたドレイン、すなわち、サブビット線ＳＢ００〜ＳＢ０ｎないしＳＳｐ０〜ＳＳｐｎと、対応するｍ＋１個のメモリセルＭＣの共通結合されたソース、すなわち、ローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎとの間にそれぞれ設けられるｎチャネル型の短絡ＭＯＳＮ２をそれぞれ含む。各メモリセルブロックに含まれるｎ＋１個の短絡ＭＯＳＮ２のゲートは、対応する短絡ＭＯＳ用のブロック選択信号ＳＣ０〜ＳＣｐにそれぞれ共通結合される。
【００４９】
次に、図１のフラッシュメモリ（ＥＥＰＲＯＭ）の書き込みモード時における一実施の形態の信号波形図を図３に示す。同図をもとに、本実施の形態のフラッシュメモリ（ＥＥＰＲＯＭ）の書き込みモード時における具体的動作およびその特徴について説明する。
【００５０】
なお、ここでは、主として書き込み動作を中心に説明する。また、図３においては、メモリセルブロックＭＣＢ０のセルユニットＣＵ００を構成し、ワード線Ｗ００に結合されるメモリセルＭＣが、書き込み対象となる選択メモリセルの代表例とされる。したがって、この選択メモリセルが結合されるメインビット線ＭＢ０およびサブビット線ＳＢ００が、選択メインビット線および選択サブビット線の代表例として示され、隣接するメインビット線ＭＢ１およびサブビット線ＳＢ０１が、書き込み対象とされない選択メモリセルが結合される非選択メインビット線および非選択サブビット線の代表例として示される。さらに、ワード線Ｗ００が、選択ワード線の代表例として示され、同じメモリセルブロックＭＣＢ０を構成するワード線Ｗ０１が非選択ワード線の代表例として示される。加えて、メモリセルブロックＭＣＢ０を構成する短絡ＭＯＳＮ２のゲートが結合される短絡ＭＯＳ用のブロック選択信号線ＭＳ０が、短絡ＭＯＳ用のブロック選択信号線ＭＳ０〜ＭＳｐの代表例として示され、そのソース側の選択ＭＯＳＮ３のゲートが結合されるソース側のブロック選択信号線ＭＳ０が、ソース側のブロック選択信号線ＭＳ０〜ＭＳｐの代表例として示される。以下、これを例に具体的に説明する。
【００５１】
図３において、フラッシュメモリ（ＥＥＰＲＯＭ）が非選択状態とされるとき、メモリアレイＭＡＲＹのドレイン側のブロック選択信号線ＭＤ０〜ＭＤｐ、短絡ＭＯＳ用のブロック選択信号線ＳＣ０〜ＳＣｐ、ワード線Ｗ００〜Ｗ０ｍないしＷｐ０〜Ｗｐｍならびにソース側のブロック選択信号線ＭＳ０〜ＭＳｐは、ともに接地電位ＶＳＳ、すなわち、０Ｖのような非選択レベルとされる。したがって、メモリアレイＭＡＲＹの全てのセルユニットのドレイン側の選択ＭＯＳＮ１、短絡ＭＯＳＮ２ならびにソース側の選択ＭＯＳＮ３は、ともにオフ状態となり、メモリセルＭＣもオフ状態となってそれまでの保持データを保持し続ける。
【００５２】
なお、メモリアレイＭＡＲＹの各セルユニットを構成するメモリセルＭＣのしきい値電圧は、それが消去状態にあり論理“０”のデータを保持するとき、例えば＋３Ｖより低い値とされ、それが書き込み状態にあり論理“１”のデータを保持するときには、例えば＋３Ｖを超える比較的高い値とされる。
【００５３】
フラッシュメモリが書き込みモードで選択状態とされると、フラッシュメモリでは、まずタイミングＴ１において、センスアンプデータラッチＳＡＤＬから選択メインビット線ＭＢ０に対して、例えば０Ｖのような比較的絶対値の小さな第１の書き込み電圧が供給され、非選択メインビット線ＭＢ１には、例えば＋６Ｖのような比較的絶対値の大きな第２の書き込み電圧が供給される。これらの書き込み電圧は、各セルユニットのドレイン側選択ＭＯＳＮ１がオフ状態にあるため、まだサブビット線ＳＢ００及びＳＢ０１には伝達されない。
【００５４】
次に、タイミングＴ２において、メモリセルブロックＭＣＢ０に対応する短絡ＭＯＳ用のブロック選択信号線ＳＣ０が択一的に＋６Ｖのような選択レベルとされるとともに、選択ワード線Ｗ００が＋４Ｖのような中間的な選択レベルとされ、非選択ワード線Ｗ０１は＋２Ｖのような非選択レベルとされる。
【００５５】
これにより、メモリアレイＭＡＲＹのメモリセルブロックＭＣＢ０では、短絡ＭＯＳ用のブロック選択信号線ＳＣ０の選択レベルを受けて、各セルユニットの短絡ＭＯＳＮ２が一斉にオン状態となり、各セルユニットを構成するｍ＋１個のメモリセルＭＣの共通結合されたドレイン、すなわち、サブビット線ＳＢ００〜ＳＢ０ｎと、その共通結合されたソース、すなわち、ローカルソース線ＳＳ００〜ＳＳ０ｎとの間が短絡状態とされる。なお、選択ワード線Ｗ００が＋１６Ｖのような完全な選択レベルとされるのに先立って＋４Ｖのような中間的な選択レベルとされるのは、ワード線の急峻な電位変化を抑え、ホットキャリアの発生を抑制することを目的としている。また、非選択ワード線Ｗ０１に対する＋２Ｖの印加は、非選択メモリセルのチャネル・フローティングゲート間電圧を小さくして、誤書き込み及び誤消去の発生を抑制することを目的としている。
【００５６】
一方、タイミングＴ３では、メモリセルブロックＭＣＢ０に対応するドレイン側のブロック選択信号線ＭＤ０が択一的に＋１０Ｖのような選択レベルとされ、これを受けてメモリセルブロックＭＣＢ０のセルユニットＣＵ００〜ＣＵ０ｎを構成するドレイン側の選択ＭＯＳＮ１が一斉にオン状態となる。このため、セルユニットＣＵ００の選択サブビット線ＳＢ００には、対応するメインビット線ＭＢ０の０Ｖが伝達され、セルユニットＣＵ０１の非選択サブビット線ＳＢ０１には、対応するメインビット線ＭＢ１の＋６Ｖがドレイン側の選択ＭＯＳＮ１のしきい値電圧の影響を受けることなくそのまま伝達される。
【００５７】
非選択サブビット線ＳＢ０１に＋６Ｖの書き込み電圧が伝達されるとき、短絡ＭＯＳＮ２の無いフラッシュメモリでは、ソース側のブロック選択信号線ＭＳ０のロウレベルを受けてソース側の選択ＭＯＳＮ３がオフ状態となり、ローカルソース線ＳＳ０１はフローティング状態とされる。このため、当初０Ｖの非選択レベルにあったローカルソース線ＳＳ０１の電位は、サブビット線ＳＢ０１の＋６Ｖへの電位変化を受けて、対応するメモリセルＭＣを介して充電され、これらのメモリセルＭＣには一時的なチャージ電流が流される。この結果、メモリセルＭＣのドレイン近傍でホットエレクトロンが発生し、誤書き込みが生じる。
【００５８】
しかし、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）では、上記のように、メモリセルブロックＭＣＢ０のセルユニットＣＵ００〜ＣＵ０ｎを構成するｍ＋１個のメモリセルＭＣの共通結合されたドレイン、すなわち、サブビット線ＳＢ００〜ＳＢ０ｎと、共通結合されたソース、すなわち、ローカルソース線ＳＳ００〜ＳＳ０ｎとの間に短絡ＭＯＳＮ２がそれぞれ設けられ、これらの短絡ＭＯＳＮ２がタイミングＴ２で、すなわち、ドレイン側の選択ＭＯＳＮ１がオン状態とされる直前にオン状態とされる。したがって、非選択サブビット線ＳＢ０１に＋６Ｖの書き込み電圧が印加された時点では、書き込み対象とされない選択メモリセルのドレイン及びソース間は短絡状態にあるため、これらの選択メモリセルを介するチャージ電流は流されず、ホットキャリアによる誤書き込みは発生しない。
【００５９】
次に、タイミングＴ４において、選択ワード線Ｗ００が＋１６Ｖのような比較的絶対値の大きな、すなわち、完全な選択レベルとされる。メモリセルブロックＭＣＢ０では、セルユニットＣＵ００〜ＣＵ０ｎのワード線Ｗ００に結合されるｍ＋１個のメモリセルＭＣが選択され、そのドレインつまりサブビット線ＳＢ００〜ＳＢ０ｎに印加された書き込み電圧電位、つまりは書き込みデータの対応するビットの論理値に応じて選択的に実質的な書き込みが行われる。
【００６０】
すなわち、例えばワード線Ｗ００とメインビット線ＭＢ０、すなわち、サブビット線ＳＢ００との交点に配置され書き込み対象となる選択メモリセルＭＣでは、そのコントロールゲート及びドレイン間にワード線Ｗ００の選択レベルの絶対値に相当する１６Ｖが印加され、そのソースがフローティング状態とされることで、ＦＮトンネル現象が発生し、そのチャネルからフローティングゲートに対してトンネル電流による電子の注入が行われる。このため、選択メモリセルＭＣのしきい値電圧が上昇し、例えば＋３Ｖを超える比較的高い値に変化する。
【００６１】
一方、例えばワード線Ｗ００と非選択メインビット線ＭＢ１、すなわち、非選択サブビット線ＳＢ０１との交点に配置され書き込み対象とされない選択メモリセルＭＣでは、そのコントロールゲート及びメモリチャネル間に、ワード線Ｗ００の選択レベル＋１６Ｖと書き込み電圧＋６Ｖとの差分に相当する１０Ｖが印加されるが、その絶対値が小さいことからＦＮトンネル現象は発生しない。このため、選択メモリセルＭＣのフローティングゲートには電子の注入が行われず、そのしきい値電圧は変化せずに、例えば＋３Ｖより低い値のままとされる。
【００６２】
選択メモリセルＭＣに対する書き込みが終了すると、フラッシュメモリでは、タイミングＴ５において、ドレイン側のブロック選択信号線ＭＤ０が０Ｖの非選択レベルに戻されるとともに、ワード線Ｗ００が＋４Ｖのような中間的な選択レベルに戻される。メモリセルブロックＭＣＢ０では、ドレイン側ブロック選択信号線ＭＤ０が非選択レベルに戻されたのを受けてドレイン側の選択ＭＯＳＮ１がオフ状態となり、サブビット線ＳＢ００〜ＳＢ０ｎは、０Ｖ又は＋６Ｖの書き込み電圧を残したままフローティング状態とされる。また、ワード線Ｗ００の中間レベルへの電位変化を受けて、選択メモリセルＭＣに対する実質的な書き込み動作は終了するが、選択ワード線Ｗ００が０Ｖの完全非選択レベルとされる前に＋４Ｖのような中間的な選択レベルに戻されるのは、ワード線の急峻な電位変化を抑え、ホットキャリアの発生を抑制することを目的としている。
【００６３】
次に、タイミングＴ６において、選択ワード線Ｗ００が＋４Ｖから０Ｖのような完全な非選択レベルに戻されるとともに、メモリセルブロックＭＣＢ０に対応するソース側のブロック選択信号線ＭＳ０が択一的に＋６Ｖのような選択レベルとされる。また、やや遅れたタイミングＴ７では、短絡ＭＯＳ用のブロック選択信号線ＳＣ０が０Ｖのような非選択レベルに戻されるとともに、ソース側のブロック選択信号線ＭＳ０が０Ｖのような非選択レベルに戻される。
【００６４】
メモリセルブロックＭＣＢ０では、ワード線Ｗ００の非選択レベルを受けて対応するｎ＋１個のメモリセルＭＣがオフ状態となる。また、ソース側のブロック選択信号ＭＳ０の択一的な選択レベルを受けて、メモリセルブロックＭＣＢ０を構成するｎ＋１個のソース側の選択ＭＯＳＮ３が一斉にオン状態となり、＋６Ｖとされたサブビット線ＳＢ００〜ＳＢ０ｎならびにローカルソース線ＳＳ００〜ＳＳ０ｎの電位は、共通ソース線ＳＬを介して０Ｖにディスチャージされる。
【００６５】
さらに、やや遅れてメインビット線ＭＢ０〜ＭＢｎが一斉に０Ｖとされ、これをもって１回目の書き込みが終了する。以下、確認のためのベリファイ動作を実施しながら、書き込み対象となる選択メモリセルＭＣのしきい値電圧が例えば＋３Ｖより充分に低い値となるまで、同様な書き込み動作が繰り返される。
【００６６】
なお、短絡ＭＯＳＮ２の無いフラッシュメモリ（ＥＥＰＲＯＭ）では、ドレイン側の選択ＭＯＳＮ１がオフ状態とされ、ソース側の選択ＭＯＳＮ３がオン状態とされることで、＋６Ｖのままフローティング状態に変化したサブビット線ＳＢ００〜ＳＢ０ｎから０Ｖに変化したソース線ＳＳ００〜ＳＳ０ｎに対してディスチャージ電流が流れ、ホットキャリアが発生して、書き込み直前と同様な誤書き込みが生じるおそれがある。しかし、本実施の形態１の場合、ディスチャージ電流が流される間を含めて短絡ＭＯＳＮ２がオン状態とされるため、ホットキャリアは発生せず、誤書き込みを防止することができるものとされる。
【００６７】
以上のように、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）では、メモリアレイＭＡＲＹのメモリセルブロックＭＣＢ０〜ＭＣＢｐの各セルユニットを構成するｍ＋１個のメモリセルＭＣと並列形態に、ｎチャネル型の短絡ＭＯＳＮ２がそれぞれ設けられ、これらの短絡ＭＯＳＮ２は、書き込み動作が行われる間、すなわち、メインビット線ＭＢ０〜ＭＢｎに書き込みデータに対応した０Ｖ又は＋６Ｖの書き込み電圧が供給された直後から、ソース側の選択ＭＯＳを介するサブビット線ＳＢ００〜ＳＢ０ｎならびにローカルソース線ＳＳ００〜ＳＳ０ｎのディスチャージが終了するまでの間、オン状態とされる。
【００６８】
これにより、書き込み動作時の当初、ローカルソース線ＳＳ００〜ＳＳ０ｎがフローティング状態とされる間に、サブビット線ＳＢ００〜ＳＢ０ｎが選択的に＋６Ｖとされることに伴うホットキャリアの発生を抑制することができるとともに、書き込み終了後、サブビット線ＳＢ００〜ＳＢ０ｎがフローティング状態とされる間に、ローカルソース線ＳＳ００〜ＳＳ０ｎが０Ｖとされることに伴うホットキャリアの発生をも抑制することができる。この結果、書き込み所要時間に影響を与えることなく、書き込み対象とされない選択メモリセルへの誤書き込みを防止することができ、これによってその製品としての性能劣化を招くことなくフラッシュメモリ（ＥＥＰＲＯＭ）の信頼性を高めることができるものである。
【００６９】
また図４、図５および図６は、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）における入出力回路の一例を示している。各図においてボンディングパッドＢＰは、上記半導体チップ上において、半導体チップの外部の回路と、内部回路（すなわち、フラッシュメモリ（ＥＥＰＲＯＭ））とを電気的に接続するための外部端子である。
【００７０】
図４および図５には、入力回路が例示されており、その主要部が、例えばＣＭＯＳ（Complementary MOS）型のインバータ回路ＩＮＶで構成されている場合が示されている。図４においては、そのインバータ回路ＩＮＶが、電源電圧ＶＣＣ用の配線と接地電位ＶＳＳ用の配線との間に電気的に接続されたｐＭＯＳＱINVpおよびｎＭＯＳＱINVnによって構成されている。そのインバータ回路ＩＮＶの入力には、保護用の抵抗Ｒipおよび保護用のｎＭＯＳＱipnを介してボンディングパッドＢＰが電気的に接続されている。保護用の抵抗ＲipおよびｎＭＯＳＱipnは、インバータ回路ＩＮＶや上記内部回路に、静電気放電等に起因する高電圧が印加されないようにするための保護素子である。保護用のｎＭＯＳＱipnは、インバータ回路ＩＮＶの入力と接地電位ＶＳＳ用の配線との間にダイオード接続されている。また、そのインバータ回路ＩＮＶの出力には、上記内部回路の所定の回路が電気的に接続されている。
【００７１】
また、図５においては、インバータ回路ＩＮＶの入力に、上記保護用のｎＭＯＳＱipnの他に、保護用のｐＭＯＳＱippが電気的に接続されている。この保護用のｐＭＯＳＱippは、上記保護素子であり、インバータ回路ＩＮＶの入力と電源電圧ＶＣＣ用の配線との間にダイオード接続されている。また、ｐＭＯＳＱINVpとｎＭＯＳＱINVnとの間にスイッチ用のｎＭＯＳＱINVSが組み込まれている。このスイッチ用のｎＭＯＳＱINVSは、インバータ回路ＩＮＶのオン・オフ動作の切換時に電源電圧ＶＣＣ用の配線と接地電位ＶＳＳ用の配線との間にリーク電流が流れるのを抑え、消費電力の低下を図る機能を有している。これ以外は、図４の入力回路と基本的に同じである。
【００７２】
なお、半導体チップの外部から伝送された信号等は、ボンディングパッドＢＰを通じて図４および図５等で示した入力回路に伝送され、そこで、内部回路に合った信号状態に加工された後、内部回路に伝送されるようになっている。
【００７３】
また、図６は、入出力双方向回路を例示している。図６のボンディングパッドＢＰの右側は、入力回路の一部を示している。図６には、その入力回路の全体を図示していないが、例えば図５と同じ入力回路が組まれている。一方、図６のボンディングパッドＢＰの左側は、出力回路を示している。この出力回路は、出力用のｐＭＯＳＱout、保護用のｎＭＯＳＱopn1、入力電位安定用のｎＭＯＳＱon1，Ｑon2、保護用のｎＭＯＳＱopn2および抵抗Ｒo1，Ｒo2を有している。保護用のｎＭＯＳＱopn1は、ホットキャリヤ等によるチャージを吸収することにより、内部回路を保護する機能を有している。本実施の形態１においては、後述するように、この保護用のｎＭＯＳＱopn1がフラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルとほぼ同じ構造となっている。すなわち、本来、耐圧（ドレインエッジの耐圧）が低いために高い静電破壊耐性が得られるメモリセルと同じ構造で保護素子を形成することにより、保護性能の高い保護用のｎＭＯＳＱopn1を得ることが可能となっている。
【００７４】
次に、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）の素子配置および素子構造を図７〜図１２によって説明する。図７は、上記メモリアレイＭＡＲＹの要部平面図、図８は図７と同じ平面領域であって図７よりも上層のレイアウト層の要部平面図、図９は図７のＡ−Ａ線（ワード線Ｗ上をその延在方向に沿って切断した線）の断面図、図１０は図７のＢ−Ｂ線（メモリセルのチャネル部分をワード線に対して交差する方向（Ｙ方向）に沿って切断した線）の断面図、図１１は図７のＣ−Ｃ線（メモリセルのソース部分をＹ方向に沿って（すなわち、ローカルソース線の延在方向に沿うように）切断した線）の断面図、図１２は図７のＤ−Ｄ線（メモリセルのドレイン部分をＹ方向に沿って（すなわち、ビット線の延在方向に沿うように）切断した線）の断面図である。なお、ここでは、図９〜図１２の断面図を中心に説明するが、平面的な構成の説明箇所については図７および図８を随時参照されたい。
【００７５】
上記半導体チップを構成する半導体基板１は、例えばｐ型のシリコン単結晶からなり、この半導体基板１にはｐウエルＰＷｍが形成されている。このｐウエルＰＷｍは、例えばホウ素（Ｂ）が導入されてなり、ここには上記メモリセルＭＣの他、上記短絡ＭＯＳＮ２や選択ＭＯＳＮ１，Ｎ３等の周辺回路用の素子も形成されている。このｐウエルＰＷｍは、その下層に形成された埋め込みｎウエルＮＷｍと、ｐウエルＰＷｍの側部側に形成されたｎウエルとに取り囲まれており、半導体基板１から電気的に分離されている。その埋め込みｎウエルＮＷｍおよびｎウエルは、例えばリン（Ｐ）またはヒ素（Ａｓ）が半導体基板１に導入されて形成されてなり、半導体基板１上の他の素子からのノイズが半導体基板１を通じてｐウエルＰＷｍ（すなわち、メモリセルＭＣ）に侵入するのを抑制または防止したり、ｐウエルＰＷｍの電位を半導体基板１とは独立して所定の値に設定したりする機能を備えている。
【００７６】
また、半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）ＳＧＩが形成されている。この分離部ＳＧＩは、ワード線Ｗの延在方向（Ｘ方向）に沿って配置された複数のメモリセルＭＣ間を電気的に分離するように、Ｙ方向に沿って掘られた平面帯状の溝内に絶縁膜が埋め込まれて形成されている。分離部ＳＧＩの絶縁膜は、例えばシリコン酸化膜等からなり、その上面は半導体基板１の主面とほぼ一致するように平坦にされている。なお、Ｙ方向に沿って配置された複数のメモリセルＭＣ間を電気的に分離するために、そのメモリセルＭＣの隣接間における半導体基板１にも溝型の分離部を形成しても良いし、また、そのメモリセルＭＣの隣接間における半導体基板１に、例えばホウ素を導入することでｐ型の半導体領域を形成しても良い。
【００７７】
各メモリセルＭＣは、半導体基板１に形成された一対のｎ型半導体領域２Ｓ，２Ｄと、半導体基板１の主面（活性領域）上に形成された絶縁膜（第１の絶縁膜）３ａと、その上に形成された浮遊ゲート電極（第１のゲート電極）形成用の導体膜４と、その上に形成された層間膜（第２の絶縁膜）５と、その上に形成された制御ゲート電極（第２のゲート電極）形成用の導体膜６とを有している。
【００７８】
メモリセルＭＣのｎ型半導体領域２Ｓは、ソース領域を形成する領域であり、上記ローカルソース線ＳＳの一部で形成されている。また、ｎ型半導体領域２Ｄは、ドレイン領域を形成する領域であり、上記サブビット線ＳＢの一部で形成されている。ローカルソース線ＳＳおよびサブビット線ＳＢは、上記Ｙ方向に沿って配置された複数個のメモリセルＭＣを平面的に挟むようにＹ方向に沿って互いに平行に平面帯状に延びて形成され、その挟まれた複数個のメモリセルＭＣの共有の領域となっている。本実施の形態１においては、このｎ型半導体領域２Ｓ（ローカルソース線ＳＳ）およびｎ型半導体領域２Ｄ（サブビット線ＳＢ）は、例えばヒ素（Ａｓ）が半導体基板１に、例えば１０14／ｃｍ3程度以上導入されることで形成されている。これにより、半導体領域２Ｓ，２Ｄの浅い接合を実現でき、かつ、短チャネル効果等の発生を抑制または防止しつつ不純物濃度を増やすことができるので、微細化、信頼性の確保および抵抗（シート抵抗）の低下を実現することが可能となっている。なお、ローカルソース線ＳＳは選択ＭＯＳＮ３を介して金属膜等で形成された共通ソース線ＳＬ（図２参照）と電気的に接続され、サブビット線ＳＢは選択ＭＯＳＮ１を介して金属膜等で形成されたメインビット線ＭＢと電気的に接続されている。
【００７９】
メモリセルＭＣを構成する絶縁膜３ａは、例えば厚さ９〜１０ｎｍ程度の酸化シリコン等からなり、情報の形成に寄与する電子を半導体基板１から浮遊ゲート電極用の導体膜４に注入したり、その導体膜４に保持された電子を半導体基板１に放出させたりする際の電子の通過領域（トンネル絶縁膜）となっている。
【００８０】
浮遊ゲート電極用の導体膜４は、二層の導体膜４ａ，４ｂが下層から順に積み重ねられて構成されている。導体膜４ａ，４ｂは、例えばいずれも不純物が導入された低抵抗の多結晶シリコンからなり、その厚さは、導体膜４ａが、例えば７０ｎｍ程度、導体膜４ｂが、例えば４０ｎｍ程度である。ただし、導体膜４は、上記Ｘ方向に沿った断面（図９）に示すように、断面Ｔ字状に形成されており、上層側の導体膜４ｂの幅が、その下層の導体膜４ａの幅よりも広くなっている。これにより、メモリセルＭＣのチャネル長を小さくしたまま、制御ゲート電極用の導体膜６に対する浮遊ゲート電極用の導体膜４の対向面積を増大させることができ、それらゲート電極間に形成される容量を増大させることができる。したがって、微細なメモリセルＭＣのまま、メモリセルＭＣの動作効率を向上させることが可能となっている。なお、本発明自体は浮遊ゲート電極の断面形状がＩ字状のものにも適用可能である。また、浮遊ゲート電極用の導体膜４の導体膜４ｂと半導体基板１との間には、例えば酸化シリコン等からなる絶縁膜７が介在されており、一対のｎ型半導体領域２Ｓ，２Ｄと導体膜４ｂとの間の絶縁が図られている。
【００８１】
メモリセルＭＣの導体膜４ｂの表面は、上記層間膜５によって覆われており、これにより、浮遊ゲート電極用の導体膜４は、制御ゲート電極用の導体膜６と絶縁されている。上記層間膜５は、例えば酸化シリコン膜上に窒化シリコン膜を介して酸化シリコン膜を積み重ねてなり、その厚さは、例えば１５ｎｍ程度である。制御ゲート電極用の導体膜６は、情報の読み出し、書き込みおよび消去を行うための電極であり、ワード線Ｗの一部で構成されている。ワード線Ｗは、上記Ｘ方向に延在する平面帯状のパターンで形成され、上記Ｙ方向に沿って最小加工ピッチ（例えば０．３０μｍ程度）となるように平行に複数本並んで配置されている。この制御ゲート電極用の導体膜６（ワード線Ｗ）は、例えば二層の導体膜６ａ，６ｂが下層から順に積み重ねられて形成されている。下層の導体膜６ａは、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる。その上層の導体膜６ｂは、例えば厚さ８０ｎｍ程度のタングステンシリサイド（ＷＳｉx）からなり、下層の導体膜６ａに電気的に接続された状態で積み重ねられている。この導体膜６ｂを設けたことによりワード線Ｗの電気抵抗を下げることができるので、フラッシュメモリ（ＥＥＰＲＯＭ）の動作速度を向上させることが可能となっている。ただし、導体膜６の構造は、これに限定されるものではなく種々変更可能であり、例えば低抵抗多結晶シリコン上に窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属膜を積み重ねてなる構造としても良い。この場合、ワード線Ｗの電気的を大幅に下げることができるので、フラッシュメモリ（ＥＥＰＲＯＭ）の動作速度をさらに向上させることが可能となる。なお、ワード線Ｗ上には、例えば酸化シリコンからなるキャップ絶縁膜８が形成されている。
【００８２】
ところで、本実施の形態１においては、短絡ＭＯＳＮ２や選択ＭＯＳＮ１，Ｎ３（図２等も参照）等のような周辺回路用の素子の構造が、上記メモリセルＭＣの構造とほぼ同じような構造となっている。特に、短絡ＭＯＳＮ２のゲート電極９および選択ＭＯＳＮ１，Ｎ３のゲート電極１０が、浮遊ゲート電極用の導体膜４上に層間膜５を介して制御ゲート電極用の導体膜６を積み重ねる構造を有している。すなわち、次の通りである。
【００８３】
短絡ＭＯＳＮ２は、例えばｎＭＯＳからなり、半導体基板１に形成された一対の半導体領域２Ｓ，２Ｄと、半導体基板１の主面上に形成された絶縁膜３ａと、その上に形成されたゲート電極９とを有している。短絡ＭＯＳＮ２の一対のｎ型半導体領域２Ｓ，２Ｄは、上記メモリセルＭＣの一対のｎ型半導体領域２Ｓ，２Ｄのそれぞれと一体的になっている。短絡ＭＯＳＮ２の絶縁膜３ａは、ゲート絶縁膜を形成する部分であり、上記メモリセルＭＣの絶縁膜３ａと同じ構造（厚さおよび材料）となっている。さらに、短絡ＭＯＳＮ２のゲート電極９は、上記メモリセルＭＣの２層の導体膜４，６が層間膜５を介して積み重ねられて構成されている。ただし、短絡ＭＯＳＮ２のゲート電極９を構成する導体膜４，６は、それらの間の層間膜５に穿孔されたコンタクトホールＳＣを通じて電気的に接続されている。これにより、ゲート電極９の抵抗を大幅に下げることが可能となっている。このコンタクトホールＳＣのレイアウトについては後ほど詳細に説明する。なお、短絡ＭＯＳＮ２のゲート電極９を構成する導体膜６は、メモリセルＭＣの導体膜６よりも幅広に形成されている。
【００８４】
また、選択ＭＯＳＮ１は、例えばｎＭＯＳからなり、半導体基板１に形成されたソース・ドレイン用の一対のｎ型半導体領域１１（２Ｄ），１１と、半導体基板１の主面上に形成された絶縁膜３ｂと、その上に形成されたゲート電極１０とを有している。選択ＭＯＳＮ１の一対のｎ型半導体領域１１は、例えばリンが導入されてなり、上記メモリセルＭＣの一対のｎ型半導体領域２Ｓ，２Ｄとは別の不純物の導入工程によって形成されている。ただし、一方のｎ型半導体領域１１は、ｎ型半導体領域２Ｄと重なっている。この一対の半導体領域１１（２Ｄ），１１の形成工程および構造については後ほど詳細に説明する。また、選択ＭＯＳＮ１の絶縁膜３ｂは、ゲート絶縁膜を形成する部分である。この絶縁膜３ｂは、上記絶縁膜３ａと同じ材料からなるが、その厚さが絶縁膜３ａよりも厚く、例えば２５ｎｍ程度である。この絶縁膜３ｂの形成方法についても後ほど詳細に説明する。さらに、選択ＭＯＳＮ１においても、そのゲート電極１０は、上記メモリセルＭＣの２層の導体膜４，６が積み重ねられてなるが、短絡ＭＯＳＮ２と同様に、その導体膜４，６は、それらの間の層間膜５に穿孔されたコンタクトホールＳＣを通じて電気的に接続されている。また、選択ＭＯＳＮ１のゲート電極１０を構成する導体膜６は、メモリセルＭＣの導体膜６よりも幅広に形成されている。なお、選択ＭＯＳＮ３の構造は選択ＭＯＳＮ１と同じなので説明を省略する。
【００８５】
このように、メモリアレイＭＡＲＹ内に形成された短絡ＭＯＳＮ２および選択ＭＯＳＮ１，Ｎ２のゲート電極９，１０の構造を、導体膜４上に層間膜５を介して導体膜６を積み重ねる構造としたことにより、メモリアレイＭＡＲＹ内の平坦性を向上させることが可能となる。もちろん、メモリアレイＭＡＲＹ以外の周辺回路のＭＯＳの構造をメモリセルＭＣと同様とすることで半導体チップ面内の平坦性を向上させることも可能である。ここで、図１３は、ワード線Ｗをパターニングする際のメモリアレイＭＡＲＹの要部断面図を示している。導体膜６上には反射防止膜ＢＡを介してワード線Ｗおよびゲート電極９，１０形成用のフォトレジストパターンＰＲが形成されている。この場合、平坦性を保つことができるので、メモリアレイ（図１３の半導体領域２Ｄの左側）および周辺回路領域（図１３のｎ型半導体領域２Ｄの右側）の両方において反射防止膜ＢＡをほぼ等しい厚さで塗布することが可能となる。これにより、ワード線Ｗの隣接ピッチをさらに狭くすることが可能となる。一方、図１４は、半導体基板５０上において、メモリアレイ内に形成された短絡ＭＯＳや選択ＭＯＳのゲート電極が一層構造の場合を比較のために示している。この場合、メモリセルの形成領域と短絡ＭＯＳおよび選択ＭＯＳの形成領域との境界に段差５１が生じている。このため、ワード線およびゲート電極を形成するための導体膜５２にも段差が生じている。したがって短絡ＭＯＳおよび選択ＭＯＳの形成領域の方の導体膜５２上の反射防止膜５３の厚さが、メモリセルの形成領域の反射防止膜５３よりも厚くなっている。この状態で、フォトレジストパターン５４をマスクとして導体膜５２をエッチング法によってパターニングすると、短絡ＭＯＳおよび選択ＭＯＳの形成領域側の反射防止膜５３が厚いのでゲート電極をパターニングする間に、ワード線側のフォトレジストパターン５４が細くなり、ワード線Ｗが大幅に細くなってしまう。このため、ワード線の幅をその細くなる分を予測して予め広くしておかなければならないので、ワード線の隣接ピッチも広くなる結果、メモリアレイの面積が増大する課題が生じる。
【００８６】
このような浮遊ゲート電極用の導体膜４、制御ゲート電極用の導体膜６、ゲート電極９，１０およびキャップ絶縁膜８の側面には、例えば酸化シリコンからなる絶縁膜１２ａが被着されている。特に、上記Ｙ方向に互いに隣接するワード線Ｗの間は、その絶縁膜１２ａによって埋め込まれた状態となっている。このような絶縁膜１２ａ上および導体膜６上には、例えば酸化シリコンからなる絶縁膜１２ｂが堆積されている。この絶縁膜１２ｂ上には、例えばタングステン等からなる第１層配線Ｌ１が形成されている。所定の第１層配線Ｌ１は、絶縁膜１２ｂに穿孔されたコンタクトホールＣＯＮ１を通じて選択ＭＯＳＮ１のｎ型半導体領域１１と電気的に接続されている。さらに、絶縁膜１２ｂ上には、例えば酸化シリコンからなる絶縁膜１２ｃが堆積されており、これにより第１層配線Ｌ１の表面が被覆されている。その絶縁膜１２ｃ上には、第２層配線Ｌ２が形成されている。第２層配線Ｌ２は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜１２ｃに穿孔されたスルーホールＴＨ１を通じて第１層配線Ｌ１と電気的に接続されている。この第２層配線Ｌ２の表面は、例えば酸化シリコンからなる絶縁膜１２ｄによって被覆されている。
【００８７】
次に、周辺回路を構成するＭＯＳにおける上記コンタクトホールＳＣのレイアウトの一例を図１５〜図１９によって説明する。なお、図１５〜図１９において（ｂ）は各々の図の（ａ）のＡ−Ａ線の断面図である。
【００８８】
本実施の形態１においては、周辺回路を構成するＭＯＳに対するコンタクトホールＳＣのレイアウトが、そのＭＯＳのゲート長に従って基本的に２種類ある。図１５および図１６は、その周辺回路を構成する２種類のＭＯＳＱＡ，ＱＢの一例を模式的に示している。なお、本発明は、ｐＭＯＳおよびｎＭＯＳのいずれにも適用できるので、ここでは説明を簡単にするためにＭＯＳＱＡ，ＱＢのチャネルの導電型を特に指定していない。また、ＭＯＳＱＡのソース・ドレイン用の一対の半導体領域を符号ＳＡ，ＤＡで代表して示し、ＭＯＳＱＡのゲート電極を符号ＧＡで代表して示す。また、ＭＯＳＱＢのソース・ドレイン用の一対の半導体領域を符号ＳＢ，ＤＢで代表して示し、ＭＯＳＱＢのゲート電極を符号ＧＢで代表して示す。また、各ＭＯＳＱＡ，ＱＢにおいて符号ＬＡ，ＬＢは活性領域（アクティブエリア）を示し、その外側は分離領域を示している。
【００８９】
まず、図１５に示すＭＯＳＱＡは、ゲート長（図１５（ａ）の左右横方向寸法）およびゲート幅（図１５（ａ）の上下縦方向寸法）が相対的に長いＭＯＳを代表して示している。このＭＯＳＱＡは、例えば電源回路、昇圧回路、ワード線ドライバ回路およびデコーダ回路等を構成する素子として使用される。例えば上記入力回路のｎＭＯＳＱipn，ＱINVｎ，ＱINVSおよびｐＭＯＳＱipp、出力回路のｐＭＯＳＱOout、短絡ＭＯＳＮ２、選択ＭＯＳＮ１，Ｎ３は、このＭＯＳＱＡの構造とすることが好ましい。
【００９０】
なお、図１５（ｂ）には、高電圧系回路を構成するＭＯＳＱＡの場合、ゲート電極ＧＡに高電圧（例えば１８Ｖ程度）が印加されることからゲート絶縁膜に高い耐圧が必要とされるので、上記相対的に厚い絶縁膜３ｂがＭＯＳＱＡのゲート絶縁膜として使用されている場合が例示されている。
【００９１】
この種のＭＯＳＱＡにおいては、大きな駆動能力を必要としないものの、ゲート幅を長くする必要性がある。このため、ゲート電極ＧＡの端部から端部までの距離が長くなる結果、その抵抗も高くなる。この抵抗が高くなると、貫通電流が増大することと等価となり、フラッシュメモリ（ＥＥＰＲＯＭ）の消費電力が増大する課題がある。本実施の形態１では、周辺回路用のＭＯＳのゲート電極を、メモリセルＭＣの浮遊ゲート電極用の導体膜４と制御ゲート電極用の導体膜６とを積み重ね、これらをコンタクトホールＳＣを通じて電気的に接続することで構成しているが、ただ単純に、あるいは、全ての周辺回路用のＭＯＳに対して同じ規則でコンタクトホールＳＣを配置してしまうと、このような課題が生じる。一方、コンタクトホールＳＣを配置せずにこの課題を解決しようとすると、ゲート電極ＧＡの抵抗低減のために、ゲート電極ＧＡやコンタクトホールＣＯＮ１の配置が困難となる課題が生じる。
【００９２】
そこで、本実施の形態１においては、この種のＭＯＳＱＡに対して、図１５に例示するように、上記コンタクトホールＳＣを、ゲート電極ＧＡの上面において活性領域ＬＡと平面的に重なる領域にその延在方向に沿って所定の間隔毎に複数個配置した。すなわち、活性領域ＬＡ上のゲート電極ＧＡの複数箇所において導体膜６と導体膜４とをコンタクトホールＳＣを通じて電気的に接続した。また、ここでは、コンタクトホールＳＣが、ゲート電極ＧＡの両端の上面において分離領域と平面的に重なる幅広部分にも複数個配置した。すなわち、その幅広部分においても複数箇所で導体膜６と導体膜４とをコンタクトホールＳＣを通じて電気的に接続した。このようにコンタクトホールＳＣを配置する（主としてゲート電極ＧＡの活性領域ＬＡと平面的に重なる領域にコンタクトホールＳＣを配置する）ことにより、ゲート電極ＧＡの抵抗を大幅に下げることが可能となる。このため、ゲート電極ＧＡの抵抗増大に起因する貫通電流の発生を抑制または防止することができるので、フラッシュメモリ（ＥＥＰＲＯＭ）の消費電力の増大を抑制または防止することが可能となる。また、コンタクトホールＣＯＮ１，ＳＣの配置を容易にすることができ、コンタクトホールＣＯＮ１，ＳＣを含めたＭＯＳＱＡのレイアウトを容易にすることが可能となる。すなわち、回路設計からデバイス設計への移行を容易にすることが可能となる。
【００９３】
このコンタクトホールＳＣの直径は、コンタクトホールＣＯＮ１の直径と等しくても良いが、メモリセルのサイズに律則されないので、抵抗の低減や作り易さの観点からコンタクトホールＣＯＮ１の直径よりも大径にすることができる。特に限定されないが、コンタクトホールＳＣの直径は、例えば０．３μｍ程度である。また、コンタクトホールＣＯＮ１の直径は、例えば０．２４μｍ〜０．２６μｍ程度である。また、特に限定されないが、上記以外の各部の寸法を例示すると次の通りである。すなわち、ゲート電極ＧＡのゲート長は、例えば０．９μｍ〜１μｍ程度である。また、ゲート幅は、例えば５μｍ〜２０μｍ程度である。
【００９４】
なお、図１５（ａ）には、ゲート電極ＧＡの両端において分離領域と平面的に重なる幅広部分に、２個のコンタクトホールＳＣが、電流の流れる方向に対して交差する方向に沿って並んで配置されている場合が例示されている。また、第１層配線とゲート電極ＧＡとを接続すべく、そのゲート電極ＧＡの幅広部分に開口されるコンタクトホールＣＯＮ１は、ゲート電極ＧＡの占有面積の縮小や抵抗の低下のために、その幅広部分に配置されたコンタクトホールＳＣに近接してまたは平面的に重なって配置されている。また、ＭＯＳＱＡの半導体領域ＳＡ，ＤＡには、活性領域ＬＡ上のゲート電極ＧＡに配置されたコンタクトホールＳＣに平面的に対応するようにコンタクトホールＣＯＮ１が配置されている。また、図１５（ｂ）には、ソース・ドレイン用の半導体領域ＳＡ，ＤＡが、チャネルに近接する側に相対的に不純物濃度の低い領域を設け、それ以外に相対的に不純物濃度の高い領域を設けて構成される、いわゆるＬＤＤ（Lightly Doped Drain）構造の場合が例示されている。
【００９５】
次に、図１６に示すＭＯＳＱＢは、ゲート長（図１６（ａ）の左右横方向寸法）およびゲート幅（図１６（ａ）の上下縦方向寸法）が相対的に短いＭＯＳを代表して示している。このＭＯＳＱＢは、例えば論理回路、制御回路または出力回路等のような比較的動作速度の速い回路を構成する素子として使用される。図１６（ｂ）には、駆動能力を上げて動作速度を向上させる観点から、上記相対的に薄い絶縁膜３ａがＭＯＳＱＢのゲート絶縁膜として使用されている場合が例示されている。
【００９６】
この種のＭＯＳＱＢにおいては、大きな駆動能力を必要とするが、ゲート幅も短くて済む。ゲート幅自体は、狭チャネル効果（逆短チャネル効果）が生じない程度まで短くできるものがほとんどである。したがって、ゲート電極ＧＢの抵抗の増大について、上記ＭＯＳＱＡのゲート電極ＧＡほど考慮する必要性がない。一方、ゲート電極ＧＢは、一般的にゲート長が短いので、上記のゲート電極ＧＡ上のコンタクトホールＳＣの配置のルールでそのまま適用することはできない。
【００９７】
そこで、本実施の形態１においては、この種のＭＯＳＱＢに対して、図１６に例示するように、上記コンタクトホールＳＣを、ゲート電極ＧＢの上面において、活性領域ＬＢと平面的に重なる領域には配置せず、分離領域と平面的に重なる幅広部分に配置した。すなわち、分離領域上のゲート電極ＧＢの複数箇所において導体膜６と導体膜４とをコンタクトホールＳＣを通じて電気的に接続した。このようにコンタクトホールＳＣを配置することにより、ゲート電極ＧＢの抵抗を充分に下げることが可能となる。このため、ゲート電極ＧＢの抵抗増大に起因する貫通電流の発生を抑制または防止することができるので、フラッシュメモリ（ＥＥＰＲＯＭ）の消費電力の増大を抑制または防止することが可能となる。また、コンタクトホールＣＯＮ１，ＳＣを含めたＭＯＳＱＢのレイアウトも容易にすることができ、回路設計からデバイス設計への移行を容易にすることが可能となる。
【００９８】
このＭＯＳＱＢでのコンタクトホールＳＣは、ゲート電極ＧＢの両端において分離領域と平面的に重なる幅広部分に、電流の流れる方向に対して交差する方向に沿って２個並んで配置されている場合が例示されている。また、このＭＯＳＱＢでのコンタクトホールＳＣ，ＣＯＮ１の直径については、上記ＭＯＳＱＡでのそれと同じである。また、特に限定されないが、それ以外の各部の寸法を例示すると次の通りである。すなわち、ゲート電極ＧＢのゲート長は、例えば０．４μｍ〜０．５μｍ程度である。また、ゲート幅は、例えば２μｍ〜１０μｍ程度である。
【００９９】
なお、図１６（ａ）においてもは、ゲート電極ＧＢの幅広部分に開口されるコンタクトホールＣＯＮ１は、抵抗を下げるために、その幅広部分に配置されたコンタクトホールＳＣに近接してまたは平面的に重なって配置されている。また、図１６（ｂ）には、ソース・ドレイン用の半導体領域ＳＳＢ，ＤＢは、上記半導体領域ＳＡ，ＤＡと同様に、ＬＤＤ構造の場合が例示されている。
【０１００】
図１７は、上記ＭＯＳＱＡの変形例を示している。ここでは、コンタクトホールＳＣがゲート電極ＧＡのほぼ全体に渡りその延在方向に沿って連続的に延びて形成されている。これにより、導体膜４と導体膜６との接触面積を増やすことができるので、ゲート電極ＧＡの抵抗をさらに低下させることが可能となる。また、コンタクトホールＳＣの面積が大きいので、孔の形成を容易にすることが可能となる。なお、ここでは、コンタクトホールＣＯＮ１が、分離領域上のゲート電極ＧＡの幅広部分においてコンタクトホールＳＣの一部に平面的に重なるように２個並んで配置されている場合が例示されている。また、コンタクトホールＳＣが活性領域ＬＡのみに重なるように平面的に延在させても良い。
【０１０１】
図１８は、上記ＭＯＳＱＡの他の変形例を示している。ここでは、ゲート電極ＧＡの平面形状および寸法と、コンタクトホールＳＣの平面形状および寸法が全く同じであり、コンタクトホールＳＣは、ゲート電極ＧＡのレイアウトに一致するように平面的に重なって配置されている。この結果、図１８（ｂ）に示すように、ゲート電極ＧＡの導体膜４と導体膜６とは、各々の平面全体において直接接触した状態で重なっている。これにより、導体膜４と導体膜６との接触面積をさらに増やすことができるので、ゲート電極ＧＡの抵抗を大幅に低下させることが可能となる。この構造は、ＭＯＳＱＡのみで実現することもできるし、ＭＯＳＱＡ，ＱＢの両方で実現することもできる。このような構造の形成方法については、実施の形態２で説明する。
【０１０２】
図１９は、上記ＭＯＳＱＡのさらに他の変形例を示している。ここでは、平面レイアウトは、図１５（ａ）と同じであるが、断面的には、図１９（ｂ）に示すように、コンタクトホールＳＣが、導体膜６の導体膜６ａと層間膜５とを貫通するように穿孔されており、導体膜６ａの上層の導体膜６ｂがコンタクトホールＳＣを通じて導体膜４と電気的に接続される構造となっている。すなわち、ここでは、層間膜５上に導体膜６ａを堆積した後に、フォトレジストパターンをエッチングマスクとしたドライエッチング法によってコンタクトホールＳＣが形成される。これにより、コンタクトホールＳＣの形成に際して、コンタクトホールＳＣ形成用のフォトレジストパターンが、層間膜５に直接接触されないので、メモリセルＭＣの記憶に寄与する層間膜５の汚染を大幅に低減することができる。このため、その汚染に起因する不良の発生や信頼性の劣化を低減できるので、フラッシュメモリ（ＥＥＰＲＯＭ）の歩留まりおよび信頼性を向上させることが可能となる。
【０１０３】
次に、本実施の形態１における上記出力回路の保護用のｎＭＯＳＱopn1の構造例を図２０に示す。上記したように本実施の形態１においては、保護用のＮＭＯＳＱopn1の構造が、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルＭＣとほぼ同じ構造となっている。すなわち、本来、耐圧（ドレインエッジの耐圧）が低いために高い静電破壊耐性が得られるメモリセルと同じ構造で保護素子を形成することにより、保護性能の高い保護用のｎＭＯＳＱopn1を得ることが可能となっている。すなわち、例えば次の通りである。
【０１０４】
半導体基板１には、ｐウエルＰＷｏが形成され、その領域内に、上記保護用のｎＭＯＳＱopn1が形成されている。保護用のｎＭＯＳＱopn1は、ソース・ドレイン用の一対のｎ型半導体領域１３と、絶縁膜３ａと、ゲート電極１４とを有している。なお、ここでは、１つの活性領域ＬＯに２個のゲート電極１４が平面的に重なり、中央の半導体領域１３が左右のｎＭＯＳＱopn1にとって共有の領域となっている構造が例示されている。
【０１０５】
保護用のｎＭＯＳＱopn1の一対のｎ型半導体領域１３は、例えばヒ素が導入されてなり、上記メモリセルＭＣの一対のｎ型半導体領域２Ｓ，２Ｄと同じ不純物導入工程時に形成されている。したがって、ｎ型半導体領域１３の不純物プロファイルは、メモリセルＭＣのｎ型半導体領域２Ｓ，２Ｄと同じである。
【０１０６】
また、ｐウエルＰＷｏは、メモリセルＭＣのｐウエルＰＷｍと同じ不純物導入工程時に形成されており、ｐウエルＰＷｍの不純物プロファイルと同じになっている。このｐウエルＰＷｏの上部にはｐ＋型の半導体領域１５が形成されている。このｐ＋型半導体領域１５は、ゲート電極１４の延在方向に沿って平行に平面帯状に延在して形成されている。第１層配線Ｌ１とｐ＋型半導体領域１５を接続するコンタクトホールＣＯＮ１も、その延在方向に沿って複数個並んで配置されている。ｐウエルＰＷｏへの電位は、そのｐ＋型半導体領域１５を通じて行われる。
【０１０７】
ゲート電極１４は、基本的にメモリセルＭＣと同様に、浮遊ゲート電極形成用の導体膜４上に層間膜５を介して制御ゲート電極形成用の導体膜６を積み重ねてなり、導体膜４はメモリセルＭＣと同様に断面Ｔ字状に形成されている。ただし、保護用のｎＭＯＳＱopn1においては、ゲート電極１４の導体膜４と導体膜６とがコンタクトホールＳＣを通じて電気的に接続されている。図２０（ａ）には、そのコンタクトホールＳＣがゲート電極１４の両端において分離領域と平面的に重なる幅広部分に配置されている場合が例示されているが、上記図１５、図１７〜図１９に示したようにしても良い。また、上層の第１層配線Ｌ１とゲート電極１４とを電気的に接続するコンタクトホールＣＯＮ１は、コンタクトホールＳＣと平面的に一致して重なるように配置されている。これにより、ゲート電極１４の占有面積の縮小と抵抗の低下とを図ることが可能となる。なお、ゲート電極１４の導体膜４の一部と半導体基板１との間には、メモリセルＭＣと同様に絶縁膜７が介在されている。また、ゲート電極１４の上面上には、キャップ絶縁膜８が形成され、側面には絶縁膜１２ａが形成されている。なお、第１層配線Ｌ１とｎ型半導体領域１３とを電気的に接続するコンタクトホールＣＯＮ１は、ゲート電極１４の延在方向に沿って複数個並んで配置されている。
【０１０８】
次に、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）の一部に組み込まれた容量素子の構造例を図２１および図２２に示す。なお、図２２は、図２１のＡ−Ａ線の断面図である。
【０１０９】
容量素子Ｃは、半導体基板１のｐウエルＰＷｃ上に、絶縁膜３ａ（または絶縁膜３ｂ）を介して上部電極１７を設けることで構成されている。半導体基板１には、２つの活性領域ＬＣ，ＬＣがその間に溝型の分離部ＳＧＩを介して配置されている。この活性領域ＬＣ内のｐウエルＰＷｃは、上記容量素子Ｃの下部電極を構成する。活性領域ＬＣを２つに分割しているのは、例えば下部電極（ｐウエルＰＷｃ）の抵抗の低下と、後述の上部電極１７に対するコンタクトホールＣＯＮ１ｂの配置を考慮したためである。このｐウエルＰＷｃの上部において上部電極１７の下端部近傍には、ｐ−型半導体領域１８ａおよびｐ＋型半導体領域１８ｂが形成されている。ｐ−型半導体領域１８ａおよびｐ＋型半導体領域１８ｂには、例えばホウ素が導入されている。ｐ＋型半導体領域１８ｂは、ｐ−型半導体領域１８ａよりも絶縁膜１２ａの幅分だけ上部電極１７の下端部から離間した位置に形成されている。このｐ＋型半導体領域１８ｂは、絶縁膜１２ｂに穿孔されたコンタクトホールＣＯＮ１ａを通じて第１層配線Ｌ１と電気的に接続されている。なお、コンタクトホールＣＯＮ１ａは、上部電極１７の長辺に沿って複数個並んで配置されている。
【０１１０】
容量素子Ｃの絶縁膜３ａ（または絶縁膜３ｂ）は、容量素子Ｃの容量絶縁膜を形成している。本実施の形態１においては、この容量素子ＣもメモリセルＭＣと似た構造となっている。すなわち、その上部電極１７が、メモリセルＭＣの浮遊ゲート電極用の導体膜４と、その上に層間膜５を介して積み重ねられたメモリセルＭＣの制御ゲート電極用の導体膜６とが層間膜５に穿孔されたコンタクトホールＳＣを通じて電気的に接続されることで構成されている。このコンタクトホールＳＣは、上部電極１７の長手方向に所定の間隔毎に配置される列線上に、上部電極１７の幅方向に沿って複数個並んで配置されている。そして、コンタクトホールＳＣは、下部電極を構成する半導体基板１の活性領域ＬＣ上および互いに隣接する活性領域ＬＣの間の溝型の分離部（分離領域）ＳＧＩ上の両方に配置されている。
【０１１１】
この上部電極１７は、絶縁膜１２ｂに穿孔されたコンタクトホールＣＯＮ１ｂを通じて第１層配線Ｌ１と電気的に接続されている。このコンタクトホールＣＯＮ１ｂは、活性領域ＬＣ上には配置されず、互いに隣接する活性領域ＬＣの間の溝型の分離部（分離領域）ＳＧＩ上にのみ配置されている。これは、例えば次の理由からである。すなわち、このコンタクトホールＣＯＮ１ｂは、上記コンタクトホールＣＯＮ１ａと同工程時に穿孔されるが、そのコンタクトホールＣＯＮ１ａがコンタクトホールＣＯＮ１ｂよりも深いので、そのコンタクトホールＣＯＮ１ａを穿孔している間にコンタクトホールＣＯＮ１ｂの掘り過ぎが生じることも考えられるので、その掘りすぎが生じても容量素子Ｃが不良とならないようにするために、コンタクトホールＣＯＮ１ｂを溝型の分離部（分離領域）ＳＧＩ上に配置している。なお、ここでは説明を分かりやすくするために、上記コンタクトホールＣＯＮ１を、コンタクトホールＣＯＮ１ａ，ＣＯＮ１ｂに分けて説明しているが、これらコンタクトホールＣＯＮ１ａ，１ｂは実質的にコンタクトホールＣＯＮ１と同じものである。
【０１１２】
このような容量素子Ｃは、例えば昇圧回路（チャージポンプ回路）や遅延回路等に使用される。容量素子Ｃを昇圧回路に用いた場合は、例えば３．３Ｖから１８Ｖの高電圧を形成するので、容量絶縁膜として相対的に厚い絶縁膜３ｂを用いる方が好ましい。一方、容量素子Ｃをロジック回路等で使用される遅延回路に用いた場合は、低電圧で良いので、容量絶縁膜として相対的に薄い絶縁膜３ａを用いることができる。
【０１１３】
なお、コンタクトホールＳＣは、活性領域ＬＣと平面的に重なる位置のみに設けても良いし、分離部ＳＧＩと平面的に重なる位置のみに設けても良い。
【０１１４】
次に、本実施の形態１におけるフラッシュメモリ（ＥＥＰＲＯＭ）の製造方法の一例を説明する。
【０１１５】
図２３〜図２５は、本実施の形態１のフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図を示している。図２３は、上記図７に相当する箇所の要部平面図である。図２４は、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリアレイおよび周辺回路領域を含む要部断面図であり、ここでのメモリアレイは図７のＡ−Ａ線断面に相当する。図２５は、図７のＢ−Ｂ線断面に相当する。なお、Ｖpp系ＮＭＯＳおよびＰＭＯＳは、駆動電圧が、例えば８Ｖ程度の相対的に高電圧系の周辺回路用のＭＯＳである。また、Ｖcc系ＮＭＯＳおよびＰＭＯＳは、駆動電圧が、例えば１．８Ｖ〜３．３Ｖ程度の相対的に低電圧系の周辺回路用のＭＯＳである（以下に続く図において同じ）。
【０１１６】
まず、図２３〜図２５に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域Ｌｍ等を形成する。すなわち、半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内にのみ残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polish）法等によって研磨することで、分離部ＳＧＩを形成する。
【０１１７】
続いて、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウエルＮＷｍ、ｐウエルＰＷｍ、ｐウエルＰＷｐ1，ＰＷｐ２およびｎウエルＮＷｐ1，ＮＷｐ2を形成する。
【０１１８】
次いで、図２６は、続く製造工程における図２４と同じ箇所の要部断面図であり、図２７は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、図２６および図２７に示すように、厚さの異なる２種類の絶縁膜３ａ，３ｂを形成する。例えば次のようにする。
【０１１９】
まず、半導体基板１の主面上に、例えば厚さ２０ｎｍ程度の厚い絶縁膜を熱酸化法等によって形成する。続いて、その厚い絶縁膜上にメモリアレイおよび低電圧系ＭＯＳ領域（Ｖcc系ＰＭＯＳおよびＶcc系ＮＭＯＳで例示）が露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、それをエッチングマスクとしてそこから露出する厚い絶縁膜をウエットエッチング法等によってエッチング除去する。その後、そのフォトレジストパターンを除去した後、メモリアレイにトンネル酸化膜を形成すべく半導体基板１に対して再び熱酸化処理等を施す。これにより、メモリアレイ（短絡ＭＯＳ領域を含む）および低電圧系ＭＯＳ領域に、例えば厚さが９ｎｍ程度の相対的に薄いゲート絶縁膜３ａを形成し、高電圧系ＭＯＳ領域（Ｖpp系ＰＭＯＳおよびＶpp系ＮＭＯＳで例示）および選択ＭＯＳ領域には、例えば厚さが２５ｎｍ程度の相対的に厚い絶縁膜３ｂを形成する。
【０１２０】
次いで、図２８は、続く製造工程の図２３と同じ箇所の要部平面図であり、図２９は、続く製造工程における図２４と同じ箇所の要部断面図であり、図３０は、続く製造工程における図２５と同じ箇所の要部断面図である。
【０１２１】
まず、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜４ａおよび窒化シリコン等からなる絶縁膜１９を下層から順にＣＶＤ法等によって堆積した後、その絶縁膜１９および導体膜４ａをフォトリソグラフィ技術およびドライエッチング技術によって加工することにより、メモリアレイに浮遊ゲート電極（第１のゲート電極）を形成する導体膜４ａをパターニングする。この際、周辺回路領域（高電圧系ＭＯＳ領域、低電圧系ＭＯＳ領域および選択ＭＯＳ領域等）は、全体的に導体膜４ａおよび絶縁膜１９によって覆われている。続いて、半導体基板１に、メモリセルのソース、ドレイン用の不純物（例えばヒ素）をイオン注入法等によって導入することにより、一対のｎ型半導体領域２Ｓ，２Ｄ（ローカルソース線ＳＳおよびサブビット線ＳＢ）を形成する。この際、高電圧系ＭＯＳ領域、低電圧系ＭＯＳ領域および選択ＭＯＳ領域等は、導体膜４ａで覆われている。これにより、短絡ＭＯＳのゲート長を導体膜４ａのみで決めることが可能となっている。
【０１２２】
次いで、図３１は、続く製造工程における図２４と同じ箇所の要部断面図であり、図３２は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、まず、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜７をＣＶＤ法等によって堆積した後、その絶縁膜７が半導体基板１の主面上の窪み内に残されるように、その絶縁膜７をＣＭＰ法により研磨し、さらに、ドライエッチング法等によってエッチングする。これにより、半導体基板１の主面上を平坦にする。また、この上に堆積する後述の浮遊ゲート電極用の導体膜がメモリセルのソース・ドレイン用のｎ型半導体領域２Ｓ，２Ｄに接触しないようにする。この際、絶縁膜１９も除去されるが、下層を保護するように機能する。
【０１２３】
次いで、図３３は、続く製造工程における図２３と同じ箇所の要部平面図であり、図３４は、続く製造工程における図２４と同じ箇所の要部断面図であり、図３５は、続く製造工程における図２５と同じ箇所の要部断面図である。
【０１２４】
まず、半導体基板１の主面上に、例えば厚さ４０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜４ｂを堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンＰＲ１を形成し、そのフォトレジストパターンをエッチングマスクとして、そこから露出する導体膜４ｂをドライエッチング法等によって除去することにより、導体膜４ａ，４ｂからなる浮遊ゲート電極を形成する。上記フォトレジストパターンＰＲ１を形成するためのフォトリソグラフィ（露光処理）においては、互いに隣接する導体膜４ｂのスペースを縮小すべく、例えば位相シフトマスク（ハーフトーンマスク）を使用している。これは、メモリアレイにおいて、互いに隣接する導体膜４ｂのスペースＳを可能な限り狭くすることで導体膜４ｂの面積を増大させて浮遊ゲート電極と制御ゲート電極（第２のゲート電極）とのカップリング比の向上を図り、メモリセルの微細が進められても所望の書き換え特性を満足させるためである。なお、この際、高電圧系ＭＯＳ領域、低電圧系ＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域等は全体的に導体膜４ｂによって覆われている。
【０１２５】
次いで、図３６は、続く製造工程の図２３と同じ箇所の要部平面図であり、図３７は、続く製造工程における図２４と同じ箇所の要部断面図であり、図３８は、続く製造工程における図２５と同じ箇所の要部断面図である。
【０１２６】
ここでは、まず、半導体基板１上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法等によって堆積することにより、例えば厚さが１５ｎｍ程度の層間膜（第２の絶縁膜）５を形成した後、その上に、上記コンタクトホールＳＣを形成するためのフォトレジストパターンＰＲ２をフォトリソグラフィ技術によって形成する。続いて、そのフォトレジストパターンＰＲ２をエッチングマスクとして、そこから露出する層間膜５をドライエッチング法等によって除去することにより、層間膜５にコンタクトホールＳＣを形成する。なお、図３６においては、上の行のコンタクトホールＳＣは選択ＭＯＳのゲート電極形成領域上に配置され、下の行のコンタクトホールＳＣは、短絡ＭＯＳのゲート電極形成領域上に配置されている。また、図３７においては、高電圧系ＭＯＳ領域および低電圧系ＭＯＳ領域にコンタクトホールＳＣが示されていないが、図３７の断面に示されない他の位置において、それらのＭＯＳのゲート電極形成領域上に導体膜４ｂの一部が露出するコンタクトホールＳＣが形成されている。
【０１２７】
次いで、図３９は、続く製造工程の図２３と同じ箇所の要部平面図であり、図４０は、続く製造工程における図２４と同じ箇所の要部断面図であり、図４１は、続く製造工程における図２５と同じ箇所の要部断面図である。
【０１２８】
ここでは、まず、半導体基板１上に、例えば低抵抗な多結晶シリコンからなる導体膜６ａ、タングステンシリサイド等からなる導体膜６ｂおよび酸化シリコン等からなるキャップ絶縁膜８を下層から順にＣＶＤ法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。これにより、メモリアレイにおいては制御ゲート電極（ワード線Ｗ）を形成し、それ以外の領域、高電圧系ＭＯＳ領域、低電圧系ＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域等においては各ＭＯＳのゲート電極の一部を形成する。このエッチング処理に際しては、層間膜６をエッチングストッパとして機能させている。本実施の形態１においては、メモリアレイと周辺回路領域との間に段差がないので、ワード線Ｗを狭ピッチで加工できる。
【０１２９】
次いで、図４２は、続く製造工程における図２４と同じ箇所の要部断面図であり、図４３は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、まず、キャップ絶縁膜８、導体膜６をエッチングマスクとして、その下層の層間膜５、導体膜４ｂ，４ａをドライエッチング法等によってエッチング除去する。
【０１３０】
これにより、メモリアレイにおいては、メモリセルＭＣの制御ゲート電極および浮遊ゲート電極を完成させる。すなわち、浮遊ゲート電極形成用の導体膜４上に層間膜５を介して制御ゲート電極形成用の導体膜６を積み重ねなる２層ゲート電極構造を完成させる。メモリセルＭＣの浮遊ゲート電極と制御ゲート電極とは完全に絶縁されている。
【０１３１】
また、周辺回路領域（低電圧系ＭＯＳ領域、高電圧系ＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域）においては、各ＭＯＳのゲート電極２０ｎ，２０ｐ，２１ｎ，２１ｐ，９，１０を完成させる。各ゲート電極２０ｎ，２０ｐ，２１ｎ，２１ｐ，９，１０においては、導体膜４と導体膜６とがコンタクトホールＳＣを通じて電気的に接続されている。
【０１３２】
次いで、図４４は、続く製造工程における図２４と同じ箇所の要部断面図であり、図４５は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、それぞれのＭＯＳの相対的に不純物濃度の低い半導体領域２２ｎａ，２２ｐａ，２３ｎａ，２３ｐａ，１１ｎａをそれぞれ別々に形成する。半導体領域１１ｎａ，２２ｎａ，２３ｎａには、例えばヒ素が導入され、半導体領域２２ｐａ，２３ｐａには、例えばホウ素が導入されている。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、ゲート電極２０ｎ，２０ｐ，２１ｎ，２１ｐ，９，１０の側面に絶縁膜１２ａを形成する。なお、互いに隣接するワード線Ｗ間は、この絶縁膜１２ａによって埋め込まれる。
【０１３３】
次いで、図４６は、続く製造工程における図２４と同じ箇所の要部断面図であり、図４７は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、それぞれのＭＯＳの相対的に不純物濃度の高い半導体領域２２ｎｂ，２２ｐｂ，２３ｎｂ，２３ｐｂ，１１ｎｂをそれぞれ別々に形成する。半導体領域１１ｎｂ，２２ｎｂ，２３ｎｂには、例えばヒ素が導入され、半導体領域２２ｐｂ，２３ｐｂには、例えばホウ素が導入されている。これにより、低電圧系のｎＭＯＳＱＬｎおよびｐＭＯＳＱＬｐ、高電圧系のｎＭＯＳＱＨｎおよびｐＭＯＳＱＨｐ、選択ＭＯＳＮ１，Ｎ３のソース・ドレイン用の一対のｎ型半導体領域１１，２２ｎ，２３ｎおよび一対のｐ型半導体領域２２ｐ，２３ｐを形成する。
【０１３４】
次いで、図４８は、続く製造工程の図２３と同じ箇所の要部平面図であり、図４９は、続く製造工程における図２４と同じ箇所の要部断面図であり、図５０は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｂをＣＶＤ法等によって堆積した後、その絶縁膜１２ｂに、半導体基板１の一部（各ＭＯＳのソース・ドレイン領域）、ワード線Ｗの一部および所定のＭＯＳのゲート電極の一部が露出するようなコンタクトホールＣＯＮ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１（共通ソース線を含む）を形成する。第１層配線Ｌ１は、コンタクトホールＣＯＮ１を通じて各ＭＯＳのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Ｗと適宜電気的に接続されている。
【０１３５】
次いで、図５１は、続く製造工程の図２３と同じ箇所の要部平面図であり、図５２は、続く製造工程における図２４と同じ箇所の要部断面図であり、図５３は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｃをＣＶＤ法等によって堆積した後、その絶縁膜１２ｃに第１層配線Ｌ１の一部が露出するようなスルーホールＴＨ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをスルーホールＴＨ１内のみに残るようにＣＭＰ法等によって研磨することにより、スルーホールＴＨ１内にプラグ２４を形成する。その後、半導体基板１上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２（メインビット線を含む）を形成する。第２層配線Ｌ２はプラグ２４を通じて第１層配線Ｌ１と電気的に接続されている。
【０１３６】
次いで、図５４は、続く製造工程における図２４と同じ箇所の要部断面図であり、図５５は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｄをＣＶＤ法等によって堆積した後、その絶縁膜１２ｄに第２層配線Ｌ２の一部が露出するようなスルーホールＴＨ２を上記スルーホールＴＨ１と同様に穿孔する。続いて、上記プラグ２４と同様にして、そのスルーホールＴＨ２内にタングステン等からなるプラグ２５を形成した後、半導体基板１上に、第２層配線Ｌ２と同様に、例えば窒化チタン、アルミニウムおよび窒化チタンの積層膜からなる第３層配線Ｌ３を形成する。第３層配線Ｌ３はプラグ２５を通じて第２層配線Ｌ２と電気的に接続されている。その後、半導体基板１上に、表面保護膜を形成した後、その一部に第３層配線Ｌ３の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリ（ＥＥＰＲＯＭ）を製造する。
【０１３７】
本実施の形態１の代表的な効果を記載すると、例えば次の通りである。
(1).フラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路のＭＯＳのゲート電極構造をメモリセルＭＣのゲート電極構造と同じにしたことにより、メモリセルＭＣのワード線形成時に周辺回路の領域とメモリセルＭＣの領域との境界部に段差が形成されないようにすることが可能となる。
(2).上記(1)により、ワード線Ｗの隣接スペースを縮小することができるので、メモリアレイの面積を縮小することができ、半導体チップのサイズの縮小を推進することが可能となる。
(3).周辺回路のＭＯＳのゲート電極構造をメモリセルＭＣのゲート電極構造と同じにし、そのうちのゲート長の長いＭＯＳ（例えば高電圧系のＭＯＳ）に対しては、導体膜４，６を接続するコンタクトホールＳＣをゲート電極平面内において活性領域上に当たる位置にも配置することにより、そのＭＯＳのゲート電極の抵抗を下げることが可能となる。
(4).上記(3)により、フラッシュメモリ（ＥＥＰＲＯＭ）の消費電力を下げることが可能となる。
(5).半導体基板１上に配置されるＭＯＳの種類に応じて導体膜４，６を接続するコンタクトホールＳＣの配置を変えることにより、ＭＯＳの各パターン（例えばコンタクトホールＣＯＮ１）のレイアウトを容易にすることが可能となる。
(6).半導体基板１上に配置されるＭＯＳの種類に応じて導体膜４，６を接続するコンタクトホールＳＣの配置を変えることにより、回路上の不具合を生じることなくデバイス設計が可能となり、回路設計からデバイス設計への移行を容易にすることが可能となる。
(7)．半導体基板１に形成される容量素子をメモリセルＭＣのゲート電極構造で構成した場合に、第１層配線Ｌ１とｐ＋型半導体領域１８ｂとを接続するコンタクトホールＣＯＮ１を分離領域上に配置することにより、容量素子の不良の発生率を低減することが可能となる。
(8)．上記(7)により、フラッシュメモリ（ＥＥＯＲＯＭ）の歩留まりおよび信頼性を向上させることが可能となる。
【０１３８】
（実施の形態２）
本実施の形態２は、前記実施の形態１で説明した図１８の構造を形成する場合の製造方法を説明するものである。
【０１３９】
本実施の形態２を説明する図５６および図５７は、前記実施の形態１において図２３〜図３５で説明した製造工程を経た後の半導体基板１の要部断面図を示している。なお、図３５に続く工程における図２４と同じ箇所の要部断面図であり、図５５は、図３５に続く工程における図２５と同じ箇所の要部断面図である。
【０１４０】
ここでは、まず、上記したように半導体基板１上に層間膜５を形成した後、その上に、フォトレジストパターンＰＲ３を形成する。このフォトレジストパターンＰＲ３は、メモリセルの形成領域については全て被覆するが、短絡ＭＯＳのゲート電極形成領域については一部（コンタクトホールＳＣの形成領域）を除いて被覆するように形成されている。そして、フォトレジストパターンＰＲ３は、それ以外の周辺回路領域が露出されるように形成されている。続いて、そのフォトレジストパターンＰＲ３をエッチングマスクとして、そこから露出する層間膜５をエッチング除去する。これにより、短絡ＭＯＳの領域においては、コンタクトホールＳＣを形成し、それ以外の周辺回路領域においては導体膜４ｂの表面を全体的に露出させる。その後、フォトレジストパターンＰＲ３を除去する。
【０１４１】
次いで、図５８は、続く製造工程における図２４と同じ箇所の要部断面図であり、図５９は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、まず、半導体基板１上に上記導体膜６およびキャップ絶縁膜８を下層から順にＣＶＤ法等によって堆積した後、キャップ絶縁膜８上に、ゲート電極およびワード線形成用のフォトレジストパターンを形成する。続いて、そのフォトレジストパターンを用いてキャップ絶縁膜８をパターニングした後、そのフォトレジストパターンを除去する。その後、残されたキャップ絶縁膜８をエッチングマスクとして、導体膜６，４をパターニングすることにより、メモリセルＭＣの２層ゲート電極および各周辺回路用のＭＯＳのゲート電極９，１０，２０ｎ，２０ｐ，２１ｎ，２１ｐを形成する。本実施の形態２においては、ゲート電極１０，２０ｎ，２０ｐ，２１ｎ，２１ｐにおいて導体膜４と導体膜６がゲート電極パターンの全面において直接接触した状態で電気的に接続されている。このため、ゲート電極１０、２０ｎ，２０ｐ，２１ｎ，２１ｐの抵抗をさらに低下させることが可能となる。なお、このエッチング処理においては、例えば酸化シリコンからなるキャップ絶縁膜８および絶縁膜３ａ，３ｂをエッチングストッパとして機能させている。
【０１４２】
次いで、図６０は、続く製造工程における図２４と同じ箇所の要部断面図であり、図６１は、続く製造工程における図２５と同じ箇所の要部断面図である。ここでは、半導体基板１上に、ワード線Ｗの隣接間が露出し、それ以外が覆われるようなフォトレジストパターンＰＲ４をフォトリソグラフィ技術によって形成した後、これをマスクとして、例えばホウ素を半導体基板１にイオン注入することにより、半導体基板１において互いに隣接するワード線Ｗにパンチスルーストッパを形成する。これ以降は、前記実施の形態１の図４４以降の図を用いて説明したのと同じなので説明を省略する。
【０１４３】
（実施の形態３）
本実施の形態３は、前記実施の形態１で説明した図２０の保護用のＭＯＳを形成する場合の製造方法を説明するものである。
【０１４４】
まず、図６２に示すように、前記実施の形態１と同様に、半導体基板１の主面に、溝型の分離部ＳＧＩおよび活性領域Ｌｍ（図２３等参照）等を形成した後、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウエルＮＷｍ，ｐウエルＰＷｍ，ｐウエルＰＷｐ2，ＰＷｏおよびｎウエルＮＷｐ2を形成する。なお、図６２は、図２４と同一製造工程時の半導体基板１の要部断面を示し、保護用のＭＯＳ形成領域（Ｖｃｃ系ＭＳＤＭＯＳ）を除いて、前記図２４と同一箇所を示している。また、本実施の形態３で用いる図６２以降の図は図６２と同じ箇所における各製造工程中の断面図である。また、図６２の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図２５と同じである。
【０１４５】
続いて、図６３に示すように、前記実施の形態１と同様に、半導体基板１の主面上に相対的に薄い絶縁膜３ａと相対的に厚い絶縁膜３ｂを形成する。保護用のＭＯＳ形成領域には、薄い絶縁膜３ａを形成する。なお、図６３の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図２７と同じである。
【０１４６】
その後、図６４に示すように、前記実施の形態１と同様に、半導体基板１の主面上に、導体膜４ａおよび絶縁膜１９のパターンを形成する。ここでは、保護用のＭＯＳ形成領域においては導体膜４ａをゲート電極形状にパターニングし、その保護用のＭＯＳのソース・ドレイン領域が露出されるようにする。それ以外は、前記実施の形態１と同じように導体膜４ａをパターニングする。その後、半導体基板１のメモリセルのソース・ドレイン領域および保護用のＭＯＳのソース・ドレイン領域に、メモリセルのソース、ドレイン用の不純物（例えばヒ素）をイオン注入法等によって導入することにより、メモリセルのソース・ドレイン用の一対のｎ型半導体領域２Ｓ，２Ｄ（ローカルソース線ＳＳおよびサブビット線ＳＢ）および保護用のＭＯＳのソース・ドレイン用の一対のｎ型半導体領域１３，１３を形成する。すなわち、本実施の形態３においては、保護用のＭＯＳのソース・ドレイン用のｎ型半導体領域１３，１３を、メモリセルのソース・ドレイン用の一対のｎ型半導体領域２Ｓ，２Ｄの形成工程時に同じ不純物で形成する。すなわち、保護用のＭＯＳのソース・ドレイン用のｎ型半導体領域１３のヒ素の不純物濃度プロファイルは、メモリセルのソース・ドレイン用のｎ型半導体領域２Ｓ，２Ｄのそれと同じである。それ以外は前記実施の形態１と同じである。なお、図６４の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図３０と同じである。
【０１４７】
次いで、図６５に示すように、前記実施の形態１と同様に、半導体基板１の主面上の窪みに絶縁膜７を形成する。なお、図６５の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図３２と同じである。
【０１４８】
続いて、図６６に示すように、前記実施の形態１と同様に、半導体基板１上に、導体膜４ｂを堆積した後、その導体膜４ｂをフォトレジストパターンＰＲ１パターニングすることにより、導体膜４ａ，４ｂからなる浮遊ゲート電極を形成する。この際、高電圧系ＭＯＳ領域、保護用のＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域等は全体的に導体膜４ｂによって覆われている。なお、図６６の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図３５と同じである。
【０１４９】
その後、図６７に示すように、前記実施の形態１と同様に、半導体基板１上に層間膜５を形成した後、その上に形成された前記フォトレジストパターンＰＲ２をエッチングマスクとして、そこから露出する層間膜５をドライエッチング法等によって除去することにより、層間膜５にコンタクトホールＳＣを形成する。図６７においては、高電圧系ＭＯＳ領域および保護用のＭＯＳ領域にコンタクトホールＳＣが示されていないが、図６７の断面に示されない他の位置において、それらのＭＯＳのゲート電極形成領域上に導体膜４ｂの一部が露出するコンタクトホールＳＣが形成されている。なお、図６７の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図３８と同じである。
【０１５０】
次いで、図６８に示すように、前記実施の形態１と同様に、半導体基板１上に、導体膜６ａ，６ｂおよびキャップ絶縁膜８を下層から順にＣＶＤ法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。これにより、メモリアレイにおいては制御ゲート電極（ワード線Ｗ）を形成し、それ以外の領域、高電圧系ＭＯＳ領域、保護用のＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域等においては各ＭＯＳのゲート電極の一部を形成する。本実施の形態３においても、メモリアレイと周辺回路領域との間に段差がないので、ワード線Ｗを狭ピッチで加工できる。なお、図６８の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図４１と同じである。
【０１５１】
続いて、図６９に示すように、前記実施の形態１と同様に、キャップ絶縁膜８、導体膜６をエッチングマスクとして、その下層の層間膜５、導体膜４ｂ，４ａをドライエッチング法等によってエッチング除去する。これにより、メモリアレイにおいては、メモリセルＭＣの制御ゲート電極および浮遊ゲート電極を完成させる。また、周辺回路領域（高電圧系ＭＯＳ領域、保護用のＭＯＳ領域、短絡ＭＯＳ領域および選択ＭＯＳ領域）においては、各ＭＯＳのゲート電極２１ｎ，２１ｐ，１４，９，１０を完成させる。各ゲート電極２１ｎ，２１ｐ，１４，９，１０においては、導体膜４と導体膜６とがコンタクトホールＳＣを通じて電気的に接続されている。このようにして、保護用のｎＭＯＳＱopn1を形成する。なお、図６９の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図４３と同じである。
【０１５２】
その後、図７０に示すように、前記実施の形態１と同様に、それぞれのＭＯＳの相対的に不純物濃度の低い半導体領域２３ｎａ，２３ｐａ，１１ｎａ（図４５参照）をそれぞれ別々のフォトレジストパターンをマスクとした不純物導入工程で形成した後、ゲート電極１４，２１ｎ，２１ｐ，９，１０の側面に絶縁膜１２ａを形成する。互いに隣接するワード線Ｗ間は、この絶縁膜１２ａによって埋め込まれる。なお、図７０の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図４５と同じである。
【０１５３】
次いで、図７１に示すように、前記実施の形態１と同様に、それぞれのＭＯＳの相対的に不純物濃度の高い半導体領域２３ｎｂ，２３ｐｂ，１１ｎｂをそれぞれ別々のフォトレジストパターンをマスクとした不純物導入工程で形成する。これにより、高電圧系のｎＭＯＳＱＨｎおよびｐＭＯＳＱＨｐ、選択ＭＯＳＮ１，Ｎ３のソース・ドレイン用の一対のｎ型半導体領域１１，２３ｎおよび一対のｐ型半導体領域２３ｐを形成する。なお、図７１の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図４７と同じである。
【０１５４】
続いて、図７２に示すように、前記実施の形態１と同様に、半導体基板１上に堆積した絶縁膜１２ｂ（保護用のＭＯＳ領域においては絶縁膜１２ｂおよび絶縁膜７）に、半導体基板１の一部（各ＭＯＳのソース・ドレイン領域）、ワード線Ｗの一部および所定のＭＯＳのゲート電極の一部が露出するようなコンタクトホールＣＯＮ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔した後、絶縁膜１２ｂ上に第１層配線Ｌ１（共通ソース線を含む）を形成する。第１層配線Ｌ１は、コンタクトホールＣＯＮ１を通じて各ＭＯＳのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Ｗと適宜電気的に接続されている。なお、図７２の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図５０と同じである。
【０１５５】
その後、図７３に示すように、前記実施の形態１と同様にして、プラグ２４、第２層配線Ｌ２、プラグ２５および第３層配線Ｌ３等を形成する。図７３の製造工程時の図７のＢ−Ｂ線に相当する断面図は前記図５５と同じである。このようにして、フラッシュメモリ（ＥＥＰＲＯＭ）を製造する。
【０１５６】
本実施の形態３においては、前記実施の形態１で説明したように、保護用のＭＯＳＱop1の静電破壊耐性を向上させることが可能となる。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜３に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５８】
例えば前記実施の形態１〜３のメモリセルのソース・ドレイン領域の上面部にシリサイド層を形成しても良い。これにより、配線とソース・ドレイン領域との接触抵抗を低減できるので、メモリの動作速度を向上させることが可能となる。
【０１５９】
また、メモリセルのチャネルに不純物を導入する際に、そのための不純物をソース側から斜めにイオン注入することにより、ドレイン側をオフセットにする。これにより、ドレインディスターブマージンを拡大させることが可能となる。
【０１６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ（ＥＥＰＲＯＭ）単体に適用した場合について説明したが、それに限定されるものではなく、例えばフラッシュメモリ（ＥＥＰＲＯＭ）と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。
【産業上の利用可能性】
【０１６１】
本発明は、半導体集積回路装置およびその製造業に関し、特に、不揮発性メモリを有する半導体集積回路装置およびその製造業に適用できる。
【図面の簡単な説明】
【０１６２】
【図１】本発明の一実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）のブロック構成の説明図である。
【図２】図１のフラッシュメモリ（ＥＥＰＲＯＭ）に含まれるメモリアレイの一例の部分的な回路図である。
【図３】図１のフラッシュメモリ（ＥＥＰＲＯＭ）における書き込みモード時の信号の波形図である。
【図４】図１のフラッシュメモリ（ＥＥＰＲＯＭ）の入力回路の一例を示す回路図である。
【図５】図１のフラッシュメモリ（ＥＥＰＲＯＭ）の入力回路の他の例を示す回路図である。
【図６】図１のフラッシュメモリ（ＥＥＰＲＯＭ）の入出力双方向回路の一例を示す回路図である。
【図７】図１のメモリアレイの要部平面図である。
【図８】図７と同じ平面領域であって図７よりも上層のレイアウト層の要部平面図である。
【図９】図７のＡ−Ａ線の断面図である。
【図１０】図７のＢ−Ｂ線の断面図である。
【図１１】図７のＣ−Ｃ線の断面図である。
【図１２】図７のＤ−Ｄ線の断面図である。
【図１３】図１のフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の断面図である。
【図１４】本発明者が検討したフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の不具合を説明するための断面図である。
【図１５】（ａ）は図１のフラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路を構成する素子のレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１６】（ａ）は図１のフラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路を構成する他の素子のレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１７】（ａ）は図１５のフラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路を構成する素子のレイアウトの変形例を示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１８】（ａ）は図１５のフラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路を構成する素子のレイアウトの変形例を示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１９】（ａ）は図１５のフラッシュメモリ（ＥＥＰＲＯＭ）の周辺回路を構成する素子のレイアウトの変形例を示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２０】（ａ）は図１のフラッシュメモリ（ＥＥＰＲＯＭ）の保護用の素子のレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２１】図１のフラッシュメモリ（ＥＥＰＲＯＭ）を構成する容量素子のレイアウトの一例を示す平面図である。
【図２２】図２１のＡ−Ａ線の断面図である。
【図２３】図１のフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部平面図である。
【図２４】図２３と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の要部断面図である。
【図２５】図２３と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４とは異なる箇所の要部断面図である。
【図２６】図２３〜図２５に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図２７】図２６と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図２８】図２６、図２７に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図２９】図２８と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図３０】図２８と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図３１】図２８〜図３０に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図３２】図３１と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図３３】図３１、図３２に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図３４】図３３と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図３５】図３３と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図３６】図３３〜図３５に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図３７】図３６同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図３８】図３６と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図３９】図３６〜図３８に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図４０】図３９と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図４１】図３９と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図４２】図３９〜図４１に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図４３】図４２と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図４４】図４２，図４３に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図４５】図４４と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図４６】図４４，図４５に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図４７】図４６と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図４８】図４６，図４７に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図４９】図４８と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図５０】図４８と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図５１】図４８〜図５０に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２３と同じ箇所の要部平面図である。
【図５２】図５１と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２４と同じ箇所の要部断面図である。
【図５３】図５１と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図５４】図５１〜図５３に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の図２４と同じ箇所の要部断面図である。
【図５５】図５４と同じ工程時のフラッシュメモリ（ＥＥＰＲＯＭ）の図２５と同じ箇所の要部断面図である。
【図５６】本発明の他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図５７】図５６の製造工程中のフラッシュメモリ（ＥＥＰＲＯＭ）の他の切断線の要部断面図である。
【図５８】図５６に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図５９】図５８の製造工程中のフラッシュメモリ（ＥＥＰＲＯＭ）の他の切断線の要部断面図である。
【図６０】図５８に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６１】図６０の製造工程中のフラッシュメモリ（ＥＥＰＲＯＭ）の他の切断線の要部断面図である。
【図６２】本発明のさらに他の実施の形態であるフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６３】図６２に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６４】図６３に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６５】図６４に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６６】図６５に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６７】図６６に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６８】図６７に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図６９】図６８に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図７０】図６９に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図７１】図７０に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図７２】図７１に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【図７３】図７２に続くフラッシュメモリ（ＥＥＰＲＯＭ）の製造工程中の要部断面図である。
【符号の説明】
【０１６３】
１  半導体基板
２Ｓ，２Ｄ  ｎ型半導体領域
３ａ，３ｂ  絶縁膜（第１の絶縁膜）
４  導体膜（第１のゲート電極）
４ａ  導体膜
４ｂ  導体膜
５  層間膜（第２の絶縁膜）
６  導体膜（第２のゲート電極）
６ａ  導体膜
６ｂ  導体膜
７  絶縁膜
８  キャップ絶縁膜
９  ゲート電極
１０  ゲート電極
１１  ｎ型半導体領域
１１ｎａ  半導体領域
１１ｎｂ  半導体領域
１２ａ〜１２ｄ  絶縁膜
１３  ｎ型半導体領域
１４  ゲート電極
１５  ｐ＋型半導体領域
１７  上部電極
１８ａ  ｐ−型半導体領域
１８ｂ  ｐ＋型半導体領域
１９  絶縁膜
２０ｎ，２０ｐ，２１ｎ，２１ｐ  ゲート電極
２２ｎａ，２２ｐａ，２３ｎａ，２３ｐａ  半導体領域
２４、２５  プラグ
ＭＡＲＹ  メモリアレイ
ＢＰ  ボンディングパッド
ＩＮＶ  インバータ回路
ＳＢ  サブビット線
ＳＳ  ローカルソース線
ＱINVp  ｐＭＯＳ
ＱINVn  ｎＭＯＳ
Ｒip  抵抗
Ｑipn  ｎＭＯＳ
Ｑipp  ｐＭＯＳ
ＱINVS  ｎＭＯＳ
Ｑout  ｐＭＯＳ
Ｑopn1  ｎＭＯＳ
Ｑon1，Ｑon2  ｎＭＯＳ
Ｑopn2  ｎＭＯＳ
ＱＬｎ  ｎＭＯＳ
ＱＬｐ  ｐＭＯＳ
ＱＨｎ  ｎＭＯＳ
ＱＨｐ  ｐＭＯＳ
Ｒo1，Ｒo2  抵抗
ＰＷｍ  ｐウエル
ＰＷｏ  ｐウエル
ＰＷｃ  ｐウエル
ＰＷｐ1，ＰＷｐ２  ｐウエル
ＮＷｍ  埋め込みｎウエル
ＮＷｐ1，ＮＷｐ2  ｎウエル
ＳＧＩ  分離部
ＭＣ  メモリセル
Ｗ  ワード線
Ｎ１，Ｎ３  選択ＭＯＳ
Ｎ２  短絡ＭＯＳ
ＰＲ  フォトレジストパターン
ＢＡ  反射防止膜
ＳＣ  コンタクトホール
ＣＯＮ１  コンタクトホール
ＣＯＮ１ａ，ＣＯＮ１ｂ  コンタクトホール
ＴＨ１  スルーホール
ＴＨ２  スルーホール
Ｌ１  第１層配線
Ｌ２  第２層配線
ＱＡ  ＭＯＳ
ＬＡ  活性領域
ＳＡ，ＤＡ  半導体領域
ＧＡ  ゲート電極
ＱＢ  ＭＯＳ
ＬＢ  活性領域
ＬＣ  活性領域
ＬＯ  活性領域
ＳＳＢ，ＤＢ  半導体領域
ＧＢ  ゲート電極
Ｃ  容量素子
【図１】
2005260253.tif 000003
【図２】
2005260253.tif 000004
【図３】
2005260253.tif 000005
【図４】
2005260253.tif 000006
【図５】
2005260253.tif 000007
【図６】
2005260253.tif 000008
【図７】
2005260253.tif 000009
【図８】
2005260253.tif 000010
【図９】
2005260253.tif 000011
【図１０】
2005260253.tif 000012
【図１１】
2005260253.tif 000013
【図１２】
2005260253.tif 000014
【図１３】
2005260253.tif 000015
【図１４】
2005260253.tif 000016
【図１５】
2005260253.tif 000017
【図１６】
2005260253.tif 000018
【図１７】
2005260253.tif 000019
【図１８】
2005260253.tif 000020
【図１９】
2005260253.tif 000021
【図２０】
2005260253.tif 000022
【図２１】
2005260253.tif 000023
【図２２】
2005260253.tif 000024
【図２３】
2005260253.tif 000025
【図２４】
2005260253.tif 000026
【図２５】
2005260253.tif 000027
【図２６】
2005260253.tif 000028
【図２７】
2005260253.tif 000029
【図２８】
2005260253.tif 000030
【図２９】
2005260253.tif 000031
【図３０】
2005260253.tif 000032
【図３１】
2005260253.tif 000033
【図３２】
2005260253.tif 000034
【図３３】
2005260253.tif 000035
【図３４】
2005260253.tif 000036
【図３５】
2005260253.tif 000037
【図３６】
2005260253.tif 000038
【図３７】
2005260253.tif 000039
【図３８】
2005260253.tif 000040
【図３９】
2005260253.tif 000041
【図４０】
2005260253.tif 000042
【図４１】
2005260253.tif 000043
【図４２】
2005260253.tif 000044
【図４３】
2005260253.tif 000045
【図４４】
2005260253.tif 000046
【図４５】
2005260253.tif 000047
【図４６】
2005260253.tif 000048
【図４７】
2005260253.tif 000049
【図４８】
2005260253.tif 000050
【図４９】
2005260253.tif 000051
【図５０】
2005260253.tif 000052
【図５１】
2005260253.tif 000053
【図５２】
2005260253.tif 000054
【図５３】
2005260253.tif 000055
【図５４】
2005260253.tif 000056
【図５５】
2005260253.tif 000057
【図５６】
2005260253.tif 000058
【図５７】
2005260253.tif 000059
【図５８】
2005260253.tif 000060
【図５９】
2005260253.tif 000061
【図６０】
2005260253.tif 000062
【図６１】
2005260253.tif 000063
【図６２】
2005260253.tif 000064
【図６３】
2005260253.tif 000065
【図６４】
2005260253.tif 000066
【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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