(57)【要約】【課題】受信側装置内でクロック信号のデューティー比の自動調整を行うデューティー比自動調整装置を提供する。【解決課題】本発明は、外部からクロック信号を受け取り、そのクロック信号のデューティー比の比率を調整するデューティー比自動調整装置において、クロック信号を１／２分周する分周手段と、分周信号の出力波形の電位に基づいて、Ｈｉｇｈ期間の中間タイミング信号とＬｏｗ期間の中間タイミング信号とクロック信号のデューティー比の比率を等しく調整するデューティー比調整手段とを備えることを特徴とする。【選択図】      図１
2005006170.tif 000002
【特許請求の範囲】
【請求項１】
外部からデューティー比が偏ったクロック信号を受け取り、そのクロック信号のデューティー比の比率を等しく調整するデューティー比自動調整装置において、
外部からの上記クロック信号の周波数を１／２分周する分周手段と、
上記分周手段からの分周信号に含まれる高周波成分を除去する高周波成分除去手段と、
上記分周信号のＨｉｇｈ期間に、上記高周波成分除去手段からの出力波形の電位がしきい値以上となる期間としきい値未満となる期間とが等しくなるように、当該出力波形の直流成分を調整する第１の電圧制御手段と、
上記分周信号のＬｏｗ期間に、上記高周波成分除去手段からの出力波形の電位がしきい値以上となる期間としきい値未満となる期間とが等しくなるように、当該出力波形の直流成分を調整する第２の電圧制御手段と、
第１の電圧制御手段から上記分周信号のＨｉｇｈ期間での中間タイミング信号と、第２の電圧制御手段から上記分周信号のＬｏｗ期間での中間タイミング信号とに基づいて、クロック信号のデューティー比の比率を等しく調整するデューティー比調整手段と
を備えることを特徴とするデューティー比自動調整装置。
【請求項２】
上記第１の電圧制御手段が、
上記高周波成分除去手段からの出力波形に含まれるノイズ成分を除去するノイズ成分除去部と、
ノイズ成分が除去された上記出力波形に調整直流成分を付加する調整直流成分付加部と、
上記制御電位が付加された上記出力波形の電位としきい値との比較結果に応じて電荷流出入を制御し、電荷流出時間と電荷流入時間との時間差に応じて電流電位を調整した調整直流成分を生成して、その調整直流成分を上記制御電圧付加部に帰還する直流成分調整部と
を有し、
上記第２の電圧制御手段が、
上記高周波成分除去手段からの出力波形に含まれるノイズ成分を除去するノイズ成分除去部と、
ノイズ成分が除去された上記出力波形に調整直流成分を付加する調整直流成分付加部と、
上記制御電位が付加された上記出力波形の電位としきい値との比較結果に応じて電荷流出入を制御し、電荷流出時間と電荷流入時間との時間差に応じて電流電位を調整した調整直流成分を生成して、その調整直流成分を上記制御電圧付加部に帰還する直流成分調整部と
を有する
ことを特徴とする請求項１に記載のデューティー比自動調整装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デューティー比自動調整装置に関し、例えば、他装置からクロック信号の供給を受けてそのクロック信号に基づいて調整したクロック信号を使用する受信側装置が備えるクロック信号のデューティー比（Ｄｕｔｙ比）調整装置に適用することができる。
【０００２】
【従来の技術】
従来、ディジタル電子回路装置において、外部から供給されたクロック信号のデューティー比を整える技術として、以下に示すようなものがある。
【０００３】
（１）あらかじめ、受信側装置で必要とするクロック信号の２倍の周波数を送出側装置から送出させ、受信側装置において、そのクロック信号の２倍の周波数を分周して使用することにより、伝送路上での波形崩れ（デューティー比の偏り）を無視することができるようにする。
【０００４】
（２）受信側装置がＰＬＬ回路を備え、このＰＬＬ回路を使用して、受信側装置内で発振させた精度の高いクロック信号に基づいて、外部からのクロック信号に同期させて使用する。
【０００５】
（３）伝送路上での波形歪みの範囲を規定し、大きなマージンをとって設計する。
【０００６】
【発明が解決しようとする課題】
ところで、近年、ディジタル電子回路装置の高周波数のクロック化が激しくなり、ＥＭＩ（Ｅ１ｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）を考慮した設計の必要性が高まっている。
【０００７】
特に、バックボードや装置間のケーブルに流れるクロック信号は、ＥＭＩに大きな影響を与えるため、ＥＭＩフィルタやダンピング抵抗等を用いて、クロック信号の高周波成分を取り除き、矩形波形から正弦波形に近い形に波形をなまらせて使用するのが一般的である。
【０００８】
しかし、受信側装置において、クロック信号の振幅範囲に対してレシーバＩＣのしきい値を中心電位に保つ事は難しく、レシーバＩＣの出力側で再び矩形波に戻ったクロック信号は、デューティー比が崩れることになる。
【０００９】
図２は、クロック信号のデューティー比が変化するようすを説明する説明図である。
【００１０】
図２において、原信号（Ａ）が伝送路に送出する場合、（Ｂ）に示すように、クロック信号はなまった波形として送出される。そして、受信側装置において、レシーバＩＣのしきい値に基づいて、その受信したクロック信号が矩形波形に再現されるが、そのしきい値が必ずしもデューティー比を５０％にするような位置に設定することができるとは限らない。
【００１１】
特に、同じ回路を縦続接続するような装置構成の場合、後段の装置へ伝達する毎に同じ方向にデューティー比が偏って行くことになり、いずれ破綻してしまう。
【００１２】
また、ＬＳＩやＦＰＧＡの設計で行われる論理シミュレーションは、クロック信号のデューティー比が５０％という前提でしか行われていないことが多く、デューティー比の偏りは予期せぬ誤動作の原因にもなる。
【００１３】
これを回避するために、上述したような従来技術により、クロック信号のデューティー比が５０％になるように調整されるが、上述した従来技術は、以下のような問題がある。
【００１４】
（１）送出側装置は、受信側装置に対してクロック信号の２倍の周波数を送出する必要があるため、ＥＭＩの特性が悪くなるという問題がある。また、送出側装置と受信側装置との間の対応関係が必要となるため、送出側装置が受信側装置と異なる他社製品である場合は、適用することができないという問題がある。
【００１５】
（２）受信側装置がＰＬＬ回路を使用することから最も高い精度のクロック信号が期待出来るが、ＰＬＬ回路に使用する電圧制御発振器（ＶＣＯ）のコストが非常に高いという問題がある。また、回路が複雑になりやすく、大きな基板面積を消費してしまうという問題がある。
【００１６】
（３）設計の自由度が低くなり、設計が困難になる。また、送出側装置の特性や伝送路の特性が既知の場合にしか適用できず、送出側装置に設計変更が生じた場合等に大きく影響を受けてしまうという問題がある。
【００１７】
そのため、上記課題を解決すべく、受信側装置内でクロック信号のデューティー比の自動調整を行うデューティー比自動調整装置が求められている。
【００１８】
【課題を解決するための手段】
かかる課題を解決するために、本発明のデューティー比自動調整装置は、外部からデューティー比が偏ったクロック信号を受け取り、そのクロック信号のデューティー比の比率を等しく調整するデューティー比自動調整装置において、外部からのクロック信号の周波数を１／２分周する分周手段と、分周手段からの分周信号に含まれる高周波成分を除去する高周波成分除去手段と、分周信号のＨｉｇｈ期間に、高周波成分除去手段からの出力波形の電位がしきい値以上となる期間としきい値未満となる期間とが等しくなるように、当該出力波形の直流成分を調整する第１の電圧制御手段と、分周信号のＬｏｗ期間に、高周波成分除去手段からの出力波形の電位がしきい値以上となる期間としきい値未満となる期間とが等しくなるように、当該出力波形の直流成分を調整する第２の電圧制御手段と、第１の電圧制御手段から上記分周信号のＨｉｇｈ期間での中間タイミング信号と、第２の電圧制御手段から上記分周信号のＬｏｗ期間での中間タイミング信号とに基づいて、クロック信号のデューティー比の比率を等しく調整するデューティー比調整手段とを備えることを特徴とする。
【００１９】
【発明の実施の形態】
（Ａ）第１の実施形態
本発明のデューティー比自動調整装置の第１の実施形態について、図面を参照して説明する。
【００２０】
本実施形態は、送出側装置から供給されたクロック信号に基づいて、受信側のディジタル電子回路内で、クロック信号のデューティー（Ｄｕｔｙ）比の比率が等しく（すなわち、デューティー比が５０％）なるように調整するデューティー比自動調整装置に適用した場合である。
【００２１】
なお、本実施形態では、入力クロック信号の周波数が８ＭＨｚであるとして説明する。
【００２２】
（Ａ−１）第１の実施形態の構成
図５は、本実施形態のデューティー比自動調整装置の機能構成を示したブロック図である。また、図１は、本実施形態のデューティー比自動調整装置の回路構成を示した回路図である。以下では、図１及び図５を参照しながら詳説する。
【００２３】
図５に示すように、本実施形態のデューティー比自動調整装置１００は、１／２分周回路部２と、ローパスフィルタ（ＬＰＦ）部３と、タイミング調整回路部４及び５と、出力クロック（ＣＬＫ）合成回路部６とを有する。
【００２４】
１／２分周回路部２は、入力信号（ＣＬＫＩＮ）をＣＬＫＩＮ端子１から受け取り、その入力信号（ＣＬＫＩＮ）の周波数に対して１／２分周を行ない、正規化した非反転出力信号１／２ＣＬＫを生成するものである。
【００２５】
図１に示すように、Ｄ型フリップフロップＤ−ＦＦ２１のＣＫ入力端子は、ＣＬＫＩＮ端子１と接続しており、Ｑ出力端子は、タイミング調整回路部５と接続している。また、Ｄ型フリップフロップＤ−ＦＦ２１のＱ（バー）反転出力端子は、ＬＰＦ部３に接続している。Ｄ型フリップフロップＤ−ＦＦ２１は、入力信号（ＣＬＫＩＮ）の立ち下がりエッジ毎に、非反転出力信号１／２ＣＬＫを反転させて、Ｑ（バー）反転出力端子から反転出力信号１／２ＣＬＫ＿ＮをＬＰＦ部３に出力する。
【００２６】
また、Ｄ型フリップフロップＤ−ＦＦ２１のＱ（バー）反転出力端子は、Ｄ型フリップフロップＤ−ＦＦ２１自身のＤ入力端子に接続しており、反転出力信号１／２ＣＬＫ＿ＮをＤ入力端子に帰還する。
【００２７】
なお、本実施形態の１／２分周回路部２は、Ｄ型フリップフロップＤ−ＦＦ２１を備えることとして、Ｑ（バー）反転出力端子からの反転出力信号１／２ＣＬＫ＿Ｎを帰還させるものとして示しているが、入力信号（ＣＬＫＩＮ）の周波数を分周することができればＴ型フリップフロップや、又カウンタを用いても良い。
【００２８】
また、図１において、帰還抵抗２２（２２０Ω）は、反転出力信号１／２ＣＬＫ＿Ｎを遅延させて、ダブルクロックの発生を防ぐためのものである。このダブルクロックとは、入力信号（ＣＬＫＩＮ）に含まれているノイズや反射波などの影響により、入力信号（ＣＬＫＩＮ）の反転時に出力信号が２回反転してしまう現象をいう。
【００２９】
また、１／２分周回路部２は、Ｑ出力端子から出力される非反転出力信号１／２ＣＬＫをタイミング調整回路部５に与え、又Ｑ（バー）出力端子から出力される反転出力信号１／２ＣＬＫ＿Ｎをタイミング調整回路部４に与える。
【００３０】
ＬＰＦ部３は、１／２分周回路部２から反転出力信号１／２ＣＬＫ＿Ｎを受け取り、この反転出力信号１／２ＣＬＫ＿Ｎの高周波成分を除去するものである。また、ＬＰＦ部３は、タイミング調整回路部４及び５と接続しており、反転出力信号１／２ＣＬＫ＿Ｎの高周波成分を除去した信号を与えるものである。
【００３１】
ＬＰＦ部３は、図１に示すように、単純なＣＲによるラグフィルタとしているが、別のＬＰＦを用いても良い。
【００３２】
なお、ＬＰＦ部３は、抵抗３１（４７Ω）とコンデンサ３２（５６０ｐＦ）とを有するものとして示しているが、これは、周波数８ＭＨｚのクロック信号を想定した場合であるためであり、使用するクロックの周波数に応じて、抵抗値やコンデンサの値を調整する必要がある。
【００３３】
また、ＬＰＦ部３から出力される出力電位Ｖｏｕｔは、下記式のようなものとなる。
【００３４】
2005006170.tif 000003
タイミング調整回路部４は、ＬＰＦ部３から高周波成分が除去された反転出力信号１／２ＣＬＫ＿Ｎと、１／２分周回路２から反転出力信号１／２ＣＬＫ＿Ｎとを受け取り、非反転出力信号１／２ＣＬＫがＨｉｇｈである期間に対し、この期間がちょうど中間となるタイミングを生成するものである。また、タイミング調整回路部４は、非反転出力信号１／２ＣＬＫのＨｉｇｈである期間の中間となるタイミングを生成し、その生成したタイミングで立ち上がる信号を出力ＣＬＫ合成回路部６に与える。
【００３５】
図５に示すように、タイミング調整回路部４は、直流成分除去部４２と、ノイズ除去部４３と、チャージポンプ部４１とを有している。
【００３６】
直流成分除去部４２は、ＬＰＦ部３からの反転出力信号１／２ＣＬＫ＿Ｎを受け取り、その反転出力信号１／２ＣＬＫ＿Ｎの直流成分を除去するものである。また、直流成分除去部４２は、直流成分を除去した反転出力信号１／２ＣＬＫ＿Ｎをノイズ除去部に与えるものである。
【００３７】
図１に示すように、直流成分除去部４２は、ＬＰＦ部３と接続するコンデンサ４２１を有する。
【００３８】
ノイズ除去部４３は、直流成分除去部４２からの反転出力信号１／２ＣＬＫ＿Ｎに、チャージポンプ部４１からの直流電位が調整された直流成分を付加した信号を受け取り、その直流成分を付加した信号のノイズ成分を除去するフィルタである。ノイズ除去部４３は、ノイズ成分を除去した出力信号をチャージポンプ部４１に与える。
【００３９】
ここで、出力信号に付加する直流成分は、反転出力信号１／２ＣＬＫのＨｉｇｈ期間がちょうど中間となるタイミングを生成するように、チャージポンプ部４１によりその直流電位を調整されたものである。すなわち、チャージポンプ部４１から直流電位が調整された直流成分が負帰還され、この直流成分を直流成分除去部４２からの出力信号に付加したものをノイズ除去部４３は取り入れる。
【００４０】
チャージポンプ部４１は、ノイズ除去部４３からノイズが除去された出力信号を受け取り、また１／２分周回路部２からの反転出力信号１／２ＣＬＫ＿Ｎを反転したものを取り込み、反転出力信号１／２ＣＬＫのＨｉｇｈ期間において、ノイズ除去部４３からの直流成分を付加した出力信号について、しきい値以上の電位となる期間（図３（Ｄ）のＴ１期間）と、しきい値未満の電位となる期間（図３（Ｄ）のＴ２期間）とが一致するようなタイミングを生成するものである。
【００４１】
すなわち、チャージポンプ部４は、予め設定された一定のしきい値を有しており、非反転出力信号１／２ＣＬＫのＨｉｇｈ期間の中間点となる時点を捉えるために電圧制御するものであり、この制御電圧（直流成分）をタイミング調整回路部４の入力側に負帰還させて入力信号に付加させるものである。
【００４２】
図１に示すように、チャージポンプ部４１は、トライステート反転出力バッファ４１１と、直流電位制御する抵抗４１２及びコンデンサ４１３と、コレクタ接地回路４１４とを有する。
【００４３】
トライステート反転出力バッファ４１１は、ノイズ除去部４３である抵抗４３及びコンデンサ４４と接続しており、ノイズ除去部４３からノイズが除去された直流成分が付加された信号を受け取り、また、１／２分周回路部２から１／２ＣＬＫ＿Ｎを反転したものを取りこみ、一定のしきい値に基づいて反転出力を行なうものである。
【００４４】
すなわち、トライステート反転出力バッファ４１１は、ノイズ除去部４３から直流電位が付加された信号の電位が、しきい値以上である場合はＬｏｗとして出力し、しきい値未満である場合はＨｉｇｈとして出力する。
【００４５】
トライステート反転出力バッファ４１１は、チャージポンプ部４１から出力される直流電位が高い場合、しきい値が一定であるので、しきい値以上の電位となる期間が長くなり、しきい値未満となる期間が短くなる。また、トライステート反転出力バッファ４１１は、チャージポンプ部４１から出力される直流電位が低い場合、しきい値以上の電位となる期間が短くなり、しきい値未満となる期間が長くなる。
【００４６】
なお、本実施形態では、トライステート反転出力バッファ４１１としてバイポーラ（規格７４ＡＬＳ２４０）を使用する。
【００４７】
直流電位制御部である抵抗４１２及びコンデンサ４１３は、トライステート反転出力バッファ４１１からの出力電位に応じて、電位を調整制御するものである。つまり、抵抗４１２及びコンデンサ４１３は、トライステート反転出力バッファ４１１からの出力電位がＬｏｗである場合、コンデンサ４１３に蓄積されている電荷が流出し、Ｈｉｇｈである場合、コンデンサ４１３に電荷が流入することで電位を調整制御する。
【００４８】
コレクタ接地回路４１４は、インピーダンスを変換するものである。
【００４９】
また、タイミング調整回路部５は、ＬＰＦ部３から高周波成分が除去された反転出力信号１／２ＣＬＫ＿Ｎと、１／２分周回路２から非反転出力信号１／２ＣＬＫとを受け取り、非反転出力信号１／２ＣＬＫがＬｏｗである期間に対し、この期間がちょうど中間となるタイミングを生成するものである。また、タイミング調整管理５は、非反転出力信号１／２ＣＬＫのＬｏｗである期間の中間となるタイミングを生成し、その生成したタイミングを出力ＣＬＫ合成回路部６に与える。
【００５０】
タイミング調整回路部５も、直流成分除去部５２と、ノイズ除去部５３と、チャージポンプ部５１とを有しており、これら構成要件の機能はタイミング調整回路部４の各構成要件と対応するものである。
【００５１】
チャージポンプ部５１は、ノイズ除去部５３からノイズが除去された出力信号を受け取り、また１／２分周回路部２からの非反転出力信号１／２ＣＬＫを反転したものを取り込み、非反転出力信号１／２ＣＬＫのＬｏｗ期間において、ノイズ除去部５３からの直流成分を付加した出力信号について、しきい値以上の電位となる期間（図３（Ｄ）のＴ３期間）と、しきい値未満の電位となる期間（図３（Ｄ）のＴ４期間）とが一致するようなタイミングを生成するものである。
【００５２】
出力クロック合成回路部６は、タイミング調整回路部４から非反転出力信号１／２ＣＬＫのＨｉｇｈ期間の中間となるタイミングと、タイミング調整回路部５から非反転出力信号１／２ＣＬＫのＬｏｗ期間の中間となるタイミングとを受け取り、また、１／２分周回路２から反転出力信号１／２ＣＬＫ及び非反転出力信号１／２ＣＬＫ＿Ｎを受け取り、これらを合成して非反転出力信号１／２ＣＬＫの２倍の周波数のクロック信号（すなわち、ＣＬＫＩＮ端子１に入力した入力信号（ＣＬＫＩＮ）と同じ周波数のクロック信号）であって、そのクロック信号のデューティー比の比率が等しく（すなわち、デューティー比が５０％）調整したクロック信号を出力するものである。
【００５３】
図１に示すように、出力クロック合成回路部６は、タイミング調整回路部５からの出力信号を反転した信号と１／２分周回路部２からの反転出力信号１／２ＣＬＫ＿Ｎとに基づいて論理積をとる論理積回路６１と、タイミング調整回路部４からの出力信号と１／２分周回路２部からの非反転出力信号１／２ＣＬＫとに基づいて論理積をする論理積回路６２と、論理積回路６１及び６２からの出力に基づいて排他的論理和をする排他的論理和回路６３とを有するものである。
【００５４】
出力クロック合成回路部６は、図１に示すように論理ゲートであるので、ＦＰＧＡの内部で構成するようにしてもよい。
【００５５】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態のデューティー比自動調整装置の動作について図面を参照して説明する。
【００５６】
なお、図３は、第１の実施形態のデューティー比自動調整装置の動作を示すフローチャートであり、図３も参照しながら説明する。
【００５７】
図３（Ａ）に示すように、ＣＬＫＩＮ端子１からの入力信号が、Ｄ型フリップフロップＤ−ＦＦ２１に与えられ、その入力信号の周波数が１／２に分周され、非反転出力信号１／２ＣＬＫが、Ｄ型フリップフロップＤ−ＦＦ２１のＱ出力端子から出力される。
【００５８】
図３（Ｂ）及び（Ｃ）に示すように、Ｄ型フリップフロップＤ−ＦＦ２１において、入力信号の立ち上がりエッジ毎に非反転出力信号１／２ＣＬＫが反転されて、反転出力信号１／２ＣＬＫ＿Ｎが、Ｄ型フリップフロップＤ−ＦＦ２１のＱ（バー）出力端子からＬＰＦ部３に与えられる。
【００５９】
また、この反転出力信号１／２ＣＬＫ＿Ｎは、Ｄ型フリップフロップＤ−ＦＦ２１のＤ入力端子に帰還される。
【００６０】
Ｄ型フリップフロップＤ−ＦＦ２１から与えられた反転出力信号１／２ＣＬＫは、ＬＰＦ部３において、高周波成分が除去されてタイミング調整回路部４及び５に与えられる。
【００６１】
タイミング調整回路部４において、ＬＰＦ部３からの出力信号は、直流成分除去部４２であるコンデンサ４２１により直流成分が除去される。
【００６２】
反転出力信号１／２ＣＬＫ＿Ｎに含まれる直流成分が除去された出力は、図３（Ｄ）に示すように、チャージポンプ部４１から直流電位が調整された直流成分が付加されて、その直流成分が付加された出力信号が、ノイズ除去部４３である抵抗４３１及びコンデンサ４３２に与えられ、ノイズが除去される。
【００６３】
ノイズ除去部４３からの出力信号は、チャージポンプ部４１の論理否定回路４１１に与えられる。
【００６４】
トライステート反転出力バッファ４１１において、一定のしきい値に基づいて、ノイズ除去部４３からの出力電位に応じた論理否定が行われる。
【００６５】
つまり、トライステート反転出力バッファ４１１において、ノイズ除去部４３からの出力について付加されている直流電位が高い場合、トライステート反転出力バッファ４１１のしきい値は一定であるため、トライステート反転出力バッファ４１１からの出力は、図３（Ｄ）に示すＴ１の期間（すなわち、電位がしきい値以上である期間）が、図３（Ｄ）に示すＴ２の期間（すなわち、電位がしきい値未満である期間）よりも長くなるように出力される。
【００６６】
また、ノイズ除去部４３からの出力について付加されている直流電位が低い場合、トライステート反転出力バッファ４１１からの出力は、図３（Ｄ）に示すＴ２の期間（すなわち、電位がしきい値未満である期間）が、図３（Ｄ）に示すＴ１の期間（すなわち、電位がしきい値以上である期間）よりも長くなるように出力される。
【００６７】
電流電位制御部である抵抗４１２及びコンデンサ４１３により、トライステート反転出力バッファ４１１からの出力電位に応じた電荷が制御される。
【００６８】
すなわち、トライステート反転出力バッファ４１１からの出力電位がＬｏｗである場合（図３（Ｄ）のＴ１の期間）、コンデンサ４１３から電荷が流出し、トライステート反転出力バッファ４１１からの出力電位がＨｉｇｈである場合（図３（Ｄ）のＴ２の期間）、コンデンサ４１３に電荷が流入する（図３（Ｅ））。
【００６９】
コンデンサ４１３の電荷の増減によるコンデンサの電極間の電圧は、コレクタ接地回路４１４によりインピーダンス変換が行われ、直流成分が直流成分除去部４２１の出力に対して負帰還される。
【００７０】
例えば、チャージポンプ部４１において、非反転出力信号１／２ＣＬＫのＨｉｇｈ期間で、チャージポンプ部４１への入力信号に付加されている直流電位が高い場合、すなわちＴ１の期間がＴ２に対して長い場合を例にして説明する。
【００７１】
この場合、トライステート反転出力バッファ４１１からの出力電位について、ｈｉｇｈとなる期間よりｌｏｗとなる期間の方が長くなり、これは、チャージポンプ部４１のコンデンサ４１３ヘ電荷が流入する時間に対し電荷が流出する時間が長くなることとなる（図３（Ｅ））。
【００７２】
従って、コンデンサ４１３の電荷は減少し、電極間の電圧も下がる。この電圧は、後段のコレクタ接地回路４１４によってインピーダンス変換され、チャージポンプ部４１の入力側へ帰還することにより、ＬＰＦ部３からの出力（図３（Ｄ）に示す出力）に付加される直流電位が下がることになる。
【００７３】
また例えば、チャージポンプ部４１において、非反転出力信号１／２ＣＬＫのＨｉｇｈ期間で、チャージポンプ部４１への入力信号に付加されている直流電位が低い場合、すなわちＴ１の期間がＴ２に対して短い場合は、トライステート反転出力バッファ４１１からの出力電位について、ｈｉｇｈとなる期間よりｌｏｗとなる期間の方が短くなり、これは、チャージポンプ部４１のコンデンサ４１３ヘ電荷が流入する時間に対し電荷が流出する時間が短くなることとなる。
【００７４】
従って、コンデンサ４１３の電荷は増加し、電極間の電圧も上がるので、この電圧は、後段のコレクタ接地回路４１４によってインピーダンス変換され、チャージポンプ４１の入力側へ帰還することにより、ＬＰＦ部３からの出力（図３（Ｄ）に示す出力）に付加される直流電位が上がることになる。
【００７５】
また、チャージポンプ部４１において、非反転出力信号１／２ＣＬＫのＬｏｗ期間は、トライステート反転出力バッファ４１１の出力はハイインピーダンスとなり、コンデンサ４１３の電荷は流入も流出もせず、そのときの状態に保持される（図３（Ｅ））。
【００７６】
このような動作を繰り返す事によって、チャージポンプ部４１からの出力はちょうどＴ１の期間＝Ｔ２の期間となるようなタイミングが自動的に制御されて、出力ＣＬＫ合成回路部６に出力される（図Ｇ）。
【００７７】
また、ＬＰＦ部３からの出力信号は、タイミング調整回路部５にも与えられ、タイミング調整回路部５において、非反転出力信号１／２ＣＬＫのＬｏｗ期間に対して、中間となるようなタイミングが自動的に制御されて、出力ＣＬＫ合成回路部６に出力される（図３（Ｆ）及び（Ｈ））。
【００７８】
１／２分周回路部２からの非反転出力信号１／２ＣＬＫ及び反転出力信号１／２ＣＬＫ＿Ｎと、タイミング調整回路部４からの非反転出力１／２ＣＬＫのＨｉｇｈ期間の中間となる出力信号及びタイミング調整回路部５からの非反転出力１／２ＣＬＫのＬｏｗ期間の中間となる出力信号とを受け取り、これらの信号に基づいて、非反転出力信号１／２ＣＬＫの２倍の周波数であり、デューティー比が５０％に調整されたクロック信号が出力される（図３（Ｉ））。
【００７９】
（Ａ−３）第１の実施形態の効果
以上、本実施形態によれば、出力ＣＬＫ合成回路部６からクロック信号が出力されるまでの過程で、出力されるクロック信号以上の周波数を持つクロック信号を発生させていないため、ＥＭＩの特性を損なうことなくデューティー比の整ったクロック信号を得ることができる。
【００８０】
また、本実施形態によれば、ＰＬＬ回路を備える必要がないので、回路構成を安価にすることができ、ＰＬＬ回路を備える場合に比べて非常に低コストで構成させることができる。また、出力ＣＬＫ合成回路部６の論理ゲートの部分についてＦＰＧＡの空きゲート等を利用することもでき、装置の実装面積も非常に小さくすることができる。
【００８１】
さらに、本実施形態によれば、装置の初段に１／２分周回路部２を備え、入力信号（ＣＬＫＩＮ）を分周して、入力信号（ＣＬＫＩＮ）を正規化することができるため、入力信号（ＣＬＫＩＮ）のデューティー比の偏り具合に変動があったとしても、出力クロック信号は全く影響を受けずに済むことができる。
【００８２】
（Ｂ）他の実施形態
（Ｂ−１）上述した実施形態のデューティー比自動調整装置は、他装置から供給されたクロック信号に基づいて動作するディジタル電子回路に広く適用することができる。
【００８３】
特に、外部からのクロック信号を分周することなく使用する電子回路装置や、外部からのクロック信号を逓倍して使用する電子回路装置や、又は縦続接続する複数の装置が後段の装置へ同じクロック信号を分配する電子回路装置に適用することができる。
【００８４】
（Ｂ−２）上述したデューティー比自動調整装置を縦続接続する装置に適用した場合の例を図４に示す。
【００８５】
図４は、縦続接続する６台のマルチキャビネット型ＰＢＸ（Ｐｒｉｖａｔｅ  Ｂｒａｎｃｈ  Ｅｘｃｈｎｇｅ）８−１〜８−６に、デューティー比自動調整装置１００−２〜１００−６を備えさせた場合の全体概念を示したものである。
【００８６】
従来では、各マルチキャビネット型ＰＢＸ８−１〜８−６は、それぞれＰＬＬ回路を備えることが必要であった。
【００８７】
しかし、図４に示すように、６台のマルチキャビネット型ＰＢＸ８−１〜８−６のうち、外部から網同期クロックを最初に供給されるマルチキャビネット型ＰＢＸ８−１が、ＰＬＬ回路９を備えこととし、それ以降の後段のマルチキャビネット型ＰＢＸ８−２〜８−６が、上述した実施形態のデューティー比自動調整回路１００−２〜１００−６を備えるものとすることで、各マルチキャビネット型ＰＢＸ８−２〜８−６が高価で取扱の難しいＰＬＬ回路を備えることなく安定したクロック信号を後段のマルチキャビネット型ＰＢＸに供給することが可能となる。
【００８８】
【発明の効果】
以上、本発明によれば、外部からのクロック信号を調整する過程で出力クロック信号以上の周波数を持つクロック信号を発生させずにクロック信号のデューティー比の比率を等しく調整できるので、ＥＭＩの特性を損なうことない。
【００８９】
また、本発明によれば、受信側装置がＰＬＬ回路を備える必要がないので、ＰＬＬ回路を備える場合に比べて非常に低コストで構成させることができ、又装置の実装面積も非常に小さくすることができる。
【図面の簡単な説明】
【図１】第１の実施形態のデューティー比自動調整装置の回路構成を示した回路図である。
【図２】送出側装置から送出されるクロック信号の波形が変形する様子を示す説明図である。
【図３】第１の実施形態のデューティー比自動調整装置の動作を示すタイムチャートである。
【図４】他の実施形態に利用した場合の全体構成図である。
【図５】第１の実施形態のデューティー比自動調整装置の内部構成を示したブロック図である。
【符号の説明】
１００…デューティー比自動調整装置、２…１／２分周回路部、３…ＬＰＦ部、
４…タイミング調整回路部、５…タイミング調整回路部、
６出力クロック（ＣＬＫ）合成回路部。
【図１】
2005006170.tif 000004
【図２】
2005006170.tif 000005
【図３】
2005006170.tif 000006
【図４】
2005006170.tif 000007
【図５】
2005006170.tif 000008