(57)【要約】     【課題】  リセットのための大きな電圧を必要としないと共に、広いダイナミックレンジが得られる固体撮像装置を提供する。    【解決手段】  この閾値電圧変調方式ＭＯＳ型イメージサンサは、電圧発生回路７１は、光信号検出用ＭＯＳトランジスタ１１２のゲート１４とドレイン１６に、それぞれ、所定のゲート電圧ＶＧとドレイン電圧ＶＤを印加する。これにより、フォトダイオード１１１で発生する光電流ＩｐとＰ型基板１１に排出される排出電流Ｉsubとを釣り合わして、画素１０１を、光電流Ｉｐが信号蓄積領域であるＰ型のホールポケット１８を介してＰ型基板１１へ定常的に流れる定常動作状態にする。この定常動作状態において、チャネル１７のチャネル電位を光信号検出用ＭＯＳトランジスタ１１２のソース１５から読み出すことによって、光電流Ｉｐを対数変換した出力信号Ｖoutを得ることができる。【選択図】  図１
2005244434.tif 000002
【特許請求の範囲】
【請求項１】
受光ダイオードと、この受光ダイオードからの信号電荷を蓄積する信号蓄積領域と、この信号蓄積領域に存在する電荷量に応じて変化するチャネル電位を出力信号として読み出す絶縁ゲート型電界効果トランジスタと、上記信号蓄積領域に存在する電荷の排出先となる基板とを有する画素と、
上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、少なくとも上記画素の信号読み出し時に、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする電圧発生部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位を与えて、全ての画素を上記定常動作状態にする一方、
読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与えることによって、上記選択行の画素のみを読み出し可能にすることを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
上記電圧発生部が上記ゲートに与える第１の電位は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第２の電位は上記絶縁ゲート型電界効果トランジスタがオフとなる値であることを特徴とする固体撮像装置。
【請求項４】
請求項１に記載の固体撮像装置において、
上記受光ダイオードは埋め込みフォトダイオードであることを特徴とする固体撮像装置。
【請求項５】
請求項２に記載の固体撮像装置において、
上記電圧発生部は、
非読み出し時に、全ての画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第３の電位を与える一方、読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第４の電位を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として上記第３の電位を与えることを特徴とする固体撮像装置。
【請求項６】
請求項５に記載の固体撮像装置において、
上記第３の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値であり、
上記第４の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が空乏化される値であることを特徴とする固体撮像装置。
【請求項７】
請求項２に記載の固体撮像装置において、
暗時または所定の均一光を上記複数の画素に照射しているときに、上記複数の画素からの各出力信号を記憶して、この各出力信号を各基準信号として出力する記憶部と、
撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する減算部とを備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関し、より詳しくは、閾値電圧変調方式ＭＯＳ型イメージセンサと呼ばれる固体撮像装置に関する。
【背景技術】
【０００２】
最近、各画素毎に増幅機能を持たせ走査回路により読み出す増幅型固体撮像装置が広く用いられている。増幅型固体撮像装置では、画素内に、増幅部、リセット部、画素選択部等を平面的に別々に配置した横型の固体撮像装置と、増幅部、リセット部、画素選択部を深さ方向に重ねて配置した縦型の固体撮像装置とがある。
【０００３】
縦型の固体撮像装置の中で、光信号検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケットを設けた、閾値電圧変調方式のＭＯＳ型イメージサンサが提案されている(特許文献１(特開平１１−１９５７７８号公報)等を参照)。
【０００４】
このイメージセンサの１画素分の構造を、図１１(Ａ)の平面図および図１１(Ｂ)の断面図に示す。単位画素は、受光ダイオード６１１と、受光ダイオード６１１に隣接する光信号検出用ＭＯＳトランジスタ６１２とから構成される。上記単位画素は、Ｐ基板５１１の表面側に形成されたＮウェル５１２上に形成される。受光ダイオード６１１と光信号検出用ＭＯＳトランジスタ６１２とは、Ｐ型のウェル５１３によって繋がっている。
【０００５】
光信号検出用ＭＯＳトランジスタ６１２においては、ゲート５１４がリング状に有り、中央部にＮ型のソース５１５が形成され、ゲート５１４の外周を囲むようにＮ型のドレイン５１６が形成されている。ゲート５１４下の半導体表面部にはＮ層５１７が形成され、このＮ層５１７はドレイン５１６、ソース５１５間のチャネル５１７を構成している。また、ゲート５１４の下方、ソース５１５の近傍のＰ型ウェル５１３内にソース５１５を囲むようにＰ型のホールポケット５１８が設けられている。
【０００６】
上記閾値電圧変調方式のＭＯＳ型イメージサンサでは、受光ダイオード６１１が埋め込みフォトダイオード構造であるので、暗電流ノイズを大幅に低減することが可能である。さらに、受光ダイオード６１１→ホールポケット５１８→Ｐ基板５１１への電荷転送が完全であれば、リセットノイズが原理的に発生しないという利点を有する。しかしながら、上記電荷転送を完全にするには大きな電圧が必要となる。
【０００７】
図１２を参照して、上記閾値電圧変調方式のＭＯＳ型イメージサンサの動作を説明する。この図１２において、縦軸は、図１１(Ｂ)におけるＹ−Ｙ断面でのポテンシャルＰｏ、横軸は深さＤｅを表す。
【０００８】
まず、信号蓄積動作時には、ゲート５１４の電位はＶ０とされ、受光ダイオード６１１からの信号電荷(ホール)は、ホールポケット領域５１８に転送され蓄積する。次に、信号読み出し時には、ゲート５１４の電位はＶ１とされ、ドレイン５１６の電位はＶＤとされることにより、ホールポケット５１８に存在する信号量に応じて表面部のチャネル(Ｎ層)５１７の電位が変化する。つまり、上記信号量が０では上記電位がφ０となり、上記信号量がＱｓでは上記電位はφ１になる。このチャネル５１７の電位変化を、画素の光信号としてソース５１５から読み出すことができる。
【０００９】
信号読み出し動作が終了すると、ゲート５１４の電位はＶ２とされ、ホールポケット５１８に蓄積した信号電荷はＰ基板５１１へ排出されてリセット動作が行われる。リセット動作後、ゲート５１４の電位は再びＶ１とされ、ホールポケット５１８に信号電荷が存在しない状態での画素基準信号をソース５１５から読み出すことができる。上記画素基準信号を読み出した後は、再び最初の信号蓄積動作に入り、次の撮像動作サイクルを行う。
【００１０】
以上の動作をゲート電圧のタイミングチャートで、図１３に示す。すなわち、期間Ｔ１でゲート電圧をＶ１とすることによって、画素の光信号を読み出す動作を行う。次に、期間Ｔ２でゲート電圧をＶ２としてリセット動作を行う。その後、期間Ｔ３で再びゲート電圧をＶ１とすることによって、画素基準信号を読み出す動作を行う。これを撮像動作サイクル毎に繰り返す。
【００１１】
上記一連の動作において、リセット動作時に、もしホールポケット５１８からＰ基板５１１にホールに対するポテンシャルバリアΔφＲＳＴが存在すると、一部の電荷ΔＱがホールポケット５１８に残留する。
【００１２】
図１２に、ゲート電圧Ｖ２とこの電圧Ｖ２よりも低いゲート電圧Ｖ２’とを比較して示すように、ポテンシャルバリアΔφＲＳＴおよび残留電荷量ΔＱはゲート電圧に依存する。つまり、ポテンシャルバリアΔφＲＳＴと残留電荷量ΔＱはゲート電圧が大きくなるに従って減少する。この残留電荷量ΔＱの増大は、画像において残像の増大をもたらす。
【００１３】
さらに、上記閾値電圧変調方式のＭＯＳ型イメージサンサから得られる信号は、光入力に対してリニアな応答であり、強い入射光には飽和するので、ダイナミックレンジをあまり広くできない。
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、リセットのための大きな電圧を必要としないと共に、広いダイナミックレンジが得られる固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明の固体撮像装置は、受光ダイオードと、この受光ダイオードからの信号電荷を蓄積する信号蓄積領域と、この信号蓄積領域に存在する電荷量に応じて変化するチャネル電位を出力信号として読み出す絶縁ゲート型電界効果トランジスタと、上記信号蓄積領域に存在する電荷の排出先となる基板とを有する画素と、
上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、少なくとも上記画素の信号読み出し時に、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする電圧発生部と、を備えることを特徴としている。
【００１６】
この発明の固体撮像装置では、上記電圧発生部は、上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする。この定常動作状態において、上記チャネル電位を上記絶縁ゲート型電界効果トランジスタから読み出すことによって、上記光電流を対数変換した出力信号を得ることができる。すなわち、本発明の固体撮像装置では、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態で、読み出し動作を行う。
【００１７】
本発明では、この定常動作状態での読み出しによって、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００１８】
また、一実施形態の固体撮像装置では、２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位を与えて、全ての画素を上記定常動作状態にする一方、
読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与えることによって、上記選択行の画素のみを読み出し可能にするにする。
【００１９】
この実施形態では、上記電圧発生部は、非読み出し時には、全ての画素にゲート電圧として第１の電位を与えて上記定常動作状態にする一方、読み出し時には、選択行の画素にゲート電圧として第１の電位を与えると共に非選択行の画素にゲート電圧として第２の電位を与えることによって、上記選択行の画素のみが読み出し可能になる。
【００２０】
したがって、この実施形態では、複数の画素が２次元配列された固体撮像装置において、上記定常動作状態での読み出しによって、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００２１】
また、一実施形態の固体撮像装置では、上記電圧発生部が上記ゲートに与える第１の電位は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第２の電位は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。
【００２２】
この実施形態では、上記電圧発生部が上記ゲートに与える第１の電位は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える第２の電位は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。したがって、読み出し時の選択行の画素では、オン状態の絶縁ゲート型電界効果トランジスタから、定常動作状態での画素の出力信号を読み出すことができる。一方、読み出し時の非選択行の画素では、絶縁ゲート型電界効果トランジスタがオフ状態なので、出力信号の読み出しは行われない。
【００２３】
また、一実施形態の固体撮像装置では、上記受光ダイオードは埋め込みフォトダイオードである。
【００２４】
したがって、この実施形態では、受光ダイオードで発生する暗電流を大幅に低減することが可能となり、対数変換型の固体撮像装置における低照度側の撮像限界を拡大できる。
【００２５】
また、一実施形態の固体撮像装置では、上記電圧発生部は、非読み出し時に、全ての画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第３の電位を与える一方、読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第４の電位を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として上記第３の電位を与える。
【００２６】
この実施形態では、上記電圧発生部は、読み出し時の選択行の画素についてのみ、絶縁ゲート型電界効果トランジスタのドレインに第４の電位を与えて、選択行の画素を定常動作状態にして、チャネル電位を出力信号として読み出すことができる。したがって、この実施形態では、複数の画素が２次元配列された固体撮像装置において、上記定常動作状態での読み出しによって、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００２７】
また、一実施形態の固体撮像装置では、上記第３の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値であり、上記第４の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が空乏化される値である。
【００２８】
この実施形態では、複数の画素が２次元配列された固体撮像装置において、電圧発生部は、読み出し時の選択行の画素についてのみ、絶縁ゲート型電界効果トランジスタのドレインに第４の電位として上記チャネル表面が空乏化される値を与えて、上記チャネル電位が上記絶縁ゲート型電界効果トランジスタによって読み出される。一方、上記電圧発生部は、非読み出し時の全画素および読み出し時の非選択行の画素については、ドレインに第３の電位として上記チャネル表面が電荷で埋められてピンニングされる値を与えるので、チャネル表面での暗電流発生を大幅に抑制できる。
【００２９】
また、一実施形態の固体撮像装置は、暗時または所定の均一光を上記複数の画素に照射しているときに、上記複数の画素からの各出力信号を記憶して、この各出力信号を各基準信号として出力する記憶部と、
撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する減算部とを備える。
【００３０】
この実施形態では、上記記憶部は、暗時または所定の均一光を上記複数の画素に照射しているときに、各画素の各出力信号を記憶すると共に、各出力信号を各基準信号として出力し、減算部は撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する。したがって、各画素毎の出力オフセットばらつきを除去した撮像信号を得ることが可能となる。
【発明の効果】
【００３１】
この発明の固体撮像装置によれば、電圧発生部は、絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、受光ダイオードで発生する光電流と基板に排出される電流とを釣り合わして、画素を、上記光電流が信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする。この定常動作状態において、チャネル電位を上記絶縁ゲート型電界効果トランジスタから読み出すことによって、上記光電流を対数変換した出力信号を得ることができる。すなわち、本発明の固体撮像装置では、光電流が信号蓄積領域を介して基板へ定常的に流れる定常動作状態で、読み出し動作を行う。本発明では、この定常動作状態での読み出しによって、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００３２】
すなわち、この発明によれば、閾値電圧変調方式ＭＯＳ型イメージセンサであることにより低暗電流特性が得られると共に、対数変換特性を得ることが可能である。これにより、低暗電流特性でもって撮像可能範囲を低照度側へ拡大すると共に、対数変換特性でもって撮像可能範囲を高照度側へ拡大する。したがって、格段に広い撮像可能領域が獲得され、ダイナミックレンジが格段に広いイメージセンサを実現できる。
【発明を実施するための最良の形態】
【００３３】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３４】
(第１の実施の形態)
図１を参照して、この発明の固体撮像装置の第１実施形態である対数変換型の閾値電圧変調方式ＭＯＳ型イメージサンサの構成を説明する。図１(Ａ)は上記第１実施形態の平面図であり、図１(Ｂ)は図１(Ａ)のＡ−Ａ断面図である。また、図１(Ｃ)は図１(Ｂ)に示す位置Ｄ-Ｃ-Ｂを結ぶ線におけるポテンシャル分布を示す図である。
【００３５】
この第１実施形態は、単位画素である画素１０１と、図１(Ｄ)に示す電圧発生回路７１とを備える。この画素１０１は、受光ダイオードであるフォトダイオード１１１と、絶縁ゲート型電界効果トランジスタとしての光信号検出用ＭＯＳトランジスタ１１２とを有する。この光信号検出用ＭＯＳトランジスタ１１２は、フォトダイオード１１１に隣接している。
【００３６】
上記画素１０１は、Ｐ型基板１１の表面側に形成されたＮウェル１２上に形成される。フォトダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とは、Ｐ型のウェル１３によって繋がっている。
【００３７】
光信号検出用ＭＯＳトランジスタ１１２は、ゲート１４が略正八角形状のリング形状であり、中央部にＮ型のソース１５が形成されている。また、上記ゲート１４の外周を囲むようにＮ型のドレイン１６が形成されている。ゲート１４下の半導体表面部にはＮ層１７が形成され、このＮ層１７はドレイン１６とソース１５との間のチャネル１７を構成している。また、ゲート１４の下方、ソース１５の近傍のＰ型ウェル１３内にソース１５を囲むようにＰ型のホールポケット１８が設けられている。このホールポケット１８が電荷蓄積領域をなす。
【００３８】
この第１実施形態では、電圧発生回路７１は、まず、ドレイン１６に所定のドレイン電圧ＶＤを印加し、環状ゲート１４に所定のゲート電圧ＶＧを印加する。この時のポテンシャル分布を図１(Ｃ)に示す。図１(Ｃ)において、フォトダイオード１１１のＰ型のウェル１３で発生した光電荷は、ホールポケット１８に転送される。その後、ホールポケット１８に、上記光電荷のうちの一部の電荷が残留することにより、Ｐ型基板１１へのバリア電圧がφＸとなり、バリア電圧φＸを越えてＰ型基板１１への電荷排出が生じる。このＰ型基板１１への排出電流Ｉsubは、バリア電圧φＸの関数として近似的に次式(１)で表される。
【００３９】
Ｉsub＝Ｉo・ｅｘｐ(−φＸ・ｑ/ｋＴ)        … (１)
ここで、Ioは定数、ｑは素電荷、ｋはボルツマン定数、Ｔは絶対温度である。
上記式(１)で表される状態が定常的に保持されれば、光電流Ｉｐと排出電流Ｉsubとが等しくなるから、結局、次式(２)が成り立つ。なお、次式(２)において、Ｃonstは定数である。
【００４０】
Ｌog(Ｉｐ)＝−φＸ・ｑ/ｋＴ＋Ｃonst          … (２)
すなわち、光電流Ｉｐを対数変換した値とバリア電圧φＸとが比例関係になる。このバリア電圧φＸの値は、環状ゲート１４の下のチャネル１７のチャネル電位の変化として、ソース１５より出力電圧Ｖoutとして読み出される。
【００４１】
したがって、この実施形態では、図２に示す出力電圧特性(ｉ)のように、光入力つまり光電流Ｉｐの対数Ｌog(Ｉｐ)と出力電圧Ｖoutとの関係は直線状になる。一方、従来のリニア変換型素子における光入力(つまり光電流の対数)と出力電圧Ｖoutとの関係は、図２に示す出力電圧特性(ii)のように、入射光強度がＰｍに達すると出力電圧Ｖoutが飽和してしまう。これに対し、対数変換型である本実施形態によれば、出力電圧特性(ｉ)は飽和せず、ダイナミックレンジを大幅に高めることが可能となる。
【００４２】
また、この第１実施形態では、フォトダイオード１１１は埋め込み型であり、暗電流ノイズを大幅に低減することが可能である。これは、対数変換型の動作においては、低照度側の撮像限界を拡大できることを意味する。
【００４３】
なお、この実施形態では、図１(Ａ)に示すように、信号蓄積領域としてのホールポケット１８を略正八角形にしたが、円形状、楕円形状、四角形状、六角形状、多角形状でもよい。
【００４４】
(第２の実施の形態)
次に、図３に、この発明の固体撮像装置の第２実施形態として、２×３画素の２次元配列された６個の画素１１０を備えた対数変換型閾値電圧変調方式ＭＯＳ型イメージサンサの回路構成を示す。各画素１１０は、前述の第１実施形態の画素１０１と同じ構成であり、各画素１１０が有する光信号検出用ＭＯＳトランジスタ１１２とフォトダイオード１１１も第１実施形態と同様の構成である。
【００４５】
各画素１１０は、ＭＯＳトランジスタ１１２とフォトダイオード１１１とで構成されている。各行のＭＯＳトランジスタ１１２のゲート１４はゲート線４１ａ,４１ｂ,４１ｃでゲート駆動回路４４に接続されている。また、各列のＭＯＳトランジスタ１１２のソース１５はソース線４３ａ,４３ｂで水平読み出し回路４７に接続されている。この水平読み出し回路４７は、出力回路４８に接続され、この出力回路４８は出力端子４９に接続されている。
【００４６】
また、この第２実施形態は、電圧発生回路５１を有している。この電圧発生回路５１は、ドレイン電圧端子ＴＶＤとゲート駆動回路４４とに接続されている。この電圧発生回路５１は、各ＭＯＳトランジスタ１１２のゲート１４に印加するゲート電圧ＶＧとドレイン１６に印加するドレイン電圧ＶＤを発生する回路である。
【００４７】
この第２実施形態での読み出し動作を、図４に示すタイミングチャートを参照して説明する。
【００４８】
図４に示すように、ゲート駆動回路４４は、ゲート線４１ａ,４１ｂ,４１ｃに、それぞれ、駆動波形４１(ａ),４１(ｂ),４１(ｃ)で表されるゲート電圧を印加する。１水平走査期間１Ｈは読み出し期間Ｔ１と非読み出し期間Ｔ２からなる。
【００４９】
この読み出し期間の内、ゲート線４１ａが選択される期間Ｔａでは、ゲート線４１ａに印加される駆動波形４１(ａ)はＨレベル(ハイレベル)電圧ＶＨが維持される一方、他のゲート線４１ｂ,４１ｃには駆動波形４１(ｂ),４１(ｃ)で示すようにＬレベル(ローレベル)電圧ＶＬが印加される。したがって、期間Ｔａでは、ゲート線４１ｂ,４１ｃに接続された行の画素１１０は非選択となり、ゲート線４１ａに接続された行の画素１１０の出力電圧Ｖoutのみがソース１５に接続されたソース線４３ａ,４３ｂを経由して水平読み出し回路４７によって読み出される。
【００５０】
同様に、期間Ｔｂでは、ゲート線４１ｂにＨレベル電圧ＶＨが印加される一方、ゲート線４１ａ,４１ｃにＬレベル電圧ＶＬが印加されるので、ゲート線４１ｂに接続された行の画素１１０だけが選択されて、水平読み出し回路４７で出力電圧Ｖoutが読み出される。また、期間Ｔｃでは、ゲート線４１ｃにＨレベル電圧ＶＨが印加される一方、ゲート線４１ａ,４１ｂにＬレベル電圧ＶＬが印加されるので、ゲート線４１ｃに接続された行の画素１１０だけが選択されて、水平読み出し回路４７で出力電圧Ｖoutが読み出される。
【００５１】
このように、この第２実施形態では、各読み出し期間Ｔａ,Ｔｂ,Ｔｃでは、各読み出し期間Ｔａ,Ｔｂ,Ｔｃに対応する行の画素１１０だけが読み出され、読み出しの対象外のすべての画素１１０のトランジスタ１１２のゲート１４はＨレベル電圧ＶＨに保持される。したがって、各画素１１０は、各画素１１０のための読み出し期間以外ではトランジスタ１１２のゲート１４にＨレベル電圧ＶＨが印加されて、光電流Ｉｐと排出電流Ｉsubとが一致した定常状態が維持され、上述の対数変換型の動作が持続する。この対数変換型の動作で得られた画素信号つまり出力電圧Ｖoutは、ソース線４３ａ,４３ｂを経由して、水平読み出し回路４７に伝達され、出力回路４８から出力端子４９に出力される。
【００５２】
次に、図５を参照して、この第２実施形態における読み出し動作を詳細に説明する。図５(Ａ)にゲート電圧ＶＧと出力電圧Ｖoutとの関係を示し、図５(Ｂ)に図１(Ｂ)の位置Ｄ-Ｃ-Ｂを結ぶ一点鎖線に沿ったポテンシャル分布を示す。ゲート電圧ＶＧがＨレベル電圧ＶＨであるときのポテンシャル分布を実線で描かれたポテンシャル分布ｐ１で示し、ゲート電圧ＶＧがＬレベル電圧ＶＬであるときのポテンシャル分布を破線で描かれたポテンシャル分布ｐ２で示す。
【００５３】
図５(Ａ)に示すように、ゲート電圧ＶＧがＨレベル電圧ＶＨであるときには、光電流Ｉpと基板への排出電流Ｉsubとが等しい定常状態であり、光強度の増大に応じて、基板１１に対するホールポケット１８の電位が上昇してバリア電圧φＸが対数的に低下する。これにより、図５(Ａ)に示す特性Ｌ３、Ｌ２、Ｌ１のように、出力電圧Ｖoutが増大する。
【００５４】
図５(Ａ)に示すように、出力電圧Ｖoutはゲート電圧ＶＧに依存して変化する。また、各ＶＧ-Ｖoutカーブは、光強度の増大に応じて、順に、対数特性Ｌ３、Ｌ２、Ｌ１へとシフトする。このシフト量は、光強度の対数に比例する。
【００５５】
ゲート電圧ＶＧの値が上昇すると、上記バリア電圧φＸは低下するから、ホールポケット１８は過剰となった電荷を基板１１へ放出し、ポテンシャル分布は新たな定常状態を維持する方向にシフトする。すなわち、上述の対数変換型の動作が維持される。逆に、ゲート電圧ＶＧの値が下降すると、バリア電圧φＸは増大するから、下降前にホールポケット１８に蓄積した電荷は保存される。すなわち、リニア特性が維持される。
【００５６】
したがって、図５(Ａ)において、ゲート電圧ＶＧがＨレベル電圧ＶＨからＬレベル電圧ＶＬになって、状態Ｐから状態Ｑに下降する場合には、ホールポケット１８に蓄積した電荷は保存され、電荷の蓄積動作が開始する(破線で示すリニア特性Ｌ４,Ｌ５)。しかし、その後、ゲート電圧ＶＧが短時間でＨレベルＶＨへ戻ると、状態Ｐから状態Ｑへ変化した状態で蓄積した電荷は全て基板１１に放出され、再び元の定常状態Ｐへ戻ることができる。
【００５７】
したがって、図４に示すように、各読み出し期間Ｔａ,Ｔｂ,Ｔｃに短時間だけゲート電圧ＶＧがＬレベル電圧ＶＬになっただけでは、ゲート電圧ＶＧがＨレベル電圧ＶＨに戻ることで定常状態が維持され、対数変換動作を維持できる。
【００５８】
ところで、読み出し対象の画素１１０のゲート１４をＨレベル電圧ＶＨとし、非読み出し対象の画素１１０のゲート１４をＬレベル電圧ＶＬとした場合、この読み出し対象の画素１１０の出力電圧Ｖoutと非読み出し対象の画素１１０の出力電圧Ｖoutとは、図５(Ａ)に示す読み出しマージンＭＧだけの差がつく。これにより、読み出し対象の画素１１０の出力信号Ｖoutのみを読み出すことが可能となる。
【００５９】
なお、この第２実施形態の動作においては、受光ダイオードであるフォトダイオード１１１は埋め込み型であり、フォトダイオード１１１で発生する暗電流を低く抑えることができる。
【００６０】
(第３の実施の形態)
次に、図８に、この発明の固体撮像装置の第３実施形態を示す。この第３実施形態は、ドレイン駆動回路４５を備えた点が前述の第２実施形態と異なる。この第３実施形態では、各行の画素１１０のＭＯＳトランジスタ１１２のドレイン１６は、それぞれ、信号線４２ａ,４２ｂ,４２ｃでもって、ドレイン駆動回路４５に接続されている。
【００６１】
図９のタイミングチャートを参照して、この第３実施形態の動作を説明する。図９の上半分は、ゲート駆動回路４４がゲート線４１ａ〜４１ｃに印加するゲート電圧の駆動波形４１(ａ)〜４１(ｃ)を示し、前述の第２実施形態と同様である。図９の下半分は、ドレイン駆動回路４５が信号線４２ａ、４２ｂ、４２ｃに印加するドレイン電圧の波形４２(ａ)、４２(ｂ)、４２(ｃ)を示す。
【００６２】
すなわち、ドレイン駆動回路４５は、各読み出し期間Ｔａ、Ｔｂ、Ｔｃにおいて、読み出し対象となる行の信号線４２ａ、４２ｂ、４２ｃに対してだけ、Ｈレベルの電圧ＶＤ１を印加する。したがって、ドレイン駆動回路４５は、非読み出し期間には、各信号線４２ａ〜４２ｃにＬレベルの電圧ＶＤ２を印加し、読み出し期間Ｔａ〜Ｔｃであっても、読み出し対象以外の行の信号線にはＬレベルの電圧ＶＤ２を印加する。
【００６３】
ここで、図６(Ｂ)に、図１(Ｂ)におけるＥ-Ｃ-Ｄ断面に相当するゲート電極１４の下のポテンシャル分布ｐＶＨ,ｐＶＬを破線で示し、図１(Ｂ)におけるＢ-Ｃ-Ｄ断面に相当するポテンシャル分布を実線で示す。ｐＶＨはゲート電圧ＶＧがＨレベル電圧ＶＨであるときのポテンシャル分布であり、ｐＶＬはゲート電圧ＶＧがＬレベル電圧ＶＬであるときのポテンシャル分布である。
【００６４】
図６(Ｂ)は、ドレイン電圧がＨレベルの電圧ＶＤ１である場合のポテンシャル分布を示している。また、図６(Ａ)は、上記ドレイン電圧がＨレベルの電圧ＶＤ１である場合のゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す。図６(Ａ)において、実線は対数変換特性を示し、破線はリニア変換特性を示す。
【００６５】
また、図７(Ｂ)では、ドレイン電圧がＬレベル電圧ＶＤ２である場合の、図１(Ｂ)におけるＥ-Ｃ-Ｄ断面に相当するゲート電極１４の下のポテンシャル分布を破線で示し、図１(Ｂ)におけるＢ-Ｃ-Ｄ断面に相当するポテンシャル分布を実線で示す。ｐＶＨはゲート電圧ＶＧがＨレベル電圧ＶＨであるときのポテンシャル分布であり、ｐＶＬはゲート電圧ＶＧがＬレベル電圧ＶＬであるときのポテンシャル分布である。また、図７(Ａ)は、上記ドレイン電圧がＬレベルの電圧ＶＤ２である場合のゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す。
【００６６】
図６(Ｂ)に示すように、ドレイン電圧がＨレベルの電圧ＶＤ１であり、ゲート電圧ＶＧがＨレベルの電圧ＶＨであるときには、チャネル電位はＰである。次に、ドレイン電圧を上記Ｐより小さいＬレベルの電圧ＶＤ２にすると、チャネル１７は電圧ＶＤ２まで電荷で埋められて、図７(Ｂ)に示すように、チャネル電位はＰ´になる。すなわち、チャネル表面がピンニングされる。これにより、チャネル表面での暗電流の発生を抑制できる。
【００６７】
したがって、図９の下半分に示すように、ドレイン駆動回路４５が各読み出し期間Ｔａ、Ｔｂ、Ｔｃにおいて、読み出し対象となる行の信号線４２ａ、４２ｂ、４２ｃに対してだけＨレベルの電圧ＶＤ１を印加するようにすれば、各画素１１０において、大部分の期間でドレイン電圧がＬレベルの電圧ＶＤ２になって、チャネル１７がピンニング状態となる。したがって、選択された画素１１０の読み出し期間のみにドレイン電圧をＨレベルの電圧ＶＤ１とすれば、ドレイン電圧のＬレベル電圧ＶＤ２からＨレベル電圧ＶＤ１への変化に対して、ホールポケット１８から基板１１までのポテンシャル分布状態はほとんど変化しない。したがって、ドレイン電圧がＨレベル電圧ＶＤ１である時に、光電流が信号蓄積領域としてのホールポケット１８から基板１１に定常的に流れる状態として、チャネル電位Ｐを出力電圧Ｖoutとして読み出すことができる。すなわち、上記光電流を対数変換した出力信号としての出力電圧Ｖoutを正しく読み出すことができる。
【００６８】
このように、この第３実施形態によれば、リング状のゲート電極１４の下の通常空乏化しているチャネル１７の表面での暗電流を抑制することができる。
【００６９】
(第４の実施の形態)
次に、図１０に、この発明の固体撮像装置の第４実施形態を示す。この第４実施形態は、前述の第２実施形態または第３実施形態からなるイメージセンサ３１と、ＡＤ変換器３３と、記憶部としてのフレームメモリ３４と、減算部としての差分回路３７を備える固体撮像回路３０からなる。
【００７０】
この固体撮像回路３０では、イメージセンサ３１が出力信号を出力する出力線３２がＡＤ変換器３３に接続され、このＡＤ変換器３３の出力側は差分回路３７とフレームメモリ３４に接続されている。また、このフレームメモリ３４の出力側は差分回路３７に接続されている。
【００７１】
イメージセンサ３１が出力する出力信号は、ＡＤ変換器３３でデジタル信号に変換されて、差分回路３７とフレームメモリ３４に入力される。
【００７２】
このフレームメモリ３４には、各画素に対して均一な所定の強度で光が照射された条件下で、イメージセンサ３１から対数変換された光電変換信号が出力信号として出力されたときに、この出力信号をＡＤ変換器３３でデジタル信号に変換した信号を各画素毎に記憶している。すなわち、フレームメモリ３４には、画素毎のオフセットばらつきΔＶijが記録されている。
【００７３】
したがって、差分回路３７には、イメージセンサ３１から任意のフレームで読み出される出力信号をＡＤ変換器３３で変換したデジタル信号が入力されると共に、画素毎のオフセットばらつきΔＶijがフレームメモリ３４から入力される。この差分回路３７は、各画素毎に対応づけて、上記出力信号から画素毎のオフセットばらつきΔＶijを減算し、この減算後の信号を出力線３８に出力する。これにより、全てのフレーム信号(すなわち対数変換された光電変換信号)に対して、オフセットばらつきΔＶijがキャンセルされ、固定パターンノイズのない画像信号を出力線３８から得ることができる。
【００７４】
このように、この第４実施形態によれば、リセット動作を行わない対数変換動作を行うイメージセンサ３１を有する場合において、画素毎のオフセットばらつきに起因する固定パターンノイズの発生を防止できる。
【図面の簡単な説明】
【００７５】
【図１】図１(Ａ)はこの発明の固体撮像装置の第１実施形態である対数変換型イメージセンサの画素構成を示す図であり、図１(Ｂ)は図１(Ａ)のＡ-Ａ断面図であり、図１(Ｃ)は図１(Ｂ)に示す位置Ｄ-Ｃ-Ｂを結ぶ線におけるポテンシャル分布図であり、図１(Ｄ)は上記イメージセンサが備える電圧発生回路７１を示す図である。
【図２】図１に示す画素の光応答特性を示す図である。
【図３】この発明の固体撮像装置の第２実施形態としての２次元配列のイメージセンサの構成を示す図である。
【図４】上記第２実施形態の２次元イメージセンサの動作タイミングを示すタイミングチャートである。
【図５】図５(Ａ)は上記第２実施形態における読み出し動作を説明するためのゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す特性図であり、図５(Ｂ)はポテンシャル分布図である。
【図６】図６(Ａ)は、この発明の第３実施形態におけるドレイン電圧がＨレベルの電圧ＶＤ１である場合のゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す図であり、図６(Ｂ)は、上記第３実施形態におけるドレイン電圧がＨレベルの電圧ＶＤ１である場合のポテンシャル分布図である。
【図７】図７(Ａ)は、第３実施形態におけるドレイン電圧がＬレベルの電圧ＶＤ２である場合のゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す図であり、図7(Ｂ)は、上記第３実施形態におけるドレイン電圧がＬレベルの電圧ＶＤ１である場合のポテンシャル分布図である。
【図８】この発明の固体撮像装置の第３実施形態の構成を示す図である。
【図９】上記第３実施形態の動作を説明するタイミングチャートである。
【図１０】この発明の第４実施形態の構成を示す図である。
【図１１】図１１(Ａ)は従来例の閾値変調方式ＭＯＳ型イメージセンサにおける画素を示す平面図であり、図１１(Ｂ)は上記従来例の画素の断面図である。
【図１２】上記従来例のポテンシャル分布図である。
【図１３】上記従来例の動作タイミング図である。
【符号の説明】
【００７６】
１１  Ｐ型基板
１２  Ｎウェル
１３  Ｐ型ウェル
１４  ゲート
１５  ソース
１６  ドレイン
１７  チャネル
１８  ホールポケット
３０  固体撮像回路
３１  イメージセンサ
３３  ＡＤ変換器
３４  フレームメモリ
３７  差分回路
３８  出力線
４４  ゲート駆動回路
４５  ドレイン駆動回路
４７  水平読み出し回路
４８  出力回路
４９  出力端子
５１、７１  電圧発生回路
１０１、１１０  画素
１１１  フォトダイオード
１１２  光信号検出用ＭＯＳトランジスタ
φＸ  バリア電圧
Ｉsub  排出電流
Ｔａ,Ｔｂ,Ｔｃ  読み出し期間
Ｖout  出力電圧
【図１】
2005244434.tif 000003
【図２】
2005244434.tif 000004
【図３】
2005244434.tif 000005
【図４】
2005244434.tif 000006
【図５】
2005244434.tif 000007
【図６】
2005244434.tif 000008
【図７】
2005244434.tif 000009
【図８】
2005244434.tif 000010
【図９】
2005244434.tif 000011
【図１０】
2005244434.tif 000012
【図１１】
2005244434.tif 000013
【図１２】
2005244434.tif 000014
【図１３】
2005244434.tif 000015