(57)【要約】【課題】現在動作している周波数領域を検知し、それに応じてデータの出力タイミングを制御することができる半導体メモリ装置を提供する。【解決手段】本発明は、遅延固定ループの遅延固定クロックが外部クロック信号に比較してリードしている程度を検知することにより、動作周波数を検知する周波数検知部と、ＣＡＳレーテンシに対応して出力イネーブル信号を出力し、前記周波数検知部によって検知された周波数により出力イネーブル信号の出力タイミングを調整するための出力イネーブル制御部と、前記出力イネーブル信号に応答してメモリコア領域から伝達されるデータを出力するためのデータ出力バッファを備える半導体メモリ装置を提供する。【選択図】図４
2005322374.tif 000002
【特許請求の範囲】
【請求項１】
遅延固定ループの遅延固定クロックが外部クロック信号に比較してリードしている程度を検知することにより、動作周波数を検知する周波数検知部と、
ＣＡＳレーテンシに対応して出力イネーブル信号の出力し、前記周波数検知部によって検知された周波数により出力イネーブル信号の出力タイミングを調整するための出力イネーブル制御部と、
前記出力イネーブル信号に応答してメモリコア領域から伝達されるデータを出力するためのデータ出力バッファと
を備える半導体メモリ装置。
【請求項２】
前記周波数検知部は、
クロック信号をカウントするためのカウンタと、
イネーブル信号に応答し、所定の周期で前記カウンタをリセットさせるためのカウンティングリセット制御部と、
前記カウントされた値のノイズを検出するためにノイズ検出手段と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記カウンティングリセット制御部は、
前記イネーブル信号に応答してイネーブルされ、遅延固定ループの遅延モデルによって遅延する区間に応答して前記カウンタをリセットさせることを特徴とする請求項２に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、更に詳しくは、周波数に応じてデータ出力タイミングを調節することができる同期式メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、集積度の増加と共に、その動作速度の向上のために継続的に改善してきた。動作速度を向上させるために、メモリチップの外部から与えられるクロックに同期して動作できる、いわゆる、同期式メモリ装置が登場していた。
【０００３】
最初提案されたものは、メモリ装置の外部からのクロックの立ち上がりエッジに同期して、一つのデータピンに、クロックの一周期にわたって一つのデータを入出力する、いわゆる、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置である。
【０００４】
しかし、ＳＤＲ同期式メモリ装置も、高速動作を要求するシステムの速度を満たすには不充分であり、このため、一つのクロック周期に二つのデータを処理する方式であるＤＤＲ（double data rate）同期式メモリ装置が提案されている。
【０００５】
ＤＤＲ同期式メモリ装置の各データ入出力ピンには、外部から入力されるクロックの立ち上がりエッジ及び立下りエッジに同期して、連続的に二つのデータが入出力されることから、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比較して、最小限２倍以上の帯域幅を実現することができ、それだけ高速動作が実現できる。
【０００６】
一方、ＤＤＲメモリ装置では、二つのデータが一クロック周期に出力されるか、或いは入力される必要があるため、これを効率良く行なうためには、従来の同期式メモリ装置で用いられているデータアクセス方式を用いることができない。
【０００７】
クロックの周期が略１０ｎｓｅｃである場合、立ち上がり及び立下りの時間（約０.５×４＝２）と、その他のスペックを合せるための時間などを引くと、実質的に約６ｎｓｅｃ以下の時間中に、二つのデータを連続的に処理する必要がある。このような処理は、メモリ装置の内部で行い難いから、メモリ装置は、外部にデータを送るか、または入力されるときのみに、クロックの立ち上がりエッジ及び立ち下がりエッジからデータを入出力させて、実質的にメモリ装置の内部では、クロックの一方のエッジに同期される二つのデータを処理することになる。
【０００８】
よって、メモリ装置から、データが入力されて内部コア領域に伝達したり、または、コア領域から伝達されるデータを外部に出力するためには、新しいデータアクセス方式が必要となる。
【０００９】
一方、同期式メモリ装置では、以前の非同期式メモリ装置とは異なる幾つかの概念を用いられており、そのうちの一つが、ＣＡＳレーテンシ（ＣＬ；ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）である。
【００１０】
ＣＡＳレーテンシとは、リード指令語が入力された後、メモリ装置からデータを出力するまでのクロック数を意味する。例えば、ＣＬ＝３とは、リード指令語がメモリ装置に入力された後、３回のクロック周期後にデータが外部に出力されることを意味する。よって、ＣＡＳレーテンシモード値は、データを出力するタイミングを定めることになり、メモリ装置は、初期動作の際にセットされたＣＬ値を検知してデータをアクセスして出力するのに用いることになる。
【００１１】
そこで、メモリ装置は、リード指令語に応答して生成された信号をセットされたＣＡＳレーテンシだけ動作クロックの周期を遅延させた後、データ出力イネーブル信号を生成する。データ出力イネーブル信号が活性化されなければ、リード指令語に対応してアクセスされたデータを外部に出力することができなくなる。
【００１２】
このとき用いる動作クロックは、外部から入力されるクロック信号を所定の時間遅延固定させたＤＬＬクロックであり、このＤＬＬクロックは、遅延固定ループで生成して出力することになる。メモリ装置は、外部から入力されるクロックの立ち上がりエッジ及び立ち下がりエッジに正確に同期してデータを出力する必要があり、内部の処理過程で必然的に生じるクロック信号の遅延時間によって、外部から入力される外部クロックの立ち上がりエッジ及び立ち下がりエッジに正確に同期し、データを出力させることができない。
【００１３】
これを補償するために生成するクロック信号が、メモリ装置の遅延固定ループから出力されるＤＬＬクロックである。データを出力させるとき、ＤＬＬクロックに同期させて外部に出力することになると、外部クロックの立ち上がりエッジ及び立ち下がりエッジに同期して、データが出力できることになる。
【００１４】
図１は、通常の同期式メモリ装置、特に、ＤＤＲ同期式メモリ装置においてリード指令語に対応するデータを出力するのに必要なブロックを示すブロック構成図である。
【００１５】
図１に示すように、メモリ装置は、コマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥが入力されバッファリングして出力する入力バッファ１０と、入力バッファ１０にバッファリングして出力されるコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコーディングして、現在の指令語の状態に対応する信号、例えば、リード信号ｒｄを出力する指令語デコーダ２０と、指令語デコーダ２０から出力されるリード信号ｒｄに対応するリード動作を実行させるリード指令語実行信号ｃａｓｐ＿ｒｄをアディティブレーテンシ（ＡＬ；Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）に該当するクロック信号ｉｃｌｋのクロック周期後に生成して出力するリード動作タイミング制御部３０と、リード実行信号ｃａｓｐ＿ｒｄに応答して当該データをデータ出力バッファ５０に出力するメモリコア領域８０と、外部のクロック信号の立ち上がりエッジ及び立ち下がりエッジに同期してデータが出力できるように、クロック信号ｉｃｌｋを一定の時間遅延固定させたクロックｆｃｌｋ_ｄｌｌ、ｒｃｌｋ_ｄｌｌを出力する遅延固定ループ７０と、リード指令語実行信号ａｓｐ＿ｒｄが入力されてＣＡＳレーテンシＣＬに該当するクロック数だけ遅延させた後、データ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎとして生成して出力するデータ出力制御部４０と、データ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎに応答してメモリコアブロックから伝達されるデータｄａｔａをデータ出力パッドＤＱ ｐａｄを通して外部に出力するデータ出力バッファ５０とを備える。
【００１６】
ここで、アディティブレーテンシＡＬとは、ＤＤＲ２スペックＳＰＥＣに提示されているものであり、同期式メモリ装置からリード指令語が入力されてからｔＲＣＤ（ＲＡＳ ｔｏ ＣＡＳ ｔｉｍｉｎｔ）時間までのクロック信号ｉｃｌｋの回数を意味する。ｔＲＣＤ時間とは、ローアドレスが入力されてからカラムアドレスが入力されるタイミングまでの時間を意味し、ローアドレスが入力されるタイミングにメモリ装置は活性化状態になり、この後、カラムアドレスが入力されるタイミングの前にリード指令語が入力されることになる。このとき、リード指令語が入力される瞬間からカラムアドレスが入力されて実際リード指令語が実行されるタイミングまでをアディティブレーテンシＡＬという。
【００１７】
そこで、リード動作タイミング制御部３０は、リード指令語ｒｄが入力されてアディティブレーテンシＡＬだけクロック信号ｉｃｌｋの周期を遅延させた後、リード実行信号ｃａｓｐ_ｒｄを生成して出力することになる。
【００１８】
一方、メモリコア領域８０では、リード実行信号ｃａｓｐ_ｒｄが入力されるとき、入力されるアドレスａｄｄｒｅｓｓに対応するデータｄａｔａをデータ出力バッファ５０に出力することになる。
【００１９】
なお、遅延固定ループ７０は、クロック信号ｉｃｌｋを一定の時間遅延させた遅延固定信号ｆｃｌｋ_ｄｌｌ、ｒｃｌｋ_ｄｌｌを出力することになる。遅延固定信号ｆｃｌｋ_ｄｌｌ、ｒｃｌｋ_ｄｌｌは、それぞれ、外部クロックの立ち上がりエッジ及び立ち下がりエッジを同期させて、データをメモリ装置の外部に出力するために、遅延固定ループ７０で生成するクロック信号である。
【００２０】
データ出力制御部４０では、リード実行信号ｃａｓｐ_ｒｄを用いて内部的にクロック信号ｉｃｌｋに同期した信号を生成した後、遅延固定ループ７０から出力される遅延固定信号ｆｃｌｋ_ｄｌｌ、ｒｃｌｋ_ｄｌｌに同期し、ＣＡＳレーテンシＣＬだけクロック信号ｉｃｌｋのクロック周期が遅延して出力されるデータ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎをデータ出力バッファ５０に出力することになる。ここで、データ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎは、それぞれ、クロック信号ｉｃｌｋの立ち上がりエッジ及び立ち下がりエッジにデータを同期させて出力するための信号である。
データ出力バッファ５０では、データ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎに応答して、メモリコア領域８０から出力されるデータｄａｔａを出力し、この伝達されたデータは、データ出力パッドＤＱ ｐａｄを通して外部に出力することになる。
図２は、図１のデータ出力制御部を示すブロック構成図である。
【００２１】
図２に示すように、データ出力制御部４０は、リード実行信号ｃａｓｐ_ｒｄを内部クロックＣＫに同期させて内部信号ｏｅ００を生成する信号生成部４１と、遅延固定信号ｒｃｌｋ_ｄｌｌ、ｆｃｌｋ_ｄｌｌが入力されて、それぞれのＣＬ値（ＣＬ＝２、３、４、５）に対応するクロック周期だけ遅延させた信号を出力するＤＬＬ出力パルス調整部４２と、ＤＬＬ出力パルス調整部４２から出力される遅延再固定信号ｒｃｌｋ_ｄｌｌ_ｏｅ１０〜ｒｃｌｋ_ｄｌｌ_ｏｅ４０、ｆｃｌｋ_ｄｌｌ_ｏｅ１５〜ｆｃｌｋ_ｄｌｌ_ｏｅ４５に内部信号ｏｅ００をそれぞれ同期させて出力する信号伝達部４３と、ＣＬの値に応じて信号伝達部４３から出力される多数の信号ｏｅ１０_ｄｌｌ〜ｏｅ４０_ｄｌｌのいずれか一つをデータ出力イネーブル信号ｒｏｕｔｅｎとして出力する信号出力部４４とを備える。
【００２２】
ここで、信号伝達部４３及び信号出力部４４は、立ち上がりデータ用出力イネーブル生成部４３、４４であり、立下りデータ用出力イネーブル生成部４６は、立ち上がりデータ用出力イネーブル生成部４３、４４と同様な構成からなっており、その動作も同様であるため、図示を省き、以下の説明においても、立ち上がりデータ用出力イネーブル信号ｒｏｕｔｅｎが生成される動作を中心にして説明する。
【００２３】
続けて、信号伝達部４３は、内部信号ｏｅ００が入力され、順次次の端に伝達する多数のＤ型フリップフロップＦ１〜Ｆ４から構成され、それぞれのフリップフロップは、データ入力端Ｄとして先端の負出力Ｑが入力され、クロック入力端としてはＤＬＬ出力パルス調整部４２から出力される信号ｒｃｌｋ_ｄｌｌ_ｏｅ１０〜ｒｃｌｋ_ｄｌｌ_ｏｅ４０、ｆｃｌｋ_ｄｌｌ_ｏｅ１５〜ｆｃｌｋ_ｄｌｌ_ｏｅ４５がそれぞれ入力され、それぞれの正出力端Ｑでは、ＣＬ値にそれぞれ対応する信号ｏｅ１０_ｄｌｌ〜ｏｅ４０_ｄｌｌを出力することになる。
【００２４】
信号出力部４４は、ＣＬ値に選択的にターンオンされる多数の伝送ゲートＴ１〜Ｔ４を備えて、信号伝達部４３から出力される信号ｏｅ１０_ｄｌｌ〜ｏｅ４０_ｄｌｌのうち、現在動作モードにおけるＣＬ値に対応する一つの信号をデータ出力イネーブル信号ｒｏｕｔｅｎとして出力することになる。ここで、データ出力イネーブル信号ｒｏｕｔｅｎは、立ち上がりデータの出力をイネーブルさせる信号であり、信号出力部４４は、パワーアップ信号ｐｗｒｕｐによってイネーブル状態になる。パワーアップ信号ｐｗｒｕｐは、メモリ装置の初期動作時にパワーが供給されるとき、一定のレベル以上のパワーが安定して印加されると活性化する信号である。
【００２５】
図３は、図２に示すデータ出力制御部の動作を示す波形図である。以下、図３を参照して、データ出力制御部４０でデータ出力イネーブル信号ｒｏｕｔｅｎを生成して出力する過程を説明する。
【００２６】
まず、信号生成部４１では、リード実行信号ｃａｓｐ_ｒｄが入力されて内部クロックｉｃｌｋに同期した内部信号ｏｅ００を生成して出力する。
【００２７】
一方、ＤＬＬ出力パルス調整部４２では、遅延固定ループから出力される遅延固定信号ｒｃｌｋ_ｄｌｌをＣＬ値に応じて遅延を調整し、再固定させた信号ｒｃｌｋ_ｄｌｌ_ｏｅ１０〜ｒｃｌｋ_ｄｌｌ_ｏｅ４０を信号伝達部４３に備えられるＤ型フリップフロップの各クロック入力端にそれぞれ出力することになる。ここで、ＤＬＬ出力パルス調整部４２において、ＣＬ値に応じて遅延を調整し再固定させて出力する理由は、各ＣＬ別に正確なデータ出力イネーブル信号を生成して出力させるためである。
【００２８】
次に、信号伝達部４３の各フリップフロップＦ１〜Ｆ４は、内部信号ｏｅ００をＤＬＬ出力パルス調整部４２から出力される信号ｒｃｌｋ_ｄｌｌ_ｏｅ１０〜ｒｃｌｋ_ｄｌｌ_ｏｅ４０によって順次同期させる信号ｏｅ１０_ｄｌｌ〜ｏｅ４０_ｄｌｌを信号出力部４４に出力することになる。
【００２９】
この後、信号出力部４４は、備えられている多数の伝送ゲートのうち、現在適用中のＣＬモードによって、一つの伝送ゲートをターンオンさせて入力される信号ｏｅ１０_ｄｌｌ〜ｏｅ４０_ｄｌｌのいずれか一つをノードｒｏｕｔに出力させる。この後、バッファI６、I７によってバッファリングさせ、データ出力イネーブル信号ｒｏｕｔｅｎに出力させることになる。パワーアップ信号は、電源供給が安定すると、ハイレベルになりＭＯＳトランジスタＭＮ１をターンオフさせて、信号出力部４４をイネーブルさせる。
【００３０】
図３では、ＣＬモードが４の場合を示しており、ＣＬ４信号によって信号出力部４４の伝送ゲートＴ３がターンオンし、フリップフロップＦ３から出力される信号Ｆ３が伝送ゲートＴ３を通過し、データ出力イネーブル信号ｒｏｕｔｅｎとして生成される。
データ出力イネーブル信号ｒｏｕｔｅｎがハイレベルに活性化される区間に、データが外部に出力されるのである。
【００３１】
しかし、メモリ装置の動作周波数が段々高くなるにつれて、ＣＡＳレーテンシに応じて予定されたタイミングにデータを出力することが難しくなっている。
同じＣＡＳレーテンシであっても、動作周波数に応じて、データが出力されるタイミングが異なることになり、高周波（例えば、５００Ｈｚ以上）では、現在の構造では信頼性良くデータを出力させることが非常に難しい。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、現在動作している周波数領域を検知し、これによってデータの出力タイミングを制御することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３３】
上記目的を達成するために、本発明に係る半導体メモリ装置は、遅延固定ループの遅延固定クロックが外部クロック信号に比較してリードしている程度を検知することにより動作周波数を検知する周波数検知部と、ＣＡＳレーテンシに応じて出力イネーブル信号の出力し、前記周波数検知部によって検知された周波数によって出力イネーブル信号の出力タイミングを調整するための出力イネーブル制御部と、前記出力イネーブル信号に応答してメモリコア領域から伝達されるデータを出力するためのデータ出力バッファとを備えることを特徴とする。
【発明の効果】
【００３４】
本発明は、動作中の周波数に従ってデータ出力タイミングを制御することができるため、動作周波数に最適化されデータが出力される。また、メモリ装置が高周波数においてもデータを信頼性良く出力させることができ、今後高周波数メモリ装置の開発を容易にすることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的な思想を容易に実施できるように詳細に説明するため、本発明の好適な実施の形態を添付の図面を参照しながら説明する。
図４は、本発明の好適な実施の形態による半導体メモリ装置を示すブロック構成図である。
本実施の形態による半導体メモリ装置は、遅延固定ループＤＬＬの遅延固定クロックｒｃｌｋ_ｄｌｌ、ｆｃｌｋ_ｄｌｌが外部クロック信号ＣＬＫ、／ＣＬＫに比較してリードしている程度を検知することにより、動作周波数を検知し、それに対応する信号ｆ１〜ｆ５を出力する周波数検知部１００と、ＣＡＳレーテンシＣＬの値ＣＬ４〜ＣＬ７に対応して出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎを出力し、周波数検知部１００によって検知された周波数によって出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎの出力タイミングを調整するための出力イネーブル制御部２００と、出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎに応答してメモリコア領域５００から伝達されるデータｄａｔａを出力するためのデータ出力バッファ３００とを備える。
【００３６】
なお、本実施の形態による半導体メモリ装置は、データ出力のためのスタート信号ｏｅ００ｉが入力され、遅延固定クロックｒｃｌｋ_ｄｌｌ、ｆｃｌｋ_ｄｌｌを所定の遅延時間を有する多数の内部遅延固定クロック信号に作った後、前記スタート信号ｏｅ００ｉを生成された多数の内部遅延固定クロック信号にそれぞれ同期させ、所定の間隔の遅延時間を有する多数の遅延固定クロック信号ＯＥ２０ＤＬＬ〜ＯＥ６０ＤＬＬ、ＯＥ２５ＤＬＬ〜ＯＥ６５ＤＬＬを出力するＤＬＬ出力パルス調整部４００を更に備える。
つまり、ＤＬＬ出力パルス調整部４００から出力される信号は、遅延固定クロックｒｃｌｋ_ｄｌｌ、ｆｃｌｋ_ｄｌｌを所定の間隔にそれぞれ遅延させたクロックを出力イネーブル制御部２００に出力することになる。
【００３７】
図５は、図４に示す周波数検知部を示すブロック構成図である。
図５に示すように、周波数検知部１００は、リセット信号ＲＥＳＥＴを出力するカウンティングリセット制御部１１０と、リセット信号ＲＥＳＥＴが入力されるまでの外部クロック信号のクロック数をカウントするためのカウンタ１２０と、カウンタ１２０でカウントしたカウンタ信号Ｏ１〜Ｏ５のノイズを遮断するためのノイズ遮断回路１３０とを備える。
【００３８】
ノイズ遮断回路１３０は、カウンタ１２０から出力されるカウンタ信号Ｏ１〜Ｏ５がそれぞれ入力される多数のノイズ遮断部と、ノイズ遮断部から出力される信号を用いて現在動作中の周波数の情報を盛り込む周波数信号ｆ１〜ｆ５をそれぞれ出力する多数の選択回路を備える。
【００３９】
図６は、図５に示すカウンタを示す回路図である。
【００４０】
図６に示すように、カウンタ回路は、リセット信号／ＲＥＳＥＴが入力されてから再度入力されるまでのクロック信号の立ち上がり／立ち下がりをカウントして、幾つであるかを調査して、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５の出力信号を出力する。
【００４１】
図７は、図５に示すノイズ遮断部を示す回路図である。
【００４２】
図７に示すように、ノイズ遮断部は、カウンタから送信してくる入力信号のいずれか一つをリセット信号／ＲＥＳＥＴに応答して入力し、反転して出力する入力部１３１_１と、入力部１３１_１の出力を反転されたリセット信号／ＲＥＳＥＴに同期させて出力するＤ型フリップフロップ１３１_２と、入力部１３１_１の出力とフリップフロップ１３１_２の出力が入力されて第１出力信号ＨＨを出力するナンドゲートＮＤ１と、入力部１３１_１の出力とフリップフロップ１３１_２の出力が入力されて第２出力信号ＨＨを出力する排他的論理和ゲートＥＸ−ＯＲ１を備える。
【００４３】
図８は、図５に示す選択回路を示す回路図である。
【００４４】
図８に示すように、選択回路は、第２入力ＩＮ２と第３入力ＩＮ３が入力されるナンドゲートＮＤ２と、ナンドゲートＮＤ２出力と第１入力ＩＮ１が入力されて周波数信号ｆ１を出力する論理和ゲートＮＯＲ２を備える。よって、ノイズ遮断回路１３０に備えられている４個の選択回路には、それぞれ対応するノイズ遮断部から２個の第１入力及び第２入力が入力され、次の端のノイズ遮断部から一つの出力が第３入力として入力される。
【００４５】
図９Ａと図９Ｂは、図４の出力イネーブル制御部を示す回路図で、それぞれ、立ち上がりデータ出力イネーブル信号ｒｏｕｔｅｎ及び立ち下がりデータ出力イネーブル信号ｆｏｕｔｅｎを出力することになる。
【００４６】
図９Ａに示す第１出力イネーブル制御部２００ａは、ＤＬＬ出力パルス調整部４００から出力される多数の遅延固定クロック信号ＯＥ２０ＤＬＬ〜ＯＥ６０ＤＬＬを動作周波数に応じてグループ化し、選択的に伝達するための多数の伝達回路２１０ａ、２２０ａ、２３０ａと、多数の伝達回路から出力される信号をＣＡＳレーテンシに応答して出力するためのＣＡＳレーテンシ選択回路２４０ａとを備える。
第１伝達回路２１０ａは，周波数信号ｆ１、ｆ２、ｆ３に応じて、それぞれ遅延固定クロック信号ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬを選択的に伝達することになる。
【００４７】
第２伝達回路２２０ａは、周波数信号ｆ１、ｆ２、ｆ３、ｆ４に 応じて、それぞれ遅延固定クロック信号ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬを選択的に伝達することになる。
【００４８】
第３伝達回路２３０ａは、周波数信号ｆ１、ｆ２、ｆ３、ｆ４、ｆ５に 応じて、それぞれ遅延固定クロック信号ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬ、ＯＥ６０ＤＬＬを選択的に伝達することになる。
【００４９】
つまり、周波数信号ｆ１が活性化されている状態の場合、第１伝達回路２１０ａから遅延固定クロック信号ＯＥ４０ＤＬＬが伝達され、第２伝達回路２２０ａから遅延固定クロック信号ＯＥ５０ＤＬＬが伝達され、第３伝達回路２３０ａから遅延固定クロック信号ＯＥ６０ＤＬＬが伝達される。
【００５０】
周波数信号ｆ３が活性化されている状態の場合は、第１伝達回路２１０ａから遅延固定クロック信号ＯＥ２０ＤＬＬが伝達され、第２伝達回路２２０ａから遅延固定クロック信号ＯＥ３０ＤＬＬが伝達され、第３伝達回路２３０ａから遅延固定クロック信号ＯＥ４０ＤＬＬが伝達されるであろう。
【００５１】
第１〜第３伝達回路２１０ａ〜２３０ａから選択的に遅延固定クロック信号がＣＡＳレーテンシ選択回路２４０ａに伝達された状態で、現在メモリ装置にセッティングされたＣＡＳレーテンシに応じて、伝達された遅延固定クロック信号のいずれかの一つが選択的に立ち上がりデータ出力イネーブル信号として出力されることになる。
【００５２】
図９Ｂに示す第２出力イネーブル制御部２００ｂは、第１出力イネーブル制御部２００ａと同様な形態に構成されている。
【００５３】
図１０は、図５のＤＬＬ出力パルス調整部に入力される初期化信号ｏｅ００ｉを発生させる回路図で、同期式メモリ装置に備えられる回路である。メモリ装置がデータを出力させるタイミングを決定するデータ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎを生成するために、内部的に生成する信号である。初期化信号ｏｅ００ｉを基準にして、多数の遅延信号を生成し、生成された遅延信号のいずれか一つがデータ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎとして出力されるものである。
【００５４】
図１１は、図４のＤＬＬ出力パルス調整部を示す回路図である。
図１１に示すように、ＤＬＬ出力パルス調整部４００は、遅延固定ループから出力される遅延固定の信号ｒｃｌｋ_ｄｌｌ、ｆｃｌｋ_ｄｌｌを用いて、所定の時間遅延された多数の内部信号ｒｃｌｋ_ｄｌｌ_ｏｅ１〜ｒｃｌｋ_ｄｌｌ_ｏｅ３、ｆｃｌｋ_ｄｌｌ_ｏｅ１５〜ｆｃｌｋ_ｄｌｌ_ｏｅ３５を生成する。
【００５５】
この後、初期化信号ｏｅ００ｉを多数の内部信号ｒｃｌｋ_ｄｌｌ_ｏｅ１〜ｒｃｌｋ_ｄｌｌ_ｏｅ３、ｆｃｌｋ_ｄｌｌ_ｏｅ１５〜ｆｃｌｋ_ｄｌｌ_ｏｅ３５にそれぞれ同期させて、多数の遅延固定クロック信号ＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬ、ＯＥ１５ＤＬＬ、ＯＥ２５ＤＬＬ、ＯＥ３５ＤＬＬ、ＯＥ４５ＤＬＬを生成する。このとき発生した多数の遅延固定クロック信号ＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬ、ＯＥ１５ＤＬＬ、ＯＥ２５ＤＬＬ、ＯＥ３５ＤＬＬ、ＯＥ４５ＤＬＬのうち、ＣＡＳレーテンシに応答して選択されたクロック信号が、データ出力イネーブル信号として出力されることになる。
【００５６】
図１２は、図５に示す半導体メモリ装置の動作を示す波形図である。
以下、図４〜図１２を参照して、本実施の形態による半導体メモリ装置がデータ出力イネーブル信号を生成する過程を説明する。
【００５７】
まず、周波数検知部１００は、入力されて遅延固定ループから出力される遅延固定クロックｒｃｌｋ_ＤＬＬ、ｆｃｌｋ_ＤＬＬが外部クロック信号ＣＬＫ、／ＣＬＫに比較して、リードしている程度を調査してカウントする。
【００５８】
カウンタ１２０は、外部クロック信号ＣＬＫ、／ＣＬＫの立ち上がり／立ち下がりの回数を、リセット信号が入力されるまでにカウントして、その数に応じて出力信号Ｏ１〜Ｏ５を出力する。
【００５９】
カウンタから出力される出力信号Ｏ１〜Ｏ５は、遅延固定クロックｒｃｌｋ_ＤＬＬ、ｆｃｌｋ_ＤＬＬが外部クロック信号ＣＬＫ、／ＣＬＫに比較してリードしている程度を示す信号である。
【００６０】
４クロック毎に１回ずつ調査を行い、このように調査を行った信号は、ノイズ遮断部に入力される。ノイズ遮断部は、ノイズがカウンタの出力信号に影響を及ぼすことを防止するための回路である。
【００６１】
外部ノイズ等によって、カウンタでカウントする数が継続して動き得る 。例えば、カウンタの数が一つから二つになったり、二つから一つになったりする（このとき、ノイズの程度は、０．５ｔＣＫの範囲をあり得る）場合である。これに鈍く反応せしめるために、カウンタ数が０個あるいは１個であるときは、最初の周波数信号ｆ１を、１個あるいは２個である場合は、第２番目の周波数信号ｆ２を、２個あるいは３個である場合は、第３番目の周波数信号ｆ３を選択するために、ノイズ遮断部が備えられたものである。
【００６２】
５個のノイズ遮断部は、４クロック毎に１回ずつサンプリングした値を２回にわたって調査を行い、一致する場合は、第１出力信号ＨＨを活性化させて出力し、一致しない場合は、第２出力信号ＨＬをそれぞれ活性化させて出力せしめ、外部ノイズによる動きを反映せしめる。
【００６３】
このように作られた周波数信号ｆ１〜ｆ５は、出力イネーブル制御部２００に出力されて、データ出力イネーブル信号の出力タイミングを調節するのに用いられる。
【００６４】
続けて、出力イネーブル制御部２００の動作を察してみると、第１出力イネーブル制御部２００ａは、周波数信号ｆ１〜ｆ５に応じて選択的に多数の遅延固定クロック信号ＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬをＣＡＳレーテンシ選択部２００ａに出力し、ＣＡＳレーテンシ選択部２００ａは、ＣＡＳレーテンシＣＬに応じて、一つの遅延固定クロック信号を選択してデータ出力イネーブル信号ｒｏｕｔｅｎとして出力することになる。
【００６５】
ここで特徴的なことは、従来は、動作周波数に関係なく、内部的に遅延固定クロックＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬの全てを、一応伝達した後、ＣＡＳレーテンシに応じて選択したが、ここでは、動作周波数に応じて遅延固定クロックＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬのうちの一部のみを伝達し、以後にＣＡＳレーテンシに応じて選択するものである。
【００６６】
よって、高周波数で動作するときは、遅延固定クロックＯＥ１０ＤＬＬ、ＯＥ２０ＤＬＬ、ＯＥ３０ＤＬＬ、ＯＥ４０ＤＬＬ、ＯＥ５０ＤＬＬの全てを伝達せず、適切に選択的に伝達するため、高周波数でも安定して正確なタイミングにデータ出力イネーブル信号を出力させることができることになる。
【００６７】
図１２には、クロック信号より遅延固定クロックの方が２クロック程度リードしている状態で、周波数検知部１００が周波数信号ｆ２を活性化させて出力し、且つ、リード指令が実行された後、ＣＡＳレーテンシが５の場合に合せて、遅延固定クロック信号ＯＥ３０ＤＬＬ、ＯＥ３５ＤＬＬがデータ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎとして出力される点が示されている。
【００６８】
データ出力イネーブル信号ｒｏｕｔｅｎ、ｆｏｕｔｅｎに応じて生成される立ち上がりデータ出力タイミング信号Ｒｃｌｋ_ｄｏ、Ｆｃｌｋ_ｄｏに応答して、最終的にメモリ装置はデータを出力させる。
【００６９】
本発明の実施形態及び応用例は、以上説明した通りであるが、当業者にとって、上記したものよりさらに多くの変更が、ここにおける本発明の概念を逸脱することなく可能なことは明白である。
【００７０】
従って、本発明は、請求の範囲の精神をおいて限定されるものではない。
【図面の簡単な説明】
【００７１】
【図１】従来の同期式メモリ装置でリード指令語に対応するデータを出力するための関連ブロックを示すブロック構成図。
【図２】図１のデータ出力制御部を示すブロック構成図。
【図３】図２中のデータ出力制御部の動作を示す波形図。
【図４】本発明の好適な実施の形態による半導体メモリ装置を示すブロック構成図。
【図５】図４中の周波数検知部を示すブロック構成図。
【図６】図５中のカウンタ回路を示す回路図。
【図７】図５中のノイズ遮断部を示す回路図。
【図８】図５中の選択回路を示す回路図。
【図９Ａ】図４の出力イネーブル制御部を示す回路図。
【図９Ｂ】図４の出力イネーブル制御部を示す回路図。
【図１０】図４のＤＬＬ出力パルス調整部に入力される初期化信号を発生させる回路図。
【図１１】図４のＤＬＬ出力パルス調整部を示す回路図。
【図１２】図５に示す半導体メモリ装置の動作を示す波形図。
【符号の説明】
【００７２】
１０  入力バッファ
２０  指令語デコーダ
３０  リード動作タイミング制御部
４０  データ出力制御部
４１  信号生成部
４２  ＤＬＬ出力パルス調整部
４３  信号伝達部
４６  出力イネーブル生成部
５０  データ出力バッファ
７０  遅延固定ループ
８０  メモリコア領域
１００       周波数検知部
１１０       カウンティングリセット制御部
１２０       カウンタ
１３０       ノイズ遮断回路
１３１_１ 入力部
１３１_２ フリップフロップ
２００         出力イネーブル生成部
２００ａ  第１出力イネーブル制御部
２００ｂ  第２出力イネーブル制御部
２１０ａ、２２０ａ、２３０ａ  伝達回路
２４０ａ  ＣＡＳレーテンシ選択回路
３００         データ出力バッファ
４００         ＤＬＬ出力パルス調整部
５００         メモリコア領域
ｆ１〜ｆ５  周波数信号
Ｏ１〜Ｏ５  出力信号
Ｔ１〜Ｔ１６  伝送ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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