(57)【要約】【課題】  ＣＯＢ(Capacitor Over Bitline)構造のメモリセルを有する大容量ＤＲＡＭにおいて、直接周辺回路（センスアンプ、ワードシャント等）の占有面積を縮小する。【解決手段】  メモリアレイに近接して配置した直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ１との接続を、メモリセルの蓄積電極１５と同一の導電膜で構成したパッド層１６を介して電気的に接続することにより、パッド層１６の上部に形成するコンタクトホール２２のアスペクト比を小さくする。【選択図】  図２
2005260254.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
データ線と、
一つの上記ワード線と一つの上記データ線にそれぞれ接続されたメモリセルと、
周辺回路とを含み、
上記メモリセルのそれぞれは、第１ＭＩＳＦＥＴと容量素子とを備え、上記周辺回路は第２ＭＩＳＦＥＴを備える半導体集積回路装置の製造方法であって、
上記メモリセルのための第１部分と上記周辺回路のための第２部分とを備える主面を有する半導体基板を準備する工程と、
上記半導体基板の上記主面上に第１導電層を形成して、上記第１導電層をエッチングし、上記半導体基板の上記第１部分内に一つの上記ワード線と上記第１ＭＩＳＦＥＴのゲート電極として機能する第１導電性ストリップを形成し、上記第１導電層をエッチングし、上記半導体基板の上記第２部分内に上記第２ＭＩＳＦＥＴのゲート電極として機能する第２導電性ストリップを形成する工程と、
上記半導体基板の上記第１部分内に第１半導体領域及び上記第２半導体領域を形成する工程と、
上記第１及び第２導電性ストリップ上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に第２導電層を形成し、上記第２導電層をエッチングし、上記第１部分内に一つの上記データ線として機能する第３導電性ストリップを形成し、上記第２導電層をエッチングし、上記第２部分内に第４導電性ストリップを形成する工程と、
上記第３及び第４導電性ストリップ上に第２絶縁膜を形成する工程と、
上記第２絶縁膜上に第３導電層を形成し、上記第３導電層をエッチングし、上記半導体基板の上記第１部分内に上記容量素子の第１電極を形成する工程と、
上記第１電極上に第４導電層を形成し、上記第４導電層をエッチングし、上記半導体基板の上記第１部分内に上記容量素子の第２電極を形成する工程とを含み、
上記第１及び第２半導体領域は、上記第１導電性ストリップに対して自己整合的に配置され、
上記第１絶縁膜は、上記第１半導体領域上の第１コンタクトホールと上記第２導電性ストリップ上の第２コンタクトホールとを有し、
上記第３導電性ストリップは、上記第１コンタクトホールを介して上記第１半導体領域に電気的に接続され、
上記第４導電性ストリップは、上記第２コンタクトホールを介して上記第２導電性ストリップに電気的に接続され、
上記第２半導体領域に第５導電性ストリップが電気的に接続されることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
上記第１部分内の第６導電性ストリップ上及び上記第２部分内の上記第２絶縁膜上に第３絶縁膜を形成する工程と、
上記第３絶縁膜上に第５導電層を形成し、上記第５導電層をエッチングし、上記第２部分内に第７導電性ストリップを形成する工程とを更に含み、
上記第３絶縁膜は、上記第４導電性ストリップ上の第３コンタクトホールを有し、
上記第７導電性ストリップは、上記第４導電性ストリップに電気的に接続されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、
第３絶縁膜を形成する上記工程は、
上記第１部分内の上記第６導電性ストリップ上及び上記第２部分内の上記第２絶縁膜上に酸化シリコン膜を形成する工程と、
上記酸化シリコン膜上にＢＰＳＧ膜を形成する工程と、
上記ＢＰＳＧ膜の表面を平坦化するために、上記ＢＰＳＧ膜をアニーリングする工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２記載の半導体集積回路装置の製造方法において、
上記第１及び第２部分内の上記半導体基板の表面上にフィールド絶縁膜を形成する工程を更に含み、
上記第２導電性ストリップは、上記フィールド絶縁膜上に延びることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、
上記第３導電性ストリップは、上記第４導電性ストリップと一体であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
上記周辺回路は、センスアンプ回路を備えることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
ワード線と、
データ線と、
一つの上記ワード線と一つの上記データ線にそれぞれ接続されたメモリセルと、
周辺回路とを含み、
上記メモリセルのそれぞれは第１ＭＩＳＦＥＴと容量素子を備え、上記周辺回路は第２ＭＩＳＦＥＴを備える半導体集積回路装置の製造方法であって、
上記メモリセルのための第１部分と上記周辺回路のための第２部分とを備える主面を有する半導体基板を準傭する工程と、
上記半導体基板の上記主面上に第１導電層を形成し、上記半導体基板の上記第１部分内に一つの上記ワード線と上記第１ＭＩＳＦＥＴのゲート電極として機能する第１導電性ストリップを形成するために上記第１導電層をエッチングし、上記半導体基板の上記第２部分内に上記第２ＭＩＳＦＥＴのゲート電極として機能する第２導電性ストリップを形成するために上記第１導電層をエッチングする工程と、
上記半導体基板の上記第１部分内に第１半導体領域と上記第２半導体領域とを形成する工程と、
上記半導体基板の上記第１及び第２部分内の上記第１及び第２導電性ストリップ上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に第２導電層を形成し、上記第１部分内に一つの上記データ線として機能する第３導電性ストリップを形成するために上記第２導電層をエッチングし、上記第２部分内に第４導電性ストリップを形成するために上記第２導電層をエッチングする工程と、
上記第３及び第４導電性ストリップ上に第２絶縁膜を形成する工程と、
上記第２絶縁膜上に第３導電層を形成し、上記半導体基板の上記第１部分内に上記容量素子の第１電極を形成するために上記第３導電層をエッチングする工程と、
上記第１電極上に第４導電層を形成し、上記半導体基板の上記第１部分内に上記容量素子の第２電極を形成するために上記第４導電層をエッチングする工程と、
上記第１部分内の第６導電性ストリップと上記第２部分内の上記第２絶縁膜上に第３絶縁膜を形成する工程と、
上記第３絶縁膜上に第５導電層を形成し、上記第２部分内に第７導電性ストリップを形成するために上記第５導電層をエッチングする工程とを含み、
上記第１及び第２半導体領域は、上記第１導電性ストリップに対して自己整合的に配置され、
上記第３導電性ストリップは、上記第１コンタクトホールを介して上記第１半導体領域に電気的に接続され、
上記第４導電性ストリップは、上記第２コンタクトホールを介して上記第２導電性ストリップに電気的に接続され、
上記第２半導体領域に第５導電性ストリップが電気的に接続され、
上記第７導電性ストリップは、上記第４導電性ストリップに電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、
上記第３絶縁膜を形成する工程は、
上記第１部分内の上記第６導電性ストリップ上及び上記第２部分内の上記第２絶縁膜上に酸化シリコン膜を形成する工程と、
上記酸化シリコン膜上にＢＰＳＧ膜を形成する工程と、
上記ＢＰＳＧ膜の表面を平坦化するために、上記ＢＰＳＧ膜をアニーリングする工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、
上記第３導電性ストリップは、上記第４導電性ストリップと一体であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、
上記周辺回路は、センスアンプ回路を備えることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、特に、ＤＲＡＭ(Dynamic Random Access Memory)を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の大容量ＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積電荷量（Ｃs)の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置するスタック構造を採用している。
【０００３】
上記スタック構造のメモリセルのなかでも、情報蓄積用容量素子をビット線の上方に配置するキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;ＣＯＢ）構造のメモリセルは、蓄積電極（ストレージノード）と、ビット線をメモリセル選択用ＭＩＳＦＥＴに接続する接続孔との合わせ余裕が不要であることから、情報蓄積用容量素子を形成する際に蓄積電極の平面寸法を大きくすることができる、ビット線が情報蓄積用容量素子によりシールドされるので高い信号対雑音（Ｓ／Ｎ）比を得ることができる、などの特長を備えている。
【０００４】
上記ＣＯＢ構造のメモリセルとしては、例えば半導体基板の主面上に堆積した第１導電膜（多結晶シリコン膜またはポリサイド膜）でメモリセル選択用ＭＩＳＦＥＴのゲート電極および第１ワード線を形成し、この第１導電膜の上層に堆積した第２導電膜（多結晶シリコン膜またはポリサイド膜）でビット線を形成し、この第２導電膜の上層に堆積した第３導電膜（多結晶シリコン膜）で情報蓄積用容量素子の蓄積電極を形成し、この第３導電膜の上層に堆積した第４導電膜（多結晶シリコン膜）で情報蓄積用容量素子のプレート電極を形成し、この第４導電膜の上層に堆積した第５導電膜（Ａｌ合金膜またはタングステン膜）で第２ワード線や共通ソース線などの配線を形成する構成が考えられる。この場合、上記第４導電膜と第５導電膜との間の層間絶縁膜にはＢＰＳＧ(Boro-Phospho Silicate Glass)膜などが用いられ、第５導電膜で形成される配線の断線を防止するためにリフローなどの平坦化処理が施される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭは、多数のメモリセルをマトリクス状に配置したメモリアレイとその周囲に配置される周辺回路とで構成される。以下、ＤＲＡＭの周辺回路のうち、メモリアレイに近接して配置される周辺回路（センスアンプ、ワードシャント、サブワードデコーダ・ドライバ、メインワードデコーダ・ドライバ、カラムデコーダ・ドライバなど）を他の周辺回路（入出力バッファなど）と区別して直接周辺回路という。
【０００６】
本発明者が検討したところによると、前記ＣＯＢ構造のメモリセルを６４乃至２５６メガビット〔Mbit〕の大容量ＤＲＡＭに適用しようとすると、上記した直接周辺回路の占有面積が増加し、ひいては半導体チップの面積が増加してしまうという問題が生ずる。
【０００７】
すなわち、ＣＯＢ構造のメモリセルは、ビット線の上方に情報蓄積用容量素子を形成するので、メモリアレイの標高（半導体基板の表面からの高さ）が周辺回路に比べて高くなる。そのため、このような標高差のある領域に、例えば第５導電膜を使ってメモリアレイ領域から直接周辺回路領域に連続的に配線を形成すると、配線が断線する可能性が大きくなる。そこで、配線の下の層間絶縁膜をＢＰＳＧ膜などで構成し、これをリフローすることによってメモリアレイと直接周辺回路との標高差を緩和する必要がある。
【０００８】
ところが、ＢＰＳＧ膜のリフローによる平坦化技術を用いると、標高の高いメモリアレイの間に位置した直接周辺回路において層間絶縁膜の膜厚が大きくなる。その結果、メモリアレイに近接して配置される直接周辺回路では、他の周辺回路に比べて層間絶縁膜に開孔されるコンタクトホールのアスペクト比が大きくなり、コンタクトホールの加工精度やコンタクトホール内での配線の接続信頼性が低下する。
【０００９】
このような不具合を回避するためには、メモリアレイと直接周辺回路との間に段差緩衝領域（ＭＩＳＦＥＴなどの半導体素子を形成しない領域）を設け、直接周辺回路をメモリセルから充分に離間させることによって、直接周辺回路のコンタクトホールのアスペクト比を他の周辺回路のそれとほぼ同じにしてやることが考えられる。
【００１０】
ところが、メモリアレイの周辺に段差緩衝領域を設けると、その分、直接周辺回路の実効的な占有面積が増加してしまうことになる。特に、大容量ＤＲＡＭの場合は、高速化や低消費電力化のためにメモリアレイを多数の小ブロックに分割するため、ブロックの分割数に比例してセンスアンプなどの直接周辺回路の数も多くなる。そのため、直接周辺回路の面積が増加すると、半導体チップの面積増加に大きな影響を及ぼすことになる。
【００１１】
本発明の目的は、ＣＯＢ構造のメモリセルを有するＤＲＡＭにおいて、メモリアレイに近接して配置される直接周辺回路の占有面積を縮小することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ワード線と、データ線と、一つの前記ワード線と一つの前記データ線にそれぞれ接続されたメモリセルと、周辺回路とを含み、前記メモリセルのそれぞれは、第１ＭＩＳＦＥＴと容量素子とを備え、前記周辺回路は第２ＭＩＳＦＥＴを備える半導体集積回路装置の製造方法であって、前記メモリセルのための第１部分と前記周辺回路のための第２部分とを備える主面を有する半導体基板を準備する工程と、前記半導体基板の前記主面上に第１導電層を形成して、前記第１導電層をエッチングし、前記半導体基板の前記第１部分内に一つの前記ワード線と前記第１ＭＩＳＦＥＴのゲート電極として機能する第１導電性ストリップを形成し、前記第１導電層をエッチングし、前記半導体基板の前記第２部分内に前記第２ＭＩＳＦＥＴのゲート電極として機能する第２導電性ストリップを形成する工程と、前記半導体基板の前記第１部分内に第１半導体領域及び前記第２半導体領域を形成する工程と、前記第１及び第２導電性ストリップ上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２導電層を形成し、前記第２導電層をエッチングし、前記第１部分内に一つの前記データ線として機能する第３導電性ストリップを形成し、前記第２導電層をエッチングし、前記第２部分内に第４導電性ストリップを形成する工程と、前記第３及び第４導電性ストリップ上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第３導電層を形成し、前記第３導電層をエッチングし、前記半導体基板の前記第１部分内に前記容量素子の第１電極を形成する工程と、前記第１電極上に第４導電層を形成し、前記第４導電層をエッチングし、前記半導体基板の前記第１部分内に前記容量素子の第２電極を形成する工程とを含み、前記第１及び第２半導体領域は、前記第１導電性ストリップに対して自己整合的に配置され、前記第１絶縁膜は、前記第１半導体領域上の第１コンタクトホールと前記第２導電性ストリップ上の第２コンタクトホールとを有し、前記第３導電性ストリップは、前記第１コンタクトホールを介して前記第１半導体領域に電気的に接続され、前記第４導電性ストリップは、前記第２コンタクトホールを介して前記第２導電性ストリップに電気的に接続され、前記第２半導体領域に第５導電性ストリップが電気的に接続されているものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＣＯＢ構造のメモリセルを有するＤＲＡＭにおいて、メモリアレイに近接して配置される直接周辺回路の占有面積を縮小することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図５は、本実施の形態のＤＲＡＭのメモリアレイおよび直接周辺回路（センスアンプ）の一部を示す回路図である。
【００１９】
図５に示すように、本実施の形態のＤＲＡＭのメモリアレイは、一例として４つのメモリマットＭＭ（ＭＭ１〜ＭＭ４)をセンスアンプＳＡを挟んでその両側に２つずつ直列に配置している。メモリマットＭＭのそれぞれは、複数対のビット線（ＢＬ，バーＢＬ）と、例えば２５６本のワード線ＷＬ（第１ワード線ＷＬ１のみ図示）と、一対のｎチャネル型ＭＩＳＦＥＴＱｓによりラッチ回路を構成したセンスアンプＮＳＡとを備えている。センスアンプＳＡは、プリチャージ回路と、一対のｐチャネル型ＭＩＳＦＥＴで構成されたセンスアンプＰＳＡと、Ｉ／ＯスイッチＭＩＳＦＥＴとで構成されている。
【００２０】
ワード線ＷＬのそれぞれには多数のメモリセルＭＣ（メモリセルＭＣ１のみ図示）が接続されている。メモリセルＭＣは、ｎチャネル型で構成された１個のメモリセル選択用ＭＩＳＦＥＴＱｔと１ビットの情報（“１”または“０”）を記憶する情報蓄積用容量素子Ｃとで構成されている。一例として、メモリセルＭＣ１に書込まれたデータの読出しは、次のように行われる。
【００２１】
図５および図６に示すように、ビット線（ＢＬ，バーＢＬ）のプリチャージ時にはＳ１〜Ｓ４をすべて‘Ｈ'にして４つのメモリマットＭＭ１〜ＭＭ４のすべてのビット線（ＢＬ，バーＢＬ）対をＨＶＣにプリチャージする。アクティブ時にはバーＰＣを‘Ｌ'にしてプリチャージを終了し、続いてＳ１〜Ｓ４を‘Ｌ'にして各メモリマットＭＭ１〜ＭＭ４毎にビット線（ＢＬ，バーＢＬ）を分離する。その後、メモリマットＭＭ１のメモリセルＭＣ１が選択され、ビット線（ＢＬ，バーＢＬ）に対データ（Ｄ１１,バーＤ１１）の信号電圧が現れる。
【００２２】
次に、共通ソース線ＰＮ１を‘Ｌ'にして信号（Ｄ１１,バーＤ１１)を増幅した後、Ｓ１,Ｓ２を‘Ｈ'にして共通ソース線ＰＮ２を‘Ｌ'にする。ここで信号を充分に増幅することにより、ビット線容量が増加した場合でも誤動作を防ぐことができる。Ｓ１,Ｓ２を‘Ｈ'にするのに先立ってＹＳを‘Ｈ'にしておくことにより、Ｓ２を‘Ｈ'にすると同時にＳｉｏに信号電圧が現れ、ワードシャント部ＷＣに配置した電圧−電流アンプによりＲＯに信号電流が取り出される。その後、ＰＰが‘Ｈ'になることにより、ビット線の‘Ｈ'レベルが電源電位まで回復する。
【００２３】
図１は、上記メモリセルＭＣ１およびこれに隣接して配置されたセンスアンプＮＳＡの一部（一対のｎチャネル型ＭＩＳＦＥＴＱｓの一方）のレイアウトを示す平面図、図２の左側は図１のＡ−Ａ'線における断面図、同じく右側はＢ−Ｂ'線における断面図である。
【００２４】
図１および図２に示すように、ｐ−型シリコン単結晶からなる半導体基板（半導体チップ）１の主面には、ｐ型ウエル２が形成され、このｐ型ウエル２の非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜３が形成されている。メモリセルＭＣ１のメモリセル選択用ＭＩＳＦＥＴＱｔおよびセンスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓは、このフィールド絶縁膜３で囲まれたｐ型ウエル２の活性領域の主面に形成されている。
【００２５】
上記メモリセル選択用ＭＩＳＦＥＴＱｔおよびｎチャネル型ＭＩＳＦＥＴＱｓのそれぞれは、ゲート絶縁膜４、ゲート電極５および一対のｎ型半導体領域６（ソース領域、ドレイン領域）で構成されている。メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極５は、ワード線ＷＬ１と一体に構成されている。ゲート電極５（後述する第１ワード線、第２ワード線のうちの第１ワード線ＷＬ１)は、第１導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。なお、ゲート電極５（第１ワード線ＷＬ１)は、多結晶シリコン膜の上にＷＳｉＸ、ＭｏＳｉＸ、ＴｉＳｉＸ、ＴａＳｉＸなどの高融点金属シリサイド膜を積層したポリサイド膜で構成してもよい。
【００２６】
上記ゲート電極５の上部には、絶縁膜７が形成されている。この絶縁膜７は、例えば酸化シリコン膜で構成されている。また、ゲート電極５のゲート長方向の側壁には、サイドウォールスペーサ８が形成されている。このサイドウォールスペーサ８は、例えば酸化シリコン膜で構成されている。
【００２７】
上記絶縁膜７およびサイドウォールスペーサ８の上層には、酸化シリコン膜で構成された絶縁膜９を介して一対のビット線（ＢＬ，バーＢＬ）が形成されている。ビット線（ＢＬ）は、前記ゲート絶縁膜４と同一層の絶縁膜に開孔されたコンタクトホール１０を通じてメモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ型半導体領域６に接続されている。また、ビット線（バーＢＬ）は、ゲート絶縁膜４と同一層の絶縁膜に開孔されたコンタクトホール１０を通じてｎチャネル型ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域６に接続されている。
【００２８】
上記ビット線（ＢＬ，バーＢＬ）は、第２導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。なお、ビット線（ＢＬ，バーＢＬ）は、多結晶シリコン膜の上に高融点金属シリサイド膜を積層したポリサイド膜で構成してもよい。
【００２９】
上記ビット線（ＢＬ，バーＢＬ）の上部には、絶縁膜１１が形成されている。また、ビット線（ＢＬ，バーＢＬ）の側壁には、サイドウォールスペーサ１２が形成されている。絶縁膜１１およびサイドウォールスペーサ１２は、例えば酸化シリコン膜で構成されている。
【００３０】
上記絶縁膜１１およびサイドウォールスペーサ１２の上層には、酸化シリコン膜で構成された絶縁膜１３を介して情報蓄積用容量素子Ｃの蓄積電極１５およびパッド層１６が形成されている。蓄積電極１５は、絶縁膜１３，９およびゲート絶縁膜４と同一層の絶縁膜に開孔されたコンタクトホール１７を通じてメモリセル選択用ＭＩＳＦＥＴＱｔの他方のｎ型半導体領域６に接続されている。また、パッド層１６は、絶縁膜１３，９およびゲート絶縁膜４と同一層の絶縁膜に開孔されたコンタクトホール１７を通じてｎチャネル型ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域６に接続されている。蓄積電極１５およびパッド層１６は、第３導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。
【００３１】
上記情報蓄積用容量素子Ｃの蓄積電極１５の上部には、絶縁膜１８を介して情報蓄積用容量素子Ｃのプレート電極１９が形成されている。この絶縁膜１８は、例えば窒化シリコン膜と酸化シリコン膜との積層膜で構成され、情報蓄積用容量素子Ｃの誘電体膜を構成している。プレート電極１９は、第４導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。絶縁膜１８およびプレート電極１９は、メモリセルＭＣ１の上部全域を覆うように形成されているが、ｎチャネル型ＭＩＳＦＥＴＱｓの上部には形成されていない。
【００３２】
上記プレート電極１９の上層には、層間絶縁膜２１を介して共通ソース線ＰＮ１が配置されている。共通ソース線ＰＮ１は、層間絶縁膜２１に開孔されたコンタクトホール２２を通じて前記パッド層１６に接続されている。すなわち、共通ソース線ＰＮ１は、パッド層１６を介してｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６に接続されている。
【００３３】
上記共通ソース線ＰＮ１は、第５導電膜で形成され、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜で構成されている。バリアメタルは、例えばＴｉＷで構成され、アルミニウム合金は、例えばＣｕおよびＳｉを添加したアルミニウムで構成されている。層間絶縁膜２１は、例えばＣＶＤ法で形成された酸化シリコン膜およびＢＰＳＧ膜で構成されている。
【００３４】
図１には示されていないが、メモリセルＭＣの上部には上記第５導電膜で第２ワード線ＷＬ１',ＷＬ２'...が形成されている。第２ワード線ＷＬ１',ＷＬ２'...は第１ワード線ＷＬ１,ＷＬ２...と同一方向に延在し、所定の領域で第１ワード線ＷＬ１,ＷＬ２...と電気的に接続されている。また、共通ソース線ＰＮ１および第２ワード線ＷＬ１',ＷＬ２'...の上層には、半導体チップ１の表面を保護するファイナルパッシベーション膜（図示せず）が形成されている。
【００３５】
このように、本実施の形態のＤＲＡＭのメモリセルＭＣ１は、蓄積電極１５とプレート電極１９とそれらの間に設けた絶縁膜１８とで情報蓄積用容量素子Ｃを形成し、この情報蓄積用容量素子Ｃをビット線ＢＬの上方に配置したＣＯＢ構造で構成されている。
【００３６】
本実施の形態のＤＲＡＭのメモリマット（ＭＭ１〜ＭＭ４)の他の一部（メモリセルのみからなる部分）のレイアウトを図３および図４に示す。図４の右側は図３のＣ−Ｃ'線における断面図、同じく左側はＤ−Ｄ'線における断面図である。
【００３７】
次に、前記図１および図２に示したメモリセルＭＣ１およびｎチャネル型ＭＩＳＦＥＴＱｓの製造方法の一例を図７〜図１５を用いて説明する。
【００３８】
まず、半導体基板１の主面に周知の方法でｐ形ウエル２、フィールド絶縁膜３およびゲート絶縁膜４を順次形成する（図７）。次に、半導体基板１上に多結晶シリコン膜（第１導電膜）および絶縁膜（酸化シリコン膜）７を順次堆積し、フォトレジストをマスクにして絶縁膜７および多結晶シリコン膜をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極５（ワード線ＷＬ１)およびｎチャネル型ＭＩＳＦＥＴＱｓのゲート電極５を形成する。
【００３９】
次に、上記絶縁膜７およびゲート電極５のエッチングに用いたフォトレジストをマスクにして半導体基板１にＰ（リン）をイオン注入し、メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース領域、ドレイン領域）６およびｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソース領域、ドレイン領域）６を、絶縁膜７およびゲート電極５に対して自己整合で形成する。その後、半導体基板１に堆積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法でエッチングすることによって、ゲート電極５の側壁にサイドウォールスペーサ８を形成する（図８）。なお、このサイドウォールスペーサ８を形成した後、半導体基板１に前記Ｐよりも高濃度にＡｓをイオン注入することにより、ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域をＬＤＤ(Lightly Doped Drain)構造としてもよい。
【００４０】
図８および前記図１、図２に示したように、本実施の形態のＤＲＡＭは、ゲート絶縁膜４と同一層の絶縁膜に開孔したコンタクトホール１４を通じて、ｎチャネル型ＭＩＳＦＥＴＱｓのゲート電極５をメモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ型半導体領域６にダイレクトに接続する。すなわち、ゲート電極５用の多結晶シリコン膜を堆積する工程に先立ってゲート絶縁膜４と同一層の絶縁膜にコンタクトホール１４を形成しておき、その後、多結晶シリコン膜（第１導電膜）を堆積することにより、ｎチャネル型ＭＩＳＦＥＴＱｓのゲート電極５とメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域６とを他の導電層を介さずにダイレクトに接続する。
【００４１】
次に、半導体基板１上に絶縁膜（酸化シリコン膜）９を堆積し、フォトレジストをマスクにして絶縁膜９および絶縁膜（ゲート絶縁膜４と同一層の絶縁膜）をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ型半導体領域６の上およびｎチャネル型ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域６の上にそれぞれコンタクトホール１０を形成する（図９）。
【００４２】
次に、半導体基板１上に多結晶シリコン膜（第２導電膜）および絶縁膜（酸化シリコン膜）１１を順次堆積し、フォトレジストをマスクにして絶縁膜１１および多結晶シリコン膜をエッチングすることにより、ビット線（ＢＬ，バーＢＬ）を形成する。ビット線（ＢＬ）は、前記コンタクトホール１０を通じてメモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ型半導体領域６に接続され、ビット線（バーＢＬ）は、コンタクトホール１０を通じてｎチャネル型ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域６に接続される。その後、半導体基板１に堆積した酸化シリコン膜をＲＩＥ法でエッチングすることによって、ビット線（ＢＬ，バーＢＬ）の側壁にサイドウォールスペーサ１２を形成する（図１０）。
【００４３】
次に、半導体基板１上に絶縁膜（酸化シリコン膜）１３を堆積し、フォトレジストをマスクにして絶縁膜１３，９および絶縁膜（ゲート絶縁膜４と同一層の絶縁膜）をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔの他方のｎ型半導体領域６の上およびｎチャネル型ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域６の上にそれぞれコンタクトホール１７を形成する（図１１）。
【００４４】
次に、半導体基板１上に多結晶シリコン膜（第３導電膜）を堆積し、フォトレジストをマスクにしてこの多結晶シリコン膜をエッチングすることにより、蓄積電極１５およびパッド層１６を形成する。蓄積電極１５は、コンタクトホール１７を通じてメモリセル選択用ＭＩＳＦＥＴＱｔの他方のｎ型半導体領域６に接続され、パッド層１６は、コンタクトホール１７を通じてｎチャネル型ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域６に接続される（図１２）。
【００４５】
次に、半導体基板１上に窒化シリコン膜および酸化シリコン膜を順次堆積し、情報蓄積用容量素子Ｃの誘電体膜を構成する絶縁膜１８を形成する。次に、フォトレジストをマスクにしてこの絶縁膜１８をエッチングすることにより、センスアンプＮＳＡを形成する領域の絶縁膜１８を選択的に除去する（図１３）。
【００４６】
次に、半導体基板１上に多結晶シリコン膜（第４導電膜）を堆積し、フォトレジストをマスクにしてセンスアンプＮＳＡを形成する領域の多結晶シリコン膜をエッチングすることにより情報蓄積用容量素子Ｃのプレート電極１９を形成する（図１４）。
【００４７】
次に、半導体基板１上に層間絶縁膜２１を堆積し、フォトレジストをマスクにしたエッチングで前記パッド層１６の上の層間絶縁膜２１にコンタクトホール２２を形成する（図１５）。層間絶縁膜２１は、ＣＶＤ法で堆積した膜厚２００〜３００nm程度の酸化シリコン膜と膜厚５００〜６００nm程度のＢＰＳＧ膜との積層膜で構成し、ＢＰＳＧ膜は窒素ガス雰囲気中、９００〜９５０℃の温度でリフローしてその表面を平坦化する。なお、本実施の形態では、パッド層１６と共通ソース線ＰＮ１との接触抵抗を下げるためにパッド層１６の上にコンタクトホール２２を２個形成するが、コンタクトホール２２の数は１個でもあるいは３個以上でもよい。
【００４８】
その後、層間絶縁膜２１上に堆積した第５導電膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜）をエッチングして共通ソース線ＰＮ１および第２ワード線ＷＬ１',ＷＬ２'...を形成することにより、前記図１および図２に示したメモリセルＭＣ１およびｎチャネル型ＭＩＳＦＥＴＱｓが完成する。
【００４９】
このように、本実施の形態のＤＲＡＭは、メモリセルＭＣ１に隣接するセンスアンプＮＳＡを構成する一対のｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６と共通ソース線ＰＮ１とを、メモリセルＭＣ１の蓄積電極１５と同じ第３層目の導電膜で形成したパッド層１６を介して電気的に接続する。
【００５０】
この構成により、パッド層１６の上の層間絶縁膜２１に開孔するコンタクトホール２２のアスペクト比をこのパッド層１６がない場合に比べて小さくすることができ、コンタクトホール２２の加工精度やコンタクトホール２２内での共通ソース線ＰＮ１の接続信頼性を向上させることができるので、メモリセルＭＣ１とセンスアンプＮＳＡとの間に段差緩衝領域を設ける必要がなくなる。
【００５１】
また、この構成により、センスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓをメモリセルＭＣ１のメモリセル選択用ＭＩＳＦＥＴＱｔと略同一形状、略同一寸法で形成することができる。すなわち、メモリセルＭＣ約２ビット分の面積で一対のｎチャネル型ＭＩＳＦＥＴＱｓによりラッチ回路を構成したセンスアンプＮＳＡを形成することができる。
【００５２】
これにより、センスアンプＮＳＡの実効的な占有面積を小さくすることができるので、半導体チップ１の面積を縮小することができ、ウエハ１枚あたりのチップ取得数を増やすことができる。
【００５３】
なお、上記の製造方法では、センスアンプＮＳＡを形成する領域の絶縁膜１８（情報蓄積用容量素子Ｃの誘電体膜）を選択的に除去した（図１３参照）が、図１６に示すように、センスアンプＮＳＡを形成する領域に絶縁膜１８を残しておいてもよい。この場合は、層間絶縁膜２１と絶縁膜１８とを同一のマスクでエッチングしてコンタクトホール２２を形成すればよいので、絶縁膜１８のみをエッチングする工程が不要となり、ＤＲＡＭの製造工程を減らすことができる。
【００５４】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６と共通ソース線ＰＮ１との間にメモリセルＭＣ１の蓄積電極１５と同じ第３層目の導電膜で形成したパッド層１６を介在させるが、図１７に示すように、このパッド層１６の上にメモリセルＭＣ１のプレート電極１９と同じ第４導電膜で形成した第２のパッド層２０を設け、これら２層のパッド層１６，２０を介してｎ型半導体領域６と共通ソース線ＰＮ１とを接続してもよい。この場合は、パッド層１６の上の絶縁膜１８を除去してパッド層１６の上に直接パッド層２０を接続すればよい。この構成によれば、パッド層２０の上の層間絶縁膜２１に開孔するコンタクトホール２２のアスペクト比をさらに小さくすることができるので、コンタクトホール２２の加工精度やコンタクトホール２２内での共通ソース線ＰＮ１の接続信頼性をさらに向上させることができる。
【００５５】
本実施の形態の製造方法と組み合わせて有効なメモリマット（ＭＭ１〜ＭＭ４)内のゲート電極５とビット線（ＢＬ）との接続構造の一例を図１８および図１９を用いて説明する。
【００５６】
まず、前記図９に示す工程の後、ビット線（ＢＬ）と接続すべきゲート電極５上の絶縁膜７，９を選択的に除去してコンタクトホール３０を形成する（図１８）。次に、半導体基板１上に多結晶シリコン膜（第２導電膜）および絶縁膜（酸化シリコン膜）１１を順次堆積し、これらをエッチングしてビット線（ＢＬ）を形成することにより、コンタクトホール３０を通じてビット線（ＢＬ）とゲート電極５とを接続する（図１９）。
【００５７】
また、本実施の形態の製造方法と組み合わせて有効なメモリマット（ＭＭ１〜ＭＭ４)内のゲート電極５とパッド層１６との接続構造の一例を図２０および図２１を用いて説明する。
【００５８】
まず、前記図１１に示す工程の後、パッド層１６と接続すべきゲート電極５上の絶縁膜７，９を選択的に除去してコンタクトホール３１を形成する（図２０）。次に、半導体基板１上に多結晶シリコン膜（第３導電膜）を堆積し、これをエッチングしてパッド層１６を形成することにより、コンタクトホール３１を通じてパッド層１６とゲート電極５とを接続する。その後、蓄積電極１５およびパッド層１６の上に情報蓄積用容量素子Ｃの誘電体膜となる絶縁膜１８を形成する（図２１）。
【００５９】
図２２は、本実施の形態の製造方法により形成された直接周辺回路以外の周辺回路の一例である周辺制御回路（ＣＭＯＳインバータ）を示す要部断面図である。
【００６０】
ＣＭＯＳインバータは、ｐ型ウエル２の主面に形成されたｎチャネル型ＭＩＳＦＥＴＱｎとｎ型ウエル２３の主面に形成されたｐチャネル型ＭＩＳＦＥＴＱｐとで構成される。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極５は第１導電膜で構成され、前記メモリセルＭＣ１のメモリセル選択用ＭＩＳＦＥＴＱｔおよびセンスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓのそれぞれのゲート電極５を形成する工程で同時に形成される。
【００６１】
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域６およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導体領域２４のそれぞれには、層間絶縁膜２１に開孔したコンタクトホール２５を通じて配線２６が接続される。コンタクトホール２５は、前記センスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓのパッド層１６の上の層間絶縁膜２１にコンタクトホール２２を形成する工程で同時に開孔される。また、配線２６は前記共通ソース線ＰＮ１と同じ第５導電膜で構成され、共通ソース線ＰＮ１を形成する工程で同時に形成される。このように、直接周辺回路以外の周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース領域、ドレイン領域には、第５導電膜が直接接続されている。
【００６２】
本実施の形態のＤＲＡＭは、メモリセルＭＣ１に隣接するセンスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ１とをパッド層１６を介して接続する。そのため、パッド層１６の上の層間絶縁膜２１に開孔されるコンタクトホール２２のアスペクト比を、上記ＣＭＯＳインバータのような標高の低い周辺回路領域の層間絶縁膜２１に開孔されるコンタクトホール２５のアスペクト比とほぼ等しくすることができる。
【００６３】
図２３は、本実施の形態のＤＲＡＭを用いて構成したワークステーションシステムの一例を示すブロック図である。
【００６４】
このワークステーションシステムは、メインメモリのＤＲＡＭおよび拡張ＲＡＭを本実施の形態の高密度ＤＲＡＭで構成している。この構成により、小面積の実装領域に大容量のメモリを搭載したワークステーションシステムが得られる。
【００６５】
（実施の形態２）
図２４は、本実施の形態のＤＲＡＭのメモリアレイおよび直接周辺回路（ワードシャント部）の一部を示す断面図である。
【００６６】
大容量ＤＲＡＭは、多結晶シリコン膜で構成したワード線（ＷＬ）の配線遅延を少なくするために、Ａｌ合金のような低抵抗金属配線を用いてワード線（ＷＬ）を裏打ち（シャント）する。その際、本実施の形態のＤＲＡＭは、メモリセルの蓄積電極１５と同じ第３導電膜で形成したパッド層３２を介してシャント用の配線３４（共通ソース線ＰＮ1 と同じ第５導電膜で構成した配線）とワード線（ＷＬ、第１導電膜）とを接続する。
【００６７】
上記パッド層３２を介してシャント用の配線３４とワード線（ＷＬ）とを接続するには、前記図１１に示す工程の後、図２５に示すように、配線３４と接続すべきワード線（ＷＬ）上の絶縁膜７，９を選択的に除去してコンタクトホール３５を形成する。次に、半導体基板１上に第３導電膜（多結晶シリコン膜）を堆積し、この第３導電膜をエッチングしてパッド層３２を形成することにより、コンタクトホール３５を通じてパッド層３２とワード線（ＷＬ）とを接続する。
【００６８】
次に、半導体基板１上に情報蓄積用容量素子Ｃの誘電体膜となる絶縁膜１８および第４導電膜（多結晶シリコン膜）を順次堆積し、この第４導電膜をエッチングしてメモリセルのプレート電極１９を形成する。次に、半導体基板１上に層間絶縁膜２１を堆積し、この層間絶縁膜２１をエッチングしてコンタクトホール３５を形成した後、層間絶縁膜２１上に堆積した第５導電膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜）をエッチングして配線３４を形成する。
【００６９】
本実施の形態によれば、層間絶縁膜２１に開孔するコンタクトホール３３のアスペクト比を小さくすることができるので、メモリセルＭＣとワードシャント部との間に段差緩衝領域を設ける必要がなくなる。これにより、ワードシャント部の実効的な占有面積を小さくすることができるので、半導体チップ１の面積を縮小することができ、ウエハ１枚あたりのチップ取得数を増やすことができる。なお、ここでワードシャント部に形成されるｎチャネル型ＭＩＳＦＥＴＱｎはダミーのＭＩＳＦＥＴであり、トランジスタとしての動作は行わない。
【００７０】
（実施の形態３）
図２６は、本実施の形態のＤＲＡＭのメモリアレイおよび直接周辺回路（センスアンプ）の一部を示す回路図、図２７は、図２６に示すセンスアンプの読出し時のタイミングチャートである。
【００７１】
本実施の形態のＤＲＡＭのメモリマットＭＭは、第１のビット線である一対のセグメントビット線（あるいはサブビット線）（ＳＢＬ，バーＳＢＬ）と、第２のビット線である一対のグローバルビット線（あるいはメインビット線）（ＧＢＬ，バーＧＢＬ）と、一対のｎチャネル型ＭＩＳＦＥＴＱｓでラッチ回路を構成したセンスアンプＮＳＡとを備えている。
【００７２】
メモリセルＭＣに書き込まれたデータは、読出し時にセグメントビット線（ＳＢＬ，バーＳＢＬ）に伝達され、センスアンプＮＳＡでプリセンスされた後、グローバルビット線（ＧＢＬ，バーＧＢＬ）に伝達され、メインアンプＭＡ（主センスアンプに相当）により増幅される。
【００７３】
上記セグメントビット線（ＳＢＬ，バーＳＢＬ）は第２導電膜（多結晶シリコン膜）で構成され、グローバルビット線（ＧＢＬ，バーＧＢＬ）は第５導電膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜）で構成されている。
【００７４】
本実施の形態のＤＲＡＭは、上記セグメントビット線（ＳＢＬ，バーＳＢＬ）とグローバルビット線（ＧＢＬ，バーＧＢＬ）とを接続するｎチャネル型ＭＩＳＦＥＴＱｗとグローバルビット線（ＧＢＬ，バーＧＢＬ）とを、メモリセルＭＣの蓄積電極と同じ第３導電膜で構成したパッド層を介して接続する。この構成により、パッド層の上の層間絶縁膜に開孔するコンタクトホールのアスペクト比を小さくすることができるので、メモリセルＭＣとセンスアンプＮＳＡとの間に段差緩衝領域を設ける必要がなくなる。また、センスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓ、セグメントビット線（ＳＢＬ，バーＳＢＬ）とグローバルビット線（ＧＢＬ，バーＧＢＬ）とを接続するｎチャネル型ＭＩＳＦＥＴＱｗ、セグメントビット線（ＳＢＬ，バーＳＢＬ）をプリチャージするためのｎチャネル型ＭＩＳＦＥＴＱｐのそれぞれをメモリセル選択用ＭＩＳＦＥＴＱｔと略同一形状、略同一寸法で形成することができる。これにより、センスアンプＮＳＡの実効的な占有面積を小さくすることができるので、半導体チップ１の面積を縮小することができ、ウエハ１枚あたりのチップ取得数を増やすことができる。
【００７５】
図２８は、本実施の形態のセンスアンプＮＳＡをしきい値電圧（Ｖth)ばらつき補償型とした例である。このセンスアンプＮＳＡは、ラッチ回路を構成する一対のｎチャネル型ＭＩＳＦＥＴＱ１,Ｑ２のしきい値電圧（Ｖth)のばらつきの差（ΔＶth)をプリチャージ時にノード（Ｎ１,Ｎ２)の電位差として取り出すことにより補償し、センスアンプＮＳＡの駆動をカップリング容量（Ｃ１,Ｃ２)を介して行う。そして、この最初の駆動をプリセンス動作とし、次に駆動用ｎチャネル型ＭＩＳＦＥＴＱ３,Ｑ４をＯＮにしてセグメントビット線（ＳＢＬ，バーＳＢＬ）を増幅する。
【００７６】
図２９に示すように、データの読出し時には、ＰＳｉを‘Ｈ'‘にすることにより、カップリング容量（Ｃ１,Ｃ２)を介してセンスアンプＮＳＡの駆動を開始する。次に、ＳＡｉを‘Ｈ'にしてセグメントビット線（ＳＢＬ，バーＳＢＬ）を増幅した後、ＢＳｉを‘Ｈ'にし、読出しデータをグローバルビット線（ＧＢＬ，バーＧＢＬ）に伝達してメインアンプＭＡで増幅する。
【００７７】
この例では、上記カップリング容量（Ｃ１,Ｃ２)をメモリセルＭＣの情報蓄積用容量素子Ｃと同一の構造とし、同一の製造工程で製造することにより、センスアンプＮＳＡの実効的な占有面積をさらに小さくすることができる。
【００７８】
図３０は、上記セグメントビット線（ＳＢＬ，バーＳＢＬ）またはグローバルビット線（ＧＢＬ，バーＧＢＬ）で増幅した読出しデータの信号を、アドレスに従ってカラムデコーダにより選択的に共通データ線（ＣＤＬ，バーＣＤＬ）に取り出す回路である。読出し回路は、ｒｅａｄ信号を‘Ｈ'にすることで活性化されるダイレクト型センスであり、書込み回路は、ｗｒｉｔｅ信号を‘Ｈ'にすることで活性化される。
【００７９】
上記の回路は、ｎチャネル型ＭＩＳＦＥＴのみで構成されているので、このｎチャネル型ＭＩＳＦＥＴと共通データ線（ＣＤＬ，バーＣＤＬ）との接続をメモリセルＭＣの蓄積電極と同じ導電膜で構成した前記パッド層を介して行うことにより、その実効的な占有面積を小さくすることができる。
【００８０】
（実施の形態４）
図３１は、本実施の形態のＤＲＡＭのメモリアレイおよび直接周辺回路（サブワードドライバ）の一部を示す回路図である。
【００８１】
サブワードドライバを構成するｎチャネル型ＭＩＳＦＥＴは、アドレス選択線（φxo,φxl)を介してサブワードデコーダに接続され、メインワード線（ＭＷＬｉ，バーＭＷＬｉ）を介してメインワードデコーダに接続される。サブワード線（ＳＷＬｉ）の選択は、メインワード線（ＭＷＬｉ）を‘Ｈ'、メインワード線（バーＭＷＬｉ）を‘Ｌ'にし、サブワード線（φxo,φxl)の一方（φxo）を‘Ｈ'にして行う。
【００８２】
上記サブワードドライバを構成するｎチャネル型ＭＩＳＦＥＴに先の実施の形態のパッド層を適用することにより、その実効的な占有面積を小さくすることができる。
【００８３】
（実施の形態５）
図３２は、本実施の形態のＤＲＡＭの直接周辺回路の一部を示す回路図である。
【００８４】
本実施の形態のＤＲＡＭは、ビット線の遅延時間や消費電力を減らすために、ビット線をセンスアンプＳＡに接続されるメインビット線とメモリセルに接続されるサブビット線とに階層化している。
【００８５】
上記メインビット線は、前記第５導電膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜）で構成され、サブビット線は第２導電膜（多結晶シリコン膜）で構成される。メインビット線とサブビット線とはスイッチ用のｎチャネル型ＭＩＳＦＥＴを介して接続される。
【００８６】
上記スイッチ用のｎチャネル型ＭＩＳＦＥＴとメインビット線との接続に前記パッド層およびメモリセル選択用ＭＩＳＦＥＴＱｔと略同一形状、略同一寸法で形成したスイッチ用ｎチャネル型ＭＩＳＦＥＴを適用することにより、その実効的な占有面積を小さくすることができる。この場合、ほぼメモリセル１ビット分の面積で１個のスイッチを形成することができる。
【００８７】
（実施の形態６）
本実施の形態のＤＲＡＭは、前記実施の形態５と同様、ビット線をセンスアンプＳＡに接続されるメインビット線とメモリセルＭＣが直接接続されるサブビット線とに階層化した例（以下、階層ビット線方式と呼ぶ）である。
【００８８】
図３３は、本実施の形態のＤＲＡＭの回路図であり、前記図３２のサブビット線にサブビット線のプリチャージ回路を設けた構成になっている。
【００８９】
図３３において、ＭＢL1，／ＭＢL1，ＭＢR1，／ＭＢR1...はメインビット線ＭＢであり、ＳＢL1，／ＳＢL1，ＳＢR1，／ＳＢR1...はサブビット線ＳＢである。サブビット線選択信号（ＳＷＡ２およびＳＷＡ３）は、サブビット線ＳＢとメインビット線ＭＢとを接続するサブビット線選択用ＭＩＳＦＥＴＱｂのゲート電極を制御し、一組のサブビット線対（例えばＳＢL1，／ＳＢL1）をメインビット線（例えばＭＢL1，／ＭＢL1）に接続する。ＶＢＬＲ２は、ビット線プリチャージ電圧（ビット線のハイレベルとローレベルのほぼ中間の電位）供給配線である。プリチャージ回路は、サブビット線ＳＢとビット線プリチャージ電圧供給配線ＶＢＬＲ２との間に接続されたサブビット線プリチャージ用ＭＩＳＦＥＴＱpcからなり、このサブビット線プリチャージ用ＭＩＳＦＥＴＱpcのゲート電極には、サブビット線ＳＢのプリチャージ信号配線ＰＣＡ２，ＰＣＡ３が接続されている。
【００９０】
図３３に示す例では、メインビット線ＭＢの延在する方向に配置された２つのセンスアンプＳＡ間に２つのメモリアレイが配置され、それぞれのメモリアレイには、複数のメモリセルＭＣを行列状に配置したメモリセル領域と、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcを配置したスイッチ領域とが設けられている。２つのセンスアンプＳＡ間に配置された４本のサブビット線ＳＢのうちの１本は、メインビット線ＭＢに接続されている。
【００９１】
本実施の形態の階層ビット線方式の特徴は、メインビット線ＭＢのプリチャージ時にすべてのサブビット線ＳＢをメインビット線ＭＢから切り離す形の制御が可能なことである。そのため、動作時に選択されたサブビット線ＳＢのみをメインビット線ＭＢに接続するように、サブビット線選択信号ＳＷＡ２などのスイッチ信号を１本だけ活性化すればよいので、消費電力の低減を図ることができる。センスアンプＳＡは、一対のメインビット線ＭＢに接続されており、メモリアレイの左右に振り分けて配置される。つまり、メインビット線ＭＢ４本分のスペースにセンスアンプＳＡを１つ配置すればよいので、センスアンプＳＡのレイアウトピッチを緩和することができる。
【００９２】
図３４は、図３３に示す回路の動作波形図（タイミングチャート）である。図中のＰＣＢはメインビット線ＭＢのプリチャージ信号、ＷＬはワード線であり、非選択サブビット線ＳＢに対応する信号は破線で示してある。
【００９３】
メインビット線ＭＢのプリチャージ信号ＰＣＢおよびサブビット線ＳＢのプリチャージ信号（例えばＰＣＡ２）が‘Ｈ'から‘Ｌ'になり、メインビット線ＭＢおよびサブビット線ＳＢのプリチャージの終了と共にサブビット線選択信号（例えばＳＷＡ２)が立ち上がり、続いてワード線ＷＬが立ち上がり、サブビット線ＳＢおよびメインビット線ＭＢに読出し信号電圧（図３４では、ＢＬ，／ＢＬで表わしている。）が現われる。これをセンスアンプＳＡで増幅し、入出力線（ＳＩＯ0,ＳＩＯ1,ＳＩＯ2,ＳＩＯ3)を介してデータの読出しが行われる。
【００９４】
読出しが終了するとワード線ＷＬが立ち下がり、続いてプリチャージ信号（ＰＣＢおよびＰＣＡ２）が立ち上がり、メインビット線ＭＢおよびサブビット線ＳＢが共にプリチャージ電圧にショートされる。最後にサブビット線選択信号（例えばＳＷＡ２)が立ち下がり、サブビット線ＳＢがメインビット線ＭＢから切り離される。
【００９５】
図３５は、図３３に示す階層ビット線方式を採用するＤＲＡＭのレイアウト図を示したものである。複数のメモリセルＭＣが行列状に配置されたメモリセル領域と、このメモリセル領域に挟まれたスイッチ領域とからなり、スイッチ領域には、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcが配置されている。このスイッチ領域は、ワード線ＷＬ８本の領域に配置されている。
【００９６】
上記メモリセル領域において、複数のワード線ＷＬは、列方向に所定のピッチで配置され、行方向に延びている。スイッチ領域には、ワード線ＷＬと同層で構成された配線（ＳＷＡ３，ＰＣＡ３など）がワード線ＷＬのピッチと同様のピッチ、同様の配線幅で形成されている。つまり、第１導電膜で構成したワード線ＷＬおよび配線ＳＷＡ３，ＰＣＡ３...は、メモリセル領域からスイッチ領域に渡って等しいピッチ、等しい配線幅で配置されている。
【００９７】
太い破線Ｌで示した内側の領域であるアクティブ領域は、フィールド絶縁膜（３）に囲まれた領域であって、このアクティブ領域内のワード線ＷＬの下部以外の領域にはｎ型半導体領域（６）が形成されている。これは、このｎ型半導体領域がワード線ＷＬに対して自己整合で形成されていることを意味する。このアクティブ領域は、行および列方向と交差する斜め方向に延び、隣接する２本のワード線対を超えて延びている。アクティブ領域の延びる方向は、特定のワード線対に対しては同一方向であるが、その特定のワード線対（例えばＷＬnとＷＬn-1)に隣接するワード線対（例えばＷＬn-2とＷＬn-3)に対するアクティブ領域の延びる方向は、逆向きとなっている。
【００９８】
この特定のワード線対の間の領域において、アクティブ領域のｎ型半導体領域がサブビット線ＳＢに接続され、ワード線の外側の領域においてアクティブ領域のｎ型半導体領域が蓄積電極ＳＮと接続されている。なお、アクティブ領域の延びる方向の規則性は、スイッチ領域でも同様である。
【００９９】
サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcは、メモリセルＭＣを構成するメモリセル選択用ＭＩＳＦＥＴＱｔと同一構造を有している。スイッチ領域において、フィールド絶縁膜およびアクティブ領域の形状は、メモリセルＭＣの領域のフィールド絶縁膜およびアクティブ領域の形状と全く等しい。
【０１００】
さらに、サブビット線ＳＢのプリチャージ信号配線ＰＣＡ２，ＰＣＡ３およびサブビット線選択信号配線ＳＷＡ２，ＳＷＡ３は、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極（５）と同層の材料（第１導電膜）で、かつゲート電極を構成しているワード線ＷＬと等しい幅および等しいピッチで配置されている。このように、メモリセル領域とスイッチ領域を同様の繰り返しパターンとすることより、位相シフト法を利用した露光技術の適用が容易になるので、ＤＲＡＭの微細化を促進することができる。
【０１０１】
また、図３５において、太い破線Ｌの内側の領域はアクティブ領域であり、その外側の領域はフィールド絶縁膜が形成された領域である。メモリセルＭＣのワード線ＷＬとサブビット線ＳＢのプリチャージ信号配線ＰＣＡ２，ＰＣＡ３およびサブビット線選択信号配線ＳＷＡ２，ＳＷＡ３は、多結晶シリコン膜からなる第１導電膜で構成されている。この第１導電膜は、多結晶シリコン膜上に高融点金属のシリサイド層が積層されたポリサイド構造で構成してもよい。
【０１０２】
次に、サブビット線ＳＢ（ＳＢL1，／ＳＢL1，ＳＢR1，／ＳＢR1...)は、ワード線ＷＬと直交する方向に延在し、第２導電膜であるポリサイド膜で構成されている。また、メモリセルＭＣの蓄積電極ＳＮ（１５）は第３導電膜で構成され、スイッチ領域においてはビット線プリチャージ電圧供給配線ＶＢＬＲ２が第３導電膜で形成されている。また、サブビット線選択用ＭＩＳＦＥＴＱｂとメインビット線ＭＢ（ＭＢL1，／ＭＢL1，ＭＢR1，／ＭＢR1...)との接続は、第３導電膜からなるパッド層ＰＡＤを介して行われている。
【０１０３】
メモリセル領域には、蓄積電極ＳＮを覆うようにプレート電極ＰＬ（１９）が形成されている。このレイアウトでは、プレート電極ＰＬはサブビット線プリチャージ用ＭＩＳＦＥＴＱpcおよびサブビット線選択用ＭＩＳＦＥＴＱｂの上には配置されない。蓄積電極ＳＮとプレート電極ＰＬとの間には誘電体膜（絶縁膜１８）が形成されており、蓄積電極ＳＮ、プレート電極ＰＬおよびこの誘電体膜でメモリセルＭＣの情報蓄積用容量素子Ｃが形成されている。メインビット線ＭＢ（ＭＢL1，／ＭＢL1，ＭＢR1，／ＭＢR1...)は、サブビット線ＳＢ（ＳＢL1，／ＳＢL1，ＳＢR1，／ＳＢR1...)と同一方向に延在し、第５導電膜で構成されている。
【０１０４】
図３６は図３５におけるメモリセルＭＣのＡ−Ａ'線における断面図、図３７は図３５におけるサブビット線プリチャージ用ＭＩＳＦＥＴＱpcおよびサブビット線選択用ＭＩＳＦＥＴＱｂのＢ−Ｂ'線における断面図をそれぞれ示している。図２に示したメモリセルＭＣと同一の層には同じ符号を付してある。
【０１０５】
このメモリセルＭＣが図２に示したメモリセルＭＣと異なる点は、(1)サブビット線ＳＢが多結晶シリコンからなる第１のプラグ電極４１を介してｎ型半導体領域６に接続されている点、(2)情報蓄積用容量素子Ｃの蓄積電極ＳＮ（１５）が多結晶シリコン膜からなる第１、第２のプラグ電極４１,４２を介してｎ型半導体領域６に接続されている点、(3)第５導電膜４３が第２ワード線（ＷＬ１',ＷＬ２'...)としてではなく、メインビット線ＭＢとして用いられている点である。
【０１０６】
図３６および図３７において、図２と同様の符号を付した部分は、図２と材料およびその製法が同様であるのでその説明は省略する。
【０１０７】
図３６において、サブビット線ＳＢは、図２のビット線ＢＬに対応しており、多結晶シリコン膜からなる第１のプラグ電極４１を介してｎ型半導体領域６に接続されている。第１のプラグ電極４１は、ゲート電極５と一体であるワード線ＷＬ１,ＷＬ２...の上層に多結晶シリコン膜を堆積し、これをエッチバックしてワード線ＷＬ１,ＷＬ２...の間にこの多結晶シリコン膜を残すことにより形成する。
【０１０８】
蓄積電極（ＳＮ）１５は、ＢＰＳＧ膜４５Ａと、このＢＰＳＧ膜４５Ａを８００℃程度でリフローしてその表面を平坦化した後、その上に堆積した酸化シリコンの絶縁膜４５Ｂとの積層膜からなる層間絶縁膜４５の上に形成されている。蓄積電極（ＳＮ）１５は、前記第１、第２のプラグ電極４１，４２を介してｎ型半導体領域６と接続されている。第１のプラグ電極４１は、前述のサブビット線ＳＢ下のプラグ電極４１と同一工程で形成される。第２のプラグ電極４２は、前記層間絶縁膜４５にスルーホールを設けた後、多結晶シリコン膜を堆積し、これをエッチバックしてスルーホール内にのみ残すことにより形成する。
【０１０９】
第５導電膜で構成されたメインビット線ＭＢは、図２の第２ワード線ＷＬ１',ＷＬ２'...と同様に、バリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜で構成されている。バリアメタルは、例えばＴｉＷで構成され、アルミニウム合金は、例えばＣｕおよびＳｉを添加したアルミニウムで構成されている。
【０１１０】
図３７にサブビット線選択用ＭＩＳＦＥＴＱｂ（左側）およびサブビット線プリチャージ用ＭＩＳＦＥＴＱpc（右側）を示す。このサブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcは、メモリセル選択用ＭＩＳＦＥＴＱｔと等しいゲート長、ゲート幅を有し、そのゲート電極５も同一の材料で構成されている。サブビット線選択用ＭＩＳＦＥＴＱｂの一方のｎ型半導体領域６には、第１のプラグ電極４１を介してサブビット線ＳＢが接続されており、他方のｎ型半導体領域６には、第１、第２のプラグ電極４１，４２および蓄積電極（ＳＮ）１５と同層で形成されたパッド層（ＰＡＤ）１６を介してメインビット線ＭＢが接続されている。
【０１１１】
サブビット線プリチャージ用ＭＩＳＦＥＴＱpcの一方のｎ型半導体領域６は、サブビット線選択用ＭＩＳＦＥＴＱｂの一方の半導体領域６と一体に形成されており、他方のｎ型半導体領域６は、第１、第２のプラグ電極４１，４２を介してビット線プリチャージ電圧供給配線ＶＢＬＲ２に接続されている。このビット線プリチャージ電圧供給配線ＶＢＬＲ２は、蓄積電極（ＳＮ）１５と同層の第３導電膜で形成されており、前記図３５に示すように、サブビット線ＳＢのプリチャージ信号配線ＰＣＡ２，ＰＣＡ３の上に配置され、かつプリチャージ信号配線ＰＣＡ２，ＰＣＡ３の２本分の領域に設けられている。
【０１１２】
図３５から明らかなように、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcは、メモリセル選択用ＭＩＳＦＥＴＱｔのアクティブ領域の形状と等しい形状のアクティブ領域に形成され、かつメモリセル領域のワード線ＷＬのピッチと同様のピッチで配置された第１導電膜をゲート電極ＷＬとして形成されている。この構成により、ワード線ＷＬの延在方向において、サブビット線ＳＢおよびメインビット線ＭＢのピッチを変えることなく、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcを配置することができる。
【０１１３】
また、図３６、図３７からわかるように、サブビット線選択用ＭＩＳＦＥＴＱｂの他方のｎ型半導体領域６を、第１、第２のプラグ電極４１，４２およびパッド層（ＰＡＤ）１６を介してメインビット線ＭＢに接続し、かつサブビット線プリチャージ用ＭＩＳＦＥＴＱpcの他方のｎ型半導体領域６に接続されるビット線プリチャージ電圧供給配線ＶＢＬＲ２を第３導電膜を用いて形成したことにより、第５導電膜の形成工程において、スイッチ領域をメモリセル領域と同等の標高とすることができる。これにより、メモリセル領域とスイッチ領域との間に段差緩衝領域を設ける必要がなくなるので、ＤＲＡＭの集積度を向上させることができる。
【０１１４】
図３８は、前記図３７に示したサブビット線選択用ＭＩＳＦＥＴＱｂの変形例である。この例では、ｎ型半導体領域６とメインビット線ＭＢとが第１、第２のプラグ電極４１，４２を介して接続されており、蓄積電極（ＳＮ）１５と同層のパッド層（ＰＡＤ）１６は使用されていない。
【０１１５】
図３９は、前記図３７に示したサブビット線選択用ＭＩＳＦＥＴＱｂの他の変形例である。この例では、ｎ型半導体領域６とメインビット線ＭＢが第１のプラグ電極４１を介して接続されており、蓄積電極（ＳＮ）１５と同層のパッド層（ＰＡＤ）１６および第２のプラグ電極４２は使用されていない。前記図３８に示す変形例および図３９に示す変形例の場合は、層間絶縁膜４５，２１に形成するスルーホール２２の径をプラグ電極４１（４２）の平面形状よりも小さくする必要がある。これは、スルーホール２２とプラグ電極４１（４２）との間に合わせ余裕をとる必要があるためである。
【０１１６】
このように、図３７、図３８、図３９に示す例において、プラグ電極４１，４２またはパッド層（ＰＡＤ）１６をｎ型半導体領域６とメインビット線ＭＢを構成する第５導電膜との間に介在させることにより、第５導電膜の下部に位置する層間絶縁膜２１，４５に設けるスルーホール２２のアスペクト比を小さくすることができる。これにより、メモリセル領域とスイッチ領域との間に段差緩衝領域を設ける必要がなくなるので、ＤＲＡＭの集積度を向上させることができる。
【０１１７】
図４０、図４１は、リセスアレイ構造を有するＤＲＡＭに適用した場合の例である。
【０１１８】
リセスアレイ構造とは、メモリセル領域を半導体基板の低い領域（リセス領域）に形成し、周辺回路を高い領域に形成することにより、メモリセルから周辺回路にまたがる配線の加工精度を向上させる技術であり、例えば、米国特許第５１９６９１０号に開示されている。この米国特許においては、メモリセルはリセス領域に形成され、周辺回路を構成するＭＩＳＦＥＴはすべてリセス領域以外の高い領域に形成されている。
【０１１９】
図４０、図４１に示す例においては、メモリセル選択用ＭＩＳＦＥＴＱｔ（図４０）と、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcとは、半導体基板１の低い領域（リセス領域）に形成されており、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpc以外の周辺回路を構成するＭＩＳＦＥＴＱｎ（図４１）は、半導体基板１の高い領域に形成されている。
【０１２０】
つまり、サブビット線選択用ＭＩＳＦＥＴＱｂとメインビット線ＭＢとの接続にプラグ電極４１，４２、パッド層（ＰＡＤ）１６を用いること、およびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcに接続されるビット線プリチャージ電圧供給配線ＶＢＬＲ２を蓄積電極（ＳＮ）１５と同層の第３導電膜で構成することにより、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcをリセス領域に形成することができる。これは、第５導電膜の形成時においてメモリセル領域およびびスイッチ領域の標高がほぼ等しくなるからである。従って、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcを半導体基板１の高い領域に形成する場合と比較して、高集積化を実現することができる。なお、このリセス領域の形成については、前記米国特許第５１９６９１０号に記載された方法を適用することができる。
【０１２１】
図４２は、前記図３５に示したサブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcのレイアウトの変形例を示す図である。
【０１２２】
この例では、ワード線ＷＬと同層の第１導電膜からなる配線１０本分の領域をスイッチ領域として割り当てており、蓄積電極（ＳＮ）１５とパッド層（ＰＡＤ）１６がワード線ＷＬの延びる方向に隣接しないという特徴がある。図３５に示すような、メモリセル領域とスイッチ領域との境界で蓄積電極（ＳＮ）１５とパッド層（ＰＡＤ）１６が隣接している場合には、両者の間でプレート電極ＰＬ（１９）をパターニングしなければならないので高い加工精度が要求されるが、図４２に示す例では、この加工が容易になるという特徴がある。
【０１２３】
図４３は、図３５に示したサブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcのレイアウトの他の変形例を示す図である。
【０１２４】
この例では、ワード線ＷＬと同層の第１導電膜からなる配線１６本分（図にはその半分だけ示してある）の領域をスイッチ領域として割り当てており、プリチャージ信号配線ＰＣＡ３からサブビット線選択信号配線ＳＷＡ３の右側のＶssまでのパターンがプリチャージ信号配線ＰＣＡ２部分の右側に繰り替えされる。
【０１２５】
この例は、メインビット線ＭＢとパッド層ＰＡＤ（１６）とを接続するコンタクトホール（図３７のコンタクトホール２２）が隣接するメインビット線ＭＢ間で隣接しないようにしたものである。このようなレイアウトにすることにより、上記コンタクトホール部分のメインビット線ＭＢをドッグボーン構造にすることができる（図４３にはドッグボーン構造が示してないが、実際にはドッグボーン構造になっている）。ドッグボーン構造とは、配線の幅をコンタクトホール部分で広くすることにより、コンタクトホールと配線との合わせ余裕を確保するものである。このように、メインビット線ＭＢとパッド層ＰＡＤ（１６）とを接続するコンタクトホールの位置を隣接するメインビット線ＭＢ間でずらすことにより、メインビット線ＭＢのピッチを広げることなく、ドッグボーン構造を適用することができる。
【０１２６】
図４４は、階層ビット線方式の他の実施の形態の回路図である。この例では、メインビット線ＭＢを相補型にはせず、センスアンプＳＡに接続された２本のメインビット線ＭＢ（ＭＢR1,ＭＢR2)のうち一方にのみ複数のサブビット線ＳＢが接続され、他方には参照電圧ＶＢＬＲ３（例えばビット線のハイレベルとローレベルのほぼ中間の電位でメインビット線およびサブビット線のプリチャージ電圧に等しい電圧）が供給されるようになっている。
【０１２７】
一方のメインビット線ＭＢには、１つのメモリセルＭＣ内で４本のサブビット線ＳＢがサブビット線選択用ＭＩＳＦＥＴＱｂを介して接続されている。各サブビット線ＳＢとビット線プリチャージ電圧供給配線ＶＢＬＲ２との間には、サブビット線プリチャージ用ＭＩＳＦＥＴＱpcが接続されている。
【０１２８】
上記図４４の回路のレイアウトを図４５に示す。スイッチ領域はメモリセル領域の間に配置され、ワード線ＷＬと同層の第１導電膜からなる配線１２本分の領域にレイアウトされている。図４４、４５に示す例では、メインビット線ＭＢのピッチをサブビット線ＳＢのピッチの２倍に緩和することができるため、メインビット線ＭＢの加工マージンが増え、これにより、ＤＲＡＭの製造歩留りが向上すると共に高集積化を促進することができる。
【０１２９】
ここで、図４２〜図４５に示した例において、メモリセルＭＣは、図３６の構造と同じであり、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcの構造は、図３７、図３８または図３９の構造と同じである。また、図４２〜図４５に示した例においても、前記図４１、図４２に示したリセスアレイ構造を適用することができる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３１】
本発明は、ＤＲＡＭを有する半導体集積回路装置の製造方法に適用することができる。
【図面の簡単な説明】
【０１３２】
【図１】本発明の一実施の形態であるＤＲＡＭのメモリセルおよびこれに隣接して形成された直接周辺回路の一部のレイアウトを示す平面図である。
【図２】図１のＡ−Ａ'線およびＢ−Ｂ'線における断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭのメモリセルのレイアウトを示す平面図である。
【図４】図３のＣ−Ｃ'線およびＤ−Ｄ'線における断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図６】図５に示す回路の動作を説明するタイミングチャートである。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明のＤＲＡＭを用いて構成したワークステーションシステムの一例を示すブロック図である。
【図２４】本発明の他の実施の形態であるＤＲＡＭのメモリセルおよびこれに隣接して形成された直接周辺回路の一部を示す断面図である。
【図２５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図２７】図２６に示す回路の動作を説明するタイミングチャートである。
【図２８】本発明の他の実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図２９】図２８に示す回路の動作を説明するタイミングチャートである。
【図３０】本発明の他の実施の形態であるＤＲＡＭの直接周辺回路の一部を示す回路図である。
【図３１】本発明の他の実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図３２】本発明の他の実施の形態であるＤＲＡＭの直接周辺回路の一部を示す回路図である。
【図３３】本発明の他の実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図３４】図３３に示す回路の動作波形図である。
【図３５】図３３に示すＤＲＡＭのメモリセル領域およびスイッチ領域のレイアウトを示す平面図である。
【図３６】図３５のＡ−Ａ'線における断面図である。
【図３７】図３５のＢ−Ｂ'線における断面図である。
【図３８】図３７に示すサブビット線選択用ＭＩＳＦＥＴの他の実施の形態を示す断面図である。
【図３９】図３７に示すサブビット線選択用ＭＩＳＦＥＴの他の実施の形態を示す断面図である。
【図４０】本発明の他の実施の形態であるＤＲＡＭのメモリアレイを示す断面図である。
【図４１】本発明の他の実施の形態であるＤＲＡＭの周辺回路を示す断面図である。
【図４２】図３５に示すＤＲＡＭのメモリセル領域およびスイッチ領域のレイアウトの他の実施の形態を示す平面図である。
【図４３】図３５に示すＤＲＡＭのメモリセル領域およびスイッチ領域のレイアウトの他の実施の形態を示す平面図である。
【図４４】本発明の他の実施の形態であるＤＲＡＭのメモリアレイおよび直接周辺回路の一部を示す回路図である。
【図４５】図４４に示すＤＲＡＭのメモリセル領域およびスイッチ領域のレイアウトの他の実施の形態を示す平面図である。
【符号の説明】
【０１３３】
１  半導体基板（半導体チップ）
２  ｐ型ウエル
３  フィールド絶縁膜
４  ゲート絶縁膜
５  ゲート電極
６  ｎ型半導体領域（ソース領域、ドレイン領域）
７  絶縁膜
８  サイドウォールスペーサ
９  絶縁膜
１０  コンタクトホール
１１  絶縁膜
１２  サイドウォールスペーサ
１３  絶縁膜
１４  コンタクトホール
１５  蓄積電極（ＳＮ）
１６  パッド層（ＰＡＤ）
１７  コンタクトホール
１８  絶縁膜
１９  プレート電極（ＰＬ）
２０  パッド層
２１  層間絶縁膜
２２  コンタクトホール
２３  ｎ型ウエル
２４  ｐ型半導体領域
２５  コンタクトホール
２６  配線
３０  コンタクトホール
３１  コンタクトホール
３２  パッド層
３３  コンタクトホール
３４  配線
３５  コンタクトホール
４１  プラグ電極（第１プラグ電極）
４２  プラグ電極（第２プラグ電極）
４３  第５導電膜
４５Ａ  ＢＰＳＧ膜
４５Ｂ  絶縁膜
４５  層間絶縁膜
ＢＬ  ビット線
Ｃ    情報蓄積用容量素子
ＭＣ  メモリセル
ＭＣ１  メモリセル
ＭＢ  メインビット線
ＭＭ  メモリマット
ＭＭ１〜ＭＭ４  メモリマット
ＮＳＡ  センスアンプ
ＰＮ１  共通ソース線
ＰＳＡ  センスアンプ
Ｑｂ  サブビット線選択用ＭＩＳＦＥＴ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑpc  サブビット線プリチャージ用ＭＩＳＦＥＴ
Ｑｓ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｔ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＳＢ  サブビット線
ＷＬ  ワード線
ＷＬ１  第１ワード線
ＷＬ１'、ＷＬ２'  第２ワード線
【図１】
2005260254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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