(57)【要約】【課題】  高性能論理素子と高品質メモリー素子とを同一基板上で形成する混載素子の形成において、高集積化がもたらす素子特性の劣化を改善する。【解決手段】  部分ＳＯＩ構造を有する半導体装置において、半導体基板１０と、この基板１０の表面から所定深さの位置に部分的に設けられた第１の絶縁膜１１と、第１の絶縁膜の周辺部から基板表面まで延在して設けられた第２の絶縁膜１２とを具備してなり、第１及び第２の絶縁膜１１，１２で囲まれた島状半導体領域１３が他の半導体領域と電気的に分離されている。【選択図】      図１
2005244021.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の一部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部の少なくとも一部又は中央部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなることを特徴とする半導体装置。
【請求項３】
半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部の少なくとも一部又は中央部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなり、
第１及び第２の絶縁膜で少なくとも一部が囲まれた半導体領域が他の半導体領域と電気的に分離されていることを特徴とする半導体装置。
【請求項４】
半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部から基板表面まで延在して設けられた第２の絶縁膜とを具備してなり、
第１及び第２の絶縁膜で囲まれた島状半導体領域が他の半導体領域と電気的に分離されていることを特徴とする半導体装置。
【請求項５】
前記島状半導体領域上に該領域とは別の半導体材料からなる半導体層が形成され、該半導体層は格子歪みを有することを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記島状半導体領域又は該領域上の半導体層と他の半導体領域とには、異なる種類の半導体素子が形成されていることを特徴とする請求項３〜５の何れかに記載の半導体装置。
【請求項７】
前記島状半導体領域又は該領域上の半導体層には論理素子が形成され、他の半導体領域にはメモリー素子が形成されていることを特徴とする請求項３〜５の何れかに記載の半導体装置。
【請求項８】
前記島状半導体領域は前記基板と異なる材料であり、前記島状半導体領域上の半導体層は前記基板と同じ材料であることを特徴とする請求項５記載の半導体装置。
【請求項９】
半導体基板上に一部開口を有するマスクを形成する工程と、
前記基板の前記マスクで覆われていない露出表面から該基板内の所定深さ位置に酸素をイオン注入する工程と、
前記基板にアニール処理を施して前記イオン注入領域を酸化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記イオン注入に際して、前記基板の表面に対し斜め方向からイオン注入することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩ半導体素子、とりわけＭＯＳＦＥＴの性能は、ＬＳＩの進歩と共に年々向上している。しかしながら、近年のプロセス技術の観点からはリソグラフィ技術の限界、素子物理の観点からは移動度の飽和などが指摘され、高性能化への困難度が増している。
【０００３】
Ｓｉ-ＭＯＳＦＥＴの高性能化の指標の一つである電子移動度を向上させる方法として、素子形成のための活性層に歪みを印加する技術が注目されている。活性層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため、移動度の向上が期待できる。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％の歪み緩和ＳｉＧｅ混晶層（以下、単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差によって歪みが印加された歪みＳｉ層が形成される。このような歪みＳｉ層を半導体デバイスのチャネルに用いると、無歪みＳｉチャネルを用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが報告されている（例えば、非特許文献１参照）。
【０００４】
本発明者らは、上述の歪みＳｉチャネルをＳＯＩ構造上に形成するため、埋め込み酸化層上の歪み緩和ＳｉＧｅ層上に歪みＳｉ層を作製する方法でデバイス構造を実現した（例えば、非特許文献２参照）。この構造のトランジスタは、ショートチャネル効果（Short Channel Effect：ＳＣＥ）、寄生容量などの低減が期待でき、高性能な素子を実現可能である。
【０００５】
しかしながら、更なる微細化を進めると、将来的に、例えば３５ｎｍノードの素子を作製する場合、歪みＳｉチャネルの厚さは、経験的にゲート長の１／３〜１／４、即ち数ｎｍ程度と薄くなり、結晶層の劣化が懸念される。例えば、上記の歪みＳｉを例にすると、歪みを印加するために下地の結晶と上地の歪み印加層との格子間隔は％オーダとなり、結晶中に歪みによる結晶欠陥が生じる。
【０００６】
また、歪みＳｉチャネルがＳｉとは異なる半導体材料と接している場合、例えば歪みＳｉチャネルが下地のＳｉＧｅ層と接していると、ＳｉＧｅ層から歪みＳｉ層へＧｅの拡散が生じるおそれがある。これによって、歪みの変化，キャリア輸送の変化，或いは界面準位の増大などが、素子作製プロセス中やデバイス動作時に生じる可能性があり、素子特性劣化が懸念される。
【０００７】
一方、次世代コンピュータシステムに適用される論理演算素子製造の必要技術として、例えばＤＲＡＭ混載プロセスに代表される１チップ化技術の開発が重要である。このような混載素子は、論理回路と前記ＤＲＡＭのようなメモリー素子とを同一基板上に形成し、高速動作を維持しながら消費電力とコスト低減をも両立する技術として注目されている。この場合、論理回路にはより処理速度の速い高性能な素子が要求され、一方、メモリー素子の形成には歩留まりを念頭に置いて高品質の半導体装置を作成する必要がある。
【非特許文献１】J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons, IEDM 94-373
【非特許文献１】T.Mizuno et al., 11-3, 2002 Symposia on VLSI Tech.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、高性能な論理素子と高品質なメモリー素子とを同一基板上に集積化する技術においては、微細化限界に伴う論理素子の高性能化の限界を打破しつつ、かつ従来技術のように単一基板上に高品質なメモリー素子を集積化する方法には自ずと限界がある。そして、例えば微細化が進むにつれて素子性能の向上効果の減少、コスト向上、製造工程数増大、集積化に伴う駆動力低下による回路設計の困難度増大といった様々な課題が複合化して、世代と共に益々集積化が困難になっていく問題があった。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、更なる高性能化が要求される論理素子と高品質かつ集積化が求められるメモリー素子とを同一基板上に集積化する技術の実現を図ると共に、更なるコスト低減、工程数削減などに対応し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置において、半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の一部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなることを特徴とする。
【００１２】
また本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置において、半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部の少なくとも一部又は中央部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなることを特徴とする。
【００１３】
また本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置において、半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部の少なくとも一部又は中央部から基板表面方向に延在して設けられた第２の絶縁膜とを具備してなり、第１及び第２の絶縁膜で少なくとも一部が囲まれた島状半導体領域が他の半導体領域と電気的に分離されていることを特徴とする。
【００１４】
また本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置において、半導体基板と、この基板の表面から所定深さの位置に部分的に設けられた第１の絶縁膜と、第１の絶縁膜の周辺部から基板表面まで延在して設けられた第２の絶縁膜とを具備してなり、第１及び第２の絶縁膜で囲まれた島状半導体領域が他の半導体領域と電気的に分離されていることを特徴とする。
【００１５】
また本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置の製造方法において、半導体基板上に一部開口を有するマスクを形成する工程と、前記基板の前記マスクで覆われていない露出表面から該基板内の所定深さ位置に酸素をイオン注入する工程と、前記基板にアニール処理を施して前記イオン注入領域を酸化する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体基板内の一部に第１及び第２の絶縁膜を形成し、これらの絶縁膜で囲まれた島状半導体領域とそれ以外の半導体領域（基板）とを電気的に分離することにより、部分ＳＯＩを実現することができ、それぞれの半導体領域に異なる特性の半導体層を実現することができる。例えば、ＳＯＩ部分のみに歪みＳｉ等の移動度の高い材料を形成することができる。
【００１７】
従って、高性能な論理素子と高品質なメモリー素子とを同一基板上に集積化する技術において、論理素子をＳＯＩ部分に形成し、メモリー素子を基板部分に形成することにより、高性能論理素子と高品質かつ高集積メモリー素子とを同一基板上に集積化できると共に、コスト低減、工程数削減などに対応することが可能となる。
【００１８】
なお、第２の絶縁膜は第１の絶縁膜の周辺部から基板表面まで達しているのが望ましいが、仮に基板表面まで達していなくても、島状半導体領域とそれ以外の半導体領域との間の素子分離に寄与することが可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の素子構造を示す断面図である。
【００２１】
Ｓｉ基板１０の一部（図では左側の領域）において、基板１０の表面から例えば１００ｎｍの深さの位置に基板面と平行にＳｉＯ2 等の絶縁層（第１の絶縁膜）１１が設けられ、この絶縁層１１の周辺部から基板表面部まで延在してＳｉＯ2 等の絶縁層（第２の絶縁膜）１２が設けられている。絶縁層１１の基板表面からの深さは、数ｎｍから１０００ｎｍ程度の幅の中で、典型的には５０〜４００ｎｍが望ましい。そして、絶縁層１１，１２で囲まれた島状半導体領域１３は基板１０とは電気的に分離されたＳｉ分離層となっている。
【００２２】
Ｓｉ基板１０上の右側領域においては、基板１０の表面上にゲート絶縁層２１が形成され、その上にゲート電極層２２が形成されてＭＯＳＦＥＴが構成されている。一方、Ｓｉ基板１０上の左側領域においては、Ｓｉ分離層１３上にゲート絶縁層３１が形成され、その上にゲート電極層３２が形成されてＭＯＳＦＥＴが構成されている。なお、図中の２３，３３はソース・ドレイン領域、２４，３４は層間絶縁膜、２５，３５は配線電極を示している。
【００２３】
図１の左側領域においては、ＭＯＳＦＥＴはＳＯＩ（Silicon on insulator）構造に近い構造上に形成されている。ここで、従来のＳＯＩ構造では絶縁層は基板表面と平行に形成されているのに対し、本実施形態においては絶縁層の端部が基板表面に向かって形成されている。即ち、基板１０内に埋め込み形成された基板面と平行な絶縁層１１と、この絶縁層１１の周辺部から基板表面方向に延在して形成された絶縁層１２を有している。絶縁層１２が絶縁層１１と基板表面とを完全に結んでおり、絶縁層１１，１２によって、Ｓｉ基板１０の一部が完全に基板から絶縁された構造が図１である。
【００２４】
一方、図２に示すように、絶縁層１１の周辺部全体ではなく周辺部の一部から表面側に向かって形成されるように絶縁層１２を形成することも可能である。つまり、Ｓｉ分離層１３は必ずしも絶縁層１１，１２により完全に囲まれている必要はなく、一部が囲まれたものであってもよい。ここで、絶縁層１２は基板表面まで達していてもよいし、達していなくてもよい。何れの場合でも、従来のＳＯＩ素子の利点である図中の２つの素子間の干渉が低減でき、ラッチアップ動作や寄生トランジスタ効果の排除などの効果が得られる上、単体素子としても寄生容量の低減、ＳＣＥ（short-channel-effect）の低減などのメリットがある。図１、図２のどちらの形態を選択するかは回路設計などによって任意に決められる。
【００２５】
また、図１１に示すように、絶縁層１１の周辺部からではなく中央部から基板表面側に向かって絶縁層１２を形成するようにしてもよく、周辺部の一部と中央部の両方から絶縁層１２を形成するようにしてもよい。さらに、絶縁層１２は必ずしも基板表面に達している必要はなく、基板表面に達することなく途中まで形成されたものであってもよい。
【００２６】
なお、図１１の構造は、絶縁層１１の中央から基板表面側に絶縁層１２を形成し、その左右にＭＯＳＦＥＴを作製することでＣＭＯＳを形成し、さらに一番右側にメモリー素子用のＭＯＳＦＥＴを形成している。図中の１２１はゲート絶縁層、１２２はゲート電極、１２５は配線電極である。
【００２７】
絶縁層１１，１２の形成方法としては、図３に示したように、例えば、予め基板１０の表面に酸化膜などでマスク１５を形成した後に、イオン注入で基板１０内に酸素を注入後、熱処理を施して、絶縁層１１，１２を任意の場所に作製することが可能である。本実施形態では、マスク１５を形成せずに基板全体にイオン注入と熱処理を行い平坦な絶縁膜を作成した場合と異なり、部分的に選択されたマスク１５の存在によって、マスク１５が開口しているマスク端において、絶縁層１１が基板表面側に持ち上がり絶縁層１２が形成される。そして、イオン注入条件によって基板表面に絶縁層１２の端部が達し、絶縁層１１，１２で囲まれた部分が基板から分離される。
【００２８】
イオン注入の条件は、加速電圧３０〜３００ｋｅＶ程度、ドーズ量１×１０16〜９×１０18ｃｍ-2程度であれば良く、典型的に１５０〜２５０ｋｅＶ，１×１０17〜１×１０18ｃｍ-2程度が用いられる。マスク１５は、その後のプロセスを考慮すると、酸化膜や窒化膜などのＳｉプロセスで用いられる膜が適当で、１０ｎｍから５０００ｎｍ程度の膜厚であれば良く、典型的には５００〜２０００ｎｍ程度の厚みが用いられる。絶縁膜端部形状とイオン注入条件とは相補的関係にあり、端部を基板表面と垂直に形成し、基板表面に斜めからイオンを注入するなど、様々な組み合わせが用いられる。
【００２９】
イオン注入後の基板は、例えば１２００℃，６時間、５％酸素＋９５％窒素雰囲気下において、熱処理が施された後、図のような形状を得ることができる。例えば、イオン注入条件が、１×１０18ｃｍ-2程度以上の場合は、分離後の絶縁層１１，１２で囲まれた部分の表面がそれ以外の部分よりも高くなることがある。その後のプロセスを考慮すると、図１に示した２つの素子が形成される表面の高さは左右で一致している方が良い場合、一致していることが必須でない場合があり、プロセスによって使い分けることが可能である。
【００３０】
仮に、これらが一致していない場合でも、後にＣＭＰ（Chemical-mechanical-polish）によって基板全面を平坦化することも可能である。また、ＳＩＭＯＸや貼り合わせで作成したＳＯＩ基板を予め用意し、所望の部分以外のＳＯＩ層とその下の絶縁層を除去後、酸化、ＳＯＩ部分以外への再成長によって図１の構造を作成することも可能である。
【００３１】
なお、以下の図４以降では、図１に示したように、絶縁層１１，１２が基板の一部を完全に分離している状態だけを示すが、どの場合においても、図２のように、任意の部分だけの絶縁層端部を所望の高さで基板表面に向けて形成することが可能である。
【００３２】
このように本実施形態によれば、Ｓｉ基板１０内に基板面と平行に絶縁層１１を設けると共に、この絶縁層１１の周辺部から基板面に達する絶縁層１２を設けることにより、基板表面と面一で、一部が基板１０と電気的に分離された島状半導体領域（Ｓｉ分離層）１３を形成することができる。従って、Ｓｉ層１０上とＳｉ分離層１３上とにそれぞれ異なる半導体素子を形成することが可能となる。
【００３３】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３４】
本実施形態では、左側の素子領域において、絶縁層１１，１２で囲まれた領域の上に再成長層４１が形成されている。絶縁層１１，１２で囲まれた領域の上に再成長した層の方が、結晶欠陥の低減による素子特性の向上が期待できると共に、絶縁層１１，１２で囲まれた部分と異なる格子定数を有する層を成長した場合は、バンド構造の変化に伴う素子特性の向上が見込まれる。この再成長層４１としては、例えば歪みＳｉＧｅ層を積層することができる。このとき、ＳｉＧｅ層４１の表面側のＧｅ組成は、典型的には３％以上８０％未満であり、２０％以上５０%未満が好ましい。
【００３５】
ＳｉＧｅ薄膜は通常、ＣＶＤ（Chemical Vapor Deposition）やＭＢＥ（Molecular Beam Epitaxy）プロセスなどにより形成する。ＳｉＧｅ層４１をＣＶＤで形成する場合は、Ｓｉの原材料ガスとＧｅの原材料ガスとを、例えば５５０℃に加熱したＳｉ基板１０上に導入して、例えば３０ｎｍ厚みのＳｉＧｅ層４１をＳｉ分離層１３上に堆積する。ここに、ＳｉＧｅ層４１は、該層中に転位を導入するなどして下地層との格子定数差による歪みを緩和せしめ、少なくとも該結晶の表面側では歪み緩和ＳｉＧｅとなるように歪みを開放する場合がある。そのために、ＳｉＧｅ層４１はＧｅ濃度を基板表面に垂直な結晶成長方向に向かって変えることで、格子定数を基板に垂直な方向に変える場合がある。この他にも、例えばＧｅ濃度を高めて歪みＧｅ層を形成し、そこに素子を作製することも可能であり、組成を変えることで、様々な素子に対応した所望の成長層を形成することができる。
【００３６】
また、濃縮法（T.Tezuka et al.,IEDM Tech. Dig.,946(2001)）によって歪み緩和が実現されたＳｉＧｅ層を、酸化膜等の絶縁層１１を介してＳｉ基板１０上に形成しても良い。その結果、ＳｉＧｅ層は、後述する歪みＳｉ層（歪みＳｉチャネル）へ歪みを印加するストレッサーとしての機能を有することも可能となる。なお、歪みＳｉ層としては、該層を成長する成長表面の格子定数に比べて｜Δｄ｜＜±４０％の範囲で異なり、典型的には｜Δｄ｜＜±２．５％の範囲、望ましくは｜Δｄ｜＜±２％で異なる層であればよい。
【００３７】
一方、再成長層４１としてＧｅを形成する場合は、Ｇｅが直接Ｓｉ分離層１３の上に形成されるため、格子定数の違いによって歪みＧｅ層となる。その結果、歪みの効果による素子特性の向上、例えば移動度の向上が期待される。そして、この上にＭＯＳＦＥＴを形成することにより、素子特性の向上をはかることができる。
【００３８】
なお、ゲート絶縁層３１は、通常は熱酸化によって形成されるが、この代わりにＣＶＤ酸化膜やＴＥＯＳ膜を形成しても良い。酸化には、より低温での形成が可能なラジカル酸化や、レーザーアブレーションなども応用が可能である。ここで、ゲート絶縁層３１としては、ＳｉＯ2 に限らず、近年注目されるＨｆＯｘ ，ＨｆＡｌＯx 、ＨｆＮＯx 、ＨｆＡｌＮＯx 、ＺｒＯ2 ，ＺｒＮＯx ，Ａｌ2 Ｏ3 ，ＳｉＯＮ，Ｌａ2 Ｏ3 などの金属酸化膜、或いはそれらの組み合わせで成る組成の high-k 材料でも適用可能である。また、例えば分子線エピタキシー法（ＭＢＥ法）を用いて酸化セリウム膜（ＣｅＯ2 ）膜を形成して良い。この場合は、再成長層４１上でエピタキシャル成長する絶縁膜であれば良く、Ｃｅ，Ｐｒなど酸化セリウム膜に代表される希土類酸化物が特に適している。
【００３９】
ゲート電極３２は、例えば多結晶シリコンからなるもので、ＣＶＤ等によって堆積され、所望パターンにパターニングすることによって形成される。そして、最上面の歪みＳｉ層４１に関しては、ゲート電極３２をマスクにイオン注入することにより、再成長層４１にソース領域及びドレイン領域が形成されている。
【００４０】
ソース・ドレイン領域（図示せず）が形成された再成長層４１上及びゲート電極３２上には、層間絶縁膜（図示せず）が形成され、層間絶縁膜にゲート電極３２，ソース・ドレイン領域とそれぞれコンタクトするためのコンタクトホールが形成され、これらのコンタクトホールを埋めるように配線（図示せず）が形成されている。
【００４１】
また、ＳｉＧｅ等の再成長層４１の形成時には、ｐ型電極を形成する場合はＢやＳｂが、同様にｎ型の場合はＡｓやＰなどの不純物を所望の濃度で含むことも可能である。
【００４２】
このように本実施形態によれば、ＭＯＳＦＥＴのチャネルに歪みＳｉＧｅや歪みＳｉからなる再成長層４１を用いることができ、移動度の向上が実現可能で、より高性能な論理素子の形成が期待できる。例えば、高性能化が要求される論理素子を再成長層４１上に形成し、高品質かつ集積化が求められるＤＲＡＭを基板１０上に形成することにより、それぞれの素子を各々に適した基板上に作製することができ、更なるコスト低減、工程数削減などに寄与することが可能となる。
【００４３】
また、下地となる基板と同じ組成の再成長層４１を形成すれば、下地よりもより高品質な結晶層が得られ、これに作り付けられる例えばＤＲＡＭなどの素子は、より高信頼性素子となり得るため、高性能な半導体装置を実現することができる。また、従来は製造できなかった、所望の位置への部分ＳＯＩ構造に歪み素子を形成することによって、高品質で高性能な半導体素子が工程数削減による低コストにて形成可能であると共に、製造された素子の低消費電力化も可能となる。
【００４４】
（第３の実施形態）
図５は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４５】
本実施形態では、右側の素子領域において、Ｓｉ基板１０の上に再成長層５１が形成されている。再成長した結晶層の方が、結晶欠陥の低減による素子特性の向上が期待できるので、例えばＤＲＡＭのように信頼性の高い素子を形成したい場合に有利な構造となり、混載素子を作成する際のメリットが得られる。一方、Ｓｉ基板１０と異なる格子定数を有する層を成長した場合は、バンド構造の変化に伴う素子特性の向上が見込まれる。この再成長層５１としては、例えば上述のＧｅ層を用いることができ、その効果も同様である。
【００４６】
（第４の実施形態）
図６は、本発明の第４の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４７】
本実施形態では、左側の素子領域において、絶縁層１１，１２で囲まれた領域の上に再成長層４１が形成されている。絶縁層１１，１２で囲まれた領域の上に再成長した層の方が、結晶欠陥の低減による素子特性の向上が期待できると共に、絶縁層１１，１２で囲まれた部分と異なる格子定数を有する層を成長した場合は、バンド構造の変化に伴う素子特性の向上が見込まれる。
【００４８】
また、右側の素子領域において、Ｓｉ基板１０の上に再成長層５１が形成されている。再成長した層の方が、結晶欠陥の低減による素子特性の向上が期待できるので、例えばＤＲＡＭの様に信頼性の高い素子を形成したい場合に有利な構造となり、混載素子を作成する際のメリットが得られる。一方、Ｓｉ基板１０と異なる格子定数を有する層を成長した場合は、バンド構造の変化に伴う素子特性の向上が見込まれる。この再成長層としては、例えば、上述のＧｅ層を用いることができ、その効果も同様である。
【００４９】
（第５の実施形態）
図７は、本発明の第５の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５０】
本実施形態では、左側の素子領域において、絶縁層１１，１２で囲まれた領域の上に再成長層７１として格子緩和ＳｉＧｅ層が形成され、さらにその上に歪みＳｉ層７２が形成されている。この構造により、いわゆるＳＯＩ構造による寄生容量の低減と歪みＳｉ層をチャネルとしたトランジスタの組み合わせで、高速かつ低消費電力な素子を形成することが可能になる。ここで、歪みＳｉ層７２は、該層７２を成長する成長表面の格子定数に比べて｜Δｄ｜＜±２％で異なる層であるのが望ましい。
【００５１】
また、右側の素子領域においても、Ｓｉ基板１０の上に再成長層５１が形成されている。再成長した層の方が、結晶欠陥の低減による素子特性の向上が期待できるので、例えばＤＲＡＭのように信頼性の高い素子を形成したい場合に有利な構造となり、混載素子を作成する際のメリットが得られる。従って、従来に比べて高性能な論理素子とメモリー素子などを１チップ上にて集積することが可能となる。
【００５２】
（第６の実施形態）
図８は、本発明の第６の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態では、左側の素子においては、絶縁層１１，１２で囲まれた領域の上には再成長層４１が形成されている。絶縁層１１，１２で囲まれた領域の上に再成長した層の方が、結晶欠陥の低減による素子特性の向上が期待できると共に、絶縁層１１，１２で囲まれた部分と異なる格子定数を有する層を成長した場合は、バンド構造の変化に伴う素子特性の向上が見込まれる。
【００５４】
また、右側の素子においては、Ｓｉ基板１０の上に緩和ＳｉＧｅ再成長層８１と歪みＳｉ層８２が形成されている。このような構造にすれば、バンド構造の変化による素子特性の向上が期待でき、例えばＤＲＡＭのような素子の高速化を目的とするデバイスなどに適用が可能である。
【００５５】
（第７の実施形態）
図９は、本発明の第７の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５６】
本構造では、Ｓｉ基板１０にイオン注入を施す工程を行う前に、予め基板表面上にＳｉＧｅ層を形成した基板を用意した。その後、第１の実施形態と同様の方法にてプロセスを行った。イオン注入後の熱処理工程において、図９の右側の絶縁層が基板中に形成されない部分では、Ｇｅが基板中に拡散するため僅かのＧｅが存在するＳｉ基板、即ち低濃度Ｇｅ層９２が形成される。
【００５７】
一方、基板上の一部が基板本体と分離層を介して一部乃至は全て分離されている構造部分においては、Ｇｅの拡散が分離層１１，１２によって阻害されるため、もともと基板上に形成されたＳｉＧｅ層中のＧｅ濃度に対応した濃度を有する熱処理によって緩和されたＳｉＧｅ層９１が形成される。その結果、この分離された格子緩和ＳｉＧｅ層９１上に歪みＳｉ層４１を形成すれば、第２及び第５の実施形態に記した場合と同等の効果によって高性能なトランジスタを作製することが可能になる。この場合は、第２，第５の実施形態の場合よりもより薄い膜厚で歪みＳｉ層４１とＳｉＧｅ層９１を形成することが可能になるので、ＳＯＩ構造の効果がより効果的に得られる。また、右側の分離構造が無い部分においては、基板中のＧｅ濃度が低いため、Ｓｉ基板と同様のプロセスにて素子を形成することが可能である。
【００５８】
実際は、イオン注入前の基板上にＳｉＧｅ層をＧｅ濃度ｘ＝０〜１００の間で形成可能である。典型的には、Ｇｅ濃度が５％〜５０％であり、絶縁層１１，１２で囲まれた領域が形成された後のＳｉＧｅ層９１中のＧｅ濃度はイオン注入条件とアニール条件によって決まり、もとのＧｅ濃度の保持、熱処理中のＧｅの基板側への拡散によるＧｅ濃度減少、或いは熱処理中の濃縮によるＧｅ濃度増加が生じる。これに対して、右側の基板部分９２ではＧｅの拡散が熱処理中に生じるため、最終的には初期のＧｅ濃度の半分以下になるのが通常であり、１％以下とすることも可能である。さらに、図１０に示すように、基板部分９２上に更にＳｉエピタキシャル層を再成長してＧｅの無い格子緩和Ｓｉ層９３を再形成することも可能である。
【００５９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、半導体基板としてＳｉ基板を用いたが、これに限らず他の半導体材料を用いることができる。即ち、半導体基板としては、Ｓｉ，Ｇｅ，Ｇａ，Ａｓ，Ｐ，Ｂ，Ｎ，Ｓｂ，Ｃ，Ｗ，Ｔｉ，Ｎｉ，Ｃｅ，Ｓｒ，Ｐｒ，Ｉｎ，Ａｌ，Ｎ，Ｏの少なくとも一つを含む単層、或いは複数の層から形成されるものであればよい。より具体的には、ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＧａＮ，ＧａＡｓ，ＩｎＡｓ，ＳｉＮ等を用いることができる。さらに、追加の半導体層としても同様に、Ｓｉ，Ｇｅ，Ｇａ，Ａｓ，Ｐ，Ｂ，Ｎ，Ｓｂ，Ｃ，Ｗ，Ｔｉ，Ｎｉ，Ｃｅ，Ｓｒ，Ｐｒ，Ｉｎ，Ａｌ，Ｎ，Ｏの少なくとも一つを含む単層、或いは複数の層から形成されるものを用いることが可能である。
【００６０】
また、絶縁層は必ずしもＳｉＯ2 に限るものではなく、他の酸化絶縁膜、更には窒化絶縁膜や結晶絶縁膜を用いることも可能である。また、再成長層としての歪み緩和ＳｉＧｅ層や歪みＳｉ層の厚さ等は、結晶成長条件を変えることによって、仕様に応じて適宜変更可能である。さらに、メモリー素子としては、ＤＲＡＭに限らず、ＳＲＡＭ，ＥＥＰＲＯＭ，ＭＲＡＭ，ＦＲＡＭ，ＯＵＭなどを用いることができる。
【００６１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６２】
【図１】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図２】第１の実施形態に係わる半導体装置の別の素子構造を示す断面図。
【図３】第１の実施形態に係わる半導体装置の素子構造の形成工程を示す断面図。
【図４】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図５】第３の実施形態に係わる半導体装置の素子構造を示す断面図。
【図６】第４の実施形態に係わる半導体装置の素子構造を示す断面図。
【図７】第５の実施形態に係わる半導体装置の素子構造を示す断面図。
【図８】第６の実施形態に係わる半導体装置の素子構造を示す断面図。
【図９】第７の実施形態に係わる半導体装置の素子構造を示す断面図。
【図１０】第７の実施形態の変形例の素子構造を示す断面図。
【図１１】第１の実施形態に係わる半導体装置のさらに別の素子構造を示す断面図。
【符号の説明】
【００６３】
１０…Ｓｉ基板
１１…絶縁層（第１の絶縁膜）
１２…絶縁層（第２の絶縁膜）
１３…Ｓｉ分離層（島状半導体領域）
１５…マスク
２１，３１…ゲート絶縁層
２２，３２…ゲート電極
２３，３３…ソース・ドレイン
２４，３４…層間絶縁膜
２５，３５…配線電極
４１，５１…再成長層
７１…緩和ＳｉＧｅ層
７２…歪みＳｉ層
８１…緩和ＳｉＧｅ層
８２…歪みＳｉ層
９１…緩和ＳｉＧｅ層
９２…低濃度Ｇｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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