(57)【要約】【課題】  可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ、高集積化が可能なメモリセル及び該メモリセルを用いた半導体記憶装置を提供する。【解決手段】  可変抵抗素子Ｒｃの一方端とバイポーラトランジスタＱｃのエミッタまたはコレクタの一方とを自己整合により接続してなるメモリセルＭｃを行方向及び列方向に夫々複数マトリクス状に配列し、同一列の各メモリセルのバイポーラトランジスタＱｃのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線Ｓ１，Ｓ２に接続し、同一行の各メモリセルのバイポーラトランジスタＱｃのベースを行方向に延伸する共通のワード線Ｗ１，Ｗ２に接続し、同一列の各メモリセルの可変抵抗素子Ｒｃの他方端を列方向に延伸する共通のビット線Ｂ１，Ｂ２に接続して構成されたメモリアレイを半導体基板上に備えてなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能なバイポーラトランジスタからなる選択トランジスタを備えることを特徴とする半導体記憶装置のメモリセル。
【請求項２】
前記可変抵抗素子が、自己整合により位置合わせされ前記選択トランジスタの１つの電極と接続していることを特徴とする請求項１に記載の半導体記憶装置のメモリセル。
【請求項３】
可変抵抗素子の一方端とバイポーラトランジスタのエミッタまたはコレクタの一方と接続してなるメモリセルを行方向及び列方向に夫々複数マトリクス状に配列し、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の他方端を列方向に延伸する共通のビット線に接続して構成されたメモリアレイを半導体基板上に備えてなることを特徴とする半導体記憶装置。
【請求項４】
前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記各メモリセルの前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、
前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを特徴とする請求項５または６に記載の半導体記憶装置。
【請求項８】
可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能な選択トランジスタを備えてなるメモリセルを有し、
前記可変抵抗素子が、自己整合により位置合わせされ前記選択トランジスタの１つの電極と接続していることを特徴とする半導体記憶装置のメモリセル。
【請求項９】
可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能な選択トランジスタを備えてなるメモリセルを有し、
前記可変抵抗素子とメタル配線を電気的に接続するコンタクトが、自己整合により位置合わせされ前記可変抵抗素子と接続していることを特徴とする半導体記憶装置。
【請求項１０】
前記可変抵抗素子とメタル配線を電気的に接続するコンタクトが、自己整合により位置合わせされ前記可変抵抗素子と接続していることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記選択トランジスタの夫々の電極と前記可変抵抗素子が半導体基板面に対して垂直に積層されていることを特徴とする請求項８〜１０の何れか１項に記載の半導体記憶装置。
【請求項１２】
前記可変抵抗素子が、電圧印加によって抵抗値が可逆的に変化する記憶素子であることを特徴とする請求項３〜１１の何れか１項に記載の半導体記憶装置。
【請求項１３】
前記可変抵抗素子の材料が、マンガンを含有するペロブスカイト構造の酸化物であることを特徴とする請求項３〜１２の何れか１項に記載の半導体記憶装置。
【請求項１４】
請求項３に記載の半導体記憶装置の製造方法であって、
前記半導体基板に素子分離領域を形成する工程と、
前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、
前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、
前記第３半導体層の一部をパターニングする工程と、
前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、
前記２回のパターニング後の前記第３半導体層の上部に前記可変抵抗素子を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
前記第２半導体層の少なくとも一部が多結晶シリコン膜であることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第２半導体層の上層部及び前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする請求項１４または１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第２半導体層及び前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１８】
前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を堆積した後、不純物イオン注入により前記各半導体層に不純物導入を行う工程を有することを特徴とする請求項１４〜１７の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１９】
第１のフォトレジストマスクにて前記ソース線のパターンが定まり、第２のフォトレジストマスクにて前記ワード線のパターンが定まり、前記第２のフォトレジストマスクと第３のフォトレジストマスクにて前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方のパターンが定まることを特徴とする請求項１４〜１８の何れか１項に記載の半導体記憶装置の製造方法。
【請求項２０】
前記２回のパターニング後の前記第３半導体層をエッチバックすることにより当該第３半導体層の周囲に形成された絶縁膜に対して間隙部を形成し、前記間隙部内に前記可変抵抗素子を堆積し、前記可変抵抗素子を前記第３半導体層と自己整合して接続させることを特徴とする請求項１４〜１９の何れかに記載の半導体記憶装置の製造方法。
【請求項２１】
前記間隙部内に堆積した前記可変抵抗素子の上面を、エッチバックにより前記第３半導体層の周囲に形成された絶縁膜の上面より下方に位置させることを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに可変抵抗素子を含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ペロブスカイと構造をもつ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料により構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるには十分であり、また、材料を破壊することの無い十分に低いエネルギーであれば良く、この電気的パルスは正極性、負極性の何れでもよい。また、複数の電気パルスを繰り返し印加することにより、さらに材料特性を変化させることができる。
【０００３】
このような従来技術は、例えば米国特許第６２０４１３９号明細書（特許文献１）に開示されている。図２６、図２７は従来技術における印加パルス数と抵抗値との関係を示すグラフである。図２６は、金属性サブストレートの上に成長させたＣＭＲフィルムに対して印加するパルス数と抵抗との関係を示している。ここでは、３２Ｖの振幅、７１ｎｓのパルス幅を持つパルスを４７回印加している。このような条件下では、図２６から分かるように抵抗値は１桁程度変化することが分かる。
【０００４】
また、図２７は、パルス印加条件を変更して、２７Ｖの振幅、６５ｎｓのパルス幅を持つパルスを１６８回印加している。このような条件下では、図２７から分かるように抵抗値は約５桁も変化することが分かる。
【０００５】
図２８、図２９は従来技術におけるパルスの極性に対する依存性を示すグラフである。
【０００６】
図２８は、正極性＋１２Ｖと負極性−１２Ｖのパルスを印加した場合のパルス数と抵抗との関係を示す。
【０００７】
また、図２９は、正極性＋５１Ｖと負極性−５１Ｖのパルスを連続印加した後に抵抗値を測定した場合のパルス数と抵抗との関係を示す。図２８及び図２９に見られるように、数回の正極性パルスを印加して抵抗値を低減させた後、負極性のパルスを連続印加して抵抗値の増大（最終的には飽和状態）を図ることが可能となる。このことは、正極性パルスを印加した時をリセット状態、負極性を印加した時を書き込み状態とすることでメモリデバイスへの応用が考えられる。
【０００８】
上記従来例では、このような特性を有するＣＭＲ薄膜をアレイ状に配置し、メモリを構成した例について開示している。図３０は従来技術におけるメモリアレイ構成を示す斜視図である。
【０００９】
図３０に示されたメモリアレイでは、基板２５上に底面電極２６を形成し、その上に各１ビットを構成する可変抵抗素子２７、上面電極２８を形成したものである。可変抵抗素子２７の夫々に、つまり１ビット毎の上面電極２８にワイヤー２９を接続し、書き込み用のパルスを印加する。また、読み出す場合にも、各１ビット毎の上面電極２８に接続されたワイヤー２９から電流を読み出すものである。
【００１０】
しかしながら、上記の図２８、図２９に示されたＣＭＲ薄膜の抵抗値の変化は２倍程度であり、リセット状態と書き込み状態を識別するには抵抗値の変化量が少ないように思われる。また、このＣＭＲ薄膜に印加する電圧が高く、低電圧化動作が要望されるメモリデバイスには適さない。
【００１１】
この結果に基づき、本願の出願人等は、特許文献１と同一のペロブスカイト構造をもつＣＭＲ材料ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等を用いて、１つ以上の短い電気パルスを印加することによって、新たな特性を取得することができた。つまり、約±５Ｖの低電圧パルスを印加することによって、薄膜材料の抵抗値が数百Ωから約１ＭΩまで変化する特性を取得している。
【００１２】
そして、この材料を使用してメモリアレイを構成し、読み出し、書き込みを行う回路方式を概念的に示した発明を特許出願している。
【特許文献１】米国特許第６２０４１３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図３０に示されたメモリアレイでは、各１ビット毎に電極にワイヤーを接続し、書き込み動作時に、このワイヤーを通して書き込み用パルスを印加しており、また、読み出し時においても、１ビット毎に電極に接続されたワイヤーから電流を読み出すために、薄膜材料の特性評価は可能であるが、メモリとしての集積度を上げることができないという問題がある。
【００１４】
また、書き込み動作、読み出し動作やリセット動作を行うに当たり、メモリの外部からの入力信号により全て制御しており、従来のメモリのように、メモリデバイス内部において、書き込み動作、読み出し動作やリセット動作を制御できるものとして作成されているものではない。
【００１５】
図３１は従来のメモリアレイの構成例を示す回路図である。ＰＣＭＯ材料を使用して形成した可変抵抗素子Ｒｃが４×４のマトリクス状に配置されメモリアレイ１０を構成する。各可変抵抗素子Ｒｃの１端子はワード線Ｗ１〜Ｗ４に、他の１端子はビット線Ｂ１〜Ｂ４に接続される。メモリアレイ１０に隣接して周辺回路３２が設けられる。各ビット線Ｂ１〜Ｂ４にはビットパストランジスタ３４が接続され、インバータ３８への経路を形成する。ビットパストランジスタ３４とインバータ３８との間には負荷トランジスタ３６が接続される。この構成により、メモリアレイ１０の各可変抵抗素子Ｒｃにおける読み出し、書き込みを行うことができる。
【００１６】
この従来のメモリアレイでは、低電圧でメモリを動作することが可能となる。しかし、この書き込み、読み出し方式では、アクセスするメモリセルに隣接するメモリセルへのリーク電流経路が発生するために、読み出し動作時には正しい電流値を評価することができない（読み出しディスターブ）。また、書き込み動作時にも、隣接するメモリセルへのリーク電流が発生するために、正しい書き込み動作ができない虞がある（書き込みディスターブ）。
【００１７】
例えば、読み出し動作において、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗値を読み出す為に、ワード線Ｗ３に電源電圧Ｖｃｃを、ビット線Ｂ２をＧＮＤに、その他のビット線Ｂ１、Ｂ３、Ｂ４及びワード線Ｗ１、Ｗ２、Ｗ４はオープンにし、ビットパストランジスタ３４ａをオンすることによって、矢符Ａ１で示す電流経路を形成することができるため、抵抗値を読み出すことができる。しかし、可変抵抗素子Ｒｃａに隣接する可変抵抗素子Ｒｃに対し、矢符Ａ２、Ａ３等で示す電流経路が発生するため、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗のみの値を読み出すことはできなくなる（読み出しディスターブ）。
【００１８】
また、可変抵抗素子に接続する電流経路における外部抵抗にばらつきがあると、書き込みに十分な電圧が可変抵抗素子に印加されなくなり、書き込み不良が発生する可能性、或いは、当該外部抵抗のばらつきに起因する読み出し時の電流不足による読み出し不良が発生する可能性がある。
【００１９】
本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、ペロブスカイト構造をもつ薄膜材料（例えばＰＣＭＯ）等からなる可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ、高集積化が可能なメモリセル及び該メモリセルを用いた半導体記憶装置を提供することにある。更に、本発明の別の目的として、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が生じない半導体記憶装置を提供し、更に、メモリセルの特性のばらつきを抑制した高性能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る半導体記憶装置のメモリセルは、可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能なバイポーラトランジスタからなる選択トランジスタを備えることを特徴とする。更に、可変抵抗素子が、自己整合により位置合わせされ前記選択トランジスタの１つの電極と接続していることが好ましい。
【００２１】
上記特徴の本発明に係るメモリセルによれば、可変抵抗素子と選択トランジスタからなる簡易な構成であるので、大容量記憶装置に適したメモリセルを提供できる。特に、選択トランジスタに採用したバイポーラトランジスタは半導体基板に対して垂直に形成可能なため、メモリセルサイズを、選択トランジスタを有しない可変抵抗素子だけのメモリセルと同等に小さくでき、大容量化に適したメモリセル構成が可能となる。更に、選択トランジスタによって可変抵抗素子に流れる電流を双方向に制御可能なため、可変抵抗素子に流れる電流方向に関係なく、隣接するメモリセルへのリーク電流を抑制することができる。また、可変抵抗素子が自己整合により位置合わせされ選択トランジスタの１つの電極と接続することにより、メモリセルの特性バラツキを抑制でき、高性能化に寄与する。
【００２２】
上記目的を達成するための本発明に係る半導体記憶装置は、可変抵抗素子の一方端とバイポーラトランジスタのエミッタまたはコレクタの一方と接続してなるメモリセルを行方向及び列方向に夫々複数マトリクス状に配列し、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の他方端を列方向に延伸する共通のビット線に接続して構成されたメモリアレイを半導体基板上に備えてなることを特徴とする。
【００２３】
本発明に係る半導体記憶装置においては、上記特徴に加えて、前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていること特徴とする。更に、前記各メモリセルの前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする。更に、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、或いは、前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを特徴とする。
【００２４】
上記特徴の本発明に係る半導体記憶装置によれば、本発明に係るメモリセルの上記特徴による作用効果を発揮でき、大容量の半導体記憶装置を実現でき、且つ、メモリセル間のリーク電流の発生を抑制した低電圧動作可能な半導体記憶装置を実現できる。特に、可変抵抗素子とバイポーラトランジスタの接続、或いは、可変抵抗素子とビット線の接続が自己整合によりなされることで、特性ばらつきを抑制でき、高性能化に寄与する。
【００２５】
本発明に係る半導体記憶装置は、可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能な選択トランジスタを備えてなるメモリセルを有し、前記可変抵抗素子が、自己整合により位置合わせされ前記選択トランジスタの１つの電極と接続していることを特徴とする。更に、前記可変抵抗素子とメタル配線を電気的に接続するコンタクトが、自己整合により位置合わせされ前記可変抵抗素子と接続していることが好ましい。更に、前記選択トランジスタの夫々の電極と前記可変抵抗素子が半導体基板面に対して垂直に積層されていることを特徴とする。
【００２６】
上記特徴の本発明に係る半導体記憶装置によれば、メモリセルの作用効果を、特性ばらつきを抑えて発揮でき、大容量の半導体記憶装置を実現でき、且つ、メモリセル間のリーク電流の発生を抑制した低電圧動作可能な半導体記憶装置を実現できる。
【００２７】
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、前記半導体基板に素子分離領域を形成する工程と、前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記可変抵抗素子の一方端と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、前記第３半導体層の一部をパターニングする工程と、前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、前記２回のパターニング後の前記第３半導体層の上部に前記可変抵抗素子を形成する工程とを有することを特徴とする。
【００２８】
上記特徴の本発明に係る半導体記憶装置の製造方法によれば、半導体基板上のワード線とビット線の交差部分に、各メモリセルの可変抵抗素子と選択トランジスタを垂直に形成できるため、高密度実装可能なメモリアレイが実現できる。この結果、低コストで大容量半導体記憶装置を提供することができる。特に、パターニング後の第３半導体層上に可変抵抗素子を自己整合により形成することができ、メモリセルの特性ばらつきを抑制できる。
【発明を実施するための最良の形態】
【００２９】
本発明に係る半導体記憶装置及びその製造方法の実施の形態につき、図面に基づいて詳細に説明する。尚、本発明では、上述したように低電圧パルスで抵抗値が２桁程度変化する可変抵抗素子としてＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）薄膜を用い、この可変抵抗素子を流れる電流を制御する電流制御素子でメモリセル及びメモリアレイを構成し、そのメモリセル、メモリアレイに対する書き込み動作、読み出し動作、リセット動作を実現する具体的な製造方法を示す。
【００３０】
本発明のメモリセルは、薄膜材料ＰＣＭＯ等を可変抵抗素子として用い、電流制御素子の選択トランジスタとして例えばＮＰＮ接合バイポーラ型トランジスタ（以下、「バイポーラトランジスタ」という）を構成される。
【００３１】
図１に、本発明に係るメモリセルＭｃをマトリックス状に２×２個配置してメモリアレイとしたアレイ構成の等価回路図を示す。図２は、図１のメモリセルアレイの概略平面図を示す。図１７（ａ）は、図２のＡ―Ａ方向における概略断面図を、図１７（ｂ）は、図２のＢ―Ｂ方向における概略断面図を夫々示す。また、図２２に、図１及び図２のメモリアレイ構成の斜視図を示す。
【００３２】
図１に示すように、メモリセルＭｃは、可変抵抗素子Ｒｃの一方端とバイポーラトランジスタＱｃのエミッタまたはコレクタの一方（図１ではコレクタ）と接続して形成されている。また、メモリアレイは、同一列の各メモリセルＭｃのバイポーラトランジスタＱｃのエミッタまたはコレクタの他方（図１ではエミッタ）を列方向に延伸する共通のソース線Ｓ１，Ｓ２に接続し、同一行の各メモリセルＭｃのバイポーラトランジスタＱｃのベースを行方向に延伸する共通のワード線Ｗ１，Ｗ２に接続し、同一列の各メモリセルＭｃの可変抵抗素子Ｒｃの他方端を列方向に延伸する共通のビット線Ｂ１，Ｂ２に接続して構成されている。
【００３３】
図２の概略平面図では、各ビット線Ｂ１，Ｂ２の下方にソース線Ｓ１，Ｓ２（図示せず）が形成されている。また、可変抵抗素子ＰＣＭＯの下方にバイポーラトランジスタ（図示せず）が形成されている。
【００３４】
更に詳述すれば、図２２に示すように、半導体基板として例えばｐ型シリコン基板１００ａ上にｎ型シリコンのソース線１０５を配置し、更に、ソース線１０５に直交するようにｐ型シリコンのワード線１０６ｂを配置し、更に、ソース線１０５とワード線１０６ｂとの交差個所の直上にｎ型シリコンの電極（コレクタ）１０７ｂを配置することで電流制御素子としてのバイポーラトランジスタを構成し、該バイポーラトランジスタに対して直列に接続するように可変抵抗素子１１３を配置し、可変抵抗素子１１３からビット線１１７を、コンタクト１１６を介して引き出すよう配置してメモリアレイを形成する。つまり、ソース線１０５のワード線１０６ｂとの交差個所にバイポーラトランジスタＱｃのエミッタが形成され、ワード線１０６ｂのソース線１０５との交差個所にバイポーラトランジスタＱｃのベースが形成され、該交差個所におけるソース線１０５とワード線１０６ｂの接触面がバイポーラトランジスタのベース・エミッタ接合部を形成している。
【００３５】
このように、ワ−ド線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２の各交点にバイポーラトランジスタＱｃ及び可変抵抗素子Ｒｃの直列回路からなるメモリセルＭｃを垂直方向に作製することによって、大幅な微細化が可能となる。
【００３６】
尚、図示していないが、各ワ−ド線Ｗ１、Ｗ２には、所定メモリ動作（後述する書き込み動作、リセット動作、読み出し動作等）のために選択されたメモリセルに接続するワード線を選択し、所定メモリ動作に必用な電圧を印加するための行デコーダ及びワード線駆動回路が接続され、各ビット線Ｂ１、Ｂ２には、上記所定メモリ動作のために選択されたメモリセルに接続するビット線を選択し、所定メモリ動作に必用な電圧を印加するための列デコーダ及びビット線駆動回路が接続されている。更に、選択されたメモリセルのデータを選択されたビット線を介して読み出すための読み出し回路が設けられ、本発明に係る半導体記憶装置が構成されている。尚、行デコーダ及びワード線駆動回路、列デコーダ及びビット線駆動回路、並びに、読み出し回路は一般的な不揮発性半導体記憶装置に用いられている既知の回路を使用して構成することができ、詳細な説明は割愛する。
【００３７】
次に、上述のように構成されたメモリアレイに対する各メモリ動作について説明する。以下、例えば、データ書き込み前の可変抵抗素子Ｒｃの抵抗値は、約１ＭΩと高抵抗であり，可変抵抗素子Ｒｃの抵抗値が変動するために必要な可変抵抗素子Ｒｃに与える電位差が１．８Ｖ程度である場合について説明を行う。
【００３８】
（書きこみ動作）
図１を参照して、本発明に係るメモリセルへの書き込み動作（メモリセルＭｃ内の可変抵抗素子Ｒｃの抵抗値を減少させることでデータの書き込みを行うとした場合）を説明する。このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
【００３９】
選択されたメモリセルＭｃ内の可変抵抗素子Ｒｃに接続されているビット線Ｂ２に例えば５Ｖを印加する。その他の全ビット線Ｂ１には０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２には０Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することでエミッタとベースとの接合は順方向バイアス状態に、ベースとコレクタとの接合は逆方向バイアスとなる。つまり、ワード線Ｗ２より与えられた比較的振幅の小さい信号（ベース電流）によって増幅された信号（コレクタ電流）が導き出される。その結果、エミッタ−コレクタ間の内部抵抗による電圧降下を３Ｖとした場合、可変抵抗素子Ｒｃ側から選択トランジスタＱｃ側へ電流が流れ、可変抵抗素子Ｒｃの両端に２Ｖの電位差を発生させることが可能となる。即ち、可変抵抗素子Ｒｃの抵抗値は、約１ＭΩから数百Ωにまで減少する。また、ソース線Ｓ１及び非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して選択トランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みが行われることになる。
【００４０】
上述のように、各電位を設定することにより、選択メモリセルＭｃに隣接するメモリセルの誤書き込み（書き込みディスターブ）を抑制することが可能となる。
【００４１】
（リセット動作：その１）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたメモリセルＭｃにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭｃの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも５Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２及び非選択ソース線Ｓ１には５Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することで、書き込み動作の電圧印加状態に対してエミッタとコレクタが置換したバイアス状態になる。その結果、エミッタ−コレクタ間の内部抵抗による電圧降下を３Ｖとした場合、選択トランジスタ側から可変抵抗素子Ｒｃ側へ電流が流れ、可変抵抗素子Ｒｃの両端に書き込み時とは逆極性の２Ｖの電位差を発生させることが可能となる。即ち、可変抵抗素子Ｒｃの抵抗値は、数百Ωから約１ＭΩにまで上昇する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して選択トランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みデータのリセット動作が行われることになる。
【００４２】
（リセット動作：その２）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたワード線Ｗ２に接続された複数のメモリセルにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ１及びＳ２はＯＰＥＮ状態とし、更に、ワード線Ｗ２に例えば５Ｖを印加することでベースとコレクタ間の接合は順方向バイアス状態になる。その結果、選択トランジスタＱｃ側から可変抵抗素子Ｒｃ側へ電流が流れ、可変抵抗素子Ｒｃの両端に書き込み時とは逆極性の２Ｖ以上の電位差を発生させることが可能となる。即ち、可変抵抗素子Ｒｃの抵抗値は、数百Ωから約１ＭΩにまで上昇する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して選択トランジスタを非導通状態とする。この一連の動作により、選択されたワード線Ｗ２に接続された複数のメモリセルに対するリセット動作が行われることになる。
【００４３】
また、選択されたワード線Ｗ２に接続された複数のメモリセルの中で初期（リセット）状態である約１ＭΩの高抵抗素子には電流が流れずに選択的に書き込み状態である数百Ωの低抵抗素子に電流が流れ、効果的にリセット動作が行われる。
【００４４】
また、ビット線Ｂ１を５Ｖにすることで、ビット線Ｂ１に接続されるメモリセルは非選択状態となり、選択メモリセルＭｃのみのビット単位のリセット動作も可能になる。
【００４５】
尚，リセット動作において、電流は主に低抵抗素子に流れるため、消費電力を下げることが可能となる。また、同時にリセット動作可能なメモリセルブロックを大容量化できるため、リセット動作速度が向上する。
【００４６】
（読み出し動作）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
【００４７】
次いで、選択メモリセルＭｃに接続されたソース線Ｓ２に０Ｖを印加し、ビット線Ｂ２には、例えば３Ｖを印加する。選択メモリセルＭｃの選択トランジスタＱｃのベースが接続されているワード線Ｗ２のみに０．０５Ｖを印加する。このとき、選択メモリセルＭｃの可変抵抗素子Ｒｃの両端には、約１〜１．５Ｖ程度の電位差しか発生せずに抵抗値が変動しない。
【００４８】
また、他の全ワード線にはプリチャージ状態からの０Ｖ印加を持続する。また、選択メモリセルＭｃに接続されたビット線Ｂ２を除く他の全てのビット線に対して０Ｖを供給する。このことによって、非選択メモリセルの可変抵抗素子Ｒｃの両端には電位差が発生せず、抵抗値が変動しない。
【００４９】
その結果、ビット線Ｂ２から選択メモリセルＭｃを通り、ソース線Ｓ２に流れる電流経路が形成され読み出し動作が実行される。このとき，可変抵抗素子Ｒｃの抵抗値に対応した電流が流れるため、情報“１”または“０”の判定が可能となる。つまり、メモリセルＭｃに蓄積されたデータが“１”か“０”かを識別し、読み出し動作が実行される。
【００５０】
また，メモリセルＭｃの電流経路において，電流経路の全抵抗に対して可変抵抗素子Ｒｃの抵抗の割合が大きければ大きい程読み出し性能が向上する。
【００５１】
尚、列デコーダと行デコーダ（図示せず）は、メモリセルを選択する信号を生成するもので、これらは、メモリアレイの周辺に構成されている。列デコーダはビット線と接続されて、行デコーダはワード線と接続されている。また、ビット線Ｂ１、Ｂ２は、メモリセルに記憶されている情報を読み出すためのもので、メモリセル、ビット線を経由して、読み出し回路に接続されている。尚、読み出し回路は、メモリセルアレイ周辺に構成されている。
【００５２】
続いて、本発明に係る半導体記憶装置の製造方法、及び、当該方法により作製される半導体記憶装置の実施の形態を図面に基づいて説明する。
【００５３】
＜第１実施形態＞
後述する第２半導体層及び第３半導体層がエピタキシャルシリコン膜で構成される半導体記憶装置の実施の形態について図３〜図１７を用いて説明する。尚、各図（ａ）は図２に記したメモリセルアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。
【００５４】
先ず、半導体基板として例えばｐ型シリコン基板１００の表面にマスク層となる例えばシリコン酸化膜１０１を１０〜１００ｎｍ堆積し、続いて、シリコン窒化膜１０２を５０〜５００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第１のレジストマスク００１をマスクとして用いて（図３参照）、反応性イオンエッチングによりシリコン窒化膜１０２、シリコン酸化膜１０１を順次エッチングする。
【００５５】
続いて、ストライプ状にパターニングされたシリコン窒化膜１０２ａ、シリコン酸化膜１０１ａをマスクとしてｐ型シリコン基板１００に深さ１００ｎｍから１０００ｎｍのストライプ状の溝部を備えたｐ型シリコン基板１００ａを形成する（図４参照）。この際、レジストマスク００１をマスクとして上記溝部を形成しても構わない。
【００５６】
続いて、上記溝部に素子分離領域となる絶縁膜として例えばシリコン酸化膜１０３をＣＭＰ（化学的機械的研磨）等を用いて、平坦に埋め込む（図５参照）。続いて、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に例えばｐ型のエピタキシャルシリコン層１０４を１μｍ〜１０μｍ程度堆積する。この際、エピタキシャルシリコンの不純物体積濃度は１０１５〜１０１８／ｃｍ３程度の低濃度で構成されることが望ましい（図６参照）。
【００５７】
続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３の間にｎ型シリコンの不純物層からなる第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型の第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）１０６及びｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図７参照）。この際、ｐ型の第２半導体層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これらの第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。尚、第３半導体層１０７の膜厚は、後述する自己整合による可変抵抗素子膜１１３の堆積処理のためにエッチバックを行うので、最終膜厚が薄くなる。このため、第３半導体層１０７の当初膜厚は、最終膜厚に可変抵抗素子膜１１３の最終膜厚を加えた膜厚以上としておく。但し、第３半導体層１０７の不純物濃度プロファイルは、最終膜厚に合わせておけばよい。
【００５８】
続いて、エピタキシャルシリコン表面にマスク層となる例えばシリコン窒化膜１０８を１００〜１０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第２のレジストマスク００２をマスクとして用いて（図８参照）、反応性イオンエッチングによりシリコン窒化膜１０８をストライプ状にエッチングする（図９参照）。
【００５９】
続いて、ストライプ状にパターニングされたシリコン窒化膜１０８ａをマスクにエピタキシャル層で構成される第３半導体層１０７の一部分を選択的エッチングしてストライプ状の溝部を形成する（図１０参照、エッチング後は第３半導体層１０７ａとなる。）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。続いて、公知のフォトリソグラフィ技術によりパターンニングされた第３のレジストマスク００３をマスクとして用いて（図１１参照）、反応性イオンエッチングによりシリコン窒化膜１０８ａを選択的にエッチングする（図１２参照）。結果として、シリコン窒化膜１０８ａは、後に形成されるワード線とソース線の各交差個所の上方に位置する島状に形成される。
【００６０】
続いて、第２、第３のレジストマスクにて島状にパターニングされたシリコン窒化膜１０８ｂをマスクとして、エピタキシャル層で構成される第２半導体層１０６と１回目のパターニング後の第３半導体層１０７ａの一部分を選択的エッチングして第３半導体層１０７ｂ、第２半導体層１０６ｂを形成する（図１３参照）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。この結果、第２半導体層１０６ｂはストライプ状にパターニングされワード線が形成され、その上部の第３半導体層１０７ｂはシリコン窒化膜１０８ｂと同様の島状パターンのバイポーラトランジスタのコレクタを形成する。
【００６１】
続いて、シリコン窒化膜１０８ｂを選択的に除去した後、絶縁膜１１１を溝部（パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲）に埋設する（図１４参照）。或いは、絶縁膜１１１を当該溝部に埋設した後にシリコン窒化膜１０８ｂを選択的に除去する。
【００６２】
続いて、パターニング後の第３半導体層１０７ｂだけを選択的にエッチバックし、エッチングされない絶縁膜１１１の間にホール１０７ｃ（間隙部）を形成する（図１５参照）。引き続き、可変抵抗素子膜１１３として薄膜材料ＰＣＭＯ等を、絶縁膜１１１及びホール１０７ｃ内に堆積した後に、可変抵抗素子膜１１３だけを選択的にエッチバックし、最終的に可変抵抗素子膜１１３をホール１０７ｃ内の第３半導体層１０７ｂ上に自己整合により位置合わせ及びパターニングして形成する（図１６参照）。
【００６３】
続いて、公知の技術により、パターニング後の可変抵抗素子膜１１３上部のホール１０７ｃ内にコンタクト１１６を自己整合により充填するとともに、メタル配線（ビット線に相当）１１７を形成する（図１７参照）。尚、コンタクト１１６及びメタル配線１１７を同一材料とし、コンタクト１１６の充填をメタル配線のみで形成してもよい。更に、可変抵抗素子膜１１３のエッチバックを絶縁膜１１１の表面とほぼ同じ高さになるようにエッチバックを制御することでコンタクトを省略してもよい。
【００６４】
＜第２実施形態＞
第２半導体層の一部が多結晶シリコン膜で構成される半導体記憶装置の実施の形態について図１８〜図２１を用いて説明する。尚、各図（ａ）は図２に記したメモリセルアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。レジストマスク００１により形成された溝部に絶縁膜として例えばシリコン酸化膜１０３を埋め込む工程（図３〜図５参照）までは上記第１実施形態に準じる。
【００６５】
続いて、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に、例えば多結晶シリコン膜１０９を１００ｎｍ〜５μｍ程度堆積する（図１８参照）。続いて、多結晶シリコン膜１０９の表面に、例えばｐ型のエピタキシャルシリコン層１１０を１００ｎｍ〜５μｍ程度堆積する（図１９参照）。続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３間にｎ型の不純物層の第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型シリコンの第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）を同様にイオン注入法等を用いて形成する。多結晶シリコン膜１０９に注入されたｐ型不純物は単結晶シリコン膜に比べて拡散速度が２〜１００倍程度速く、第２半導体層は、多結晶シリコン膜１０９に形成されるｐ型の不純物層１０６とＳｉ基板１００ａ内に形成されるｐ型の不純物層１１２及びエピタキシャルシリコン層１１０内に形成されるｐ型の不純物層１１４で構成される（図２０参照）。詳しくは、不純物層１１２及び不純物層１１４は多結晶シリコン膜１０９から単結晶シリコン膜中への拡散により形成され、多結晶シリコン膜１０９から一定の距離をとる。つまり、多結晶シリコン膜１０９の膜厚で第２半導体層の厚さ（ワード線の厚さ及び選択トランジスタのベース幅）が設定されることになる。この際、ｐ型の不純物層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で構成されることが望ましい。
【００６６】
続いて、ｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する。この際、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これら、第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。ｐ型の不純物層１１２とｎ型の第１半導体層１０５の接合部（エミッタ−ベース接合部）及びｐ型の不純物層１１４とｎ型の第３半導体層１０７の接合部（コレクタ−ベース接合部）は単結晶シリコン膜内に形成されるため、接合リーク電流が抑制される。
【００６７】
不純物を導入した以降の工程は、上記第１実施形態の同工程（図８〜図１７参照）に準じる。図２１に、メタル配線（ビット線）を形成した後の断面図（上記第１実施形態の図１７に対応）を示す。
【００６８】
＜第３実施形態＞
可変抵抗素子膜１１３を自己整合に依らずに形成する実施形態について説明する。本実施形態では、パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲に絶縁膜１１１を埋設するまでの工程は、基本的に第１実施形態と共通する。但し、本実施形態では、第１実施形態と異なりパターニング後の第３半導体層１０７ｂのエッチバックがないので、第３半導体層１０７の当初膜厚は、当該エッチバック分だけ第１実施形態より薄くしておく。
【００６９】
絶縁膜１１１の埋設及びシリコン窒化膜１０８ｂの除去後に、絶縁膜１１１及び第３半導体層１０７ｂの表面に、可変抵抗素子膜１１３として薄膜材料ＰＣＭＯ等を堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第４のレジストマスクをマスクとして用いて、反応性イオンエッチングにより可変抵抗素子膜１１３を第３半導体層１０７ｂの上部に島状の可変抵抗素子が形成されるようにエッチングする（図２３参照）。続いて、例えば、可変抵抗素子間の絶縁膜としてシリコン酸化膜１１５を周囲に埋設する（図２４参照）。続いて、公知の技術により、パターニング後の可変抵抗素子膜１１３上部にメタル配線（ビット線に相当）１１７を形成する（図２５参照）。
【００７０】
上記各実施形態において、第２半導体層１０６及び第３半導体層１０７をエピタキシャルシリコン層１０４ではなく、単結晶シリコン中に形成してもよい。更に、上記各実施形態において、各メモリセルの選択トランジスタをバイポーラトランジスタで構成した場合を説明したが、ＭＯＳＦＥＴで構成しても構わない。
【００７１】
更に、本発明に係るメモリセルの可変抵抗素子材料として、ペロブスカイト構造の薄膜材料を用いた場合を説明したが、本発明は、他の可変抵抗素子材料で形成された可変抵抗素子を用いたメモリセルにも適用可能である。
【００７２】
また、本発明に係るメモリセルをマトリックス状に配置したメモリアレイとして、説明の簡単のために、図１に２×２アレイを用いて説明したが、メモリアレイサイズは、特定のサイズに限定されるものではない。
【００７３】
以上、詳細に説明したように、本発明では、ペロブスカイト構造の薄膜材料を可変抵抗素子として利用した記憶素子と選択トランジスタを自己整合で直列に接続したメモリセルを構成し、このメモリセルをマトリクス状に配置しメモリアレイを構成し、上述した各電位をワード線、ビット線、ソース線に夫々設定することにより、不揮発性半導体記憶装置として、書き込み動作、リセット動作、読み出し動作をランダムアクセス（１ビット単位での動作）にて行うことが可能となる。また、各制御線（ワード線等）への電圧印加パターンによってはワード線単位でのページ消去が可能になる。特に、選択トランジスタをバイポーラ型トランジスタで構成することで、メモリセルの直列構造が容易に実現できる。
【００７４】
また、低電圧で動作可能、且つ高集積化可能なメモリセル及び該メモリセルを用いた半導体記憶装置を提供することが可能となる。また、メモリセルへのアクセス時において、隣接するメモリセルへのリーク電流が発生するのを阻止することができる回路構成にしたので信頼度の高い有用な記憶装置となる。更に、書き込み動作、リセット動作、読み出し動作は高速にて動作が可能となる。
【００７５】
また、バイポーラ型トランジスタで構成される選択トランジスタのワード線である第２半導体層が多結晶シリコン膜で構成される場合の多結晶シリコン膜の膜厚でベース幅が設定でき選択トランジスタの素子設計が容易にできる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係るメモリセル及びメモリアレイの構成例を示す等価回路図
【図２】本発明に係るメモリセル及びメモリアレイの構成例を示すレイアウト図
【図３】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図４】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図５】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図６】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図７】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図８】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図９】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１０】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１１】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１２】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１３】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１４】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１５】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１６】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１７】本発明に係る半導体記憶装置の製造方法の一実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１８】本発明に係る半導体記憶装置の製造方法の他の実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１９】本発明に係る半導体記憶装置の製造方法の他の実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２０】本発明に係る半導体記憶装置の製造方法の他の実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２１】本発明に係る半導体記憶装置の製造方法の他の実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２２】本発明に係る半導体記憶装置におけるメモリアレイの構成例を示す斜視図
【図２３】本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２４】本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２５】本発明に係る半導体記憶装置の製造方法の第３実施形態によるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２６】従来技術における可変抵抗素子に対する印加パルス数と抵抗値との関係を示すグラフ
【図２７】従来技術における可変抵抗素子に対する印加パルス数と抵抗値との関係を示すグラフ
【図２８】従来技術における可変抵抗素子に対する印加パルスの極性に対する依存性を示すグラフ
【図２９】従来技術における可変抵抗素子に対する印加パルスの極性に対する依存性を示すグラフ
【図３０】従来の可変抵抗素子を備えたメモリセルのメモリアレイ構成を示す斜視図
【図３１】従来の可変抵抗素子を備えたメモリセルのメモリアレイの構成例を示す回路図
【符号の説明】
【００７７】
Ｑｃ：        電流制御素子
Ｍｃ：        メモリセル
Ｒｃ：        可変抵抗素子
Ｂ１、Ｂ２：  ビット線
Ｗ１、Ｗ２：  ワード線
Ｓ１、Ｓ２：  ソース線
００１，００２，００３：  レジストマスク
１００，１０２ａ：  ｐ型シリコン基板
１０１，１０１ａ：  シリコン酸化膜
１０２，１０２ａ：  シリコン窒化膜
１０３：      シリコン酸化膜（素子分離領域）
１０４：      ｐ型のエピタキシャルシリコン層
１０５：      第１半導体層
１０６，１０６ｂ：  第２半導体層（ｐ型の不純物層）
１０７，１０７ａ，１０７ｂ：  第３半導体層
１０７ｃ：    ホール（間隙部）
１０８，１０８ａ，１０８ｂ：  シリコン窒化膜
１０９：      多結晶シリコン膜
１１０：      ｐ型のエピタキシャルシリコン層
１１１：      絶縁膜
１１２，１１４：  ｐ型の不純物層
１１３：      可変抵抗素子膜
１１５：      シリコン酸化膜
１１６：      コンタクト
１１７：      メタル配線
【図１】
2005244145.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成17年4月21日(2005.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
可変抵抗素子と、前記可変抵抗素子に流れる電流を双方向に制御可能な選択トランジスタを備えてなるメモリセルを有し、
前記可変抵抗素子が、自己整合により位置合わせされ前記選択トランジスタの１つの電極と接続していることを特徴とする半導体記憶装置。