(57)【要約】【課題】  外乱ノイズ及び瞬時停電などにより回路が誤動作することを低減させることができるレジスタ回路及び特定モード設定回路を提供する。【解決手段】  フリップフロップ回路からなるレジスタ回路１０であって、そのフリップフロップ回路は、レジスタ回路１０に電源投入がなされた直後に、出力状態におけるハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高いものであることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
フリップフロップ回路からなるレジスタ回路であって、
前記フリップフロップ回路は、前記レジスタ回路に電源投入がなされた直後に、出力状態におけるハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高いものであることを特徴とするレジスタ回路。
【請求項２】
前記フリップフロップ回路は、複数のトランジスタ回路を有してなり、
複数の前記トランジスタ回路それぞれのサイズ及び構造は、前記レジスタ回路に電源投入がなされた直後に、ハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高くなるサイズ及び構造であることを特徴とする請求項１に記載のレジスタ回路。
【請求項３】
前記フリップフロップ回路は、ＰチャネルトランジスタとＮチャネルトランジスタとを有してなる反転回路を有してなり、
前記Ｐチャネルトランジスタ及びＮチャネルトランジスタのサイズ及び構造は、前記レジスタ回路に電源投入がなされた直後に、ハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高くなるサイズ及び構造であることを特徴とする請求項１に記載のレジスタ回路。
【請求項４】
レジスタ回路と、該レジスタ回路の出力が所定値になったことを検出する検出回路とを有してなる特定モード設定回路であって、
前記レジスタ回路は、複数のフリップフロップ回路を有してなり、１つの該フロップフロップ回路の出力が該レジスタ回路の１ビット分の出力となり、
前記フリップフロップ回路は、前記特定モード設定回路に電源投入がなされた直後に、出力状態におけるハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高いものであり、
前記検出回路は、前記レジスタ回路の出力が所定値になったことを検出した場合、特定モードを起動させる信号を出力するものであることを特徴とする特定モード設定回路。
【請求項５】
前記特定モードは、テストモード又はデバッグモードであることを特徴とする請求項４に記載の特定モード設定回路。
【請求項６】
前記レジスタ回路は、前記特定モード設定回路に電源投入がなされた直後の出力値が、前記所定値をビット毎に反転させた値となるものであることを特徴とする請求項４又は５に記載の特定モード設定回路。
【請求項７】
前記特定モード設定回路は、
該特定モード設定回路に電源投入がなされた直後に、前記レジスタ回路のフリップフロップ回を初期化するリセット回路を有することを特徴とする請求項４乃至６のいずれか一項に記載の特定モード設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ回路及び特定モード設定回路に関し、特にノイズ及び電源投入などに対して安定に動作するレジスタ回路及び特定モード設定回路に関する。
【背景技術】
【０００２】
従来、電源投入時における回路の初期値を所望の論理レベルに自動的に設定する機能を有するラッチ回路が考え出されている（例えば、特許文献１参照）。
また、帰還インバータのＰ形トランジスタを並列使用して、電源投入時に毎回同一の出力状態に初期化するラッチ回路も考え出されている（例えば、特許文献２参照）。
【特許文献１】特開昭５７−１１５２６号公報
【特許文献２】特開平４−１２０８１３号公報
【０００３】
ところで、例えばＬＳＩなどの集積回路においては、テストモード又はデバッグモードと通常モードとを切替設定できるものがある。テストモードは、集積回路の製造時においては、その集積回路をテストするときのモードである。デバッグモードは、集積回路を用いたシステムのソフトウェア開発等におけるデバッグ時に用いるモードである。通常モードは、集積回路本来の動作をさせるモードである。
【０００４】
そして、テストモード又はデバッグモードと通常モードとの切替設定は、論理回路などの出力における１つのビット（テストモード・ビット又はデバッグモード・ビット）の状態（ハイ状態又はロー状態）を用いるものがあった。例えば、テストモード・ビット又はデバッグモード・ビットがハイ状態のときは集積回路がテストモード又はデバッグモードに設定され、テストモード・ビット又はデバッグモード・ビットがロー状態のときは集積回路が通常モードに設定される。
【０００５】
また、従来においては、テストモード又はデバッグモードと通常モードとの切替設定を集積回路の一部として設けたモード切替用の専用端子により行うものも考え出されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の１つのビットによりテストモード又はデバッグモードと通常モードとを切替設定するものでは、集積回路への外乱ノイズ（例えば静電気）により、通常モードで通常動作している時に誤ってテストモード又はデバッグモードに入ることがある。このように誤ってテストモード又はデバッグモードに入ると、例えば集積回路が音楽処理用ＬＳＩであれば発音が異常になり、画像処理用ＬＳＩであれば画像処理結果が異常になる、さらに悪い場合、誤ってテストモード又はデバッグモードに入った集積回路とその集積回路に接続されている周辺デバイスとの間でバス衝突が起こり、双方のデバイスを破壊し合うことがありうる。
【０００７】
また、従来における集積回路の一部としてモード切替用の専用端子を設けるものでは、物理的なサイズ制限に基づき、集積回路における端子数の制約があることから実現が困難となる場合がある。通常、製品としてのＬＳＩは、使用するパッケージにできるだけ多くの信号ピン及び電源ピンを搭載したい。したがって、ＬＳＩのテストモード又はデバッグモード設定のためのみに専用端子を設けることはできることなら避けたいという要望が強い。
【０００８】
本発明は、上記問題を解決するためになされたもので、外乱ノイズ及び瞬時停電などにより回路が誤動作することを低減させることができるレジスタ回路及び特定モード設定回路を提供することを目的とする。
【０００９】
また、本発明は、外乱ノイズ及び瞬時停電などにより、テストモード又はデバッグモードと通常モードとが誤って設定され誤動作することを回避することができるレジスタ回路及び特定モード設定回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、フリップフロップ回路からなるレジスタ回路であって、前記フリップフロップ回路は、前記レジスタ回路に電源投入がなされた直後に、出力状態におけるハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高いものであることを特徴とする。
本発明によれば、例えば電源投入の直後において、レジスタ回路をなすフリップフロップ回路の出力がハイ状態又はロー状態のうちの所望の状態になる確率を高めることができる。このようにフリップフロップ回路の出力が所望の状態となっている確率を高めることは、レジスタ回路に外乱ノイズが加わった場合及びレジスタ回路の電源が瞬時停電（瞬断）した場合にも行われる。したがって、本発明によれば、外乱ノイズ及び瞬時停電などにより、レジスタ回路が保持している論理情報が誤った情報になることを低減することができるレジスタ回路を提供することができる。
【００１１】
また、請求項２に記載された発明は、請求項１に記載されたレジスタ回路において、前記フリップフロップ回路が複数のトランジスタ回路を有してなり、複数の前記トランジスタ回路それぞれのサイズ及び構造は、前記レジスタ回路に電源投入がなされた直後に、ハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高くなるサイズ及び構造であることを特徴とする。
本発明によれば、フリップフロップ回路の構成要素をなす各トランジスタのサイズ比など及び構成により、電源投入直後におけるフリップフロップ回路の動作を規定する。したがって、本発明によれば、外乱ノイズ及び瞬時停電などにより、レジスタ回路が保持している論理情報が誤った情報になることを低減することができるレジスタ回路を、簡便に提供することができる。
【００１２】
また、請求項３に記載された発明は、請求項１に記載されたレジスタ回路において、前記フリップフロップ回路が、ＰチャネルトランジスタとＮチャネルトランジスタとを有してなる反転回路（インバータ）を有してなり、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタのサイズ及び構造は、前記レジスタ回路に電源投入がなされた直後に、ハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高くなるサイズ及び構造であることを特徴とする。
【００１３】
また、請求項４に記載された発明は、レジスタ回路と、該レジスタ回路の出力が所定値になったことを検出する検出回路とを有してなる特定モード設定回路であって、前記レジスタ回路は、複数のフリップフロップ回路を有してなり、１つの該フロップフロップ回路の出力が該レジスタ回路の１ビット分の出力となり、前記フリップフロップ回路は、前記特定モード設定回路に電源投入がなされた直後に、出力状態におけるハイ状態とロー状態とのうちの一方状態になる確率が他方状態になる確率よりも高いものであり、前記検出回路は、前記レジスタ回路の出力が所定値になったことを検出した場合、特定モードを起動させる信号を出力するものであることを特徴とする。
本発明によれば、特定モード設定回路の主要部をなすレジスタ回路は、外乱ノイズ及び瞬時停電などにより、該レジスタ回路が保持している論理情報が誤った情報になることを低減することができるものである。そこで、本発明によれば、外乱ノイズ及び瞬時停電などが加えられても、テストモード又はデバッグモードと通常モードなどが誤って設定され誤動作することを回避することができる特定モード設定回路を提供することができる。
【００１４】
また、請求項５に記載された発明は、請求項４に記載された特定モード設定回路において、前記特定モードがテストモード又はデバッグモードであることを特徴とする。
【００１５】
また、請求項６に記載された発明は、請求項４又は５に記載された特定モード設定回路において、前記レジスタ回路は、前記特定モード設定回路に電源投入がなされた直後の出力値が前記所定値をビット毎に反転させた値となるものであることを特徴とする。
本発明によれば、特定モードを起動させるためには、レジスタ回路の出力（複数ビット）が電源投入直後に所望の状態となるように予め設定しておいた「所定値」に対して、ビット毎に反転させた値にならなければならない。したがって、レジスタ回路の出力である複数ビットの全ビットがノイズなどにより誤りビットとなった場合のみ、本特定モード設定回路が誤動作することとなる。そこで、本発明によれば、極めて誤動作し難く特定モード設定回路を簡便に提供することができる。
【００１６】
また、請求項７に記載された発明は、請求項４乃至６のいずれか一項に記載された特定モード設定回路において、前記特定モード設定回路が、該特定モード設定回路に電源投入がなされた直後に、前記レジスタ回路のフリップフロップ回を初期化するリセット回路を有することを特徴とする。
本発明によれば、例えば通常動作時における電源投入時には、リセット回路により、フリップフロップ回路（すなわち特定モード設定回路）を確実に初期化することができる。また、本発明によれば、電源投入直後に上記フリップフロップ回路における出力状態を所望の状態にすることができる機能を用いることなく、特定モード設定回路の状態を確実に初期化することができる。このようにすることにより、通常動作時に電源変動、又は静電ノイズなどの外乱が生じて各フリップフロップが初期化時から一時的に反転しそうになっても、復帰して初期化時の値に戻り易くなる。したがって、本発明によれば、複数のフリップフロップが全て反転しない限り、誤ってテストモード又はデバッグモードに入ることなどを回避することができ、かかる誤動作を事実上なくすことができる。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、外乱ノイズ及び瞬時停電などにより回路が誤動作することを低減することができる。
また、本発明によれば、外乱ノイズ及び瞬時停電などにより、テストモード又はデバッグモードと通常モードなどが誤って設定され誤動作することを回避することができる。
また、本発明によれば、モード設定のための専用端子を設けることなく、誤動作しにくく安定にモード設定することができるレジスタ回路及び特定モード設定回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照し、本発明の実施形態について説明する。
図１は本発明の実施形態に係るテストモード設定回路を示す回路図である。本テストモード設定回路は、本発明に係る特定モード設定回路の一例であり、例えばＬＳＩについてテストモードと通常モードとを切替設定するものである。
【００１９】
（テストモード設定回路の概要構成）
テストモード設定回路は、レジスタ回路１０と、アドレスデコーダ１１と、アンド回路１２と、インバータ（反転回路）１３，１４，１５，１６と、アンド回路１７と、バッファ回路１８，１９，２０，２１とを備えている。
【００２０】
アドレスデコーダ１１は、入力端子がアドレスバスに接続されており、出力端子がアンド回路１２に接続されている。そして、アドレスデコーダ１１は、レジスタ回路１０を指定するアドレスデータをアドレスバスから入力すると、ハイ信号をアンド回路１２に出力する。
【００２１】
アンド回路１２は、一方の入力端子でアドレスデコーダ１１からハイ信号を入力し、かつ他方の入力端子でレジスタ回路１０についての書き込み信号（負論理：ロー信号）を入力すると、レジスタ回路１０の書き込み端子（ＷＲ）にハイ信号を出力してレジスタ回路１０を書き込み状態にする。
【００２２】
レジスタ回路１０は、８ビットのデータを保持できるものである。そして、レジスタ回路１０は、入力端子としてリセット（Reset：負論理）端子、データ（Data）端子及び書き込み端子（ＷＲ）をもち、８ビットの出力端子をもつ。レジスタ回路１０のデータ端子は、８個の端子Ｄ０〜Ｄ７からなり、８ビットデータを並列に入力する。また、レジスタ回路１０の出力端子は、８個の端子Ｑ０〜Ｑ７からなり、８ビットデータを並列に出力する。
【００２３】
レジスタ回路１０の出力端子における端子Ｑ０，Ｑ１，Ｑ５，Ｑ７は、それぞれインバータ１３，１４，１５，１６が接続されている。レジスタ回路１０の出力端子における端子Ｑ２，Ｑ３，Ｑ４，Ｑ６は、それぞれアンド回路１７の入力端子に接続されている。また、インバータ１３，１４，１５，１６の出力端子は、それぞれアンド回路１７の入力端子に接続されている。アンド回路１７は、レジスタ回路１０の出力が所定値になったことを検出する検出回路として機能する。
【００２４】
（テストモード設定回路の動作）
例えば、上記構成のテストモード設定回路に電源投入がなされると、リセット信号が「ロー」となり、レジスタ回路１０が初期化される。この初期化によりレジスタ回路１０の保持内容は、例えば「Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０」が「００００ ００００」に設定される。
【００２５】
一方、レジスタ回路１０にデータ「Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０」が「０１０１ １１００」に設定されると、レジスタ回路１０の出力が「０１０１ １１００」となる。さらに、レジスタ回路１０の出力データにおけるビットＱ０，Ｑ１，Ｑ５，Ｑ７が反転されてアンド回路１７に入力される。したがって、レジスタ回路１０にデータ「０１０１ １１００」が設定されると、アンド回路１７の８ビットの入力が「１１１１ １１１１」となり、アンド回路１７の出力がハイとなり、テストモード設定信号が出力される。これにより、ＬＳＩがテストモードとなる。
【００２６】
換言すれば、レジスタ回路１０にデータ「０１０１ １１００」が設定されない限り、アンド回路１７からテストモード設定信号が出力されることはなく、ＬＳＩは通常モードに設定されていることとなる。
したがって、本テストモード設定回路によれば、外乱ノイズなどによりレジスタ回路１０の設定内容が少々変動しても誤ってテストモード設定信号を出力することを回避することができる。
【００２７】
（レジスタ回路の詳細）
次に、上記テストモード設定回路の主要部をなすレジスタ回路１０の詳細構成について図２から図４を参照して説明する。図２はレジスタ回路１０の構成要素をなすビット保持回路を示す回路図である。本ビット保持回路は、フリップフロップ回路を構成している。レジスタ回路１０は、８ビットのデータを保持できるものなので、図２に示すビット保持回路を８個備えている。
【００２８】
本ビット保持回路は、４つのトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４からなる。トランジスタＴＲ１，ＴＲ３はＰチャネルＦＥＴ（電界効果トランジスタ）であり、トランジスタＴＲ２，ＴＲ４はＮチャネルＦＥＴである。そして、トランジスタＴＲ１とトランジスタＴＲ２とは、直列に接続されており、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)のインバータ１を構成している。また、トランジスタＴＲ３とトランジスタＴＲ４とは、直列に接続されており、ＣＭＯＳのインバータ２を構成している。
【００２９】
また、インバータ１の出力端子（Ｑｎ）はインバータ２の入力端子に接続されており、インバータ２の出力端子（Ｑｎの反転値）はインバータ１の入力端子に接続されている。したがって、インバータ１，２の出力はそれぞれ正帰還されている。これらにより、本ビット保持回路は、インバータ１，２からなるフリップフロップ回路を構成している。
【００３０】
さらに、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４それそれのサイズは下記のように規定されている。
インバータ１においては、ＰチャネルのトランジスタＴＲ１の幅を「ＷＴＲ１」として、ＮチャネルのトランジスタＴＲ２の幅を「ＷＴＲ２」とする。そして
ＷＴＲ１  ＜  ＷＴＲ２
となるようにトランジスタＴＲ１，ＴＲ２を製造してインバータ１の構成要素とする。ここで、トランジスタの幅とは、例えば、基板に形成された係るトランジスタを該基板上方から見たときのドレイン、ソース又はゲートの幅をいうものとする。
【００３１】
インバータ２においては、ＰチャネルのトランジスタＴＲ３の幅を「ＷＴＲ３」として、ＮチャネルのトランジスタＴＲ４の幅を「ＷＴＲ４」とする。そして
ＷＴＲ３  ＞  ＷＴＲ４
となるようにトランジスタＴＲ３，ＴＲ４を製造してインバータ２の構成要素とする。
【００３２】
上記のようにインバータ１，２を構成するトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のサイズを設定してビット保持回路を構成することにより、該ビット保持回路に電源投入がなされた直後、インバータ１の出力（Ｑｎ）はローレベルになりやすくなる。逆に、インバータ２の出力（Ｑｎの反転値）はハイレベルになりやすくなる。
【００３３】
これらにより、インバータ１とインバータ２との各々の出力を互いの入力に接続してなるフリッププロップ回路であるビット保持回路は、電源投入直後、インバータ１の出力（Ｑｎ）がローレベルに、インバータ２の出力（Ｑｎの反転値）がハイレベルになりやすい性質を持つものとなる。
【００３４】
このような性質をもつビット保持回路によってレジスタ回路１０を構成することにより、電源投入の直後において、レジスタ回路１０の出力が所望の状態になる確率を高めることができ、レジスタ回路１０が外乱ノイズ及び瞬時停電などによって誤動作することを低減することができる。
【００３５】
次に、レジスタ回路１０における上記ビット保持回路以外の構成について図３を参照して説明する。図３はレジスタ回路１０の構成における１ビット分の回路を示す回路図である。本１ビット分の回路は、図２に示すビット保持回路を有してなるフリップフロップ回路３０と、インバータ３１，３２，３３，３４，３５と、トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４とを備えている（インバータ３３，３５は全ビット分共通）。
【００３６】
図４は、フリップフロック回路３０の具体例を示す回路図である。フリップフロップ回路３０は、トランジスタＴＲ２１，ＴＲ２２，ＴＲ２３，ＴＲ２４，ＴＲ２５，ＴＲ２６で構成されている。フリップフロップ回路３０のＴＲ２１，ＴＲ２３，ＴＲ２４，ＴＲ２５は、図２に示すビット保持回路のＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４に相当する。そして、フリップフロップ回路３０は、図２に示すビット保持回路にリセット信号を入力するためのトランジスタＴＲ２２，ＴＲ２６を加えた構成となっている。また、トランジスタＴＲ２３の幅をトランジスタＴＲ２１の幅より大きくして、トランジスタＴＲ２４の幅をトランジスタＴＲ２５，ＴＲ２６の幅より大きくしておく。この場合も電流投入直後、出力Ｑｎはローレベルになりやすい性質をもつ。
【００３７】
図３に示す１ビット分の回路において、トランジスタＴＲ１１，ＴＲ１３はＮチャネルＦＥＴであり、トランジスタＴＲ１２，ＴＲ１４はＰチャネルＦＥＴである。そして、トランジスタＴＲ１１の出力端子間とトランジスタＴＲ１２の出力端子間とは並列に接続されている。また、トランジスタＴＲ１３の出力端子間とトランジスタＴＲ１４の出力端子間とは並列に接続されている。
【００３８】
インバータ３１の入力端子は、データバスにおける所定の１線Ｄｎが接続されている。そして、インバータ３１の出力端子は、インバータ３２の入力端子に接続されているとともに、トランジスタＴＲ１１，ＴＲ１２の入力端子（ドレイン又はソース）に接続されている。インバータ３２の出力端子は、トランジスタＴＲ１３，ＴＲ１４の入力端子（ドレイン又はソース）に接続されている。
【００３９】
トランジスタＴＲ１１，ＴＲ１２の出力端子（ソース又はドレイン）は、フリップフロップ回路３０の負論理出力端子（Ｑｎの反転）に接続されている。トランジスタＴＲ１３，ＴＲ１４の出力端子（ソース又はドレイン）は、フリップフロップ回路３０の正論理出力端子（Ｑｎ）に接続されている。さらに、フリップフロップ回路３０の一方側の入力端子には、リセット端子（負論理）が接続されている。また、フリップフロップ回路３０の他方側の入力端子には、インバータ３３を介してリセット端子が接続されている。
【００４０】
このような構成の１ビット分の回路は、電源投入直後において、図２に示すビット保持回路の性質（電源投入直後に所定状態になりやすい性質）に頼らず、リセット信号により、フリップフロップ回路３０を初期化（出力Ｑｎがローレベルになる状態）することができる。したがって、図３に示す１ビット分の回路を８個用いてレジスタ回路１０を構成することにより、図２に示すビット保持回路の性質に頼らず、リセット信号により、レジスタ回路１０を初期化（テストモード設定信号が出力されない状態）することができる。
【００４１】
また、図１に示すテストモード設定回路では、レジスタ回路１０が図２に示す電源投入直後に所定状態になりやすい性質を持つビット保持回路を８個用いているので、その８個のビット保持回路の各出力の論理積が所定値と一致した場合のみテストモード設定信号を出力する。したがって、レジスタ回路１０をなす８個のビット保持回路の出力の論理積が外乱ノイズなどにより誤って所定値と一致することを事実上なくすことができるので、テストモード設定回路が外乱ノイズなどにより誤ってテストモード設定信号を出力することを事実上なくすことができる。
【００４２】
また、図１に示すテストモード設定回路では、操作者などが上記ＬＳＩの通常動作時に誤ってテストモードに設定しないように、レジスタ回路１０の保持データ（Ｑ７からＱ０）がオールゼロのときではなく所定の値（例えば「０１０１ １１００」）のときにテストモード設定信号を出力するように設定されている。
【００４３】
（テスト時の動作）
次に、ＬＳＩなどをテストするときの上記テストモード設定回路の動作について説明する。テストモード設定回路及びＬＳＩに電源投入されると、リセット信号が発生し、そのリセット信号によりレジスタ回路１０を構成する８個のフリップフロップ回路３０からの出力Ｑｎがローレベルになる。これにより、テストモード設定回路からはテストモード設定信号は出力されず、ＬＳＩは非テストモード（通常動作モード）となる。
【００４４】
次いで、データバス経由で、テストモードに設定するデータ（例えば「０１０１ １１００」）がレジスタ回路１０に入力されると、テストモード設定回路はテストモード設定信号を出力する。これにより、ＬＳＩはテストモードとなるので、このテストモードの状態でＬＳＩのテストを行う。
【００４５】
（通常時の動作）
次に、ＬＳＩなどを通常に動作させるときの上記テストモード設定回路の動作について説明する。テストモード設定回路及びＬＳＩに電源投入されると、リセット信号が発生し、そのリセット信号によりレジスタ回路１０を構成する８個のフリップフロップ回路３０からの出力Ｑｎがローレベルになる。これにより、テストモード設定回路からはテストモード設定信号は出力されず、ＬＳＩは非テストモード（通常動作モード）となる。
【００４６】
通常動作モードではＬＳＩが本来の動作をする。
この通常動作モードにおいて、テストモード設定回路に静電ノイズ又は大きな電源電圧変動（瞬間停電）などの外乱ノイズが加わる場合がある。この場合においても、レジスタ回路１０をなす８個のフリップフロップ回路３０は、上記所定状態になりやすい性質により、誤動作しにくい。そして、８個のフリップフロップ回路３０からの出力「Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０」が「０１０１ １１００」にならない限り、テストモード設定回路はテストモード設定信号を出力しない。
【００４７】
また、レジスタ回路１０は、電源投入がなされた直後の出力値が、所定値（テストモード設定信号が出力される値）をビット毎に反転させた値となるものであることが望ましい。すなわち、上記実施形態では電源投入がなされた直後にはレジスタ回路１０の出力Ｑ７〜Ｑ０が「００００ ００００」となるが、これをテストモードに設定するデータ「０１０１ １１００」の各ビット反転値「１０１０ ００１１」となるようにする。そのためには、レジスタ回路１０を構成するフリップフロップ回路３０（図４参照）のうち、出力Ｑ７，Ｑ５，Ｑ１，Ｑ０の相当分についてはトランジスタの幅を次のように設定する。
すなわち、トランジスタＴＲ２１の幅をトランジスタＴＲ２２，ＴＲ２３の幅より大きくして、トランジスタＴＲ２４の幅をトランジスタＴＲ２５，ＴＲ２６の幅より小さくしておく。これにより、電源投入直後、出力Ｑ７，Ｑ５，Ｑ１，Ｑ０はハイレベルになりやすい性質をもつ。
【００４８】
しがたって、本実施形態に係るテストモード設定回路は、誤ってテストモード設定信号を出力することを事実上なくすことができる。
【００４９】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００５０】
上記実施形態では、レジスタ回路１０が８ビットのデータを保持するものとしたが、本発明はこれに限定されるものではなく、レジスタ回路１０は８ビット以外のビット数のデータを保持するものとしてもよい。
【００５１】
また、上記実施形態では、本発明に係る特定モード設定回路の一例としてテストモード設定回路について説明したが、本発明はこれに限定されるものではなく、テストモード以外のモード（例えば、デバッグモード、機能変更モード、故障時対応モードなど）を設定する回路に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態に係るテストモード設定回路を示す回路図である。
【図２】同上回路におけるレジスタ回路内のビット保持回路の図である。
【図３】同上レジスタ回路における１ビット分の回路を示す図である。
【図４】同上レジスタ回路をなすフリップフロップ回路を示す図である。
【符号の説明】
【００５３】
１０…レジスタ回路、１１…アドレスデコーダ、１２…アンド回路、１３，１４，１５，１６…インバータ、１７…アンド回路、１８，１９，２０，２１…バッファ回路、３０…フリップフロップ回路、３１，３２，３３，３４，３５…インバータ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４，ＴＲ２１，ＴＲ２２，ＴＲ２３，ＴＲ２４，ＴＲ２５，ＴＲ２６…トランジスタ
【図１】
2005244422.tif 000003
【図２】
2005244422.tif 000004
【図３】
2005244422.tif 000005
【図４】
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