(57)【要約】【課題】  セトリングの時間が短く高速化が可能なカスケードＡ／Ｄ変換器を提供する。【解決手段】  アナログ入力信号を入力する第１比較器と、前記第１比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器とを備える基本構成要素が複数段カスケード接続されるカスケードＡ／Ｄ変換器において、前記基本構成要素は、前記第１比較器の遷移点近傍で最下位ビットきざみに前記アナログ入力信号を入力する第２比較器と、前記第１比較器の出力に基づき上位ビットを生成し、前記第２比較器の出力に基づき下位ビットの補間をする演算手段とを備えることを特徴とするカスケードＡ／Ｄ変換器。【選択図】                    図１
2005244923.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を入力する第１比較器と、前記第１比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器とを備える基本構成要素が複数段カスケード接続されるカスケードＡ／Ｄ変換器において、
前記基本構成要素は、前記第１比較器の遷移点近傍で最下位ビットきざみに前記アナログ入力信号を入力する第２比較器と、
前記第１比較器の出力に基づき上位ビットを生成し、前記第２比較器の出力に基づき下位ビットの補間をする演算手段とを備えることを特徴とするカスケードＡ／Ｄ変換器。
【請求項２】
前記第１比較器の比較電圧を０とすることを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
【請求項３】
前記第２比較器の比較電圧は、０を中心に最下位ビットきざみに増加及び減少することを特徴とする請求項２記載のカスケードＡ／Ｄ変換器。
【請求項４】
前記基本構成要素と並列に形成し、レンジ下端付近及びレンジ上端付近について最下位ビットきざみに前記アナログ入力信号をディジタル信号に変換する補助Ａ／Ｄ変換器を備えることを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
【請求項５】
前記補助Ａ／Ｄ変換器は、前記レンジ下端付近と前記レンジ上端付近とを切り換えるアナログ・マルチプレクサを備えることを特徴とする請求項４記載のカスケードＡ／Ｄ変換器。
【請求項６】
前記補助Ａ／Ｄ変換器は、前記アナログ・マルチプレクサの切り換え点近傍で出力をマスキングすることを特徴とする請求項５記載のカスケードＡ／Ｄ変換器。
【請求項７】
前記基本構成要素が４段カスケード接続され、
前記第２比較器は、前記最下位ビットの−４倍に関する比較器と、前記最下位ビットの−３倍に関する比較器と、前記最下位ビットの−２倍に関する比較器と、前記最下位ビットの−１倍に関する比較器と、前記最下位ビットの＋１倍に関する比較器と、前記最下位ビットの＋２倍に関する比較器と、前記最下位ビットの＋３倍に関する比較器と、前記最下位ビットの＋４倍に関する比較器とを備えることを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
【請求項８】
前記基本構成要素と並列に形成し、前記最下位ビットの１倍に関する比較器と、前記最下位ビットの２倍に関する比較器と、前記最下位ビットの３倍に関する比較器と、前記最下位ビットの４倍に関する比較器とを有し、レンジ下端付近及びレンジ上端付近について前記アナログ入力信号をディジタル信号に変換する補助Ａ／Ｄ変換器を備えることを特徴とする請求項７記載のカスケードＡ／Ｄ変換器。
【請求項９】
前記最下位ビットの−４倍に関する比較器の出力と前記最下位ビットの＋４倍に関する比較器の出力とに基づく出力（Ｗ７４，Ｗ６４，Ｗ５４，Ｗ４４）と、
前記最下位ビットの−３倍に関する比較器の出力と前記最下位ビットの＋３倍に関する比較器の出力とに基づく出力（Ｗ７３，Ｗ６３，Ｗ５３，Ｗ４３，Ｗ３３）と、
前記最下位ビットの−２倍に関する比較器の出力と前記最下位ビットの＋２倍に関する比較器の出力とに基づく出力（Ｗ７２，Ｗ６２，Ｗ５２，Ｗ４２，Ｗ３２）と、
前記最下位ビットの−１倍に関する比較器の出力と前記最下位ビットの＋１倍に関する比較器の出力とに基づく出力（Ｗ７１，Ｗ６１，Ｗ５１，Ｗ４１，Ｗ３１）と、
前記下位ビット（Ｄ２，Ｄ１，Ｄ０）と
は以下の論理式に相関することを特徴とする請求項７記載のカスケードＡ／Ｄ変換器。
D2=not(W74 or W64 or W54 or W44) 
D1=not(W72 or W62 or W52 or W42 or W32)
D0=(W73 or W63 or W53 or W43 or W33) and not(W71 or W61 or W51 or W41 or W31)
【請求項１０】
前記第２比較器を有するサブＡ／Ｄ変換器のＡ／Ｄ変換レンジのずれを検出し、前記ずれを補正する微分非直線性誤差補正手段を備えることを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
【請求項１１】
前記微分非直線性誤差補正手段は、前記基本構成要素の後段に形成する比較器の出力と前記下位ビットとの論理積に基づき前記ずれを検出する論理積回路を備えることを特徴とする請求項１０記載のカスケードＡ／Ｄ変換器。
【請求項１２】
前記微分非直線性誤差補正手段は、前記ずれに対して、ゼロと１とを交互に均等に発生して前記ずれを補正する手段を備えることを特徴とする請求項１１記載のカスケードＡ／Ｄ変換器。
【請求項１３】
前記最下位ビットの−４倍に関する比較器６ｅの出力と前記最下位ビットの＋４倍に関する比較器１４ｅの出力とに基づく出力Ｗ３４と前記下位ビット（Ｄ２，Ｄ１）とを入力し、前記基本構成要素の後段に形成する論理積回路（６０，６１，６２）と、
前記論理積回路の出力と前記下位ビットＤ２との排他的論理和回路６４と、
前記論理積回路の出力と前記下位ビットＤ０との論理積回路６５と
を備えることを特徴とする請求項９記載のカスケードＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル・オシロスコープのようなディジタル測定器等に使用するカスケードＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来のカスケードＡ／Ｄ変換器は、アナログ入力信号ＡＩＮをディジタル信号（Ｄ７からＤ０）に変換する第１比較器である比較器（１０ａから１０ｆ）と、比較器（１０ａから１０ｆ）の出力（Ｂ７からＢ２）を再びアナログ信号に変換するＤ／Ａ変換器（２０ａから２０ｆ）と、アナログ入力信号ＡＩＮからＤ／Ａ変換器（２０ａから２０ｆ）の出力を減算する減算器（３０ａから３０ｆ）とを備える基本構成要素ＡＤＡが複数段カスケード接続されるものもある（例えば、特許文献１参照。）。
【０００３】
図２１は、従来のカスケードＡ／Ｄ変換器を示す構成図である。
同図において、比較器１０ａの非反転入力はアナログ入力信号ＡＩＮに接続し、比較器１０ａの反転入力は比較電圧０に接続し、比較器１０ａの出力Ｂ７はエラー補正回路１１０に接続する。
【０００４】
また、Ｄ／Ａ変換器２０ａの入力は、比較器１０ａの出力Ｂ７に接続する。
さらにまた、減算器３０ａの加算入力はアナログ入力信号ＡＩＮに接続し、減算器３０ａの減算入力はＤ／Ａ変換器２０ａの出力に接続する。
【０００５】
さらに、比較器９ａにおいて、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は最下位ビットＬＳＢに対応する電圧の逆極性の電圧−１ＬＳＢに接続する。
さらにまた、比較器１１ａにおいて、その非反転入力は最下位ビットＬＳＢに対応する電圧＋１ＬＳＢに接続し、その反転入力はアナログ入力信号ＡＩＮに接続する。
【０００６】
また、論理積回路６０ａにおいて、その入力は比較器９ａの出力と比較器１１ａの出力とに接続し、その出力Ｗ７はエラー補正回路１１０に接続する。そして、比較器９ａと比較器１１ａと論理積回路６０ａとはウインドウ・コンパレータ７０ａを形成する。
【０００７】
さらに、比較器１０ａとＤ／Ａ変換器２０ａと減算器３０ａとウインドウ・コンパレータ７０ａとは第１の基本構成要素ＡＤＡを形成する。
【０００８】
同様にして、比較器１０ｂの非反転入力は減算器３０ａの出力Ａ１に接続し、比較器１０ｂの反転入力は比較電圧０に接続する。そして、比較器１０ｂの出力Ｂ６は、エラー補正回路１１０に接続する。
【０００９】
また、Ｄ／Ａ変換器２０ｂの入力は、比較器１０ｂの出力Ｂ６に接続する。
さらにまた、減算器３０ｂの加算入力は減算器３０ａの出力Ａ１に接続し、減算器３０ｂの減算入力はＤ／Ａ変換器２０ｂの出力に接続する。
【００１０】
さらに、比較器９ｂにおいて、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧−１ＬＳＢに接続する。
さらにまた、比較器１１ｂにおいて、その非反転入力は電圧＋１ＬＳＢに接続し、その反転入力は減算器３０ａの出力Ａ１に接続する。
【００１１】
また、論理積回路６０ｂにおいて、その入力は比較器９ｂの出力と比較器１１ｂの出力と出力Ｗ７の反転したものとに接続し、その出力Ｗ６はエラー補正回路１１０に接続する。そして、比較器９ｂと比較器１１ｂと論理積回路６０ｂとはウインドウ・コンパレータ７０ｂを形成する。
【００１２】
さらに、比較器１０ｂとＤ／Ａ変換器２０ｂと減算器３０ｂとウインドウ・コンパレータ７０ｂとは第２の基本構成要素ＡＤＡを形成する。
【００１３】
また、第１の基本構成要素ＡＤＡと第２の基本構成要素ＡＤＡとは、カスケード接続する。
【００１４】
さらに、同様にして、第１の基本構成要素ＡＤＡと、第２の基本構成要素ＡＤＡと、比較器１０ｃとＤ／Ａ変換器２０ｃと減算器３０ｃとウインドウ・コンパレータ７０ｃとから形成する第３の基本構成要素ＡＤＡと、比較器１０ｄとＤ／Ａ変換器２０ｄと減算器３０ｄとウインドウ・コンパレータ７０ｄとから形成する第４の基本構成要素ＡＤＡと、比較器１０ｅとＤ／Ａ変換器２０ｅと減算器３０ｅとウインドウ・コンパレータ７０ｅとから形成する第５の基本構成要素ＡＤＡと、比較器１０ｆとＤ／Ａ変換器２０ｆと減算器３０ｆとウインドウ・コンパレータ７０ｆとから形成する第６の基本構成要素ＡＤＡとは、カスケード接続する。
【００１５】
即ち、図２１の従来例は、基本構成要素ＡＤＡが６段カスケード接続される。
【００１６】
また、比較器１０ｇの非反転入力は減算器３０ｆの出力Ａ６に接続し、比較器１０ｂの反転入力は比較電圧０に接続する。そして、比較器１０ｇの出力Ｂ１は、エラー補正回路１１０に接続する。
【００１７】
さらに、比較器９ｇにおいて、その非反転入力は減算器３０ｆの出力Ａ６に接続し、その反転入力は電圧−１ＬＳＢに接続する。
さらにまた、比較器１１ｇにおいて、その非反転入力は電圧＋１ＬＳＢに接続し、その反転入力は減算器３０ｆの出力Ａ６に接続する。
【００１８】
また、論理積回路６０ｇにおいて、その入力は、比較器９ｇの出力と、比較器１１ｇの出力と、出力Ｗ７の反転したものと、出力Ｗ６の反転したものと、出力Ｗ５の反転したものと、出力Ｗ４の反転したものと、出力Ｗ３の反転したものと、出力Ｗ２の反転したものとに接続し、その出力Ｗ１はエラー補正回路１１０に接続する。
【００１９】
そして、比較器９ｇと比較器１１ｇと論理積回路６０ｇとはウインドウ・コンパレータ７０ｇを形成する。
【００２０】
さらに、エラー補正手段１１０は、以下の論理式（１）から論理式（８）に基づいて演算し、ディジタル信号Ｄ７（最上位ビットＭＳＢ）からディジタル信号Ｄ０（最下位ビットＬＳＢ）を出力する。即ち、図２１の従来例は、８ビットのグレイコード（Ｇｒａｙ  Ｃｏｄｅ）のディジタル信号（Ｄ７からＤ０）を出力する。
【００２１】
D7=B7  （１）
D6=(B7 xor B6) or W7  （２）
D5={(B6 xor B5) or W6} and not(W7)  （３）
D4={(B5 xor B4) or W5} and not(W7) and not(W6)  （４）
D3={(B4 xor B3) or W4} and not(W7) and not(W6) and not(W5)  （５）
D2={(B3 xor B2) or W3} and not(W7) and not(W6) and not(W5) and not(W4)  （６）
D1={(B2 xor B1) or W2} and not(W7) and not(W6) and not(W5) and not(W4) and not(W3)  （７）
D0=W1  （８）
【００２２】
以上のように構成する図２１の従来例の動作を説明する。
比較器１０ａは、アナログ入力信号ＡＩＮと比較電圧０とを比較し、ディジタル信号Ｄ７（最上位ビットＭＳＢ）に関して、アナログ入力信号ＡＩＮをディジタル信号に変換（Ａ／Ｄ変換）する。
【００２３】
また、Ｄ／Ａ変換器２０ａは、比較器１０ａの１ビットの出力を再びアナログ信号に変換する。さらに、減算器３０ａは、アナログ入力信号ＡＩＮからＤ／Ａ変換器２０ａの出力を減算する。
【００２４】
同様に、比較器１０ｂは、減算器３０ａの出力Ａ１と比較電圧０とを比較し、アナログの出力Ａ１をディジタル信号に変換（Ａ／Ｄ変換）する。そして、出力Ａ１はアナログ入力信号ＡＩＮからＤ／Ａ変換器２０ａの出力を減算したものであるため、比較器１０ｂは、最上位ビットＭＳＢから２ビット目のディジタル信号Ｄ６関してＡ／Ｄ変換することになる。
【００２５】
さらに、同様にして、図２１の従来例は、１ビットずつ順次Ａ／Ｄ変換する。
このようにして、図２１の従来例は、８ビットのグレイコード（Ｇｒａｙ  Ｃｏｄｅ）のディジタル信号（Ｄ７からＤ０）を出力する。
【００２６】
なお、ウインドウ・コンパレータ（７０ａから７０ｇ）は、マスク信号を発生し、比較器（１０ａから１０ｇ）の０から１への遷移点及び１から０への遷移点におけるエラーの発生を抑制する。
【００２７】
【特許文献１】特開平９−２３８０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、図２１の従来例は、基本構成要素ＡＤＡの段数が多いため、セトリングに長い時間がかかるという課題がある。このため、図２１の従来例は高速化が困難という課題がある。
【００２９】
本発明の目的は、以上説明した課題を解決するものであり、セトリングの時間が短く、高速化が可能なカスケードＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００３０】
このような目的を達成する本発明は、次の通りである。
（１）アナログ入力信号を入力する第１比較器と、前記第１比較器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器とを備える基本構成要素が複数段カスケード接続されるカスケードＡ／Ｄ変換器において、前記基本構成要素は、前記第１比較器の遷移点近傍で最下位ビットきざみに前記アナログ入力信号を入力する第２比較器と、前記第１比較器の出力に基づき上位ビットを生成し、前記第２比較器の出力に基づき下位ビットの補間をする演算手段とを備えることを特徴とするカスケードＡ／Ｄ変換器。
【００３１】
（２）前記第１比較器の比較電圧を０とすることを特徴とする（１）記載のカスケードＡ／Ｄ変換器。
【００３２】
（３）前記第２比較器の比較電圧は、０を中心に最下位ビットきざみに増加及び減少することを特徴とする（２）記載のカスケードＡ／Ｄ変換器。
【００３３】
（４）前記基本構成要素と並列に形成し、レンジ下端付近及びレンジ上端付近について最下位ビットきざみに前記アナログ入力信号をディジタル信号に変換する補助Ａ／Ｄ変換器を備えることを特徴とする（１）記載のカスケードＡ／Ｄ変換器。
【００３４】
（５）前記補助Ａ／Ｄ変換器は、前記レンジ下端付近と前記レンジ上端付近とを切り換えるアナログ・マルチプレクサを備えることを特徴とする（４）記載のカスケードＡ／Ｄ変換器。
【００３５】
（６）前記補助Ａ／Ｄ変換器は、前記アナログ・マルチプレクサの切り換え点近傍で出力をマスキングすることを特徴とする（５）記載のカスケードＡ／Ｄ変換器。
【００３６】
（７）前記基本構成要素が４段カスケード接続され、前記第２比較器は、前記最下位ビットの−４倍に関する比較器と、前記最下位ビットの−３倍に関する比較器と、前記最下位ビットの−２倍に関する比較器と、前記最下位ビットの−１倍に関する比較器と、前記最下位ビットの＋１倍に関する比較器と、前記最下位ビットの＋２倍に関する比較器と、前記最下位ビットの＋３倍に関する比較器と、前記最下位ビットの＋４倍に関する比較器とを備えることを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
【００３７】
（８）前記基本構成要素と並列に形成し、前記最下位ビットの１倍に関する比較器と、前記最下位ビットの２倍に関する比較器と、前記最下位ビットの３倍に関する比較器と、前記最下位ビットの４倍に関する比較器とを有し、レンジ下端付近及びレンジ上端付近について前記アナログ入力信号をディジタル信号に変換する補助Ａ／Ｄ変換器を備えることを特徴とする（７）記載のカスケードＡ／Ｄ変換器。
【００３８】
（９）前記最下位ビットの−４倍に関する比較器の出力と前記最下位ビットの＋４倍に関する比較器の出力とに基づく出力（Ｗ７４，Ｗ６４，Ｗ５４，Ｗ４４）と、前記最下位ビットの−３倍に関する比較器の出力と前記最下位ビットの＋３倍に関する比較器の出力とに基づく出力（Ｗ７３，Ｗ６３，Ｗ５３，Ｗ４３，Ｗ３３）と、前記最下位ビットの−２倍に関する比較器の出力と前記最下位ビットの＋２倍に関する比較器の出力とに基づく出力（Ｗ７２，Ｗ６２，Ｗ５２，Ｗ４２，Ｗ３２）と、前記最下位ビットの−１倍に関する比較器の出力と前記最下位ビットの＋１倍に関する比較器の出力とに基づく出力（Ｗ７１，Ｗ６１，Ｗ５１，Ｗ４１，Ｗ３１）と、前記下位ビット（Ｄ２，Ｄ１，Ｄ０）とは以下の論理式に相関することを特徴とする（７）記載のカスケードＡ／Ｄ変換器。
D2=not(W74 or W64 or W54 or W44) 
D1=not(W72 or W62 or W52 or W42 or W32)
D0=(W73 or W63 or W53 or W43 or W33) and not(W71 or W61 or W51 or W41 or W31)
【００３９】
（１０）前記第２比較器を有するサブＡ／Ｄ変換器のＡ／Ｄ変換レンジのずれを検出し、前記ずれを補正する微分非直線性誤差補正手段を備えることを特徴とする（１）記載のカスケードＡ／Ｄ変換器。
【００４０】
（１１）前記微分非直線性誤差補正手段は、前記基本構成要素の後段に形成する比較器の出力と前記下位ビットとの論理積に基づき前記ずれを検出する論理積回路を備えることを特徴とする（１０）記載のカスケードＡ／Ｄ変換器。
【００４１】
（１２）前記微分非直線性誤差補正手段は、前記ずれに対して、ゼロと１とを交互に均等に発生して前記ずれを補正する手段を備えることを特徴とする（１１）記載のカスケードＡ／Ｄ変換器。
【００４２】
（１３）前記最下位ビットの−４倍に関する比較器６ｅの出力と前記最下位ビットの＋４倍に関する比較器１４ｅの出力とに基づく出力Ｗ３４と前記下位ビット（Ｄ２，Ｄ１）とを入力し、前記基本構成要素の後段に形成する論理積回路（６０，６１，６２）と、前記論理積回路の出力と前記下位ビットＤ２との排他的論理和回路６４と、前記論理積回路の出力と前記下位ビットＤ０との論理積回路６５とを備えることを特徴とする（９）記載のカスケードＡ／Ｄ変換器。
【発明の効果】
【００４３】
本発明によれば次のような効果がある。
本発明によれば、基本構成要素ＡＤＡの段数が少ないため、セトリングの時間が短くなり、高速なカスケードＡ／Ｄ変換器を提供できる。
【００４４】
特に、本発明によれば、基本構成要素ＡＤＡが４段カスケード接続される８ビットのカスケードＡ／Ｄ変換器を形成できる。
【００４５】
さらに、本発明によれば、フルスケールＦＳにおいて、全てのコードを正しく得ることができる高速なカスケードＡ／Ｄ変換器を提供できる。
【００４６】
また、本発明によれば、低コスト、小型のカスケードＡ／Ｄ変換器を提供できる。
【００４７】
さらに、本発明によれば、サブＡ／Ｄ変換器の入力レンジが変動するときのずれを検出すると共に、そのずれを適切に補正するカスケードＡ／Ｄ変換器を提供できる。
【発明を実施するための最良の形態】
【００４８】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。図２１の従来例と同一の要素には同一符号を付し、説明を省略する。また、図１の実施例の演算手段１００は図２１の従来例のエラー補正回路１１０に対応する。
【００４９】
図１の実施例の特徴は、第２比較器である比較器（６ａから９ａ，１１ａから１４ａ，６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ）と、演算手段１００との構成にある。
【００５０】
同図において、電圧＋１ＬＳＢは最下位ビットＬＳＢに対応する電圧であり、電圧＋２ＬＳＢは電圧＋１ＬＳＢの２倍の電圧であり、電圧＋３ＬＳＢは電圧＋１ＬＳＢの３倍の電圧であり、電圧＋４ＬＳＢは電圧＋１ＬＳＢの４倍の電圧である。また、電圧−１ＬＳＢ、電圧−２ＬＳＢ、電圧−３ＬＳＢ、電圧−４ＬＳＢは、それぞれ、電圧＋１ＬＳＢ、電圧＋２ＬＳＢ、電圧＋３ＬＳＢ、電圧＋４ＬＳＢの逆極性の電圧である。
【００５１】
また、比較器６ａは最下位ビットＬＳＢの−４倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧−４ＬＳＢに接続し、その出力はラッチ回路３６ａを介して論理積回路５４ａに接続する。
【００５２】
さらに、比較器７ａは最下位ビットＬＳＢの−３倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧−３ＬＳＢに接続し、その出力はラッチ回路３７ａを介して論理積回路５３ａに接続する。
【００５３】
また、比較器８ａは最下位ビットＬＳＢの−２倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧−２ＬＳＢに接続し、その出力はラッチ回路３８ａを介して論理積回路５２ａに接続する。
【００５４】
さらに、比較器９ａは最下位ビットＬＳＢの−１倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧−１ＬＳＢに接続し、その出力はラッチ回路３９ａを介して論理積回路５１ａに接続する。
【００５５】
また、比較器１１ａは最下位ビットＬＳＢの＋１倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧＋１ＬＳＢに接続し、その出力はラッチ回路４１ａ及び反転手段を介し論理積回路５１ａに接続する。
【００５６】
さらに、比較器１２ａは最下位ビットＬＳＢの＋２倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧＋２ＬＳＢに接続し、その出力はラッチ回路４２ａ及び反転手段を介し論理積回路５２ａに接続する。
【００５７】
また、比較器１３ａは最下位ビットＬＳＢの＋３倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧＋３ＬＳＢに接続し、その出力はラッチ回路４３ａ及び反転手段を介し論理積回路５３ａに接続する。
【００５８】
さらに、比較器１４ａは最下位ビットＬＳＢの＋４倍に関する比較器であり、その非反転入力はアナログ入力信号ＡＩＮに接続し、その反転入力は電圧＋４ＬＳＢに接続し、その出力はラッチ回路４４ａ及び反転手段を介し論理積回路５４ａに接続する。
【００５９】
また、論理積回路５１ａの出力Ｗ７１、論理積回路５２ａの出力Ｗ７２、論理積回路５３ａの出力Ｗ７３、論理積回路５４ａの出力Ｗ７４は演算手段１００に接続する。
【００６０】
そして、比較器（６ａから１４ａ）と、Ｄ／Ａ変換器２０ａと、減算器３０ａと、ラッチ回路（３６ａから４４ａ）と、論理積回路（５１ａから５４ａ）と、反転手段とは第１の基本構成要素ＡＤＡを形成する。
【００６１】
同様にして、比較器６ｂは最下位ビットＬＳＢの−４倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧−４ＬＳＢに接続し、その出力はラッチ回路３６ｂを介して論理積回路５４ｂに接続する。
【００６２】
さらに、比較器７ｂは最下位ビットＬＳＢの−３倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧−３ＬＳＢに接続し、その出力はラッチ回路３７ｂを介して論理積回路５３ｂに接続する。
【００６３】
また、比較器８ｂは最下位ビットＬＳＢの−２倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧−２ＬＳＢに接続し、その出力はラッチ回路３８ｂを介して論理積回路５２ｂに接続する。
【００６４】
さらに、比較器９ｂは最下位ビットＬＳＢの−１倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧−１ＬＳＢに接続し、その出力はラッチ回路３９ｂを介して論理積回路５１ｂに接続する。
【００６５】
また、比較器１１ｂは最下位ビットＬＳＢの＋１倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧＋１ＬＳＢに接続し、その出力はラッチ回路４１ｂ及び反転手段を介し論理積回路５１ｂに接続する。
【００６６】
さらに、比較器１２ｂは最下位ビットＬＳＢの＋２倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧＋２ＬＳＢに接続し、その出力はラッチ回路４２ｂ及び反転手段を介し論理積回路５２ｂに接続する。
【００６７】
また、比較器１３ｂは最下位ビットＬＳＢの＋３倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧＋３ＬＳＢに接続し、その出力はラッチ回路４３ｂ及び反転手段を介し論理積回路５３ｂに接続する。
【００６８】
さらに、比較器１４ｂは最下位ビットＬＳＢの＋４倍に関する比較器であり、その非反転入力は減算器３０ａの出力Ａ１に接続し、その反転入力は電圧＋４ＬＳＢに接続し、その出力はラッチ回路４４ｂ及び反転手段を介し論理積回路５４ｂに接続する。
【００６９】
また、論理積回路５１ｂの出力Ｗ６１、論理積回路５２ｂの出力Ｗ６２、論理積回路５３ｂの出力Ｗ６３、論理積回路５４ｂの出力Ｗ６４は演算手段１００に接続する。
【００７０】
そして、比較器（６ｂから１４ｂ）と、Ｄ／Ａ変換器２０ｂと、減算器３０ｂと、ラッチ回路（３６ｂから４４ｂ）と、論理積回路（５１ｂから５４ｂ）と、反転手段とは第２の基本構成要素ＡＤＡを形成する。
【００７１】
そしてまた、第１の基本構成要素ＡＤＡと第２の基本構成要素ＡＤＡとは、カスケード接続する。
【００７２】
さらに、同様にして、第１の基本構成要素ＡＤＡと、第２の基本構成要素ＡＤＡと、比較器（６ｃから１４ｃ）とＤ／Ａ変換器２０ｃと減算器３０ｃとラッチ回路（３６ｃから４４ｃ）と論理積回路（５１ｃから５４ｃ）と反転手段とから形成する第３の基本構成要素ＡＤＡと、比較器（６ｄから１４ｄ）とＤ／Ａ変換器２０ｄと減算器３０ｄとラッチ回路（３６ｄから４４ｄ）と論理積回路（５１ｄから５４ｄ）と反転手段とから形成する第４の基本構成要素ＡＤＡとは、カスケード接続する。
【００７３】
即ち、図１の実施例は、基本構成要素ＡＤＡが４段カスケード接続される。そして、基本構成要素の後段には、以下の構成を備える。
【００７４】
比較器７ｅは最下位ビットＬＳＢの−３倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧−３ＬＳＢに接続し、その出力はラッチ回路３７ｅを介して論理積回路５３ｅに接続する。
【００７５】
さらに、比較器８ｅは最下位ビットＬＳＢの−２倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧−２ＬＳＢに接続し、その出力はラッチ回路３８ｅを介して論理積回路５２ｅに接続する。
【００７６】
また、比較器９ｅは最下位ビットＬＳＢの−１倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧−１ＬＳＢに接続し、その出力はラッチ回路３９ｅを介して論理積回路５１ｅに接続する。
【００７７】
さらに、比較器１１ｅは最下位ビットＬＳＢの＋１倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧＋１ＬＳＢに接続し、その出力はラッチ回路４１ｅ及び反転手段を介し論理積回路５１ｅに接続する。
【００７８】
また、比較器１２ｅは最下位ビットＬＳＢの＋２倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧＋２ＬＳＢに接続し、その出力はラッチ回路４２ｅ及び反転手段を介し論理積回路５２ｅに接続する。
【００７９】
さらに、比較器１３ｅは最下位ビットＬＳＢの＋３倍に関する比較器であり、その非反転入力は比較器３０ｄの出力Ａ４に接続し、その反転入力は電圧＋３ＬＳＢに接続し、その出力はラッチ回路４３ｅ及び反転手段を介し論理積回路５３ｅに接続する。
【００８０】
また、論理積回路５１ｅの出力Ｗ３１、論理積回路５２ｅの出力Ｗ３２、論理積回路５３ｅの出力Ｗ３３は演算手段１００に接続する。
【００８１】
さらに、演算手段１００は、以下の論理式（９）から論理式（１６）に基づいて、エラー補正及びエンコードの演算を実行し、ディジタル信号Ｄ７（最上位ビットＭＳＢ）からディジタル信号Ｄ０（最下位ビットＬＳＢ）を出力する。即ち、図１の実施例は、８ビットのグレイコード（Ｇｒａｙ  Ｃｏｄｅ）のディジタル信号（Ｄ７からＤ０）を出力する。
【００８２】
D7=B7    （９）
D6=(B7 xor B6) or W74    （１０）
D5={(B6 xor B5) or W64} and not(W74)     （１１）
D4={(B5 xor B4) or W54} and not(W74) and not(W64)     （１２）
D3={(B4 xor B3) or W44} and not(W74) and not(W64) and not(W54)     （１３）
D2=not(W74 or W64 or W54 or W44)     （１４）
D1=not(W72 or W62 or W52 or W42 or W32)     （１５）
D0=(W73 or W63 or W53 or W43 or W33) and not(W71 or W61 or W51 or W41 or W31)     （１６）
【００８３】
以上のように構成する図１の実施例の動作を図２から図４を用いて説明する。図２から図４は、図１の実施例の動作波形である。横軸は、アナログ入力信号ＡＩＮであり、フルスケールＦＳの−１／４（−ＦＳ／４）からフルスケールＦＳの＋１／４（ＦＳ／４）の範囲を示す。即ち、図２から図４の動作波形は、アナログ入力信号ＡＩＮのフルスケールＦＳの半分を示す。
【００８４】
図２（ａ）はラッチ回路４０ａの出力Ｂ７の波形であり、図２（ｂ）はラッチ回路４０ｂの出力Ｂ６の波形であり、図２（ｃ）はラッチ回路４０ｃの出力Ｂ５の波形であり、図２（ｄ）はラッチ回路４０ｄの出力Ｂ４の波形であり、図２（ｅ）はラッチ回路４０ｅの出力Ｂ３の波形である。
【００８５】
図３（ａ）は比較器（６ａから９ａ，１１ａから１４ａ）の出力の波形であり、図２（ｂ）は論理積回路（５１ａから５４ａ）の出力（Ｗ７１からＷ７４）の波形である。
図３（ｃ）は比較器（６ｂから９ｂ，１１ｂから１４ｂ）の出力の波形であり、図２（ｄ）は論理積回路（５１ｂから５４ｂ）の出力（Ｗ６１からＷ６４）の波形である。
【００８６】
図３（ｅ）は比較器（６ｃから９ｃ，１１ｃから１４ｃ）の出力の波形であり、図２（ｆ）は論理積回路（５１ｃから５４ｃ）の出力（Ｗ５１からＷ５４）の波形である。
図３（ｇ）は比較器（６ｄから９ｄ，１１ｄから１４ｄ）の出力の波形であり、図２（ｈ）は論理積回路（５１ｄから５４ｄ）の出力（Ｗ４１からＷ４４）の波形である。
【００８７】
図３（ｉ）は比較器（７ｅから９ｅ，１１ｅから１３ｅ）の出力の波形であり、図２（ｊ）は論理積回路（５１ｅから５３ｅ）の出力（Ｗ３１からＷ３３）の波形である。
【００８８】
図４（ａ）はディジタル信号Ｄ７の波形であり、図４（ｂ）はディジタル信号Ｄ６の波形であり、図４（ｃ）はディジタル信号Ｄ５の波形であり、図４（ｄ）はディジタル信号Ｄ４の波形であり、図４（ｅ）はディジタル信号Ｄ３の波形であり、図４（ｆ）はディジタル信号Ｄ２の波形であり、図４（ｇ）はディジタル信号Ｄ１の波形であり、図４（ｈ）はディジタル信号Ｄ０の波形である。
【００８９】
そして、図２（ａ）の波形から図２（ｅ）の波形は、演算手段１００が基本構成要素ＡＤＡの４段カスケード接続の出力（Ｂ６からＢ３）から上位５ビットの信号を得ていることを示す。
【００９０】
なお、出力（Ｂ６からＢ３）は、０から１への遷移点及び１から０への遷移点において、それぞれ不定となる領域Ｐ１を有する。
【００９１】
また、図３（ａ）の波形及び図３（ｂ）の波形は、ディジタル信号Ｄ７の０から１への遷移点近傍及び１から０への遷移点近傍における−４ＬＳＢから＋４ＬＳＢの領域について、最下位ビットＬＳＢきざみにＡ／Ｄ変換を行うことを示す。
【００９２】
同様に、図３（ｃ）の波形及び図３（ｄ）の波形は、ディジタル信号Ｄ６の０から１への遷移点近傍及び１から０への遷移点近傍における−４ＬＳＢから＋４ＬＳＢの領域について、最下位ビットＬＳＢきざみにＡ／Ｄ変換を行うことを示す。
【００９３】
同様に、図３（ｅ）の波形及び図３（ｆ）の波形は、ディジタル信号Ｄ５の０から１への遷移点近傍及び１から０への遷移点近傍における−４ＬＳＢから＋４ＬＳＢの領域について、最下位ビットＬＳＢきざみにＡ／Ｄ変換を行うことを示す。
【００９４】
同様に、図３（ｇ）の波形及び図３（ｈ）の波形は、ディジタル信号Ｄ４の０から１への遷移点近傍及び１から０への遷移点近傍における−４ＬＳＢから＋４ＬＳＢの領域について、最下位ビットＬＳＢきざみにＡ／Ｄ変換を行うことを示す。
【００９５】
同様に、図３（ｉ）の波形及び図３（ｊ）の波形は、ディジタル信号Ｄ３の０から１への遷移点近傍及び１から０への遷移点近傍における−３ＬＳＢから＋３ＬＳＢの領域について、最下位ビットＬＳＢきざみにＡ／Ｄ変換を行うことを示す。
【００９６】
よって、図１の実施例の比較器（６ａから９ａ，１１ａから１４ａ，６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ，７ｅから９ｅ，１１ｅから１３ｅ）は、上位５ビットの０から１への遷移点と１から０への遷移点とを補間する形で下位３ビットのＡ／Ｄ変換を行う。
【００９７】
そして、演算手段１００は、比較器（６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ，７ｅから９ｅ，１１ｅから１３ｅ）の出力に基づく出力（Ｗ６１からＷ６４，Ｗ５１からＷ５４，Ｗ４１からＷ４４，Ｗ３１からＷ３３）に基づき、下位３ビットの補間をする。
【００９８】
なお、比較器（６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ，７ｅから９ｅ，１１ｅから１３ｅ）の出力と、出力（Ｗ６１からＷ６４，Ｗ５１からＷ５４，Ｗ４１からＷ４４，Ｗ３１からＷ３３）とは、それぞれ不定となる領域Ｐ２を有する。
【００９９】
以上説明したように、図１の実施例は、基本構成要素ＡＤＡが４段カスケード接続される８ビットのカスケードＡ／Ｄ変換器を形成する。そして、図１の実施例は基本構成要素ＡＤＡが４段カスケード接続されるに対し、図２１の従来例は基本構成要素ＡＤＡが６段カスケード接続される。
【０１００】
したがって、図１の実施例は、基本構成要素ＡＤＡの段数が少ないため、セトリングの時間が短くなる。
【０１０１】
また、図５は、図１の実施例の動作波形である。図５の横軸は、アナログ入力信号ＡＩＮであり、フルスケールＦＳの−１／２（−ＦＳ／２）からフルスケールＦＳの−３／８（−３ＦＳ／８）の範囲を示す。
【０１０２】
図５（ａ）は論理積回路（５１ａから５４ａ）の出力（Ｗ７１からＷ７４）の波形であり、図３（ｂ）に対応している。
図５（ｂ）は論理積回路（５１ｂから５４ｂ）の出力（Ｗ６１からＷ６４）の波形であり、図３（ｄ）に対応している。
【０１０３】
図５（ｃ）は論理積回路（５１ｃから５４ｃ）の出力（Ｗ５１からＷ５４）の波形であり、図３（ｆ）に対応している。
図５（ｄ）は論理積回路（５１ｄから５４ｄ）の出力（Ｗ４１からＷ４４）の波形であり、図３（ｈ）に対応している。
【０１０４】
図５（ｅ）は論理積回路（５１ｅから５３ｅ）の出力（Ｗ３１からＷ３３）の波形であり、図３（ｊ）に対応している。
【０１０５】
図５（ｆ）はディジタル信号Ｄ２の波形であり、図４（ｆ）に対応している。
図５（ｖ）はディジタル信号Ｄ１の波形であり、図４（ｇ）に対応している。
図５（ｇ）はディジタル信号Ｄ０の波形である。図４（ｈ）に対応している。
【０１０６】
また、図５（ｆ）から図５（ｈ）において、破線Ｒはグレイコード本来の特性である。つまり、図５（ｆ）から図５（ｈ）は、図１の実施例はコード０からコード３が得られないことを示す。
【０１０７】
詳しくは、図１の実施例は、フルスケールＦＳの下端とフルスケールＦＳの上端とで得られないコードがある。具体的には、図１の実施例は、コード０からコード３及びコード２５２からコード２５５を得ることができない。
【０１０８】
このような、図１の実施例は、一部のコードが欠落するという欠点を有するが、欠落するコードは両端のわずかな領域に限られるものであるため、大部分のアプリケーションで支障なく動作する。
【０１０９】
したがって、図１の実施例は、比較器（６ａから９ａ，１１ａから１４ａ，６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ，７ｅから９ｅ，１１ｅから１３ｅ）の数が実用上必要最小限となる構成であり、低コスト、小型となる。
【０１１０】
また、図６は、本発明の他の実施例を示す構成図である。なお、図１の実施例と同一の要素には同一符号を付し、説明を省略する。さらに、図６の実施例の演算手段１０１は図１の実施例の演算手段１００に対応する。
【０１１１】
図６の実施例の特徴は、補助Ａ／Ｄ変換器１０５を備える点にある。
【０１１２】
同図において、非反転アンプ１０３の入力と反転アンプ１０４の入力とは、アナログ入力信号ＡＩＮに接続する。
【０１１３】
また、アナログ・マルチプレクサ１０２において、その入力Ａは非反転アンプ１０３の出力に接続し、その入力Ｂは反転アンプ１０４の出力に接続し、その入力ＳＥＬ＿Ａは比較器１０ａの出力に接続する。
【０１１４】
さらに、減算器３０ｅにおいて、その加算入力はアナログ・マルチプレクサ１０２の出力ＯＵＴに接続し、その減算入力はフルスケールＦＳの１／２に対応する電圧ＦＳ／２に接続する。
【０１１５】
また、比較器６ｆは最下位ビットＬＳＢの４倍に関する比較器であり、その非反転入力は減算器３０ｅの出力に接続し、その反転入力は電圧−４ＬＳＢに接続し、その出力はラッチ回路３６ｆを介して論理積回路５１ｆに接続する。
【０１１６】
さらに、比較器７ｆは最下位ビットＬＳＢの３倍に関する比較器であり、その非反転入力は減算器３０ｅの出力に接続し、その反転入力は電圧−３ＬＳＢに接続し、その出力はラッチ回路３７ｆを介して論理積回路５３ｆに接続する。
【０１１７】
また、比較器８ｆは最下位ビットＬＳＢの２倍に関する比較器であり、その非反転入力は減算器３０ｅの出力に接続し、その反転入力は電圧−２ＬＳＢに接続し、その出力はラッチ回路３８ｆを介して論理積回路５２ｆに接続する。
【０１１８】
さらに、比較器９ｆは最下位ビットＬＳＢの１倍に関する比較器であり、その非反転入力は減算器３０ｅの出力に接続し、その反転入力は電圧−１ＬＳＢに接続し、その出力はラッチ回路３９ｆ及び反転手段を介して論理積回路５３ｆに接続する。
【０１１９】
また、出力Ｗ７４は反転手段を介して論理積回路５１ｆに接続する。さらに、出力Ｗ７４は反転手段を介して論理積回路５２ｆに接続する。また、出力Ｗ７４は反転手段を介して論理積回路５３ｆに接続する。
【０１２０】
さらに、論理積回路５１ｆの出力Ｂ２、論理積回路５２ｆの出力Ｂ１、論理積回路５３ｆの出力Ｗ１１は演算手段１０１に接続する。
【０１２１】
そして、非反転アンプ１０３、反転アンプ１０４、アナログ・マルチプレクサ１０２、減算器３０ｅ、比較器（６ｆから９ｆ）、ラッチ回路（３６ｆから３９ｆ）、論理積回路（５１ｆから５３ｆ）は、補助Ａ／Ｄ変換器１０５を形成する。
【０１２２】
また、補助Ａ／Ｄ変換器１０５は、基本構成要素ＡＤＡが複数段カスケード接続される構成と並列に動作し、基本構成要素ＡＤＡが複数段カスケード接続される構成（図１の実施例に相当する構成）よりも高速に動作する。
【０１２３】
詳しくは、補助Ａ／Ｄ変換器１０５の遅延は、非反転アンプ１０３、反転アンプ１０４、アナログ・マルチプレクサ１０２、減算器３０ｅ、比較器（６ｆから９ｆ）、ラッチ回路（３６ｆから３９ｆ）、論理積回路（５１ｆから５３ｆ）に基づく小さい値となるに対し、基本構成要素ＡＤＡが複数段カスケード接続される構成の遅延は、比較器（１０ａから１０ｅ）、Ｄ／Ａ変換器（２０ａから２０ｄ）、減算器（３０ａから３０ｄ）、ラッチ回路（３７ｅから４３ｅ）、論理積回路（５１ｅから５３ｅ）に基づく大きい値となる。
【０１２４】
さらに、演算手段１０１は、以下の論理式（１７）から論理式（２４）に基づいて、エラー補正及びエンコードの演算を実行し、ディジタル信号Ｄ７（最上位ビットＭＳＢ）からディジタル信号Ｄ０（最下位ビットＬＳＢ）を出力する。即ち、図６の実施例は、８ビットのグレイコード（Ｇｒａｙ  Ｃｏｄｅ）のディジタル信号（Ｄ７からＤ０）を出力する。
【０１２５】
D7=B7    （１７）
D6=(B7 xor B6) or W74    （１８）
D5={(B6 xor B5) or W64} and not(W74)     （１９）
D4={(B5 xor B4) or W54} and not(W74) and not(W64)     （２０）
D3={(B4 xor B3) or W44} and not(W74) and not(W64) and not(W54)     （２１）
D2=not(W74 or W64 or W54 or W44) and not(B2)     （２２）
D1=not(W72 or W62 or W52 or W42 or W32) and not(B1)     （２３）
D0=(W73 or W63 or W53 or W43 or W33) and not(W71 or W61 or W51 or W41 or W31) or W11    （２４）
【０１２６】
ここで、図７を用いてアナログ・マルチプレクサ１０２及び減算器３０ｅの動作について説明する。図７は、図６の実施例の動作波形である。同図において、横軸はアナログ入力信号ＡＩＮを示し、フルスケールＦＳの−１／２（−ＦＳ／２）からフルスケールＦＳの＋１／２（ＦＳ／２）の範囲を示す。
【０１２７】
図７（ａ）は、アナログ・マルチプレクサ１０２の入力Ａとアナログ・マルチプレクサ１０２の入力Ｂとの波形であり、図７（ｂ）はアナログ・マルチプレクサ１０２の入力ＳＥＬ＿Ａの波形であり、図７（ｃ）はアナログ・マルチプレクサ１０２の出力ＯＵＴの波形であり、図７（ｄ）は減算器３０ｅの出力の波形である。
【０１２８】
同図のように、アナログ・マルチプレクサ１０２は、入力ＳＥＬ＿Ａがハイレベルのときは、入力Ａの値を出力ＯＵＴに出力し、入力ＳＥＬ＿Ａがロウレベルのときは、入力Ｂの値を出力ＯＵＴに出力する。
【０１２９】
さらに、減算器３０ｅは、出力ＯＵＴから電圧ＦＳ／２を減算し、出力ＯＵＴをレベルシフトする。そして、減算器３０ｅの出力は、図７（ｄ）に示すように、アナログ入力信号ＡＩＮが−ＦＳ／２のときに０となり、アナログ入力信号ＡＩＮがＦＳ／２のときに０となる。
【０１３０】
したがって、アナログ・マルチプレクサ１０２は、レンジ下端付近とレンジ上端付近とを切り換える。そして、この構成により、図６の実施例は、構成要素の数が減少し、簡便、低コスト、小型となる。
【０１３１】
以上のように構成する図６の実施例の動作を図８及び図９を用いて説明する。図８及び図９は、図６の実施例の動作波形である。そして、図８の横軸はアナログ入力信号ＡＩＮの下端付近を示し、フルスケールＦＳの−１／２（−ＦＳ／２）からフルスケールＦＳの−３／８（−３ＦＳ／８）の範囲を示す。また、図９の横軸はアナログ入力信号ＡＩＮの上端付近を示し、フルスケールＦＳの＋３／８（３ＦＳ／８）からフルスケールＦＳの＋１／２（ＦＳ／２）の範囲を示す。
【０１３２】
図８（ａ）及び図９（ａ）は減算器３０ｅの出力の波形であり、図７（ｄ）に対応する。また、図８（ｂ）及び図９（ｂ）は論理積回路５１ｆの出力Ｂ２の波形であり、図８（ｃ）及び図９（ｃ）は論理積回路５２ｆの出力Ｂ１の波形であり、図８（ｄ）及び図９（ｄ）は論理積回路５３ｆの出力Ｗ１１の波形である。
【０１３３】
図８（ｅ）及び図９（ｅ）は出力（Ｗ７１からＷ７４）の波形であり図５（ａ）に対応し、図８（ｆ）及び図９（ｆ）は出力（Ｗ６１からＷ６４）の波形であり図５（ｂ）に対応し、図８（ｇ）及び図９（ｇ）は出力（Ｗ５１からＷ５４）の波形であり図５（ｃ）に対応し、図８（ｈ）及び図９（ｈ）は出力（Ｗ４１からＷ４４）の波形であり図５（ｄ）に対応し、図８（ｉ）及び図９（ｉ）は出力（Ｗ３１からＷ３３）の波形であり図５（ｅ）に対応する。
【０１３４】
図８（ｊ）及び図９（ｊ）はディジタル信号Ｄ２の波形であり図５（ｆ）に対応し、図８（ｋ）及び図９（ｋ）はディジタル信号Ｄ１の波形であり図５（ｇ）に対応し、図８（ｌ）及び図９（ｌ）はディジタル信号Ｄ０の波形であり図５（ｈ）に対応する。
【０１３５】
まず、図６の実施例におけるレンジ下端付近の動作について図８を用いて説明する。図８（ａ）に示すように、減算器３０ｅの出力は、アナログ入力信号ＡＩＮが電圧−ＦＳ／２のときに０となり、アナログ入力信号ＡＩＮの増加に伴い減少する。
【０１３６】
そして、アナログ入力信号ＡＩＮが電圧−ＦＳ／２から電圧＋１ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−１ＬＳＢ増加し、比較器９ｆの出力はハイレベルからロウレベルに変化し、出力Ｗ１１はロウレベルからハイレベルに変化する。
【０１３７】
また、アナログ入力信号ＡＩＮが電圧−ＦＳ／２から電圧＋２ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−２ＬＳＢ増加し、比較器８ｆの出力はハイレベルからロウレベルに変化し、出力Ｂ１はハイレベルからロウレベルに変化する。
【０１３８】
さらに、アナログ入力信号ＡＩＮが電圧−ＦＳ／２から電圧＋３ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−３ＬＳＢ増加し、比較器７ｆの出力はハイレベルからロウレベルに変化し、出力Ｗ１１はハイレベルからロウレベルに変化する。
【０１３９】
また、アナログ入力信号ＡＩＮが電圧−ＦＳ／２から電圧＋４ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−４ＬＳＢ増加し、比較器６ｆの出力はハイレベルからロウレベルに変化し、出力Ｂ２はハイレベルからロウレベルに変化する。
【０１４０】
即ち、図６の実施例のレンジ下端付近において、比較器（６ｆから９ｆ）は最下位ビットＬＳＢきざみにＡ／Ｄ変換を行う。そして、図６の実施例の演算手段１０１は、下位３ビットの補間をする。
【０１４１】
よって、図６の実施例は、図８（ｊ）から図８（ｌ）に示すように、コード２５２からコード２５５を正しく得ることができる。
【０１４２】
次に、図６の実施例におけるレンジ上端付近の動作について図９を用いて説明する。図９（ａ）に示すように、減算器３０ｅの出力は、アナログ入力信号ＡＩＮが電圧ＦＳ／２のときに０となり、アナログ入力信号ＡＩＮの減少に伴い増加する。
【０１４３】
そして、アナログ入力信号ＡＩＮが電圧ＦＳ／２から電圧−１ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−１ＬＳＢ増加し、比較器９ｆの出力はハイレベルからロウレベルに変化し、出力Ｗ１１はロウレベルからハイレベルに変化する。
【０１４４】
また、アナログ入力信号ＡＩＮが電圧ＦＳ／２から電圧−２ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−２ＬＳＢ増加し、比較器８ｆの出力はハイレベルからロウレベルに変化し、出力Ｂ１はハイレベルからロウレベルに変化する。
【０１４５】
さらに、アナログ入力信号ＡＩＮが電圧ＦＳ／２から電圧−３ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−３ＬＳＢ増加し、比較器７ｆの出力はハイレベルからロウレベルに変化し、出力Ｗ１１はハイレベルからロウレベルに変化する。
【０１４６】
また、アナログ入力信号ＡＩＮが電圧ＦＳ／２から電圧−４ＬＳＢ増加すると、減算器３０ｅの出力は０から電圧−４ＬＳＢ増加し、比較器６ｆの出力はハイレベルからロウレベルに変化し、出力Ｂ２はハイレベルからロウレベルに変化する。
【０１４７】
即ち、図６の実施例のレンジ上端付近において、比較器（６ｆから９ｆ）は最下位ビットＬＳＢきざみにＡ／Ｄ変換を行う。そして、図６の実施例の演算手段１０１は、下位３ビットの補間をする。
【０１４８】
よって、図６の実施例は、図８（ｊ）から図８（ｌ）に示すように、コード０からコード３を正しく得ることができる。
【０１４９】
以上のことにより、図６の実施例は、フルスケールＦＳにおいて、全てのコードを正しく得ることができる。
【０１５０】
一方、図７（ｃ）及び図７（ｄ）に示すように、出力ＯＵＴの波形と減算器３０ｅの出力の波形とは、入力ＳＥＬ＿Ａの遷移点近傍において、それぞれ不定となる領域Ｐ４を有する。また、領域Ｐ４は、アナログ入力信号ＡＩＮが０となる近傍であり、アナログ・マルチプレクサ１０２の切り換え点近傍である。
【０１５１】
このような領域Ｐ４近傍において、論理積回路５４ａの出力Ｗ７４はハイレベルであり、論理積回路５１ｆの出力Ｂ２と論理積回路５２ｆの出力Ｂ１と論理積回路５３ｆの出力Ｗ１１とはロウレベルとなり、マスキングされる。
【０１５２】
即ち、補助Ａ／Ｄ変換器１０５は、アナログ・マルチプレクサ１０２の切り換え点近傍で出力（Ｂ２，Ｂ１，Ｗ１１）をマスキングする。
【０１５３】
そして、図６の実施例は正常に動作し、図６の実施例の誤動作は発生しない。また、論理積回路５１ｆ、論理積回路５２ｆ、論理積回路５３ｆは、不定となる領域Ｐ４に基づく誤動作を抑制する。
【０１５４】
また、前述の実施例は、アナログ・マルチプレクサ１０２の入力ＳＥＬ＿Ａを比較器１０ａの出力に接続するものであったが、これとは別に、例えば、入力ＳＥＬ＿Ａを比較器１０ａの出力に接続するものであっても、同様の作用及び効果が得られる。
【０１５５】
即ち、図１及び図６の実施例に関連して、アナログ・マルチプレクサ１０２の入力ＳＥＬ＿Ａをレンジ下端付近とレンジ上端付近とを切り換える信号に接続するものは、同様の作用及び効果が得られる。
【０１５６】
さらに、前述の実施例は、出力Ｗ７４を論理積回路（５１ｆから５３ｆ）に接続するものであったが、これとは別に、例えば、出力Ｗ７３を論理積回路（５１ｆから５３ｆ）に接続するものであっても、同様の作用及び効果が得られる。
【０１５７】
即ち、図６の実施例に関連して、補助Ａ／Ｄ変換器１０５が、アナログ・マルチプレクサ１０２の切り換え点（領域Ｐ４）近傍をマスキングするものは、同様の作用及び効果が得られる。
【０１５８】
さらに、図１０は、本発明の他の実施例を示す構成図である。なお、図１の実施例と同一の要素には同一符号を付し、説明を省略する。
【０１５９】
図１０の実施例の特徴は、微分非直線性誤差補正回路３００に係る構成（微分非直線性誤差補正手段）を備える点にある。
【０１６０】
図１０の実施例において、比較器（６ａから１４ａ）とラッチ回路（３６ａから４４ａ）と論理積回路（５１ａから５４ａ）とは、図１の実施例と同様に形成され、第１のサブＡ／Ｄ変換器２００ａを形成する。
【０１６１】
同様に、比較器（６ｂから１４ｂ）とラッチ回路（３６ｂから４４ｂ）と論理積回路（５１ｂから５４ｂ）とは第２のサブＡ／Ｄ変換器２００ｂを形成し、比較器（６ｃから１４ｃ）とラッチ回路（３６ｃから４４ｃ）と論理積回路（５１ｃから５４ｃ）とは第３のサブＡ／Ｄ変換器２００ｃを形成し、比較器（６ｄから１４ｄ）とラッチ回路（３６ｄから４４ｄ）と論理積回路（５１ｄから５４ｄ）とは第４のサブＡ／Ｄ変換器２００ｄを形成する。
【０１６２】
そして、比較器６ｅは、最下位ビットＬＳＢの−４倍に関する比較器であり、その非反転入力は減算器３０ｄの出力Ａ４に接続し、その反転入力は電圧−４ＬＳＢに接続し、その出力はラッチ回路３６ｅを介して論理積回路５４ｅに接続する。
【０１６３】
また、比較器１４ｅは、最下位ビットＬＳＢの＋４倍に関する比較器であり、その非反転入力は減算器３０ｄの出力Ａ４に接続し、その反転入力は電圧＋４ＬＳＢに接続し、その出力はラッチ回路４４ｅ及び反転手段を介して論理積回路５４ｅに接続する。
【０１６４】
さらに、比較器（６ｅから１４ｅ）とラッチ回路（３６ｅから４４ｅ）と論理積回路（５１ｅから５４ｅ）とは第５のサブＡ／Ｄ変換器２０１ｅを形成する。
【０１６５】
また、演算手段１００から出力される上位５ビットのディジタル信号（Ｄ７からＤ３）は、フリップフロップ（７０から７４）を介して、ディジタル信号（Ｇ７からＧ３）となる。なお、ディジタル信号Ｇ７は最上位ビットＭＳＢである。
【０１６６】
さらに、下位ビットのディジタル信号Ｄ２は、フリップフロップ７５と排他的論理和回路６４とを介して、ディジタル信号Ｇ２となる。また、下位ビットのディジタル信号Ｄ１は、フリップフロップ７６を介して、ディジタル信号Ｇ１となる。さらに、下位ビットのディジタル信号Ｄ０は、フリップフロップ７７と論理積回路６５とを介して、ディジタル信号Ｇ０となる。なお、ディジタル信号Ｇ０は最下位ビットＬＳＢである。
【０１６７】
また、微分非直線性誤差補正回路３００は、ディジタル信号Ｄ２とディジタル信号Ｄ１と論理積回路５４ｅの出力Ｗ３４とを入力し、出力ＥＣ２と出力ＥＣ０とを出力する。そして、出力ＥＣ２は排他的論理和回路６４の入力に接続し、出力ＥＣ０は反転手段を介して論理積回路６５の入力に接続する。
【０１６８】
ここで、微分非直線性誤差補正回路３００の内部の構成を詳しく説明する。
論理積回路６０の入力には、ディジタル信号Ｄ２の反転とディジタル信号Ｄ１と出力Ｗ３４と出力ＥＣ２の反転とを接続する。
また、論理積回路６１の入力には、ディジタル信号Ｄ２と出力Ｗ３４の反転と出力ＥＣ２の反転とを接続する。
【０１６９】
また、論理和回路６３の入力には、論理積回路６０の出力ＥＣ２１と論理積回路６１の出力ＥＣ２２とを接続する。そして、論理和回路６３の出力ＥＣ２３は、フリップフロップ７８を介して、出力ＥＣ２となる。
【０１７０】
さらに、論理積回路６２の入力には、ディジタル信号Ｄ２の反転とディジタル信号Ｄ１と出力Ｗ３４とを接続する。そして、論理積回路６２の出力ＥＣ２０は、フリップフロップ７９を介して、出力ＥＣ０となる。
【０１７１】
即ち、論理積回路６０から論理積回路６２は、第２比較器である比較器６ｅ及び比較器１４ｅの出力と、下位ビットであるディジタル信号Ｄ２及びディジタル信号Ｄ１との論理積を演算する。
【０１７２】
よって、微分非直線性誤差補正回路３００の内の出力（ＥＣ２１，ＥＣ２２，ＥＣ２３，ＥＣ２０）は、以下の論理式（２５）から論理式（２８）を満足する。
EC21=not(D2) and D1 and W34 and not(EC2)    （２５）
EC22=D2 and not(W34) and not(EC2)     （２６）
EC23=EC21 or EC22    （２７）
EC20=not(D2) and D1 and W34    （２８）
【０１７３】
また、ディジタル信号（Ｇ７からＧ０）は、以下の論理式（２９）から論理式（３６）を満足し、８ビットのグレイコード（Ｇｒａｙ  Ｃｏｄｅ）となる。
G7=D7    （２９）
G6=D6    （３０）
G5=G5    （３１）
G4=G4    （３２）
G3=G3    （３３）
G2=D2 xor EC2 =D2 xor EC23    （３４）
G1=D1    （３５）
G0=D0 and not(EC0) =D0 and not(EC20)     （３６）
【０１７４】
まず、図１０の実施例が正常（理想状態）のとき、即ち、サブＡ／Ｄ変換器２００ａのＡ／Ｄ変換レンジが安定のときの動作を説明する。
【０１７５】
このとき、出力ＥＣ２１はゼロとなり（ＥＣ２１＝０）、出力ＥＣ２２はゼロとなり（ＥＣ２２＝０）、出力ＥＣ２３はゼロとなり（ＥＣ２３＝０）、出力ＥＣ２はゼロとなる（ＥＣ２＝０）。また、出力ＥＣ２０はゼロとなり（ＥＣ２０＝０）、出力ＥＣ０はゼロとなる（ＥＣ０＝０）。
【０１７６】
よって、このとき、ディジタル信号Ｇ２はディジタル信号Ｄ２となり（Ｇ２＝Ｄ２）、ディジタル信号Ｇ０はディジタル信号Ｄ０となる（Ｇ０＝Ｄ０）。
【０１７７】
したがって、図１０の実施例が正常のときにおける動作は、図１の実施例が定常のときにおける動作と同等になり、前述の図１の実施例における動作と同等になる。
【０１７８】
次に、図１０の実施例が非正常（理想状態からずれてしまった状態）のとき、即ち、サブＡ／Ｄ変換器２００ａのＡ／Ｄ変換レンジが変動するときの動作を説明する。
【０１７９】
第１に、例えば、サブＡ／Ｄ変換器２００ａの入力レンジが１．３７５倍となるときの図１０の実施例における動作を説明する。図１１は、入力レンジが１．３７５倍となるときの図１０の実施例におけるサブＡ／Ｄ変換器２００ａの等価回路図である。なお、サブＡ／Ｄ変換器２００ａ以外の部分の記載は省略している。
【０１８０】
このとき、図１０の実施例のサブＡ／Ｄ変換器２００ａは、等価的には図１１の等価回路図のようになる。詳しくは、比較器６ａの反転入力は電圧（−４ＬＳＢ×１．３７５）となり、比較器７ａの反転入力は電圧（−３ＬＳＢ×１．３７５）となり、比較器８ａの反転入力は電圧（−２ＬＳＢ×１．３７５）となり、比較器９ａの反転入力は電圧（−１ＬＳＢ×１．３７５）となり、比較器１１ａの反転入力は電圧（＋１ＬＳＢ×１．３７５）となり、比較器１２ａの反転入力は電圧（＋２ＬＳＢ×１．３７５）となり、比較器１３ａの反転入力は電圧（＋３ＬＳＢ×１．３７５）となり、比較器１４ａの反転入力は電圧（＋４ＬＳＢ×１．３７５）となる。
【０１８１】
そして、図１２から図１４は、図１１の実施例の動作波形であり、図１０の実施例において入力レンジが１．３７５倍となるときの動作波形である。また、同図の横軸は、アナログ入力信号ＡＩＮであり、フルスケールＦＳの−１／１６（−ＦＳ／１６）からフルスケールＦＳの＋１／１６（ＦＳ／１６）の範囲を示す。
【０１８２】
ここで、図１２（ａ）は出力Ｂ７の波形であり、図１２（ｂ）は出力Ｗ７４の波形であり、図１２（ｃ）は出力Ｗ７３の波形であり、図１２（ｄ）は出力Ｗ７２の波形であり、図１２（ｅ）は出力Ｗ７１の波形である。
【０１８３】
また、図１２（ｂ）から図１２（ｅ）において、破線Ｒ２は、図１０の実施例が理想状態のときの特性（理想特性）である。そして、出力Ｗ７４から出力Ｗ７１は、図１０の実施例の入力レンジが拡大したために、特性が変化する。
【０１８４】
さらに、図１３（ａ）はディジタル信号Ｄ２の波形であり、図１３（ｂ）はディジタル信号Ｄ１の波形であり、図１３（ｃ）は出力Ｗ３４の波形であり、図１３（ｄ）は出力ＥＣ２１の波形であり、図１３（ｅ）は出力ＥＣ２２の波形であり、図１３（ｆ）は出力ＥＣ２の波形であり、図１３（ｇ）は出力ＥＣ０の波形である。
【０１８５】
また、図１３（ａ）及び図１３（ｂ）において、破線Ｒ３は、図１０の実施例が理想状態のときの特性（理想特性）である。さらに、図１３（ｄ）及び図１３（ｆ）において、斜線部分Ｅ１は、ゼロ（０）と１とが交互に均等に発生する特性である。
【０１８６】
そして、破線Ｒ３が発生する領域と斜線部分Ｅ１が発生する領域とは対応している。即ち、論理積回路６０と論理積回路６２とは、サブＡ／Ｄ変換器２００ａの入力レンジが拡大するときのずれを検出する。
【０１８７】
また、論理積回路６０と論理積回路６１と論理和回路６３とフリップフロップ７８とで形成する回路は、ゼロ（０）と１とが交互に均等に発生する。そして、出力ＥＣ２が１となると論理積回路６０の入力はゼロとなるため、出力ＥＣ２１と出力ＥＣ２とは、ゼロ（０）と１とが交互に均等に発生する特性となる。
【０１８８】
さらに、図１４（ａ）はディジタル信号Ｇ７の波形であり、図１４（ｂ）はディジタル信号Ｇ６の波形であり、図１４（ｃ）はディジタル信号Ｇ５の波形であり、図１４（ｄ）はディジタル信号Ｇ４の波形であり、図１４（ｅ）はディジタル信号Ｇ３の波形であり、図１４（ｆ）はディジタル信号Ｇ２の波形であり、図１４（ｇ）はディジタル信号Ｇ１の波形であり、図１４（ｈ）はディジタル信号Ｇ０の波形であり、図１４（ｉ）はディジタル信号（Ｇ７からＧ０）に対応するディジタル出力コードＣである。
【０１８９】
また、図１４（ｇ）及び図１４（ｈ）において、破線Ｒ４は、図１０の実施例が理想状態のときの特性（理想特性）である。さらにまた、図１４（ｆ）において、斜線部分Ｅ１は、ゼロ（０）と１とが交互に均等に発生する特性である。
【０１９０】
さらに、図１４（ｉ）において、ディジタル出力コードＣは、全てのコードが出力される。即ち、ミッシングコードがない。また、コードの順番は整列している。
【０１９１】
以上のことにより、図１０の実施例は、サブＡ／Ｄ変換器２００ａの入力レンジが拡大するときのずれを検出すると共に、適切に補正する。
【０１９２】
また、図１５は、図１０の実施例において、サブＡ／Ｄ変換器２００ａの入力レンジが１．３７５倍となるときの図１４の動作波形に基づく微分非直線性誤差（ＤＮＬ）である。同図より、微分非直線性誤差は、−０．５ＬＳＢから＋０．３７５ＬＳＢの間となる。
【０１９３】
したがって、図１０の実施例は、微分非直線性誤差を低くできる。なお、図１の実施例において、サブＡ／Ｄ変換器２００ａの入力レンジが１．３７５倍となるときの微分非直線性誤差（ＤＮＬ）は、−１ＬＳＢから＋０．８７５ＬＳＢとなる（図示せず）。
【０１９４】
第２に、サブＡ／Ｄ変換器２００ａの入力レンジが０．６２５倍となるときの図１０の実施例における動作を説明する。図１６は、入力レンジが０．６２５倍となるときの図１０の実施例におけるサブＡ／Ｄ変換器２００ａの等価回路図である。また、図１６の等価回路図は図１１の等価回路図に対応する。
【０１９５】
このとき、図１０の実施例のサブＡ／Ｄ変換器２００ａは、等価的には図１６の等価回路図のようになる。詳しくは、比較器６ａの反転入力は電圧（−４ＬＳＢ×０．６２５）となり、比較器７ａの反転入力は電圧（−３ＬＳＢ×０．６２５）となり、比較器８ａの反転入力は電圧（−２ＬＳＢ×０．６２５）となり、比較器９ａの反転入力は電圧（−１ＬＳＢ×１．３７５）となり、比較器１１ａの反転入力は電圧（＋１ＬＳＢ×０．６２５）となり、比較器１２ａの反転入力は電圧（＋２ＬＳＢ×０．６２５）となり、比較器１３ａの反転入力は電圧（＋３ＬＳＢ×０．６２５）となり、比較器１４ａの反転入力は電圧（＋４ＬＳＢ×０．６２５）となる。
【０１９６】
そして、図１７から図１９は、図１６の実施例の動作波形であり、図１０の実施例において入力レンジが０．６２５倍となるときの動作波形である。また、図１７から図１９は、図１２から図１４に対応する。よって、同様の説明は省略する。
【０１９７】
また、図１７（ｂ）から図１７（ｅ）において、破線Ｒ５は、図１０の実施例が理想状態のときの特性（理想特性）である。そして、出力Ｗ７４から出力Ｗ７１は、図１０の実施例の入力レンジが縮小したために、特性が変化する。
【０１９８】
さらに、図１８（ａ）及び図１８（ｂ）において、破線Ｒ６は、図１０の実施例が理想状態のときの特性（理想特性）である。さらに、図１８（ｅ）及び図１８（ｆ）において、斜線部分Ｅ３は、ゼロ（０）と１とが交互に均等に発生する特性である。
【０１９９】
そして、破線Ｒ６が発生する領域と斜線部分Ｅ３が発生する領域とは対応している。即ち、論理積回路６１は、サブＡ／Ｄ変換器２００ａの入力レンジが縮小するときのずれを検出する。
【０２００】
また、論理積回路６０と論理積回路６１と論理和回路６３とフリップフロップ７８とで形成する回路は、ゼロ（０）と１とが交互に均等に発生する。そして、出力ＥＣ２が１となると論理積回路６１の入力はゼロとなるため、出力ＥＣ２２と出力ＥＣ２とは、ゼロ（０）と１とが交互に均等に発生する特性となる。
【０２０１】
また、図１９（ｇ）及び図１９（ｈ）において、破線Ｒ７は、図１０の実施例が理想状態のときの特性（理想特性）である。さらにまた、図１９（ｆ）において、斜線部分Ｅ４は、ゼロ（０）と１とが交互に均等に発生する特性である。
【０２０２】
さらに、図１９（ｉ）において、ディジタル出力コードＣは、全てのコードが出力される。即ち、ミッシングコードがない。また、コードの順番は整列している。
【０２０３】
以上のことにより、図１０の実施例は、サブＡ／Ｄ変換器２００ａの入力レンジが縮小するときのずれを検出すると共に、適切に補正する。
【０２０４】
また、図２０は、図１０の実施例において、サブＡ／Ｄ変換器２００ａの入力レンジが０．６２５倍となるときの図１９の動作波形に基づく微分非直線性誤差（ＤＮＬ）である。同図より、微分非直線性誤差は、−０．３７５ＬＳＢから＋０．７５ＬＳＢの間となる。
【０２０５】
したがって、図１０の実施例は、微分非直線性誤差を低くできる。なお、図１の実施例において、サブＡ／Ｄ変換器２００ａの入力レンジが０．６２５倍となるときの微分非直線性誤差（ＤＮＬ）は、−０．３７５ＬＳＢから＋１．５ＬＳＢとなる（図示せず）。
【０２０６】
さらに、前述の実施例は、サブＡ／Ｄ変換器２００ａの入力レンジが理想状態からずれてしまった場合を説明したが、これとは別に、サブＡ／Ｄ変換器２００ｂからサブＡ／Ｄ変換器２００ｄ及びサブＡ／Ｄ変換器２００ｅが、同様に、理想状態からずれてしまった場合についても、同様の作用及び効果がある。
【０２０７】
また、前述の実施例は８ビットのカスケードＡ／Ｄ変換器であったが、これとは別に、８ビット以外のカスケードＡ／Ｄ変換器であっても同様の好適な効果がある。
【０２０８】
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【０２０９】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例の動作波形である。
【図３】図１の実施例の動作波形である。
【図４】図１の実施例の動作波形である。
【図５】図１の実施例の動作波形である。
【図６】本発明の他の実施例を示す構成図である。
【図７】図６の実施例の動作波形である。
【図８】図６の実施例の動作波形である。
【図９】図６の実施例の動作波形である。
【図１０】本発明の他の実施例を示す構成図である。
【図１１】入力レンジが１．３７５倍となるときの図１０の実施例におけるサブＡ／Ｄ変換器２００ａの等価回路図である。
【図１２】図１１の実施例の動作波形である。
【図１３】図１０の実施例において、入力レンジが１．３７５倍となるときの動作波形である。
【図１４】図１０の実施例において、入力レンジが１．３７５倍となるときの動作波形である。
【図１５】図１０の実施例において、入力レンジが１．３７５倍となるときの図１４の動作波形に基づく微分非直線性誤差（ＤＮＬ）である。
【図１６】入力レンジが０．６２５倍となるときの図１０の実施例におけるサブＡ／Ｄ変換器２００ａの等価回路図である。
【図１７】図１６の実施例の動作波形である。
【図１８】図１０の実施例において、入力レンジが０．６２５倍となるときの動作波形である。
【図１９】図１０の実施例において、入力レンジが０．６２５倍となるときの動作波形である。
【図２０】図１０の実施例において、入力レンジが０．６２５倍となるときの図１９の動作波形に基づく微分非直線性誤差（ＤＮＬ）である。
【図２１】従来のカスケードＡ／Ｄ変換器を示す構成図である。
【符号の説明】
【０２１０】
１０ａから１０ｄ  比較器（第１比較器）
６ａから９ａ，１１ａから１４ａ，６ｂから９ｂ，１１ｂから１４ｂ，６ｃから９ｃ，１１ｃから１４ｃ，６ｄから９ｄ，１１ｄから１４ｄ  比較器（第２比較器）
６ｅから１４ｅ，６ｆから９ｆ  比較器
２０ａから２０ｄ  Ｄ／Ａ変換器
３０ａから３０ｄ，３０ｅ  減算器
３６ａから４４ａ，３６ｂから４４ｂ，３６ｃから４４ｃ，３６ｄから４４ｄ，３６ｅから４４ｅ，３６ｆから３９ｆ  ラッチ回路
５１ａから５４ａ，５１ｂから５４ｂ，５１ｃから５４ｃ，５１ｄから５４ｄ，５１ｅから５４ｅ，５１ｆから５３ｆ，６０から６２，６５  論理積回路
１００，１０１  演算手段
１０２  アナログ・マルチプレクサ
１０３  非反転アンプ
１０４  反転アンプ
１０５  補助Ａ／Ｄ変換器
ＡＩＮ  アナログ入力信号
Ｄ７からＤ０，Ｇ７からＧ０  ディジタル信号
２００ａ，２００ｂ，２００ｃ，２００ｄ，２０１ｅ  サブＡ／Ｄ変換器
３００  微分非直線性誤差補正回路
７０から７９  フリップフロップ
６３  論理和回路
６４  排他的論理和回路
【図１】
2005244923.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005244923.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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