(57)【要約】【課題】非表示メモリ領域を有していても、非表示メモリ領域に対応する出力信号線間のリークによる表示不具合の誘発を防止でき、消費電力を容易に低減できる表示装置を提供する。【解決手段】アクティブマトリクス型液晶表示装置において、フレームバッファとしての表示メモリの領域のうち、ソースドライバから出力されるが表示に関与しないデータ信号である非表示データ信号Ｓ１，Ｓ２の値に相当する階調値が格納されるメモリ領域である非表示メモリ領域のデータを、初期化処理において全て同一の値（階調値Ｖ（ｏ））に設定しておく。これにより、非表示データ信号Ｓ１，Ｓ２の生成のために動作させる必要のある階調アンプは１個（階調アンプ３６Ｖｏ）のみとなるので、非表示メモリ領域に対応する出力信号線ＬｏとＬｏ１の間でリークＬＫが発生しても表示不具合を誘発することはなく、また、消費電力の低減も容易となる。【選択図】図４
2005338327.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像を形成するための複数の画素形成部と当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線とを有する表示装置であって、
前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、
前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路と、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を保持する識別情報保持手段と、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定手段とを備え、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを含み、
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が前記階調電圧選択回路により同一の電圧ラインに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする、表示装置。
【請求項２】
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が、前記階調電圧選択回路により、前記表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記メモリは、
マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルからなるマトリクスの各列につき１本ずつ配置された複数のビット線と、
前記マトリクスの各行につき１本ずつ配置された複数のワード線と、
前記非表示メモリ領域となり得る領域のメモリセルに対するビット線である複数の非表示候補ビット線に対してそれぞれ設けられたスイッチであって、オン状態のときに、前記表示メモリ領域のメモリセルに書き込まれるべきデータが前記非表示メモリ領域のメモリセルにも書き込まれるように前記非表示候補ビット線を前記表示メモリ領域のメモリセルに対するビット線に電気的に接続するスイッチとを含み、
前記映像信号線駆動回路から同時に出力されるデータ信号の値を決定するデータは、同一のワード線で選択される同一行のメモリセルに格納され、
前記スイッチは、前記識別情報に応じてオンまたはオフされ、
前記非表示データ設定手段は、前記スイッチのうち前記識別情報に基づきオンされているスイッチによって実現されることを特徴とする、請求項２に記載の表示装置。
【請求項４】
表示すべき画像を形成するための複数の画素形成部と当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線とを有する表示装置であって、
前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、
前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路と、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を保持する識別情報保持手段と、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定手段とを備え、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを含み、
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が、前記階調電圧選択回路により、前記表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする、表示装置。
【請求項５】
前記メモリは、スタティックランダムアクセスメモリであることを特徴とする、請求項１から４のいずれか１項に記載の表示装置。
【請求項６】
表示すべき画像を形成するための複数の画素形成部と、当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線と、前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路とを備える表示装置の表示方法であって、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を設定する識別情報設定ステップと、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定ステップとを含み、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを備え、
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が互いに等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする、表示方法。
【請求項７】
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が、前記表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする、請求項６に記載の表示方法。
【請求項８】
表示すべき画像を形成するための複数の画素形成部と、当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線と、前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路とを備える表示装置の表示方法であって、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を設定する識別情報設定ステップと、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定ステップとを含み、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを備え、
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が、前記表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする、表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示すべき画像を形成するための複数の画素形成部と当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線とを有する表示装置であって、当該複数の映像信号線を駆動するための駆動回路から出力される駆動用のデータ信号が当該複数の映像信号以外の信号を含むために、上記画像のデータが格納されるメモリにおいて表示に関与しない領域が存在する表示装置に関する。
【背景技術】
【０００２】
例えば薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）によるアクティブマトリクス型液晶表示装置（以下「ＴＦＴ−ＬＣＤ装置」という）のようなマトリクス型表示装置は、複数の映像信号線と複数の走査信号線とが格子状に配置され、それら複数の映像信号線と走査信号線との交差点にそれぞれ対応して複数の画素形成部がマトリクス状に配置された表示部を備えると共に、その表示部における映像信号線および走査信号線を駆動するための駆動回路や、それらの駆動回路を制御する表示制御回路等を備えている。そして表示制御回路には、表示すべき画像を表すデータが格納されるフレームバッファとしてのメモリ（例えばＳＲＡＭ（Static Random Access Memory）で構成される）が内蔵されており、表示部における映像信号線を駆動するための駆動回路（以下「映像信号線駆動回路」という）は、そのメモリに格納されたデータに基づいて、各映像信号線に印加すべきデータ信号を出力する。
【０００３】
ここで、映像信号線駆動回路から出力されるデータ信号の数すなわち出力数が表示部における映像信号線の数よりも多い場合がある。この場合、映像信号線駆動回路から出力されるデータ信号のうち幾つかのデータ信号は表示部の映像信号線には印加されず、その結果、上記メモリにおけるデータのうち当該幾つかのデータ信号に対応するデータは表示部における画像表示に関与しないことになる（以下、当該幾つかのデータ信号を「非表示データ信号」という）。すなわち、上記メモリには、表示部における画像表示に関与するデータの格納される領域（以下「表示メモリ領域」という）に加えて、非表示データ信号に対応するデータであって表示部における画像表示に関与しないデータの格納される領域（以下「非表示メモリ領域」という）が存在する。
【特許文献１】特開２０００−１１６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような非表示メモリ領域を有するＴＦＴ−ＬＣＤ装置等の表示装置では、非表示メモリ領域のデータに対応する非表示データ信号を生成するための回路における所定信号線間のリーク等の不具合が、表示メモリ領域のデータに対応するデータ信号に影響し、表示上の問題を誘発することがある。また、このような非表示メモリ領域を有する表示装置では、その消費電力が上記メモリ内のデータの初期値に依存し、その初期値によっては非表示メモリ領域の存在が消費電力低減の妨げになることがある。以下、これらにつき説明する。なお以下では、説明の便宜上、表示すべき画像は、第ａ行〜第ｆ行の６行、第１列〜６列の６列からなる画素マトリクスで構成されるものとする。
【０００５】
図９（ａ）は、フレームバッファとしての上記メモリの領域を示す模式図である。図９（ａ）においてＲｘｙ，Ｇｘｙ，Ｂｘｙ（ｘ＝１〜６、ｙ＝ａ〜ｆ）の付された矩形は、表示されるべき画像における第ｙ行第ｘ列の画素のうち赤（Ｒ）、緑（Ｇ）、青（Ｂ）の副画素（以下、それぞれ「Ｒ副画素」、「Ｇ副画素」、「Ｂ副画素」という）の値が格納される単位領域（以下「ブロック」という）をそれぞれ示しており、各ブロックは、表示すべき画像の階調数に対応する数ビット分（例えば６４階調の場合は６ビット分）の領域である。
【０００６】
図９（ｂ）は、図９（ａ）に示したメモリ領域のデータによって表現される画像を示す模式図であり、この画像を構成するマトリクス状の６×（３×６）個の副画素（図９（ｂ））とメモリ領域においてマトリクス状に配置された６×（３×６）個のブロック（図９（ａ））とは１対１に対応する。図９（ｂ）において、Ｓ１〜Ｓ６は、映像信号線駆動回路から出力されるデータ信号を示している。これらのデータ信号Ｓ１〜Ｓ６は、図９（ａ）に示したメモリ領域における第１列〜第６列にそれぞれ対応し、映像信号線駆動回路は、表示部において各画素を構成するＲ副画素、Ｇ副画素、Ｂ副画素の形成部に駆動信号を伝達するための３本の映像信号線を時分割的に駆動するものとする。そして、データ信号Ｓ１〜Ｓ６のうちデータ信号Ｓ１，Ｓ２は、表示部の映像信号線に印加されない非表示データ信号であり、表示データ信号としてのデータ信号Ｓ３〜Ｓ６が時分割的に表示部の映像信号線に印加されることにより画像が表示される。したがって、図９（ｂ）において表示データ信号Ｓ３〜Ｓ６に対応する領域１０Ｄとして示されている表示領域は、当該表示データ信号Ｓ３〜Ｓ６の値を決定するデータの格納されるメモリ領域（以下「表示メモリ領域」という）に対応する。また、図９（ｂ）において非表示データ信号Ｓ１，Ｓ２に対応する領域１０ＮＤとして示されている非表示領域は、当該非表示データ信号Ｓ１，Ｓ２の値を決定するデータの格納されるメモリ領域（以下「非表示メモリ領域」という）に対応する。なお、非表示領域１０ＮＤは、画像領域としては実際には存在しないが、説明の必要に応じて、「非表示領域１０ＮＤ」として図示するものとする。
【０００７】
上記のような構成において、説明の便宜上、各画素を構成するＲ副画素、Ｇ副画素、Ｂ副画素の値を１つの階調値で代表させるものとし、いま、図１０（ａ）（ｂ）に示すように、表示領域１０Ｄにおける全ての画素の階調値をＶ（ｎ）とし、非表示領域１０ＮＤにおいては、第ｄ行第１列の画素の階調値をＶ（ｎ）、第ｄ行第２列の画素の階調値をＶ（ｍ）とし、これらの画素以外の非表示領域ＮＤの画素の階調値をＶ（ｏ）とする。ＴＦＴ−ＬＣＤ装置等の表示装置における映像信号線駆動回路では、通常、図１１に示すように、予め決められた複数の階調電圧をそれぞれ出力する複数の階調アンプと、それら複数の階調電圧をそれぞれ伝達する複数の電圧バスラインとが設けられており、データ信号毎に階調電圧を選択すべく、出力すべきデータ信号Ｓ１〜Ｓ６にそれぞれ対応する６本の出力信号線Ｌｏ１〜Ｌｏ６が、上記メモリ領域のデータに応じて前記複数の電圧バスラインのいずれかに接続されるように構成されている（以下、このような映像信号線駆動回路においてデータ信号毎に階調電圧を選択する構成部分３３を「階調電圧選択回路」と呼ぶものとする）。この階調電圧選択回路３３では、データ信号Ｓ１〜Ｓ６の値を決定するメモリ領域のデータに基づく画像信号Ｓｄ１〜Ｓｄ６が図１１における上方から与えられ、それらの画像信号Ｓｄ１〜Ｓｄ６に応じて、各出力信号線Ｌｏ１〜Ｌｏ６が、上記複数の電圧バスラインのいずれかに接続される。なお、この場合、図１１に示すように、データ信号Ｓ１，Ｓ３〜Ｓ６に対応する出力信号線Ｌｏ１，Ｌｏ３〜Ｌｏ６が、階調値Ｖ（ｎ）に相当する階調電圧Ｖｎを伝達する電圧バスラインＬＶｎに接続され、データ信号Ｓ２に対応する出力信号線Ｌｏ２が、階調値Ｖ（ｍ）に相当する階調電圧Ｖｍを伝達する電圧バスラインに接続される。
【０００８】
上記のような動作状態において、非表示メモリ領域のデータによって値が決定される非表示データ信号Ｓ１，Ｓ２に対応する出力信号線Ｌｏ１とＬｏ２の間でリークＬＫが生じた場合には、図１１において太線で示す電流経路が形成され、これにより、階調電圧Ｖｎを生成すべき階調アンプ３６Ｖｎ、および、階調電圧Ｖｍを生成すべき階調アンプ３６Ｖｍは、本来の電圧を出力できなくなる。したがって、階調電圧Ｖｎを伝達すべき電圧ラインＬＶｎでは、当該階調電圧Ｖｎとは異なる電圧が伝達され、その結果、図１０（ｂ）に示すように、表示領域における第ｄ行目では本来の表示が行われない。このようにして、非表示メモリ領域に対応する出力信号線間でのリークが表示不具合を誘発することになる。なお、このような表示不具合が誘発されるには、非表示メモリ領域のデータのうちデータ信号Ｓ１の値に相当する階調値Ｖ（ｎ）とデータ信号Ｓ２の値に相当する階調値Ｖ（ｍ）とが異なっており、かつ、表示メモリ領域のデータのうちデータ信号Ｓ３〜Ｓ６の値に相当する階調値Ｖｄｉｓｐが上記階調値Ｖ（ｎ）とＶ（ｍ）のいずれかに等しいことが条件となる。
【０００９】
また、映像信号線駆動回路における上記階調電圧選択回路３３が図１２に示すような動作状態の場合、すなわち、表示メモリ領域のデータのうちデータ信号Ｓ３〜Ｓ６の値に相当する階調値（画像信号Ｓｄ３〜Ｓｄ６の示す値）がいずれもＶ（０）であり、かつ、非表示メモリ領域のデータのうち、データ信号Ｓ１の値に相当する階調値（画像信号Ｓｄ１の示す値）がＶ（２）で、データ信号Ｓ２の値に相当する階調値（画像信号Ｓｄ２の示す値）がＶ（１）である場合には、表示に関与する階調アンプ３６Ｖ０以外に、表示に関与しない２個の階調アンプ３６Ｖ１，３６Ｖ２も動作することになる。このように、非表示メモリ領域の同一行におけるデータが同一階調値を示すものでない場合には、複数個の階調アンプが動作し、それに応じて消費電流も大きくなる。
【００１０】
以上のように、非表示メモリ領域を有する表示装置では、非表示メモリ領域に対応する出力信号線間でのリークが表示不具合を誘発したり、非表示メモリ領域のデータの値によっては非表示メモリ領域の存在が消費電力の低減化の妨げになることがある。
【００１１】
そこで本発明では、非表示メモリ領域を有していても、上記のような表示不具合の誘発を防止することができ、消費電力を容易に低減することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、表示すべき画像を形成するための複数の画素形成部と当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線とを有する表示装置であって、
前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、
前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路と、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を保持する識別情報保持手段と、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定手段とを備え、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを含み、
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が前記階調電圧選択回路により同一の電圧ラインに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする。
【００１３】
第２の発明は、第１の発明において、
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が、前記階調電圧選択回路により、前記表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする。
【００１４】
第３の発明は、第２の発明において、
前記メモリは、
マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルからなるマトリクスの各列につき１本ずつ配置された複数のビット線と、
前記マトリクスの各行につき１本ずつ配置された複数のワード線と、
前記非表示メモリ領域となり得る領域のメモリセルに対するビット線である複数の非表示候補ビット線に対してそれぞれ設けられたスイッチであって、オン状態のときに、前記表示メモリ領域のメモリセルに書き込まれるべきデータが前記非表示メモリ領域のメモリセルにも書き込まれるように前記非表示候補ビット線を前記表示メモリ領域のメモリセルに対するビット線に電気的に接続するスイッチとを含み、
前記映像信号線駆動回路から同時に出力されるデータ信号の値を決定するデータは、同一のワード線で選択される同一行のメモリセルに格納され、
前記スイッチは、前記識別情報に応じてオンまたはオフされ、
前記非表示データ設定手段は、前記スイッチのうち前記識別情報に基づきオンされているスイッチによって実現されることを特徴とする。
【００１５】
第４の発明は、表示すべき画像を形成するための複数の画素形成部と当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線とを有する表示装置であって、
前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、
前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路と、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を保持する識別情報保持手段と、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定手段とを備え、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを含み、
前記非表示データ設定手段は、前記複数の出力信号線のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が、前記階調電圧選択回路により、前記表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるように、前記非表示メモリ領域のデータを設定することを特徴とする。
【００１６】
第５の発明は、第１から第４の発明のいずれかにおいて、
前記メモリは、スタティックランダムアクセスメモリであることを特徴とする。
【００１７】
第６の発明は、表示すべき画像を形成するための複数の画素形成部と、当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線と、前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路とを備える表示装置の表示方法であって、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を設定する識別情報設定ステップと、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定ステップとを含み、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを備え、
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が互いに等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする。
【００１８】
第７の発明は、第６の発明において、
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が、前記表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする。
【００１９】
第８の発明は、表示すべき画像を形成するための複数の画素形成部と、当該複数の画素形成部に複数の映像信号を伝達するための複数の映像信号線と、前記画像を構成する各画素の値を含む所定データを格納するためのメモリと、前記複数の映像信号線に印加すべき前記複数の映像信号を含む複数のデータ信号であって前記所定データによって値が決定される複数のデータ信号を出力する映像信号線駆動回路とを備える表示装置の表示方法であって、
前記所定データの格納される前記メモリの領域において、前記複数のデータ信号のうち前記複数の映像信号線に印加されるデータ信号の値を決定するデータが格納される領域である表示メモリ領域と、前記複数のデータ信号のうち前記複数の映像信号線のいずれにも印加されないデータ信号の値を決定するデータが格納される領域である非表示メモリ領域とを識別するための識別情報を設定する識別情報設定ステップと、
前記識別情報に基づき前記非表示メモリ領域のデータを設定する非表示データ設定ステップとを含み、
前記映像信号線駆動回路は、
予め決められた複数の階調電圧をそれぞれ伝達する複数の電圧ラインと、
前記複数のデータ信号にそれぞれ対応する複数の出力信号線を有し、前記所定データに応じて各出力信号線を前記複数の電圧ラインのいずれかに接続することにより、前記複数の階調電圧のうち対応するデータ信号の値に相当する階調電圧を各出力信号線に与える階調電圧選択回路とを備え、
前記非表示データ設定ステップでは、前記複数のデータ信号のうち前記非表示メモリ領域のデータによって値が決定されるデータ信号の値が、前記表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、前記非表示メモリ領域のデータが設定されることを特徴とする。
【発明の効果】
【００２０】
上記のような第１の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、階調電圧選択回路により同一の電圧ラインに接続される。すなわち、いずれの映像信号線にも印加されないために画像の表示に関与しないデータ信号に対応する出力信号線は、同一の電圧ラインに接続される。したがって、表示に関与しないデータ信号に対応する出力信号線間でリークが生じても、階調電圧選択回路において各電圧ラインは本来の階調電圧を伝達するので、表示上の不具合が誘発されることはない。また、複数の電圧バスラインに印加すべき複数の階調電圧を出力するバッファとしての階調アンプのうち表示に関与しないデータ信号の生成のために動作させる必要のある階調アンプは１個のみとなるので、消費電力の低減も容易となる。
【００２１】
上記のような第２の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、階調電圧選択回路において、同一の電圧ラインに接続されだけでなく、表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続される。すなわち、いずれの映像信号線にも印加されないために画像の表示に関与しないデータ信号に対応する出力信号線は、同一の電圧ラインに接続されるだけでなく、画像の表示に関与するデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続される。したがって、複数の電圧バスラインに印加すべき複数の階調電圧を出力するバッファとしての階調アンプのうち、表示に関与するデータ信号の生成に必要なもののみを動作させればよく、表示に関与しないデータ信号の生成のためにのみ動作させる必要のある階調アンプは存在しない。これにより、更なる消費電力の低減が可能となる。
【００２２】
上記のような第３の発明によれば、例えばＳＲＡＭで構成されるフレームバッファとしてのメモリにおいて、非表示メモリ領域となり得る領域に相当するメモリセルに対するビット線である非表示候補ビット線のそれぞれに対して設けられたスイッチが、識別情報に応じてオンまたはオフされ、オン状態のスイッチによって幾つかの非表示候補ビット線が表示メモリ領域に相当するメモリセルに対するビット線に電気的に接続されることで、非表示メモリ領域が決定される。そして、表示メモリ領域の幾つかのメモリセルにデータが書き込まれるときに、そのデータが、当該幾つかのメモリセルと同じ行に配置された非表示メモリ領域のメモリセルにもオン状態のスイッチを介して書き込まれる。これにより、階調電圧選択回路では、複数の出力信号線のうち非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線が、表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるので、第２の発明と同様の効果を奏する。
【００２３】
上記のような第４の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、階調電圧選択回路において、表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続される。すなわち、いずれの映像信号線にも印加されないために画像の表示に関与しないデータ信号に対応する出力信号線は、画像の表示に関与するデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続される。したがって、複数の電圧バスラインに印加すべき複数の階調電圧を出力するバッファとしての階調アンプのうち、表示に関与するデータ信号の生成に必要なもののみを動作させればよく、表示に関与しないデータ信号の生成のためにのみ動作させる必要のある階調アンプは存在しない。これにより、第２の発明と同様の消費電力低減が可能となる。
【００２４】
上記のような第５の発明によれば、データ信号の生成のために動作させる必要のある階調アンプの個数が第１から第４の発明のように抑制されることに加えて、データ信号の値を決定するデータの格納されるメモリがＳＲＡＭで構成されるので、より消費電力の低減された表示装置を実現することができる。
【００２５】
上記のような第６の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号の値が互いに等しくなるように非表示メモリ領域のデータが設定されるので、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、階調電圧選択回路により同一の電圧ラインに接続され、第１の発明と同様の効果を奏する。
【００２６】
上記のような第７の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号の値は、それら全てが互いに等しくなるだけでなく、表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、非表示メモリ領域のデータが設定される。したがって、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、同一の電圧ラインに接続されるだけでなく、画像の表示に関与するデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるので、第２の発明と同様の効果を奏する。
【００２７】
上記のような第８の発明によれば、非表示メモリ領域のデータによって値が決定されるデータ信号の値が、表示メモリ領域のデータによって値が決定されるいずれかのデータ信号の値に等しくなるように、非表示メモリ領域のデータが設定される。したがって、非表示メモリ領域のデータによって値が決定されるデータ信号に対応する出力信号線は、表示に関与するデータ信号に対応する出力信号線の接続される電圧ラインのいずれかに接続されるので、第４の発明と同様の効果を奏する。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１.１  全体的な構成および動作＞
まず、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体的な構成および動作について説明する。図１（ａ）は、この液晶表示装置の構成を示すブロック図である。この液晶表示装置は、映像信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４００と、アクティブマトリクス型の表示部としての液晶パネル６００と、ソースドライバ３００およびゲートドライバ４００を制御するための表示制御回路２００とを備えている。
【００２９】
本実施形態における液晶パネル６００は、複数本（ｍ本）の走査信号線としてのゲートバスラインと、それらのゲートバスラインのそれぞれと交差する複数本（ｎ−ｋ本）の映像信号線としてのソースバスラインと、それらのゲートバスラインとソースバスラインとの交差点にそれぞれ対応して設けられた複数個（ｍ×（ｎ−ｋ）個）の画素形成部とを含む。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続される共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子であるＴＦＴと、そのＴＦＴのドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、上記複数の画素形成部に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じ、画素電極と共通電極とによって形成される容量に並列に補助容量が付加される。そして、画素電極と共通電極とにより形成される容量（補助容量が付加されている場合にはこれに補助容量を加えた容量）により、画素容量が構成される。
【００３０】
本実施形態では、液晶パネル６００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）が、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖおよびアドレス信号ＡＤｗを表示制御回路２００に供給することにより、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。
【００３１】
表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、ソースドライバ用スタートパルス信号ＳＳＰと、ソースドライバ用クロック信号ＳＣＫと、ラッチストローブ信号ＬＳと、表示すべき画像を表すデジタル画像信号Ｄａと、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫと、液晶パネル６００の交流駆動のための極性切換制御信号φとを生成して出力する。なお本実施形態では、画像表示の階調数は６４であってデジタル画像信号Ｄａは６４ビットの信号であるものとするが、本発明はこれに限定されるものではない。
【００３２】
ソースドライバ３００には、上記のようにして表示制御回路２００で生成される信号のうち、ソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫと、ラッチストローブ信号ＬＳと、デジタル画像信号Ｄａと、極性切換制御信号φとが供給される。ソースドライバ３００は、これらの信号ＳＳＰ，ＳＣＫ，ＬＳ，Ｄａ，φに基づき、液晶パネル６００を駆動するための映像信号としてデータ信号Ｓ１〜Ｓｎを生成する。しかしながら、図１（ａ）に示すように本実施形態では、これらｎ個のデータ信号Ｓ１〜Ｓｎのうちｋ個のデータ信号Ｓ１〜Ｓｋ（ｋはｎよりも小さい自然数）は、液晶パネル６００のいずれのソースバスラインにも印加されず、液晶パネル６００での表示には関与しない（以下、このように表示に関与しないデータ信号を「非表示データ信号」という）。他のｎ−ｋ個のデータ信号Ｓｋ〜Ｓｎは、液晶パネル６００におけるｎ−ｋ本のソースバスラインにそれぞれ印加され、これらのデータ信号Ｓｋ〜Ｓｎに基づいて液晶パネル６００にデジタル画像信号Ｄａの表す画像が表示される（以下、このように表示に関与するデータ信号を「表示データ信号」という）。
【００３３】
なお本実施形態では、ソースドライバ３００からのｎ個のデータ信号Ｓ１〜Ｓｎのうち、水平走査の開始点近傍に対応するｋ個のデータ信号Ｓ１〜Ｓｋが非表示データ信号とされているが、これに代えて、他のデータ信号、例えば水平走査の終了点近傍に対応するｋ個のデータ信号Ｓn-k+1〜Ｓnを非表示データ信号としてもよい。
【００３４】
ゲートドライバ４００には、上記のようにして表示制御回路２００で生成される信号のうち、ゲートドライバ用のスタートパルス信号ＧＳＰおよびクロック信号ＧＣＫが供給される。ゲートドライバ４００は、これらの信号ＧＳＰ，ＧＣＫに基づき、デジタル画像信号Ｄａの各フレーム期間（各垂直走査期間）において、複数（ｍ本）のゲートバスラインを順次に１水平走査期間ずつ選択し、選択したゲートバスラインにアクティブなゲート信号（画素形成部のＴＦＴをオンさせる電圧）Ｇｊを印加する（ｊ＝１〜ｍ）。
【００３５】
上記のように、ソースドライバ３００およびゲートドライバ４００により、液晶パネル６００において、ｎ−ｋ本のソースバスラインにはｎ−ｋ個のデータ信号Ｓｋ〜Ｓｎがそれぞれ印加され、ｍ本のゲートバスラインにはｍ個のゲート信号Ｇ１〜Ｇｍがそれぞれ印加される。これにより、液晶パネル６００における各画素形成部の画素容量には、デジタル画像信号Ｄａの表す画像における対応画素の値に相当する電圧がｎ−ｋ個のデータ信号Ｓｋ〜Ｓｎのいずれかにより与えられて保持され、液晶層には、デジタル画像信号Ｄａに応じて画素電極と共通電極との電位差に相当する電圧が印加される。すなわち、各画素容量に保持された電圧がそれに対応する画素液晶への印加電圧となる。液晶パネル６００は、この印加電圧によって液晶層の光透過率を制御することにより、デジタル画像信号Ｄａの表す画像すなわち外部の信号源等から受け取ったデジタルビデオ信号Ｄｖの表す画像を表示する。
【００３６】
＜１.２  表示制御回路＞
図１（ｂ）は、上記の液晶表示装置における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生器２３とメモリ制御回路２４と極性切換制御回路２５と制御メモリ２６とを備えている。
【００３７】
この表示制御回路２００が外部のＣＰＵ等から受け取る広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、画像データＤＡと表示制御データＤｃとに振り分ける。そして、画像データＤＡを示す信号（以下、これらの信号も符号“ＤＡ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで画像データＤＡを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。表示制御データＤｃは、クロック信号ＳＣＫの周波数や、画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間等を指定するタイミング情報を含んでいる。制御メモリ２６は、表示メモリ２１において表示メモリ領域と非表示メモリ領域とを識別するための識別データを格納するための不揮発性メモリであり、この制御メモリ２６には表示メモリ２１のアドレスとは異なる所定のアドレスが割り当てられていて、その所定アドレスに対して外部のＣＰＵ等から書き込みを行うことにより、上記識別データを設定することができる。以下では、この識別データが既に設定されているものとして説明を進める。
【００３８】
表示メモリ２１は、フレームバッファとして機能するメモリであって、液晶パネル６００での表示に関与する表示データ信号Ｓｋ〜Ｓｎの値を決定する画素値（階調値）からなるデータすなわち上記画像データＤＡの格納されるメモリ領域である表示メモリ領域を有し、さらに、液晶パネル６００での表示に関与しない非表示データ信号Ｓ１〜Ｓｋの値を決定する値（以下ではこれも「画素値」という）からなるデータが格納されるメモリ領域である非表示メモリ領域を有している。本実施形態では、表示メモリ２１はＳＲＡＭによって構成される。
【００３９】
タイミング発生器２３は、レジスタ２２の保持する上記表示制御データに基づき、クロック信号ＳＣＫ，ＧＣＫと、スタートパルス信号ＳＳＰ，ＧＳＰと、ラッチストローブ信号ＬＳとを生成する。なお本実施形態では、ソースドライバ３００から出力されるデータ信号Ｓ１〜Ｓｎの値は１水平走査期間毎に切り換わる。これに対応して、ソースドライバ３００に供給されるスタートパルス信号ＳＳＰおよびラッチストローブ信号ＬＳのパルス繰り返し周期も１水平走査期間となっている。また、タイミング発生器２３は、表示メモリ２１およびメモリ制御回路２４をクロック信号ＳＣＫに同期させて動作させるためのタイミング信号をも生成する。
【００４０】
メモリ制御回路２４は、ソースドライバ３００から出力すべきｎ個のデータ信号Ｓ１〜Ｓｎの値を決定する画素値を表示メモリ２１の表示メモリ領域および非表示メモリ領域から読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル６００に表示すべき画像を表すデータ（表示メモリ領域のデータ）が、非表示メモリ領域のデータと共に、デジタル画像信号Ｄａとして表示メモリ２１から読み出され、表示制御回路２００から出力される。このデジタル画像信号Ｄａは、既述のようにソースドライバ３００に供給される。
【００４１】
極性切換制御回路２５は、ゲートドライバ用のクロック信号ＧＣＫおよびスタートパルス信号ＧＳＰに基づき極性切換制御信号φを生成する。この極性切換制御信号φは、ソースドライバ３００等に供給される。
【００４２】
＜１.３  ソースドライバの構成および動作＞
図２は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。以下、この図を参照しつつソースドライバ３００の詳細について説明する。なお、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われているが、本実施形態では、上記極性切換制御信号φに基づき、ソースドライバ３００から出力されるデータ信号Ｄ１〜Ｄｎの電圧極性を液晶パネル６００の共通電極の電位を基準として１水平走査期間毎および１垂直走査期間（１フレーム期間）毎に反転させることで、交流化駆動が行われる。しかし、このような交流化駆動に関する構成および動作は周知である一方、本発明に直接には関係しないので、以下ではその説明を省略する。
【００４３】
本実施形態に係るソースドライバ３００は、出力端子の数（ｎ個）に等しい段数のシフトレジスタ３１と、それぞれ６ビットからなりｎ個の出力端子にそれぞれ対応するデジタル画像信号ｄ１，ｄ２，…，ｄｎを出力するサンプリング・ラッチ回路３２と、各出力端子に対応する単位選択回路３３ｊ（ｊ＝１，２，…，ｎ）からなる階調電圧選択回路３３と、各出力端子から出力すべきデータ信号Ｓｊ（ｊ＝１，２，…，ｎ）を生成する出力回路３４と、６４の階調レベルにそれぞれ対応する電圧からなる階調電圧群Ｖ０〜Ｖ６３を出力する階調電圧発生回路３６とを備えている。
【００４４】
上記構成のソースドライバ３００において、シフトレジスタ３１には、スタートパルス信号ＳＳＰとクロック信号ＳＣＫとが入力され、このシフトレジスタ３１は、これらの信号ＳＳＰ，ＳＣＫに基づき、各水平走査期間において、スタートパルス信号ＳＳＰに含まれる１つのパルスを入力端から出力端へと順次転送する。この転送に応じて、サンプリング・ラッチ回路３２には、サンプリングパルスが順次入力される。
【００４５】
サンプリング・ラッチ回路３２は、表示制御回路２００からのデジタル画像信号Ｄａを、これらのサンプリングパルスのタイミングでサンプリングして保持し、さらに、ラッチストローブ信号ＬＳでラッチして１水平走査期間ずつ保持する。ここで保持されるデジタル画像信号Ｄａは、各６ビットの内部画像信号ｄ１，ｄ２，…，ｄｎとしてサンプリング・ラッチ回路３２から出力される。これらの内部画像信号ｄ１，ｄ２，…，ｄｎは、階調電圧選択回路３３内の単位選択回路３３１，３３２，…，３３ｎにそれぞれ入力される。
【００４６】
階調電圧発生回路３６は、所定の電源回路（不図示）から与えられる２種類の基準電圧ＶＨおよびＶＬに基づき、６ビットのデジタル画像信号Ｄａによって表現され得る６４の階調レベルにそれぞれ対応する６４個の電圧を生成し、出力バッファとしての６４個の階調アンプをそれぞれ介して、階調電圧群Ｖ０〜Ｖ６３として出力する。
【００４７】
階調電圧選択回路３３には、全ての単位選択回路３３１，３３２，…，３３ｎを貫通する６４本の電圧バスラインが設けられており、上記階調電圧群Ｖ０〜Ｖ６３を構成する６４個の電圧は、それら６４本の電圧バスラインにそれぞれ印加されて各単位選択回路３３１，３３２，…，３３ｎに伝達される。
【００４８】
各単位選択回路３３ｊ（ｊ＝１，２，…，ｎ）は、１本の出力信号線Ｌｏｊを有しており、入力される内部画像信号ｄｊに基づき上記６４本の電圧バスラインのいずれかを当該出力信号線Ｌｏｊに電気的に接続することにより、階調電圧群Ｖ０〜Ｖ６４の中からいずれかの電圧ＶＳを選択する（Ｓは０≦Ｓ≦６３なる整数）。このようにして各単位選択回路３３ｊで選択された電圧ＶＳは、その出力信号線Ｌｏｊを介して出力回路３４に入力される。
【００４９】
出力回路３４は、各単位選択回路３３ｊから入力された電圧を例えば電圧ホロアによってインピーダンス変換を行い、変換後の電圧をデータ信号Ｓｊとして出力端子から出力する。既述のように、出力されるデータ信号Ｓｊ（ｊ＝１，２，…，ｎ）のうち、表示データ信号Ｓｋ〜Ｓｎは、液晶パネル６００におけるｎ−ｋ本のソースバスラインにそれぞれ印加され、液晶パネル６００では、ソースバスラインに印加される電圧に基づいて画像が表示される。
【００５０】
ところで、カラー画像を表示する表示装置では、液晶パネルにおける赤（Ｒ），緑（Ｇ），青（Ｂ）の隣接３画素に対応する３本の映像信号線（ソースバスライン）を１組として映像信号線をグループ化し、各組を構成する３本の映像信号線に映像信号線駆動回路（ソースドライバ）の１つの出力端子（したがって１つのデータ信号）を割り当て、画像表示における１水平走査期間内において各組内の映像信号線に時分割的に映像信号を印加するように構成された液晶表示装置が従来より提案されている（例えば特開平６−１３８８５１号公報参照）（以下、このような駆動方式を「映像信号線時分割駆動方式」という）。液晶表示装置についての上記構成の変形例として、液晶パネルがカラー画像表示に対応して３×（ｎ−ｋ＋１）本のソースバスラインを備え、それらのソースバスラインとソースドライバ３００のｎ−ｋ＋１個の出力端子との間に、各組を構成する３本のソースバスラインのうちソースドライバ３００の出力端子に接続されるソースバスラインを順次切り換えるための接続切換回路が設けられた構成であって、映像信号線時分割駆動方式が採用される場合が考えられる。この場合、ソースドライバ３００を以下のように動作させればよい。すなわち、クロック信号ＳＣＫとして上記実施形態の場合の１／３のパルス周期の信号を生成し、スタートパルス信号ＳＳＰとして１／３水平走査期間毎にパルスが現れる信号を生成し、ラッチストローブ信号ＬＳとして１／３水平走査期間毎にアクティブとなる信号を生成する。また、赤色の階調を示す画像信号（赤画像信号）Ｄｒと緑色の階調を示す画像信号（緑画像信号）Ｄｇと青色の階調を示す画像信号（青画像信号）Ｄｂという３種類のデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂからなるデジタル画像信号であって、各水平走査期間において、最初の１／３水平走査期間である第１の期間では赤画像信号Ｄｒが、次の１／３水平走査期間である第２の期間では緑画像信号Ｄｇが、最後の１／３水平走査期間である第３の期間では青画像信号Ｄｂがサンプリング・ラッチ回路３２にそれぞれ入力されるようなデジタル画像信号を、デジタル画像信号Ｄａとして生成する。
【００５１】
図１（ｂ）に示した表示制御回路２００において上記のような信号ＳＳＰ，ＳＣＫ，ＬＳ，Ｄａを生成すれば、図２に示したソースドライバ３００において、シフトレジスタ３１は、各水平走査期間における第１、第２および第３の期間のそれぞれにおいて、スタートパルス信号ＳＳＰに含まれる１つのパルスを入力端から出力端へと順次転送する。この転送に応じて、サンプリング・ラッチ回路３２には、サンプリングパルスが順次入力される。サンプリング・ラッチ回路３２は、表示制御回路２００からのデジタル画像信号Ｄａを、これらのサンプリングパルスのタイミングでサンプリングして保持し、さらに、ラッチストローブ信号ＬＳでラッチして１／３水平走査期間ずつ保持する。ここで保持されるデジタル画像信号Ｄａは、各６ビットの内部画像信号ｄ１，ｄ２，…，ｄｎとして、階調電圧選択回路３３内の単位選択回路３３１，３３２，…，３３ｎにそれぞれ入力される。既述のように、表示制御回路２００から入力されるデジタル画像信号Ｄａは、１／３水平走査期間毎に赤画像信号Ｄｒと緑画像信号Ｄｇと青画像信号Ｄｂとの間で切り換わる信号である。この切り換わりに応じて、上記内部画像信号ｄ１，ｄ２，…，ｄｎの値は、第１の期間では、赤画像信号Ｄｒによって示される画素値であるＲ画素値に相当し、第２の期間では、緑画像信号Ｄｇによって示される画素値であるＧ画素値に相当し、第３の期間では、青画像信号Ｄｂによって示される画素値であるＢ画素値に相当する。したがって、階調電圧発生回路３６における各単位選択回路３３ｊで選択されて出力回路３４を介して出力される電圧としてのデータ信号Ｓ１〜Ｓｎは、上記映像信号線時分割駆動方式に対応した駆動信号となり、この駆動信号が既述の接続切換回路を経て液晶パネルの映像信号線であるソースバスラインに印加される。これにより、デジタル画像信号Ｄａの表すカラー画像が液晶パネルに表示される。
【００５２】
＜１.４  非表示メモリ領域のデータ設定のための構成および動作＞
本実施形態に係るアクティブマトリクス型液晶表示装置は、フレームバッファとしての表示メモリ２１が非表示メモリ領域を有していても、非表示メモリ領域に対応する出力信号線間のリークによる表示不具合の誘発を防止することができ、かつ、消費電力を容易に低減できるように、非表示メモリ領域のデータを設定する。以下、図３〜図６を参照してこのための構成および動作を説明する。なお以下では、説明の便宜上、ソースドライバ３００からは、非表示データ信号Ｓ１，Ｓ２と表示データ信号Ｓ３〜Ｓ６とからなる６個のデータ信号のみが出力されるものとし、表示すべき画像の水平走査線数は６であるものとする。
【００５３】
図３は、表示メモリ２１のメモリ領域を示す模式図であり、背景技術の説明に際して参照した図９（ａ）（ｂ）と同様、Ｒｘｙ，Ｇｘｙ，Ｂｘｙ（ｘ＝１〜６、ｙ＝ａ〜ｆ）の付された矩形であるブロックは、表示されるべき画像における第ｙ行第ｘ列の画素におけるＲ副画素、Ｇ副画素、Ｂ副画素の値が格納される単位領域であるブロックをそれぞれ示しており、各ブロックは、表示すべき画像の階調数に対応する上記メモリ内のデータの数ビット（本実施形態では６４階調に対応する６ビット）の領域に相当する。なお以下では、各画素を構成するＲ副画素、Ｇ副画素、Ｂ副画素の形成部に駆動信号を伝達するための３本のソースバスラインを時分割的に駆動するものとする、すなわち、上記の映像信号線時分割駆動方式が採用されているものとする。したがって、図３に示したメモリ領域において１画素分のデータが格納される３つのブロックＲｘｙ，Ｇｘｙ，Ｂｘｙが１つのデータ信号Ｓｘに対応し、これらの３つのブロックＲｘｙ，Ｇｘｙ，Ｂｘｙのデータである階調値のいずれかが当該データ信号の示す値に相当する。また、説明の便宜上、各画素を構成するＲ副画素、Ｇ副画素、Ｂ副画素の値を１つの階調値で代表させるものとする。以下では、このような前提の下で説明を進めるが、映像信号線時分割駆動方式を採用せずに、ソースドライバ３００からのデータ信号と液晶パネル６００におけるソースバスラインとが１対１に対応する構成であってもよい。
【００５４】
図４は、上記のような構成のメモリ領域を前提として、表示不具合の誘発を防止するための本実施形態の仕組みを説明するための図であって、ソースドライバ３００における階調電圧選択回路３３とその周囲の構成要素を模式的に示している。図４では、背景技術の説明に際して参照した図１１と同様の表現形式が使用されている。すなわち、階調電圧選択回路３３内の選択回路３３１〜３３６に入力されるデジタル画像信号Ｓｄ１〜Ｓｄ６は、ソースドライバ３００から出力されるデータ信号Ｓ１〜Ｓ６の値を決定する表示メモリ２１内のデータに基づくものであって、図２に示す内部画像信号ｄ１〜ｄ６に相当する。図４では、これらのデジタル画像信号Ｓｄ１〜Ｓｄ６を生成するための本実施形態の構成要素である（ソースドライバ３００内の）サンプリング・ラッチ回路３２や、シフトレジスタ３１、（表示制御回路２００内の）表示メモリ２１等が、１つの機能ブロック１０にまとめて示されている。また、階調電圧選択回路３３は、単位選択回路３３１〜３３６の出力信号線Ｌｏ１〜Ｌｏ６のそれぞれを、階調電圧発生回路３６内の階調アンプ３６Ｖｎ，３６Ｖｏ，３６Ｖｍから出力される階調電圧Ｖｎ，Ｖｏ，Ｖｍをそれぞれ伝達する３本の電圧バスラインのいずれかに接続するための回路として示されている。そして、これら３本の電圧バスラインと出力信号線Ｌｏ１〜Ｌｏ６との交差点の幾つかに付された黒丸“●”は、その直上に示すデジタル画像信号Ｓｄｊ（ｊ＝１〜６）に基づき、当該黒丸の付された交差点を通過する電圧バスラインに出力信号線Ｌｏｊが電気的に接続されることを示している。
【００５５】
本実施形態では、図１（ｂ）に示す表示制御回路２００において、制御メモリ２６には、表示メモリ２１における表示メモリ領域と非表示メモリ領域とを特定するための識別データが予め格納されている。メモリ制御回路２４は、図５に示すように、本液晶表示装置の電源投入後、まず、初期化処理として、上記識別データに基づき、表示メモリ２１における非表示メモリ領域の全てに同一の値を設定し（ステップＳ１０）、その後、表示動作処理として、表示メモリ１２における表示メモリ領域につき、表示すべき画像を表すデータＤＡを書き込むという動作と書き込まれたデータをデジタル画像信号Ｄａとして読み出すという動作とを繰り返し実行する（ステップＳ２０）。したがって、初期化処理後の通常の動作状態である表示動作処理では、非表示データ信号に対応する階調電圧選択回路３３の出力信号線は全て同一の電圧バスラインに接続されて同一の階調電圧を印加され、図４に示した例では、非表示データ信号Ｓ１，Ｓ２に対応する階調電圧選択回路３３の出力信号線Ｌｏ１，Ｌｏ２は同一の電圧バスラインＬｖｏに接続されて同一の階調電圧Ｖｏを印加される。
【００５６】
以上のように本実施形態では、メモリ制御回路２４による上記の初期化処理によって非表示データ設定手段が実現され、この非表示データ設定手段により、非表示データ信号に対応する出力信号線Ｌｏ１，Ｌｏ２が同一の電圧バスラインＬｖｏに接続されるように表示メモリ２１における非表示メモリ領域のデータが設定される。
【００５７】
図４に示すように、非表示メモリ領域のデータによって値が決定される非表示データ信号Ｓ１，Ｓ２に対応する出力信号線Ｌｏ１とＬｏ２の間でリークＬＫが生じた場合には、図４おいて太線の点線で示す電流経路が形成される。しかし本実施形態では、上記のようなメモリ制御回路２４による初期化処理によって非表示メモリ領域に設定されるデータに基づき、非表示データ信号に対応する出力信号線Ｌｏ１，Ｌｏ２は同一の電圧バスラインＬｖｏに接続されるので、当該太線で示す電流経路には電流が流れず、全ての電圧バスラインは本来の階調電圧を伝達する。したがって、非表示メモリ領域に対応する出力信号線間でリークが発生しても、それによって液晶パネル６００における表示に不具合が生じることはない。
【００５８】
また、上記のような構成によれば、消費電力の低減も容易となる。以下、この点につき図６を参照しつつ説明する。図６は、上記のような構成により消費電力の低減を容易にする仕組みを説明するための模式図であって、図４と同様の表現形式を使用している。図６に示した例では、階調電圧選択回路３３は、単位選択回路３３１〜３３６の出力信号線Ｌｏ１〜Ｌｏ６のそれぞれを、階調電圧発生回路３６内の階調アンプ３６Ｖ０〜２６Ｖ４から出力される階調電圧Ｖ０〜Ｖ４をそれぞれ伝達する５本の電圧バスラインＬｖ０〜Ｌｖ４のいずれかに接続する。この点が図４に示した例と異なるが、この点以外については図４に示した構成と同様であるので、同一または対応する部分には同一の参照符号を付して説明を省略する。
【００５９】
本実施形態では、既述のように初期化処理において非表示メモリ領域のデータは全て同じ値（階調値）に設定されているので、非表示データ信号に対応する出力信号線は全て、当該同じ階調値に対応する電圧バスラインに接続され、同じ階調電圧を与えられる。したがって、非表示データ信号の生成のために動作させる必要のある階調アンプは１個のみとなる。すなわち図６に示したように、初期化処理において非表示メモリ領域の全てのデータが階調値Ｖ（１）に設定されている場合には、非表示データ信号Ｓ１，Ｓ２の生成には、階調電圧Ｖ１を出力する階調アンプ３６Ｖ１のみを動作させればよい。よって、本実施形態によれば、動作させる必要のない階調アンプが従来よりも増えるので、消費電力の低減が容易となる。
【００６０】
＜１.５  効果＞
以上のように本実施形態によれば、初期化処理において非表示メモリ領域のデータは全て同一の値（階調値）に設定されるので（図５参照）、階調電圧選択回路３３において、非表示データ信号に対応する出力信号線は全て同一の電圧バスラインに接続される。その結果、非表示メモリ領域（非表示データ信号）に対応する出力信号線間でリークが生じても、表示上の不具合が誘発されることはない（図４参照）。また、非表示データ信号の生成のために動作させる必要のある階調アンプは１個のみとなるので、消費電力の低減も容易となる（図６参照）。
【００６１】
＜２．第２の実施形態＞
次に、本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置について説明する。ただし、本実施形態の基本的構成は、上記第１の実施形態と同様であるので、同一または対応する部分には同一の参照符号を付して説明を省略する。
【００６２】
図７は、本実施形態において消費電力の低減を容易にするための仕組みを説明するための模式図であって、図６と同様の表現形式を使用している。本実施形態では、非表示メモリ領域のデータは、全て同じ値に設定されるだけでなく、表示動作中において出力されている表示データ信号のいずれかの値を決定する表示メモリ領域の階調値に等しくなるように設定される。このようにするために、全ての非表示データ信号の値が表示データ信号の値のいずれかと各時点において等しくなるように、いずれかの表示データ信号の値を決定するデータとして表示メモリ領域に格納されるべきデータを非表示メモリ領域にも格納する。例えば図７に示す例において、いま、６本の水平走査線ａ〜ｆ（図３参照）のうち水平走査線ｄに対応するデータ信号Ｓ１〜Ｓ６が出力されているものとすると、それらのデータ信号Ｓ１〜Ｓ６のうち表示データ信号Ｓ３〜Ｓ６の値を決定するデータを表示メモリ領域に書き込む際に（図３に示したメモリ領域における第ｄ行第３〜４列のブロックに画像データＤＡを書き込む際に）、同一水平走査線ｄに対応する非表示メモリ領域すなわち図３に示したメモリ領域における第ｄ行第１，２列のブロックに、例えば表示メモリ領域の第ｄ行第３列のブロックに書き込むべき値（階調値）を書き込む。
【００６３】
このようにすれば、各時点において、非表示データ信号の生成のために動作させる必要のある階調アンプは、表示データ信号の生成のために動作させる必要のある階調アンプのいずれかである。例えば図７に示した例において、前述のように非表示メモリ領域に、表示メモリ領域の第ｄ行第３列のブロックに書き込むべき値（階調値）が書き込まれる場合には、非表示データ信号Ｓ１，Ｓ２の生成のために動作させる必要の階調アンプは階調電圧Ｖ０を出力する階調アンプ３６Ｖ０のみであり、しかも、この階調アンプ３６Ｖ０は表示データ信号Ｓ３の生成にも使用される。したがって、非表示データ信号の生成のためにのみ動作させる必要のある階調アンプは存在しないことになる。すなわち、各時点において動作させる必要のある階調アンプの個数は、非表示メモリ領域が存在することによっては増加しないので、第１の実施形態よりも更なる消費電力の低減が可能となる。
【００６４】
＜２.１  非表示メモリ領域に対するデータ設定手段の構成例＞
以下、本実施形態において上記のように非表示メモリ領域のデータを設定するための手段である非表示データ設定手段の具体的な構成について説明する。ただし、説明の便宜上、各画素を構成するＲ副画素、Ｇ副画素、Ｂ副画素の値を１つの階調値で代表させるものとし、各階調値のデータは６ビットからなるものとする。また、表示すべき画像の水平走査線はａ〜ｆの６本で、データ信号は非表示データ信号Ｓ１，Ｓ２と表示データ信号Ｓ３〜Ｓ６とからなるものとする。
【００６５】
図８は、本実施形態において上記のように非表示メモリ領域のデータを設定するための表示メモリ２１の要部の構成例を示す回路図である。この例では、表示メモリ２１は、ＳＲＡＭで構成されており、マトリクス状に配置されたメモリセルＭｘｙ０〜Ｍｘｙ５と、ワード線Ｌｗｘと、ビット線Ｌｙ０〜Ｌｙ５と、各ビット線に対応して設けられたインバータ１１と、非表示メモリ領域の各ビット線に対応して設けられたスイッチＳＷ１０〜ＳＷ１５，ＳＷ２０〜ＳＷ１５とを備えている（ｘ＝ａ〜ｆ、ｙ＝１〜６）。
【００６６】
図８に示す構成において、メモリセルＭｘ２０〜Ｍｘ２５は、水平走査線ｘ上の画素の値に相当する電圧として出力されるべき非表示データ信号Ｓ２の値を決定する階調値を保持するためのメモリセルであり、メモリセルＭｘ３０〜Ｍｘ３５は、水平走査線ｘ上の画素の値に相当する電圧として出力されるべき表示データ信号Ｓ３の値を決定する階調値を保持するためのメモリセルである（ｘ＝ａ〜ｆ）。また、図８に示すように、ワード線Ｌｗｘは、メモリセルＭｘｙ０〜Ｍｘｙ５（ｘ＝ａ〜ｆ、ｙ＝１〜６）に接続されており、ビット線Ｌｙ０〜Ｌｙ５は、メモリセルＭｘｙ０〜Ｍｘｙ５にそれぞれ接続されているとともに、インバータ１１を介し反転ビット線として同じくＭｘｙ０〜Ｍｘｙ５にそれぞれ接続されている。さらに、非表示メモリ領域のビット線Ｌ２０〜Ｌ２５は、ＳＷ２０〜ＳＷ２５をそれぞれ介して、表示メモリ領域のビット線Ｌ３０〜Ｌ３５にそれぞれ接続されており、同様に、非表示メモリ領域のビット線Ｌ１０〜Ｌ１５は、ＳＷ１０〜ＳＷ１５をそれぞれ介して（不図示）、表示メモリ領域のビット線Ｌ３０〜Ｌ３５にそれぞれ接続されている。
【００６７】
第１のスイッチ群ＳＷ１０〜ＳＷ１５のオン／オフを制御する制御信号Ｃｓｗ１、および、第２のスイッチ群ＳＷ２０〜ＳＷ２５のオン／オフを制御する制御信号Ｃｓｗ２は、制御メモリ２６により、そこに格納された識別データに基づき生成され、表示メモリ２１に与えられる。これにより、制御メモリ２６内の識別データに基づき、非表示メモリ領域とすべきメモリ領域のビット線に対応して設けられたスイッチ群ＳＷｊ０〜ＳＷｊ５がオン状態とされ、表示メモリ領域とすべきメモリ領域のビット線に対応して設けられたスイッチ群ＳＷｋ０〜ＳＷｋ５がオフ状態とされる。以下では、第１および第２のスイッチ群ＳＷ１０〜ＳＷ１５，ＳＷ２０〜ＳＷ２５が共にオン状態とされていて、ビット線Ｌ１０〜Ｌ１５およびＬ２０〜Ｌ２５は共に非表示メモリ領域のビット線であるものとして説明を進める。しかしながら、制御メモリ２６の識別データを変更して、第１のスイッチ群ＳＷ１０〜ＳＷ１５をオン状態とし第２のスイッチ群ＳＷ２０〜ＳＷ２５をオフ状態とすることで、ビット線Ｌ１５〜Ｌ１０を非表示メモリ領域のビット線としＬ２５〜Ｌ２０を表示メモリ領域のビット線とすることも可能である。
【００６８】
次に、上記構成の表示メモリ２１における動作を説明する。ただし、図８に示されている部分についてのみ説明し、他の部分の動作は下記より明らかであるのでその説明を省略する。
【００６９】
図８に示すような構成の表示メモリ２１に画像データＤＡが書き込まれるときには、入力制御回路２０から表示メモリ２１に与えられるアドレスＡＤに応じてセレクト信号Ｓｗａ〜Ｓｗｆのいずれか１つがアクティブとなることにより、ワード線Ｌｗａ〜Ｌｗｆのいずれか１つが選択される。次に、表示メモリ２１に与えられる画像データＤＡに応じて表示メモリ領域のビット線Ｌ３５〜Ｌ３０にハイレベル（Ｈレベル）またはローレベル（Ｌレベル）のいずれかが与えられる。各メモリセルＭｘｙ０〜Ｍｘｙ５は双安定回路を含んでおり、選択されたワード線が接続されているメモリセルでは、その双安定回路がビット線および反転ビット線に電気的に接続され、一方、選択されていないワード線が接続されているメモリセルでは、その双安定回路がビット線および反転ビット線のいずれからも電気的に切り離される。したがって、選択されているワード線が接続されているメモリセルに、外部からの画像データＤＡに応じた値が書き込まれる。例えば、水平走査線ｂに対応するセレクト信号Ｓｗｂがアクティブのときには、ワード線Ｌｗｂが選択され、メモリセルＭｂ３０〜Ｍｂ３５にビット線Ｌ３０〜Ｌ３５およびその反転ビット線を介して画像データＤＡに応じた値が書き込まれる。非表示メモリ領域のビット線Ｌ２０〜Ｌ２５に設けられたスイッチ群ＳＷ２０〜ＳＷ２５はオン状態であるので、この書き込みの際に、非表示メモリ領域のメモリセルのうち同じ水平走査線ｂに対応するメモリセルＭｂ２０〜Ｍｂ２５にも同じ値が書き込まれる。すなわち、表示メモリ領域のメモリセルＭｂ３ｊに書き込まれる値と同じ値が、非表示メモリ領域のメモリセルＭｂ２ｊにも書き込まれる（ｊ＝０〜５）。
【００７０】
このような構成の表示メモリ２１からデータが読み出されてデジタル画像信号Ｄａとして表示制御回路２００から出力されるときには、メモリ制御回路２４から表示メモリ２１に与えられるアドレスＡＤｒに応じてセレクト信号Ｓｗａ〜Ｓｗｆのいずれか１つがアクティブとなることにより、ワード線Ｌｗａ〜Ｌｗｆのいずれか１つが選択される。次に、選択されたワード線が接続されているメモリセル内の双安定回路に保持されている２値データが、当該メモリセルに接続されたビット線および反転ビット線に読み出され、そのビット線に接続される列選択スイッチやセンス増幅器等（不図示）を経て表示メモリ２１から出力される。このようにして表示メモリ２１から出力されたデータは、画素単位（本実施形態では６ビット）のデジタル画像信号Ｄａとして表示制御回路２００から出力され、ソースドライバ３００に供給される。例えば、水平走査線ｂに対応するセレクト信号Ｓｗｂがアクティブのときには、ワード線Ｌｗｂが選択され、メモリセルＭｂ２０〜Ｍｂ２５，Ｍｂ３０〜Ｍｂ３５内の双安定回路のそれぞれに保持されている２値データがビット線Ｌ２０〜Ｌ２５，Ｌ３０〜Ｌ３５およびその反転ビット線に読み出され、６ビットずつ表示メモリ２１から出力される。ここで、既述の書き込み動作から明らかなように、非表示メモリ領域のメモリセルＭｂ２０〜Ｍｂ２５から読み出される６ビットデータは、同一のワード線に接続されている表示メモリ領域のメモリセルＭｂ３０〜Ｍｂ３５から読み出される６ビットデータと同一である。このようにして、制御メモリ２６内の識別データによって設定された非表示メモリ領域のメモリセルからは、同一のワード線に接続される（したがって同一の水平走査線に対応する）表示メモリ領域のメモリセルに保持されているデータと同一のデータ読み出される。これにより、ソースドライバ３００から出力される全ての非表示データ信号の値（階調電圧）は、ソースドライバ３００から同時点で出力される表示データ信号のいずれかの値（階調電圧）に等しくなる。
【００７１】
以上の説明からわかるように本実施形態において、表示メモリ２１における第１および第２のスイッチ群ＳＷ１０〜ＳＷ１５，ＳＷ２０〜ＳＷ２５と、それらのスイッチ群を介して非表示メモリ領域となり得る領域のビット線Ｌ１０〜Ｌ１５，Ｌ２０〜Ｌ２５を表示メモリ領域のビット線Ｌ３０〜Ｌ５０にそれぞれ接続する信号線とは、非表示データ設定手段を構成するための要素であり、表示制御回路２００内の制御メモリ２６によって生成される制御信号Ｃｓｗ１，Ｃｓｗ２が第１および第２のスイッチ群ＳＷ１０〜ＳＷ１５，ＳＷ２０〜ＳＷ２５をオン状態またはオフ状態とすることで非表示メモリ領域が決定される。そして、第１および第２のスイッチ群ＳＷ１０〜ＳＷ１５，ＳＷ２０〜ＳＷ２５のうちオン状態のスイッチ群によって非表示データ設定手段が実現され、これにより、非表示データ信号に対応する全ての出力信号線が、階調電圧選択回路３３において、表示データ信号のいずれかに対応する出力信号線の接続される１つの電圧バスラインに接続されように、表示メモリ２１における非表示メモリ領域のデータが設定される。
【００７２】
＜２.２  効果＞
上記のような本実施形態では、制御メモリ２６に予め設定された識別データに基づく制御信号Ｃｓｗ１，Ｃｓｗ２に応じて２つのスイッチ群ＳＷ１５〜１０，ＳＷ２５〜２０がオンまたはオフ状態となることで、ソースドライバ３００から出力されるデータ信号Ｓ１〜Ｓ６のうちデータ信号Ｓ１，Ｓ２の値を決定する階調値の格納されている表示メモリ２１の領域が非表示メモリ領域または表示メモリ領域に設定される。そして、表示メモリ領域にデータ（階調値）が書き込まれるときに、その書き込まれるデータのいずれかのデータと同一のデータが非表示メモリ領域にも書き込まれ（コピーされ）、そのように書き込まれたデータに基づきソースドライバ３００から非表示データ信号および表示データ信号が出力される。その結果、ソースドライバ３００から出力される全ての非表示データ信号の値（階調電圧）は、ソースドライバ３００から同時点で出力される表示データ信号のいずれかの値（階調電圧）に等しくなる。したがって、ソースドライバ３００における階調電圧発生回路３６の階調アンプのうち表示データ信号の生成に必要なもののみを動作させればよく、非表示データ信号の生成のためにのみ動作させる必要のある階調アンプは存在しない（図７参照）。よって、本実施形態によれば、第１の実施形態よりも更なる消費電力の低減が可能となる。また、第１の実施形態と同様、各時点において非表示データ信号に対応する出力信号線は同一の電圧バスラインに接続されるので、非表示メモリ領域（非表示データ信号）に対応する出力信号線間でリークが生じても、表示上の不具合が誘発されることはない（図４参照）。
【００７３】
＜３．変形例＞
上記第１および第２の実施形態によれば、階調電圧選択回路３３と出力回路３４とを接続する出力信号線間でのリークによる表示不具合の誘発を防止できるが、液晶パネル６００におけるソースバスライン間でのリークがソースドライバ３００内の階調電圧選択回路３３に影響して階調アンプのいずれかが正常動作できなくなる場合においても、そのようなソースバスライン間でのリークによる表示不具合の誘発を防止することができる。
【００７４】
表示メモリ２１は、消費電力の低減等の観点から、上記第１および第２の実施形態のようにＳＲＡＭで構成されるのが好ましいが、本発明はフレームバッファとしての表示メモリ２１がＳＲＡＭ以外のメモリで構成される場合にも適用可能である。
【００７５】
また、上記第１の実施形態では、非表示メモリ領域のデータに基づき動作する階調アンプ（以下「非表示動作階調アンプ」という）が１個のみとなるように、上記第２の実施形態では、更に、表示メモリ領域のデータに基づき動作する階調アンプ（以下「表示動作階調アンプ」という）のいずれかと非表示動作階調アンプとが同一になるように、非表示メモリ領域のデータを適切に設定する手段が設けられており（図５、図８）、これにより、非表示メモリ領域に対応する出力信号線間でのリークによる表示不具合の誘発が防止され、非表示メモリ領域の存在が消費電力低減の妨げとなるのが防止される。しかし、本発明は、このような表示メモリ２１における非表示メモリ領域に対するデータ設定手段を備えた構成に限定されるものではない。すなわち、非表示動作階調アンプが１個のみとなるように、非表示データ信号の値を決定するデータを階調電圧選択回路３３よりも前の段で設定する手段を備える構成であればよい。また、非表示動作階調アンプが１個のみとなり、かつ、非表示動作階調アンプが表示動作階調アンプのいずれかと同一になるように、非表示データ信号の値を決定するデータを階調電圧選択回路３３よりも前の段で設定する手段を備える構成であってもよい。
【００７６】
さらに、上記第２の実施形態では、非表示動作階調アンプが１個のみとなるように非表示メモリ領域のデータが設定されるが、これに代えて、非表示動作階調アンプが複数個存在し、それら複数の非表示動作階調アンプのいずれもが表示動作階調アンプのいずれかと同一になるように、非表示メモリ領域のデータを設定する構成としてもよい。このような構成によれば、上記表示不具合の誘発は必ずしも防止できないが、上記第２の実施形態と同様の消費電力の低減が可能となる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。
【図２】第１の実施形態におけるソースドライバの構成を示すブロック図である。
【図３】第１の実施形態における表示メモリのメモリ領域を説明するための模式図である。
【図４】第１の実施形態において表示不具合の誘発を防止するための仕組みを説明するための模式図である。
【図５】第１の実施形態におけるメモリ制御回路の動作を示すフローチャートである。
【図６】第１の実施形態において消費電力の低減を容易にするための仕組みを説明するための模式図である。
【図７】本発明の第２の実施形態において消費電力の低減を容易にするための仕組みを説明するための模式図である。
【図８】第２の実施形態において図７の仕組みを実現するための表示メモリの構成例を示す回路図である。
【図９】非表示メモリ領域を有するメモリを備えた液晶表示装置における当該メモリの領域を説明するための模式図である。
【図１０】非表示メモリ領域のデータと表示不具合の誘発との関係を説明するための模式図である。
【図１１】非表示メモリ領域を有するメモリを備えた液晶表示装置における表示不具合の誘発を説明するための模式図である。
【図１２】非表示メモリ領域を有するメモリを備えた液晶表示装置において当該非表示メモリ領域の存在が消費電力の低減の妨げとなることを説明するための模式図である。
【符号の説明】
【００７８】
１０      …（階調電圧選択回路の前段に相当する）機能ブロック
２１      …表示メモリ
２４      …メモリ制御回路
２６      …制御メモリ
３２      …サンプリング・ラッチ回路
３３      …階調電圧選択回路
３３ｊ    …単位選択回路（ｊ＝１，２，…）
３４      …出力回路
３６      …階調電圧発生回路
３６Ｖｋ  …階調アンプ（ｋ＝０〜４，ｎ，ｏ，ｍ）
２００    …表示制御回路
３００    …ソースドライバ（映像信号線駆動回路）
４００    …ゲートドライバ（操作信号線駆動回路）
６００    …液晶パネル
Ｄａ      …デジタル画像信号
ＤＡ      …画像データ
ＬＶｋ    …電圧バスライン（ｋ＝０〜４，ｎ，ｏ，ｍ）
Ｖｋ      …階調電圧（ｋ＝０〜４，ｎ，ｏ，ｍ）
ＬＫ      …リーク
Ｌｏｊ    …出力信号線（ｊ＝１，２，…）
Ｓｄｊ    …画像信号（ｊ＝１，２，…）
Ｓｊ      …データ信号（ｊ＝１，２，…）
Ｌ２０〜Ｌ２５      …（非表示メモリ領域の）ビット線
Ｌ３０〜Ｌ３５      …（表示メモリ領域の）ビット線
Ｌｗａ〜Ｌｗｆ      …ワード線
Ｍａ２０〜Ｍｆ２５  …（非表示メモリ領域の）メモリセル
Ｍａ３０〜Ｍｆ３５  …（表示メモリ領域の）メモリセル
ＳＷ１０〜ＳＷ１５  …第１のスイッチ群
ＳＷ２０〜ＳＷ２５  …第２のスイッチ群
Ｃｓｗ１，Ｃｓｗ２  …制御信号
【図１】
2005338327.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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