(57)【要約】【課題】  容量性負荷を駆動する回路の電力損失を低減する。【解決手段】  高圧電源端子７１と高圧出力端子Ｑ１との間に、プルアップスイッチ８５の並列ダイオード８６と逆方向の並列ダイオード９７を持つ逆流制限スイッチ９６を設ける。【効果】  連続ハイの絵柄で不必要な刻みが出力されず、電力回収を効果的に行うことができるので、例えば電力損失を低減するのに適した容量性負荷用の駆動回路，ドライバＩＣ、並びに容量性負荷となる表示パネル装置を実現できる。【選択図】図１
2005037968.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサ及びコイルを備える電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、該出力端子に容量性負荷が接続される駆動回路において、
該第１のスイッチ手段と該第１の電源端子間、或いは、該第１のスイッチ手段と該出力端子間に、該第１の並列ダイオードと逆方向の第２の並列ダイオードを持つ第２のスイッチ手段を接続したことを特徴とする駆動回路。
【請求項２】
コンデンサ及びコイルを備える電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、該出力端子に容量性負荷が接続される駆動回路において、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする駆動回路。
【請求項３】
コンデンサ及びコイルを備える電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、該出力端子に容量性負荷が接続される駆動回路において、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けたことを特徴とする駆動回路。
【請求項４】
該出力端子にアノードが接続された該ダイオードのカソードを該第２の電源端子に接続したことを特徴とする請求項２記載の駆動回路。
【請求項５】
該第１のスイッチ手段を、該第１の電源端子に印加される最大電圧より大きいソース・ドレイン間耐圧を持ち、かつ、該第１の電源端子に印加される最大電圧より大きいゲート・ソース間耐圧を持つnMOSFET としたことを特徴とする請求項２記載の駆動回路。
【請求項６】
コンデンサ及びコイルを備える電力回収回路と、高圧電源と、表示部の容量性負荷を駆動する集積回路と、を備え、該集積回路は、該電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段を備え、該出力端子に表示部の容量性負荷が接続され、該第１のスイッチ手段と該第１の電源端子間、或いは、該第１のスイッチ手段と該出力端子間に、該第１の並列ダイオードと逆方向の第２の並列ダイオードを持つ第２のスイッチ手段を接続されたことを特徴とする表示装置。
【請求項７】
コンデンサ及びコイルを備える電力回収回路と、高圧電源と、表示部の容量性負荷を駆動する集積回路を備え、
該集積回路は該回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段を備え、該出力端子に表示部の容量性負荷が接続され、該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けた駆動回路を備え、該第１の電源端子は該回収回路に接続され、該第２の電源端子は該高圧電源に接続されたことを特徴とする表示装置。
【請求項８】
コンデンサ及びコイルを備える電力回収回路と、高圧電源と、表示部の容量性負荷を駆動する駆動回路を備え、
該駆動回路は該回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段を備え、該出力端子に表示部の容量性負荷が接続され、該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けた該駆動回路ＩＣを備え、該第１の電源端子は該回収回路に接続され、該第３の電源端子は該高圧電源に接続されたことを特徴とする表示装置。
【請求項９】
該出力端子にアノードが接続された該ダイオードのカソードを該第２の電源端子に接続した該駆動回路を備え、該第１の電源端子は該回収回路に接続され、該第２の電源端子は該高圧電源に接続されたことを特徴とする請求項７記載の表示装置。
【請求項１０】
該第１のスイッチ手段を該第１の電源端子に印加される最大電圧より大きいソース・ドレイン間耐圧を持ち、かつ、該第１の電源端子に印加される最大電圧より大きいゲート・ソース間耐圧を持つnMOSFET とした該駆動回路を備え、該第１の電源端子は該回収回路に接続され、該第２の電源端子は該高圧電源に接続されたことを特徴とする請求項７記載の表示装置。
【請求項１１】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段と該第１の電源端子間、或いは、該第１のスイッチ手段と該出力端子間に、該第１の並列ダイオードと逆方向の第２の並列ダイオードを持つ第２のスイッチ手段を接続したことを特徴とする集積回路。
【請求項１２】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする集積回路。
【請求項１３】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段と該第１の電源端子間、或いは、該第１のスイッチ手段と該出力端子間に、該第１の並列ダイオードと逆方向の第２の並列ダイオードを持つ第２のスイッチ手段を接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする集積回路。
【請求項１４】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けたことを特徴とする集積回路。
【請求項１５】
容量性負荷を駆動する回路において、
該第１のスイッチ手段を、該第１の電源端子に印加される最大電圧より大きいソース・ドレイン間耐圧を持ち、かつ、該第１の電源端子に印加される最大電圧より大きいゲート・ソース間耐圧を持つnMOSFET としたことを特徴とする請求項１１または請求項１２または請求項１３記載の集積回路。
【請求項１６】
容量性負荷を駆動する回路において、
一番低い電位に接続される第４の電源端子と出力端子の間に第３のスイッチ手段が接続され、該出力端子に出力される信号のレベルを決めるるデータ信号とは無関係に、電力回収期間の所定の期間だけ該第３のスイッチ手段を強制的にオフ状態とする論理手段を有することを特徴とする集積回路。
【請求項１７】
該電力回収期間の該所定の期間だけ、該論理手段を働かせる制御信号が入力される第１の制御端子を有することを特徴とする請求項１６記載の集積回路。
【請求項１８】
請求項１６または請求項１７記載の集積回路を用いたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマディスプレイパネル等の容量性負荷を駆動する駆動回路及び集積回路（以下ドライバＩＣと称す）並びにそれを用いた表示装置に関する。
【背景技術】
【０００２】
従来技術について、以下、プラズマディスプレイパネル（以下ＰＤＰと称す）の構造の一例を用いて説明する。
【０００３】
図２にＰＤＰと各電極の概観図を示す。３０はＰＤＰ、３１はスキャン駆動回路、Ｙ１…Ｙｍはスキャン電極、３２はサスティン駆動回路、Ｘ１…Ｘｍはサスティン電極、３３はアドレス駆動回路、Ｒ１，Ｇ１，Ｂ１…Ｒｎ，Ｇｎ，Ｂｎはアドレス電極、３４は単位セルである。Ｒ，Ｇ，Ｂの３単位セルで１画素を構成する。例えば、１０２４×７６８の画素数（セル数）を持つＰＤＰでは、スキャン電極，サスティン電極はそれぞれ７６８本であり、アドレス電極は３０７２本である。マトリクス状に配置された単位セル３４に接続された複数の電極（スキャン電極Ｙ，サスティン電極Ｘ，アドレス電極Ｒ，Ｇ，Ｂ）の各電極を駆動信号により発光制御し、画像を表示するものである。
【０００４】
アドレス駆動回路３３に接続されたアドレス電極（Ｒ１，Ｇ１，Ｂ１…Ｒｎ，Ｇｎ，
Ｂｎ）とスキャン駆動回路３１に接続されたスキャン電極（Ｙ１…Ｙｍ）によって点灯させる単位セル３４を選択し、その後にスキャン駆動回路３１，サスティン駆動回路３２の駆動により、両駆動回路３１，３２に接続された電極（Ｙ１…Ｙｍ）（Ｘ…Ｘｍ）間で表示放電させるものである。
【０００５】
図３に単位セル３４の略断面図を示す。
【０００６】
５０は前面ガラス基板、５１は誘電体層、５２は保護膜、５３，５４，５５は蛍光体、５６はスキャン電極、５７はサスティン電極、５８はアドレス電極、５９，６０は５８に隣接するアドレス電極である。
【０００７】
アドレス電極５８をアドレス駆動回路で駆動する時の主な負荷は、アドレス電極−アドレス電極間の容量Ｃａ−ａ（＝Ｃａ- ＋Ｃａ+ ）と、アドレス電極−スキャン電極，サスティン電極間の容量Ｃａ−ｘｙである。
【０００８】
実際の放電における電力損失は微少であり、アドレス電極での電力損失の殆どが、これら（Ｃａ−ａ，Ｃａ−ｘｙ）の充放電によるものである。この電力損失が大きく、ＰＤＰの消費電力，ドライバＩＣの許容損失の両面から削減が求められていることは周知である。
【０００９】
そこで、特開平8−160901 号公報記載の如く、電荷回収用のコンデンサとコイルを接続し、電荷回収をする方法が提案されている。
【００１０】
図４に、従来より用いられているドライバＩＣを用いた駆動回路の構成例を示し、図５にその動作波形例を示す。
【００１１】
６５は高圧電源、Ｃｒｅｆは回収用コンデンサ、Ｌは回収用コイル、６６は低圧電源、６７はｎ出力のドライバＩＣ、６８は低圧入力端子、６９は低圧電源端子、７０は低圧
ＧＮＤ端子、７１は高圧電源端子、７２は高圧ＧＮＤ端子、７３は低圧部、７４は高圧論理部、７５は高圧出力段、Ｑ１…Ｑｎは高圧出力端子、Ｃｐ１…Ｃｐｎはパネル容量である。Ｃｒｅｆは、Ｃｐ１＋Ｃｐ２＋…＋Ｃｐｎよりも極めて大きな容量である。図５の
ＶＩＣで示した動作波形は高圧電源端子７１の電位、Ｖｏｕｔで示した動作波形は高圧出力端子Ｑ１…Ｑｎの電位を示すものである。ここで、低圧電源とは、ＬＳＩの論理系に通常用いられる電圧値を持つ電源を指し、例えば３Ｖ〜５Ｖである。高圧電源とは、低圧電源に対して大きい電圧値を持つ負荷を駆動するための電源を指し、ＰＤＰでは例えば４０Ｖ〜７０Ｖである。この高圧，低圧の定義を用い、以下、説明する。
【００１２】
ドライバＩＣの構成は、低圧系については簡略に示してある。
【００１３】
まず、ドライバＩＣの動作について簡単に説明する。低圧入力端子６８より入力された信号は、低圧部７３によりシリアル−パラレル変換などを行い、高圧論理部７４に入力される。高圧論理部７４によりレベルシフト等を施され、高圧出力段７５を駆動する信号を形成する。高圧出力段７５より、高圧出力端子Ｑ１…Ｑｎを介し、パネル容量Ｃｐ１…
Ｃｐｎの充放電を行う。
【００１４】
次に回収動作について図４，図５を用いて簡単に説明する。
【００１５】
図５のｔ１の期間、ＳＷ１はオフ、ＳＷ２はオン、高圧出力段のプルアップスイッチはオンになる。この時、高圧電源６５の約半分の電位を持ったＣｒｅｆから、ＳＷ２，Ｌを介し、高圧電源端子７１に電荷が流れ込む。初期状態がＧＮＤレベルの高圧電源端子７１の電位は、ＬＣ共振により理想的には高圧電源レベルまで上昇する。高圧電源端子７１からオンしている高圧出力段７５のプルアップスイッチ、高圧出力端子Ｑ１…Ｑｎを経て、パネル容量Ｃｐ１…Ｃｐｎに電荷が流れ込む。
【００１６】
ｔ２の期間には、ＳＷ１がオン，ＳＷ２がオフと変化し、ｔ１の期間にパネル容量Ｃp1…Ｃｐｎの電位が、高圧電源レベルまで到達しない分を充電する。
【００１７】
ｔ３の期間には、ＳＷ１がオフ，ＳＷ２がオンと変化する。この時、パネル容量Ｃｐ１…Ｃｐｎの電荷が、高圧出力端子Ｑ１…Ｑｎ，高圧出力段７５のプルアップスイッチの並列ダイオード，高圧電源端子７１,Ｌ,ＳＷ２を介し、Ｃｒｅｆに流れ込む。その結果、理想的にはＬＣ共振により、高圧出力端子Ｑ１…Ｑｎ，高圧電源端子７１の電位はＧＮＤレベルまで下がる。
【００１８】
ｔ４の期間には、ＳＷ２がオフ，高圧出力段７５のプルアップスイッチがオフと変化し、かつ、高圧出力段７５のプルダウンスイッチをオンとし、ｔ３の期間にパネル容量Cp1…Ｃｐｎの電位が、ＧＮＤレベルまで到達しない分を放電する。
【００１９】
以上説明したように、パネル容量Ｃｐ１…Ｃｐｎの充放電電荷は、理想的には全てCrefとのやりとりでまかなわれ、高圧電源６５からの電荷の流出はなくなり、損失が低減する。また、ＬＣの共振を用いることによる損失の低減もある。
【００２０】
【特許文献１】特開平８−１６０９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、上記従来例では、連続ハイの信号に対しても１パルス毎に刻みが入ってしまう。すなわち、連続ハイの分だけ充放電を余計に行うことで、損失が増加してしまう。
【００２２】
また、高圧出力段７５と共に高圧電源端子７１につながっている高圧論理部７４の電源電圧を振動させていることで、高圧論理部７４を構成する素子の並列容量をも負荷としている。この並列容量は数ｐＦのオーダーで共振条件，共振周期等の点から無視できない値であり、損失低減に不利である。
【００２３】
また、高圧論理部７４の電源電圧を振ることで、構成素子のＶｔｈ等から、高圧論理の確定が遅れ、高圧出力段７５の動作に遅れが生じ、損失低減に不利である。
【００２４】
また、パネル容量Ｃｐ１…Ｃｐｎから逆流してくる電荷に対して、ドライバＩＣ６７の破壊を防ぐ手段が講じられていない。すなわち、パネル容量Ｃｐ１…Ｃｐｎから逆流してくる電荷が、高圧出力段７５のプルアップスイッチの並列ダイオードを介して逃げる経路がない期間があり、高圧出力端子Ｑ１…Ｑｎの電位が異常に上昇することでドライバＩＣが破壊される可能性があり、損失低減とＩＣ破壊耐量との両立がなされていない。
【００２５】
また、理想的にはＬＣの共振であるが、実際は、高圧出力段７５のプルアップスイッチのオン抵抗を介したＬＣＲの共振であり、このオン抵抗が高く、条件によっては共振条件に入らなく、損失低減効果が少なくなることに配慮されていない。
【００２６】
本発明の目的は、容量性負荷の充放電に対し、損失を低減できる駆動回路及びドライバＩＣ、並びにそれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【００２７】
目的を達成するための第１の手段として、パネル容量から高圧出力段のプルアップスイッチの並列ダイオードを介して、高圧電源端子７１に流れる経路に逆流電流制限手段を設ける。
【００２８】
目的を達成するための第２の手段として、高圧論理部電源端子と高圧出力段電源端子を、夫々独立に設ける。
【００２９】
目的を達成するための第３の手段として、高圧論理部電源端子と高圧出力段電源端子を、夫々独立に設け、高圧出力端子と高圧論理部電源端子間に逆流電流導通手段を設ける。
【００３０】
目的を達成するための第４の手段として、共振開始時のオン抵抗低減手段を設ける。
【発明の効果】
【００３１】
以上説明したように本発明によれば、電力損失を低減するのに適した容量性負荷用の駆動回路及びドライバＩＣ、並びに容量性負荷となる表示パネルを備える表示装置を実現することができる。
【００３２】
具体的には、電力の回収効率を向上できる。また、高精細ディスプレイにも対応可能な高速の電力回収回路が得られる。更に、電力回収制御信号のパルス幅をパネル容量に合せて調整することにより、あらゆる種類のパネルに対して最適な電力回動作を実現できる。その結果、比較的容易に高い回収効率が得られる。
【発明を実施するための最良の形態】
【００３３】
第１の実施例について図１，図６，図７，図８を用い説明する。
【００３４】
まず、実施例との対比のために、図４における従来の高圧出力段７５の内部構成について、図６を用い説明する。
【００３５】
図６（ａ）において、８０は高圧電源端子７１につながる端子、８１は高圧ＧＮＤ端子７２につながる端子、８２，８３は高圧論理部７４につながる端子、８４は高圧出力端子につながる端子、８５は端子８０と端子８４間に位置するプルアップスイッチ、８６は端子８４側にアノードが接続された、プルアップスイッチ８５の並列ダイオード、８７は端子８１と端子８４間に位置するプルダウンスイッチ、８８は端子８１側にアノードが接続された、プルダウンスイッチ８７の並列ダイオードである。端子８２の信号を制御信号としてプルアップスイッチ８５はオン／オフする。端子８３とプルダウンスイッチ８７の関係も同様である。並列ダイオード８６，８８はスイッチ８５，８７の保護ダイオードである。
【００３６】
ここで、端子８０から端子８４への電流経路はプルアップスイッチ８５のオン／オフにより導通／非導通を選択できるが、端子８４から端子８０への電流経路は並列ダイオード８６により常に導通状態である。
【００３７】
図６（ｂ）に具体例を示す。図６（ａ）のプルアップスイッチ８５を高ゲート耐圧高圧pMOSFET８９，プルダウンスイッチ８７を高圧nMOSFET９０に置き換えたものである。通常、これらのMOSFETには固有の並列ダイオードが伴うので、並列ダイオード８６，８７は
MOSFET８９，９０の回路記号に含まれているが、説明の都合上、図示する。
【００３８】
次に、図１を用い第１の実施例の構成について説明する。
【００３９】
図１は、本実施例の特徴となる高圧出力段７５の内部回路構成と、その周辺回路の構成を示す第１の実施例である。説明の簡単化のためにドライバＩＣ６７の高圧出力をＱ１の１出力にしてある。ドライバＩＣ６７の高圧電源端子７１が、スイッチ手段ＳＷ１（例えば半導体スイッチング素子）を介して高圧電源６５の高電位側に接続される。ドライバ
ＩＣ６７の高圧ＧＮＤ端子７２が、高圧電源６５のＧＮＤ電位側に接続される。また、高圧電源端子７１は、直列接続された電力回収用コイルＬ及びスイッチ手段ＳＷ２を介して、電力回収用コンデンサＣｒｅｆの一端に接続される。さらに、高圧ＧＮＤ端子７２は、回収用コンデンサＣｒｅｆの他端に接続される。ドライバＩＣ６７内において、高圧電源端子７１と高圧ＧＮＤ端子電源７２の間には、スイッチ手段８５，９６，８７によってパネル容量Ｃｐ１を駆動する高圧出力段７５が接続される。すなわち、高圧出力段の端子
８０及び８１が、それぞれ高圧電源端子７１及び高圧ＧＮＤ端子７２に接続される。高圧出力段７５の出力端子８４がドライバＩＣの高圧出力端子Ｑ１に接続される。高圧出力端子Ｑ１にはパネル容量Ｃｐ１が接続され、高圧出力端子Ｑ１に印加される電圧によってパネル容量Ｃｐ１が充放電される。高圧出力段７５は、高圧電源端子７１と高圧ＧＮＤ端子電源７２の間に接続される高圧論理部７４によって制御される。すなわち、高圧論理部
７４において、高圧出力段７５のスイッチ手段８５，９６，８７を駆動する信号を出力する複数の出力が、それぞれ高圧出力段７５の入力端子８２，９５，８３に接続される。ドライバＩＣ６７内において、高圧論理部７４の入力は、信号処理を行う低圧部７３の出力に接続される。ここでは、簡単のために低圧入力端子は１つのみ示したが、実際には複数端子が存在する。例えば、データ入力，データ出力，クロック，ラッチ制御用端子の他、本発明の特徴の一つとなる電力回収制御用端子が存在する。
【００４０】
低圧部７３の入力はドライバＩＣの低圧入力端子６８に接続される。低圧入力端子６８に外部から入力された信号は、低圧部７３に入力され、低圧部７３によりシリアル−パラレル変換などの信号処理を施され低圧部７３から出力される。出力された信号は、高圧論理部７４に入力され、高圧論理部７４においてレベルシフト等の信号処理を施されて高圧出力段７５の駆動信号として出力される。低圧部７３の電源は、高圧電源６５よりも電圧が低い低圧電源６６である。低圧電源６６の高電位側及びＧＮＤ側は、それぞれドライバＩＣ６７の低圧電源端子６９及び低圧ＧＮＤ端子７０に接続される。低圧部７３は、低圧電源端子６９と低圧ＧＮＤ端子７０との間に接続されることにより、低圧電源６６から電圧を印加される。なお、Ｃｒｅｆは、Ｃｐ１の充放電電荷の移動によってもほぼ一定の電位を保つ、大きな容量である。
【００４１】
高圧出力段７５の構成について説明する。これは、前述した図６（ａ）において、逆流制限スイッチとなるスイッチ手段９６，逆流制限スイッチ手段９６の並列ダイオード９７，逆流制限スイッチ９６を制御する端子９５を新たに付加したものである。すなわち、プルアップスイッチ手段８５とプルダウンスイッチ手段８８の間に、これらのスイッチ手段と直列に逆流制限スイッチ手段９６が接続される。具体的には、プルアップスイッチ手段８５の一端が高圧出力段７５の端子８０に接続される。プルアップスイッチ手段８５の他端は逆流制限スイッチ手段９６の一端に接続される。逆流制限スイッチ手段９６の他端はプルダウンスイッチ手段８７の一端に接続される。プルダウンスイッチ手段８７の他端は、高圧出力段７５の端子８１に接続される。各スイッチ手段には、それぞれダイオードが並列に接続される。プルアップスイッチ手段８５に接続されるダイオード８６及びプルダウンスイッチ手段８７に接続されるダイオード８８の向きは、各スイッチ手段の他端から一端に向かって電流が流れる向きである。これに対し、逆流制限スイッチ手段９６に接続されるダイオード９７の向きは、他のダイオードと逆向き、すなわちスイッチ手段の一端から他端に向かって電流が流れる向きである。以下に説明するように、この逆流制限スイッチ９６により端子８４から端子８０への電流経路の導通／非導通を制御することができる。
【００４２】
図７に本実施例の動作波形例を示す。図中、ＶＩＣは高圧電源端子７１、Ｖｏｕｔは高圧出力端子Ｑ１夫々の電位を示す。
【００４３】
図１，図７を用い動作について説明する。
【００４４】
ｔ１の期間には、ＳＷ１はオフ、ＳＷ２はオン、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。初期状態がＧＮＤレベルであったＶｏｕｔはＬとＣｐ１（＋ドライバＩＣ等の寄生容量）とのＬＣ共振により、Ｃｒｅｆに貯えられた電荷がＳＷ２，Ｌ，高圧電源端子７１，端子８０，ＳＷ８５，ＳＷ９６の並列ダイオード９７，端子８４，高圧出力端子Ｑ１を経て、Ｃｐ１に流れ込むことで理想的には高圧電源レベルまで上昇する。ＶＩＣも同様に理想的には高圧電源レベルまで上昇する。
【００４５】
ｔ２の期間には、ＳＷ１はオン、ＳＷ２はオフ、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。ｔ１の期間にＶｏｕｔ，ＶＩＣが高圧電源レベルまで到達しない分を高圧電源６５からＳＷ１を介し充電する。
【００４６】
ｔ３の期間には、ＳＷ１はオフ、ＳＷ２はオン、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。従来の高圧出力段７５構成（図６(ａ)）では、ここでＶｏｕｔは破線１００で示したようにＬＣ共振により、Ｃｐ１に貯えられた電荷が高圧出力端子Ｑ１，並列ダイオード８６，端子８０，高圧電源端子７１，Ｌ，ＳＷ２を経て、Ｃｒｅｆに流れ込むことで理想的にはＧＮＤレベルまで下降する。ＶＩＣも同様に理想的にはＧＮＤレベルまで下降する。しかし、本実施例では、逆流制限スイッチ９６がオフし、しかも並列ダイオードの向きが逆であることから、端子８４から端子８０への電流経路を非道通にしＶＩＣの下降を抑えることができる。ＶＩＣはＧＮＤレベル付近まで下降する。
【００４７】
ｔ４の期間には、ＳＷ１はオフ、ＳＷ２はオフ、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。Ｖｏｕｔは高圧電源レベルを保つ。従来の高圧出力段７５構成
（図６（ａ））では、ここでＶｏｕｔは破線１００で示したようにｔ３の期間にＶｏｕｔがＧＮＤレベルまで到達しない分をＳＷ８７を用いて放電する。
【００４８】
ｔ５の期間には、ＳＷ１はオフ、ＳＷ２はオン、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。Ｖｏｕｔは高圧電源レベルを保つ。従来の高圧出力段７５構成
（図６（ａ））では、ここでＶｏｕｔは破線１００で示したように高圧電源レベル付近まで上昇する。
【００４９】
ｔ６の期間には、ＳＷ１はオン、ＳＷ２はオフ、ＳＷ８５はオン、ＳＷ９６はオフ、
ＳＷ８７はオフである。Ｖｏｕｔは高圧電源レベルを保つ。従来の高圧出力段７５構成
（図６（ａ））では、ここでＶｏｕｔはｔ５の期間に高圧電源レベルまで到達しない分を充電する。
【００５０】
ｔ７の期間には、ＳＷ１はオフ、ＳＷ２はオン、ＳＷ８５はオフ、ＳＷ９６はオン、
ＳＷ８７はオフである。ＶｏｕｔはＬＣ共振により、Ｃｐ１に貯えられた電荷が高圧出力端子Ｑ１，ＳＷ９６，ＳＷ８５の並列ダイオード８６，端子８０，高圧電源端子７１，Ｌ，ＳＷ２を経て、Ｃｒｅｆに流れ込むことで理想的にはＧＮＤレベルまで下降する。VICも同様に理想的にはＧＮＤレベルまで下降する。
【００５１】
ｔ８の期間には、ＳＷ１はオフ、ＳＷ２はオフ、ＳＷ８５はオフ、ＳＷ９６はオン、
ＳＷ８７はオンである。ｔ７の期間にＶｏｕｔがＧＮＤレベルまで到達しない分をＳＷ87を用いて放電する。
【００５２】
図８に図１のスイッチ８５，９６，８７を高圧MOSFETに置き換えた一例を示す。８９は高ゲート耐圧高圧pMOSFET であり、端子８０にソース，端子８２にゲート，高ゲート耐圧高圧nMOSFET９８のソースにドレインが接続されている。高ゲート耐圧高圧nMOSFET９８は、端子８４と高圧nMOSFET ９０のドレインにドレインが接続され、端子９５にゲートが接続されている。高圧nMOSFET９０ は、端子８１にソース，端子８３にゲートが接続されている。高ゲート耐圧MOSFETとは、ゲート酸化膜を厚くしゲート耐圧を高くすることでゲート・ソース間にソース・ドレイン間と同等の高電圧を印加できるMOSFETである。ＳＷ９６に高ゲート耐圧MOSFETを用いたことにより、端子９５のゲート信号は高圧論理部７４で簡単に生成することができ、構成が簡単になる。
【００５３】
並列ダイオード８６，９７，８８は、前述したように各々MOSFET８９，９８，９０の内部に固有に存在する寄生ダイオードである。尚、図８においてスイッチ８６を高ゲート耐圧高圧ｎMOSFETの場合について説明したが、これを高ゲート耐圧高圧ｐMOSFETで実施することも可能である。
【００５４】
以上示した第１の実施例により、連続ハイのパルスを出力する際に、高圧出力に刻みが入らず電力損失の増大を抑えることができ、且つ、電力損失を低減するドライバＩＣを提供することができる。
【００５５】
構成MOSFETの種類は本実施例に制限されることなく、並列ダイオードの向きに留意すれば、他のスイッチ素子でも同様の効果が得られる。
【００５６】
第２の実施例について図９，図１２を用い説明する。
【００５７】
図９は、本発明の第２の実施例を示す図であり、回収用電源端子１０５を設けたことが特徴である。尚、図１で示した低圧系を省略し、説明に必要な寄生容量１０６，１０７を図示した。説明の簡単化のためにドライバＩＣ６７の高圧出力をＱ１の１出力にしてある。図１と重複する点は説明を省略する。
【００５８】
高圧出力段７５を構成する素子の寄生容量１０６，高圧論理部７４を構成する素子の寄生容量１０７が存在する。これらは夫々数ｐＦ程度あり、全体でみると数百ｐＦ以上になる可能性もある。高圧電源端子７１の電圧を振動させる電力回収方式では、これらの寄生容量１０６，１０７も負荷となり、電力回収なしに比べ負荷容量が増える。そこで、本実施例では高圧出力段７５と高圧論理部７４の電源端子を夫々設け、高圧電源６５に直に接続された高圧電源端子７１を高圧論理部７４に接続し、Ｌに接続された回収用電源端子
１０５を出力段７５に接続し、電力回収時の負荷容量を従来のものより高圧論理部７４を構成する素子の寄生容量１０７分減らす。
【００５９】
図１２に高圧論理部７４の構成例を示す。説明の簡単化のため高圧出力段７５のプルアップスイッチ８５に対する端子８２に入力する制御信号を発生する部分のみ示す。
【００６０】
１２０は高圧電源端子７１につながる端子、１２１は高圧ＧＮＤ端子７２につながる端子、１２２は低圧部よりの信号が入力される低圧入力端子、１２３は高圧出力段７５のプルアップスイッチ８５及び逆流制限スイッチ９６に対する端子８２及び端子９５へ制御信号を出力する高圧出力端子、１２４,１２５は高ゲート耐圧高圧pMOSFET 、１２６,１２７は高圧nMOSFET 、１２８はインバータである。
【００６１】
高圧出力端子１２３にローの電圧を出力する時には、低圧入力端子１２２にローの電圧を入力する。この時、高圧nMOSFET １２６はオフし、インバータ１２８によりハイの電圧がゲートに印加される高圧nMOSFET １２７はオンする。結果、高ゲート耐圧高圧pMOSFET １２４はオンし、高ゲート耐圧高圧pMOSFET １２５はオフすることで高圧出力端子１２３にローの電圧が出力される。
【００６２】
高圧出力端子１２３にハイの電圧を出力する時には、低圧入力端子１２２にハイの電圧を入力する。この時、高圧nMOSFET １２６はオンし、インバータ１２８によりローの電圧がゲートに印加される高圧nMOSFET １２７はオフする。結果、高ゲート耐圧高圧pMOSFET１２４はオフし、高ゲート耐圧高圧pMOSFET１２５はオンすることで高圧出力端子１２３にハイの電圧が出力される。
【００６３】
高圧出力段７５と高圧論理部７４の電源端子を共通化している場合には、電源端子電圧がＧＮＤレベル付近まで下がりＧＮＤレベルから上昇する時に、端子１２０の電圧もGNDレベル付近まで一旦下がり上昇する。この電圧が高ゲート耐圧高圧pMOSFET１２４,１２５のＶｔｈ（例えば約５〜１５［Ｖ］）に達するまで、高圧出力端子１２３の電位は不確定である。高圧出力段７５と高圧論理部７４の電源端子を独立に設けた場合、端子１２０の電圧は高圧電源レベル一定であり、上記の問題は発生しない。
【００６４】
以上示した第２の実施例により、電力回収時の負荷が減ることで損失低減効果を高めるドライバＩＣを提供することができる。
【００６５】
また、高圧論理部７４の電位が安定していることから、高圧論理部７４出力である高圧出力段７５を制御する信号も安定し、出力段MOSFETの動作を早めることができ、効率的に共振を起こすことができる。すなわち、損失低減効果を高めるドライバＩＣを提供することができる。
【００６６】
高圧出力段７５の内部回路構成は、図９に示したものに限らず、例えば図８の構成でも同様の効果を得ることができる。
【００６７】
第３の実施例について図５，図１０を用い説明する。
【００６８】
図１０は、本発明の第３の実施例を示す図であり、回収用電源端子１０５を設けたことが特徴である。図１で示した低圧系，高圧論理部７４を省略し、本発明の説明に必要な逆流電流保護ダイオード１１１，１１２を図示した。ダイオード１１１のアノードはＱ１、カソードは端子７１に接続される。ダイオード１１２のアノードは端子１１０、カソードはＱ１に接続される。説明の簡単化のためにドライバＩＣ６７の高圧出力をＱ１の１出力にしてある。図１と重複する点は説明を省略する。
【００６９】
容量を負荷として駆動するドライバＩＣにおいて、予期せぬ時に負荷容量から逆流してくる電流（以下異常放電と称す）に対する耐量は重要である。
【００７０】
従来のＩＣを用いた電力回収方式では、図５のｔ４で示したＳＷ１，ＳＷ２が共にオフの期間、または、図５のｔ１，ｔ３で示したＳＷ１がオフでＳＷ２がオンの期間に、Cp1からの異常放電によりドライバＩＣに流れ込んでくる電荷を逃がす経路が絶えたり、ハイインピーダンスになる。この時に、異常放電が起きた場合、高圧出力端子Ｑ１の電位が異常に上昇しドライバＩＣ７５の破壊に至る。そこで、本発明では、逆流電流保護ダイオード１１１，１１２を設け、高圧出力段７５と異常放電用の電源端子を夫々設ける。高圧電源６５に直に接続された高圧電源端子７１を逆流電流保護ダイオード１１１のカソード側に接続し、Ｌに接続された回収用電源端子１０５を出力段７５に接続する。逆流電流保護ダイオード１１１のアノード側を高圧出力端子Ｑ１に接続することで、Ｃｐ１，Ｑ１，逆流電流保護ダイオード１１１，高圧電源端子７１，高圧電源６５の電荷引き抜き経路を常時設けることができる。
【００７１】
以上示した第３の実施例により、電力回収の効果を保ちつつ、異常放電に対する耐量を持つドライバＩＣを提供することができる。
【００７２】
高圧出力段７５の内部回路構成は、図１０に示したものに限らず、例えば図８の構成でも同様の効果を得ることができる。
【００７３】
第４の実施例について図１１を用い説明する。
【００７４】
図１１では、図１０において省略した高圧論理部７４，寄生容量１０６，１０７を示した。説明の簡単化のためにドライバＩＣ６７の高圧出力を図１０と同様にＱ１の１出力にしてある。図１，図９，図１０と重複する点は説明を省略する。
【００７５】
本発明では、高圧論理部７４と異常放電用の高圧電源端子７１を共通化し、他に回収用電源端子１０５を設ける。
【００７６】
以上示した第４の実施例により、高圧論理部７４と逆流保護ダイオード１１１の高圧電源を共通化することで、第２，第３の実施例の効果をドライバＩＣ６７の配線の簡略化を図りつつ実現できる。
【００７７】
高圧出力段７５の内部回路構成は、図１１に示したものに限らず、例えば図８の構成でも同様の効果を得ることができる。
【００７８】
第５の実施例について図９，図１３〜図１７を用い説明する。
【００７９】
Ｃｐ１に電荷を充電する際の動作について、図９を用いて説明する。
【００８０】
高圧電源６５の半分の電位を持ったＣｒｅｆに貯えられた電荷がＳＷ２，Ｌ，回収用電源端子１０５，端子８０，プルアップスイッチ８５，端子８０，高圧出力端子Ｑ１を経てＣｐ１に流れ込む。この時、高圧出力端子Ｑ１の電位は、Ｌ，Ｃｐ１，プルアップスイッチ８５のオン抵抗によるＬＣＲ共振にて、Ｃｒｅｆの電位よりも高く、抵抗がゼロであったならば、ある期間で理想的にはＣｒｅｆの電位の２倍の電圧、つまり高圧電源の電位まで上昇する。
【００８１】
ＬＣＲ共振の共振条件は、
Ｒ＜２√（Ｌ／Ｃ）
である。このことから、プルアップスイッチ８５のオン抵抗は低い必要がある。
【００８２】
また、ＬＣ共振においての電力損失は基本的にはゼロであるが、抵抗がある場合には、抵抗損失がある。電流値をＩとすると抵抗損失はＩＲ2 であり、このことからも、プルアップスイッチ８５のオン抵抗は低い必要がある。
【００８３】
そこで、本実施例では図１３の構成により、プルアップスイッチ８５のオン抵抗低減を図る。
【００８４】
図１３は、図９の寄生容量１０６，１０７を省略し、プルアップスイッチ８５を高ゲート耐圧高圧nMOSFET１３０，プルダウンスイッチ８７を高圧nMOSFET９０に置き換えたものである。高ゲート耐圧高圧nMOSFET １３０のソースは端子８４、ドレインは端子８０、ゲートは端子８２に接続される。高圧nMOSFET ９０のソースは端子８１、ドレインは端子
８４、ゲートは端子８３に接続される。高ゲート耐圧MOSFETとは、ゲート・ソース間にソース・ドレイン間と同等の高電圧を印加できるMOSFETである。プルアップスイッチ８５を高ゲート耐圧高圧nMOSFET １３０にすることでのオン抵抗低減について、以下説明する。
【００８５】
図１４（ａ）に、図１３の高圧論理部７４の一部と高ゲート耐圧高圧nMOSFET １３０とＣｐ１の構成、図１４（ｂ）に高圧出力レベルがハイになるモードでの高ゲート耐圧高圧nMOSFET１３０のソース電位に対する高ゲート耐圧高圧nMOSFET１３０ゲート・ソース間電圧特性例を示す。この時、説明の簡単化のために、Ｃｐ１の電位はＧＮＤレベルに固定してある。
【００８６】
端子１０５の電位は、ＧＮＤレベルから高圧電源レベル（ここでは仮に５０［Ｖ］とする）まで変化するが、端子７１の電位は高圧電源レベルに固定されている。よって、高ゲート耐圧高圧nMOSFET １３０をオンするゲート印加電圧（＝高圧電源レベル）が安定して、ゲートＧに供給される。その時の、端子１０５の電位に対するゲート・ソース間電圧は直線１１６の特性を示す。
【００８７】
次に、高圧出力段７５と高圧論理部７４の電源端子を共通化している場合について、図１４（ａ)，(ｂ）と同様のものを図１５（ａ)，(ｂ）に示す。
【００８８】
端子７１の電位は、ＧＮＤレベルから高圧電源レベル(ここでは仮に５０［Ｖ］とする)まで変化する。よって、高ゲート耐圧高圧nMOSFET １３０をオンするゲート印加電圧も
ＧＮＤレベルから高圧電源レベルまで変化し、ゲートＧに供給される。その時の、端子
７１の電位に対するゲート・ソース間電圧は直線１１５の特性を示す。
【００８９】
次に、高ゲート耐圧高圧nMOSFET１３０に替わり高ゲート耐圧高圧pMOSFET８９をおいた場合について、図１４（ａ)，(ｂ）と同様のものを図１６（ａ)，(ｂ）に示す。
【００９０】
端子１０５の電位は、ＧＮＤレベルから高圧電源レベル（ここでは仮に５０［Ｖ］とする）まで変化し、端子７１の電位は高圧電源レベルに固定されている。高ゲート耐圧高圧pMOSFET ８９をオンするゲート印加電圧（＝ＧＮＤレベル）は安定して、ゲートＧに供給される。しかし、高ゲート耐圧高圧pMOSFET ８９のソースは端子１０５側にあるので、端子１０５の電位に対するゲート・ソース間電圧は直線１３１の特性を示す。
【００９１】
図１７に図１４（ｂ），図１５（ｂ），図１６（ｂ）から、高圧出力部７５のプルアップスイッチ８５がつながっている電圧端子の電圧に対するプルアップスイッチのオン抵抗特性の一例を示す。
【００９２】
曲線１１７が高ゲート耐圧高圧nMOSFET １３０をプルアップスイッチに用い、高圧出力段７５と高圧論理部７４の電源端子を独立して設けた図１４の特性である。曲線１１８が高ゲート耐圧高圧nMOSFET １３０をプルアップスイッチに用い、高圧出力段７５と高圧論理部７４の電源端子を共通化した図１５と、高ゲート耐圧高圧pMOSFET ８９をプルアップスイッチに用いた図１６の特性である。
【００９３】
図１７から、特に回収初期（高圧出力部７５のプルアップスイッチがつながっている電圧端子の電圧が低い時）のオン抵抗が、高ゲート耐圧高圧nMOSFET １３０をプルアップスイッチに用い高圧出力段７５と高圧論理部７４の電源端子を独立して設けた時に著しく小さい値を示すことが分かる。
【００９４】
以上示した第５の実施例により、回収初期の抵抗を下げ電力回収の効果を向上し、電力損失低減効果を高めるドライバＩＣを提供することができる。
【００９５】
高圧出力段７５の構成はこれに限るものではなく、例えば、図８の高ゲート耐圧高圧
pMOSFET８９を高ゲート耐圧高圧nMOSFETに置き換えることでも、同様の効果が得られる。
【００９６】
第６の実施例について図１，図１８，図１９，図２１を用い説明する。
【００９７】
図１８はＰＤＰの映像系に着目した簡単なブロック構成図である。
【００９８】
１４０はＰＤＰ装置、１４１は映像信号入力端子、端子１４１に接続された１４２は映像信号処理ブロック、映像信号処理ブロック１４２に接続された１４３は制御ブロックである。３１はスキャン駆動回路、１４６はスキャン駆動回路３１の電力回収回路、３２はサスティン駆動回路、１４７はサスティン駆動回路３２の電力回収回路、３３は本発明に関わるアドレス駆動回路、１４８は本発明に関わるアドレス駆動回路３３の電力回収回路である。これらの回路３１，１４６，３２，１４７,３３,１４８は、制御ブロック１４３と接続されている。１４５は高圧電源ブロックで電力回収回路１４６，１４７，１４８に、それぞれ１４９，１５１，１５０の高圧電源ラインで接続されている。３０は表示パネル（ＰＤＰ）である。低圧電源，ＧＮＤラインは省略してある。また、制御ブロックより出力されている制御信号ラインは、図面の簡単化のために各ブロックに１本としているが、これは複数の制御ラインを示している。また、スキャン駆動回路の電力回収回路１４６，スティン駆動回路の電力回収回路１４７はなくても構わない。その場合には、高圧電源ライン１４９はスキャン駆動回路３１へ、高圧電源ライン１５１はサスティン駆動回路
３２へ直接入力される。
【００９９】
入力端子１４１から入力された映像信号は、映像信号処理ブロック１４２においてＡ／Ｄ変換等の処理をされた後に制御ブロック１４３に入力される。制御ブロック１４３では、スキャン駆動回路３１，電力回収回路１４６，サスティン駆動回路３２，電力回収回路１４７，アドレス駆動回路３３，電力回収回路１４８に必要な制御信号を生成し、それぞれのブロックに入力する。それぞれのブロックは入力された制御信号と電力回収回路146，１４７，１４８の信号（アドレス系は１６０で示す）により、表示パネル３０へ電圧を印加し、表示パネル３０において映像を表示する。
【０１００】
図１９にアドレス駆動回路３３の電力回収回路１４８のブロック図を示す。図１９は図１の一部にＳＷの制御信号を加えたものであり、図１において説明したものと重複する説明は省略する。１５５は高圧電源ライン１５０につながる電源端子、１５６は制御ブロック１４３につながる、ＳＷ２を制御する制御信号入力端子、１５７は制御ブロック１４３につながる、ＳＷ１を制御する制御信号入力端子、１５８はＧＮＤ端子、１５９はアドレス駆動回路３３につながる出力端子である。
【０１０１】
図２１にアドレス駆動回路３３の簡単な構成を示す。
【０１０２】
６７−１〜６７−ｎはｎ個のドライバＩＣであり、夫々Ｑ１〜Ｑｎのｎ個の高圧出力端子を持つ。電力回収回路１４８よりの信号が入力端子１６５より入力され、夫々のドライバＩＣ６７の高圧電源端子７１に供給される。アドレス駆動回路３３の高圧出力端子群
１６６は、表示パネル３０と接続される。
【０１０３】
図１８では一つの電力回収回路１４８と一つのアドレス駆動回路３３が示してあるが、ドライバＩＣ６７を数グループに分け、グループごと電力回収回路１４８を設けてもよい。
【０１０４】
ここで、ドライバＩＣ６７−１〜６７−ｎの構成は図１のドライバＩＣ６７と同様であり、高圧出力段７５に逆流制限スイッチ９６設け、端子８４から端子８０への電流経路の導通／非導通を制御する。
【０１０５】
以上示した第６の実施例により、連続ハイのパルスを出力する際に、高圧出力に刻みが入らず損失の増大を抑えることができ、且つ、電力損失を低減する表示装置を提供することができる。また、電力損失が低減されることから、階調増加等高画質化に電力を使うことができ、高画質な表示装置を提供することができる。
【０１０６】
第７の実施例について図９，図２０，図２２を用い説明する。
【０１０７】
図２０は図１８に加え、高圧電源ブロック１４５から１６１で示す信号経路を設けたものである。重複する説明は省略する。図９も同様に重複する説明は省略する。
【０１０８】
図２２は図２１に加え、高圧電源端子１６７を設けたものである。高圧電源ブロック
１４５から高圧電源端子１６７を経て各ドライバＩＣ６７−１〜６７−ｎの高圧電源端子７１に接続される。また、電力回収回路１４８からの、入力端子１６５を経て供給される信号は、各ドライバＩＣ６７−１〜６７−ｎの回収用電源端子１０５に入力される。
【０１０９】
ここで、ドライバＩＣ６７−１〜６７−ｎの構成は図９のドライバＩＣ６７と同様であり、高圧電源端子７１と回収用電源端子１０５とは独立に設けてある。
【０１１０】
図２０では一つの電力回収回路１４８と一つのアドレス駆動回路３３が示してあるが、ドライバＩＣ６７を数グループに分け、グループごと電力回収回路１４８を設けてもよい。
【０１１１】
本実施例によれば、高圧論理部と高圧出力段の電源端子を別にすることで、電力回収時の負荷容量を減らすことができ、且つ、出力段MOSFETの動作を早めることで効率的に共振を起こすことができそれにより電力損失低減効果を高めた表示装置を提供することができる。
【０１１２】
第８の実施例について図１０，図２０，図２２を用い説明する。
【０１１３】
本実施例は、図２０，図２２と同様の構成で、アドレス駆動回路３３の中のドライバ
ＩＣ６７の構成を、図１０のドライバＩＣ６７の構成としたものであり、動作の説明は図１０，図２０，図２２と重複するので省略する。
【０１１４】
本実施例によれば、異常放電用と高圧出力段の電源端子を別にすることで、電力回収の効果を保ちつつ、異常放電に対する耐量を持った表示装置を提供することができる。
【０１１５】
第９の実施例について図１１，図２０，図２２を用い説明する。
【０１１６】
本実施例は、図２０，図２２と同様の構成で、アドレス駆動回路３３の中のドライバ
ＩＣ６７の構成を、図１１のドライバＩＣ６７の構成としたものであり、動作の説明は図１１，図２０，図２２と重複するので省略する。
【０１１７】
本実施例によれば、高圧論理部７４と逆流保護ダイオード１１１の高圧電源を共通化することで、第７，第８の実施例の効果をドライバＩＣ６７の配線とその周辺の配線の簡略化を図りつつ実現できる。
【０１１８】
第１０の実施例について図１３，図２０，図２２を用い説明する。
【０１１９】
本実施例は、図２０，図２２と同様の構成で、アドレス駆動回路３３の中のドライバ
ＩＣ６７の構成を、図１３のドライバＩＣ６７の構成としたものであり、動作の説明は図１３，図２０，図２２と重複するので省略する。
【０１２０】
本実施例によれば、高圧論理部と高圧出力段の電源端子を別にし、プルアップスイッチを高ゲート耐圧高圧nMOSFET とすることで、回収初期の抵抗を下げ電力回収の効果を向上し、電力損失低減効果を高めた表示装置を提供することができる。
【０１２１】
第１１の実施例について図２３，図２４を用いて説明する。
【０１２２】
図２３は、図９における高圧出力手段７５及び高圧論理部７４として、各々図６（ｂ），図８，図１３及び図１２に示した以外の実施例を示すものである。
【０１２３】
高圧出力手段７５は、プルアップスイッチ８５に相当する高圧nMOSFET ９００と、高圧nMOSFET ９００の内部に固有に存在する並列ダイオード８６，高圧電源レベルＨＶ（以下ＨＶレベル）を出力する際にゲート・ソース電圧を発生させるための抵抗９１０、その発生した電圧が高圧nMOSFET ９００のゲート・ソース耐圧を超えないように保護するためのツェナーダイオード９２０，プルダウンスイッチ８７に相当する高圧nMOSFET９０及びその並列ダイオード８８からなる。
【０１２４】
高圧論理部７４は、図１２に示した高ゲート耐圧高圧pMOSFETと高圧nMOSFET より構成されたレベル変換回路と、高圧ダイオード１２３１、及び高圧nMOSFET １２７０から成る。
【０１２５】
また、低圧論理回路７３は、図２４に示したようにシフトレジスタ，データラッチ回路、及び低圧駆動回路７３００から主に成る。データ入力端子６８ａに入力されたアドレスデータは、データラッチ回路を経て低圧駆動回路７３００に入力され、同時に、シフトレジスタ回路を通過しデータ出力端子６８ｂから出力される。シフトレジスタにはクロック信号，データラッチ回路にはラッチ制御信号，低圧駆動回路には電力回収制御信号とラッチされたアドレスデータ信号が入力される。
【０１２６】
次に、回収回路及びそれに用いるドライバＩＣ６７の主な回路動作について説明する。
【０１２７】
プルアップスイッチ８５を、通常の低ゲート耐圧(例えば５Ｖ) の高圧nMOSFET９００としたことにより、高ゲート耐圧の高圧nMOSFET を用いた場合に比べ、図７のｔ１，ｔ５に相当する時間を短くすることができる。これにより、電力回収動作の高速化が図れるので、データ線の本数が多い高精細ディスプレイにおいても高効率の電力回収が可能になる。
【０１２８】
時間ｔ１，ｔ５を短くできる理由は、高ゲート耐圧高圧MOSFETでは高圧電源レベルＨＶの電圧がゲート・ソース間に印加されないと性能がフルに出ない（オン抵抗高く，動作電流小）のに対し、通常の高圧nMOSFET ではゲート・ソース間に５Ｖが印加されればフルに性能が出るからである。また、ゲート酸化膜厚が薄いのでしきい電圧を小さくできることも高速化に有利である。
【０１２９】
しかしながら、高圧出力段７５のプルアップ側に通常の高圧nMOSFET を用いた場合、高圧論理部７４に図１２の回路をそのまま用いても電力回収効率は向上しない。その理由を以下に述べる。
【０１３０】
電力回収期間の前半（図７のｔ３，ｔ７に相当）では、パネル容量Ｃｐ１からＣｐｎ
（図では簡単のために、Ｃｐ１及びそれに接続される回路のみを示している）の内、ＨＶレベルに充電されているパネル容量Ｃｐｍに貯えられた電荷が、高圧出力端子Ｑｍ，並列ダイオード８６，端子８０，高圧電源端子７１，インダクタＬ，スイッチＳＷ２を経て、回収用コンデンサＣｒｅｆに流れ込む必要がある。そして、ＬＣＲ直列共振により理想的にはＣｐｍの電位はＧＮＤレベルまで下降する。
【０１３１】
この時、高圧論理部に図１２のレベル変換回路を用いる場合には、出力端子１２３の電圧をＧＮＤレベルにしておく必要がある。これは、高圧nMOSFET １２５をオンのままにして端子１２３の出力電圧をＨＶレベルにしておくと、高圧出力段７５内部の抵抗９１０を介して端子１２３と端子８０が接続され、高圧電源６５から端子８０に向かって電流が流れ込み、所定の動作が得られないからである。しかしながら、出力端子１２３の電圧を
ＧＮＤレベルにすると、ＨＶレベルにあるＣｐｍの電荷は抵抗９１０，端子９０１を経て端子１２３にも流れ込み、電力回収の効率は著しく低下する。
【０１３２】
そこでこれを防ぐために、本発明では端子１２３０を設けて、端子１２３に相当するノードと端子１２３０間に高圧ダイオード１２３１を設けた。高圧ダイオード１２３１のアノード及びカソードは、各々端子１２３に相当するノード及び端子１２３０に接続されており、高圧nMOSFET １２７をオンにして端子１２３に相当するノードをＧＮＤレベルにしても、パネル容量Ｃｐｍから端子１２３側へ電荷が流れ込むことはない。
【０１３３】
尚、ドライバＩＣ６７の内部に示した端子、例えば１２０，８０，１２３０，８３，
１２２，１２２０，１２２１等は仮想的な端子であり、そこにボンディングパッド等がある訳ではない。
【０１３４】
上記の他に、図２３に示したドライバＩＣ６７を電力回収用ドライバＩＣとして正常に動作させるためには、高圧nMOSFET ９０，１２７０を適切に動作させる必要がある。その動作の内容について、図２４（ｂ）を用いて以下に説明する。
【０１３５】
駆動回路７３００は、ＮＯＲ回路７３０３,ＮＡＮＤ回路７３０４,インバータ７３０５，７３０６，７３０７から構成され、端子７３０１から電力回収制御信号，端子７３０２からアドレスデータ信号が入力され、上記論理回路を経て４つの出力信号が、各々端子
１２２，１２２０,１２２１,８３へ入力される。通常のインバータ回路動作によりＧＮＤレベルを出力する場合、高圧nMOSFET９０はオン、高ゲート耐圧高圧pMOSFET１２５はオフ、高圧nMOSFET１２７はオン状態にし、ＨＶレベルを出力する場合には、高圧nMOSFET９０はオフ、高ゲート耐圧高圧pMOSFET１２５はオン、高圧nMOSFET１２７はオフ状態にする。
【０１３６】
ところが、電力回収期間の前半の時間ｔ３，ｔ７（図７参照）では、電力回収動作を妨げないために高圧nMOSFET９０，１２７０はオフ、高圧nMOSFET１２７はオン、高ゲート耐圧高圧pMOSFET １２５はオフ状態にする必要があり、通常のインバータ回路動作と一致しない。
【０１３７】
そこで、通常はＧＮＤレベル，電力回収期間の前半の時間ｔ３，ｔ７では低圧電源レベル（以下、Ｖｃｃレベル）となる電力回収制御信号を用いて、アドレスデータ信号と論理をとり、時間ｔ３，ｔ７の間だけ高圧nMOSFET ９０，１２７０と高圧nMOSFET １２７が同時にオフする様にした。
【０１３８】
図２４(ｂ)において、電力回収制御信号がＶｃｃレベルになると、ＮＯＲ回路７３０３及びＮＡＮＤ回路７３０４の出力は、アドレスデータ信号に関わらず強制的に各々ＧＮＤレベル，Ｖｃｃレベルとなる。このため、端子１２２，１２２０，１２２１，８３へは、各々ＧＮＤ，Ｖｃｃ，ＧＮＤ，ＧＮＤレベルの信号が入力され、高圧nMOSFET１２６はオフ、高圧nMOSFET１２７はオン(従って、高ゲート耐圧高圧pMOSFET１２５オフ) 、高圧
nMOSFET１２７０はオフ、高圧nMOSFET９０はオフとなる。
【０１３９】
電力回収制御信号がＧＮＤレベルの場合は、アドレスデータ信号に従って出力電圧レベルが決まり、端子１２２，１２２０，１２２１，８３は、各々アドレスデータ信号の反転，非反転，非反転，非反転信号が出力されて、前記の通常インバータ動作が実現される。
【０１４０】
電力回収を行う際、パネル容量Ｃｐ１の容量値や回路の直列抵抗値によって共振周波数が変わり、時間ｔ３，ｔ７の値も変わる。パネル容量値は、パネルメーカやパネルの機種によって様々であり、同一メーカ，同一機種でも製造ばらつきにより変わるので、ドライバＩＣ６７の外部端子（図１の端子６８）から入力する電力回収制御信号のパルス幅を、電力回収を行うパネルの容量等に合せて適切に調整すれば、電力回収効率を向上することができる。
【０１４１】
尚、図２３において、高圧nMOSFET１２７０は高圧nMOSFET９０を補助するものである。出力端子Ｑ１をＧＮＤレベルにする際に、高圧nMOSFET ９０だけではツェナーダイオード９２０の順方向電圧降下が過渡的に見える。そこで、高圧nMOSFET １２７０用いて抵抗
９１０を介して出力端子Ｑ１の出力をＧＮＤレベルまで引き下げる。従って、順方向電圧降下が問題にならない場合にはこれを除くことができる。
【０１４２】
第１２の実施例について図２５，図２６を用いて説明する。
【０１４３】
図２５は、図２３における高圧論理部７４の回路を、高ゲート耐圧高圧pMOSFET を用いたレベル変換回路の代わりに、定電流源駆動型のレベル変換回路にしたものである。
【０１４４】
高圧論理部７４は、カレントミラー回路を構成する高圧nMOSFET１２６０，１２６１，高圧pMOSFET １２５０，抵抗１２５１，ツェナーダイオード１２５２から成る。抵抗1251，ツェナーダイオード１２５２は、前述の高圧出力段７５の抵抗９１０，ツェナーダイオード９２０と同様の働きをする。
【０１４５】
図２６に、上記高圧論理回路の場合の低圧論理回路７３の概略回路構成を示す。低圧駆動回路７３１０以外は前述の図２４と同じである。低圧駆動回路７３１０は、小さな電流を流す定電流源７３１５と大きな電流を流す定電流源７３１６、それを切換える論理回路（図示せず），ＮＯＲ回路７３１３，７３１４から主に成る。大小２通りの定電流源を持つのは、出力端子Ｑ１の出力電圧切換え時(立上げ，立下がり時)には大きな電流の定電流源を用いてレベル変換回路を高速動作させ、切換わった後の定常状態では小さな電流の定電流源に変えて低消費電力化を図るためである。また、両定電流源はＮＯＲ回路７３１３の出力がＶｃｃレベルの時共にオフする。従って、電力回収制御信号がＶｃｃレベルになると両定電流源は共にオフする。その結果、電力回収期間の前半の時間ｔ３，ｔ７では、高圧pMOSFET１２５０のゲート電圧はＨＶレベルに引き上げられ、高圧pMOSFET１２５０はオフする。よって、高圧論理部７４の出力端子１２３２はハイインピーダンス状態となり、電力回収動作に支障をきたすことはない。
【０１４６】
第１３の実施例について図２７，図２８を用いて説明する。
【０１４７】
図２７は、図２３における高圧論理部７４を別の回路で実施したものである。この実施例では、図２３のダイオード１２３１を設ける代わりに、高圧nMOSFET １２７２，高ゲート耐圧高圧pMOSFET １２４０，抵抗１２４１を設けた。この部分は通常のインバータ動作時には動作せず、電力回収期間の前半の時間ｔ３，ｔ７で電力回収制御信号がＶｃｃレベルになった時のみ動作する。そして、高ゲート耐圧高圧pMOSFET １２５のゲート電圧を
ＨＶレベルまで引き上げ、高ゲート耐圧高圧pMOSFET１２５をオフさせる。
【０１４８】
また、図２８（ｂ）から分かる様に、電力回収制御信号がＨＶレベルの時は、ＮＯＲ回路７３２３，７３２４の出力が共にＧＮＤレベルとなり、高圧nMOSFET １２６，１２７は共にオフする。その結果、時間ｔ３，ｔ７では高圧論理部７４の出力端子１２３はハイインピーダンス状態となり、電力回収動作に支障をきたすことはない。
【０１４９】
通常のインバータ動作に関しては、前述の実施例と同様なので説明は省略する。
【０１５０】
第１４の実施例について図２９を用いて説明する。
【０１５１】
図２９は、図２３における高圧出力段７５の高圧nMOSFET ９００と並列に高ゲート耐圧高圧pMOSFET ９３０を設け、そのゲート端子９３１を高圧論理部７４の別の出力端子1242（端子１２３０の反転信号が出力される）に接続したものである。高圧出力段７５のプルアップ側トランジスタに高圧nMOSFET を用いた場合、出力立上がり時に出力端子Ｑ１の電圧が上昇してＨＶレベルに近づくと、そのゲート・ソース間電圧が５Ｖ以下になって負荷駆動能力が低下する。その結果、電力回収期間の後半の時間ｔ１，ｔ５（図７参照）における到達電圧が下がり回収効率にも影響する。そこで、高ゲート耐圧高圧pMOSFET ９３０を並列に動作させ、到達電圧の低下を防いでいる。低圧論理回路７３の構成，動作は図
２４と同じである。
【０１５２】
第１５の実施例について図３０，図３１を用いて説明する。
【０１５３】
図３０は、図２３における高圧出力手段７５に、図１の逆流制限スイッチ手段として高ゲート耐圧高圧nMOSFET９８（図８の高ゲート耐圧高圧nMOSFET９８と同じ）を追加したものである。その目的は、第１の実施例で述べたものと同様である。
【０１５４】
そのため、通常動作時はオフしている高ゲート耐圧高圧nMOSFET ９８を、電力回収時には、ＧＮＤレベルを出力する出力端子に対応した高圧出力段７５の高ゲート耐圧高圧
nMOSFET ９８のみオンさせ、ＨＶレベル出力する出力端子に対応したそれはオフをキープさせる必要がある。
【０１５５】
そこで本実施例では、高圧論理部７４に高圧nMOSFET １２８０，抵抗１２８１を、低圧論理回路にＮＯＲ回路７３３４ａ，インバータ７３３８，７３３７ａを追加した。
【０１５６】
これにより、出力端子Ｑ１がＧＮＤレベルとなる時、即ち図３１（ｂ）のアドレスデータ信号がＶｃｃレベルの時、ＮＡＮＤ回路７３３４ａの出力はＶｃｃレベルとなり、高圧nMOSFET１２８０はオフとなるから、高ゲート耐圧高圧nMOSFET９８のゲート電圧はＨＶレベルに保たれる。電力回収期間の前半の時間ｔ３，ｔ７では、端子８０の電位はＨＶレベルより下がって行くので、ゲート・ソース電圧が順方向に発生し、高ゲート耐圧高圧
nMOSFET ９８はオンする。このため、パネル容量Ｃｐ１の電荷回収が行われる。一方、出力端子Ｑ１がＨＶレベルとなる時、即ちアドレスデータ信号がＧＮＤレベルの時に、電力回収制御信号がＶｃｃレベルになるとＮＡＮＤ回路７３３４ａの出力がＧＮＤレベルとなる。その結果、高圧論理部７４の端子１２８３にはＶｃｃレベルの信号が入力され、高圧nMOSFET１２８０がオンとなり、高ゲート耐圧高圧nMOSFET９８のゲート電圧をＧＮＤレベルに引き下げるので、高ゲート耐圧高圧nMOSFET ９８はほぼオフ状態が保たれる。
【０１５７】
尚、出力の立上がり時には高ゲート耐圧高圧nMOSFET ９８に内蔵された並列ダイオード９７が働くので立上がり動作に支障をきたすことはない。
【０１５８】
第１６の実施例について図３２，図３３を用いて説明する。
【０１５９】
図３２は、図３０における高圧出力段７５の高ゲート耐圧高圧nMOSFET ９８の代わりに、高ゲート耐圧高圧pMOSFET９８ａを用いた場合である。
【０１６０】
本実施例でも、通常動作時はオフしている高ゲート耐圧高圧pMOSFET ９８ａを、電力回収時には、ＧＮＤレベルを出力する出力端子に対応した高圧出力段７５の高ゲート耐圧高圧nMOSFET ９８のみオンさせ、ＨＶレベルを出力する出力端子に対応したそれはオフをキープさせる様に、低圧駆動回路７３４０の回路を構成した。
【０１６１】
以上、第１〜１６の実施例において、ＰＤＰを例にとり説明してきたが、これに限るものではなく、エレクトロルミセントパネル，液晶パネル等の容量性負荷となる表示パネル、またはそれを駆動するドライバＩＣにおいて、本発明は有効である。
【図面の簡単な説明】
【０１６２】
【図１】第１の実施例のドライバＩＣ，回収回路。
【図２】ＰＤＰと各電極の概観図。
【図３】単位セル３４の略断面図。
【図４】ドライバＩＣ，回収回路の従来例。
【図５】従来例の動作波形。
【図６】従来例の高圧出力段構成。
【図７】第１の実施例の動作波形。
【図８】第１の実施例の高圧出力段構成。
【図９】第２の実施例のドライバＩＣ，回収回路。
【図１０】第３の実施例のドライバＩＣ，回収回路。
【図１１】第４の実施例のドライバＩＣ，回収回路。
【図１２】高圧論理部構成例。
【図１３】第５の実施例のドライバＩＣ，回収回路。
【図１４】高ゲート耐圧高圧nMOSFET 。
【図１５】高ゲート耐圧高圧nMOSFET の比較。
【図１６】高ゲート耐圧高圧pMOSFET 。
【図１７】回収用電源電圧対オン抵抗特性。
【図１８】第６の実施例の表示装置。
【図１９】第６の実施例の回収回路。
【図２０】第７の実施例の表示装置。
【図２１】アドレス駆動回路構成例。
【図２２】アドレス駆動回路構成例。
【図２３】第１１の実施例のドライバＩＣ，回収回路。
【図２４】第１１の実施例のドライバＩＣ内部にある低圧論理回路。
【図２５】第１２の実施例のドライバＩＣ，回収回路。
【図２６】第１２の実施例のドライバＩＣ内部にある低圧論理回路。
【図２７】第１３の実施例のドライバＩＣ，回収回路。
【図２８】第１３の実施例のドライバＩＣ内部にある低圧論理回路。
【図２９】第１４の実施例のドライバＩＣ，回収回路。
【図３０】第１５の実施例のドライバＩＣ，回収回路。
【図３１】第１５の実施例のドライバＩＣ内部にある低圧論理回路。
【図３２】第１６の実施例のドライバＩＣ，回収回路。
【図３３】第１６の実施例のドライバＩＣ内部にある低圧論理回路。
【符号の説明】
【０１６３】
３０…ＰＤＰ、３３…アドレス駆動回路、６７…ドライバＩＣ、７１…高圧電源端子、７３…低圧論理回路、７４…高圧論理部、７５…高圧出力段、８５，８７，９６…スイッチ手段、８６，８８，９７…並列ダイオード、８９…高ゲート耐圧高圧pMOSFET 、９８…高ゲート耐圧高圧nMOSFET 、１０６，１０７…寄生容量、１０８…回収用高圧電源端子、１１１，１１２…逆流電流保護ダイオード、１１７，１１８…オン抵抗特性、１４２…映像信号処理ブロック、１４３…制御ブロック、１４５…高圧電源ブロック、１４６，147,１４８…回収回路、７３００，７３１０，７３２０，７３３０，７３４０…低圧駆動回路。
【図１】
2005037968.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【手続補正書】
【提出日】平成16年11月4日(2004.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンデンサ及びコイルを備える電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、該出力端子に容量性負荷が接続される駆動回路において、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする駆動回路。
【請求項２】
コンデンサ及びコイルを備える電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、該出力端子に容量性負荷が接続される駆動回路において、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けたことを特徴とする駆動回路。
【請求項３】
コンデンサ及びコイルを備える電力回収回路と、高圧電源と、表示部の容量性負荷を駆動する集積回路を備え、
該集積回路は該電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段を備え、該出力端子に表示部の容量性負荷が接続され、該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けた駆動回路を備え、該第１の電源端子は該電力回収回路に接続され、該第２の電源端子は該高圧電源に接続されたことを特徴とする表示装置。
【請求項４】
コンデンサ及びコイルを備える電力回収回路と、高圧電源と、表示部の容量性負荷を駆動する駆動回路を備え、
該駆動回路は該電力回収回路と第１の電源端子が接続され、該第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段を備え、該出力端子に表示部の容量性負荷が接続され、該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けた該駆動回路ＩＣを備え、該第１の電源端子は該電力回収回路に接続され、該第３の電源端子は該高圧電源に接続されたことを特徴とする表示装置。
【請求項５】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする集積回路。
【請求項６】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段と該第１の電源端子間、或いは、該第１のスイッチ手段と該出力端子間に、該第１の並列ダイオードと逆方向の第２の並列ダイオードを持つ第２のスイッチ手段を接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該第１のスイッチ手段を制御する高圧論理手段につながる第２の電源端子を設けたことを特徴とする集積回路。
【請求項７】
容量性負荷を駆動する回路において、
第１の電源端子と出力端子の間に、該第１の電源端子にカソードが接続された第１の並列ダイオードを持つ第１のスイッチ手段が接続され、
該第１のスイッチ手段につながる該第１の電源端子と独立して、該出力端子にアノードが接続されたダイオードのカソードが接続された第３の電源端子を設けたことを特徴とする集積回路。
【請求項８】
容量性負荷を駆動する回路において、
一番低い電位に接続される第４の電源端子と出力端子の間に第３のスイッチ手段が接続され、該出力端子に出力される信号のレベルを決めるるデータ信号とは無関係に、電力回収期間の所定の期間だけ該第３のスイッチ手段を強制的にオフ状態とする論理手段を有することを特徴とする集積回路。