(57)【要約】【課題】  電源投入直後に誤ってテストモードへ移行することを防止する。【解決手段】  入力端子ＩＮ１〜ＩＮ４から動作モード設定信号がビット毎に入力され、ラッチ回路ＬＣ１、ＬＣ２にモードビット０、１、ラッチ回路ＬＣ３、ＬＣ４にモードビット２、３がそれぞれ入力され、クロックＣＬＫに同期して出力され、モードビット０、２がそのまま、モードビット１、３が反転された後アンド回路ＡＤ１に入力され、ＡＮＤ演算が行われて出力される。電源投入直後はラッチ回路ＬＣ１〜ＬＣ４から全て「１」又は「０」が出力される確率が高いが、インバータＩＶ３、ＩＶ４により相補的に反転されるので、全て「１」又は「０」でないときの出力を確実に区別することができ、動作モード設定の誤りを防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
動作モードを設定する動作モード設定信号に含まれる少なくとも２ビットをビット毎に与えられ、クロックに同期して保持して出力する複数のラッチ回路と、
前記ラッチ回路からそれぞれ出力された信号のうち、少なくともいずれか一つを反転するインバータと、
前記ラッチ回路から出力された前記信号と前記インバータにより反転された前記信号とを与えられ、所定の論理演算を行って出力する論理回路と、
を備えることを特徴とする動作モード設定回路。
【請求項２】
前記ラッチ回路はそれぞれ電気的に等価な構成を有し、前記動作モード設定信号のビット順位に従い隣接するように配置されていることを特徴とする請求項１記載の動作モード設定回路。
【請求項３】
前記インバータは、前記ラッチ回路から出力された前記信号の値が、前記動作モード設定信号のビット順位に従い相補的になる組み合わせが少なくとも一つ存在するように配置されていることを特徴とする請求項１又は２記載の動作モード設定回路。
【請求項４】
前記ラッチ回路は、同一の電源電圧線及び／又は同一の接地電圧線に電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載の動作モード設定回路。
【請求項５】
前記動作モード設定信号は、第１のビットから第ｎ（ｎは２以上の整数）のビットを有し、
前記ラッチ回路は、前記第１のビットから前記第ｎのビットに対応してｎ個設けられた組み合わせがｍ（ｍは１以上の整数）組配置されており、それぞれ前記動作モード設定信号をビット毎に与えられることを特徴とする請求項１乃至４のいずれかに記載の動作モード設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は動作モード設定回路に係わり、特に半導体集積回路において電源投入直後に動作モードの設定を行う回路に好適なものに関する。
【背景技術】
【０００２】
半導体集積回路において、テストを容易に行うことができるように、テスト専用の回路を集積しておき、通常の動作モードとは異なるテストモードを備えることが一般に行われている。
【０００３】
しかし、テストモードは通常の動作モードとは異なるものであり、ユーザがテストモードで半導体集積回路を動作させることはない。よって、ユーザが動作させている最中に何らかの理由でテストモードに入ったときは、誤動作とみなされる。
【０００４】
そこで、半導体集積回路の設計では、ユーザが通常に動作させている最中にテストモードに移行することがないように、何等かの「しくみ」が必要となる。
【０００５】
そのような「しくみ」の一例として、従来の動作モード設定回路の構成を図５に示す。
【０００６】
４本のテストモード入力端子ＩＮ１０１〜ＩＮ１０４に、図示されていないＣＰＵあるいは外部の他の回路から４ビットの動作モード設定信号「モードビット０〜３」が入力される。この４ビットの信号の組み合わせにより、通常動作モードとテストモードとを切り替える。
【０００７】
図６に、４ビットの動作モード設定信号の組み合わせにより決定される動作モードを示す。
【０００８】
通常動作モードでは、モードビット０〜３が全て論理「０」の値をとる。いずれかのテストモードＡ〜Ｃに入るためには、モードビット３が論理「１」の値となる。そして、残りのモードビット０、１、２において、論理「１」または「０」の組み合わせにより、いずれかのテストモードに決定される。
【０００９】
ユーザには、モードビット０〜３を全て論理「０」に固定して使わせることにより、半導体集積回路が誤ってテストモードに入ることがないことを意図している。
【００１０】
図５を用いて、従来の動作モード設定回路の動作について説明する。
【００１１】
入力端子ＩＮ１０１〜１０４に入力されたモードビット０〜３のうち、モードビット０及び３はそのままの状態で、モードビット１及び２はインバータＩＮ１０１、ＩＮ１０２で反転された後、ＡＮＤ回路ＡＤ１０１に入力され、その出力がラッチ回路ＬＣ１０１に供給される。クロック生成回路ＣＧ１０１から与えられたクロックＣＬＫに同期したタイミングで、ラッチ回路ＬＣ１０１がＡＮＤ回路ＡＤ１０１からの出力を保持して出力する。この出力が、出力端子ＯＴ１０１から例えば図示されていないＣＰＵへ出力される。
【００１２】
ここで、ＡＮＤ回路ＡＤ１０１からの出力が論理「１」の場合はテストモードＡであり、出力が論理「０」の場合は、それ以外のモード、即ち通常動作モード、テストモードＢ〜Ｄのいずれかとなる。尚、以下の説明ではテストモードとしてテストモードＡが用いられ、通常動作モードとテストモードＡとを区別する必要がある場合について述べる。
【００１３】
従来の動作モード設定回路に関する技術を開示する文献には、以下のようなものがある。
【特許文献１】特開２００１−２７３０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した従来の動作モード設定回路には次のような問題があった。
【００１５】
電源が投入された直後、ラッチ回路ＬＣ１０１の出力レベルは不定となり、論理「１」あるいは「０」のいずれかに決定されない。
【００１６】
これは、ラッチ回路ＬＣ１０１がデータをラッチするために必要なクロックＣＬＫが、電源投入直後には生成されないからである。
【００１７】
このクロックＣＬＫが生成されるのは、半導体集積回路内のいずれの回路も正常に動作するようになった後、即ち、電源投入後に半導体集積回路内のクロックＣＬＫを生成するクロック生成回路ＣＧ１０１が有する水晶発振回路が安定に動作するまで待たなければならない。
【００１８】
このような電源投入直後に生じる現象に対し、パワー・オン・クリア回路ＰＯＣを付加することにより、電源投入後のラッチ回路の出力を「０」に固定させることが行われている。
【００１９】
図７に、図５に示されたラッチ回路ＬＣ１０１にパワー・オン・クリア回路ＰＯＣを付加した場合の一例を示す。
【００２０】
電源が投入されると、パワー・オン・クリア回路ＰＯＣは電源電圧が立ち上がっていくタイミングでパルスを出力する。このパルスが、ラッチ回路ＬＣ１０１のリセット端子Ｒに供給されて、ラッチ回路ＬＣ１０１の出力が「０」に固定される。
【００２１】
これにより、電源投入後に半導体集積回路が通常動作モードになり、テストモードＡには移行しない。
【００２２】
ところが、このようなパワー・オン・クリア回路ＰＯＣを備える構成であっても、上述した電源投入後のラッチ回路ＬＣ１０１の出力が不定である現象は解消されない場合があった。その理由を以下に述べる。
【００２３】
パワー・オン・クリア回路ＰＯＣは、電源電圧の立ち上がりを検知し、それに応じてパルスを１個生成する回路であるが、その特性は電源電圧の立ち上がり時間に大きく影響される。
【００２４】
一般に、パワー・オン・クリア回路は図８に示されるように、容量Ｃ、抵抗Ｒ、スイッチ用トランジスタＴを有する。そして、図９に示されたように、電源電圧ＶDDの立ち上がり後、容量Ｃに蓄積された電荷の放出により、パルスＰＯＣＰを生成する。
【００２５】
この場合、電源電圧ＶDDが遅い速度で立ち上がると、生成されたパルスＰＯＣＰは不十分な高さでピークを迎え、そのためラッチ回路ＬＣ１０１の出力をリセットできずに終ることがあった。
【００２６】
これにより、電源投入後にラッチ回路ＬＣ１０１の出力が論理「１」となることがあり、一旦「１」となった場合はクロック入力端子ＬにクロックＣＬＫが供給されない限り、その「１」の出力状態をリセットすることはできない。
【００２７】
この結果、半導体集積回路はテストモードＡの状態になるが、これはユーザにとって誤動作であり、ユーザ・システムにおいて不良動作となる可能性が高くなる。
【００２８】
このような事態を防止するためには、電源電圧の立ち上げ時間の最大値を規定し、ユーザにそれを確実に実行させなければならず、またユーザはその最大値以内になるようシステム・ボードの設計をする必要があるが、ユーザにとり煩雑でコスト増加を招いていた。
【００２９】
本発明は上記事情に鑑み、そのようなユーザの煩雑さやコストの増加を回避すべく、電源投入後にテストモードへ移行することを防止することが可能な動作モード設定回路を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明の動作モード設定回路は、
動作モードを設定する動作モード設定信号に含まれる少なくとも２ビットをビット毎に与えられ、クロックに同期して保持して出力する複数のラッチ回路と、
前記ラッチ回路からそれぞれ出力された信号のうち、少なくともいずれか一つを反転するインバータと、
前記ラッチ回路から出力された前記信号と前記インバータにより反転された前記信号とを与えられ、所定の論理演算を行って出力する論理回路と、
を備えることを特徴とする。
【発明の効果】
【００３１】
電源投入直後には複数のラッチ回路から同一の値が出力される確率が高いと考えられるが、本発明の動作モード設定回路によれば、その出力の少なくともいずれか一つをインバータが反転し、ラッチ回路からの出力とインバータにより反転された信号とを論理演算することにより、ラッチ回路から全て同一の値が出力された場合と同一でない値が出力された場合とを区別することができ、電源投入直後における動作モードの設定に関する誤動作を確実に防止することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を参照して説明する。
【００３３】
（１）実施の形態１
図１に、本発明の実施の形態１による動作モード設定回路の構成を示す。
【００３４】
ここで、図４に示された回路と同様に、図５に示された４つのモードビット０〜３を有する動作モード設定信号を用いて、電源投入時に通常動作モードとテストモードＡとを区別する場合について述べる。
【００３５】
本実施の形態１は、動作モード設定信号が有する４つのモードビット０〜３に対してそれぞれ１つずつのラッチ回路ＬＣ１〜ＬＣ４が配置されている。
【００３６】
ここで、ラッチ回路ＬＣ１〜ＬＣ４には共通の電源電圧線ＶDD１及び接地電圧線ＶSS１が接続されている。
【００３７】
入力端子ＩＮ１〜ＩＮ４にモードビット０〜３が入力され、モードビット０及び１はそのままラッチ回路ＬＣ１〜ＬＣ２のデータ端子Ｄに入力される。モードビット２及び３は、インバータＩＶ１、ＩＶ２によって反転された後、ラッチ回路ＬＣ３〜ＬＣ４のデータ端子Ｄにそれぞれ入力される。
【００３８】
ラッチ回路ＬＣ１〜ＬＣ４には、クロック生成回路ＣＧ１から生成されたクロックＣＬＫが供給され、データをラッチするタイミングを規定する信号として使われる。
【００３９】
ラッチ回路ＬＣ１〜ＬＣ４のうち、モードビット０及び２が入力されたラッチ回路ＬＣ１及びＬＣ３の出力はそのままＡＮＤ回路ＡＤ１に入力され、モードビット１及び３が入力されたラッチ回路ＬＣ２及びＬＣ４の出力はインバータＩＶ３及びＩＶ４によって反転された後、ＡＮＤ回路ＡＤ１に入力される。ＡＮＤ回路ＡＤ１は、これらのデータを入力されてＡＮＤ演算を行い、その結果を出力端子ＯＴ１から出力する。
【００４０】
通常動作モードに設定する動作モード設定信号（モードビット０、１、２、３）＝（０、０、０、０）が入力されると、ラッチ回路ＬＣ１には（０、０、１、１）が入力される。クロックＣＬＫが供給されると、ラッチ回路ＬＣ１はこのデータを保持し、出力も同様に（０、０、１、１）となる。ＡＮＤ回路ＡＤ１に入力されるときは、インバータＩＶ３、ＩＶ４により、（０、１、１、０）となり、ＡＮＤ回路ＡＤ１からは論理「０」が出力される。
【００４１】
一方、テストモードＡに設定する動作モード設定信号（モードビット０、１、２、３）＝（１、０、０、１）が入力されると、ラッチ回路ＬＣ１には（１、０、１、０）が入力される。クロックＣＬＫが供給されると、ラッチ回路ＬＣ１はこのデータを保持し、出力も同様に（１、０、１、０）となる。ＡＮＤ回路ＡＤ１に入力されるときは、インバータＩＶ３、ＩＶ４により、（１、１、１、１）となり、ＡＮＤ回路ＡＤ１からは論理「１」が出力される。
【００４２】
従って、ＡＮＤ回路ＡＤ１から論理「０」が出力されたときは通常動作モードに移行し、論理「１」が出力されたときはテストモードＡに移行することになる。
【００４３】
このような構成を備える本実施の形態１の動作モード設定回路によれば、上述したような電源投入直後におけるモード選択に関する誤動作を解消することができる。以下に、本実施の形態１における動作について説明する。
【００４４】
先ず、４個のラッチ回路ＬＣ１〜ＬＣ４は、相互に回路構成及びレイアウトが実質的に同一で等価なものとする。
【００４５】
さらに、４個のラッチ回路ＬＣ１〜ＬＣ４は、半導体集積回路内部にあって相互に隣接するように、あるいは可能な限り近い位置に配置されるものとする。
【００４６】
そして、それぞれのラッチ回路ＬＣ１〜ＬＣ４には、同一の電源電圧線ＶDD１及び同一の接地電圧線ＶSS１からの支線が接続されている。尚、必ずしも電源電圧線ＶDD１及び接地電圧線ＶSS１が同一である必要はなく、いずれか一方が同一であってもよい。
【００４７】
また、４つのラッチ回路ＬＣ１〜ＬＣ４の配列は、モードビットの重みの順序、即ちモードビット０から１、２、３の順序に並べられている。
【００４８】
このような回路構成及びレイアウト状態で電源電圧ＶDDを立ち上げた場合について考える。
【００４９】
上述したように、電源が投入された直後は、ラッチ回路ＬＣ１〜ＬＣ４の出力は不定となる。しかし、経験上同一電源電圧線ＶDD１、及び同一接地電圧線ＶSS１に接続された同一構成、同一レイアウトのラッチ回路ＬＣ１〜ＬＣ４の出力は、同じデータを出力する傾向があることが知られている。
【００５０】
従って、ラッチ回路ＬＣ１〜ＬＣ４の出力が（モードビット０、１、２、３）＝（０、０、０、０）あるいは（１、１、１、１）になることが期待される。この場合には、ＡＮＤ回路ＡＤ１には（０、１、１、０）あるいは（１、０、０、１）が出力される。即ち、必ず論理「０」のデータが入力されるので、その出力は論理「０」となり、テストモードＡに入ることなく通常動作モードに移行することが保証される。
【００５１】
これは、ラッチ回路ＬＣ１〜ＬＣ４の出力側において、インバータが設けられてないラッチ回路ＬＣ１及びＬＣ３と、インバータＩＶ３、ＩＶ４が設けられたラッチ回路ＬＣ２及びＬＣ４とが存在することによる。
【００５２】
ところで、ラッチ回路ＬＣ１〜ＬＣ４の出力が、（０、０、０、０）と（１、１、１、１）のいずれになるかを予め予測することは困難ではあるが、電源電圧ＶDDの立ち上がり方に大きく依存すると考えられる。
【００５３】
即ち、電源電圧ＶDDの立ち上がり方によっては、ラッチ回路ＬＣ１〜ＬＣ４の出力が（０、０、０、０）になったり（１、１、１、１）になる可能性がある。よって、ラッチ回路ＬＣ１〜ＬＣ４の物理的な位置関係によっては、電源の投入後に例えば（０、０、１、１）や（１、１、０、０）というように「１」と「０」とが混在する可能性があることは否定できない。
【００５４】
しかしながら、この場合においても「１」もしくは「０」が複数個連続する傾向があり、（０、１、０、１）や（１、０、１、０）といった相補的な値が交互に連続して生じる可能性は極めて少なく、実質的に無いとみなすことができる。
【００５５】
本実施の形態１は、このように特定の少なくとも二つのコード「例えば、通常動作モードを設定する（０、０、０、０）とテストモードを設定する（１、０、０、１）」を区別して検出するに当たり、電源投入直後に隣接するラッチ回路の出力が全て同一であるときに通常動作モードに移行し、相補的な値であるときにはテストモードＡに移行するようにすることで、電源投入直後に誤ってテストモードＡに移行することを確実に防止することができる。
【００５６】
（２）実施の形態２
本発明の実施の形態２による半導体集積回路について、図２を用いて説明する。  本実施の形態２は、上記実施の形態１に対し、より高い確率で誤動作を防止しし得るようにラッチ回路の数を増やしたものに相当する。
【００５７】
図１に示された上記実施の形態１が備える４つのラッチ回路ＬＣ１〜ＬＣ４、４つのインバータＩＮ１〜ＩＮ４にさらに、同様の接続関係にある４つのラッチ回路ＬＣ１１〜ＬＣ１４、４つのインバータＩＮ１１〜ＩＮ１４を付加し、４入力ＮＡＮＤ回路ＡＤ１を８入力ＮＡＮＤ回路ＡＤ１１に置き換えている。他の構成要素として、入力端子ＩＮ１〜ＩＮ４、出力端子ＯＴ１、クロック生成回路ＣＧ１は同一の番号を付して説明を省略する。
【００５８】
上記実施の形態１と同様に、４個のラッチ回路ＬＣ１〜ＬＣ４は、相互に回路構成及びレイアウトが実質的に同一で等価であり、半導体集積回路内部にあって相互に隣接するように、あるいは可能な限り近い位置に配置されている。
【００５９】
同様に、４個のラッチ回路ＬＣ１１〜ＬＣ１４は、相互に回路構成及びレイアウトが実質的に同一で等価であり、半導体集積回路内部にあって相互に隣接するように、あるいは可能な限り近い位置に配置されている。
【００６０】
そして、それぞれのラッチ回路ＬＣ１１〜ＬＣ１４には、同一の電源電圧線ＶDD１及び接地電圧線ＶSS１からの支線が接続されている。
【００６１】
また、上記実施の形態１と同様に、４つのラッチ回路ＬＣ１〜ＬＣ４の配列は、モードビットの重みの順序、即ちモードビット０から１、２、３の順序に並べられている。
【００６２】
同様に、４つのラッチ回路ＬＣ１１〜ＬＣ１４の配列は、モードビットの重みの順序、即ちモードビット０から１、２、３の順序に並べられている。
【００６３】
このような構成を有する本実施の形態２において、電源電圧ＶDDを立ち上げた直後の動作について述べる。
【００６４】
上記実施の形態１において説明したように、電源が投入された直後は、ラッチ回路ＬＣ１〜ＬＣ４、ＬＣ１１〜ＬＣ１４の出力は不定となる。しかし、経験上同一電源電圧線ＶDD１、及び同一接地電圧線ＶSS１に接続された同一構成、同一レイアウトのラッチ回路ＬＣ１〜ＬＣ４、さらにＬＣ１１〜ＬＣ１４の出力は、同じデータを出力する確率が高い。
【００６５】
従って、ラッチ回路ＬＣ１〜ＬＣ４の出力が（モードビット０、１、２、３）＝（０、０、０、０）あるいは（１、１、１、１）、同様にラッチ回路ＬＣ１１〜ＬＣ１４の出力が（モードビット０、１、２、３）＝（０、０、０、０）あるいは（１、１、１、１）になることが期待される。
【００６６】
この場合、ＡＮＤ回路ＡＤ１には、ラッチ回路ＬＣ１〜ＬＣ４、インバータＩＶ３、ＩＶ４を経て出力された（０、１、１、０）又は（１、０、０、１）と、ラッチ回路ＬＣ１１〜ＬＣ１４、インバータＩＶ１３、ＩＶ１４を経て出力された（０、１、１、０）又は（１、０、０、１）とが与えられる。
【００６７】
即ち、ＡＮＤ回路ＡＤ１には、（０、１、１、０）及び（０、１、１、０）、又は（１、０、０、１）及び（１、０、０、１）、あるいは（０、１、１、０）及び（１、０、０、１）のいずれかが入力される。いずれの場合においても、ＡＮＤ回路ＡＤ１からは論理「０」が出力され、確実に通常動作モードに移行することができる。
【００６８】
通常動作モードに移行することができず、テストモードＡに移行するのは、ラッチ回路ＬＣ１〜ＬＣ４及びＬＣ１１〜ＬＣ１４からの出力が全て相補的に並んだ場合、即ち（０、１、０、１、０、１、０、１）である場合のみに限定される。
【００６９】
電源投入直後に、ラッチ回路の出力が偶然にこのような値になる可能性は極めて低く、実質的に無いと見なし得る。
【００７０】
従って、本実施の形態２によれば、上記実施の形態１よりさらに確実に電源投入直後に誤動作する事態を回避することが可能である。
【００７１】
尚、本実施の形態２では、４ビット（モードビット０〜３）の動作モード設定信号に対し、２組分（８ビット）のラッチ回路ＬＣ１〜ＬＣ４及びＬＣ１１〜１４を備えているが、これに限らず、さらにラッチ回路を増加して３組分（１２ビット）、４組分（１６ビット）、…というように増やしてもよい。
【００７２】
（３）実施の形態３
以下、本発明の実施の形態３について、図３を用いて説明する。
【００７３】
上記実施の形態２は、ラッチ回路ＬＣ１〜ＬＣ４とラッチ回路ＬＣ１１〜ＬＣ１４とが、全て共通の電源電圧線ＶDD１及び接地電圧線ＶSS１の支線に接続されている。
【００７４】
この配列によれば、チップ上の特定の箇所に全てを集約することができるので、スペース効率において優れている。しかし、チップ上の特定の領域においては、テストモードＡに移行する確率が他の領域よりも比較的高いことがあり得る。
【００７５】
これに対し本実施の形態３では、ラッチ回路ＬＣ１〜ＬＣ４を電源電圧線ＶDD１１、接地電圧線ＶSS１１の支線に接続し、ラッチ回路ＬＣ１１〜ＬＣ１４を電源電圧線ＶDD１２、接地電圧線ＶSS１２の支線に接続している。
【００７６】
このような構成によれば、チップ上の特定の領域に集約しなくともよいので、誤動作の確率が領域に依存することなく分散され、安定して通常動作モードに移行することが可能である。
【００７７】
（４）実施の形態４
以下、本発明の実施の形態４について、図４を用いて説明する。
【００７８】
上記実施の形態１は、動作モード設定信号が４ビットである場合、４ビット分全てにラッチ回路ＬＣ１〜ＬＣ４を備えている。さらに、実施の形態２、３では、８ビット分のラッチ回路ＬＣ１〜ＬＣ４、ＬＣ１１〜ＬＣ１４を備えている。
【００７９】
しかし、動作モード設定信号の全てのビットに対してラッチ回路を備える必要はない。図４に示された本実施の形態４では、４ビットの動作モード設定信号（モードビット０〜３）に対し、モードビット０〜２に対してラッチ回路ＬＣ１〜ＬＣ３を配置し、モードビット３にはラッチ回路を配置していない。
【００８０】
モードビット０〜１のデータが、そのままラッチ回路ＬＣ１〜ＬＣ２にそれぞれ入力され、モードビット２のデータがインバータＩＮ１によって反転された後、ラッチ回路ＬＣ３に入力される。モードビット３のデータは入力端子ＩＮ４に入力されるが、信号処理には用いられない。
【００８１】
クロックＣＬＫに同期してラッチ回路ＬＣ１〜ＬＣ３に保持されたデータが出力され、このうちラッチ回路ＬＣ２の出力のみインバータＩＮ３によって反転された後、ＡＮＤ回路ＡＤ１に入力される。
【００８２】
ＡＮＤ回路ＡＤ１は、ラッチ回路ＬＣ１〜ＣＬ３から、（モードビット０、１、２、３）＝（０、１、０）という相補的な値が極めて低い確率で出力された場合のみ、論理「１」を出力してテストモードＡに移行し、全て同一の値を含む他の場合は全て通常動作モードに移行する。よって、本実施の形態３によっても確実に電源投入直後における動作モード設定に関する誤動作を防止することができる。
【００８３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、様々に変形することが可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１による動作モード設定回路の構成を示した回路図。
【図２】本発明の実施の形態２による動作モード設定回路の構成を示した回路図。
【図３】本発明の実施の形態３による動作モード設定回路の構成を示した回路図。
【図４】本発明の実施の形態４による動作モード設定回路の構成を示した回路図。
【図５】従来の動作モード設定回路の構成を示した回路図。
【図６】通常動作、テストモードＡ〜Ｃのいずれかを選択する動作モード設定信号のビット０〜３の値を示す説明図。
【図７】従来の他の動作モード設定回路の構成を示した回路図。
【図８】図７に示されたパワー・オン・クリア回路の構成を示した回路図。
【図９】図８に示されたパワー・オン・クリア回路が発生するパルスと電源電圧との関係を示したグラフ。
【符号の説明】
【００８５】
ＬＣ１〜ＬＣ４、ＬＣ１１〜ＬＣ１４  ラッチ回路
ＩＶ１〜ＩＶ４、ＩＶ１１〜ＩＶ１４  インバータ
ＩＮ１〜ＩＮ４  入力端子
ＯＴ１  出力端子
ＡＤ１、ＡＤ１１  ＡＮＤ回路
ＣＧ１  クロック生成回路
ＶDD１、ＶDD１１、ＶDD１２  電源電圧線
ＶSS１、ＶSS１１、ＶSS１２  接地電圧線
【図１】
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【図２】
2005242620.tif 000004
【図３】
2005242620.tif 000005
【図４】
2005242620.tif 000006
【図５】
2005242620.tif 000007
【図６】
2005242620.tif 000008
【図７】
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【図８】
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【図９】
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