(57)【要約】【課題】  狭ピッチのバンプ電極配列を有し、かつ縮小化が要求されるＬＣＤドライバ用半導体チップに関する半導体装置の製造技術を提供する。【解決手段】  半導体基板１１上に、シラノール化合物の溶液を塗布し、その溶媒を蒸発させてシラノール化合物膜７を形成する工程と、前記シラノール化合物膜７上に、レジストを塗布し、露光し、現像することにより、シラノール化合物膜７の厚さより薄いレジストパターン１０を形成する工程と、前記バンプ電極を形成するための開口部６ｂを前記レジストパターンに合わせて前記シラノール化合物膜内に形成する工程と、開口部６ｂを埋設する金属膜９ａをめっき法により形成する工程と、前記レジストパターン１０およびシラノール化合物膜７を除去し、前記金属膜９ａからなるバンプ電極９を形成する工程と、を有する。【選択図】  図９
2005322735.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法：
（ａ）電極が形成された半導体基板の主面上に、めっき液に対する耐浸食性がフォトレジストよりも高い材料からなる絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に、前記絶縁膜の膜厚より薄い膜厚のフォトレジスト膜を形成した後、前記フォトレジスト膜を露光、現像することによって、前記電極の上部領域が開口されたレジストパターンを形成する工程、
（ｃ）前記レジストパターンをマスクにして前記絶縁膜をドライエッチングすることにより、前記電極の上部領域の前記絶縁膜に開口部を形成する工程、
（ｄ）前記半導体基板を電解めっき液中に浸漬することによって、前記開口部内に、前記電極と電気的に接続された金属膜からなるバンプ電極を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記絶縁膜は、シラノール化合物からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記シラノール化合物を８０℃以上、２５０℃以下の温度でベーク処理して前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
以下の工程を有する半導体装置の製造方法：
（ａ）電極が形成された半導体基板の主面上に、非感光性ポリイミドからなる絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に、前記絶縁膜の膜厚より薄い膜厚のフォトレジスト膜を形成した後、前記フォトレジスト膜を露光、現像することによって、前記電極の上部領域が開口されたレジストパターンを形成する工程、
（ｃ）前記レジストパターンをマスクにして前記絶縁膜をエッチングすることにより、前記電極の上部領域の前記絶縁膜に開口部を形成する工程、
（ｄ）前記半導体基板を電解めっき液中に浸漬することによって、前記開口部内に、前記電極と電気的に接続された金属膜からなるバンプ電極を形成する工程。
【請求項５】
以下の工程を有する半導体装置の製造方法：
（ａ）電極が形成された半導体基板の主面上に、感光性ポリイミドからなる絶縁膜を形成する工程、
（ｂ）前記絶縁膜を露光、現像することによって、前記電極の上部領域の前記絶縁膜に開口部を形成する工程、
（ｃ）前記半導体基板を電解めっき液中に浸漬することによって、前記開口部内に、前記電極と電気的に接続された金属膜からなるバンプ電極を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバ用半導体チップの突起状の接続電極、いわゆるバンプ電極の形成方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＣＤドライバ用半導体チップは、携帯機器等のコンパクト化が要求される装置の液晶表示パネルに隣接して実装され、よりいっそうの縮小化が要求されている。
【０００３】
ＬＣＤドライバ用半導体チップの縮小化が進むと、微細ピッチの端子接続に対応可能な実装技術が要求される。この要求に対応しやすい実装技術の一つに、ＴＣＰ（Tape Carrier Package）等に利用されるＴＡＢ（Tape Automated Bonding）実装や、ＡＣＦ（Anisotropic Conductive Film）等を利用して達成されるようなＣＯＧ（Chip On Glass）、ＣＯＦ（Chip On FilmまたはFlexible）といった実装が知られている。
【０００４】
このような実装方式に対応すべく、ＬＣＤドライバ用半導体チップにおいては、アルミニウム合金膜などからなる電極パッド上に金などからなるバンプ電極が形成される。この金などからなるバンプ電極は、めっき法で形成されるが、その際、一般的に厚いレジスト膜をマスクして、行われる（特許文献1参照）。
【特許文献１】特開２００１−０５６５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような実装面積を小さくする実装技術をもってしても、ＬＣＤドライバ用半導体チップは配置場所の制約がさらに厳しくなってきており、さらなる狭ピッチのバンプ電極配列、短辺の縮小が要求されているのが現状である。これらの要求に対して、バンプ電極の寸法精度および加工精度の向上は不可欠である。
【０００６】
本発明の目的は、狭ピッチのバンプ電極配列を有し、かつ縮小化が要求されるＬＣＤドライバ用半導体チップに関する半導体装置の製造技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置の製造方法は、半導体基板の主面上の電極パッドと電気的に接続されるバンプ電極を備えた半導体装置の製造方法であって、（ａ）前記半導体基板上に、有機系絶縁物の溶液または無機系絶縁物の溶液を塗布する工程と、（ｂ）前記有機系絶縁物の溶液または前記無機系絶縁物の溶液の溶媒を蒸発させて前記有機系絶縁物の膜または前記無機系絶縁物の膜を形成する工程と、（ｃ）前記有機系絶縁物の膜または前記無機系絶縁物の膜上に、レジストを塗布し、露光し、現像することにより、前記有機系絶縁物の膜または前記無機系絶縁物の膜の厚さより薄い前記レジストパターンを形成する工程と、（ｄ）前記バンプ電極を形成するための開口部を、前記レジストパターンに合わせて前記有機系絶縁物の膜または前記無機系絶縁物の膜内に形成する工程と、（ｅ）前記開口部を埋設する金属膜を、めっき液を用いためっき法により形成する工程と、（ｆ）前記レジストパターン、および、前記有機系絶縁物の膜または前記無機系絶縁物の膜を除去し、前記金属膜からなる前記バンプ電極を形成する工程と、を有し、前記有機系絶縁物または前記無機系絶縁物は、前記レジストよりも前記めっき液による浸食に強いことを特徴とするものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
バンプ電極の寸法精度および加工精度を小さくすることができるため、ＬＣＤドライバ用半導体チップのバンプ電極の狭ピッチ化、半導体チップの縮小化、さらには、ＩＣ、ＬＳＩ等の半導体チップの高機能化に伴う多端子化にも対応することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
図１に、本実施の形態であるＬＣＤドライバ用半導体チップ（半導体装置）１の外観概略図を示す。
【００１４】
半導体チップ１の内部には、ＬＣＤドライバを構成する、例えば、増幅回路（ＯＰＡＭＰ）、デコーダ回路、レベルシフタ回路、バイアス回路、ランダムロジック回路などが配置されており、これらの回路を囲んで、半導体チップ１の周辺部に所定数の電極パッド（図中網掛けのハッチングで示す）２が形成されている。これら電極パッド２は、例えば、ＬＣＤドライバの最上層配線と同一層の金属膜によって構成される。
【００１５】
図２に、本実施の形態であるＬＣＤドライバを構成する半導体装置の一例として、ｎチャネル型ＭＩＳトランジスタＱｎとｐチャネル型ＭＩＳトランジスタＱｐとからなるＣＭＩＳ（Complementary Metal Insulator Semiconductor）素子を備えた半導体装置の概略断面図を示す。
【００１６】
半導体基板１１の主面のＣＭＩＳ素子を覆う絶縁膜３上には、最上層配線と同一層の金属膜からなる電極パッド（電極、パッド）４が形成されている。上記金属膜は、例えば、アルミニウム合金膜であり、その厚さは、例えば、８００ｎｍ程度とすることができる。
【００１７】
電極パッド４の上層には、パッシベーション膜５が堆積されている。このパッシベーション膜５は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成される窒化シリコン膜で構成されている。さらに、パッシベーション膜５には、電極パッド４を露出させる開口部６が形成されている。
【００１８】
開口部６には、電極パッド４の上層に第１金属膜８ａおよび第２金属膜８ｂからなるＵＢＭ（Under Bump Metal）膜８を介してバンプ電極９が形成されている。このバンプ電極９は、例えば、めっき法で形成された金（Ａｕ）で構成され、開口部６を含みパッシベーション膜５上に架かる領域に形成することで、開口部６の段差に追従した凹形状をなしている。
【００１９】
次に、本実施の形態で示す半導体装置の製造方法の一例について図２〜図９を用いて説明する。なお、本実施の形態で示す半導体装置のバンプ電極は、その高さが１５μｍ程度および径が１５μｍ程度となるように、形成される。
【００２０】
まず、図３に示すように、例えば、ｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１１を用意する。次に、素子分離領域の半導体基板１１に深さ０．３５μｍ程度の素子分離溝を形成した後、半導体基板１１上にＣＶＤ法で堆積した酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより素子分離部１２を形成する。
【００２１】
続いて、レジストからなるパターンをマスクとして半導体基板１１に不純物をイオン注入し、ｐ型ウエル１３およびｎ型ウエル１４を形成する。ｐ型ウエル１３にはｐ型の導電型を示す不純物、例えば、ボロンをイオン注入し、ｎ型ウエル１４にはｎ型の導電型を示す不純物、例えば、リンをイオン注入する。この後、各ウエル領域にＭＩＳ（Metal Insulator Semiconductor）トランジスタのしきい値を制御するための不純物をイオン注入してもよい。
【００２２】
続いて、ゲート絶縁膜となる酸化シリコン膜、ゲート電極となる多結晶シリコン膜、および、キャップ絶縁膜となる酸化シリコン膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜１５、ゲート電極１６、および、キャップ絶縁膜１７を形成する。その後、半導体基板１１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極１６の側壁にサイドウォールスペーサ１８を形成する。
【００２３】
続いて、レジストからなるパターンをマスクとしてｐ型ウエル１３にｎ型不純物、例えば、ヒ素をイオン注入し、ｐ型ウエル１３上のゲート電極１６の両側にｎ型半導体領域１９を形成する。ｎ型半導体領域１９は、ゲート電極１６、および、サイドウォールスペーサ１８に対して自己整合的に形成され、ｎチャネル型ＭＩＳトランジスタＱｎのソース・ドレインとして機能する。同様に、レジストからなるパターンをマスクとしてｎ型ウエル１４にｐ型不純物、例えば、フッ化ボロンをイオン注入し、ｎ型ウエル１４上のゲート電極１６の両側にｐ型半導体領域２０を形成する。ｐ型半導体領域２０は、ゲート電極１６、および、サイドウォールスペーサ１８に対して自己整合的に形成され、ｐチャネル型ＭＩＳトランジスタＱｐのソース・ドレインとして機能する。
【００２４】
次に、図４に示すように、半導体基板１１上に酸化シリコン膜２１を形成した後、この酸化シリコン膜２１を、例えば、ＣＭＰ法で研磨することにより表面を平坦化する。次いで、レジストからなるパターンをマスクとしたエッチングによって酸化シリコン膜２１にコンタクトホール２２を形成する。このコンタクトホール２２はｎ型半導体領域１９、または、ｐ型半導体領域２０上などの必要部分に形成する。
【００２５】
続いて、コンタクトホール２２の内部を含む半導体基板１１の全面にチタン窒化膜を、例えば、ＣＶＤ法で形成し、さらにコンタクトホール２２を埋め込むタングステン膜を、例えば、ＣＶＤ法で形成した後、コンタクトホール２２以外の領域のチタン窒化膜、および、タングステン膜をＣＭＰ法により除去して、コンタクトホール２２の内部にタングステン膜を主導体層とするプラグ２３を形成する。
【００２６】
続いて、半導体基板１１上に、例えば、タングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線２４を形成する。タングステン膜は、例えば、ＣＶＤ法、または、スパッタ法により形成できる。
【００２７】
次に、図５に示すように、配線２４を覆う絶縁膜、例えば、酸化シリコン膜を形成した後、その絶縁膜を、例えば、ＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２５を形成する。次いで、レジストからなるパターンをマスクとしたエッチングによって層間絶縁膜２５の所定の領域にコンタクトホール２６を形成する。
【００２８】
続いて、コンタクトホール２６の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらにコンタクトホール２６を埋め込む銅膜を形成する。バリアメタル層は、例えば、チタン窒化膜、タンタル膜、タンタル窒化膜などであり、例えば、ＣＶＤ法またはスパッタ法で形成する。銅膜は、主導体層として機能し、例えば、めっき法により形成できる。めっき法による銅膜の形成前に、例えば、ＣＶＤ法または、スパッタ法によりシード層として薄い銅膜を形成できる。その後、コンタクトホール２６以外の領域の銅膜およびバリアメタル層をＣＭＰ法により除去して、コンタクトホール２６の内部にプラグ２７を形成する。
【００２９】
続いて、半導体基板１１上にストッパ絶縁膜２８を形成し、さらに、配線形成用の絶縁膜２９を形成する。ストッパ絶縁膜２８は、例えば、窒化シリコン膜とし、絶縁膜２９は、例えば、酸化シリコン膜とする。次いで、レジストからなるパターンをマスクとしてエッチングによってストッパ絶縁膜２８および絶縁膜２９の所定の領域にコンタクトホール３０を形成する。
【００３０】
続いて、コンタクトホール３０の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらに、コンタクトホール３０を埋め込む銅膜を形成する。その後、コンタクトホール３０以外の銅膜およびバリアメタル層をＣＭＰ法により除去して、コンタクトホール３０の内部に銅膜を主導体層とする第２配線層の配線３１を形成する。さらに、上層の配線を形成するが、その図示および説明は省略する。
【００３１】
次に、図６に示すように、半導体基板１１の主面のＣＭＩＳ素子を覆う絶縁膜３上には、例えば、アルミニウム合金膜などの金属膜からなる最上層配線を形成し、この最上層配線と同一層の金属膜によって電極パッド４を形成する。アルミニウム合金膜は、例えば、スパッタ法により形成できる。次いで、半導体デバイスの特性を安定化させるために、半導体基板１１に水素アニール処理を施した後、最上層配線を覆うパッシベーション膜５を形成する。パッシベーション膜５は、例えば、プラズマＣＶＤ法で形成される酸化シリコン膜、窒化シリコン膜などとすることができ、外部からの水分や不純物の侵入防止、またはα線の透過抑制などの機能を有している。また、パッシベーション膜５は、例えば、ＳＯＧ（Spin On Glass）法により塗布された酸化シリコン膜、スピンコート法により塗布されたポリイミド系樹脂膜などとすることができる。
【００３２】
続いて、レジストをスピンコート法により塗布し、その後、露光、現像によって形成されたレジストパターンをマスクとして、パッシベーション膜５をエッチングすることにより、電極パッド４上に開口部６を形成し、電極パッド４を露出させる。次いで、開口部６の内部を含む半導体基板１１の全面に、例えば、スパッタ法で、チタンタングステン（ＴｉＷ）膜（第１金属膜）８ａおよび金（Ａｕ）膜（第２金属膜）８ｂを堆積する。
【００３３】
次に、図７に示すように、半導体基板１１の全面に、例えば、シラノール化合物溶液をスピンコート法により塗布して、例えば、８０℃〜２５０℃程度及び５〜１０分程度の条件で溶媒を蒸発させること（ベーク処理）により硬化させ、厚さが１３μｍ程度の絶縁膜（絶縁物膜）７を形成する。ここで、シラノール化合物溶液は、一般式がＲｎＳｉ（ＯＨ）4-nで表され（Ｒｎは、Ｈ、ＣＨ3など）、シラノール基（Ｓｉ−ＯＨ）を含む材料からなり、市販されているものとして一例をあげると、東京応化工業株式会社製ＯＣＤ、日立化成工業株式会社製ＨＳＧがある。なお、シラノール化合物は、主に、多層配線を持つ超ＬＳＩ素子の層間絶縁膜材料に用いられるものである。
【００３４】
次に、図８に示すように、半導体基板１１の全面に、レジストをスピンコート法により塗布し、絶縁膜７の厚さよりも薄い、例えば、２μｍ程度の厚さのレジスト膜１０ａを堆積する。その後、レジスト膜１０ａを露光、現像によって、バンプ電極が形成される領域の絶縁膜７を露出させる、レジストパターン１０を形成する。
【００３５】
次に、図９に示すように、バンプ電極が形成される領域の絶縁膜７を、ドライ処理（ドライエッチング技術）またはウエット処理（ウエットエッチング技術）により、開口部６ｂを形成する。従来では、本実施の形態に示した絶縁膜７を用いずに、すべてレジストからなる厚い膜でバンプ電極が形成される開口部を形成していた。すなわち、通常の半導体装置の製造工程で用いられるフォトリソグラフィ技術のレジストの用途、例えば酸化シリコン膜などをエッチングするためにレジストパターンとして、薄く塗布するレジストの用途ではなく、従来ではバンプ電極の開口部を形成するレジストとして、厚く塗布したレジストを露光、現像していた。このため、バンプ電極が形成される開口部の加工精度が劣り、最終的に完成するバンプ電極の寸法、形状等を予想し、現像完了後の寸法をあらかじめ小さめにして、開口部を形成していた。しかし、本実施の形態では、シラノール化合物よりなる絶縁膜７（例えば、１３μｍ程度）上に、絶縁膜７より薄いレジストからなるレジストパターン１０（例えば、２μｍ程度）を用いて、シラノール化合物からなる絶縁膜７内に開口部６ｂを形成しているため、バンプ電極が形成される開口部６ｂの加工精度（バンプ電極の加工精度）を向上することができる。また、シラノール化合物からなる絶縁膜７に開口部６ｂを形成するに際し、ドライ処理を適用することで、開口部６ｂの加工精度（バンプ電極の加工精度）をより向上することができる。
【００３６】
続いて、開口部６ｂの内部を、例えば、金が溶解したノンシアン系の亜硫酸ナトリウム溶液をめっき液として、電解めっき法、無電解めっき法により、第２金属膜８ｂ上に、金からなる金属膜（金膜）９ａを堆積する。
【００３７】
次に、図２に示すように、レジストからなるレジストパターン１０をレジスト剥離剤で除去（剥離）し、絶縁膜７のシラノール化合物を、例えば、１０〜１５分程度、希フッ酸に浸すことにより除去した後、絶縁膜７下のチタンタングステン膜からなる第１金属膜８ａおよび金膜からなる第２金属膜８ｂを、過酸化水素水に浸すことにより除去することにより、上記金属膜９ａからなる凹形状のバンプ電極９が形成され、半導体装置が完成する。
【００３８】
なお、本実施の形態では、バンプ電極となる金属膜９ａを形成した後、レジストパターン１０を除去したが、開口部６ｂを形成した後、レジストパターン１０を除去した後、バンプ電極となる金属膜９ａを形成してもよい。
【００３９】
図１０は、従来技術による半導体装置の製造工程を示した要部概略断面図であり、同図（ａ）〜同図（ｃ）はバンプ電極形成の製造工程中における要部概略断面図である。なお、半導体装置のバンプ電極は、その高さが１５μｍ程度および径が１５μｍ程度となるように、形成される。
【００４０】
図１０を用いて、従来技術と比較した、本実施の形態による半導体装置の製造方法の有利な効果を説明する。
【００４１】
まず、図１０（ａ）に示すように、半導体基板の主面を覆う絶縁膜４０上に、電極パッド４１を形成し、電極パッド４１の上層に、パッシベーション膜４２を堆積する。このパッシベーション膜４２に、電極パッド４１を露出させる開口部４３を形成した後、電極パッド４１の上層に、ＵＢＭ膜を構成する第１金属膜４４ａおよび第２金属膜４４ｂを形成する。これまでの工程は、図３〜図６に示した本実施の形態で示した工程と同様である。
【００４２】
続いて、半導体基板の全面に、レジストをスピンコート法により塗布した後、１１０℃〜１３０℃程度で１０分程度ベーク処理し、厚さが、例えば、２０μｍ程度のレジスト膜４５を形成する。
【００４３】
次に、図１０（ｂ）に示すように、レジスト膜４５を露光した後、現像液を用いた現像により、バンプ電極が形成される領域のレジスト膜４５を除去し、第２金属膜４４ｂが露出するように、開口部４６を形成する。この開口部４６の形状は、図１０（ｂ）に示すように、下部にあたる第２金属膜４４ｂ側から、上方にかけて寸法差Ａをもって形成される。次いで、デスカム処理（Ｏ2ガスによるエッチ）により、余分なレジストを除去しながら、疎水性であるレジスト膜４５の表面（開口部４６の表面）を、親水性に変える。
【００４４】
次に、図１０（ｃ）に示すように、開口部４６の内部を、例えば、電解めっき法、無電解めっき法などにより、第２金属膜４４ｂ上に、金膜を堆積した後、レジスト膜４５をレジスト剥離剤で剥離することにより、バンプ電極４７を形成する。このバンプ電極４７の形状は、図１０（ｃ）に示すように、下部にあたる第２金属膜４４ｂ側から、上方にかけて±２μｍ程度の寸法差Ｂを持って形成される。
【００４５】
このように、パンプが寸法差Ｂをもって形成するので、従来は最終的に完成するバンプ電極の寸法、形状等を予想し、現像完了後の寸法をあらかじめ小さめにして、開口部４６を形成していた。しかし、今後このような寸法精度で形成されるバンプ電極４７では、半導体チップの高集積化に伴う多端子化などの要求に、対応することができなくなると考えた本発明者は、バンプ電極の寸法が大きくなる原因について、以下のことを見出した。すなわち、（１）レジストを現像する過程において、レジスト膜の厚さが厚ければ厚いほど寸法差Ａの大きい開口部４６が、形成されること、（２）バンプ電極を形成するめっき中に、弱アルカリ性のめっき液がレジストを浸食し、柔らかくなったレジストを、バンプ電極が押し広げる様に成長すること、（３）めっき液の使用環境、条件など（例えば、繰り返し使用されるめっき液の状態の違い）によりバンプ電極の寸法の変化量が変わってしまうこと、などである。
【００４６】
そこで、本発明者は、従来技術で用いられるレジストではなく、シラノール化合物を用いて、寸法精度の良いバンプ電極を形成することを発明し、以下に示すように、従来技術と比較した有利な効果を得た。
【００４７】
まず、半導体基板１１上の全面にシラノール化合物からなる絶縁膜７を形成させた（図７参照）。したがって、このシラノール化合物からなる絶縁膜７は、レジスト膜４５より硬化であり、また、レジストに対しては適用することができないドライエッチング技術を適用することができるので、バンプ電極形状の加工精度（開口部６ｂの加工精度）が得やすい。
【００４８】
また、シラノール化合物からなる絶縁膜７上に、絶縁膜７の厚さより薄いレジスト膜１０ａを、形成させて、レジストからなるレジストパターン１０を形成した（図８参照）。したがって、レジストの膜厚が薄くできるので（本実施の形態では２μｍ程度）、従来技術によるレジスト膜４５（厚さが、２０μｍ程度）で形成した開口部４６のより、寸法差Ａを小さくすることができる。
【００４９】
また、ドライエッチング技術により、シラノール化合物による絶縁膜９に開口部６ｂを形成した（図９参照）。したがって、従来技術で形成した開口部より、加工精度を向上することができる。
【００５０】
また、開口部６ｂの内部を、例えば、電解めっき法、無電解めっき法などにより、ＵＢＭ膜８上に、後にバンプ電極９として形成される金属膜９ａを堆積した（図９参照）。したがって、シラノール化合物からなる絶縁膜７を用いているので、従来技術で用いたレジストの場合より、弱アルカリ性のめっき液による浸食を防ぐことができる。
【００５１】
また、シラノール化合物からなる絶縁膜７を、希フッ酸で容易に除去している（図２参照）。シラノール化合物の塗布後の熱硬化処理を８０℃〜２５０℃程度の低温で行うため、ＳｉＯ2化するまでには至らないため、希フッ酸で容易に除去できるからである。なお、本実施の形態で用いたシラノール化合物（およびその溶液）は、多層配線を持つ超ＬＳＩ素子の層間絶縁膜、パッシベーション膜などに用いられている。但し、これらの用途ではシラノール化合物溶液を塗布した後、ＳｉＯ2として用いるために４００℃程度の熱処理を行っている。したがって、本実施の形態は、それとは全く異なる用途でシラノール化合物を用いている。
【００５２】
また、本実施の形態で示したバンプ電極９（図２参照）では、従来技術で形成したバンプ電極４７の形状（図１０（ｃ）参照）に示すような、下部にあたる第２金属膜４４ｂ側から、上方にかけて±２μｍ程度の寸法差Ｂを持って形成されることはなく、±１μｍ以下の寸法精度で形成することができる。
【００５３】
また、本実施の形態で示した寸法精度および加工精度が小さいバンプ電極を有する半導体装置、例えば、ＬＣＤドライバ用半導体チップにおけるバンプ電極の狭ピッチ化、半導体チップの縮小化、さらには、ＩＣ、ＬＳＩ等の半導体チップの高機能化に伴う多端子化にも対応することができる。
【００５４】
また、寸法精度および加工精度の高いバンプ電極を形成するにあたり、用途は異なるが既存材料であるシラノール化合物を、既存の工程で用いることができるので、半導体装置の製造コストを抑えることができる。
【００５５】
次に、本実施の形態における半導体装置を実装したＬＣＤの一例を説明する。図１１は、ＬＣＤ５０の要部平面図、図１２は図１１の要部拡大断面図を示している。
【００５６】
ＬＣＤ５０は、液晶パネル５１、ＬＣＤドライバ用の半導体チップ５２およびバックライト（図示せず）を有している。液晶パネル５１は、平面四角状の２枚のガラス基板５１ａ、５１ｂと、ガラス基板５１ａ、５１ｂの外周に位置し、その間にあるシール部５１ｃと、２枚のガラス基板５１ａ、５１ｂの間に封じ込められた液晶材５１ｄと、液晶パネル５１の表裏面に貼り付けられた偏光板とを有している。
【００５７】
ＬＣＤ５０には、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いたアクティブ型と、単純マトリクス型（ＳＴＮ：Super-Twisted-Nematic）のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）５１ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のようなリード５３が形成されている。この場合、複数の画素の各々は、ＴＦＴとキャパシタとを有している。また、アクティブ型の場合、ガラス基板５１ｂにはカラーフィルタが形成されている。そして、この場合、ガラス基板５１ａ、５１ｂの材料には、例えば、無アルカリガラスが用いられている。一方、パッシブ型の場合、ガラス基板５１ａ、５１ｂの材料には、例えば、ソーダライムまたは低アルカリガラスが用いられている。
【００５８】
アクティブ型でもパッシブ型でも、リード５３には、例えば、インジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。また、いずれの場合も半導体チップ５２は、そのバンプ電極５４（配線が接着される外部接続用電極となる）の形成面をガラス基板５１ａの主面（リード５３の形成面）に向けた状態で、例えば、異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）５５を介してガラス基板５１ａ上に接続されている（ＣＯＧ：Chip On Glass）。異方性導電フィルム５５は、例えば、エポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤中にカーボンブラック、ニッケル微粒子またはボールハンダ等のような導電粒子を分散または配向した電気接続材料である。この導電粒子が半導体チップ５２のバンプ電極５４とガラス基板５１ａのリード５３との間に潰された状態で介在することによって、バンプ電極５４とリード５３とが電気的に接続されている。
【００５９】
また、ガラス基板５１ａの外周のリード５３には、フレキシブル基板５６を介してプリント基板５７が電気的に接続されている。フレキシブル基板５６は、例えば、ポリイミド樹脂等からなる基板本体５６ａと、その表面に接合された銅（Ｃｕ）を主体とする配線５６ｂとを有している。フレキシブル基板５６の配線５６ｂの一端は、上記半導体チップ５２と上記と同じ要領で異方性導体フィルム５５を介してガラス基板５１ａ上のリード５３と電気的に接続されている。一方、配線５６ｂの他端は、プリント基板５７の配線とハンダ等によって電気的に接続されている。プリント基板５７には、半導体チップ５２のＬＣＤドライバ回路の動作を制御する制御回路用の半導体チップやその他の電子部品等が搭載されている。
【００６０】
ここで、半導体チップ５２をガラス基板５１ａ上に実装するには、例えば、次のように行う。まず、ガラス基板５１ａ上に異方性導電フィルム５５を貼り付けた後、半導体チップ５２のバンプ電極５４形成面をガラス基板５１ａ側に向けて、そのバンプ電極５４をリード５３に位置合わせする。続いて、半導体チップ５２のバンプ電極５４を、異方性導電フィルム５５を介してリード５３に所定の圧力で押しつけ、加熱した状態を数十秒程度保持することによって複数のバンプ電極５４と複数のリード５３とを圧接状態で一括して接続する。この加熱・加圧工程で接着剤が溶解、流動することによって半導体チップ５２とガラス基板５１ａの隙間が充填され半導体チップ５２の封止が行われる。また、異方性導電フィルム５５中の導電粒子は、バンプ電極５４とリード５３との間に捕捉され、捕捉された導電粒子によってバンプ電極５４とリード５３とが電気的に接続される。
【００６１】
本実施の形態による半導体チップのバンプ電極は、その寸法精度および加工精度が小さくとれるため、バンプ電極ピッチが小さくできる。このため、バンプ電極５４と電気的に接続されるリード５３の他端のＬＣＤへの要求の一つである、携帯機器等のコンパクト化に対応した半導体チップの縮小化ができる。
【００６２】
（実施の形態２）
本実施の形態は、前記実施の形態１に係る半導体装置においてシラノール化合物を用いた絶縁膜７を形成したが、非感光性ポリイミド系樹脂（以下、ポリイミドという）を用いて絶縁膜を形成する一例を示すものである。
【００６３】
図１３〜図１６を用いて、本実施の形態である半導体装置の製造方法について説明する。なお、本実施の形態で示す半導体装置のバンプ電極の寸法は、その高さが１５μｍ程度および径が１５μｍ程度となるように、形成される。
【００６４】
なお、前記実施の形態１で示した図３〜５を用いた工程までは、本実施の形態でも同様であるため省略する。
【００６５】
図１３に示すように、半導体基板１１の主面のＣＭＩＳ素子を覆う絶縁膜３上には、例えば、スパッタ法を適用してアルミニウム合金膜などの金属膜からなる最上層配線を形成し、この最上層配線と同一層の金属膜によって電極パッド（電極、パッド）４を形成する。次いで、半導体デバイスの特性を安定化させるために、半導体基板１１に水素アニール処理を施した後、最上層配線を覆うパッシベーション膜５を形成する。パッシベーション膜５は、例えば、プラズマＣＶＤ法で形成される酸化シリコン膜、窒化シリコン膜、ＳＯＧ（Spin On Glass）法により塗布された酸化シリコン膜、スピンコート法により塗布されたポリイミド系樹脂膜、とすることができる。
【００６６】
続いて、レジストをスピンコート法により塗布し、露光、現像によって形成されたレジストからなるパターンをマスクとして、パッシベーション膜５をエッチングすることにより、電極パッド４上に開口部６を形成し、電極パッド４を露出させる。次いで、開口部６の内部を含む半導体基板１１の全面に、例えば、スパッタ法で、チタンタングステン膜（第１金属膜）８ａおよび金膜（第２金属膜）８ｂを堆積する。
【００６７】
続いて、半導体基板１１の全面に、例えば、ポリイミドの溶液をスピンコート法により塗布して、例えば、１７０℃程度及び１０分程度の条件で溶媒を蒸発させることにより硬化させた、厚さが１３μｍ程度のポリイミドからなる絶縁膜６０を形成する。ポリイミドは、その粘度にもよるが、絶縁膜６０の厚さを、例えば、２５μｍ程度まで厚くすることができる。この絶縁膜６０の厚さは、後の工程で形成されることとなるバンプ電極の高さに影響する。すなわち、ポリイミドを絶縁膜６０に用いることで、絶縁膜６０の厚さを厚くすることができるので、それに伴ってバンプ電極の高さも高くすることができる。またポリイミドは、レジストと比較して、エッチング耐性も良く、また熱硬化処理した状態の選択比が高い。よって、後に形成されるバンプ電極の加工精度および寸法精度を、前記実施の形態１で示した図１０を用いた従来技術のバンプ電極より、向上することができる。なお、ポリイミドの溶液として、市販されているものの一例をあげると、日立化成デュポンマイクロシステム株式会社製ＰＩＱ、ＰＩＸがある。
【００６８】
次に、図１４に示すように、半導体基板１１の全面に、レジストをスピンコート法により塗布し、絶縁膜６０の厚さよりも薄い、例えば、２μｍ程度の厚さのレジスト膜６１ａを堆積する。その後、レジスト膜６１ａを露光、現像によって、バンプ電極が形成される領域の絶縁膜６０を露出させる、レジストパターン６１を形成する。
【００６９】
次に、図１５に示すように、バンプ電極が形成される領域の絶縁膜６０を、例えば、ヒドラジン液を用いた３０分程度のウエットエッチングにより、開口部６２を形成する。なお、例えば、３時間程度のＯ2アッシャーにより開口部６２を形成しても良い。次いで、開口部６２の内部を、例えば、電解めっき法、無電解めっき法により、第２金属膜８ｂ上に、例えば金からなる金属膜６３ａを堆積する。
【００７０】
続いて、レジストからなるレジストパターン６１をレジスト剥離剤で剥離する。次いで、絶縁膜６０のポリイミドすべてを、例えば、ヒドラジン液を用いた３０分程度のウエットエッチング、あるいは、３時間程度のＯ2アッシャーにより除去する。ここで、絶縁膜６０のポリイミドすべてを除去するのではなく、絶縁膜６０の厚さを、例えば、５μｍ程度残しても良い。絶縁膜６０がある程度の厚さを持って残ることにより、電極パッド４上に形成されるバンプ電極の固定を強固とすることができ、また、ポリイミドの持つ応力緩和により、ＬＣＤドライバ用の半導体チップを実装する場合等のダメージを受けるのを防止することもできる。
【００７１】
続いて、縁物層６０下のチタンタングステン膜からなる第１金属膜８ａおよび金膜からなる第２金属膜８ｂを、過酸化水素水に浸すことにより除去することにより、上記金属膜６３ａからなるバンプ電極６３、および、ＵＢＭ膜８が形成され、半導体装置が完成する（図１６）。
【００７２】
本実施の形態では、絶縁膜にポリイミドを用いた半導体装置の製造方法について説明し、ポリイミドを用いた場合の効果についても併せて説明した。さらに、本実施の形態の、他の効果として、前記実施の形態１で示した、絶縁膜にシラノール化合物を用いた半導体装置の製造方法と同様の効果を得ることができる。
【００７３】
（実施の形態３）
本実施の形態は、前記実施の形態２に係る半導体装置において、非感光性ポリイミド系樹脂を用いて絶縁膜６０を形成したが、感光性ポリイミド系樹脂（以下、感光性ポリイミドという）を用いて絶縁膜を形成する一例を示すものである。
【００７４】
図１７〜図１９を用いて、本実施の形態である半導体装置の製造方法について説明する。なお、本実施の形態で示す半導体装置のバンプ電極は、その高さが１５μｍ程度および径が１５μｍ程度となるように、形成される。
【００７５】
なお、前記実施の形態１で示した図３〜５を用いた工程までは、本実施の形態でも同様であるため省略する。
【００７６】
図１７に示すように、半導体基板１１の主面のＣＭＩＳ素子を覆う絶縁膜３上には、例えば、スパッタ法を適用してアルミニウム合金膜などの金属膜からなる最上層配線を形成し、この最上層配線と同一層の金属膜によって電極パッド（電極、パッド）４を形成する。次いで、半導体デバイスの特性を安定化させるために、半導体基板１１に水素アニール処理を施した後、最上層配線を覆うパッシベーション膜５を形成する。パッシベーション膜５は、例えば、プラズマＣＶＤ法で形成される酸化シリコン膜、窒化シリコン膜、ＳＯＧ（Spin On Glass）法により塗布された酸化シリコン膜、スピンコート法により塗布されたポリイミド系樹脂膜、とすることができる。
【００７７】
続いて、レジストをスピンコート法により塗布し、その後、露光、現像によって形成されたレジストからなるパターンをマスクとして、パッシベーション膜５をエッチングすることにより、電極パッド４上に開口部６を形成し、電極パッド４を露出させる。次いで、開口部６の内部を含む半導体基板１１の全面に、例えば、スパッタ法で、チタンタングステン膜（第１金属膜）８ａおよび金膜（第２金属膜）８ｂを堆積する。
【００７８】
続いて、半導体基板１１の全面に感光性ポリイミド溶液を、例えば、スピンコート法により塗布して、例えば、１２０℃程度及び１０分程度の条件で溶媒を蒸発させることにより硬化させ、厚さが１５μｍ程度の感光性ポリイミドからなる絶縁膜７０を形成する。感光性ポリイミドは、その粘度にもよるが、絶縁膜７０の厚さを、例えば、２５μｍ程度まで厚くすることができる。この絶縁膜７０の厚さは、後の工程で形成されることとなるバンプ電極の高さに依存する。したがって、感光性ポリイミドを絶縁膜７０に用いることで、絶縁膜７０の厚さを厚くすることができるので、それに伴ってバンプ電極の高さも高くすることができる。また、感光性ポリイミドは、レジストと比較して、エッチング耐性も良く、また熱硬化処理した状態の選択比が高い。よって、後に形成されるバンプ電極の加工精度および寸法精度を、前記実施の形態１で示した図１０を用いた従来技術のバンプ電極より向上することができる。また、レジストを用いた場合と同様の工程で処理を行うことができる。なお、感光性ポリイミドの溶液として、市販されているものの一例をあげると、日立化成デュポンマイクロシステム株式会社製ＰＬ、ＨＤがある。
【００７９】
次に、図１８に示すように、絶縁膜７０においてバンプ電極が形成される領域を、露光、現像によって、開口部７１を形成する。
【００８０】
続いて、開口部７１の内部を、例えば、電解めっき法、無電解めっき法により、第２金属膜８ｂ上に、例えば金からなる金属膜７２ａを堆積する。次いで、縁物層７０下のＴｉＷ膜からなる第１金属膜８ａおよびＡｕ膜からなる第２金属膜８ｂを、過酸化水素水に浸すことにより除去することにより、上記金属膜７２ａからなるバンプ電極７２、および、ＵＢＭ膜８が形成され、半導体装置が完成する（図１９）。
【００８１】
本実施の形態では、絶縁膜に感光性ポリイミドを用いた半導体装置の製造方法について説明し、感光性ポリイミドを用いた場合の効果についても併せて説明した。さらに、本実施の形態の、他の効果として、前記実施の形態１で示した、絶縁膜にシラノール化合物を用いた半導体装置の製造方法と同様の効果を得ることができる。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、前記実施の形態では、ＬＣＤドライバ用半導体チップに適用した場合について説明したが、ＬＣＤドライバ用半導体チップに限らず、ストレートバンプ電極を形成し、実装基板に面実装する製品にも適用することができる。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１であるＬＣＤドライバ用半導体チップの外観概略図である。
【図２】本発明の実施の形態１における半導体装置を示した断面図である。
【図３】実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】従来技術による半導体装置の製造工程を示した要部概略断面図であり、（ａ）はバンプ電極の形成工程を示した要部概略断面図、（ｂ）は（ａ）に続くバンプ電極の形成工程を示した要部概略断面図、（ｃ）は（ｂ）に続くバンプ電極の形成工程を示した要部概略断面図である。
【図１１】本実施の形態１における半導体装置を実装したＬＣＤの要部平面図である。
【図１２】図１１に示したＬＣＤの要部拡大断面図である。
【図１３】実施の形態２における半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】実施の形態３における半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【００８６】
１  半導体チップ
２、４  電極パッド
３  絶縁膜
５  パッシベーション膜
６、６ｂ  開口部
７  絶縁膜（シラノール化合物膜）
８  ＵＢＭ膜
８ａ  第１金属膜
８ｂ  第２金属膜
９  バンプ電極
９ａ  金属膜
１０  レジストパターン
１０ａ  レジスト膜
１１  半導体基板
１２  素子分離部
１３  ｐ型ウエル
１４  ｎ型ウエル
１５  ゲート絶縁膜
１６  ゲート電極
１７  キャップ絶縁膜
１８  サイドウォールスペーサ
１９  ｎ型半導体領域
２０  ｐ型半導体領域
２１  酸化シリコン膜
２２、２６、３０  コンタクトホール
２３、２７  プラグ
２４、３１  配線
２５  層間絶縁膜
２８  ストッパ絶縁膜
２９  絶縁膜
４０  絶縁膜
４１  電極パッド
４２  パッシベーション膜
４３  開口部
４４ａ  第１金属膜
４４ｂ  第２金属膜
４５  レジスト膜
４６  開口部
４７  バンプ電極
５０  ＬＣＤ
５１  液晶パネル
５１ａ、５１ｂ  ガラス基板
５１ｃ  シール部
５１ｄ  液晶材
５２  半導体チップ
５３  リード
５４  バンプ電極
５５  異方性導電フィルム
５６  フレキシブル基板
５６ａ  基板本体
５６ｂ  配線
５７  プリント基板
６０  絶縁膜
６１ａ  レジスト膜
６１  レジストパターン
６２  開口部
６３  バンプ電極
６３ａ  金属膜
７０  絶縁膜
７１  開口部
７２  バンプ電極
７２ａ  金属膜
Ａ、Ｂ  寸法差
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
【図１】
2005322735.tif 000003
【図２】
2005322735.tif 000004
【図３】
2005322735.tif 000005
【図４】
2005322735.tif 000006
【図５】
2005322735.tif 000007
【図６】
2005322735.tif 000008
【図７】
2005322735.tif 000009
【図８】
2005322735.tif 000010
【図９】
2005322735.tif 000011
【図１０】
2005322735.tif 000012
【図１１】
2005322735.tif 000013
【図１２】
2005322735.tif 000014
【図１３】
2005322735.tif 000015
【図１４】
2005322735.tif 000016
【図１５】
2005322735.tif 000017
【図１６】
2005322735.tif 000018
【図１７】
2005322735.tif 000019
【図１８】
2005322735.tif 000020
【図１９】
2005322735.tif 000021