(57)【要約】【課題】高いドレイン電圧領域において負荷短絡による過電流によって破壊しやすくなることを防止するために、ドレイン電圧が高い領域では通電電流を制限する従来の電流制限回路は回路規模が大きいと言う課題がある。【解決手段】制御電圧に応じて通電電流が制御される出力トランジスタと、これに並列接続された検出トランジスタと、この検出トランジスタに直列接続された検出抵抗と、検出抵抗から得られる電圧の増加に応じて出力トランジスタと検出トランジスタの通電電流を減少させる過電流保護トランジスタとを備え、前記検出抵抗は前記出力トランジスタのドレイン電圧と比例関係に設定されている半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じて第１の端子と第２の端子の間に流れる電流が制御される出力トランジスタと、該出力トランジスタと並列接続されて前記出力トランジスタに印加される制御電圧に応じて通電電流が制御される検出トランジスタと、該検出トランジスタに直列に接続されて前記検出トランジスタに流れる電流を電圧として検出する検出抵抗と、該検出抵抗によって検出された電圧が設定値を超えたときに前記出力トランジスタと検出トランジスタの通電電流を前記電圧の増加に応じて減少させる過電流保護トランジスタとを備えている半導体装置であって、前記検出抵抗は、前記出力トランジスタの第１の端子と第２の端子との間の電位差と比例関係に設定されていることを特徴とする半導体装置。
【請求項２】
前記検出抵抗は、前記第１の端子に接続される半導体領域内に形成され、前記半導体領域に含まれる不純物の伝導型と反対の伝導型の不純物を有する半導体層から形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は、該半導体層と前記半導体領域からなる接合に逆バイアスを印加する事によって前記半導体層が完全に空乏化するように設定されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電位差に関わらず抵抗値が固定している固定抵抗が前記検出抵抗に並列に接続されていることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。    
【請求項５】
前記出力トランジスタは電界効果トランジスタであり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に負荷短絡保護機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、負荷が短絡した時に流れる過電流から半導体装置を保護するために過電流保護機能を有する半導体装置が実用化されている。この過電流保護機能は、負荷短絡等の異常時に、半導体装置に流れる電流を抑えて、半導体装置の消費電力を抑えると共に、半導体装置が破壊しないように保護するものであり、図１０は、特許文献１の構造を簡単化して示したものである。出力ＭＯＳＦＥＴ１０1を駆動するためのゲート電圧が制御端子１０２に印加されると、このゲート電圧はゲート抵抗１０３を介して出力ＭＯＳＦＥＴ１０1と出力電流モニター用の検出ＭＯＳＦＥＴ１０４のゲートに印加され、出力ＭＯＳＦＥＴ１０1に主電流が流れ、検出ＭＯＳＦＥＴ１０４に検出電流が流れる。この検出電流は、主電流の１／１０００〜１／１００００程度の値に設定されている。そして、出力ＭＯＳＦＥＴ１０1に接続されている回路が正常状態にあるときには検出抵抗１０５の検出による検出電圧は過電流保護ＭＯＳＦＥＴ１０６の閾電圧よりも小さく、ＭＯＳＦＥＴ１０６はオフの状態に維持される。図１１は、このような状態における出力ＭＯＳＦＥＴ１０1のドレイン・ソース間の電圧VDSに対する主電流であるドレイン電流IDを示す。
【０００３】
出力ＭＯＳＦＥＴ１０1に接続されている負荷或は負荷回路１１６において負荷短絡等の事故が生じ、出力ＭＯＳＦＥＴ１０1に過大な主電流が流れると、検出ＭＯＳＦＥＴ１０４を流れる電流も増大し、検出抵抗１０５の電圧降下による検出電圧も増大する。そして、検出電圧が過電流保護ＭＯＳＦＥＴ１０６の閾電圧を越えるとＭＯＳＦＥＴ１０６がオンして、出力ＭＯＳＦＥＴ１０１への入力はゲート抵抗１０３と過電流保護ＭＯＳＦＥＴ１０６で分圧されるので、Ａ電位点の電位が大幅に低下する。Ａ電位点の電位が低下すると、出力ＭＯＳＦＥＴ１０1の主電流及び検出ＭＯＳＦＥＴ１０４の電流もゲート電圧の低下に応じて減少し、過電流による出力ＭＯＳＦＥＴ１０1の破壊が防止される。ここでＡ電位点の電位は過電流保護ＭＯＳＦＥＴ１０６のゲートに印加される検出電圧の大きさに応じて低下する。
【０００４】
また、最近では、出力ＭＯＳＦＥＴのドレイン・ソース間の電圧を検出する回路と出力ＭＯＳＦＥＴのゲート・ソース間電圧を調整して所望の制限電流値を変える回路が提案されている。非特許文献１は、図１２に示されるように、これらの回路を5組並列に接続させることにより、5段階の電流制限を実現している。これにより、出力ＭＯＳＦＥＴのドレイン・ソース間電圧を電圧毎に制限電流値を変えることによって、より消費電力を細かく抑えることが出来る。
【０００５】
ここで、図１０に示す出力ＭＯＳＦＥＴ１０１及び検出ＭＯＳＦＥＴ１０４は、図１３及び図１４に示すように、セル構成からなる２重拡散型電界効果トランジスタが一般的に用いられている。図１３は、縦型ＭＯＳＦＥＴの平面図であり、図１４は、図１３中のC−C’線に沿った断面図である。この縦型ＭＯＳＦＥＴは一つのソース電極１０７を中心として周囲がゲート電極１０８に囲まれたユニットセルが複数個形成された構造であり、高濃度のｎ型不純物を有する半導体基板１０９上に低濃度のｎ型不純物を有するエピタキシャル層１１０が形成され、これらをドレイン領域として、エピタキシャル層１１０の中にｐ型不純物を有するベース領域１１１と高濃度のｎ型不純物を有するソース領域からなる２重拡散領域が形成され、ゲート電極１０８、ソース電極１０７及びドレイン電極１１３が各々図のように設けられる。  
また、この２重拡散型電界効果トランジスタは、単位面積当りのオン抵抗を下げる為に年々微細化されており、よりオン抵抗の小さい構造として、図１５及び図１６に示すように、ゲート電極１０８を埋め込むタイプが実用化されている。図１５は、平面図であり、図１６は、図１５中のD−D’ 線に沿った断面図である。
【０００６】
【特許文献１】米国特許第４５５３０８４号明細書（第３頁、第２−３欄、ＦＩＧ．１）
【非特許文献１】“スマートハイサイドパワースイッチ（Smart Highside Power Switch）”、[on line]、平成１５年１０月１日、独国インフィニオンテクノロジーズ社（Infineon Technologies AG）、データシートBTS 6143 D（Data Sheet BTS 6143 D）、ｐ．13、Figure 3a、[平成１６年２月１７日検索]、インターネット〈URL:http://www.infineon.com/cmc upload/documents/014/444/BTS6143D 20030925.pdf〉
【発明の開示】
【発明が解決しようとする課題】
【０００７】
単位面積当りのオン抵抗が低い２重拡散型電界効果トランジスタを用いると出力ＭＯＳＦＥＴのサイズを小さく出来るというメリットがある。  しかしながら、単位面積当りのオン抵抗の低い２重拡散型電界効果トランジスタを用いると、特許文献１で示した半導体装置には次のような問題がある。第１の問題点は、出力ＭＯＳＦＥＴのサイズを小さくした分だけ制限電流を下げないと、負荷短絡時等の異常時の発熱量が増大してしまい、半導体装置が破壊し易くなる一方、制限電流を下げると、大電流を流す高出力用途には使用出来なくなる。
【０００８】
非特許文献１では、この問題を回避する為に、安全動作領域である電圧の低い領域では制限電流を大きくし、安全動作領域外である電圧の高い領域で制限電流を小さくしている。この非特許文献１の構造は、階段毎に電圧検出回路と制限電流を変える回路が必要なため、特許文献１に比べて回路規模が約５倍程大きいという欠点を有している。
【０００９】
本発明の目的は、回路規模が小さく、かつ消費電力を抑えた負荷短絡保護機能を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、制御電圧に応じて第１の端子と第２の端子の間に流れる電流が制御される出力トランジスタと、該出力トランジスタと並列接続されて前記出力トランジスタに印加される制御電圧に応じて通電電流が制御される検出トランジスタと、該検出トランジスタに直列に接続されて前記検出トランジスタに流れる電流を電圧として検出する検出抵抗と、該検出抵抗によって検出された電圧が設定値を超えたときに前記出力トランジスタと検出トランジスタの通電電流を前記電圧の増加に応じて減少させる過電流保護トランジスタとを備えている半導体装置であって、前記検出抵抗は、前記出力トランジスタの第１の端子と第２の端子との間の電位差と比例関係に設定されていることを特徴とする。
【００１１】
前記検出抵抗は、前記第１の端子に接続される半導体領域内に形成され、前記半導体領域に含まれる不純物の伝導型と反対の伝導型の不純物を有する半導体層から形成されることを特徴とする。
【００１２】
前記半導体層は、該半導体層と前記半導体領域からなる接合に逆バイアスを印加する事によって前記半導体層が完全に空乏化するように設定されていることを特徴とする。
【００１３】
前記電位差に関わらず抵抗値が固定している固定抵抗が前記検出抵抗に並列に接続されていることを特徴とする。    
前記出力トランジスタは電界効果トランジスタであり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることを特徴とする。
【発明の効果】
【００１４】
以上のように本発明の半導体装置は、制御電圧に応じて通電電流が制御される出力トランジスタと、これに並列接続された検出トランジスタと、この検出トランジスタに直列接続された検出抵抗と、検出抵抗から得られる電圧の増加に応じて出力トランジスタと検出トランジスタの通電電流を減少させる過電流保護トランジスタとを備え、前記検出抵抗は前記出力トランジスタのドレイン電圧と比例関係に設定されている。このような構成により、ドレイン電圧が高い安全動作領域外において負荷短絡等の異常が生じても、出力トランジスタのドレイン電圧が高くなるほど主電流は低く制限されているので過電流が流れるのを制限し、消費電力をより低減させ、破壊しにくい半導体装置を、小さな回路規模の電流制限回路で実現することができる。
【００１５】
又、この半導体装置は、安全動作領域であるドレイン電圧の低い領域においては制限電流値を大きく保つことが出来るため、高電流用途にも使用することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の第１の実施の形態を示す回路図であり、特許文献１の図１０における固定抵抗値を有する検出抵抗１０５に換えてドレイン電圧に依存して抵抗値が変化する検出抵抗５にしたものである。図１中の出力ＭＯＳＦＥＴ１，検出ＭＯＳＦＥＴ４，検出抵抗５は少なくとも同一半導体基板に形成されており、出力ＭＯＳＦＥＴ１，検出ＭＯＳＦＥＴ４は、図１３及び図１４のセル構成からなる縦型２重拡散型電界効果トランジスタ構造、或はよりオン抵抗の小さい構造として、図１５及び図１６のゲート電極１０７を埋め込む構造を有している。検出抵抗５以外は、従来の構造、製法で形成される。
【００１７】
図１において、半導体装置として、主電流スイッチを構成する出力ＭＯＳＦＥＴ１が設けられており、出力ＭＯＳＦＥＴ１のドレインが第１の端子７に接続され、ソースが第２の端子８に接続されている。そして、検出ＭＯＳＦＥＴ４、検出抵抗５、過電流保護ＭＯＳＦＥＴ６を有する電流制限回路が設けられる。検出ＭＯＳＦＥＴ４は出力ＭＯＳＦＥＴ１と並列に接続されており、ドレインが第１の端子７に接続され、ゲートが出力ＭＯＳＦＥＴ１のゲートとＡ電位点で接続されているとともに、ゲート抵抗３を介して制御端子２に接続され、ソースが検出抵抗５の一方の端子および過電流保護ＭＯＳＦＥＴ６のゲートに接続されている。過電流保護ＭＯＳＦＥＴ６はドレインが検出ＭＯＳＦＥＴ４のゲートと接続され、ソースが第２の端子８に接続されている。また、検出抵抗５の他方の端子も第２の端子８に接続されている。
【００１８】
図２は、図１中の検出抵抗５の平面図であり、図３および図４は、図２のＡ−Ａ’線、Ｂ−Ｂ’線にそれぞれ沿った断面図である。図３において、高濃度のｎ型不純物を有する半導体基板９上には、低濃度のｎ型不純物を有するエピタキシャル層１０が形成され、この半導体基板９とエピタキシャル層１０は、出力ＭＯＳＦＥＴ１のドレイン領域の一部となる。エピタキシャル層１０内には、低濃度のｐ型不純物を有する半導体層１１とｐ型不純物を有するコンタクト層１２ａ、１２ｂが形成され、これらの層とエピタキシャル層１０上には、酸化膜等からなる絶縁膜１３が形成され、コンタクト層１２ａ、１２ｂ上には、コンタクト層１２ａ、１２ｂと電気的に接続されている電極１４ａ、１４ｂが形成される。図示していないが、この電極１４ａ、１４ｂは、夫々出力ＭＯＳＦＥＴ１のソース電極と検出ＭＯＳＦＥＴ４のソース電極につながっている。この半導体層１１とエピタキシャル層１０による接合は、出力ＭＯＳＦＥＴ１のドレイン・ソース間電圧と同じ電圧が印加され、ドレイン電圧を上げていくと、半導体層１１内に空乏層が広がっていき、空乏層部には多数キャリアが存在しないため、抵抗として動作せず、半導体層１１の抵抗値は上昇していく。
【００１９】
図１において、半導体装置の第１の端子７は負荷回路１６を介して電源１７に接続され、第２の端子８は接地される。出力ＭＯＳＦＥＴ1を駆動するためのゲート電圧が制御端子２に印加されると、このゲート電圧はゲート抵抗３を介して出力ＭＯＳＦＥＴ1と検出ＭＯＳＦＥＴ４のゲートに印加され、出力ＭＯＳＦＥＴ1のドレインである第１の端子７とソースである第２の端子７間に主電流が流れ、同時に検出ＭＯＳＦＥＴ４に検出電流が流れる。この検出電流は、主電流の１／１０００〜１／１００００程度の値に設定されている。検出電流は、検出ＭＯＳＦＥＴ４に直列に接続される検出抵抗５を流れて、検出抵抗５に生じる電圧降下から検出電圧が検出される。検出電圧が過電流保護ＭＯＳＦＥＴ６の閾電圧を越えると過電流保護ＭＯＳＦＥＴ６がオンとなって過電流保護ＭＯＳＦＥＴ６のオン抵抗を介して短絡することになり、Ａ電位点のゲート電圧が大幅に低下する。このゲート電圧は過電流保護ＭＯＳＦＥＴ６のゲートに印加される検出電圧の大きさに応じて低下する。Ａ電位点のゲート電圧が低下すると、出力ＭＯＳＦＥＴ1の主電流及び検出ＭＯＳＦＥＴ４の電流もゲート電圧の低下に応じて減少する。
【００２０】
検出抵抗５が備える半導体層１１の不純物濃度分布を図５に示す様に設定すると、検出抵抗５に印加される電圧が１６．５Vで半導体層１１の全体が空乏化され、検出抵抗５の抵抗値は無限大となる。このときのドレイン電圧に対する半導体層１１のシート抵抗は図６に示す値になる。この場合の出力ＭＯＳＦＥＴ１のドレイン・ソース間電圧に対するドレイン電流特性は、図7の様になり、出力ＭＯＳＦＥＴ１のドレイン・ソース間電圧VDSが高くなるとドレイン電流IDが下がっていき、半導体層１１の全体が空乏化される電圧１６．５Vでドレイン電流が流れなくなる。このドレイン電流が流れなくなる電圧は、半導体層１１の不純物濃度や接合深さで変更することが出来るが、負荷駆動電圧以上に設定する必要がある。
【００２１】
本発明の構成は、ドレイン電圧が上がると、流せるドレイン電流が制限されて下がるので、負荷短絡等の異常時の消費電力をより低く下げて半導体装置を破壊しにくくすることが出来る一方、安全動作領域である電圧の低い領域では制限電流を大きくして高電流用途に使用できる半導体装置を、小さな回路規模の電流制限回路で実現することができる効果がある。
【００２２】
次に、図３を参照して第１の実施の形態の半導体装置の検出抵抗の部分の製造方法について説明を行う。始めに、高濃度のｎ型不純物を有する半導体基板９上にエピタキシャル成長で低濃度のｎ型不純物を有するエピタキシャル層１０を形成し、出力ＭＯＳＦＥＴ１のドレイン領域とする。次に、このエピタキシャル層１０の一部領域にイオン注入装置によって１平方センチ当たり１２から１３乗オーダーのボロンをイオン注入し、その後１１００〜１２００℃程度の温度で数時間の熱処理を行って低濃度のｐ型不純物を有する半導体層１１を形成する。同様な方法で、半導体層１１の相対する両端部に接続するようにｐ型不純物を有するコンタクト層１２ａ、１２ｂを形成する。
【００２３】
その後、表面に酸化膜等からなる絶縁膜１３を形成する。コンタクト層１２ａ、１２ｂの中央部の絶縁膜を除去して、アルミからなる電極１４ａ、１４ｂを形成し、出力ＭＯＳＦＥＴ１のドレイン電圧に依存して抵抗値が変化する検出抵抗５を有する半導体装置を得る。
【００２４】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
図８は、本発明の第２の実施の形態を示す回路図であり、第１の実施の形態と同一の構成の部分は同一の符号を用いる。第１の実施の形態と異なるところは、並列に固定抵抗値を有する抵抗１５を検出抵抗５に対して並列接続させる点で、この構成によって、低濃度のｐ型不純物を有する半導体層１１の全体が空乏化される電圧以上にしても、出力ＭＯＳＦＥＴ１のソースと検出ＭＯＳＦＥＴ４のソース間の抵抗値は無限大にならず、固定抵抗値に応じたドレイン電流が流れる。この場合の出力ＭＯＳＦＥＴ１のドレイン・ソース間電圧に対するドレイン電流特性は、図９の様になり、出力ＭＯＳＦＥＴ１のドレイン・ソース間電圧VDSが高くなるとドレイン電流IDが下がっていき、半導体層１１の全体が空乏化される電圧１６．５V以上においても、抵抗１５によって制限されるドレイン電流が流れるので、半導体層１１の全体が空乏化される電圧以上ではドレイン電流を流すことができないという第１の実施の形態の欠点を取り除くことが出来る。
【００２５】
尚、本発明の実施の形態では、トランジスタとしてＭＯＳＦＥＴを例に挙げて説明したが、絶縁ゲートバイポーラトランジスタ等の制御電圧に応じて通電電流が制御されるトランジスタであれば同様な効果が得られるので、ＭＯＳＦＥＴに限定するものではない。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施の形態における負荷短絡保護機能を有する半導体装置の回路構成を示す。
【図２】本発明の第１の実施の形態における負荷短絡保護機能を有する半導体装置の検出抵抗の平面図を示す。
【図３】本発明の第１の実施の形態における負荷短絡保護機能を有する半導体装置の検出抵抗のＡ−Ａ’線に沿った断面図を示す。
【図４】本発明の第１の実施の形態における負荷短絡保護機能を有する半導体装置の検出抵抗のＢ−Ｂ’線に沿った断面図を示す。
【図５】本発明の第１の実施の形態における検出抵抗が備える半導体層に設定された不純物濃度分布を示す。
【図６】本発明の第１の実施の形態における検出抵抗が備える半導体層のドレイン電圧に対するシート抵抗特性を示す。
【図７】本発明の第１の実施の形態における負荷短絡保護機能を有する半導体装置のドレイン・ソース電圧対主電流特性を示す。
【図８】本発明の第２の実施の形態における負荷短絡保護機能を有する半導体装置の回路構成を示す。
【図９】本発明の第２の実施の形態における負荷短絡保護機能を有する半導体装置のドレイン・ソース電圧対主電流特性を示す。
【図１０】従来の負荷短絡保護機能を有する半導体装置の回路構成例を示す。
【図１１】従来の負荷短絡保護機能を有する半導体装置のドレイン・ソース電圧対主電流特性を示す。
【図１２】従来の他の負荷短絡保護機能を有する半導体装置のドレイン・ソース電圧対主電流特性を示す。
【図１３】２重拡散型電界効果トランジスタの平面図を示す。
【図１４】２重拡散型電界効果トランジスタのＣ−Ｃ’線に沿った断面図を示す。
【図１５】ゲート電極埋込型２重拡散型電界効果トランジスタの平面図を示す。
【図１６】ゲート電極埋込型２重拡散型電界効果トランジスタのＤ−Ｄ’線に沿った断面図を示す。
【符号の説明】
【００２７】
１  出力ＭＯＳＦＥＴ
２  制御端子
３  ゲート抵抗
４  検出ＭＯＳＦＥＴ
５  検出抵抗
６  過電流保護ＭＯＳＦＥＴ
７  第１の端子
８  第２の端子
９  半導体基板
１０  エピタキシャル層
１１  半導体層  
１２ａ、１２ｂ  コンタクト層
１３  絶縁膜
１４ａ、１４ｂ  電極
１５  抵抗
１６  負荷回路
１７  電源
【図１】
2005260658.tif 000003
【図２】
2005260658.tif 000004
【図３】
2005260658.tif 000005
【図４】
2005260658.tif 000006
【図５】
2005260658.tif 000007
【図６】
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【図７】
2005260658.tif 000009
【図８】
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【図９】
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【図１０】
2005260658.tif 000012
【図１１】
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【図１２】
2005260658.tif 000014
【図１３】
2005260658.tif 000015
【図１４】
2005260658.tif 000016
【図１５】
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【図１６】
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