(57)【要約】【課題】  部品点数を増大させることなく、遅延時間の設定制御を高精度に行うことができる駆動回路、及びその製造方法、並びに駆動回路を搭載したディジタルアンプを提供する。【解決手段】  駆動回路１は、時定数を設定するための外付けＣＲ回路２，３と、駆動信号生成回路４とを有し、生成された駆動信号によりＭＯＳＦＥＴＭ１，Ｍ２のゲートを駆動する。外付けＣＲ回路２，３は、それぞれ入力信号ＨＩが入力される入力端子７ａ，入力信号ＨＩとは論理レベルが反転した入力信号ＬＩが入力される入力端子７ｂに接続される。駆動信号生成回路４は、低電源電圧の論理回路であるＡＮＤゲート５ａ，５ｂと、高電圧出力回路６ａ，６ｂとからなり、ＡＮＤゲート５ａ，５ｂと高電圧出力回路６ａ，６ｂとがＳＯＩプロセスにて同一チップに形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直列に接続された２つのスイッチング素子を駆動する駆動回路において、
時定数を設定する時定数設定手段と、
１つの基板に設けられ、互いに論理レベルが異なる２つの入力信号から前記時定数設定手段により設定された時定数だけ遅延させた前記スイッチング素子の駆動信号を生成する駆動信号生成手段とを有し、
前記時定数設定手段は前記駆動信号生成手段とは別部品からなる
ことを特徴とする駆動回路。
【請求項２】
前記駆動信号生成手段は、低電圧の論理回路部と高電圧の駆動信号生成部とを有し、該論理回路部と該駆動信号生成部とは絶縁膜上のシリコン層の素子分離酸化膜により互いに分離されて形成される
ことを特徴とする請求項１記載の駆動回路。
【請求項３】
前記スイッチング素子は、ディジタルアンプ用ＭＯＳＦＥＴである
ことを特徴とする請求項１記載の駆動回路。
【請求項４】
前記時定数設定手段は、前記２つの入力信号に対して個別に時定数を設定する
ことを特徴とする請求項１記載の駆動回路。
【請求項５】
前記時定数設定手段は、抵抗とコンデンサとが直列に接続されたものである
ことを特徴とする請求項１記載の駆動回路。
【請求項６】
直列に接続された２つのスイッチング素子と、
前記スイッチング素子を駆動する駆動回路とを備え、
前記駆動回路は、時定数を設定する時定数設定手段と、１つの基板に設けられ、互いに論理レベルが異なる２つの入力信号から前記時定数設定手段により設定された時定数だけ遅延させた前記スイッチング素子の駆動信号を生成する駆動信号生成手段とを有し、
前記時定数設定手段は前記駆動信号生成手段とは別部品からなる
ことを特徴とするディジタルアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続された２つのスイッチング素子を駆動するための駆動回路及びこの駆動回路とこれにより駆動されるスイッチング素子とを有するディジタルアンプに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子が２つ直列に接続されてなる回路は様々な用途に使用される。例えば、Ｄ級アンプは、ＭＯＳＦＥＴのスイッチング動作を利用して信号を増幅するアンプであり、電力効率が８０％以上と高いため、近年、携帯型のオーディオ機器、又は業務用アンプなどに利用されている。
【０００３】
この場合、出力側の２つのＭＯＳＦＥＴ（＋側ＭＯＳＦＥＴと−側ＭＯＳＦＥＴ）を駆動させる際に、両方が同時にＯＮにならない（短絡故障しない）よう、スイッチングの時間をずらす必要がある。すなわち、パワーＭＯＳＦＥＴを２つ直列に接続して使用する回路において、２個のＦＥＴが同時に導通もしくは半導通する期間があると、２つのＦＥＴを貫通して電流が流れ、ＦＥＴの熱破壊及び電力効率の低下等の問題を引き起こす。このため、このような回路では、各ＦＥＴの導通状態を反転させる際に、両方のＦＥＴが導通しない時間（以下、これをデッドタイムという。）を設け、この問題を防いでいる。
【０００４】
従来、個別部品で構成した外付け回路のデッドタイム生成回路が下記特許文献１に記載されている。図５は下記特許文献１に記載のデッドタイム生成回路、図６は、その動作を示すタイミングチャートである。
【０００５】
図５に示すように、特許文献１に記載のデッドタイム生成回路１００は、信号入力端子１０１を介して外部からの信号を受ける、抵抗１０３及びコンデンサ１０４からなる積分回路１０２と、直列に接続された抵抗１０６，１０７，１０８からなる基準電圧部１０５と、積分回路１０２、及び抵抗１０６と抵抗１０７との接続点ｘに接続されたオペアンプ１０９と、積分回路１０２、及び抵抗１０７と抵抗１０８との接続点ｙに接続されたオペアンプ１１０とを有する。接続点ｘは、オペアンプ１０９の反転入力端子に接続され、接続点ｙは、オペアンプ１１０の反転入力端子に接続されている。
【０００６】
このデッドタイム生成回路１００においては、信号入力端子に図６（Ａ）に示すパルス波形が入力されると、積分回路１０２は図６（Ｂ）に示す立ち上がり及び立下りが同一の時定数となるパルス波形を出力する。オペアンプ１０９，１１０は、図６（Ｂ）に示すパルス波形と基準電圧部１０５の接続点ｘ，ｙにおける電圧とを比較し、それぞれその出力端子１１１，１１２から図６（Ｃ），（Ｄ）に示すパルス波形を出力することで、２つのＦＥＴが同時に非導通となる期間であるデッドタイムｔｄを付与した信号を生成している。
【０００７】
また、下記特許文献２には、インバータのオン・オフ時に出力回路に貫通電流が流れることを防止したトランステートインバータ回路が開示されている。図７は、特許文献２に記載のトランステートインバータ回路を示す回路図である。
【０００８】
図７に示すように、特許文献２に記載のトランステートインバータ回路２０１は、パルス信号入力端子２０１と、ＨＩＺモード（出力フローティング状態）設定入力端子２０２とを有する。ＨＩＺモード設定入力端子２０２がＬＯの時、インバータ回路動作を行い、ＨＩＺモード設定入力端子２０２がＨＩの時、ＨＩＺモード、すなわち、出力端子Ｙはフローティング状態となる。
【０００９】
ＨＩＺモード設定入力端子２０２がＬＯの時、パルス信号入力端子２０１に印加された入力信号パルスは、インバータ２０３、ＮＡＮＤ回路２０５、インバータ２０６、インバータ２１４およびＮＡＮＤ回路２０７を介して、第１出力回路２１２の入力トランジスタＴＲ１の入力部である端子Ｔ３に導出される。
【００１０】
パルス入力端子２０１に印加された入力信号パルスは、ＮＡＮＤ回路２０８、インバータ２０９、インバータ２１５、ＮＡＮＤ回路２１０及びインバータ２１１を介して、第２出力回路２１３のトランジスタＴＲ４の入力部である端子Ｔ６に導出され、第１出力回路２１２および第２出力回路２１３の共通の出力端子であるＹ端子に反転したパルス信号として出力される。この時、パルス入力端子２０１のパルス信号と、インバータ２０６の出力部の端子Ｔ１およびインバータ２０９の出力部の端子Ｔ４に表れるパルスとは同期している。
【００１１】
一方、インバータ２１４の出力部の端子Ｔ２において、その入力部の端子Ｔ１に対して遅延時間が発生する。ここでＮＡＮＤ回路２０７の２つの入力部にはインバータ２１４の入力部と出力部の２つの同じ極性のパルスを印加させるために、インバータ２１４は偶数段で構成している。こうしてＮＡＮＤ回路２０７の出力、即ち第１出力回路２１２の入力部の端子Ｔ３においては、パルス入力端子２０１に対して立ち下がり時ｄ２の遅延時間が生ずる。また、インバータ回路２１５の入力部の端子Ｔ４と出力部の端子Ｔ５との間には遅延時間が発生する。ＮＡＮＤ回路２１０の２つの入力部には同じ極性のパルスを印加するため、インバータ２１５もインバータ２１４と同様に偶数段で構成している。従って、インバータ２１１の出力、即ち第２出力回路２１３の入力部である端子Ｔ６においてはパルス信号入力端子２０１に対して立ち上がり時ｄ１の遅延時間が生ずる。
【００１２】
こうしてＨＩ側の第１出力回路１２とＬＯ側の第２出力回路２１３の入力部では、端子Ｔ３、端子Ｔ６の間でｄ１、ｄ２の遅延時間が得られる。この遅延時間ｄ１によりＨＩ側の第１出力回路２１２が先にオフしてから、ＬＯ側の第２出力回路２１３がオンする。さらに遅延時間ｄ２によりＬＯ側の第２出力回路２１３がオフしてから、ＨＩの第２出力回路２１３がオンする。この遅延時間によって第１出力回路２１２および第２出力回路２１３が接続される出力端子においてパルス信号がＨＩからＬＯ、ＬＯからＨＩに切り換わる瞬間に発生する貫通電流の発生を防止することができる。
【特許文献１】特開昭６１−２１８３７２号公報
【特許文献２】特開平１１−３４０１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、デッドタイムの設定は、ＭＯＳＦＥＴの貫通電流を低減することと、及び音質を向上させることという、相反する特性に大きく影響する。このため、２つのＭＯＳＦＥＴを駆動させる回路においては、デッドタイムを高精度に設定し、制御することが必要である。このデッドタイムの設定制御のためには、部品のばらつきに対する配慮も重要であり、ばらつきを減らすためにも、構成部品数は少ないことが望ましい。
【００１４】
これに対して、上述の特許文献１に記載のデッドタイム生成回路においては、デッドタイム生成回路が個別部品の外付けであるため、部品点数が増加し、個々の部品のばらつきや温度変化への配慮等が必要になり、回路が複雑になってしまう。さらに、オペアンプ１０９，１１０自体の遅延ばらつきと無関係に、外付け遅延回路の素子のばらつきを考慮しなければならず、設計作業が煩雑になるという問題点がある。
【００１５】
また、特許文献２に記載のトライステートインバータ回路は、デッドタイム生成回路と高耐電圧出力回路を１チップＩＣ内にて形成している。この場合、回路は同一プロセスで製造されなければならないが、低耐電圧プロセスで製造した場合には出力段の耐圧が上げられない一方で、高耐電圧プロセスで製造した場合には、前段の論理回路の動作速度が上げられない。さらに、遅延素子をＩＣ内部に製造すると、ばらつきが大きくデッドタイムを高精度に設定することができないというという問題点がある。
【００１６】
本発明は、このような従来の実情に鑑みて提案されたものであり、部品点数を増大させることなく、遅延時間の設定制御を高精度に行うことができる駆動回路及びこの駆動回路を搭載したディジタルアンプを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した目的を達成するために、本発明に係る駆動回路は、直列に接続された２つのスイッチング素子を駆動する駆動回路において、時定数を設定する時定数設定手段と、１つの基板に設けられ、互いに論理レベルが異なる２つの入力信号から前記時定数設定手段により設定された時定数だけ遅延させた前記スイッチング素子の駆動信号を生成する駆動信号生成手段とを有し、前記時定数設定手段は前記駆動信号生成手段とは別部品からなることを特徴とする。
【００１８】
本発明においては、互いに論理レベルが異なる２系統の信号を時定数によって定まる遅延時間だけ遅延させた駆動信号を生成する駆動信号生成手段を１つの基板に形成されたものとし、時定数設定手段を駆動信号生成手段とは別部品とすることで、時定数設定手段の高精度の部品選択を可能とし、デッドタイムとなる遅延時間を精度よく設定することができる。
【００１９】
また、前記駆動信号生成手段は、低電圧の論理回路部と高電圧の駆動信号生成部とを有し、該論理回路部と該駆動信号生成部とは絶縁膜上のシリコン層の素子分離酸化膜により互いに分離されて形成されたものとすることができ、駆動信号生成部と共に論理回路部を１つの基板にて生成することにより、２系統の信号に対してばらつきなどを含めた特性がそろった論理回路部を得ることができると共にその特性は後段の駆動信号生成部と同じ傾向となることから、遅延時間決定の際、後段の駆動信号生成部のばらつきを含めた調整が可能となる。更に、低電圧回路部である論理回路と高電圧回路部である駆動信号生成部とが相互に影響を受けることなく、また、ＳＯＩプロセスにより低電圧動作、低消費電力化、及び高速動作を図ることができる。
【００２０】
更に、前記スイッチング素子は、ディジタルアンプ用ＭＯＳＦＥＴとすることができ、このように高精度にデッドタイムを制御可能な駆動回路を例えばオーディオ用Ｄ級アンプに使用すれば、歪等をなくして音質改善を図ることができる。
【００２１】
更にまた、前記時定数設定手段は、前記２つの入力信号に対して個別に時定数を設定するものとすることができ、２系統の信号に対して個別にデッドタイムを設定制御することができる。
【００２２】
また、前記時定数設定手段は、抵抗とコンデンサとが直列に接続されたものとすることができ、このことにより、極めて高精度に時定数を設定することができる。
【００２３】
本発明のディジタルアンプは、直列に接続された２つのスイッチング素子と、前記スイッチング素子を駆動する駆動回路とを備え、前記駆動回路は、時定数を設定する時定数設定手段と、１つの基板に設けられ、互いに論理レベルが異なる２つの入力信号から前記時定数設定手段により設定された時定数だけ遅延させた前記スイッチング素子の駆動信号を生成する駆動信号生成手段とを有し、前記時定数設定手段は前記駆動信号生成手段とは別部品からなることを特徴とする。
【００２４】
本発明においては、駆動回路がデッドタイムを極めて高精度に設定制御することが可能であるため、例えばオーディオ用途とすれば歪などをなくして音質を向上させることができる。
【発明の効果】
【００２５】
本発明に係る駆動回路によれば、互いに論理レベルが異なる２系統の信号を時定数によって定まる遅延時間だけ遅延させた駆動信号生成手段を１つの基板に形成することで、駆動信号生成手段を構成する素子間のばらつき傾向を一致させることができると共に、時定数設定手段を駆動信号生成手段とは別部品とすることで、高精度の部品選択を可能とし、これらのことにより遅延時間を精度よく設定することができる。
【００２６】
また、本発明に係るディジタルアンプによれば、デットタイムとなる遅延時間を正確に設定可能な駆動回路によりスイッチング素子を駆動させることで、例えばオーディオ用に使用すれば除去した高品質のディジタルアンプを提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、例えば、Ｄ級オーディオアンプなどに使用されるパワーＭＯＳＦＥＴの駆動回路に適用したものである。
【００２８】
本実施の形態における駆動回路は、２系統の遅延回路を、駆動信号を出力する駆動信号生成回路と共に１つのＩＣに内蔵することで、これらの回路を構成する素子を特性が揃ったものとすると共に、遅延回路の遅延時間（デッドタイム）を決定する時定数を設定するための時定数設定手段を、外付けの別部品とする。このように時定数設定手段を外付け部品とし、遅延回路とは別部材とすることにより、高精度の部品を選択することができる。すなわち、１チップに時定数設定手段以外の素子を作り込むことにより、製造時、及びその他の要因で生じる素子間のばらつきを一致させ、かつ時定数設定手段のみは高性能の別部材とすることにより、２つのＦＥＴがＯＮするタイミングを個別にかつ精度よく設定し、貫通電流を最小限にしながら、相反する特性である歪特性を改善するものである。
【００２９】
図１は、本発明の実施の形態における駆動回路を示す回路図である。図１に示すように、本実施の形態における駆動回路１は、負荷部８としての例えばスピーカやモータなどの駆動部に接続して駆動するものであり、２つのスイッチング素子としてのパワーＭＯＳＦＥＴＭ１，Ｍ２を駆動するプリドライバＩＣである。この駆動回路１は、時定数を設定するための外付けＣＲ回路２，３と、駆動信号生成手段としての駆動信号生成回路４とを有し、駆動回路１とＭＯＳＦＥＴＭ１，Ｍ２とにより例えばＤ級アンプなどが構成され、駆動回路１により生成された駆動信号によりＭＯＳＦＥＴＭ１，Ｍ２のゲートを駆動する。
【００３０】
外付けＣＲ回路２は、入力信号ＨＩが入力される入力端子７ａに接続され、抵抗Ｒ１とコンデンサＣ１とが直列に接続された積分回路である。外付けＣＲ回路３は、入力信号ＨＩと論理レベルが反転した入力信号ＬＩが入力される入力端子７ｂに接続され、抵抗Ｒ２とコンデンサＣ２とが直列に接続された積分回路である。
【００３１】
駆動信号生成回路４は、遅延回路としてのＡＮＤゲート５ａ，５ｂと、高電圧の駆動信号を出力する駆動信号生成部としての高圧駆動回路６ａ，６ｂとからなり、２つのパワーＭＯＳＦＥＴのゲートを駆動するための駆動信号を生成する。遅延回路であるＡＮＤゲート５ａ，５ｂは、低電源電圧の論理回路であり、上述のＣＲ回路２，３は、この遅延回路に対して時定数を設定するための時定数設定手段である。
【００３２】
ＡＮＤゲート５ａの一方の入力端子は、抵抗Ｒ１とコンデンサＣ１との接続点と接続され、外付けＣＲ回路２からの出力信号が入力される。また、ＡＮＤゲート５ａの他方の入力端子には入力端子７ａを介して入力信号ＨＩが入力される。また、ＡＮＤゲート５ｂの一方の入力端子には、入力端子７ｂを介して入力信号ＬＩが入力される。また、ＡＮＤゲート５ｂの他方の入力端子は、抵抗Ｒ２とコンデンサＣ２との接続点と接続され、外付けＣＲ回路３の出力信号が入力される。
【００３３】
高圧駆動回路６ａ，６ｂは、それぞれＡＮＤゲート５ａ，５ｂの出力信号を増幅して駆動信号Ｈｏｕｔ，Ｌｏｕｔを出力する。この駆動信号生成回路４は、後述するように、ＡＮＤゲート５ａ，５ｂと高電圧出力回路６ａ，６ｂとが例えばＳＯＩプロセスにて素子分離酸化膜を介して同一ＩＣチップに形成される。
【００３４】
図２は、本実施の形態における駆動回路におけるタイミングチャートである。図２（Ａ），図２（Ｂ）に示すように、入力信号ＨＩ，ＬＩは、互いに反転した論理レベルのパルス信号である。そして、ＡＮＤゲート５ａに入力信号ＨＩと、この入力信号ＨＩの外付けＣＲ回路２からの出力とが入力され、入力信号ＨＩの立ち上がり時間がＣＲ回路２の時定数で決定される時間ｄｔだけ遅延された信号ＨＩ２が出力される。また、ＡＮＤゲート５ｂに入力信号ＬＩと、この入力信号ＬＩの外付けＣＲ回路３からの出力とが入力され、入力信号ＬＩの立ち上がり時間がＣＲ回路３の時定数で決定される時間ｄｔだけ遅延された信号ＬＩ２が出力される。こうしてデッドタイムｄｔが付加された信号ＨＩ２，ＬＩ２から、高電圧出力回路６ａ，６ｂによりそれぞれ増幅された駆動信号Ｈｏｕｔ，Ｌｏｕｔが出力される。この駆動信号Ｈｏｕｔ，Ｌｏｕｔは、一方の信号の立ち下がりから他方の信号の立ち上がりまでに遅延時間としてデッドタイムｄｔが付加された信号となっている。これらの出力信号Ｈｏｕｔ，ＬｏｕｔにてＭＯＳＦＥＴのゲートを制御することで、２つのＭＯＳＦＥＴ間を貫通して電流が流れることを防止することができる。
【００３５】
ここで、上述したように、駆動信号生成回路４の出力である駆動信号Ｈｏｕｔ，Ｌｏｕｔが共にＬｏｗになってしまう時間（デッドタイム）の設定制御に影響する要因としては、ＩＣの内部素子のばらつき及び温度変化などに起因する２系統の伝播時間の遅れの差がある。このような要因に対し、本実施の形態における駆動信号生成回路４は、２系統の信号を個別に制御するための素子を同一ＩＣチップ上に形成するため、極めてばらつきの傾向が似たものとすることができ、２系統の信号の伝播遅延時間の差を小さくすることができる。
【００３６】
すなわち、駆動信号生成回路４は、２つのＭＯＳＦＥＴを駆動するための２つの駆動信号を生成するために、２系統の入力信号ＨＩ、ＬＩからそれぞれ駆動信号Ｈｏｕｔ，Ｌｏｕｔを生成するため、２つのＡＮＤゲート５ａ，５ｂを１つの基板に形成している。このように、１つの基板に２つのＡＮＤゲート５ａ，５ｂを形成することにより、これらの素子間のばらつきを一致させることができる。更に、この駆動信号生成回路４は、上述のごとく、高電圧出力回路６ａ，６ｂを有しており、同じく同一基板に形成されてなる。したがって、これらすべての素子間のばらつき、特性を一致させることができ、遅延時間を設定制御を正確に行うことができる。
【００３７】
一方で、遅延時間を決定するためのＣＲ回路２，３における抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２を、同じく同一ＩＣチップに形成すると、その抵抗の大きさ及び容量の大きさの絶対値のばらつきが大きくなってしまう。これに対して、本実施の形態における時定数設定のためのＣＲ回路２，３は、駆動信号生成回路４とは別の外付け部品とすることにより、高精度の部品を選択、入手して使用することができ時定数を正確に設定することができる。また、入力信号ＨＩ及び入力信号ＬＩに対して時定数を設定するためのＣＲ回路２，３を独立して設けることにより、各入力信号ＨＩ，ＬＩに対して個別に時定数を設定することができ、更に正確に遅延時間の調整をすることができる。
【００３８】
次に、この駆動回路について更に詳細に説明する。駆動回路１は、ＣＲ回路２，３は外付けとするが、それ以外の部分は同一の基板に形成される。図３は、本実施の形態における駆動回路の一部を示す模式図である。図３に示すように、駆動回路は、接地されたシリコン基板２１上のシリコン酸化膜２２及びシリコン基板２３からなるＳＯＩ（silicon on insulator）構造の基板に、素子分離酸化膜２４により、低圧論理回路部１１と、高電圧出力回路１２とが分離されて形成される。素子分離酸化膜２４に囲まれた領域には、各素子を分離するためにＬＯＣＯＳ（LOCal Oxidation of silicon）法などによりフィールド酸化膜２５が形成され、このフィールド酸化膜２５に囲まれた領域には、ソース・ドレイン領域２６やゲート２７が形成された論理回路部１１，高電圧出力回路１２が形成される。このように、論理回路部１１と高電圧出力回路１２とは絶縁酸化膜２４により完全に分離されることで相互に影響を受けにくく、遅延時間を高精度に設定制御することができる。また、ＭＯＳトランジスタを絶縁膜２２上の単結晶シリコン基板などのシリコン層に形成することにより、半導体素子の低電圧動作、低消費電力化、及び高速動作が可能となる。
【００３９】
なお、図４に示すように、シリコン基板４１上にウェル４２を形成して低圧論理回路部３１と高圧論理回路部３２とＰＮ接合の逆バイアスで分離する接合分離により分離する構造とすると、浮遊容量による結合を生じ、一定時間以上負電圧が印加されるとＰＮ接合が導通して素子が破壊に至る場合がある。従って、必要に応じて、図３に示すようなＳＯＩプロセスによる素子分離構造とすることで、各ブロックが相互に影響を受けないようにし、負電圧印加時にも破壊に至らないＩＣを提供することができる。
【００４０】
本実施の形態においては、時定数設定のためのＣＲ回路のみを外付け部品とすることで、構成部品点数を減らしつつ、高精度のデッドタイムを付与した高耐圧のＭＯＳＦＥＴ駆動回路を１チップＩＣにて提供することができる。このことにより、精度が高いデッドタイム制御を可能とし、貫通電流の抑制によるＦＥＴの破壊対策を図ると共に消費電力を低減することができる。
【００４１】
すなわち、ＳＩＯプロセスなどを使用した１チップのＩＣにて駆動信号生成回路４を形成することにより、各素子のばらつきの傾向を一致させると共に、外付け部品とするＣＲ回路において抵抗及び容量のばらつきが小さい部品を入手することができ、極めて高精度な駆動信号を生成することができ、Ｄ級アンプに使用する場合には歪等をなくして音質を改善することができる。また、上述の特許文献１及び特許文献２に記載の回路はいずれも、２系統の信号を個別に制御することができないのに対し、本実施の形態における駆動回路は、論理レベルが反転した２つの入力信号に対して個別に時定数を設定するためのＣＲ回路を設け、後段の駆動信号生成回路４においても２系統の駆動信号Ｈｏｕｔ，Ｌｏｕｔを個別に生成するため、特にＤ級オーディオアンプ用途などに必要な微妙なタイミング制御を行うことができる。
【００４２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態においては、時定数を設定する時定数設定手段を抵抗及びコンデンサからなるＣＲ回路として説明したが、その用途に応じて必要な精度が得られる時定数設定手段を選択すればよく、例えば偶数段で構成されたインバーダなどをＣＲ回路の代わりに使用し、入力信号に対して所定時間遅延させた信号を生成し、ＡＮＤゲートに入力するようにしてもよい。また、論理回路としては、ＡＮＤゲートに限らず、ＯＲゲートなどのその他の論理回路を適用したものであってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態における駆動回路を示す回路図である。
【図２】本発明の実施の形態の駆動回路におけるタイミングチャートを示す図である。
【図３】本実施の形態における駆動回路をＳＯＩ構造とした場合の一例を示す模式図である。
【図４】接合分離プロセスにより生成される駆動回路の一例を示す模式図である。
【図５】特許文献１に記載のデッドタイム生成回路を示す回路図である。
【図６】図５に示すデッドタイム生成回路におけるタイミングチャートである。
【図７】特許文献２に記載のトランステートインバータ回路を示す回路図である。
【符号の説明】
【００４４】
１  駆動回路  ２，３  ＣＲ回路４  駆動信号生成回路  ５ａ，５ｂ  ＡＮＤゲート６ａ，６ｂ  高電圧出力回路  ７ａ，７ｂ  入力端子  ８  負荷部  Ｍ１，Ｍ２  ＭＯＳＦＥＴＭ  Ｒ１，Ｒ２  抵抗  Ｃ１，Ｃ２  コンデンサ
【図１】
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【図２】
2005260773.tif 000004
【図３】
2005260773.tif 000005
【図４】
2005260773.tif 000006
【図５】
2005260773.tif 000007
【図６】
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【図７】
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