(57)【要約】【課題】  テスト用に設けられるパッケージの外部端子を最小限に抑えつつ、テスト時間を短縮化する。【解決手段】  マルチチップパッケージ１は、テスト対象となる内部セルを含む集積回路ＩＣ１、ＩＣ２を有し、ＩＣ１は、テスト用外部端子８Ａに接続された内部入力端子７Ａ、これに接続された分離多重回路５、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路３を有する。ＩＣ２は、分離多重回路５にＩＣ１の内部端子７Ｂを介して接続された内部端子７Ｃ、及びこれに接続されたスキャン制御回路１３を有する。分離多重回路５には、テスト用外部端子８ＡからＩＣ１及びＩＣ２用のスキャンパステスト信号が多重化された外部入力信号が入力され、これを分離してスキャン制御回路３、１３に供給し、各スキャン制御回路３、１３からScanout信号を受け取り、これを多重化して外部端子８Ａを介して出力する。【選択図】  図１
2005283206.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積回路を搭載した半導体装置において、
外部端子と、
テスト対象となる２以上の集積回路と、
前記外部端子から外部入力信号を受け取り、該外部入力信号を前記２以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該２以上の集積回路のそれぞれに出力する信号変換回路とを有する
ことを特徴とする半導体装置。
【請求項２】
前記信号変換回路は、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１及び第２の集積回路をテストするためのそれぞれ第１及び第２のテスト信号を制御するそれぞれ第１及び第２のテスト信号制御回路を有し、
前記信号変換回路は、前記外部入力信号を前記第１及び第２のテスト信号に変換しそれぞれ前記第１及び第２のテスト信号制御回路に出力する
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記外部入力信号は、第１の集積回路及び第２の集積回路をテストするためのそれぞれ第１及び第２のテスト信号が多重化されたものであって、
前記信号変換回路は、前記外部入力信号を前記第１及び第２のテスト信号に分離する分離手段と、各集積回路からのテスト結果を示す信号を多重化する多重化手段とを有する
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
複数の集積回路を搭載してなる半導体装置のテスト方法において、
外部端子を介して外部入力信号を受け取り、該外部入力信号をテスト対象となる２以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該２以上の集積回路のそれぞれに出力し、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力する
ことを特徴とする半導体装置のテスト方法。
【請求項６】
前記外部入力信号は、第１の集積回路及び第２の集積回路をテストするためのそれぞれ第１及び第２のテスト信号が多重化されたものであって、
前記信号変換工程は、前記外部入力信号を前記第１及び第２のテスト信号に分離する分離工程と、各集積回路からのテスト結果を示す信号を多重化する多重化工程とを有する
ことを特徴とする請求項５記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の集積回路を搭載した例えばマルチチップパッケージなどの半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、複数の集積回路（integrated circuit：ＩＣ）を搭載したハイブリッド集積回路を１パッケージ内に搭載したマルチチップパッケージ又はマルチチップモジュールＭＣＭの使用が普及している。このマルチチップパッケージは、複数のチップを積層してなるスタック構造や、平面に配置した構造など、様々構成をとるため、マルチチップモジュールに対して容易且つ低価格でテスト手法を取り入れるスキャンパス設計方法が求められている。
【０００３】
スャンパステスト方法とは、ＩＣの本来の機能を構成しているフリップフロップ（ＦＦ）等の順序回路を縦続接続してシフトレジスタを構成可能に設計しておいて、テスト時に前記シフトレジスタにテストパターンをシリアルに入力（スキャンイン）して取り込ませ（セット）、所望の組合せ論理回路にシフトレジスタに取り込んだテストデータを入力し、その後前記論理回路の出力データ信号をシフトレジスタに取り込んでシフトして外部へ取り出せる（スキャンアウト）ようにしたテスト容易化設計技術である。すなわち、回路の制御性、観測性を高めるため、回路内部のフリップフロップ、ラッチなどの順序セルにおいて外部入力端子を制御点、外部出力端子を観測点として利用する技術であり、このスキャンパステスト方式には、テストモード時に、全ての順序セルを組み合わせ回路に展開するフル・スキャン方式と、よりテストパターンを生成しやすい順序回路に変換するパーシャル・スキャン方式とがあり、いずれにおいてもテスト対象となる回路をスキャン専用セルに置きかえ、スキャン専用端子及びシフトレジスタ構造を追加することで実現することができる（たとえば下記非特許文献１など）。
【０００４】
次に、従来のマルチチップパッケージのスキャンパステスト方法について説明する。図９は、従来のマルチチップパッケージを示す模式図である（以下、従来例１という。）。図９に示すように、マルチチップパッケージ１０１には、複数のチップ、本例では、集積回路ＩＣ１１、集積回路ＩＣ１２などが搭載され、各集積回路ＩＣ１１、集積回路ＩＣ１２には、複数のＩ／Ｏバッファ回路１０２ａ〜１０２ｄ、１０３ａ〜１０３ｄが設けられ、このＩ／Ｏバッファ回路１０２ａ〜１０２ｄ、１０３ａ〜１０３ｄにそれぞれ接続される複数の内部端子１０４、１０５がパッケージ外部端子１０６、１０７とそれぞれ接続されている。
【０００５】
また、集積回路ＩＣ１１、集積回路ＩＣ１２は、内部セル１０８、１０９を有し、それぞれスキャンパステストの際のスキャンパステスト信号を制御するスキャン制御回路１１０、１１１を有している。このスキャン制御回路１１０、１１１により、それぞれ内部セル１１０、１１１におけるフリップフロップ（ＦＦ）を外部端子１０６Ａから直接制御及び観測することができる。すなわち、スキャン制御回路１１０、１１１は、各ＦＦに所定の状態を設定することができ、各ＦＦの状態はこのスキャン制御回路１１０、１１１のScanout端子を介して出力される。これを観測することにより、テストモード時において、内部セル１１０、１１１において、それぞれ順序セルが置き換えられたスキャン専用セル１１２、１１３のテストを行うことができる。
【０００６】
このため、複数のパッケージ外部端子１０６、１０７のうち、４つのパッケージ外部端子が、集積回路ＩＣ１にテスト信号を入出力するテスト用パッケージ外部端子１０６Ａ、１０６Ｂとなっており、これらに接続された内部端子１０７Ａ、１０７Ｂを介してスキャンパステスト信号であるScanCLK信号、Scanin信号、Scanmode信号をスキャン制御回路１１０、１１１入力する。スキャン制御回路１１０、１１１は、これらのスキャンパステスト信号を被テスト回路となる内部セル１０８、１０９に入力する。なお、図には簡単のため、内部セル１０８、１０９をテストする際に使用するＦＦチェーン１１２、１１３のみを示す。そして、スキャン制御回路１１０、１１１が、被テスト回路からスキャンパステスト結果としてのScanout信号を受け取り、外部端子１０６Ａ、１０６Ｂを介して出力されるこのScanout信号などを観測することで内部セル１０８、１０９のテストを行うことができる。
【０００７】
集積回路ＩＣ１１のテスト用パッケージ外部端子１０６Ａは、Scanout端子１０６ｄ、Scanmode端子１０６ｃ、ScanCLK端子１０６ａ１、及びScanin端子１０６ｂからなり、集積回路ＩＣ１２にテスト信号を入力するテスト用パッケージ外部端子１０６Ｂは、Scanout端子１０６ｇ、Scanmode端子１０６ｆ、ScanCLK端子１０６ａ２、及びScanin端子１０６ｅからなる。
【０００８】
これらのテスト用外部端子１０６Ａ、１０６Ｂと、集積回路ＩＣ１１、集積回路ＩＣ１２の内部端子１０７Ａ、１０７Ｂとがそれぞれ接続され、上記フリップフロップにスキャンパステスト信号が入力されることによってＦＦチェーン１１２、１１３のシフト動作が行われ、スキャンパステストを行うことができる。
【０００９】
図１０は、図９に示す従来のマルチチップモジュールのスキャンパステストを行うためのスキャンパステスト信号を示すタイミングチャートである。図１０（Ａ）〜図１０（Ｇ）に示す各信号ａ〜ｇは以下の入力を示す。
【００１０】
ａ：集積回路ＩＣ１、集積回路ＩＣ２のScanCLK端子１０６ａ１、１０６ｂ２の入力信号
ｂ：集積回路ＩＣ１のScanin端子１０６ｂの入力信号
ｃ：集積回路ＩＣ１のScanmode端子１０６ｃの入力信号
ｄ：集積回路ＩＣ１のScanout端子１０６ｄの出力信号
ｅ：集積回路ＩＣ２のScanin端子１０６ｅの入力信号
ｆ：集積回路ＩＣ２のScanmode端子１０６ｆの入力信号
ｇ：集積回路ＩＣ２のScanout端子１０６ｄの出力信号
【００１１】
パッケージ１０１をテストする場合には、集積回路ＩＣ１１、集積回路ＩＣ１２には、それぞれテスト用端子１０６Ａ、１０６Ｂから、内部端子１０７Ａ、１０７Ｂを介してテスト用信号が入力され、集積回路ＩＣ１１、集積回路ＩＣ１２のスキャン制御回路１１０、１１１を介してそれぞれ内部セル１０８、１０９のテストが実行される。
【００１２】
しかしながら、複数のチップまたはモジュールを搭載したマルチチップパッケージでスキャンパステストを行う方法として、図９に示す従来のテスト方式（以下、従来例１という。）のように各チップ（集積回路ＩＣ１１、集積回路ＩＣ１２）のスキャン専用端子をパッケージの外部端子１０６Ａ、１０６Ｂとして設け、それぞれのチップのスキャンパステストを行う場合、各チップのスキャン専用端子とそれぞれ個別に接続されるテスト用のパッケージ外部端子が必要となり、テストに必要なパッケージ外部端子が増加するという問題点がある。
【００１３】
この図９に示すマルチチップモジュール１０１に対して、一方の集積回路ＩＣ１１のみのテスト用外部端子１０６Ａを利用し、他方のテスト用外部端子１０６Ｂを不要としたマルチチップモジュールがある。図１１は、一方側のテスト用外部端子１０６Ａのみを利用してスキャンパステストを行うことを可能にしたマルチチップモジュールを示す模式図である（以下、従来例２という。）。なお、図１１に示すマルチチップモジュール２０１において、図９に示すマルチチップモジュール１０１と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００１４】
この図１１に示すマルチチップパッケージ２０１においては、集積回路ＩＣ１１の端子Ｉ／Ｏバッファ部１０２ａ〜１０２ｄと内部セル１０８の間にシフト動作可能なＦＦチェーン１２０が内蔵されている。また、集積回路ＩＣ２１と集積回路ＩＣ２２とは、それぞれ内部端子１０８Ａと１０８Ｂとにより接続されている。テスト用外部端子１０６Ａは、集積回路ＩＣ２１の内部端子１０７Ａとのみ接続され、集積回路ＩＣ２２のスキャン専用内部端子１０８Ｂを、テスト用外部端子ではなく、集積回路ＩＣ２１の専用内部端子１０８Ｂと接続する。これにより、集積回路ＩＣ２１の外部端子１０６Ａと接続されている集積回路ＩＣ２１の内部端子１０７Ａの状態を、ＦＦチェーン１２０のシフト動作により内部端子１０８Ａを介して集積回路ＩＣ２２側のスキャン専用端子１０８Ｂへ伝播させることができ、集積回路ＩＣ２１側から集積回路ＩＣ２２のスキャンパステストをおこなうことができる。なお、端子Ｉ／Ｏバッファ部と内部セルとの間にシフト動作可能なＦＦを内蔵し、シフト動作させる技術については下記特許文献１に記載されている。
【００１５】
図１１に示す例においては、テスト用外部端子１０６Ａから入力された信号は内部端子１０７Ａを介し、２１段のシフトチェーンからなるＦＦチェーン１２０をシフト動作して内部端子１０７Ｂから集積回路ＩＣ２２の内部端子１０７Ｃに入力される。
【００１６】
すなわち、この特許文献１に記載されているようなシフト動作を利用すると、図１１に示すように構成とした場合、集積回路ＩＣ１１の例えばScanin端子１０６ｂにおいては、これに接続されているＩ／Ｏバッファ内シフト可能なＦＦチェーン１２０のＦＦ１２０１から集積回路ＩＣ１２のScanin端子とチップ配線により接続されている集積回路ＩＣ１１端子のＩ／Ｏバッファ内をシフト可能なＦＦ１２０２１までＩ／Ｏバッファ回路１０２ｄ、１０２ｃ、１０２ｂ内で２１段のシフトチェーンにより２１回のシフト動作を行うことで、スキャンパステスト信号を伝播させることができる。
【００１７】
図１２は、図１１に記載のマルチチップパッケージ２０１におけるスキャンパステスト時における各信号を示すタイミングチャートである。図１１に示すような構成において、集積回路ＩＣ２２のスキャンパステストのため、集積回路ＩＣ２２側のscanin端子に「１１００」という値を入力する場合、集積回路ＩＣ２１のScanin端子に「１」を入力後、Ｉ／Ｏバッファ回路内のScanCLKのクロックによりシフト動作可能なＦＦチェーン１２０内のデータを１シフトさせる。次に「１」を入力後、同様にＦＦチェーン１２０内のデータを１シフトさせる。次に、「０」入力後同様にＦＦチェーン１２０内のデータを１シフトさせる。次に「０」入力後、ＦＦチェーン１２０のシフト動作を１８回行うことで集積回路ＩＣ２１のscanin端子１０６ｂから最初に入力した１データが次のＦＦ２１に格納される。ＦＦ２１は集積回路ＩＣ２２のscanin端子とチップ間配線により接続されているので集積回路ＩＣ１２のscanin端子に伝播される。
【特許文献１】特開平７−３５８１７号公報
【非特許文献１】「デザインウェーブマガジン（Design Wave magazine）」、ＣＱ出版、２００１年３月号、Ｎｏ．４０
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述の図１１に示す場合、テスト対象となる集積回路が増えたとしても、スキャンパステストに必要なパッケージ外部端子は増加しないものの、パッケージ外部端子である集積回路ＩＣ２１のスキャン専用端子から入力する信号を集積回路ＩＣ２２のスキャン専用端子までＦＦチェーン１２０のシフト動作により伝播させる構成のため、集積回路ＩＣ２１のスキャン専用端子から集積回路ＩＣ２２のスキャン専用端子と接続されている集積回路ＩＣ２１のＩ／Ｏバッファを駆動するＦＦ１２０２１まで入力信号をシフト動作させる必要があり、余分なシフト動作のためテスト時間が増加すると共に、同じくシフト動作のためのシフトパターン数が増加するという問題点がある。
【００１９】
すなわち、図１０のタイミングチャートと図１２のタイミングチャートとを比較すると、図１２に示すタイミングチャートにおいては、余分なシフト動作のため集積回路ＩＣ２２のテストをする際、ｔ１５〜ｔ３１という極めて長いオーバーヘッド期間が必要となってしまうことがわかる。
【００２０】
本発明は、このような従来の実情に鑑みて提案されたものであり、テスト用に設けられるパッケージの外部端子を最小限に抑えつつ、テスト時間を短縮化することができる半導体装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上述した目的を達成するために、本発明に係る半導体装置は、複数の集積回路を搭載した半導体装置において、外部端子と、テスト対象となる２以上の集積回路と、前記外部端子から外部入力信号を受け取り、該外部入力信号を前記２以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該２以上の集積回路のそれぞれに出力する信号変換回路とを有することを特徴とする。
【００２２】
本発明においては、２以上の集積回路を有する半導体装置をテストする際、外部端子を介して入力される外部入力信号を、各集積回路をテストする各集積回路毎のテスト信号に変換して各集積回路のそれぞれに出力することで、信号変換回路からテスト信号を供給される集積回路は、テスト信号を受け取るために外部端子と接続する必要がなくなり、テスト用の外部端子の数を最小限とすることができる。
【００２３】
また、前記信号変換回路は、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力することができ、各集積回路からのテスト結果信号を一の信号に変換して出力することができる。
【００２４】
更に、第１及び第２の集積回路をテストするためのそれぞれ第１及び第２のテスト信号を制御するそれぞれ第１及び第２のテスト信号制御回路を有し、前記信号変換回路は、前記外部入力信号を前記第１及び第２のテスト信号に変換しそれぞれ前記第１及び第２のテスト信号制御回路に出力することができる。
【００２５】
更にまた、前記外部入力信号は、第１の集積回路及び第２の集積回路をテストするためのそれぞれ第１及び第２のテスト信号が多重化されたものであって、前記信号変換回路は、前記外部入力信号を前記第１及び第２のテスト信号に分離する分離手段と、各集積回路からのテスト結果を示す信号を多重化する多重化手段とを有することができ、各集積回路のスキャンパステストなどに使用するテスト信号を多重化させて入力し、テスト信号制御回路の前段で各集積回路毎のテスト信号に変換することができる。
【００２６】
本発明に係る半導体装置のテスト方法は、複数の集積回路を搭載してなる半導体装置のテスト方法において、外部端子を介して外部入力信号を受け取り、該外部入力信号をテスト対象となる２以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該２以上の集積回路のそれぞれに出力し、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力することを特徴とする。
【発明の効果】
【００２７】
本発明に係る半導体装置及びそのテスト方法によれば、テスト用に設けられるパッケージの外部端子を増加することなく、かつテスト時間を短縮化することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を複数の集積回路ＩＣを搭載してなるマルチチップパッケージ及びそのスキャンパステスト制御方法に適用したものである。
【００２９】
図１は、本実施の形態のマルチチップパッケージにおける回路構成を模式的に示す回路図である。図１に示すように、マルチチップパッケージ１は、第１の集積回路としての集積回路ＩＣ１及び第２の集積回路としての集積回路ＩＣ２の２つの集積回路を１つのパッケージとしたものである。なお、本実施の形態においては、マルチチップパッケージに搭載される集積回路ＩＣは２つとして説明するが、一のモジュールとして搭載される集積回路ＩＣは２つに限らず３つ以上であってもよいことは勿論である。また、集積回路は、平面的に配置されるものに限らず、複数の集積回路ＩＣを積層してなるスタック構造であってもよい。
【００３０】
集積回路ＩＣ１は、複数の内部端子７と、テスト対象となる被テスト回路としての内部セル２を有し、この内部セル２には、スキャンパステスト信号を制御するためのスキャン制御回路３と、スキャン制御回路３にスキャンパステスト信号を入力する信号変換回路としての分離多重回路５と、分離多重回路５に標準（基準）パルスを入力するパルス発生回路６とを有し、分離多重回路５は、集積回路ＩＣ１の内部端子７のうち、スキャンパステスト信号が供給される外部端子８Ａに接続された内部端子７Ａに接続されると共に、集積回路ＩＣ２の内部端子７Ｃに接続された内部端子７Ｂに接続されている。また、内部セル２は、シフト動作可能なＦＦチェーンからなるシフトレジスタ４を含み、内部セル２内の順序回路のスキャンパステストの際に使用される。
【００３１】
テスト用内部端子７Ａは、それぞれScanout信号を出力するScanout内部端子７ｄ、Scanmode信号を入力するScanmode内部端子７ｃ、SCANCLK信号を入力するSCANCLK内部端子７ａ、Scanin信号を入力するScanin内部端子７ｂである。これらのテスト用内部端子７Ａは、パッケージ１が外部の装置と接続されるための外部端子８のうち、スキャンパステストを行うために使用されるテスト用外部端子８Ａに接続されている。
【００３２】
集積回路ＩＣ２は、テスト対象となる被テスト回路としての内部セル１２を有し、内部セル１２は、この内部セル１２のスキャンパステストを行う際のスキャンパステスト信号を制御するスキャン制御回路１３を有する。また、内部セル１２は、シフトレジスタ１４を含み、これが内部セル１２内の順序回路のスキャンパステストに使用される。
【００３３】
分離多重回路５には、テスト用外部端子８Ａを介して、集積回路ＩＣ１及び集積回路ＩＣ２のそれぞれ内部セル２及び内部セル１２のスキャンパステストを行うためのスキャンパステスト信号が多重化された外部入力信号が入出される。この分離多重化回路５は、多重化されたこの外部入力信号を、内部セル２及び内部セル１２のスキャンパステスト信号に分離し、それぞれスキャン制御回路３と、集積回路ＩＣ２の内部端子７Ｃ（Scanout内部端子１７ｄ、Scanmode内部端子１７ｃ、SCANCLK内部端子１７ａ、Scanin内部端子１７ｂ）に接続された集積回路ＩＣ１の内部端子７Ｂ（Scanout内部端子７ｈ、Scanmode内部端子７ｇ、SCANCLK内部端子７ｅ、Scanin内部端子７ｆ）に出力することで、それぞれ集積回路ＩＣ１のスキャン制御回路３及び集積回路ＩＣ２のスキャン制御回路１３とスキャンパステスト信号をやり取りする。内部端子７Ｂ、７Ｃは、パッケージ１の外部端子８とは接続されておらず、外部からはこれらの内部端子７Ｂ、７Ｃを直接使用することができない端子である。
【００３４】
また、集積回路ＩＣ１の内部セル２に対してテストパターンを入力（スキャンイン）した結果取り出された出力（スキャンアウト）であるテスト結果信号としてのScanout信号がスキャン制御回路３を介して分離多重回路５に入力される。また、集積回路ＩＣ２の内部セル１２をスキャンパステストしたテスト結果信号としてのScanout信号が、スキャン制御回路１３、内部端子７Ｃ，７Ｂを介して分離多重回路５に入力される。分離多重回路５は、これらのScanout信号を多重化してScanout内部端子７ｄを介してScanout外部端子８ｄから出力する。
【００３５】
次に、本実施の形態におけるパッケージ内部の回路構成について説明しておく。図２は、スキャンパステストを行うためのスキャンパスフリップフロップ群の構成を示す回路図である。なお、このスキャンパステスト回路は一般的な構成であって、これに限るものではない。また、ここでは、説明の簡単のため、４つのフリップフロップ回路ＦＦ１〜ＦＦ４のみを使用して、スキャンパステストを実行する方法について説明する。
【００３６】
フリップフロップ回路ＦＦ１〜ＦＦ４において、Ｄはデータ入力端子、ＣＬＫはクロック入力端子、ＳＩＮはスキャンデータを入力するためのスキャンデータ入力端子、Ｑはデータ出力端子であり、通常モードとスキャンモードとを切り替えるScanmode信号が入力されるとデータ入力端子Ｄとスキャンデータ入力端子ＳＩＮとを選択できる図示せぬセレクタを有する。Scanmode信号、クロック信号は、それぞれScanmode端子３３、ＣＬＫ端子３２から全てのフリップフロップ回路ＦＦ１〜ＦＦ４に入力される。
【００３７】
フリップフロップ回路ＦＦ１のデータ入力端子Ｄには、２つの信号Ｓ１及びＳ２を入力とするＡＮＤゲート２１の出力が接続され、スキャンデータ入力端子ＳＩＮには、フリップフロップ回路ＦＦ３のデータ出力端子Ｑと接続される。フリップフロップ回路ＦＦ２のデータ入力端子Ｄは、フリップフロップ回路ＦＦ１のデータ出力端子Ｑからの信号（ノードｈ０１）とフリップフロップ回路ＦＦ４のデータ出力端子Ｑからの信号（ノードｈ０２）とを入力とするＡＮＤゲート２２の出力と接続される。また、フリップフロップ回路ＦＦ１のデータ出力端子Ｑからの信号（ノードｈ０１）は、フリップフロップ回路ＦＦ２のスキャンデータ入力端子ＳＩＮに入力される。
【００３８】
フリップフロップ回路ＦＦ３のスキャンデータ入力端子ＳＩＮには、Scanin端子３１を介してスキャンデータが入力され、また、信号３がインバータ２３を介してデータ入力端子Ｄに入力されるように構成されている。そして、フリップフロップ回路ＦＦ３のデータ出力端子Ｑからのデータ出力は、フリップフロップ回路ＦＦ１のデータ出力端子Ｑからの信号（ノードｈ０１）と共にＮＡＮＤゲート２４の入力とされ、その出力がフリップフロップ回路ＦＦ４のデータ入力端子Ｄに入力される。フリップフロップ回路ＦＦ４のスキャンデータ入力端子ＳＩＮには、フリップフロップ回路ＦＦ２のデータ出力端子Ｑからのデータが入力され、フリップフロップ回路ＦＦ４のデータ出力端子Ｑがスキャンデータ出力を出力するScanout端子３４に接続される。
【００３９】
このようなスキャンパスとした場合において、例えばＡＮＤゲート２２の出力ノードＮ１の０故障検出を行うには、ＦＦ１及びＦＦ３に値を設定し、出力ノードＮ１の値をＦＦ２から読み出せばよい。これは、全てのＦＦがシフトレジスタ構造であり、シフトすることで各ＦＦに値をダイレクトに設定し読み出すことが可能になるためである。以下、スキャンパステストの動作について説明する。図３は、スキャンパステスト信号を示すタイミングチャートである。
【００４０】
まず、ＮＡＮＤゲート２２の入力ノードｈ０１、ｈ０２を１にする。この場合、ＦＦ１及びＦＦ４の出力を１に設定するため、Scanmode端子３３から入力するScanmode信号を１に設定してスキャンモードとする（Ｔ１）。
【００４１】
次に、Scanin端子３１から１ｘｘ１という値を４クロックで設定する（Ｔ２〜Ｔ５）。このとき、ＮＡＮＤゲート２２の出力ノードＮ１の状態を、ＦＦ２及びＦＦ４の出力データがそれぞれインバータ２５、２６により反転された出力信号Ｏ１、Ｏ２として観測すると共に、Scanmode端子３３の出力を観測する。
【００４２】
次に、Scanmode信号を０に設定し、通常モードとする。そして、通常モードでＡＮＤゲート２２の出力ノードＮ１の値をＦＦ２のデータ入力端子Ｄから取り込む（Ｔ６）。この場合においても、出力信号Ｏ１、Ｏ２、及びScanmode端子３３の出力を観測する。
【００４３】
その後、Scanmode信号を再び１にしてスキャンモードとし、クロックを２回動作させてＦＦ１、ＦＦ２のデータをシフトさせ（Ｔ７〜Ｔ９）、そして、Scanout端子３４から出力されるScanout信号を観測する（Ｔ１０）。
【００４４】
このようにして、通常、各集積回路内にてスキャンパステストを実行するが、その際、使用する図３に示すようなスキャンパステスト信号を各集積回路の被テスト回路のスキャン制御回路に供給する必要がある。
【００４５】
本実施の形態においては、テスト対象となる内部セルに対するスキャンパステスト信号を多重化して入力し、分離多重回路５にて分離して各被テスト回路のそれぞれに並列して出力することにより、図９に示すような多数のテスト用外部端子を不要とすると共に図１２に示したようなオーバーヘッド期間をなくすものである。
【００４６】
次に、分離多重回路５について更に詳細に説明する。図４は、分離多重回路５に入出力される信号を説明するための図、図５は、分離多重回路５を示す回路図である。
【００４７】
図４に示すように、分離多重回路５は、テスト用外部端子８Ａを介して外部の図示せぬテスト装置（テスタ）と信号Ｓ０のやり取りをし、集積回路ＩＣ１のスキャン制御回路３と信号Ｓ１のやり取りをし、集積回路ＩＣ２に接続されたテスト用内部端子７Ｂ、７Ｃを介してスキャン制御回路１３と信号Ｓ２のやり取りをする。
【００４８】
信号Ｓ０は、外部から入力される、内部セル２及び内部セル１２のスキャンパステスト信号のうちScanmode信号が多重化されたScanmode信号ｃ１−２、SCANCLK信号が多重化されたSCANCLK信号ａ１−２、及びScanin信号が多重化されたScanin信号ｂ１−２と、集積回路ＩＣ１及び集積回路ＩＣ１からのScanout信号ｄｄ−１、Scanout信号ｄｄ−２を多重化した出力信号であるScanout信号ｄ１−２である。
【００４９】
また、信号Ｓ１は、集積回路ＩＣ１のスキャン制御回路３に入力するためのScanmode信号ｃｃ−１、SCANCLK信号ａ１−２、Scanin信号ｂｂ−１と、スキャン制御回路３から入力されるScanout信号ｄｄ−１である。また、信号Ｓ２は、集積回路ＩＣ２のスキャン制御回路１３に入力するためのScanmode信号ｃｃ−２、SCANCLK信号ａａ−２、Scanin信号ｂｂ−２と、スキャン制御回路３から入力されるScanout信号ｄｄ−２である。
【００５０】
分離多重回路５は、図５に示すように、Scanin信号ｂ１−２、Scanmode信号ｃ１−２、SCANCLK信号ａ１−２、及びパルス発生回路６からの標準パルス信号ＣＫＬ１２が入力される入力端子５１〜５４を有する。
【００５１】
また、これらの各入力信号Scanin信号ｂ１−２、Scanmode信号ｃ１−２、SCANCLK信号ａ１−２は、この分離多重回路５にて分離され集積回路ＩＣ１及び集積回路ＩＣ２のスキャン制御回路３、１３に並列入力するために、Scanin信号ｂｂ−１、ｂｂ−２を出力する出力端子５１１、５１２と、Scanmode信号ｃｃ−１、ｃｃ−２を出力する出力端子５２１、５２２と、SCANCLK信号ａ１−２、ａａ−２を出力する出力端子５３１、５３２とを有する。
【００５２】
この分離多重回路５は、更に、標準パルス信号ＣＫＬ１２のＨの期間中のScanin信号ｂ１−２をラッチしてScanin信号ｂｂ−１として出力するハイレベルラッチ６１、及び標準パルス信号ＣＫＬ１２のＬの期間中のScanin信号ｂ１−２をラッチしてScanin信号ｂｂ−２として出力するロウレベルラッチ６２と、標準パルス信号ＣＫＬ１２のＨの期間中のScanmode信号ｃ１−２をラッチしてScanmod信号ｃｃ−１として出力するハイレベルラッチ６３、及び標準パルス信号ＣＫＬ１２のＬの期間中のScanmode信号ｃ１−２をラッチしてScanmode信号ｃｃ−２として出力するロウレベルラッチ６４とを有する。また、Scanclock信号ａ１−２を、ScanCLK信号ａａ−２に変換するためのインバータ６５を有する。なお、入力端子５３から入力されたScanclock信号ａ１−２は、集積回路ＩＣ１のScanmode信号ａ１−２として出力端子５３１から出力される。
【００５３】
更に、スキャン制御回路３からのScanout信号ｄｄ−１が入力される入力端子５５１と、スキャン制御回路１３からのScanout信号ｄｄ−２が入力される入力端子５５２と、これらの排他的論理和を求めるＥｘ-ＯＲ回路６６と、その出力であるScanout信号ｄ１−２を出力する出力端子５５とを有する。
【００５４】
図６は、図５に示す分離多重回路に入力される信号、分離多重回路より変換され出力される信号のタイミングチャートである。図６に示すように、ScanCLK信号ａ１−２（図６Ａ）は、インバータ６５により反転されScanCLK信号ａａ−２（図６Ｅ）となる。また、Scanin信号ｂ１−２（図６Ｂ）は、ＣＬＫ１２（図６Ｄ）と共にハイレベルラッチ６１に入力されてScanin信号ｂｂ−１（図６Ｆ）に変換される。また、Scanin信号ｂ１−２（図６Ｂ）は、ＣＬＫ１２（図６Ｄ）と共にロウレベルラッチ６２に入力されScanin信号ｂｂ−２（図６Ｉ）に変換される。
【００５５】
また、Scanmode信号ｃ１−２（図６Ｃ）は、ＣＬＫ１２（図６Ｄ）と共にそれぞれハイレベルラッチ６３、ロウレベルラッチ６４に入力され、それぞれScanmode信号ｃｃ−１（図６Ｇ）、Scanmode信号ｃｃ−２（図６Ｊ）に変換される。そして、Scanmode信号ｄｄ−１（図６Ｈ）、Scanmode信号ｄｄ−２（図６Ｋ）がＥｘ-ＯＲ回路６６に入力され、Scanmode信号ｄ１−２（図６Ｌ）に変換される。
【００５６】
ここで、上述した図９、図１０に示す従来例１においては、２つの集積回路ＩＣ１１、集積回路ＩＣ１２のスキャンパステストを行う際に、一方の集積回路のスキャン制御回路には、scanin信号として「１００１０００」が入力され、他方の集積回路のスキャン制御回路には、scanin信号として「０１１００１０」のパルス波形が入力されている。
【００５７】
本実施の形態において、上記図１０に示す従来例１と同様なテストを行う場合、Scanin信号のクロックの周期を図１０のscanin信号のクロック周期と同一とし、その１周期の前半部分を図１０（Ｂ）のScanin信号ｂ、後半部分を図１０（Ｅ）Scanin信号ｅの値に多重化したパルス波形を外部入力信号であるscanin信号ｂ１−２（図６Ｂ）として使用する。
【００５８】
ハイレベルラッチ６１は基準パルスＣＬＫ１２のＨ（ハイ）の期間中ハイレベルラッチデータ入力Ｄに接続されたscanin信号ｂ１−２を取り込み、ＣＬＫ１２がＬ（ロウ）の期間中のデータを保持する。これによりハイレベルラッチ６２のＱ出力はScanin信号ｂｂ−１（図６Ｆ）となる。
【００５９】
この図６Ｆに示すScanin信号ｂｂ−１は、上述の図１０に示す従来例１のscanin信号ｂ（図１０Ｂ）と同じパルスである。また、同時にscanin信号ｂ１−２（図６Ｂ）は、ロウレベルラッチ６２により基準パルスＣＬＫ１２のＬの期間中、入力Ｄから取り込まれ、ロウレベルラッチ６２は、ＣＬＫ１２がＨの期間中のデータを保持する。これによりロウレベルラッチ６２出力はScanin信号ｂｂ−２（図６Ｉ）となる。これは図１０に示す従来例１のscanin信号ｂ（図１０Ｅ）から半周期遅れたパルスとなっている。
【００６０】
また、ScanCLK信号ａ１−２として、図１０のScanCLK信号a（図１０Ａ）と同じパルスを入力すると、インバータ６５を通過したScanCLK信号ａａ−２はScanCLK信号ａ１−２の反転信号となるが、これはScanCLK信号ａ１−２から半周期遅れたパルスである。すなわち、ScanCLK信号ａａ−２とScanin信号ｂｂ−２の関係は、図１０に示すScanCLK信号aとscanin端子信号eと同一である。また、Scanmode信号ｃｃ−１、Scanmode信号ｃｃ−２もScanin信号ｂ１−２と同様に変換され、同様の関係となるよう変換される。
【００６１】
集積回路ＩＣ１、集積回路ＩＣ２からのスキャンパス出力scanout信号ｄｄ−１、ｄｄ−２はＥｘ−ＯＲ回路６６により、その排他的論理和が出力される。すなわち、scanout信号ｄｄ−１、ｄｄ−２がいずれも同一レベルの場合は、Ｌ（ロウ）となり、互いに異なるレベルである場合は、Ｈ（ハイ）となる信号が、scanout信号ｄｄ−１、ｄｄ−２が多重化された信号（Scanout信号ｄ１−２）としてパッケージ外部端子８ａから出力される。
【００６２】
以上のようにして、分離多重回路５により、シリアル信号として入力される外部入力信号を２つの内部セルに対するパラレル信号としてスキャンパステスト信号に分離して出力すると共に、２つの内部セルからのscanout信号を多重化して１つのscanout信号ｄ１−２として出力することにより、分離多重回路５のみがテスト用のパッケージ外部端子と接続されるのみでよく、従ってテスト用の外部端子の数を最小限とすることができる。更に、分離多重回路５にて、２種類のスキャンパステスト信号に変換して各スキャン制御回路３、１３に並列出力することによりほぼ同時にスキャンパステストを実行することができる。
【００６３】
次に、本実施の形態の変形例について説明する。本変形例は、図５に示した分離多重回路５とは異なる構成の分離多重回路７５を備えるマルチチップモジュールである。なお、マルチチップモジュールの構成としては、分離多重回路の構成以外は、図１と同様とし、ここでは、分離多重回路７５のみ説明する。図７は、本変形例における分離多重回路７５を示す回路図である。なお、図７に示す本変形例において、図５に示す分離多重回路５と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００６４】
図７に示すように、本変形例における分離多重回路７５は、図５に示す分離多重回路５におけるハイレベルラッチ６１、６３をハイエッジフリップフロップ７１、７３に置き換えたものとなり、ロウレベルラッチ６２、６３をロウエッジフリップフロップ７２、７３に置き換えたものとなっている。その他の構成は、図５に示す分離多重回路５と同様である。
【００６５】
上述と同様、図１０に示す従来の回路と同様なテストを行う場合は、分離多重回路７５に入力される信号及び出力される信号のタイミングチャートは図８のようになる。すなわち、本変形例においても、図５に示す場合と同様、ScanCLK信号ａ１−２が集積回路ＩＣ１のScanCLK信号として使用され、これをインバータ６５により反転した信号、すなわち、ScanCLK信号ａ１−２が半周期遅れた信号が集積回路ＩＣ２のScanCLK信号ａａ−２として使用される。
【００６６】
そして、図８Ｂ及び図８Ｃに示すタイミングでそれぞれScanin信号ｂ１−２、及びScanmode信号ｃ１−２のパルス波形を与える。すると、ハイエッジフリップフロップ７１は基準パルスＣＬＫ１２（図８Ｄ）の立ち上がりエッジでデータ入力Ｄに入力されるscanin信号ｂ１−２を取り込み、ＣＬＫ１２の次の立ち上がり期間までデータを保持する。これによりハイエッジフリップフロップ７１のＱ出力はScanin信号ｂｂ−１（図８Ｆ）となる。また、scanin信号ｂ１−２はロウエッジフリップフロップ７２により基準パルスＣＬＫ１２の立下りエッジでＤ入力scanin信号ｂ１−２を取り込みＣＬＫ１２の次の立下りまでデータを保持する。これによりロウエッジフリップフロップ７２の出力はScanin信号ｂｂ−２（図８Ｉ）となる。
【００６７】
同様に、Scanmode信号ｃ１−２（図８Ｃ）は、それぞれハイエッジフリップフロップ７３及びロウエッジフリップフロップ７４を介してScanmode信号ｃｃ−１（図８Ｇ）、Scanmode信号ｃｃ−２（図８Ｊ）となり、いずれの入力信号も集積回路ＩＣ１に入力される入力信号と集積回路ＩＣ２に入力される入力信号とに分離される。
【００６８】
以上のように構成された本実施の形態においては、マルチチップパッケージにおいて、搭載される集積回路のうち一の集積回路ＩＣ１のみをパッケージ１のテスト用外部端子８Ａと接続し、スキャンパステストを行うためのテスト信号を、他の集積回路ＩＣ２のスキャンパステストを行うためのテスト信号と多重化して入力する。そして、これを分離多重回路５又は分離多重回路７５にて各集積回路ＩＣ１、集積回路ＩＣ２のテスト信号に変換し、変換したテスト信号を各スキャン制御回路３、１３に並列出力する。集積回路ＩＣ２用のテスト信号は、集積回路ＩＣ１と集積回路ＩＣ２との間を接続する内部端子を介して送られるため、テスト信号を入力するために、パッケージの外部端子と接続する必要があるのは集積回路ＩＣ１のみとなり、例えば上述の図９に示すパッケージと比較すると、集積回路ＩＣ２にテスト信号を入力するためのテスト用外部端子を不要とすることができる。
【００６９】
このように、本実施の形態においては、１組のテスト用外部端子のみとすることができ、テスト端子として使用するパッケージ外部端子を最小限におさえることができると共に、テスト用のパッケージ外部端子が最小限のため、実装後のスキャンパステストも容易となる。
【００７０】
また、例えば図１１に示した従来の回路と比較して集積回路ＩＣ２においては、スキャンパステストのオーバーヘッドが大きくなってしまうが、本実施の形態におけるマルチチップモジュールでは、多重化したテスト信号を分離して各テスト制御回路に並列入力することにより、オーバーヘッド期間を少なくし、マルチチップの各チップ、モジュールを個別に略同時スキャンパステストすることが可能である。
【００７１】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の分離多重回路は、一の外部入力信号を２種類のスキャンパステスト信号に変換するものとして説明したが、３以上のスキャンパステスト信号に変換するものであってもよい。また、分離多重回路は一の回路として説明したが、多重化された信号を分離する分離回路と、各集積回路からのScanout信号を多重かする多重化回路とを別々に設けてもよい。更に、多数の集積回路を搭載してなるマルチチップパッケージの場合、搭載される集積回路をいくつかのブロックに分け、各ブロック毎に分離多重回路を設けて各集積回路毎のテスト信号に変換するようにしてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態のマルチチップパッケージにおける回路構成を模式的に示す図である。
【図２】スキャンパステストを行うためのスキャンパスフリップフロップ群の一構成例を示す回路図である
【図３】スキャンパステスト信号の一例を示すタイミングチャートである。
【図４】本発明の実施の形態のマルチチップパッケージにおける分離多重回路に入出力される信号を説明するための図である。
【図５】同分離多重回路を示す回路図である。
【図６】同分離多重回路に入力される信号、分離多重回路より変換され出力される信号のタイミングチャートである。
【図７】本発明の実施の形態の変形例を示す図であって、マルチチップパッケージにおける分離多重回路を示す回路図である。
【図８】上記変形例における分離多重回路に入力される信号及び出力される信号のタイミングチャートである。
【図９】従来例１のマルチチップパッケージを示す模式図である。
【図１０】図９に示す従来例１のマルチチップパッケージのスキャンパステストを行うためのスキャンパステスト信号を示すタイミングチャートである。
【図１１】従来例２のマルチチップモジュールを示す模式図である。
【図１２】図１１に示す従来例２のマルチチップパッケージのスキャンパステストを行うためのスキャンパステスト信号を示すタイミングチャートである。
【符号の説明】
【００７３】
１  マルチチップパッケージ  ２，１２  内部セル  ３，１３  スキャン制御回路  
４，１４  シフトレジスタ  ５，７５  離多重化回路  ６  パルス発生回路  ７Ａ，７Ｂ，７Ｃ  内部端子  ８Ａ  テスト用外部端子  ５１〜５５  入力端子  ５５  出力端子  ６１，６３  ハイレベルラッチ  ６２，６４  ハイレベルラッチ  ６５  インバータ  ７１，７３  ハイエッジフリップフロップ  ７２，７４  ロウエッジフリップフロップ
【図１】
2005283206.tif 000003
【図２】
2005283206.tif 000004
【図３】
2005283206.tif 000005
【図４】
2005283206.tif 000006
【図５】
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【図６】
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【図７】
2005283206.tif 000009
【図８】
2005283206.tif 000010
【図９】
2005283206.tif 000011
【図１０】
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【図１１】
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【図１２】
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