(57)【要約】【課題】  起動時に各集積回路が、双方向性のＩ／Ｏポートを介してデータを送るのを阻止する。【解決手段】  集積回路（１０）の起動時において、該集積回路（１０）の外部で発生した信号に依存せずに振動信号を発生する、内部発振器（１２）と、前記集積回路（１０）の外部で発生した外部リセット信号（１７）を受信し、前記振動信号を利用して該外部リセット信号（１７）に静電気放電の防止を行い、内部リセット信号（１９）を得る、静電気放電防止回路（１３）とを備える、集積回路（１０）のリセット回路要素を提供する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
集積回路の起動時に、該集積回路の外部で発生した信号に依存せずに振動信号を発生する内部発振器と、
前記集積回路の外部で発生した外部リセット信号を受信し、前記振動信号を利用して該外部リセット信号に静電気放電の防止を行い、内部リセット信号を得る静電気放電防止回路と
を備える集積回路のリセット回路要素。
【請求項２】
前記内部発振器が環状発振器を含むことを特徴とする請求項１に記載の集積回路のリセット回路要素。
【請求項３】
前記静電気放電防止回路が、
直列に接続された複数のフリップ・フロップと、
前記複数のフリップ・フロップの出力に対して論理ＡＮＤ演算を実施する論理ＯＲゲートと
を含むことを特徴とする請求項１に記載の集積回路のリセット回路要素。
【請求項４】
前記内部リセット信号のアサート停止を同期させ、同期の実施時には、前記集積回路の外部で発生したシステム・クロックを利用する同期装置をさらに備えることを特徴とする請求項１に記載の集積回路のリセット回路要素。
【請求項５】
前記内部リセット信号のアサート停止を同期させ、同期の実施時には、前記集積回路の外部で発生したシステム・クロックを利用する同期装置をさらに備え、前記内部リセット信号を利用して、前記同期装置内のフリップ・フロップがリセットされ、前記システム・クロックが機能することを必要とせずに、前記内部リセット信号が前記同期装置をバイパスできるようになっていることを特徴とする請求項１に記載の集積回路のリセット回路要素。
【請求項６】
前記内部リセット信号のアサート停止を同期させ、同期の実施時には、前記集積回路の外部で発生したシステム・クロックを利用する同期装置をさらに備え、前記同期装置は複数のフリップ・フロップを含み、前記内部リセット信号が前記複数のフリップ・フロップのそれぞれのリセット入力に結合され、その結果、前記システム・クロックが機能することを必要とせずに前記内部リセット信号が前記同期装置をバイパスできるようになっていることを特徴とする請求項１に記載の集積回路のリセット回路要素。
【請求項７】
前記内部発振器が環状発振器を含むことと、
前記静電気放電防止回路が直列に接続された第２の複数のフリップ・フロップと前記第２の複数のフリップ・フロップの出力に論理ＡＮＤ演算を実施する論理ＯＲゲートとを含むことと
を特徴とする請求項６に記載の集積回路のリセット回路要素。
【請求項８】
前記集積回路の起動時において該集積回路の外部で発生した信号に依存せずに振動信号を発生するステップと、
前記集積回路の外部で発生した外部リセット信号を受信し、前記振動信号を利用して該外部リセット信号に静電気放電の防止を行い、内部リセット信号を得るステップと
を有することを特徴とする集積回路内においてリセットを実施するための方法。
【請求項９】
前記集積回路の外部で発生したシステム・クロックを利用して、前記内部リセット信号のアサート停止を同期させるステップをさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記内部リセットのアサート停止を同期させるのに用いられる複数のフリップ・フロップのそれぞれに対するリセット入力に前記内部リセット信号を結合し、その結果、前記システム・クロックが機能することを必要とせずに、前記内部リセット信号が前記集積回路を伝搬できるようにするステップをさらに有することを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
特定用途向け集積回路（ＡＳＩＣ）のような集積回路は、同一集合の電線を介してデータを送受信する、双方向性の入力／出力（Ｉ／Ｏ）ポートを含むことができる。このような双方向性のＩ／Ｏポートを実施することの１つの困難な点は、２つの独立した集積回路が同一集合の電線を介して起動時に同時にデータを送信しないようにする点である。これは、例えば、ホストとプリンタといった装置間で、ＩＥＥＥ１２８４接続等に生じる可能性がある。２つの異なる集積回路を用いて同時に同じ電線を駆動することは、集積回路の信頼性を低下させ、無線周波干渉（ＲＦＩ）を増大させ、及び／または電線に接続されたポートを破壊する等の可能性がある。
【０００２】
従って、各集積回路は、双方向性のＩ／Ｏポートを介して起動時にデータを送ることを防止する必要がある。先行技術の解決法におけるＡＳＩＣは、リセット信号を利用して、Ｉ／Ｏポートを介して起動中にデータを送れないようにしている。リセット信号は、ＡＳＩＣが配置されているプリント回路基板（ＰＣＢ）から発生する。リセット信号を処理するＡＳＩＣ内の回路要素は、一般的に、Ｉ／Ｏポートにリセット信号を送る前に同期化を実施する。こうした同期化は、ＡＳＩＣ外部から生じるシステム・クロックを利用する。しかしながら、システム・クロックは、起動中に遅れて機能する可能性がある。システム・クロックが機能するまで、同期化回路要素は、リセット信号をＩ／Ｏポートに送ることができないので、結果として、２つの集積回路が同一の電線で同時に値を送ろうとする、「ドライブ・ファイト」となる可能性がある。ドライブ・ファイトは、システム・クロックが機能し、リセット信号が集積回路の一方の双方向性のＩ／Ｏポートに到達するまで持続する。
【０００３】
双方向性のＩ／Ｏポートでのリセット信号の到達を早めるための１つの方法は、Ｉ／Ｏポートにリセット信号の非同期経路を設けることである。これは、例えば、システム・クロックが機能するようになることを待たずに、リセット信号がＩ／Ｏポートに到達することと、同期化回路要素が動作可能になることとを許容するために、同期化回路要素のフリップ・フロップをクリアするリセット信号を用いることによって行われる。同期化回路要素は、リセットがアサート停止になる場合に限り、同期化を実施する。しかしながら、この解決法は、結果として、静電気放電（ＥＳＤ）に対して不適切な保護になる可能性がある。通常動作中において、リセット入力がＥＳＤにさらされ、この結果、スプリアス信号によって同期化回路要素のフリップ・フロップが誤ってクリアされ、結果生じるスプリアス・リセット信号によって集積回路の一部または全てのリセットが実施される可能性がある。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の実施態様によれば、集積回路１０のリセット回路要素が得られる。内部発振器１２が、集積回路１０の起動時に振動信号を生じる。内部発振器１２は、集積回路１０の外部で発生する信号に依存しない。静電気放電防止回路１３は、集積回路１０の外部で発生した外部リセット信号１７を受信する。静電気放電防止回路１３は、振動信号を利用して、外部リセット信号１７に静電気放電の防止を施し、内部リセット信号１９が得られるようにする。
【発明を実施するための最良の形態】
【０００５】
図１は、回路１０内のリセット回路要素の略ブロック図である。例えば、回路１０は、特定用途向け集積回路（ＡＳＩＣ）または入力／出力（Ｉ／Ｏ）ポートを利用するその他のタイプの回路である。
【０００６】
回路１０内のリセット回路要素には、内部発振器１２、ＥＳＤ防止装置１３、及び同期装置１４が含まれている。内部発振器１２は、内部で発生した振動信号１８をＥＳＤ防止装置１３に供給する。内部発振器１２は、回路１０が起動されると、振動信号１８をすぐに発生し始める。内部発振器１２は、動作を開始するために、外部クロック、またはその他のタイプの外部信号にも依存しない。
【０００７】
ＥＳＤ防止装置１３は、同期装置リセット信号１９として機能するように、クロック信号として内部で発生した振動信号１８を利用して、外部で発生した十分な幅のリセット信号１７の伝播を可能にする。ＥＳＤ防止装置１３は、外部クロックまたは他の外部オシレータの働きを必要とすることなく、外部で発生したリセット信号１７に対するＥＳＤ防護を提供する。
【０００８】
同期装置リセット信号１９のアサーションと同時に、同期装置１４は、回路１０内の回路素子に回路リセット信号２０を非同期的に送る。リセット信号２０を受信する回路１０内の回路素子は、Ｉ／Ｏライン９によるデータの送受信に利用される、Ｉ／Ｏポート１５に相当する。例えば、Ｉ／Ｏポート１５は、双方向性のトライステート式Ｉ／Ｏポートである。
【０００９】
外部システム・クロック１１は、回路１０内における、同期装置１４と、Ｉ／Ｏポート１５と、他の回路素子（不図示）との計時に用いられるシステム・クロック１６を発生する。外部で発生するリセット信号１７がアサート停止になると、同期装置１４は、システム・クロック１６を利用して、リセット信号２０のアサート停止前に、同期化を実施する。
【００１０】
図２は、図１に示す起動リセット回路要素の実施例の詳細を提示する略ブロック図である。内部発振器１２は、図示のように、直列に接続された環状発振段を用いて実施される環状発振器を含んでいる。環状発振段は、論理ＮＯＴゲート２１と、論理ＮＯＴゲート２２と、論理ＮＯＴゲート２３と、論理ＮＯＴゲート２４と、論理ＮＯＴゲート２５とによって表わされている。必要とされる環状発振段数は、回路１０を製造するために用いられる処理テクノロジと、選別されるノイズの周波数の範囲に基づいて変化する。リップル・カウンタのようなカウンタを追加して、内部発振器の低周波動作を実現することが可能である。環状発振器を利用する結果として、回路１０に電力が給与されるとすぐに内部で発生する振動信号１８が放出される。
【００１１】
図２には、図示のように直列に接続された遅延フリップ・フロップ（Ｄ  ＦＦ）２６と、Ｄ  ＦＦ２７と、Ｄ  ＦＦ２８とを用いて実施されるＥＳＤ防止装置１３が示されている。論理ＯＲゲート２９は、Ｄ  ＦＦ２６と、Ｄ  ＦＦ２７と、Ｄ  ＦＦ２８とより出力を受信する。リセット信号１７は、低くアサートされているので、ＯＲゲート２９は、Ｄ  ＦＦ２６と、Ｄ  ＦＦ２７と、Ｄ  ＦＦ２８との出力においてアサートされた低リセット信号の論理ＡＮＤ演算を有効に実施する。Ｄ  ＦＦ３０は、論理ＯＲゲート２９の出力を受信し、同期装置リセット信号１９を発生する。Ｄ  ＦＦ３０は、Ｄ  ＦＦ２６と、Ｄ  ＦＦ２７と、Ｄ  ＦＦ２８との防止装置連鎖内における誤った電気信号（glitch）がリセット信号１９に伝搬するのを防止する。
【００１２】
ＥＳＤ防止装置１３におけるフリップ・フロップのステージ数は、所望の雑音排除性の量に適応するように変更することが可能である。ＥＳＤ防止装置１３を伝搬する外部で発生したリセット信号１７には、わずかな遅延が生じる。一般的に、伝搬遅延は、数百ナノ秒の程度であるが、これは、ドライブ・ファイトの結果生じる回路１０に対する損傷を防ぐのに十分な早さであるはずである。
【００１３】
ＥＳＤ防止装置１３の開示の実施例は、ただ典型となるように意図されたものである。同期装置リセット信号１９の発生時に、内部で発生した振動信号１８を用いて、ＥＳＤ防止装置１３内の回路要素を計時するのであれば、他のタイプの回路要素を用いて、ＥＳＤ防止装置１３を実施することも可能である。
【００１４】
図２には、図示のように直列に接続されたＤ  ＦＦ３１と、Ｄ  ＦＦ３２と、Ｄ  ＦＦ３３とを用いて実施される、同期装置１４が示されている。Ｄ  ＦＦ３１と、Ｄ  ＦＦ３２と、Ｄ  ＦＦ３３とはそれぞれ、システム・クロック１６の動作なしに、回路リセット信号２０の発生を可能にする同期装置リセット信号１９によってリセットされる。同期装置リセット信号１９がアサート停止にされると、Ｄ  ＦＦ３１と、Ｄ  ＦＦ３２と、Ｄ  ＦＦ３３とは、回路リセット信号２０のアサート停止前に、システム・クロック１６を利用して同期化を施す。
【００１５】
以上の論考では、本発明の典型的な方法及び実施態様だけが開示され、解説されている。当該技術者には明らかなように、本発明は、その精神または本質的な特性から逸脱することなく、他の特定の形態で実施することが可能である。従って、本発明の開示は、例証を意図したものであって、付属の請求項に記載の本発明の範囲を制限するものではない。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施態様による起動リセット回路要素の略ブロック図である。
【図２】本発明の実施態様による図１に示す起動リセット回路要素の実施例の詳細を示す略ブロック図である。
【符号の説明】
【００１７】
１０  集積回路
１２  内部発振器
１３  静電気放電防止回路
１４  同期装置
１６  システム・クロック
１７  外部リセット信号
１８  振動信号
１９  内部リセット信号
２１〜２５  環状発振器
２６〜２８  フリップ・フロップ
２９  論理ＯＲゲート
３１〜３３  フリップ・フロップ
【図１】
2005348408.tif 000003
【図２】
2005348408.tif 000004