(57)【要約】【課題】メモリセルへの書き込み／消去を精度良くベリファイし、通常読み出し時におけるアクセス速度の低下を防止することが目的とされる。【解決手段】図３で示される半導体記憶装置において、メモリ用トランジスタＭ４８について書き込み／消去ベリファイを行う場合、次のように制御する。選択側として選択される主ビット線ＭＢＬ２側では、制御線ＵＳＧ３により副ビット線選択用トランジスタＳＴｒ４をオンに制御する。そして、ワード線ＷＬ１６によりメモリ用トランジスタＭ４８をオンに制御し、副ビット線ＳＢＬ４に接続される他のメモリ用トランジスタＭ４９〜Ｍ６３を、ワード線ＷＬ１７〜ＷＬ３１によりオフに制御する。リファレンス側として選択される主ビット線ＭＢＬ０側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオフに制御して、副ビット線ＳＢＬ１を非選択とする。【選択図】図３
2005322296.tif 000002
【特許請求の範囲】
【請求項１】
第１主ビット線と、
第１ソース線と、
第１トランジスタと、
前記第１主ビット線に前記第１トランジスタを介して接続される第１副ビット線と、
一端が前記第１副ビット線に、他端が前記第１ソース線に接続される第１メモリ用トランジスタと、
第２主ビット線と、
第２ソース線と、
第２トランジスタと、
前記第２主ビット線に前記第２トランジスタを介して接続される第２副ビット線と、
一端が前記第２副ビット線に、他端が前記第２ソース線に接続される第２メモリ用トランジスタと、
前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅するアンプと
を備え、
前記第１メモリ用トランジスタのベリファイ時において、
前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、
前記第２メモリ用トランジスタに電流を流さない、半導体記憶装置。
【請求項２】
前記第２トランジスタをオフに制御する、請求項１記載の半導体記憶装置。
【請求項３】
前記第２トランジスタをオンにして、前記第２メモリ用トランジスタのゲート電極に、前記第２メモリ用トランジスタをオフする電圧を印加する、請求項１記載の半導体記憶装置。
【請求項４】
請求項３にかかる半導体記憶装置において、前記第２メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタは複数設けられ、そのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記第２メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記ゲート電圧を、前記第２メモリ用トランジスタをオフにする前記電圧として求める、半導体記憶装置の制御方法。
【請求項５】
前記第２トランジスタをオンにして、前記第２メモリ用トランジスタのバックバイアスとして、前記第２メモリ用トランジスタをオフする電圧を印加する、請求項１記載の半導体記憶装置。
【請求項６】
請求項５にかかる半導体記憶装置において、前記第２メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタは複数設けられ、バックバイアスごとのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記第２メモリ用トランジスタの各々に相互に等しい前記バックバイアスが印加されて、前記第２メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の分布の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記バックバイアスを、前記第２メモリ用トランジスタをオフにする前記電圧として求める、半導体記憶装置の制御方法。
【請求項７】
第１主ビット線と、
第１ソース線と、
第１トランジスタと、
前記第１主ビット線に前記第１トランジスタを介して接続される第１副ビット線と、
一端が前記第１副ビット線に、他端が前記第１ソース線に接続される第１メモリ用トランジスタと、
前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される第２メモリ用トランジスタと、
第２主ビット線と、
第２ソース線と、
第２トランジスタと、
前記第２主ビット線に前記第２トランジスタを介して接続される第２副ビット線と、
一端が前記第２副ビット線に、他端が前記第２ソース線に接続される第３メモリ用トランジスタと、
前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅するアンプと
を備え、
前記第２メモリ用トランジスタ及び前記第３メモリトランジスタは、同じウェルにおいて形成され、
前記第１メモリ用トランジスタのベリファイ時において、
前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、
前記ウェルに印加するバックバイアスとして、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタをオフする電圧を採用する、半導体記憶装置。
【請求項８】
請求項７にかかる半導体記憶装置において、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタの各々は複数設けられ、前記バックバイアスごとのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記ウェルに前記バックバイアスが印加されて、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の分布の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記バックバイアスを、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタをオフにする前記電圧として求める、半導体記憶装置の制御方法。
【請求項９】
第１主ビット線と、
第１ソース線と、
第１トランジスタと、
前記第１主ビット線に第１トランジスタを介して接続される第１副ビット線と、
一端が前記第１副ビット線に、他端が第１ソース線に接続される第１メモリ用トランジスタと、
前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される第２メモリ用トランジスタと、
第２主ビット線と、
前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅するアンプと
を備え、
前記第１メモリ用トランジスタのベリファイ時において、
前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、
前記第２メモリ用トランジスタに電流を流さない、半導体記憶装置。
【請求項１０】
前記第２メモリ用トランジスタのゲート電極に、前記第２メモリ用トランジスタをオフする電圧を印加する、請求項９記載の半導体記憶装置。
【請求項１１】
請求項１０にかかる半導体記憶装置において、前記第２メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタは複数設けられ、そのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記第２メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記ゲート電圧を、前記第２メモリ用トランジスタをオフする電圧として求める、半導体記憶装置の制御方法。
【請求項１２】
前記第２メモリ用トランジスタのバックバイアスとして、前記第２メモリ用トランジスタをオフする電圧を印加する、請求項９記載の半導体記憶装置。
【請求項１３】
請求項１２にかかる半導体記憶装置において、前記第２メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタは複数設けられ、前記バックバイアスごとのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記第２メモリ用トランジスタの各々に相互に等しい前記バックバイアスが印加されて、前記第２メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の分布の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記バックバイアスを、前記第２メモリ用トランジスタをオフする電圧として求める、半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関し、例えばフラッシュメモリに適用することができる。
【背景技術】
【０００２】
半導体記憶装置は、例えば、主ビット線、副ビット線、メモリセル及び差動増幅するアンプを備えている。副ビット線は、複数のメモリセルが並列に接続されており、例えばトランジスタを介して主ビット線に接続される。アンプは、二つの端子を有し、それぞれの端子には主ビット線が接続される。当該端子のうち、一の端子をリファレンス側、他の端子を選択側として選択可能である。
【０００３】
なお、本発明に関連する技術が、下記する特許文献に開示されている。
【０００４】
【特許文献１】特開平４−１５９６９４号公報
【特許文献２】特開平１１−１９１２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリセルには、例えばゲート電極とゲート絶縁膜との間にフローティングゲートを有し、フローティングゲートへの電子やホールの注入／排出によりデータの書き込み／消去を行うＭＯＳトランジスタが採用される。また、絶縁膜に、電子やホールを注入・トラップさせてデータの書き込みを行うＭＯＳトランジスタを採用してもよい。
【０００６】
このとき、書き込み及び消去の動作の確認、すなわち書き込み／消去ベリファイは、通常のデータの読み出し動作と同様に、次のようにして行われる。ここでは、選択側の主ビット線に、副ビット線を介して接続される複数のメモリセルのうち、一のメモリセルについて書き込み／消去ベリファイを行う場合を説明する。まず、当該一のメモリセルを選択する。選択とは、例えばメモリセルがＭＯＳトランジスタである場合に、当該一のメモリセルをオンに制御し、他のメモリセルをオフに制御することである。
【０００７】
次に、一のメモリセルが接続される副ビット線に対応させて、リファレンス側の主ビット線に接続される副ビット線を選択する。リファレンス側で選択された副ビット線には、比較電流が流される。このとき、当該副ビット線に接続されるメモリセルはすべてオフに制御される。そして、選択側の端子とリファレンス側の端子とにそれぞれ入力される電流を、アンプで比較することにより書き込み及び消去の動作を確認する。
【０００８】
具体的には、消去ベリファイでは、ベリファイの対象であるメモリセルのゲート電極に所定の電圧を印加して、選択側の端子に入力される電流が比較電流よりも大きい場合に、消去されたと確認される。
【０００９】
また、書き込みベリファイでは、ベリファイの対象であるメモリセルのゲート電極に所定の電圧を印加して、選択側の端子に入力される電流が比較電流よりも小さい場合に、書き込まれたと確認される。
【００１０】
ところが、過消去されたメモリセルが、例えばリファレンス側に存在する場合には、メモリセルをオフに制御したにも係わらす、過消去されたメモリセルからリーク電流が流れる。なぜなら、メモリセルが例えばｎチャンネルＭＯＳトランジスタである場合には、そのしきい値電圧が、過消去されるに従って小さくなるからである。ここで、過消去されたメモリセルとは、しきい値電圧が所定値よりも小さくなることをいう。よって、アンプのリファレンス側の端子に流れる電流が、当該端子に流すべき所定の電流よりも大きくなる。
【００１１】
これにより、消去ベリファイでは、消去ベリファイの対象である選択側のメモリセルが過消去されたときに、初めて消去されたと判断される。また、書き込みベリファイでは、書き込みベリファイの対象である選択側のメモリセルが書き込み不足であっても、書き込みされたと判断される。
【００１２】
さらに、その後リファレンス側の過消去ビットが書き込まれた場合、リファレンス側の副ビットに流れる総電流は比較電流のみとなり、選択側とリファンレンス側の電流差が減少し、アクセスの遅れを生じる。
【００１３】
また、読み出しを行うメモリセルが接続される副ビット線に、過消去されたメモリセルが存在すると、通常の書き込みデータの読み出し時において、過消去されたメモリセルからリーク電流が発生する。よって、アンプの選択側の端子に流れる電流がリーク電流分だけ増加して、リファレンス側の端子に流れる電流との差が小さくなるので、アクセスの遅れが生じる。
【００１４】
また逆に、選択側に過消去ビットが存在する場合、過消去ビットの非選択リーク電流分、選択セルの電流が少なくても、消せたとみなされる。このため、消去不足となり、消去ベリファイ電圧よりしきい値の高いビットが生ずる。
【００１５】
その過消去セルを、その後書き込みした場合は、副ビット線に流れる総電流量が減少する。このため、消去セルの読み出し時に、消去不足のビットを選択すると、通常読み出し電圧での副ビット線に流れる総電流量が減少し、アクセスの遅れを生ずるという難点があった。
【００１６】
本発明は、上述の事情に鑑みてなされたものであり、メモリセルへの書き込み／消去を精度良くベリファイし、通常読み出し時におけるアクセス速度の低下を防止することが目的とされる。
【課題を解決するための手段】
【００１７】
本発明にかかる第１の半導体記憶装置は、第１主ビット線、第１ソース線、第１トランジスタ、第１副ビット線、第１メモリ用トランジスタ、第２主ビット線、第２ソース線、第２トランジスタ、第２副ビット線、第２メモリ用トランジスタ及びアンプを備える。前記第１副ビット線は、前記第１主ビット線に前記第１トランジスタを介して接続される。前記第１メモリ用トランジスタは、一端が前記第１副ビット線に、他端が前記第１ソース線に接続される。前記第２副ビット線は、前記第２主ビット線に前記第２トランジスタを介して接続される。前記第２メモリ用トランジスタは、一端が前記第２副ビット線に、他端が前記第２ソース線に接続される。前記アンプは、前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅する。そして、前記第１メモリ用トランジスタのベリファイ時において、前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、前記第２メモリ用トランジスタに電流を流さない。
【００１８】
本発明にかかる第２の半導体記憶装置は、第１主ビット線、第１ソース線、第１トランジスタ、第２メモリ用トランジスタ、第１副ビット線、第１メモリ用トランジスタ、第２主ビット線、第２ソース線、第２トランジスタ、第２副ビット線、第３メモリ用トランジスタ及びアンプを備える。前記第１副ビット線は、前記第１主ビット線に前記第１トランジスタを介して接続される。前記第１メモリ用トランジスタは、一端が前記第１副ビット線に、他端が前記第１ソース線に接続される。前記第２メモリ用トランジスタは、前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される。前記第２副ビット線は、前記第２主ビット線に前記第２トランジスタを介して接続される。前記第３メモリ用トランジスタは、一端が前記第２副ビット線に、他端が前記第２ソース線に接続される。前記アンプは、前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅する。前記第２メモリ用トランジスタと前記第３メモリトランジスタとは、同じウェルにおいて形成される。そして、前記第１メモリ用トランジスタのベリファイ時において、前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、前記ウェルに印加するバックバイアスとして、前記第２メモリ用トランジスタ及び前記第３メモリ用トランジスタをオフする電圧を採用する。
【００１９】
本発明にかかる第３の半導体記憶装置は、第１主ビット線、第１ソース線、第１トランジスタ、第１副ビット線、第１メモリ用トランジスタ、第２メモリ用トランジスタ、第２主ビット線及びアンプを備える。前記第１副ビット線は、前記第１主ビット線に第１トランジスタを介して接続される。前記第１メモリ用トランジスタは、一端が前記第１副ビット線に、他端が第１ソース線に接続される。前記第２メモリ用トランジスタは、前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される。前記アンプは、前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅する。そして、前記第１メモリ用トランジスタのベリファイ時において、前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、前記第２メモリ用トランジスタに電流を流さない。
【発明の効果】
【００２０】
本発明にかかる第１の半導体記憶装置によれば、第２メモリ用トランジスタが過消去されている場合であっても、第２メモリ用トランジスタからリーク電流が流れることが抑制されるので、書き込み／消去ベリファイにおいて、第１メモリ用トランジスタのしきい値電圧を過大に評価しない。よって、第１メモリ用トランジスタの書き込み／消去が精度良くベリファイされ、通常読み出し時におけるアクセス速度の低下が防止される。
【００２１】
本発明にかかる第２の半導体記憶装置によれば、第２メモリ用トランジスタ及び第３メモリ用トランジスタが過消去されている場合であっても、第２メモリ用トランジスタ及び第３メモリ用トランジスタからリーク電流が流れることが抑制されるので、書き込み／消去ベリファイにおいて、第１メモリ用トランジスタのしきい値電圧を過大もしくは過小に評価しない。よって、第１メモリ用トランジスタの書き込み／消去が精度良くベリファイされ、通常読み出し時におけるアクセス速度の低下が防止される。しかも、ウェルに最適な電圧を印加するだけでよいので、ベリファイを行うための制御が単純化される。
【００２２】
本発明にかかる第３の半導体記憶装置によれば、第２メモリ用トランジスタが過消去されている場合であっても、第２メモリ用トランジスタから流れるリーク電流が所定の値より小さく抑制されるので、書き込み／消去ベリファイにおいて、第１メモリ用トランジスタのしきい値電圧を過小に評価しない。よって、第１メモリ用トランジスタの書き込み／消去が精度良くベリファイされ、通常読み出し時におけるアクセス速度の低下が防止される。
【発明を実施するための最良の形態】
【００２３】
図１は、本発明にかかる半導体記憶装置を概念的に示す回路図である。半導体記憶装置は、メモリブロック１、センスアンプＳ／Ａ及び比較電流選択部３を備える。
【００２４】
センスアンプＳ／Ａは、例えば差動増幅するアンプであって、一対の端子１１，１２を有する。端子１１には、接続点Ｐ１１を介して主ビット線ＭＢＬ０，ＭＢＬ１が接続される。端子１２には、接続点Ｐ１２を介して主ビット線ＭＢＬ２，ＭＢＬ３が接続される。
【００２５】
主ビット線ＭＢＬ０〜ＭＢＬ３は、主ビット線選択用トランジスタＣＡＴｒ０〜ＣＡＴｒ３を直列に介して、メモリブロック１にそれぞれ接続される。図１では、主ビット線選択用トランジスタＣＡＴｒ０〜ＣＡＴｒ３がＭＯＳトランジスタである場合が示されている。主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２のゲート電極には制御線ＣＡ１が、主ビット線選択用トランジスタＣＡＴｒ１，ＣＡＴｒ３のゲート電極には制御線ＣＡ０が、それぞれ接続されている。よって、制御線ＣＡ１により主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２は同時にオンに制御できるので、主ビット線ＭＢＬ０，ＭＢＬ２を同時に選択できる。主ビット線ＭＢＬ１，ＭＢＬ３についても同様である。
【００２６】
また、主ビット線ＭＢＬ０〜ＭＢＬ３の各々には、主ビット線リセット用トランジスタＲＳＴｒ０〜ＲＳＴｒ３が接続されている。
【００２７】
比較電流選択部３は、比較電流発生部３１と比較電流選択用トランジスタＣＴｒ１，Ｃｔｒ２とを有し、センスアンプＳ／Ａの一対の端子１１，１２の間に接続される。図１では、比較電流選択用トランジスタＣＴｒ１，Ｃｔｒ２がＭＯＳトランジスタである場合が示されている。比較電流発生部３１は、比較電流選択用トランジスタＣＴｒ１を介して端子１１に、比較電流選択用トランジスタＣＴｒ２を介して端子１２に、それぞれ接続される。比較電流選択用トランジスタＣＴｒ１，ＣＴｒ２のゲート電極には、制御線ＥＳＥＬ，ＯＳＥＬがそれぞれ接続される。
【００２８】
比較電流発生部３１によって発生される比較電流は、例えばメモリブロック１に書き込まれたデータを読み込む場合や、書き込み／消去ベリファイを行う場合に、端子１１若しくは端子１２のどちらか一方に流される。つまり、比較電流選択用トランジスタＣＴｒ１，ＣＴｒ２のうち、一方がオンに、他方がオフに制御される。例えば、端子１１側に比較電流を流す場合には、制御線ＥＳＥＬ，ＯＳＥＬにより、比較電流選択用トランジスタＣＴｒ１をオンに、比較電流選択用トランジスタＣＴｒ２をオフにそれぞれ制御する。このとき、比較電流が流される側の端子、前記した例においては端子１１側が、リファレンス側とされる。そして、他方の端子、前記した例においては端子１２側が、選択側とされる。
【００２９】
メモリブロック１は、副ビット線ＳＢＬ１〜ＳＢＬ８、副ビット線選択用トランジスタＳＴｒ１〜ＳＴｒ８、ソース線２及びメモリ用トランジスタＭ０〜Ｍ６３を備える。なお、主ビット線ＭＢＬ０〜ＭＢＬ３は、メモリブロック１内にも配線されている。図１では、副ビット線選択用トランジスタＳＴｒ１〜ＳＴｒ８がＭＯＳトランジスタであって、メモリ用トランジスタＭ０〜Ｍ６３がフローティングＭＯＳトランジスタである場合が示されている。また、データの書き込み／消去が行われるメモリ用トランジスタの一群を、鎖線４で囲んでいる。
【００３０】
副ビット線ＳＢＬ１は、副ビット線選択用トランジスタＳＴｒ１を直列に介して、主ビット線ＭＢＬ０上の接続点Ｐ１に接続される。副ビット線選択用トランジスタＳＴｒ１のゲート電極には、制御線ＬＳＧ３が接続される。そして、制御線ＬＳＧ３により、副ビット線選択用トランジスタＳＴｒ１をオン／オフして、副ビット線ＳＢＬ１の選択／非選択を制御する。
【００３１】
また、副ビット線ＳＢＬ１には、制御線ＲＳＴ２により制御される副ビット線リセット用トランジスタＲＴｒ１が接続されている。
【００３２】
メモリ用トランジスタＭ０〜Ｍ１５は、一端が副ビット線ＳＢＬ１に、他端がソース線２にそれぞれ接続され、符号Ｍ０〜Ｍ１５の順に接続点Ｐ１側から配置される。メモリ用トランジスタＭ０〜Ｍ１５のゲート電極には、ワード線ＷＬ０〜ＷＬ１５がそれぞれ接続される。
【００３３】
副ビット線ＳＢＬ５は、副ビット線選択用トランジスタＳＴｒ５を直列に介して、接続点Ｐ１に接続されており、副ビット線ＳＢＬ１と同様に構成される。副ビット線選択用トランジスタＳＴｒ５のゲート電極には、制御線ＬＳＧ２が接続される。そして、制御線ＬＳＧ２により、副ビット線選択用トランジスタＳＴｒ５をオン／オフして、副ビット線ＳＢＬ５の選択／非選択を制御する。
【００３４】
副ビット線ＳＢＬ２は、副ビット線選択用トランジスタＳＴｒ２を直列に介して、主ビット線ＭＢＬ０上の接続点Ｐ２に接続される。副ビット線選択用トランジスタＳＴｒ２のゲート電極には、制御線ＵＳＧ０が接続される。そして、制御線ＵＳＧ０により、副ビット線選択用トランジスタＳＴｒ２をオン／オフして、副ビット線ＳＢＬ２の選択／非選択を制御する。
【００３５】
また、副ビット線ＳＢＬ２には、制御線ＲＳＴ２により制御される副ビット線リセット用トランジスタＲＴｒ２が接続されている。
【００３６】
メモリ用トランジスタＭ１６〜Ｍ３１は、一端が副ビット線ＳＢＬ２に、他端がソース線２にそれぞれ接続され、符号Ｍ１６〜Ｍ３１の順に接続点Ｐ２側から配置される。メモリ用トランジスタＭ１６〜Ｍ３１のゲート電極には、ワード線ＷＬ１６〜ＷＬ３１がそれぞれ接続される。
【００３７】
副ビット線ＳＢＬ６は、副ビット線選択用トランジスタＳＴｒ６を直列に介して、接続点Ｐ２に接続されており、副ビット線ＳＢＬ２と同様に構成される。副ビット線選択用トランジスタＳＴｒ６のゲート電極には、制御線ＵＳＧ１が接続される。そして、制御線ＵＳＧ１により、副ビット線選択用トランジスタＳＴｒ６をオン／オフして、副ビット線ＳＢＬ６の選択／非選択を制御する。
【００３８】
同様にして、センスアンプＳ／Ａの端子１２側に接続される主ビット線ＭＢＬ２には、副ビット線ＳＢＬ３，ＳＢＬ４，ＳＢＬ７，ＳＢＬ８が、副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８を介して、それぞれ接続される。副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８のゲート電極には、制御線ＬＳＧ０，ＵＳＧ３，ＬＳＧ１，ＵＳＧ２がそれぞれ接続される。そして、制御線ＬＳＧ０，ＵＳＧ３，ＬＳＧ１，ＵＳＧ２により、副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８をオン／オフして、副ビット線ＳＢＬ３，ＳＢＬ４，ＳＢＬ７，ＳＢＬ８の選択／非選択をそれぞれ制御する。また、図１では、副ビット線ＳＢＬ３に接続されるメモリ用トランジスタには、接続点Ｐ３側から符号Ｍ３２〜Ｍ４７を付し、副ビット線ＳＢＬ４に接続されるメモリ用トランジスタには、接続点Ｐ４側から符号Ｍ４８〜Ｍ６３を付している。
【００３９】
主ビット線ＭＢＬ１についてはその構成が上記した主ビット線ＭＢＬ０と、主ビット線ＭＢＬ３についてはその構成が主ビット線ＭＢＬ２と、それぞれ同様である。
【００４０】
上述した半導体記憶装置においては、ソース線２が、メモリ用トランジスタの各々において共有されているが、例えばメモリ用トランジスタの各々において異なっていてもよい。
【００４１】
図１では、メモリブロック１の容量が２５６ビットである場合が示されているが、より大きな容量、例えば５１２ビット等であってもよい。このとき、例えば、主ビット線数または副ビット線数が増やされるか、または一副ビット線あたりに接続されるメモリ用トランジスタの個数が増やされる。
【００４２】
また、図１では、一つのセンスアンプＳ／Ａに対して一つのメモリブロック１が接続されているが、一つのセンスアンプＳ／Ａに対してメモリブロック１を複数接続してもよい。さらには、半導体記憶装置は、センスアンプＳ／Ａを複数設けても良い。
【００４３】
図１で示される半導体記憶装置において、副ビット線ＳＢＬ４に接続される一のメモリ用トランジスタについて書き込み／消去ベリファイを行うとした場合に、副ビット線ＳＢＬ４に対して比較対象となるリファレンス側の副ビット線を、例えば副ビット線ＳＢＬ１とすることができる。このとき、制御線ＬＳＧ３と制御線ＵＳＧ３とが相互に連係して、副ビット線選択用トランジスタＳＴｒ１，ＳＴｒ４が制御される。
【００４４】
他の副ビット線ＳＢＬ２，ＳＢＬ３，ＳＢＬ５〜ＳＢＬ８については、例えば、副ビット線ＳＢＬ５と副ビット線ＳＢＬ８、副ビット線ＳＢＬ７と副ビット線ＳＢＬ６、副ビット線ＳＢＬ３と副ビット線ＳＢＬ２とを、それぞれ対応付けることができる。すなわち、制御線ＬＳＧ３と制御線ＵＳＧ３、制御線ＬＳＧ２と制御線ＵＳＧ２、制御線ＬＳＧ１と制御線ＵＳＧ１、制御線ＬＳＧ０と制御線ＵＳＧ０とが、それぞれ相互に連係する。
【００４５】
以下の実施の形態においては、上記した半導体記憶装置について、書き込み／消去ベリファイを行う際の本発明にかかる半導体記憶装置の制御方法を示す。なお、メモリ用トランジスタＭ０〜Ｍ６３は、ｎチャンネル型のフローティングＭＯＳトランジスタとする。そして、書き込み／消去ベリファイが、メモリ用トランジスタＭ４８について行われるとし、メモリ用トランジスタＭ４８が接続される副ビット線ＳＢＬ４に対して比較対象となるリファレンス側の副ビット線を、副ビット線ＳＢＬ１とする。
【００４６】
図２は、図１で示される半導体記憶装置のうち、メモリ用トランジスタＭ４８の書き込み／消去ベリファイにかかる部分だけが示されている。図１で示される半導体記憶装置の構成要素と同じものについては、同符号が付されている。図２では、比較電流選択部３は省略されているが、端子１１側がリファレンス側に、端子１２側が選択側にそれぞれ選択されているとする。また、主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２も省略されているが、それぞれをオンにして主ビット線ＭＢＬ０，ＭＢＬ２が選択されているとする。
【００４７】
このとき、制御線ＵＳＧ３，ＬＳＧ３により制御される副ビット線選択用トランジスタ以外の全ての副ビット線選択用トランジスタは、制御線ＵＳＧ０〜ＵＳＧ２，ＬＳＧ０〜ＬＳＧ２によりオフに制御される。また、制御線ＣＡ０により主ビット線選択用トランジスタＣＡＴｒ１，ＣＡＴｒ３はオフに制御され、主ビット線ＭＢＬ１，ＭＢＬ３が非選択とされる。
【００４８】
実施の形態１．
本実施の形態では、リファレンス側のメモリ用トランジスタＭ０が過消去されている場合について、半導体記憶装置の制御方法を示す。
【００４９】
図３は、本実施の形態にかかる方法で制御された場合の接続関係を示し、電流が流れない配線や素子は破線により示されている。メモリ用トランジスタＭ４８について書き込み／消去ベリファイを行うので、選択側では副ビット線選択用トランジスタＳＴｒ４及びメモリ用トランジスタＭ４８〜Ｍ６３を次のように制御する。つまり、制御線ＵＳＧ３により副ビット線選択用トランジスタＳＴｒ４をオンに制御する。そして、ワード線ＷＬ１６によりメモリ用トランジスタＭ４８をオンに制御し、副ビット線ＳＢＬ４に接続される他のメモリ用トランジスタＭ４９〜Ｍ６３を、ワード線ＷＬ１７〜ＷＬ３１によりオフに制御する。
【００５０】
リファレンス側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオフに制御して、副ビット線ＳＢＬ１を非選択とする。これにより、メモリ用トランジスタＭ０に電流が流れない。つまり、メモリ用トランジスタＭ０からリーク電流が流れることが抑制される。
【００５１】
上述した内容によれば、リファレンス側の主ビット線ＭＢＬ０に流れる比較電流に、過消去されたメモリ用トランジスタＭ０から生じるリーク電流が加算されないので、書き込み／消去ベリファイにおいて、メモリ用トランジスタＭ４８のしきい値電圧を過大に評価しない。換言すれば、リファレンス側の副ビット線ＳＢＬ１に接続されるメモリ用トランジスタＭ０〜Ｍ１５に、過消去されたメモリ用トランジスタＭ０が含まれている場合であっても、選択側のメモリ用トランジスタＭ４８の書き込み／消去が精度良くベリファイされる。よって、通常読み出し時におけるアクセス速度の低下が防止される。
【００５２】
図４は、本実施の形態にかかる副ビット線ＳＢＬ１〜ＳＢＬ８の選択／非選択の制御を行う回路を示す。この回路は、回路Ｃ１〜Ｃ８、入力端子Ｓ１〜Ｓ３，ｒｅａｄ、ＮＯＴ回路７０１〜７１２及び制御線ＵＳＧ０〜ＵＳＧ３，ＬＳＧ０〜ＬＳＧ３を備える。
【００５３】
回路Ｃ１は、一致回路７１、ＡＮＤ回路７２、ラッチ回路７３、セレクタ回路７４、ＮＯＴ回路７５、ＮＡＮＤ回路７６、レベルシフタ回路７７及び入力端子Ａ１〜Ａ３を有する。入力端子Ａ１，Ａ２は、一致回路７１の一対の入力端にそれぞれ接続される。ラッチ回路７３は、入力端ｉｎ、出力端ｏｕｔ，クロック端子ＣＬ及びリセット端子Ｒを有する。ラッチ回路７３の入力端ｉｎには一致回路７１の出力端が接続される。そして、入力端子Ａ１及び一致回路７１の出力端は、ＡＮＤ回路７２の一対の入力端にそれぞれ接続される。
【００５４】
セレクタ回路７４は、ＡＮＤ回路の出力端に接続される入力端ｇ１と、ラッチ回路７３の出力端ｏｕｔに接続される入力端ｇ２とを有し、入力端子ｒｅａｄから入力される信号により、入力端ｇ１，ｇ２の一方を選択する。すなわち、ｒｅａｄから０が入力されると入力端ｇ１が、ｒｅａｄから１が入力されると入力端ｇ２がそれぞれ選択される。また、入力端ｇ１及び入力端ｇ２のうち選択された方から入力された信号を反転させて出力する。セレクタ回路７４の出力端は、ＮＯＴ回路７５を介して、ＮＡＮＤ回路７６の一の入力端に接続される。
【００５５】
入力端子Ａ３は、ＮＡＮＤ回路７６の他の入力端に接続される。ＮＡＮＤ回路７６の出力端は、レベルシフタ回路７７を介して、制御線ＵＳＧ３に接続される。
【００５６】
回路Ｃ２〜Ｃ８についても、回路Ｃ１と同様に構成される。ただし、回路Ｃ２〜Ｃ８の出力側は、制御線ＵＳＧ２〜ＵＳＧ１，ＬＳＧ３〜ＬＳＧ０のそれぞれに接続される。
【００５７】
入力端子Ｓ１〜Ｓ３は、回路Ｃ１〜Ｃ８の各々に次のように接続される。つまり、入力端子Ｓ１は、回路Ｃ１〜Ｃ４に対しては、入力端子Ａ１に直接に接続され、回路Ｃ５〜Ｃ８に対しては、ＮＯＴ回路７０５，７０６，７０８，７１０を介して入力端子Ａ１にそれぞれ接続される。
【００５８】
入力端子Ｓ２は、回路Ｃ３〜Ｃ６に対しては、入力端子Ａ２に直接に接続され、回路Ｃ１，Ｃ２，Ｃ７，Ｃ８に対しては、ＮＯＴ回路７０１，７０２，７０９，７１１を介して入力端子Ａ２にそれぞれ接続される。
【００５９】
入力端子Ｓ３は、回路Ｃ１，Ｃ３，Ｃ５，Ｃ７に対しては、入力端子Ａ３に直接に接続され、回路Ｃ２，Ｃ４，Ｃ６，Ｃ８に対しては、ＮＯＴ回路７０３，７０４，７０７，７１２を介して入力端子Ａ３に接続される。
【００６０】
入力端子Ｓ１〜Ｓ３には、０または１の信号がそれぞれ入力される。すなわち、入力端子Ｓ１〜Ｓ３に入力される信号をそれぞれ符号Ｓ１〜Ｓ３で表すと、信号（Ｓ１，Ｓ２，Ｓ３）には、（０，０，０）、（１，０，０）、（０，１，０）、（０，０，１）、（１，１，０）、（０，１，１）、（１，０，１）及び（１，１，１）のいずれか一つが選択できる。
【００６１】
上記したいずれか一つの信号（Ｓ１，Ｓ２，Ｓ３）を入力した場合、回路Ｃ１〜Ｃ８の各々に入力される信号（Ａ１，Ａ２，Ａ３）は、相互に異なって、（０，０，０）、（１，０，０）、（０，１，０）、（０，０，１）、（１，１，０）、（０，１，１）、（１，０，１）及び（１，１，１）のいずれか一つになる。
【００６２】
図５及び図６は、回路Ｃ１〜Ｃ８の各々の入力端子Ａ１〜Ａ３に信号（Ａ１，Ａ２，Ａ３）がそれぞれ入力（Ｉｎ）された場合の出力（Ｏｕｔ）が示される。図５は、入力端子ｒｅａｄから０が入力された場合が示される。図６は、入力端子ｒｅａｄから１が入力された場合が示される。
【００６３】
図５に示される表によれば、上記したいずれか一つの信号（Ｓ１，Ｓ２，Ｓ３）が入力されると、回路Ｃ１〜Ｃ８に接続される制御線ＵＳＧ３〜ＵＳＧ０，ＬＳＧ３〜ＬＳＧ０のうち一の制御線に出力される信号だけが０となり、他の制御線に出力される信号はいずれも１となる。例えば信号（Ｓ１，Ｓ２，Ｓ３）として（１，０，１）を採用すると、回路Ｃ１の制御線ＵＳＧ３に出力される信号だけが０となって、他の制御線に出力される信号はいずれも１となる。
【００６４】
そして、０の信号が出力された制御線は、それに接続される副ビット線選択用トランジスタをオンに制御する。また、１の信号が出力された制御線は、それに接続される副ビット線選択用トランジスタをオフに制御する。例えば、上述した例では、制御線ＵＳＧ３に０の信号が出力されるので、制御線ＵＳＧ３は副ビット線選択用トランジスタＳＴｒ４をオンに制御して、副ビット線ＳＢＬ４を選択する。
【００６５】
よって、図４で示される回路において、入力端子ｒｅａｄから０の信号を入力して、信号（Ｓ１，Ｓ２，Ｓ３）を入力することで、副ビット線ＳＢＬ１〜ＳＢＬ８のいずれか一つを選択することができる。すなわち、本実施の形態にかかる書き込み／消去ベリファイにおける副ビット線の選択／非選択に適用することができる。
【００６６】
図６で示される表によれば、上記したいずれか一つの信号（Ｓ１，Ｓ２，Ｓ３）が入力されると、回路Ｃ１〜Ｃ８に接続される制御線ＵＳＧ３〜ＵＳＧ０，ＬＳＧ３〜ＬＳＧ０のうち二つの制御線に出力される信号だけが０となり、他の制御線に出力される信号はいずれも１となる。例えば信号（Ｓ１，Ｓ２，Ｓ３）として（１，０，１）を採用すると、回路Ｃ１の制御線ＵＳＧ３及び回路Ｃ５の制御線ＬＳＧ３のそれぞれ出力される信号だけが０となって、他の制御線に出力される信号はいずれも１となる。
【００６７】
そして、０の信号が出力された制御線は、それに接続される副ビット線選択用トランジスタをオンに制御する。また、１の信号が出力された制御線は、それに接続される副ビット線選択用トランジスタをオフに制御する。例えば、上述した例では、制御線ＵＳＧ３，ＬＳＧ３に０の信号がそれぞれ出力されるので、制御線ＵＳＧ３，ＬＳＧ３は副ビット線選択用トランジスタＳＴｒ４，ＳＴｒ１をオンに制御して、副ビット線ＳＢＬ４，ＳＢＬ１をそれぞれ選択する。
【００６８】
図４で示される回路では、信号（Ｓ１，Ｓ２，Ｓ３）を入力すると、制御線ＵＳＧ０，ＬＳＧ０、制御線ＵＳＧ１，ＬＳＧ１、制御線ＵＳＧ２，ＬＳＧ２及び制御線ＵＳＧ３，ＬＳＧ３のいずれか一つの対にだけ０の信号が出力される。よって、図１で示される半導体記憶装置において、制御線ＬＳＧ３と制御線ＵＳＧ３、制御線ＬＳＧ２と制御線ＵＳＧ２、制御線ＬＳＧ１と制御線ＵＳＧ１、制御線ＬＳＧ０と制御線ＵＳＧ０とが、それぞれ相互に連係する。
【００６９】
入力端子ｒｅａｄから１の信号が入力される場合は、通常読み出し時、若しくは後述する実施の形態２及び実施の形態３にかかる半導体記憶装置の制御に適用できる。
【００７０】
実施の形態２．
本実施の形態では、リファレンス側のメモリ用トランジスタＭ０が過消去されている場合について、実施の形態１とは異なる半導体記憶装置の制御方法を示す。
【００７１】
図７は、本実施の形態にかかる方法で制御された場合の接続関係を示し、電流が流れない配線や素子は破線により示されている。選択側のメモリ用トランジスタについては、実施の形態１と同様にして、メモリ用トランジスタＭ４８だけがオンに制御される。
【００７２】
リファレンス側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオンに制御する。そして、過消去されたメモリ用トランジスタＭ０については、制御線ＷＬ０により、メモリ用トランジスタＭ０からリーク電流が流れないゲート電圧Ｖｇｓ（０）を、ゲート電極に印加する。ゲート電圧Ｖｇｓ（０）は、ソースに印加される電圧を基準とする。このゲート電圧Ｖｇｓ（０）は、後述の実施の形態４で示される方法により求められる。
【００７３】
実際の使用の形態では、メモリ用トランジスタＭ０〜Ｍ１５のうち、どれが過消去されているかを特定することができない。よって、メモリ用トランジスタＭ１〜Ｍ１５についても、メモリ用トランジスタＭ０と同様に、制御線ＷＬ１〜ＷＬ１５により、ゲート電極にゲート電圧Ｖｇｓ（０）をそれぞれ印加することが望ましい。
【００７４】
これにより、メモリ用トランジスタＭ０から副ビット線ＳＢＬ１にリーク電流が流れることが防止される。よって、実施の形態１と同様の効果を得ることができる。
【００７５】
本実施の形態では、リファレンス側において、メモリ用トランジスタＭ０のゲート電極にゲート電圧Ｖｇｓ（０）を印加したが、メモリ用トランジスタＭ０からリーク電流が流れないバックバイアスＶｂｓ（０）を印加してもよい。バックバイアスＶｂｓ（０）は、ソースに印加される電圧を基準とする。このバックバイアスＶｂｓ（０）は、後述の実施の形態５で示される方法により求められる。
【００７６】
実施の形態３．
本実施の形態では、選択側のメモリ用トランジスタＭ６３が過消去されている場合について、半導体記憶装置の制御方法を示す。本実施の形態にかかる方法で制御された場合の接続関係を示す図には、例えば図７が採用できる。
【００７７】
選択側では、制御線ＵＳＧ３により副ビット線選択用トランジスタＳＴｒ４をオンに制御する。そして、ワード線ＷＬ１６によりメモリ用トランジスタＭ４８をオンに制御する。
【００７８】
また、過消去されたメモリ用トランジスタＭ６３については、制御線ＷＬ３１により、メモリ用トランジスタＭ６３からリーク電流が流れないゲート電圧Ｖｇｓ（０）を、ゲート電極に印加する。このゲート電圧Ｖｇｓ（０）は、後述する実施の形態４で示される方法により求められる。
【００７９】
これにより、メモリ用トランジスタＭ６３に電流が流れない。つまり、メモリ用トランジスタＭ６３からリーク電流が流れることが抑制される。
【００８０】
実際の使用の形態では、メモリ用トランジスタＭ４９〜Ｍ６３のうち、どれが過消去されているかを特定することができない。よって、メモリ用トランジスタＭ４９〜Ｍ６２についても、メモリ用トランジスタＭ６３と同様に、制御線ＷＬ１７〜ＷＬ３０により、ゲート電極にゲート電圧Ｖｇｓ（０）をそれぞれ印加することが望ましい。
【００８１】
リファレンス側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオンに制御する。そして、ワード線ＷＬ０〜ＷＬ１５によりメモリ用トランジスタＭ０〜Ｍ１５をオフに制御する。
【００８２】
上述の内容によれば、メモリ用トランジスタＭ６３からリーク電流が流れることを抑制するので、副ビット線ＳＢＬ４に流れる電流にリーク電流が加算されない。これにより、書き込み／消去ベリファイにおいて、メモリ用トランジスタＭ４８のしきい値電圧を過小に評価しない。換言すれば、選択側の副ビット線ＳＢＬ４に接続されるメモリ用トランジスタＭ４９〜Ｍ６３に、過消去されたメモリ用トランジスタＭ６３が含まれる場合であっても、選択側のメモリ用トランジスタＭ４８の書き込み／消去が精度良くベリファイされる。よって、通常読み出し時におけるアクセス速度の低下が防止される。
【００８３】
本実施の形態では、メモリ用トランジスタＭ６３のゲート電極にゲート電圧Ｖｇｓ（０）を印加したが、メモリ用トランジスタＭ６３からリーク電流が流れないバックバイアスＶｂｓ（０）を印加してもよい。このバックバイアスＶｂｓ（０）は、後述する実施の形態５で示される方法により求められる。
【００８４】
上述した実施の形態１または実施の形態２と、本実施の形態とを組み合わせて用いてもよく、実施の形態２で示される効果と、本実施の形態で上述した効果との両方を得ることができる。
【００８５】
特に、実施の形態２と実施の形態３と組み合わせる場合において、リファレンス側のメモリ用トランジスタＭ０〜Ｍ１５と、選択側のメモリ用トランジスタＭ４８〜Ｍ６３とが、同じウェルに形成されることが望ましい。なぜなら、当該ウェルに最良の電圧を印加するだけで、リーク電流の発生を抑制することができるので、ベリファイを行うための制御が単純化される。
【００８６】
実施の形態４．
本実施の形態では、過消去されたメモリ用トランジスタからリーク電流が流れないゲート電圧Ｖｇｓ（０）の導出方法を示す。
【００８７】
図８は、ゲート電圧Ｖｇｓ（０）を導出するフローを示し、ステップ１０１〜１０６で構成される。まず、ステップ１０１では、リファレンス側の副ビット線ＳＢＬ１に接続される複数のメモリ用トランジスタＭ０〜Ｍ１５について、しきい値電圧に対する個数の分布を用意する。例えば、図９で示されるような分布５０が用意される。分布５０は、しきい値電圧Ｖｔｈが離散的な値Ｖｔｈ（１）〜Ｖｔｈ（１１）、例えば１Ｖ〜４Ｖまで０．３Ｖごとに離散的な値であって、それぞれについて個数Ｎ（１）〜Ｎ（１１）が対応している。しきい値電圧Ｖｔｈの離散的な値は、さらに複数あってもよい。破線５１は、分布５０について各グラフの頂点を滑らかに繋げたものである。例えば、破線５１はほぼ正規分布に従う。
【００８８】
ステップ１０２では、しきい値電圧Ｖｔｈ（１）〜Ｖｔｈ（１１）の各々について、ゲート電圧Ｖｇｓとソース／ドレイン間に流れる電流Ｉｄｓとの関係を導出する。ゲート電圧Ｖｇｓは、ソースに印加される電圧を基準とする。図１０は、導出されたゲート電圧Ｖｇｓと電流Ｉｄｓとの関係を、しきい値電圧Ｖｔｈ（１）〜Ｖｔｈ（１１）の各々についてグラフ６０１〜６１１で示す。
【００８９】
ステップ１０３では、しきい値電圧Ｖｔｈ（１）〜Ｖｔｈ（１１）を有するメモリ用トランジスタの各々に相互に等しいゲート電圧Ｖｇｓ（０）を印加したときに、当該メモリ用トランジスタの各々に流れるソース／ドレイン間電流Ｉｄｓ（１）〜Ｉｄｓ（１１）を求める。図１０を用いて具体的に説明すると、例えばＶｇｓ＝Ｖｇｓ（０）として、Ｖｇｓ＝Ｖｇｓ（０）を示す直線６２０と、グラフ６０１〜６１１と交わる点での電流を電流Ｉｄｓ（１）〜Ｉｄｓ（１１）とする。
【００９０】
ステップ１０４では、しきい値電圧Ｖｔｈ（１）〜Ｖｔｈ（１１）の各々について、ステップ１０３で求められた電流Ｉｄｓ（１）〜Ｉｄｓ（１１）と、ステップ１０１で用意された分布５０から求まる個数Ｎ（１）〜Ｎ（１１）との積Ｉｄｓ（１）・Ｎ（１）〜Ｉｄｓ（１１）・Ｎ（１１）を求める。
【００９１】
ステップ１０５では、ステップ１０４で求めた積Ｉｄｓ（１）・Ｎ（１）〜Ｉｄｓ（１１）・Ｎ（１１）を、しきい値電圧の分布５０の下限Ｖｔｈ（１）から上限Ｖｔｈ（１１）まで、式（１）で示されるように足し合わせる。式（１）で求まる電流Ｉｔｏｔ（Ｖｇｓ（０））は、メモリ用トランジスタＭ０〜Ｍ１５に流れる電流の総和、つまりリーク電流である。
【００９２】
【数１】
2005322296.tif 000003
【００９３】
ステップ１０６では、電流Ｉｔｏｔ（Ｖｇｓ（０））が所定の値よりも小さくなるように、ゲート電圧Ｖｇｓ（０）を決める。所定の値として、リファレンス側に流れる比較電流に対して２桁小さい値を採用することが、書き込み／消去ベリファイ時におけるリーク電流の影響を妨げる点で望ましい。
【００９４】
上述の方法によって求められたゲート電圧Ｖｇｓ（０）を、過消去されたゲート電圧に印加することで、過消去されたメモリ用トランジスタからリーク電流が流れることが防止される。
【００９５】
本実施の形態は、選択側の副ビット線ＳＢＬ４に接続されるメモリ用トランジスタＭ４８〜Ｍ６３について適用してもよく、同様の効果を得ることができる。
【００９６】
実施の形態５．
本実施の形態では、過消去されたメモリ用トランジスタからリーク電流が流れないバックバイアスＶｂｓ（０）の導出方法を示す。
【００９７】
図１１は、バックバイアスＶｂｓ（０）を導出するフローを示し、ステップ２０１〜２０６で構成される。まず、ステップ２０１では、リファレンス側の副ビット線ＳＢＬ１に接続される複数のメモリ用トランジスタＭ０〜Ｍ１５について、バックバイアスＶｂｓごとのしきい値電圧に対する個数の分布を用意する。バックバイアスＶｂｓは、ソースに印加される電圧を基準とする。例えば、図１２では、バックバイアスＶｂｓ（ｎ）ごとに分布５２が用意される。ｎは、自然数である。分布５２は、しきい値電圧Ｖｔｈが離散的な値Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１）であって、それぞれについて個数Ｎ（ｎ，１）〜Ｎ（ｎ，１１）が対応している。しきい値電圧Ｖｔｈの離散的な値は、さらに複数あってもよい。しきい値電圧Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１）及び個数Ｎ（ｎ，１）〜Ｎ（ｎ，１１）は、バックバイアスＶｂｓ（ｎ）に依存する。破線５３は、分布５２について各グラフの頂点を滑らかに繋げたものである。例えば、破線５３はほぼ正規分布に従う。
【００９８】
ステップ２０２では、バックバイアスＶｂｓ（ｎ）ごとに、しきい値電圧Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１）の各々について、ゲート電圧Ｖｇｓとソース／ドレイン間に流れる電流Ｉｄｓとの関係を導出する。図１３は、導出されたゲート電圧Ｖｇｓと電流Ｉｄｓとの関係を、しきい値電圧Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１）の各々についてグラフ７０１ｎ〜７１１ｎで示す。
【００９９】
ステップ２０３では、しきい値電圧Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１）を有するメモリ用トランジスタの各々に相互に等しいバックバイアスＶｂｓ（ｍ）を印加して、ゲート電極の各々に相互に等しいゲート電圧Ｖｇｓ（１）を印加したときに、当該メモリ用トランジスタの各々に流れるソース／ドレイン間電流Ｉｄｓ（ｍ，１）〜Ｉｄｓ（ｍ，１１）を求める。ここで、ｍは、自然数ｎのうちのいずれか一つである。
【０１００】
図１４を用いて、ステップ２０３の内容を具体的に説明する。図１４は、図１３において、バックバイアスＶｂｓ（ｍ）を印加した場合のゲート電圧Ｖｇｓと電流Ｉｄｓとの関係を、しきい値電圧Ｖｔｈ（ｍ，１）〜Ｖｔｈ（ｍ，１１）の各々についてグラフ７０１ｍ〜７１１ｍで示す。例えば、Ｖｇｓ＝Ｖｇｓ（１）として、これを示す直線７２０と、グラフ７０１ｍ〜７１１ｍと交わる点での電流を電流Ｉｄｓ（ｍ，１）〜Ｉｄｓ（ｍ，１１）とする。
【０１０１】
ステップ２０４では、しきい値電圧Ｖｔｈ（ｍ，１）〜Ｖｔｈ（ｍ，１１）の各々について、ステップ２０３で求められた電流Ｉｄｓ（ｍ，１）〜Ｉｄｓ（ｍ，１１）と、ステップ２０１で用意された分布５２のうちバックバイアスがＶｂｓ（ｍ）のときの分布から求まる個数Ｎ（ｍ，１）〜Ｎ（ｍ，１１）との積Ｉｄｓ（ｍ，１）・Ｎ（ｍ，１）〜Ｉｄｓ（ｍ，１１）・Ｎ（ｍ，１１）を求める。
【０１０２】
ステップ２０５では、ステップ１０４で求めた積Ｉｄｓ（ｍ，１）・Ｎ（ｍ，１）〜Ｉｄｓ（ｍ，１１）・Ｎ（ｍ，１１）を、しきい値電圧の分布５３の下限Ｖｔｈ（ｍ，１）から上限Ｖｔｈ（ｍ，１１）まで、式（２）で示されるよう足し合わせる。式（２）で求まる電流Ｉｔｏｔ（Ｖｂｓ（ｍ））は、メモリ用トランジスタＭ０〜Ｍ１５に流れる電流の総和、つまりリーク電流である。
【０１０３】
【数２】
2005322296.tif 000004
【０１０４】
ステップ２０６では、電流Ｉｔｏｔ（Ｖｂｓ（ｍ））が所定の値よりも小さくなるように、バックバイアスＶｂｓ（ｍ）を決める。所定の値として、リファレンス側に流れる比較電流に対して２桁小さい値を採用することが、書き込み／消去ベリファイ時におけるリーク電流の影響を妨げる点で望ましい。
【０１０５】
そして、過消去されたメモリ用トランジスタからリーク電流が流れないバックバイアスＶｂｓ（０）に、ステップ２０６で求めたバックバイアスＶｂｓ（０）を採用する。これにより、過消去されたメモリ用トランジスタからリーク電流が流れることが防止される。
【０１０６】
本実施の形態は、選択側の副ビット線ＳＢＬ４に接続されるメモリ用トランジスタＭ４８〜Ｍ６３について適用してもよく、同様の効果を得ることができる。
【０１０７】
また、リファレンス側のメモリ用トランジスタＭ０〜Ｍ１５と、選択側のメモリ用トランジスタＭ４８〜Ｍ６３とが同じウェルに形成される半導体記憶装置（実施の形態３）においては、メモリ用トランジスタＭ０〜Ｍ１５，Ｍ４８〜Ｍ６３について、上述した方法を採用してもよい。
【０１０８】
このとき求められるバックバイアスＶｂｓ（０）を、当該ウェルに印加することで、過消去されたメモリ用トランジスタからリーク電流が流れることが防止される。
【０１０９】
上述したいずれの実施の形態においても、メモリ用トランジスタはｎチャンネル型のフローティングＭＯＳトランジスタとし、しきい値が高い方を書き込み側、しきい値が低い方を消去側として説明したが、しきい値が低い方を書き込みと呼ぶ場合は、上記説明において書き込み、消去の内容を入れ替えて実施すれば同様の効果が得られる。また、ｐチャンネル型のフローティングＭＯＳトランジスタであってもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明にかかる半導体記憶装置を概念的に示す回路図である。
【図２】図１で示される半導体記憶装置のうち、メモリ用トランジスタＭ４８のベリファイにかかる部分だけを示す回路図である。
【図３】実施の形態１で説明される、接続関係を概念的に示す回路図である。
【図４】副ビット線の選択／非選択の制御を行う回路を示す回路図である。
【図５】入力と出力との関係を示す図である。
【図６】入力と出力との関係を示す図である。
【図７】実施の形態２で説明される、接続関係を概念的に示す回路図である。
【図８】ゲート電圧Ｖｇｓ（０）の導出方法を示すフローチャート図である。
【図９】しきい値電圧に対するメモリ用トランジスタ数の分布を示す図である。
【図１０】ゲート電圧と、ソース／ドレイン間電流との関係を示す図である。
【図１１】バックバイアスＶｂｓ（０）の導出方法を示すフローチャート図である。
【図１２】しきい値電圧に対するメモリ用トランジスタ数の分布を示す図である。
【図１３】ゲート電圧と、ソース／ドレイン間電流との関係を示す図である。
【図１４】バックバイアスＶｂｓ（ｍ）及びゲート電圧Ｖｇｓ（１）において、メモリ用トランジスタの各々に流れるソース／ドレイン間電流を示す図である。
【符号の説明】
【０１１１】
ＭＢＬ０〜ＭＢＬ３  主ビット線、ＳＢＬ１〜ＳＢＬ８  副ビット線、２  ソース線、ＳＴｒ１〜ＳＴｒ８  副ビット線選択用トランジスタ、Ｍ０〜Ｍ６３  メモリ用トランジスタ、Ｓ／Ａ  センスアンプ、Ｖｔｈ（１）〜Ｖｔｈ（１１），Ｖｔｈ（ｎ，１）〜Ｖｔｈ（ｎ，１１），Ｖｔｈ（ｍ，１）〜Ｖｔｈ（ｍ，１１）  しきい値電圧、Ｖｇｓ（０），Ｖｇｓ（１）  ゲート電圧、Ｎ（１）〜Ｎ（１１）  個数、５０，５２  分布、Ｉｄｓ（１）〜Ｉｄｓ（１１），Ｉｄｓ（ｍ，１）〜Ｉｄｓ（ｍ，１１）  電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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