(57)【要約】【課題】  掃き出し期間に高電圧を用いることなく電荷を基板側に排出させる。【解決手段】 ｐ型半導体基板１のｎ型ウェル領域２および、このｎ型ウェル領域２内に設けられたｐ型ウェル領域３に、受光ダイオード１０１と信号検出用トランジスタ１０２とを備えた単位画素部１００Ａが複数設けられ、トランジスタ形成領域１０２のｎ型ウェル領域２の下方位置に高濃度ｐ型（ｐ＋＋）領域１０Ａが設けられている。高濃度ｐ型（ｐ＋＋）領域１０Ａは、ｐ型半導体基板１と電気的に分離されており、高濃度ｐ型（ｐ＋＋）領域１０Ａに所定の電位を与える電極部が設けられている。高濃度ｐ型（ｐ＋＋）領域１０Ａには、掃き出し期間にはホールポケット領域５から蓄積電荷を排出させるような電位（例えば−３Ｖ）が与えられ、読み出し期間にはホールポケット領域５の蓄積電荷を増大させるような電位（例えば１Ｖ）が与えられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第２導電型ウェル領域内に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出部を備えた単位画素部が複数設けられ、該信号検出部側の該第２導電型ウェル領域内の該第１導電型ウェル領域の下方位置に高濃度第１導電型半導体領域が設けられた固体撮像素子であって、
該高濃度第１導電型半導体領域は、該第１導電型半導体基板と電気的に分離され、該高濃度第１導電型半導体領域に対して所定の電位を印加可能とする電極部が設けられている固体撮像素子。
【請求項２】
前記受光部は受光ダイオードの構成部分とし、前記信号検出部はトランジスタで構成されている請求項１に記載の固体撮像素子。
【請求項３】
前記受光ダイオードは、前記第１導電型ウェル領域の一部と該第１導電型ウェル領域上の前記第２導電型ウェル領域とを有し、
前記トランジスタは、該第１導電型ウェル領域の表面側に所定の間隔を開けて設けられた第２導電型ソース領域および第２導電型ドレイン領域と、該第２導電型ソース領域周囲の第１導電型ウェル領域上方にゲート絶縁膜を介して設けられたリング状のゲート電極と、該ゲート電極下の第１導電型ウェル領域上に形成されるチャネル領域と、該第１導電型ウェル領域内で該チャネル領域下の該第２導電型ソース領域近傍位置に設けられた高濃度第１導電型半導体領域からなる前記電荷蓄積領域とを有する請求項２に記載の固体撮像素子。
【請求項４】
前記第１導電型半導体基板と高濃度第１導電型半導体領域との間に、両者を電気的に分離する分離領域が設けられている請求項１に記載の固体撮像素子。
【請求項５】
前記第１導電型半導体基板上に、前記単位画素部が一または複数設けられた画素領域と、該画素領域を駆動する駆動回路領域とが設けられ、該画素領域と駆動回路領域間に、両者を電気的に分離する分離領域が設けられている請求項１または４に記載の固体撮像素子。
【請求項６】
前記高濃度第１導電型半導体領域が各単位画素部内で前記第２導電型ウェル領域により行方向および列方向の少なくとも一方に分離されている請求項１、４および５のいずれかに記載の固体撮像素子。
【請求項７】
前記分離領域が絶縁材料からなる請求項４または５に記載の固体撮像素子。
【請求項８】
前記第２導電型ウェル領域と分離領域間に、高濃度第２導電型半導体領域が形成されている請求項７に記載の固体撮像素子。
【請求項９】
前記分離領域が前記第２導電型ウェル領域からなる請求項４または５に記載の固体撮像素子。
【請求項１０】
前記高濃度第１導電型半導体領域は、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成され、該複数の単位画素部に共通して前記電極部と電気的に接続されている請求項１、４および６のいずれかに記載の固体撮像素子。
【請求項１１】
前記高濃度第１導電型半導体領域に接して、前記第１導電型ウェル領域側とは反対側に、該高濃度第１導電型半導体領域よりもさらに不純物濃度が高い第１導電型半導体領域が設けられている請求項１０に記載の固体撮像素子。
【請求項１２】
前記電極部は、前記単位画素部毎に設けられ、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成された配線によって電気的に接続されている請求項１に記載の固体撮像素子。
【請求項１３】
請求項１〜１２のいずれかに記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、
前記電荷蓄積領域に蓄積された電荷を排出させる掃き出し期間に、前記高濃度第１導電型半導体領域に前記電極部を介して所定電位を印加して、該電荷蓄積領域から蓄積電荷を排出させる固体撮像素子の駆動方法。
【請求項１４】
前記高濃度第１導電型半導体領域に対して、前記電荷蓄積領域の電位を前記第２導電型ウェル領域の電位よりも高くするための所定電位を印加する請求項１３に記載の固体撮像素子の駆動方法。
【請求項１５】
前記第１導電型がｐ型であり、前記第２導電型がｎ型である場合に、前記高濃度第１導電型半導体領域に負電圧を印加する請求項１４に記載の固体撮像素子の駆動方法。
【請求項１６】
前記掃き出し期間前の、前記電荷蓄積領域に蓄積された電荷を読み出す読み出し期間に、前記高濃度第１導電型半導体領域に所定電位を印加して、該電荷蓄積領域の蓄積電荷量を増加させる請求項１３に記載の固体撮像素子の駆動方法。
【請求項１７】
前記高濃度第１導電型半導体領域に、前記第２導電型ウェル領域の電位を前記電荷蓄積領域の電位よりも高くするための所定電位を印加する請求項１６に記載の固体撮像素子の駆動方法。
【請求項１８】
前記第１導電型がｐ型であり、前記第２導電型がｎ型である場合に、前記高濃度第１導電型半導体領域に該高濃度第１導電型半導体領域と第２導電型ウェル領域とで構成されるｐｎ接合が順方向動作しない程度の正電圧を印加する請求項１７に記載の固体撮像素子の駆動方法。
【請求項１９】
前記正電圧は１Ｖである請求項１８に記載の固体撮像素子の駆動方法。
【請求項２０】
請求項１〜１２のいずれかに記載の固体撮像素子を撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を撮像可能とする固体撮像素子およびその駆動方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置を有した電子情報機器に関する。
【背景技術】
【０００２】
従来、光照射により電荷を発生するフォトダイオードなどの受光部と、受光部で発生された電荷を読み出す信号検出部とを有する単位画素部が２次元状でマトリクス状に配列された固体撮像素子が様々な用途の電子機器に用いられている。
【０００３】
例えばＣＣＤ型イメージセンサやＭＯＳイメージセンサなどの半導体イメージセンサは、量産性に優れているということもあり、例えばビデオカメラ、デジタルカメラおよびカメラ付き携帯電話機などに用いられている。このような携帯型電子機器では、電池で駆動されているため、駆動電力の低消費電力化が重要となる。
【０００４】
この点において、ＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサに比べて消費電力が少なく、また、駆動回路などの周辺回路と同じＣＭＯＳプロセス技術を適用可能であることからセンサ素子と周辺回路領域とを同一チップ上に同時に作製可能であり、電子機器の縮小化、低コスト化および低消費電力化を図ることが可能である。
【０００５】
このようなＭＯＳイメージセンサとして、例えば特許文献１および特許文献２には、閾値電圧変調方式のＭＯＳ型イメージセンサが開示されている。この特許文献１および特許文献２に開示されている従来のＭＯＳ型イメージセンサについて、図８および図９を用いて詳細に説明する。
【０００６】
図８は、従来のＭＯＳ型イメージセンサの１画素分の構成例を示す上面図であり、図９（ａ）は図８のＡ−Ａ’断面図、図９（ｂ）は図８のＢ−Ｂ’断面図である。
【０００７】
図８、図９（ａ）および図９（ｂ）に示すように、ＭＯＳ型イメージセンサは、光電変換用の受光ダイオード１０１と、この受光ダイオード１０１に隣接する信号検出用ＭＯＳトランジスタ１０２（絶縁ゲート型電界効果トランジスタ）とを有する単位画素部１００が例えば行方向および列方向に２次元状でマトリクス状に複数配列されて構成されている。これらの受光ダイオード１０１と信号検出用ＭＯＳトランジスタ１０２とは、ｐ型シリコン基板１（ｐ型半導体基板）上方のｎ型ウェル領域２および、このｎ型ウェル領域２内に設けられた一つのｐ型ウェル領域３に形成されている。
【０００８】
受光ダイオード１０１は、光電変換された信号電荷の発生領域としてｐ型ウェル領域３の一部であるｐ型ウェル領域３Ｂと、そのｐ型ウェル領域３Ｂ上のｎ型ウェル領域２部分とを有している。このｎ型ウェル領域２によって、ｐ型ウェル領域３Ｂは埋め込み構造となっている。
【０００９】
ＭＯＳトランジスタ１０２は、平面視環状のゲート電極４と、受光ダイオード部１０１で発生した電荷を蓄積するための平面視環状のｐ型ホールポケット領域５と、ｐ型ホールポケット領域５に囲まれた中央部のｎ型（ｎ＋）ソース領域６と、受光ダイオード１０１の外側のｎ型（ｎ＋）ドレイン領域７と、ｎ型ウェル領域２とｎ型（ｎ＋）ソース領域６間に形成されるチャネル領域８とを有している。
【００１０】
ゲート電極４は、ｐ型ウェル領域３の一部であるｐ型ウェル領域３Ａの上方に、ゲート絶縁膜９を介してリング状に形成されている。
【００１１】
ｐ型（ｐ＋）ホールポケット領域５は、ゲート電極４の下方にあって、ｎ型ソース領域６近傍位置のｐ型ウェル領域３Ａ内に、ｎ型ソース領域６を囲むようにリング状に形成されている。受光ダイオード部１０１で発生した電荷がｐ型ホールポケット領域５に転送されて蓄積され、その蓄積電荷量に比例してＭＯＳトランジスタ１０２の閾値が変化するようになっている。
【００１２】
ｎ型（ｎ＋）ソース領域６は、リング状のゲート電極４の内側であってｐ型ウェル領域３Ａの表面側に設けられている。
【００１３】
ｎ型（ｎ＋）ドレイン領域７は、受光ダイオード１０１の外側にあってｎ型ウェル領域２の表面側に設けられている。ｎ型ドレイン領域７は、ｐ型ウェル領域３を囲むように設けられたｎ型ウェル領域２と電気的に接続されており、ｐ型ウェル領域３Ａの表面側にリング状のゲート電極４を囲んで設けられたｎ型ウェル領域２の部分もドレイン領域として機能している。
【００１４】
チャネル領域８は、ゲート電極４下にあって、ｎ型ソース領域６とｎ型ドレイン領域７（およびｎ型ウェル領域２）との間に設けられたｐ型ウェル領域３Ａの表面側にｎ型（ｎ＋）不純物領域として、ｎ型（ｎ＋）ソース領域６を中心としたリング状に形成されている。
【００１５】
また、信号検出用ＭＯＳトランジスタ１０２の形成領域には、ｎ型ウェル領域２下に、高濃度ｐ型（ｐ＋）領域１０が埋め込み層として形成されている。
【００１６】
上記構成により、このＭＯＳ型イメージセンサの基本動作について、図１０のタイミングチャートを用いて説明する。なお、この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化（電荷掃き出し）動作の各動作が繰り返して行われる。
【００１７】
まず、蓄積期間には、図１０に示すように、基板−ゲート絶縁膜界面からの電荷が発生しないようにドレイン電圧Ｖｄとして１Ｖ程度が印加され、ゲート電極４にゲート電圧Ｖｇとして２．５Ｖ程度が印加されて信号検出用ＭＯＳトランジスタ１０２がオン状態となる。これにより、フォトダイオード１０１領域内のｐ型ウェル領域３Ｂで発生した電荷が信号検出用ＭＯＳトランジスタ１０２内のｐ型ウェル領域３Ａに転送され、ｐ型ホールポケット領域５にその電荷が蓄積される。
【００１８】
次に、読み出し期間には、信号検出用のＭＯＳトランジスタ１０２のソース領域６に定電流源が接続され、ドレイン領域７（およびｎ型ウェル領域２）、ゲート電極４およびソース領域６によってソースフォロワ回路が構成される。この状態で、図１０に示すように、ゲート電圧Ｖｇとして２．５Ｖ程度、ドレイン電圧Ｖｄとして２．５Ｖ程度の電圧が印加され、ＭＯＳトランジスタ１０２を飽和領域で動作させることによりホールポケット領域５に蓄積された電荷量に応じてソース電位が変調される。この状態のポテンシャル分布について図１１に示す。
【００１９】
図１１は、図９（ａ）のホールポケット領域５を通る基板面に垂直な方向（Ｃ−Ｃ’断面）の読み出し時のポテンシャル分布図である。図１１の縦軸はポテンシャル値を示し、その横軸は基板表面（ゲート絶縁膜表面）からの深さ（距離）を示している。
【００２０】
図１１では、横軸方向（図中右方向）に、ゲート絶縁膜９（ゲート酸化膜）からｎ型（ｎ＋）領域（チャネル領域８）、ｐ型ウェル領域３Ａ、ｐ型（ｐ＋）ホールポケット領域５、ｐ型ウェル領域３Ａ、ｎ型ウェル領域２、高濃度ｐ型（ｐ＋）領域１０およびｐ型シリコン基板１に向かって、ゲート電圧Ｖｇ（２．５Ｖ）から基板電位Ｖｓｕｂ（ＧＮＤ）までポテンシャル値が変化している。ホールポケット領域５およびｐ型ウェル領域３Ａではｎ型ウェル領域２に比べてポテンシャル値が低くなっており、ｎ型ウェル領域２がｐ型ウェル領域３Ａとｐ型半導体基板であるｐ型シリコン基板１との間のポテンシャル障壁となって、ホールポケット領域５に信号電荷が蓄積される。このときにホールポケット領域５に蓄積可能な最大信号電荷量を図１１に斜線で示している。この状態において、ホールポケット領域５に蓄積された電荷量によりソース電位が変調される。
【００２１】
その後の掃き出し期間には、図１０に示すように、初期化のためにドレイン電圧Ｖｄとして５Ｖ程度の高電圧が印加され、信号検出用ＭＯＳトランジスタ１０２のチャネル形成を維持するためにゲート電圧Ｖｇとして７Ｖ程度の高電圧が印加される。このとき、ゲート電極４下ではチャネル領域８が充分に形成されるため、ソース領域６の電位も５Ｖとなる。この状態のポテンシャル分布について図１２に示す。
【００２２】
図１２は、図９（ａ）のホールポケット領域５を通る基板面に垂直な方向（Ｃ−Ｃ’断面）の掃き出し時のポテンシャル分布図である。図１２の縦軸はポテンシャル値を示し、その横軸は基板表面（ゲート絶縁膜表面）からの深さ（距離）を示している。
【００２３】
図１２では、横軸方向（図中右方向）に、ゲート絶縁膜９（ゲート酸化膜）からｎ型（ｎ＋）領域（チャネル領域８）、ｐ型ウェル領域３Ａ、ｐ型（ｐ＋）ホールポケット領域５、ｐ型ウェル領域３Ａ、ｎ型ウェル領域２、高濃度ｐ型（ｐ＋）領域１０およびｐ型シリコン基板１に向かって、ゲート電圧Ｖｇ（７Ｖ）から基板電位Ｖｓｕｂ（ＧＮＤ）までポテンシャル値が変化している。ソース・ドレイン領域には５Ｖ程度の電圧が印加されるため、ホールポケット領域５に蓄積された電荷（ホール）はｐ型シリコン基板１側へと排出される。この期間が掃き出し期間となる。
【特許文献１】特開平１１−１９５７７８号公報
【特許文献２】特開２００２−１６４５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述した従来の固体撮像素子では掃き出し期間においてホールポケット領域５内部の電荷を完全にｐ型シリコン基板１側へと排出させる必要がある。そのためには、ホールポケット領域５の電位をｐ型シリコン基板１側へ排出するための障壁となるｎ型ウェル領域２の電位よりも高くする必要がある。
【００２５】
しかしながら、その電位分布を実現するためには、ｎ型（ｎ＋）ソース領域６およびｎ型（ｎ＋）ドレイン領域７（およびｎ型ウェル領域２）に５Ｖ程度の高電圧が必要とされ、また、チャネル領域８のチャネル形成を維持させるために、ゲート電極４に掃き出し期間中にゲート電圧Ｖｇとして７Ｖ程度の高電圧の印加が必要とされる。このような高電圧を発生させるためには、外部に専用の電源を設けるか、またはチップ内部にキャパシタを持つ昇圧回路を設ける必要がある。このような昇圧回路をチップ内部に設ける場合には、キャパシタンスなどを作製することが必要となるため、チップ面積の増大につながる。
【００２６】
また、ゲート電圧Ｖｇに７Ｖ程度の電圧が印加されるため、この電圧を受けるために高耐圧トランジスタを作製する必要がある。
【００２７】
さらに、ホールポケット領域５の近傍にｎ型（ｎ＋）ソース領域６が形成されているため、この掃き出し期間において局所的な高電界が加わることにより不要な電荷が発生するおそれもある。
【００２８】
さらに、電荷排出側に設けられた高濃度ｐ型（ｐ＋）領域１０がｐ型シリコン基板１に対して高濃度となっているため、高濃度ｐ型（ｐ＋）領域１０に電荷が蓄積されて各画素の電位ばらつきを引き起こすおそれもある。
【００２９】
さらに、将来、高画素化を図る場合に、画素領域の面積が大きくなるにつれてドレイン側の負荷が大きくなるおそれもある。
【００３０】
本発明は、上記従来技術の課題を解決するもので、掃き出し期間に従来のように高電圧を用いることなく電荷を基板側に容易かつ確実に排出させることができる固体撮像素子およびその駆動方法、これを撮像部に用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明の固体撮像素子は、第１導電型半導体基板の第２導電型ウェル領域内に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出部を備えた単位画素部が複数設けられ、該信号検出部側の該第２導電型ウェル領域内の該第１導電型ウェル領域の下方位置に高濃度第１導電型半導体領域が設けられた固体撮像素子であって、該高濃度第１導電型半導体領域は、該第１導電型半導体基板と電気的に分離され、該高濃度第１導電型半導体領域に対して所定の電位を印加可能とする電極部が設けられており、そのことにより上記目的が達成される。
【００３２】
また、好ましくは、本発明の固体撮像素子における受光部は受光ダイオードの構成部分とし、前記信号検出部はトランジスタで構成されている。
【００３３】
さらに、好ましくは、本発明の固体撮像素子における受光ダイオードは、前記第１導電型ウェル領域の一部と該第１導電型ウェル領域上の前記第２導電型ウェル領域とを有し、前記トランジスタは、該第１導電型ウェル領域の表面側に所定の間隔を開けて設けられた第２導電型ソース領域および第２導電型ドレイン領域と、該第２導電型ソース領域周囲の第１導電型ウェル領域上方にゲート絶縁膜を介して設けられたリング状のゲート電極と、該ゲート電極下の第１導電型ウェル領域上に形成されるチャネル領域と、該第１導電型ウェル領域内で該チャネル領域下の該第２導電型ソース領域近傍位置に設けられた高濃度第１導電型半導体領域からなる前記電荷蓄積領域とを有する。
【００３４】
さらに、好ましくは、本発明の固体撮像素子における第１導電型半導体基板と高濃度第１導電型半導体領域との間に、両者を電気的に分離する分離領域が設けられている。
【００３５】
さらに、好ましくは、本発明の固体撮像素子における第１導電型半導体基板上に、前記単位画素部が一または複数設けられた画素領域と、該画素領域を駆動する駆動回路領域とが設けられ、該画素領域と駆動回路領域間に、両者を電気的に分離する分離領域が設けられている。
【００３６】
さらに、好ましくは、本発明の固体撮像素子における高濃度第１導電型半導体領域が各単位画素部内で前記第２導電型ウェル領域により行方向および列方向の少なくとも一方に分離されている。
【００３７】
さらに、好ましくは、本発明の固体撮像素子における分離領域が絶縁材料からなる。
【００３８】
さらに、好ましくは、本発明の固体撮像素子における第２導電型ウェル領域と分離領域間に、高濃度第２導電型半導体領域が形成されている。
【００３９】
さらに、好ましくは、本発明の固体撮像素子における分離領域が前記第２導電型ウェル領域からなる。
【００４０】
さらに、好ましくは、本発明の固体撮像素子における高濃度第１導電型半導体領域は、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成され、該複数の単位画素部に共通して前記電極部と電気的に接続されている。
【００４１】
さらに、好ましくは、本発明の固体撮像素子における高濃度第１導電型半導体領域に接して、前記第１導電型ウェル領域側とは反対側に、該高濃度第１導電型半導体領域よりもさらに不純物濃度が高い第１導電型半導体領域が設けられている。
【００４２】
さらに、好ましくは、本発明の固体撮像素子における電極部は、前記単位画素部毎に設けられ、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成された配線によって電気的に接続されている。
【００４３】
本発明の固体撮像素子の製造方法は、請求項１〜１２のいずれかに記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、前記電荷蓄積領域に蓄積された電荷を排出させる掃き出し期間に、前記高濃度第１導電型半導体領域に前記電極部を介して所定電位を印加して、該電荷蓄積領域から蓄積電荷を排出させるものであり、そのことにより上記目的が達成される。
【００４４】
また、好ましくは、本発明の固体撮像素子の製造方法において、高濃度第１導電型半導体領域に対して、前記電荷蓄積領域の電位を前記第２導電型ウェル領域の電位よりも高くするための所定電位を印加する。
【００４５】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、第１導電型がｐ型であり、前記第２導電型がｎ型である場合に、前記高濃度第１導電型半導体領域に負電圧を印加する。
【００４６】
さらに、好ましくは、本発明の固体撮像素子の製造方法における掃き出し期間前の、前記電荷蓄積領域に蓄積された電荷を読み出す読み出し期間に、前記高濃度第１導電型半導体領域に所定電位を印加して、該電荷蓄積領域の蓄積電荷量を増加させる。
【００４７】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、高濃度第１導電型半導体領域に、前記第２導電型ウェル領域の電位を前記電荷蓄積領域の電位よりも高くするための所定電位を印加する。
【００４８】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、第１導電型がｐ型であり、前記第２導電型がｎ型である場合に、前記高濃度第１導電型半導体領域に該高濃度第１導電型半導体領域と第２導電型ウェル領域とで構成されるｐｎ接合が順方向動作しない程度の正電圧を印加する。
【００４９】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、正電圧は１Ｖである。
【００５０】
本発明の電子情報機器は、請求項１〜１２のいずれかに記載の固体撮像素子を撮像部に用いており、そのことにより上記目的が達成される。
【００５１】
上記構成により、以下に、本発明の作用について説明する。
【００５２】
本発明にあっては、第１導電型（ｐ型）半導体基板の第２導電型（ｎ型）ウェル領域内に設けられた第１導電型（ｐ型）ウェル領域内に受光部と信号検出部とを備え、信号検出部の第２導電型ウェル領域内で第１導電型（ｐ型）ウェル領域の下方位置に高濃度第１導電型（ｐ＋）半導体領域が設けられた固体撮像素子であって、高濃度第１導電型半導体領域と第１導電型半導体基板とが電気的に分離され、高濃度第１導電型半導体領域に所定の電位を印加可能とする電極部が設けられている。
【００５３】
この場合、掃き出し期間に、高濃度第１導電型半導体領域に所定の電位を電極部を介して印加することによって、電荷蓄積領域（ホールポケット領域）に蓄積された電荷を第１導電型半導体基板側に排出させることができる。
【００５４】
従来の固体撮像素子では、掃き出し期間にドレイン領域およびソース領域に電圧を印加するため、ドレイン電圧およびゲート電圧として高電圧が必要とされていたが、本発明では掃き出し電位をチャネル電位と基板電位とに分けることにより、このような高電圧は必要とされない。よって、外部に専用の電源を設けたり、チップ内部にキャパシタを持つ昇圧回路などを設ける必要がなく、高電圧のゲート電圧を受けるための高耐圧トランジスタを作製する必要もない。また、掃き出し期間にソース領域に局所的な高電界が印加されて生じる不要な電荷や、高濃度第１導電型半導体領域に電荷が蓄積されて生じる各画素の電位ばらつきも防ぐことができる。さらに、将来、高画素化を図り、画素領域の面積が大きくなった場合でも、基板側から電圧を印加して電荷を排出させることにより、画素領域の面積を電極部（または高濃度第１導電型半導体領域）の行列ライン数に比例させて、ドレイン領域の負荷を低減させることができる。
【００５５】
また、読み出し期間には、高濃度第１導電型半導体領域に所定の電位（掃き出し期間と逆極性の電位）を印加することによって、電荷蓄積領域（ホールポケット領域）に蓄積された電荷を増加させることができる。これにより、掃き出し電圧の低電圧下を図った場合においても、電荷蓄積量の低下を防ぐことができる。
【００５６】
高濃度第１導電型半導体領域は、基板と電気的に分離されているため、掃き出し期間に第１導電型半導体領域に所定電圧を印加しても、基板上に設けられた周辺回路領域（駆動回路領域）に影響を与えることはない。
【００５７】
分離領域として、ＳＯＩ基板の絶縁膜やＳＴＩ技術による絶縁膜を用いた場合、受光部のｎ型ウェル領域と分離領域との界面に高濃度第２導電型（ｎ＋）領域を更に形成することにより、絶縁膜界面での不要な電荷発生を抑制することができる。
【００５８】
また、分離領域としては、高濃度第１導電型半導体領域と反対導電型である第２導電型半導体領域を形成することもできる。例えば、ＳＯＩ基板やＳＴＩ技術を用いずに、第２導電型ウェル領域によって分離領域を構成することもできる。
【００５９】
電極部は単位画素毎に設けることもできるが、高濃度第１導電型半導体領域を行・列方向に連結させ、例えば画素領域端部に設けた電極部から電圧を印加することにより、単位画素部毎に電極部を設ける必要がなくなり、画素面積を大きくとることができる。この場合、高濃度第１導電型半導体領域に接して、さらに不純物濃度が高い第１導電型（ｐ＋＋）半導体領域を設けることにより、高濃度第１導電型半導体領域の抵抗成分を抑えて遅延を減少させることもできる。また、電極部を単位画素部毎に設けた場合には、このような抵抗による遅延は生じない。
【発明の効果】
【００６０】
以上説明したように、本発明によれば、信号検出部の第２導電型ウェル領域内で第１導電型ウェル領域下に設けられた高濃度第１電荷蓄積領域を第１導電型半導体基板と電気的に分離してこれに電極部から所定電位を印加可能とすることにより、周辺回路領域に影響を与えることなく、電荷蓄積領域から電荷を容易かつ確実に排出させることができる。
【００６１】
また、従来技術に比べて掃き出し期間に高電圧が必要とされないため、消費電力の低減が可能となる。この場合に、外部専用電源や内部昇圧回路などが不要となり、掃き出し期間に高いゲート電圧が加わるために必要であった高耐圧トランジスタも不要となるため、固体撮像素子の小型化を図ることができる。
【００６２】
さらに、掃き出し期間に局所的な高電界が加わることによる不要な電荷発生や、高濃度第１導電型半導体領域の電荷蓄積による各画素の電位ばらつきを防いで、良好な撮像画像を得ることができる。
【００６３】
さらに、将来、高画素化を図り、画素領域の面積が大きくなっても、ドレイン側の負荷増大を防ぐことができる。
【００６４】
さらに、読み出し期間に高濃度第１導電型半導体領域に所定電位を印加することにより、電荷蓄積領域の蓄積電荷を増加させることができるため、飽和信号を増加させてダイナミックレンジを広げることができる。
【発明を実施するための最良の形態】
【００６５】
以下に、本発明の固体撮像素子をＭＯＳ型イメージセンサに適用した実施形態１〜３および、その駆動方法の実施形態４，５について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の固体撮像素子の実施形態１であるＭＯＳ型イメージセンサの１画素分（単位画素部１００Ａ）の構成例を示す断面図である。なお、図８および図９の従来のＭＯＳ型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
【００６６】
図１に示すように、本実施形態１のＭＯＳ型イメージセンサは、図８および図９に示す従来のＭＯＳ型イメージセンサと同様に、光照射により電荷を発生する光電変換用の受光部を持つ受光ダイオード１０１と、この受光ダイオード１０１に隣接して受光部で発生した電荷を読み出す信号検出部としての信号検出用ＭＯＳトランジスタ１０２（絶縁ゲート型電界効果トランジスタ）とを有する単位画素部１００Ａが例えば行方向および列方向に２次元状でマトリクス状に複数配列されて構成されている。
【００６７】
これらの受光ダイオード１０１と信号検出用ＭＯＳトランジスタ１０２とは、第１導電型半導体基板としての第１導電型（ｐ型）シリコン基板１上の第２導電型（ｎ型）ウェル領域２および、このｎ型ウェル領域２内に設けられた一つの第１導電型（ｐ型）ウェル領域３に形成されている。
【００６８】
受光ダイオード１０１は、光電変換された信号電荷の発生領域（受光部）としてｐ型ウェル領域３の一部であるｐ型ウェル領域３Ｂと、そのｐ型ウェル領域３Ｂ上のｎ型ウェル領域２の部分とを有している。このｎ型ウェル領域２によって、ｐ型ウェル領域３Ｂは埋め込み構造となっている。
【００６９】
ＭＯＳトランジスタ１０２は、ゲート電極４と、受光ダイオード部１０１側で発生した電荷を蓄積するための電荷蓄積領域としての第１導電型（ｐ型：ｐ＋）ホールポケット領域５と、第２導電型（ｎ型：ｎ＋）ソース領域６と、受光ダイオード部１０１の外側の第２導電型（ｎ型：ｎ＋）ドレイン領域７と、ｎ型ソース領域６とｎ型ウェル領域２間に形成されるチャネル領域８とを有している。
【００７０】
ゲート電極４は、ｐ型ウェル領域３の一部であるｐ型ウェル領域３Ａ上に、ゲート絶縁膜９を介してリング状に形成されている。
【００７１】
ｐ型（ｐ＋）ホールポケット領域５は、ゲート電極４の下方であって、ｎ型ソース領域６近傍位置のｐ型ウェル領域３Ａ内に、ｎ型ソース領域６を囲むようにリング状に形成されている。受光ダイオード１０１で発生した電荷はｐ型ホールポケット領域５に転送されて蓄積され、この蓄積電荷量に比例してＭＯＳトランジスタ１０２の閾値が変化するようになっている。
【００７２】
ｎ型ソース領域６は、リング状のゲート電極４の内側中央にあってｐ型ウェル領域３Ａの表面側に設けられている。
【００７３】
ｎ型ドレイン領域７は、受光ダイオード１０１の外側にあってｎ型ウェル領域２の表面側に設けられている。ｎ型ドレイン領域７は、ｐ型ウェル領域３を囲むように設けられたｎ型ウェル領域２と電気的に接続されており、ｐ型ウェル領域３Ａの表面側にリング状のゲート電極４を更に囲んで設けられたｎ型ウェル領域２の部分もドレイン領域として機能している。
【００７４】
チャネル領域８は、ゲート電極４下にあって、ｎ型ソース領域６とｎ型ドレイン領域７（およびｎ型ウェル領域２）との間に設けられたｐ型ウェル領域３Ａの表面側にｎ型（ｎ＋）不純物領域として、ｎ型ソース領域６を中心としてリング状に形成されている。
【００７５】
また、信号検出用のＭＯＳトランジスタ１０２の形成領域には、ｎ型ウェル領域２内のｐ型ウェル領域３Ａの下方（またはｎ型ウェル領域２下）に、高濃度第１導電型半導体領域としての高濃度ｐ型（ｐ＋）領域１０Ａが埋め込み層として形成されている。
【００７６】
以下に、本実施形態１のＭＯＳ型イメージセンサの特徴構成について詳細に説明する。
【００７７】
本実施形態１のＭＯＳ型イメージセンサの単位画素部１００Ａが、図８および図９に示す従来のＭＯＳ型イメージセンサの単位画素部１００と異なる点は、以下の通りである。
【００７８】
図８および図９に示す従来のＭＯＳ型イメージセンサでは、単位画素部１００が設けられた画素領域とそれを駆動する駆動回路などを含む周辺回路領域（駆動回路領域）とが基板で電気的に接続されているため、掃き出し期間に電荷蓄積領域（ホールポケット領域５）から電荷を排出させるために基板に電圧印加を行うと、周辺回路にまで影響を及ぼしてしまう。
【００７９】
そこで、本実施形態１では、絶縁材料からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、ｐ型半導体基板であるｐ型シリコン基板１と高濃度ｐ型（ｐ＋）領域１０Ａとを電気的に分離し、高濃度ｐ型（ｐ＋）領域１０Ａに所定の電位を与える電極部を設ける。
【００８０】
画素領域と駆動回路領域とを電気的に分離するために、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板およびＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術が利用されている。図１に示すように、ＳＯＩ基板を用いることにより、基板垂直方向においてｐ型半導体基板１と高濃度ｐ型（ｐ＋）領域１０Ａとが絶縁材料からなる埋め込み絶縁体１１によって分離される。また、図示はしていないが、画素領域と駆動回路領域との境界に、ＳＴＩ技術を用いて絶縁材料をＳＯＩ基板の絶縁領域（埋め込み絶縁体１１）まで埋め込むことによって、基板水平方向において画素領域と駆動回路領域とが絶縁部材にて電気的に分離される。
【００８１】
さらに、図示はしていないが、行列ライン毎に電荷排出を制御するため、高濃度ｐ型（ｐ＋）領域１０Ａは、隣接する複数の単位画素部１００Ａ間で行方向および列方向の少なくともいすれか一方に連続して画素領域端部まで形成されている。画素領域端部に複数の単位画素部に共通して設けられた電極部（図示せず）から高濃度ｐ型（ｐ＋）領域１０Ａに所定の電位が与えられるように、高濃度ｐ型（ｐ＋）領域１０Ａが基板表面まで電気的に繋がるように、ゲート絶縁膜９上に形成された電極部（図示せず）と電気的に接続させている。
【００８２】
例えば高濃度第１導電型（ｐ＋）領域１０Ａを行方向に連結させた場合、列方向はｎ型ウェル領域２などの第２導電型（ｎ型）領域により分離される。この場合、ＳＯＩ基板の埋め込み絶縁体１１とｎ型領域との界面において不要な電荷が発生するとノイズが生じるため、図１に示すように、界面に高濃度第２導電型（ｎ＋）領域１２を形成して電荷発生を抑制することが好ましい。
【００８３】
また、高濃度第１導電型（ｐ＋）領域１０Ａに掃き出し用電圧を印加する場合、その濃度によっては行列ラインで抵抗が高くなって遅延が起こるおそれがある。このｐ＋領域１０Ａとその上方のｐ型ウェル領域３Ａとの間に設けられたｎ型ウェル領域２のポテンシャルを制御するためにｐ＋領域１０Ａへの電圧印加が行われるため、濃度プロファイルを変化させずに抵抗を下げることは困難である。このため、図１に示すように、高濃度第１導電型（ｐ＋）領域１０Ａに接して、より高い不純物濃度の第１導電型（ｐ＋＋）領域１３を埋め込み絶縁体１１との間に形成して、低抵抗化を図ることが好ましい。
（実施形態２） 
上記実施形態１では、絶縁材料からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、ｐ型半導体基板１と高濃度ｐ型（ｐ＋）領域１０Ａとを電気的に分離させたが、本実施形態２では、第２導電型（ｎ型）領域からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、ｐ型半導体基板１と、高濃度第１導電型半導体領域としての高濃度ｐ型（ｐ＋）領域１０Ｂとを電気的に分離させる場合である。
【００８４】
図２は、本発明の固体撮像素子の実施形態２であるＭＯＳ型イメージセンサの１画素分（単位画素部１００Ｂ）の構成例を示す断面図である。なお、図１の実施形態１のＭＯＳ型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
【００８５】
図２に示すように、単位画素部１００Ｂでは、高濃度ｐ型（ｐ＋）領域１０Ｂが第２導電型（ｎ型）ウェル領域２によって囲まれている。これによって、基板垂直方向においてｐ型半導体基板１と高濃度ｐ型（ｐ＋）領域１０Ｂとがｎ型ウェル領域２によって電気的に分離されていると共に、基板水平方向において画素領域と駆動回路領域（周辺回路領域）とが電気的に分離されている。
【００８６】
本実施形態２によれば、ＳＯＩ基板を用いずに、基板垂直方向および基板水平方向ともに、画素領域と駆動回路領域とを電気的に分離させることが可能である。
【００８７】
なお、基板水平方向については、上記実施形態１の場合と同様に、駆動回路領域と画素領域との境界部にＳＴＩ技術を用いて絶縁材料からなる絶縁体を設けて電気的に分離させてもよい。その場合、ＳＴＩ技術を用いて作製された絶縁体とｎ型領域との界面において不要な電荷が発生するとノイズが生じるため、上記実施形態１の場合と同様に、界面に高濃度第２導電型（ｎ＋）領域を形成して電荷発生を抑制することが好ましい。
【００８８】
さらに、行列ライン毎に単位画素部１００Ｂの電荷排出を制御したい場合には、高濃度ｐ型（ｐ＋）領域１０Ｂを隣接する複数の単位画素部１００Ｂ間で行方向および列方向の少なくともいすれか一方に画素領域端部まで連続して形成し、画素領域端部に設けられた電極部から行列ライン毎に所定の電位を与えることができる。この場合にも、上記実施形態１の場合と同様に、遅延を防ぐために、高濃度第１導電型（ｐ＋）領域１０Ｂに下方に接して、より高い不純物濃度の第１導電型（ｐ＋＋）領域１３を形成して、低抵抗化を図ることが好ましい。
（実施形態３）
上記実施形態１，２では、複数の画素部に共通して電極部を形成したが、本実施形態３では１画素毎に電極部を形成する場合である。
【００８９】
図３は、本発明の固体撮像素子の実施形態３であるＭＯＳ型イメージセンサの１画素分（単位画素部１００Ｃ）の構成例を示す断面図である。なお、図１の実施形態１のＭＯＳ型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
【００９０】
図３に示すように、単位画素部１００Ｃでは、高濃度第１導電型半導体領域としての高濃度ｐ型（ｐ＋）領域１０Ｃが基板表面側のｐ型（ｐ＋）領域１４まで電気的に繋がって設けられ、その上に、高濃度ｐ型（ｐ＋）領域１０Ｃに所定の電位を与えるための電極部１５が設けられている。
【００９１】
さらに、行列ライン（単位画素部１００Ｃ）毎に単位画素部１００Ｃの電荷排出を制御したい場合には、隣接する複数の単位画素部間で行方向および列方向の少なくともいすれか一方に連続する配線を形成し、その配線に高濃度ｐ型（ｐ＋）領域１０Ｃに所定の電位を与えるための電極部１５を接続することによって、行列ライン毎に所定の電位を与えることができる。
【００９２】
本実施形態３によれば、単位画素部１００Ｃ毎に高濃度ｐ型（ｐ＋）領域１０Ｃに所定の電位を与えるための電極部１５が設けられているため、前述した高濃度第１導電型半導体領域としての高濃度ｐ型（ｐ＋）領域１０Ａおよび１０Ｂを行方向および列方向の少なくとも一方に接続させて複数の単位画素部に共通の電極部から高濃度ｐ型（ｐ＋）領域１０Ａ，１０Ｂに所定の電位を与える上記実施形態１，２のように、抵抗による遅延が生じることはなく、高濃度第１導電型（ｐ＋）領域１０Ｃに直下で接して、より高い不純物濃度の第１導電型（ｐ＋＋）領域を形成する必要はない。なお、この構造では、基板表面（ゲート絶縁膜９表面）に電極部１５のコンタクト部や配線を設ける必要があるため、単位画素部の面積を大きくする必要がある。
【００９３】
したがって、上記実施形態１〜３の各構成によれば、画素領域が周辺回路領域（駆動領域）から分離されているため、従来の固体撮像素子に比べて、周辺回路領域から発生されるノイズの影響を抑制することが可能である。さらに、高濃度第１導電型（ｐ＋）領域に所定の電位を与える電極部を設けることにより、基板１側に不要な電荷が蓄積されることを防いで各画素部１００Ａ〜１００Ｃの電位バラツキを抑えることもできる。
（実施形態４）
本実施形態４では、上記実施形態１〜３の固体撮像素子（ＭＯＳ型イメージセンサ）において、電荷蓄積領域（ホールポケット領域５）に蓄積された電荷を第１導電型（ｐ型）基板１側に排出させる掃き出し期間に、ホールポケット領域５から蓄積電荷を排出させるために、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに負電圧を印加して、ホールポケット領域５の電位を第２導電型（ｎ型）ウェル領域２の電位よりも高くする駆動方法について、図４のタイミングチャートおよび図５のポテンシャル分布図を用いて詳細に説明する。
【００９４】
図５のポテンシャル分布図は、図１〜図３のＭＯＳ型イメージセンサにおいて、ホールポケット領域５を通る基板面に垂直な方向の掃き出し時のポテンシャル分布を示している。図５の縦軸はポテンシャル値を示し、その横軸は基板表面（ゲート絶縁膜表面）からの深さ（距離）を示している。
【００９５】
この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化（電荷掃き出し）動作の各動作が繰り返して行われる。本実施形態４の固体撮像素子の駆動方法と、図８および図９に示す従来の固体撮像素子の駆動方法とが異なる点は、掃き出し期間の動作であり、蓄積期間と読み出し期間（図１１）とは同じ動作が行われるため、ここでは蓄積期間と読み出し期間の動作説明については省略する。
【００９６】
掃き出し期間には、図４に示すように、ドレイン電圧Ｖｄとして２．５Ｖ程度の電圧が印加され、ゲート電圧Ｖｇとして２．５Ｖ程度の電圧が印加されて信号検出用トランジスタ１０２のチャネル領域８が形成されることにより、ソース領域６の電位も２．５Ｖ程度となる。この掃き出し期間において、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃには−３Ｖ程度の負電圧を印加する。これにより、図５のポテンシャル分布に示すように、基板電位がＶｓｕｂ（ＧＮＤ）から負方向にＶｓｕｂ’（−３Ｖ程度）まで変化し、ホールポケット領域５に５Ｖ程度の電圧が印加されるため、ホールポケット領域５に蓄積された電荷（ホール）が基板側へと排出される。
【００９７】
以上のように、本実施形態４によれば、ホールポケット領域５の電荷を排出するための掃き出し電圧をゲート電圧Ｖｇとして与えられるチャネル電位と、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに与えられる基板電位Ｖｓｕｂとに分けることによって、従来の駆動方法のようにゲート電圧Ｖｇに高電圧を印加する必要がなくなり、高耐圧用トランジスタが不要となる。
【００９８】
また、従来の駆動方法では、ホールポケット領域５の上部のチャネル領域８に高電圧を印加して電荷を排出させるため、ドレイン領域（ドレイン領域７とｎ型ウェル領域２）において掃き出し期間と読み出し期間とで電圧差が大きくなり、画素領域の面積が大きくなるにつれてドレイン領域の負荷が大きくなる。しかしながら、本実施形態４によれば、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに対して各行列ライン毎に電圧を印加することによって、ドレイン領域７の電圧を変化させなくてもよいため、高画素化時にドレイン領域７に加わる負荷を低減させることができる。
（実施形態５）
本実施形態５では、上記実施形態１〜３の固体撮像素子（ＭＯＳ型イメージセンサ）において、電荷蓄積領域（ホールポケット領域）５に蓄積された電荷を読み出す読み出し期間に、ホールポケット領域５の蓄積電荷を増加させるために、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに正電圧を印加して、第２導電型（ｎ型）ウェル領域２の電位をホールポケット領域５の電位よりも高くする駆動方法について、図６のタイミングチャートおよび図７のポテンシャル分布図を用いて説明する。
【００９９】
図７のポテンシャル分布図は、図１〜図３のＭＯＳ型イメージセンサにおいて、ホールポケット領域５を通る基板面に垂直な方向の読み出し時のポテンシャル分布を示している。図７の縦軸はポテンシャル値を示し、その横軸は基板表面（ゲート絶縁膜表面）からの深さ（距離）を示している。
【０１００】
この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化（電荷掃き出し）動作の各動作が繰り返して行われる。本実施形態５の固体撮像素子の駆動方法と、図８および図９に示す従来の固体撮像素子の駆動方法とが異なる点は、読み出し期間と掃き出し期間における動作であり、掃き出し期間については上記実施形態４と同じ動作が行われるため、ここでは掃き出し期間の動作説明については省略する。
【０１０１】
その読み出し期間には、信号検出用のＭＯＳトランジスタ１０２のソース領域６に定電流源が接続され、ドレイン領域７（およびｎ型ウェル領域２）、ゲート電極４およびソース領域６によってソースフォロワ回路が構成される。この状態で、図６に示すように、ゲート電圧Ｖｇとして２．５Ｖ程度、ドレイン電圧Ｖｄとして２．５Ｖ程度の電圧が印加され、ＭＯＳトランジスタ１０２を飽和領域で動作させることによりホールポケット領域５に蓄積された電荷量に応じてソース電位が変調される。
【０１０２】
この読み出し期間において、高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに１Ｖ程度の正電圧を印加する。これにより、図６に示すように、基板電位がＶｓｕｂ（ＧＮＤ）から正方向にＶｓｕｂ’（１Ｖ程度）まで変化し、ホールポケット領域５に蓄積される電荷（ホール）を増加させることができる。このときにホールポケット領域５に蓄積可能な最大信号電荷量を図７に斜線で示している。
【０１０３】
従来の駆動方法では、基板電位ＶＳｕｂはＧＮＤとなっているため、図１１に示すようにホールポケット領域５に蓄積される電荷はｎ型ウェル領域２の電位によって決定される。このｎ型ウェル領域２の電位は、読み出し電圧を変化させる以外の方法では変化させることが困難であり、ｎ型ウェル領域２への不純物注入により濃度分布を変化させる必要がある。
【０１０４】
しかしながら、本実施形態５のように、読み出し期間中に高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃに所定電圧（１Ｖ程度）を印加することにより、ホールポケット領域５の電荷量を増加させることが可能となる。
【０１０５】
なお、本実施形態５において、このときの基板電位Ｖｓｕｂは、ドレイン領域７にも２．５Ｖ程度の電圧が印加されているため、ｎ型ウェル領域２と高濃度第１導電型（ｐ＋）領域１０Ａ〜１０Ｃとによって構成されるｐｎ接合が順方向動作しない程度の電圧（例えば１Ｖ程度）に抑える必要がある。
【０１０６】
以上により、上記実施形態１〜５によれば、ｐ型半導体基板１のｎ型ウェル領域２および、このｎ型ウェル領域２内に設けられたｐ型ウェル領域３に、受光ダイオード１０１と信号検出用トランジスタ１０２とを備えた単位画素部１００Ａ（または１００Ｂ，１００Ｃ）が複数設けられ、トランジスタ形成領域１０２のｎ型ウェル領域２の下方位置に高濃度ｐ型（ｐ＋＋）領域１０Ａ（または１０Ｂ，１０Ｃ）が設けられている。高濃度ｐ型（ｐ＋＋）領域１０Ａは、ｐ型半導体基板１と電気的に分離されており、例えば高濃度ｐ型（ｐ＋＋）領域１０Ａに所定の電位を与える電極部が設けられている。高濃度ｐ型（ｐ＋＋）領域１０Ａには、掃き出し期間にはホールポケット領域５から蓄積電荷を排出させるような電位（例えば−３Ｖ）が与えられ、読み出し期間にはホールポケット領域５の蓄積電荷を増大させるような電位（例えば１Ｖ）が与えられる。これによって、従来のように掃き出し期間に高電圧を用いることなく電荷を基板１側に容易かつ確実に排出させることができる。
【０１０７】
なお、上記実施形態１〜５では、第１導電型をｐ型、第２導電型をｎ型として説明を行ったが、本発明はこれに限られず、第１導電型をｎ型、第２導電型をｐ型とした場合でも、本発明を適用可能であり、同様の効果を奏する。
【０１０８】
また、本発明の固体撮像素子は、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの電子情報機器の撮像部に広く利用することができる。特に、低消費電力化、小型化および軽量化が要望される携帯電話機などの携帯型電子情報機器に良好に利用され得る。
【０１０９】
さらに、上記実施形態１〜５では、本発明の各画素間の高濃度領域１０Ａの連結については特に説明しなかったが、この様子を図１３（ａ）および図１３（ｂ）に示している。また、上記実施形態１〜５では、本発明の画素領域と駆動回路領域との境界部の分離についても特に説明しなかったが、図１のＭＯＳ型イメージセンサにおける画素領域と周辺回路領域との境界部を図１４（ａ）で示し、図２のＭＯＳ型イメージセンサにおける画素領域と周辺回路領域との境界部を図１４（ｂ）で示している。
【０１１０】
以上のように、本発明の好ましい実施形態１〜５を用いて本発明を例示してきたが、本発明は、この実施形態１〜５に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜５の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１１１】
本発明は、画像を撮像可能とする固体撮像素子およびその駆動方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置の分野において、従来技術で必要とされていたような外部専用電源や内部昇圧回路、高耐圧トランジスタなど不要となり、高画素化が可能で良好な撮像画像が得られ、低消費電力で小型化された固体撮像素子を実現することができる。本発明の固体撮像素子は、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの電子情報機器に広く利用することが可能である。特に、低消費電力化、小型化および軽量化が要望される携帯型電子情報機器にも好適である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の固体撮像素子の実施形態１であるＭＯＳ型イメージセンサの１画素分の構成例を示す断面図である。
【図２】本発明の固体撮像素子の実施形態２であるＭＯＳ型イメージセンサの１画素分の構成例を示す断面図である。
【図３】本発明の固体撮像素子の実施形態３であるＭＯＳ型イメージセンサの１画素分の構成例を示す断面図である。
【図４】本発明の固体撮像素子の駆動方法の実施形態４について説明するためのタイミングチャートである。
【図５】本発明の固体撮像素子の実施形態４において、ホールポケット領域を通る基板面に垂直な方向の掃き出し時のポテンシャル分布図である。
【図６】本発明の固体撮像素子の駆動方法の実施形態５について説明するためのタイミングチャートである。
【図７】本発明の固体撮像素子の実施形態５において、ホールポケット領域を通る基板面に垂直な方向の読み出し時のポテンシャル分布図である。
【図８】従来のＭＯＳ型イメージセンサの１画素分の構成例を示す上面図である。
【図９】（ａ）は図８のＡ−Ａ’断面図、（ｂ）は図８のＢ−Ｂ’断面図である。
【図１０】従来のＭＯＳ型イメージセンサの駆動方法について説明するためのタイミングチャートである。
【図１１】従来のＭＯＳ型イメージセンサにおいて、ホールポケット領域を通る基板面に垂直な方向の読み出し時のポテンシャル分布図である。
【図１２】従来のＭＯＳ型イメージセンサにおいて、ホールポケット領域を通る基板面に垂直な方向の掃き出し時のポテンシャル分布図である。
【図１３】（ａ）は図１のＭＯＳ型イメージセンサの画素領域部分の構成例を示す上面図、（ｂ）は（ａ）のＤ−Ｄ’断面図である。
【図１４】（ａ）は図１３のＭＯＳ型イメージセンサにおける画素領域と周辺回路領域との境界部を示す要部断面図、（ｂ）は図２のＭＯＳ型イメージセンサにおける画素領域と周辺回路領域との境界部を示す要部断面図である。
【符号の説明】
【０１１３】
１  ｐ型半導体基板
２  n型ウェル領域
３，３Ａ，３Ｂ  ｐ型ウェル領域
４  ゲート電極
５  ホールポケット領域
６  ソース領域（ｎ+領域）
７  ドレイン領域（ｎ+領域）
８  チャネル領域
９  ゲート絶縁膜
１０Ａ〜１０Ｃ ｐ＋領域
１１  埋め込み絶縁体
１２  埋め込み絶縁体とｎ型領域との界面に設けられるｎ＋領域
１３ ｐ＋領域に接して設けられるｐ＋＋領域
１４ 基板表面に設けられるｐ＋領域
１５ ｐ＋領域に所定の電位を与える電極部
１００Ａ〜１００Ｃ  単位画素部
１０１  受光ダイオード
１０２  信号検出用トランジスタ
【図１】
2005286074.tif 000003
【図２】
2005286074.tif 000004
【図３】
2005286074.tif 000005
【図４】
2005286074.tif 000006
【図５】
2005286074.tif 000007
【図６】
2005286074.tif 000008
【図７】
2005286074.tif 000009
【図８】
2005286074.tif 000010
【図９】
2005286074.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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