(57)【要約】  【課題】  制御用半導体素子（標準部品）を複数個直列接続し、制御用半導体素子のオン／オフ特性を揃えて高電圧に対してバランスさせることが可能なソリッド・ステート・リレーを提供する。  【解決手段】  直列接続したフォトカプラ３ａ〜３ｋと、直列接続したゼロクロス回路４ａ〜４ｋと、直列接続した制御用スイッチング素子５ａ〜５ｋとを備え、直列接続した各スイッチング素子の特性を揃えて各スイッチング素子のオン／オフを同時に実効し、各スイッチング素子の電圧耐量を均等にする。【選択図】  図１
2005260721.tif 000002
【特許請求の範囲】
【請求項１】
負荷を駆動する交流電源の開閉を制御するソリッド・ステート・リレーであって、
前記交流電源の高電圧よりも低い電圧耐量の半導体素子を直列に複数接続するとともに、複数の前記半導体素子の特性を揃えて高電圧に対する電圧耐量のバランスを取り、直列接続された前記半導体素子の全電圧耐量を前記交流電源の高電圧よりも高めたことを特徴とするソリッド・ステート・リレー。
【請求項２】
前記半導体素子は、入力回路と制御回路の電源を分離して光信号を伝達するフォトカプラと、前記フォトカプラから供給される制御信号に基づいて前記交流電源の交流信号のゼロ近傍で制御用スイッチング素子をオン動作させるゼロクロス回路のスイッチング素子と、パワー・スイッチング素子をオン／オフ制御する前記制御用スイッチング素子と、を備えたことを特徴とする請求項１記載のソリッド・ステート・リレー。
【請求項３】
前記ゼロクロス回路は、直列に接続された前記制御用スイッチング素子に印加される電圧耐量のバランスを取ることを特徴とする請求項２記載のソリッド・ステート・リレー。
【請求項４】
前記フォトカプラ、前記ゼロクロス回路のスイッチング素子および前記制御用スイッチング素子は、それぞれペア性を有する半導体アレーで構成したことを特徴とする請求項２記載のソリッド・ステート・リレー。
【請求項５】
前記フォトカプラは、フォトトランジスタカプラで構成したことを特徴とする請求項４記載のソリッド・ステート・リレー。
【請求項６】
前記ゼロクロス回路のスイッチング素子は、トランジスタで構成したことを特徴とする請求項４記載のソリッド・ステート・リレー。
【請求項７】
前記制御用スイッチング素子は、サイリスタで構成したことを特徴とする請求項４記載のソリッド・ステート・リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は負荷を駆動する交流電源の開閉を制御するソリッド・ステート・リレーに係り、特に交流電源の電圧よりも電圧耐量の低い半導体素子を直列に接続し、各半導体素子で交流電源の電圧を均等に分担して電圧耐量を高めるソリッド・ステート・リレーに関する。
【背景技術】
【０００２】
従来のソリッド・ステート・リレー（ＳＳＲ：Solid State Rely）は、一般的に図３に示すようなものが知られている。図３において、ソリッド・ステート・リレー５０は、直流電源ＶDCを接続する入力端子Ａ１，Ａ２と、フォトカプラＰＨのフォトダイオードにフォトダイオード電流を流す入力回路５１と、入力系と制御系を電気的に絶縁し、フォトダイオードとフォトトランジスタとで光結合するフォトカプラＰＨと、交流電源ＶACの０電位近傍でスイッチングが開始するように制御用サイリスタＳＣＲａの動作を設定するゼロクロス回路５２と、制御用サイリスタＳＣＲａと、交流電源ＶACに全波整流を施し、整流電源ＶRを発生するダイオードＤ１〜Ｄ４からなる全波整流器５３と、制御用サイリスタＳＣＲａがオンすることに伴い、交流電源ＶACの正（プラス）の半周期でオンするパワーサイリスタＳＣＲｃおよび交流電源ＶACの負（マイナス）の半周期でオンするパワーサイリスタＳＣＲｂと、誘導性負荷に起因する誘起電圧を吸収する抵抗器ＲおよびコンデンサＣの直列接続されたスナバ回路と、出力端子Ｂ１，Ｂ２から交流電源ＶACに重畳したサージ電圧を抑制するサージアブゾーバＳＡとから構成される。なお、出力端子Ｂ１，Ｂ２には、負荷Ｌと交流電源ＶACが直列に接続される。なお、抵抗器Ｒ１とダイオードＤ５および抵抗器Ｒ２とダイオードＤ６は、それぞれパワーサイリスタＳＣＲｂ，ＳＣＲｃのオンまたはオフのためにゲート−カソード間電圧（バイアス電圧）を制御する。
【０００３】
直流電源ＶDCの印加→入力回路５１が動作→フォトカプラＰＨが動作→ゼロクロス回路５２が動作→制御用サイリスタＳＣＲａのオン動作→全波整流器５３の整流電源ＶRを短絡→パワーサイリスタＳＣＲｂ，ＳＣＲｃのオン動作→出力端子Ｂ１，Ｂ２で交流電源ＶACの短絡→負荷Ｌに交流電源ＶACの供給の過程を経ることになる。
【０００４】
一方、直流電源ＶDCが取り除かれると、入力回路５１が不動作→フォトカプラＰＨが不動作→ゼロクロス回路５２が不動作→制御用サイリスタＳＣＲａのオフ動作→全波整流器５３の整流電源ＶRを開放→パワーサイリスタＳＣＲｂ，ＳＣＲｃのオフ動作→出力端子Ｂ１，Ｂ２で交流電源ＶACの開放→負荷Ｌへの交流電源ＶACの供給停止の過程を経ることになる。このようにして、ソリッド・ステート・リレー５０による負荷Ｌへの交流電源ＶACの供給または停止の制御が実行される。
【０００５】
交流電源ＶACが商用電源（５０／６０Ｈｚ、ＡＣ１００Ｖ）を用いる場合には、制御用サイリスタＳＣＲａおよびパワーサイリスタＳＣＲｂ，ＳＣＲｃも市販の標準部品を使用することができる。
【０００６】
例えば、ＡＣ１００Ｖの場合、１００Ｖは実効値（ＲＭＳ値）を表わすので、交流電源ＶACのピークツウピーク（ｐｅａｋ−ｔｏ−ｐｅａｋ）値は、１００×２√２（＝２８３）Ｖとなり、全波整流後の整流電源ＶRのゼロツウピーク（０−ｔｏ−ｐｅａｋ）値は、１００×√２（＝１４１）Ｖとなる。
【０００７】
制御用サイリスタＳＣＲａの標準部品は、小電力一般用と称し、電流定格が数１００ｍＡ、電圧定格が６００Ｖまでのものがあり、パワーサイリスタＳＣＲｂ，ＳＣＲｃの標準部品は、電流定格が充分高く（数１０Ａオーダ）、定格電圧が１２００Ｖを越えるものがある。
【０００８】
最近の傾向として、顧客から負荷を駆動する交流電源ＶACの高圧化がソリッド・ステート・リレーに要望されている。例えば、４８０Ｖ交流電源が使用される場合には、制御用サイリスタＳＣＲａおよびパワーサイリスタＳＣＲｂ，ＳＣＲｃに、電圧定格７００Ｖ以上のものが必要になる。
【０００９】
また、従来のソリッド・ステート・リレーは、「特許文献１」（無接点スイッチ）に開示されているように、出力段の開閉素子であるパワーサイリスタＴＨ１およびＴＨ２を駆動する補助開閉素子として、双方向スイッチＤＩＡＣを用い、この双方向スイッチＤＩＡＣにトライアックＴＲＩＡＣとフォト・トライアックＰＴを直列に接続して電圧耐量の向上を図ったものである。
【００１０】
これにより、交流電源を整流する整流回路の削除が図られ、電圧耐量を実現して回路の簡易化が図れる。
【特許文献１】特開２００１−７６９０公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のソリッド・ステート・リレーは、交流電源ＶACの電圧が高圧化（例えば、４８０Ｖ）した場合、標準品の制御用サイリスタＳＣＲａでは、電圧耐量（電圧定格）がオーバして使用できない。
【００１２】
制御用サイリスタＳＣＲａにパワーサイリスタＳＣＲｂを使用すれば、１個の標準品で電圧耐量（電圧定格）を満足することができるが、制御用サイリスタＳＣＲａの代わりにパワーサイリスタＳＣＲｂを使用することは、部品コストのアップを招く課題がある。また、パワーサイリスタＳＣＲｂは、少ない電流では感度が鈍く、制御用サイリスタＳＣＲａの代わりに使用しにくい課題がある。
【００１３】
制御用サイリスタＳＣＲａの電圧耐量（電圧定格）を上げるため、標準品の制御用サイリスタＳＣＲａを２個直列接続することにより、電圧耐量（電圧定格）を満足させることが可能であるが、２個の制御用サイリスタＳＣＲａのオン→オフ、またはオフ→オンのタイミングが一致しなければ、オフ状態にある制御用サイリスタＳＣＲａに高圧が印加され、制御用サイリスタＳＣＲａの電圧耐量（電圧定格）がオーバしてしまい、制御用サイリスタＳＣＲａが破壊してしまう虞がある。
【００１４】
図４に制御用サイリスタを直列接続した電圧耐量オーバの説明図を示す。（ａ）図に制御用サイリスタの直列接続回路構成、（ｂ）図にオフ状態にある制御用サイリスタのアノード−カソード電圧特性、（ｃ）図にオン状態にある制御用サイリスタのアノード−カソード電圧特性を示す。
【００１５】
（ａ）図において、サイリスタＳＲａ１およびサイリスタＳＲａ２がオフ時には、それぞれ高電圧Ｖを２個の抵抗器Ｒａで抵抗分割されたＶ／２が印加されている。この状態からサイリスタＳＲａ１およびサイリスタＳＲａ２のゲート−カソード間にオン信号ＳONを印加する。
【００１６】
（ｃ）図において、オン信号ＳONの印加により、例えば時間ｔ１でサイリスタＳＲａ２がオンすると、サイリスタＳＲａ２のアノード−カソード電圧ＶA-Cは、オン抵抗によるオン電圧となり、ほぼ０Ｖとなる。
【００１７】
（ｂ）図において、時間ｔ１ではオフ状態にあるサイリスタＳＲａ１は、サイリスタＳＲａ２がオンした瞬間に、アノード−カソード電圧ＶA-CがＶ／２からＶとなり、定格電圧ＶHを越えて所定時間τが経過すると、電圧破壊を発生してしまう。
【００１８】
また、「特許文献１」（無接点スイッチ）に開示されたソリッド・ステート・リレーも同様に、双方向スイッチＤＩＡＣ、トライアックＴＲＩＡＣおよびフォト・トライアックＰＴのオンまたはオフのタイミング一致しなければ、オフ状態にある半導体部品に交流電源の高電圧が印加され、半導体部品の電圧耐量（電圧定格）がオーバしてしまい、半導体部品が破壊してしまう虞がある。
【００１９】
この発明はこのような課題を解決するためになされたもので、その目的は制御用半導体素子（標準部品）を複数個直列接続し、制御用半導体素子のオン／オフ特性を揃えて高電圧に対してバランスさせることが可能なソリッド・ステート・リレーを提供することにある。
【課題を解決するための手段】
【００２０】
前記課題を解決するためこの発明に係るソリッド・ステート・リレーは、負荷を駆動する交流電源の開閉を制御するものであって、交流電源の高電圧よりも低い電圧耐量の半導体素子を直列に複数接続するとともに、複数の半導体素子の特性を揃えて高電圧に対する電圧耐量のバランスを取り、直列接続された半導体素子の全電圧耐量を交流電源の高電圧よりも高めたことを特徴とする。
【００２１】
この発明に係るソリッド・ステート・リレーは、交流電源の高電圧よりも低い電圧耐量の半導体素子を直列に複数接続するとともに、複数の半導体素子の特性を揃えて高電圧に対する電圧耐量のバランスを取り、直列接続された半導体素子の全電圧耐量を交流電源の高電圧よりも高めたので、高電圧の交流電源に対しても特別な半導体素子を用いることなく、安定したスイッチングを実行することができる。
【００２２】
また、この発明に係る半導体素子は、入力回路と制御回路の電源を分離して光信号を伝達するフォトカプラと、フォトカプラから供給される制御信号に基づいて交流電源の交流信号のゼロ近傍で制御用スイッチング素子をオン動作させるゼロクロス回路のスイッチング素子と、パワー・スイッチング素子をオン／オフ制御する制御用スイッチング素子と、を備えたことを特徴とする。
【００２３】
この発明に係る半導体素子は、入力回路と制御回路の電源を分離して光信号を伝達するフォトカプラと、フォトカプラから供給される制御信号に基づいて交流電源の交流信号のゼロ近傍で制御用スイッチング素子をオン動作させるゼロクロス回路のスイッチング素子と、パワー・スイッチング素子をオン／オフ制御する制御用スイッチング素子とを備えたので、それぞれ直列接続した複数のフォトカプラ、複数のスイッチング素子および複数の制御用スイッチング素子の特性を揃えることにより、直列接続された半導体素子のオン／オフを同時に実行することができる。
【００２４】
さらに、この発明に係るゼロクロス回路は、直列に接続された制御用スイッチング素子に印加される電圧耐量のバランスを取ることを特徴とする。
【００２５】
この発明に係るゼロクロス回路は、直列に接続された制御用スイッチング素子に印加される電圧耐量のバランスを取るので、それぞれの制御用スイッチング素子のオン／オフを同時に行い、各制御用スイッチング素子に印加される電圧を定格電圧以内に抑制することができる。
【００２６】
また、この発明に係るフォトカプラ、ゼロクロス回路のスイッチング素子および制御用スイッチング素子は、それぞれペア性を有する半導体アレーで構成したことを特徴とする。
【００２７】
この発明に係るフォトカプラ、ゼロクロス回路のスイッチング素子および制御用スイッチング素子は、それぞれペア性を有する半導体アレーで構成したので、それぞれ直列接続する複数フォトカプラ、スイッチング素子および制御用スイッチング素子の特性を揃えることができる。
【００２８】
さらに、この発明に係るフォトカプラは、フォトトランジスタカプラで構成したことを特徴とする。
【００２９】
また、この発明に係るゼロクロス回路のスイッチング素子は、トランジスタで構成したことを特徴とする。
【００３０】
さらに、この発明に係る制御用スイッチング素子は、サイリスタで構成したことを特徴とする。
【００３１】
この発明に係るフォトカプラは、フォトトランジスタカプラで構成し、ゼロクロス回路のスイッチング素子は、トランジスタで構成し、制御用スイッチング素子は、サイリスタで構成したので、制御系の半導体素子を標準品で構成してトータルの部品コストを低減することができる。
【発明の効果】
【００３２】
この発明に係るソリッド・ステート・リレーは、交流電源の高電圧よりも低い電圧耐量の半導体素子を直列に複数接続するとともに、複数の半導体素子の特性を揃えて高電圧に対する電圧耐量のバランスを取り、直列接続された半導体素子の全電圧耐量を交流電源の高電圧よりも高めたので、高電圧の交流電源に対しても特別な半導体素子を用いることなく、安定したスイッチングを実行することができ、コストアップせずに信頼性の向上を図ることができる。
【００３３】
また、この発明に係る半導体素子は、入力回路と制御回路の電源を分離して光信号を伝達するフォトカプラと、フォトカプラから供給される制御信号に基づいて交流電源の交流信号のゼロ近傍で制御用スイッチング素子をオン動作させるゼロクロス回路のスイッチング素子と、パワー・スイッチング素子をオン／オフ制御する制御用スイッチング素子とを備えたので、それぞれ直列接続した複数のフォトカプラ、複数のスイッチング素子および複数の制御用スイッチング素子の特性を揃えることにより、直列接続された半導体素子のオン／オフを同時に実行することができ、ソリッド・ステート・リレーに印加される高電圧を各半導体素子の定格電圧以下に均等に分配し、高電圧印加による半導体素子の耐圧オーバを防止することができる。
【００３４】
さらに、この発明に係るゼロクロス回路は、直列に接続された制御用スイッチング素子に印加される電圧耐量のバランスを取るので、それぞれの制御用スイッチング素子のオン／オフを同時に行い、各制御用スイッチング素子に印加される電圧を定格電圧以内に抑制することができ、制御用スイッチング素子を市販の標準品で賄うことができる。
【００３５】
また、この発明に係るフォトカプラ、ゼロクロス回路のスイッチング素子および制御用スイッチング素子は、それぞれペア性を有する半導体アレーで構成したので、それぞれ直列接続する複数フォトカプラ、スイッチング素子および制御用スイッチング素子の特性を揃えることができ、個別部品の選別に要する工数ならびにコストアップから開放されることができる。
【００３６】
さらに、この発明に係るフォトカプラは、フォトトランジスタカプラで構成し、ゼロクロス回路のスイッチング素子は、トランジスタで構成し、制御用スイッチング素子は、サイリスタで構成したので、制御系の半導体素子を標準品で構成してトータルの部品コストを低減することができ、高電圧対応のソリッド・ステート・リレーのコストダウンを実現することができる。
【発明を実施するための最良の形態】
【００３７】
以下、この発明の実施の形態を添付図面に基づいて説明する。図１はこの発明に係るソリッド・ステート・リレーの一実施の形態構成図である。なお、ソリッド・ステート・リレー１は、図３に示すように、入力端子Ａ１，Ａ２間に直流電源ＶDCを接続し、出力端子Ｂ１，Ｂ２間に負荷Ｌと高電圧の交流電源ＶAcを接続して、直流電源ＶDCを入力端子Ａ１，Ａ２間に印加（直流電源ＶDCをオン）することにより、出力端子Ｂ１，Ｂ２間をオン状態にして交流電源ＶACで負荷Ｌを駆動（交流電源ＶACの閉結）するとともに、直流電源ＶDCを入力端子Ａ１，Ａ２間から除去（直流電源ＶDCをオフ）することにより、出力端子Ｂ１，Ｂ２間をオフ状態にして交流電源ＶACによる負荷Ｌ駆動を停止（交流電源ＶAC開放）するものである。
【００３８】
図１において、ソリッド・ステート・リレー１は、入力回路２、フォトカプラ３、ゼロクロス回路４、制御用スイッチング素子５、交流電源ＶACに全波整流を施し、整流電源ＶRを発生するダイオードＤ１〜Ｄ４からなる全波整流器６、制御用スイッチング素子５がオンすることに伴い、交流電源ＶACの正（プラス）の半周期でオンするパワーサイリスタＳＣＲｃ（抵抗器Ｒ２，ダイオードＤ６は、オン／オフのバイアス電圧用）、交流電源ＶACの負（マイナス）の半周期でオンするパワーサイリスタＳＣＲｂ（抵抗器Ｒ１，ダイオードＤ５は、オン／オフのバイアス電圧用）、誘導性負荷に起因する誘起電圧を吸収する抵抗器ＲおよびコンデンサＣの直列接続されたスナバ回路、出力端子Ｂ１，Ｂ２から交流電源ＶACに重畳したサージ電圧を抑制するサージアブゾーバＳＡを備える。なお、全波整流器６、パワーサイリスタＳＣＲｂ、パワーサイリスタＳＣＲｃ、スナバ回路およびサージアブゾーバＳＡは、図３に示す構成と同一構成である。
【００３９】
入力回路２は、入力回路２a〜２ｋで構成し、入力端子Ａ１，Ａ２間に直流電源ＶDCが印加（直流電源ＶDCオン）されると、フォトカプラ３（フォトカプラ３ａ〜３ｋ）に直流電流を供給してフォトカプラ３を駆動する。なお、入力回路２は、入力回路２a〜２ｋで構成したが、フォトカプラ３（フォトカプラ３ａ〜３ｋ）に同じ直流電流を流せる構成であれば１回路であってもよい。
【００４０】
フォトカプラ３は、フォトカプラ３ａ〜３ｋを直列接続し、入力回路２（入力回路２〜２ｋ）から供給される直流電流で動作し、直流電源ＶDC側（入力回路２〜２ｋ）と交流電源ＶAC（正確には、整流電源ＶR）側（ゼロクロス回路４、制御用スイッチング素子５の制御回路）を電気的に絶縁した状態で、制御信号（光信号）を整流電源ＶR側に伝達し、ゼロクロス回路４（ゼロクロス回路４ａ〜４ｋ）の動作を制御する。
【００４１】
フォトカプラ３ａ〜３ｋは、フォトトランジスタカプラ、フォトダイオードカプラ、フォトサイリスタカプラなどの交流電源ＶACの高電圧よりも低い電圧耐量（定格電圧）の半導体素子（光結合素子）を直列に複数接続しで構成する。
【００４２】
ゼロクロス回路４は、ゼロクロス回路４ａ〜４ｋを直列接続し、フォトカプラ３（フォトカプラ３ａ〜３ｋ）から供給される制御信号に基づいて交流電源ＶACの交流信号（例えば、正弦波）の０Ｖ近傍で制御用スイッチング素子５に駆動信号を供給し、制御用スイッチング素子５（制御用スイッチング素子５ａ〜５ｋ）をオン状態に制御する。
【００４３】
また、ゼロクロス回路４（ゼロクロス回路４ａ〜４ｋ）は、直列に接続された制御用スイッチング素子５ａ〜５ｋに同時に駆動信号または駆動停止信号を供給し、制御用スイッチング素子５ａ〜５ｋを同時にオン／オフ駆動することにより、制御用スイッチング素子５ａ〜５ｋに印加される整流電源ＶRの高電圧を均等に分圧し、各制御用スイッチング素子５ａ〜５ｋの電圧耐量のバランスが取れるようにする。
【００４４】
ゼロクロス回路４（ゼロクロス回路４ａ〜４ｋ）は、トランジスタ、ＭＯＳＦＥＴなどの交流電源ＶACの高電圧よりも低い電圧耐量（定格電圧）の半導体素子（スイッチング素子）を直列に複数接続しで構成する。
【００４５】
このように、この発明に係るゼロクロス回路４ａ〜４ｋは、直列に接続された制御用スイッチング素子５ａ〜５ｋに印加される電圧耐量（整流電源ＶR）のバランスを取るので、それぞれの制御用スイッチング素子５ａ〜５ｋのオン／オフを同時に行い、各制御用スイッチング素子５ａ〜５ｋに印加される電圧を定格電圧以内に抑制することができ、制御用スイッチング素子を市販の標準品で賄うことができる。
【００４６】
制御用スイッチング素子５は、制御用スイッチング素子５ａ〜５ｋを直列接続し、ゼロクロス回路４（ゼロクロス回路４ａ〜４ｋ）から供給される駆動信号に基づいて制御用スイッチング素子５ａ〜５ｋが同時にオンし、整流電源ＶRを短絡することにより、パワーサイリスタＳＣＲｂ，ＳＣＲｃ（パワー・スイッチング素子）をオン制御する。
【００４７】
また、制御用スイッチング素子５は、ゼロクロス回路４（ゼロクロス回路４ａ〜４ｋ）から供給される駆動停止信号に基づいて制御用スイッチング素子５ａ〜５ｋが同時にオフし、整流電源ＶRを開放することにより、パワーサイリスタＳＣＲｂ，ＳＣＲｃ（パワー・スイッチング素子）をオフ制御する。
【００４８】
制御用スイッチング素子５ａ〜５ｋは、同時にオンまたはオフするので各スイッチング素子に印加される電圧が、オフ時には整流電源ＶRの１／ｋ（ＶR／ｋ）と均等になる。
【００４９】
制御用スイッチング素子５（制御用スイッチング素子５ａ〜５ｋ）は、小電力用のサイリスタ、トランジスタ、ＭＯＳＦＥＴなどの交流電源ＶACの高電圧よりも低い電圧耐量（定格電圧）の半導体素子（スイッチング素子）を直列に複数接続して構成する。
【００５０】
フォトカプラ３ａ〜３ｋ、ゼロクロス回路４のスイッチング素子および制御用スイッチング素子５ａ〜５ｋは、それぞれペア性を有する半導体アレーで構成し、フォトカプラ３ａ〜３ｋ、ゼロクロス回路４のスイッチング素子および制御用スイッチング素子５ａ〜５ｋの特性を揃えることができる。
【００５１】
図２はこの発明に係る半導体素子の一実施の形態半導体アレー構成図である。（ａ）図はフォトカプラ３を構成するフォトトランジスタカプラアレー、（ｂ）図はゼロクロス回路４の半導体素子を構成するトランジスタアレー、（ｃ）図は制御用スイッチング素子５を構成するサイリスタアレーである。なお、各半導体アレーは、２個組みの半導体アレーを表わす。
【００５２】
図２において、フォトトランジスタカプラアレー、トランジスタアレーおよびサイリスタアレーは、それぞれ同一の半導体基板（ウェハー）上に構成するので、各素子（フォトトランジスタアレー、フォトトランジスタアレーおよびサイリスタアレー）間でペア性を有し、特性を揃えることができるので、フォトトランジス間、トランジスタ間およびサイリスタ間でオンまたはオフの特性（タイミング）を完全に一致させることができる。
【００５３】
このように、この発明に係るフォトカプラ３ａ〜３ｋ、ゼロクロス回路４ａ〜４ｋのスイッチング素子および制御用スイッチング素子５ａ〜５ｋは、それぞれペア性を有する半導体アレーで構成したので、それぞれ直列接続する複数フォトカプラ、スイッチング素子および制御用スイッチング素子の特性を揃えることができ、個別部品の選別に要する工数ならびにコストアップから開放されることができる。
【００５４】
また、フォトカプラ３、ゼロクロス回路４のスイッチング素子、制御用スイッチング素子５は、それぞれフォトカプラトランジスタ、トランジスタ、サイリスタで構成する。フォトカプラトランジスタ、トランジスタ、サイリスで構成することにより、市販の一般的な標準部品を用いることができる。
【００５５】
このように、この発明に係るフォトカプラ３は、フォトトランジスタカプラで構成し、ゼロクロス回路４のスイッチング素子は、トランジスタで構成し、制御用スイッチング素子５は、サイリスタで構成したので、制御系の半導体素子を標準品で構成してトータルの部品コストを低減することができ、高電圧対応のソリッド・ステート・リレーのコストダウンを実現することができる。
【００５６】
また、この発明に係る半導体素子は、入力回路２と制御回路（ゼロクロス回路４および制御用スイッチング素子５）の電源を分離して光信号を伝達するフォトカプラ３と、フォトカプラ３から供給される制御信号に基づいて交流電源ＶACの交流信号のゼロ近傍で制御用スイッチング素子５をオン動作させるゼロクロス回路４のスイッチング素子と、パワー・スイッチング素子（パワーサイリスタＳＣＲｂ，ＳＣＲｃ）をオン／オフ制御する制御用スイッチング素子５とを備えたので、それぞれ直列接続した複数のフォトカプラ（フォトカプラ３ａ〜３ｋ）、複数のスイッチング素子および複数の制御用スイッチング素子（制御用スイッチング素子５ａ〜５ｋ）の特性を揃えることにより、直列接続された半導体素子のオン／オフを同時に実行することができ、ソリッド・ステート・リレーに印加される高電圧を各半導体素子の定格電圧以下に均等に分配し、高電圧印加による半導体素子の耐圧オーバを防止することができる。
【００５７】
以上説明したように、この発明に係るソリッド・ステート・リレー１は、交流電源ＶACの高電圧よりも低い電圧耐量の半導体素子を直列に複数接続するとともに、複数の半導体素子の特性を揃えて高電圧に対する電圧耐量のバランスを取り、直列接続された半導体素子の全電圧耐量を交流電源の高電圧よりも高めたので、高電圧の交流電源に対しても特別な半導体素子を用いることなく、安定したスイッチングを実行することができ、コストアップせずに信頼性の向上を図ることができる。
【産業上の利用可能性】
【００５８】
本発明に係るソリッド・ステート・リレーは、制御用半導体素子（標準部品）を複数個直列接続し、制御用半導体素子のオン／オフ特性を揃えて高電圧に対してバランスさせることができ、高電圧の交流負荷を駆動制御するあらゆるソリッド・ステート・リレーに適用することができる。
【図面の簡単な説明】
【００５９】
【図１】この発明に係るソリッド・ステート・リレーの一実施の形態構成図
【図２】この発明に係る半導体素子の一実施の形態半導体アレー構成図
【図３】従来のソリッド・ステート・リレーの構成図
【図４】制御用サイリスタを直列接続した電圧耐量オーバの説明図
【符号の説明】
【００６０】
１    ソリッド・ステート・リレー
２，２ａ〜２ｋ    入力回路
３    フォトカプラ
３ａ〜３ｋ    フォトトランジスタカプラ
４    ゼロクロス回路
４ａ〜４ｋ    駆動トランジスタ
５    制御用スイッチング素子
５ａ〜５ｋ    制御サイリスタ
６    全波整流器
Ａ１，Ａ２    入力端子
Ｂ１，Ｂ２    出力端子
Ｄ１〜Ｄ６    ダイオード
Ｒ，Ｒ１，Ｒ２    抵抗器
ＳＣＲｂ，ＳＣＲｃ    パワーサイリスタ
Ｃ    コンデンサ
ＳＡ    サージアブゾーバ
ＶDC    直流電源
ＶAC    交流電源
ＶR    整流電源
【図１】
2005260721.tif 000003
【図２】
2005260721.tif 000004
【図３】
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【図４】
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