(57)【要約】【課題】  浅い不純物領域を有する微細化された半導体装置の製造方法を、効率がよく、工程相互の整合性が良好な形態で提供する。【解決手段】  ｐウェル層２、ｎウェル層３に対して不純物イオンの注入を行う工程と、ｐウェル層２、ｎウェル層３に対して、立ち上がりからピークエネルギー値に到達するまでの時間が０．３ミリ秒以上であるパルス光を照射する工程とを含む。また、６００℃以下の成膜温度でシリコン窒化膜１０をゲート電極６が形成されたシリコン基板１上に形成する工程と、シリコン窒化膜１０に対して補助加熱を施しながらフラッシュランプ光を照射する工程と、フラッシュランプ光を照射したシリコン窒化膜１０がゲート側壁にのみ残置するように異方性エッチングする工程とを含む。【選択図】  図３
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【特許請求の範囲】
【請求項１】
シリコン層に不純物イオンをイオン注入する工程と、
１００ミリ秒以下のパルス幅を有し、かつ立ち上がりからピークエネルギー値に到達するまでの立ち上がり時間が０．３ミリ秒以上であるパルス光を前記シリコン層に照射して、前記注入された不純物イオンを活性化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
２×１０２１個／ｃｍ３を超えない濃度で前記シリコン層に前記不純物イオンをイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
２×１０２１個／ｃｍ３を超えない濃度でシリコン層に不純物イオンをイオン注入する工程と、
１００ミリ秒以下のパルス幅を有するパルス光を前記シリコン層に照射して、注入した前記不純物イオンを活性化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記シリコン層を２００〜５００℃の温度に補助加熱した状態で前記不純物イオンを活性化することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
６００℃以下の成膜温度でシリコン窒化膜を、ゲート電極が形成された半導体基板上に形成する工程と、
前記シリコン窒化膜に対してパルス光を照射する工程と、
前記パルス光を照射後、前記シリコン窒化膜が前記ゲート電極の側壁に残置するように異方性エッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、イオン注入層やシリコン窒化膜層に対する熱処理工程に関する。
【背景技術】
【０００２】
大規模集積回路（LSI）の性能向上には、集積度を高めることが伴う。微細化された半導体装置を製造するとき、それを構成する各半導体層、誘電体層或いは各導体層はそれぞれ所望の特性を有し、或いは設計通り精密な加工、形成がなされなければならない。
【０００３】
しかしながら、微細な素子の集積体であるが故、近年の半導体装置の製造方法には、これまで以上に良く計画された、周到で要素相互に整合性の高い製造方法が求められる。このような観点から従来から特に、ＭＯＳトランジスタにおけるソース・ドレイン領域の形成、及びゲート電極の側壁等として用いられるシリコン窒化膜(Si3N4)の形成工程が問題になってきている。
【０００４】
素子の微細化においては、素子寸法が縮小化されるに伴い、ＭＯＳトランジスタ等における寄生抵抗及びショートチャネル効果は大きくなる。そのため、ソース・ドレイン領域を低抵抗かつ浅くすることが重要になる。
【０００５】
シリコン酸化膜の上にゲート電極を形成、さらにイオン注入した半導体基板に対してその上部からキセノン（Xe）フラッシュランプ光を照射時間１０ミリ秒、照射エネルギー３５J／ｃｍ２ の条件で照射、ソース・ドレイン拡散層を形成する技術が知られている（特許文献１）。
【０００６】
しかし、従来のフラッシュランプ或いはレーザーを用いたアニール法では、プロセスウィンドウが狭く、ウェーハにダメージを与えることなく、低抵抗で浅い不純物領域を形成することは困難であった。
【０００７】
他方、シリコン窒化膜の形成も、近年の浅い不純物領域を有する半導体装置を製造しようとするとき、従来法では問題点を有する。
【０００８】
微細化されたMOSFETの製造工程において、ソース・ドレイン拡散層を形成する際に、シリコン窒化膜はゲート電極の側壁絶縁膜として重要な役割を果たす。従来、このゲート側壁シリコン窒化膜は、通常700〜780℃程度の高い温度で成膜される。
【０００９】
しかしながら、このようなサーマルバジェットの下では、一度活性化した拡散層が不活性化して拡散層の抵抗が上昇したり、あるいは不純物が再拡散して短チャネル効果を起こすなど、素子特性を悪化させるために、高集積・微細化が進んだ次世代半導体装置を製造することは困難となる。
【００１０】
ヘキサクロロジシラン(Si2Cl6)を原料としたLPCVD法によってシリコン窒化膜（HCD-SiN膜）を形成する方法も知られている。この方法では、DCS-SiN膜よりも成膜速度が大きいために、より低い温度（550℃以下）で成膜することができる。なお、DCS-SiN膜でも低温で成膜することはできるが、成膜速度が小さいために生産性が非常に悪い。
【００１１】
しかしながら、低温で成膜されたシリコン窒化膜は、不純物（塩素、水素）濃度が高く密度が低いために、HFを含んだ液に対するエッチングレートが早いという問題がある。
【００１２】
基板と配線とを接続するコンタクト及びシリサイド層、或いはゲート電極の側壁として形成したシリコン窒化膜等に対し、エネルギー１０〜１００J／ｃｍ２を有する白色光を使って、１０ミリ秒以内、照射することによってシリコン窒化膜などの膜質改質を図る技術が知られている（特許文献２）。
【００１３】
しかし、光の短時間照射によって生じる応力発生、それによって被照射体に引き起こされる各種欠陥、ダメージについては何ら検討がなされていない等、なお種々課題が残されている。
【００１４】
要するに、近年の微細化された半導体装置の製造においては、ＭＯＳ構造におけるソース・ドレイン不純物拡散層の形成、及びゲート電極の側壁等として用いられるシリコン窒化膜の形成に関連して、互いに相反する要求を有し、それらの両立が困難であった。
【特許文献１】特開２００３−３０９０７９号公報
【特許文献２】特開２００２−１１８０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の主要な目的の1つは、不純物領域の浅い不純物分布、並びに十分な低抵抗化を維持しつつ、半導体基板に発生しうるダメージの発生を防止することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の第１の特徴は、シリコン層に不純物イオンをイオン注入する工程と、イオンを注入したシリコン層に対して、１００ミリ秒以下のパルス幅を有し、かつ立ち上がりからピークエネルギー値に到達するまでの立ち上がり時間が０．３ミリ秒以上であるパルス光を照射し、注入されたイオンを活性化する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１７】
本発明の第２の特徴は、２×１０２１個／ｃｍ３を超えない濃度でシリコン層に不純物イオンをイオン注入する工程と、１００ミリ秒以下のパルス幅を有するパルス光をシリコン層に照射して、注入した不純物イオンを活性化する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１８】
本発明の第３の特徴は、６００℃以下の成膜温度でシリコン窒化膜を、ゲート電極が形成された半導体基板上に形成する工程と、形成されたシリコン窒化膜に対してパルス光を照射する工程と、パルス光を照射後、シリコン窒化膜がゲート電極の側壁に残置するように異方性エッチングする工程とを含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１９】
本発明によれば、不純物領域の浅い不純物分布、並びに十分な低抵抗状態を保持しつつ、半導体基板に発生しうるダメージの発生を防止することができる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態に係る半導体装置の製造方法を、大規模集積回路（LSI）の素子となるCMOSトランジスタの製造工程を例にして説明する。なお、特に断りの無い限り、パルス幅等照射光の特定は、真空中における光速度を基準にした値で行っている。
【００２１】
（第１の実施の形態）
（イ）まず、第１導電型のシリコン基板１に第１導電型のウェル層２、及び第２導電型のウェル層3を形成する。ここで、「第１導電型」、「第２導電型」は互いに相反する導電型であり、第１導電型がｎ型であれば第２導電型はｐ型、第１導電型がp型であれば第2導電型はｎ型である。以下の説明では第１導電型をｐ型、第2導電型をｎ型として説明するが、ｐ型とｎ型とは入れ替えてもよい。第1導電型のウェル層2の周囲と第２導電型のウェル層3の周囲に素子分離領域４を形成する。そして、図１（ａ）に示すように、シリコン基板１の表面にゲート絶縁膜5になるシリコン酸化(SiO2)膜を形成する。
【００２２】
（ロ）次に、ゲート絶縁膜5上にゲート電極6となる多結晶シリコン膜を成膜する。多結晶シリコン膜を反応性イオンエッチング（RIE）法によって選択的にエッチングし、図１（ｂ）に示すように、ゲート電極6を形成する。
【００２３】
（ハ）第２導電型ウェル層３の表面をフォトレジスト膜１００でマスクして、かつ図１（ｃ）に示すように第１導電型ウェル層２の表面にゲート電極6をマスクとして、第２導電型の不純物イオン、例えば砒素イオン（As＋）を注入する。加速エネルギー、ドーズ量等のイオン注入条件は、後に行われる活性化アニール処理によってゲート電極6に隣接した浅い第２導電型エクステンション領域7が形成されるように調整される。
【００２４】
フォトレジスト膜１００を除去した後、同様に、第１導電型ウェル層２の表面をフォトレジスト膜１０１でマスクして、かつ図２（ａ）に示すようにゲート電極６をマスクとして、第１導電型の不純物イオン、例えばボロンイオン（B＋ ）を第２導電型のウェル層３の表面に注入する。後に行われる活性化アニール処理によって浅い第１導電型エクステンション領域8が形成されるよう、第１導電型の不純物イオンのイオン注入条件も適正に設定される。
【００２５】
（ニ）次に、図２（ｂ）に示すように活性化アニール処理を行う。アニール処理は、フラッシュランプ光照射の開始から終了までを通じて、ホットプレートなど他の補助加熱手段を用いて、シリコン基板１全体を一定の高温に保ちながら行われることが望ましい。例えば、シリコン基板１がホットプレート上に載置され、シリコン基板１が裏面側から加熱された状態で、フラッシュランプ光源から放射された光によりシリコン基板１が表面側から加熱される。この場合のシリコン基板１の補助加熱温度は概ね３００℃から６００℃までの範囲であることが好ましい。加熱温度が低すぎると高い光強度が必要となるため、シリコン基板内部に発生する熱応力が増大してしまい、好ましくない。逆に高すぎると不純物イオンの拡散が生じたり、中途半端に固相成長が進行することでイオン注入欠陥がかえって残りやすくなる傾向があり、やはり好ましくない。
【００２６】
なお、補助加熱によって、シリコン基板内部にスリップ、転位等のダメージが生じる可能性は少ないものの、補助加熱時はシリコン基板の変形を招かないように昇温速度は極力遅くした方がよく、例えば２０℃／秒以下とすることが好ましい。これより昇温速度が速いと、シリコン基板に反りが発生し、反った状態のシリコン基板にフラッシュランプ光を照射することでシリコン基板の破損が生じ易いためである。また補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの一つであるハロゲンランプ等の他の加熱手段を使用することもできる。
【００２７】
フラッシュランプ光の照射は、例えばキセノンフラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。１パルスが有する光のエネルギーは、フラッシュランプ光のパルス幅や補助加熱の温度にも依存するが、例えばパルス幅（半値幅）１０ミリ秒、補助加熱温度４５０℃の場合、５０Ｊ／ｃｍ２ から１０５Ｊ／ｃｍ２ の範囲であることが好ましい。照射されるエネルギーが低いと活性化不十分となり好ましくない。また大き過ぎるとシリコン基板内部に発生する熱応力が増大してしまい、やはり好ましくない。またパルスの持続時間については、半値幅（ピーク値の少なくとも2分の1の強度を保持している時間）が1ミリ秒から１００ミリ秒程度まで、さらには３ミリ秒から１０ミリ秒までであることが望ましい。パルス幅がこれより短ければシリコン基板内部に発生する熱応力が増大してしまい好ましくない。また長すぎれば不純物イオンの拡散が生じるためやはり好ましくない。
【００２８】
（ホ）以上のアニール処理（以下で「第１のアニール処理」とも称す）の後、シリコン酸化膜９及びシリコン窒化膜１０をＬＰＣＶＤ法により順次堆積する。その後RIE法により、図２（ｃ）に示すようにシリコン窒化膜10及びシリコン酸化膜9をエッチングし、シリコン酸化膜及びシリコン窒化膜の多層構造の側壁スペーサ9, 10 をゲート電極６の側面に形成する。
【００２９】
（ヘ）次に、第２導電型ウェル層３の表面をフォトレジスト膜１０２でマスクして、かつ図３（ａ）に示すようにゲート電極6と側壁スペーサ9,10をマスクとして、第1導電型ウェル層２の表面に第２導電型の不純物イオンを注入する。同様にして、第１導電型ウェル層２の表面をフォトレジスト膜１０３でマスクして、かつ図３（ｂ）に示すようにゲート電極６と側壁スペーサ９，１０をマスクとして、第２導電型ウェル層３の表面に第１導電型の不純物イオンを注入する。また、これらのイオン注入により、ゲート電極6中にも対応する不純物イオンが注入される。
【００３０】
（ト）次に、フラッシュランプを熱源として、注入したイオンの活性化アニール処理を行う（以下で第２のアニール処理とも称す）。第１のアニール処理と同様、補助加熱手段を用いて半導体基板を予備的に加熱することが望ましく、加熱温度は第１のアニール処理の場合と同様、３００℃から６００℃までの範囲とすることが好ましい。この補助加熱温度が低すぎれば活性化不十分となり好ましくないし、高すぎれば不純物イオンの拡散が生じたり、中途半端に固相成長が進行することでイオン注入欠陥がかえって残りやすくなる傾向があり、やはり好ましくない。
【００３１】
例えば、図３（ｃ）に示すように、シリコン基板１の表面の上方でキセノンフラッシュランプを発光させ、シリコン基板１の表面の上方からシリコン基板１の全面の表面にキセノンフラッシュランプ光を照射する。
【００３２】
照射されたキセノンフラッシュランプ光は、シリコン窒化膜１０、シリコン酸化膜９からなる側壁スペーサを透過し、ゲート電極6とシリコン基板１内のエクステンション領域7、8とソース・ドレイン領域11、12で吸収される。キセノンフラッシュランプ光を吸収したゲート電極6とエクステンション領域7、8、ソース・ドレイン領域11、12は昇温する。ゲート電極6とエクステンション領域7、8、ソース・ドレイン領域11、12の温度は1100℃を超えると考えられ、この温度により、ゲート電極6とエクステンション領域7、8、ソース・ドレイン領域11、12に注入された不純物は活性化される。この活性化によりゲート電極6とエクステンション領域7、8、ソース・ドレイン領域11,12が低抵抗化され、第１の実施の形態に係る半導体装置の基本構造が完成する。
【００３３】
キセノンフラッシュランプ光の照射は、典型的には１回の発光によって行う。この際、フラッシュランプ光のパルス波形を特徴付ける重要なパラメータに、波形の立ち上がりからピークエネルギー値に達するまでの立ち上がり時間と半値幅とがある。
【００３４】
このフラッシュランプ活性化工程においては、立ち上がり時間が０．３ミリ秒以上に設定される。立ち上がり時間がこれよりも短時間であるとシリコン基板内部に発生する熱応力が増大してしまうためである。より望ましい立ち上がり時間は、不純物イオンの拡散を防止する観点から、０．３ミリ秒以上３０ミリ秒以下である。
【００３５】
また、パルス幅（半値幅）は１００ミリ秒以下であることが望ましい。このことにより、シリコン基板１を昇温しすぎることはない。より望ましくは、１ミリ秒以上１００ミリ秒以下、さらには３ミリ秒以上１０ミリ秒以下にすることである。このことにより、ゲート電極6とエクステンション領域7、8、ソース・ドレイン領域11、12の表面の局所的な加熱を避けることができる。
【００３６】
照射エネルギーは、パルス幅にも依存するが、１０ミリ秒の場合には１１０Ｊ／ｃｍ２ 以下であることが望ましい。典型的には概ね４５Ｊ／ｃｍ２ から１１０Ｊ／ｃｍ２ 程度の範囲で行う。このような光強度であれば、シリコン基板１を昇温しすぎることはない。基板補助加熱温度を６００℃以下とすることによっても、シリコン基板１を昇温しすぎることは回避できる。
【００３７】
フラッシュランプによる活性化プロセスについては、図７に示すように、フラッシュランプの光源のパルス幅に対して、基板にダメージなく低抵抗かつ浅いエクステンション領域を形成できるプロセスウィンドウを考えることができる。光源のパルス幅が短すぎると、不純物の拡散層抵抗を下げるために基板の補助加熱温度と照射エネルギー密度を調整しても、十分に不純物が活性化しないうちに、シリコン基板にスリップや転位が発生する。
【００３８】
基板にダメージが発生しないよう、基板補助加熱温度と照射エネルギー密度を小さくしてしまうと、シリコン基板に注入された不純物に対して十分な活性化ができない。しかしながら、光源のパルス幅を長くすると、基板にダメージを与えずに、シリコン基板に注入された不純物を十分に活性化できる。これは、パルス幅を長くすると、不純物の活性化に必要な照射エネルギー密度も増加するが、同時に、基板にスリップや転位が発生する照射エネルギー密度も増大し、プロセスウィンドウが拡大するからと理解することができる。なお、以下で説明する実施例１の場合、半導体装置を製造した際のプロセス条件は、図８の点13付近に相当し、プロセスウィンドウの中にある条件と理解される。
【００３９】
他方、以下で説明する比較例のケース（パルス幅が極端に短い場合）は、図９に示すように、図８に示したプロセスウィンドウより狭いウインドウ形状を有するものと理解できる。例えば、比較例で半導体装置を製造した際のプロセス条件は、点14に相当し、プロセスウィンドウの外にあると理解することができる。
【００４０】
パルス幅が短いと半導体装置を製造するためのプロセスウィンドウが狭くなる理由については、以下のように考察することができる。
【００４１】
図１０に、第１の実施の形態にかなうフラッシュランプ光波形、比較例１の場合のようにパルス幅が極端に短い場合のパルス波形を、各々模式的に示した。また、図１１、図１２は、それぞれ、パルス幅が１０ミリ秒（以下で説明する実施例１のケース）、０．５ミリ秒（以下で説明する比較例１のケース）におけるフラッシュランプ照射後の各時間におけるシリコン基板の厚さ方向の温度分布をシミュレーション解析した結果を示した図である。
【００４２】
パルス幅が１０ミリ秒のケースの場合、フラッシュランプ照射後、時間とともにシリコン基板の表面温度は上昇し、約１０ミリ秒後に最大1100℃に到達する。このとき、シリコン基板の裏面温度は、ホットプレートによる基板補助加熱温度によって支配されるが、シリコン基板の表面側と裏面側で発生する温度差は、比較例の場合と比べると小さい。パルス幅が０．５ミリ秒の場合、フラッシュランプ照射後、シリコン基板の表面温度は急上昇し、約０．５ミリ秒後に最大１１００℃まで到達する。この時、シリコン基板の表面側と裏面側では、６００℃近い温度差が発生する。パルス幅１０ミリ秒の場合と比較すると、パルス幅０．５ミリ秒の場合の方が、よりシリコン基板の表面側に集中して加熱されていることがわかる。パルス幅１０ミリ秒の場合には、光源のパルス幅が長いことによって、不純物の活性化に必要な照射エネルギーが、より小さなパルス高で得られるようになったため、シリコン基板の厚さ方向の温度分布の傾斜が比較例のそれに比べると緩やかになったと考えられる。その結果、シリコン基板内部に発生する熱応力は、パルス幅１０ミリ秒の場合の方が小さくなり、基板ダメージの抑制に繋げることができると考察される。
【００４３】
以上考察したように、第１の実施の形態によれば、フラッシュランプ光源のパルス幅を長く設定したことにより、シリコン基板全体を加熱し、シリコン基板内部に発生する熱応力量を小さくすることができる。その結果、シリコン基板内部にスリップあるいは転位等の基板ダメージを発生させることなく、シリコン基板中に注入した不純物イオンを高い活性化率で活性化させることができるようになる。すなわち、第１の実施の形態によれば、プロセスウィンドウが広い不純物領域のプロセスを実現することが可能となる。
【００４４】
一方で、光源のパルス幅の上限は、不純物の拡散の深さで制限される。図１３に示されるように、光源のパルス幅が長くなるほど、不純物は深く拡散してしまうため、浅い拡散層を形成するには、パルス幅が短い方が有利となる。これまでの発明者らの経験から、例えば、不純物イオンがボロンの場合、１１００℃で２秒間アニールした場合には約20nm、20ミリ秒の場合には約2nm拡散する。例えば以下で説明する実施例の場合、ボロンをシリコン基板にイオン注入した直後の注入深さは約10nmであった。このため、光源のパルス幅が100ミリ秒以下であれば拡散長を5nm以下程度に抑えることができ、20nm以下の接合を有する浅い拡散層を形成可能なことが推定できる。
【００４５】
本発明者らは、フラッシュランプ光のいわゆる立ち上がり時間が処理基材に与える効果についても検討、検証を重ねている。図１４は、ソース・ドレイン拡散層の活性化率と光源の発光パルス波形の立ち上がり時間の適用範囲を示す図である。
【００４６】
立ち上がり時間が速すぎると、十分な不純物の活性化が得られないうちに、シリコン基板にスリップや転位等の損傷が発生する。基板に損傷が発生しないよう、基板補助加熱温度と照射エネルギー密度を小さくしてしまうと、十分な活性化が得られない。
【００４７】
しかしながら、立ち上がり時間を遅くすると、基板に損傷を与えずに、注入された不純物を十分に活性化できることが分かった。これは、立ち上がり時間を遅くすることによって、シリコン基板の厚さ方向の温度勾配が緩やかになり、基板表面のみの局所的な加熱がさけられ、パターンを構成する多結晶シリコン、シリコン酸化膜、シリコン窒化膜等の異なる材質の加熱効率の違いから発生する温度むらが抑制され、基板の深さ方向に均等に熱が拡散（分散）するようになった（基板表面側と内部での温度差が減少した）ためと考えられる。
【００４８】
その結果、シリコン基板表面及び内部に発生する熱応力を小さく抑えることができ、基板内にスリップあるいは転位等の損傷を発生させることなく、注入された不純物イオンを高濃度に活性化できるようになったと考えられる。
【００４９】
なお、フラッシュランプの発光原理に基づいて、発光パルスの立ち上がり時間及び半値幅の制御は、フラッシュランプ放電回路を構成するコンデンサ容量及び／又はコイルのインダクタンス容量を変化させることにより、容易に実行可能である。
【００５０】
第１の実施の形態では、浅いエクステンション領域形成のためのイオン注入後のアニール処理（第一のアニール処理）及び深いソース・ドレイン領域形成のためのイオン注入後のアニール処理をともにフラッシュランプ光の照射によって行った。しかし、第一のアニール処理は、従来のハロゲンランプを用いたRTA処理でも行うことができる。この場合のＲＴＡ処理の条件を図４に示す。
【００５１】
図４に示されるように、RTA処理の際のシリコン基板１の基板温度とRTA処理の加熱時間が斜線のプロセスウィンドウ内に入るように設定される。このことにより、不純物の拡散深さを10nm以下にでき、トランジスタ形成後のエクステンション領域の接合深さを20nm以下に維持することができる。なお、このプロセスウィンドウの境界線は以下の式１で表すことができる。
【００５２】
ｔ＝6×10-13exp{3.74×10+4/Ｔ+275)}  …(1)
ここで“Ｔ”は基板温度（℃）、“ｔ”は加熱時間（秒）を意味する。
【００５３】
この場合、より好ましくは、基板温度を900℃以下に設定し、加熱時間を30秒以下に設定することが望ましい。このことにより、不純物の拡散深さを5nm以下にできる。このRTA処理では、不純物がシリコン基板１の深くまで拡散することがない。また、イオン注入でシリコン基板１に発生した結晶欠陥を消滅させることができる。この結晶欠陥の消滅により後の製造工程でシリコン基板１が昇温した際に不純物が拡散するのを抑制することができる。しかし、基板温度が低いので、不純物を十分に活性化させることはできない。
【００５４】
図３（ｃ）以降の製造工程については特に図示しないが、その後更にゲート電極6とソース・ドレイン領域11, 12の上に層間絶縁膜となるシリコン酸化膜を堆積し、コンタクトホールを開口する。コンタクトホールを介してゲート電極6及びソース・ドレイン領域11, 12に配線を接続する。以上のようにして、１５ｎｍ以下の浅いエクステンション不純物領域を有するＭＯＳ構造を含む半導体装置を完成させる。
【００５５】
第１の実施の形態によれば、シリコン基板１中にスリップや転位等結晶欠陥ないしダメージを発生させることなく、容易に低抵抗かつ浅い良質な第２導電型エクステンション領域７、第1導電型エクステンション領域８を形成することができる。
【００５６】
第１の実施の形態の具体例として実施例１及び実施例２において半導体装置を製造し、比較例１及び比較例２と比較する。
【００５７】
〔実施例１〕
（１）エクステンション領域の形成
砒素（Ａｓ）をイオン化し、加速エネルギー１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の注入条件で、ｐウェル層２表面にイオンを注入した。またボロンをイオン化し、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の注入条件で、ｎウェル層３表面にイオンを注入した。
【００５８】
次に、シリコン基板１の補助加熱温度４５０℃、パルス照射１回、照射エネルギー８０Ｊ／ｃｍ２ 、パルスの半値幅１０ミリ秒、パルスのピーク値到達時間５ミリ秒の条件で、フラッシュランプ光を照射することにより、注入したそれぞれの不純物イオンの活性化を行った。
【００５９】
以上のようにして、ｐウェル層２、ｎウェル層３内に、それぞれｎ型、ｐ型の１５ｎｍ以下のエクステンション領域７，８を形成した。
【００６０】
（２）ソース・ドレイン領域の形成
燐（Ｐ）をイオン化し、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の注入条件でｐウェル層２表面にイオンを注入した。またボロンをイオン化し、加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の注入条件で、ｎウェル層３内にイオンを注入した。
【００６１】
次に、シリコン基板１の補助加熱温度４５０℃、パルス照射１回、照射エネルギー８０Ｊ／ｃｍ２ 、パルスの半値幅１０ミリ秒、パルスのピーク値到達時間５ミリ秒の条件でフラッシュランプ光を照射し、注入した不純物イオンの活性化を行った。
【００６２】
以上のようにして、ゲート電極６と離間し、かつ先に形成した浅いエクステンション領域７，８に接したソース・ドレイン領域１１，１２を形成した。
【００６３】
〔比較例１〕
ソース・ドレイン領域１１，１２の形成の際、パルスの半値幅０．５ミリ秒、パルスのピーク値到達時間０．２ミリ秒のフラッシュランプ光を使用した以外は、実施例１と同一の工程を経て半導体装置を製造した。
【００６４】
〔実施例２〕
ソース・ドレイン領域１１，１２の形成の際、パルスの半値幅３．０ミリ秒、パルスのピーク値到達時間０．８０ミリ秒のフラッシュランプ光を使用した以外は、実施例１と同一の工程を経て半導体装置を製造した。
【００６５】
〔比較例２〕
ソース・ドレイン領域１１，１２の形成の際、パルスの半値幅３．０ミリ秒、パルスのピーク値到達時間０．０８ミリ秒のフラッシュランプ光を使用した以外は、実施例１と同一の工程を経て半導体装置を製造した。
【００６６】
〔評価〕
以上の実施例１、２、比較例１，２で製造された半導体装置を以下の方法で評価した。
【００６７】
（接合リーク電流）
シリコン基板１のウェーハに配置された複数の素子におけるｐウェル層２とエクステンション領域７、ソース・ドレイン領域11とのpn接合、並びにｎウェル層3とエクステンション領域8、ソース・ドレイン領域12とのpn接合の接合リーク電流のウェーハ面内の面内分布の累積確率を算出した。結果をそれぞれ図５、図６に示す。
【００６８】
図５及び図６によれば、実施例１に従って製造された半導体装置は、ｐウェル層２内、ｎウェル層３内ともに、比較例１に従って製造された半導体装置と比較し、接合リーク電流が大幅に抑制され（横軸の対数）、良好なｐｎ接合が形成されていることがわかる。実施例２、比較例２においても、比較例２の半導体装置では比較的大きなリーク電流が観察されたのに対して、実施例２の半導体装置では、接合リーク電流は１０−１５Ａ／μｍ２ 以下に抑制されていることがわかった。この結果は、第１の実施の形態において、ソース・ドレイン不純物拡散層のイオン注入欠陥が十分に回復しており、アニール処理後においてシリコン基板の損傷が無いことを示唆するものである。
【００６９】
（試料の性状観察）
アニール処理した試料をサンプルとし、その性状を観察した。観察は光学顕微鏡、走査型電子顕微鏡（ＳＥＭ）、透過型電子顕微鏡（ＴＥＭ）を用い、主としてアニール処理前後における基板の損傷の有無、結晶欠陥、転位発生など試料表面のダメージの有無を中心に行った。
【００７０】
その結果、実施例1、２では、アニール処理後、結晶欠陥等のダメージ、基板の損傷などは観察されなかったのに対して、比較例１，２では、比較例１、２ともに、部分的な溶融による変形や、基板内部ではスリップ、積層欠陥、転位等の結晶欠陥による基板ダメージが発生していることが観察された。
【００７１】
（不純物領域のシート抵抗）
実施例１及び実施例２におけるアニール処理後、不純物領域の活性化が十分進行していることを、ゲート電極６／エクステンション領域７，８，ソース・ドレイン領域１１、１２間のシート抵抗値で確認した。実施例１，２においてこれらは十分低く、特に実施例１においてシリコン基板１のウェーハに配置された複数の素子におけるこのシート抵抗の面内ばらつきσも1%未満に抑えられていた。
【００７２】
（第2の実施の形態）
（イ）通常のｐ型（第１導電型）MOSトランジスタの製造方法に従って、シリコン基板1にシャロウ・トレンチ・アイソレーション（ＳＴＩ）などの素子分離領域４を形成した後に、ｐチャネル形MOSFETの形成予定領域（pMOS領域）にｎ型のウェル層３を形成する。さらに、ゲート絶縁膜５となるシリコン酸化膜、ゲート電極６となる多結晶シリコンを順に堆積、レジスト（図示せず）をマスクとしてＲＩＥ法によって多結晶シリコン及びシリコン酸化膜を選択的にエッチングし、図１５（ａ）に示すようにゲート絶縁膜５とゲート電極６とからなるゲート電極部を形成する。
【００７３】
（ロ）次に、図１５（ｂ）に示すように、ゲート電極６とレジスト（図示せず）とをマスクとして、第２導電型ウェル層３の表面に第１導電型の不純物イオン、例えばボロンイオン（B＋ ）を注入する。この際の注入条件は、第１の実施の形態の場合と異なるところはなく、同様の注入条件が採用できる。
【００７４】
（ハ）次に、図１５（ｃ）に示すように、基板を３００℃から６００℃の範囲内で加熱した状態で、フラッシュランプ光を基板全面に照射する。フラッシュランプ光の照射は、例えばキセノン（Xe）フラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。好適な処理条件は、第１の実施の形態で示した第１のアニール処理の場合と基本的に変わらない。このランプ加熱により、注入された不純物イオンが活性化されるとともに、不純物イオンが注入された領域の結晶欠陥が回復し、ゲート電極６に隣接する浅い第１導電型エクステンション領域８が得られる。
【００７５】
なお、第１の実施の形態の場合と同様、この段階での活性化工程は、フラッシュランプアニールではなく、ハロゲンランプを用いたＲＴＡ処理によっても実行可能である。この時のアニール条件は、基板温度は900℃以下、加熱時間は10秒以下が望ましい。このアニール処理によっても、不純物イオンが基板深くまで拡散されることなく、不純物元素が活性化されるとともに、不純物領域の結晶欠陥が回復し、浅いエクステンション領域８を形成することができる。
【００７６】
（ニ）第２の実施の形態においては、特にこの後、図１６（ａ）に示すように、LPCVD法によりシリコン酸化膜９、さらにヘキサクロロジシラン(Si2Cl6)を原料とした低温プロセスにてシリコン窒化膜（HCD-SiN膜）１０を形成する。
【００７７】
シリコン窒化膜１０の形成は、成膜温度４５０℃から６００℃の範囲で行われることが好ましい。成膜温度がこの範囲よりも低いと生産性が低く好ましくない。また、この範囲を超える高温成膜であると、不純物イオンの再拡散と不活性化が生じるおそれがあるため、やはり好ましくない。この観点から５５０℃以下の成膜温度が更に好ましい。各膜の膜厚は、シリコン酸化膜９がおおよそ５ｎｍ〜２０ｎｍ、シリコン窒化膜１０がおおよそ３０ｎｍ〜６０ｎｍである。
【００７８】
なお、半導体基板にシリコン窒化膜１０を成膜する方法としては、ヘキサクロロジシランを原料としたHCD-SiN膜の他に、ジクロロシラン(SiH2Cl2)を原料としたDCS-SiN膜を成膜する方法がある。DCS-SiN膜を用いた場合には、HF溶液に対するエッチング耐性を上げることができる。しかしながら、生産性を上げるため、通常、成膜温度は700〜780℃となるため、エクステンション領域８の不純物が不活性化して拡散層抵抗が上昇したり、あるいは不純物が再拡散して短チャネル効果を誘発するなど、素子特性を劣化させてしまい、微細なトランジスタを形成することができない。従って、第２の実施の形態にあるような成膜方法が、微細なトランジスタを製作する上で、非常に有効となるのである。
【００７９】
（ホ）次に、図１６（ｂ）に示すように、基板を好ましくは３００℃から６００℃の範囲に加熱した状態で、フラッシュランプ光を基板に照射する。フラッシュランプには、例えば、キセノン（Xe）フラッシュランプを用いることができる。
【００８０】
照射は、典型的には、１回の発光による１パルスのランプ光照射によって行われる。照射時間は、パルスの半値幅で、１ミリ秒から１００ミリ秒、照射エネルギーはパルスの半値幅にも依存するが、例えば半値幅１０ミリ秒の場合４５Ｊ／ｃｍ２ から１１０Ｊ／ｃｍ２ であることが好ましい。パルスの半値幅がこの範囲未満であるとシリコン基板内部に発生する熱応力が増大してしまい、またこの範囲を超えると不純物イオンの再拡散が生じるおそれがあり、いずれも好ましくない。照射エネルギーについてもこの範囲未満であると活性化不十分となり、またこの範囲を超えるとシリコン基板内部に発生する熱応力が増大してしまい、いずれも好ましくない。
【００８１】
またパルスの立ち上がり時間は、０．３ミリ秒〜３０ミリ秒であることが好ましい。パルスの立ち上がりが短時間であると、シリコン基板内部に発生する熱応力が増大してしまい、好ましくない。逆に長時間であると、不純物イオンの再拡散と不活性化が生じるおそれがあるため、やはり好ましくない。
【００８２】
なお、シリコン窒化膜１０によるいわゆる側壁スペーサの形成については、その工程順序として、第２の実施の形態のようにシリコン窒化膜１０の成膜直後にフラッシュランプ光による加熱処理を行なうのではなく、RIEによりシリコン窒化膜１０をエッチングし、ゲート電極６の側壁に選択的に残置させた後に、フラッシュランプによる熱処理工程を行なってから、希フッ酸溶液にてシリコン酸化膜９を除去する順序も考えられる。しかし、第２の実施の形態のように、全面を同一な膜で覆われた状態でフラッシュランプ照射すれば、特に高速ランプ加熱処理を行なうことを考えれば、面内の温度均一化が図れるだけでなく、異種材料間での熱膨張係数の違いから発生する応力を緩和することが可能になり、スリップや欠陥発生を抑制できるなど、プロセスにとって非常に有効である。
【００８３】
（ヘ）フラッシュランプ光を照射した後、シリコン窒化膜１０をRIEによってエッチングし、ゲート電極６の側壁に選択的に残置、さらにシリコン酸化膜９を希フッ酸溶液によりエッチングし、図１６（ｃ）に示すように多層構造の側壁スペーサを形成する。シリコン酸化膜９をRIEによりエッチングしないのは、下地のシリコン基板1の基板掘れが発生し、浅いエクステンション領域８が削れてしまうのを防ぐためである。
【００８４】
（ト）次に、図１７（ａ）に示すように、ゲート電極６とシリコン酸化膜９及びシリコン窒化膜１０からなる側壁スペーサをマスクとして、第１導電型の不純物イオンを注入する。この際、ドーズ量、加速エネルギーなど注入条件は、次に実行する活性化アニール処理によってこの注入領域に形成されるゲート電極５の端部から離間したソース・ドレイン領域１２を考慮して設定される。なお、このイオン注入によりゲート電極６中にも対応する不純物イオンが注入される。
【００８５】
（チ）次に、図１７（ｂ）に示すように、フラッシュランプ光を基板全面に照射して、注入された不純物の活性化を行う。好ましい照射条件は、第１の実施の形態における図３（ｃ）で図示される活性化アニール処理工程の場合と基本的に異ならない。このフラッシュランプ光の照射により、注入された不純物イオンが活性化されるとともに、不純物イオンが注入された領域の結晶欠陥が回復し、ゲート電極６の端部から離間したソース・ドレイン領域１２が形成される。
【００８６】
なお、シリコン窒化膜１０を緻密化する方法としては、他に従来のハロゲンランプを用いたRTA処理も考えられる。しかしながら、第２の実施の形態のように、エッチング耐性の向上が見られるようになるまで緻密化させるためには、1000℃以上の熱工程が必要になる。ハロゲンランプの場合、最高到達温度を1000℃以上にするには、たとえ所望の温度に達した後すぐに発光を止めたとしても、900℃以上の高温領域を少なくとも2〜3秒程度は経過してしまう。この間に下地のシリコン基板１中に形成された第１導電型エクステンション領域８の不純物は再拡散して短チャネル効果を誘発し、素子特性を悪化させてしまうことになる。これに対して、フラッシュランプの場合には、例えば１００ミリ秒以下など、短時間での加熱処理が可能であり、拡散層の不純物プロファイル及び不活性化に影響を与える心配はない。
【００８７】
ソース・ドレイン領域１２を形成した後の工程は図示しないが、希フッ酸溶液にてシリコン基板1の自然酸化膜をエッチングして、ゲート電極６及びシリコン基板1上にシリサイドを形成するための金属膜、例えばニッケル(Ni)膜をスパッタ法により堆積し、RTA処理を行って、シリコン基板1及びゲート電極６上に選択的にニッケルシリサイド（ＮｉＳｉ）層を形成させる。その後、CVD法によりシリコン酸化膜を500nm程度成膜して層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを開口し、配線となる金属膜を埋め込んで、ソース・ドレイン電極及びゲート電極への配線等を形成する。このようにして、１５ｎｍ以下の浅い第１導電型エクステンション領域８を有した第２の実施の形態に係る半導体装置の基本構造が完成する。
【００８８】
第２の実施の形態によれば、下地の不純物拡散層、すなわち浅い第１導電型エクステンション領域８の不純物プロファイルに実質的に影響を与えることなく、また十分な活性化率を維持しつつ、良好なフッ酸耐性を有するシリコン窒化膜１０を、基板ダメージの発生を回避しながら形成することができる。このため、フッ酸処理を経ても、シリコン窒化膜１０の意図しないエッチングが回避され、良好なゲート電極６の側壁スペーサを形成することができる。従って、さらに、微細化に対応した高性能な半導体装置を歩留まり良く製造することができる。
【００８９】
第２の実施の形態の具体例として実施例３及び実施例４において半導体装置を製造し、比較例３と比較する。
【００９０】
〔実施例３〕
（１）エクステンション領域の形成
ボロン（Ｂ）をイオン化し、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の注入条件で、ｎウェル層３の表面にイオンを注入した。次に、半導体基板１の補助加熱温度４５０℃、パルス照射１回、照射エネルギー８０Ｊ／ｃｍ２ 、パルスの半値幅１０ミリ秒、パルスのピーク値到達時間５ミリ秒の条件で、キセノンフラッシュランプを用い、注入した不純物イオンの活性化を行った。
【００９１】
以上のようにして、１５ｎｍ以下の浅いｐ型エクステンション領域８を形成した。
【００９２】
（２）シリコン窒化膜の形成
ＬＰＣＶＤ法によってシリコン酸化膜９を１５ｎｍ堆積後、ヘキサクロロジシランを原料としたＬＰＣＶＤ法によって、成膜温度５５０℃で、シリコン窒化膜１０を５０ｎｍ堆積した。その後、基板を４５０℃に加熱した状態で、キセノンフラッシュランプの光を１パルス、シリコン窒化膜１０の上から全面に照射した。パルスの半値幅は１０ミリ秒、パルスのピーク値到達時間５ミリ秒、照射エネルギーは８０Ｊ／ｃｍ２ であった。
【００９３】
（３）ソース・ドレイン領域の形成
ボロン（Ｂ）をイオン化し、加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の注入条件で、イオンを注入した。次に、キセノンフラッシュランプを用い、半導体基板１の補助加熱温度４５０℃、パルス照射１回、照射エネルギー８０Ｊ／ｃｍ２ 、パルスの半値幅１０ミリ秒、パルスのピーク値到達時間５ミリ秒の条件で、フラッシュランプ光を照射し、注入した不純物イオンの活性化を行った。
【００９４】
以上のようにして、ゲート電極６と離間し、かつ先に形成した浅いエクステンション領域８に接した、深いソース・ドレイン領域１２を形成した。
【００９５】
〔比較例３〕
シリコン窒化膜１０の形成においてキセノンフラッシュランプ光の照射を全く行わなかった点を除いては、実施例３と同一の工程を経て、第２の実施の形態に係る半導体装置を製造した。
【００９６】
〔実施例４〕
シリコン窒化膜１０の形成において照射エネルギーが２５Ｊ／ｃｍ２ であった点を除いては、実施例３と同一の工程を経て、第２の実施の形態に係る半導体装置を製造した。
【００９７】
〔評価〕
実施例３、実施例４、並びに比較例３で製造された半導体装置を以下の方法で評価した。
【００９８】
（ゲート電極部の電顕観察）
実施例３及び比較例３に従って製造された半導体装置のゲート絶縁膜５とゲート電極６とからなるゲート電極部の断面の様子を、走査型電子顕微鏡（ＳＥＭ）を用いて観察した。
【００９９】
その結果、実施例３の場合、ゲート側壁であるシリコン窒化膜１０の後退は見られず、ゲート電極６の形状が維持されているのに対して、比較例３の場合は、ゲート側壁であるシリコン窒化膜１０がエッチングによって大きく後退し、ゲート電極６を構成する多結晶シリコンの側面が露出してしまっていた。
【０１００】
実施例３のような結果が得られたのは、シリコン窒化膜１０成膜後、Xeフラッシュランプ光による加熱処理を行なったことで、シリコン窒化膜１０中に含まれている塩素及び水素が除去されて、Si-N結合が強化され緻密化されたために、HF溶液に対するエッチング耐性の向上に繋がったものと考えられる。比較例３はこのような効果がなかった場合の結果である。このように大きく後退した側壁のシリコン窒化膜１０であると、後工程でのシリサイド形成時にゲート電極６を構成する多結晶シリコンの奥深くにまでシリサイド材料となる金属原子が侵入してしまい、ゲート絶縁膜５の信頼性劣化をもたらしたり、あるいはシリサイド層の自己整合的な形成が困難になり、多結晶シリコンからなるゲート電極６とソース・ドレイン領域１２が短絡するなど、電気的な不良を誘発する恐れがある。
【０１０１】
（シリコン窒化膜のフッ酸耐性）
実施例４に従って製造された半導体装置のシリコン窒化膜１０について、そのフラッシュランプ照射前後の希フッ酸溶液に対するエッチングレートの比較を行った。用いた希フッ酸溶液のフッ酸濃度は０．２５ｗｔ％であった。結果を図１８（“ドープせず”のデータ）に示す。
【０１０２】
フラッシュランプ光による照射処理によって、フッ化水素に対するエッチング耐性が大幅に改善（エッチングレートを1/4以下にまで低減）されていることが分かる。
【０１０３】
（第３の実施の形態）
第２の実施の形態において、低温プロセスによってシリコン窒化膜１０の堆積を行う工程（図１６（ａ））の後、シリコン窒化膜１０へのフラッシュランプ光照射の工程（図１６（ｂ））前に、ソース・ドレイン領域１２を形成するためのイオン注入（図１７（ａ））を、シリコン窒化膜１０を介する形で実行する。このような工程順序を採用し、第２の実施の形態で説明した図１７（ａ）に対応するイオン注入工程、並びに図１７（ｂ）に対応するフラッシュランプによるソース・ドレイン領域１２の活性化工程を省く。
【０１０４】
シリコン窒化膜１０は、透光性を有する膜である。しかし、このような工程順序を採用すれば、イオン注入による不純物を含有させることで、光吸収性をもたせることによって、フラッシュランプ光が照射されたときの加熱効率が促進され、シリコン窒化膜１０の緻密化がさらに促進される。
【０１０５】
また、シリコン窒化膜１０越しにフラッシュランプ光を照射させるから、このような工程順序であれば、シリコン窒化膜１０の緻密化と同時にソース・ドレイン領域１２の形成（活性化）も実行可能となり、工程数を低減でき、この点でも非常に有利である。
【０１０６】
なお、IV族元素を、ゲート側壁加工前に、シリコン窒化膜１０越しに予め注入しておくことも可能である。IV族元素は、電気特性に影響を与えない非導電型元素であることから、第１導電型のチャネルであるか、第２導電型のチャネルであるかを問わず、半導体装置のいずれのタイプのMOSFET形成予定領域にも注入することが可能である。
【０１０７】
第３の実施の形態の具体例として実施例５において半導体装置を製造した。
【０１０８】
〔実施例５〕
低温プロセスによってシリコン窒化膜１０の堆積を行う工程の後、シリコン窒化膜１０へのフラッシュランプ光照射の工程前に、加速エネルギー２５ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件で、シリコン窒化膜１０の上から、その全面にボロンイオンを注入した。以上の工程を追加した点を除いては、実施例４と同様にして、シリコン窒化膜１０形成のためのフラッシュランプ光を照射する工程（図１６（ａ）に対応）まで実行し、第３の実施の形態に係る半導体装置の評価用試料５ａを得た。
【０１０９】
同様に、ボロンイオンの代わりに、リンイオンを加速エネルギー６０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件で、或いはゲルマニウムイオン（Ｇｅ＋ ）を加速エネルギー２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件で、シリコン窒化膜１０の上から、その全面に注入し、それぞれ評価用試料５ｂ、試料５ｃとした。
【０１１０】
〔評価〕
（シリコン窒化膜のフッ酸耐性）
実施例５に従って製造された評価用試料５ａ、５ｂ、５ｃのシリコン窒化膜１０について、そのフラッシュランプ照射前後の希フッ酸溶液に対するエッチングレートの比較を行った。フッ酸濃度は、実施例４で用いた希フッ酸溶液と同一である。結果を図１８（それぞれ“リン”、“ボロン”、“ゲルマニウム”）に示す。
【０１１１】
フラッシュランプ光の照射前の窒化膜中へのイオン注入によって、フッ化水素に対するシリコン窒化膜１０のエッチング耐性がさらに向上（エッチングレートを1/10程度にまで低減）されていることがわかる。
【０１１２】
（第４の実施の形態）
（イ）まず、図１９（ａ）に示すように、第1導電型（ここではｐ型とする）のシリコン基板１のnMOS領域内にｐウェル層2、pMOS領域内にｎウェル層3を形成する。ｐウェル層2の周囲とｎウェル層3の周囲に素子分離領域４を形成する。さらにシリコン基板１の表面にゲート絶縁膜5になるシリコン酸化膜を形成する。
【０１１３】
（ロ）次に、図１９（ｂ）に示すように、ゲート絶縁膜5上にゲート電極6となる多結晶シリコン膜を成膜する。多結晶シリコン膜をＲＩＥによって選択的にエッチングし、ゲート電極6を形成する。
【０１１４】
（ハ）次に、pMOS領域をフォトレジスト膜（図示せず）でマスクし、nMOS領域においてはゲート電極6をマスクとして、シリコン基板１の表面のnMOS領域にｎ型の不純物となるＶ族原子、例えば砒素（As）をイオン化し、注入する。加速エネルギー、ドーズ量等のイオン注入条件は、後に行われる活性化アニール処理によってゲート電極６に隣接した浅いｎ型エクステンション領域7が形成されるように調整される。このときｐウェル層２中に注入される不純物イオンの濃度は多いところでも２×１０２１個／ｃｍ３  を超えないようにする。但し、エクステンション領域７を形成するためには、十分低抵抗化するため、少なくとも２×１０２０個／ｃｍ３程度の濃度は必要である。
【０１１５】
フォトレジスト膜を除去した後、同様にnMOS領域をフォトレジスト膜でマスクし、シリコン基板１のpMOS領域にｐ型の不純物となるIII族原子、例えばボロン（B）をイオン化し、注入する。後に行われる活性化アニール処理によって浅いp型エクステンション領域8が形成されるよう、p型の不純物イオンのイオン注入条件も適正に設定される。但し、ｎＭＯＳ領域へのイオン注入の場合と同様に、ｎウェル層３中に注入される不純物イオンの濃度は高いところでも２×１０２１個／ｃｍ３  を超えないようにする。但し、エクステンション領域８を形成するためには、十分低抵抗化するため、少なくとも２×１０２０個／ｃｍ３程度の濃度は必要である。
【０１１６】
イオン注入（以下で「第１のイオン注入」とも称す）によってｐ型ウェル層２及びｎ型ウェル層３それぞれに２×１０２１個／ｃｍ３  を注入イオンの上限濃度とする図１９（ｃ）に破線で示した不純物領域が形成される。
【０１１７】
（ニ）次に、図１９（ｄ）に示すように、１００ミリ秒以下のパルス幅を有するパルス光、例えばフラッシュランプ光を熱源として不純物注入領域の活性化アニール処理を行う。アニール処理は、シリコン基板１がホットプレート上に載置され、シリコン基板１が裏面側から加熱された（補助加熱）状態で、フラッシュランプ光源から放射された光によりシリコン基板１が表面側から加熱される。補助加熱手段として、ホットプレートの代わりに、赤外線ランプの一つであるハロゲンランプ等の他の加熱手段を使用することもできる。
【０１１８】
シリコン基板１の補助加熱温度は、高すぎると注入された不純物イオンが拡散したり、中途半端に固相成長が進行することで、イオン注入欠陥が残りやすい。このような問題を回避するため、補助加熱温度は５００℃或いはそれ以下にすることが望ましい。但し、補助加熱温度は低過ぎても良くない。補助加熱温度を低くすると、それを補うため、シリコン基板１の表面から加熱するためのフラッシュランプ光の高い光強度が必要となる。高強度のフラッシュランプ光でシリコン基板１を加熱すると、シリコン基板１内部に発生する熱応力が増大してしまい、シリコン基板１へのダメージにつながる。このような観点から、補助加熱は、５００℃を超えない、２００℃或いはそれ以上の温度で行う。
【０１１９】
シリコン基板１を補助加熱している時間は、３分以下であることが好ましい。補助加熱時間が長いと、生産性が低下するだけでなく、中途半端に固相成長が進行することで、イオン注入欠陥がかえって残りやすくなってしまい、好ましくない。
【０１２０】
補助加熱のみが原因で、シリコン基板１内部にスリップ、転位等のダメージが発生する可能性は少ない。しかし、補助加熱を実行する際には、シリコン基板が変形しないように、昇温速度を極力遅くした方が良い。昇温速度は２０℃／秒以下であることが望ましい。これは、２０℃／秒を超える昇温速度だと、特にパターンのあるようなシリコン基板１では反りが発生し易く、反った状態でフラッシュランプ光を照射するとシリコン基板１が破損しやすくなるためである。
【０１２１】
フラッシュランプ光の照射は、例えばキセノンフラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。１パルスが有する好ましい光のエネルギーはパルス幅及び基板補助加熱温度にも依存する。例えば、パルス幅が３ミリ秒、シリコン基板１の補助加熱温度が３５０℃の場合、４０Ｊ／ｃｍ２から６０Ｊ／ｃｍ２の範囲であることが好ましい。照射されるエネルギーが低いと活性化不十分となり好ましくない。また照射されるエネルギーが大き過ぎると、シリコン基板１内部に発生する熱応力が増大してしまい、好ましくない。
【０１２２】
パルスの持続時間については、半値幅（ピーク値の少なくとも2分の1の強度を保持している時間）が１ミリ秒から１００ミリ秒程度までであることが望ましい。より望ましくは３ミリ秒から１０ミリ秒までである。パルス幅がこれより短ければ、シリコン基板１内部に発生する熱応力が増大してしまい、好ましくない。また、長すぎても、不純物が拡散してしまい、好ましくない。
【０１２３】
活性化アニール処理（以下で「第１のアニール処理」とも称す）によって、図１９（ｄ）に示されるようにｐ型ウェル層２及びｎ型ウェル層３それぞれに、ゲート電極６に隣接した浅いｎ型エクステンション領域７、及びｐ型エクステンション領域８が形成される。
【０１２４】
（ホ）次に、図２０（ａ）に示すようにシリコン酸化膜９とシリコン窒化膜１０とからなる多層構造の側壁スペーサをゲート電極６及びゲート絶縁膜５の側面に形成する。この目的のため、形成したゲート電極６、露出したｐ型ウェル層２及びｎ型ウェル層３をすべて被うように、半導体基板１の表面全面に６００℃以下の成膜温度でシリコン酸化膜９、さらにその上に６００℃以下の成膜温度でシリコン窒化膜１０を堆積する。シリコン酸化膜９及びシリコン窒化膜１０の堆積は減圧気相成長（LPCVD）法によって行われることが望ましい。
【０１２５】
その後、ＲＩＥによって、シリコン窒化膜１０及びシリコン酸化膜9をエッチングし、シリコン窒化膜１０及びシリコン酸化膜9をゲート電極6及びゲート絶縁膜5の側面に選択的に残置させる。このようにしてシリコン酸化膜と９とシリコン窒化膜１０とからなる多層構造の側壁スペーサを形成する。
【０１２６】
（ヘ）次に不純物のイオン注入を再度行い（以下で「第２のイオン注入工程」とも称す）、エクステンション領域７，８よりも深いｐウェル層２及びｎウェル層３内に図２０（ｂ）に波線で示す不純物領域を形成する。このために、ｎ型ウェル層３の表面をフォトレジスト膜（図示せず）でマスクし、かつｐ型ウェル層２の上に形成したゲート電極6とシリコン酸化膜９及びシリコン窒化膜１０からなる側壁スペーサとをマスクとして、p型ウェル層２の表面にn型の不純物イオンを注入する。加速エネルギー、ドーズ量等のイオン注入条件は、後に行われる活性化アニール処理によってゲート電極６から離間したエクステンション領域７よりも深いソース・ドレイン領域１１が形成されるように調整される。結果的にｐウェル層２中に存在する不純物イオンの濃度は、高いところでも２×１０２１個／ｃｍ３  を超えないようにすることが望ましい。但し、ソース・ドレイン領域１１を形成するためには、十分低抵抗化するため、少なくとも２×１０２０個／ｃｍ３程度の濃度は必要である。
【０１２７】
同様にして、p型ウェル層２の表面をフォトレジスト膜（図示せず）でマスクして、かつｎ型ウェル層３の上に形成したゲート電極6とシリコン酸化膜９及びシリコン窒化膜１０からなる側壁スペーサとをマスクとして、n型ウェル層３の表面にp型の不純物イオンを注入する。加速エネルギー、ドーズ量等のイオン注入条件は、後に行われる活性化アニール処理によってゲート電極６から離間したエクステンション領域８よりも深いソース・ドレイン領域１２が形成されるように調整される。結果的にｎウェル層３中に存在する不純物イオンの濃度は高いところでも２×１０２１個／ｃｍ３  を超えないようにすることが望ましい。但し、ソース・ドレイン領域１２を形成するためには、十分低抵抗化するため、少なくとも２×１０２０個／ｃｍ３程度の濃度は必要である。なお、第２のイオン注入によってゲート電極6中にも対応する不純物イオンが注入される。
【０１２８】
（ト）次に、図２０（ｃ）に示すように、１００ミリ秒以下のパルス幅を有するパルス光、例えばフラッシュランプ光を熱源として、注入したイオンの活性化アニール処理（以下で「第２のアニール処理」とも称す）を行う。第１のアニール処理と同様、補助加熱手段を用いてシリコン基板１を予備的に加熱する。加熱温度は、第１のアニール処理の場合と同様、２００℃から５００℃までの範囲とすることが好ましい。補助加熱温度が低すぎれば、活性化不十分となり好ましくない。高すぎれば、不純物が拡散したり、中途半端に固相成長が進行することで、イオン注入欠陥がかえって残りやすくなってしまうため、好ましくない。補助加熱時間は３分以下が好ましい。３分よりも長いと、生産性が悪くなる上に、不純物が拡散したり、或いは固相成長が進行したりする。このため、イオン注入欠陥がかえって残りやすくなり、好ましくない。
【０１２９】
第２のアニール処理は、例えば、図２０（ｃ）に示すように、シリコン基板１の表面の上方でキセノンフラッシュランプを発光させ、シリコン基板１の表面の上方からシリコン基板１の全面の表面にキセノンフラッシュランプ光を照射して行う。
【０１３０】
照射されたキセノンフラッシュランプ光は、シリコン窒化膜１０とシリコン酸化膜９とからなる側壁スペーサを透過し、ゲート電極6、シリコン基板１内のエクステンション領域7、8、及び図２０（ｂ）に波線で示した不純物領域で吸収される。キセノンフラッシュランプ光を吸収した領域は昇温し、到達温度は１１００℃を超えると考えられる。このような高温によって、ゲート電極6、エクステンション領域7、8、及び図２０（ｂ）に波線で示した深い不純物領域に注入された不純物イオンは活性化される。第２のアニール処理によって、ゲート電極6及びエクステンション領域7、8とともに破線で示した深い不純物領域は低抵抗化されて、ソース・ドレイン領域１１，１２となる。以上説明したような工程を経て第４の実施の形態に係る半導体装置の基本構造が完成する。
【０１３１】
なお、第１のイオン注入、及び第２のイオン注入の工程においては、Ａｓ＋やＢ＋等、注入され、活性化されれば、キャリアを生成する能力のある導電型イオンのみの注入でなく、これらに加えて、何らキャリアを発生させる能力のない非導電型原子のイオン注入（ＰＡＩ）をさらに行ってもよい。非導電型イオンから衝突を受けたシリコン基板１の部分は、そのエネルギーによって部分的にアモルファス状態となり、フラッシュランプ光などの可視域の光に対して高い光吸収率を有するようになる。このため、フラッシュランプ光などによってその後のアニール処理を行えば、活性化の効率を高めることができる。
【０１３２】
非導電型のイオンとしては、シリコン結晶格子において容易にシリコン原子を置換して格子の一部を形成しやすく、かつ衝突の際の移行されるエネルギーが大きい質量数の大きな原子のイオンが好ましい。このような非導電型原子は、典型的にはゲルマニウムである。導電型イオンとしてＢ＋を用いた場合には、Ｂ＋自体の質量数が小さいため、合わせてゲルマニウムイオンの注入工程を加えることは、シリコン基板１のアモルファス化のために、特に効果が顕著である。
【０１３３】
図２０（ｃ）以降の製造工程については特に図示しない。その後更にゲート電極6とソース・ドレイン領域１１，１２の上に層間絶縁膜となるシリコン酸化膜を堆積し、コンタクトホールを開口する。コンタクトホールを介してゲート電極6及びソース・ドレイン領域１１，１２に配線を接続する。以上のようにして、２０ｎｍ以下の浅いエクステンション領域７，８を有するＭＯＳ構造を含む半導体装置を完成させる。
【０１３４】
（シート抵抗の検討）
１０〜１５ｎｍ程度の深さの浅い接合が得られる以下に示す１０通りのイオン注入条件で不純物のイオン注入を行い、さらに第１のアニール処理を経て形成された試料１〜１０のエクステンション領域７，８のシート抵抗値を調べた。結果を図２１に示す。
【表１】
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【０１３５】
さらに、第１のアニール処理を終えた後、後熱工程として図２０（ａ）を参照しながら説明した側壁スペーサの形成工程を実行したと想定して、試料全体を加熱炉に入れて昇温し、180分間、５５０℃、６００℃、又は６５０℃の一定温度に保って、シート抵抗値の変化を観察した。その結果を図２２に示す。図２２では、各試料毎に加熱炉に入れる前のシート抵抗値を１とし、炉による加熱処理（後熱工程）後のシート抵抗値を加熱処理前の値に対する相対値で示している。
【０１３６】
これらの結果から、同等程度の深さの浅い接合を得ようとする場合、イオン注入時、不純物イオンの加速エネルギーはより高く、ドーズ量はより少ないイオン注入条件を選んだ方が、第１のアニール処理による活性化直後のシート抵抗のみならず、後熱工程によるシート抵抗の上昇率も小さく抑えられることがわかる。さらに、後熱温度が高いほど、後熱工程のシート抵抗の上昇効果は大きい。さらにまた、３００℃ないし３５０℃を超えるような補助加熱温度の範囲で検討したとき、アニール処理の際のシリコン基板１の補助加熱温度が高いほど、アニール処理直後の不純物領域のシート抵抗は高くなる、かつ、後熱工程によるシート抵抗の上昇量も大きい、といった傾向が得られている。
【０１３７】
図２３には、Ｂ＋を加速エネルギー０．７ｋｅＶ、ドーズ量１×１０１５／ｃｍ２で注入後、さらにゲルマニウムイオンを注入して得た試料からの同様のデータを示す。
【０１３８】
（接合深さの検討）
さらに、試料１〜１０で形成されたエクステンション領域７，８の不純物プロファイルを二次イオン質量分析法（SIMS）にて測定した。図２４及び図２５は、その結果を接合深さのデータとしてまとめたものである。横軸には後熱工程の温度をとり、後熱工程を行わない、第１のアニール処理直後の各試料における接合深さのデータ、及び各温度で行った後熱工程後の接合深さのデータが示されている。なお、各試料における接合深さの決定は、各々のＳＩＭＳに基づく不純物分布のプロファイルを検討し、不純物イオン密度が５×１０１８／ｃｍ３である深さを基準にして行った。
【０１３９】
図２５及び図２６から、同等程度の深さの浅いｐｎ接合を得るためには、イオン注入条件は、不純物イオンの加速エネルギーはより高く、しかしドーズ量はより小さく抑えた方が、後熱工程による不純物分布の広がりが小さく抑えられることがわかる。また、同一のイオン注入条件では、後熱温度が高いほど、後熱工程による不純物分布の広がりが大きくなる。さらに３００℃から３５０℃程度以上の補助加熱温度の範囲で検討したとき、アニール処理の際のシリコン基板１の補助加熱温度が高いほど、アニール処理を終えた後の不純物分布はシリコン基板１のより深部に広がっている、かつ、更に後熱工程による不純物分布の広がり量も大きい、といった傾向が得られている。なお、図２５及び図２６に示したデータは、As＋を不純物イオンとして導入した場合のデータであるが、B＋の場合も同等の傾向を示す結果が得られている。
【０１４０】
（考察）
シリコン基板１中へ注入された不純物イオンの活性化過程では、不純物イオンを含むシリコン結晶格子の固層成長過程で、不純物イオンはシリコン原子の格子位置に取り込まれていく。この場合、与えられた時間が極短時間であれば、固相成長後の深さ方向の不純物分布は、不純物イオンの注入時のそれと変わらず、ほぼ同じ分布を維持する。これは、アニール温度における不純物の拡散速度が、固相成長速度に比べて著しく小さいことに起因する。
【０１４１】
例えば、従来のハロゲンランプを用いたRTAによって活性化過程を進行させる場合には、固相成長後もアニールが続けられる状態を強いられる。このため、成長結晶中での濃度分布にもとづく拡散によって注入した不純物イオンの再分布が起こり、低抵抗かつ浅い不純物拡散層を形成することは困難である。他方、フラッシュランプ光を用いて活性化過程を進行させる場合には、高温かつ極短時間内のアニール処理が可能である。このため、不純物拡散を抑制して、熱平衡固溶限を超えた不純物イオンを添加させることができる。
【０１４２】
しかし、数十ナノメートル程度の浅い不純物の活性化領域をシリコン基板１中に形成するためには、単にフラッシュランプ光等を用いた極短時間の高温アニール処理では十分でない。実際、従来は、アニール処理を終えた後のシリコン基板１にはスリップ、パターン異常、破損等のダメージが発生しがちで、生産歩留まりが低かった。言い方を換えれば、いわゆる“プロセスウィンドウ”が非常に狭く、ダメージを回避し、なおかつ良好に活性化された不純物注入領域を形成することは困難であった。
【０１４３】
極短時間のアニール処理は、注入した不純物イオンを実質的に拡散させずに活性化の進行を促進することができ、この点で確かに有利な活性化処理の方法である。しかし、以下でも電子顕微鏡による観察結果を示すように、極短時間の処理であるため、不純物イオンの完全な活性化、及びイオン注入欠陥の完全な回復は難しくなる。アニール処理の後、活性化しきれなかった不純物イオンや回復不十分な注入欠陥が不純物の注入領域内に残留しがちである。
【０１４４】
検討範囲内で、不純物イオンの注入量を多くすると不純物領域の活性化濃度はかえって低下する。この点は既にシート抵抗値を指標として示したとおりである。発明者らは、この活性化濃度の低下は、一定以上の密度でシリコン基板１中に不純物イオンが注入された場合、活性化しきれず残留した不純物イオンや回復不十分で残留した注入欠陥がイオン注入領域内で増大し、この増大した不活性不純物イオンやイオン注入欠陥が他の欠陥回復を阻害するため、と考えている。残留した不活性不純物イオンやイオン注入欠陥は、後熱工程において不純物イオンの再拡散と再配列とを招来し、不純物の不活性化（シート抵抗の上昇）と拡散（接合深さの深化）とを更に助長する、と考えられる。
【０１４５】
極短時間の処理時間はそのまま維持し、例えばフラッシュランプ光などの加熱手段のエネルギーと、その際の補助加熱手段による補助加熱温度を上げることによって、活性化しない不純物イオンや注入欠陥を低減することはある程度は可能である。しかし、他方でシリコン基板１が受け止めなければならない熱応力量も増大して種々のダメージが発生しやすく、結局、歩留りの良い実用的な半導体装置の製造方法を構成することは容易ではない。
【０１４６】
図２６は、イオン注入したドーズ量でなく、イオン注入後のシリコン基板１中の不純物イオンの単位体積当たりの数（不純物イオンの注入濃度、個／ｃｍ３ ）を横軸にとり、縦軸に高温短時間のアニール処理後のシート抵抗値をとって、不純物の注入濃度が活性化濃度に与える影響をまとめ直したものである。不純物イオンの数がおおよそ２×１０２１個／ｃｍ３ を超えるあたりから、シート抵抗値が急激に上昇することがわかる。従ってこの付近の不純物イオンの濃度レベルから、活性化されない過剰な不純物イオンや注入欠陥が急激に増大すると推定される。
【０１４７】
第４の実施の形態によれば、注入濃度が最大でも２×１０２１／ｃｍ３ を超えない条件で行うイオン注入工程、及びその後の極短時間のアニール工程、さらにその後行われる側壁スペーサ形成工程、コバルトやニッケルを用いた電極シリサイドの形成工程、及び層間絶縁膜の形成工程によって例示される後熱工程を組み合わせて、一連の半導体装置の製造工程を構成する。このため、活性化されない不純物イオン及び回復不十分なイオン注入欠陥の残留が抑制され、他の欠陥回復が阻害されることが回避される。従って、最小限のエネルギー投入によって極短時間のアニール処理を行い、注入した不純物のイオンの拡散を抑制しつつ効果的に不純物イオンを活性化することができる。活性化しなかった不純物イオンや回復不十分なイオン注入欠陥の残留は抑えられているので、アニール処理の後に更に後熱工程を実行しても実質的な問題にならない。
【０１４８】
第４の実施の形態では、５００℃以下の補助加熱温度で第１のアニール処理及び第２のアニール処理を実行する。一見、補助加熱温度を高く設定した方が、フラッシュランプ光の同じ照射エネルギーの下では、シリコン基板１が受ける熱エネルギーは大きいように思われるかもしれない。しかし、一定の温度以上の温度範囲で考えると、補助加熱温度は低い方が不純物拡散の進行を抑制できるだけでなく、イオン注入により形成されたアモルファス層の固層成長の進行をも抑制でき、アモルファス層を維持した状態で、フラッシュランプ光を取り込むことができる。
【０１４９】
アモルファス層は、通常のシリコン基板に比べ、融点が低く且つフラッシュランプ光の波長領域では光吸収率がより大きい。このため、フラッシュランプ光自身による加熱効率を大きく向上させることが可能になる。すなわち、同じ照射エネルギーでも、補助加熱温度を低く保つことによってアモルファス層を維持した状態で、フラッシュランプ光を照射した方が、補助加熱温度を高く設定する以上に効果的なアニール効果が得られる。
【０１５０】
第４の実施の形態においては、注入する不純物イオンの単位体積当たりの量を制限して、アニール処理によっても活性化しきれない不純物イオンの残留、及び回復不十分な注入欠陥の残留を回避する。したがってこの目的のために、アニール処理におけるパルス光の照射エネルギーを大きくすること及び補助加熱温度を高く設定することは、実質的に必要とされない。従って第４の実施の形態においては、アニール処理時の照射エネルギー及び補助加熱温度をより自由に設定することができ、低い補助加熱温度でアモルファス状態のシリコン材料の高い光吸収率の効果を有効に活用することができる。
【０１５１】
さらに、ゲルマニウムイオンなど質量数が大きく、シリコン原子と置換しやすい非導電型原子のイオンの注入を付加的に行えば、イオン注入領域のアモルファス化もさらに促進され、低エネルギーのアニール処理で不純物イオンの活性化を効率的に行うことができる。但し、非導電型イオンの多量の注入は逆効果である。例えば、典型的なＢ＋とＧｅ＋の組み合わせの場合、Ｇｅ＋の濃度は、５×１０１９個／ｃｍ３〜５×１０２０個／ｃｍ３程度が好ましい範囲である。これよりも多いと欠陥の回復がかえって不十分となり、後熱工程における不活性化及び再拡散の原因となる。これよりも少ないとアモルファス化が十分進行せず、Ｇｅ＋注入の実質的な効果が得られない。
【０１５２】
また、補助加熱温度を低く設定することは、基板強度も維持できるため、極短時間アニールにより発生する熱応力の耐性も向上し、安定なプロセス確保にも繋がる。但し、低温化にも限度があって、補助加熱温度を２００℃よりも低温にすることは、不純物の活性化に対して、過剰な光エネルギーを必要とし、ランプ、コンデンサ耐圧等のハード的な負荷が大きくなるため実用的ではない。
【０１５３】
図２７は、試料１〜１０のうち、好ましいとした高エネルギー、低ドーズのイオン注入条件、すなわち、３ｋｅＶ、５×１０１４／ｃｍ２でＡｓ＋を注入した試料４、及び０．７ｋｅＶ、５×１０１４／ｃｍ２でＢ＋を注入した試料１０に対し、１００℃から６００℃までの範囲の異なる補助加熱温度で第１のアニール処理を実行することによって、２０ｎｍ以下の浅いエクステンション領域７，８を形成した際の、エクステンション領域７，８のシート抵抗の測定結果を示したものである。２００〜５００℃程度の範囲の補助加熱温度であれば、１０００オーム／ｓｑ以下のエクステンション領域７，８を得ることができることがわかる。
【０１５４】
以上、浅いエクステンション領域７，８の形成を中心にしてデータの検討、及び考察を行った。しかし、これらの検討、考察の適用対象は、浅いエクステンション領域７，８の形成の場合に限られない。好適なイオン注入条件等、具体的条件は異なることはあるが、考え方は同一であり、深いソース・ドレイン領域の形成を含め、他の活性化された不純物領域の形成に対しても同じように成り立つ。特に低抵抗かつ領域の形成精度が厳格な不純物領域の形成であるほど、第４の実施の形態に係る製造方法は顕著な効果を発揮する。
【０１５５】
好ましいとした試料４及び試料１０で採用したエクステンション領域７，８の形成条件にしたがって、第４の実施の形態にかかる半導体装置の製造方法を遂行し、以下に示すように実施例６とした。また、表１に掲げたイオン注入条件のうち、好ましくない条件を採用した試料１及び試料６のエクステンション領域７，８の形成条件にしたがって、第４の実施の形態として示した一連の半導体装置の製造工程を実行し、以下に具体的に示すように比較例１とした。
【０１５６】
〔実施例６〕
砒素（As）をイオン化し、加速エネルギー３ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の注入条件で、pウェル層2表面にイオンを注入した。また、ゲルマニウム（Ge）をイオン化し、加速エネルギー5keV、ドーズ量1×1014cm-2の注入条件で、nウェル層3表面にイオンを注入した後、ホウ素（B）をイオン化し、加速エネルギー0.7keV、ドーズ量5×1014cm-2の注入条件で、nウェル層3表面にイオンを注入した。
【０１５７】
次に、シリコン基板1の補助加熱温度350℃、照射エネルギー50J/cm2、パルスの半値幅3ミリ秒、パルスのピーク到達時間1ミリ秒の条件で、フラッシュランプ光を照射することにより、注入したそれぞれの不純物イオンの活性化を行った。以上のようにして、ｐウェル層２、ｎウェル層３内に、それぞれｎ型、ｐ型の２０ｎｍ以下の浅いエクステンション領域７，８を形成した。
【０１５８】
次に、燐（Ｐ）をイオン化し、加速エネルギー10keV、ドーズ3×1015cm-2の注入条件でｐウェル層２表面にイオンを注入した。また、ゲルマニウム（Ge）をイオン化し、加速エネルギー5keV、ドーズ量1×1014cm-2の注入条件で、nウェル層3表面にイオンを注入した後、ボロンをイオン化し、加速エネルギー4keV、ドーズ量3×1015cm-2の注入条件で、ｎウェル層３内にイオンを注入した。
【０１５９】
次に、シリコン基板１の補助加熱温度350℃、照射エネルギー50J/cm2、パルスの半値幅3ミリ秒、パルスのピーク到達時間1ミリ秒の条件でフラッシュランプ光を照射し、注入した不純物イオンの活性化を行った。
【０１６０】
以上のようにして、ゲート電極６と離間し、かつ先に形成した浅いエクステンション領域７，８に接した、深いソース・ドレイン領域１１，１２を形成した。
【０１６１】
注入した不純物イオンの活性化が十分進行していることを、シリコン基板１の不純物イオン注入表面のシート抵抗値で確認した。その結果は、図２１〜図２２に示したとおりであって十分低く、シリコン基板１上に複数形成したシート抵抗測定用の素子から得られたシート抵抗値の面内ばらつきσも１％未満に抑えられていた。
【０１６２】
〔比較例４〕
砒素（As）をイオン化し、加速エネルギー1keV、ドーズ量2×1015cm-2の注入条件で、pウェル層2表面にイオンを注入した。また、ゲルマニウム（Ge）をイオン化し、加速エネルギー2keV、ドーズ量2×1015cm-2の注入条件で、nウェル層3表面にイオンを注入した後、ホウ素（B）をイオン化し、加速エネルギー0.2keV、ドーズ量2×1015cm-2の注入条件で、nウェル層3表面にイオンを注入した。
【０１６３】
次に、シリコン基板1の補助加熱温度350℃、照射エネルギー50J/cm2、パルスの半値幅3ミリ秒、パルスのピーク到達時間1ミリ秒の条件で、フラッシュランプ光を照射することにより、注入したそれぞれの不純物イオンの活性化を行った。以上のようにして、ｐウェル層２、ｎウェル層３内に、それぞれｎ型、ｐ型の２０ｎｍ以下の浅いエクステンション領域７，８を形成した。
【０１６４】
次に、実施例６と同一の工程を経て、ゲート電極６と離間し、かつ先に形成した浅いエクステンション領域７，８に接した、深いソース・ドレイン領域１１，１２を形成した。
【０１６５】
〔比較例５〕
浅いエクステンション領域７，８及び深いソース・ドレイン領域１１，１２の形成の際、シリコン基板1の補助加熱温度を650℃にした以外は、実施例６と同一の工程を経て半導体装置を製造した。
【０１６６】
（欠陥の確認）
実施例６及び比較例４、５で製造された半導体装置において、欠陥発生の確認を行った。確認には、透過型電子顕微鏡（TEM）を用い、主として第１のアニール処理後、及び第２のアニール処理後における結晶欠陥、及び転位の有無を中心に行った。
【０１６７】
この結果、実施例６のサンプルでは、結晶欠陥、転位などは全く観察されないのに対して、比較例４及び比較例５のサンプルにおいては、不純物イオンの注入領域の欠陥回復が十分でなく、イオン注入によると思われる欠陥が残留していることがわかった。特に、Ａｓ＋を注入して第1のアニール処理を行った後のｐウェル層２内の特にエクステンション領域でのEOR（エンドオブレンジ）欠陥の密度は、シリコン基板１内の深度10〜15ｎｍの位置に存在するシリコン基板１の表面に対して平行な面内で、比較例４の場合には２×１０１２個／ｃｍ２、比較例５の場合には５×１０１１個／ｃｍ２であった。
【０１６８】
第４の実施の形態に係る半導体装置の製造方法は、加速エネルギーを大きく、かつイオン注入量は小さく設定して、活性化された不純物領域を形成する。このため、半導体装置の製造に要する材料費及び工程時間の削減に対しても非常に有効な方法である。図２８は、ボロンイオンをドーズ量１×１０１５ｃｍ−２でイオン注入する場合を例にとり、加速エネルギーとイオン注入工程に要する時間との関係の一例を示した図である。ボロンイオンを１×１０１５ｃｍ−２のドーズ量でイオン注入するのであれば、加速エネルギーは０．３ｋｅＶ以上にすれば、必要とされる工程時間を十分抑えることができることがわかる。第４の実施の形態に係る方法では、同等のｐｎ接合深さを想定した場合には、より高加速エネルギーかつ低ドーズでイオン注入するが、このような製造方法上の特徴は生産性向上の面でも有効である。
【０１６９】
図２９は、第１のアニール処理後の後熱工程をも含めた一連のトランジスタ形成工程を経て、ｐｎ接合の深さが２０ｎｍ以下、かつシート抵抗値が１キロオーム／ｓｑ以下の結果が得られる第１のイオン注入工程のプロセスウィンドウ（斜線で示した領域）を示した図である。図２９（ａ）はＡｓ＋を注入する場合、図２９（ｂ）はＢ＋を注入する場合であって、第１のアニール処理は、ともに一例としてパルス幅３ミリ秒、パルスエネルギー５０Ｊ／ｃｍ２のキセノンフラシュランプ光を３５０℃に補助加熱したシリコン基板１に照射して行う。また、後熱工程は６００℃の温度を１８０分間継続する工程とする。
【０１７０】
図２９（ａ）、図２９（ｂ）に示した例からもわかるように、第４の実施の形態に係る製造方法によれば、数十ｎｍレベルに微細化された活性化された不純物領域を形成するためのプロセスウィンドウも比較的広い。このため、第４の実施の形態に係る方法は、量産に供する実用段階の技術としても何ら問題が予想されない。
【０１７１】
以上、第４の実施の形態によれば、シリコン基板１へ注入する不純物濃度とアニール時の補助加熱温度を制御することにより、シリコン基板１に対して熱応力起因のダメージを発生させることなしに、低抵抗かつ浅い不純物拡散層を形成することができる。さらには不活性化及び漏れ電流の要因となる注入欠陥を十分に回復させることが可能となる。
【０１７２】
（その他の実施の形態）
以上、本発明の第1から第４の実施の形態を説明した。しかし、本発明はこれら実施の形態に限定されるものではなく、その均等の範囲で種々変形が可能である。
【０１７３】
例えば、立ち上がり時間が一定値以上であるパルス光を照射して、注入された不純物イオンの活性化を行うことを特徴の一つとする第１の実施の形態と、注入される不純物イオン濃度を一定値以下に制限して不純物イオンの活性化を行うことを特徴の一つとする第４の実施の形態とを組み合わせることも可能である。
【０１７４】
また、各実施例を通して、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置の場合について説明した。しかし、本発明はこれに限定されるものではなく、レーザー光のような高輝度発光かつ極短時間アニールが可能となるパルス光源を用いてもよい。具体的に、Xeランプ以外の光源には、エキシマレーザーやYAGレーザー、メタルハライドランプ、Krランプ、水銀ランプ、水素ランプ等を用いることが可能である。照射時間は１００ミリ秒以下、より望ましくは１ミリ秒以上１０ミリ秒以下、さらに望ましくは３ミリ秒以上１０ミリ秒以下とすることが好ましい。
【０１７５】
またいずれの実施の形態も、半導体装置としてMOSトランジスタを例示したが、本発明の半導体装置はこれに限定されず、シリコン酸化膜をゲート絶縁膜としない他の絶縁ゲートトランジスタ（MISトランジスタ）等であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【図面の簡単な説明】
【０１７６】
【図１】第１の実施の形態に係る半導体装置の製造方法を示す図である（その１）。
【図２】第１の実施の形態に係る半導体装置の製造方法を示す図である（その２）。
【図３】第１の実施の形態に係る半導体装置の製造方法を示す図である（その３）。
【図４】ソース・ドレイン拡散層のイオン注入後の結晶性の回復と再拡散の抑制のための、ハロゲンランプを用いたＲＴＡ処理の温度と時間の適用範囲を表す図である。
【図５】実施例1及び比較例１で製造した半導体装置のnMOSFETの接合リーク電流のウェーハ面内分布の累積確率を表す図である。
【図６】実施例１及び比較例１で製造した半導体装置のpMOSFETの接合リーク電流のウェーハ面内分布の累積確率を表す図である。
【図７】ソース・ドレイン領域のイオン注入後の活性化のための、不純物活性化率と光源の半値幅の適用範囲を表す図である。
【図８】ソース・ドレイン領域のイオン注入後の活性化のための基板補助加熱温度と照射エネルギー密度の適用範囲を表す図である。
【図９】パルス幅が短い場合の、ソース・ドレイン領域のイオン注入後の活性化のための基板補助加熱温度と照射エネルギー密度の適用範囲を表す図である。
【図１０】フラッシュランプから放射される光のパルス波形を表す図である。
【図１１】ソース・ドレイン領域のイオン注入後の活性化のためのアニール時における半導体基板の深さ方向の温度プロファイルを表す図である。
【図１２】パルス幅が短い場合の、ソース・ドレイン領域のイオン注入後の活性化のためのアニール時における半導体基板の深さ方向の温度プロファイルを表す図である。
【図１３】ソース・ドレイン領域のイオン注入後の活性化のための、不純物拡散深さと光源の半値幅の適用範囲を表す図である。
【図１４】ソース・ドレイン領域のイオン注入後の活性化のための、不純物活性化率と光源のパルス立ち上がり時間の適用範囲を表す図である。
【図１５】第２の実施の形態に係る半導体装置の製造方法を示す図である（その１）。
【図１６】第２の実施の形態に係る半導体装置の製造方法を示す図である（その２）。
【図１７】第２の実施の形態に係る半導体装置の製造方法を示す図である（その３）。
【図１８】550℃で成膜されたHCD-SiN膜のフラッシュランプアニール前後の希フッ酸溶液に対するエッチングレートを示した図である。
【図１９】第４の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２０】第４の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２１】図２１（ａ）は、各イオン注入条件で砒素イオンを注入した後、活性化処理を行った直後のシート抵抗の測定結果を示した図、図２１（ｂ）は、各イオン注入条件でボロンイオンを注入した後、活性化処理を行った直後のシート抵抗の測定結果を示した図である。
【図２２】イオン注入と活性化処理を行った後、さらに後熱工程として炉アニールを行った後のシート抵抗の測定結果（相対値）を示した図であって、（ａ）は砒素イオンを注入した場合、（ｂ）はボロンイオンを注入した場合の図である。
【図２３】（ａ）は、B＋イオン注入サンプルの活性化直後と後熱工程による炉アニール後のシート抵抗を示した図、（ｂ）は、シート抵抗上昇率を示すGeイオン注入条件に依存した図である。
【図２４】砒素イオンを注入した半導体基板における活性化直後と後熱工程による炉アニール後のｐｎ接合深さを示した図である。
【図２５】ボロンイオンを注入した半導体基板における活性化直後と後熱工程による炉アニール後のｐｎ接合深さを示した図である。
【図２６】２０ｎｍ以下の浅いエクステンション領域を形成するために注入した不純物イオンの濃度と、さらにアニール処理を経て形成されたエクステンション領域のシート抵抗値との関係を示した図である。
【図２７】１００℃から６００℃まで異なる補助加熱温度でアニール処理を実行して形成した２０ｎｍ以下の浅いエクステンション領域のシート抵抗を示した図である。
【図２８】注入するイオンの加速エネルギーとプロセス時間との関係を示した図である。
【図２９】第４の実施の形態に従ってエクステンション領域を形成する場合、不純物イオンの加速エネルギー及びドーズ量の許容範囲を示した図である。
【符号の説明】
【０１７７】
１  シリコン基板
２  ｐウェル層
３  ｎウェル層
４  素子分離領域
５  ゲート絶縁膜
６  ゲート電極
７  浅いｎ型エクステンション領域
８  浅いｐ型エクステンション領域
９  シリコン酸化膜
１０  シリコン窒化膜
１１，１２  ソース・ドレイン領域
１００  フォトレジスト膜
１０１  フォトレジスト膜
１０２  フォトレジスト膜
１０３  フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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