(57)【要約】【課題】  膜厚の異なる半導体層を絶縁体上に精度よく形成できるようにする。【解決手段】  酸化膜３ｂが形成された半導体層２ｂを覆うとともに、酸化膜３ａが形成された半導体層２ａを露出させるレジストパターン４を形成し、レジストパターン４をマスクとして、半導体層２ａ上の酸化膜３ａをエッチングすることにより、半導体層２ａ上の酸化膜３ａを除去し、エピタキシャル成長にて半導体層２ａ上に半導体層５ａを形成することにより、部分空乏型トランジスタ形成領域Ｅ１の半導体層２ａ、５ａの全体の膜厚を、完全空乏型トランジスタ形成領域Ｅ２の半導体層２ｂの膜厚よりも厚くする。【選択図】      図１
2005286165.tif 000002
【特許請求の範囲】
【請求項１】
同一絶縁体上に形成され、互いに分離された第１および第２の半導体層と、
前記第２半導体層と全体の膜厚が異なるように、前記第１の半導体層上にエピタキシャル成長された第３の半導体層とを備えることを特徴とする半導体基板。
【請求項２】
同一絶縁体上に形成され、互いに分離された第１および第２の半導体層と、
前記第２半導体層と全体の膜厚が異なるように、前記第１の半導体層上にエピタキシャル成長された第３の半導体層と、
前記第２の半導体層上に形成された完全空乏型電界効果トランジスタと、
前記第３の半導体層上に形成された部分空乏型電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
同一絶縁体上に形成された半導体層の一部の領域に選択的にエピタキシャル成長させることにより、膜厚が互いに異なる半導体層を同一絶縁体上に形成することを特徴とする半導体基板の製造方法。
【請求項４】
同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、
前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、
前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、
前記第２の半導体層の表面の酸化膜を除去する工程と、
前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、
前記第１および第２の半導体層の表面に酸化膜を形成する工程と、
前記第１および第２の半導体層上に絶縁膜を堆積する工程と、
前記第１および第２の半導体層上に堆積された絶縁膜を平坦化することにより、前記第１および第２の半導体層の間に前記絶縁膜を埋め込む工程と、
前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、
前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、
前記第２の半導体層の表面の酸化膜を除去する工程と、
前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
絶縁体上に形成された半導体層上の一部の領域に酸化防止膜を形成する工程と、
前記酸化防止膜をマスクとして前記半導体層の選択酸化を行うことにより、酸化膜で互いに分離された第１および第２の半導体層を形成する工程と、
前記第２の半導体層の表面の酸化防止膜を残したまま、前記第１の半導体層の表面の酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、
前記第２の半導体層の表面の酸化防止膜を除去する工程と、
前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程は、
前記第２および第３の半導体層の熱酸化を行うことにより、前記第２および第３の半導体層の表面に膜厚の等しい熱酸化膜を形成する工程と、
前記第３の半導体層の表面の熱酸化膜を残したまま、前記第２の半導体層の表面の熱酸化膜を除去する工程と、
前記第２および第３の半導体層の熱酸化を再び行うことにより、前記第２の半導体層の表面に熱酸化膜を形成するとともに、前記第３の半導体層の表面の熱酸化膜の膜厚を増大させる工程とを備えることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
絶縁体上に形成された半導体層の熱酸化を行うことにより、前記半導体層の表面に第１酸化膜を成膜する工程と、
前記第１酸化膜が成膜された半導体層上の一部の領域に酸化防止膜を形成する工程と、
前記酸化防止膜をマスクとして前記半導体層の選択酸化を行うことにより、素子分離酸化膜で互いに分離された第１および第２の半導体層を形成する工程と、
前記第２の半導体層上の酸化防止膜を残したまま、前記第１の半導体層上の第１酸化膜および酸化防止膜を除去する工程と、
前記第２の半導体層上に残された酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、
前記第２の半導体層上に残された酸化防止膜をマスクとして前記第３の半導体層の熱酸化を行うことにより、前記第１酸化膜よりも膜厚の厚い第２酸化膜を前記第３の半導体層の表面に成膜する工程と、
前記第１酸化膜を前記第２の半導体層の表面に残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、
前記第１および第２の酸化膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記第３の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする請求項４〜８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、完全空乏型電界効果トランジスタと部分空乏型電界効果トランジスタとを同一基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタは、バルク半導体上に形成されたＭＯＳトランジスタに比べて寄生容量が小さく、高速化が可能であることや、基板バイアス効果が小さく、低電圧動作が可能であるなどの点から、その有用性が注目されている。
ここで、ＳＯＩ基板上に形成されたＭＯＳトランジスタには、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとがある。完全空乏型ＭＯＳトランジスタは、ボディ領域が完全に空乏化されているため、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。一方、部分空乏型ＭＯＳトランジスタは、しきい値電圧設定の自由度があり、しきい値電圧を大きくすることができるため、耐圧にも優れ、トランジスタのスタンバイリーク電流を減らすこともできる。
【０００３】
このため、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に混載することにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を実現することが行われている。
また、例えば、特許文献１には、ＳＯＩの膜厚が互いに等しいＳＯＩ基板上に高耐圧アナログ回路と低電圧高速ロジック回路とを混載する方法が開示されている。
【特許文献１】特開平１０−３３５５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ロジック回路を低電圧で高速動作させるためには、完全空乏型ＭＯＳトランジスタをＳＯＩ基板上に形成する必要がある。このため、ＳＯＩの膜厚を数１０ｎｍ程度とする必要があり、アナログ回路で十分な耐圧を確保することが困難になるという問題があった。
一方、アナログ回路で十分な耐圧を確保するために、ＳＯＩの膜厚を厚くすると、ＭＯＳトランジスタを完全空乏モードで動作させることが困難となり、ロジック回路を低電圧で高速動作させることができなくなるという問題があった。
【０００５】
そこで、本発明の目的は、膜厚の異なる半導体層を絶縁体上に精度よく形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、同一絶縁体上に形成され、互いに分離された第１および第２の半導体層と、前記第２半導体層と全体の膜厚が異なるように、前記第１の半導体層上にエピタキシャル成長された第３の半導体層とを備えることを特徴とする。
これにより、膜厚の異なる半導体層を絶縁体上に精度よく形成することが可能となり、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に作り分けることが可能となる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となり、高耐圧アナログ回路と低電圧高速ロジック回路とを同一基板上に搭載することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、同一絶縁体上に形成され、互いに分離された第１および第２の半導体層と、前記第２の半導体層と全体の膜厚が異なるように、前記第１の半導体層上にエピタキシャル成長された第３の半導体層と、前記第２半導体層上に形成された完全空乏型電界効果トランジスタと、前記第３の半導体層上に形成された部分空乏型電界効果トランジスタとを備えることを特徴とする。
【０００８】
これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、同一絶縁体上に形成された半導体層の一部の領域に選択的にエピタキシャル成長させることにより、膜厚が互いに異なる半導体層を同一絶縁体上に形成することを特徴とする。
【０００９】
これにより、エピタキシャル成長を用いることで、半導体層の膜厚を選択的に増加させることが可能となり、膜厚の異なる高品質の半導体層を絶縁体上に精度よく形成することが可能となる。このため、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に作り分けることが可能となり、高耐圧アナログ回路と低電圧高速ロジック回路とを同一基板上に搭載することができる。
【００１０】
また、本発明の一態様に係る半導体基板の製造方法によれば、同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、前記第２の半導体層の表面の酸化膜を除去する工程と、前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１１】
これにより、エピタキシャル成長を用いることで、半導体層の膜厚を選択的に増加させることが可能となり、膜厚の異なる高品質の半導体層を絶縁体上に精度よく形成することが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、前記第１および第２の半導体層の表面に酸化膜を形成する工程と、前記第１および第２の半導体層上に絶縁膜を堆積する工程と、前記第１および第２の半導体層上に堆積された絶縁膜を平坦化することにより、前記第１および第２の半導体層の間に前記絶縁膜を埋め込む工程と、前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、前記第２の半導体層の表面の酸化膜を除去する工程と、前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１２】
これにより、エピタキシャル成長を用いることで、半導体層の膜厚を選択的に増加させることが可能となるとともに、膜厚が互いに異なる半導体層をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離することが可能となる。このため、チップサイズの増大を抑制しつつ、膜厚の異なる半導体層を互いに安定して絶縁することが可能となるとともに、膜厚の異なる高品質の半導体層を絶縁体上に精度よく形成することが可能となる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された半導体層上の一部の領域に酸化防止膜を形成する工程と、前記酸化防止膜をマスクとして前記半導体層の選択酸化を行うことにより、酸化膜で互いに分離された第１および第２の半導体層を形成する工程と、前記第２の半導体層の表面の酸化防止膜を残したまま、前記第１の半導体層の表面の酸化防止膜を除去する工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、前記第２の半導体層の表面の酸化防止膜を除去する工程と、前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１４】
これにより、エピタキシャル成長を用いることで、半導体層の膜厚を選択的に増加させることが可能となるとともに、素子分離に用いた酸化防止膜を半導体層の選択成長に流用することができる。このため、製造工程の煩雑化を抑制しつつ、膜厚が互いに異なる半導体層を互いに安定して絶縁することが可能となるとともに、膜厚の異なる高品質の半導体層を絶縁体上に精度よく形成することが可能となる。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２および第３の半導体層上にゲート絶縁膜をそれぞれ形成する工程は、前記第２および第３の半導体層の熱酸化を行うことにより、前記第２および第３の半導体層の表面に膜厚の等しい熱酸化膜を形成する工程と、前記第３の半導体層の表面の熱酸化膜を残したまま、前記第２の半導体層の表面の熱酸化膜を除去する工程と、前記第２および第３の半導体層の熱酸化を再び行うことにより、前記第２の半導体層の表面に熱酸化膜を形成するとともに、前記第３の半導体層の表面の熱酸化膜の膜厚を増大させる工程とを備えることを特徴とする。
【００１６】
これにより、膜厚が互いに異なる半導体層上に形成されたゲート絶縁膜の膜厚を互いに異ならせることができ、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された半導体層の熱酸化を行うことにより、前記半導体層の表面に第１酸化膜を成膜する工程と、前記第１酸化膜が成膜された半導体層上の一部の領域に酸化防止膜を形成する工程と、前記酸化防止膜をマスクとして前記半導体層の選択酸化を行うことにより、素子分離酸化膜で互いに分離された第１および第２の半導体層を形成する工程と、前記第２の半導体層上の酸化防止膜を残したまま、前記第１の半導体層上の第１酸化膜および酸化防止膜を除去する工程と、前記第２の半導体層上に残された酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１の半導体層上に第３の半導体層を形成する工程と、前記第２の半導体層上に残された酸化防止膜をマスクとして前記第３の半導体層の熱酸化を行うことにより、前記第１酸化膜よりも膜厚の厚い第２酸化膜を前記第３の半導体層の表面に成膜する工程と、前記第１酸化膜を前記第２の半導体層の表面に残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、前記第１および第２の酸化膜をそれぞれ介して前記第２および第３の半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１７】
これにより、酸化防止膜が半導体層の表面に接触することを防止することが可能となり、半導体層のダメージを緩和することが可能となるとともに、酸化膜を付け直すことなく、膜厚が互いに異なる半導体層上に形成されたゲート絶縁膜の膜厚を互いに異ならせることができる。このため、製造工程の煩雑化を抑制しつつ、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【００１８】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記第３の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする。
これにより、同一のイオン注入で完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタのソース／ドレイン層を同一基板上に形成することが可能となり、異なる条件でイオン注入を行う場合に比べて工程数を減少させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、ＢＯＸ層１上には、互いに分離された膜厚の等しい半導体層２ａ、２ｂが形成されている。ここで、半導体層２ａには、部分空乏型トランジスタ形成領域Ｅ１を設けることができ、半導体層２ｂには、完全空乏型トランジスタ形成領域Ｅ２を設けることができ、半導体層２ａ、２ｂの間には、素子分離領域Ｅ３を設けることができる。
【００２０】
なお、半導体層２ａ、２ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層２ａ、２ｂは、完全空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができ、例えば、半導体層２ａ、２ｂの膜厚は数１０ｎｍ程度とすることができる。そして、半導体層２ａ、２ｂの熱酸化を行うことにより、半導体層２ａ、２ｂの表面に酸化膜３ａ、３ｂをそれぞれ形成する。なお、酸化膜３ａ、３ｂの膜厚は、例えば、１０ｎｍ程度とすることができる。
【００２１】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、酸化膜３ｂが形成された半導体層２ｂを覆うとともに、酸化膜３ａが形成された半導体層２ａを露出させるレジストパターン４を形成する。そして、レジストパターン４をマスクとして、半導体層２ａ上の酸化膜３ａをエッチングすることにより、半導体層２ａ上の酸化膜３ａを除去する。なお、酸化膜３ａのエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
【００２２】
次に、図１（ｃ）に示すように、レジストパターン４を除去した後、エピタキシャル成長を用いることにより、半導体層２ａ上に半導体層５ａを形成する。ここで、半導体層２ｂを酸化膜３ｂで覆うとともに、半導体層２ａの表面が露出された状態でエピタキシャル成長を行うことにより、半導体層２ａ上に半導体層５ａを選択的に形成することができる。このため、部分空乏型トランジスタ形成領域Ｅ１の半導体層２ａ、５ａの全体の膜厚を、完全空乏型トランジスタ形成領域Ｅ２の半導体層２ｂの膜厚よりも厚くすることができ、全体の膜厚が互いに異なる高品質の半導体層２ａ、５ａおよび半導体層２ｂをＢＯＸ層１上に精度よく形成することが可能となる。なお、半導体層２ａ、５ａの全体の膜厚は、部分空乏型ＭＯＳトランジスタを形成可能なように設定することができる。
【００２３】
また、エピタキシャル成長にて半導体層２ａ上に半導体層５ａを形成することにより、半導体層５ａの端部２１に丸みを付けることができる。このため、半導体層５ａの端部２１の電界集中を抑えることが可能となり、ゲート絶縁膜６ａの絶縁破壊を防止することができる。
次に、図１（ｄ）に示すように、半導体層２ｂ上の酸化膜３ｂをエッチングすることにより、半導体層２ｂ上の酸化膜３ｂを除去する。そして、半導体層２ａ、５ａおよび半導体層２ｂの熱酸化を行うことにより、半導体層５ａ、２ｂ上にゲート絶縁膜６ａ、６ｂをそれぞれ形成する。ここで、半導体層５ａ上のゲート絶縁膜６ａは、半導体層２ｂ上のゲート絶縁膜６ｂよりも厚くすることができる。なお、ゲート絶縁膜６ａをゲート絶縁膜６ｂよりも厚くする方法としては、半導体層５ａ、２ｂの熱酸化を行うことにより、半導体層５ａ、２ｂ上に同じ膜厚の熱酸化膜を形成する。そして、半導体層２ｂ上の熱酸化膜を除去した後、半導体層５ａ、２ｂの熱酸化を再び行うことにより、半導体層２ｂ上に規定の膜厚の熱酸化膜を形成するとともに、半導体層５ａ上の熱酸化膜の膜厚を増加させることができる。
【００２４】
次に、図１（ｅ）に示すように、ＣＶＤなどの方法により、ゲート絶縁膜６ａ、６ｂが形成された半導体層５ａ、２ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層５ａ、２ｂ上にゲート電極７ａ、７ｂをそれぞれ形成する。
そして、ゲート電極７ａ、７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層５ａ、２ｂ内にイオン注入することにより、ゲート電極７ａ、７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層５ａ、２ｂにそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層５ａ、２ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール８ａ、８ｂをそれぞれ形成する。そして、ゲート電極７ａ、７ｂおよびサイドウォール８ａ、８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層５ａ、２ｂ内にイオン注入することにより、サイドウォール８ａ、８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層９ａ、９ｂを半導体層５ａ、２ｂにそれぞれ形成する。
【００２５】
ここで、ソース／ドレイン層９ａはＢＯＸ層１から離間させるとともに、ソース／ドレイン層９ｂはＢＯＸ層１に接触させてもよい。これにより、同一のイオン注入で完全空乏型電界効果トランジスタのソース／ドレイン層９ｂおよび部分空乏型電界効果トランジスタのソース／ドレイン層９ａを同一ＢＯＸ層１上に形成することが可能となり、異なる条件でイオン注入を行う場合に比べて工程数を減少させることができる。
【００２６】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＢＯＸ層１１上には、互いに分離された膜厚の等しい半導体層１２ａ、１２ｂが形成されている。ここで、半導体層１２ａには、部分空乏型トランジスタ形成領域Ｅ１１を設けることができ、半導体層１２ｂには、完全空乏型トランジスタ形成領域Ｅ１２を設けることができ、半導体層１２ａ、１２ｂの間には、素子分離領域Ｅ１３を設けることができる。そして、半導体層１２ａ、１２ｂの熱酸化を行うことにより、半導体層１２ａ、１２ｂの表面に酸化膜１３ａ、１３ｂをそれぞれ形成する。
【００２７】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、半導体層１２ａ、１２ｂ上に絶縁膜を堆積する。そして、半導体層１２ａ、１２ｂ上に堆積された絶縁膜を平坦化することにより、半導体層１２ａ、１２ｂの間に埋め込まれた素子分離絶縁膜２０を形成する。なお、素子分離絶縁膜２０としては、例えば、シリコン酸化膜を用いることができる。また、半導体層１２ａ、１２ｂ上に堆積された絶縁膜を平坦化する方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる。
【００２８】
次に、図２（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、酸化膜１３ｂが形成された半導体層１２ｂを覆うとともに、酸化膜１３ａが形成された半導体層１２ａを露出させるレジストパターン１４を形成する。そして、レジストパターン１４をマスクとして、半導体層１２ａ上の酸化膜１３ａをエッチングすることにより、半導体層１２ａ上の酸化膜１３ａを除去する。
【００２９】
次に、図２（ｄ）に示すように、レジストパターン１４を除去した後、エピタキシャル成長を用いることにより、半導体層１２ａ上に半導体層１５ａを選択的に形成する。これにより、部分空乏型トランジスタ形成領域Ｅ１１の半導体層１２ａ、１５ａの全体の膜厚を、完全空乏型トランジスタ形成領域Ｅ１２の半導体層１２ｂの膜厚よりも厚くすることができる。このため、全体の膜厚が互いに異なる半導体層１２ａ、１５ａおよび半導体層１２ｂをＳＴＩ分離することを可能としつつ、高品質の半導体層１２ａ、１５ａおよび半導体層１２ｂをＢＯＸ層１１上に精度よく形成することが可能となり、チップサイズの増大を抑制しつつ、膜厚が互いに異なる半導体層１２ａ、１５ａおよび半導体層１２ｂを互いに安定して絶縁することが可能となる。なお、半導体層１２ａ、１５ａの全体の膜厚は、部分空乏型ＭＯＳトランジスタを形成可能なように設定することができる。
【００３０】
次に、図２（ｅ）に示すように、半導体層１２ｂ上の酸化膜１３ｂをエッチングすることにより、半導体層１２ｂ上の酸化膜１３ｂを除去する。そして、半導体層１２ａ、１５ａおよび半導体層１２ｂの熱酸化を行うことにより、半導体層１５ａ、１２ｂ上にゲート絶縁膜１６ａ、１６ｂをそれぞれ形成する。
次に、図２（ｆ）に示すように、半導体層１５ａ、１２ｂ上にゲート電極１７ａ、１７ｂをそれぞれ形成する。そして、ゲート電極１７ａ、１７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１５ａ、１２ｂ内にイオン注入することにより、ゲート電極１７ａ、１７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層１５ａ、１２ｂにそれぞれ形成する。
【００３１】
次に、ゲート電極１７ａ、１７ｂの側壁にサイドウォール１８ａ、１８ｂをそれぞれ形成する。そして、ゲート電極１７ａ、１７ｂおよびサイドウォール１８ａ、１８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１５ａ、１２ｂ内にイオン注入することにより、サイドウォール１８ａ、１８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１９ａ、１９ｂを半導体層１５ａ、１２ｂにそれぞれ形成する。
【００３２】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、ＢＯＸ層３１上には半導体層３２が形成されている。なお、半導体層３２は、完全空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができ、例えば、半導体層３２の膜厚は数１０ｎｍ程度とすることができる。
そして、半導体層３２の表面を熱酸化することにより、半導体層３２の表面に酸化膜３３を成膜する。そして、ＣＶＤなどの方法により、酸化膜３３上に酸化防止膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜をパターニングすることにより、半導体層３２上に酸化防止膜４１ａ、４１ｂを選択的に形成する。なお、酸化防止膜４１ａ、４１ｂとしては、例えば、シリコン窒化膜を用いることができる。ここで、酸化防止膜４１ａで覆われた半導体層３２には、部分空乏型トランジスタ形成領域Ｅ２１を設けることができ、酸化防止膜４１ｂで覆われた半導体層３２には、完全空乏型トランジスタ形成領域Ｅ２２を設けることができ、酸化防止膜４１ａ、４１ｂで覆われていない半導体層３２には、素子分離領域Ｅ２３を設けることができる。
【００３３】
次に、図３（ｂ）に示すように、酸化防止膜４１ａ、４１をマスクとして半導体層３２の選択酸化を行うことにより、酸化膜４０にて互いに分離された膜厚の等しい半導体層３２ａ、３２ｂをＢＯＸ層３１上に形成するとともに、酸化膜３３を酸化膜３３ａ、３３ｂに分割する。
次に、図３（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、酸化防止膜４１ｂが形成された半導体層３２ｂを覆うとともに、酸化防止膜４１ａが形成された半導体層３２ａを露出させるレジストパターン３４を形成する。そして、レジストパターン３４をマスクとして、半導体層３２ａ上の酸化防止膜４１ａをエッチングすることにより、半導体層３２ａ上の酸化防止膜４１ａを除去する。ここで、酸化防止膜４１ａとしてシリコン窒化膜を用いた場合、酸化防止膜４１ａをドライエッチングすることができる。そして、酸化防止膜４１ａ下に酸化膜３３ａを設けることにより、半導体層３２ａが熱燐酸でエッチングされることを防止することができる。
【００３４】
次に、図３（ｄ）に示すように、レジストパターン３４を除去した後、エピタキシャル成長を用いることにより、半導体層３２ａ上に半導体層３５ａを選択的に形成する。これにより、部分空乏型トランジスタ形成領域Ｅ２１の半導体層３２ａ、３５ａの全体の膜厚を、完全空乏型トランジスタ形成領域Ｅ２２の半導体層３２ｂの膜厚よりも厚くすることが可能となるとともに、素子分離に用いた酸化防止膜４１ｂを半導体層３５ａの選択成長に流用することができる。このため、製造工程の煩雑化を抑制しつつ、膜厚が互いに異なる半導体層３２ａ、３５ａおよび半導体層３２ｂを互いに安定して絶縁することが可能となるとともに、膜厚が互いに異なる高品質の半導体層３２ａ、３５ａおよび半導体層３２ｂをＢＯＸ層３１上に精度よく形成することが可能となる。なお、半導体層３２ａ、３５ａの全体の膜厚は、部分空乏型ＭＯＳトランジスタを形成可能なように設定することができる。
【００３５】
次に、図３（ｅ）に示すように、半導体層３２ｂ上の酸化膜３３ｂおよび酸化防止膜４１ｂをエッチングすることにより、半導体層３２ｂ上の酸化膜３３ｂおよび酸化防止膜４１ｂを除去する。そして、半導体層３２ａ、３５ａおよび半導体層３２ｂの熱酸化を行うことにより、半導体層３５ａ、３２ｂ上にゲート絶縁膜３６ａ、３６ｂをそれぞれ形成する。
【００３６】
次に、図３（ｆ）に示すように、半導体層３５ａ、３２ｂ上にゲート電極３７ａ、３７ｂをそれぞれ形成する。そして、ゲート電極３７ａ、３７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３５ａ、３２ｂ内にイオン注入することにより、ゲート電極３７ａ、３７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層３５ａ、３２ｂにそれぞれ形成する。
【００３７】
次に、ゲート電極３７ａ、３７ｂの側壁にサイドウォール３８ａ、３８ｂをそれぞれ形成する。そして、ゲート電極３７ａ、３７ｂおよびサイドウォール３８ａ、３８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３５ａ、３２ｂ内にイオン注入することにより、サイドウォール３８ａ、３８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３９ａ、３９ｂを半導体層３５ａ、３２ｂにそれぞれ形成する。
【００３８】
なお、上述した実施形態では、半導体層３２ｂ上の酸化膜３３ｂを一旦除去した後、ゲート絶縁膜３６ａ、３６ｂを付け直す方法について説明したが、半導体層３２ｂ上の酸化膜３３ｂをゲート絶縁膜３６ｂとしてそのまま用いるとともに、半導体層３２ｂ上の酸化防止膜４１ｂを除去する前に、半導体層３５ａの熱酸化を行うことにより、ゲート絶縁膜３６ｂよりも膜厚の厚いゲート絶縁膜３６ａを半導体層３５ａの表面に形成しても良い。
【００３９】
これにより、酸化防止膜４１ａ、４１ｂが半導体層３２の表面に接触することを防止することが可能となり、半導体層３２のダメージを緩和することが可能となるとともに、酸化膜を付け直すことなく、全体の膜厚が互いに異なる半導体層３２ａ、３５ａおよび半導体層３２ｂ上に形成されたゲート絶縁膜３６ａ、３６ｂの膜厚を互いに異ならせることができる。このため、製造工程の煩雑化を抑制しつつ、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４１】
Ｅ１、Ｅ１１、Ｅ２１  部分空乏型トランジスタ形成領域、Ｅ２、Ｅ１２、Ｅ２２  完全空乏型トランジスタ形成領域、Ｅ３、Ｅ１３、Ｅ２３  素子分離領域、１、１１、３１  ＢＯＸ層、２ａ、２ｂ、５ａ、１２ａ、１２ｂ、１５ａ、３２ａ、３２ｂ、３５ａ  半導体層、３ａ、３ｂ、１３ａ、１３ｂ、３３、３３ａ、３３ｂ  酸化膜、４、１４、３４  レジストパターン、６ａ、６ｂ、１６ａ、１６ｂ、３６ａ、３６ｂ  ゲート絶縁膜、７ａ、７ｂ、１７ａ、１７ｂ、３７ａ、３７ｂ  ゲート電極、８ａ、８ｂ、１８ａ、１８ｂ、３８ａ、３８ｂ  サイドウォールスペーサ、９ａ、９ｂ、１９ａ、１９ｂ、３９ａ、３９ｂ  ソース／ドレイン層、２０、４０  素子分離絶縁膜、２１  端部、４１ａ、４１ｂ  酸化防止膜
【図１】
2005286165.tif 000003
【図２】
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【図３】
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