(57)【要約】【課題】不純物拡散層の形成における低温化及び浅接合化が図れる半導体装置の製造方法を提供する。【解決手段】半導体基板２１からなる活性領域上にゲート絶縁膜２３ｎ及びゲート電極２４ｎを形成する。その後、ゲート電極２４ｎの側面上にレジスト膜からなるサイドウォール２５ｎを形成する。その後、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮを覆い、且つ、ヒ素を含んでいるレジスト膜２６を形成する。その後、レジスト膜２６及びサイドウォール２５ｎを、酸素を主成分とするプラズマ中でアッシングして除去する。このアッシングによって、レジスト膜２６中に含まれていたＡｓが選択的に導入され、サイドウォール２５ｎ形成領域には、浅い第１のｎ型ソース・ドレイン領域２７ｎが形成され、レジスト膜２６が直接形成された活性領域には深い第２のｎ型ソース・ドレイン領域２８ｎが形成される。【選択図】図２
2005260033.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に不純物を含む第１の有機膜を直接形成する工程（ａ）と、
前記第１の有機膜を、酸素を主成分とするプラズマ中でアッシングして除去する工程（ｂ）とを備え、
前記工程（ｂ）では、前記アッシングによって、前記第１の有機膜中に含まれていた不純物が前記半導体層中に導入され、前記半導体層の表面部に第１の不純物拡散層が形成されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記アッシングは、ステージ温度を常温から２００℃に設定して行なうことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記アッシングは、高周波出力を５０Ｗ〜２５０Ｗに設定して行なうことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体層は、キャパシタの下部電極となるシリコン膜であり、
前記工程（ａ）では、基板上に前記シリコン膜を形成する工程と、前記シリコン膜上に前記不純物を含まない第２の有機膜を形成する工程と、前記第２の有機膜中に不純物をイオン注入して前記不純物を含む第１の有機膜を形成する工程を有し、
前記工程（ｂ）の後に、前記半導体層上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記シリコン膜からなる下部電極の表面は、ＨＳＧ化されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体層は、半導体基板であり、
前記工程（ａ）の前に、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面上に不純物を含まない第２の有機膜からなるサイドウォールを形成する工程とを有し、
前記工程(ａ)では、前記ゲート電極及びサイドウォールの形成された前記半導体基板上に前記第１の有機膜を形成し、
前記工程（ｂ）では、前記第１の有機膜及び前記サイドウォールをアッシングによって除去することにより、前記第１の有機膜が直接形成されていた前記半導体基板の領域に前記第１の不純物拡散層を形成するとともに、前記サイドウォールが形成されていた前記半導体基板の領域に、前記第１の不純物拡散層よりも拡散深さの浅い第２の不純物拡散層を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体層は、半導体基板であり、
前記工程（ａ）の前に、前記半導体基板にトレンチを形成する工程を有し、
前記工程（ａ）では、前記トレンチを含む前記半導体基板上に前記第１の有機膜を形成した後、前記トレンチのみに前記第１の有機膜を残存させる工程を有し、
前記工程（ｂ）では、前記トレンチ内に残存する前記第１の有機膜をアッシングによって除去することにより、前記トレンチ内の側面及び底面となる前記半導体基板の表面部に前記第１の不純物拡散層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１の有機膜は、レジスト膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置の製造方法において、
前記不純物は、砒素であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜８のうちいずれか１項に記載の半導体装置の製造方法において、
前記不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不純物を含むレジスト膜から不純物を低温プロセスで導入することにより、拡散深さの浅い不純物拡散層を形成する方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、高集積化及び高性能化の要求に伴い、半導体素子の微細化が進められている。特に、半導体素子の微細化を図るためには、不純物拡散層の形成を低温化し、拡散深さを浅く形成することが重要となってきている。
【０００３】
従来、拡散深さの浅い不純物拡散層を形成する方法として、アモルファス層（結晶状態が乱された層）を形成した後、不純物を低エネルギーでイオン注入し、低温アニールによって不純物の活性化を図る方法が提案されている（例えば、特許文献１参照）。
【０００４】
図６（ａ）〜図６（ｄ）は、従来の半導体装置の製造工程を示す断面図である。本実施形態では、ＰＭＩＳトランジスタを用いて説明する。
【０００５】
まず、図６（ａ）に示す工程で、シリコン基板１０１にトレンチ型の素子分離領域１０２を形成する。その後、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域上にゲート絶縁膜１０３及びゲート電極１０４を形成する。
【０００６】
次に、図６（ｂ）に示す工程で、ゲート電極１０４をマスクにして、シリコン基板１０１に、ゲルマニウムイオン（Ｇｅ+）のイオン注入を行って、ソース・ドレイン形成領域のシリコン基板１０１の表面部に結晶状態が乱された層（アモルファス層）１０５を形成する。
【０００７】
次に、図６（ｃ）に示す工程で、ゲート電極１０４をマスクにして、シリコン基板１０１に、ｐ型不純物であるボロンイオン（Ｂ+）を注入エネルギー１〜５ｋｅＶ程度の低エネルギーでイオン注入して、ｐ型不純物注入層１０６を形成する。
【０００８】
次に、図６（ｄ）に示す工程で、５００℃〜６５０℃の低温アニールをして結晶状態が乱された層１０５内の不純物の活性化を行ってソース・ドレイン拡散層１０７を形成する。
【０００９】
この方法によれば、結晶状態が乱された層１０５を形成することにより、不純物の熱拡散が起こらない低温での再結晶化によって不純物の活性化を行うことができ、拡散深さの浅いソース・ドレイン拡散層を形成することができる。
【特許文献１】特開２０００−２６０７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のように半導体基板に不純物を直接イオン注入することによって不純物拡散層を形成する方法では、下記のような不具合があった。
【００１１】
第１に、半導体基板に不純物を直接イオン注入することによって不純物拡散層を形成する場合、イオン種及びイオン注入エネルギーに注入深さが決まるため、イオン注入装置の能力以上に不純物拡散層の浅接合化を図ることが困難である。
【００１２】
第２に、半導体基板に形成された凹部の側面及び底面に不純物をイオン注入する場合、注入角度によって凹部の側面及び底面の一部に不純物を注入することができないという課題がある。
【００１３】
第３に、イオン注入することによって不純物拡散層を形成した場合、不純物拡散層の不純物濃度のピーク位置は、基板表面から所定の深さまで入った位置となる。このため、キャパシタの下部電極の低抵抗化を図るために、イオン注入によって不純物を注入した場合、下部電極の表面濃度が下がった状態となるため、キャパシタ動作時に下部電極の表面に空乏化が生じ、所定のキャパシタ容量値を得ることができないという課題がある。
【００１４】
第４に、特許文献１のように、結晶状態が乱された層を利用して拡散深さの浅い不純物拡散層を形成した場合、結晶性を完全に回復することが困難であり、リーク電流が増加するという課題がある。
【００１５】
本発明の目的は、不純物拡散層の形成における低温化及び浅接合化が図れる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、半導体層上に不純物を含む第１の有機膜を直接形成する工程（ａ）と、前記第１の有機膜を、酸素を主成分とするプラズマ中でアッシングして除去する工程（ｂ）とを備え、前記工程（ｂ）では、前記アッシングによって、前記第１の有機膜中に含まれていた不純物が前記半導体層中に導入され、前記半導体層の表面部に第１の不純物拡散層が形成される。
【００１７】
上記半導体装置の製造方法において、前記アッシングは、ステージ温度を常温から２００℃に設定し、高周波出力を５０Ｗ〜２５０Ｗに設定して行なう。
【００１８】
上記半導体装置の製造方法において、前記半導体層は、キャパシタの下部電極となるシリコン膜であり、前記工程（ａ）では、基板上に前記シリコン膜を形成する工程と、前記シリコン膜上に前記不純物を含まない第２の有機膜を形成する工程と、前記第２の有機膜中に不純物をイオン注入して前記不純物を含む第１の有機膜を形成する工程を有し、前記工程（ｂ）の後に、前記半導体層上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを備えている。
【００１９】
上記半導体装置の製造方法において、前記シリコン膜からなる下部電極の表面は、ＨＳＧ化されている。
【００２０】
また、上記半導体装置の製造方法において、前記半導体層は、半導体基板であり、前記工程（ａ）の前に、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面上に不純物を含まない第２の有機膜からなるサイドウォールを形成する工程とを有し、前記工程(ａ)では、前記ゲート電極及びサイドウォールの形成された前記半導体基板上に前記第１の有機膜を形成し、前記工程（ｂ）では、前記第１の有機膜及び前記サイドウォールをアッシングによって除去することにより、前記第１の有機膜が直接形成されていた前記半導体基板の領域に前記第１の不純物拡散層を形成するとともに、前記サイドウォールが形成されていた前記半導体基板の領域に、前記第１の不純物拡散層よりも拡散深さの浅い第２の不純物拡散層を形成する。
【００２１】
また、上記半導体装置の製造方法において、前記半導体層は、半導体基板であり、前記工程（ａ）の前に、前記半導体基板にトレンチを形成する工程を有し、前記工程（ａ）では、前記トレンチを含む前記半導体基板上に前記第１の有機膜を形成した後、前記トレンチのみに前記第１の有機膜を残存させる工程を有し、前記工程（ｂ）では、前記トレンチ内に残存する前記第１の有機膜をアッシングによって除去することにより、前記トレンチ内の側面及び底面となる前記半導体基板の表面部に前記第１の不純物拡散層を形成する。
【００２２】
上記半導体装置の製造方法において、前記第１の有機膜は、レジストである。
【発明の効果】
【００２３】
本発明によれば、不純物を含む第１の有機膜を、酸素を主成分とするプラズマ中でアッシングして除去することにより、第１の有機膜中に含まれていた不純物を半導体層中に導入して第１の不純物拡散層を形成するため、第１の不純物拡散層を低温プロセスで形成することができ、かつ、不純物濃度のピーク位置が最表面にある拡散深さの浅い第１の不純物拡散層を形成することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２５】
図１（ａ）〜図１（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２６】
まず、図１（ａ）に示す工程で、半導体基板１にトレンチ型の素子分離領域２を形成した後、ゲート絶縁膜３、ゲート電極４及びソース・ドレイン領域５を有するＭＩＳ型トランジスタを形成する。その後、基板上に第１の層間絶縁膜６を形成した後、ソース・ドレイン領域５上の第１の層間絶縁膜６に、ソース・ドレイン領域５に到達するコンタクトプラグ７を形成する。その後、第１の層間絶縁膜６上に第２の層間絶縁膜８を形成した後、第２の層間絶縁膜８にコンタクトプラグ７に到達する下部電極形成用孔９を形成する。その後、下部電極形成用孔９を含む第２の層間絶縁膜８上に表面がＨＳＧ化された下部電極用シリコン膜１０を形成する。
【００２７】
次に、図１（ｂ）に示す工程で、下部電極用シリコン膜１０上に厚さ５００ｎｍのレジスト膜１１を形成する。その後、レジスト膜１１中に砒素イオン（Ａｓ）を注入ドーズ量１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2、注入エネルギー３０〜１００ｋｅＶの注入条件でイオン注入する。このとき、Ａｓがレジスト膜１１中を突き抜けない条件で行なう。
【００２８】
次に、図１（ｃ）に示す工程で、層間絶縁膜８の上面上のレジスト膜１１及び下部電極用シリコン膜１０を除去して、下部電極形成用孔９内に下部電極用シリコン膜１０からなる下部電極１０ａを形成するとともに、下部電極１０ａに囲まれた凹部内にレジスト膜１１ａを残存させる。このとき、レジスト膜１１及び下部電極用シリコン膜１０の除去は、エッチバック法またはＣＭＰ（化学的機械研磨）法によって行なう。
【００２９】
次に、図１（ｄ）に示す工程で、凹部内に残存するレジスト膜１１ａを、酸素（Ｏ2）を主成分とする酸素プラズマ中でアッシングして除去する。このアッシングによりレジスト膜１１ａを除去する際に、レジスト膜１１ａ中に注入されていたＡｓが下部電極１０ａ中に導入される。このときのアッシング条件として、高周波出力を５０Ｗ〜２５０Ｗに設定し、ステージ温度を常温から２００℃に設定して行なう。これにより、常温から２００℃までの極低温で、レジスト膜１１ａを除去するとともに、下部電極に不純物（Ａｓ）を導入することができるので、ＨＳＧ領域における空乏化を防止することができる。その後、下部電極１０ａ上に、容量絶縁膜１２及び上部電極１３を順次形成して、下部電極１０ａ、容量絶縁膜１２及び上部電極１３からなるキャパシタを形成する。
【００３０】
図５（ａ）及び図５（ｂ）は、本発明に係る不純物（Ａｓ）を含むレジストを用いてアッシング除去により不純物拡散層を形成する方法を説明するための不純物プロファイル図であり、(ａ)はＳｉ基板上に不純物を含むレジストを形成した状態におけるアッシング前の不純物プロファイル、（ｂ）は不純物を含むレジストをアッシングにより途中まで除去した状態における不純物プロファイルである。
【００３１】
図５（ａ）に示すように、アッシング前にはＳｉ基板中には不純物（Ａｓ）がほとんど検出されなかった。しかしながら、図５（ｂ）に示すように、レジストのアッシングを途中まですると、Ｓｉ基板中に高濃度の不純物（Ａｓ）が検出された。この結果から、アッシングによってレジスト中の不純物がＳｉ基板中に移動していることがわかる。
【００３２】
本実施形態によれば、下部電極１０ａ上に形成されているＡｓ注入されたレジスト膜１１ａをアッシング除去することにより、レジスト膜１１ａ中のＡｓを下部電極１０ａ中に導入することができる。これにより、常温から２００℃までの極低温状態で、下部電極１０ａ中にＡｓを導入することができるので、下部電極１０ａの表面部のＨＳＧ領域における空乏化を防止することができる。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００３４】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分はＮＭＩＳトランジスタ形成領域ＡｒｅａＮを示し、右半分はＰＭＩＳトランジスタ形成領域ＡｒｅａＰを示している。
【００３５】
まず、図２（ａ）に示す工程で、半導体基板２１のＮＭＩＳトランジスタ形成領域ＡｒｅａＮにＰウェル領域２１ａを形成し、半導体基板２１のＰＭＩＳトランジスタ形成領域ＡｒｅａＰにＮウェル領域２１ｂを形成する。そして、半導体基板２１にトレンチ型の素子分離領域２２を形成する。その後、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮにおける素子分離領域２２に囲まれた半導体基板２１からなる活性領域上にゲート絶縁膜２３ｎ及びゲート電極２４ｎを形成する。同時に、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰにおける素子分離領域２２に囲まれた半導体基板２１からなる活性領域上にゲート絶縁膜２３ｐ及びゲート電極２４ｐを形成する。
【００３６】
次に、図２（ｂ）に示す工程で、基板上の全面に厚さ２００ｎｍ〜４００ｎｍのレジスト膜を形成した後、異方性ドライエッチングによりレジスト膜をエッチングすることにより、ゲート電極２４ｎ、２４ｐの側面上にレジスト膜からなるサイドウォール２５ｎ、２５ｐを形成する。
【００３７】
次に、図２（ｃ）に示す工程で、半導体基板２１の上に、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰに開口を有し、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮを覆い、且つ、不純物としてヒ素（Ａｓ）を含んでいるレジスト膜２６を形成する。ここで、ゲート電極２４ｐの側面上に形成されているサイドウォール２５ｐは、必ずしも除去する必要はない。
【００３８】
次に、図２（ｄ）に示す工程で、レジスト膜２６及びサイドウォール２５ｎを、酸素（Ｏ2）を主成分とする酸素プラズマ中でアッシングして除去する。このアッシングによって、レジスト膜２６中に含まれていたＡｓが、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮにおけるゲート電極２４ｎの側方下に位置する活性領域（半導体基板２１）中に選択的に導入される。このとき、活性領域のうち、サイドウォール２５ｎが形成されていた領域には拡散深さの浅い第１のｎ型ソース・ドレイン領域２７ｎが形成され、レジスト膜２６が直接接している領域には第１のｎ型ソース・ドレイン領域２７ｎよりも拡散深さの深い第２のｎ型ソース・ドレイン領域２８ｎが形成される。このアッシング条件として、高周波出力を５０Ｗ〜２５０Ｗに設定し、ステージ温度を常温から２００℃に設定して行なう。これにより、常温から２００℃までの極低温で、レジスト膜２６及びサイドウォール２５ｎを除去するとともに、レジスト膜２６中から活性領域に不純物（Ａｓ）を導入することができるので、相対的に拡散深さが浅く、且つ、表面不純物濃度の高い第１のｎ型ソース・ドレイン領域２７ｎ及び第２のｎ型ソース・ドレイン領域２８ｎを形成することができる。
【００３９】
次に、図３（ａ）に示す工程で、基板上の全面に厚さ２００ｎｍ〜４００ｎｍのレジスト膜を形成した後、異方性ドライエッチングによりレジスト膜をエッチングすることにより、ゲート電極２４ｎ、２４ｐの側面上にレジスト膜からなるサイドウォール２９ｎ、２９ｐを形成する。
【００４０】
次に、図３（ｂ）に示す工程で、半導体基板２１の上に、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮに開口を有し、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰを覆い、且つ、不純物としてボロン（Ｂ）を含んでいるレジスト膜３０を形成する。
【００４１】
ここで、ゲート電極２４ｎの側面上に形成されているサイドウォール２９ｎは、必ずしも除去する必要はない。
【００４２】
次に、図３（ｃ）に示す工程で、レジスト膜３０及びサイドウォール２９ｐを、酸素（Ｏ2）を主成分とする酸素プラズマ中でアッシングして除去する。このアッシングによって、レジスト膜３０中に含まれていたＢが、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰにおけるゲート電極２４ｐの側方下に位置する活性領域（半導体基板２１）中に選択的に導入される。このとき、活性領域のうち、サイドウォール２９ｐが形成されていた領域には拡散深さの浅い第１のｐ型ソース・ドレイン領域２７ｐが形成され、レジスト膜３０が直接接している領域には第１のｐ型ソース・ドレイン領域２７ｐよりも拡散深さの深い第２のｐ型ソース・ドレイン領域２８ｐが形成される。このアッシング条件として、高周波出力を５０Ｗ〜２５０Ｗに設定し、ステージ温度を常温から２００℃に設定して行なう。これにより、常温から２００℃までの極低温で、レジスト膜３０及びサイドウォール２９ｐを除去するとともに、レジスト膜３０中から活性領域に不純物（Ｂ）を導入することができるので、相対的に拡散深さが浅く、且つ、表面不純物濃度の高い第１のｐ型ソース・ドレイン領域２７ｐ及び第２のｎ型ソース・ドレイン領域２８ｐを形成することができる。
【００４３】
本実施形態によれば、活性領域上に形成されている不純物を含んでいるレジスト膜をアッシング除去することにより、レジスト膜中の不純物を活性領域中に導入することができる。これにより、常温から２００℃までの極低温状態で、活性領域中に不純物を導入することができるので、相対的に拡散深さが浅く、且つ、表面不純物濃度の高いソース・ドレイン領域を形成することができる。しかも、ゲート電極の側面上にレジスト膜からなるサイドウォールを形成することにより、拡散深さの異なる第１のソース・ドレイン領域及び第２のソース・ドレイン領域を選択的に形成することができる。また、ソース・ドレイン領域を形成した後、ゲート電極の側面上には、従来のような絶縁膜からなるサイドウォールが存在しないので、微細化が進みゲート電極間が狭くなった場合においても、従来の方法に比べてコンタクト底面積を大きく取ることができ、信頼性の高い半導体装置を得ることが出来る。さらに、従来のような絶縁膜からなるサイドウォールを形成する際に生じるサイドウォール端の基板掘れがないので、サイドウォール端での不純物プロファイルの変化や、ソース・ドレイン領域の低抵抗化に用いるコバルトシリサイド膜も均一に形成できるので、信頼性の高い半導体装置を得ることができる。
【００４４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００４５】
図４（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分はＮＭＩＳトランジスタ形成領域ＡｒｅａＮを示し、右半分はＰＭＩＳトランジスタ形成領域ＡｒｅａＰを示している。
【００４６】
まず、図４（ａ）に示す工程で、半導体基板３１における素子分離形成領域にトレンチ３２ａ、３２ｂを形成する。その後、半導体基板３１の上に、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰに開口を有し、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮを覆い、且つ、不純物としてヒ素（Ａｓ）を含んでいるレジスト膜３３を形成する。
【００４７】
次に、図４（ｂ）に示す工程で、ＣＭＰ（化学的機械研磨）法を用いて、半導体基板３１上の不要なレジスト膜３３を除去することにより、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮのトレンチ３２ａ内のみにレジスト膜３３ａを残存させる。
【００４８】
次に、図４（ｃ）に示す工程で、レジスト膜３３ａを、酸素（Ｏ2）を主成分とする酸素プラズマ中でアッシングして除去する。このアッシングによって、レジスト膜３３ａ中に含まれていたＡｓが、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮにおけるトレンチ３２ａ内の半導体基板３１中に選択的に導入される。これにより、トレンチ３２ａ内の側面及び底面に位置する半導体基板３１の表面部にｎ型不純物層３４が選択的に形成される。このアッシング条件として、高周波出力を５０Ｗ〜２５０Ｗに設定し、ステージ温度を常温から２００℃に設定して行なう。これにより、常温から２００℃までの極低温で、レジスト膜３３ａを除去するとともに、レジスト膜３３ａ中からトレンチ３２ａ内の底面及び側面に位置する半導体基板３１の表面部に不純物（Ａｓ）を導入することができるので、相対的に拡散深さが浅く、且つ、表面不純物濃度の高いｎ型不純物層３４を形成することができる。
【００４９】
まず、図４（ｄ）に示す工程で、半導体基板３１の上に、ＮＭＩＳトランジスタ形成領域ＡｒｅａＮに開口を有し、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰを覆い、且つ、不純物としてボロン（Ｂ）を含んでいるレジスト膜３５を形成する。
【００５０】
次に、図４（ｅ）に示す工程で、ＣＭＰ法を用いて、半導体基板３１上の不要なレジスト膜３５を除去することにより、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰのトレンチ３２ｂ内のみにレジスト膜３５ａを残存させる。
【００５１】
次に、図４（ｆ）に示す工程で、レジスト膜３５ａを、酸素（Ｏ2）を主成分とする酸素プラズマ中でアッシングして除去する。このアッシングによって、レジスト膜３５ａ中に含まれていたＢが、ＰＭＩＳトランジスタ形成領域ＡｒｅａＰにおけるトレンチ３２ｂ内の半導体基板３１中に選択的に導入される。これにより、トレンチ３２ｂ内の側面及び底面に位置する半導体基板３１の表面部にｐ型不純物層３６が選択的に形成される。このアッシング条件として、高周波出力を５０Ｗ〜２５０Ｗに設定し、ステージ温度を常温から２００℃に設定して行なう。これにより、常温から２００℃までの極低温で、レジスト膜３５ａを除去するとともに、レジスト膜３５ａ中からトレンチ３２ｂ内の底面及び側面に位置する半導体基板３１の表面部に不純物（Ｂ）を導入することができるので、相対的に拡散深さが浅く、且つ、表面不純物濃度の高いｐ型不純物層３５を形成することができる。
【００５２】
その後、半導体基板３１上の全面に絶縁膜を形成した後、ＣＭＰ法を用いて半導体基板３１上の不要な絶縁膜を除去することにより、トレンチ３２ａ、３２ｂ内に絶縁膜を選択的に形成してトレンチ型の素子分離領域を形成する。
【００５３】
本実施形態によれば、トレンチ３２ａ及びトレンチ３２ｂ内の側面及び底面に位置する半導体基板３１の表面部にｎ型不純物層３４及びｐ型不純物層３６を選択的に形成することができる。これにより、近年の半導体装置の微細化に伴い、トレンチ型の素子分離領域を微細間隔で形成した際に生じる閾値の低下を防止することができる。すなわち、従来の半導体装置では、トレンチ型の素子分離領域で囲まれた半導体基板からなる活性領域中に導入した閾値制御用不純物が、トレンチ内に埋め込まれた絶縁膜中に拡散し、素子分離領域に接する活性領域中に不純物濃度が低下し、所望の閾値を得ることができないという課題があった。これに対して、本実施形態では、トレンチ側壁の半導体基板３１の表面部に閾値制御用不純物と同導電型を有する拡散深さの浅い不純物層を形成するため、閾値制御用不純物がトレンチ内に埋め込まれた絶縁膜中に拡散することによる不純物濃度の低下を抑制することができるので、所望の閾値電圧を有するＭＩＳトランジスタを得ることができる。
【００５４】
なお、第１〜第３の実施形態では、レジスト膜を用いて説明したが、レジスト膜と同様に、イオン注入された不純物がアッシングにより膜中を移動する性質を有する有機膜を用いても同様な効果を得ることができる。
【産業上の利用可能性】
【００５５】
以上説明したように、本発明は、不純物拡散層の形成温度の低温化に有用である。
【図面の簡単な説明】
【００５６】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図５】（ａ）及び（ｂ）は、本発明に係る不純物を含むレジストを用いてアッシング除去により不純物拡散層を形成する方法を説明するための不純物プロファイル図であり、(ａ)は半導体基板上に不純物を含むレジストを形成した状態における不純物プロファイル図、（ｂ）は不純物を含むレジストをアッシングにより途中まで除去した状態における不純物プロファイル図
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００５７】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  ソース・ドレイン領域
６  第１の層間絶縁膜
７  コンタクトプラグ
８  第２の層間絶縁膜
９  下部電極形成用孔
１０  下部電極用シリコン膜
１０ａ  下部電極
１１  レジスト膜
１１ａ  レジスト膜
１２  容量絶縁膜
１３  上部電極
２１  半導体基板
２１ａ  Ｐウェル領域
２１ｂ  Ｎウェル領域
２２  素子分離領域
２３ｎ  ゲート絶縁膜
２３ｐ  ゲート絶縁膜
２４ｎ  ゲート電極
２４ｐ  ゲート電極
２５ｎ  サイドウォール
２５ｐ  サイドウォール
２６  レジスト膜
２７ｎ  第１のｎ型ソース・ドレイン領域
２７ｐ  第１のｐ型ソース・ドレイン領域
２８ｎ  第２のｎ型ソース・ドレイン領域
２８ｐ  第２のｐ型ソース・ドレイン領域
２９ｎ  サイドウォール
２９ｐ  サイドウォール
３０  レジスト膜
３１  半導体基板
３２ａ  トレンチ
３２ｂ  トレンチ
３３  レジスト膜
３３ａ  レジスト膜
３４  ｎ型不純物層
３５  レジスト膜
３５ａ  レジスト膜
３６  ｐ型不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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