(57)【要約】【課題】  デルタシグマ変調器内のコンパレータのヒステリシス特性によるデルタシグマ変調器の発振限界値が小さくなることを抑制できるデルタシグマ変調器を提供し、およびそれを用いて、発振限界値の劣化に起因する電力効率の悪化を回避できる１ビットアンプを実現する。【解決手段】  離散時間、時間連続または離散時間と時間連続混在のループフィルタ２と、量子化器としてのコンパレータ６とを設ける。コンパレータ６の入出力端子間に帰還経路を形成するゲインがＡＦＢとなる増幅器４と遅延素子５とを設ける。これにより、上記発振限界の劣化を抑制することができる。【選択図】  図１
2005286838.tif 000002
【特許請求の範囲】
【請求項１】
離散時間の、時間連続の、または離散時間と時間連続との混在のループフィルタと、量子化器とを有するデルタシグマ変調器において、
上記量子化器の入出力端子間に、帰還経路が設けられていることを特徴とするデルタシグマ変調器。
【請求項２】
上記量子化器は、１ビットコンパレータであることを特徴とする請求項１記載のデルタシグマ変調器。
【請求項３】
上記帰還経路に、遅延素子が設けられていることを特徴とする請求項１または２記載のデルタシグマ変調器。
【請求項４】
上記帰還経路は、上記量子化器に対して負帰還となっていることを特徴とする請求項１ないし３の何れか１項に記載のデルタシグマ変調器。
【請求項５】
上記帰還経路は、アナログスイッチとキャパシタとを備えたスイッチトキャパシタ回路であることを特徴とする請求項１ないし４の何れか１項に記載のデルタシグマ変調器。
【請求項６】
請求項１ないし５の何れか１項に記載のデルタシグマ変調器と、
上記量子化器の出力端子に入力端子が接続されたスイッチングアンプとを含むことを特徴とする１ビットアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオアンプ等に使用される、デルタシグマ変調器（以下、ΔΣ変調器という）に関し、特に、最大入力信号レベルを改善できるΔΣ変調器およびそれを用いた１ビットアンプに関するものである。
【背景技術】
【０００２】
従来から知られている通り、ΔΣ変調器において用いられるベースバンド内の量子化ノイズを減らすためのノイズシェーピングは、ΔΣ変調器内で用いられるループフィルタの次数を大きくするほど急峻になり、効果が大きくなる。特に、２次以上のΔΣ変調器では、量子化ノイズの大きな低減効果が得られる。
【０００３】
しかしながら、ループフィルタの次数を大きくするほど、ΔΣ変調器内のフィードバックに起因する不安定性が増大する。不安定性が増大するほど、ΔΣ変調器出力に含まれる信号パワーの最大値（以下、発振限界値という）が小さくなってしまう。図７は、このような７次ΔΣ変調器における離散時間系（Ｚ領域）での動作をブロック図に示したものである(非特許文献１)。
【０００４】
本図では、７つの各積分器Ｉ１〜７が互いに縦続に接続されている。また、各積分器Ｉ１〜７の出力が各ゲインブロックＡ１〜Ａ７を通してそれぞれ各ａ１〜ａ７倍され、加算される。その結果が、量子化器であるコンパレータＣＯＭＰ１に入力され、その出力（出力が±１の１ビットコンパレータを仮定した）がΔΣ変調器の入力端子側に負帰還される。また、上記各積分器Ｉ３、Ｉ５、Ｉ７の出力がゲインブロックＧ１〜Ｇ３をそれぞれ通してγ１倍〜γ３倍されて、それぞれ上記各積分器Ｉ２、Ｉ４、Ｉ６の入力端子に負帰還される。
【０００５】
上記係数γ１〜３、ａ１〜ａ７は、所望のノイズシェーピング特性が得られるように、決定される（高次のΔΣ変調器の係数決定方法はよく知られているため、ここでは説明を省略する）。図８に、７次ΔΣ変調器の信号成分／（ノイズ＋歪）の最大値（以下、ＳＮＤＲと呼ぶ）と発振限界値との関係を示す。
【０００６】
図８から分かるように、発振限界値を大きくしたい場合には、ＳＮＤＲを犠牲にする必要がある。また、発振限界値が１に近づくほど、このトレードオフは厳しくなるため、ＳＮＤＲの劣化量は極端に大きくなってしまう。
【非特許文献１】Delta-Sigma Data Converters, Theory, Design, and Simulation, IEEE PRESS, 1996, pp. 174-179, ISBN0-7803-1045-4
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般に、シングルループのΔΣ変調器においては、コンパレータのヒステリシス特性がΔΣ変調器のノイズシェーピング特性に与える影響は小さいといわれている。
【０００８】
しかしながら、我々は、高次のΔΣ変調器では、コンパレータのヒステリシス特性によって、ΔΣ変調器の発振限界、ＳＮＤＲが劣化することを確認した。
【０００９】
通常の簡単な構成のコンパレータ、特にダイナミックコンパレータには必ず、ヒステリシス特性があり、図９に示すような特性を示す。横軸はコンパレータの入力信号であり、縦軸はコンパレータの出力信号である。上側の図９（ａ）は、コンパレータの入力を出力が−１となるところから、大きくしていった場合の特性であり、下側の図９（ｂ）は、コンパレータの入力を出力が＋１となるところから、小さくしていった場合の特性を示している。
【００１０】
このとき、高次のΔΣ変調器では、出力信号に対して数パーセントのヒステリシス特性があると、発振限界、ＳＮＤＲが劣化するという問題を生じている。
【００１１】
よって、本発明の目的は、上記従来の欠点を除去した、コンパレータのヒステリシス特性の影響を受けない、上記影響による特性劣化が抑制されたΔΣ変調器およびそれを用いた、上記特性劣化に起因する電力効率の悪化を回避できる１ビットアンプを提供することである。
【課題を解決するための手段】
【００１２】
本発明のΔΣ変調器は、上記課題を解決するために、離散時間の、時間連続の、または離散時間と時間連続との混在のループフィルタと、量子化器とを有するデルタシグマ変調器において、上記量子化器の入出力端子間に、帰還経路が設けられていることを特徴としている。
【００１３】
上記ΔΣ変調器では、上記量子化器は１ビットコンパレータであることが好ましい。上記ΔΣ変調器においては、上記帰還経路に、遅延素子が設けられていることが望ましい。
上記ΔΣ変調器では、上記帰還経路は、上記量子化器に対して負帰還となっていることが好ましい。上記ΔΣ変調器においては、上記帰還経路は、アナログスイッチとキャパシタとを備えたスイッチトキャパシタ回路であってもよい。
【００１４】
本発明に係る１ビットアンプは、上記課題を解決するために、本発明の上記の何れかに記載のΔΣ変調器と、上記量子化器の出力端子に入力端子が接続されたスイッチングアンプとを含むことを特徴としている。
【発明の効果】
【００１５】
本発明のΔΣ変調器は、以上のように、コンパレータといった量子化器に対し、該量子化器のヒステリシス特性をキャンセルするように信号の帰還経路を設けた構成である。
【００１６】
以上説明したとおり、本発明によれば、量子化器に帰還経路を追加することにより、量子化器のヒステリシス特性、および上記特性のバラツキによる発振限界の劣化を抑制することが可能であるという効果を奏する。
【００１７】
また、上記ΔΣ変調器を、デジタルオーディオ用１ビットアンプ等に用いる場合には、発振限界の劣化といった特性劣化を低減することができるため、上記特性劣化に起因する電力効率の悪化を回避することが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の一形態について、図１ないし図６に基づいて説明すれば、以下のとおりである。図１は、本発明の実施形態を示すΔΣ変調器１の簡略化したブロック図である。このΔΣ変調器１は、ループフィルタ２とコンパレータブロック３とを備えている。また、コンパレータブロック３は、コンパレータ（量子化器）６とゲインがＡＦＢとなる増幅器４と遅延素子５とを有している。コンパレータ６としては、１ビットコンパレータが好ましい。１ビットコンパレータとは、入力信号を、ある１つの閾値と比較した結果に基づいて、上記入力信号を２値量子化する回路である。
【００１９】
図２にループフィルタ２の構成の１例を示す。図２は７次のループフィルタ２の一例であり、入力端子側から順に、時間連続積分器Ｉ１と、６個の各遅延型離散時間積分器Ｉ２〜Ｉ７とが互いに縦続接続されている。また、ゲインがγ１〜３となるゲインブロックＧ１〜３は、ループフィルタ２におけるポールの位置を調整するために設けられている。
【００２０】
また、各積分器Ｉ１〜Ｉ７の出力はゲインブロックＡ１〜７を通してそれぞれ重み付け（ゲインａ１〜ａ７）されて出力される。ここでは、ループフィルタ２の伝達関数を時間連続と時間離散の混在型としているが、時間連続型のみまたは離散時間型のみでも同様に構成できる。
【００２１】
図３に図１に示したコンパレータブロック３の具体的な構成を示す。図３の各キャパシタCcomp1〜7およびその入力端子１〜７(INPUT1〜7)側に配置されたスイッチ（アナログスイッチ）は、図２のループフィルタ２のゲインブロックＡ１〜７からの各出力にそれぞれ対応して設けられている。図３では、煩雑な図示のために不明確化することを回避するために、一部のスイッチやキャパシタや入力端子の記載を省いている。
【００２２】
コンパレータ６の入出力間にフィードバック部（帰還経路）が設けられている。フィードバック部では、ゲインがＡＦＢとなる増幅器４としてのキャパシタCcomp＿fbと、遅延素子５としてのスイッチとが配置されている。上記スイッチは、キャパシタCcomp＿fbとコンパレータ６の出力との間に設けられている。上記キャパシタCcomp＿fbおよびそれに接続されているスイッチにより、スイッチトキャパシタ回路が形成されている。
【００２３】
次に、ゲインがＡＦＢとなる増幅器４と遅延素子５とが、上記キャパシタCcomp＿fbおよびそれに接続されているスイッチにより実現できることを説明する。まず、クロック周期ｎ×Ｔにおけるクロックφ１が立ち下がる直前の入力端子１〜７の電圧値をＶ１（ｎ）〜Ｖ７（ｎ）とし、クロック周期ｎ×Ｔにおけるコンパレータ６の出力端子の電圧値をＶＯ（ｎ）とする。このとき、クロック周期ｎ×Ｔにおけるクロックφ１が立ち上がった直後の上記コンパレータ６の非反転入力端子に保持される電荷量Ｑ（ｎ）は次式（１）で表すことができる。
【００２４】
【数１】
2005286838.tif 000003
【００２５】
クロック周期ｎ×Ｔにおけるクロックφ１が立ち下がる（コンパレータ６での比較が行われる）直前のコンパレータ６の非反転入力端子の電圧ＶＸ（ｎ）は、電荷保存則を適用することにより次式（２）で与えられる。
【００２６】
【数２】
2005286838.tif 000004
【００２７】
上記式（２）より、図１に示したコンパレータブロック３における遅延素子５と増幅器４との各機能を実現することができる。
【００２８】
図４に図１のΔΣ変調器の発振限界、ＳＮＤＲ、およびダイナミックレンジ（以下、ＤＲという）の特性を示す（ここでは、コンパレータ６は理想特性を示すものとする）。
【００２９】
図４の横軸はコンパレータフィードバック部のゲインＡＦＢを示しており、正帰還を示すＡＦＢ＞０の時は、コンパレータブロック３は図９に示す正のヒステリシス特性を示す。また、負帰還を示すＡＦＢ＜０の場合は、コンパレータブロック３は図５に示すような負のヒステリシス特性を示す。図５の横軸はコンパレータブロック３の入力信号であり、図５の縦軸はコンパレータブロック３の出力信号である。
【００３０】
上側の図５（ａ）は、コンパレータブロック３の入力を出力が−１となるところから、大きくしていった場合の特性であり、下側の図５（ｂ）は、コンパレータブロック３の入力を出力が＋１となるところから、小さくしていった場合の特性を示している。
【００３１】
図４から分かるように、コンパレータブロック３にヒステリシスが＋１％以上あると、発振限界が急激に劣化することがわかる。一方、負のヒステリシス特性がある場合には、発振限界値は安定していることがわかる。
【００３２】
従って、ＡＦＢの値を−１％〜−５％程度の負帰還に設定すれば、コンパレータ６に若干のヒステリシス特性があっても、コンパレータブロック３としては負のヒステリシス特性となり、発振限界値を一定に保つことができる。つまり、ＡＦＢの値を−１％〜−５％程度の逆ヒステリシス特性を備えたコンパレータブロック３を有するΔΣ変調器１は、上記コンパレータ６のヒステリシス特性のバラツキに対し強い（変動が少ないロバストな）回路となる。この例では、ＡＦＢの値を−１％よりも、さらに小さくすると、ＤＲ、ＳＮＤＲが劣化して（歪が生じて）しまうため、ＡＦＢの値は−１％程度が好ましい。
【００３３】
図４で示した特性は、ΔΣ変調器１の次数、ΔΣ変調器１の係数（Ａ１〜７、γ１〜３）、コンパレータブロック３の遅延特性によって変化するため、ΔΣ変調器１の各係数を決定した後、図５で示したような特性を調べてから、その特性に応じてＡＦＢの値を設定すればよい。
【００３４】
また、図３ではシングルエンドの回路構成を示したが、フル差動構成の方が好ましい。当業者であれば、容易に差動回路を構成できる。また、離散時間、連続時間積分器は実回路として容易に構成できるため、ここでは具体例を示していない。また、上記各積分器Ｉ１〜Ｉ７の回路はフル差動構成でもよいし、シングルエンド構成でもよい。また、上記一実施形態では、ループフィルタ２、コンパレータ６は、アナログ回路であると想定しているが、デジタル回路で構成することも可能である。
【００３５】
図１のΔΣ変調器１を１ビットアンプ１０として用いる場合のブロック図を図６に示す。上記実施形態のΔΣ変調器１に対してさらに、ΔΣ変調器１全体に対する帰還経路に、スイッチングアンプ７（以下、Ｄ級アンプという）が、その入力端子をコンパレータ６の出力端子に接続して追加されている。
【００３６】
また、Ｄ級アンプ７の１ビット出力がＬＣフィルタ８を通してスピーカ９へ伝達される。このＬＣフィルタ８はΔΣ変調器１が発生する帯域外の量子化ノイズを低減する役割を担う。図６でループフィルタ２とコンパレータブロック３をアナログ回路として構成することにより、アナログ入力、１ビット出力の１ビットアンプとして利用することができる。デジタル入力に対応させる場合には、ループフィルタ２とコンパレータブロック３をデジタル回路で構成し、Ｄ級アンプ７の１ビット出力信号をＡＤ変換器を通してデジタル信号に変換し、入力部へ帰還すればよい。
【００３７】
図１で示した一実施形態と同様に、図６の構成の１ビットアンプ１０において、コンパレータ６の入出力間に帰還経路を形成するゲインがＡＦＢとなる増幅器４と遅延素子５とを設けることにより、発振限界がコンパレータ６のヒステリシス特性、およびその特性バラツキの影響を受けず、安定化することができる。よって、上記１ビットアンプ１０では、用いたΔΣ変調器１における、発振限界の劣化といった特性劣化を防止できるので、上記特性劣化に起因する電力効率の低下というアンプ特性の悪化を回避できる。
【産業上の利用可能性】
【００３８】
本発明のΔΣ変調器は、コンパレータといった量子化器の特性バラツキによる、発振限界の低下やＳＤＮＲの減少という特性劣化を抑制できるので、１ビットアンプといった増幅器を用いと、上記１ビットアンプといった増幅器の電力効率を向上できるから、電気・通信分野に好適に利用できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係るΔΣ変調器を示すブロック図である。
【図２】上記ΔΣ変調器のループフィルタの構成を示すブロック図である。
【図３】上記ΔΣ変調器のフィードバック経路を有するコンパレータブロックを実回路で構成した回路ブロック図である。
【図４】上記ΔΣ変調器における、発振限界、ＳＮＤＲ、ＤＲに関する、コンパレータの入出力間のフィードバックゲイン依存性を示すグラフである。
【図５】上記コンパレータの入出力間のフィードバックゲインが負となる場合のコンパレータブロックの入出力特性を示したグラフであり、（ａ）は、コンパレータブロックの入力を出力が−１となるところから、大きくしていった場合を示し、（ｂ）は、コンパレータブロックの入力を出力が＋１となるところから、小さくしていった場合を示す。
【図６】上記ΔΣ変調器を適用した１ビットアンプのブロック図である。
【図７】従来のΔΣ変調器のブロック図である。
【図８】従来のΔΣ変調器の発振限界とＳＮＤＲとの関係を示すグラフである。
【図９】従来のΔΣ変調器で用いられるコンパレータのヒステリシス特性を示すグラフである。
【符号の説明】
【００４０】
１：ΔΣ変調器（デルタシグマ変調器）
２：ループフィルタ
３：コンパレータブロック
４：増幅器（帰還経路）
５：遅延素子（帰還経路）
６：コンパレータ（量子化器）
７：スイッチングアンプ
８：ＬＣフィルタ
９：スピーカ
１０：１ビットアンプ
【図１】
2005286838.tif 000005
【図２】
2005286838.tif 000006
【図３】
2005286838.tif 000007
【図４】
2005286838.tif 000008
【図５】
2005286838.tif 000009
【図６】
2005286838.tif 000010
【図７】
2005286838.tif 000011
【図８】
2005286838.tif 000012
【図９】
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