(57)【要約】【課題】一つの電圧発生及び制御回路だけが必要で自己整合方式のソース／ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法を提供する。【解決手段】ＳＩＳ構造を有する一つのセルトランジスタとＳＯＮＯＳ構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する２ｂｉｔセルトランジスタに形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に備えられたゲート酸化膜パターン、
前記ゲート酸化膜上に備えられ、前記ゲート酸化膜パターンの幅より広いゲート電極と窒化膜パターンの積層構造、
前記ゲート電極の側壁、下部面及び半導体基板の表面に備えられた酸化膜パターン、
前記ゲート電極の下部面と前記半導体基板の表面との間の空間を埋め込むよう前記積層構造の側壁に備えられた絶縁膜スペーサ、及び
前記ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域
を含むことを特徴とする半導体素子。
【請求項２】
半導体基板上にゲート酸化膜、ゲート電極用ポリシリコン層及びハードマスク層を順次形成する段階、
ゲートマスクを用いたパターニング工程を介して前記窒化膜及びゲート電極用ポリシリコン層を食刻し、ゲート電極とハードマスク層パターンの積層構造を形成する段階、
熱酸化工程を行って前記ゲート電極の側壁とゲート酸化膜上に第１の熱酸化膜を形成し、前記ゲート電極の側壁から所定の深さの下部面まで酸化させる段階、
前記窒化膜パターンをマスクとしてイオン注入を行い、前記ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する段階、
少なくとも前記ゲート電極の一側の前記第１の熱酸化膜及び前記第１の熱酸化膜の下部のゲート酸化膜を取り除き、ゲート電極の側壁及び下部面と半導体基板を露出させる段階、
前記露出されたゲート電極の側壁及び下部面と半導体基板上に第２の熱酸化膜を形成する段階、及び
前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む絶縁膜スペーサを前記積層構造の側壁に形成する段階
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記所定深さは５〜１００ｎｍであることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
全体表面の上部に前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む窒化膜を形成する段階、
前記窒化膜上に酸化膜を形成する段階、及び
前記酸化膜及び窒化膜をエッチバックし、前記絶縁膜スペーサを形成する段階
を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
前記ゲート電極の下部面と前記半導体基板表面の間の空間を埋め込む第１の窒化膜を形成する段階、
全体表面の上部に酸化膜及び第２の窒化膜を順次形成する段階、及び
前記第２の窒化膜及び酸化膜をエッチバックし、前記絶縁膜スペーサを形成する段階、
を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項６】
前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
窒化酸化膜、Ａｌ2Ｏ3膜及びＨｆＯ2膜のいずれかを用いて前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む第１のスペーサを形成する段階、及び
前記第１のスペーサの上部に窒化膜を用いて第２のスペーサを形成する段階
を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ及びその製造方法に関し、特にＳＩＳ（Silicon-Insulator-Silicon）構造を有する一つのセルトランジスタとＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する２ｂｉｔセルトランジスタに形成することにより、一つの電圧発生及び制御回路のみ必要であり、自己整合方式のソース／ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）型のフローティングゲートフラッシュメモリはトンネル酸化物垂直スタックと、前記のトンネル酸化物上の第１のポリシリコン層と、前記第１のポリシリコン層上のＯＮＯ（酸化物−窒化物−酸化物）層間誘電体と、そして前記ＯＮＯ層間誘電体上の第２のポリシリコン層からなることを特徴とするメモリセルを採択する。
【０００３】
一般に、フラッシュメモリセルはドレイン領域の近傍のチャンネル部のような基板の一部分から浮遊ゲートにホット電子注入を誘導してプログラミングされる。電子注入は浮遊ゲートに陰の電荷を運ぶ。注入メカニズムはソース領域とバルク基板の部分を接地し、比較的に高い量の電圧を制御電極に印加して電子誘引フィールドを生成し、適切な大きさの量の電圧をドレイン領域に印加し、「ホット」（高エネルギー）電子を発生させるようにして誘導できる。十分な陰の電荷を浮遊ゲートに蓄積した後、浮遊ゲートの陰の電位が電界效果トランジスタ（ＦＥＴ）の臨界電圧を高め、後続読出しモードの間にチャンネル領域を介した電流の流れを抑制する。読出し電流の大きさは、フラッシュメモリセルのプログラミングの可否を決める。フラッシュメモリセルの浮遊ゲートを放電する作用は消去機能と呼ばれる。典型的に、消去機能は浮遊ゲートとトランジスタのソース領域の間で（ソース消去またはネガチブゲート消去）、または浮遊ゲートと基板の間で（チャンネル消去）ファウラー・ノルダイム（Fowler-Nordheim）トンネリングメカニズムにより行われる。ソース消去作用は高い量の電圧をソース領域に提供し、０Ｖを制御ゲートと基板に提供するとともに各メモリセルのドレインをフローティングさせることにより誘導される。
【０００４】
次に、ＳＯＮＯＳ（シリコン酸化物窒化物酸化物シリコン）タイプメモリディバイスが紹介されている。ＳＯＮＯＳ型フラッシュメモリセルは電荷トラッピング非導電誘電体層、すなわち典型的に二つのシリコン酸化物層の間に挟まれたシリコン窒化物層（絶縁層）を含んで構成される。非導電誘電体層は電気的電荷トラッピング媒体として機能する。導電ゲート層は上部シリコン酸化物層上に位置する。前記の電気的電荷は局所的にドレインに用いられる部分の近傍でトラッピングされるため、このような構造は２−トランジスタセル、すなわちセル当り２ｂｉｔｓを格納することができる。 もし多重レベルが用いられれば、セル当り４ｂｉｔｓ以上を得ることができる。多重ビットセルは、ＳＯＮＯＳ型メモリディバイスが直接回路チップ上に保持／処理される情報の量を増加させることを容易にするとの点で他のもの等より利点を有することができるようにする。
【０００５】
図１は、従来の技術に係る半導体素子の断面図である。
図１に示されているように、従来の技術に係るＳＯＮＯＳセルトランジスタは半導体基板１０上に形成されたゲート酸化膜１２、その上部に形成されたワードラインゲート電極１４、ワードラインゲート電極１４の側壁とゲート電極１４の両側の半導体基板１０上に形成された酸化膜１６と窒化膜１８及び酸化膜２０の積層構造である層間誘電体膜、前記の層間誘電体膜上に形成された制御ゲート電極２２及び制御ゲート電極２２の両側の活性領域１０に形成されたソース／ドレイン領域２４で構成されている。
【０００６】
前記のトランジスタは制御トランジスタ、ワードライントランジスタ、制御トランジスタの三つのトランジスタが両端にあるソース／ドレイン領域の間で直列に連結されている構造である。制御ゲートの下のＯＮＯ絶縁膜にトラップされた電荷により制御トランジスタの閾電圧が変わることになり、三つの直列連結されたトランジスタの閾電圧が変わることになる。従って、それぞれの制御トランジスタのＯＮＯゲート絶縁膜内の窒化膜内に電子がある場合とない場合をそれぞれ「０」と「１」（または 「１」と「０」）の状態とすれば、前記のトランジスタ構造は二つの「０」と「１」が格納できる２ｂｉｔセルトランジスタである。
【０００７】
表１は従来の技術に係るトランジスタの動作を示す表である。
【０００８】
【表１】
2005260197.tif 000003
【０００９】
表１に示されているように、プログラム状態では制御ゲートとソース／ドレイン領域に高電圧が印加されなければならないことが分かる。
前記のような従来の技術に係るトランジスタでは制御トランジスタ、ワードライントランジスタ、制御トランジスタの三つのトランジスタを用いて２ｂｉｔデータを格納することができ、制御ゲートとワードラインゲートには別の電圧が印加される。従って、制御回路とワードラインゲートに加える電圧発生、及び制御回路以外に制御ゲートに加える電圧発生及び制御回路が別に必要であり、チップの面積が増加するという問題点がある。
さらに、制御ゲートをワードラインゲートの側面に形成するため、トランジスタのソース及びドレイン領域のコンタクトと制御ゲートが自己整合されないので、ソース／ドレインコンタクトと制御ゲートとの誤整合による短絡現象を防止するため一定の間隔以上離隔するように配置しなければならない。これにより全体のセル面積が増加するという問題点もある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記のような問題点を解決するためのものであり、ＳＩＳ構造を有する一つのセルトランジスタとＳＯＮＯＳ構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する２ｂｉｔセルトランジスタに形成することにより、一つの電圧発生及び制御回路だけが必要で自己整合方式のソース／ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法を提供することに目的がある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体素子は、半導体基板上に備えられたゲート酸化膜パターンと、前記ゲート酸化膜上に備えられ、前記ゲート酸化膜パターンの幅より広いゲート電極と窒化膜パターンの積層構造と、前記ゲート電極の側壁、下部面及び半導体基板の表面に備えられた酸化膜パターンと、前記ゲート電極の下部面と前記の半導体基板表面の間の空間を埋め込むよう前記積層構造の側壁に備えられた絶縁膜スペーサ、及び前記ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域を含むことを特徴とする。
【００１２】
本発明に係る半導体素子の製造方法は、半導体基板上にゲート酸化膜、ゲート電極用ポリシリコン層及び窒化膜を順次形成する段階と、ゲートマスクを用いたパターニング工程を介して前記窒化膜及びゲート電極用ポリシリコン層を食刻して窒化膜パターンとゲート電極の積層構造を形成する段階と、熱酸化工程を行って前記ゲート電極の側壁とゲート酸化膜上に第１の熱酸化膜を形成し、前記ゲート電極の側壁から所定深さの下部面まで酸化させる段階と、前記窒化膜パターンをマスクとしてイオン注入を行って前記ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する段階と、少なくとも前記ゲート電極の一側の前記第１の熱酸化膜及び前記第１の熱酸化膜の下部のゲート酸化膜を取り除いてゲート電極の側壁及び下部面と半導体基板を露出させる段階と、前記露出されたゲート電極の側壁及び下部面と半導体基板上に第２の熱酸化膜を形成する段階、及び前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む絶縁膜スペーサを前記積層構造の側壁に形成する段階を含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体素子及びその製造方法は、ＳＩＳ構造を有する一つのセルトランジスタとＳＯＮＯＳ構造を有する二つのセルトランジスタを一つの共通したゲート電極を有する２ｂｉｔセルトランジスタに形成することにより、一つの電圧発生及び制御回路だけが必要で自己整合方式のソース／ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る半導体素子を図面を参照して詳しく説明する。
図２は、本発明に係る半導体素子の断面図である。
図２に示されているように、前記の半導体素子は半導体基板４０上に備えられたゲート酸化膜４２と、ゲート酸化膜４２上に備えられたゲート電極５０と窒化膜４８の積層構造を含む。ここで、ゲート電極５０と窒化膜４８の積層構造はゲート酸化膜４２の幅より広く形成される。 さらに、ゲート電極４０の側壁、下部面及び半導体基板４０の表面に形成された酸化膜パターン４４を含む。ゲート電極５０と窒化膜４８の積層構造の側壁に備えられた窒化膜スペーサ５４は、ゲート電極５０の下部面と半導体基板４０表面の間の空間を埋め込む。さらに、前記の半導体素子はゲート電極５０の両側の半導体基板にはソース／ドレイン領域５２を備えている。
【００１５】
前記の半導体素子は、中央部に半導体基板４０−ゲート酸化膜４２−ゲート電極５０の構造からなるワードライントランジスタと、その両側に半導体基板４０−酸化膜４４−窒化膜４６−酸化膜４４−ゲート電極５０の構造からなる二つの制御トランジスタで構成される。前記の三つのトランジスタは、その両側のソース及びドレイン領域５２と直列に連結されている。
それぞれのＯＮＯ絶縁膜内の窒化膜内に電子がある場合とない場合をそれぞれ「０」と「１」（または「１」と「０」）の状態とすれば、前記半導体素子の構造は二つの「０」と「１」を格納することができるシングルゲート２ｂｉｔセルトランジスタである。
【００１６】
表２は、本発明に係る半導体素子の動作を示す表である。
【００１７】
【表２】
2005260197.tif 000004
【００１８】
表２に示されているように、制御ゲート用電圧発生及び制御回路が求められず、ワードラインゲート用電圧発生及び制御回路を介し制御ゲートに電圧を印加することができるのが分かる。
本発明に係る半導体素子はＯＮＯゲート絶縁膜、ゲート酸化膜、ＯＮＯゲート絶縁膜上に一つのワードラインゲートが存在するので、ゲート用電圧発生及び制御回路が一つだけ必要なので、従来の技術よりチップの面積を減少させることができるという利点がある。さらに、単一ゲート電極を用いるため、ゲート電極の側壁にＣＶＤ窒化膜またはＣＶＤ酸化膜からなる絶縁膜を形成するのが容易であるため、ゲート電極とソース／ドレインコンタクトとゲート電極の間にゲート側壁絶縁膜を用いた自己整合が可能である。従って、ソース／ドレインコンタクトとゲート電極との間に別途の間隔を要しないため、セルの面積を小さくすることができるという利点がある。
【００１９】
以下、本発明に係る半導体素子の製造方法を図面を参照して詳しく説明する。
図３〜図７は、本発明の第１の実施の形態に係る半導体素子の形成工程図である。
図３に示されているように、半導体基板１００上にゲート酸化膜１１０、ゲート電極用ポリシリコン層１２０及びハードマスク層１３０を順次形成する。ここで、ハードマスク層１３０は窒化膜で形成するのが好ましい。
図４に示されているように、ゲートマスク（図示省略）を用いたパターニング工程でハードマスク層１３０及びゲート電極用ポリシリコン層１２０を食刻し、ハードマスク層パターン１３５及びゲート電極１２５を形成する。
次に、熱酸化工程を行ってゲート電極１２５の側壁とゲート酸化膜１１０上に第１の熱酸化膜１４０を成長するが、ゲート電極１２５の側壁から所定深さの下部面まで酸化させる。
ここで、第１の熱酸化膜１４０がゲート電極１２５の下部面に延長される長さは５〜１００ｎｍであるのが好ましい。
【００２０】
その後、ハードマスク層パターン１３５をマスクとしてイオン注入を行い、ゲート電極１２５の両側の半導体基板１００にソース／ドレイン領域２００を形成する。
図５に示されているように、湿式食刻工程を行い第１の熱酸化膜１４０及び第１の熱酸化膜１４０の下部のゲート酸化膜１１０を取り除いてゲート酸化膜パターン１１５を形成する。即ち、第１の熱酸化膜１４０のゲート電極１２５の下部面に延長される部分の下部のゲート酸化膜１１０まで取り除いてゲート酸化膜パターン１１５を形成する。ここでは発明の一つの実施の形態として、ゲート電極１２５の下部両側のゲート酸化膜１１０を取り除く。
【００２１】
図６に示されているように、ゲート電極１２５の側壁及び下部面と半導体基板１００上に第２の熱酸化膜１５０を形成する。
図７に示されているように、ゲート電極１２５の下部面と半導体基板１００の間の空間を含む前記構造の全表面に絶縁膜（図示省略）を蒸着した後エッチバックして絶縁膜スペーサ１６０を形成する。ここで、絶縁膜スペーサ１６０はゲート電極１２５の下部面と半導体基板１００の間の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成した後エッチバックして形成するか、前記の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成し、その上部に酸化膜を形成した後エッチバックして二重スペーサの構造に形成することができる。さらに、絶縁膜スペーサ１６０は前記の空間を少なくとも埋め込む第１の窒化膜を前記構造の全表面に形成し、前記の空間を除いた部分の前記第１の窒化膜を取り除いた後、全体表面の上部に酸化膜と第２の窒化膜を順次形成してからエッチバックして二重スペーサの構造に形成することができる。絶縁膜スペーサ１６０は前記の空間を少なくとも埋め込むＮＯ膜、Ａｌ2Ｏ3膜またはＨｆＯ2膜を形成してエッチバックし、第１のスペーサを形成した後窒化膜を形成してエッチバックし、第２のスペーサを形成することにより二重スペーサの構造に形成することができる。
【００２２】
本発明に係る半導体素子の製造方法はＯＮＯゲート絶縁膜、ゲート酸化膜、ＯＮＯゲート絶縁膜上に一つの共通したワードラインゲートが存在するため、ゲート用電圧発生及び制御回路が一つだけ必要なので、従来の技術よりチップの面積を減少させることができるという利点がある。さらに、単一ゲート電極を用いるため、ゲート電極の側面にＣＶＤ窒化膜またはＣＶＤ酸化膜からなるゲート側面に絶縁膜を形成するのが容易であるので、ゲート電極とソース／ドレインコンタクトとゲート電極の間にゲート側面絶縁膜を用いた自己整合が可能である。従って、ソース／ドレインコンタクトとゲート電極の間に別途の間隔を要しないため、セルの面積を小さくすることができるという利点がある。
【００２３】
図８及び図９は、本発明の第２の実施の形態に係る半導体素子の形成工程図である。
先ず、本発明の第１の実施の形態に係る図３及び図４の工程を進める。
図８に示されているように、湿式食刻工程を行いゲート電極１２５の一側の第１の熱酸化膜１４０及び第１の熱酸化膜１４０の下部のゲート酸化膜１１０を取り除いてゲート酸化膜パターン１１５を形成する。即ち、ゲート電極１２５一側の第１の熱酸化膜１４０のゲート電極１２５の下部面に延長される部分の下部のゲート酸化膜１１０まで取り除いてゲート酸化膜パターン１１５を形成する。
【００２４】
図９に示されているように、露出されたゲート電極１２５の側壁及び下部面と半導体基板１００上に第２の熱酸化膜１５０を形成する。ここで、取り除かれない第１の熱酸化膜１４０の表面に追加的な酸化膜が形成され厚さが厚くなることもある。
次には、ゲート電極１２５の下部面と半導体基板１００の間の空間を含む前記構造の全表面に窒化膜（図示省略）を蒸着した後、エッチバックして窒化膜スペーサ１６０を形成する。
本発明の第２の実施の形態に係る半導体素子は、ワードラインゲート電極とその一側に制御ゲートを備えたトランジスタを備えている。このトランジスタ構造は一つの「０」と「１」（または「１」と「０」）を格納することができるシングルゲート１ｂｉｔ ｃｅｌｌトランジスタである。
【図面の簡単な説明】
【００２５】
【図１】従来の技術に係るトランジスタの断面図である。
【図２】本発明に係るトランジスタの断面図である。
【図３】本発明に係るトランジスタの形成工程図である。
【図４】本発明に係るトランジスタの形成工程図である。
【図５】本発明に係るトランジスタの形成工程図である。
【図６】本発明に係るトランジスタの形成工程図である。
【図７】本発明に係るトランジスタの形成工程図である。
【図８】本発明の他の実施の形態に係るトランジスタの断面図である。
【図９】本発明の他の実施の形態に係るトランジスタの断面図である。
【符号の説明】
【００２６】
１０、４０、６０   活性領域
１２、４２、６１   ゲート酸化膜
１４、２２、５０、６４   ゲート電極
１６、２０、４４、６７、７０   酸化膜
１８、４６、４８、６５、７２   窒化膜
２４、５２、６８   ソース／ドレイン領域
６２   ゲート酸化膜
６３   ポリシリコン層
６６   窒化膜パターン
【図１】
2005260197.tif 000005
【図２】
2005260197.tif 000006
【図３】
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【図４】
2005260197.tif 000008
【図５】
2005260197.tif 000009
【図６】
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【図７】
2005260197.tif 000011
【図８】
2005260197.tif 000012
【図９】
2005260197.tif 000013