(57)【要約】【課題】  フローティングゲートの角部を丸く形成して、プログラムされた電子が抜け出る現象を防ぎ、データの損失を防止すると共に、フローティングゲートとコントロールゲートとの重なり面積を拡張して、カップリング比を向上させて低電圧でも駆動可能とする。【解決手段】  活性領域を定めるために半導体基板のフィールド領域にトレンチを有して形成される素子分離膜と、活性領域の半導体基板上に形成されるトンネル酸化膜及び第１ポリシリコンパターンと、第１ポリシリコンパターンの側面及び素子分離膜のトレンチの内壁にかけて形成されるフローティングゲート用第２ポリシリコンパターンと、第１、第２ポリシリコンパターン上に形成されるＯＮＯ膜と、ＯＮＯ膜上に第１、第２ポリシリコンパターンと重なるように形成したコントロールゲートとを含む。【選択図】      図４
2005322928.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を定めるために半導体基板のフィールド領域にトレンチを有して形成される素子分離膜と、
前記活性領域の半導体基板上に形成されるトンネル酸化膜及び第１ポリシリコンパターンと、
前記第１ポリシリコンパターンの側面、及び前記素子分離膜のトレンチの内壁にかけて形成される第２ポリシリコンパターンと、前記第１及び第２ポリシリコンパターンによりフローティングゲートが構成され、
前記フローティングゲート上に形成されるＯＮＯ膜と、
前記ＯＮＯ膜上に前記フローティングゲートとオーバーラップするように形成されるコントロールゲートと、を含んで構成されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記コントロールゲートの両側の活性領域の半導体基板に形成されるソース／ドレイン領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
半導体基板のフィールド領域に素子分離膜を形成する段階と、
前記半導体基板の全面にトンネリング酸化膜及び第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜及び前記トンネリング酸化膜を選択的に除去して、フローティングゲート用第１ポリシリコンパターンを形成すると共に、前記素子分離膜を所定の深さでエッチングして前記素子分離膜にトレンチを形成する段階と、
前記第１ポリシリコンパターンの側面、及び前記素子分離膜のトレンチの内壁にかけてフローティングゲート用第２ポリシリコンパターンを形成する段階と、
前記第１及び第２ポリシリコンパターン上にＯＮＯ膜とコントロールゲートを形成する段階と、を備えることを特徴とする不揮発性メモリ装置の製造方法。
【請求項４】
前記素子分離膜を形成する段階は、
前記半導体基板にバッファ膜を形成する段階と、
前記フィールド領域の前記バッファ膜を選択的に除去する段階と、
前記半導体基板のフィールド領域を所定の深さでエッチングして、トレンチを形成する段階と、
前記トレンチ内に絶縁膜を形成する段階と、を有することを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記フローティングゲート用第２ポリシリコンパターンを形成する段階は、
前記第１ポリシリコンパターンを含む基板の全面に第２ポリシリコン膜を蒸着する段階と、
前記第１ポリシリコンパターンの側面と、前記素子分離膜のトレンチの内壁に残るように前記第２ポリシリコン膜をエッチバックする段階と、を有することを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記ＯＮＯ膜とコントロールゲートを形成した後、前記コントロールゲートをマスクに用いて前記半導体基板の活性化領域に不純物イオンを注入して、ソース／ドレインを形成する段階をさらに有することを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置、及びその製造方法に関し、特に素子の信頼性の向上を図るためのＥＴＯＸ不揮発性メモリ装置のフローティングゲート及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に不揮発性メモリは、電源が中断されても貯蔵されたデータが損失しないという長所を有し、ＰＣ  ＢＩＯＳ用、Ｓｅｔ−ｔｏｐ  Ｂｏｘ、プリンター及びネットワークサーバーなどのデータ貯蔵用に多用されており、最近ではデジタルカメラや携帯電話などにも多用されているのが実情である。
【０００３】
かかる不揮発性メモリの中でも電気的にメモリセルのデータを一括的に、又はセクター単位で消去する機能を有しているＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）型の不揮発性メモリ装置は、プログラミング時のドレイン側にチャンネル熱電子を形成させ、電子をフローティングゲートに蓄積することで、セルトランジスターのしきい電圧を増加させる。
【０００４】
反面、不揮発性メモリ装置の消去動作は、ソース基板とフローティングゲートの間の高電圧を発生させ、フローティングゲートに蓄積された電子を放出することで、セルトランジスターのしきい電圧を低下させる。
【０００５】
一方、ＥＥＰＲＯＭ型不揮発性メモリ装置の代表的なセル構造としては、単純積層構造のＥＴＯＸセルと、１セル当り二つのトランジスターからなるスプリットゲート型セルとが挙げられる。前記ＥＴＯＸセルは、ゲートを構成する電荷貯蔵用フローティングゲート、及び駆動電源が印加されるコントロールゲートが積層された構造であるのに対し、スプリットゲート型セルは、二つのトランジスター、つまり、セルを選択するための選択トランジスターと、データを貯蔵するメモリトランジスターとが一つのメモリセルを構成する。
【０００６】
前記メモリトランジスターは、電荷を貯蔵する浮遊ゲートと、メモリトランジスターを制御するための制御ゲート電極、及びこれらの間に介在するゲート層間誘電膜で構成されている。
【０００７】
図１は、従来技術に係るＥＴＯＸ不揮発性メモリセルの平面図で、図２は、図１のＩ−Ｉ’線上の断面図で、図３Ａ乃至図３Ｄは、図１のＩ−Ｉ’線上の従来技術に係るＥＴＯＸセルの製造工程断面図である。
【０００８】
従来のＥＴＯＸ不揮発性メモリセルは、図１及び図２に示したように、フィールド領域と活性領域とが定められ、半導体基板１１のフィールド領域に素子分離膜１２が形成される。前記素子分離膜１２は、ＬＯＣＯＳ（Local Oxidation of Silicon）工程、又はＳＴＩ（Shallow Trench Isolation）工程によって形成される。
【０００９】
そして、前記半導体基板１１の活性領域の所定の部分にトンネリング酸化膜１４、及びフローティングゲート１５が形成され、前記フローティングゲート１５の上部でＯＮＯ膜１６が形成される。また、前記ＯＮＯ膜１６上に前記フローティングゲート１５とオーバーラップするようにコントロールゲート１７が形成される。
【００１０】
ここで、前記フローティングゲート１５は電荷を貯蔵するための手段で、前記コントロールゲート１７は、前記フローティングゲート１５に電圧を維持させるための手段である。
そして、前記フローティングゲート１５及びコントロールゲート１７の両側の活性領域の半導体基板１１にはソース／ドレイン領域１８、１９が形成され、前記ドレイン領域１９にはドレインコンタクト２０が形成されている。
【００１１】
このようなＥＴＯＸ不揮発性メモリセルは、プログラミング動作時にドレイン領域１９の一方のチャンネル領域にチャンネル熱電子を形成させ、前記熱電子を前記フローティングゲート１５に蓄積することで、セントラルトランジスターのしきい電圧を増加させる。
【００１２】
反面、消去動作はソース領域１８と、フローティングゲート１５の間の高電圧を発生させ、前記フローティングゲート１５に蓄積された電子を放出することでセルトランジスターのしきい電圧を低下させる。
【００１３】
以下、このような従来のＥＴＯＸ不揮発性メモリ素子の製造方法を説明する。
【００１４】
図３Ａに示したように、半導体基板１１上にバッファ酸化膜１３ａとバッファ窒化膜１３ｂを形成し、フォトリソグラフィ及びエッチング工程でフィールド領域となる部分の半導体基板１１が露出されるように、前記バッファ酸化膜１３ａ及びバッファ窒化膜１３ｂを選択的に除去する。
【００１５】
次いで、前記バッファ酸化膜１３ａ及びバッファ窒化膜１３ｂをマスクに用いて、前記半導体基板１１を所定の深さでエッチングしてトレンチを形成し、前記トレンチ内に酸化膜を埋め込み、ＳＴＩ構造の素子分離膜１２を形成する。
【００１６】
そして、図示してはいないが、素子分離膜１２が形成されない半導体基板１１の活性領域に不純物イオンを注入して、ウェルを形成する。
【００１７】
図３Ｂに示したように、前記バッファ酸化膜１３ａ及びバッファ窒化膜１３ｂを除去し、前記半導体基板１１上にトンネル酸化膜１４を形成した後、全面に第１ポリシリコン膜１５ａを蒸着する。
【００１８】
図３Ｃに示したように、フォトリソグラフィ及びエッチング工程で活性領域の半導体基板１１、及びこれに隣接したフィールド酸化膜１２上に残るように、前記トンネル酸化膜１４及び第１ポリシリコン膜１５ａを選択的に除去してフローティングゲート１５を形成する。
【００１９】
図３Ｄに示したように、前記フローティングゲート１５を含む半導体基板１１の全面にＯＮＯ膜１６と第２ポリシリコン膜を順次形成する。そして、フォトリソグラフィ及びエッチング工程で前記第２ポリシリコン膜及びＯＮＯ膜１６を選択的に除去して、コントロールゲート１７を形成する。ここで、前記ＯＮＯ膜１６は酸化膜／窒化膜／酸化膜が積層された構造を有する。
【００２０】
その後、図示してはいないが、前記コントロールゲートをマスクに用いて、前記活性領域の半導体基板１１に不純物イオンを注入してソース／ドレイン領域１８、１９を形成し、全面に層間絶縁膜を形成した後、前記層間絶縁膜（図示せず）に前記ドレイン領域１９をビットライン（ＢＬ）に連結させるためのドレインコンタクト２０を形成する。
【００２１】
このようなＥＴＯＸセル構造の不揮発性メモリ装置は、プログラミング時にコントロールゲート１７にウォードライン（ＷＬ）、ドレイン領域１９にビットライン（ＢＬ）を連結してプログラミング電圧を印加する。すると、ホットキャリアインジェクション方式によって前記ドレイン領域１９の電子がトンネリング酸化膜１４をトンネリングして、前記フローティングゲート１５に注入され、セルトランジスターのプログラミングが実行される。
【００２２】
これに対し、データ消去時にソース領域１８にソースライン（ＳＬ）を介して消去電圧を印加する。すると、前記フローティングゲート１５に注入された電子は再びトンネル酸化膜１４を介してチャンネル側に放出され、セルトランジスターのしきい電圧を低下させて消去が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、このような従来のＥＴＯＸ不揮発性メモリセルにおいては次のような問題があった。
【００２４】
即ち、図２のＢ部分に示したように、フローティングゲートの角部が尖るようにパターニングされ、この部分で電界が集中的に発生する。したがって、プログラミング時に前記フローティングゲートに注入された電子が抜け出る現像が発生するので、データが損失し、不揮発性メモリ装置の信頼性が低下する。
【００２５】
本発明は上記の問題点を解決するために案出したもので、フローティングゲートの角部を緩やかに形成して、プログラムされた電子が抜け出る現象を防ぎ、データの損失を防止すると共に、フローティングゲートと、コントロールゲートとのオーバーラップ面積を拡張して、カップリング比を向上させることで、低電圧でも駆動可能な不揮発性メモリ装置及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２６】
上記目的を達成するための本発明に係る不揮発性メモリ装置は、活性領域を定めるために半導体基板のフィールド領域にトレンチを有して形成される素子分離膜と、前記活性領域の半導体基板上に形成されるトンネル酸化膜及び第１ポリシリコンパターンと、前記第１ポリシリコンパターンの側面、及び前記素子分離膜のトレンチの内壁にかけて形成されるフローティングゲート用第２ポリシリコンパターンと、前記第１及び第２ポリシリコンパターン上に形成されるＯＮＯ膜と、前記ＯＮＯ膜上に前記第１、第２ポリシリコンパターンとオーバーラップするように形成されるコントロールゲートとを含んで構成されることを特徴とする。
【００２７】
上記目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、半導体基板のフィールド領域に素子分離膜を形成する段階と、前記半導体基板の全面にトンネリング酸化膜及び第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜及び前記トンネリング酸化膜を選択的に除去して、フローティングゲート用第１ポリシリコンパターンを形成すると共に、前記素子分離膜を所定の深さでエッチングして前記素子分離膜にトレンチを形成する段階と、前記第１ポリシリコンパターンの側面、及び前記素子分離膜のトレンチの内壁にかけてフローティングゲート用第２ポリシリコンパターンを形成する段階と、前記第１、第２ポリシリコンパターン上にＯＮＯ膜とコントロールゲートを形成する段階とを有することを特徴とする不揮発性メモリ装置の製造方法。
【発明の効果】
【００２８】
本発明に係る不揮発性メモリ装置及びその製造方法においては次のような効果がある。
【００２９】
第一にフローティングゲートの角部が丸みを帯びるように形成され、電界集中現象を防止することができる。したがって、電界集中によるデータ損失が防止されるので、不揮発性メモリ装置の信頼性を向上させることができる。
【００３０】
第二にフローティングゲートの表面積が増加して、フローティングゲートとコントロールゲートの間のオーバーラップ面積が増加するので、カップリング比を向上させることができる。したがって、低電圧でのフラッシュメモリ装置の駆動が可能となり、消費電力を減らすことができる。
【００３１】
第三に不揮発性メモリ装置を低電圧で駆動することができるので電圧供給のためのポンプ回路のポンプ段を減らすことができる。よって、チップ面積を減らすことができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る不揮発性メモリ装置及びその製造方法を添付の図面に基づいて詳細に説明する。
【００３３】
図４は、本発明に係るＥＴＯＸ不揮発性メモリ装置の構造を示す断面図である。
本発明に係る不揮発性メモリ装置は、図４に示したように、フィールド領域と活性領域が定義され、半導体基板３１のフィールド領域に素子分離膜３２が形成される。前記素子分離膜１２は、ＳＴＩ（Shallow Trench Isolation）工程によって形成され、前記素子分離膜は、中央部分に凹部を有するように形成される。
【００３４】
そして、前記半導体基板３１の活性領域の所定の部分にトンネリング酸化膜３４及び第１ポリシリコンパターン３５ｂが形成され、前記第１ポリシリコンパターン３５ｂの側面
、及び前記素子分離膜３２の凹部の側面にかけて第２ポリシリコンパターン３５ｃが形成される。ここで、前記第１、第２フローティングゲート３５ｂ、３５ｃは互いに電気的に
連結されフローティングゲート３５を構成する。
【００３５】
前記フローティングゲート３５を含む基板にＯＮＯ膜３６が形成され、前記ＯＮＯ膜３６上に前記隣接したフローティングゲート３５とオーバーラップするようにコントロールゲート３７が形成される。ここで、前記フローティングゲート３５は電荷を貯蔵するための手段で、前記コントロールゲート３７は前記フローティングゲート３５に電圧を誘起するための手段である。
【００３６】
前記フローティングゲート３５及びコントロールゲート３７の両側の活性領域の半導体基板３１にはソース／ドレイン領域（図示せず）が形成され、前記ドレイン領域にはビットライン（ＢＬ）が連結される。
【００３７】
上述したように、本発明に係る不揮発性メモリセルのフローティングゲート３５は、第１ポリシリコンパターン３５ｂと、第１ポリシリコンパターン３５ｂの側面に形成される第２ポリシリコンパターン３５ｃとからなっている。したがって、前記第１ポリシリコンパターン３５ｂの角の尖っている部分が前記第２ポリシリコンパターン３５ｃで覆われるので、フローティング３５はの角は角ばらない。
【００３８】
また、前記フローティングゲート３５をトンネル酸化膜３４の上だけでなく、素子分離膜３２の側面にも形成するので、前記フローティングゲート３５と、前記コントロールゲート３７とがオーバーラップする面積が増加し、カップリング比も増加する。
【００３９】
以下、上記のような構造を有する本発明に係る不揮発性メモリ装置の製造方法を説明する。
【００４０】
図５Ａ乃至図５Ｅは、本発明に係る不揮発性メモリ装置の製造工程断面図である。
図５Ａに示したように、半導体基板３１にバッファ酸化膜３３ａ及びバッファ窒化膜３３ｂを形成し、フォトリソグラフィ及びエッチング工程でフィールド領域となる部分の半導体基板３１が露出されるように、前記バッファ酸化膜３３ａ及び３３ｂを選択的に除去する。
【００４１】
前記パターニングされたバッファ酸化膜３３ａ及びバッファ窒化膜３３ｂをマスクに用いて、前記半導体基板３１を所定の深さでエッチングしてトレンチを形成し、前記トレンチ内に酸化膜を埋め込んでＳＴＩ構造の素子分離膜３２を形成する。
そして、前記半導体基板３１の活性領域に不純物イオンを注入してウェル領域（図示せず）を形成する。
【００４２】
図５Ｂに示したように、前記バッファ酸化膜３３ａ及びバッファ窒化膜３３ｂを除去し、前記半導体基板３１の全面にトンネリング酸化膜３４と、第１ポリシリコン膜３５ａとを順次蒸着する。
【００４３】
図５Ｃに示したように、活性領域の半導体基板３１と、それに隣接したフィールド酸化膜３２上に残るように、前記第１ポリシリコン膜３５ａとトンネリング酸化膜３４をエッチングして、第１ポリシリコンパターン３５ｂを形成する。この際、オーバーエッチして前記素子分離膜３２も一定の深さで除去して、前記素子分離膜３２の内部にトレンチを形成する。
【００４４】
図５Ｄに示したように、全面に第２ポリシリコン膜を蒸着し、異方性エッチングでエッチバックして、前記第１ポリシリコンパターン３５ｂの側面と、前記素子分離膜３２のトレンチの内壁にかけて第２ポリシリコンパターン３５ｃを形成する。即ち、第１ポリシリコンパターン３５ｂと、第２ポリシリコンパターン３５ｃとが電気的に互いに連結されるように形成して、フローティングゲート３５を形成する。したがって、フローティングゲート３５は、第２ポリシリコンパターン３５ｃによって、図５ＤのＢ部分で示したように、丸みを帯びるように形成されるので、電界集中現像によるデータの損失を予防することができる。
【００４５】
図５Ｅに示したように、前記フローティングゲート３５を備えた半導体基板３１の全面にＯＮＯ膜（酸化膜／窒化膜／酸化膜）３６と、第３ポリシリコン膜とを順次に形成し、フォトリソグラフィ及びエッチング工程で前記第２ポリシリコン膜、及びＯＮＯ膜３６を選択的に除去して、コントロールゲート３７を形成する。
【００４６】
その後、図示してはいないが、前記コントロールゲート３７をマスクに用いて、前記半導体基板３１の活性領域に不純物イオンを注入して、コントロールゲート３７の両側の活性領域の半導体基板３１にソース／ドレイン領域を形成し、全面に絶縁膜を堆積した後、前記絶縁膜に貫通して前記ドレインをビットライン（ＢＬ）に連結するドレインコンタクトを形成する。
【００４７】
以上の方法で本発明に係る不揮発性メモリ装置を完成する。
【００４８】
以上説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施例に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００４９】
【図１】従来技術に係るＥＴＯＸ不揮発性メモリセルの平面図である。
【図２】図１のＩ−Ｉ’線上の断面図である。
【図３Ａ】従来技術に係るＥＴＯＸ不揮発性メモリセルの製造工程断面図である。
【図３Ｂ】従来技術に係るＥＴＯＸ不揮発性メモリセルの製造工程断面図である。
【図３Ｃ】従来技術に係るＥＴＯＸ不揮発性メモリセルの製造工程断面図である。
【図３Ｄ】従来技術に係るＥＴＯＸ不揮発性メモリセルの製造工程断面図である。
【図４】本発明に係るＥＴＯＸ不揮発性メモリ装置の構造を示す断面図である。
【図５Ａ】本発明に係る不揮発性メモリ装置の製造工程断面図である。
【図５Ｂ】本発明に係る不揮発性メモリ装置の製造工程断面図である。
【図５Ｃ】本発明に係る不揮発性メモリ装置の製造工程断面図である。
【図５Ｄ】本発明に係る不揮発性メモリ装置の製造工程断面図である。
【図５Ｅ】本発明に係る不揮発性メモリ装置の製造工程断面図である。
【符号の説明】
【００５０】
３１    半導体基板
３２    フィールド酸化膜
３３ａ  バッファ酸化膜
３３ｂ  バッファ窒化膜
３４    トンネル酸化膜
３５    フローティングゲート
３５ａ  第１ポリシリコン膜
３５ｂ  第１ポリシリコン膜パターン
３５ｃ  第２ポリシリコンパターン
３６    ＯＮＯ膜
３７    コントロールゲート
【図１】
2005322928.tif 000003
【図２】
2005322928.tif 000004
【図３Ａ】
2005322928.tif 000005
【図３Ｂ】
2005322928.tif 000006
【図３Ｃ】
2005322928.tif 000007
【図３Ｄ】
2005322928.tif 000008
【図４】
2005322928.tif 000009
【図５Ａ】
2005322928.tif 000010
【図５Ｂ】
2005322928.tif 000011
【図５Ｃ】
2005322928.tif 000012
【図５Ｄ】
2005322928.tif 000013
【図５Ｅ】
2005322928.tif 000014