(57)【要約】【課題】  アバランシェ耐圧が高いＭＩＳＦＥＴ型の半導体装置及びその製造方法を提供することを目的とする。【解決手段】  半導体基板上にｎ型半導体ピラー領域とｐ型半導体ピラー領域とが設けられたＭＩＳＦＥＴ型の半導体装置において、ゲート電極パッドやゲート配線を半導体ピラー領域の上に形成せず、ｎ−型領域の上に形成することにより、これら電極パッドやゲート配線の下でアバランシェ・ブレークダウンが発生することを解消し、半導体装置のアバランシェ耐圧を改善できる。【選択図】      図１
2005322700.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
第２導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第１導電型の第１の半導体ピラー領域及び第２導電型の第２の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第１導電型の第１主電極領域と、
少なくとも前記半導体領域及び前記第１の半導体ピラー領域に接続された第２主電極領域と、
前記第１主電極領域に接続された第１の主電極と、
前記第２主電極領域に接続された第２の主電極と、
前記第１主電極領域と前記第２主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ、前記制御電極に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記電極パッドが形成されたパッド形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体領域と、
第２導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第１導電型の第１の半導体ピラー領域及び第２導電型の第２の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第１導電型の第１主電極領域と、
少なくとも前記半導体領域及び前記第１の半導体ピラー領域に接続された第２主電極領域と、
前記第１主電極領域に接続された第１の主電極と、
前記第２主電極領域に接続された第２の主電極と、
前記第１主電極領域と前記第２主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ前記制御電極に接続された配線層と、
前記配線層に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記配線層が形成された配線層形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置。
【請求項３】
前記半導体領域の上に設けられ、前記第１の主電極に接続された第２導電型の半導体領域をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１及び第２の半導体ピラー領域のいずれかに隣接して設けられ、充填材により充填されたトレンチをさらに備え、
前記第１及び第２の半導体ピラー領域は、前記トレンチの側壁から不純物を拡散させることにより形成されてなることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の半導体基板の主面上に、第１導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの側壁から前記半導体層に第１導電型及び第２導電型の不純物をそれぞれ拡散させることにより、前記トレンチに隣接して第１導電型の第１の半導体ピラー領域と第２導電型の第２の半導体ピラー領域とをそれぞれ形成する工程と、
前記半導体層の上部に第２導電型の不純物を導入することにより、前記第１及び第２の半導体ピラー領域に共通接続された第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の第１主電極領域を形成する工程と、
前記主電極領域と前記第１の半導体ピラー層との間の前記半導体ベース層に接して絶縁膜を形成する工程と、
前記絶縁膜の前記半導体ベース層に対向する位置に制御電極を形成する工程と、
前記半導体基板に接続された第２の主電極を形成する工程と、
前記半導体層のうちで前記トレンチが形成されていない領域の上に、前記制御電極に接続された電極パッドを、絶縁層を介して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＩＳ（Metal-Insulator-Semiconductor）ゲート型の構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳゲート型の構造を有する半導体装置のひとつとして、いわゆるパワーＭＩＳＦＥＴがある。パワーＭＩＳＦＥＴは、例えば、スイッチング電源におけるメインスイッチング素子などとして需要が急速に伸びている。  
図３５は、パワーＭＩＳＦＥＴの半導体能動部を表す模式断面図である（例えば、特許文献１）。  
また、図３６は、その電極部分を拡大した断面図である。
【０００３】
すなわち、このＭＩＳＦＥＴ１０は、ｎ＋型シリコン基板１２の上にｎ型ピラー領域１６とｐ型ピラー領域１８とが並列して設けられた構造を有する。ｐ型ピラー領域１８の上にはｐ＋型ベース領域２０がプレーナ状に設けられ、さらにその表面にｎ＋型ソース領域２２が設けられている。
【０００４】
ｎ型ピラー領域１６からｐ型ベース領域２０を介してｎ＋型ソース領域２２に至る部分はゲート絶縁膜２４により被覆され、その上にゲート電極（制御電極）２６が積層されている。また、ゲート電極２６の周囲と上面は、層間絶縁層２７により絶縁保護されている。  また、ｐ型ベース領域２０とｎ型ソース領域２２の一部にはソース電極（主電極）２８が接続されている。一方、ｎ型基板１２の裏面側には、ドレイン電極（主電極）３０が接続されている。
【０００５】
ゲート電極２６にオン電圧を印加すると、その下にゲート絶縁膜２４を介して対向するｐ型ベース領域２０に表面が反転してチャネル領域が形成され、ｎ型ソース領域２２とｎ型ピラー領域１６とが導通する。その結果として、ソース電極２８とドレイン電極３０との間で主電流を流すことができる。
【特許文献１】特開２００１−２９８１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、本発明者が独自に実施した試作検討の結果、このようなＭＩＳＦＥＴは、ゲート配線のボンディングパッドなどの下においてアバランシェ・ブレークダウンが生じた場合にその周囲のソース領域２２にアバランシェ電流が集中し、アバランシェ耐圧が低下する問題があることが判明した。
【０００７】
本発明は、かかる認識に基づいてなされたものであり、その目的は、アバランシェ耐圧が高いＭＩＳＦＥＴ型の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、
第１導電型の半導体領域と、
第２導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第１導電型の第１の半導体ピラー領域及び第２導電型の第２の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第１導電型の第１主電極領域と、
少なくとも前記半導体領域及び前記第１の半導体ピラー領域に接続された第２主電極領域と、
前記第１主電極領域に接続された第１の主電極と、
前記第２主電極領域に接続された第２の主電極と、
前記第１主電極領域と前記第２主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ、前記制御電極に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記電極パッドが形成されたパッド形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
【０００９】
また、本発明の第２の態様によれば、
第１導電型の半導体領域と、
第２導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第１導電型の第１の半導体ピラー領域及び第２導電型の第２の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第１導電型の第１主電極領域と、
少なくとも前記半導体領域及び前記第１の半導体ピラー領域に接続された第２主電極領域と、
前記第１主電極領域に接続された第１の主電極と、
前記第２主電極領域に接続された第２の主電極と、
前記第１主電極領域と前記第２主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ前記制御電極に接続された配線層と、
前記配線層に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記配線層が形成された配線層形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
【００１０】
また、本発明の第３の態様によれば、
第１導電型の半導体基板の主面上に、第１導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの側壁から前記半導体層に第１導電型及び第２導電型の不純物をそれぞれ拡散させることにより、前記トレンチに隣接して第１導電型の第１の半導体ピラー領域と第２導電型の第２の半導体ピラー領域とをそれぞれ形成する工程と、
前記半導体層の上部に第２導電型の不純物を導入することにより、前記第１及び第２の半導体ピラー領域に共通接続された第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の第１主電極領域を形成する工程と、
前記主電極領域と前記第１の半導体ピラー層との間の前記半導体ベース層に接して絶縁膜を形成する工程と、
前記絶縁膜の前記半導体ベース層に対向する位置に制御電極を形成する工程と、
前記半導体基板に接続された第２の主電極を形成する工程と、
前記半導体層のうちで前記トレンチが形成されていない領域の上に、前記制御電極に接続された電極パッドを、絶縁層を介して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、スイッチング速度の高速化とアバランシェ耐圧の向上を両立でき、しかも比較的簡略なプロセスで製造可能な半導体装置を提供することができ、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の要部断面を拡大して例示する模式図である。    
また、図２は、図１に表した構造の半導体領域の一部を表す切断斜視図である。  
さらに、図３は、この半導体装置の全体構造を表す模式透視平面図である。図１及び図２はこのＡ−Ａ線断面を表す。    
また、図４は、図３のＢ部における主要要素の平面的な配置関係を例示する模式拡大図である。
【００１３】
本実施形態の半導体装置１０は、ｎ＋型シリコン基板１２の上にｎ型ピラー領域１６とｐ型ピラー領域１８とが並列して設けられた構造を有する。これらピラー領域１６、１８は、図２に例示した如く、一方向に延在した形態に形成することができる。なお、図３においては、並列して配置される複数のｐ型ピラー領域１８のうちの一部のみを表した。この場合、ピラー領域１６、１８の深さＤは、例えば、６０マイクロメータ程度とすることができる。また、ｎ型ピラー領域１６及びｐ型ピラー領域１８の幅Ｗ１、Ｗ２は、例えばそれぞれ１０マイクロメータ程度とすることができる。
【００１４】
ｐ型ピラー領域１８の上にはｐ＋型ベース領域２０がプレーナ状に設けられ、さらにその表面にｎ＋型ソース領域２２がプレーナ状に設けられている。  
ｎ型ピラー領域１６からｐ型ベース領域２０を介してｎ＋型ソース領域２２に至る部分はゲート絶縁膜２４により被覆され、その上にゲート電極（制御電極）２６が積層されている。また、ゲート電極２６の周囲と上面は、層間絶縁層２７により絶縁保護されている。
【００１５】
また、ｐ型ベース領域２０とｎ型ソース領域２２の一部にはソース電極（主電極）２８が接続されている。一方、ｎ＋型基板１２の裏面側には、ドレイン電極（主電極）３０が接続されている。
【００１６】
ゲート電極２６にオン電圧を印加すると、その下にゲート絶縁膜２４を介して対向するｐ型ベース領域２０の表面部分が反転してチャネル領域が形成され、ｎ型ソース領域２２とｎ型ピラー領域１６とが導通する。その結果として、ソース電極２８とドレイン電極３０との間で主電流を流すことができる。
【００１７】
ゲート電極２６は、ゲートボンディングパッド４５に接続されている。すなわち、図３に例示したように、半導体装置１０の周辺部にはゲート配線４２が形成されている。これらゲート配線４２は、例えば、層間絶縁膜２７に設けられたコンタクトホール（図示せず）を介してゲート電極２６に接続されている。そして、これらゲート配線４２は、ゲートボンディングパッド４５に接続されている。ゲートボンディングパッド４５は、半導体装置１０と外部回路とを接続するための導体ワイアや導体プレートなどを接続する電極パッドである。これらゲート配線４２やゲートボンディングパッド４５は、絶縁膜２９の上に形成されている。
【００１８】
そして、本実施形態においては、これらゲートボンディングパッド４５とゲート配線４２の下には、ｎ型ピラー領域１６及びｐ型ピラー領域１８が設けられておらず、その代わりに、ｎ−型領域１４が設けられている。こうすることにより、半導体装置のスイッチング速度を犠牲にすることなく、アバランシェ耐圧を大幅に改善することが可能となる。以下、この理由について詳述する。
【００１９】
すなわち、ＭＩＳＦＥＴ１０の特性は、ピラー領域１６、１８の不純物濃度によって変化する。ｎ型ピラー領域１６の不純物濃度をｐ型ピラー領域１８の不純物濃度よりも高くすると、オン抵抗を下げることができる。これは、主電極２８、３０の間を流れる主電流の電流経路であるｎ型ピラー領域１６の抵抗成分を下げることができるからである。  
これとは逆に、ｎ型ピラー領域１６の不純物濃度をｐ型ピラー領域１８の不純物濃度よりも低くすると、スイッチング速度を上げることができる。これは、ピラー領域１６、１８の間に形成されるｐ−ｎ接合に逆バイアスを印加した時に、主電流経路であるｎ型ピラー領域１６を迅速に空乏化できるからである。
【００２０】
一方、半導体装置の耐圧を決定するアバランシェ・ブレークダウンが発生する場所は、これらピラー領域１６、１８の不純物濃度に応じて異なる。  
すなわち、ｎ型ピラー領域１６の不純物濃度が高い場合には、図５に符号ＡＶで表したように、これらピラー領域１６とｐ型ベース領域２０とのｐ−ｎ接合部分においてアバランシェ・ブレークダウンが生ずる。  
一方、ｐ型ピラー領域１８の不純物濃度が高い場合は、図６に符号ＡＶで表したようにｐ型ピラー領域１８とｎ＋型基板１２とのｐ−ｎ接合部分においてアバランシェ・ブレークダウンが生ずる。
【００２１】
図７は、本発明者が本発明に至る過程で検討した比較例の半導体装置の断面を表す模式図である。同図については、図１乃至図６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。  
本比較例においては、ゲートボンディングパッド４５の下にも、ｎ型ピラー領域１６及びｐ型ピラー領域１８が設けられている。このような半導体装置において、スイッチングの高速化を図るためにｎ型ピラー領域１６の不純物濃度をｐ型ピラー領域１８の不純物濃度よりも低くすると、図６に関して前述したようにアバランシェ・ブレークダウンはｐ型ピラー領域１８とｎ＋型基板１２との間で発生する。すると、図８に符号ＣＣで表したように、ゲートボンディングパッド４５の下に設けられたｐ型ピラー領域１８とｎ＋型基板１２とのｐ−ｎ接合部で発生したキャリアは、ボンディングパッド４５の周囲のソースコンタクトに集中して流れる。つまり、ゲートボンディングパッド４５やゲート配線４２の下には、アバランシェ・ブレークダウンにより発生したキャリアを排出する経路がないため、これらキャリアは、ゲートボンディングパッド４５やゲート配線４２の周囲に設けられたソース領域２２に集中する。このため、ＭＩＦＥＴ全体として、Ｌ（リアクタンス）負荷時のアバランシェ耐量が低下するという問題が生ずる。
【００２２】
これに対して、本実施形態によれば、ゲートボンディングパッド４５やゲート配線４２の下にｎ型ピラー領域１６やｐ型ピラー領域１８を形成せず、その代わりにｎ−型領域１４を設ける。こうすることにより、図９に表したように、パッド４５やゲート配線４２の下でアバランシェ・ブレークダウンが発生することがなくなり、周囲のソースコンタクトへのアバランシェ電流の集中も解消できる。その結果として、ＭＩＳＦＥＴのアバランシェ耐圧を大幅に向上できる。つまり、本発明によれば、スイッチングの高速化を図るためにｐ型ピラー領域１８の不純物濃度を上げても、ＭＩＳＦＥＴのアバランシェ耐圧が低下することはない。
【００２３】
なお、図１乃至図６に表したものは本発明の一例に過ぎない。  
例えば、本発明の半導体装置の平面構造としては、図３に表したもの以外にも各種の具体例を挙げることができる。  
図１０は、本発明の半導体装置の平面構造を例示する模式図である。  
すなわち、本具体例においては、ピラー領域１６、１８の延在方向と略垂直な方向に、４本のゲート配線４２が延在して設けられている。これらゲート配線４２は、図示しない接続経路によりゲート電極に接続されている。そして、これらゲート配線４２はゲートボンディングパッド４５に接続され、外部からの制御電圧の印加を可能としている。ゲート配線４２を複数設けることにより、ストライプ状に延在するゲート電極に対してより均一に電圧を印加することができる。
【００２４】
そして、本具体例においても、ゲートボンディングパッド４５とゲート配線４２の下にはｎ型ピラー領域１６及びｐ型ピラー領域１８は設けられておらず、代わりにｎ−型領域１４が設けられている。こうすることにより、これらゲートボンディングパッド４５及びゲート配線４２の下でアバランシェ・ブレークダウンの発生を防ぎ、ＭＩＳＦＥＴのアバランシェ耐圧を向上させることができる。
【００２５】
図１１は、本発明の半導体装置の他の平面構造を例示する模式図である。  
本具体例においても、ゲートボンディングパッド４５及びゲート配線４２は、図１０に例示したものと同様の形状に形成されている。ただし、ゲートボンディングパッド４５の下のみにおいて、ｎ型ピラー領域１６及びｐ型ピラー領域１８の代わりにｎ−型領域１４が設けれられている。つまり、ゲート配線４２の下にはｎ型ピラー領域１６及びｐ型ピラー領域１８が設けられ、面積が大きいゲートボンディングパッド４５の下のみにおいて、これらピラー領域１６、１８の代わりにｎ−型領域１４が設けられている。
【００２６】
ゲートボンディングパッド４５に比べるとゲート配線４２の面積は小さい。従って、ゲート配線４２の下にピラー領域１６、１８を形成することにより発生するアバランシェ電流は小さく、それほど問題とならない場合もある。そして、本具体例によれば、ｎ−型領域１４をゲート配線４２の複雑な形状にあわせてパターニング形成する必要がなくなり、製造が容易となるという利点が得られる。
【００２７】
図１２は、本発明の半導体装置のさらに他の平面構造を例示する模式図である。  
本具体例においては、素子の３方向の周縁部に沿ってゲート配線４２が形成され、ゲートボンディングパッド４５は、素子周縁部からやや離れた中心寄りに設けられている。このような電極配線パターンを有するＭＩＳＦＥＴにおいても、ゲート配線４２及びゲートボンディングパッド４５の下にｎ型ピラー領域１６及びｐ型ピラー領域１８を設けず、ｎ−型領域１４を設けることより、アバランシェ耐圧を向上させることができる。
【００２８】
図１３は、本発明のさらに他の平面構造を表す模式図である。  
本具体例においては、素子の周縁部を取り囲むようにゲート配線４２が形成され、その一端にゲートボンディングパッド４５が形成されている。一方向に延在するゲート電極の両端からゲート配線４２にコンタクトを形成することにより、ゲート電極に均一な電圧を印加することが可能となる。  
このような電極配線パターンを有するＭＩＳＦＥＴにおいても、ゲート配線４２及びゲートボンディングパッド４５の下にｎ型ピラー領域１６及びｐ型ピラー領域１８を設けず、ｎ−型領域１４を設けることより、アバランシェ耐圧を向上させることができる。
【００２９】
図１４は、ピラー領域１６、１８の変型例を表す一部切断斜視図である。  
すなわち、本変型例においては、ｎ型ピラー領域１６及びｐ型ピラー領域１８は、一方向に延在した同心環状に形成され、その周囲はｎ−型領域１４により形成されている。  
図１５は、本変型例におけるゲート配線４２及びゲートボンディングパッド４５の配置関係を例示する模式平面図である。  
すなわち、一方向に延在する同心環状のピラー領域１６、１８は、同図に表したように、ゲート配線４２及びゲートボンディングパッド４５の下には形成されていない。これらゲート配線４２及びゲートボンディングパッド４５の下は、ｎ−型領域１４により埋め込まれている。このような構造においても、ゲート配線４２やゲートボンディングパッド４５の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
【００３０】
図１６は、ピラー領域１６、１８のもうひとつの変型例を表す一部切断斜視図である。
【００３１】
すなわち、本変型例においては、ｎ型ピラー領域１６及びｐ型ピラー領域１８は、同心円状に形成され、その周囲はｎ−型領域１４により形成されている。  
図１７は、本変型例におけるゲート配線４２及びゲートボンディングパッド４５の配置関係を例示する模式平面図である。  
すなわち、同心円状のピラー領域１６、１８は、同図に表したように、ゲート配線４２及びゲートボンディングパッド４５の下には形成されていない。これらゲート配線４２及びゲートボンディングパッド４５の下は、ｎ−型領域１４により埋め込まれている。このような構造においても、ゲート配線４２やゲートボンディングパッド４５の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
【００３２】
次に、本実施形態のＭＩＳＦＥＴの製造方法の一例について説明する。  
図１８乃至図２３は、本実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。  
すなわちまず、図１８に表したように、ｎ＋型シリコン基板１２の上に、例えば８マイクロメータ程度のｎ−型層１４をエピタキシャル成長させる。しかる後に、図示しないマスクを形成し、例えばイオン注入法によりｎ型不純物とｐ型不純物とをそれぞれ選択的に導入することにより、図１９に表したようにｎ型ピラー領域１６とｐ型ピラー領域１８の一部をそれぞれ形成する。
【００３３】
その後、図２０に表したように、例えば８マイクロメータ程度のｎ−型層１４を再びエピタキシャル成長させる。しかる後に、ｎ型不純物とｐ型不純物とをそれぞれ選択的に導入することにより、図２１に表したようにｎ型ピラー領域１６とｐ型ピラー領域１８の一部をさらに形成する。
【００３４】
さらに、図２２及び図２３に表したように、ｎ−型領域のエピタキシャル成長とイオン注入とを合計で６回ずつ繰り返すことにより、例えば、深さが６０マイクロメータ程度のピラー領域１６、１８、及び厚みが６０マイクロメータ程度のｎ−型領域１４を形成できる。
【００３５】
次に、本発明の第２の実施の形態について説明する。  
図２４は、本発明の第２の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。同図については、図１乃至図２３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。  
本実施形態においても、ゲートボンディングパッド４５の下にｎ型ピラー領域１６及びｐ型ピラー領域１８を設けず、ｎ−型領域１４が設けられている。さらに、ｎ−型領域１４の上にｐ型ベース領域２０を積層させている。このようにすると、ｎ−型領域１４とその上のｐ型ベース領域２０との間に形成されるｐ−ｎ接合から伸びる空乏層によりｎ−型領域１４を確実に空乏化させることができる。その結果として、ｎ−型領域１４の耐圧を向上させ、ＭＩＳＦＥＴの動作特性をさらに安定化できる。  
なお、本実施形態においても、図１０乃至図１７に関して前述した種々の変形を同様に採用して同様の作用効果を得ることができる。
【００３６】
図２５は、本発明の第３の実施の形態のかかる半導体装置の一部断面構造を表す模式図である。  
また、図２６は、本実施形態の半導体装置の半導体層の部分を表す切断斜視図である。
【００３７】
これらの図についても、図１乃至図２４に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。  
本実施形態においては、ｎ型ピラー領域１６の中央付近に、絶縁体が充填されたトレンチ１５が設けられている。このようなトレンチ１５を設けることにより、ｎ型ピラー領域１６の空乏化をより容易とし、スイッチングを高速化させることができる。
【００３８】
また、後に詳述するように、ｎ−型の半導体層にトレンチを開口し、その側壁からｐ型不純物及びｎ型不純物を導入することにより、ｐ型ピラー領域１８及びｎ型ピラー領域１６を確実且つ容易に形成できる。
【００３９】
そして、本実施形態においても、ゲートボンディングパッド４５の下にｎ型ピラー領域１６及びｐ型ピラー領域１８を設けず、ｎ−型領域１４が設けられている。さらに、ｎ−型領域１４の上にｐ型ベース領域２０を積層させている。このようにすると、ｎ−型領域１４とその上のｐ型ベース領域２０との間に形成されるｐ−ｎ接合から伸びる空乏層によりｎ−型領域１４を確実に空乏化させることができる。その結果として、ｎ−型領域１４の耐圧を向上させ、ＭＩＳＦＥＴの動作特性をさらに安定化できる。  
図２７は、本実施形態の変型例の半導体装置の一部断面構造を表す模式図である。  
すなわち、本変型例においては、ｐ型ピラー領域１８の中央付近に、絶縁体を充填したトレンチ１５が設けられている。本変形例においても、ゲートボンディングパッド４５の下にｎ−型領域１４を設けることにより、ＭＩＳＦＥＴのアバランシェ耐圧を向上させることができる。
【００４０】
図２８乃至図３４は、本実施形態の半導体装置の製造工程の要部を例示する工程断面図である。  
すなわちまず、図２８に表したように、ｎ＋型シリコン基板１２の上に、ｎ−型領域１４をエピタキシャル成長により形成する。  
次に、ｎ−型領域１４の上に図示しないエッチングマスクを形成してｎ−型領域１４の表面からｎ＋型基板１２に達するトレンチＴを形成する（図２９）。
【００４１】
しかる後に、図３０に表したように、イオン注入法によりトレンチＴの側壁に対して斜め方向からｎ型不純物及びｐ型不純物を打ち込む。ｎ型不純物としては、例えばヒ素（Ａｓ）を用い、ｐ型不純物としては例えばボロン（Ｂ）を用いることができる。この際、いわゆる回転イオン注入法を用い、ヒ素のイオン注入は例えば加速電圧が６０キロボルト、ドーズ量が４．１×１０１３ｃｍ−２の条件で行い、ボロンのイオン注入は例えば加速電圧が６０キロボルト、ドーズ量が４．１×１０１３ｃｍ−２の条件で行うことができる。なお、不純物の導入方法としては、イオン注入の他にも、熱拡散法やプラズマイオンドーピング法などの各種の方法を用いることが可能である。
【００４２】
次に、熱処理を施すことにより、図３１に表したようにｎ型ピラー領域１６とｐ型ピラー領域１８をそれぞれ形成する。例えば、１１５０℃で３０時間以上の熱処理を施すことにより、ヒ素とボロンを同時に拡散させ且つ活性化できる。この時、ボロンの拡散係数がヒ素の拡散係数よりも大きいので、トレンチＴから遠方にまでボロンが拡散することによりｐ型ピラー領域１８が形成され、トレンチＴの近傍においてはヒ素の濃度がボロンを上回ることによりｎ型ピラー領域１６が形成される。
【００４３】
これらピラー領域１６、１８の幅や不純物濃度は、不純物の種類、イオン注入の条件、熱処理の条件を適宜調整することにより高い精度で制御可能である。
【００４４】
次に、図３２に表したように、トレンチＴを絶縁体により埋め込む。具体的には、例えば、トレンチＴの内壁面に熱酸化により酸化膜を形成し、さらに気相成長法などにより酸化シリコンあるいは窒化シリコンを堆積してトレンチを埋め込む。しかる後に、化学機械研磨（ＣＭＰ）法やエッチングなどにより表面を平坦化させる。
【００４５】
また、この工程において、トレンチＴの内壁に窒化シリコンや酸化シリコンなどの薄膜を形成した後に、トレンチ内に充填材を埋め込んでもよい。この際に、充填材として、粒子状などのものを用いると、トレンチ周囲の半導体部分との材料の違いに起因する熱応力による歪みを緩和させることが可能となる。
【００４６】
次に、図３３に表したように、ｐ型ピラー領域１８の上にｐ型ベース領域２０をプレーナ状に形成する。  
その後、ｐ型ピラー領域１８の上のチャネル領域上にゲート絶縁膜２４を介してゲート電極２６を形成するとともに、ｐ型ベース領域２０の表面にｎ＋型ソース領域２２をプレーナ状に形成する。さらに、絶縁膜２７を形成し、ソース電極２８を形成することにより、図３４に表したように、本実施形態のＭＩＳＦＥＴの要部が完成する。
【００４７】
以上説明したように、本実施形態においては、ｎ−型領域にトレンチＴを形成し、その側壁からｎ型及びｐ型不純物を拡散させることにより、ｎ型ピラー領域１６とｐ型ピラー領域１８とを精密に形成することができる。そして、ゲートボンディングパッド４５やゲート配線４２の下にはトレンチＴを形成せずにｎ−型領域１４を残しておくことにより、アバランシェ耐圧が高いＭＩＳＦＥＴを得ることができる。
【００４８】
図１８乃至図２３に関して前述した製造方法の場合、ｎ−型領域１４やピラー領域１６、１８の形成に際して、エピタキシャル成長とイオン注入とを複数回繰り替えす必要があり、工程が煩雑である。これに対して、本実施形態においては、トレンチＴの側壁から不純物を導入することによりピラー領域１６、１８を同時且つセルフアライン的に形成でき、製造工程を大幅に簡略化できるという点で有利である。
【００４９】
なお、図２７に関して前述した変型例のＭＩＳＦＥＴを製造する場合には、ｐ型不純物よりもｎ型不純物のほうが拡散係数が高くなるように、それぞれの不純物を決定すればよい。すなわち、ｎ−型領域１４にトレンチＴを形成した後に、トレンチＴの側壁から拡散係数が高いｎ型不純物と拡散係数が低いｐ型不純物とを導入して熱処理を施すことにより図２７に表したように、トレンチから遠方にｎ型ピラー領域１６を形成しトレンチの近傍にｐ型ピラー領域１８を形成できる。
【００５０】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００５１】
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
【００５２】
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態にかかる半導体装置の要部断面を拡大して例示する模式図である。
【図２】図１に表した構造の半導体領域の一部を表す切断斜視図である。
【図３】図１の半導体装置の全体構造を表す模式透視平面図である。
【図４】図３のＢ部における主要要素の平面的な配置関係を例示する模式拡大図である。
【図５】ピラー領域１６とｐ型ベース領域２０とのｐ−ｎ接合部分においてアバランシェ・ブレークダウンが生ずることを表す模式図である。
【図６】ｐ型ピラー領域１８とｎ＋型基板１２とのｐ−ｎ接合部分においてアバランシェ・ブレークダウンが生ずることを表す模式図である。
【図７】本発明者が本発明に至る過程で検討した比較例の半導体装置の断面を表す模式図である。
【図８】ゲートボンディングパッド４５の下に設けられたｐ型ピラー領域１８とｎ＋型基板１２とのｐ−ｎ接合部で発生したキャリアが、ボンディングパッド４５の周囲のソースコンタクトに集中して流れることを表す模式図である。
【図９】パッド４５やゲート配線４２の下でアバランシェ・ブレークダウンが発生することがなくなり、周囲のソースコンタクトへのアバランシェ電流の集中も解消できることを表す模式図である。
【図１０】本発明の半導体装置の平面構造を例示する模式図である。
【図１１】本発明の半導体装置の他の平面構造を例示する模式図である。
【図１２】本発明の半導体装置のさらに他の平面構造を例示する模式図である。
【図１３】本発明のさらに他の平面構造を表す模式図である。
【図１４】ピラー領域１６、１８の変型例を表す一部切断斜視図である。
【図１５】図１４の変型例におけるゲート配線４２及びゲートボンディングパッド４５の配置関係を例示する模式平面図である。
【図１６】ピラー領域１６、１８のもうひとつの変型例を表す一部切断斜視図である。
【図１７】図１６の変型例におけるゲート配線４２及びゲートボンディングパッド４５の配置関係を例示する模式平面図である。
【図１８】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図１９】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図２０】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図２１】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図２２】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図２３】本発明の第１実施形態のＭＩＳＦＥＴの製造工程の一部を表す工程断面図である。
【図２４】本発明の第２の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。
【図２５】本発明の第３の実施の形態のかかる半導体装置の一部断面構造を表す模式図である。
【図２６】第３実施形態の半導体装置の半導体層の部分を表す切断斜視図である。
【図２７】第３実施形態の変型例の半導体装置の一部断面構造を表す模式図である。
【図２８】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図２９】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３０】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３１】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３２】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３３】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３４】第３実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図３５】パワーＭＩＳＦＥＴの半導体能動部を表す模式断面図である。
【図３６】図３５に表した半導体能動部の電極部分を拡大した断面図である。
【符号の説明】
【００５４】
１０ 半導体装置
１２ ｎ＋型シリコン基板
１４ ｎ−型領域
１５ トレンチ
１６ ｎ型ピラー領域
１８ ｐ型ピラー領域
２０ ｐ型ベース領域
２２ ｎ型ソース領域
２４ ゲート絶縁膜
２６ ゲート電極（制御電極）
２７ 層間絶縁層
２８ ソース電極（主電極）
２９ 絶縁膜
３０ ドレイン電極
４２ ゲート配線
４５ ゲートボンディングパッド
Ｔ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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