(57)【要約】【課題】  コンデンサを帰還経路に配した演算増幅器を用いる電気信号増幅装置において、当該演算増幅器の出力端と入力端との直流レベルをボルテージフォロワを用いて合わせると、利得の周波数に応じた変化にピークが現れ、利得特性が平坦にならず、また位相余裕度が小さくなる。【解決手段】  演算増幅器２０には、Ｖｉｎ＋に入力信号が入力される。Ｖｉｎ−にはコンデンサ２４が接地され、またＶｏｕｔとの間の帰還経路にコンデンサ２６が配置される。この構成において、Ｖｉｎ−とＶｏｕｔとの間に抵抗回路２８を接続する。抵抗回路２８はＭＯＳＦＥＴ３０とゲート電圧生成回路３２とを含んで構成され、ゲート電圧生成回路３２はＭＯＳＦＥＴ３０がサブスレッショルド特性となるゲート電圧を供給する。これにより、ＭＯＳＦＥＴ３０のチャネルが高抵抗となる。【選択図】        図１
2005286665.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器を用いて非反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記演算増幅器の第２入力端に入力される入力信号を増幅する電気信号増幅装置において、
前記入力信号の帯域に応じた抵抗値を有し、前記帰還コンデンサに並列接続された抵抗回路を備え、前記第１入力端の直流レベルと前記出力端の直流レベルとを相互に関連付けることを特徴とする電気信号増幅装置。
【請求項２】
演算増幅器を用いて非反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記演算増幅器の第２入力端に入力される入力信号を増幅する電気信号増幅装置において、
前記第１入力端及び前記第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付けることを特徴とする電気信号増幅装置。
【請求項３】
演算増幅器を用いて反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記入力コンデンサを介して前記第１入力端に入力される入力信号を増幅する電気信号増幅装置において、
前記演算増幅器の前記第１入力端及び第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付けることを特徴とする電気信号増幅装置。
【請求項４】
演算増幅器を用いて差動増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記入力コンデンサを介して前記第１入力端に入力される信号と前記演算増幅器の第２入力端に入力される信号との差信号を増幅する電気信号増幅装置において、
前記第１入力端及び前記第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付けることを特徴とする電気信号増幅装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の電気信号増幅装置において、
前記抵抗回路は、ＭＯＳ型電界効果トランジスタのチャネルを用いて構成されること、
を特徴とする電気信号増幅装置。
【請求項６】
請求項５に記載の電気信号増幅装置において、
前記抵抗回路は、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成されること、
を特徴とする電気信号増幅装置。
【請求項７】
請求項５に記載の電気信号増幅装置において、
前記ＭＯＳ型電界効果トランジスタのゲート電圧を生成するゲート電圧生成回路を有し、
前記ＭＯＳ型電界効果トランジスタは、ｐチャネルのエンハンスメント形であり、
前記ゲート電圧生成回路は、前記ＭＯＳ型電界効果トランジスタのゲート閾値電圧より高く０ボルトより低い電圧を出力すること、
を特徴とする電気信号増幅装置。
【請求項８】
請求項５に記載の電気信号増幅装置において、
前記ＭＯＳ型電界効果トランジスタのゲート電圧を生成するゲート電圧生成回路を有し、
前記ＭＯＳ型電界効果トランジスタは、ｎチャネルのエンハンスメント形であり、
前記ゲート電圧生成回路は、前記ＭＯＳ型電界効果トランジスタのゲート閾値電圧より低く０ボルトより高い電圧を出力すること、
を特徴とする電気信号増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器の一方入力端及び帰還経路それぞれに付加される回路素子がコンデンサである電気信号増幅装置に関し、特にその特性改善に関する。
【背景技術】
【０００２】
演算増幅器を用いて、非反転増幅回路を構成する場合、その２つの入力端の一方に入力信号が入力され、他方にはインピーダンスＺｓを有する回路素子Ｐｓが接続され、Ｐｓを介して当該他方端は例えば接地される。また当該他方端と演算増幅器の出力端とを結ぶ帰還経路にはインピーダンスＺｆを有する回路素子Ｐｆが接続される。
【０００３】
また、演算増幅器を用いて、反転増幅回路を構成する場合、その２つの入力端の一方にはインピーダンスＺｓを有する回路素子Ｐｓが接続され、このＰｓを介して入力信号が演算増幅器に入力される。演算増幅器の他方端は例えば接地される。演算増幅器の信号が入力される側の端子と演算増幅器の出力端とを結ぶ帰還経路にはインピーダンスＺｆを有する回路素子Ｐｆが接続される。
【０００４】
演算増幅器を用いて電気信号を増幅する回路は、このような基本構成を備え、その電圧ゲインＧは、インピーダンスＺｓ及びＺｆに応じて定まる。ちなみに原理的には、反転増幅回路ではＧ＝−Ｚｆ／Ｚｓ、非反転増幅回路ではＧ＝（１＋Ｚｆ／Ｚｓ）である。ここで、回路素子Ｐｓ，Ｐｆをコンデンサとした構成は、コンデンサにより基本的に電流が遮断される分、消費電流が抑制される。図４は、従来の低消費電流の増幅回路の構成図であり、この構成は非反転増幅回路である。演算増幅器２は、＋端子Ｖｉｎ＋に入力信号源４から入力信号を与えられる。一方、−端子Ｖｉｎ−には、回路素子Ｐｓとしてコンデンサ６（Ｃ１）が接続され、コンデンサ６の他方端は接地される。またＶｉｎ−と演算増幅器２の出力端子Ｖｏｕｔとの間には、回路素子Ｐｆとしてコンデンサ８（Ｃ２）が接続される。
【０００５】
このように帰還経路にコンデンサ８を直列に挿入すると、消費電流を低減できる一方、演算増幅器の入力端子と出力端子との直流結合が切られるため、両者の直流レベル（ＤＣ動作点）の関係が定まらなくなる。
【０００６】
そこで、従来は、演算増幅器１０を用いたボルテージフォロワ回路をバッファとして、演算増幅器２のＶｉｎ−とＶｏｕｔとを接続している。ボルテージフォロワ回路は、上述の非反転増幅回路の基本構成においてＺｓ＝∞としたものであり、またここではＺｆ＝０としている。この構成により、演算増幅器１０の＋端子と出力端子との間には電流を流さずに、それら両端子を同電位とすることができる。この演算増幅器１０の＋端子をＶｏｕｔに、また演算増幅器１０の出力端子をＶｉｎ−にそれぞれ接続することで、ＶｏｕｔとＶｉｎ−とは同電位となる。また、演算増幅器の入力端子間での仮想短絡の性質より、Ｖｉｎ＋もＶｉｎ−と同電位となる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５は、図４に示す従来回路の閉ループ解析でのボード線図であり、上段が利得、下段が位相に関するものである。この解析はコンピュータ上で動作する回路シミュレータによるものであり、Ｃ１＝２．８ｐＦ，Ｃ２＝４００ｆＦでの結果を示している。図に示す利得の特性曲線は、周波数ｆが１４０ｋＨｚ近傍にてピークを有する。すなわち、従来回路は、利得の特性曲線が平坦性に欠けるという問題があった。
【０００８】
図６は、図４に示す従来回路の開ループ解析でのボード線図であり、上段が利得、下段が位相に関するものであり、図５と同様のシミュレーションによるものである。この場合、ｆ＝１５０ｋＨｚ近傍で利得は１（０ｄＢ）となり、位相余裕は１８°となる。すなわち、従来回路は、位相余裕度の低下を招くという問題も有している。
【０００９】
本発明はこれらの問題点を解決するためになされたものであって、利得の周波数特性の平坦化及び位相余裕度の向上による増幅装置の特性改善を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る電気信号増幅装置は、演算増幅器を用いて非反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記演算増幅器の第２入力端に入力される入力信号を増幅するものにおいて、前記入力信号の帯域に応じた抵抗値を有し、前記帰還コンデンサに並列接続された抵抗回路を備え、前記第１入力端の直流レベルと前記出力端の直流レベルとを相互に関連付ける。
【００１１】
他の本発明に係る電気信号増幅装置は、演算増幅器を用いて非反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記演算増幅器の第２入力端に入力される入力信号を増幅するものにおいて、前記第１入力端及び前記第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付ける。
【００１２】
また他の本発明に係る電気信号増幅装置は、演算増幅器を用いて反転増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記入力コンデンサを介して前記第１入力端に入力される入力信号を増幅するものにおいて、前記演算増幅器の前記第１入力端及び第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付ける。
【００１３】
さらに他の本発明に係る電気信号増幅装置は、演算増幅器を用いて差動増幅回路を構成し、前記演算増幅器の第１入力端に一端を接続された入力コンデンサと前記演算増幅器の前記第１入力端及び出力端の間に接続された帰還コンデンサとに応じた増幅率で、前記入力コンデンサを介して前記第１入力端に入力される信号と前記演算増幅器の第２入力端に入力される信号との差信号を増幅するものにおいて、前記第１入力端及び前記第２入力端のいずれか一方と前記出力端との間に接続され、前記演算増幅器の入力インピーダンスに応じた抵抗値を有する抵抗回路を備え、当該抵抗回路両端の直流レベルを相互に関連付ける。
【００１４】
別の本発明に係る電気信号増幅装置においては、前記抵抗回路が、ＭＯＳ型電界効果トランジスタのチャネルを用いて構成される。
【００１５】
また別の本発明に係る電気信号増幅装置においては、前記抵抗回路が、ＭＯＳ型電界効果トランジスタのサブスレッショルド特性下でのチャネルを用いて構成される。
【００１６】
本発明の好適な態様は、前記ＭＯＳ型電界効果トランジスタのゲート電圧を生成するゲート電圧生成回路を有し、前記ＭＯＳ型電界効果トランジスタが、ｐチャネルのエンハンスメント形であり、前記ゲート電圧生成回路が、前記ＭＯＳ型電界効果トランジスタのゲート閾値電圧より高く０ボルトより低い電圧を出力する電気信号増幅装置である。
【００１７】
また本発明の他の好適な態様は、前記ＭＯＳ型電界効果トランジスタのゲート電圧を生成するゲート電圧生成回路を有し、前記ＭＯＳ型電界効果トランジスタが、ｎチャネルのエンハンスメント形であり、前記ゲート電圧生成回路が、前記ＭＯＳ型電界効果トランジスタのゲート閾値電圧より低く０ボルトより高い電圧を出力する電気信号増幅装置である。
【発明の効果】
【００１８】
本発明によれば、ボルテージフォロワ回路に代えて、比較的高抵抗の抵抗回路が用いられる。すなわち、帰還コンデンサにより直流結合がカットされた演算増幅器の入力端と出力端とを、抵抗回路で接続して同電位とする。特に、電気信号増幅装置を半導体基板上に集積回路として形成する場合に、ＭＯＳ型電界効果トランジスタのチャネル抵抗を利用することで、ポリシリコン等を用いて基板表面に抵抗素子を形成する場合に比べて、少ない基板面積で抵抗回路を構成することができる。さらに、ＭＯＳ型電界効果トランジスタをサブスレッショルド特性下で利用することで、演算増幅器の入力端と出力端との間の電流が実質上無視できる程度まで低減される高抵抗が得られる。これらにより、電気信号増幅装置の利得の周波数特性の平坦化及び位相余裕度の向上が図られる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２０】
図１は、本発明の実施形態に係る低消費電流の増幅回路の構成図であり、この構成は非反転増幅回路である。本増幅回路は半導体基板上に集積回路として形成され、演算増幅器２０を備え、その＋端子Ｖｉｎ＋に接続された入力信号源２２からの入力信号を増幅して、出力端子Ｖｏｕｔに出力する。非反転増幅回路を構成するために、演算増幅器２０の−端子Ｖｉｎ−に上記回路素子Ｐｓとしてコンデンサ２４（Ｃ１）が接続され、コンデンサ２４の他方端は接地される。またＶｉｎ−と出力端子Ｖｏｕｔとの間には、上記回路素子Ｐｆとしてコンデンサ２６（Ｃ２）が接続される。また、Ｖｉｎ−とＶｏｕｔとを接続し、両端子相互の直流レベルを関連付ける抵抗回路２８が設けられる。
【００２１】
抵抗回路２８は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）３０を用いて構成され、またＭＯＳＦＥＴ３０のゲート電圧を生成するゲート電圧生成回路３２を含んでいる。ＭＯＳＦＥＴ３０は、ここでは、ｎチャンネル、すなわちｎＭＯＳＦＥＴであり、バックゲート端子は接地する。ＭＯＳＦＥＴ３０のソース端子、ドレイン端子はそれぞれＶｉｎ−及びＶｏｕｔに接続される。ゲート電圧生成回路３２は、ＭＯＳＦＥＴ３０のゲート−ソース間に所定のゲート電圧Ｖｇを印加する。なお、ゲート電圧生成回路３２は、半導体基板に形成される他のトランジスタ、抵抗等の回路素子を含んで構成され、本増幅回路に外部から供給される共通電源ＶＤＤ等からＶｇを生成する。
【００２２】
ここで、Ｃ２による帰還の特性に与える影響を抑制するために、抵抗回路２８を介してＶｉｎ−とＶｏｕｔとの間に流れる電流は少ない方が好ましく、抵抗回路２８は高抵抗に構成される。本装置では高抵抗を得るために、ＭＯＳＦＥＴ３０をサブスレッショルド特性下で利用する。すなわち、ゲート電圧Ｖｇを閾値電圧Ｖｔ以下として、チャネルの基板表面を弱反転状態とすることで、ソース−ドレイン間が非常に高抵抗の導通状態とされる。例えば、その抵抗値は１００ＭΩ程度とされる。
【００２３】
例えば、ＭＯＳＦＥＴ３０をエンハンスメント形のｎＭＯＳＦＥＴとした場合、ＭＯＳＦＥＴ３０は０．８Ｖ程度のＶｔを有し得る。その場合に、ゲート電圧生成回路３２が０＜Ｖｇ＜ＶｔなるＶｇを生成するように設定され、これによりＭＯＳＦＥＴ３０をサブスレッショルド特性下での動作とすることができる。例えば、ゲート電圧生成回路３２はＶｇ＝０．５Ｖを生成するように設定される。一方、ＭＯＳＦＥＴ３０をエンハンスメント形のｐＭＯＳＦＥＴとした場合、Ｖｔは負となり、例えば、ゲート電圧をＶｔ＜Ｖｇ＜０とすれば、サブスレッショルド特性下での動作とすることができる。また、ＭＯＳＦＥＴ３０がデプリーション形の場合には、それがｎＭＯＳＦＥＴならばＶｔより小さい所定範囲、一方ｐＭＯＳＦＥＴならばＶｔより大きい所定範囲にてサブスレッショルド特性が得られるので、当該範囲にゲート電圧が設定される。
【００２４】
上述のように、Ｖｉｎ−とＶｏｕｔとを高抵抗で接続することで、それら両端子の直流レベルを合わせることができる。また、Ｖｉｎ−及びＶｉｎ＋は仮想短絡の関係にあり、互いの直流レベルが一致している。よって、演算増幅器２０の２つの入力端子及び１つの出力端子の直流レベルが互いに合わせられる。
【００２５】
図２は、図１に示す本装置の閉ループ解析でのボード線図であり、上段が利得、下段が位相に関するものである。この解析はコンピュータ上で動作する回路シミュレータによるものであり、Ｃ１＝２．０ｐＦ、Ｃ２＝２００ｆＦでの結果を示している。図に示す利得の特性曲線は、周波数ｆが１４０ｋＨｚ近傍まで平坦な利得特性を示し、それ以上の周波数ではほぼ一定の傾斜で減少する。このように本装置では、利得特性にピークが表れない。
【００２６】
図３は、図１に示す本装置の開ループ解析でのボード線図であり、上段が利得、下段が位相に関するものであり、図２と同様のシミュレーションによるものである。この場合、ｆ＝１８０ｋＨｚ近傍で利得は１（０ｄＢ）となり、位相余裕は１００°となる。すなわち、本装置は、位相余裕度が確保される。
【００２７】
上述の構成では、抵抗回路２８によりＶｏｕｔをＶｉｎ−に接続することにより、Ｖｏｕｔ，Ｖｉｎ−及びＶｉｎ＋の直流レベルを揃えた。しかし、Ｖｉｎ−とＶｉｎ＋とは仮想短絡の関係にあるから、抵抗回路２８によりＶｏｕｔをＶｉｎ＋に接続しても、３つの端子の直流レベルを揃えることができ、上述と同様の効果が得られる。
【００２８】
また、上述の装置は非反転増幅回路であったが、演算増幅器２０を反転増幅回路に構成した場合おいても、同様に抵抗回路２８を用いてＶｏｕｔとＶｉｎ−又はＶｉｎ＋のいずれかを接続することにより、３つの端子の直流レベルを揃えることができ、同様の効果が得られる。さらに、演算増幅器２０をＶｉｎ−及びＶｉｎ＋それぞれへの入力信号の差を増幅する差動増幅回路に構成した場合においても、同様に抵抗回路２８を用いて３つの端子の直流レベルを揃えることができ、同様の効果が得られる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る低消費電流の増幅回路の構成図である。
【図２】本装置の閉ループ解析でのボード線図である。
【図３】本装置の開ループ解析でのボード線図である。
【図４】従来の低消費電流の増幅回路の構成図である。
【図５】従来装置の閉ループ解析でのボード線図である。
【図６】従来装置の開ループ解析でのボード線図である。
【符号の説明】
【００３０】
２０  演算増幅器、２２  入力信号源、２４，２６  コンデンサ、２８  抵抗回路、３０  ＭＯＳＦＥＴ、３２  ゲート電圧生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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