(57)【要約】【課題】  光リークによるトランジスタのオフ電流を抑制し、表示画面の焼き付きの発生を抑制することができる液晶表示装置を提供する。【解決手段】  複数の走査配線Ｇと複数の信号配線Ｓとを交差するように設けるとともに、走査配線Ｇと信号配線Ｓとが交差する交差部近傍にスイッチング素子としてのＴＦＴ５を設け、このＴＦＴ５に画素電極４を接続してなるアクティブマトリクス型の液晶表示装置１において、スイッチング素子としてのＴＦＴ５と信号配線Ｓとの間に、抵抗素子としてのＴＦＴ１０を設けるとともに、スイッチング素子としてのＴＦＴ５と抵抗素子としてのＴＦＴ１０との間に付加容量Ｃｓを接続する。抵抗素子としてのＴＦＴ１０と付加容量Ｃｓとによって遅延回路を構成し、スイッチング素子としてのＴＦＴ５の光リークによるオフ電流の増加を抑制する。【選択図】        図３
2005338285.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査配線と複数の信号配線とが交差するように設けられるとともに、前記走査配線と前記信号配線とが交差する交差部近傍にスイッチング素子としてのトランジスタが設けられ、該トランジスタのゲート電極に前記走査配線が、ソース電極に前記信号配線が、ドレイン電極に画素電極がそれぞれ接続されたアクティブマトリクス基板と、ほぼ全面に共通電極が設けられた対向基板とが、液晶層を介在して対向するように配置されてなる液晶表示装置において、前記スイッチング素子としてのトランジスタのソース電極と前記信号配線との間に、抵抗素子としてのトランジスタが設けられ、該トランジスタのドレイン電極に前記スイッチング素子としてのトランジスタのソース電極が、ソース電極に前記信号配線が、ゲート電極に前記走査配線がそれぞれ接続され、さらにスイッチング素子としてのトランジスタのソース電極と抵抗素子としてのトランジスタのドレイン電極との接続配線に、付加容量を接続したことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配列された複数の画素電極にそれぞれスイッチング素子としてのトランジスタが接続されたいわゆるアクティブマトリクス型の液晶表示装置に関するものである。
【背景技術】
【０００２】
図８は、スイッチング素子として薄膜トランジスタ（以下、ＴＦＴと称する。）３２を用いたアクティブマトリクス型の液晶表示装置３１の等価回路図である。液晶表示装置３１は、対向して配置される２枚の透明基板間に液晶層を介在させて構成されている。一方の透明基板の液晶層側の表面には、複数の走査配線３３が互いに平行に配置されるとともに、走査配線３３に直交する複数の信号配線３４が互いに平行に配置されている。複数の走査配線３３と複数の信号配線３４とが交差することによって形成された複数の矩形領域内には、画素電極３５とＴＦＴ３２とがそれぞれ配置されている。ＴＦＴ３２のゲート電極には走査配線３３が接続され、ソース電極には信号配線３４が接続され、ドレイン電極には画素電極３５が接続されている。また、他方の透明基板の液晶層側の表面には、１枚の共通電極３６が形成されている。この液晶表示装置３１では、共通電極３１と画素電極３５との間の液晶が画素に相当する。
【０００３】
このような構成の液晶表示装置３１では、共通電極３６に基準信号を供給するとともに、１番目の走査配線３３にゲート信号を供給して該走査配線３３に接続されているＴＦＴ３２をオン状態とし、複数の信号配線３４にデータ信号を供給してオン状態のＴＦＴ３２に接続されている画素電極３５にデータ信号を供給する。これによって、データ信号が供給されている画素電極３５と共通電極３６との間の液晶（画素）が駆動され、１表示ライン分の表示が行われる。以下、２番目以降の走査配線３３に順次ゲート信号を供給しながら同様の動作を繰り返すことによって、１画面分の画素が駆動され、画像が表示される。
【０００４】
ところで、近年、多数の人々に伝達したい映像や文字などの情報を発信するための表示システムとして、デジタルサイネージシステム（Digital Signage System）が普及してきている。このデジタルサイネージシステムは、表示装置と、この表示装置に表示させたい画像を作成して出力する管理装置とを備えて構成される。表示装置は、たとえば空港や駅などの人が多数集まる場所に配置される。管理装置は、コンピュータシステムで実現され、表示させたい画像をディスプレイ上で作成し、画像信号を表示装置に出力する。
【０００５】
このデジタルサイネージシステムでは、多数の人々が画像を目視できるようにするために、大きな表示画面を有する表示装置を用いる必要があり、また設置スペースの観点からは薄型の表示装置を用いることが好ましい。これらの点を考慮して、デジタルサイネージシステムでは、ＣＲＴ（Cathode Ray Tube：陰極線管）に比べて薄型化および表示画面の大型化が実現されている液晶表示装置が用いられている。
【０００６】
デジタルサイネージシステムの表示装置として、ＴＦＴを用いたアクティブマトリクス型の液晶表示装置を使用した場合、表示画面に焼き付きが起きやすいという問題がある。焼き付きとは、表示装置の電源をオフにして画像を消去しても表示画面上にそれまで表示していた画像が薄く残って見える現象であり、同じ画像を長時間表示したときに特に起きやすい。デジタルサイネージシステムでは同じ画像を常時表示させることが多いので、液晶表示装置の表示画面に特に焼き付きが起きやすい。
【０００７】
焼き付きの原因は、ＴＦＴの光リークによってオフ電流（光リーク電流）が増加することであると考えられている。ＴＦＴの光リークとは、ＴＦＴの半導体層に光が入射してキャリアが発生することであり、キャリアが発生することによってＴＦＴのオフ電流が増加する。このとき、画素（液晶）には画像を表示するために駆動電圧が印加されるが、背景（白色または黒色）を表示するための画素には実質的に駆動電圧は印加されていないが、画像を表示するための画素には所定の電圧値の駆動電圧が印加されている。そのため、所定の電圧値の駆動電圧が印加されている画素では、ＴＦＴのオフ電流が増加すると、画素すなわち液晶に直流電流が流れる。液晶に直流電流が流れると、液晶層に含まれている配向剤などの不純物が直流電流によって移動する。そして、直流電流が長時間同じ方向に流れると、不純物は電極表面まで到達し、さらには電極表面に吸着してしまう。
【０００８】
液晶表示装置において同じ画像を長時間表示すると、画像を表示している画素には長時間駆動電圧が印加されることになり、直流電流も長時間流れることになる。そして、上述したように直流電流が長時間流れると、不純物が電極表面まで到達し、さらには電極表面に吸着してしまう。したがって、同じ画像を長時間表示すると、画像を表示している画素（液晶）に駆動電圧を印加している電極の表面に不純物が吸着し、これが焼き付きの原因になっていると考えられる。
【０００９】
光リークによるＴＦＴのオフ電流を抑えることができる液晶表示装置が、たとえば特許文献１に記載されている。特許文献１に記載されている液晶表示装置では、走査配線と信号配線の交差部近傍にトランジスタが設けられ、該トランジスタのゲート電極に該走査配線が、ソース電極に該信号配線が、ドレイン電極に画素電極がそれぞれ接続されたアクティブマトリクス基板において、該トランジスタの半導体層とソース、ドレイン電極との重なり部分を遮光している。この構造によって、トランジスタの半導体層とソース、ドレイン電極との重なり部分に光が入射するのを防止できるので、キャリアの発生を防止して光リークによるトランジスタのオフ電流を抑えることができる。これによって、表示画面の焼き付きを防止することができる。
【００１０】
また、液晶層に添加する配向剤として、不純物が電極表面に吸着しにくい配向剤を使用することで焼き付きを防止する対策も採られている。
【特許文献１】特開平１０−２０２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
トランジスタの半導体層とソース、ドレイン電極との重なり部分を遮光した液晶表示装置では、遮光層に対して垂直方向から入射する光は遮光できるけれども、斜め方向から入射する光は完全には遮光できないので、光リークによるトランジスタのオフ電流の抑制が充分ではなく、表示画面の焼き付きの防止は充分ではない。また、不純物が電極表面に吸着しにくい配向剤を使用した液晶表示装置では、光リークによるトランジスタのオフ電流自体を抑制するものではないので、やはり表示画面の焼き付きの防止は充分ではない。
【００１２】
本発明は、このような従来技術における問題点に着目してなされたものであって、光リークによるトランジスタのオフ電流を抑制し、表示画面の焼き付きの発生を抑制することができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る液晶表示装置は、複数の走査配線と複数の信号配線とが交差するように設けられるとともに、前記走査配線と前記信号配線とが交差する交差部近傍にスイッチング素子としてのトランジスタが設けられ、該トランジスタのゲート電極に前記走査配線が、ソース電極に前記信号配線が、ドレイン電極に画素電極がそれぞれ接続されたアクティブマトリクス基板と、ほぼ全面に共通電極が設けられた対向基板とが、液晶層を介在して対向するように配置されてなる液晶表示装置において、前記スイッチング素子としてのトランジスタのソース電極と前記信号配線との間に、抵抗素子としてのトランジスタが設けられ、該トランジスタのドレイン電極に前記スイッチング素子としてのトランジスタのソース電極が、ソース電極に前記信号配線が、ゲート電極に前記走査配線がそれぞれ接続され、さらにスイッチング素子としてのトランジスタのソース電極と抵抗素子としてのトランジスタのドレイン電極との接続配線に、付加容量を接続したことを特徴としている。
【発明の効果】
【００１４】
本発明の液晶表示装置によれば、スイッチング素子としてのトランジスタのソース電極と信号配線との間には抵抗素子としてのトランジスタが設けられ、さらに２つのトランジスタの接続配線には付加容量が接続されるので、スイッチング素子としてのトランジスタのソース電極と信号配線との間に、抵抗素子と付加容量とからなる遅延回路が設けられたことになる。
【００１５】
スイッチング素子としてのトランジスタを用いたアクティブマトリクス型の液晶表示装置では、第１水平表示ラインに対応する１本目の走査配線にトランジスタをオン状態にするゲートオン信号を供給し、ゲートオン信号が供給されている走査配線に接続されている複数のトランジスタをオン状態にするとともに、第１水平表示ラインの画像データに対応した表示電圧信号を複数の信号配線に供給し、オン状態のトランジスタに接続されている画素電極に表示電圧信号を供給する。これによって、第１水平表示ラインの画像表示が行われる。以下、ゲートオン信号を供給する走査配線を１本ずつずらしながら、各水平表示ラインの画像データに対応した表示電圧信号を信号配線に順次供給することによって、第２水平表示ライン以降の各水平表示ラインの画像表示が順次行われ、最後の水平表示ラインの画像表示が行われると、再び第１水平表示ラインにもどり、同じ動作が繰り返される。
【００１６】
したがって、１つの画素に注目すると、トランジスタがオン状態となり、表示電圧信号が画素電極に供給されると、画素電極には電荷が蓄積され、画素電極と共通電極との間には所定の電位差が生じ、画素である液晶層に電界が印加されて画像データに応じた表示状態が実現される。そして、トランジスタがオフ状態になると、次にトランジスタがオン状態となるまでの期間、画素の表示状態は維持されることになる。
【００１７】
ところで、トランジスタはオフ状態であってもソース電極−ドレイン電極間で完全に電流を遮断できるわけではなく、画素電極から信号配線に向かって微少な電流（オフ電流）が流れている。さらに、オフ状態にあるトランジスタでは、その半導体層に光が入射してキャリアが発生し、オフ電流が増加するという光リークが起こる場合がある。
【００１８】
光リークによるオフ電流の増加は、上述したように液晶表示装置の表示画面における焼き付きの原因となるが、本発明では、スイッチング素子としてのトランジスタのソース電極と信号配線との間に遅延回路が設けられているので、光リークによるオフ電流の増加が抑えられ、表示画面の焼き付きを防止することができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の一実施形態である液晶表示装置１を構成するアクティブマトリクス基板２の拡大平面図であり、図２は、液晶表示装置１の構造を示す断面図であり、図１の切断面線ＩＩ−ＩＩから見た断面図である。
【００２０】
液晶表示装置１は、行列状に配列された複数の画素電極４に対応させてそれぞれスイッチング素子としてのＴＦＴ（薄膜トランジスタ）５が設けられているアクティブマトリクス基板２と、ガラスなどの透明基板６のほぼ全面に１枚の共通電極７が形成されている対向基板３との間に液晶層８を介在させて構成されている（図２参照）。
【００２１】
アクティブマトリクス基板２は、図１に示すように、ガラスなどの透明基板９上に、互いに平行な複数の走査配線Ｇと、走査配線Ｇに直交するとともに互いに平行な複数の信号配線Ｓとを形成し、走査配線Ｇと信号配線Ｓとによって区画された略矩形状の領域内に、スイッチング素子としてＴＦＴ５と、画素電極４と、抵抗素子としてのＴＦＴ１０と、容量素子を構成する付加容量電極１１とを形成して構成されている。
【００２２】
走査配線Ｇと信号配線Ｓとが交差する交差部近傍に、スイッチング素子としてのＴＦＴ５と、抵抗素子としてのＴＦＴ１０とが設けられている。スイッチング素子としてのＴＦＴ５のゲート電極５Ｇは走査配線Ｇに、ソース電極５Ｓは抵抗素子としてのＴＦＴ１０のドレイン電極１０Ｄに、ドレイン電極５Ｄは画素電極４にそれぞれ接続されている。また、抵抗素子としてのＴＦＴ１０のゲート電極１０Ｇは走査配線Ｇに、ソース電極１０Ｓは信号配線Ｓに、ドレイン電極１０Ｄはスイッチング素子としてのＴＦＴ５のソース電極５Ｓにそれぞれ接続されている。
【００２３】
さらに、接続配線部分１２はスイッチング素子としてのＴＦＴ５のソース電極５Ｓと抵抗素子としてのＴＦＴ１０のドレイン電極１０Ｄで接続さる接続配線部分１２１と、前記接続部分１２１から伸びて上層に絶縁膜を介して付加容量電極１１が積層されている付加容量部分１２２を有する。付加容量は、付加容量部分１２２と付加容量電極１１間で構成される。
【００２４】
アクティブマトリクス基板２は、以下のようにして製造される。ガラスなどから成る透明基板９の表面に、たとえばスパッタリング法によって金属膜を形成し、この金属膜をエッチングによって所定の形状にパターニングして、互いに平行な複数の走査配線Ｇと、走査配線Ｇに接続されるゲート電極５Ｇ，１０Ｇを形成する。それから、走査配線Ｇおよびゲート電極５Ｇ，１０Ｇを覆うように透明基板９表面全体に絶縁膜１３を形成する。
【００２５】
次に、絶縁膜１３上であってゲート電極５Ｇ，１０Ｇに重なるように半導体層１４を形成し、半導体層１４の両端にそれぞれ金属膜を形成してソース電極５Ｓ，１０Ｓとドレイン電極５Ｄ，１０Ｄとを形成する。それから、前面に形成した金属膜をパターニングして、抵抗素子としてＴＦＴ１０のソース電極１０Ｓに接続される信号配線Ｓと、抵抗素子としてのＴＦＴ１０のドレイン電極１０Ｄとスイッチング素子としてのＴＦＴ５のソース電極５Ｓとを接続する接続配線である接続配線１２と、接続配線１２に接続される付加容量電極１１と、スイッチング素子としてのＴＦＴ５のドレイン電極５Ｄに接続される画素電極４とを形成する。
【００２６】
最後に、全面にポリイミドなどの樹脂膜を形成し、ラビング法などによって樹脂膜に配向処理を施して配向膜１５を形成してアクティブマトリクス基板２が完成する。
【００２７】
一方、対向基板３は、ガラスなどから成る透明基板６のほぼ全面に共通電極７である金属膜を形成し、さらにその表面にポリイミドなどの樹脂膜を形成し、ラビング法などによって樹脂膜に配向処理を施して配向膜１６を形成して製造される。カラー表示を行う場合は、共通電極７の表面であって、アクティブマトリクス基板２の各画素電極４に対向する位置に、カラーフィルタを形成する。なお、カラーフィルタは、アクティブマトリクス基板２側に形成してもよい。
【００２８】
図３は、液晶表示装置１の等価回路を示す回路図である。本実施形態の液晶表示装置１では、スイッチング素子としてのＴＦＴ５のソース電極５Ｓと信号配線Ｓとの間には抵抗素子としてのＴＦＴ１０が設けられ、さらに２つのＴＦＴ５，１０の間には付加容量Ｃｓが接続されているので、スイッチング素子としてのＴＦＴ５のソース電極５Ｓと信号配線Ｓとの間に、抵抗素子であるＴＦＴ１０と付加容量Ｃｓとからなる遅延回路が設けられたことになる。
【００２９】
スイッチング素子としてのＴＦＴ５を用いたアクティブマトリクス型の液晶表示装置１では、第１水平表示ラインに対応する１本目の走査配線ＧにＴＦＴ５，１０をオン状態にするゲートオン信号を供給し、ゲートオン信号が供給されている走査配線Ｇに接続されている複数のＴＦＴ５，１０をオン状態にするとともに、第１水平表示ラインの画像データに対応した表示電圧信号を複数の信号配線Ｓに供給し、オン状態のＴＦＴ５に接続されている画素電極４に表示電圧信号を供給する。これによって、第１水平表示ラインの画像表示が行われる。
【００３０】
以下、ゲートオン信号を供給する走査配線Ｇを１本ずつずらしながら、各水平表示ラインの画像データに対応した表示電圧信号を信号配線Ｓに順次供給することによって、第２水平表示ライン以降の各水平表示ラインの画像表示が順次行われ、最後の水平表示ラインの画像表示が行われると、再び第１水平表示ラインにもどり、同じ動作が繰り返される。
【００３１】
したがって、１つの画素に注目すると、ＴＦＴ５，１０がオン状態となり、表示電圧信号が画素電極４に供給されると、画素電極４には電荷が蓄積され、画素電極４と共通電極６との間には所定の電位差が生じ、画素である液晶層８に電界が印加されて画像データに応じた表示状態が実現される。そして、ＴＦＴ５，１０がオフ状態になると、次にＴＦＴ５，１０がオン状態となるまでの期間、画素の表示状態は維持されることになる。
【００３２】
ところで、ＴＦＴ５はオフ状態であってもソース電極−ドレイン電極間で完全に電流を遮断できるわけではなく、画素電極４から信号配線Ｓに向かって微少な電流（オフ電流）が流れている。さらに、オフ状態にあるＴＦＴ５では、その半導体層１４（図２参照）に光が入射してキャリアが発生し、オフ電流が増加するという光リークが起こる場合がある。
【００３３】
光リークによるオフ電流の増加は、上述したように液晶表示装置１の表示画面における焼き付きの原因となるが、本実施形態では、スイッチング素子としてのＴＦＴ５のソース電極５Ｓと信号配線Ｓとの間に遅延回路が設けられているので、光リークによるオフ電流の増加が抑えられ、表示画面の焼き付きを防止することができる。
【００３４】
図４は、画素電圧の効果量のシミュレーション結果を示すグラフであり、図５はシミュレーションに用いた等価回路を示す回路図である。シミュレーションは、一般的なツールであるＳＰＩＣＥシミュレータを用い、図５（ａ），（ｂ）に示す画素部分の等価回路モデルに実駆動波形を印加した場合の、画素電極の電位をシミュレートし、表示電圧信号の書込み−保持が繰り返される１フレーム期間にどれだけ光リークによる電圧降下が発生するかを算出した。
【００３５】
実線Ｌ１は、図５（ａ）に示すように、スイッチング素子としてのＴＦＴのみを設けた場合の結果を示している。この場合、画素容量を２．５ｐＦ、ＴＦＴのオフ状態での寄生抵抗を４×１０１１オームとした。
【００３６】
実線Ｌ２は、図５（ｂ）に示すように、スイッチング素子としてのＴＦＴに加えて、遅延回路を構成する抵抗素子であるＴＦＴおよび付加容量を設けた場合の結果を示している。この場合、画素容量を２．５ｐＦ、付加容量を１ｐＦ、各ＴＦＴのオフ状態での寄生抵抗をともに２×１０１１オームとした。
【００３７】
図４に示すように、スイッチング素子としてのＴＦＴのみの場合は、実線Ｌ１で示すように１５．０ｍｓｅｃ経過後には６．０Ｖまで電圧が降下しているが、スイッチング素子としてのＴＦＴに加えて遅延回路を付加した場合は、実線Ｌ２で示すように１５．０ｍｓｅｃ経過しても１０．０Ｖからほとんど電圧が降下していない。したがって、遅延回路を付加したことによって、画素電圧の降下が抑制されることが確認された。これは、光リークによるオフ電流の増加が抑えられたことが原因であると考えられる。
【００３８】
なお、ＴＦＴを２つ形成する場合、ＴＦＴを１つ形成する場合と同じ大きさで形成すると、オン状態およびオフ状態のいずれの場合も抵抗値が２倍になり、画素電極に対して表示電圧信号を供給する際に不都合が生じる。また、ＴＦＴを１つ形成する場合と同じ大きさでＴＦＴを２つ形成すると、画素の開口率が低下するという不都合も生じる。そのため、ＴＦＴを２つ形成する場合は、ＴＦＴを１つ形成する場合よりも半分の大きさでＴＦＴを形成することが望ましい。上記のシミュレーションでは、ＴＦＴを１つ形成する場合、ＴＦＴのチャネル（半導体層）を幅Ｗ＝２０μｍ、長さＬ＝４μｍとし、ＴＦＴを２つ形成する場合は、ＴＦＴのチャネルを幅Ｗ＝２０μｍ、長さＬ＝２μｍとしている。
【００３９】
このようにＴＦＴを２つ形成する場合は、チャネルの長さＬを半分にしたことによって、ＴＦＴを１つ形成する場合に比べてＷ／Ｌが２倍になり、スイッチング素子としてのＴＦＴにおける光リークによるオフ電流も２倍になることが予想される。しかしながら、抵抗素子としてのＴＦＴと付加容量とによって遅延回路を構成したことによって、上記のシミュレーション結果からもわかるように画素電圧の降下が抑制され、光リークによるオフ電流が抑制されることが確認された。
【００４０】
図６は、付加容量と電圧降下との相関関係のシミュレーション結果を示すグラフであり、図７（ａ）はシミュレーションに用いた回路構成を示す回路図であり、図７（ｂ）はシミュレーションに用いたＴＦＴの特性を示すグラフである。シミュレーションは、一般的なツールであるＳＰＩＣＥシミュレータを用い、図７（ａ），（ｂ）に示す画素部の等価回路モデルに実駆動波形を印加した場合の、画素電極の電位をシミュレートし、表示電圧信号の書込み−保持が繰り返される１フレーム期間にどれだけ光リークによる電圧降下が発生するかを算出した。
【００４１】
図６には、画素容量に表示電圧信号を供給して所定の電荷を書き込んだ後、ＴＦＴをオフ状態にしてから１６ｍｓｅｃ経過後の電圧降下量と付加容量との相関関係が示されている。図６に示されているように、付加容量の値を増加させるにつれて、電圧降下量が大幅に緩和されることが確認された。
【００４２】
なお、図１および図２に示した液晶表示装置１の構造は一例であって、この構造に限られるものではない。すなわち、他の構造の液晶表示装置であっても、その液晶表示装置の等価回路が図３に示す等価回路と同じであれば、同様の効果が得られることは明らかである。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態である液晶表示装置を構成するアクティブマトリクス基板の拡大平面図である。
【図２】液晶表示装置の構成を示す断面図であり、図１の切断面線ＩＩ−ＩＩから見た断面図である。
【図３】液晶表示装置の等価回路図である。
【図４】画素電圧の効果量のシミュレーション結果を示すグラフである。
【図５】シミュレーションに用いた等価回路を示す回路図である。
【図６】付加容量と電圧降下との相関関係のシミュレーション結果を示すグラフである。
【図７】（ａ）はシミュレーションに用いた回路構成を示す回路図であり、（ｂ）はシミュレーションに用いたＴＦＴの特性を示すグラフである。
【図８】スイッチング素子としてＴＦＴを用いたアクティブマトリクス型の液晶表示装置の等価回路図である。
【符号の説明】
【００４４】
１    液晶表示装置
２    アクティブマトリクス基板
３    対向基板
４    画素電極
５    ＴＦＴ（スイッチング素子）
５Ｇ  ゲート電極
５Ｓ  ソース電極
５Ｄ  ドレイン電極
６    透明基板
７    共通電極
８    液晶層
９    透明基板
１０    ＴＦＴ（抵抗素子）
１０Ｇ  ゲート電極
１０Ｓ  ソース電極
１０Ｄ  ドレイン電極
１１    付加容量電極
１２    接続配線
１２１  接続配線部分
１２２  付加容量部分
１３    絶縁膜
１４    半導体層
１５    配向膜
１６    配向膜
Ｇ    走査配線
Ｓ    信号配線
【図１】
2005338285.tif 000003
【図２】
2005338285.tif 000004
【図３】
2005338285.tif 000005
【図４】
2005338285.tif 000006
【図５】
2005338285.tif 000007
【図６】
2005338285.tif 000008
【図７】
2005338285.tif 000009
【図８】
2005338285.tif 000010