(57)【要約】【課題】  デューティ比がほぼ５０パーセントのリングオシレータ型電圧制御発振器を提供する。【解決手段】  リングオシレータ回路１０の各段の回路部分１０１、１０２、１０３は、可変の電流源Ｉ１、Ｉ２、Ｉ３と、ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、ソースに接続されたバイアス抵抗Ｒ１、Ｒ２、Ｒ３とから構成される。コンデンサＣ１、Ｃ２、Ｃ３は、これら回路部分間に設けられ、トランジスタＱ１、Ｑ２、Ｑ３のオン／オフに応じて充放電する。さらに、バイアス回路２０をリングオシレータ回路１０の各段の回路部分１０１、１０２、１０３の回路構成と同じようにすることで、リングオシレータ型電圧制御発振器の出力信号のデューティ比をほぼ５０パーセントにすることができる。【選択図】      図１
2005244516.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインに接続された抵抗と、前記ソースまたはドレインの他方と接地間に接続されたコンデンサとからなる回路が奇数段リング状に接続されたリングオシレータと、
ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインに接続された抵抗とからなり、前記リングオシレータの出力に対するしきい値を定めるバイアス回路と、
前記リングオシレータの出力と前記バイアス回路の出力とを比較し、比較結果の信号を出力する比較回路とを、ＭＯＳプロセスにより半導体集積回路基板上に形成したリングオシレータ型電圧制御発振器。
【請求項２】
前記リングオシレータは、ドレインまたはソースの一方に接続された可変電流源と、ＭＯＳトランジスタと、一方の端子がドレインまたはソースの他方に接続され、他方の端子が接地された抵抗と、一方の端子が前段のＭＯＳトランジスタのドレインまたはソースと次段のＭＯＳトランジスタのゲートに接続され、他方の端子が接地されたコンデンサとからなる回路がリング状に接続されている請求項１記載のリングオシレータ型電圧制御発振器。
【請求項３】
前記バイアス回路は、ドレインまたはソースの一方に接続された可変電流源と、ＭＯＳトランジスタと、一方の端子が前記ＭＯＳトランジスタのソースまたはドレインに接続され、他方の端子が接地された抵抗とからなり、前記リングオシレータと前記バイアス回路の可変電流源の電流値と前記抵抗の抵抗値を同一にした請求項１または２記載のリングオシレータ型電圧制御発振器。
【請求項４】
前記リングオシレータの複数の抵抗とバイアス回路の抵抗を近傍に配置し、前記リングオシレータの複数のコンデンサを近傍に配置した請求項１、２または３記載のリングオシレータ型電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路基板上に形成されるリングオシレータ型電圧制御発振器に関する。
【背景技術】
【０００２】
従来、各種回路、例えばＰＬＬ（位相同期ループ：Phase Locked Loop）の一構成要素として、ＶＣＯ（電圧制御発振器：Voltage Controlled Oscillator）が用いられている。
ＶＣＯは、入力制御電圧により発振周波数を制御する発振器である。このＶＣＯの一種にリングオシレータ型ＶＣＯがある。図６は、従来のリングオシレータ型ＶＣＯの回路図である。
【０００３】
図６において、リングオシレータ型ＶＣＯは、リングオシレータ回路５０、バイアス回路６０、比較回路ＣＯＭ１、から構成される。
リングオシレータとは、発振器の一種であり、３段以上の奇数段の回路部分をリング状に接続して構成される。各段の回路部分は、少なくとも１つのスイッチング素子を備えている。
【０００４】
図６では、リングオシレータ回路５０は、３段の回路部分をリング状に接続することによって構成されている。各回路部分は、トランジスタＱ１、Ｑ２、Ｑ３をそれぞれ備えている。コンデンサＣ１、Ｃ２、Ｃ３は各段の回路部分の間に設けられたコンデンサであり、これらトランジスタＱ１、Ｑ２、Ｑ３がオフの場合に充電される。トランジスタＱ１、Ｑ２、Ｑ３のソースと、コンデンサＣ１、Ｃ２、Ｃ３の一方の側は、グランド側に設けられる。以下に、リングオシレータ回路５０の回路動作について説明する。
【０００５】
まず、リングオシレータ回路５０によって発振動作が行われる。すなわち、トランジスタＱ１のドレインからの出力は次段のトランジスタＱ２のゲートに、また、トランジスタＱ２のドレインからの出力は次段のトランジスタＱ３のゲートに、また、トランジスタＱ３のドレインからの出力はフィードバックされて（次段の）トランジスタＱ１のゲートに、それぞれ入力される。これにより、入力とは逆位相の出力が３段目のトランジスタＱ３のドレインから１段目のトランジスタＱ１のゲートにフィードバックされて発振が行われる。
【０００６】
なお、トランジスタＱ３のドレインからの出力はリングオシレータ回路５０の出力として比較回路ＣＯＭ１にも入力される。
バイアス回路６０は、このリングオシレータ回路５０の出力に対する閾値を定めるバイアス電圧を出力する。
【０００７】
比較回路ＣＯＭ１は、バイアス回路６０の出力と、リングオシレータ回路５０の出力とを比較し、その比較結果に基づいて、Ｈｉｇｈ／Ｌｏｗのいずれか一方を選択的に出力することにより、方形波などの波形を有する出力が得られる。
図７は、バイアス回路６０の一構成例を示す図である。図７において、バイアス回路６０は、可変である電流源Ｉ２０と２つのトランジスタＱ２０、Ｑ３０とが直列に接続されることで構成されている。すなわち、電源電位ＶＤＤ側に設けられた電流源Ｉ２０の出力は、トランジスタＱ２０のドレインとゲートに供給される。トランジスタＱ２０のソースの出力は、トランジスタＱ３０のドレインとゲートに供給されると共にバイアス出力として出力される。
【０００８】
なお、トランジスタＱ３０のソースは、グランドに接続されている。また、この回路では、２つのトランジスタＱ２０、Ｑ３０の中点からバイアス出力を出力している。
図７のバイアス回路６０では、２つのトランジスタＱ２０、Ｑ３０のゲートは、それぞれのドレインに接続されているので、通常時、２つのトランジスタＱ２０、Ｑ３０はオンの状態となる。よって、出力されるバイアス電圧値は、トランジスタＱ３０のゲート−ソース間のオン時の電圧降下などに対応する値となる。
【０００９】
図８は、図６や図７に示す従来の回路における回路動作のタイムチャートを示す図である。
図８において、上段にはリングオシレータ回路５０とバイアス回路６０の出力が示されている。
【００１０】
ここで、リングオシレータ回路５０の出力波形は、三角波の形状をした区間と直線形状をした区間とからなる。三角形状をした区間のうちで、直線で右上がりに上昇している区間は、３段目のコンデンサＣ３を電流源Ｉ３の一定電流で充電している状態に対応している区間である。このとき、３段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ３はＯＦＦである。２段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ２の出力がＨｉｇｈになり、コンデンサＣ２が充電されて、３段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ３がＯＮになると、３段目のコンデンサＣ３は急速に３段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ３のドレインからソースを通して放電する。
【００１１】
この放電は、上記三角波の形状をした区間のうちで、右下がりに下降する区間に対応している。放電後は、グラウンドに近い一定電圧となる。この区間は、充電も放電もされない区間であり、上記した直線形状をした区間に対応する。
バイアス回路６０の出力は、水平方向の直線で示される。この直線は、バイアス回路６０の出力電圧（一定値）を示している。
【００１２】
図８の下段には、比較回路ＣＯＭ１の出力が示されている。図８（図６）の場合では、比較回路ＣＯＭ１は、リングオシレータ回路５０の出力電圧がバイアス電圧６０の出力電圧より高い場合にＨｉｇｈが出力され、また、リングオシレータ回路５０の出力電圧がバイアス回路６０の出力電圧より低い場合にＬｏｗが出力される。このようにして、比較回路ＣＯＭ１から方形波が出力される。
【００１３】
電圧制御発振器においては、デューティ比を理想とされる５０：５０に近づけるために、例えば、図８に示す発振波形の方形波における、ａ：Ｈｉｇｈの時間の長さとｂ：Ｌｏｗの時間の長さとを等しくするように調整することが通常行われている。
上記デューティ比の悪化を抑制するために、図６〜図８に示される従来の回路では、しばしば、図７のバイアス回路６０のバイアス出力を調整することが行われている。例えば、電流源Ｉ２０の電流値、トランジスタＱ２０、Ｑ３０のチャネル領域の長さ／幅などを調整してデューティ比の悪化を抑えている。
【００１４】
また、下記特許文献１においては、デューティ比を５０：５０にするためにリングオシレータの出力として、反転出力と非反転出力の２出力を用いている。そして、これら２出力と比較回路（ＮＡＮＤゲート）との間に、RSフリップフロップからなるデューティ比補正回路を設けている。
【００１５】
このデューティ比補正回路は、上記リングオシレータからの２出力を入力し、反転出力と非反転出力の立下りの閾値で出力の状態を反転している。これにより、後段の比較回路の出力としてデューティ比５０：５０の出力を得ている。
【特許文献１】特開２００１−１５６５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のリングオシレータ型電圧制御発振器では、リングオシレータ回路の出力波形のデューティ比を５０パーセントにすることが困難であった。
本発明の課題は、デューティ比をほぼ５０パーセントに設定できるリングオシレータ型電圧制御発振器を提供することである。
【課題を解決するための手段】
【００１７】
本発明のリングオシレータ型電圧制御発振器は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインに接続された抵抗と、前記ソースまたはドレインの他方と接地間に接続されたコンデンサとからなる回路が奇数段リング状に接続されたリングオシレータと、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインに接続された抵抗とからなり、前記リングオシレータの出力に対するしきい値を定めるバイアス回路と、前記リングオシレータの出力と前記バイアス回路の出力とを比較し、比較結果の信号を出力する比較回路とを、ＭＯＳプロセスにより半導体集積回路基板上に形成した。
【００１８】
この発明によれば、リングオシレータのＭＯＳトランジスタのソースまたはドレインと接地との間に抵抗を接続することで波形の歪みを少なくできる。これにより、比較回路の出力信号のデューティ比がほぼ５０％となるようにバイアス電圧を設定できる。
本発明の他の態様は、上記の発明において、前記リングオシレータは、ドレインまたはソースの一方に接続された可変電流源と、ＭＯＳトランジスタと、一方の端子がドレインまたはソースの他方に接続され、他方の端子が接地された抵抗と、一方の端子が前段のＭＯＳトランジスタのドレインまたはソースと次段のＭＯＳトランジスタのゲートに接続され、他方の端子が接地されたコンデンサとからなるスイッチング素子がリング状に接続されている。
【００１９】
このように構成することで、リングオシレータから出力される三角波の波形の歪みを少なくできる。これにより、デューティ比がほぼ５０パーセントの発振信号を得ることができる。
本発明の他の態様は、上記の発明において、前記バイアス回路は、ドレインまたはソースの一方に接続された可変電流源と、ＭＯＳトランジスタと、一方の端子が前記ＭＯＳトランジスタのソースまたはドレインに接続され、他方の端子が接地され抵抗とからなり、前記リングオシレータと前記バイアス回路の可変電流源の電流値と前記抵抗の抵抗値を同一にした。
【００２０】
このように構成することで、バイアス回路の出力電圧をリングオシレータから出力される三角波のほぼ１／２のレベルに設定できるので、デューティ比がほぼ５０パーセントの発振信号が得られる。
【発明の効果】
【００２１】
本発明によれば、リングオシレータの出力波形の歪みをなくし、デューティ比がほぼ５０パーセントの発振信号を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を参照しながら説明する。以下の実施の形態は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを形成できるＣＭＯＳプロセス（ＭＯＳプロセス）により製造するＡＭ、ＦＭ受信機用半導体集積回路基板上に、本発明に係るリングオシレータ型電圧制御発振器を形成した場合の例である。
【００２３】
図１は、本実施形態のリングオシレータ型電圧制御発振器の回路構成を示す図である。
図１において、本実施形態のリングオシレータ型電圧制御発振器は、リングオシレータ回路１０、バイアス回路２０、比較回路ＣＯＭ１から構成されている。
リングオシレータ回路１０は、回路部分１０１、１０２、１０３を奇数段リング状に接続して構成される。
【００２４】
各回路部分は、電流源、トランジスタ、バイアス抵抗を備える。すなわち、電流源Ｉ１、トランジスタ（ＭＯＳＦＥＴ）Ｑ１、バイアス抵抗Ｒ１によって１段目の回路部分１０１が、また、電流源Ｉ２、トランジスタ（ＭＯＳＦＥＴ）Ｑ２、バイアス抵抗Ｒ２によって２段目の回路部分１０２が、また、電流源Ｉ３、トランジスタ（ＭＯＳＦＥＴ）Ｑ３、バイアス抵抗Ｒ３によって３段目の回路部分１０３が、それぞれ構成される。
【００２５】
また、各回路部分間には、トランジスタがオフの場合に、電流源によって充電されるコンデンサが設けられる。すなわち、１段目と２段目の回路部分の間にはコンデンサＣ１が、２段目と３段目の回路部分の間にはコンデンサＣ２が、３段目と１段目の回路部分の間にはコンデンサＣ３が、それぞれ設けられる。これらコンデンサは、トランジスタのオン／オフに応じて充放電する。
【００２６】
バイアス回路２０は、リングオシレータ回路１０の出力に対するしきい値を定めるバイアス電圧を出力する。すなわち、バイアス回路２０は、リングオシレータ回路１０と同じ回路構成を有し、電流源Ｉ４、トランジスタ（ＭＯＳＦＥＴ）Ｑ４、バイアス抵抗Ｒ４を備え、電源電位ＶＤＤ側に設けられた電流源Ｉ４の出力が、トランジスタＱ４のゲートとドレイン、および、比較回路ＣＯＭ１に供給される。
【００２７】
比較回路ＣＯＭ１は、リングオシレータ回路１０の出力とバイアス回路２０の出力とを比較し、その比較結果に応じて、選択的にＨｉｇｈ／Ｌｏｗの信号を出力する。
リングオシレータ回路１０の各段の回路部分１０１、１０２、１０３と、バイアス回路２０とは、上記したように、可変の電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４をそれぞれ有する。これら電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４は、共通の制御電圧によって制御されている。
【００２８】
上記構成のリングオシレータ型電圧制御発振器の回路動作について以下に説明する。
まず、電源電位ＶＤＤ側に設けられた電流源Ｉ１、Ｉ２、Ｉ３によって、トランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３とコンデンサＣ１、Ｃ２、Ｃ３に電流がそれぞれ供給される。トランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３のドレイン及びコンデンサＣ１、Ｃ２、Ｃ３からの出力は、次段のトランジスタ（ＭＯＳＦＥＴ）Ｑ２、Ｑ３、Ｑ１のゲートにそれぞれ供給される。トランジスタＱ３のドレイン及びコンデンサＣ３の出力は、フィードバックされて（次段の）トランジスタＱ１のゲートに供給される。また、トランジスタ（ＭＯＳＦＥＴ）Ｑ３のドレインの出力はリングオシレータ回路１０の出力として比較回路ＣＯＭ１にも入力される。
【００２９】
このように、リングオシレータ回路１０は、３段の回路部分をリング状に接続して構成されているので、３段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ３のドレインから１段目のトランジスタ（ＭＯＳＦＥＴ）Ｑ１のゲートに逆位相の波形がフィードバックされ、発振する。
【００３０】
コンデンサＣ１、Ｃ２、Ｃ３は、トランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３のＯＮ／ＯＦＦに応じて充放電する。
すなわち、電流源Ｉ１、Ｉ２、Ｉ３はトランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３がそれぞれＯＦＦのときに一定電流ＩでコンデンサＣ１、Ｃ２、Ｃ３を充電する。トランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３がＯＮになると、充電されたコンデンサＣ１、Ｃ２、Ｃ３は、それぞれトランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３を通して急速に放電する。
【００３１】
コンデンサＣ１、Ｃ２、Ｃ３がそれぞれ充電され、それぞれ次段のトランジスタ（ＭＯＳＦＥＴ）Ｑ２、Ｑ３、Ｑ１がＯＮになる電圧をこえると、コンデンサＣ１、Ｃ２、Ｃ３の電圧が、次段のトランジスタ（ＭＯＳＦＥＴ）Ｑ２、Ｑ３、Ｑ１をＯＮにする。
バイアス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値は等しく設計してあるので（以下、その抵抗値をＲとする）、コンデンサＣ１，Ｃ２，Ｃ３の電圧が、バイアス抵抗Ｒの両端の電位差Vｒと、各ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のスレッシホールド電圧Ｖthの和以上となると、各トランジスタＱ１，Ｑ２，Ｑ３がオンする。
【００３２】
リングオシレータ型電圧制御発振器を設計する場合には、シミュレーションにおいて、発振周波数からコンデンサＣ１、Ｃ２、Ｃ３の充電時間を考慮し、電流値Ｉと抵抗値Ｒの組を算出している。なお、これらの調整においては、ゲート−ソース間電圧ＶｇｓのＯＮ電圧等に関わるトランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３、Ｑ４のチャネル領域の長さや幅の調整も含まれる。リングオシレータ回路１０に設けられるバイアス抵抗Ｒ１、Ｒ２、Ｒ３の両端の電位差Vｒの分だけリングオシレータ回路１０の出力波形の電圧値が高くなり、バイアス回路２０に設けられるバイアス抵抗Ｒ４の両端の電位差の分だけバイアス回路２０から出力されるバイアス電圧が高くなる。
【００３３】
このようにして、各トランジスタに対して、ＯＮ／ＯＦＦが切り替えられ、リングオシレータ回路１０は、上記充放電に応じた三角波の形状を有する出力波形を出力して発振する。
そして、可変電流源Ｉ１、Ｉ２、Ｉ３を制御するＶＣＯ制御電圧を変化させれば、可変電流源Ｉ１、Ｉ２、Ｉ３によって供給される電流値が変わり、これにより、コンデンサＣ１、Ｃ２、Ｃ３の充電速度、充電時間が変わる。よって、発振周波数が変わり、ＶＣＯ制御電圧により発振周波数が変わるＶＣＯの機能が実現される。
【００３４】
比較回路ＣＯＭ１の出力は、デューティ比５０：５０になるべく近い方が好ましい。
例えば、その出力は、求められる精度に応じて、デューティ比５０：５０に対し±１０％の範囲内のデューティ比、デューティ比５０：５０に対し±５％の範囲内のデューティ比、などのデューティ比を有することが要求される。
【００３５】
本実施形態においては、リングオシレータ回路１０のＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のソースに抵抗Ｒを接続し、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３がオンとなる電圧を高く設定することで、リングオシレータ回路１０から出力される三角波のピーク値を大きくし、波形の歪みの少ない三角波が得られるようにした。さらに、リングオシレータ回路１０の各段の回路部分１０１、１０２、１０３と、バイアス回路２０を同じチャネル長Ｌ、チャネル幅ＷのＭＯＳトランジスタで構成してＭＯＳトランジスタの特性を揃え、また、トランジスタのソース抵抗とコンデンサをそれぞれ近傍の位置に配置することで抵抗値の誤差及び容量値の誤差がほぼ同じになるようにしている。これにより、リングオシレータ回路１０及びバイアス回路２０の抵抗値のバラツキやコンデンサの容量のバラツキによるデューティ比の設計値に対するずれを少なくできる。
【００３６】
これにより、例えば、回路を構成するトランジスタのトランジスタサイズを決定する場合でも、その候補をより広範囲なチャネル長Ｌ、チャネル幅Ｗの組から選ぶことが可能となり、シミュレーションによりトランジスタのサイズ、抵抗の値等を決める作業が簡単になる。
【００３７】
そして、上記したように、リングオシレータ回路１０の各段の回路部分１０１、１０２、１０３と、バイアス回路２０との回路構成を同じようにした場合において、さらに、リングオシレータ回路１０の各段の回路部分１０１、１０２、１０３と、バイアス回路２０とに電流を供給する電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４を共通の制御電圧により制御することで発振周波数を任意に変化させることができる。
【００３８】
なお、上記したように、電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４は、共通の制御電圧によって制御されており、電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４からトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に、同じ値の電流Ｉが供給される。
これら調整の結果として、例えば、後述するタイムチャートに示されるように、比較回路ＣＯＭ１からＨｉｇｈが出力される時間幅とＬｏｗが出力される時間幅とが等しくなる。よって、デューティ比５０：５０の方形波が比較回路ＣＯＭ１から出力される
これにより、リングオシレータ回路１０が出力する三角波の波形が、従来例の図９に示すように、途中で切れることがなくなり、リングオシレータ回路１０の出力波形と、バイアス回路２０の出力バイアスとを、要求されるデューティ比を満たすように調整することが一層容易になる。
【００３９】
上記した点を併せて考慮すると、本実施形態のリングオシレータ型電圧制御発振器では、部品のバラツキを吸収しつつ、デューティ比の悪化を抑えることが可能となる。
また、この際に、上記したように、それら回路に設けられるトランジスタのトランジスタサイズを、例えば、ＩＣ化等の観点から都合よく設計することも可能となる。
【００４０】
図２は、図１のリングオシレータ型ＶＣＯのタイムチャートを示す図である。
図２において、上段はリングオシレータ回路１０とバイアス回路２０との出力波形を示している。両回路の出力ともトランジスタ（ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３、Ｑ４のソースとグランド間に設けたバイアス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の両端の電位差分だけ、波形が上がっている。
【００４１】
すなわち、リングオシレータ回路１０から出力される三角波のピーク値は、バイアス抵抗Ｒ１、Ｒ２、Ｒ３の両端の電位差Vｒ＝IRだけ大きくなっている。そして、その三角波の発振波形は、充電の区間に対応する直線で右上がりに上昇する区間と、放電の区間に対応する直線で右下がりに下降する区間を交互に繰り返して構成される。
【００４２】
一方、バイアス回路２０の出力電圧は、例えば、三角波のピーク値の約１／２の電圧となっている。このバイアス回路２０のバイアス出力も、バイアス抵抗Ｒ４の両端の電位差Ｖｒ＝ＩＲだけ値が大きくなっている。
図２の下段は、比較回路ＣＯＭ１の端子３からの出力波形を示している。ここで、比較回路ＣＯＭ１は、バイアス回路２０の出力電圧よりリングオシレータ回路１０の出力電圧の方が高いときにＨｉｇｈを出力し、低いときにＬｏｗを出力する。リングオシレータ回路１０のＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のソースにバイアス抵抗Ｒが接続され、バイアス回路２０の回路構成をリングオシレータ回路１０の構成と同じにすることで、Ｈｉｇｈを出力する時間間隔ａとＬｏｗを出力する時間間隔ｂとが等しくなる。よって、比較回路ＣＯＭ１の出力は、下段のようにデューティ比が５０：５０の方形波になる。
【００４３】
図３は、図１のリングオシレータ型ＶＣＯの電流源を、具体的に示す図である。図において、図１と重複する部分については説明を省略する。
図３の回路動作を説明する。まず、Ｎｃｈトランジスタ（ＭＯＳＦＥＴ）Ｑ４０のゲートにＶＣＯ制御電圧が入力される。このＮｃｈトランジスタ（ＭＯＳＦＥＴ）Ｑ４０のゲートのＶＣＯ制御電圧により、Ｎｃｈトランジスタ（ＭＯＳＦＥＴ）Ｑ４０のドレイン電圧つまり、各電流源のＰｃｈトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のゲート電圧が変化し、各電流源のＰｃｈトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４の電流値が制御される。この電流値の制御によりコンデンサＣ１、Ｃ２、Ｃ３の充電速度が変わり、充電時間が変わる。波形で言えば、直線の上昇の角度が変わり、上昇の区間の時間が変わる。よって、周期が変わるので周波数が変わることになる。これにより、ＶＣＯ制御電圧による発振周波数制御が行われる。
【００４４】
次に、図４に本実施形態の変形例の回路図を示す。なお、本変形例は図１に対応するものであるが、図１と重複する部分については説明を省略する。
本変形例の回路図は、図１の回路図において、比較回路ＣＯＭ１の後段に２分周回路４０を追加したものである。２分周回路４０は、Ｄラッチ４５の出力の反転信号／Ｑ（Ｑバー）をＤ入力に戻して構成される。
【００４５】
以下に、回路動作について説明する。
まず、比較回路ＣＯＭ１の出力をＤラッチ４５のクロック入力に加える。Ｄラッチ４５の出力の反転信号／Ｑ（Ｑバー）をＤラッチ４５のＤ入力に加える。Ｄラッチ４５の出力Ｑを２分周回路４０の出力とする。この２分周回路４０は、上記したように、出力の反転信号／Ｑ（Ｑバー）がＤ入力に入り、クロックの立ち上がりにラッチされるので、クロックの立ち上がりごとにＤラッチ４５の状態及び出力が反転する。クロックに入力する比較回路ＣＯＭ１の出力は、デューティ比に関わらず、立ち上がりは、一定間隔おきである。よって、Ｄラッチ４５のクロック入力は一定間隔おきの立ち上がりの波形である。このため、Ｄラッチ４５はデューティ比５０：５０で、周波数が比較回路ＣＯＭ１の出力の１／２のクロックを出力する。
【００４６】
したがって、上記したシミュレーションによって、所望とする周波数の２倍の周波数をリングオシレータ回路１０で発生させるようにすれば、比較回路ＣＯＭ１の出力を２分周回路４０で２分周することにより、所望の周波数でデューティ比が５０：５０の方形波（クロック）を出力することができる。
【００４７】
図５は、図４の変形例に示す回路のタイムチャートを示す図である。
図５（ａ）は、リングオシレータ回路１０の出力波形およびバイアス回路２０の出力バイアスを示す図である。リングオシレータ回路１０の出力波形は、図中、三角波によって示される。この三角波は、所望
の周波数の２倍の周波数を有している。バイアス回路２０の出力は、図１（図３）と同じで、図中、ＶＤＤ／２の電圧値を有する水平方向の直線となっている。
【００４８】
図５（ｂ）は、比較回路ＣＯＭ１の出力波形を示す図である。この出力（方形波）は、（ａ）のリングオシレータ回路１０の出力と同様に、所望とする周波数の２倍の周波数を有している。図５（ｃ）は、２分周回路４０の出力波形を示す図である。この出力波形は、（ｂ）の出力（方形波）を２分周回路４０で２分周することにより得られる。すなわち、（ｂ）の方形波の立ち上がりで、Ｄラッチ４５の状態と出力を反転して周波数が１／２になり、所望の周波数を得ている。
【００４９】
なお、このように、リングオシレータ回路１０に所望とする周波数の２倍の周波数を出力させるようにして、その出力を、２分周回路４０により２分周させるようにすれば、バイアス抵抗がない場合、バイアス抵抗の抵抗値に精度がない場合、精密な設計値でない場合、などにも、部品のバラツキを吸収しつつ、２分周回路からの出力としてデューティ比が略５０：５０の方形波（クロック）を出力することができる。
【図面の簡単な説明】
【００５０】
【図１】本実施形態のリングオシレータ型電圧制御発振器の回路構成を示す図である。
【図２】図１のリングオシレータ型電圧制御発振器のタイムチャートである。
【図３】本実施形態のリングオシレータ型電圧制御発振器の回路構成を示す図であり、電流源の回路  構成を具体的に示した図である。
【図４】本実施形態のリングオシレータ型電圧制御発振器の変形例の回路構成を示す図である。
【図５】図４の変形例に対するタイムチャートである。
【図６】従来例のリングオシレータ型電圧制御発振器の回路構成を示す図である。
【図７】図６のバイアス回路の一構成例を示す図である。
【図８】従来技術の動作を示すタイムチャートである。
【符号の説明】
【００５１】
１０、５０・・・リングオシレータ回路、  ２０、６０・・・バイアス回路、  ４０・・・２分周回路、  ４５・・・Ｄラッチ、  ＣＯＭ１・・・比較回路
Ｃ１、Ｃ２、Ｃ３・・・コンデンサ、  Ｉ１、Ｉ２、Ｉ３、Ｉ２０、Ｉ５１、Ｉ５２、Ｉ５３・・・電流源、
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２０、Ｑ３０、Ｑ４０、Ｑ５０・・・ＭＯＳＦＥＴ、
Ｒ１、Ｒ２、Ｒ３、Ｒ４・・・バイアス抵抗、
ＶＤＤ・・・電源
【図１】
2005244516.tif 000003
【図２】
2005244516.tif 000004
【図３】
2005244516.tif 000005
【図４】
2005244516.tif 000006
【図５】
2005244516.tif 000007
【図６】
2005244516.tif 000008
【図７】
2005244516.tif 000009
【図８】
2005244516.tif 000010