(57)【要約】  【課題】  ワード線の連続性や支持領域パンチスルーの問題を解決するための構造およびその製造方法を提供する。  【解決手段】  少なくとも１つの半導体メモリ・アレイおよび論理回路を備えた集積回路。メモリ・アレイは、導電性ワード線を含む。論理回路は、導電性ゲートを有する論理トランジスタを含む。論理トランジスタのゲートおよびワード線は、ポリシリコンおよび金属層から成る。金属層は、ワード線におけるポリシリコン層よりも厚く、論理トランジスタのゲートにおけるポリシリコン層よりも薄い。【選択図】  図３
2005260228.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体メモリ・アレイ領域および支持領域を含む論理回路を含む集積回路デバイスを形成する方法であって、
ワード線を配置する前記アレイ領域および前記論理回路を配置する前記支持領域の双方において、厚いポリシリコン層を形成するステップと、
前記アレイ領域においてのみ、前記厚いポリシリコン層を除去するステップと、
前記アレイ領域および前記支持領域に、薄いポリシリコン層を堆積するステップと、
前記薄いポリシリコン層の上に、金属元素層部分を含む金属導体コーティングを堆積するステップと、
前記アレイ領域および支持領域においてワード線およびゲート電極をそれぞれ形成するステップと、
を備える、方法。
【請求項２】
前記アレイ領域上に犠牲ポリシリコン層を形成するステップと、前記デバイス上にゲート酸化物層を形成するステップと、前記薄いポリシリコン層の堆積の前に前記デバイスを前洗浄するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記薄いポリシリコン層と前記金属導体コーティングとの間にバリア層を形成するステップを含むことを特徴とする、請求項２に記載の方法。
【請求項４】
前記薄いポリシリコン層がアモルファス・シリコンから成ることを特徴とする、請求項１に記載の方法。
【請求項５】
前記アレイ領域および支持領域においてワード線およびゲート電極を形成する前に、前記金属層の上にキャッピング窒化シリコン層を形成することを特徴とする、請求項１に記載の方法。
【請求項６】
半導体基板上に前記集積回路デバイスを形成するステップであって、ワード線の下の前記半導体基板におけるトレンチ内にポリシリコン・スタッドを有し、前記スタッドが、前記トレンチの側壁上の誘電体材料によって前記基板から電気的に絶縁され、更に、前記ポリシリコン・スタッドの横に前記基板上にアレイ上部酸化物（ＡＴＯ）層が形成されている、ステップと、
前記アレイ領域および支持領域においてワード線およびゲート電極を形成した後、その側壁上に側壁スペーサを形成するステップと、
をさらに含むことを特徴とする、請求項１に記載の方法。
【請求項７】
前記前洗浄ステップは、前記アレイ領域および前記支持領域に前記薄いポリシリコン層を堆積するステップの前に実行されることを特徴とする、請求項１に記載の方法。
【請求項８】
少なくとも１つの半導体メモリ・アレイおよび論理回路を含む集積回路デバイスであって、
前記メモリ・アレイが導電性ワード線を含み、
前記論理回路が論理トランジスタの導電性ゲート電極を含み、
前記ゲート電極および前記ワード線が、ポリシリコン材料と、少なくとも金属元素層部分を含む金属導体コーティングとの積層によって形成され、
前記金属導体コーティングが、前記ワード線における前記ポリシリコン材料よりも厚く、前記ゲート電極における前記ポリシリコン材料よりも薄いことを特徴とする、デバイス。
【請求項９】
前記金属導体コーティングが、バリア層および金属層の多層から成ることを特徴とする、請求項８に記載のデバイス。
【請求項１０】
前記金属導体コーティングが、ＷＮバリア層およびＷ金属層の二重層から成ることを特徴とする、請求項８に記載のデバイス。
【請求項１１】
前記アレイ領域および支持領域において、前記ワード線およびゲート電極の上に、それぞれキャッピング窒化シリコン層を有することを特徴とする、請求項８に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を保存するメモリ・アレイにおいてワード線構造を製造する方法およびそれによって形成される構造に関し、更に特定すれば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）アレイに関する。
【背景技術】
【０００２】
メモリ・アレイは、スタンドアロンのメモリ・チップの一部であるか、または、マイクロプロセッサもしくはデジタル回路プロセッサのメモリ・キャッシュ等、オンチップ・メモリの一部である場合がある。情報を処理する回路を備えた「ランダム論理回路」は、メモリ・アレイからの読み取りおよびメモリ・アレイへの書き込み機能を提供する「メモリ支持回路」を含むことがある。ランダム論理回路は、「メモリ支持回路」に限定されるわけではなく、演算ユニット、バス、ラッチ、位相ロック・ループ等を含む場合がある。メモリ・アレイには、交差構造を成すワード線およびビット線がある。メモリ・アレイは、複数の個別メモリ・セルから成り、各セルが少なくとも１つの「パス」または「アクセス」トランジスタを有する。各「パス」トランジスタは、ワード線の１つによってゲート制御される。
【０００３】
この発明でいう、「ワード線」は、トランジスタのゲート・レベルにおいて作成されるローカルな相互接続構造である。この結果、それらは、少なくとも部分的に、ゲート導体構造またはスタックの構成部分として含まれる。
【０００４】
ランダム論理回路におけるゲート導体スタックは、トランジスタ・ゲートおよびローカル相互接続の双方として機能する。例えば、ランダム論理回路におけるゲート導体は、ゲート接点から隣接する論理トランジスタの遠隔部分まで電気信号を伝達する。
【０００５】
メモリ・アレイは、できる限り高密度に設計される（これによって、所与のチップ面積当たりの保存情報量を最大化する）ので、ワード線は極めて細く長い導体であり、多くのメモリ・セル間の電気的接続を与える。典型的な最新のメモリ・アレイでは、１本のワード線は約１００ｎｍの幅を有し、１０μｍを超える長さに渡って何百もの各メモリ・セルを接続する。ワード線の幅は、一般的な微小化の傾向に従って、狭くなり続けるであろう。同時に、ワード線の長さは、できる限り長く維持され、メモリ・アレイのできるだけ多くの各セルに対する同時アクセスを可能としている。このため、ワード線の長さの縮小は、その幅の縮小と同じくらい迅速に進むとは予想されない。従って、ワード線の電気的抵抗は、ますます大きくなっている。ワード線の電気的抵抗を小さくする１つの簡単な方法は、それらを太くすることである。しかしながら、それらを太くする場合、ユニット長当たりの容量は極めて大きくなる。あるいは、アスペクト比（すなわち、線の幅に対する線の太さの比）が高いと、線のエッチング・プロセスの制御性が低くなり、線の幅および／または側壁の形状に望ましくないばらつきを招く。ワード線の電気的抵抗を小さくする１つの好適な方法は、導電性が高い新しい材料を導入することである。かかる新しい材料は、ゲート・レベルにおいて通常行われる高温処理（例えば１０００℃で行う接合の活性化）に適合しなければならない。更に、かかる新しい材料は、トランジスタのゲート誘電体に適合し、それらがトランジスタの性能に望ましくない変化を生じないようにしなければならない。
【０００６】
通常、ランダム論理トランジスタは、優れたスイッチであるように設計される。これが意味するのは、所与の「オフ電流」で「オン電流」を最大限としなければならないということである。高い「オン電流」によって、固定的な「オフ電流」において電力損失を最小にしながら、負荷容量を迅速にスイッチング（充電または放電）することができる。更に、ローカル相互接続を含むランダム論理回路は、最小値の負荷容量および高速スイッチングのために設計される。従って、長いローカル相互接続に伴う種類の信号伝送のための余分な遅延時間が生じることを回避するため、ローカル相互接続の長さは、通常、できる限り短く保たれる。トランジスタ・ゲート長（ゲート・スタック線の幅に関連する）の制御は、論理トランジスタのスイッチング性能に直接関連する。トランジスタ・ゲート長の制御に影響を及ぼす要素には、ゲート導体層の平坦性、ゲート電極スタックに存在する様々な異なる材料層のアスペクト比、およびゲート電極スタックに存在する異なる材料の選択的反応性イオン・エッチング（ＲＩＥ）プロセスの可用性が含まれる。平坦性は高い方が好ましい。また、アスペクト比は低い方が好ましい。更に、高いエッチング選択性が好ましい。
【０００７】
通常、ローカル相互接続を備えたゲート電極構造は、その下にある分離構造の上に延在する。例えば、多数のメモリ・セルを接続するワード線は、メモリ・セルの様々な電気的要素（例えばトランジスタ）を分離するため、および異なるメモリ・セルを分離するために用いられる分離構造の上に延在する。
【０００８】
従って、ゲート電極スタック材料は、かかる分離構造を構成する幾何学的形状および材料の双方に適合させて、意図しない電気的短絡（ショート）または開路（開放）を回避しなければならない。かかる電気的開路は、典型的に、接着の欠落、極度のオーバーエッチング、または堆積プロセスの間の連続性維持ができないこと（例えば堆積の間のステップ有効範囲が不十分であること）のいずれかにより、ゲートのローカル相互接続の一部が欠けている場合に形成される。電気的短絡は、典型的に、ローカル相互接続エッチングの間にゲート材料が完全に除去されなかった場合、または、下にある分離構造が著しくオーバーエッチングされて、周囲の導電性構造への意図しない電気的接続が生じた場合に形成される。
【０００９】
設計目的が異なるため、ゲート導体構造は、メモリ・アレイ（複数のメモリ・アレイ）およびランダム論理回路で異なると有利である場合がある。その場合、ゲート導体構造は、メモリ・アレイまたはランダム論理回路の性能を劣化させないように適合性の要求を満たさなければならない。望ましくは、ゲート・レベルのパターニングの前に、ゲート導体層をできるだけ平坦にしなければならない。また、ＲＩＥプロセスは、ゲート誘電体のパンチスルー、分離パンチスルー、不完全なエッチングによる電気的短絡、およびオーバーエッチングによる電気的開路等の望ましくない結果を招くことなく、異なるアレイ／論理のゲート構造を同時にエッチングすることができることが望ましい。望ましくは、双方の導体構造は、各ゲート誘電体に適合し、双方の「パス」トランジスタおよび論理トランジスタに望ましくない性能の変化が生じないようにしなければならない。また、双方の導体構造は、下にある分離構造に適合し、ゲート導体と各分離構造との間の接着が欠落しないようにすることが望ましい。
【００１０】
ゲート導体の導電性を良くするために、ポリシリコン−金属シリサイド・ゲート電極構造が広く用いられている。ポリシリコンは、高温安定材料であり、通常のゲート誘電体および分離誘電体材料に適合する。金属シリサイドは、金属タイプの導電性を有し、ゲート電極スタックに低い抵抗を与える。１つの例では、金属シリサイドは、ポリシリコン層の上に堆積したタングステン・シリサイド（ＷＳｉ）である。ポリシリコンおよび堆積したシリサイドから成るかかる導電性スタックは、通常、「ポリサイド」と呼ばれる。ポリシリコン層の厚さは、できるだけ小さく選択され、これによってゲート電極スタックのアスペクト比および／または容量の増大を防ぐが、同時に、これは、下にある誘電体構造に支障を来たすことなくＷＳｉ層をエッチングするために充分な厚さに選択される。更に、タングステン・シリサイド堆積プロセスにおいてタングステン前駆物質としてタングステン六フッ化物（ＷＦ6）ガスを用いる場合、ポリシリコン層は、フッ素（Ｆ）ガスまたはフッ素元素の拡散を実質的に阻止するのに充分な厚さとしなければならない。
【００１１】
ポリシリコン−金属ゲート電極構造では、金属元素膜の導電性が一般に金属シリサイドのものより大きいので、電気抵抗が更に小さくなる。典型的に、ポリシリコン−金属ゲート電極構造には、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の高融点金属元素が用いられる。ポリシリコンと金属元素との間に、通常、薄い導電性拡散バリアを配置して、高温処理の間、金属元素のシリサイド化を防ぐ。拡散バリアは、通常、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）および／または、ＷＳｉＮ、ＴｉＳｉＮ、およびＴａＳｉＮ等の各シリコン含有三元化合物等の導電性金属窒化物から成る。更に、導電性拡散バリアには、窒化シリコン等、他の場合には絶縁性である材料から成る超薄量子導電性バリアも含むことができる。１つの具体的な有用な例は、ポリシリコン−バリア−Ｗゲート・スタックであり、バリアは窒化タングステン（ＷＮ）から成る。この例では、タングステンのＲＩＥは、下にあるポリシリコン層に対する選択性が低い。これが意味するのは、ポリシリコン層が、タングステン（Ｗ）層とほぼ同じ速度でエッチングされるということである。更に、タングステン（Ｗ）のＲＩＥでは、分離構造によって形成される段差の周囲からタングステン（Ｗ）を完全に除去するために、通常１００％までの著しいオーバーエッチングが必要である。ポリシリコンとタングステン（Ｗ）との間のエッチング選択性の低さおよびタングステン層のオーバーエッチングの必要性のため、ポリシリコンの厚さは、タングステン（Ｗ）層のものより大きく選択して、ゲート誘電体のパンチスルーを回避する。
【００１２】
図１は、Rama Divakaruni等による「Gate Prespacers for high density DRAMs」（International Symposium on VLSI TechnologySystems and Applications、台北（台湾）、８−１０、１９９９年６月）と題する論文に記載された種類の従来技術のＤＲＡＭデバイス８の断面図を示す。デバイス８は、左側のアレイ領域および右側の支持領域を含み、これらの２つの領域は、中央に破断線で示すように離間している。シリコン基板１１Ａ／１１Ｂは、アレイ領域におけるアクティブ領域１１Ａおよび支持領域におけるドーピング・シリコン１１Ｂを含む。
【００１３】
アレイ領域において、ドーピング・ポリシリコン・スタッド１２は、図示しない保存キャパシタ上の深いトレンチの上に形成されているように示されている。深いトレンチの上部は、その側壁が誘電領域１４で覆われ、その下のトレンチの側壁は、垂直ゲート酸化物層（ｖＧＯＸ）４０で覆われている。その下部では、当業者に周知のように、ポリシリコン・スタッド１２は、垂直ゲート酸化物層（ｖＧＯＸ）トレンチ４０に隣接し、これによって垂直トランジスタのゲート電極を形成する。アクティブ領域１１Ａの基板１１Ａ上面側には誘電領域１４があり、誘電領域１４間のアクティブ領域ＡＡの上面に、アレイ上部酸化物（ＡＴＯ）領域１５がある。
【００１４】
左側および右側のＡＴＯ領域１５の上部およびスタッド１２の中央に、窒化シリコン・キャップ２２すなわちキャップ窒化物（ＣＮ）でキャップされたポリサイド導体２１Ｐから成る３つのワード線スタック２６Ａ、２６Ｂ、および２６Ｃが形成されている。ポリサイド導体２１Ｐは、右側および左側ではＡＴＯ１５によってアクティブ領域ＡＡから分離されているが、中央ワード線スタック２６Ｂのポリサイド導体２１Ｐは、スタッド１２と接している。従って、スタッド１２およびその上部のポリサイド導体２１Ｐは、垂直「パス」トランジスタの集積ゲート・スタック２６Ｂを構成する。スタッドの上部には、中央ワード線スタック２６Ｂのポリサイド導体２１Ｐの基部と、隣接する誘電体領域１４との間に、くぼみ３０が形成されている。
【００１５】
図１の右側の支持領域において、基板１１Ｂの上面は、ゲート酸化物（ＧＯＸ：Gate OXide）層１７によって覆われている。ＧＯＸ層１７の上に、ゲート電極を構成するゲート電極スタック２７が示されている。これは、ＧＯＸ層１７の表面上に形成されたドーピング・ゲート・ポリシリコン層１８、その上のポリサイド導体２１Ｐ、およびこれをキャップするキャップ窒化物（ＣＮ）層２２から成る。
【００１６】
図２は、デバイス９を示す。これは、Akatsu等による「A highly manufacturable 110 nm DRAMtechnology with 8F2 vertical transistor cell for 1Gb and beyond」（Symposium on VLSI Technology、Ｐ５２、２００２年）と題する論文に従った、図１のデバイス８の変形である。
【００１７】
図２において、図１の要素の全てを変形と共に示し、アレイ領域におけるスタック２６Ａ〜２６Ｃの側壁上および支持領域におけるゲート電極スタック２７の側壁に、窒化シリコン・スペーサ２５が形成されている。更に、導体２１Ａは、図１のポリサイド導体２１Ｐではなく、ＷＮ／Ｗ金属二重層から成る。従って、図１に示すゲート・スタック（またはワード線）は、同様のスタック（またはワード線）容量を維持しつつ、その抵抗が図１のものの約２〜４分の１に低減する。
【００１８】
Akatsu等は、垂直パス・トランジスタ、厚い上部酸化物分離構造、バリア−Ｗワード線、およびポリシコン−バリア−Ｗゲートを有する高密度のメモリ・アレイを教示する。また、Akatsu等は、かかる高密度メモリ・アレイを、ポリシリコン−バリア−Ｗゲートを有するトランジスタで構成されるランダム論理回路と統合することを教示する。メモリ・アレイでは、垂直パス・トランジスタは、シリコン基板に形成された各トレンチの壁上に形成される。
【００１９】
図２において、トレンチの上部に充填された導電性ポリシリコン・プラグ１２は、垂直パス・トランジスタのゲートを形成する。個々のトレンチのポリシリコン・プラグ１２は、トレンチ、上部酸化物分離構造、および分離トレンチ上に延在するワード線２６Ｂによって接続されている。ワード線２６Ｂは、ＷＮ／Ｗ金属二重層２１Ａで構成される。論理回路では、トランジスタのゲートは、ポリシリコン−バリア−金属構造から成る。ゲート導体層の平坦さを向上させるため、アレイにおける上部酸化物の厚さは、論理回路領域におけるポリシリコン層のものに近いように選択される。Akatsu等は、メモリ・アレイと論理回路との間の遷移領域に、平坦でない構造が存在し得ること、更に、論理回路において、ポリシリコン層を金属層よりも著しく厚く形成してゲート誘電体パンチスルーを回避したことを教示する。
【非特許文献１】RamaDivakaruni等による「Gate Prespacers forhigh density DRAMs」（InternationalSymposium on VLSI Technology Systems and Applications、台北（台湾）、８−１０、１９９９年６月）
【非特許文献２】Akatsu等による「A highly manufacturable 110 nm DRAMtechnology with 8F2 vertical transistor cell for 1Gb and beyond」（Symposium on VLSI Technology、Ｐ５２、２００２年）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
Ａ）タングステン（Ｗ）の物理的気相堆積法（ＰＶＤ：Physical Vapor Deposition）（以降、ＰＶＤＷと呼ぶ）のプロセスは、様々な幾何学的形状の上に電極を形成するためにステップ有効範囲が極端に小さいので、垂直ＤＲＡＭデバイスのメモリ・セル・アレイにおいてワード線の連続性をどのように向上させるかという問題がある。ＰＶＤＷは、本質的にステップ有効範囲が小さい。すなわち、微小な溝、こぶ、ヒロックがあれば、ＰＶＤＷでは均一な堆積を生じることができない。この非均一なＷ膜を用いてパターニングを行った後、Ｗ線は、弱い箇所で切断する可能性がある。ＡＴＯプロセスのためのＴＯＥ（Top Oxide Early：上部酸化物初期）プロセス後の垂直ＤＲＡＭのメモリ・セル・アレイは、充分に滑らかな表面を有することができない。
【００２１】
一部の領域には、微小な凹凸、穴、または溝、および異物が存在する場合がある。従って、垂直ＤＲＡＭセル・アレイにおけるＷＮ／Ｗワード線には、ＷＮ／Ｗワード線の不連続性による深刻な歩留まりの問題がある。ＷＮ／Ｗ膜の下に堆積されたアモルファスＳｉ（熱アニーリングの後ポリシリコンＳｉになる）は、微小な穴を充填し、デバイスの幾何学的形状を滑らかにする。ＷＮ／Ｗワード線の下の中間連続ポリシリコン層によって、ワード線不連続性の問題は完全に解決する。
【００２２】
Ｂ）第２の問題は、ワード線のスタック高さがワード線の容量に直接関連するので、ワード線容量をいかに小さくするかということである。ワード線容量は、ワード線／ワード線結合容量（ワード線からワード線への）およびワード線からビット線への容量を含む。ワード線の高さを低くすること、低ｋ誘電体ギャップ充填材料を用いること、隣接するワード線間の空間を大きくすること、ワード線とビット線との間の距離を大きくすること、およびワード線の長さを短くすることによって、ワード線容量を小さくすることができる。
【００２３】
要約すると、容量の問題は、アレイ内のデバイスが互いに極めて近接しているアレイ領域の方が重大である。更に、ワード線のスタック高さはワード線容量に直接関連するので、スタック高さを低くすることが容量の改善につながる。更に、デバイス速度は、ＲＣ（抵抗−容量）遅延によるワード線容量の増大と共に低下するので、容量の低減は望ましい。従って、高速デバイスにおいて、ワード線容量の低減は疑いの余地無く求められている。
【００２４】
Ｃ）第３の問題は、デバイスのアレイ領域において、金属ワード線の酸化シリコン分離構造への接着性をいかに向上させるかということである。タングステン（Ｗ）金属が酸化シリコン上に直接堆積される場合、通常、接合部活性化アニーリング等の高温ステップの間に、重大な接着の欠落およびそれに続くデラミネーションが起こる。Ｗ層と酸化シリコン層との間にＷＮ層が存在すると、ワード線の接着特性がわずかに改善される。それにもかかわらず、部分的な接着の欠落が生じ、ワード線の部分的喪失および各電気的開路を招く恐れがある。アモルファスＳｉは、酸化シリコン層およびバリア−Ｗ等の金属構造の双方に対して良好な接着性を有する。このため、酸化シリコン層と金属ワード線との間にアモルファスＳｉ層を堆積することによって、ワード線のデラミネーションおよびそれに関連した意図しない電気的開路を完全に防ぐことができる。
【００２５】
Ｄ）第４の問題は、ゲート電極スタックのＲＩＥプロセスの間に、論理回路におけるゲート誘電体パンチスルーをいかに回避するかということである。
【００２６】
Ｗ  ＲＩＥ（反応性イオン・エッチング）プロセスの間、Ｗ対ポリシリコンの選択性は、ほとんど１対１である。ワード線−ワード線の短絡を防ぐため、適切なオーバーエッチング（５０％から１００％）を用いなければならない。支持領域におけるポリシリコンの厚さが充分でない場合、支持領域のポリシリコンは、Ｗ  ＲＩＥプロセスの後に完全に使い果たされる。次いで、薄い論理ゲート誘電体は長時間のエッチングにさらされ、そのパンチスルーが生じる。次いで、ポリシリコンＲＩＥプロセスによって、Ｓｉ基板を迅速にエッチングする。これが、いわゆる「支持領域パンチスルー」である。支持領域パンチスルーにより、ソース／ドレイン領域における直列抵抗、および、ＦＥＴデバイスのゲート電極とソース／ドレイン領域との間の重複容量が増大する。しかしながら、アレイ領域では、もっと厚いＡＴＯを設けるため、パンチスルーは生じない。
本発明の目的は、ＭＯＳＦＥＴ  ＤＲＡＭデバイスの製造において上述の問題Ａ〜Ｄを解決することである。
【課題を解決するための手段】
【００２７】
本発明者らは、上記Ａ〜Ｃの問題解決には、アレイ領域において薄い連続ポリシリコン層を堆積することが有効であることを見出した。また、上述の問題Ｄを解決するためには、支持領域において厚いポリシリコン層を維持することが有効であることを見出した。
【００２８】
本発明に従って、アレイ・ワード線が配置されているアレイ領域および論理トランジスタが配置されている支持領域の双方において厚いポリシリコン層を堆積するプロセスを提供する。ついで、アレイ領域においてのみ、厚いポリシリコン層を除去する。次に、支持領域における厚いポリシリコン層の上面から、およびアレイ領域におけるポリシリコン・スタッドから、酸化シリコン等の誘電体を除去する。最後に、アレイ領域および支持領域の双方に、薄いアモルファス・ポリシリコン層を堆積して、その後、バリア−金属金属層を堆積する。
【００２９】
あるいは、アレイ領域および支持領域の双方において、堆積物を薄い犠牲ポリシリコン層で構成することも可能である。次いで、支持領域において薄い犠牲ポリシリコン層を除去して、支持領域のみでゲート酸化物を成長させ、その後、上述のプロセス・ステップを行う。
【００３０】
本発明によれば、少なくとも１つの半導体メモリ・アレイ領域および支持領域を含む論理回路を含む集積回路デバイスを形成するための、以下のステップを含む方法が提供される。ワード線を配置するアレイ領域および論理回路を配置する支持領域の双方において、厚いポリシリコン堆積物を形成する。次いで、アレイ領域においてのみ、厚いポリシリコン層を除去する。次いで、アレイ領域および支持領域の双方において、薄いポリシリコン層を堆積する。次いで、薄いポリシリコン層の上に、少なくとも金属元素層部分を含む金属導体コーティングを堆積する。次いで、アレイ領域および支持領域において、ワード線およびゲート電極をそれぞれ形成する。
【００３１】
好ましくは、この方法は、アレイ領域上に犠牲ポリシリコン層を形成することから開始し、その後、デバイス上にゲート酸化物層を形成し、薄いポリシリコン層の堆積の前にデバイスを前洗浄するステップを実行する。  
【００３２】
好ましくは、犠牲ポリシリコン層の形成後にデバイス上にゲート酸化物層を形成する。
【００３３】
好ましくは、この方法は、薄いポリシリコン層と金属層との間にバリア層を形成するステップを含む。
【００３４】
好ましくは、この方法では、薄いポリシリコン層がアモルファス・シリコンから成る。
【００３５】
好ましくは、この方法は、アレイ領域上にブランケット犠牲ポリシリコン層を形成することから開始し、その後、デバイス上にゲート酸化物層を形成し、更に好ましくは、この方法は、薄いポリシリコン層と金属導体コーティングとの間にバリア層を形成するステップを含む。
【００３６】
好ましくは、アレイ領域および支持領域においてワード線およびゲート電極を形成する前に、金属層の上にキャッピング窒化シリコン層を形成する。
【００３７】
好ましくは、この方法は、半導体基板上に集積回路デバイスを形成するステップであって、導電性ワード線の下の半導体基板におけるトレンチ内にポリシリコン・スタッドを有し、このスタッドが、トレンチの側壁上の誘電体材料によって基板から電気的に絶縁され、更に、ポリシリコン・スタッドの横に基板上にアレイ上部酸化物（ＡＴＯ）層が形成されている、ステップと、アレイ領域および支持領域においてワード線およびゲート電極を形成した後、その側壁上に側壁スペーサを形成するステップと、を含む。
【００３８】
好ましくは、この方法は、アレイ領域および支持領域の双方において薄いポリシリコン層を堆積するステップの前に前洗浄ステップを含む。
【００３９】
本発明の別の態様によれば、集積回路デバイスは、少なくとも１つの半導体メモリ・アレイおよび論理回路を含む。メモリ・アレイは導電性ワード線を含む。論理回路は論理トランジスタの導電性ゲート電極を含む。ゲート電極およびワード線は、更に、ポリシリコン材料と、少なくとも金属元素層部分を含む金属導体コーティングとの積層によって形成される。金属導体コーティングは、ワード線におけるポリシリコン材料よりも厚い。金属導体コーティングは、ゲート電極におけるポリシリコン材料よりも薄い。
【００４０】
好ましくは、前記ゲート電極におけるポリシリコン層は、厚いゲート電極層および薄い電極層の積層を含む。
【００４１】
好ましくは、前記ゲート電極における前記ポリシリコン層は、厚いゲート電極層および薄い電極層の積層を含み、アレイ層におけるポリシリコン層は、薄い電極層のみから成る。
【００４２】
好ましくは、金属導体コーティングは、バリア層および金属層の多層から成る。
【００４３】
好ましくは、前記ゲート電極におけるポリシリコン層は、厚いゲート電極層および薄い電極層の積層を含み、前記金属導体コーティングは、ＷＮバリア層およびＷ金属層の二重層から成る。好ましくは、集積回路デバイスは半導体基板上に形成する。導電性ワード線の下の半導体基板におけるトレンチ内にポリシリコン・スタッドを形成し、このスタッドは前記トレンチの側壁上の誘電体材料によって基板から電気的に絶縁されており、ポリシリコン・スタッドの横に基板上にアレイ上部酸化物（ＡＴＯ）層を形成する。アレイ領域および支持領域においてワード線およびゲート電極上に、それぞれ側壁スペーサを形成する。
【００４４】
好ましくは、アレイ領域および支持領域において、ワード線およびゲート電極の上に、それぞれキャッピング窒化シリコン層を形成する。
【００４５】
好ましくは、アレイ領域および支持領域において、ワード線およびゲート電極の上に、それぞれキャッピング窒化シリコン層を形成する。
【００４６】
好ましくは、アレイ領域および支持領域において、ワード線およびゲート電極上に、それぞれ側壁スペーサを形成する。
【発明を実施するための最良の形態】
【００４７】
本発明の前述およびその他の態様および利点を、添付図面を参照して以下に説明し記載する。
【００４８】
図３は、本発明に従ったデバイス１０を示す。支持領域における論理回路のポリシリコン−バリア−金属ゲート電極スタック２７の基部に、厚いポリシリコン層１８を維持する一方で、追加の薄いポリシリコン層２０を、ワード線２６Ａ〜２６Ｃおよびスタック２７内に導入している。ワード線スタック２６Ａ〜２６Ｃにおいて、追加のポリシリコン層２０は、好ましくは以下に述べるようなＷ層等およびその下の下部ＷＮ膜から成る金属導体多層コーティング２１と、分離構造すなわちＡＴＯ層１５および側壁スペーサ２５との間の接着を促進し、更に、ポリシリコン層２０が存在しなければ金属層によって被覆および／または充填することができず、結果としてワード線の導通の分断を招く恐れのある分離構造の欠点をコンフォーマルにカバーすることによって、ワード線スタック２６Ａ〜２６Ｃの導通を改善するように機能する。
【００４９】
ワード線ポリシリコン層２０は、アスペクト比およびユニット長当たりのワード線導体２６Ａ〜２６Ｃの容量を、望ましくないほど増大させる。これらの望ましくない影響を最小限に抑えるため、ワード線ポリシリコン層２０は、金属導体多層コーティング２１よりも著しく薄く形成する。連続的にするため、ワード線ポリシリコン層２０は、アモルファス形態で堆積させ、目標の厚さは５ｎｍより大きく、好ましくは約１０ｎｍから約３０ｎｍであり、更に好ましくは２０ｎｍである。あるいは、厚さをもっと薄くし、約５ｎｍから約１０ｎｍとすることも可能である。ワード線金属導体多層コーティング２１の厚さは、通常、２０ｎｍから８０ｎｍの範囲であり、好ましくは３０ｎｍから６０ｎｍであり、更に好ましくは４５ｎｍである。
【００５０】
金属導体多層コーティング２１の好適な構造は、例えばＷＮのような薄い導電性拡散バリアの後に、例えばＷのような厚い高融点金属元素層を含む。好適な高融点金属元素はタングステンであるが、モリブデン（Ｍｏ）およびタンタル（Ｔａ）等の他の高融点金属元素も使用可能である。好適な導電性拡散バリアは、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、および窒化タンタル（ＴａＮ）等の金属窒化物から成る。また、非常に好適な導電性拡散バリアは、いずれかの金属窒化物の他に、窒化シリコンから成る超薄（＜１．５ｎｍ）量子導体拡散バリアを含む。拡散バリアに使用可能な他の導電性材料は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＷＳｉＮ、ＴｉＳｉＮ、およびＴａＳｉＮ等のシリコン含有三元化合物、チタニウム・シリサイドＴｉＳｉ、タンタル・シリサイドＴａＳｉ、タングステン・シリサイドＷＳｉ等の金属シリサイドを含む。また、拡散バリア構造内に少量の酸素原子が存在する場合があるが、酸素の存在は望ましくない。好適な多層導電性拡散バリアの１例は、２００２年９月１８日に出願された、Larry Glevenger等の「Nitride andPolysilicon Interface with Titanium Layer」と題する、米国特許出願番号第１０／４１１，７１０号に示されている。
【００５１】
ステップ１
図４を参照すると、製造の初期段階における図３のデバイスが示されている。本願と共に譲渡されたMalik等の「Structure andMethods for Process Integration in Vertical DRAM Cell Fabrication」と題する米国特許番号第６，６２０，６７６号に記載されたＴＯＥプロセス等のプロセスに従って、アクティブ領域１１Ａの上に、ＡＴＯ層１５を形成する。Hummlerの「Support Linerfor Isolation Trench Height Control in Vertical DRAM Processing」と題する米国特許番号第６，６２０，６７７号は、ＴＯＥを含む上部酸化物を形成する様々な方法を記載する。
【００５２】
ＡＴＯ層１５および誘電体領域１４を含むアレイ領域の上に、アレイ領域の上に、化学エッチングを阻止するため、アレイ領域を覆って、犠牲ＥＡポリシリコン層１６を形成する。
【００５３】
ステップ２
図５を参照すると、犠牲ポリシリコン層１６を覆うアレイ領域および基板１１Ｂを覆う支持領域において、好適な実施形態ではゲート酸化物ＧＯＸ層１７である薄いブランケット・ゲート誘電体層がデバイス１０の上に形成された後の図４のデバイスが示されている。用いられるゲート酸化プロセスは、支持領域においてゲート酸化物を形成するための通常の炉内酸化プロセスである。
【００５４】
このステップにおいて、他の既知のゲート酸化プロセスも使用可能である。これらのプロセスには、純粋分子酸素、水蒸気、酸素および水素の混合物、オゾン、Ｎ2Ｏ、ＮＯ、および、何らかの励起（例えばプラズマ、リモート・プラズマ、ＵＶ放射、リモート高熱）によって作成される酸素基等、様々な酸化雰囲気において実行される高速熱酸化（ＲＴＯ）を含むことができる。また、酸化の後または前に窒化ステップを行って、所望の量の窒素原子をゲート酸化物に組み入れることも可能である。
【００５５】
代替的な方法を用いて、ＧＯＸ層１７を含むゲート誘電体材料を堆積することができる。酸化シリコンまたは酸窒化物は、ゲート誘電体のための極めて好適な材料であるが、高誘電率（高ｋ）の材料（例えばＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ）等、他のゲート誘電体材料も使用可能である。更に、ゲート酸化プロセスを数回繰り返して、異なる論理領域に異なる厚さおよび／または化学的組成を有するゲート酸化物層１７を形成することも可能である。アレイ領域のゲート酸化物層１７は、以下で説明するステップ５のポリシリコン除去プロセス中に除去されることになる。
【００５６】
ステップ３
図６を参照すると、アレイおよび支持領域の双方に、ドーピング・ゲート・ポリシリコンの従来のブランケット堆積によって、通常は約５００Å〜１０００Åの厚さであり導電性多結晶構造を形成する厚いゲート・ポリシリコン層１８を堆積した後の図５のデバイスが示されている。ポリシリコン層１８は、アモルファス・シリコンまたは多結晶シリコンの形態のいずれかで堆積することができる。堆積プロセスは、一般に、シランＳｉＨ4、ジシランＳｉ2Ｈ6等のシリコン含有前駆物質、または塩素含有シリコン前駆物質ＳｉＣｌ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、およびＳｉＨ6Ｃｌ6の存在下において、低圧で実行される。
【００５７】
また、水素（Ｈ2）等のキャリア・ガスおよび／または窒素（Ｎ2）もしくはアルゴン（Ａｒ）等の中性ガスを、堆積混合物に含ませることができる。一般に、このステップでは、高速熱化学的気相堆積法（ＲＴＣＶＤ）リアクタ等の単一ウエハリアクタまたは低圧ＣＶＤ（ＬＰＣＶＤ）炉等のバッチ・タイプのリアクタを使用することができる。ポリシリコン層のドーピングは、ガス混合物にドーパント前駆物質を加えることによって、その堆積の間に（現場で）達成することができる。
【００５８】
以下のドーパント前駆物質が一般に用いられる。すなわち、ヒ素ドーピングではＡｓＨ3、リンのドーピングではＰＨ3、ホウ素ドーピングではＢ2Ｈ6である。好適な堆積方法は、ＲＴＣＶＤプロセスであり、シリコンの前駆物質としてＳｉＨ4、キャリア・ガスとしてＨ2、現場のリン・ドーピングのためのガス源としてＰＨ3ガスを用いる。このプロセスの結果、リン原子の濃度が約１ｅ２０ｃｍ-3を超えたコンフォーマル導電性（ｎ型）ポリシリコン層が得られる。
【００５９】
あるいは、ポリシリコン層は、ドーピングしないで堆積することができ、更に、例えばイオン注入を用いて堆積した後にドーパントを導入することができる。後者の場合、ポリシリコン層は、従来のフォトレジスト阻止マスク（複数のマスク）を用いて、異なる論理回路部分に異なる方法でトーピングすることができる。
【００６０】
ステップ４
図７を参照すると、支持領域を覆う阻止マスク１９を形成した後の図６のデバイスが示されている。阻止マスク１９は、従来のフォトリソグラフィを用いて形成された従来のフォトレジスト・マスクである。
【００６１】
ステップ５
図８を参照すると、化学的下流エッチング（ＣＤＥ：Chemical Downstream Etching）を用いて、アレイ領域から、ゲート・ポリシリコン層１８、ＧＯＸ層１７、およびＥＡポリシリコン層１６を含む図８の左側の３層を除去した後の図７のデバイスが示されている。ＣＤＥは、フッ素系の化学成分を用いることを伴い、ポシリシコンおよび酸化シリコン層１６／１７／１８を除去するために使用可能である。阻止マスク１９はパターニングされており、ＣＤＥプロセスが進むにつれて、アレイ領域においてポリシリコン１８／ＧＯＸ１７／犠牲ポリシリコン１６が順次露出されるようになっている。マスク１９は、図８の右側の支持領域を保護する。これによって、ポリシリコン１８／ＧＯＸ１７／少なくとも金属元素層部分ポリシリコン１６を含む犠牲コーティングを、ドライ等方性エッチングすなわち化学的下流エッチング（ＣＤＥ）技法によって除去し、下にある窒化物層１４に対して選択的なアレイのポリシリコン１８／１６を等方的に除去することが可能となる。
【００６２】
ステップ６
図９を参照すると、阻止マスク１９を除去して支持領域におけるゲート酸化物層１８の上面を露出する標準的なフォトレジスト剥離プロセスの後の図８のデバイスが示されている。ゲート・ポリシリコン層１８およびスタッド・ポリシリコン１２の露出した上面は、レジスト剥離プロセスの間に酸化する可能性があり、この結果、化学的酸化シリコンの望ましくない薄い層（厚さ５０Å未満）が生じることに留意すべきである。
【００６３】
ステップ７
図１０を参照すると、前洗浄（第１の前洗浄）を行ってデバイス１０の露出表面から自然または化学的酸化シリコンの望ましくない薄い層を除去した後の図９のデバイスが示されている。
【００６４】
ステップ７の次の部分は、アレイおよび支持領域の双方の上に、好ましくはアモルファス・シリコンである薄いブランケット・ポリシリコン層２０を堆積することである。
【００６５】
前洗浄は、湿式化学薬品すなわち２００：１ＤＨＦを用いて行う。例えば、Giewont等の「Method forimproved fabrication of salicide structures」と題する米国特許第６，４７５，８９３号は、サリサイド構造の改善した製造方法を記載する。前洗浄プロセスは、その後、ＤＨＦエッチングによって完了する。ＤＨＦエッチングを用いて、ポリシリコン・ゲートおよびシリコン拡散領域上における化学的または自然酸化物層を除去する。ＤＨＦエッチング溶液は、約２００：１の脱イオン水：（重量で４９％）ＨＦの濃度を有する場合がある。エッチングは、約１５０Å当量熱酸化物が除去されるまで、約２２℃で実行する。
【００６６】
次いで、ウエハを、脱イオン水で約６００秒間洗い、Marangoni乾燥装置等の表面張力勾配乾燥によって乾燥させる。フォトレジストを除去し、その後で慎重に有機洗浄した後、表面から自然または化学的酸化物を除去するため、約２０℃〜２５℃の間の温度で、約６０秒から１２０秒の間、重量で２００：１の希釈フッ化水素（ＤＨＦ：Dilute HydroFluoric）酸の水溶液をこの構造に加える。目標とする約３０Å〜２００Åの熱酸化物の除去が制御され、高品質の乾燥プロセスが用いられる限り、緩衝フッ化水素（ＢＨＦ）または他のＤＨＦ濃度等の他のＨＦ溶液を上述のものに代用することが可能であることに留意すべきである。かかる前洗浄の上の最大酸化物除去目標は、ＡＴＯ層１５の厚さよりも著しく小さくなければならない。
【００６７】
好ましくはアモルファス・シリコン（ａ−Ｓｉ）層である薄いポリシリコン層２０は、上述のステップ３における堆積ステップと同様、通常のＣＶＤ堆積によるブランケット・コンフォーマル堆積で堆積される。薄いポリシリコン層２０を形成するために用いる堆積技法は、コンフォーマルかつ連続的な膜を生成することが重要である。通常、ＣＶＤプロセスでは、所望の品質を有するシリコン膜が生成される。例えば、この目的のため、シリコン前駆物質としてＳｉＨ4を用い、キャリア・ガスとしてＨ2を用いたＲＴＣＶＤプロセスを使用可能である。ウエハ温度は、アモルファス形態でシリコンが堆積されるように選択する。ＲＴＣＶＤプロセスでは、ウエハ温度は、アモルファス・シリコンを堆積するため、約５８０度未満としなければならない。
【００６８】
一般に、アモルファスＳｉ膜は、ポリシリコン膜よりも、薄膜の形態（＜２００Å）において優れた連続性を有する。従って、５０Åの薄さのコンフォーマルで連続的なアモルファス・シリコン膜を堆積することができる。５０Å未満では、膜は、通常、アイランドの形態で非連続的である。
【００６９】
従って、膜厚の下限は約５０Åであり、一方、上限は、ワード線容量および／またはアスペクト比の著しい増大を回避するように選択する。ポリシリコン層が、その上にある金属層よりも厚いと、ユニット長当たりのワード線容量がほぼ２倍となり、このため極めて望ましくない。ポリシリコン層の好適な厚さ範囲は、約１００Å〜約３００Åであり、２００Åが更に好適である。
【００７０】
ステップ８
図１１を参照すると、薄いブランケット・ポリシリコン層２０の上に、ブランケットＷＮ／Ｗすなわち金属導体多層コーティング２１を形成するＷＮ／Ｗ堆積プロセスの後の図１０のデバイスが示されている。図１１に示す好適な実施形態では、図３の金属導体多層コーティング２１のブランケット堆積は、ＷＮの極めて薄い拡散バリア層の堆積物、その後の著しく厚い金属タングステン（Ｗ）元素層の堆積物から形成されている。好ましくは、物理的気相堆積（ＰＶＤ）プロセスを用いて、薄いブランケット・ポリシリコン層２０上に堆積したＷＮの薄膜で始まる拡散バリア層を形成し、次いでＷＮの薄膜の上部にＷ元素の金属層を堆積する。
【００７１】
ＷＮおよびＷ層のＰＶＤ堆積の前に、ＤＨＦ溶液を用いた第２の前洗浄におよって、薄いポリシリコン層２０の上面を洗浄して、自然酸化シリコンを除去する。第２の前洗浄は、上述のステップ７において説明した第１の前洗浄と同様である。
【００７２】
第２の前洗浄の直後に、超高真空（ＵＨＶ）ＰＶＤシステムにウエハをロードする。
【００７３】
ＵＨＶにおいてウエハを約３００℃に加熱し、任意選択として、加熱したウエハ表面を中性（例えばアルゴン）プラズマ・イオンにさらすことによって、ＵＨＶ  ＰＶＤチャンバにおいて任意選択的な現場での表面洗浄を実行可能である。更に、薄いポリシリコン層２０の洗浄した表面に、少量（５×１０14〜１×１０16［コ／ｍ２］）のチタン（Ｔｉ）原子を添加して、薄いポリシリコン層２０とＷＮ／Ｗ金属導体多層コーティング２１との間に厚い誘電体膜が存在することを防ぐ。
【００７４】
チタン原子は、界面に存在する酸素および窒素と迅速に結合し、絶縁性ＳｉＯＮ化合物の代わりに導電性ＴｉＯＮ化合物を形成する。チタン原子は、Ａｒプラズマを用いてＴｉターゲットからスパッタリングすることができる。Ｔｉ表面への添加を含む多層導電性高温安定拡散バリアを形成する詳細な方法は、先に引用したClevenger等の米国特許出願番号第１０／４１１，７１０号に教示されている。
【００７５】
次に、ＰＶＤチャンバにおいて、窒素／アルゴン（Ｎ2／Ａｒ）ガス・プラズマを用いて、タンスグテン（Ｗ）ターゲットにより、極めて薄い窒化タングステン（ＷＮ）膜のＰＶＤを行う。次に、同じチャンバにおいて、Ａｒプラズマを用いて、タングステン（Ｗ）元素のＰＶＤを行う。タングステン元素層の厚さは、ワード線および論理ゲート・スタックの所望の面積抵抗を与えるように選択する。通常のワード線／ゲート・スタックの面積抵抗範囲は、約２Ω／ｓｑ〜約１０Ω／ｓｑである。この面積抵抗範囲は、約２００Å〜約８００Åのタングステン層の厚さに相当する。極めて薄いＷＮ膜の化学的組成（Ｗ対Ｎの比）および厚さは、約９００℃から約１０５０度までの高い接合部活性化温度において拡散バリア特性を与え、タングステン層のシリサイド化を防ぐように選択される。同時に、ポリシリコン層２０／１８および２０／１２とＷＮ／Ｗ金属導体多層コーティング２１との間の接触抵抗は、約３０Ωμ2未満である。
【００７６】
極めて薄いＷＮ層の好適な化学的組成は、窒素対タングステンの比が約０．３：１〜約１．５：１であり、０．８：１がより好適である。ＷＮ層の好適な厚さは、約４０Å〜約１６０Åであり、８０Åが好適である。従って、ＷＮ／Ｗすなわち金属導体層コーティング２１の極めて好適な厚さは、ＷＮが約５０Å〜約１００Å、その上のＷが約３００Å〜約５００Åの範囲である。複数の堆積によって、超高真空を破壊しない現場での堆積プロセスによる所望の厚さを形成し、ＷＮの化学的組成（Ｗ対Ｎの比）はＮ2／Ａｒ比を変更することによって制御する。
【００７７】
ステップ９
図１２を参照すると、金属導体多層コーティング２１の上にブランケット・キャッピング窒化シリコン（ＣＮ）層２２を堆積した後の図１１のデバイスが示されている。好ましくは、ＣＮ層２２は、約１５００Å〜約２５００Åの範囲内で、１８００Åのターゲット厚さでＣＶＤ堆積によって形成されている。
【００７８】
ステップ１０
図１３を参照すると、以下のようなプロセス・ステップによりゲートのパターニングを行った後の図１２のデバイスが示されている。
【００７９】
１．キャッピング窒化シリコン（ＣＮ）層２２の上にＡＲＣ（非反射性コーティング）層２３を形成する。
２．ＡＲＣ層２３の上にフォトレジストのブランケット層２４を堆積する。
３．ブランケット層フォトレジスト２４を、図３のワード線２６Ａ／２６Ｂ／２６Ｃおよびゲート電極スタック２７のパターンに露光する。
４．フォトレジスト２４を現像して、図３のワード線２６Ａ／２６Ｂ／２６Ｃおよびゲート電極スタック２７のためのパターンを形成してハード・マスクをパターニングする。
【００８０】
ステップ１１
図１４を参照すると、フォトレジスト・マスク２４のパターンにＡＲＣ２３およびＣＮ層２２の異方性ＲＩＥを行ってハード・マスクに開口を形成し、その後で従来の方法によりフォトレジスト・マスク２４を剥離した後の図１３のデバイスが示されている。他の点では異方性のＲＩＥプロセスに小さい等方性成分を追加することによって、フォトレジスト層２４およびＡＲＣ層２３は、任意選択的に形を調整することができる。この調整は、当技術分野において、サブリソグラフィ線を生成するために採用されることが多い。
【００８１】
ステップ１２
図１５を参照すると、ＣＮ層２２をマスクとして用いて、アレイおよび支持領域の双方において、露出したＷＮ／Ｗ金属導体多層コーティング２１の全ておよび露出した薄いポリシリコン層２０の全てを含むそばの層をエッチングにより除去し、更に、支持領域において、露出した厚いポリシリコン層１８の一部をエッチングにより除去したＷＮ／Ｗ  ＲＩＥの後の図１４のデバイスが示されている。電力は、上部電極において３００Ｗ、下部電極において７５Ｗであり、これは塩素ガス（Ｃｌ2）系ＲＩＥであった。Ｗ対Ｓｉのエッチング・レートは、ほぼ１：１であり、Ｗ対酸化シリコンは、ほぼ２０：１である。すなわち、ＷおよびＳｉ間にはエッチング選択性は無いが、酸化シリコンには高い選択性がある。
【００８２】
ステップ１３
図１６を参照すると、約７００度の温度で、通常の炉内ＣＶＤ堆積を用いて、厚さ約１２０Åの窒化シリコンから成るブランケット・カプセル化スペーサ層２５を堆積した後の図１５のデバイスが示されている。
【００８３】
ステップ１４
図１７を参照すると、当業者には充分に理解されるように、窒化シリコンから成るブランケット・スペーサ層２５をエッチ・バックして側壁スペーサを形成するカプセル化スペーサＲＩＥを行った後の図１６のデバイスが示されている。
【００８４】
ステップ１５
図１８を参照すると、当業者には充分に理解されるように、異方性ＲＩＥプロセスを用いて支持領域の側壁スペーサ２５の横のゲート・ポリシリコン層１８を除去した後の図１７のデバイスが示されている。
【００８５】
本出願人らは、図４〜１８に関連付けて上述したプロセス・ステップに従って、図３に示す半導体構造を構築した。いくつかの重要な所見を以下に提示し、図１〜２に示す従来技術と比較する。
【００８６】
本出願人らは、支持領域におけるポリシリコン層１８および２０の厚さおよび金属導体多層コーティング２１のオーバーエッチングの量が、平面ゲート誘電体１７のパンチスルー現象に直接関連し、基板１１Ｂの浸食に関連することを発見した。
【００８７】
支持パンチスルー
図１９は、ゲート・ポリシリコン層１８が上に形成されたＧＯＸ層を含む基板１１Ｂ上に形成された図２に示す種類のデバイス９のゲート電極スタック２７の従来技術のタイプを示す。基板１１Ｂの上には、ゲート・スタック２７の、ゲート・ポリシリコン層１８、Ｗ／ＷＮ層２１、ＣＮ層２２、および側壁スペーサ２５がある。支持パンチスルーは、ＧＯＸおよびゲート・ポリシリコンの右側に図示されている。図１９と並べて提示する図２０は、図１８のデバイスのゲート電極スタックを示す。
【００８８】
図１９は、走査型電子顕微鏡（ＳＥＭ）によって倍率１５０，０００倍で撮影した支持領域の断面図の顕微鏡写真によって、パンチスルー現象および基板の浸食を示す。
【００８９】
ポリシリコン層１８および２０の厚さの合計は、金属導体多層コーティング２１のものの約２倍である。金属導体多層２１のオーバーエッチングの量は、約２００％である。１９から明らかであるように、かかる層１８および２０の厚さおよび金属導体多層コーティング２１のオーバーエッチング量の選択により、重大なゲート誘電体パンチスルーが生じ、続いて、ポリシリコン・エッチングの間に基板浸食が引き起こされる。従って、支持におけるパンチスルー現象を回避するため、ポリシリコン層１８および２０の厚さ合計は、金属導体多層コーティング２１の厚さにオーバーエッチング・ファクタを乗算したものより大きくしなければならない。オーバーエッチング・ファクタが小さいと、層１８および２１がもっと薄くなり、全体的なゲート・スタック高が低くなり、更に、その結果、ゲート・スタックの容量およびスタックのアスペクト比を低減することが可能となるので、極めて望ましい。
【００９０】
また、本出願人らは、金属導体多層コーティング２１のオーバーエッチングを縮小すると、ステップ等の非コンフォーマルな幾何学的形状の構造体の周囲で導電性材料の除去が不完全であることによる意図しない電気的短絡が生じかねないことを見出した。
【００９１】
図２１は、図２のゲート電極スタック９の従来技術のタイプの１例の簡単な傾斜図を示すＳＥＭ顕微鏡写真であり、ＲＩＥオーバーエッチングが足りないことによる不十分なオーバーエッチングによりポリシリコン残留物が残っている。図２１は、ゲート・ポリシリコン層１８、ＷＮ／Ｗ層２１、およびＣＮ層２２、ならびに装飾のために設けられたクロム（Ｃｒ）を示す。
【００９２】
図２１は、支持領域の傾斜図である、倍率２５，０００倍のＳＥＭ顕微鏡写真を示す。ポリシリコン層１８および２０の厚さの合計は、金属層２１のものの約２倍である。金属導体多層コーティング２１のオーバーエッチング量は、約５０％である。図２１から明らかであるように、明白なゲート誘電体パンチスルーも基板の浸食も存在しないが、局所的な構造体の周囲に導電性材料の明らかな残留物がある。従って、好適なオーバーエッチング量は、意図しない電気的短絡を回避するため、５０％を超えなければならない。
【００９３】
非常に好適なオーバーエッチング量は、約７５％〜約１００％である。
【００９４】
上述の所見を組み合わせると、ポリシリコン１８および２０の厚さ合計は、金属層２１の厚さよりも大きくなければならず、好ましくは２倍である。
【００９５】
図２２は、ワード線の導通の歩留まりを示すグラフである。１００％の歩留まりは、試験を行った全てのワード線が開口を有するわけではないことを意味する。図２２から明らかであるように、ワード線に薄いコンフォーマルなアモルファス・シリコン層２０を含ませると、約２０〜６０％の電気的開口を有する図２（従来技術）に示すワード線構造に比べ、ワード線の開口が完全に排除される。
【００９６】
本発明について、上記の具体的な実施形態（複数の実施形態）に関して説明してきたが、特許請求の精神および範囲内で本発明を変形と共に実施可能であること、すなわち、本発明の精神および範囲から逸脱することなく形態および詳細において変更を行い得ることは、当業者には理解されよう。従って、全てのかかる変更は本発明の範囲内に該当し、本発明は特許請求の主題を包含する。
【図面の簡単な説明】
【００９７】
【図１】従来技術のＤＲＡＭデバイスの断面図を示す。
【図２】図１のデバイスの変形である従来技術のＤＲＡＭデバイスの断面図を示す。
【図３】図２のデバイスの変形である、本発明に従ったＤＲＡＭデバイスの断面図を示す。
【図４】図３および１８のデバイスの製造プロセスを示す。
【図５】図３および１８のデバイスの製造プロセスを示す。
【図６】図３および１８のデバイスの製造プロセスを示す。
【図７】図３および１８のデバイスの製造プロセスを示す。
【図８】図３および１８のデバイスの製造プロセスを示す。
【図９】図３および１８のデバイスの製造プロセスを示す。
【図１０】図３および１８のデバイスの製造プロセスを示す。
【図１１】図３および１８のデバイスの製造プロセスを示す。
【図１２】図３および１８のデバイスの製造プロセスを示す。
【図１３】図３および１８のデバイスの製造プロセスを示す。
【図１４】図３および１８のデバイスの製造プロセスを示す。
【図１５】図３および１８のデバイスの製造プロセスを示す。
【図１６】図３および１８のデバイスの製造プロセスを示す。
【図１７】図３および１８のデバイスの製造プロセスを示す。
【図１８】図３および１８のデバイスの製造プロセスを示す。
【図１９】図２に示す種類の従来技術のタイプのゲート電極スタックのＳＥＭ顕微鏡写真であり、ゲート電極スタックに隣接した支持パンチスルーを示す。
【図２０】図１９と並べて提示し、図１８のデバイスのゲート電極スタックを示す。
【図２１】図２に示す種類の従来技術のタイプのデバイスの一例のＳＥＭ顕微鏡写真を示し、ポリシリコンＲＩＥが足りないことによる不十分なオーバーエッチングによりポリシリコン残留物が残っている。
【符号の説明】
【００９８】
１０：デバイス
１１Ａ：アクティブ領域
１１Ｂ：ドーピング・シリコン
１４：誘電領域
１５：アレイ上部酸化物（ＡＴＯ）領域
１６：犠牲ＥＡポリシリコン層
１７：ゲート酸化物（ＧＯＸ：GateOXide）層
１８：ドーピング・ゲート・ポリシリコン層
１９：阻止マスク
２０：薄いポリシリコン層
２１：金属導体多層コーティング
２１Ｐ：ポリサイド導体
２２：キャッピング窒化シリコン（ＣＮ）層
２３：ＡＲＣ（非反射性コーティング）層
２４：フォトレジスト・マスク
２５：窒化シリコン・スペーサ
２６Ａ〜２６Ｃ：ワード線スタック
２７：ゲート電極スタック
４０：垂直ゲート酸化物層（ｖＧＯＸ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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