(57)【要約】【課題】  簡単な構成で、かつコストアップすることなく、所定の回転速度範囲で発生する速度リップルを低減することができるモータ制御技術を提供する。【解決手段】  Ｒ／Ｄコンバータからのエンコード信号Ａ１を基準として、ＰＬＬ回路１０１においてエンコード信号Ａ１に同期した周波数ｆ０の信号を発生させる。この信号を第２分周回路１０６で分周し、その分周信号に基づいて、２相信号発生回路１０７において位相が９０°ずれた方形波ＡＨ，ＢＨを生成し、回転方向切り替え回路１０８からエンコード信号Ａ２，Ｂ２として出力する。第２分周回路１０６での分周比を選択することで、Ｒ／Ｄコンバータからのエンコード信号のビット数を拡張したエンコード信号Ａ２，Ｂ２を得ることができる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
レゾルバからの出力をＡ／Ｄ変換したエンコード信号が基準信号として入力されるＰＬＬ回路と、
前記ＰＬＬ回路の発振信号を利用して前記エンコード信号に同期したパルス信号を生成するパルス信号生成回路と
を備えることを特徴とするエンコード信号処理装置。
【請求項２】
前記パルス信号生成回路は、２相信号発生回路であることを特徴とする請求項１に記載のエンコード信号処理装置。
【請求項３】
前記レゾルバの回転速度を計測する手段と、
前記レゾルバの回転速度が所定の回転速度の範囲にある場合には、前記パルス信号生成回路からの信号を出力し、それ以外の回転速度にある場合には、前記エンコード信号を出力する出力選択手段と
をさらに備えることを特徴とする請求項１または２に記載のエンコード信号処理装置。
【請求項４】
前記ＰＬＬ回路において、前記エンコード信号に同期し、その周波数が逓倍された信号が生成されることを特徴とする請求項１〜３のいずれかに記載のエンコード信号処理装置。
【請求項５】
レゾルバからの出力に基づいてエンコード信号を生成するエンコード信号生成手段と、
前記エンコード信号が基準信号として入力されるＰＬＬ回路と、
前記ＰＬＬ回路の発振信号を利用して前記エンコード信号に同期したパルス信号を生成するパルス信号生成回路と
を備えることを特徴とするＲ／Ｄコンバータ。
【請求項６】
前記パルス信号生成回路は、２相信号発生回路であることを特徴とする請求項５に記載のＲ／Ｄコンバータ。
【請求項７】
前記レゾルバの回転速度を計測する手段と、
前記レゾルバの回転速度が所定の回転速度の範囲にある場合には、前記パルス信号生成回路からの信号を出力し、それ以外の回転速度にある場合には、前記エンコード信号を出力する出力選択手段と
をさらに備えることを特徴とする請求項５または６に記載のＲ／Ｄコンバータ。
【請求項８】
前記ＰＬＬ回路において、前記エンコード信号に同期し、その周波数が逓倍された信号が生成されることを特徴とする請求項５〜７のいずれかに記載のＲ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レゾルバを利用したモータの回転制御技術に適用して有用な技術に関する。
【背景技術】
【０００２】
レゾルバとＲ／Ｄコンバータを用いたモータの制御技術が知られている。レゾルバは、回転トランスの一種であり、２個のステータ巻線と１個のロータ巻線を備えている。２個のステータ巻線は、９０度ずらして配置されている。ステータ巻線との結合により得られる信号の振幅は、ロータ軸の回転角度とステータとの相対位置の関数になる。このため、レゾルバからは、軸角度のサイン（正弦波）およびコサイン（余弦波）で変調された、次式（１）および（２）で示される２種類の出力電圧（正弦波出力（Ｓ１），余弦波出力（Ｓ２））が得られる。
【０００３】
【数１】
2005037263.tif 000003
【０００４】
【数２】
2005037263.tif 000004
【０００５】
Ｒ／Ｄコンバータは、レゾルバからアナログ信号として出力されるＳ１およびＳ２をエンコード信号と呼ばれるデジタル信号に変換するコンバータである。サーボ制御系では、Ｒ／Ｄコンバータから出力されるエンコード信号を利用してモータの回転位置の制御や回転速度の制御が行なわれる。
【０００６】
Ｒ／Ｄコンバータを利用した角度検出の技術としては、｜Ｓ１｜＞｜Ｓ２｜であれば、Ｓ１／Ｓ２＝ｔａｎθを求め、｜Ｓ１｜＜｜Ｓ２｜であれば、Ｓ２／Ｓ１＝ｃｏｔθを求め、ｔａｎθあるいはｃｏｔθの値から角度θを算出する例が知られている。（たとえば、特許文献１参照）
【０００７】
【特許文献１】特開昭６２−３８３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
レゾルバを用いたモータの回転制御では、速度リップルの発生という問題がある。速度リップルとは、モータで発生する一種の回転ムラである。速度リップルの発生を抑える方法として、Ｒ／Ｄコンバータからのエンコード信号の分解能を高くする方法がある。しかしながら、この方法は、Ｒ／Ｄコンバータを構成するＤ／Ａコンバータをより高性能なもの（よりビット数の大きい高分解能なもの）にしなくてはならず、コスト高となる。
【０００９】
本発明は、簡単な構成で、かつコストアップすることなく、速度リップルの発生を抑制できる技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のエンコード信号処理装置は、レゾルバからの出力をＡ／Ｄ変換したエンコード信号が基準信号として入力されるＰＬＬ回路と、前記ＰＬＬ回路の発振信号を利用して前記エンコード信号に同期したパルス信号を生成するパルス信号生成回路とを備えることを特徴とする。
【００１１】
本発明によれば、ＰＬＬ(Phase Locked Loop)技術を利用することで、Ｒ／Ｄコンバータからのエンコード信号に同期し、ビット拡張したエンコードパルスを生成することができる。
【００１２】
ＰＬＬ回路とは、電圧制御発振器、電圧制御発振器で発振された信号を分周する分周回路、基準信号と分周回路の出力とを比較する比較器、および一種の積分器であるループフィルタ（ローパスフィルタ）を基本構成要素として備えた一種の発振器である。比較器は、基準信号と電圧制御発振器で発振される信号を分周した信号とを比較し、２つの信号の位相に差があれば、位相誤差信号を出力する。この位相誤差信号はループフィルタで平均化され電圧制御発振器を制御する制御電圧に変換される。電圧制御発振器は、この制御電圧によって制御されて、比較される２つの信号の位相が一致するように、発振周波数を制御する。この結果、電圧制御発振器の発振信号を分周した信号は、基準信号と同じ周波数、同じ位相となる。
【００１３】
上記の制御の結果、電圧制御発振器の発振信号は、基準信号の２ｎ倍の周波数を有し、基準信号に同期したものとなる。したがって、発振信号の分周回数の範囲内において、電圧制御発振器の発振信号を別途分周すれば、ｎ≧ｍとして、基準信号に同期し、基準信号の２ｍ倍の逓倍信号を得ることができる。
【００１４】
本発明は、この原理を利用することで、Ｒ／Ｄコンバータからのエンコード信号のビット拡張を行なう。すなわち、レゾルバからの出力をＡ／Ｄ変換したエンコード信号を基準信号としてＰＬＬ回路に入力し、エンコード信号に同期し、エンコード信号の周波数が逓倍された信号をＰＬＬ回路で生成する。そして、このＰＬＬ回路で生成された信号を利用して、エンコード信号に対して２ｎ倍の周波数でエンコード信号に同期した信号を得る。こうしてＲ／Ｄコンバータからのエンコード信号をビット拡張した信号を得ることができる。
【００１５】
後述するように、速度リップルが問題となる回転数におけるＲ／Ｄコンバータからのエンコード信号の周波数は十数ｋＨｚ程度である。そのためＰＬＬ技術を用いたエンコード信号の逓倍信号の生成は、８逓倍程度が容易に行なえる。つまり、本発明によれば、３ビット程度のビット拡張を容易に行なうことができる。
【００１６】
エンコード信号のビット拡張は、ＤＳＰ(Digital Signal Processor)を用いたデジタル演算により行うこともできる。しかしながら、ＤＳＰを用いる構成は、ＤＳＰの処理速度に限界がある。またＤＳＰの処理速度を大きくしようとすると、構成の複雑化、信頼性の低下、著しい高コスト化といった点が目立つようになる。また、ＤＳＰを用いた場合、レゾルバの急激な回転の変化に際して、演算時間に起因する応答の遅れが発生する問題もある。
【００１７】
本発明では、移動体通信機やオーディオ・ビジュアル装置等に利用するためのＬＳＩ化された安価なＰＬＬ回路を利用できるので、シンプルな構成のものを低コストで作製することができる。また、数十〜数百ＭＨｚの発振が可能な電圧制御発振器も容易に入手できるので、ＤＳＰを用いた場合に比較して低コストで高い周波数逓倍数を確保でき、容易に高ビット化を実現できる。また、ソフトウェアによる処理ではないので、高ビット化しても演算時間の遅れはＤＳＰに比較して小さいという優位性がある。
【００１８】
エンコード信号のビット拡張を行なうことで、サーボ制御されるモータの速度リップルを低減することができる。レゾルバの出力には回転周波数の整数倍の高調波成分が含まれる。これがレゾルバの誤差である。この高調波成分を微分すると速度リップルとなる。この誤差成分はエンコード信号の精度を低下させ、モータの正確な制御に悪影響を与えてトルクリップルの発生原因となる。
【００１９】
この高調波成分はローパスフィルタにより除去されるのであるが、そのカットオフ周波数を高調波成分の周波数より小さくしないと、効果的な高調波成分の除去は行えず、速度リップルは低減できない。他方で、上記誤差成分を除去するためにローパスフィルタのカットオフ周波数を低くすると、オープンループ利得が低下するので、フィードバック制御系の応答が遅くなる。
【００２０】
本発明によれば、ビット拡張により、エンコード信号の周波数を高くするので、レゾルバの出力に含まれる高調波成分を除去するためのローパスフィルタのカットオフ周波数をその分高くでき、そのためフィードバック制御系の応答速度を高く維持できる。これにより、レゾルバの出力からのノイズの除去効果とフィードバック制御系の高い応答速度とを両立させることができ、速度リップルの発生を抑えることができる。
【００２１】
本発明では、パルス信号生成回路として２相信号発生回路を採用することが好ましい。２相信号発生回路は、入力信号に基づいて、位相が９０°ずれた２相の信号を発生する回路である。２相信号発生回路を用いることで、レゾルバの正弦波出力または余弦波出力の一方のエンコード出力から、ビット拡張された正弦波エンコード出力と余弦波エンコード出力を生成することができる。
【００２２】
この態様によれば、レゾルバの寸法精度等の問題から、レゾルバからの正弦波出力と余弦波出力とが正確に位相差９０°の関係にない場合でも、位相が正確に９０°ずれた正弦波エンコード出力と余弦波エンコード出力とを得ることができる。
【００２３】
また、本発明では、レゾルバの回転速度を計測する手段と、レゾルバの回転速度が所定の回転速度の範囲にある場合には、パルス信号生成回路からの信号を出力し、それ以外の回転速度にある場合には、エンコード信号を出力する出力選択手段とをさらに備えることを好ましい態様としている。ここで、所定の回転速度の範囲は、４００ｒｐｍ〜１２００ｒｐｍが好適である。この態様によれば、速度リップルの発生が問題となる回転速度の範囲において、エンコード出力のビット拡張を行なうことができる。
【００２４】
また、本発明のＲ／Ｄコンバータは、レゾルバからの出力に基づいてエンコード信号を生成するエンコード信号生成手段と、前記エンコード信号が基準信号として入力されるＰＬＬ回路と、前記ＰＬＬ回路の発振信号を利用して前記エンコード信号に同期したパルス信号を生成するパルス信号生成回路とを備えることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、簡単な構成で、かつコストアップすることなく、速度リップルの発生を抑制できる技術が提供される。
【発明を実施するための最良の形態】
【００２６】
次に図面を参照して本発明の実施形態について説明する。
１．実施形態の構成
図１は、本発明の一実施形態におけるサーボ制御システムの概要を示すブロック図である。図１に示すサーボ制御システムは、モータ制御回路１によってモータ２の回転が制御され、その回転の状態はレゾルバ３で検出される。レゾルバ３の出力はＲ／Ｄコンバータ４でエンコード信号に変換され、エンコード信号はエンコード信号処理回路５でビット数が拡張されたエンコード信号として出力される。Ｒ／Ｄコンバータからのエンコード信号、またはビット数が拡張されたエンコード信号を微分回路６で微分し、レゾルバの回転速度を検出し、その検出結果に基づいてモータ制御回路１はモータの回転を制御する。
【００２７】
図２は、図１の実施形態におけるエンコード信号処理回路５の概要を示すブロック図である。エンコード信号処理回路５は、エンコードパルス発生回路１０、ＭＣＵ(Micro Controller Unit)２０およびマルチプレクサ３０を備えている。
【００２８】
Ｒ／Ｄコンバータ４は、レゾルバ３（図１参照）から出力される正弦波出力および余弦波出力をＡ／Ｄ変換し、周知の手法に従って、レゾルバ３の軸回転角度に関する情報を含んだエンコード信号Ａ１とエンコード出力Ｂ１を出力する。ここで、エンコード出力Ａ１がレゾルバ３のエンコード出力であり、エンコード出力Ｂ１がレゾルバ３のエンコード出力である。また、Ｒ／Ｄコンバータ４からはレゾルバ３の回転方向に関する信号Ｄｉｒが出力される。
【００２９】
エンコードパルス発生回路１０は、ＰＬＬ技術を用いて、Ｒ／Ｄコンバータ４からのエンコード出力Ａ１からエンコード出力Ａ１のビット数をビット拡張したエンコード信号Ａ２、および同じくビット数が拡張されたエンコード信号Ｂ２を生成する。例えば、エンコード出力Ａ１の分解能が１２ビットである場合、エンコードパルス発生回路１０は、エンコード出力Ａ１に同期した１３ビット以上のパルス信号をエンコード信号Ａ２として生成する。
【００３０】
ＭＣＵ２０は、パルスの周期を計測するワンチップマイコンである。ＭＣＵ２０で計測されたレゾルバ３の回転周期からレゾルバ３の回転数が得られ、その回転数に従って、マルチプレクサ３０は、Ｒ／Ｄコンバータ４のエンコード出力Ａ１，Ｂ１と、エンコードパルス発生回路１０で生成された出力Ａ２，Ｂ２の何れかを選択する。つまり、マルチプレクサ３０は、レゾルバ３の回転数が所定の範囲内である場合には、Ｒ／Ｄコンバータからのエンコード出力をビット拡張した信号を選択し、レゾルバ３の回転数が所定の範囲以外である場合には、Ｒ／Ｄコンバータ４からのエンコード出力を選択する。こうすることで、特定の回転速度範囲において、ビット拡張したエンコード信号を得ることができる。
【００３１】
例えば、マルチプレクサ３０は、レゾルバ３の回転数が４００ｒｐｍ〜１２００ｒｐｍである場合に、出力Ａ２，Ｂ２を選択し、レゾルバ３の回転数が４００ｒｐｍ未満または１２００ｒｐｍを超える値である場合に、出力Ａ１，Ｂ１を選択する。このような選択をするのは、回転数が４００ｒｐｍ〜１２００ｒｐｍの範囲において、モータ２における速度リップルが問題になるので、その範囲におけるエンコード出力のビット拡張が有効となるからである。なお、モータ２の回転数が４００ｒｐｍ未満では、サーボ制御の効きが良く、速度リップルの発生が抑制され、他方で１２００ｒｐｍを超える回転数では、慣性モーメントが大きくなり、速度リップルの発生が抑えられる。
【００３２】
図２では、Ｒ／Ｄコンバータ４とエンコード信号処理回路５とを別構成としているが、Ｒ／Ｄコンバータ４の中にエンコード信号処理回路５を取り込んだ構成としてもよい。この場合、エンコード信号処理回路５の機能を有したＲ／Ｄコンバータが得られる。
【００３３】
図３は、エンコードパルス発生回路１０の概要を示すブロック図である。エンコードパルス発生回路１０は、ＰＬＬ回路１０１、第２分周回路１０６、２相信号発生回路１０７および回転方向切り替え回路１０８を備えている。ＰＬＬ回路１０１は、位相―周波数比較器(PFC：Phase-Frequency Comparator)１０２、ローパスフィルタ１０３、第１分周回路１０４および電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）１０５を備えている。
【００３４】
位相―周波数比較器１０２は、Ｒ／Ｄコンバータ４（図１または図２参照）からのエンコード信号Ａ１（周波数：ｆE）が基準信号として入力され、この基準信号と電圧制御発振回路１０５で生成された方形波出力信号（周波数：ｆ0）を第１分周回路１０４でＮ０分周（Ｎ０は２の倍数）した信号とを比較する。位相―周波数比較器１０２では、基準信号であるエンコード信号Ａ１と第１分周回路１０４の出力とを比較し、２つの周波数の位相がずれていると、そのずれ具合に応じて正パルスまたは負パルスを出力する。この出力をローパスフィルタ１０５に通すことで、制御電圧を生成し、その電圧によって電圧制御発振回路１０５が制御される。
【００３５】
この仕組みによれば、位相―周波数比較器１０２において比較される２つの信号の位相差がなくなるように、電圧制御発振器１０５で発振される信号の周波数が制御される。つまり、第１分周回路１０４で分周された信号の位相がエンコード信号Ａ１の位相に一致するように、位相―周波数比較器１０２の出力によって電圧制御発振器１０５が制御される。このようにして、（ｆE）と（ｆ0／Ｎ）とが同じ周波数、同じ位相になるように、電圧制御発振回路１０５が制御される。
【００３６】
他方、電圧制御発振回路１０５の出力は、第２分周回路１０６で（Ｎ１）分周される。なお、Ｎ１は、Ｎ１＜Ｎ０を満足する２の倍数である。ＰＬＬ制御の機能からｆE＝（ｆ0／Ｎ０）となるので、第２分周回路１０６の出力信号の周波数（ｆ０／Ｎ１）は、エンコード信号Ａ１の周波数（ｆE）より大きくなる
【００３７】
２相信号発生回路１０７は、第２分周回路１０６で生成された第２分周信号を利用してエンコード信号Ａ１に同期したパルス信号を生成するパルス信号生成回路である。上述したように、電圧制御発振器１０５で発振される信号は、エンコード信号Ａ１に同期している。従って、２相信号発生回路１０７で生成される信号もエンコード信号Ａ１に同期した信号となる。
【００３８】
図４は、２相信号発生回路１０７の一例を示す回路記号図である。図４に示す２相信号発生回路は、T型フリップ・フロップ回路を２つ用いて構成されている。図５は、図４に示される２相信号発生回路における各信号の波形の関係を示すタイムチャートである。図５に示すように、ＣＬＫ端子にＣＬＫ（クロック）を入力すると、Q１とQ２に、位相が９０°ずれ周波数がＣＬＫの（１／４）倍の２つの方形波が出力される。
【００３９】
図３の２相信号発生回路１０７は、第２分周回路１０６の出力をＣＬＫとして利用することで、周波数がｆ０／４N１で、位相が９０°ずれた２つの方形波信号ＡＨとＢＨを生成する。ここで、ＣＬＫとして利用される第２分周回路１０６の出力は、ＰＬＬ回路１０１の機能により、エンコード信号Ａ１に同期したものであるから、図５に示すタイミング関係で生成されるＡＨ，ＢＨもエンコード信号Ａ１に同期したものとなる。また、後述するように、N０とN１を選択することで、ＡＨ，ＢＨをＲ／Ｄコンバータ４からのエンコード信号Ａ１の周波数を逓倍した信号として得ることができる。
【００４０】
エンコード信号Ａ１に同期し、かつ逓倍された信号ＡＨと、信号ＡＨと９０°位相のずれた信号ＢＨを得た場合、信号ＡＨ，ＢＨは、エンコード信号Ａ１，Ｂ１のビット拡張をしたエンコード信号となる。
【００４１】
回転方向切り替え回路１０８は、Ｒ／Ｄコンバータ４から出力されるレゾルバ３の回転方向を示す信号Ｄｉｒによって、ＡＨとＢＨを切り替え、一方をレゾルバ３のエンコード信号Ａ２、他方をレゾルバ３のエンコード信号Ｂ２として出力する。例えば、回転方向切り替え回路１０８は、レゾルバのロータが正回転時に、ＡＨをＡ２、ＢＨをＢ２として出力し、レゾルバのロータが逆回転時に、ＡＨをＢ２、ＢＨをＡ２として出力する。
【００４２】
次に、第１分周回路１０４における分周比と第２分周回路１０６における分周比の関係を適当に選ぶことで、エンコード信号Ａ１をビット拡張したエンコード信号Ａ２と、エンコード信号Ｂ１をビット拡張したエンコード信号Ｂ２を得ることができる点について説明する。
【００４３】
例えば、３ビットの拡張をする場合を説明する。この場合、エンコード信号の周波数を２３＝８倍にした同期信号を得ればよい。本実施形態においては、エンコード信号Ａ１，Ｂ１の周波数はｆ０／Ｎ０であり、エンコード信号Ａ２，Ｂ２の周波数はｆ０／４Ｎ１である。よって、この場合下記数３が成立する。
【００４４】
【数３】
2005037263.tif 000005
【００４５】
数３を解くと、Ｎ０＝３２Ｎ１が得られる。これは、第１分周回路での分周比Ｎ０に対して、第２分周回路での分周比Ｎ１を１／３２にすれば、エンコード信号Ａ１，Ｂ１から、８倍の周波数のエンコード信号Ａ２，Ｂ２が得られることを意味している。
【００４６】
以下、３ビット拡張の一例を説明する。例えば、図２のＲ／Ｄコンバータ４の分解能が１２ビットである場合、Ａ１，Ｂ１はレゾルバの１回転が２１２／４＝１０２４分割されたパルス数となる。仮にモータ２の回転数を１０００ｒｐｍとすると、回転周波数は、１０００／６０＝１６．６６・・Ｈｚとなり、Ａ１，Ｂ１の周波数は１０２４×１６．６６・・Ｈｚとなる。つまり、図３において、ｆE≒１７．０６７ｋＨｚとなる。
【００４７】
ここで、第１分周回路１０４での分周比をＮ０＝５１２とすると、ｆ０＝５１２×１０２４×１６．６６・・Ｈｚとなるので、この周波数を発振できる電圧制御発振器１０５を採用するとする。そして、第２分周回路１０６での分周比をＮ１＝１６とする。この場合、２相信号発生回路１０７で生成される信号ＡＨ，ＢＨの周波数は、ｆ０／４Ｎ１＝１３６．５３３３２・・ｋＨｚとなる。
【００４８】
ここで想定しているのは、モータ２の回転周波数が１６．６６・・Ｈｚの場合であるから、信号ＡＨ，ＢＨの分解能（１回転あたりのパルス数）は、１３６５３３．３２・・／１６．６６・・＝８１９２パルスとなる。８１９２＝２１３であるから、これは、１３ビットの分解能ということになる。つまり、Ｎ０＝５１２、Ｎ１＝１６とすることで、Ａ２，Ｂ２は、Ａ１，Ｂ１のビット数１０ビットに対して３ビットのビット拡張をした信号となる。
【００４９】
図６は、上述の例におけるエンコードパルスのタイミングチャートである。上述の例の場合、Ｒ／Ｄコンバータ４（図１参照）からのエンコード信号Ａ１，Ｂ１を利用して、エンコード処理回路５において、図６に示すように、３ビットのビット拡張がされたエンコード信号Ａ２，Ｂ２が生成される。
【００５０】
このようにＰＬＬ技術を利用し、分周比Ｎ０，Ｎ１を適宜選択することで、Ｒ／Ｄコンバータから出力されるエンコード信号をビット拡張することができる。
【００５１】
上述の説明から明らかなように、２つの分周回路における分周比の比率（Ｎ０／Ｎ１）を大きな値とすれば、さらに高いビット数への拡張を容易に行なうことができる。なお、分周比が小さいと、ジッタ（パルスの時間的なゆらぎ）の影響が出るので、電圧制御発振器１０５の発振周波数をある程度高くし、Ｎ０，Ｎ１を大きな値にすることが好ましい。図３において、第１分周回路１０４と第２分周回路１０６とを別構成としているが、一つの分周回路から２つの分周出力を得る構成としてもよい。
【００５２】
２．実施形態の動作
次に、本発明の実施形態におけるサーボ制御システムの動作について図１〜図３を参照して説明する。
【００５３】
まず、モータ２の回転はレゾルバ３で検出され、レゾルバ３の正弦波出力および余弦波出力はＲ／Ｄコンバータ４に取り込まれてエンコード信号Ａ１，Ｂ１に変換される。エンコードパルス発生回路１０では、エンコード信号Ａ１に基づいて、エンコード信号Ａ１，Ｂ１に同期し、かつビット拡張されたエンコード信号Ａ２，Ｂ２を生成する。
【００５４】
マルチプレクサ３０は、ＭＣＵ２０で検出されたレゾルバ３の回転数が４００ｒｐｍ〜１２００ｒｐｍである場合に、エンコード信号としてＡ２，Ｂ２を選択し、レゾルバ３の回転数がそれ以外である場合にエンコード信号としてＡ１，Ｂ１を選択する。
【００５５】
エンコード信号処理回路５から出力されたエンコード信号は、微分回路６で微分されてモータ１の回転状態（回転速度の変化等）が検出され、モータ制御回路１は、その検出結果に基づいてモータ２の回転を制御する。
【００５６】
このようにして、モータ２の回転速度が４００ｒｐｍ〜１２００ｒｐｍである場合に、ビット拡張されたエンコード出力を用いてサーボ制御を行なう。こうすることで、速度リップルの発生が問題となる回転数の範囲において、モータ２の制御性を高め、速度リップルの発生を抑制する。
【００５７】
本実施形態では、レゾルバの正弦波出力のエンコード信号Ａ１を基準信号として位相―周波数比較器１０２に入力しているが、レゾルバの余弦波出力のエンコード信号Ｂ１を位相―周波数比較器１０２に入力してもよい。
【図面の簡単な説明】
【００５８】
【図１】実施形態におけるサーボ制御系の概要を示すブロック図である。
【図２】実施形態におけるエンコード信号処理回路の概要を示すブロック図である。
【図３】エンコードパルス発生回路の概要を示すブロック図である。
【図４】２相信号発生回路の概要を示す回路記号図である。
【図５】２相信号発生回路における各信号の波形の関係を示すタイムチャートである。
【図６】ビット拡張前とビット拡張後のエンコードパルスのタイミングチャートである。
【符号の説明】
【００５９】
１…モータ制御回路、２…モータ、３…レゾルバ、４…Ｒ／Ｄコンバータ、５…エンコード信号処理回路、６…微分回路、１０…エンコードパルス発生回路、２０…ＭＣＵ(Micro Controller Unit)、３０…マルチプレクサ、１０１…ＰＬＬ回路、１０２…位相―周波数比較器、１０３…ローパスフィルタ、１０４…第１分周回路、１０５…電圧制御発振器、１０６…第２分周回路、１０７…２相信号発生回路、１０８…回転方向切り替え回路。
【図１】
2005037263.tif 000006
【図２】
2005037263.tif 000007
【図３】
2005037263.tif 000008
【図４】
2005037263.tif 000009
【図５】
2005037263.tif 000010
【図６】
2005037263.tif 000011