(57)【要約】  【課題】  Ａ／Ｄコンバータの比較用のインバータは１つで構成されており、動作速度と精度を確保するため、サイズを大きくしている。この構成で、Ａ／Ｄコンバータを使用すると、比較用インバータ部で電流が定常的に消費されるといった課題があった。  【解決手段】  第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、前記第３強度インバータより弱い強度を持つ比較用の第Ｎ強度インバータと、前記第３強度インバータの強度と前記第Ｎ強度インバータの強度との間の強度を持つ１以上のインバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部を備えることにより、上記課題を解決する。【選択図】  図７
2005244471.tif 000002
【特許請求の範囲】
【請求項１】
第１の強度を持つ比較用の第１強度インバータと、
前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、
前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、
前記制御回路部の制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするように構成されているＡ／Ｄコンバータ。
【請求項２】
第１の強度を持つ比較用の第１強度インバータと、
前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、
前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、
前記第３強度インバータより弱い強度を持つ比較用の第４強度インバータと、
前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、
前記制御回路部の制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするように構成されているＡ／Ｄコンバータ。
【請求項３】
第１の強度を持つ比較用の第１強度インバータと、
前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、
前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、
前記第３強度インバータより弱い強度を持つ比較用の第Ｎ強度インバータと、
前記第３強度インバータの強度と前記第Ｎ強度インバータの強度との間の強度を持つ１以上のインバータと、
前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、
前記制御回路部の制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするように構成されているＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較用インバータを有するＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来の逐次比較型のＡ／Ｄコンバータにおいては、その比較用のインバータは１つで構成されている。比較用インバータを１つで構成するので、動作速度と精度を確保するために、比較用インバータの強度を強くしている（例えば、特許文献１参照）。
【特許文献１】特開２０００−４９６０８号公報（第２頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年では、機器の小型化・軽量化や環境保護を理由に、半導体集積回路やマイクロコンピュータの低消費電力化が強く要望されるようになってきている。その中でも、精度の問題で５Ｖ動作を余儀なくされているＡ／Ｄコンバータにおいては、低消費電力化が急務であると考えられている。
【０００４】
逐次比較型のＡ／Ｄコンバータでは、動作速度と精度を確保するため、比較用のインバータの強度を強くしてきた。そのため、Ａ／Ｄコンバータの動作時に、比較用インバータ部で貫通電流が流れ、定常的に自己消費電流が消費されるといった課題があった。現状では、逐次比較型のＡ／Ｄコンバータの総消費電流の大半を、この比較用インバータで消費している。
【０００５】
本発明は、このような事情に鑑みて創作したものであり、比較用インバータを有するＡ／Ｄコンバータにおいて、回路的工夫により、自己消費電流を抑制し、低消費電力化が図れるようにすることを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、上記の課題を解決するために次のような手段を講じる。
【０００７】
本発明の第１のＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備えている。この制御回路部の制御信号を用いて、Ａ／Ｄコンバータの動作時、定常的に電流を流している比較用インバータの強度を、動作に必要な最低限のインバータの強度にすることができ、２ビットＡ／Ｄコンバータの低消費電力化を実現できる。
【０００８】
本発明の第２のＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、前記第３強度インバータより弱い強度を持つ比較用の第４強度インバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備えている。この制御回路部の制御信号を用いて、Ａ／Ｄコンバータの動作時、定常的に電流を流している比較用インバータの強度を、動作に必要な最低限のインバータの強度にすることができ、４ビットＡ／Ｄコンバータの低消費電力化を実現できる。
【０００９】
本発明の第３のＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、前記第３強度インバータより弱い強度を持つ比較用の第Ｎ強度インバータ（Ｎは５以上の自然数）と、前記第３強度インバータの強度と前記第Ｎ強度インバータの強度との間の強度を持つ１以上のインバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備えている。この制御回路部の制御信号を用いて、Ａ／Ｄコンバータの動作時、定常的に電流を流している比較用インバータの強度を、動作に必要な最低限のインバータの強度にすることができ、Ｎ（複数）ビットのＡ／Ｄコンバータの低消費電力化を実現できる。
【発明の効果】
【００１０】
本発明によれば、Ａ／Ｄコンバータの動作時、所望のインバータを有効にすることで所望の出力レンジ幅を実現することにより、定常的に電流を流している比較用インバータの強度を動作に必要な最低限のインバータの強度にすることができ、従来技術に比べて低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明にかかわるＡ／Ｄコンバータの実施の形態を図面に基づいて詳細に説明する。
【００１２】
（実施の形態１）
本発明の実施の形態１にかかわるＡ／Ｄコンバータは、請求項１に対応したものであり、２ビットＡ／Ｄコンバータとなっている。そのＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、前記制御回路部からの制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするものである。これにより、２ビットＡ／Ｄコンバータの低消費電力化を実現するものである。
【００１３】
以下、本発明の実施の形態１について、図１〜図３と表１を用いて説明する。
【００１４】
図１は、図３の入出力波形を実現するための本発明の実施の形態１の回路構成例である。図２は、従来の回路構成例である。
【００１５】
初めに、図３の入出力波形図を使用して動作タイミングを説明し、その後に、図１の回路構成例の動作を図３の入出力波形に合わせて説明する。図３の例は、変換後のデジタル値が“１０”となる場合のものである。そのため、比較用インバータ出力電圧が、“Ｈ”，“Ｌ”に変化している。
【００１６】
【表１】
2005244471.tif 000003
図３に記載の動作タイミングをｔ０〜ｔ８とする。
【００１７】
ｔ０：ＡＤＣの内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００１８】
ｔ１：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果を信号出力ラインＤ１〜Ｄ０に出力する。
【００１９】
ｔ１〜ｔ２：アナログ入力電圧をサンプリングする。
【００２０】
ｔ２：サンプリングした値を逐次比較用容量である上位１ビット目用容量と上位２ビット目容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。取り込んだアナログ入力電圧は、ｔ８で初めてＡＤ変換（デジタル出力）結果が信号出力ラインＤ１〜Ｄ０に出力されることになる。
【００２１】
ｔ２〜ｔ４：上位１ビット目の比較期間
ｔ２〜ｔ３：比較用インバータの立ち上がり時間の遅延時間Δｔａ（表１記載）
ｔ４：上位１ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位２ビット目の比較を開始する。
【００２２】
ｔ４〜ｔ６：上位２ビット目の比較期間
ｔ４〜ｔ５：比較用インバータの立ち下がり時間の遅延時間Δｔａ（表１記載）
この遅延時間Δｔａは、比較用インバータの強度を選択することで、ｔ２〜ｔ３の遅延時間と同じになるように構成されている。
【００２３】
ｔ６〜ｔ７：保持期間
ｔ７：ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
【００２４】
ｔ８：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、ｔ２で取り込んだデータ（Ｎ）のＡＤ変換（デジタル出力）結果を信号出力ラインＤ１〜Ｄ０に出力する。
【００２５】
ｔ２〜ｔ３で立ち上がるか立ち下がるか、また、ｔ４〜ｔ５で立ち下がるか立ち上がるかの関係は、アナログ入力電圧により異なる。２ビットＡＤＣの場合は、２2＝４通りとなる。
【００２６】
次に、上記記載の動作タイミングに合わせて、図１の回路構成例の動作を説明する。説明の簡素化のため、基準電圧＋であるＳ２００は正電源（ＶＤＤ）とし、基準電圧−であるＳ３００は負電源（ＶＳＳ）とする。
【００２７】
図３のｔ０時、図１のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００２８】
図３のｔ１時、図１の前記ＡＤＳＴ信号（立ち下がりエッジ）を受けた後の初めての図１のＡＤＣＫ信号Ｓ４００（立ち上がりエッジ）により、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤ１〜Ｄ０に出力される。また、逐次比較ロジック回路３００を介して出力された比較用インバータの入出力短絡・開放スイッチ制御信号Ｓ７００とＳ７５０により、比較用インバータの入出力短絡・開放スイッチ２００をＯＮすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を短絡させる。そして、このときのスイッチング電圧であるＶthがｔ１〜ｔ２の間（サンプリング期間）に電源電圧の１／２で安定するように設計しておく。こうすることで、この次のタイミングｔ２以降で、Ｖthを比較基準値として使用する。同時に強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にするとともに、アナログ入力信号Ｓ１００と基準電圧＋を選択するスイッチ１０００の出力がアナログ入力信号Ｓ１００になるように、制御信号Ｓ７０００を与える。
【００２９】
同時に、上位１ビット目用スイッチ制御信号Ｓ２０００と上位２ビット目用スイッチ制御信号Ｓ３０００をアクティブ信号とすることにより、上位２ビット目用スイッチ５５０で上位２ビット目用容量５００をセレクトする。また、上位１ビット目用スイッチ４５０で上位１ビット目用容量４００をセレクトする。これにより、上位２ビット目用容量５００と上位１ビット目用容量４００に前記アナログ入力信号Ｓ１００が印加され、電荷がチャージされる。
【００３０】
ｔ１〜ｔ２の間に、このチャージが完了する必要（データの取り込み時の値を安定させる必要）があるため、従来は図２に示すように、充分過ぎる強度を持った比較用インバータ（従来の強度インバータ）を一つだけ使用していた。しかしこれでは、サンプリング時以外でも、常に定常（貫通）電流が多く流れることになる。図３の自己消費電流のイメージの細い線は従来の場合の自己消費電流を示している。そこで、このような不都合を防止するため、本発明の実施の形態１は次のような工夫を凝らしている。
【００３１】
図３のｔ２時、サンプリングを完了し、前記アナログ入力電圧を図１の逐次比較用容量である上位１ビット目用容量と上位２ビット目容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。
【００３２】
このとき、ＡＤＣＫ信号Ｓ４００の２発目の立ち上がりエッジを使用して、逐次比較ロジック回路３００を介し入出力短絡・開放スイッチ制御信号Ｓ７００により、比較用インバータの入出力短絡・開放スイッチ２００をＯＦＦすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を開放する。そして、これとともに、強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にして、比較用の第１強度インバータを選択する。この比較用の第１強度インバータにより、上位１ビット目の比較を行う。
【００３３】
図３のｔ２〜ｔ４時までは、上位１ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ２〜ｔ３間）。
【００３４】
図３のｔ４時、ＡＤＣＫ信号Ｓ４００の３発目の立ち上がりエッジを使用して、上位１ビット目比較結果を逐次比較ロジック回路３００に取り込む（データを記憶する：データラッチ等）。そして、これと同時に、強度可変タイミング生成回路７０００で、第２強度インバータがアクティブになるように強度選択回路２選択信号Ｓ５６０を出力し、強度選択回路３０００の出力である第２強度インバータ選択信号Ｓ８２０をｈｉｇｈ固定にして、比較用の第２強度インバータを選択する。この比較用の第２強度インバータにより、上位２ビット目の比較を行う。なお、このときは、比較用の第１強度インバータはインアクティブにされている。
【００３５】
図３のｔ４〜ｔ６時までは、上位２ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ４〜ｔ５間）。
【００３６】
図３のｔ６時、ＡＤＣＫ信号Ｓ４００の４発目の立ち上がりエッジを使用して、上位２ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目の比較結果を、データラッチ等で記憶しておく。）。
【００３７】
図３のｔ６〜ｔ７時まではデータ保持期間であり、図３のｔ７時では、図１のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
【００３８】
図３のｔ８時は、ｔ１時と同様の動作をする。ここでｔ１〜ｔ７間のデータ（Ｎ）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤ１〜Ｄ０に出力される。
【００３９】
従来の回路構成では、比較用インバータの強度がどの動作タイミングでも同じであった。それに対して、本発明の回路構成では、比較用インバータの強度を最適化できるため、ＡＤＣの自己消費電流の大半を占める比較用インバータの貫通電流を抑制できる。このため、従来のＡＤＣよりも低消費電力化を実現でき、自己消費電力の削減も実現できるという効果がある。
【００４０】
ＡＤＣ自己消費電流は図３に示してあるイメージ波形のようになる。太い線は本実施形態の場合の自己消費電流を示している。細い線は従来の場合の自己消費電流である。この比較で明かなように、本実施の形態によれば、どの動作タイミングでも従来の回路構成より低消費電力化を実現できる。
【００４１】
表１のΔｔａは、比較期間内に適正なマージンを持ちつつ、比較用インバータの出力電圧が比較期間内に安定した値を得られれば良いことを示しており、比較用インバータの強度を複数個持ち、その最適化を実現することができる本発明の回路構成例は、低消費電力化にもつながることを示している。
【００４２】
（実施の形態２）
本発明の実施の形態２にかかわるＡ／Ｄコンバータは、請求項２に対応したものであり、４ビットＡ／Ｄコンバータとなっている。そのＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、前記第３強度インバータより弱い強度を持つ比較用の第４強度インバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、前記制御回路部からの制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするものである。これにより、４ビットＡ／Ｄコンバータの低消費電力化を実現するものである。
【００４３】
以下、本発明の実施の形態について、図４〜図６と表２を用いて説明する。
【００４４】
図４は、図６の入出力波形を実現するための本発明の実施の形態２の回路構成例である。図５は、従来の回路構成例である。
【００４５】
初めに、図６の入出力波形図を使用して動作タイミングを説明し、その後に、図４の回路構成例の動作を図６の入出力波形に合わせて説明する。図６の例は、変換後のデジタル値が“１０１０”となる場合のものである。そのため、比較用インバータ出力電圧が、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に変化している。
【００４６】
【表２】
2005244471.tif 000004
図６に記載の動作タイミングをｔ３０〜ｔ４３とする。
【００４７】
ｔ３０：ＡＤＣの内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００４８】
ｔ３１：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果を信号出力ラインＤ３〜Ｄ０に出力する。
【００４９】
ｔ３１〜ｔ３２：アナログ入力電圧をサンプリングする。
【００５０】
ｔ３２：サンプリングした値を逐次比較用容量である上位１ビット目用容量から上位４ビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。取り込んだアナログ入力電圧は、ｔ４２で初めてＡＤ変換（デジタル出力）結果が信号出力ラインＤ３〜Ｄ０に出力されることになる。
【００５１】
ｔ３２〜ｔ３４：上位１ビット目の比較期間
ｔ３２〜ｔ３３：比較用インバータの立ち上がり時間の遅延時間Δｔａ（表２記載）
ｔ３４：上位１ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位２ビット目の比較を開始する。
【００５２】
ｔ３４〜ｔ３６：上位２ビット目の比較期間
ｔ３４〜ｔ３５：比較用インバータの立ち下がり時間の遅延時間Δｔａ（表２記載）
ｔ３６：上位２ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位３ビット目の比較を開始する。
【００５３】
ｔ３６〜ｔ３８：上位３ビット目の比較期間
ｔ３６〜ｔ３７：比較用インバータの立ち上がり時間の遅延時間Δｔａ（表２記載）
ｔ３８：上位３ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位４ビット目の比較を開始する。
【００５４】
ｔ３８〜ｔ４０：上位４ビット目の比較期間
ｔ３８〜ｔ３９：比較用インバータの立ち下がり時間の遅延時間Δｔａ（表２記載）
この遅延時間Δｔａは、比較用インバータの強度を選択することで、ｔ３２〜ｔ３３，ｔ３４〜ｔ３５, ｔ３６〜ｔ３７の遅延時間と同じになるように構成されている。
【００５５】
ｔ４０〜ｔ４１：保持期間
ｔ４１：ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
【００５６】
ｔ４２：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、ｔ３２で取り込んだデータ（Ｎ）のＡＤ変換（デジタル出力）結果を信号出力ラインＤ３〜Ｄ０に出力する。
【００５７】
ｔ４３：サンプリングした値を逐次比較用容量である上位１ビット目用容量から上位４ビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。
【００５８】
ｔ３２〜ｔ３３で立ち上がるか立ち下がるか、また、ｔ３４〜ｔ３５で立ち下がるか立ち上がるか、また、ｔ３６〜ｔ３７で立ち上がるか立ち下がるか、また、ｔ３８〜ｔ３９で立ち下がるか立ち上がるかの関係は、アナログ入力電圧により異なる。４ビットＡＤＣの場合は、２4＝１６通りとなる。
【００５９】
次に、上記記載の動作タイミングに合わせて、図４の回路構成例の動作を説明する。説明の簡素化のため、基準電圧＋であるＳ２００は正電源（ＶＤＤ）とし、基準電圧−であるＳ３００は負電源（ＶＳＳ）とする。
【００６０】
図６のｔ３０時、図４のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００６１】
図６のｔ３１時、図４の前記ＡＤＳＴ信号（立ち下がりエッジ）を受けた後の初めての図４のＡＤＣＫ信号Ｓ４００（立ち上がりエッジ）により、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤ３〜Ｄ０に出力される。また、逐次比較ロジック回路３００を介して出力された比較用インバータの入出力短絡・開放スイッチ制御信号Ｓ７００とＳ７５０により、比較用インバータの入出力短絡・開放スイッチ２００をＯＮすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を短絡させる。そして、このときのスイッチング電圧であるＶthがｔ３１〜ｔ３２の間（サンプリング期間）に電源電圧の１／２で安定するように設計しておく。こうすることで、この次のタイミングｔ３２以降で、Ｖthを比較基準値として使用する。同時に強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にするとともに、アナログ入力信号Ｓ１００と基準電圧＋を選択するスイッチ１０００の出力がアナログ入力信号Ｓ１００になるように、制御信号Ｓ７０００を与える。
【００６２】
同時に、上位１ビット目用スイッチ制御信号Ｓ２０００と上位２ビット目用スイッチ制御信号Ｓ３０００と上位３ビット目用スイッチ制御信号Ｓ４０００と上位４ビット目用スイッチ制御信号Ｓ５０００をアクティブ信号とすることにより、上位４ビット目用スイッチ７５０で上位４ビット目用容量７００をセレクトし、上位３ビット目用スイッチ６５０で上位３ビット目用容量６００をセレクトし、上位２ビット目用スイッチ５５０で上位２ビット目用容量５００をセレクトする。また、上位１ビット目用スイッチ４５０で上位１ビット目用容量４００をセレクトする。これにより、上位４ビット目用容量７００と上位３ビット目用容量６００と上位２ビット目用容量５００と上位１ビット目用容量４００に前記アナログ入力信号Ｓ１００が印加され、電荷がチャージされる。
【００６３】
ｔ３１〜ｔ３２の間に、このチャージが完了する必要（データの取り込み時の値を安定させる必要）があるため、従来は図５に示すように、充分過ぎる強度を持った比較用インバータ（従来の強度インバータ）を一つだけ使用していた。しかしこれでは、サンプリング時以外でも、常に定常（貫通）電流が多く流れることになる。図６の自己消費電流のイメージの細い線は従来の場合の自己消費電流を示している。そこで、このような不都合を防止するため、本発明の実施の形態２は次のような工夫を凝らしている。
【００６４】
図６のｔ３２時、サンプリングを完了し、前記アナログ入力電圧を図４の逐次比較用容量である上位１ビット目用容量から上位４ビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。
【００６５】
このとき、ＡＤＣＫ信号Ｓ４００の２発目の立ち上がりエッジを使用して、逐次比較ロジック回路３００を介し入出力短絡・開放スイッチ制御信号Ｓ７００により、比較用インバータの入出力短絡・開放スイッチ２００をＯＦＦすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を開放する。そして、これとともに、強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にして、比較用の第１強度インバータを選択する。この比較用の第１強度インバータにより、上位１ビット目の比較を行う。
【００６６】
図６のｔ３２〜ｔ３４時までは、上位１ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ３２〜ｔ３３間）。
【００６７】
図６のｔ３４時、ＡＤＣＫ信号Ｓ４００の３発目の立ち上がりエッジを使用して、上位１ビット目比較結果を逐次比較ロジック回路３００に取り込む（データを記憶する：データラッチ等）。そして、これと同時に、強度可変タイミング生成回路７０００で、第２強度インバータがアクティブになるように強度選択回路２選択信号Ｓ５６０を出力し、強度選択回路３０００の出力である第２強度インバータ選択信号Ｓ８２０をｈｉｇｈ固定にして、比較用の第２強度インバータを選択する。この比較用の第２強度インバータにより、上位２ビット目の比較を行う。なお、このときは、比較用の第１強度インバータ、第３強度インバータおよび第４強度インバータはインアクティブにされている。
【００６８】
図６のｔ３４〜ｔ３６時までは、上位２ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ３４〜ｔ３５間）。
【００６９】
図６のｔ３６時、ＡＤＣＫ信号Ｓ４００の４発目の立ち上がりエッジを使用して、上位２ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目の比較結果をデータラッチ等で記憶しておく。）。そして、これと同時に、強度可変タイミング生成回路７０００で、第３強度インバータがアクティブになるように強度選択回路３選択信号Ｓ５７０を出力し、強度選択回路４０００の出力である第３強度インバータ選択信号Ｓ８４０をｈｉｇｈ固定にして、比較用の第３強度インバータを選択する。この比較用の第３強度インバータにより、上位３ビット目の比較を行う。なお、このときは、比較用の第１強度インバータ、第２強度インバータおよび第４強度インバータはインアクティブにされている。
【００７０】
図６のｔ３６〜ｔ３８時までは、上位３ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ３６〜ｔ３７間）。
【００７１】
図６のｔ３８時、ＡＤＣＫ信号Ｓ４００の５発目の立ち上がりエッジを使用して、上位３ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目と上位３ビット目の比較結果をデータラッチ等で記憶しておく。）。そして、これと同時に、強度可変タイミング生成回路７０００で、第４強度インバータがアクティブになるように強度選択回路４選択信号Ｓ５８０を出力し、強度選択回路５０００の出力である第４強度インバータ選択信号Ｓ８６０をｈｉｇｈ固定にして、比較用の第４強度インバータを選択する。この比較用の第４強度インバータにより、上位４ビット目の比較を行う。なお、このときは、比較用の第１強度インバータ、第２強度インバータおよび第３強度インバータはインアクティブにされている。
【００７２】
図６のｔ３８〜ｔ４０時までは、上位４ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ３８〜ｔ３９間）。
【００７３】
図６のｔ４０時、ＡＤＣＫ信号Ｓ４００の６発目の立ち上がりエッジを使用して、上位４ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目と上位３ビット目と上位４ビット目の比較結果を、データラッチ等で記憶しておく。）。
【００７４】
図６のｔ４０〜ｔ４１時まではデータ保持期間であり、図６のｔ４１時では図４のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
【００７５】
図６のｔ４２時は、ｔ３１時と同様の動作をする。ここでｔ３１〜ｔ４１間のデータ（Ｎ）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤ３〜Ｄ０に出力される。
【００７６】
従来の回路構成では、比較用インバータの強度がどの動作タイミングでも同じであった。それに対して、本発明の回路構成では、比較用インバータの強度を最適化できるため、ＡＤＣの自己消費電流の大半を占める比較用インバータの貫通電流を抑制できる。このため、従来のＡＤＣよりも低消費電力化を実現でき、自己消費電力の削減も実現できるという効果がある。
【００７７】
ＡＤＣ自己消費電流は図６に示してあるイメージ波形のようになるため、どの動作タイミングでも従来の回路構成より低消費電力化を実現できる。
【００７８】
表２のΔｔａは、比較期間内に適正なマージンを持ちつつ、比較用インバータの出力電圧が比較期間内に安定した値を得られれば良いことを示しており、比較用インバータの強度を複数個持ち、その最適化を実現することができる本発明の回路構成例は、低消費電力化にもつながることを示している。
【００７９】
（実施の形態３）
本発明の実施の形態３にかかわるＡ／Ｄコンバータは、請求項３に対応したものであり、ＮビットＡ／Ｄコンバータとなっている。そのＡ／Ｄコンバータは、第１の強度を持つ比較用の第１強度インバータと、前記第１強度インバータより弱い強度を持つ比較用の第２強度インバータと、前記第２強度インバータより弱い強度を持つ比較用の第３強度インバータと、前記第３強度インバータより弱い強度を持つ比較用の第Ｎ強度インバータと、前記第３強度インバータの強度と前記第Ｎ強度インバータの強度との間の強度を持つ１以上のインバータと、前記のうち所望のインバータを有効にすることで所望の出力レンジ幅を実現可能な制御回路部とを備え、前記制御回路部からの制御信号を用いることにより、Ａ／Ｄコンバータの動作時に、定常的に電流を流している比較用インバータの強度を動作に必要な最低限の強度にするものである。これにより、ＮビットＡ／Ｄコンバータの低消費電力化を実現するものである。
【００８０】
以下、本発明の実施の形態について、図７〜図９と表３を用いて説明する。
【００８１】
図７は、図９の入出力波形を実現するための本発明の実施の形態３の回路構成例である。図８は、従来の回路構成例である。
【００８２】
初めに、図９の入出力波形図を使用して動作タイミングを説明し、その後に、図７の回路構成例の動作を図９の入出力波形に合わせて説明する。図９の例は、変換後のデジタル値が“１０１…０”となる場合のものである。そのため、比較用インバータ出力電圧が、“Ｈ”，“Ｌ”，“Ｈ”，…，“Ｌ”に変化している。
【００８３】
【表３】
2005244471.tif 000005
図９に記載の動作タイミングをｔ５０〜ｔ６４とする。
【００８４】
ｔ５０：ＡＤＣの内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００８５】
ｔ５１：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果を信号出力ラインＤＮ〜Ｄ０に出力する。
【００８６】
ｔ５１〜ｔ５２：アナログ入力電圧をサンプリングする。
【００８７】
ｔ５２：サンプリングした値を逐次比較用容量である上位１ビット目用容量から上位Ｎビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。取り込んだアナログ入力電圧は、ｔ６３で初めてＡＤ変換（デジタル出力）結果が信号出力ラインＤＮ〜Ｄ０に出力されることになる。
【００８８】
ｔ５２〜ｔ５４：上位１ビット目の比較期間
ｔ５２〜ｔ５３：比較用インバータの立ち上がり時間の遅延時間Δｔａ（表３記載）
ｔ５４：上位１ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位２ビット目の比較を開始する。
【００８９】
ｔ５４〜ｔ５６：上位２ビット目の比較期間
ｔ５４〜ｔ５５：比較用インバータの立ち下がり時間の遅延時間Δｔａ（表３記載）
ｔ５６：上位２ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位３ビット目の比較を開始する。
【００９０】
ｔ５６〜ｔ５８：上位３ビット目の比較期間
ｔ５６〜ｔ５７：比較用インバータの立ち上がり時間の遅延時間Δｔａ（表３記載）
ｔ５８：上位３ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位４ビット目の比較を開始する。
【００９１】
ｔ５９：上位（Ｎ−１）ビット目比較結果を逐次比較ロジック回路３００に取り込むと同時に、上位Ｎビット目の比較を開始する。
【００９２】
ｔ５９〜ｔ６１：上位Ｎビット目の比較期間
ｔ５９〜ｔ６０：比較用インバータの立ち下がり時間の遅延時間Δｔａ（表３記載）
この遅延時間Δｔａは、比較用インバータの強度を選択することで、ｔ５２〜ｔ５３，ｔ５４〜ｔ５５, ｔ５６〜ｔ５７，ｔ５９〜ｔ６０の遅延時間と同じになるように構成されている。
【００９３】
ｔ６１〜ｔ６２：保持期間
ｔ６２：ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
【００９４】
ｔ６３：アナログ入力信号Ｓ１００のサンプリングを開始すると同時に、ｔ５２で取り込んだデータ（Ｎ）のＡＤ変換（デジタル出力）結果を信号出力ラインＤＮ〜Ｄ０に出力する。
【００９５】
ｔ６４：サンプリングした値を逐次比較用容量である上位１ビット目用容量から上位Ｎビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。
【００９６】
ｔ５２〜ｔ５３で立ち上がるか立ち下がるか、また、ｔ５４〜ｔ５５で立ち下がるか立ち上がるか、また、ｔ５６〜ｔ５７で立ち上がるか立ち下がるか、また、ｔ５９〜ｔ６０で立ち下がるか立ち上がるかの関係は、アナログ入力電圧により異なる。ＮビットＡＤＣの場合は、２N通りとなる。
【００９７】
次に、上記記載の動作タイミングに合わせて、図７の回路構成例の動作を説明する。説明の簡素化のため、基準電圧＋であるＳ２００は正電源（ＶＤＤ）とし、基準電圧−であるＳ３００は負電源（ＶＳＳ）とする。
【００９８】
図９のｔ５０時、図７のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前前データ（Ｎ−２）をリセットする。
【００９９】
図９のｔ５１時、図７の前記ＡＤＳＴ信号（立ち下がりエッジ）を受けた後の初めての図７のＡＤＣＫ信号Ｓ４００（立ち上がりエッジ）により、前データ（Ｎ−１）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤＮ〜Ｄ０に出力される。また、逐次比較ロジック回路３００を介して出力された比較用インバータの入出力短絡・開放スイッチ制御信号Ｓ７００とＳ７５０により、比較用インバータの入出力短絡・開放スイッチ２００をＯＮすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を短絡させる。そして、このときのスイッチング電圧であるＶthがｔ５１〜ｔ５２の間（サンプリング期間）に電源電圧の１／２で安定するように設計しておく。こうすることで、この次のタイミングｔ５２以降で、Ｖthを比較基準値として使用する。同時に強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にするとともに、アナログ入力信号Ｓ１００と基準電圧＋を選択するスイッチ１０００の出力がアナログ入力信号Ｓ１００になるように、制御信号Ｓ７０００を与える。
【０１００】
同時に、上位１ビット目用スイッチ制御信号Ｓ２０００と上位２ビット目用スイッチ制御信号Ｓ３０００と上位３ビット目用スイッチ制御信号Ｓ４０００と上位Ｎビット目用スイッチ制御信号Ｓ６０００をアクティブ信号とすることにより、上位Ｎビット目用スイッチ８５０で上位Ｎビット目用容量８００をセレクトし、上位３ビット目用スイッチ６５０で上位３ビット目用容量６００をセレクトし、上位２ビット目用スイッチ５５０で上位２ビット目用容量５００をセレクトする。また、上位１ビット目用スイッチ４５０で上位１ビット目用容量４００をセレクトする。これにより、上位Ｎビット目用容量８００と上位３ビット目用容量６００と上位２ビット目用容量５００と上位１ビット目用容量４００に前記アナログ入力信号Ｓ１００が印加され、電荷がチャージされる。
【０１０１】
ｔ５１〜ｔ５２の間に、このチャージが完了する必要（データの取り込み時の値を安定させる必要）があるため、従来は図８に示すように、充分過ぎる強度を持った比較用インバータ（従来の強度インバータ）を一つだけ使用していた。しかしこれでは、サンプリング時以外でも、常に定常（貫通）電流が多く流れることになる。図９の自己消費電流のイメージの細い線は従来の場合の自己消費電流を示している。そこで、このような不都合を防止するため、本発明の実施の形態３は次のような工夫を凝らしている。
【０１０２】
図９のｔ５２時、サンプリングを完了し、前記アナログ入力電圧を図７の逐次比較用容量である上位１ビット目用容量から上位Ｎビット目容量までの容量に電荷をチャージすることで取り込むと同時に、上位１ビット目の比較を開始する。
【０１０３】
このとき、ＡＤＣＫ信号Ｓ４００の２発目の立ち上がりエッジを使用して、逐次比較ロジック回路３００を介し入出力短絡・開放スイッチ制御信号Ｓ７００により、比較用インバータの入出力短絡・開放スイッチ２００をＯＦＦすることにより、比較用インバータの入力（Ｓ６００）と出力（Ｓ６５０）を開放する。そして、これとともに、強度可変タイミング生成回路７０００で、第１強度インバータがアクティブになるように強度選択回路１選択信号Ｓ５５０を出力し、強度選択回路２０００の出力である第１強度インバータ選択信号Ｓ８００をｈｉｇｈ固定にして、比較用の第１強度インバータを選択する。この比較用の第１強度インバータにより、上位１ビット目の比較を行う。
【０１０４】
図９のｔ５２〜ｔ５４時までは、上位１ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ５２〜ｔ５３間）。
【０１０５】
図９のｔ５４時、ＡＤＣＫ信号Ｓ４００の３発目の立ち上がりエッジを使用して、上位１ビット目比較結果を逐次比較ロジック回路３００に取り込む（データを記憶する：データラッチ等）。そして、これと同時に、強度可変タイミング生成回路７０００で、第２強度インバータがアクティブになるように強度選択回路２選択信号Ｓ５６０を出力し、強度選択回路３０００の出力である第２強度インバータ選択信号Ｓ８２０をｈｉｇｈ固定にして、比較用の第２強度インバータを選択する。この比較用の第２強度インバータにより、上位２ビット目の比較を行う。なお、このときは、比較用の第２強度インバータ以外のすべての強度インバータはインアクティブにされている。
【０１０６】
図９のｔ５４〜ｔ５６時までは、上位２ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ５４〜ｔ５５間）。
【０１０７】
図９のｔ５６時、ＡＤＣＫ信号Ｓ４００の４発目の立ち上がりエッジを使用して、上位２ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目の比較結果をデータラッチ等で記憶しておく。）。そして、これと同時に、強度可変タイミング生成回路７０００で、第３強度インバータがアクティブになるように強度選択回路３選択信号Ｓ５７０を出力し、強度選択回路４０００の出力である第３強度インバータ選択信号Ｓ８４０をｈｉｇｈ固定にして、比較用の第３強度インバータを選択する。この比較用の第３強度インバータにより、上位３ビット目の比較を行う。なお、このときは、比較用の第３強度インバータ以外のすべての強度インバータはインアクティブにされている。
【０１０８】
図９のｔ５６〜ｔ５８時までは、上位３ビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ５６〜ｔ５７間）。
【０１０９】
図９のｔ５８とｔ５９の間に、１個以上の複数ビットを入れることを特徴としている。
【０１１０】
図９のｔ５９時、ＡＤＣＫ信号Ｓ４００の（Ｎ＋１）発目の立ち上がりエッジを使用して、上位（Ｎ−１）ビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目と上位３ビット目と上位（Ｎ−１）ビット目の比較結果をデータラッチ等で記憶しておく。）。そして、これと同時に、強度可変タイミング生成回路７０００で、第Ｎ強度インバータがアクティブになるように強度選択回路５選択信号Ｓ５９０を出力し、強度選択回路６０００の出力である第Ｎ強度インバータ選択信号Ｓ９００をｈｉｇｈ固定にして、比較用の第Ｎ強度インバータを選択する。この比較用の第Ｎ強度インバータにより、上位Ｎビット目の比較を行う。なお、このときは、比較用の第Ｎ強度インバータ以外のすべての強度インバータはインアクティブにされている。
【０１１１】
図９のｔ５９〜ｔ６１時までは、上位Ｎビット目比較期間である。この間に比較用インバータ出力電圧が安定する必要がある（ｔ５９〜ｔ６０間）。
【０１１２】
図９のｔ６１時、ＡＤＣＫ信号Ｓ４００の（Ｎ＋２）発目の立ち上がりエッジを使用して、上位Ｎビット目比較結果を逐次比較ロジック回路３００に取り込む（上位１ビット目と上位２ビット目と上位３ビット目と上位（Ｎ−１）ビット目と上位Ｎビット目の比較結果を、データラッチ等で記憶しておく。）。
【０１１３】
図９のｔ６１〜ｔ６２時まではデータ保持期間であり、図９のｔ６２時では図７のＡＤＳＴ信号Ｓ５００（立ち下がりエッジ）により、ＡＤＣ内の逐次比較ロジック回路３００に取り込んである前データ（Ｎ−１）をリセットする。
図９のｔ６３時は、ｔ５１時と同様の動作をする。ここでｔ５１〜ｔ６２間のデータ（Ｎ）のＡＤ変換（デジタル出力）結果が逐次比較ロジック回路３００を介して信号出力ラインＤＮ〜Ｄ０に出力される。
【０１１４】
従来の回路構成では、比較用インバータの強度がどの動作タイミングでも同じであった。それに対して、本発明の回路構成では、比較用インバータの強度を最適化できるため、ＡＤＣの自己消費電流の大半を占める比較用インバータの貫通電流を抑制できる。このため、従来のＡＤＣよりも低消費電力化を実現でき、自己消費電力の削減も実現できるという効果がある。
【０１１５】
ＡＤＣ自己消費電流は図９に示してあるイメージ波形のようになるため、どの動作タイミングでも従来の回路構成より低消費電力化を実現できる。
【０１１６】
表３のΔｔａは、比較期間内に適正なマージンを持ちつつ、比較用インバータの出力電圧が比較期間内に安定した値を得られれば良いことを示しており、比較用インバータの強度を複数個持ち、その最適化を実現することができる本発明の回路構成例は、低消費電力化にもつながることを示している。
【産業上の利用可能性】
【０１１７】
本発明のＡ／Ｄコンバータは、比較用インバータを有する逐次比較型のＡ／Ｄコンバータ等として有用である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態１におけるＡ／Ｄコンバータの具体的な回路構成図
【図２】実施の形態１に対する従来のＡ／Ｄコンバータの回路構成図
【図３】本発明の実施の形態１における具体的な入出力波形図
【図４】本発明の実施の形態２におけるＡ／Ｄコンバータの具体的な回路構成図
【図５】実施の形態２に対する従来のＡ／Ｄコンバータの回路構成図
【図６】本発明の実施の形態２における具体的な入出力波形図
【図７】本発明の実施の形態３におけるＡ／Ｄコンバータの具体的な回路構成図
【図８】実施の形態３に対する従来のＡ／Ｄコンバータの回路構成図
【図９】本発明の実施の形態３における具体的な入出力波形図
【符号の説明】
【０１１９】
１００  本発明の２ビットＡＤＣコンパレータブロック
１１０  従来の２ビットＡＤＣコンパレータブロック
１２０  本発明の４ビットＡＤＣコンパレータブロック
１３０  従来の４ビットＡＤＣコンパレータブロック
１４０  本発明のＮビットＡＤＣコンパレータブロック
１５０  従来のＮビットＡＤＣコンパレータブロック
２００  比較用インバータの入出力短絡・開放スイッチ
３００  逐次比較ロジック回路
４００  上位１ビット目用容量
４５０  上位１ビット目用スイッチ
５００  上位２ビット目用容量
５５０  上位２ビット目用スイッチ
６００  上位３ビット目用容量
６５０  上位３ビット目用スイッチ
７００  上位４ビット目用容量
７５０  上位４ビット目用スイッチ
８００  上位Ｎビット目用容量
８５０  上位Ｎビット目用スイッチ
１０００  アナログ入力信号と基準電源＋を選択するスイッチ
２０００  第１強度インバータの動作を制御する強度選択回路１
３０００  第２強度インバータの動作を制御する強度選択回路２
４０００  第３強度インバータの動作を制御する強度選択回路３
５０００  第４強度インバータの動作を制御する強度選択回路４
６０００  第Ｎ強度インバータの動作を制御する強度選択回路５
７０００  強度を時間で制御する強度可変タイミング生成回路
８０００  比較用インバータのＴｒサイズを制御する制御回路部
Ｓ１００  アナログ入力信号
Ｓ２００  基準電圧＋
Ｓ３００  基準電圧−
Ｓ４００  ＡＤＣを動作させる基準クロック信号であるＡＤＣＫ
Ｓ５００  ＡＤＣの動作開始信号であるＡＤＳＴ
Ｓ５５０  強度選択回路１選択信号
Ｓ５６０  強度選択回路２選択信号
Ｓ５７０  強度選択回路３選択信号
Ｓ５８０  強度選択回路４選択信号
Ｓ５９０  強度選択回路５選択信号
Ｓ６００  比較用インバータの入力信号
Ｓ６５０  比較用インバータの出力信号
Ｓ７００  比較用インバータの入出力短絡・開放スイッチ制御信号
Ｓ７５０  比較用インバータの入出力短絡・開放スイッチ制御信号
Ｓ８００  第１強度インバータ選択信号
Ｓ８２０  第２強度インバータ選択信号
Ｓ８４０  第３強度インバータ選択信号
Ｓ８６０  第４強度インバータ選択信号
Ｓ９００  第Ｎ強度インバータ選択信号
Ｓ２０００  １ビット目用スイッチ制御信号
Ｓ３０００  ２ビット目用スイッチ制御信号
Ｓ４０００  ３ビット目用スイッチ制御信号
Ｓ５０００  ４ビット目用スイッチ制御信号
Ｓ６０００  Ｎビット目用スイッチ制御信号
Ｓ７０００  アナログ入力信号と基準電源＋を選択するスイッチ制御信号
【図１】
2005244471.tif 000006
【図２】
2005244471.tif 000007
【図３】
2005244471.tif 000008
【図４】
2005244471.tif 000009
【図５】
2005244471.tif 000010
【図６】
2005244471.tif 000011
【図７】
2005244471.tif 000012
【図８】
2005244471.tif 000013
【図９】
2005244471.tif 000014