(57)【要約】【課題】  本発明は、データ伝送回路に関し、例えば放送局等の装置に係る拡張ボードのインターフェースに適用して、伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができるようにする。【解決手段】  本発明は、伝送に供するデータＤ１にダミーデータを介挿して固定レートのパラレルデータＤ３に変換した後、シリアルデータＤ４に変換して伝送する。【選択図】        図１
2005244383.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータによる入力データをシリアルデータに変換して送出するデータ伝送回路であって、
前記入力データにダミーデータを介挿して前記入力データの転送レートを一定の固定レートに補正して出力するレート変換手段と、
前記レート変換手段の出力データを前記シリアルデータに変換して出力するパラレルシリアル変換手段と
を備えることを特徴とするデータ伝送回路。
【請求項２】
前記レート変換手段は、
前記ダミーデータの介挿を示すフラグによるビットを付加して前記出力データを前記シリアルデータに変換する
ことを特徴とする請求項１に記載のデータ伝送回路。
【請求項３】
シリアルデータを入力して、前記シリアルデータによりシリアル伝送された入力データを再生するデータ伝送回路であって、
前記シリアルデータは、
前記入力データにダミーデータを介挿して前記入力データの転送レートを一定の固定レートに補正した後、パラレルシリアル変換処理して生成され、
前記データ伝送回路は、
前記シリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、
前記シリアルパラレル変換手段の出力データから前記ダミーデータを削除して前記入力データに係る転送レートにより出力するレート変換手段と
を備えることを特徴とするデータ伝送回路。
【請求項４】
前記シリアルデータは、
前記ダミーデータの介挿を示すフラグによるビットが付加されてパラレルシリアル変換処理されて生成され、
前記レート変換手段は、
前記フラグの設定に基づいて、前記ダミーデータを削除する
ことを特徴とする請求項３に記載のデータ伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送回路に関し、例えば放送局等の装置に係る拡張ボードのインターフェースに適用することができる。本発明は、伝送に供するデータにダミーデータを介挿して固定レートのパラレルデータに変換した後、シリアルデータに変換して伝送することにより、この伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができるようにする。
【背景技術】
【０００２】
従来、各種機器の内部インターフェースにおいては、主にパラレル方式により種々のデータを送受するようになされている。すなわち図４に示すように、この種のインターフェースにおいては、送信側２において、伝送に供するデータＤ１、このデータＤ１の基準信号であるクロックＣＫをドライバ３に入力し、このドライバ３の駆動により、クロックＣＫと、クロックＣＫに同期したデータＤ１を伝送路４に出力する。また受信側５においては、この伝送路４により伝送されたクロックＣＫ及びデータＤ１をレシーバ６に受け、このレシーバ６によりクロックＣＫを基準にしてデータＤ１を順次ラッチすると共に、ラッチ結果をクロックＣＫと共に出力するようになされている。
【０００３】
これに対してこのような内部インターフェースにあっては、例えば特開平５−１４４１６号公報等に、シリアル伝送によるデータ伝送方法が種々に提案されるようになされている。すなわち図５に示すように、この種のシリアル伝送によるインターフェースにおいては、送信側１２において、伝送に供するデータＤ１、クロックＣＫをパラレルシリアル変換回路１３に入力し、このパラレルシリアル変換回路１３でデータＤ１をシリアルデータＤ２に変換し、このシリアルデータＤ２を、このシリアルデータＤ２の伝送クロックＣＫ２と共に伝送路１４に出力する。また受信側１５においては、この伝送路１４により伝送された伝送クロックＣＫ２及びシリアルデータＤ２をシリアルパラレル変換回路１６に受け、このシリアルパラレル変換回路１６により伝送クロックＣＫ２を基準にしてシリアルデータＤ２を順次ラッチして元のパラレルデータＤ１に変換し、このパラレルデータＤ１をクロックＣＫと共に出力するようになされている。
【０００４】
このような内部インターフェースに係るデータ伝送において、パラレル方式による場合には、伝送に供するデータＤ１のデータ量の増大により、データＤ１の伝送に供する信号線の本数を増大させることが必要になり、このように信号線の本数が増大すると、伝送路を形成する配線の引き回しが複雑になり、信号線間で伝送路のばらつきが増大するようになる。これによりパラレル方式による場合には、伝送に供するデータＤ１のデータ量の増大により、受信側５で受信されるデータＤ１の各ビットで遅延時間のばらつきが大きくなり、高いクロック周波数によりデータＤ１を伝送できなくなる問題がある。
【０００５】
これに対してシリアル方式による場合、シルアルデータＤ２によりデータ伝送することにより、各ビット間における遅延時間のばらつきについては防止することができるものの、パラレルシリアル変換回路１３、シリアルパラレル変換回路１６等で対応可能なクロック周波数が制限されることにより、例えば種々に解像度が切り換えられるビデオ信号のように、広範囲でクロックが変化するデータについては、伝送できない問題がある。
【特許文献１】特開平５−１４４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は以上の点を考慮してなされたもので、高いクロック周波数によるデータであっても、広範囲でクロックが変化するデータあっても、確実にデータ伝送することができるデータ伝送回路を提案しようとするものである。
【課題を解決するための手段】
【０００７】
かかる課題を解決するため請求項１の発明においては、パラレルデータによる入力データをシリアルデータに変換して送出するデータ伝送回路に適用して、入力データにダミーデータを介挿して入力データの転送レートを一定の固定レートに補正して出力するレート変換手段と、レート変換手段の出力データをシリアルデータに変換して出力するパラレルシリアル変換手段とを備えるようにする。
【０００８】
また請求項２の発明においては、請求項１の構成において、レート変換手段は、ダミーデータの介挿を示すフラグによるビットを付加して入力データをパラレルシリアル変換する。
【０００９】
また請求項３の発明においては、シリアルデータを入力して、シリアルデータによりシリアル伝送された入力データを再生するデータ伝送回路に適用して、シリアルデータは、入力データにダミーデータを介挿して入力データの転送レートを一定の固定レートに補正した後、パラレルシリアル変換処理して生成され、データ伝送回路は、シリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、シリアルパラレル変換手段の出力データからダミーデータを削除して入力データに係る転送レートにより出力するレート変換手段とを備えるようにする。
【００１０】
また請求項４の発明においては、請求項３の構成において、シリアルデータは、ダミーデータの介挿を示すフラグによるビットが付加されてパラレルシリアル変換処理されて生成され、レート変換手段は、フラグの設定に基づいて、ダミーデータを削除する。
【００１１】
請求項１の構成により、パラレルデータによる入力データをシリアルデータに変換して送出するデータ伝送回路に適用して、入力データにダミーデータを介挿して入力データの転送レートを一定の固定レートに補正して出力するレート変換手段と、レート変換手段の出力データをシリアルデータに変換して出力するパラレルシリアル変換手段とを備えるようにすれば、入力データのクロック周波数が広い範囲で変化する場合であっても、ダミーデータの介挿数により入力データのレートを固定レートに変換した後、シリアルデータにより伝送することができる。これによりパラレルシリアル変換手段をこの固定レートによる処理に対応することができるように構成して、クロック周波数が高い場合に対応し得、また種々のクロック周波数による入力データに対応することができ、これらにより高いクロック周波数によるデータであっても、広範囲でクロックが変化するデータであっても、確実にデータ伝送することができる。
【００１２】
また請求項２の構成により、請求項１の構成において、レート変換手段は、ダミーデータの介挿を示すフラグによるビットを付加して入力データをパラレルシリアル変換すれば、このようにして介挿したダミーデータを受信側で簡易に除去して、元の入力データを再生することができる。
【００１３】
また請求項３の構成によれば、シリアルデータを入力して、シリアルデータによりシリアル伝送された入力データを再生するデータ伝送回路に適用して、シリアルデータは、入力データにダミーデータを介挿して入力データの転送レートを一定の固定レートに補正した後、パラレルシリアル変換処理して生成され、データ伝送回路は、シリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、シリアルパラレル変換手段の出力データからダミーデータを削除して入力データに係る転送レートにより出力するレート変換手段とを備えるようにすれば、入力データのクロック周波数が広い範囲で変化する場合であっても、ダミーデータの介挿数により入力データのレートを固定レートに変換した後、シリアルデータにより伝送することができる。これによりシリアルパラレル変換手段をこの固定レートによる処理に対応することができるように構成して、クロック周波数が高い場合に対応し得、また種々のクロック周波数による入力データに対応することができ、これらにより高いクロック周波数によるデータであっても、広範囲でクロックが変化するデータであっても、確実にデータ伝送することができる。
【００１４】
また請求項４の構成により、請求項３の構成において、シリアルデータは、ダミーデータの介挿を示すフラグによるビットが付加されてパラレルシリアル変換処理されて生成され、レート変換手段は、フラグの設定に基づいて、ダミーデータを削除すれば、シリアル伝送されるフラグを用いて簡易な処理により元の入力データを再生することができる。
【発明の効果】
【００１５】
本発明によれば、高いクロック周波数によるデータであっても、広範囲でクロックが変化するデータあっても、確実にデータ伝送することができる。
【発明を実施するための最良の形態】
【００１６】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１７】
（１）実施例の構成
図１は、本発明の実施例１に係るインターフェースの構成を示すブロック図である。このインターフェースは、例えばフォーマット変換装置等の放送局の装置に係る内部インターフェースであり、この装置本体による送信側２２から拡張ボードによる受信側２５に、この拡張ボードに接続されているディスプレイ装置の解像度に対応するビデオ信号Ｄ１をシルアル伝送する。このためこのインターフェースにおいては、この拡張ボードに接続されるディスプレイ装置に応じて、伝送に供するビデオ信号Ｄ１の周波数が広い範囲で種々に切り換わり、高解像度のディスプレイ装置を接続する場合には、高い周波数によりビデオ信号Ｄ１を伝送しなければならないようになされている。
【００１８】
このインターフェースの送信側２２において、伝送クロック生成回路３１は、シリアル伝送に係る伝送クロックＣＫ２を生成して出力する。ここでこの伝送クロックＣＫ２は、この最も周波数の高いビデオ信号Ｄ１をシリアル伝送する場合に十分な周波数であって、かつビデオ信号Ｄ１の周波数が種々に切り換わった場合でも一定の周波数である固定の周波数に設定される。より具体的には、最も周波数の高いビデオ信号Ｄ１の周波数×（ビデオ信号Ｄ１のビット数＋１）以上のクロック周波数に設定される。
【００１９】
バッファメモリ３２は、パラレルデータによるビデオ信号Ｄ１を順次入力してパラレルシルアル変換回路３４に出力する。この処理において、バッファメモリ３２は、バッファ制御回路３３の制御により、所定のタイミングでダミーデータを介挿し、このダミーデータにより不足するデータを補って伝送クロックＣＫ２に同期した固定レートによりパラレルデータＤ３を出力する。またこのようなダミーデータの有無を識別するフラグＦのビットを付加して、パラレルデータＤ３を出力する。なおここでダミーデータは、全ビットを論理Ｌに立ち上げる場合、全ビットを論理Ｈに立ち上げる場合等、必要に応じて主種に設定することができる。
【００２０】
バッファ制御回路３３は、クロックＣＫを基準にしてバッファメモリ３２へのビデオ信号Ｄ１の書き込みを制御し、また伝送クロックＣＫ２を基準にしてバッファメモリ３２に記録したビデオ信号Ｓ１の出力を制御する。これらの制御において、バッファ制御回路３３は、クロックＣＫと伝送クロックＣＫ２との間の位相のずれを監視し、この位相のずれが所定値になると、バッファメモリ３２にダミーデータの介挿を指示する。またこのようなバッファメモリ３２からのパラレルデータＤ３の出力に同期して信号レベルが切り換わるバッファ同期信号ＤＳを伝送路２４に出力する。
【００２１】
パラレルシルアル変換回路１３は、このバッファメモリ３２から出力されるパラレルデータＤ２とフラグＦのビットとによるパラレルデータをシリアルデータＤ４に変換し、このシリアルデータＤ４を伝送路２４に出力する。
【００２２】
送信側２２は、伝送路２４を介して、これらシリアルデータＤ４、バッファ同期信号ＤＳに加えて、元のビデオ信号Ｓ１に同期したクロックＣＫを伝送路２４に出力するようになされている。
【００２３】
これらによりこの実施例において、送信側２２は、種々に周波数の変化する入力データＤ１にダミーデータを介挿して固定レートによりシリアル変換し、このシリアル変換によるデータＤ４の伝送クロックＣＫ２、元の入力データＤ１に同期したクロックＣＫ、パラレルシルアル変換処理に係るパラレルデータＤ３のバッファ同期信号ＤＳ、ダミーデータの有無を示すフラグＦと共に伝送するようになされている。
【００２４】
これに対して受信側２５において、シリアルパラレル変換回路４１は、パラレルデータＤ３、フラグＦによるビット数に対応するラッチ回路により、バッファ同期信号ＤＳ、伝送クロックＣＫ２を基準にして伝送路２４から入力されるシリアルデータＤ４を順次循環的にラッチし、これらラッチ回路のラッチ結果を同時並列的に出力し、これによりシリアルデータＤ４よりパラレルデータＤ３、フラグＦを再生する。
【００２５】
バッファメモリ４２は、シリアルパラレル変換回路４１からパラレルデータＤ３、フラグＦを入力し、クロックＣＫに同期してパラレルデータＤ３を出力する。この処理において、バッファメモリ４２は、バッファ制御回路４３の制御により、フラグＦの設定を基準にしてダミーデータを除去して出力し、これによりビデオ信号Ｄ１を再生して出力する。
【００２６】
バッファ制御回路４３は、バッファ同期信号ＤＳ、クロックＣＫ、フラグＦを基準にしてバッファメモリ４２の動作を制御する。
【００２７】
これらによりこの実施例において、バッファメモリ３２、バッファ制御回路３３は、入力データＤ１にダミーデータを介挿して入力データＤ１の転送レートを一定の固定レートに補正して出力するレート変換手段を構成し、パラレルシリアル変換回路３４は、このレート変換手段の出力データＤ３をシリアルデータＤ４に変換して出力するパラレルシリアル変換手段を構成するようになされている。
【００２８】
また受信側において、シリアルパラレル変換回路４１は、シリアルデータＤ４をパラレルデータＤ３に変換するシリアルパラレル変換手段を構成し、バッファメモリ４２、バッファ制御回路４３は、このシリアルパラレル変換手段の出力データからダミーデータを削除して入力データＤ１に係る転送レートにより出力するレート変換手段を構成するようになされている。
【００２９】
（２）実施例の動作
以上の構成において、このインターフェースにおいては、送信側２２において、拡張ボードに接続されたディスプレイ装置の解像度に対応する周波数によるビデオ信号Ｄ１が生成され、このビデオ信号Ｄ１がバッファメモリ３２に入力される。このビデオ信号Ｄ１は、このバッファメモリ３２において、ダミーデータが介挿され、またこのダミーデータの介挿を示すフラグＦによるビットが付加されて、固定レートによりパラレルシリアル変換回路３４に入力され、ここでフラグＦのビットと共にシリアルデータＤ４に変換され、このシリアルデータＤ４が伝送路２４を介して伝送される。
【００３０】
またこのようにして伝送されたシリアルデータＤ４においては、受信側のシリアルパラレル変換回路４１において、元のパラレルデータＤ３とフラグＦとのビット列に変換された後、フラグＦの設定によりバッファメモリ４２でダミーデータが除去され、これにより元のビデオ信号Ｄ１のデータ配列に戻された後、このビデオ信号Ｄ１のクロックＣＫに同期して順次出力される。
【００３１】
これによりこの実施例においては、ビデオ信号Ｄ１のクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲で変化する場合であっても、確実にビデオ信号Ｄ１をデータ伝送することができる。
【００３２】
すなわちクロック周波数の高いビデオ信号Ｄ１が入力される場合には、介挿されるダミーデータの数が少なくなり、これとは逆にクロック周波数の低いビデオ信号Ｄ１が入力される場合には、介挿されるダミーデータの数が多くなり、パラレルシリアル変換回路３４、シリアルパラレル変換回路４１においては、常に一定の周波数により動作すれば良く、これによりビデオ信号Ｄ１のクロック周波数が広い範囲により変化する場合であっても、確実に伝送することができる。またこのようにシリアル伝送することにより、パラレル伝送による場合のような各ビット間における遅延時間のばらつきを防止することができ、これにより高いクロック周波数であっても、確実に伝送することができる。
【００３３】
（３）実施例の効果
以上の構成によれば、伝送に供するデータにダミーデータを介挿して固定レートのパラレルデータに変換した後、シリアルデータに変換して伝送することにより、この伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができる。
【００３４】
またこのようにしてダミーデータを介挿して、このダミーデータの有無を示すフラグを併せてシリアル変換して伝送することにより、ダミーデータに係る伝送系の構成を伝送に供するデータの構成により兼用することができ、また受信側においてこのフラグを基準にして簡易にダミーデータを除去し得、その分、全体構成を簡略化することができる。
【実施例２】
【００３５】
図２は、図１との対比により本発明の実施例２に係るインターフェースを示すブロック図である。この実施例では、複数系統である２系統のシリアルデータＤ４Ａ、Ｄ４Ｂによりビデオ信号Ｄ１をデータ伝送する。このため送信側２２においては、それぞれパラレルシリアル変換回路３４Ａ、３４Ｂが設けられ、また受信側２５においては、シリアルパラレル変換回路４１Ａ、４１Ｂが設けられるようになされている。またこれに対応してバッファメモリ３２は、実施例１について上述したパラレルデータＤ３を所定ビットにより区切って、下位側ビット及び上位側ビットをそれぞれパラレルシリアル変換回路３４Ａ及び３４Ｂに出力し、バッファメモリ４２は、シリアルパラレル変換回路４１Ａ及び４１Ｂからの出力データをビットパラレルにより入力して処理する。この実施例に係るインターフェースにおいては、これら２系統の伝送系に係る構成が異なる点を除いて実施例１に係るインターフェースと同一に構成されることにより、図２の構成において、図１のインターフェースと同一の構成は、対応する符号を付して重複した説明を省略する。
【００３６】
なおこのようにして複数系統により構成して、各系統で伝送クロックＣＫ２Ａ、ＣＫ２Ｂの周波数を異ならせるようにしてもよい。また入力データＤ１の各系統への振り分けにあっても、このようなビットによる振り分けによる場合に限らず、例えば交互に各系統に振り分ける場合のように、一定の規則を設定し、この規則に従って順次振り分ける場合等、種々の振り分け方法を広く適用することができる。
【００３７】
この実施例の構成によれば、複数系統のシリアルデータにより伝送する場合にあっても、実施例１と同一の効果を得ることができる。またこのように複数系統のシリアルデータにより伝送することにより、１系統により伝送する場合に比して１系統当たりの伝送クロックの周波数を低くすることができ、これにより一段とクロック周波数の高いデータを伝送することができる。
【実施例３】
【００３８】
図３は、図２との対比により本発明の実施例３に係るインターフェースを示すブロック図である。この実施例では、受信側２５から伝送されるクロックＣＫ、バッファ同期信号-ＤＳに同期して送信側２２によりビデオ信号Ｄ１を生成し、このビデオ信号Ｄ１を２系統のシリアルデータＤ４Ａ、Ｄ４Ｂにより伝送する。このためこのインターフェースにおいては、受信側２５のバッファ制御回路５３によりバッファメモリ４２の動作を制御すると共に、このバッファ制御回路５３により送信側２２にバッファ同期信号ＤＳを伝送する。また送信側２２のバッファ制御回路６３においては、この受信側２５から伝送されたクロックＣＫ、バッファ同期信号ＤＳによりバッファメモリ３２の動作を制御する。この実施例に係るインターフェースにおいては、これら同期信号ＤＳ、クロックＣＫに係る構成が異なる点を除いて実施例２に係るインターフェースと同一に構成されることにより、図３の構成において、図２のインターフェースと同一の構成は、対応する符号を付して重複した説明は省略する。
【００３９】
この実施例のように、受信側よりクロックＣＫ、同期信号ＤＳを伝送する場合でも、実施例１と同様の効果を得ることができる。
【実施例４】
【００４０】
なお上述の実施例においては、伝送クロックとシリアルデータとを別の信号線により伝送する場合について述べたが、本発明はこれに限らず、例えばＮＲＺＩ（Non Return to
Zero Inverted ）変調方式の適用により、伝送クロックとシリアルデータとを１つの信号線により伝送するようにしてもよい。
【００４１】
また上述の実施例においては、放送局の装置に本発明を適用してビデオ信号を伝送する場合について述べたが、本発明はこれに限らず、種々の機器の内部インターフェースに適用して、例えばオーディオ信号等の各種のディジタル信号を伝送する場合に広く適用することができる。
【産業上の利用可能性】
【００４２】
本発明は、例えば放送局等の装置に係る拡張ボードのインターフェースに適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１に係るインターフェースを示すブロック図である。
【図２】本発明の実施例２に係るインターフェースを示すブロック図である。
【図３】本発明の実施例３に係るインターフェースを示すブロック図である。
【図４】パラレル伝送によるデータ伝送の説明に供するブロック図である。
【図５】シリアル伝送によるデータ伝送の説明に供するブロック図である。
【符号の説明】
【００４４】
２、１２、２２……送信側、４、１４、２４……伝送路、５、１５、２５……受信側、１３、３４、３４Ａ、３４Ｂ……パラレルシリアル変換回路、１６、４１、４１Ａ、４１Ｂ……シリアルパラレル変換回路、３２、４２……バッファメモリ、３３、４３、５３、６３……バッファ制御回路、３１……クロック生成回路
【図１】
2005244383.tif 000003
【図２】
2005244383.tif 000004
【図３】
2005244383.tif 000005
【図４】
2005244383.tif 000006
【図５】
2005244383.tif 000007