(57)【要約】【課題】簡便な回路構成で実現でき、全波整流回路を必要とせず、ピークの誤検出を防止でき、しかも高速化を図れるコンパレータおよびＡＧＣ回路を提供する。【解決手段】正相入力信号が第１のトランジスタＰＴ１０１のゲートに、逆相入力信号が第２のトランジスタＰＴ１０２のゲート端子に入力され、トランジスタＰＴ１０１，ＰＴ１０２のドレインはカレントミラー回路ＣＵＲＭの低インピーダンス入力端子ＮＤ１０２に接続され、差動リファレンス電位が第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のゲート端子間に印加され、トランジスタＰＴ１０３，ＰＴ１０４のドレインは高インピーダンス出力端子ＮＤ１０３に接続され、差動入力信号振幅と差動リファレンス電位との大小関係に応じて、高インピーダンス出力端子から外部回路に出力される電流信号の向きおよび大きさを変える。【選択図】      図２
2005260854.tif 000002
【特許請求の範囲】
【請求項１】
定電流源回路と、
制御端子への入力信号に応じて第１端子と第２端子との導通状態が制御される第１、第２、第３、および第４のトランジスタと、
カレントミラー回路と、を有し、
差動入力信号のうち、正相入力信号が上記第１のトランジスタの制御端子に入力され、逆相入力信号が上記第２のトランジスタの制御端子に入力され、
上記第１および第２のトランジスタの第１端子は共通に上記カレントミラー回路の低インピーダンス入力端子に接続され、
差動リファレンス電位が上記第３および第４のトランジスタの制御端子間に印加され、
上記第３および第４のトランジスタの第１端子は共通に上記カレントミラー回路の高インピーダンス出力端子に接続され、
上記第１、第２、第３、および第４のトランジスタの第２端子は共通に上記定電流源回路に接続され、
上記差動入力信号振幅と上記差動リファレンス電位との大小関係に応じて、上記カレントミラー回路の高インピーダンス出力端子から外部回路に出力される電流信号の向き、および大きさを変える
コンパレータ。
【請求項２】
上記差動リファレンス電位の同相電位を上記差動入力信号の平均値電圧とする
請求項１記載のコンパレータ。
【請求項３】
第１および第２の定電流源と、
一端が上記第１のトランジスタの制御端子に接続された第１の抵抗素子と、
一端が上記第２のトランジスタの制御端子に接続され、他端が上記第１の抵抗素子の他端に接続された第２の抵抗素子と、
一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の接続点に接続され、他端が上記第３のトランジスタの制御端子および上記第１の定電流源に接続された第３の抵抗素子と、
一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の上記接続点に接続され、他端が上記第４のトランジスタの制御端子および上記第２の定電流源に接続された第４の抵抗素子と、を有し、
上記第１および第２の抵抗素子が抵抗値は略同一の値に設定され、
上記差動リファレンス電位を得るにあたって、上記差動入力信号の平均値電圧は上記第１の抵抗素子と上記第２の抵抗素子の接続点から取り出し、上記第１および第２の電流源に流れる電流値が略同一として、上記第３のトランジスタの制御端子と上記第４のトランジスタの制御端子の間に一定電位差を発生させる
請求項２記載のコンパレータ。
【請求項４】
上記第３および第４の抵抗素子が抵抗値は略同一の値に設定され、上記差動リファレンス電位の中間電位が上記差動入力信号の平均値電圧となる
請求項３記載のコンパレータ。
【請求項５】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項１記載のコンパレータ。
【請求項６】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項２記載のコンパレータ。
【請求項７】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項３記載のコンパレータ。
【請求項８】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項４記載のコンパレータ。
【請求項９】
差動入力信号の振幅を制御信号に応じたゲインをもって調整して出力する可変ゲインアンプと、
上記可変ゲインアンプから出力された差動信号を比較するコンパレータと、
上記コンパレータの出力を受けて、チャージポンプ電流で積分容量を充放電し、積分容量の端子電圧を、上記可変ゲインアンプの増幅率を可変させる上記制御信号として上記可変ゲインアンプに帰還させるチャージポンプ回路と、を有し、
上記コンパレータは、
定電流源回路と、
制御端子への入力信号に応じて第１端子と第２端子との導通状態が制御される第１、第２、第３、および第４のトランジスタと、
カレントミラー回路と、を有し、
差動入力信号のうち、正相入力信号が上記第１のトランジスタの制御端子に入力され、逆相入力信号が上記第２のトランジスタの制御端子に入力され、
上記第１および第２のトランジスタの第１端子は共通に上記カレントミラー回路の低インピーダンス入力端子に接続され、
差動リファレンス電位が上記第３および第４のトランジスタの制御端子間に印加され、
上記第３および第４のトランジスタの第１端子は共通に上記カレントミラー回路の高インピーダンス出力端子に接続され、
上記第１、第２、第３、および第４のトランジスタの第２端子は共通に上記定電流源回路に接続され、
上記差動入力信号振幅と上記差動リファレンス電位との大小関係に応じて、上記カレントミラー回路の高インピーダンス出力端子から外部回路に出力される電流信号の向き、および大きさを変える
自動利得制御回路。
【請求項１０】
上記チャージポンプ回路は、チャージポンプ電流のシンク電流とソース電流に複数倍以上の差を持たせてあり、上記差動入力信号の振幅が、上記差動リファレンス電位に近い値で一定に保たれる
請求項９記載の自動利得制御回路。
【請求項１１】
上記差動リファレンス電位の同相電位を上記差動入力信号の平均値電圧とする
請求項９記載の自動利得制御回路。
【請求項１２】
第１および第２の定電流源と、
一端が上記第１のトランジスタの制御端子に接続された第１の抵抗素子と、
一端が上記第２のトランジスタの制御端子に接続され、他端が上記第１の抵抗素子の他端に接続された第２の抵抗素子と、
一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の接続点に接続され、他端が上記第３のトランジスタの制御端子および上記第１の定電流源に接続された第３の抵抗素子と、
一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の上記接続点に接続され、他端が上記第４のトランジスタの制御端子および上記第２の定電流源に接続された第４の抵抗素子と、を有し、
上記第１および第２の抵抗素子が抵抗値は略同一の値に設定され、
上記差動リファレンス電位を得るにあたって、上記差動入力信号の平均値電圧は上記第１の抵抗素子と上記第２の抵抗素子の接続点から取り出し、上記第１および第２の電流源に流れる電流値が略同一として、上記第３のトランジスタの制御端子と上記第４のトランジスタの制御端子の間に一定電位差を発生させる
請求項１１記載の自動利得制御回路。
【請求項１３】
上記第３および第４の抵抗素子が抵抗値は略同一の値に設定され、上記差動リファレンス電位の中間電位が上記差動入力信号の平均値電圧となる
請求項１２記載の自動利得制御回路。
【請求項１４】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項９記載の自動利得制御回路。
【請求項１５】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項１０記載の自動利得制御回路。
【請求項１６】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項１１記載の自動利得制御回路。
【請求項１７】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項１２記載の自動利得制御回路。
【請求項１８】
上記電流信号を論理レベルの電圧信号に変換する変換回路を有する
請求項１３記載の自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号振幅を所望のレベルに自動調整する自動利得制御（ＡＧＣ：Automatic
Gain Control）回路に適用されたコンパレータおよびＡＧＣ回路に関するものである。たとえば、光ディスク等からの再生信号処理過程では、光ディスクから読み取られた反射レーザー光の強度などにより信号処理回路に入力される信号振幅レベルは２０dB程度まで変化する。このため後段処理回路での信号振幅を検知し、一定の振幅に保つように前段に設置した可変ゲインアンプ（ＶＧＡ： Variable Gain Amplifier）をコントロールするためのコンパレータおよびＡＧＣ回路に関する。
【背景技術】
【０００２】
従来より、高速データ通信、磁気ディスク、光ディスクからのデータ再生においては、再生データ自体はディジタルデータであるものの、伝送路の影響によって受信波形、再生波形から直接ディジタルデータ列を得ることは難しい。
したがって、まずアナログ波形として扱い、等化処理などの波形整形処理や、アナログ・デジタル（ＡＤ）変換処理等が行われる。
【０００３】
ここでは、耐ノイズ性の観点から、再生信号は差動信号として扱われるのが一般的である。また、等化処理回路（連続時間フィルタ）やＡＤ変換器は取り扱える信号ダイナミックレンジが有限であり、これらの信号処理段階で波形が歪むと再生エラーレートが大幅に劣化する。
そのため、それらの前段にＡＧＣ回路を設け、所望の振幅レベルに自動調整して保持する必要がある。
【０００４】
図３は、従来のＡＧＣ回路の構成例を示す回路図である（たとえば特許文献１参照）。
このＡＧＣ回路１は、図３に示すように、ＶＧＡ２、全波整流回路（ＦＷＲ： FullWave Rectifier ）３、コンパレータ４、およびチャージポンプ（ＣＰ：Charge Pump ）回路５を有している。
全波整流回路３は、コンパレータ３１、スイッチ回路３２、定電圧源３３、抵抗素子Ｒ３１，Ｒ３２，およびキャパシタＣ３１により構成されている。
また、チャージポンプ回路５は、電流源Ｉ５１，Ｉ５２、およびｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ５１およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ５１により構成されている。
【０００５】
ＡＧＣ回路１においては、振幅レベルを自動調整したいノードでの差動信号を、まず全波整流回路３に通し、差動信号から同相電位以上の成分を抜き出す。ここまでの処理はたとえば整流前の差動波形をコンパレータ３１に通し、差動信号の正負を判定する。
その後、この正負判定信号でスイッチ３２を切り替え、正のときは元の差動信号のうち正相信号を、負のときは逆相信号を通過させることによって全波整流を行う。
なお、ここでのスイッチはＭＯＳスイッチが主に使われる。
【０００６】
次に、この全波整流波形と、信号同相電位に所望の固定電圧を加えた電圧とを次段のコンパレータ３で比較することにより、全波整流波形が所望の設定電位を超えたときパルスがハイレベルとなり、その他の期間ではローレベルとなるようなクロック信号を得る。
このクロックで次段のチャージポンプ回路５を駆動し、チャージポンプ電流で容量を充放電すると同時に、ＶＧＡ２のコントロール電圧とする。
チャージポンプ回路５ではクロック信号の論理値によってその出力をソース電流とするかシンク電流とするかを切り換える。
【０００７】
ここで、全波整流波形が所望の設定電位よりも大きかったとき、すなわち図の例でハイパルスのときのチャージポンプ電流（再び、図の例ではシンク電流）を、ローパルスのときのチャージポンプ電流（図の例ではソース電流）よりも十分大きく設定することで、全波整流波形のピークがレベル設定電位となるようにＶＧＡ２にフィードバックが掛かる。
【０００８】
なお、ここでは簡単のためにＶＧＡ２直後の差動振幅を自動調整するように記載されているが、実際はＶＧＡの後段にフィルタ等の信号処理回路が接続された後の波形振幅を自動調整の対象とするのがむしろ一般的である。
【特許文献１】特開平１０−３２２１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、磁気ディスク・光ディスク再生信号やデータ通信受信信号などでは、ディスク媒体や磁気・光ピックアップの特性も含めた、いわゆる伝送路の特性によって、実際の差動入力信号は、その波高値がデータ列パターン依存性を持つ。このためピーク検出回路では差動信号の正相・逆相両方のピークを検出する必要がある。
【００１０】
たとえば特許文献１に記載されたようなピーク検出回路およびそれを用いたＡＧＣ回路では、差動信号の正相・逆相両方のピーク検出を行うために、上記にようにまず全波整流回路が必要で、これをコンパレータと切り換えスイッチで実現するなど、回路の増大を招いていた。
ここで、切り換えスイッチはＭＯＳスイッチで実現されるのが一般的で、ＭＯＳスイッチのオン抵抗と次段コンパレータの入力容量によって通過帯域が制限されるなど、また、データレートが高速になるにつれ、ＦＷＲコンパレータでのディレイにより切り換えタイミングがピーク位置に近くなり、切り換えノイズやグリッジの影響でピークを誤検出するなど、結局高速化を制限していた。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、簡便な回路構成で実現でき、切り替えによる正相逆相波形選択方式での全波整流回路を必要とせず、ピークの誤検出を防止でき、しかも高速化を図れるコンパレータおよびＡＧＣ回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の第１の観点のコンパレータは、定電流源回路と、制御端子への入力信号に応じて第１端子と第２端子との導通状態が制御される第１、第２、第３、および第４のトランジスタと、カレントミラー回路と、を有し、差動入力信号のうち、正相入力信号が上記第１のトランジスタの制御端子に入力され、逆相入力信号が上記第２のトランジスタの制御端子に入力され、上記第１および第２のトランジスタの第１端子は共通に上記カレントミラー回路の低インピーダンス入力端子に接続され、差動リファレンス電位が上記第３および第４のトランジスタの制御端子間に印加され、上記第３および第４のトランジスタの第１端子は共通に上記カレントミラー回路の高インピーダンス出力端子に接続され、上記第１、第２、第３、および第４のトランジスタの第２端子は共通に上記定電流源回路に接続され、上記差動入力信号振幅と上記差動リファレンス電位との大小関係に応じて、上記カレントミラー回路の高インピーダンス出力端子から外部回路に出力される電流信号の向き、および大きさを変える。
【００１３】
好適には、上記差動リファレンス電位の同相電位を上記差動入力信号の平均値電圧とする。
【００１４】
好適には、第１および第２の定電流源と、一端が上記第１のトランジスタの制御端子に接続された第１の抵抗素子と、一端が上記第２のトランジスタの制御端子に接続され、他端が上記第１の抵抗素子の他端に接続された第２の抵抗素子と、一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の接続点に接続され、他端が上記第３のトランジスタの制御端子および上記第１の定電流源に接続された第３の抵抗素子と、一端が上記第１の抵抗素子と第２の抵抗素子の他端同士の上記接続点に接続され、他端が上記第４のトランジスタの制御端子および上記第２の定電流源に接続された第４の抵抗素子と、を有し、上記第１および第２の抵抗素子が抵抗値は略同一の値に設定され、上記差動リファレンス電位を得るにあたって、上記差動入力信号の平均値電圧は上記第１の抵抗素子と上記第２の抵抗素子の接続点から取り出し、上記第１および第２の電流源に流れる電流値が略同一として、上記第３のトランジスタの制御端子と上記第４のトランジスタの制御端子の間に一定電位差を発生させる。
【００１５】
好適には、上記第３および第４の抵抗素子が抵抗値は略同一の値に設定され、上記差動リファレンス電位の中間電位が上記差動入力信号の平均値電圧となる。
【００１６】
好適には、上記電流信号を論理レベルの電圧信号に変換する変換回路を有する。
【００１７】
本発明の第２の観点のＡＧＣ回路は、差動入力信号の振幅を制御信号に応じたゲインをもって調整して出力する可変ゲインアンプと、上記可変ゲインアンプから出力された差動信号を比較するコンパレータと、上記コンパレータの出力を受けて、チャージポンプ電流で積分容量を充放電し、積分容量の端子電圧を、上記可変ゲインアンプの増幅率を可変させる上記制御信号として上記可変ゲインアンプに帰還させるチャージポンプ回路と、を有し、上記コンパレータは、定電流源回路と、制御端子への入力信号に応じて第１端子と第２端子との導通状態が制御される第１、第２、第３、および第４のトランジスタと、カレントミラー回路と、を有し、差動入力信号のうち、正相入力信号が上記第１のトランジスタの制御端子に入力され、逆相入力信号が上記第２のトランジスタの制御端子に入力され、上記第１および第２のトランジスタの第１端子は共通に上記カレントミラー回路の低インピーダンス入力端子に接続され、差動リファレンス電位が上記第３および第４のトランジスタの制御端子間に印加され、上記第３および第４のトランジスタの第１端子は共通に上記カレントミラー回路の高インピーダンス出力端子に接続され、上記第１、第２、第３、および第４のトランジスタの第２端子は共通に上記定電流源回路に接続され、上記差動入力信号振幅と上記差動リファレンス電位との大小関係に応じて、上記カレントミラー回路の高インピーダンス出力端子から外部回路に出力される電流信号の向き、および大きさを変える。
【００１８】
好適には、上記チャージポンプ回路は、チャージポンプ電流のシンク電流とソース電流に複数倍以上の差を持たせてあり、上記差動入力信号の振幅が、上記差動リファレンス電位に近い値で一定に保たれる。
【００１９】
本発明によれば、たとえばコンパレータは、一般的なコンパレータのように、２つのシングルエンド電位同士を比較するのではなく、２つの差動電位同士を比較する。たとえば正相入力信号が第１のトランジスタの制御端子に、逆相入力信号が第２のトランジスタの制御端子に入力される。
一方、これらと対を成す第３のトランジスタの制御端子と第４のトランジスタの制御端子間には入力同相電位を中心に差動ＤＣ電位が印加される。
たとえば、入力同相電位は第１および第２の抵抗素子によって、また、それを中心に第３および第４の抵抗素子を流れるＤＣ電流によって差動ＤＣ電位が発生される。
そして、第１および第２のトランジスタのトータル電流は、入力同相電位による成分と入力差動電位による成分に分解でき、入力同相電位が同じ場合、入力差動電位同士を比較できる。
たとえば、第１のトランジスタの制御端子と第２のトランジスタの制御端子間の差動入力振幅が、第３のトランジスタの制御端子と第４のトランジスタの制御端子間の差動ＤＣ電位よりも小さい領域では、差動対出力電流はたとえばソース方向に流れる。
逆に、第１のトランジスタの制御端子と第２のトランジスタの制御端子間の差動入力振幅が、第３のトランジスタの制御端子と第４のトランジスタの制御端子間の差動ＤＣ電位よりも大きい領域では、シンク方向に流れる。
したがって、差動対出力電流の電流方向によって、２つの差動電位同士の大小を比較、判定することができ、判定結果によってチャージポンプ回路を駆動すべく、電流コンパレータによって差動対出力電流をＣＭＯＳ論理レベルの電圧信号に変換すればよい。
【発明の効果】
【００２０】
本発明によれば、正相・逆相切り換えによる全波整流回路（ＦＷＲ）を必要とせず、簡便なコンパレータのみで正相・逆相ともピーク検出が可能であり、回路規模の低減、消費電力の低減を図ることができる。
【００２１】
また、従来のような波形選択のためのゲートクロックが不要であるため、ゲートクロックと信号波形の遅延差によって動作可能周波数が制限されることがない。
また、従来ＭＯＳスイッチで実現される波形選択スイッチが不要であるため、スイッチのオン抵抗とコンパレータ入力容量による帯域制限を受けることがない。
したがって、広帯域化が容易である。
【００２２】
また、従来方式では、ゲートクロックとチャージポンプ駆動パルスの２つのクロックが発生することから、これらクロックノイズがアナログ信号の波形品位を劣化させていたが、本発明ではチャージポンプ駆動パルスのみであり、クロックノイズ源が低減される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００２４】
図１は、本発明に係るコンパレータを適用したＡＧＣ回路の基本的構成を示す回路図である。
【００２５】
本実施形態に係るＡＧＣ回路１０は、図１に示すように、差動入力信号の振幅を制御信号ＣＴＬに応じたゲインをもって調整して出力するＶＧＡ（可変ゲインアンプ）１０１と、ＶＧＡ１０１が出力された差動信号を差動信号のままで比較するコンパレータ１０２と、コンパレータ１０２の出力を受けて、チャージポンプ電流で積分容量を充放電し、積分容量の端子電圧を、ＶＧＡ１０１の増幅率を可変させる制御信号ＣＴＬとしてＶＧＡ１０１に帰還させるチャージポンプ回路１０３とを有している。
【００２６】
図２は、本実施形態に係るコンパレータ１０２の具体的な構成例を示す回路図である。
【００２７】
図２のコンパレータ１０２は、ＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１０６、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０６、抵抗素子Ｒ１０１〜Ｒ１０５、キャパシタＣ１０１、定電流源回路Ｉ１０１、第１の定電流源Ｉ１０２、および第２の定電流源Ｉ１０３を有している。
また、図２において、ＴINは差動入力信号のうち、正相入力信号が入力される第１入力端子を、ＴINX が差動入力信号のうち、逆相入力信号が入力される第２入力端子を、ＴOUT が出力端子をそれぞれ示している。
【００２８】
これらの構成要素のうち、ＰＭＯＳトランジスタＰＴ１０１が本発明の第１のトランジスタを構成し、ＰＭＯＳトランジスタＰＴ１０２が本発明の第２のトランジスタを構成し、ＰＭＯＳトランジスタＰＴ１０３が本発明の第３のトランジスタを構成し、ＰＭＯＳトランジスタＰＴ１０４が本発明の第４のトランジスタを構成している。
また、抵抗素子Ｒ１０１が本発明の第１の抵抗素子を構成し、抵抗素子Ｒ１０２が本発明の第２の抵抗素子を構成し、抵抗素子Ｒ１０３が本発明の第３の抵抗素子を構成し、抵抗素子Ｒ１０３が本発明の第３の抵抗素子を構成している。
また、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０４により本発明のアクティブカレントミラー回路ＣＵＭＲが構成され、ＰＭＯＳトランジスタＰＴ１０５，ＰＴ１０６、ＮＭＯＳトランジスタＮＴ１０５，ＮＴ１０６、および抵抗素子Ｒ１０５により本発明の変換回路ＣＯＮＶが構成されている。
【００２９】
第１、第２、第３、および第４のトランジスタＰＴ１０１〜ＰＴ１０４のソース端子（第２端子）が共通に定電流源回路Ｉ１０１に接続され、定電流源回路Ｉ１０１は電源電位ＶDDに接続されている。
第１のトランジスタＰＴ１０１のゲート端子（制御端子）が第１入力端子ＴINおよび第１の抵抗素子Ｒ１０１の一端に接続され、第２のトランジスタＰＴ１０２のゲート端子（制御端子）が第２入力端子ＴINX および第２の抵抗素子Ｒ１０２の一端に接続されている。
第１の抵抗素子Ｒ１０１と第２の抵抗素子Ｒ１０２の他端同士が接続され、その接続点によりノードＮＤ１０１が構成されている。このノードＮＤ１０１は第３の抵抗素子Ｒ１０３および第４の抵抗素子Ｒ１０４の一端、並びにキャパシタＣ１０１の第１電極に接続され、キャパシタＣ１０２の第２電極が基準電位Ｖｓｓに接続されている。
そして、第１および第２のトランジスタＰＴ１０１，ＰＴ１０２のドレイン端子（第１端子）が共通にアクティブカレントミラー回路ＣＵＲＭの低インピーダンス入力端子ＮＤ１０２に接続されている。
【００３０】
第３のトランジスタＰＴ１０３のゲート端子（制御端子）が第３の抵抗素子Ｒ１０３の他端および第１の定電流源Ｉ１０２に接続され、第１の定電流源Ｉ１０２が電源電位ＶDDに接続されている。
第４のトランジスタＰＴ１０４のゲート端子（制御端子）が第４の抵抗素子Ｒ１０４の他端および第２の定電流源Ｉ１０３に接続され、第２の定電流源Ｉ１０３が接地電位ＧＮＤに接続されている。
そして、第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のドレイン端子（第１端子）が共通にアクティブカレントミラー回路ＣＵＲＭの高インピーダンス出力端子ＮＤ１０３に接続されている。
【００３１】
後述するように、第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のゲート端子間には、差動リファレンス電位が印加される。
また、図２のコンパレータ１０２においては、差動リファレンス電位の同相電位を差動入力信号の平均値電圧とする。
そして、差動リファレンス電位を得るにあたって、差動入力信号の平均値電圧は第１の抵抗素子Ｒ１０１と第２の抵抗素子１０２の接続ノードＮＤ１０１から取り出し、第１および第２の電流源Ｉ１０２，Ｉ１０３に流れる電流値Ｉ１，Ｉ２を同一（Ｉ１＝Ｉ２）として、第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子の間に一定電位差を発生させる。
【００３２】
なお、第１の抵抗素子Ｒ１０１の抵抗値Ｒ１と第２の抵抗素子Ｒ１０２の抵抗値Ｒ２は同一の値に設定されている（Ｒ１＝Ｒ２）。
第３の抵抗素子Ｒ１０３の抵抗値Ｒ３と第４の抵抗素子Ｒ１０４の抵抗値Ｒ４は同一の値に設定されている（Ｒ３＝Ｒ４）。
この場合、差動リファレンス電位の中間電位が差動入力信号の平均値電圧となる。
【００３３】
アクティブカレントミラー回路ＣＵＲＭにおいて、ＮＭＯＳトランジスタＮＴ１０１のドレイン端子が第１および第２のトランジスタＰＴ１０１，ＰＴ１０２のドレイン端子と共通に接続され、これらの接続点により低インピーダンス入力端子ＮＤ１０２が構成されている。低インピーダンス入力端子ＮＤ１０２はＮＭＯＳトランジスタＮＴ１０２，ＮＴ１０４のゲート端子に共通に接続されている。
ＮＭＯＳトランジスタＮＴ１０１のソース端子はＮＭＯＳトランジスタＮＴ１０２のドレイン端子に接続され、ＮＭＯＳトランジスタＮＴ１０２のソース端子が接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ１０３のドレイン端子が第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のドレイン端子と共通に接続され、これらの接続点により高インピーダンス出力端子ＮＤ１０３が構成されている。
ＮＭＯＳトランジスタＮＴ１０３のソース端子はＮＭＯＳトランジスタＮＴ１０４のドレイン端子に接続され、ＮＭＯＳトランジスタＮＴ１０４のソース端子が接地電位ＧＮＤに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１０１およびＮＴ１０４のゲート端子が共通にバイアス電圧Ｖｂの供給端子ＴVbに接続されている。
【００３４】
以上の構成により、差動入力信号振幅と差動リファレンス電位との大小関係に応じて、アクティブカレントミラー回路ＣＵＲＭの高インピーダンス出力端子ＮＤ１０３から外部回路に出力される電流信号の向き、および大きさを変える。
【００３５】
変換回路ＣＯＮＶにおいて、ＰＭＯＳトランジスタＰＴ１０５のソース端子が電源電位ＶDDに接続され、ＰＭＯＳトランジスタＰＴ１０５のドレイン端子がＮＭＯＳトランジスタＮＴ１０５のドレイン端子に接続され、ＮＭＯＳトランジスタＮＴ１０５のソース端子が接地電位ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１０５のゲート端子およびＮＭＯＳトランジスタＮＴ１０５のゲート端子が共通にアクティブカレントミラー回路ＣＵＲＭの高インピーダンス出力端子ＮＤ１０３に接続されている。
さらに、ＰＭＯＳトランジスタＰＴ１０５とＮＭＯＳトランジスタＮＴ１０５のゲート端子同士の接続点とドレイン端子同士の接続点間にフィードバック抵抗としての抵抗素子Ｒ１０５が接続されている。
すなわち、ＰＭＯＳトランジスタＰＴ１０５、ＮＭＯＳトランジスタＮＴ１０５、および抵抗素子Ｒ１０５により、ＣＭＯＳインバータの入出力端子をフィードバック抵抗Ｒ１０５で接続して電流コンパレータが構成されている。
ＰＭＯＳトランジスタＰＴ１０６のソース端子が電源電位ＶDDに接続され、ＰＭＯＳトランジスタＰＴ１０６のドレイン端子がＮＭＯＳトランジスタＮＴ１０６のドレイン端子に接続され、ＮＭＯＳトランジスタＮＴ１０６のソース端子が接地電位ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１０６のゲート端子およびＮＭＯＳトランジスタＮＴ１０６のゲート端子が前段の電流コンパレータの出力ノードに接続されている。
すなわち、ＰＭＯＳトランジスタＰＴ１０６とＮＭＯＳトランジスタＮＴ１０６により出力段のＣＭＯＳインバータが構成されている。
【００３６】
変換回路ＣＯＮＶは、アクティブカレントミラー回路ＣＵＲＭの高インピーダンス出力端子ＮＤ１０３から出力された電流信号を、電流コンパレータに入力し、ＣＭＯＳ論理レベルの電圧信号に変換する。
【００３７】
チャージポンプ回路１０３は、電流源Ｉ１０４，Ｉ１０５、ＰＭＯＳトランジスタＰＴ１０７、およびＮＭＯＳトランジスタＮＴ１０７により構成されている。
ＰＭＯＳトランジスタＰＴ１０７のソース端子が電流源Ｉ１０４に接続され、電流源Ｉ１０４が電源電位ＶDDに接続されている。ＰＭＯＳトランジスタＰＴ１０７のドレイン端子がＮＭＯＳトランジスタＮＴ１０７のドレイン端子に接続され、ＮＭＯＳトランジスタＮＴ１０７のソース端子が電流源Ｉ１０５に接続され、電流源Ｉ１０５は接地電位ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１０７のゲート端子およびＮＭＯＳトランジスタＮＴ１０７のゲート端子がコンパレータ１０２の出力端子に接続され、ＰＭＯＳトランジスタＰＴ１０７とＮＭＯＳトランジスタＮＴ１０７のドレイン端子同士の接続点から制御信号ＶＶＬをＶＧＡ１０１に帰還させる。
【００３８】
チャージポンプ回路１０３は、チャージポンプ電流のシンク電流とソース電流に複数倍（たとえば１０倍）以上の差を持たせてある。これにより、差動入力信号の振幅が、差動リファレンス電位に近い値で一定に保たれる。
【００３９】
以下、本実施形態に係るＡＧＣ回路１００の動作を、コンパレータ１０２の動作を中心に説明する。
【００４０】
本実施形態に係るコンパレータ１０２は、一般的なコンパレータのように、２つのシングルエンド電位同士を比較するのではなく、２つの差動電位同士を比較する。
たとえば正相入力信号が第１のトランジスタＰＴ１０２のゲート端子に、逆相入力信号が第２のトランジスタＰＴ１０２のゲート端子に入力される。
一方、これらと対を成す第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子間には入力同相電位を中心に差動ＤＣ電位Ｖｒｅｆが印加される。
なお、入力同相電位は第１および第２の抵抗素子Ｒ１０１，Ｒ１０２によって、また、それを中心に第３および第４の抵抗素子Ｒ１０３，Ｒ１０４を流れるＤＣ電流Ｉ１，Ｉ２によって差動ＤＣ電位Ｖｒｅｆが発生される。ここに、特別な理由が無い限り、R1=R2、R3=R4、I1=I2とする。
【００４１】
ＭＯＳトランジスタの静特性は、ＩD ＝ＫＶeff 2 である。ここで、Ｋ＝（１／２）μＣOX（Ｗ／Ｌ）、Ｖeff ＝ＶGS−Ｖthである。
なお、ＩD はドレイン電流、μは移動度、ＣOXは酸化膜の容量、Ｗはチャネル幅、Ｌはチャネル長、ＶGSはゲート・ソース間電圧、Ｖthはしきい値電圧をそれぞれ示している。
【００４２】
したがって、たとえば入力差動振幅が２ΔＶのときの第１および第２のトランジスタＰＴ１０１，ＰＴ１０２のトータル電流は、次式で表される。
【００４３】
（数１）
ＩD1＋ＩD2＝Ｋ（Ｖeff ＋ΔＶ）2 ＋Ｋ（Ｖeff −ΔＶ）2 
＝２Ｋ（Ｖeff 2 ＋ΔＶ2 ）
【００４４】
つまり、トータル電流は入力同相電位による成分と入力差動電位による成分に分解でき、入力同相電位が同じ場合、入力差動電位同士を図２の回路で比較できることを示している。
たとえば、第１のトランジスタＰＴ１０１のゲート端子と第２のトランジスタＰＴ１０２のゲート端子間の差動入力振幅が、第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子間の差動ＤＣ電位Ｖｒｅｆよりも小さい領域では、差動対出力電流Ｉout はソース方向に流れる。
逆に、第１のトランジスタＰＴ１０１のゲート端子と第２のトランジスタＰＴ１０２のゲート端子間の差動入力振幅が、第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子間の差動ＤＣ電位Ｖｒｅｆよりも大きい領域では、シンク方向に流れる。
したがって、差動対出力電流Ｉout の電流方向によって、２つの差動電位同士の大小を比較、判定することができ、判定結果によってチャージポンプ回路１０３を駆動すべく、電流コンパレータによって差動対出力電流Ｉout をＣＭＯＳ論理レベルの電圧信号に変換すればよい。
【００４５】
結局、第１のトランジスタＰＴ１０１のゲート端子と第２のトランジスタＰＴ１０２のゲート端子間の差動入力振幅が、第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子間の差動ＤＣ電位Ｖｒｅｆよりも大きい領域では、差動対出力電流がシンク方向に流れ、コンパレータ１０２の出力パルスはロー（Low）となり、その他の期間ではハイ（High）となるようなクロック信号を得る。
【００４６】
このクロックで次段のチャージポンプ回路１０３を駆動し、チャージポンプ電流で容量を充放電すると同時に、ＶＧＡ１０１のコントロール電圧とする。
チャージポンプ回路１０３では、コンパレータ１０２から出力されたクロック信号の論理値によってその出力をソース電流とするかシンク電流とするかを切り換える。
【００４７】
ここで、第１のトランジスタＰＴ１０１のゲート端子と第２のトランジスタＰＴ１０２のゲート端子間の差動入力振幅が、第３のトランジスタＰＴ１０３のゲート端子と第４のトランジスタＰＴ１０４のゲート端子間の差動ＤＣ電位Ｖｒｅｆよりも大きいとき、すなわち図の例でロー（Low）パルスのときのチャージポンプ電流（再び、図の例ではソース電流）を、ハイ（High）パルスのときのチャージポンプ電流（図の例ではシンク電流）よりも十分大きく設定することで、第１のトランジスタＰＴ１０１のゲート端子と第２のトランジスタＰＴ１０２のゲート端子間の差動入力振幅が、差動ＤＣ電位Ｖｒｅｆによるレベル設定電位となるようにＶＧＡ１０１にフィードバックが掛かる。
具体的には、チャージポンプ電流のシンク電流積分値とソース電流積分値が同じになるようにフィードバックされるので、結局、チャージポンプ回路１０３でのシンク／ソース電流比がロー（Low）／ハイ（High）パルス比となる。
【００４８】
以上説明したように、本実施形態によれば、定電流源回路Ｉ１０１と、第１、第２、第３、および第４のトランジスタＰＴ１０１〜ＰＴ１０４と、カレントミラー回路ＣＵＲＭと、を有し、差動入力信号のうち、正相入力信号が第１のトランジスタＰＴ１０１のゲート端子に入力され、逆相入力信号が第２のトランジスタＰＴ１０２のゲート端子に入力され、第１および第２のトランジスタＰＴ１０１，ＰＴ１０２のドレイン端子は共通にカレントミラー回路の低インピーダンス入力端子ＮＤ１０２に接続され、差動リファレンス電位が第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のゲート端子間に印加され、第３および第４のトランジスタＰＴ１０３，ＰＴ１０４のドレイン端子は共通にカレントミラー回路の高インピーダンス出力端子ＮＤ１０３に接続され、第１、第２、第３、および第４のトランジスタＰＴ１０１〜ＰＴ１０４のソース端子は共通に定電流源回路Ｉ１０１に接続され、差動入力信号振幅と差動リファレンス電位との大小関係に応じて、カレントミラー回路の高インピーダンス出力端子から外部回路に出力される電流信号の向き、および大きさを変えるように構成したことから、以下の効果を得ることができる。
【００４９】
差動入力信号のピーク検出を行い、このピーク値が所望の設定電位となるように前段可変ゲインアンプＶＧＡのゲイン設定をネガティブフィードバック制御するＡＧＣ回路において、正相・逆相切り換えによる全波整流回路（ＦＷＲ）を必要とせず、簡便なコンパレータのみで正相・逆相ともピーク検出が可能であり、回路規模の低減、消費電力の低減を図ることができる。
【００５０】
また、従来のような波形選択のためのゲートクロックが不要であるため、ゲートクロックと信号波形の遅延差によって動作可能周波数が制限されることがない。
また、従来ＭＯＳスイッチで実現される波形選択スイッチが不要であるため、スイッチのオン抵抗とコンパレータ入力容量による帯域制限を受けることがない。
したがって、広帯域化が容易である。
【００５１】
また、従来方式では、ゲートクロックとチャージポンプ駆動パルスの２つのクロックが発生することから、これらクロックノイズがアナログ信号の波形品位を劣化させていたが、本実施形態ではチャージポンプ駆動パルスのみであり、クロックノイズ源が低減される。
【図面の簡単な説明】
【００５２】
【図１】本発明に係るコンパレータを適用したＡＧＣ回路の基本的構成を示す回路図である。
【図２】本発明に係るコンパレータの具体的な構成例を示す回路図である。
【図３】従来のＡＧＣ回路の構成例を示す回路図である。
【符号の説明】
【００５３】
１００…ＡＧＣ回路、１０１…ＶＧＡ（可変ゲインアンプ）、１０２…コンパレータ、ＰＴ１０１…第１のトランジスタ、ＰＴ１０２…第２のトランジスタ、ＰＴ１０３…第３のトランジスタ、ＰＴ１０４…第４のトランジスタ、Ｒ１０１…第１の抵抗素子、Ｒ１０２…第２の抵抗素子、Ｒ１０３…第３の抵抗素子、Ｒ１０４…第４の抵抗素子、Ｉ１０１…定電流源回路、Ｉ１０２…第１の定電流源、Ｉ１０３…第２の定電流源、ＣＵＲＭ…アクティブカレントミラー回路、ＮＤ１０２…低インピーダンス入力端子、ＮＤ１０３…高インピーダンス出力端子、ＣＯＮＶ…変換回路、１０３…チャージポンプ回路。
【図１】
2005260854.tif 000003
【図２】
2005260854.tif 000004
【図３】
2005260854.tif 000005