(57)【要約】【課題】ソース領域へのリーク電流経路に電流が流れることを抑制して黒スミアの発生を防止する。【解決手段】  光電変換素子と該光電変換素子に隣接して形成されたトランジスタとを含む固体撮像装置において、一導電型の基板１と、前記基板に形成される逆導電型の第１拡散層２１，２１'と、前記光電変換素子の形成領域の前記第１拡散層上に形成される一導電型の第２拡散層４と、前記トランジスタの形成領域の前記第１の拡散層上に形成され、前記第２拡散層と連続的に形成される一導電型の第３拡散層５と、前記第３拡散層上方の前記基板上に開口部を有して形成されるゲート電極６と、前記開口部の前記基板表面側に形成されるソース７と、前記ソースと離間して形成され、前記第１拡散層に電気的に接続されるドレイン８と、前記ソース下方に形成され前記第３拡散層の膜厚を前記ソース下方以外の部分よりも厚くする第４拡散層８１とを具備したことを特徴とする。【選択図】      図１
2005322731.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置に
おいて、
一導電型の基板と、
前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された逆導電型の
第１拡散層と、
前記光電変換素子の形成領域の前記第１の拡散層上に形成された一導電型の第２拡散層
と、
前記トランジスタの形成領域の前記第１の拡散層上に形成され、前記第２拡散層と連続
して形成された一導電型の第３拡散層と、
前記第３拡散層上方の前記基板上方に形成された、開口部を有するゲート電極と、
前記開口部下方の前記基板に形成されるソースと、
前記ソースと離間して形成され、前記第１拡散層に電気的に接続されるドレインと、を
含み、
前記ソース下方に位置する前記第３拡散層の厚さは、前記ソース下方以外に位置する該
第３拡散層の厚さよりも、厚いことを特徴とする固体撮像装置。
【請求項２】
前記ソース下方に位置する前記第３拡散層は、該ソース下方の一部の領域のみにおいて
、前記ソース下方以外に位置する該第３拡散層の厚さよりも、厚いことを特徴とする請求
項１に記載の固体撮像装置。
【請求項３】
前記ソース下方及び該ソースの周辺を含む領域の下方に位置する前記第３拡散層の厚さ
は、該ソース下方及び該ソースの周辺を含む領域の下方以外に位置する該第３拡散層の厚
さよりも、厚いことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の
製造方法において、
前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第
１拡散層を形成する工程と、
前記光電変換素子の形成領域の前記第１拡散層上に一導電型の第２拡散層を形成する工
程と、
前記トランジスタの形成領域の前記第１の拡散層上に、前記第２拡散層と連続するよう
に一導電型の第３拡散層を形成する工程と、
前記第３拡散層上方の前記基板上方に開口部を有するゲート電極を形成する工程と、
前記ゲート電極の開口部の下方の基板に、前記ゲート電極下方以外に形成された前記第
３拡散層の厚さよりも、厚い第４拡散層を形成する工程と、
前記第１拡散層に電気的に接続されるドレインを形成する工程と、
前記第４拡散層上の前記基板表面側にソースを形成する工程と、を具備したことを特徴
とする固体撮像装置の製造方法。
【請求項５】
前記第４拡散層を形成する工程は、前記ゲート電極をマスクとして不純物を注入する工
程を含むことを特徴とする請求項４に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置及びその製造方法に関
する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージ
センサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に
優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、
高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案
されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１
に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３
つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメー
ジセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うための
トランジスタとを有している。
【０００４】
図１２は特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図１２のイメージセンサは、基板１００上において、各単位画素毎に、受光ダイオード
１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジス
タ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開
口部分には、ソース領域１１４が形成されている。ゲート電極１１３の周辺にはドレイン
領域１１５が形成されている。
【０００６】
受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）
は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成され
たキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電
荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信
号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるよ
うになっている。
【０００７】
なお、特許文献１の装置では、同一列に配列された単位画素の出力は、共通のソース線
を介して取り出されるようになっている。トランジスタ１１２のゲートに印加する電圧を
ライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のライン
の単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素（
選択画素）のトランジスタ１１２には比較的高いゲート電圧を印加し、他の読み出しを行
わない単位画素（非選択画素）のトランジスタ１１２には比較的低いゲート電圧を印加す
る。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトラ
ンジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１２の単位画素のソース領域１１４形成工程においては、不純物として例
えばリンを注入する。ところが、リンは拡散係数が高いことから、ソース領域形成のため
のイオン注入によって、ソース領域１１４下方のウェル領域１１６の一部（斜線領域）ま
でリンが拡散されてしまう。即ち、ソース領域１１４によってウェル領域１１６が侵食さ
れてしまい、侵食された部分とその隣接部分とによる破線にて囲った領域１２２において
、ジャンクション電界効果トランジスタ（以下、ジャンクションＦＥＴともいう）が形成
されてしまう。
【０００９】
図１３は図１２の単位画素の等価回路を示す説明図である。ゲート電極１１３周辺のド
レイン領域１１５とＮ型の拡散層１１８とは電気的に接続されており、図１３に示すよう
に、ドレイン領域１１５からＮ型拡散層１１８にいたるリーク経路１２５が形成される。
Ｎ型拡散層１１８とソース領域１１４との間には、領域１２２においてＪＦＥＴ（図１３
のジャンクショントランジスタＴr1）が形成されている。
【００１０】
図１４は横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域１１４及びその
下方のウェル領域１１６における濃度分布を示すグラフである。
【００１１】
図１４の曲線ａはウェル領域１１６形成時の不純物注入による不純物濃度分布を示して
いる。曲線ａは、不純物を基板表面から若干離間したウェル領域１１６形成位置に対応し
た深さに注入したことを示している。これにより、ウェル領域１１６の拡散層１１８近傍
における不純物濃度は比較的高い値となっている。
【００１２】
曲線ｂはソース領域１１４形成時の不純物注入による不純物濃度分布を示している。基
板表面近傍にソース領域１１４を形成するようにイオン注入が行われる。しかし、上述し
たように、ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散する
。これにより、ソース領域１１４の不純物濃度分布は、図１４の曲線ｃに示すものに変化
する。曲線ａ，ｃの比較から明らかなように、ウェル領域１１６はソース領域１１４の下
方領域において、ソース領域形成のための不純物の影響によって濃度が低下する。
【００１３】
なお、ソース領域１１４下方以外の領域のウェル領域１１６では、ソース領域１１４に
よるこのような侵食は生じない。つまり、ゲート電極１１３直下に形成したキャリアポケ
ット１１７及びその下方のウェル領域１１６は高い濃度のＰ型で形成されるのに対し、ソ
ース領域１１４の下方のウェル領域１１６は侵食されてしまい、侵食された部分とそれに
隣接する濃いＰ型のウェル領域１１６とによってジャンクションＦＥＴが形成される。
【００１４】
曲線ｃに示すように、ソース領域１１４の下方のウェル領域１１６は電位障壁が著しく
低下し、トランジスタ１１２が導通していない場合でも、ジャンクションＦＥＴ（Ｔr1）
は導通して、リーク経路１２５はドレイン領域１１５からソース領域１１４まで導通状態
となる。このように、特許文献１の装置では、トランジスタ１１２が導通していない場合
でも、ドレイン領域１１５とソース領域１１４との間にＪＦＥＴによるリーク経路１２５
が形成される。
【００１５】
このため、トランジスタ１１２の特性は、特にゲート電圧Ｖｇが比較的低いレベルの領
域において、リーク電流の影響を受けてしまう。このリーク電流の影響によって、非選択
画素の出力が大きくなり、正確な受光量を検出することができなくなってしまうことがあ
る。例えば、一部に強い光が入射した場合には、この強い光の入射光の影響によって黒く
表示される縦筋ノイズ（以下黒スミア）が発生してしまうことがあるという問題点があっ
た。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、ジャンクショントランジスタに
よるリーク電流を抑制し、変調トランジスタの特性を改善して、高画質化を図ることがで
きる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る固体撮像装置は、光電変換素子と該光電変換素子の隣に形成されたトラン
ジスタとを含む固体撮像装置において、一導電型の基板と、前記光電変換素子及び前記ト
ランジスタの形成領域の前記基板に形成された逆導電型の第１拡散層と、前記光電変換素
子の形成領域の前記第１の拡散層上に形成された一導電型の第２拡散層と、前記トランジ
スタの形成領域の前記第１の拡散層上に形成され、前記第２拡散層と連続して形成された
一導電型の第３拡散層と、前記第３拡散層上方の前記基板上方に形成された、開口部を有
するゲート電極と、前記開口部下方の前記基板に形成されるソースと、前記ソースと離間
して形成され、前記第１拡散層に電気的に接続されるドレインと、を含み、前記ソース下
方に位置する前記第３拡散層の厚さは、前記ソース下方以外に位置する該第３拡散層の厚
さよりも、厚いことを特徴とする。
【００１８】
このような構成によれば、光電変換素子形成領域に発生した光発生電荷は、第２拡散層
から第３拡散層に転送される。第３拡散層内に保持された光発生電荷によってトランジス
タのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから
出力される。第３拡散層は、ソース下方において、その膜厚が他の部分よりも厚くなって
いる。これにより、ソース下方の第１拡散層からソースへのリーク電流の経路は、比較的
高い電位障壁が比較的長い距離に亘って形成されることになり、リーク電流は流れにくく
なる。こうして、リーク電流を低減して、高画質化を図ることができ、例えば、黒スミア
の発生を防止することができる。
【００１９】
また、前記ソース下方に位置する前記第３拡散層は、該ソース下方の一部の領域のみに
おいて、前記ソース下方以外に位置する該第３拡散層の厚さよりも、厚いことを特徴とす
る。
【００２０】
このような構成によれば、ソース下方の一部の領域においては、他の部分よりも第３拡
散層から基板までの距離が短く、この部分を介して光発生電荷の基板への排出が容易とな
る。また、第３拡散層の他の部分においては、比較的膜厚が薄いので、第３拡散層に蓄積
される光発生電荷を表面側へ局在化しやすく、高い変調度を得ることができると同時に基
板からの拡散電流の影響を効果的に抑制できる。
【００２１】
また、前記ソース下方及び該ソースの周辺を含む領域の下方に位置する前記第３拡散層
の厚さは、該ソース下方及び該ソースの周辺を含む領域の下方以外に位置する該第３拡散
層の厚さよりも、厚いことを特徴とする請求項１に記載の固体撮像装置。
【００２２】
このような構成によれば、ソースの直下だけでなく、その周辺においても第３拡散層は
厚く形成されるので、第１拡散層からソースへのリーク電流の経路を確実に遮断すること
ができる。
【００２３】
本発明に係る固体撮像装置の製造方法は、光電変換素子と該光電変換素子の隣に形成さ
れたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記
トランジスタの形成領域の一導電型の基板に、逆導電型の第１拡散層を形成する工程と、
前記光電変換素子の形成領域の前記第１拡散層上に一導電型の第２拡散層を形成する工程
と、前記トランジスタの形成領域の前記第１の拡散層上に、前記第２拡散層と連続するよ
うに一導電型の第３拡散層を形成する工程と、前記第３拡散層上方の前記基板上方に開口
部を有するゲート電極を形成する工程と、前記ゲート電極の開口部の下方の基板に、前記
ゲート電極下方以外に形成された前記第３拡散層の厚さよりも、厚い第４拡散層を形成す
る工程と、前記第１拡散層に電気的に接続されるドレインを形成する工程と、前記第４拡
散層上の前記基板表面側にソースを形成する工程と、を具備したことを特徴とする。
【００２４】
このような構成によれば、基板上に第１拡散層が形成され、この第１拡散層上に、第２
及び第３拡散層が形成される。第２拡散層は、光電変換素子形成領域に形成されて、光発
生電荷を発生させる。第３拡散層はトランジスタの形成領域に形成されて、第２拡散層か
らの光発生電荷が転送されて、トランジスタのチャネルの閾値電圧を制御する。更に、第
３拡散層は、ソース下方において第４拡散層が形成され、その膜厚が他の部分よりも厚く
形成される。これにより、ソース下方の第１拡散層からソースへのリーク電流の経路は、
比較的高い電位障壁が比較的長い距離に亘って形成されることになり、リーク電流は流れ
にくくなる。こうして、リーク電流を低減して、高画質化を図ることができ、例えば、黒
スミアの発生を防止することができる。
【００２５】
また、前記第４拡散層を形成する工程は、前記ゲート電極をマスクとして不純物を注入
する工程を含むことを特徴とする。
【００２６】
このような構成によれば、ゲート電極を用いて自己整合的に第４拡散層を形成すること
ができ、第４拡散層の形成が容易である。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本実施の形
態に係る固体撮像装置の１センサセルの断面形状を示す模式的な断面図、図２は本実施の
形態に係る固体撮像装置の１センサセルの平面形状を示す説明図である。なお、図１は図
２のＡ−Ａ'線断面図である。図３は素子の全体構造を等価回路によって示す回路ブロッ
ク図である。図４はソース領域及びその下方における濃度分布を示す説明図、図５は本実
施の形態におけるトランジスタ特性を示すグラフである。図６乃至図８は素子の製造方法
を説明するための工程図である。図９乃至図１１は素子の製造方法を説明するための平面
図である。
【００２８】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配
列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発
生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出
力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２９】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセ
ンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示して
いる。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図１は図２
のＡ−Ａ'線で切断したセルの断面構造を示している。
【００３０】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤ
と変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、
例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。
【００３１】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面
に配線層を形成する段階において、光を透過する開口領域が形成される。基板１表面の比
較的浅い位置には前記開口領域よりも広い領域のＰ型のウェルであり、光電変換素子によ
って発生した光発生電荷を収集する第２拡散層としての収集ウェル４が形成されている。
収集ウェル４上には基板１の表面に、ピニング層としてのＮ型の拡散層３２が形成されて
いる。
【００３２】
収集ウェル４と略同じ基板深さの位置には、変調トランジスタＴＭ形成領域にＰ型のウ
ェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを
制御するための第３拡散層としての変調用ウェル５が形成されている。なお、図１の例で
は、収集ウェル４と変調用ウェル５とは、一体的に形成されたＰウェル２４の各部分によ
って構成されるが、別々に形成してもよい。
【００３３】
変調用ウェル５上には、基板１表面に環状のゲート（リングゲート）６が形成されてお
り、リングゲート６の中央の開口６ａ部分の基板１表面近傍領域には、高濃度Ｎ型領域で
あるソース領域７が形成されている。なお、図２ではリングゲート６及び後述するキャリ
アポケット等は８角形状で示してあるが、円形状、楕円形状或いは任意の多角形状であっ
てもよい。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン
領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域（図示せず）
が形成される。
【００３４】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケッ
ト１０が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、
ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケッ
ト１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００３５】
ドレイン領域８、拡散層２２、拡散層２１、拡散層２１'及び拡散層３２がドレイン電
圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口
領域下方においては、拡散層３２と収集ウェル４との境界面、拡散層２１と収集ウェル４
の境界面から空乏層が収集ウェル４の全体及びその周囲に広がる。空乏領域において、前
記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発
生した光発生電荷は収集ウェル４に収集されるようになっている。
【００３６】
収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０
に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転
送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３７】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。
【００３８】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域と
の間にアイソレーション領域２２が設けられている。基板１の比較的深い位置には、Ｐ型
基板１の全域に第１拡散層としてのＮ型ウェル２１，２１'が形成されている。フォトダ
イオード形成領域のＮ型ウェル２１上には、Ｐ型の収集ウェル４が形成されている。収集
ウェル４上の基板表面側には、ピニング層であるＮ型の拡散層３２が形成されている。Ｎ
型ウェル２１は基板の比較的深い位置まで形成されている。
【００３９】
一方、変調トランジスタＴＭ形成領域においては、基板１上にＰ型埋込層２３が形成さ
れている。Ｐ型埋込層２３によってＮ型ウェル２１'は基板の比較的浅い位置までに制限
される。Ｐ型埋込層２３上のＮ型ウェル２１'上には、Ｐ型の変調用ウェル５が形成され
ている。変調用ウェル５内には、キャリアポケット１０が形成されている。
【００４０】
キャリアポケット１０は、リングゲート６の下方に、平面的には環状に形成されている
。キャリアポケット１０は、Ｐ+拡散による十分に濃い濃度の拡散層である。
【００４１】
変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介してリン
グゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ型の拡散
層２７が形成される。リングゲート６の中央開口６ａ部分には基板表面にＮ+拡散層が形
成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ型拡散
層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース
領域７とドレイン領域８とに電気的に接続される。また前記アイソレーション領域２２は
Ｎ型ウェル２１、２１'およびドレイン領域８とに電気的に接続される。
【００４２】
本実施の形態においては、変調用ウェル５は、リングゲート６の開口６ａの下方におい
て、Ｎ型ウェル２１'側に突出した第４拡散層としてのＰ型の拡散層８１が形成されてお
り、この拡散層８１によって、変調用ウェル５は他の部分よりも厚膜に構成される。拡散
層８１は、平面的にはソース領域７よりも広くソース領域７を囲むように形成される。拡
散層８１の下端とＰ型埋込層２３との間の距離は、キャリアポケット１０からの電荷の排
出を容易にする程度に短く設定されている。一方、拡散層８１形成部分を除く変調用ウェ
ル５の他の部分の膜厚は、キャリアポケット１０への電荷の収集及び蓄積を容易にする程
度に、比較的薄く設定されている。
【００４３】
この構成によって、Ｎ型ウェル２'からソース領域７へのリーク電流の経路長が長くな
り、リーク電流を流れにくくすることができる。
【００４４】
なお、拡散層８１は、平面的には、図２の斜線に示すように、ゲート電極６の開口６ａ
よりも広い領域に形成したが、開口６ａと略同様のサイズに形成してもよく、ソース領域
７と同様のサイズに形成してもよい。
【００４５】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明す
る。
【００４６】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレ
イ６２中の各センサセル３を駆動する回路６３〜６５とを有している。センサセルアレイ
６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例
えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領
域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル
３で構成される。
【００４７】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出
すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（
光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図３では接続点ＰＤＷに相当）内
に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変
調用の変調用ウェル５（図３では接続点ＴＭＷに相当）内のキャリアポケット１０に転送
されて保持される。
【００４８】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバッ
クゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じ
てチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、
キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明
るさに対応したものとなる。
【００４９】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びド
レイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を
呈する。セル３の各部には図３に示すように、垂直駆動走査回路６３、ドレイン駆動回路
６４及び水平駆動走査回路６５から信号が供給されるようになっている。垂直駆動走査回
路６３は、各行のゲート線６７に走査信号を供給し、ドレイン駆動回路６４は各列のドレ
イン領域８にドレイン電圧を印加する。また、水平駆動走査回路６５は、各ソース線６６
に接続されたスイッチ６８に駆動信号を供給する。
【００５０】
各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線６６と垂直
方向に配列された複数のゲート線６７との交点に対応して設けられている。水平方向に配
列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート
線６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソ
ースが共通のソース線６６に接続される。
【００５１】
複数のゲート線６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号
が供給されたゲート線６７に共通接続された各セルが同時に選択されて、これらの選択さ
れたセルの各ソースから各ソース線６６を介して画素信号が出力される。垂直駆動走査回
路６３は１フレーム期間においてゲート線６７にオン信号を順次シフトさせながら供給す
る。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線
６６から読み出されて各スイッチ６８に供給される。１ライン分の画素信号は水平駆動走
査回路６５によって、スイッチ６８から画素毎に順次出力（ライン出力）される。
【００５２】
各ソース線６６に接続されたスイッチ６８は、共通の定電流源（負荷回路）６９を介し
て映像信号出力端子７０に接続されている。各センサセル３の変調トランジスタＴＭのソ
ースは定電流源６９に接続されることになり、センサセル３のソースフォロワ回路が構成
される。
【００５３】
＜作用＞
上述した特許文献１の装置においても、同一列の全ての変調トランジスタのソース領域
を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御
することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即
ち、選択行の全画素について、ゲート電極の電位（Ｖｇ）を高く設定し、非選択行のゲー
ト電極の電位（Ｖｇ）を接地電位とする。
【００５４】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において
、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままに
して、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す
。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を
算出し、正味の光信号成分を映像信号として出力する。
【００５５】
特許文献１の装置における読み出し処理を変調トランジスタＴＭの特性を示す図５を用
いて説明する。図５の特性Ａは暗時におけるＶｇ（ゲート電圧）−Ｖｓ（ソース電圧）特
性を示し、特性Ｂは通常の光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｃは極めて強
い光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｄはクリア時におけるＶｇ−Ｖｓ特性
を示している。
【００５６】
図５において、矢印の範囲は、通常レベルの入射光が入射した選択行の画素に基づく画
素信号のレベルＶｓａとその初期化後のノイズ成分による画素信号のレベルＶｎｂとの差
分を示している。また、レベルＶｃは極めて明るい入射光が入射した非選択行の画素に基
づく画素信号のレベルを示している。通常の強さの光が入射した場合には、選択行の画素
の画素信号として、レベルが（Ｖｓａ−Ｖｎｂ）（矢印の範囲）の信号が得られる。
【００５７】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の
画素の１つに極めて明るい入射光が入射するものとする。選択行の画素に基づく初期化前
の画素信号のレベルはＶｓａとなる。しかし、選択行の初期化後の画素信号のレベルＶｎ
ｂは、極めて強い光が入射した場合の非選択行の画素に基づく画素信号のレベルＶｃより
も低い。同一列ではソース領域は共通接続されていることから、初期化後の読み出し時に
は、より高いレベルＶｃが初期化後の画素信号のレベルとして得られる。即ち、選択行の
画素の画素信号として、レベルが（Ｖｓａ−Ｖｃ）の信号が出力されることになる。（Ｖ
ｓａ−Ｖｃ）は比較的小さい値であり、この画素信号出力に基づく表示は黒くなる。極め
て強い光が入射した画素の初期化が行われるまでは、当該ソース線６６に接続された各画
素の出力は、全て比較的小さい値となって、画面表示は垂直方向の黒スミアとなる。
【００５８】
これに対し、本実施の形態においては、ソース領域７直下に拡散層８１を形成すること
によって、強い光が入射した場合の黒スミアの発生を防止するようになっている。
【００５９】
先ず、センサセル３のフォトダイオードＰＤの光検出及び光発生電荷の収集動作並びに
変調トランジスタＴＭの読み出し動作について説明する。
【００６０】
変調トランジスタＴＭのリングゲート６に低いゲート電圧を印加し、ドレイン領域８に
トランジスタの動作に必要な例えば約２〜４Ｖの電圧（ＶＤＤ）を印加する。これにより
、Ｎ型ウェル２１が空乏化する。また、ドレイン領域８とソース領域７との間に電界が生
じる。
【００６１】
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＮ型ウェル２１
に入射することで、電子−正孔対（光発生電荷）が生じる。Ｐ型の収集ウェル４は高濃度
のＰ型不純物が導入されてポテンシャルが低くなっており、Ｎ型ウェル２１に発生した光
発生電荷は収集ウェル４に収集される。更に、光発生電荷は収集ウェル４から変調トラン
ジスタ形成領域内の変調用ウェル５に転送されて、キャリアポケット１０に蓄積される。
【００６２】
この場合には、キャリアポケット１０の下方における変調用ウェル５の膜厚が比較的薄
く形成されており、光発生電荷は大部分が基板表面近傍のキャリアポケット１０に蓄積さ
れる。これにより、高い変調効率を得ることができる。
【００６３】
キャリアポケット１０に蓄積された光発生電荷によって、変調トランジスタＴＭの閾値
電圧が変化する。この状態で、選択画素のリングゲート６に例えば約２〜４Ｖのゲート電
圧（選択ゲート電圧）を印加し、ドレイン領域８に例えば約２〜４Ｖの電圧ＶＤＤを印加
する。更に、変調トランジスタＴＭのソース領域７に定電流源６９によって一定の電流を
流す。これにより、変調トランジスタＴＭはソースフォロワ回路を形成し、光発生電荷に
よる変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して、出力電圧
が変化する。即ち、入射光に応じた出力が得られる。
【００６４】
初期化時には、キャリアポケット１０、収集ウェル４及び変調用ウェル５内に残留する
電荷を排出する。例えば、変調トランジスタＴＭのドレイン領域８及びリングゲート６に
５Ｖ以上の高い正電圧を印加する。ソース領域７の下方においては、変調用ウェル５下方
のＮ型ウェル２１'の厚さは薄く、また、Ｎ型ウェル２１'に面する基板１には高濃度のＰ
型埋込層２３が形成されているので、リングゲート６に印加した電圧による影響は変調用
ウェル５（特にソース領域７下方）及びその隣接領域にのみ作用する。即ち、変調用ウェ
ル５に急激なポテンシャル変化が生じ、光発生電荷を基板１側に掃き出すような強い電界
が主として変調用ウェル５に印加されて、残留した光発生電荷は、低いリセット電圧でよ
り確実に基板１に排出される。
【００６５】
初期化後において、非選択画素のリングゲートには、比較的低い電圧値の非選択ゲート
電圧を印加すると共に、選択画素のリングゲート６には比較的高い電圧値の選択ゲート電
圧を印加する。そして、共通接続されたソース線６６から、選択画素の初期化後の信号出
力を得る。
【００６６】
本実施の形態においては、ソース領域７下方に拡散層８１が形成されている。この拡散
層８１によって、ソース領域７とＮ型ウェル２１'との間は充分に高い濃度が比較的長い
距離維持される。これにより、ソース領域７の形成による変調用ウェル５の侵食に拘わら
ず、ソース領域７下方にリーク電流の流れを阻止する十分に高い電位障壁が十分な長さに
形成されることになる。即ち、Ｎ型ウェル２１'からソース領域７への電流経路は形成さ
れにくくなる。
【００６７】
図４はソース領域及びその下方における濃度分布を示している。図４の曲線１０１〜１
０６は、夫々ソース領域７形成に伴う不純物濃度、Ｐ型ウェル２４形成に伴う不純物濃度
、拡散層８１形成に伴う不純物濃度、ソース領域７下方の変調用ウェル５の不純物濃度、
Ｎ型ウェル２１'の不純物濃度又は埋込層２３を含む基板１の不純物濃度を示している。
【００６８】
曲線１０１に示すように、基板表面近傍にソース領域７を形成するようにイオン注入が
行われる。ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散し、
ソース領域７によってＰ型ウェル２４の一部が侵食される。しかし、曲線１０５に示すＮ
型ウェル２１'と破線曲線１０２に示すＰ型ウェル２４との間に、破線曲線１０３に示す
拡散層８１形成のための不純物注入が行われており、ソース領域７下方においては、曲線
１０４で表されるＮ型ウェルによって与えられる比較的高い電位障壁がＮ型ウェル２１'
と変調用ウェル５との間に十分な長さで形成される。
【００６９】
即ち、ソース領域７による侵食分を補うように、ソース領域７下方において変調用ウェ
ル５が拡散層８１によって下方に突出して伸びており、電位障壁の長さを長くして、Ｎ型
ウェル２１'からソース領域７へのリーク電流の経路を遮断することができる。
【００７０】
図５は破線太線によって本実施の形態におけるトランジスタ特性の変化を示している。
本実施の形態におけるトランジスタ特性は、拡散層８１によって十分な長さの電位障壁が
確保され、Ｎ型ウェル２１'からソース領域７へのリーク電流経路が遮断されることから
、変調トランジスタＴＭは低いゲート電圧の範囲においても、直線性が良好となる。図５
は実線及び破線太線によって変調トランジスタＴＭの特性を示しており、各特性Ａ〜Ｄは
、破線太線にて変化を示すように、比較的低いゲート電圧の範囲においても、直線性に優
れたＶｇ−Ｖｓ特性となる。
【００７１】
図５に示すように、強い光が入射した非選択画素においても、十分に低い非選択ゲート
電圧を印加した場合には、画素信号の出力レベルＶｃ'は初期化後の選択画素の画素信号
レベルＶｎｂよりも低くなる。これにより、同一列の各画素が共通のソース線６６に接続
されている場合でも、十分に高い選択ゲート電圧を変調トランジスタＴＭのリングゲート
６に印加することによって、初期化前後の画素信号として選択画素から得た画素信号を得
ることができる。即ち、極めて強い光が入射した場合でも、通常の明るさの光が入射した
場合と同様に、選択画素に基づく初期化前後の信号が得られることになり、入射光量に応
じた正常な画素信号を出力することができ、黒スミアの発生を防止することができる。
【００７２】
＜プロセス＞
次に、素子の製造方法について図６乃至図８の工程図及び図９乃至図１１の平面形状の
説明図を参照して説明する。図６乃至図８は図９乃至図１１のＡ−Ａ'切断線の位置にお
ける断面を示している。図６乃至図８において、基板上の矢印はイオン打ち込みを行うこ
とを示している。
【００７３】
図６（ａ）に示すように、用意したＰ基板１に、例えばボロン（Ｂ）イオンをイオン打
ち込みして、基板１表面側において、Ｐ型ウェル２４を形成する。このＰ型ウェル２４は
、フォトダイオード形成領域において収集ウェル４を構成し、変調トランジスタ形成領域
において、変調用ウェル５を構成する。
【００７４】
次に、フォトダイオード形成領域以外の部分にレジストマスク９１を形成して、例えば
燐（リン（Ｐ））イオンの打ち込みを行ってＮ型ウェル２１を形成する（図９（ａ））。
このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う（図６（ｂ
））。
【００７５】
次に、基板１にリンのイオン打ち込みを行うことによって、Ｐ型ウェル２４の下方にＮ
型ウェルを形成する。こうして、フォトダイオード形成領域についてはＮ型ウェル２１、
変調トランジスタ形成領域についてはＮ型ウェル２１'が形成される（図６（ｃ））。
【００７６】
次に、図６（ｄ）に示すように、レジストマスク９２を用いて、変調トランジスタ形成
領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する（図９（ｂ
））。更に、同一のレジストマスク９２を用いて、基板１表面近傍に、変調トランジスタ
ＴＭのチャネルを得るためのＮ型拡散層２７を形成する。
【００７７】
次に、図７（ａ）に示すように、レジストマスク９３を形成して、素子分離用のアイソ
レーション領域２２を形成する（図９（ｃ））。次いで、図７（ｂ）に示すように、基板
１表面にゲート酸化膜３１を熱酸化によって形成する。
【００７８】
次に、図７（ｃ）に示すように、レジストマスク９４（図１０（ａ））を用いて、リン
グゲート６下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形
成する。リングゲート６の平面形状は、図１０（ａ）に示すように、環状である。次に、
図７（ｄ）に示すように、ゲート酸化膜３１上に、変調トランジスタＴＭのリングゲート
６を形成する（図１０（ｂ））。
【００７９】
次に、図８（ａ）に示すように、リングゲート６の中央開口６ａを除く領域を塞ぐよう
に形成されたレジストマスク９５（図１０（ｃ））をマスクとして、Ｐ型不純物をＰ型ウ
ェル２４の下方にイオン注入して、ソース領域７下方の変調用ウェル５に拡散層８１を形
成する。
【００８０】
次に、図８（ｂ）に示すように、リングゲート６の中央開口６ａを塞ぐように形成され
たレジストマスク９６及びリングゲート６（図１１（ａ））をマスクとして、Ｎ型不純物
をイオン注入して、基板１表面にピニング層としてのＮ型拡散層３２を形成する。
【００８１】
次に、リングゲート開口及びフォトダイオード形成領域を覆うレジストマスク９７及び
リングゲート６（図１１（ｂ））をマスクとして、Ｎ型不純物をイオン注入してドレイン
領域８を形成する（図８（ｃ））。
【００８２】
次に、基板１表面上に層間絶縁膜４２を形成したのち、リングゲート６の開口の中央部
に達するコンタクトホール４３を形成する（図８（ｄ））。そして、コンタクトホール４
３を利用して（図１１（ｃ））、リンを用いたＮ+の不純物注入を行って、ソース領域７
を形成する（図８（ｄ））。
【図面の簡単な説明】
【００８３】
【図１】本実施の形態に係る固体撮像装置の１センサセルの断面形状を示す模式的な断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す説明図。
【図３】素子の全体構造を等価回路によって示す回路ブロック図。
【図４】ソース領域及びその下方における濃度分布を示す説明図。
【図５】本実施の形態におけるトランジスタ特性を示すグラフ。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】素子の製造方法を説明するための工程図。
【図９】素子の製造方法を説明するための平面図。
【図１０】素子の製造方法を説明するための平面図。
【図１１】素子の製造方法を説明するための平面図。
【図１２】特許文献１に開示されているイメージセンサを示す模式的断面図。
【図１３】図１２の単位画素の等価回路を示す説明図。
【図１４】横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域１１４及びその下方のウェル領域１１６における濃度分布を示すグラフ。
【符号の説明】
【００８４】
１…基板、４…収集ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域
、８…ドレイン領域、１０…キャリアポケット、ＰＤ…フォトダイオード、ＴＭ…変調ト
ランジスタ。８１…拡散層  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005322731.tif 000011
【図１０】
2005322731.tif 000012
【図１１】
2005322731.tif 000013
【図１２】
2005322731.tif 000014
【図１３】
2005322731.tif 000015
【図１４】
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