(57)【要約】  【課題】  映像信号処理での補間データを生成する時、参照データが水平方向に１０画素以上のような多大な場合、補間時の演算精度の向上を簡潔かつ小規模で行う回路を提供する。  【解決手段】  映像信号を走査線の順番に従いスキャンする過程にて、あらかじめ設定された有効表示映像領域に従い、水平方向の第一画素である左端点と最終画素である右端点とを検出する端点検出手段１０１と、データパス中に設けられ、左端点検出時に、映像データの補間に用いるデータの第一画素よりも左側のレジスタに第一画素と同じデータで一度に設定する左端点延長手段１１０と、データパスの入り口に設けられ、右端点検出時に、最終画素を所定時間保持する右端点延長手段１１１とを備えた。また、フィルタ処理において、除算前の加算器のキャリーインを用いて、除算時の小数点の四捨五入を除算前に実現する。【選択図】図１
2005348245.tif 000002
【特許請求の範囲】
【請求項１】
水平方向１ライン毎に既に存在し、それぞれのデータパスを流れる上下ライン映像データから補間データを生成する信号処理回路であって、
映像データの左端点、及び右端点を検出する端点検出手段と、
前記上下ライン映像データのデータパス中にそれぞれ設けられ、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長する第１の左端点延長手段と、
前記上下ライン映像データのデータパスの入り口にそれぞれ設けられ、前記端点検出手段にて映像データの右端点が検出されたとき、該右端点より右側のデータを該右端点のデータとして延長する右端点延長手段と、
データパス中の参照データから補間データを得るためのフィルタとを備え、
前記第１の左端点延長手段、及び右端点延長手段にて得られた参照データに基づいて、左端点、及び右端点付近の映像データの補間を行う、
ことを特徴とする信号処理回路。
【請求項２】
請求項１に記載の信号処理回路において、
前記端点検出手段は、
あらかじめ設定された映像データの有効表示領域の端点を判定可能とし、有効表示領域の左端点である第一画素と、右端点である最終画素とを検出するものである、
ことを特徴とする信号処理回路。
【請求項３】
請求項１または２に記載の信号処理回路において、
補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、
前記第１の左端点延長手段は、
左端点の左側のデータの延長時、データパス中の参照データを蓄える複数の参照レジスタのうち、該左端点の画素データを保持する参照レジスタの左側にある複数の参照レジスタに対して、同時に該左端点と同じ画素データを設定するものである、
ことを特徴とする信号処理回路。
【請求項４】
請求項１または２に記載の信号処理回路において、
補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、
前記右端点延長手段は、
右端点の右側のデータの延長時、右端点の画素データを保持するレジスタが右端点のデータを所定時間分保持し続けるものである、
ことを特徴とする信号処理回路。
【請求項５】
請求項１または２に記載の信号処理回路において、
映像データのエッジを検出し、前記第１の左端点延長手段と同じ構成である第２の左端点延長手段を上下各ラインに有するエッジ検出手段を備え、
前記第２の左端点延長手段は、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長する、
ことを特徴とする信号処理回路。
【請求項６】
請求項１に記載の信号処理回路において、
前記フィルタは、
補間時の参照画素を加算する加算器と、該加算器の後段に設けられ、右シフト演算による除算処理を行う右シフト演算器とで構成されたものであり、除算前の前記加算器にあらかじめ、シフト演算後の０．５に相当する値を加算するものである、
ことを特徴とする信号処理回路。
【請求項７】
請求項６に記載の信号処理回路において、
前記シフト演算後の０．５に相当する値は、前記加算器のキャリーインの１ビットを用いて加算する、
ことを特徴とする信号処理回路。
【請求項８】
請求項６に記載の信号処理回路において、
前記フィルタは、
前記加算器が２つ以上の構成としたものであり、
前記右シフト演算器による右シフトが２ビット以上の場合、あらかじめ該各加算器のキャリーインに１を入力して、シフト演算後の０．５に相当する値を加算するものである、
ことを特徴とする信号処理回路。
【請求項９】
請求項８に記載の信号処理回路において、
前記フィルタは、
前記加算器の演算結果を一旦保持する複数のレジスタと、
前記加算器で加算するための参照データを選択する第１のセレクタと、
前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、
前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用して前記各加算器の加算を行うものとした、
ことを特徴とする信号処理回路。
【請求項１０】
請求項６ないし８のいずれかに記載の信号処理回路において、
前記フィルタは、
前記右シフト演算器を複数個有し、
前記加算器の演算結果を一旦保持する複数のレジスタと、
前記加算器で加算するための参照データを選択する第１のセレクタと、
前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、
前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用することにより、前記各右シフト演算器による除算処理を時分割で行うものとした、
ことを特徴とする信号処理回路。
【請求項１１】
請求項１０に記載の信号処理回路において、
前記フィルタは、
シフト数が異なる右シフト演算器を少なくとも１つずつ有する、
ことを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理回路に関するものであり、特に、映像データの補間を行うための信号処理回路に関するものである。
【背景技術】
【０００２】
映像信号をフィルタ処理する場合、映像の左端、右端などの端点の処理自体は従来から問題になっていた。映像データは図１３に示すように表示領域が有限であるが、フィルタ処理では、対象画素に対して必ず、上下、左右方向に無限にデータが存在していることを前提としており、有効表示領域の端点において、例えば左端点では、その左の画素データが無く正しい処理が行えない。
【０００３】
通常、映像データは映像メモリに蓄えられており、これを順次スキャンして映像データを読み出し、フィルタ処理を行う。
このような場合、連続的に映像データをスキャンし、場合によっては走査線を走査する方向をライン毎に切り替えることで、外延データの補間を省略する手法が提案されている（例えば特許文献１）。
【０００４】
さらに映像データを補間する手段は複数の参照データにそれぞれ重みをつけ、加算した後に除算を行うことによって得られる。もっとも単純な例は２つの画像データにそれぞれ１づつ重みをつけ、加算した後に２で除算する方法である。このように補間データを得る場合必ず除算処理が必要となる。除算器は回路で構成すると複雑となるので、通常除算部が２や４など２のべき乗で除算するようにすれば、右ビットシフトのみで除算器が構成できるため、このようになるようにフィルタを構成するが、この場合、切り捨てられるビットが生じる。正しくは四捨五入をして演算の精度を保つべきである。四捨五入での演算精度を確保する手段として、図１４に示すように、右シフタ１４０１でのシフト演算によって切り捨てられるべきビットから、切り上げに必要な情報を得て、後に加算器を用いてこれを加算するという方法である（例えば特許文献２）。また、特許文献３も同様の方式である。一方、図１５のようにあらかじめ、シフト演算後の０．５に相当する値を初期データとして保持しておき、加算するものがある（例えば特許文献４）。これにより、右シフト演算で切り捨てても結果が四捨五入される。
【特許文献１】特開平５−１９９４３３号公報
【特許文献２】特開２００２−５５８１１号公報
【特許文献３】特開平６−２１４７５４号公報
【特許文献４】特開２００３−１３２３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、映像データの補間において、特に図１６に示すように、水平１ライン毎に間引きされているインタレース映像を順次走査方式に変換するときに、傾きが水平方向に近い斜め線を補間して画素データ１６０１を得ようとすると、この例で示すように、水平方向に多量の参照データが必要となり、有効画素外のデータをあらかじめ映像メモリに蓄えておく場合、余分なメモリ量が必要になってしまうことになる。
【０００６】
また特許文献１の走査線方向をライン毎に変更する場合というのは、補間しながら、従来のライン毎に走査線方向が定まっているテレビジョン表示装置等に映像データを出力する場合、不都合が生じ、さらに補間画素を決定するため、例えば、斜め方向の線の検出に図１７に示すようなエッジ検出手段を用いた場合、外延データが前ラインからの折り返しとなってしまうため、有効表示領域の外延部に細かな映像がある場合に、エッジの誤検出につながり、正しい補間データが作れない可能性が高くなる。さらに、この方式では走査線方向を変えない場合においても映像データを連続的にスキャンする場合、一般的なテレビジョン表示装置に表示する過程において同期信号などを挿入するブランキング期間が必要であるため、このように連続でスキャンしてしまった場合は、フィルタ処理後の画像を一旦映像メモリに格納する必要があり、補間データを得るための処理に時間がかかったり、映像メモリが余分に必要になるなどの課題がある。
【０００７】
さらに、実際の映像フィルタにおいて、補間データ生成にあたり、図１８のように、小数点以下のデータ１８０３を保持しつつ、データパス中をデータが流れる場合は、水平方向の参照画素が多ければ多いほど、ディレイラインとして用いられるレジスタが時間方向に長くなるため、回路規模を小さくし、コストや消費電力を削減して補間データを得るという目的に対して非常に不利である。
【０００８】
このような場合、特許文献２のように、小数点以下を四捨五入する回路を設けることで演算精度の問題は解決できるようになるが、四捨五入自体の加算回路が増加してしまい、処理時間と回路規模の面でこれも不利である。特許文献３の方式では、四捨五入結果の情報を、四捨五入結果を用いる加算器に入力する方式であるが、後段に四捨五入結果を用いる加算処理がなければこの方式は使用できない。
【０００９】
また、特許文献４の手法によると、事前にプリセット値を加算することによって四捨五入を省略する手段が述べられているものの、このプリセット値の加算に専用の加算器を用いる構成になっており、この加算に要する時間と加算器自体のハードウェア量が必要となり、これも課題の解決にはならない。
【００１０】
また、加算器自体の回路規模もビット幅が大きくなるほど大きくなり、内部の桁上げの伝播遅延も大きくなる。映像データの補間に用いる加算器を必要な数だけ用いると、回路規模が大きくなり、半導体回路に実装するときのタイミング保証も難しくなる。
【００１１】
本発明はこれらの課題を解決するためになされたものであり、簡潔かつ小規模の回路で精度の高い補間データを得ることのできる信号処理回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の請求項１に係る信号処理回路は、水平方向１ライン毎に既に存在し、それぞれのデータパスを流れる上下ライン映像データから補間データを生成する信号処理回路であって、映像データの左端点、及び右端点を検出する端点検出手段と、前記上下ライン映像データのデータパス中にそれぞれ設けられ、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長する第１の左端点延長手段と、前記上下ライン映像データのデータパスの入り口にそれぞれ設けられ、前記端点検出手段にて映像データの右端点が検出されたとき、該右端点より右側のデータを該右端点のデータとして延長する右端点延長手段と、データパス中の参照データから補間データを得るためのフィルタとを備え、前記第１の左端点延長手段、及び右端点延長手段にて得られた参照データに基づいて、左端点、及び右端点付近の映像データの補間を行うものである。
【００１３】
また、本発明の請求項２に係る信号処理回路は、請求項１に記載の信号処理回路において、前記端点検出手段は、あらかじめ設定された映像データの有効表示領域の端点を判定可能とし、有効表示領域の左端点である第一画素と、右端点である最終画素とを検出するものである。
【００１４】
また、本発明の請求項３に係る信号処理回路は、請求項１または２に記載の信号処理回路において、補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、前記第１の左端点延長手段は、左端点の左側のデータの延長時、データパス中の参照データを蓄える複数の参照レジスタのうち、該左端点の画素データを保持する参照レジスタの左側にある複数の参照レジスタに対して、同時に該左端点と同じ画素データを設定するものである。
【００１５】
また、本発明の請求項４に係る信号処理回路は、請求項１または２に記載の信号処理回路において、補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、前記右端点延長手段は、右端点の右側のデータの延長時、右端点の画素データを保持するレジスタが右端点のデータを所定時間分保持し続けるものである。
【００１６】
また、本発明の請求項５に係る信号処理回路は、請求項１または２に記載の信号処理回路において、映像データのエッジを検出し、前記第１の左端点延長手段と同じ構成である第２の左端点延長手段を上下各ラインに有するエッジ検出手段を備え、前記第２の左端点延長手段は、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長するものである。
【００１７】
また、本発明の請求項６に係る信号処理回路は、請求項１に記載の信号処理回路において、前記フィルタは、補間時の参照画素を加算する加算器と、該加算器の後段に設けられ、右シフト演算による除算処理を行う右シフト演算器とで構成されたものであり、除算前の前記加算器にあらかじめ、シフト演算後の０．５に相当する値を加算するものである。
【００１８】
また、本発明の請求項７に係る信号処理回路は、請求項６に記載の信号処理回路において、前記シフト演算後の０．５に相当する値は、前記加算器のキャリーインの１ビットを用いて加算するものである。
【００１９】
また、本発明の請求項８に係る信号処理回路は、請求項６に記載の信号処理回路において、前記フィルタは、前記加算器が２つ以上の構成としたものであり、前記右シフト演算器による右シフトが２ビット以上の場合、あらかじめ該各加算器のキャリーインに１を入力して、シフト演算後の０．５に相当する値を加算するものである。
【００２０】
また、本発明の請求項９に係る信号処理回路は、請求項８に記載の信号処理回路において、前記フィルタは、前記加算器の演算結果を一旦保持する複数のレジスタと、前記加算器で加算するための参照データを選択する第１のセレクタと、前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用して前記各加算器の加算を行うものとしたものである。
【００２１】
また、本発明の請求項１０に係る信号処理回路は、請求項６ないし８のいずれかに記載の信号処理回路において、前記フィルタは、前記右シフト演算器を複数個有し、前記加算器の演算結果を一旦保持する複数のレジスタと、前記加算器で加算するための参照データを選択する第１のセレクタと、前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用することにより、前記各右シフト演算器による除算処理を時分割で行うものとしたものである。
【００２２】
また、本発明の請求項１１に係る信号処理回路は、請求項１０に記載の信号処理回路において、前記フィルタは、シフト数が異なる右シフト演算器を少なくとも１つずつ有するものである。
【発明の効果】
【００２３】
以上のように本発明の請求項１に係る信号処理回路によれば、水平方向１ライン毎に既に存在し、それぞれのデータパスを流れる上下ライン映像データから補間データを生成する信号処理回路であって、映像データの左端点、及び右端点を検出する端点検出手段と、前記上下ライン映像データのデータパス中にそれぞれ設けられ、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長する第１の左端点延長手段と、前記上下ライン映像データのデータパスの入り口にそれぞれ設けられ、前記端点検出手段にて映像データの右端点が検出されたとき、該右端点より右側のデータを該右端点のデータとして延長する右端点延長手段と、データパス中の参照データから補間データを得るためのフィルタとを備え、前記第１の左端点延長手段、及び右端点延長手段にて得られた参照データに基づいて、左端点、及び右端点付近の映像データの補間を行うので、データパスを利用した端点の延長を可能にすることにより、参照データが１０画素以上のような多大な場合でも、映像データの延長時に映像メモリを使用することなく、左端、右端より外側のデータの延長を行うことができ、回路規模の増加を最小限に抑え、コスト増加を抑えることができる効果がある。
【００２４】
また、本発明の請求項２に係る信号処理回路によれば、請求項１に記載の信号処理回路において、前記端点検出手段は、あらかじめ設定された映像データの有効表示領域の端点を判定可能とし、有効表示領域の左端点である第一画素と、右端点である最終画素とを検出するものであるので、どのような水平方向のサイズの映像データに対しても正しく映像データの補間を行うことができる効果がある。
【００２５】
また、本発明の請求項３に係る信号処理回路によれば、請求項１または２に記載の信号処理回路において、補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、前記第１の左端点延長手段は、左端点の左側のデータの延長時、データパス中の参照データを蓄える複数の参照レジスタのうち、該左端点の画素データを保持する参照レジスタの左側にある複数の参照レジスタに対して、同時に該左端点と同じ画素データを設定するものであるので、映像メモリを使用することなく、データパスを利用して左端点の延長処理を行うことができる効果がある。
【００２６】
また、本発明の請求項４に係る信号処理回路によれば、請求項１または２に記載の信号処理回路において、補間データ生成時の参照データは水平方向に２つ以上離れた画素を複数必要とし、前記右端点延長手段は、右端点の右側のデータの延長時、右端点の画素データを保持するレジスタが右端点のデータを所定時間分保持し続けるものであるので、映像メモリを使用することなく、データパスを利用して右端点の延長処理を行うことができる効果がある。
【００２７】
また、本発明の請求項５に係る信号処理回路によれば、請求項１または２に記載の信号処理回路において、映像データのエッジを検出し、前記第１の左端点延長手段と同じ構成である第２の左端点延長手段を上下各ラインに有するエッジ検出手段を備え、前記第２の左端点延長手段は、前記端点検出手段にて映像データの左端点が検出されたとき、該左端点より左側のデータを該左端点のデータとして延長するので、エッジの検出でありえないエッジ検出することを防ぎ、誤った参照データを用いずに補間データを生成することができる効果がある。
【００２８】
また、本発明の請求項６に係る信号処理回路によれば、請求項１に記載の信号処理回路において、前記フィルタは、補間時の参照画素を加算する加算器と、該加算器の後段に設けられ、右シフト演算による除算処理を行う右シフト演算器とで構成されたものであり、除算前の前記加算器にあらかじめ、シフト演算後の０．５に相当する値を加算するものであるので、除算処理における小数点以下の四捨五入を、演算器を増やすことなく行うことができ、データパス中で小数点以下のビット幅拡張を行う方式と比較してもデータパスに用いるレジスタの量を削減することが可能になり、演算精度すなわち画像の品質と回路規模の削減との両立を図ることができる効果がある。
【００２９】
また、本発明の請求項７に係る信号処理回路によれば、請求項６に記載の信号処理回路において、前記シフト演算後の０．５に相当する値は、該加算器のキャリーインの１ビットを用いて加算するので、四捨五入専用の加算器を設けることなく除算処理における小数点以下の四捨五入を実現でき、回路規模を削減することができる効果がある。
【００３０】
また、本発明の請求項８に係る信号処理回路によれば、請求項６に記載の信号処理回路において、前記フィルタは、前記加算器が２つ以上の構成としたものであり、前記右シフト演算器による右シフトが２ビット以上の場合、あらかじめ該各加算器のキャリーインに１を入力して、シフト演算後の０．５に相当する値を加算するものであるので、２ビット以上の右シフト演算においても、四捨五入専用の加算器を設けることなく除算処理における小数点以下の四捨五入を実現でき、回路規模を削減することができる効果がある。
【００３１】
また、本発明の請求項９に係る信号処理回路によれば、請求項８に記載の信号処理回路において、前記フィルタは、前記加算器の演算結果を一旦保持する複数のレジスタと、前記加算器で加算するための参照データを選択する第１のセレクタと、前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用して前記各加算器の加算を行うものとしたので、さらなる回路規模の削減を実現でき、また、加算器の出力をレジスタで受け取ることができるので、加算器の出力が同期化され、タイミング設計を容易に行うことができる効果がある。
【００３２】
また、本発明の請求項１０に係る信号処理回路によれば、請求項６ないし８のいずれかに記載の信号処理回路において、前記フィルタは、前記右シフト演算器を複数個有し、前記加算器の演算結果を一旦保持する複数のレジスタと、前記加算器で加算するための参照データを選択する第１のセレクタと、前記複数のレジスタのうち、前記加算器の演算結果を保持するためのレジスタを選択する第２のセレクタとを備え、前記第１、及び第２のセレクタの選択動作をカウンタを用いて行う構成とし、１つの加算器を時分割共用することにより、前記各右シフト演算器による除算処理を時分割で行うものとしたので、さらなる回路規模の削減を実現でき、また、加算器の出力をレジスタで受け取ることができるので、加算器の出力が同期化され、タイミング設計を容易に行うことができる効果がある。
【００３３】
また、本発明の請求項１１に係る信号処理回路によれば、請求項１０に記載の信号処理回路において、前記フィルタは、シフト数が異なる右シフト演算器を少なくとも１つずつ有するので、シフト数が異なる各右シフト演算器による除算処理を１つの加算器で行うことができる効果がある。
【発明を実施するための最良の形態】
【００３４】
次に本発明の実施の形態について図を参照しながら説明する。図１は本発明の信号処理回路の全体を示すブロック図である。
【００３５】
図において、１００は、本発明の実施の形態１に係る信号処理回路、１０１は、映像データの右端点、及び左端点を検出する端点検出手段、１０２は、Ｎ個の参照画素レジスタからなる参照画素レジスタ群、１０３は補間データを得るための参照データの選択を行う補間データ位置選択手段、１０４は補間データを生成する補間データ生成手段、１０５は、水平方向の表示領域をカウントする水平カウンタ、１０６は水平方向の有効表示領域を示す有効表示領域設定レジスタである。
【００３６】
また、それぞれの参照画素レジスタ群１０２には、左端点の端点延長を行う左端点延長手段１１０（第１の左端点延長手段）が備えられ、また、それぞれの参照画素レジスタ群１０２に対して、右端点の端点延長を行う右端点延長手段１１１が備えられている。すなわち、左端点延長手段１１０はデータパス中に設けられ、右端点延長手段１１１はデータパスの入り口に設けられている。
【００３７】
図に示すように、補間データ生成手段１０４に対し、補間データを生成するための水平方向の参照画素レジスタ群１０２は、補間データの垂直方向に上ラインと下ラインの２組備えている。また、端点検出手段１０１は、有効表示領域の左端点である第一画素と右端点である最終画素とを判定検出し、最終画素判定時は、検出信号とともに、一定期間最終画素を保持するための保持信号を生成する。元の映像データの上側のラインは、映像メモリからスキャンされた順番に１０７から入力され、下側のラインは１０８から入力される。補間された映像データは１０９から順番に出力される。
【００３８】
左端点延長手段１１０による有効画像データの左側の画素の外延部への拡張は、端点検出手段１０１により第一画素と判定された参照データが第一画素の補間に必要であるが、値が設定されていない第一画素補間に必要な参照データを保持するレジスタにのみ一斉に設定できる構成とする。
【００３９】
図２は左端点延長手段１１０を示す図である。図中の左側から水平方向にスキャンされた映像データが送られてくるが、端点検出手段１０１によってレジスタ２０１に保持される画素データが第一画素と判定された場合、端点検出手段１０１からの左端点検出信号１１２により各セレクタ２０４が切り替わり、その第一画素よりも左側の画素を保持するレジスタ２０２、２０３に対して、第一画素のデータがそのまま同時に設定される構成となっている。すなわち２０１、２０２、２０３のレジスタに同じ値が設定されることになる。なお、本実施の形態１では、第一画素のデータが同時に設定される画素を２画素としたが、点線で示した方向に必要な画素分だけ追加することが可能である。このように、必要最小限のレジスタのみ初期値を設定可能な構成とし、かつその他のレジスタで初期化が必要ないものは初期化回路は特に設けない。このようにして、回路規模の増大を最小限にする構成とする。
【００４０】
また、右端点延長手段１１１による有効画像データの右側の画素の外延部への拡張は、端点検出手段１０１によって最終画素と判定されたデータを、最終画素判定時から必要時間だけ保持しておく回路をデータパスの入り口に設けることで達成できる。
【００４１】
図３は右端点延長手段を示す図である。レジスタ３０２は端点検出手段１０１から得られる右端点検出および保持信号１１３の期間中最終画素を保持しておく構成となっており、最終画素を転送した後の保持期間は、各セレクタ３０１が保持された側の信号を本来のデータパス回路に入れることを選択することで、右端点の延長を実現している。
【００４２】
また、端点検出手段１０１は、あらかじめ設定されている有効表示領域設定レジスタ１０６の値と水平方向の画素カウンタ１０５とにより、必要な信号を生成する構成であり、この構成を図４に示す。有効表示画素イネーブル信号４０１は、水平方向の有効表示領域期間では“１”となる信号であり、これの立ち上がりのタイミングを左端点検出信号１１２、立下りのタイミングから保持期間分を“１”としたものを右端点検出および保持信号１１３として使用する。それぞれの信号波形は図５に示す波形となる。
【００４３】
また、映像データの外延データの延長は、補間時の参照レジスタの設定だけでなく、図１の補間データ位置選択手段１０３に含まれている、図１７で示されるようなエッジ検出手段にも作用する。この場合、図２で示される左端点延長手段１１０を図１７のエッジ検出手段の上下各ラインに備え（第２の左端点延長手段：図示せず）、ここでの左側画素の参照レジスタである１７０５にも作用させればよい。すなわち、端点検出手段１０１にて左端点が検出されたとき、参照レジスタ１７０５に左端点のデータが設定されるようにすればよい。
【００４４】
また、右端点の延長は全体のデータパスの先頭に右端点延長手段１１１が存在するため、特に考慮する必要はない。これにより、左右端では同じ値の画素データが連続するため、エッジの検出でありえないエッジ検出することがなく、誤った参照データを用いずに補間データを生成することができる。また、このようなエッジ検出ではエッジが検出されないことになるが、外延データの補間を考慮しなかった場合はありえないエッジを検出してしまったり、“ゼロ”などのデータで埋めておいた場合は、必ず有効画像領域とその外、つまり議論中の端点ではかならずエッジとされてしまい、このような場合はそもそも正しい補間画素の選択と抽出ができなくなるので、端点の延長を行わない場合に比べ、エッジの検出でありえないエッジ検出することがなく、誤った参照データを用いずに補間データを生成することができる。
【００４５】
次に、本発明の実施の形態１に係る信号処理回路の動作を図１、及び図６を用いて説明する。
図６は本実施の形態１に係る信号処理回路の動作を示すフローチャートである。
【００４６】
まず、補間データを生成するラインに対して上下ラインの映像データをスキャンし、（ステップＳ６０１）参照データを生成する（ステップＳ６０４）。また、端点検出手段１０１にて画像データが有効表示領域の左端点あるいは右端点であると判定されたとき（ステップＳ６０２）、左端点延長手段１１０あるいは右端点延長手段１１１にて左端点あるいは右端点の延長を行う（ステップＳ６０３）。このように、左端点、及び右端点を処理することにより、端点の補間データを生成するための参照データをステップＳ６０４にて生成する。
【００４７】
そして、ステップＳ６０４で得られた参照画素データに対して、補間データ生成手段１０４にてフィルタ処理を行い、補間データを生成する（ステップＳ６０５）。
【００４８】
補間データは、参照画素のデータに対してフィルタをかけることにより生成できる。複数の参照データを加算した後、除算するフィルタを用いることで補間データを生成することができる。
【００４９】
次に、本実施の形態１に係る信号処理回路において、ステップＳ６０５にて行う補間データを生成する時のフィルタ処理について説明する。
図７は、映像データの補間に用いる場合のフィルタ構成についての構成例である。この場合は２画素のデータを重みを画素データａ７０１に“０．５”、画素データｂ７０２に“０．５”で加算する２タップフィルタであり、すなわち２画素の平均をとっていることになる。本例で説明すると、加算器７０４のキャリーインに１ビットの７０３で示される“１”を入力しておくことで、あらかじめシフト演算後の“０．５”に相当する値を加算していることになる。このため、本来、右１ビットシフト時に“０．５”が切り捨てられる場合、“０．５＋０．５＝１”が既に加算済みであるので、四捨五入が実現できていることになる。本来切り捨てられる値がなかった場合は“０．５”を加算しても、“０＋０．５＝０．５”であり、右シフタ７０５による右１ビットシフト時に切り捨てられるだけである。
【００５０】
次に、ステップＳ６０５にて行う補間データを生成する時のフィルタ処理の動作について、図８のフローチャートを用いて説明する。
ステップＳ６０４で生成した参照データのそれぞれに重みをつけ（ステップＳ８０１）、該それぞれの参照データを加算し、さらに、キャリーインの１ビットを加算する（ステップＳ８０２）。そして、ステップＳ８０２で加算した値を右ビットシフトすることにより除算し（ステップＳ８０３）、補間データを生成する（ステップＳ８０４）。
【００５１】
このように、補間データ生成時のフィルタ処理において、キャリーインの１ビットを用いることにより、シフト演算後の“０．５”に相当する値が加算されるので、シフト演算前に四捨五入ができていることになり、これにより、四捨五入専用の加算器を必要とすることなく、小規模の回路で補間データを得ることができる。
【００５２】
また、補間データ生成時に右に２ビットシフトする場合、すなわち“４”で除算する場合には、シフト後の“０．５”に相当する値はシフト前は“２”であるので、あらかじめ“２”を加算しておく必要がある。このような例として、３画素のデータの重みが画像データａ９０１に“０．２５”、画像データｂ９０３に“０．５”、画像データｃ９０２に“０．２５”のような３タップフィルタの構成を図９に示す。このように右に２ビットシフトする場合は、二つ存在する加算器９０８、９０９のそれぞれのキャリーインに“１”ずつ加算するような構成にすることにより、あらかじめシフト演算後の“０．５”に相当する値を加算することができ、シフト演算前の四捨五入が実現できる。同様の場合で２画素の重みつけが画像データａ１００１に“０．２５”、画像データｂ１００２に“０．７５”のような２タップフィルタの場合の構成は図１０のような構成にすることにより実現できる。
【００５３】
図８、図９、図１０で示した加算器はすべて汎用の加算器、すなわち入力は必要ビット数を備えたＡ、Ｂおよび１ビットのキャリーインであるＣを備えたものである。このためさらなる加算器の削減のため、もっともビット幅の大きな加算器を用いての時分割共用が可能である。
【００５４】
この実施例を図１１、図１２に示す。これらの構成では、時分割共用するためのセレクタを選択するためのカウンタ１１１４、１２１８が必要となる。ただし、このカウンタ回路は、全体のシステムにおいて一つだけ存在する構成にすればよいので、この分の回路の増加は考えなくて良い。
【００５５】
図１１は４つの画素の重みがそれぞれ“０．２５”であるような４タップフィルタにおいて加算器を共用した例である。一つの加算器１１０５のみで四捨五入も含めたすべての演算が実現可能な構成である。
【００５６】
まず、カウンタ１１１４が“００”を示している時は、画素データａ１１０１と画素データｂ１１０３とキャリーインに入力される１ビットデータ“１”（１１１６）とが加算器１１０５で加算されるようにセレクタ１１１２（第１のセレクタ）により“００”に選択される。さらにセレクタ１１１３（第２のセレクタ）においても“００”が選択され、加算器１１０５で行った加算結果がレジスタ１１０６に入力される。そして、カウンタ１１１４が“０１”を示している時は、画素データｃ１１０２と画素データｄ１１０４とキャリーインに入力される１ビットデータ“１”（１１１７）とが加算器１１０５で加算されるようにセレクタ１１１２により“０１”が選択される。さらにセレクタ１１１３においても“０１”が選択され、加算器１１０５で行った加算結果がレジスタ１１０７に入力される。そして、カウンタ１１１４が“１０”を示している時は、レジスタ１１０６からの値とレジスタ１１０７からの値とキャリーインに入力される１ビットデータ“０”とが加算器１１０５で加算されるようにセレクタ１１１２により“１０”に選択される。さらにセレクタ１１１３においても“１０”が選択され、レジスタ１１０８に入力された後、２ビット右シフタ１１０９にて右シフト演算される。
【００５７】
図１２では重み“０．５”、“０．５”の２タップフィルタ２個と、重み“０．２５”、“０．５”、“０．２５”の３タップフィルタの合計３つのフィルタで用いる加算器をすべて加算器１２０８で共用させ、各右シフタによる除算処理を時分割で行った例である。
【００５８】
カウンタ１２１８が“００”を示している時は、重みがそれぞれ“０．５”の画素データａ１２０１、画素データｂ１２０５とキャリーインに入力される１ビットデータ“１”（１２２０）とが加算器１２０８で加算されるようにセレクタ１２１６（第１のセレクタ）、１２１７（第２のセレクタ）により“００”が選択されるので、画素データ１２０１と１２０５とからの補間結果は１２２４となる。カウンタが“０１”を示している時は、重みがそれぞれ“０．５”の画素データｃ１２０２、画素データｄ１２０６とキャリーインに入力される１ビットデータ“１”（１２２１）とが加算器１２０８で加算されるようにセレクタ１２１６、１２１７により“０１”が選択されるので、画素データ１２０２と１２０６とからの補間結果は１２２５となる。また、カウンタ１２１８が“１０”を示している時は、重み“０．２５”の画素データｅ１２０３と、重み“０．５”の画素データｆ１２０７とキャリーインに入力される１ビットデータ“１”（１２２２）とが加算器１２０８で加算されるようにセレクタ１２１６、１２１７により“１０”が選択され、加算された値がレジスタ１２１１に保持される。さらにカウンタ１２１８が“１１”の時、加算されたレジスタ１２１１の値に加えて重み“０．２５”の画素データｇ１２０４とキャリーインに入力される１ビットデータ“１”（１２２３）とが加算器１２０８で加算されるようにセレクタ１２１６、１２１７により“１１”が選択されるので、入力データ１２０３、１２０４、１２０７からの補間結果は１２２６となる。
【００５９】
このように、加算器を共用する場合に用いるカウンタ１１１４、１２１８への入力クロック１１１５、１２１９および、レジスタ１１０６、１１０７、１１０８、１２０９、１２１０、１２１１、１２１２への入力クロックは、この演算処理全部を映像転送レート以内に実施するためには、それぞれ入力クロック１１１５、及びレジスタ１１０６、１１０７、１１０８においては映像転送レートの３逓倍以上、入力クロック１２１９、及びレジスタ１２０９、１２１０、１２１１、１２１２においては映像転送レートの４逓倍以上のクロックを入力し、映像転送レートの周期でカウンタをリセットすることで実現可能である。また、加算器１１０５の出力はレジスタ１１０６、１１０７、１１０８、加算器１２０８の出力はレジスタ１２０９、１２１０、１２１１、１２１２で一度保持される構成であるため、タイミングの保証も容易である。
【００６０】
以上のような、本発明の実施の形態１に係る信号処理回路は、水平方向１ライン毎に既に存在し、それぞれデータパスを流れる上下ライン映像データから端点検出手段１０１にて端点を検出し、データパス中の左端点延長手段１１０により各ラインの左端点を延長し、データパス入り口の右端点延長手段１１１により各ラインの右端点を延長し、映像データの左端点、及び右端点の補間データを生成するようにしたので、データパスを利用した映像データの延長を実現でき、参照データが１０画素以上のような多大な場合でも、映像データの延長時に映像メモリを使用することなく、左端、右端より外側のデータの延長を行うことができ、回路規模の増加を最小限で抑えることができ、コスト増加を抑えることができる。
【００６１】
また、有効表示領域の第１画素、及び最終画素を判定可能としたので、どのような水平方向のサイズの映像データに対しても正しく映像データの補間を行うことができる。
【００６２】
また、エッジ検出手段に第２の左端点延長手段を備えることにより、エッジの検出でありえないエッジを検出することなく、誤った参照データを用いずに補間データを生成することができる。
【００６３】
また、加算器のキャリーインに入力される１ビットを用いて、除算前にあらかじめシフト演算後の０．５に相当する値を加算するようにしたので、演算器を増やすことなく四捨五入が実現でき、画像の品質と回路規模の削減との両立を図ることができる。
【００６４】
また、加算器を時分割共用したフィルタ処理を行うことにより、さらに回路規模を削減することができ、また、加算器の出力が同期化されるため、タイミング設計を容易に行うことができる。
【産業上の利用可能性】
【００６５】
本発明にかかる信号処理回路は、データパス中に映像データの端点延長手段を有し、補間データ生成時の演算精度を保証できるので、映像データの補間画素生成手段として有用である。また、一般的な映像のノイズリダクションや画像強調などの画像処理フィルタ等の用途にも応用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係る信号処理回路の全体ブロック図
【図２】本発明の実施の形態１に係る左端点延長手段を示す図
【図３】本発明の実施の形態１に係る右端点延長手段を示す図
【図４】本発明の実施の形態１に係る端点検出手段を示す図
【図５】端点検出手段における信号波形を示す図
【図６】本発明の実施の形態１に係る信号処理回路の動作を示すフローチャート
【図７】重み“０．５”、“０．５”の２タップフィルタでの構成例
【図８】図６のフローチャートにおけるステップＳ６０５のフィルタ処理の動作を示すフローチャート
【図９】重み“０．２５”、“０．５”、“０．２５”の３タップフィルタでの構成例
【図１０】重み“０．２５”、“０．７５”の２タップフィルタでの構成例
【図１１】重み“０．２５”、“０．２５”、“０．２５”、“０．２５”の４タップフィルタにおいて、加算器を時分割共用した構成例
【図１２】重み“０．５”、“０．５”の２タップフィルタ２つと、“０．２５”、“０．５”、“０．２５”の３タップフィルタ１つとからなるフィルタにおいて、加算器を時分割共用した構成例
【図１３】映像の有効表示領域を示す図
【図１４】除算器における小数点以下の四捨五入を行う従来のフィルタの構成例
【図１５】除算器における小数点以下の四捨五入を行う従来のフィルタの別の構成例
【図１６】水平方向の参照画素が多い補間フィルタ例
【図１７】エッジ検出手段の構成例
【図１８】小数点部分を拡大したデータパスの例
【符号の説明】
【００６７】
１００  信号処理回路
１０１  端点検出手段
１０２  参照画素レジスタ群
１０３  補間データ位置選択手段
１０４  補間データ生成手段
１０５  水平カウンタ
１０６  有効表示領域設定レジスタ
１０７、１７０１  映像データの入力（上ライン）
１０８、１７０２  映像データの入力（下ライン）
１０９  補間データ出力
１１０  左端点延長手段
１１１  右端点延長手段
１１２  左端点検出信号
１１３  右端点検出及び保持信号
２０１、１７０４  現在の水平方向の位置の画素を保持するレジスタ
２０２、１７０５  現在の画素より１つ左の画素を保持するレジスタ
２０３  現在の画素より２つ左の画素を保持するレジスタ
２０４、３０１、１１１２、１１１３、１２１６、１２１７  セレクタ
３０２  画素データ保持レジスタ
４０１  有効表示画素イネーブル信号
５０１  有効表示画素イネーブル信号を示す波形
５０２  左端点検出信号を示す波形
５０３  右端点検出及び保持信号を示す波形
７０１、７０２、９０１、９０２、９０３、１００１、１００２  フィルタへの入力画素データ
７０３、１２２０、１２２１  シフト後の０．５に相当する１ビットのデータ
７０４、９０８、９０９、１００７、１００８、１１０５、１２０８、  加算器
７０５、１２１３、１２１４  １ビットの右シフタ（右シフト演算器）
７０６、９１０、１００９、１１１８、１２２４、１２２５、１２２６  四捨五入を含めた演算結果
９０４、９０５、１００５、１００６、１１１６、１１１７、１２２２、１２２３  シフト後の“０．２５”に相当する１ビットのデータ
９０６、１００３  左シフタ
９０７、１００４、１１０９、１２１５  ２ビットの右シフタ（右シフト演算器）
１１０１、１１０２、１１０３、１１０４  ４タップフィルタへの入力画素データ
１１０６、１２０９  カウンタ値“００”で動作するレジスタ
１１０７、１２１０  カウンタ値“０１”で動作するレジスタ
１１０８、１２１１  カウンタ値“１０”で動作するレジスタ
１１１４、１２１８  カウンタ
１１１５  カウンタ１１１４への入力クロック
１２０１、１２０２、１２０５、１２０６  ２タップフィルタへの入力画素データ
１２０３、１２０４、１２０７  ３タップフィルタへの入力画素データ
１２１２  カウンタ値“１１”で動作するレジスタ
１２１９  カウンタ１２１８への入力クロック
１４０１、１５０３  右シフタ
１４０２、１５０１  除算する元データ
１４０３、１５０２  加算器
１４０４  小数点以下となるデータ
１４０５、１５０４  四捨五入演算結果  
１６０１  補間で得る画素データ
１６０２  補間元の参照画素データ（上ライン）
１６０３  補間元の参照画素データ（下ライン）
１７０３  現在の画素より一つ右の画素を保持するレジスタ
１７０６  エッジ検出結果
１８０１  １０ビット幅のレジスタ  
１８０２  レジスタの整数部（８ビット幅）
１８０３  レジスタの小数点部（２ビット幅）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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