(57)【要約】【課題】フレキシブルなリダンダンシができ、リダンダンシによる救済効率を向上できる半導体記憶装置を提供することを目的としている。【解決手段】半導体記憶装置は、複数のメモリセルアレイ２１−１〜２１−４で構成されたメインセルアレイ２１、これらのメモリセルアレイで共用されるＲＤセルアレイ２２、補正容量Ｃｂａｄｄ及び切替回路２４−１〜２４−４を備えている。上記複数のメモリセルアレイとＲＤセルアレイには強誘電体セルがアレイ状に配置されている。上記補正容量は、リダンダンシビット線ＲＢＬに接続され、その容量をビット線ＢＬの容量と等価に設定する。上記切替回路は、メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続されたリダンダンシビット線を選択する。【選択図】      図１
2005310198.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との交差位置にそれぞれ配置された強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、
前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置されたスペアの強誘電体セルを備え、前記メインセルアレイにおける各メモリセルアレイ中の前記ビット線に接続された前記強誘電体セルよりも前記リダンダンシビット線に接続されたスペアの強誘電体セルの数が少なく、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、
前記リダンダンシビット線に接続され、前記リダンダンシビット線の容量を前記ビット線の容量と等価にするための補正容量と、
前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記リダンダンシビット線を選択するように構成された切替回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
ワード線とビット線との交差位置にそれぞれ配置された強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、
前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置されたスペアの強誘電体セルを備え、前記メインセルアレイにおける各メモリセルアレイ中の前記ビット線に接続された前記強誘電体セルよりも前記リダンダンシビット線に接続されたスペアの強誘電体セルの数が少なく、且つ前記ビット線の容量と前記リダンダンシビット線の容量とが等価になるように、複数のリダンダンシビット線が直列に接続され、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、
前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記直列接続された複数のリダンダンシビット線を選択するように構成された切替回路と
を具備することを特徴とする半導体記憶装置。
【請求項３】
ワード線とビット線との交差位置にそれぞれ配置され、セルトランジスタのソース，ドレイン間にキャパシタの両端をそれぞれ接続し、これを第１のユニットセルとして、この第１のユニットセルをｉ個直列に接続し、これら第１のユニットセルを第１のブロック選択トランジスタで選択する強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、
前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置され、セルトランジスタのソース，ドレイン間にキャパシタの両端をそれぞれ接続し、これを第２のユニットセルとして、この第２のユニットセルをｊ個（ｊ＜ｉ）直列に接続し、これら第２のユニットセルを第２のブロック選択トランジスタで選択するスペアの強誘電体セルを備え、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、
前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記リダンダンシビット線を選択するように構成された切替回路とを具備し、
前記メインセルアレイにおける各メモリセルアレイ中のビット線にそれぞれ接続される前記第１のブロック選択トランジスタの数と前記リダンダンシセルアレイにおける各リダンダンシビット線にそれぞれ接続される第２のブロック選択トランジスタの数が等しいことを特徴とする半導体記憶装置。
【請求項４】
前記各メモリセルアレイ中の前記強誘電体セルはそれぞれ、直列接続された複数の第１ユニットセルと、これら第１ユニットセルを第１ブロック選択信号に応答してビット線に接続する第１のブロック選択トランジスタとを備え、
前記リダンダンシセルアレイ中の前記強誘電体セルはそれぞれ、直列接続された複数の第２ユニットセルと、これら第２ユニットセルを第２ブロック選択信号に応答してリダンダンシビット線に接続する第２のブロック選択トランジスタとを備え、
前記第１，第２ユニットセルはそれぞれセルトランジスタと、このセルトランジスタのソース，ドレイン間に両端が接続されるキャパシタとを有することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記切替回路は、不良セルのアドレスを記憶したフューズデータに基づいて、メインセルアレイから前記ビット線を介して読み出されたデータと、前記リダンダンシセルアレイから前記リダンダンシビット線を介して読み出されたデータの一方を選択して入出力バッファに供給することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関するもので、更に詳しくは、強誘電体メモリにおけるリダンダンシ技術に関する。
【背景技術】
【０００２】
半導体記憶装置では、本来必要な容量のメモリセルに加えて、リダンダンシ用のスペアセルを設け、不良が発生したメモリセルをこのスペアセルに置き換えて救済する技術（リダンダンシ技術）により製造歩留まりを向上させることが必須になって来ている。
【０００３】
強誘電体メモリでは、ワード線で選択されるメモリセルとスペアワード線で選択されるスペアセルが同一ビット線上に配置され、不良セルを同一ビット線上のスペアセルに置き換える方式が採用されている。この方式のリダンダンシでは、一本のビット線上に複数の不良セルが発生すると、予め形成したスペアワード線（スペアロウ）の本数だけしか置き換えることができない。しかも、同一メモリセルアレイ内での救済しかできないため、特定のメモリセルアレイに不良が集中して対応するリダンダンシセルアレイで救済できないと、他のメモリセルアレイに不良セルが存在せず、スペアセルが余っていても救済できない。
【０００４】
これに対し、強誘電体セルとメモリセルの構造が似ているＤＲＡＭでは、メインセルアレイの外に、このメインセルアレイよりも小さい容量の独立したリダンダンシアレイを設け、不特定のメモリセルアレイとの置き換えを可能にして救済効率の向上を図っている。このような独立した小さい容量のリダンダンシセルアレイのビット線長は、メインセルアレイ中の各メモリセルアレイのビット線長よりも短くなる。このため、リダンダンシセルアレイのビット線容量はメインセルアレイ中のビット線容量に比べて低くなるが、ＤＲＡＭではビット線容量の減少によって読み出し時のセル信号量が増加するため、読み出し時のセンス動作に問題は生じない。
【０００５】
しかしながら、強誘電体メモリの読み出し信号量は、例えば非特許文献１のFigure 2.7.5(b)に示されているように、横軸にビット線容量、縦軸に読み出し信号量を取ると、所定のビット線容量をピークとしてビット線容量が増えても減っても読み出し信号量が減少する特性を有する。特に、ビット線容量が小さくなった時には信号量の減少が大きい。このため、強誘電体メモリにおいては、ＤＲＡＭのようにメインセルアレイよりも小さい容量の独立したリダンダンシセルアレイを用いて救済すると、ビット線容量の減少にしたがって読み出し信号量も減少する。この結果、データの読み出し時に誤動作する原因となるため、強誘電体メモリではＤＲＡＭのようなフレキシブルなリダンダンシ技術が適用できない、という問題があった。
【非特許文献１】2001 IEEE International Solid-State circuits Conference DIGEST OF TECHNICAL PAPERS (ISSCC 2001/SESSION2/NON-VOLATILE MEMORIES/2.7 pp.40,41) Takashima D.,et al.,“A 76mm２ 8Mb Chain Ferroelectric Memory”.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、フレキシブルなリダンダンシができ、救済効率を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によると、ワード線とビット線との交差位置にそれぞれ配置された強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置されたスペアの強誘電体セルを備え、前記メインセルアレイにおける各メモリセルアレイ中の前記ビット線に接続された前記強誘電体セルよりも前記リダンダンシビット線に接続されたスペアの強誘電体セルの数が少なく、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、前記リダンダンシビット線に接続され、前記リダンダンシビット線の容量を前記ビット線の容量と等価にするための補正容量と、前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記リダンダンシビット線を選択するように構成された切替回路とを具備する半導体記憶装置が提供される。
【０００８】
また、この発明の一態様によると、ワード線とビット線との交差位置にそれぞれ配置された強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置されたスペアの強誘電体セルを備え、前記メインセルアレイにおける各メモリセルアレイ中の前記ビット線に接続された前記強誘電体セルよりも前記リダンダンシビット線に接続されたスペアの強誘電体セルの数が少なく、且つ前記ビット線の容量と前記リダンダンシビット線の容量とが等価になるように、複数のリダンダンシビット線が直列に接続され、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記直列接続された複数のリダンダンシビット線を選択するように構成された切替回路とを具備する半導体記憶装置が提供される。
【０００９】
更に、この発明の一態様によると、ワード線とビット線との交差位置にそれぞれ配置され、セルトランジスタのソース，ドレイン間にキャパシタの両端をそれぞれ接続し、これを第１のユニットセルとして、この第１のユニットセルをｉ個直列に接続し、これら第１のユニットセルを第１のブロック選択トランジスタで選択する強誘電体セルを備えた複数のメモリセルアレイで構成されたメインセルアレイと、前記メインセルアレイと独立して設けられ、スペアワード線とリダンダンシビット線との交差位置にそれぞれ配置され、セルトランジスタのソース，ドレイン間にキャパシタの両端をそれぞれ接続し、これを第２のユニットセルとして、この第２のユニットセルをｊ個（ｊ＜ｉ）直列に接続し、これら第２のユニットセルを第２のブロック選択トランジスタで選択するスペアの強誘電体セルを備え、前記複数のメモリセルアレイで共用されるリダンダンシセルアレイと、前記メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続された前記リダンダンシビット線を選択するように構成された切替回路とを具備し、前記メインセルアレイにおける各メモリセルアレイ中のビット線にそれぞれ接続される前記第１のブロック選択トランジスタの数と前記リダンダンシセルアレイにおける各リダンダンシビット線にそれぞれ接続される第２のブロック選択トランジスタの数が等しい半導体記憶装置が提供される。
【発明の効果】
【００１０】
この発明によれば、フレキシブルなリダンダンシができ、救済効率を向上できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。  
図１は、この発明の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシの概念を示すブロック図である。メインセルアレイ２１は、複数（ｎ個）のメモリセルアレイ２１−１，２１−２，…，２１−ｎで構成されており、このメインセルアレイ２１に隣接して、独立したリダンダンシセルアレイ２２が設けられている。図１では、それぞれ１本のワード線ＷＬ、スペアワード線ＳＷＬ、ビット線ＢＬ及びリダンダンシビット線ＲＢＬと、１個のメモリセルＭＣ及びスペアセルＳＭＣとに着目して示しているが、各メモリセルアレイ中とリダンダンシセルアレイ中には多数のワード線ＷＬ、スペアワード線及びビット線ＢＬが設けられており、メモリセルＭＣとスペアセルＳＭＣはアレイ状に配置されている。そして、上記各メモリセルアレイ２１−１，２１−２，…，２１−ｎ中のビット線ＢＬの容量Ｃｂとリダンダンシセルアレイ２２中のリダンダンシビット線ＲＢＬの容量Ｃｂ’は等価に設定され、メモリセルＭＣの読み出し信号量とスペアセルＳＭＣの読み出し信号量とが実質的に等しくなっている。
【００１２】
上記各メモリセルアレイ２１−１，２１−２，…，２１−ｎにそれぞれ対応して、ＤＱバッファ２３−１，２３−２，…，２３−ｎが設けられている。また、上記各メモリセルアレイ２１−１，２１−２，…，２１−ｎと各ＤＱバッファ２３−１，２３−２，…，２３−ｎとの間にはそれぞれ、切替回路２４−１，２４−２，…，２４−ｎが設けられている。これら切替回路２４−１，２４−２，…，２４−ｎはそれぞれ、不良セルがアクセスされた時に、上記メモリセルアレイ２１−１，２１−２，…，２１−ｎ中のビット線ＢＬを介して読み出されるデータに代えて、リダンダンシセルアレイ２２中のリダンダンシビット線ＲＢＬから読み出されたデータを選択して対応するＤＱバッファ２３−１，２３−２，…，２３−ｎに供給するように切替制御される。
【００１３】
上記のような構成において、不良セルとスペアセルとの置き換えはワード線単位で行われ、各メモリセルアレイ２１−１，２１−２，…，２１−ｎ中の不良セルに接続されたワード線ＷＬが選択されたときには、このロウアドレスに代えてリダンダンシセルアレイ２２中の対応するスペアセルＳＭＣに接続されたスペアワード線ＳＷＬが選択される。そして、上記メモリセルアレイ２１−１，２１−２，…，２１−ｎ中の不良セルが選択されたときに、上記切替回路２４−１，２４−２，…，２４−ｎによって、この不良セルが接続されたビット線ＢＬを介して読み出されるデータに代えて、リダンダンシセルアレイ２２中の置き換えたスペアセルＳＭＣに接続されたリダンダンシビット線ＲＢＬから読み出されたデータがＤＱバッファ２３−１，２３−２，…，２３−ｎに供給される。この際、リダンダンシセルアレイ２２のビット線容量Ｃｂ’とメインセルアレイ２１のリダンダンシビット線容量Ｃｂとが等価であるので、読み出し信号量が減少することはない。
【００１４】
上記アーキテクチャーにより、メインセルアレイ２１よりも小さい容量の独立したリダンダンシセルアレイ２２を設けてリダンダンシ救済を行っても、安定な読み出し動作が実現できる。しかも、リダンダンシセルアレイ２２をメモリセルアレイ２１−１，２１−２，…，２１−ｎで共用するのでフレキシブルなリダンダンシが可能となり、救済効率を向上できる。
【００１５】
次に、上述したようなリダンダンシ動作を実現するための具体的な構成例とその動作を第１乃至第３の実施形態により詳しく説明する。
【００１６】
ここでは、セルトランジスタ（Ｔ）のソース，ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとして、このユニットセルを複数直列に接続した強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリと呼ばれる）を例に取って説明する。また、説明を簡単にするためにメインセルアレイは、４個のメモリセルアレイで構成され、各々のメモリセルアレイから４ビットのデータを入出力するものとする。
【００１７】
［第１の実施形態］
図２は、この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路部を抽出して概略構成を示すブロック図である。この回路は、メインセルアレイ２１、ＲＤ（リダンダンシ）セルアレイ２２、入出力バッファ２３−１〜２３−４、切替回路２４−１〜２４−４、ロウデコーダ／ＰＬコントロール回路２５、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６、リダンダンシフューズ回路２７、アドレスバッファ回路２８及びコントロール回路２９等を含んで構成されている。
【００１８】
上記アドレスバッファ回路２８には、アドレス信号Ａ０〜Ａ７が入力され、このアドレスバッファ回路２８の出力信号がリダンダンシフューズ回路２７及びロウデコーダ／ＰＬコントロール回路２５に供給される。上記コントロール回路２９には、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥ等が供給される。このコントロール回路２９によって上記アドレスバッファ回路２８、ロウデコーダ／ＰＬコントロール回路２５及び入出力バッファ２３−１〜２３−４等が制御される。上記リダンダンシフューズ回路２７の出力信号は、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６及び切替回路２４−１〜２４−４に供給される。また、上記ロウデコーダ／ＰＬコントロール回路２５の出力信号は上記メインセルアレイ２１中の各メモリセルアレイ２１−１〜２１−４にそれぞれ供給される。更に、上記ロウデコーダ／ＰＬコントロール回路２５から出力される信号の一部（ワード線駆動信号）が上記ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６に供給される。上記ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６の出力信号は上記ＲＤセルアレイ２２に供給される。
【００１９】
上記各メモリセルアレイ２１−１〜２１−４からメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３（ＭＲＷＤ０−３）をそれぞれ介して読み出されたデータは、上記切替回路２４−１〜２４−４に供給され、リードライトデータ線ＲＷＤを介して入出力バッファ２３−１〜２３−４に供給される。上記ＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤ０〜ＳＲＷＤ３（ＳＲＷＤ０−３）を介して読み出されたデータは、上記切替回路２４−１〜２４−４に供給され、リードライトデータ線ＲＷＤを介して入出力バッファ２３−１〜２３−４に供給される。上記切替回路２４−１〜２４−４は、リダンダンシフューズ回路２７から供給される信号ＨＩＴに基づいて、一方の読み出しデータを選択する。この信号ＨＩＴは、アドレスバッファ回路２８に入力されるアドレス信号Ａ０〜Ａ７とリダンダンシフューズ回路２７に予め記憶されているフューズデータ（不良セルのアドレス、すなわちリダンダンシで置き換える不良セルを選択するブロック選択線とワード線）とが一致したときに“Ｈ”レベルとなり、不一致の時には“Ｌ”レベルとなる。上記切替回路２４−１〜２４−４は、信号ＨＩＴが“Ｈ”レベルの時にはＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤ０−３を介して読み出されたデータを選択し、上記入出力バッファ２３−１〜２３−４に供給する。これに対し、信号ＨＩＴが“Ｌ”レベルの時には、上記各メモリセルアレイ２１−１〜２１−４からメインリードライトデータ線ＭＲＷＤ０−３をそれぞれ介して読み出されたデータを選択し、上記入出力バッファ２３−１〜２３−４に供給する。そして、上記入出力バッファ２３−１〜２３−４の出力信号が読み出しデータＩ／Ｏ０〜Ｉ／Ｏ１５として出力される。
【００２０】
一方、上記入出力バッファ２３−１〜２３−４に入力された書き込みデータＩ／Ｏ０〜Ｉ／Ｏ１５は、上記リードライトデータ線ＲＷＤを介して切替回路２４−１〜２４−４に供給される。そして、読み出し動作と同様に、切替回路２４−１〜２４−４によりメインセルアレイ２１に書き込むか、ＲＤセルアレイ２２に書き込むかが選択され、メインリードライトデータ線ＭＲＷＤ０−３またはスペアリードライトデータ線ＳＲＷＤ０−３を介してメインセルアレイ２１またはＲＤセルアレイ２２に書き込みが行われる。
【００２１】
上記メインセルアレイ２１は、この例では４個のメモリセルアレイ２１−１〜２１−４で構成されている。図３に示すように、メモリセルアレイ２１−１（２１−２〜２１−４も同様）中には、ワード線ＷＬが２５６本設けられており、これらワード線ＷＬと交差する方向に配置されたビット線ＢＬにはそれぞれ、３２個の直列セルＭＣ１〜ＭＣ３２が接続されている。これに対し、ＲＤセルアレイ２２は６４本のスペアワード線ＳＷＬを備え、これらスペアワード線ＳＷＬと交差する方向に配置されたリダンダンシビット線ＲＢＬにはそれぞれ、メモリセルアレイ２１−１と同じ構成の８個のスペアセル（直列セル）ＳＭＣ１〜ＳＭＣ８が配置されている。
【００２２】
また、上記リダンダンシビット線ＲＢＬと接地点Ｖｓｓ間には、容量素子Ｃｂａｄｄが接続されている。すなわち、本実施形態でのＲＤセルアレイ２２のビット線長は、メモリセルアレイ２１−１〜２１−４中のビット線長の１／４であり、リダンダンシビット線容量Ｃｂ’は、メインセルアレイのビット線容量Ｃｂの１／４になる。そこで、各リダンダンシビット線ＲＢＬには３／４Ｃｂに相当する容量素子Ｃｂａｄｄを接続している。これにより、「Ｃｂ＝Ｃｂ’＋Ｃｂａｄｄ」となり、メモリセルアレイ２１−１〜２１−４中のビット線容量とＲＤセルアレイ２２中のリダンダンシビット線容量は等価となる。よって、メインセルアレイ２１中のメモリセルＭＣから読み出した信号量と、ＲＤセルアレイ２２中のスペアセルＳＭＣから読み出した信号量は実質的に等しくなる。
【００２３】
上記容量素子Ｃｂａｄｄとしては、強誘電体キャパシタやＭＯＳキャパシタ等を用いることができる。また、半導体集積回路装置に寄生的に発生する寄生容量を利用しても良い。
【００２４】
上記メモリセルアレイ２１−１〜２１−４中の各々の直列セルＭＣは、図４（ａ）に示すように直列接続されたユニットセルＵＮＣ０〜ＵＮＣ７とブロック選択トランジスタＴｂで構成されている。各ユニットセルＵＮＣ０〜ＵＮＣ７は、セルトランジスタＴ０〜Ｔ７のソース，ドレイン間に強誘電体キャパシタＣ０〜Ｃ７の両端をそれぞれ接続した構成になっている。本例では、上記ユニットセルが８個直列接続されている。ブロック選択トランジスタＴｂの電流通路の一端はビット線ＢＬに接続され、ユニットセルＵＮＣ７は上記ビット線ＢＬと直交する方向に配置されたプレート線ＰＬに接続されている。上記ブロック選択トランジスタＴｂのゲートは上記ビット線ＢＬと直交する方向に配置されたブロック選択線ＢＳに接続され、上記セルトランジスタＴ０〜Ｔ７のゲートは上記ビット線ＢＬと直交する方向に配置されたワード線ＷＬ０〜ＷＬ７にそれぞれ接続されている。
【００２５】
図４（ｂ）に示すように、ＲＤセルアレイ２２中の各々のスペアセルＳＭＣも図４（ａ）と同様に構成されており、ブロック選択トランジスタＳＴｂの電流通路一端はリダンダンシビット線ＲＢＬに接続され、ユニットセルＳＵＮＣ７は上記リダンダンシビット線ＲＢＬと直交する方向に配置されたプレート線ＳＰＬに接続されている。そして、上記ブロック選択トランジスタＳＴｂのゲートは上記リダンダンシビット線ＲＢＬと直交する方向に配置されたブロック選択線ＳＢＳに接続され、上記スペアセルトランジスタＳＴ０〜ＳＴ７のゲートは上記リダンダンシビット線ＲＢＬと直交する方向に配置されたスペアワード線ＳＷＬ０〜ＳＷＬ７にそれぞれ接続される。
【００２６】
図５は、上記図２に示した回路におけるアドレスバッファ回路２８とロウデコーダ／ＰＬコントロール回路２５の具体的な構成例を示している。アドレスバッファ回路２８は、アドレスバッファ３１，３２とプリデコーダ３３，３４，３５とを含んで構成されている。アドレスバッファ３１には下位ビットのアドレス信号Ａ０〜Ａ２が入力され、このアドレスバッファ３１の出力信号がプリデコーダ３３に供給されてデコードされる。アドレスバッファ３２には上位ビットのアドレス信号Ａ３〜Ａ７が入力され、このアドレスバッファ３２の出力信号がプリデコーダ３４，３５に供給されてデコードされる。
【００２７】
ロウデコーダ／ＰＬコントロール回路２５は、Ｖｐｐレベル変換回路３６，３７、ＰＬ制御回路３８、ナンドゲート３９，４０−０〜４０−７及びインバータ４１〜４５を含んで構成されている。上記プリデコーダ３３の出力信号は、Ｖｐｐレベル変換回路３６に供給される。また、上記プリデコーダ３４，３５の出力信号は、ナンドゲート３９の入力端に供給される。このナンドゲート３９の出力信号は、インバータ４１を介してＶｐｐレベル変換回路３７とＰＬ制御回路３８に供給される。上記Ｖｐｐレベル変換回路３７の出力信号は、ナンドゲート４０−０〜４０−７の一方の入力端にそれぞれ供給されるとともに、インバータ４２，４３を介してブロック選択線ＢＳに供給される。上記Ｖｐｐレベル変換回路３６から出力されるワード線駆動信号ＷＤＲＶ０〜ＷＤＲＶ７はそれぞれ、上記ナンドゲート４０−０〜４０−７の他方の入力端に供給される。これらナンドゲート４０−０〜４０−７からワード線ＷＬ０〜ＷＬ７の駆動信号が出力される。上記ＰＬ制御回路３８には、プレート線ＰＬの駆動信号ＰＬＤＲＶが供給され、このＰＬ制御回路３８の出力信号がインバータ４４，４５を介してプレート線ＰＬに供給される。
【００２８】
図６は、上記図２に示した回路におけるＲＤロウデコーダ／ＲＤＰＬコントロール回路２６の構成例を示している。この回路２６は、Ｖｐｐレベル変換回路４６、ＰＬ制御回路４７、ナンドゲート４８−０〜４８−７及びインバータ４９〜５２を含んで構成されている。上記リダンダンシフューズ回路２７の出力信号は、Ｖｐｐレベル変換回路４６とＰＬ制御回路４７に供給される。上記Ｖｐｐレベル変換回路４６の出力信号は、ナンドゲート４８−０〜４８−７の一方の入力端にそれぞれ供給されるとともに、インバータ４９，５０を介してブロック選択線ＳＢＳに供給される。上記ロウデコーダ／ＰＬコントロール回路２５中のＶｐｐレベル変換回路３６から出力されるワード線駆動信号ＷＤＲＶ０〜ＷＤＲＶ７がそれぞれ、上記ナンドゲート４８−０〜４８−７の他方の入力端に供給される。これらナンドゲート４８−０〜４８−７からスペアワード線ＳＷＬ０〜ＳＷＬ７の駆動信号が出力される。上記ＰＬ制御回路４７には、プレート線ＳＰＬの駆動信号ＰＬＤＲＶが供給され、このＰＬ制御回路４７の出力信号がインバータ５１，５２を介してプレート線ＳＰＬに供給される。
【００２９】
図７は、上記図２に示した回路における切替回路２４−１〜２４−４の構成例を示している。各々の切替回路２４−１〜２４−４は、Ｐチャネル型ＭＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジスタＴ２とで構成された第１のトランスファゲート５５、Ｐチャネル型ＭＯＳトランジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ４とで構成された第２のトランスファゲート５６及びインバータ５７を含むスイッチ回路２４ａ〜２４ｄで構成されている。
【００３０】
スイッチ回路２４ａ中の上記トランスファゲート５５の一端には、メインセルアレイ２１中のメモリセルアレイからメインリードライトデータ線ＭＲＷＤ０を介して読み出されたデータが供給され、上記トランスファゲート５６の一端にはＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤ０を介して読み出されたデータが供給される。ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ４のゲートにリダンダンシフューズ回路２７から出力された信号ＨＩＴが供給され、ＭＯＳトランジスタＴ２とＭＯＳトランジスタＴ３のゲートには上記インバータ５７から信号ＨＩＴの反転信号が供給される。これによって、トランスファゲート５５と５６は相補的に動作し、信号ＨＩＴのレベルに応じて一方のデータが選択される。
【００３１】
他のスイッチ回路２４ｂ〜２４ｄも上記スイッチ回路２４ａと同様に構成されている。
【００３２】
従って、信号ＨＩＴが“Ｌ”レベルの時（不良セルがアクセスされない時）には、メモリセルアレイ２１−１〜２１−４からメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３に読み出されたデータが選択されてリードライトデータ線ＲＷＤ０〜ＲＷＤ３に供給される。一方、信号ＨＩＴが“Ｈ”レベルの時（不良セルがアクセスされた時）には、ＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤ０〜ＳＲＷＤ３に読み出されたデータが選択されてリードライトデータ線ＲＷＤ０〜ＲＷＤ３に供給される。リードライトデータ線ＲＷＤ０〜ＲＷＤ３に供給されたデータは、入出力バッファ２３−１〜２３−４に供給される。
【００３３】
次に、上記のような構成において動作を説明する。メインセルアレイ２１中に不良セルが存在しない場合には、切替回路２４−１〜２４−４でメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３が選択されて、データの読み出しや書き込みは全てメインセルアレイ２１中のメモリセルに対して行われる。
【００３４】
この際、図５に示したように、アドレスバッファ３２に入力されるアドレス信号Ａ３〜Ａ７により、メインセルアレイ２１中のメモリセルアレイ２１−１〜２１−４、駆動するブロック選択線ＢＳ、及び駆動するプレート線ＰＬが選択される。各メモリセルアレイ２１−１〜２１−４は、４ビットのＩ／Ｏ構成になっており、１つのアドレスで４本のビット線ＢＬが同時に選択される。よって、メモリセルアレイ２１−１〜２１−４毎に４本のビット線ＢＬに接続された４つの直列セルＭＣが選択されることになる。また、アドレス信号Ａ０〜Ａ２により、ワード線ＷＬ０〜ＷＬ７が選択的に駆動されることにより、上記選択された４つの直列セルＭＣ中の各ユニットセルＵＮＣ０〜ＵＮＣ７が選択される。選択された４つのユニットセルのデータは、このユニットセルを含むメモリセルアレイから、メインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３を介して対応する切替回路２４−１〜２４−４に供給される。
【００３５】
不良セルがアクセスされない時には、リダンダンシフューズ回路２７から出力される信号ＨＩＴは“Ｌ”レベルとなるので、切替回路２４−１〜２４−４によりメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３が選択され、選択されたユニットセルから読み出されたデータがリードライトデータ線ＲＷＤ０〜ＲＷＤ３を介して入出力バッファ２３−１〜２３−４に供給される。この結果、各入出力バッファ２３−１〜２３−４から４ビットずつの読み出しデータＩ／Ｏ０〜Ｉ／Ｏ１５が出力される。
【００３６】
データの書き込みは、逆の手順で行われ、書き込みデータＩ／Ｏ０〜Ｉ／Ｏ１５は、入出力バッファ２３−１〜２３−４に入力され、リードライトデータ線ＲＷＤ（ＲＷＤ０〜ＲＷＤ３）、切替回路２４−１〜２４−４及びメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３を介して各メモリセルアレイ２１−１〜２１−４中の選択されたユニットセルに書き込まれる。
【００３７】
メインセルアレイ２１中に不良セルが存在しても、この不良セルがアクセスされない場合には、上記と同様な読み出し並びに書き込み動作が行われる。
【００３８】
これに対し、メインセルアレイ２１中に不良セルが存在すると、その不良セルのアドレスがリダンダンシフューズ回路２７に記憶される。そして、このリダンダンシフューズ回路２７に記憶されたフューズデータに基づいて、ロウデコーダ／ＰＬコントロール回路２５、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６及び切替回路２４−１〜２４−４が制御され、不良セルのアドレスがアクセスされた時に、この不良セルに代えてスペアセルＳＭＣがアクセスされる。
【００３９】
メインセルアレイ２１に対するアクセス動作は、上記と同様である。ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６は、リダンダンシフューズ回路２７に記憶されたフューズデータに基づいて、ＲＤセルアレイ２２中のスペアセルをアクセスする。リダンダンシフューズ回路２７に記憶されている不良セルのアドレスデータにより、ＲＤセルアレイ２２中の駆動するブロック選択線ＳＢＳ及び駆動するプレート線ＳＰＬが選択され、４本のリダンダンシビット線ＲＢＬに接続された４個のスペアの直列セルＳＭＣが選択される。また、上記Ｖｐｐレベル変換回路３６の出力信号ＷＤＲＶ０〜ＷＤＲＶ７と上記Ｖｐｐレベル変換回路４６の出力信号との否定論理積により、スペアワード線ＷＬ０〜ＷＬ７が選択的に駆動され、選択された４個のスペアの直列セル中の各ユニットセルが選択される。選択されたユニットセルのデータは、ＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤ０〜ＳＲＷＤ３を介して切替回路２４−１〜２４−４にそれぞれ供給される。これら切替回路２４−１〜２４−４はそれぞれ、リダンダンシフューズ回路２７から出力される信号ＨＩＴに基づいて選択動作を行う。信号ＨＩＴが“Ｈ”レベルの時には、トランスファゲート５５がオン、トランスファゲート５６がオフとなるので、不良セルに対応するスペアセルのスペアリードライトデータ線ＳＲＷＤ０〜ＳＲＷＤ３が選択されて、ＲＤセルアレイ２２中のデータがリードライトデータ線ＲＷＤ（ＲＷＤ０〜ＲＷＤ３）に供給される。ここでは、４つメモリセルアレイ２１−１〜２１−４の内、不良の直列セルＭＣが存在する１つのメモリセルアレイがＲＤセルアレイの直列セルＳＭＣに置き換えられる。そして、入出力バッファ２３−１〜２３−４から読み出しデータＩ／Ｏ０〜Ｉ／Ｏ１５が出力される。
【００４０】
データの書き込みは、逆の手順で行われ、書き込みデータＩ／Ｏ０〜Ｉ／Ｏ１５は、入出力バッファ２３−１〜２３−４に入力され、リードライトデータ線ＲＷＤ（ＲＷＤ０〜ＲＷＤ３）、切替回路２４−１〜２４−４及びスペアリードライトデータ線ＳＲＷＤ０〜ＳＲＷＤ３を介してＲＤセルアレイ２２中の選択されたユニットセルに書き込まれる。
【００４１】
これによって、図８に示すように、メインセルアレイ２１中のメモリセルアレイ２１−１，２１−２，２１−４に不良セルＦＭＣ１，ＦＭＣ２，ＦＭＣ３が存在した場合には、これらの不良セルＦＭＣ１，ＦＭＣ２，ＦＭＣ３に代えてＲＤセルアレイ２２中のスペアセルＳＭＣ１，ＳＭＣ２，ＳＭＣ３にデータを書き込み、またデータを読み出すことができる。すなわち、異なるメモリセルアレイ中の対応する同一列のビット線ＢＬに接続された複数の不良セルＦＭＣ１，ＦＭＣ２，ＦＭＣ３を、一本のリダンダンシビット線ＲＢＬに接続されたスペアセルＳＭＣ１，ＳＭＣ２，ＳＭＣ３に置き換えて救済できる。
【００４２】
なお、図８では、メモリセルアレイ２１−１，２１−２，２１−４中のそれぞれ１個ずつの不良セルＦＭＣ１，ＦＭＣ２，ＦＭＣ３を救済する場合を例に示したが、リダンダンシビット線ＲＢＬに接続されている予め形成したスペアセルＳＭＣの数だけ置き換えることができる。
【００４３】
このように、本実施形態によれば、各メモリセルアレイ２１−１〜２１−４中の任意のワード線ＷＬに接続されたメモリセルＭＣをリダンダンシ置き換えが可能になり、効率の良いリダンダンシが実現できる。また、ビット線長の短いリダンダンシ領域（容量の小さいＲＤセルアレイ）を用いた構成でも、リダンダンシビット線ＲＢＬに容量素子Ｃｂａｄｄを接続してメインセルアレイ２１のビット線ＢＬとＲＤセルアレイ２２のビット線容量を等価にしているので、メモリセルＭＣとスペアセルＳＭＣの読み出し時の信号量は実質的に等しくなり、安定した読み出しが実現できる。
【００４４】
［第２の実施形態］
図９は、この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシの概念を概略的に示すブロック図である。図２に示した第１の実施形態と同様に、メインセルアレイ２１に隣接して独立したリダンダンシセルアレイ６０が設けられている。上記メインセルアレイ２１は、ｎ個のメモリセルアレイ２１−１，２１−２，…，２１−ｎで構成されており、各メモリセルアレイ２１−１，２１−２，…，２１−ｎに対応してＤＱバッファ２３−１，２３−２，…，２３−ｎが設けられている。上記各メモリセルアレイ２１−１，２１−２，…，２１−ｎと各ＤＱバッファ２３−１，２３−２，…，２３−ｎとの間にはそれぞれ、切替回路６１−１，６１−２，…，６１−ｎが設けられている。
【００４５】
上記リダンダンシセルアレイ６０中の複数のリダンダンシビット線ＲＢＬ１，ＲＢＬ２，…，ＲＢＬｋは折り返すように直列に接続されており、これらｋ本のリダンダンシビット線が１つのカラムアドレスで選択される。これによって、置き換えの対象となる各メモリセルアレイ２１−１，２１−２，…，２１−ｎ中のビット線容量Ｃｂとリダンダンシセルアレイ２２のビット線容量Ｃｂ’とが等価になり、メモリセルＭＣの読み出し信号量とスペアセルＳＭＣの読み出し信号量とが実質的に等しくなる。
【００４６】
切替回路６１−１，６１−２，…，６１−ｎはそれぞれ、メインセルアレイ２１におけるメモリセルアレイ２１−１〜２１−ｎのメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３のいずれを選択するか、リダンダンシセルアレイ２２におけるスペアリードライトデータ線ＳＲＷＤを選択するかを切り替えるものである。そして、メモリセルアレイ２１−１〜２１−ｎ中のビット線ＢＬに接続されたメモリセルＭＣを、直列接続された複数のリダンダンシビット線ＲＢＬ１，ＲＢＬ２，…，ＲＢＬｋにそれぞれ対応付け、グループ毎に選択するように構成されている。これら切替回路６１−１，６１−２，…，６１−ｎはそれぞれ、リダンダンシを行うときにはリダンダンシセルアレイ６０中の対応するスペアリードライトデータ線ＳＷＲＤを選択し、リダンダンシを行わないときには各メモリセルアレイ２１−１，２１−２，…，２１−ｎのメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３を選択するように制御される。図９では、メモリセルアレイ２１−３におけるメインリードライトデータ線ＭＲＷＤ１に読み出されるデータに代えて、スペアリードライトデータ線ＳＲＷＤに読み出されるデータを選択した状態を示している。
【００４７】
図１０は、この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路部を抽出して概略構成を示すブロック図である。この回路は、メインセルアレイ２１、ＲＤ（リダンダンシ）セルアレイ６０、ロウデコーダ／ＰＬコントロール回路２５、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６、リダンダンシフューズ回路２７、アドレスバッファ回路２８、コントロール回路２９、切替回路６１−１〜６１−４、入出力バッファ２３−１〜２３−４及びＩ／Ｏ選択回路６２等を含んで構成されている。
【００４８】
上記アドレスバッファ回路２８には、アドレス信号Ａ０〜Ａ７が入力され、このアドレスバッファ回路２８の出力信号がリダンダンシフューズ回路２７及びロウデコーダ／ＰＬコントロール回路２５に供給される。上記コントロール回路２９には、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥ等が供給される。このコントロール回路２９によって上記アドレスバッファ回路２８、ロウデコーダ／ＰＬコントロール回路２５及び入出力バッファ２３−１〜２３−４等が制御される。上記リダンダンシフューズ回路２７の出力信号は、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６及びＩ／Ｏ選択回路６２に供給される。また、上記ロウデコーダ／ＰＬコントロール回路２５の出力信号は上記メインセルアレイ２１中の各メモリセルアレイ２１−１〜２１−４にそれぞれ供給される。更に、上記ロウデコーダ／ＰＬコントロール回路２５から出力される信号の一部（ワード線駆動信号）が上記ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６に供給される。上記ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６の出力信号は上記ＲＤセルアレイ６０に供給される。上記Ｉ／Ｏ選択回路６２から出力される信号ＨＩＴ０〜ＨＩＴ３は、切替回路６１−１〜６１−４に供給される。このＩ／Ｏ選択回路６２は、信号ＨＩＴ０〜ＨＩＴ３によりＩ／Ｏを選択、すなわちメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３（ＭＲＷＤ０−３）のうちのどのメインデータリードライト線を、ＲＤセルアレイ６０における直列接続されたリダンダンシビット線の中のどのビット線に接続されたスペアセルに置き換えるかを選択するものである。
【００４９】
上記各メモリセルアレイ２１−１〜２１−４からメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３をそれぞれ介して読み出されたデータは、上記切替回路６１−１〜６１−４に供給される。上記ＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤを介して読み出されたデータは、同じく上記切替回路６１−１〜６１−４に供給される。これら切替回路６１−１〜６１−４で選択されたデータは、リードライトデータ線ＲＷＤを介して入出力バッファ２３−１〜２３−４に供給される。そして、上記入出力バッファ２３−１〜２３−４の出力信号が読み出しデータＩ／Ｏ０〜Ｉ／Ｏ１５として出力される。
【００５０】
一方、上記入出力バッファ２３−１〜２３−４に入力される書き込みデータＩ／Ｏ０〜Ｉ／Ｏ１５は、上記リードライトデータ線ＲＷＤを介して切替回路６１−１〜６１−４に供給される。そして、切替回路６１−１〜６１−４でメインセルアレイ２１に書き込むか、ＲＤセルアレイ２２に書き込むかが選択され、メインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３またはスペアリードライトデータ線ＳＲＷＤを介してメインセルアレイ２１またはＲＤセルアレイ６０に書き込みが行われる。
【００５１】
上記メインセルアレイ２１は、この例では４個のメモリセルアレイ２１−１〜２１−４で構成されている。図１１に示すように、メモリセルアレイ２１−１（２１−２〜２１−４も同様）中には、ワード線ＷＬが２５６本設けられており、これらワード線ＷＬと交差する方向に配置されたビット線ＢＬ１〜ＢＬ４にはそれぞれ、３２個の直列セルＭＣ１〜ＭＣ３２が接続されている。これに対し、ＲＤセルアレイ６０は６４本のスペアワード線ＳＷＬを備え、これらスペアワード線ＳＷＬと交差する方向に配置されたリダンダンシビット線ＲＢＬ１〜ＲＢＬ４にはそれぞれ、メモリセルアレイ２１−１と同じ構成の８個のスペアセル（直列セル）ＳＭＣ１〜ＳＭＣ８が配置されている。これらリダンダンシビット線ＲＢＬ１〜ＲＢＬ４は、一端側と他端側が折り返すように直列接続されている。
【００５２】
すなわち、本実施形態でのリダンダンシセルアレイ６０のビット線長は、メモリセルアレイ２１−１〜２１−４中のビット線長の１／４であり、リダンダンシビット線の容量Ｃｂ’は、メインセルアレイのビット線容量Ｃｂの１／４である。そこで、４本のリダンダンシビット線ＲＢＬ１〜ＲＢＬ４を１つの単位にして各リダンダンシビット線を直列接続している。折り返えすように直列接続された４本のリダンダンシビット線ＲＢＬ１〜ＲＢＬ４は、各メモリセルアレイ２１−１〜２１−４中の１本のビット線の長さと実質的に同じであり、このリダンダンシビット線にはビット線と同じ数のブロック選択トランジスタが接続され、同じ数の直列セルが接続されている。よって、「Ｃｂ＝４×Ｃｂ’」であり、メインセルアレイのビット線容量とリダンダンシセルアレイのビット線容量は等価となる。この結果、メモリセルとスペアセルの読み出し時の信号量は等しくなり、ビット線長の短いリダンダンシ領域を用いた構成でも安定した読み出しが実現できる。
【００５３】
図１２は、上記図１０に示した回路における切替回路６１−１〜６１−４の構成例を示す回路図である。各々の切替回路６１−１〜６１−４は、Ｐチャネル型ＭＯＳトランジスタＴ５とＮチャネル型ＭＯＳトランジスタＴ６とで構成された第１のトランスファゲート７５、Ｐチャネル型ＭＯＳトランジスタＴ７とＮチャネル型ＭＯＳトランジスタＴ８とで構成された第２のトランスファゲート７６及びインバータ７７を含むスイッチ回路６１ａ〜６１ｄで構成されている。
【００５４】
スイッチ回路６１ａ中の上記トランスファゲート７５の一端には、メインセルアレイ２１中のメモリセルアレイからメインリードライトデータ線ＭＲＷＤ０を介して読み出されたデータが供給され、上記トランスファゲート７６の一端にはＲＤセルアレイ６０からスペアリードライトデータ線ＳＲＷＤを介して読み出されたデータが供給される。ＭＯＳトランジスタＴ５とＭＯＳトランジスタＴ８のゲートにはＩ／Ｏ選択回路６２から出力された信号ＨＩＴ０が供給され、ＭＯＳトランジスタＴ６とＭＯＳトランジスタＴ７のゲートには上記インバータ７７から信号ＨＩＴ０の反転信号が供給される。これによって、トランスファゲート７５と７６は相補的に動作し、信号ＨＩＴ０のレベルに応じて一方のデータが選択され、入出力バッファに供給される。
【００５５】
他のスイッチ回路６１ｂ〜６１ｄも基本的には上記スイッチ回路６１ａと同様に構成されており、Ｉ／Ｏ選択回路６２から出力される信号ＨＩＴ１〜ＨＩＴ３によって上記スイッチ回路６１ａとは独立して動作が制御される。
【００５６】
従って、信号ＨＩＴ０〜ＨＩＴ３が“Ｌ”レベルの時（不良セルがアクセスされない時）には、メモリセルアレイ２１−１〜２１−４からメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３に読み出されたデータが選択されてリードライトデータ線ＲＷＤ０〜ＲＷＤ３に供給される。一方、不良セルがアクセスされ信号ＨＩＴ０〜ＨＩＴ３のうち選択された信号が“Ｈ”レベルの時には、ＲＤセルアレイ２２からスペアリードライトデータ線ＳＲＷＤに読み出されたデータがＩ／Ｏ毎に選択されてリードライトデータ線ＲＷＤ０〜ＲＷＤ３に供給される。
【００５７】
次に、上記のような構成において動作を説明する。メインセルアレイ２１中に不良セルが存在しない場合、及び不良セルがアクセスされない場合は前述した第１の実施形態と同様な動作を行う。よって、切替回路６１−１〜６１−４でメインリードライトデータ線ＭＲＷＤ０〜ＭＲＷＤ３が選択され、データの読み出しや書き込みは全てメインセルアレイ２１中のメモリセル２１−１〜２１−４に対して行われることになる。
【００５８】
これに対し、メインセルアレイ２１中の不良セルがアクセスされると、不良セルに代えてＲＤセルアレイ６０中のスペアセルＳＭＣが選択される。この際、図１１に示したようにスペアセルＳＭＣは、直列接続されたリダンダンシビット線ＲＢＬ１〜ＲＢＬ４に接続されているため、ブロック選択線とスペアワード線がメインセルアレイと全く同じレイアウトでは同一リダンダンシビット線上の４つのスペアセルが同時に選択されてしまう。そこで、同一リダンダンシビット線上の４つのブロック選択トランジスタの内、１つのブロック選択トランジスタのみしか選択されないようにブロック選択トランジスタのレイアウトを変更している。スペアワード線は４つのスペアセルを同時に選択しても選択されたブロックセレクトトランジスタで選択されるスペアセルのみリダンダンシビット線に接続されるので、メインセルアレイ２１−１〜２１４と同じレイアウトである。更に、リダンダンシセルアレイ６０は直列接続されたリダンダンシビット線構成であるため、図９に示したように１つのＩ／Ｏのみの置き換えとなる。
【００５９】
このように、第２の実施形態では、置き換えたメモリセルアレイの中の更にどのＩ／Ｏであるかまで切替回路６１−１〜６１−４で切り替える。
【００６０】
図１３は、本実施形態のリダンダンシ置き換えの様子を示している。メモリセルアレイ２１−１中の不良セルＦＭＣ１は、この不良セルＦＭＣ１が接続されたビット線ＢＬ１に対応するリダンダンシセルアレイ６０中のリダンダンシビット線ＲＢＬ１に接続されたスペアセルＳＭＣ１に置き換えられている。また、メモリセルアレイ２１−２中の不良セルＦＭＣ２は、この不良セルＦＭＣ２が接続されたビット線ＢＬ４に対応するリダンダンシセルアレイ６０中のリダンダンシビット線ＲＢＬ２に接続されたスペアセルＳＭＣ２に置き換えられている。更に、メモリセルアレイ２１−３中の不良セルＦＭＣ３は、この不良セルＦＭＣ３が接続されたビット線ＢＬ２に対応するリダンダンシセルアレイ６０中のリダンダンシビット線ＲＢＬ４に接続されたスペアセルＳＭＣ３に置き換えられている。
【００６１】
このように、本実施形態によれば、各メモリセルアレイ２１−１〜２１−４中の任意のワード線ＷＬに接続されたメモリセルＭＣをリダンダンシ置き換えが可能になり、効率の良いリダンダンシが実現できる。また、ビット線長の短いリダンダンシ領域（容量の小さいＲＤセルアレイ）を用いた構成でも、複数のリダンダンシビット線ＲＢＬ１〜ＲＢＬ４を直列接続してメインセルアレイ２１のビット線ＢＬとＲＤセルアレイ２２のビット線容量を等価にしているので、メモリセルＭＣとスペアセルＳＭＣの読み出し時の信号量は実質的に等しくなり、安定した読み出しが実現できる。
【００６２】
［第３の実施形態］
図１４は、この発明の第３の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路部を抽出して概略構成を示すブロック図である。この回路は、メインセルアレイ２１、ＲＤ（リダンダンシ）セルアレイ３０、ロウデコーダ／ＰＬコントロール回路２５、ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６、リダンダンシフューズ回路２７、アドレスバッファ回路２８、コントロール回路２９、切替回路２４−１〜２４−４及び入出力バッファ２３−１〜２３−４等を含んで構成されている。
【００６３】
本第３の実施形態に係る強誘電体メモリの基本構成は、第１の実施形態と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００６４】
図１４に示す回路が図２に示した回路と異なるのはＲＤセルアレイ３０の構成である。図１５に示すように、メモリセルアレイ２１−１（２１−２〜２１−４も同様）中には、第１，第２の実施形態と同様にワード線ＷＬが２５６本設けられており、これらワード線ＷＬと交差する方向に配置されたビット線ＢＬにはそれぞれ、３２個の直列セルＭＣ１〜ＭＣ３２が接続されている。これに対し、ＲＤセルアレイ３０は６４本のスペアワード線ＳＷＬを備え、これらスペアワード線ＳＷＬと交差する方向に配置されたリダンダンシビット線ＲＢＬにはそれぞれ、メモリセルアレイ２１−１と異なる構成の３２個のスペアセル（直列セル）ＳＭＣ１〜ＳＭＣ３２が接続されている。
【００６５】
上記メモリセルアレイ２１−１〜２１−４中の各々の直列セルＭＣは、図１６（ａ）に示すように直列接続されたユニットセルＵＮＣ０〜ＵＮＣ７とブロック選択トランジスタＴｂで構成されている。各ユニットセルＵＮＣ０〜ＵＮＣ７は、セルトランジスタＴ０〜Ｔ７のソース，ドレイン間に強誘電体キャパシタＣ０〜Ｃ７の両端をそれぞれ接続した構成になっている。本例では、上記ユニットセルが８個直列接続されている。ブロック選択トランジスタＴｂの電流通路の一端はビット線ＢＬに接続され、ユニットセルＵＮＣ７は上記ビット線ＢＬと直交する方向に配置されたプレート線ＰＬに接続されている。上記ブロック選択トランジスタＴｂのゲートは上記ビット線ＢＬと直交する方向に配置されたブロック選択線ＢＳに接続され、上記セルトランジスタＴ０〜Ｔ７のゲートは上記ビット線ＢＬと直交する方向に配置されたワード線ＷＬ０〜ＷＬ７にそれぞれ接続されている。
【００６６】
図１６（ｂ）に示すように、ＲＤセルアレイ３０中の各々のスペアセルＳＭＣは、直列接続されたユニットセルＳＵＮＣ０，ＳＵＮＣ１とブロック選択トランジスタＳＴｂで構成されている。各ユニットセルＳＵＮＣ０，ＳＵＮＣ１は、セルトランジスタＳＴ０，ＳＴ１のソース，ドレイン間に強誘電体キャパシタＳＣ０，ＳＣ１の両端をそれぞれ接続した構成になっている。本例では、上記ユニットセルが２個直列接続されている。ブロック選択トランジスタＳＴｂの電流通路一端はリダンダンシビット線ＲＢＬに接続され、ユニットセルＳＵＮＣ１は上記リダンダンシビット線ＲＢＬと直交する方向に配置されたプレート線ＳＰＬに接続されている。そして、上記ブロック選択トランジスタＳＴｂのゲートは上記リダンダンシビット線ＲＢＬと直交する方向に配置されたブロック選択線ＳＢＳに接続され、上記スペアセルトランジスタＳＴ０，ＳＴ１のゲートは上記リダンダンシビット線ＲＢＬと直交する方向に配置されたスペアワード線ＳＷＬ０，ＳＷＬ１にそれぞれ接続されている。
【００６７】
図１７は、上記図１４に示した回路におけるＲＤロウデコーダ／ＲＤＰＬコントロール回路２６の具体的な構成例を示している。ロウデコーダ／ＰＬコントロール回路２５は、図５に示した回路と同じ構成になっている。上記ＲＤロウデコーダ／ＲＤＰＬコントロール回路２６は、直列接続された４本のリダンダンシビット線ＲＢＬ１〜ＲＢＬ４に対応する４つの回路部２６−１〜２６−４を備えている。第１の回路部２６−１は、リダンダンシフューズ回路２７の出力信号、ワード線駆動信号ＷＤＲＶ０，ＷＤＲＶ１及びプレート線駆動信号ＰＬＤＲＶに基づいてスペアセルＳＭＣ中のブロック選択線ＳＢＳ０、スペアワード線ＳＷＬ０，ＳＷＬ１及びプレート線ＳＰＬ０を駆動する。この回路部２６−１は、Ｖｐｐレベル変換回路８１、ＰＬ制御回路８２、ナンドゲート８３，８４−０，８４−１及びインバータ８５〜８９を含んで構成されている。上記リダンダンシフューズ回路２７の出力信号、及びロウデコーダ／ＰＬコントロール回路２５から出力されるワード線駆動信号ＷＤＲＶ０，ＷＤＲＶ１は、ナンドゲート８３に供給され、このナンドゲート８３の出力信号がインバータ８５を介してＶｐｐレベル変換回路８１及びＰＬ制御回路８２に供給される。上記Ｖｐｐレベル変換回路８１の出力信号は、ナンドゲート８４−０，８４−１の一方の入力端にそれぞれ供給されるとともに、インバータ８６，８７を介してブロック選択線ＳＢＳ０に供給される。上記ワード線駆動信号ＷＤＲＶ０，ＷＤＲＶ１はそれぞれ、上記ナンドゲート８４−０，８４−１の他方の入力端に供給される。これらナンドゲート８４−０，８４−１からスペアワード線ＳＷＬ０，ＳＷＬ１の駆動信号が出力される。上記ＰＬ制御回路８２には、プレート線ＰＬの駆動信号ＰＬＤＲＶが供給され、このＰＬ制御回路８２の出力信号がインバータ８８，８９を介してプレート線ＳＰＬ０に供給される。
【００６８】
第２の回路部２６−２は、リダンダンシフューズ回路２７の出力信号、ワード線駆動信号ＷＤＲＶ２，ＷＤＲＶ３及びプレート線駆動信号ＰＬＤＲＶに基づいてスペアセルＳＭＣ中のブロック選択線ＳＢＳ１、スペアワード線ＳＷＬ０，ＳＷＬ１及びプレート線ＳＰＬ１を駆動する。
【００６９】
また、第３の回路部２６−３は、リダンダンシフューズ回路２７の出力信号、ワード線駆動信号ＷＤＲＶ４，ＷＤＲＶ５及びプレート線駆動信号ＰＬＤＲＶに基づいてスペアセルＳＭＣ中のブロック選択線ＳＢＳ２、スペアワード線ＳＷＬ０，ＳＷＬ１及びプレート線ＳＰＬ２を駆動する。
【００７０】
更に、第４の回路部２６−４は、リダンダンシフューズ回路２７の出力信号、ワード線駆動信号ＷＤＲＶ６，ＷＤＲＶ７及びプレート線駆動信号ＰＬＤＲＶに基づいてスペアセルＳＭＣ中のブロック選択線ＳＢＳ３、スペアワード線ＳＷＬ０，ＳＷＬ１及びプレート線ＳＰＬ３を駆動する。
【００７１】
上記第２乃至第４の回路部２６−２〜２６−４はそれぞれ、第１の回路部２６−１と同様な回路構成になっている。
【００７２】
なお、切替回路２４−１〜２４−４は、図７に示した回路と同じ構成である。
【００７３】
上記のような構成によれば、メモリセルアレイ２１−１〜２１−４中のビット線長とＲＤセルアレイ３０のリダンダンシビット線長は異なるものの、これらのビット線に接続されるブロック選択トランジスタは３２個と同じ数であり、同一サイズで同一パターンのブロック選択トランジスタで構成すればジャンクション容量はほぼ同じとなる。ビット線容量には、ブロック選択トランジスタのジャンクション容量が大きな要素を占めており、ブロック選択トランジスタがオフ状態にあればビット線ＢＬの容量とリダンダンシビット線ＲＢＬの容量は、実質的に「Ｃｂ＝Ｃｂ’」となり等価である。もちろん、ブロック選択トランジスタが選択されてオン状態にあるとＣｂとＣｂ’は若干異なるが、強誘電体メモリ全体で考えれば微々たる影響に過ぎない。従って、メインセルアレイとＲＤセルアレイの読み出し時の信号量を等しくでき、リダンダンシビット線長の短いＲＤセルアレイを複数のメモリセルアレイで共用する構成でも安定した読み出しが実現できる。
【００７４】
上述したように、この発明の第１乃至第３の実施形態によれば、強誘電体メモリにおいて、メインセルアレイ２１中の各メモリセルアレイ２１−１，２１−２，…，２１−ｎのビット線容量と等価なビット線容量を持ち、且つ容量の小さい独立したリダンダンシセルアレイ２２を設けたので安定な読み出し動作ができる。しかも、リダンダンシセルアレイ２２をメモリセルアレイ２１−１，２１−２，…，２１−ｎで共用するのでフレキシブルなリダンダンシを実現でき、救済できる自由度が増えたことにより救済効率を向上できる。また、救済効率を下げることなくリダンダンシセル領域のパターン占有面積を小さくでき、チップサイズの縮小を図れることからコスト削減も可能となる。
【００７５】
以上第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシの概念を示すブロック図。
【図２】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路部を抽出して概略構成を示すブロック図。
【図３】図２に示した回路におけるメインセルアレイとリダンダンシセルアレイの構成について説明するための概念図。
【図４】図２に示した回路におけるメインセルアレイとリダンダンシセルアレイの具体的な構成について説明するためのもので、（ａ）図はメインセルアレイ中のメモリセルの構成例を示す回路図、（ｂ）図はリダンダンシセルアレイ中のスペアセルの構成例を示す回路図。
【図５】図２に示した回路におけるアドレスバッファ回路とロウデコーダ／ＰＬコントロール回路の具体的な構成例を示す回路図。
【図６】図２に示した回路におけるＲＤロウデコーダ／ＲＤＰＬコントロール回路の構成例を示す回路図。
【図７】図２に示した回路における切替回路の構成例を示す回路図。
【図８】この発明の第１の実施形態に係るリダンダンシによる置き換え動作について説明するための概念図。
【図９】この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシの概念を概略的に示すブロック図。
【図１０】この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路を抽出して概略構成を示すブロック図。
【図１１】図１０に示した回路におけるメインセルアレイとリダンダンシセルアレイの構成について説明するための概念図。
【図１２】図１０に示した回路における切替回路の構成例を示す回路図。
【図１３】この発明の第２の実施形態に係るリダンダンシによる置き換え動作について説明するための概念図。
【図１４】この発明の第３の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおけるリダンダンシに関係する回路を抽出して概略構成を示すブロック図。
【図１５】図１４に示した回路におけるメインセルアレイとリダンダンシセルアレイの構成について説明するための概念図。
【図１６】図１４に示した回路におけるメインセルアレイとリダンダンシセルアレイの具体的な構成について説明するためのもので、（ａ）図はメインセルアレイ中のメモリセルの構成例を示す回路図、（ｂ）図はリダンダンシセルアレイ中のスペアセルの構成例を示す回路図。
【図１７】図１４に示した回路におけるＲＤロウデコーダ／ＲＤＰＬコントロール回路の構成例を示す回路図。
【符号の説明】
【００７７】
２１…メインセルアレイ、２１−１〜２１−ｎ…メモリセルアレイ、２２，３０，６０…リダンダンシセルアレイ（ＲＤセルアレイ）、２３−１〜２３−ｎ…ＤＱバッファ（入出力回路）、２４−１〜２４−ｎ，６１−１〜６１−ｎ…切替回路、２５…ロウデコーダ／ＰＬコントロール回路、２６…ＲＤロウデコーダ／ＲＤＰＬコントロール回路、２７…リダンダンシフューズ回路、２８…アドレスバッファ回路、２９…コントロール回路、ＷＬ，ＷＬ０〜ＷＬ７…ワード線、ＳＷＬ…スペアワード線、ＢＬ，ＢＬ１〜ＢＬ４…ビット線、ＲＢＬ，ＲＢＬ１〜ＲＢＬ４…リダンダンシビット線、ＭＲＷＤ０〜ＭＲＷＤ３…メインリードライトデータ線、ＲＷＤ…リードライトデータ線、ＳＲＷＤ，ＳＲＷＤ０〜ＳＲＷＤ３…スペアリードライトデータ線、ＭＣ，ＭＣ１〜ＭＣ３２…メモリセル（直列セル）、ＳＭＣ，ＳＭＣ１〜ＭＣ３２…スペアセル（直列セル）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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