(57)【要約】【課題】抵抗素子を有する半導体装置において、占有面積を増大させることなく、静電気等の高い電圧に対するサージ耐量を向上させた半導体装置を提供する。【解決手段】つづら折り状の抵抗素子パターンコーナ部３０に、ダイオード３２を形成することにより、高電圧が印加された場合でも形成されたダイオードがバリヤーの役目をして、電流をつづら折り状の抵抗素子パターンの経路に従い流すため、短絡を防ぎ静電気等の高い電圧に対するサージ耐量を向上させる。【選択図】図１
2005322793.tif 000002
【特許請求の範囲】
【請求項１】
半導体層で形成された抵抗体パターンを有する半導体装置であって、
前記抵抗体パターンの少なくともエッジ部に逆導電型の領域を形成し、
ＰＮ接合を構成するようにした半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記抵抗体パターンは、つづら折りパターンであり、少なくとも隣接パターンとの最近接位置にＰＮ接合を形成することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記抵抗体パターンは、つづら折りパターンであり、周縁全体にＰＮ接合を構成するように逆導電型の半導体領域を形成してなることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記抵抗体パターンは、所望の導電型にドープされたシリコン導電性膜のパターンであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記コーナエッジ部の最外周よりも内側に逆導電型の半導体領域を形成することによりＰＮＰ接合を構成することを特徴とする半導体装置。
【請求項６】
絶縁膜の形成された半導体基板上に第１の導電型の半導体層を形成する工程と、
前記第１の導電型の半導体層をパターニングし、抵抗体パターンを形成する工程と、
前記抵抗体パターンの近接部に第２の導電型の半導体層を形成することによりＰＮ接合を形成する工程とを含む半導体装置の製造方法。
【請求項７】
、請求項６に記載の半導体装置の製造方法であって、
前記抵抗体パターンを形成する工程は、
半導体層を成膜する工程と、
前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし抵抗体パターンを形成する工程と、
前記第１のレジストパターンを除去したのち、第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンのコーナエッジ部に第２の導電型領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記抵抗体パターンを形成する工程は、
半導体層を成膜する工程と、
前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし抵抗体パターンを形成する工程と、
前記第１のレジストパターンを熱処理し、収縮させる工程と、
収縮された前記第１のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンの周縁に第２の導電型領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に抵抗素子を内蔵した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
機器における各社小型化競争に伴い、トランジスタ等の半導体装置もバイアス抵抗等の周辺部品を同一半導体基板上に形成し、超小型化が要求されている。
従来、少なくとも１つの抵抗素子を内蔵するトランジスタ装置等の個別電子部
品において、限られた面積の半導体装置部に、より大きな抵抗値の抵抗素子を形成するために、抵抗素子部の形状は電流経路が折り返しをする蛇行形状（つづら折り形状）になっている。
【０００３】
図９（ａ）乃至（ｅ）は、従来の半導体装置の抵抗素子部の製造方法を工程順に示す図である。まず、図９（ａ）に示すように、素子領域の形成された半導体基板１０上に絶縁膜として酸化シリコン膜１１を形成し、次に、この酸化シリコン膜１１上にＣＶＤ法により多結晶（ポリ）シリコン膜１２を形成し、次に図９（ｂ）に示すように、多結晶シリコン膜１２上にＮ型もしくはＰ型不純物イオン１３を注入する。そして、図９（ｃ）に示すように、多結晶シリコン膜１２上にレジスト膜Ｒ１を塗布しフォトリソグラフィにより所望の形状にパターニングし、図９（ｄ）に示すように、このレジスト膜Ｒ１をマスクとして選択的に多結晶シリコン膜１２をエッチングすることにより所望のパターンを形成する。さらに、図９（ｅ）に示すようにアッシングにより、レジスト膜Ｒ１を除去する。以上の工程によりつづら折形状の所定幅の多結晶シリコンパターンからなる抵抗素子部が形成される
【０００４】
この半導体装置は、図１０に、従来のトランジスタ等半導体装置の上面から見たパターンを示すように、半導体装置１の限られたエリアに、多結晶シリコンからなる所定幅のパターン１２が配線されている。抵抗素子部２に相当する部分にはパターン１２が所定の間隔を保ってつづら折り状に配列形成されており、パターン１２の不純物濃度、断面積および長さにより所望の抵抗値を実現させている。
【０００５】
ここで、上記従来の抵抗素子を有する半導体装置では、以下に述べるような問題がある。図１１は従来の半導体装置の抵抗素子部の電流経路を示す模式図であり、図１１（ａ）は通常の電流経路２２を表したものである。図１１（ｂ）は外部から静電気等の高電圧が印加された場合の様子で、仮想抵抗２３の抵抗値が小さい場合と同様に、通常の電流経路を経ることなくコーナ部Ａから最近接のコーナ部Ａ’へ短絡経路２４を形成して流れるため、半導体装置がサージ破壊を起こしてしまうという問題がある。また図１２にこの抵抗素子部の斜視図を示すように、サージ耐量とＡ−Ａ’間の距離は、絶縁酸化膜の特性等も関係するが、基本的に比例関係にあり、サージ耐量の向上を図る方法として、抵抗素子パターンのコーナ部Ａ−Ａ’の距離を大きくすればよいが、半導体装置上の抵抗素子部を形成できるエリアには限界があり、またパターンの厚みｔ１を大きくし、幅ｔ２を狭くする方法も考えられるが、段切れ等の信頼性上の問題が新たに発生する。このような問題を解決する方法として例えば特許文献１に記載された技術がある。特許文献１によれば、半導体基板上の抵抗素子部の一部に狭い間隙部を形成するための突起部が設けられている。この突起部の存在によりサージ破壊が生じる前に間隙にて放電し、半導体装置を保護するというものである。
【０００６】
【特許文献１】特開平０８−３１６４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の例でも、外部から静電気等の高電圧が印加された場合の対策として、半導体装置がサージ破壊を起こさないようサージ耐量の向上を図るため、狭い間隙部を形成するための突起部を設けているが、この構成を備えるために抵抗素子部分の占有面積が増えてしまい、半導体装置自体の大きさが大きくなってしまうという問題がある。
【０００８】
本発明は、前記実情に鑑みてなされたもので、抵抗素子部分の占有面積を増大させることなく、サージ耐量を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の半導体装置は、半導体層で形成された抵抗体パターンを有する半導体装置であって、前記抵抗体パターンの少なくともエッジ部に逆導電型の領域を形成し、ＰＮ接合を構成するようにしている。
この構成により、短絡を生じやすい部分にＰＮ接合が形成されているため、ＰＮ接合による障壁により短絡が防止される。またコーナエッジ部は電流経路としては幅が増大する領域であるため、ここにＰＮ接合を形成することにより抵抗体パターンの抵抗値を増大することもない。
【００１０】
本発明の半導体装置は、前記抵抗体パターンが、つづら折りパターンであり、少なくとも隣接パターンとの最近接位置にＰＮ接合を形成するものを含む。
この構成により、隣接パターンとの短絡が防止される。
【００１１】
本発明の半導体装置は、前記抵抗体パターンは、つづら折りパターンであり、周縁全体にＰＮ接合を構成するように逆導電型の半導体領域を形成してなるものを含む。
この構成により、周縁部からの短絡が確実に防止される。
【００１２】
本発明の半導体装置は、前記抵抗体パターンは、所望の導電型にドープされたシリコン導電性膜のパターンであるものを含む。
この構成によれば、逆導電型の不純物を導入すればよいため、ＰＮ接合を形成するのが容易である。
【００１３】
本発明の半導体装置は、前記コーナエッジ部の最外周よりも内側に逆導電型の半導体領域を形成することによりＰＮＰ接合を構成するものを含む。
この構成によれば、一回の不純物導入により２つのＰＮ接合を形成することが可能となるため製造が容易で短絡防止効果の高い半導体装置を得ることができる。
【００１４】
本発明の半導体装置の製造方法は、絶縁膜の形成された半導体基板上に第１の導電型の半導体層を形成する工程と、前記第１の導電型の半導体層をパターニングし、抵抗体パターンを形成する工程と、前記抵抗体パターンの近接部に第２の導電型の半導体層を形成することによりＰＮ接合を形成する工程とを含む。
この方法によれば、第2の導電型の半導体層を形成するのみで容易に短絡防止を面積の増大を招くことなく実現することができる。
【００１５】
本発明の半導体装置の製造方法は、前記抵抗体パターンを形成する工程が、半導体層を成膜する工程と、前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし抵抗体パターンを形成する工程と、前記第１のレジストパターンを除去したのち、第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンのコーナエッジ部に第２の導電型領域を形成する工程とを含むものを含む。
【００１６】
この方法によれば、第2のレジストパターンの形成と不純物の導入のみで確実な短絡防止機能を実現することができる。
【００１７】
本発明の半導体装置の製造方法は、前記抵抗体パターンを形成する工程が、半導体層を成膜する工程と、前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし抵抗体パターンを形成する工程と、前記第１のレジストパターンを熱処理し、収縮させる工程と、収縮された前記第１のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンの周縁に第２の導電型領域を形成する工程とを含むものを含む。
【００１８】
この方法によれば、抵抗体パターンを形成するためのレジストパターンを残したままこれを熱処理により収縮させ、収縮されたレジストパターンをマスクとして第2の導電型領域を形成するようにしているため、新たなマスクあわせを必要とすることなく、抵抗体パターンの周縁全体にわたってＰＮ接合を形成することができる。
【発明の効果】
【００１９】
以上説明したように、本発明の半導体装置によれば、つづら折り形状に形成された抵抗素子部パターンのコーナ部分などのエッジ部に、短絡防止のためダイオードを形成する構成を備えることにより、半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対する半導体装置のサージ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の半導体装置の抵抗素子を構成する抵抗体パターンの製造工程を示すものである。
この半導体装置は、抵抗体パターンのつづら折り形状のコーナ部分に、ＰＮ接合を形成することによりダイオードを形成したことを特徴とし、形成されたダイオードがバリヤーとして作用して、電流は抵抗体パターンにより形成される電流経路に従い流れることになり、短絡防止をはかることができる。  
またこの製造方法は、酸化シリコン膜などの絶縁膜を形成した半導体基板上に、つづら折り状に形成されたＮ型多結晶シリコン層からなる抵抗体パターンコーナ部に逆導電型であるＰ型の不純物をイオン注入する工程を含むことを特徴とする。
【００２１】
まず、図１（ａ）に示されるように、コレクタとなるＮ型シリコン基板表面にベース拡散を行いＰ層を形成しさらにこのＰ層内にエミッタとなるＮ型不純物を注入しＮ層を形成したシリコン基板（半導体基板）５０の表面に、ＣＶＤ法により例えば０．４μｍの厚さに酸化シリコン膜５１、Ｎ型の多結晶シリコン膜５２を形成する。
【００２２】
次に図１（ｂ）に示されるように、多結晶シリコン膜５２上に、フォトレジストＲ１をパターニングし、図１（ｃ）に示されるように、フォトレジストＲ１をマスクとして選択的に多結晶シリコン膜５２をエッチングし、抵抗体パターンを形成する。
【００２３】
次に図１（ｄ）に示されるように、パターニングされた抵抗体パターンである多結晶シリコン膜５２上に、フォトレジストＲ２をパターニングし、フォトレジストＲ２をマスクとしてＰ型（ボロン）不純物をイオン注入し、Ｐ型領域５３を形成する。これによりコーナーエッジ部にＰ型領域５３が形成されることにより２つのＰＮ接合が形成される。
【００２４】
このようにして図１（ｅ）に示されるように、フォトレジストＲ２を除去し、抵抗体パターンが形成される。
以上、説明した半導体装置の製造方法により抵抗体パターンのコーナーエッジ部にダイオード３２をもつ抵抗素子のパターンが構成される。
【００２５】
次に図２は本発明の実施形態における半導体装置の抵抗素子部の上面図である。
抵抗体パターンはつづら折り形状になっており、この抵抗体パターンのコーナ部にダイオード３２を具備している。図２において、コーナ部３０の拡大図を図３に示す。図３はベースがＮ型の不純物にて構成されたものである。図３に示されるように、Ｎ型の多結晶シリコンからなる抵抗体パターンの各コーナ部に、逆導電型であるＰ型不純物を、フォトレジストＲ２をマスクとして、コーナ部端点３３から５〜２０μｍの位置に、イオン注入を用いて幅５〜１５μにわたり導入することによりＰ型の不純物領域３１を形成する。これにより、抵抗素子パターンコーナ部分に２つのＰＮ接合が形成され、ダイオード３２が形成される。
【００２６】
以上のように構成された本実施例の半導体装置の抵抗素子部の動作を図４の模式図を参照しながら説明する。図４で示されるように、抵抗体パターンを構成する多結晶シリコン膜５２に仮に高電圧が印加された場合でも、抵抗体パターンコーナ部に形成されたダイオード３２がバリヤーの役目をし、仮想抵抗３６の抵抗値が従来に較べて大きくなり、通常の電流経路である抵抗素子パターンに沿った電流の流れを促進し短絡を防ぐことができる。この作用により半導体装置のサージ耐量を向上させることが可能となる。
【００２７】
なお、上記の例では抵抗体パターンがＮ型であるものについて説明したが、反対にＰ型の抵抗体パターンについても適用可能であることは言うまでもない。また、前記の実施の形態においてはトランジスタに抵抗素子を形成した例について説明したがダイオード等他の半導体素子に抵抗素子を形成した半導体装置についても適用可能である。
【００２８】
（実施の形態２）
前記実施の形態１では、コーナーエッジ部にそれぞれ2個のＰＮ接合を形成したが、本実施の形態では、図５及び図６に示すようにコーナーエッジ部にＰ型領域３１を形成し、各コーナーエッジ部に１個のＰＮ接合を形成し、占有面積の増大を抑制したことを特徴とする。図１（ｅ）と図６との比較および図３と図５との比較から明らかなように、２重にＰＮ接合を形成したのに対し、１重にＰＮ接合を形成したことを特徴とするものである。
【００２９】
この構造では、Ｐ型領域が最外周に形成されていればよいため、ダイオードに要する占有面積が少ない。さらにまた、Ｐ型不純物を注入する際、レジストパターンのマスクあわせがコーナー部の外周の一部に対してのみ行えばよいため、マスク合わせが容易である。
【００３０】
ただし、マスクのずれにより抵抗体パターンをはずれてＰ型イオンを注入した場合、酸化シリコン膜に不純物イオンを導入することになり、わずかに導電型を呈することもある。
従って、外側にいくにつれて不純物濃度が小さくなるようにすれば、酸化シリコン膜のドーピングによる短絡も防止することができる。
【００３１】
（実施の形態３）
前記実施の形態１および２では、ＰＮ接合を形成するための第２のレジストパターンを再度形成したが、本実施の形態では、抵抗体パターンを形成する際に用いたレジストパターンを剥離することなくそのまま利用し、熱処理により収縮して本来の抵抗体パターンの外周部を露呈せしめ、この収縮されたレジストパターンをマスクとして、外周部全体にわたって逆導電型の不純物領域（Ｐ型領域５３：図８参照）を形成し、ＰＮ接合を形成し、外周部全体にわたってダイオード３２を形成したことを特徴とする。
【００３２】
この半導体装置は、抵抗体パターンであるつづら折り形状のコーナ部分のみならず抵抗体パターン周縁全体に、ＰＮ接合を形成することによりダイオードを形成したことを特徴とし、形成されたダイオードがバリヤーの役目をして、電流は抵抗素子パターンの経路に従い、短絡を生じることはない。  
【００３３】
図７はこの半導体装置の抵抗素子パターンの製造工程を示すものである。
またこの製造方法は、酸化シリコン膜などの絶縁膜を形成した半導体基板上に、つづら折り状に形成されたＮ型多結晶シリコン層からなる抵抗体パターンの外周全体にわたって逆導電型であるＰ型の不純物をイオン注入する工程を含むことを特徴とする。
【００３４】
まず、図７（ａ）乃至（ｃ）に示すように、前記実施の形態１で説明した図１（ａ）乃至（ｃ）の工程と同様に、フォトレジストＲ１をマスクとして選択的に多結晶シリコン膜５２をエッチングし、抵抗体のパターンを形成する。
【００３５】
次に図７（ｄ）に示されるように、パターニングされた抵抗体パターンである多結晶シリコン膜５２上に、フォトレジストＲ１を残したまま、熱処理を行い、フォトレジストＲ１を収縮して、この収縮されたフォトレジストＲ１ＳをマスクとしてＰ型（ボロン）不純物をイオン注入し、Ｐ型領域５３を形成する。これにより抵抗体パターンの外周全体にＰ型領域５３が形成されることにより外周に沿ってＰＮ接合が形成される。
【００３６】
このようにして図７（ｅ）に示されるように、フォトレジストＲ１Ｓを除去し、抵抗素子パターンが形成される。
以上、説明した半導体装置の製造方法により抵抗体パターンの外周全体にダイオード３２をもつ抵抗素子パターンが構成される。この構成によれば、より確実な短絡防止をはかることができる。
【００３７】
図８は本実施形態における半導体装置の抵抗素子部の上面図である。
抵抗素子パターンはつづら折り形状になっており、この抵抗体パターンの外周に沿ってＰ型領域５３が形成されダイオード３２が形成される。
【００３８】
なお、前記実施の形態では、抵抗体パターンとして多結晶シリコンを用いたが、アモルファスシリコンなど他のシリコン系導電性膜を用いてもよい。
【産業上の利用可能性】
【００３９】
本発明の半導体装置の製造方法それを用いた半導体装置は、半導体装置の占有面積を増大させることなく、検査装置、インサートマシンへの高度の静電気対策のための装置を新規に設置することなく、高電圧印加時に対する半導体装置のサージ耐量を向上させることとして有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１の半導体装置の抵抗体パターンの製造工程を示す断面図である。
【図２】本発明の実施の形態１の半導体装置の抵抗素子部の上面図である。
【図３】本発明の実施の形態１の半導体装置の抵抗素子部を拡大した上面図である。
【図４】本発明の実施の形態１の半導体装置の抵抗素子部の模式図である。
【図５】本発明の実施の形態２の半導体装置の抵抗素子部を拡大した上面図である。
【図６】本発明の実施の形態２の半導体装置の抵抗素子部の断面図である。
【図７】本発明の実施の形態３の半導体装置の抵抗体パターンの製造工程を示す断面図である。
【図８】本発明の実施の形態３の半導体装置の上面から見たパターン図である。
【図９】従来例の半導体装置の抵抗体パターンの製造工程を示す断面図である。
【図１０】従来の半導体装置の上面図である。
【図１１】従来の半導体装置の抵抗素子部の模式図である。
【図１２】従来の半導体装置の抵抗素子部の斜視図である。
【符号の説明】
【００４１】
１  半導体装置
２、２０  抵抗素子部
３、２１  パターン
１０  半導体基板
１１  酸化シリコン膜
１２  多結晶シリコン膜
Ｒ１、Ｒ２  レジスト膜
３０  コーナ部
３１  Ｐ型不純物
３２  ダイオード
３３、３４  コーナ部端点
５０  半導体基板
５１  酸化シリコン膜
５２  多結晶シリコン膜
Ｒ１、Ｒ２  フォトレジスト
５３  Ｐ型領域
【図１】
2005322793.tif 000003
【図２】
2005322793.tif 000004
【図３】
2005322793.tif 000005
【図４】
2005322793.tif 000006
【図５】
2005322793.tif 000007
【図６】
2005322793.tif 000008
【図７】
2005322793.tif 000009
【図８】
2005322793.tif 000010
【図９】
2005322793.tif 000011
【図１０】
2005322793.tif 000012
【図１１】
2005322793.tif 000013
【図１２】
2005322793.tif 000014