(57)【要約】      （修正有）【課題】オフセットキャンセル増幅回路及び該増幅回路を具備する表示装置の提供。【解決手段】共通の負荷回路Ｍ１ーＭ２と、第１、第２の差動対Ｍ５ーＭ６、Ｍ３ーＭ４を有し、第１の差動対の一方の入力と入力端子１間に接続されたスイッチＳＷ１と、第１の差動対の一方の入力と出力端子２間に接続されたスイッチＳＷ２と、第２の差動対の一方の入力と出力端子２間に接続されたスイッチＳＷ３と、第２の差動対の一方の入力に接続された容量素子Ｃ１を備え、第１の差動対Ｍ５，Ｍ６の他方の入力は入力端子１に接続され、第２の差動対の他方の入力は基準電圧入力端子３に接続され、２つの差動対の共通出力信号に応じて、増幅素子Ｍ７による増幅作用が行され、第１及び第２の電流源の少なくとも一方の活性、非活性を制御するための回路ＳＷ１１，ＳＷ１２を備えている。【選択図】    図１
2005286616.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の差動対と、
前記第１及び第２の差動対に共通接続された１つの負荷回路と、
前記第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
を含み、前記第１及び第２の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路が、
前記第１及び第２の電流源の少なくとも一方の活性／非活性を制御する回路を備えている、ことを特徴とする差動増幅回路。
【請求項２】
第１及び第２の差動対と、
前記第１及び第２の差動対に共通接続された１つの負荷回路と、
前記第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
を含み、前記第１及び第２の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路が、
前記第１及び第２の電流源の少なくとも１方の電流源の電流値を変調制御するための回路を備えている、ことを特徴とする差動増幅回路。
【請求項３】
第１の電源に接続された負荷回路と、
前記負荷回路に共通に接続された第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力と前記第２の差動対の他方の入力はともに前記入力端子に接続され、さらに、
前記第１の差動対と第２の電源間に、前記第１の電流源と直列形態に接続された第４のスイッチと、
を備えている、ことを特徴とする差動増幅回路。
【請求項４】
第１の電源に接続された負荷回路と、
前記負荷回路に共通に接続された第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力と前記第２の差動対の他方の入力はともに前記入力端子に接続され、さらに、
前記第１の差動対と第２の電源間に、前記第１の電流源と直列形態に接続された第４のスイッチと、
を備えている、ことを特徴とする差動増幅回路。
【請求項５】
データ出力期間が、第１の期間と第２の期間からなり、
前記第１の期間に、前記第１及び第３のスイッチがオン、前記第２のスイッチがオフとされ、
前記第２の期間に、前記第１及び第３のスイッチがオフ、前記第２のスイッチがオンとされ、
前記第４のスイッチは、前記第１の期間の開始の所定期間オフとされたのちオンとされる、ことを特徴とする請求項４記載の差動増幅回路。
【請求項６】
第１の電源に接続された負荷回路と、
前記負荷回路に共通に接続された第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力は前記入力端子に接続され、
前記第２の差動対の他方の入力は基準電圧入力端子に接続され、さらに、
前記第１の差動対と第２の電源間に、前記第１の電流源と直列形態に接続された第４のスイッチと、
前記第２の差動対と前記第２の電源間に、前記第２の電流源と直列形態に接続された第５のスイッチと、
を備えている、ことを特徴とする差動増幅回路。
【請求項７】
データ出力期間が、第１の期間と第２の期間からなり、
前記第１の期間に、前記第１及び第３のスイッチがオン、前記第２のスイッチがオフとされ、
前記第２の期間に、前記第１及び第３のスイッチがオフ、前記第２のスイッチがオンとされ、
前記第４のスイッチは、前記第１の期間の開始の所定期間オフとしたのちオンとされ、
前記第５のスイッチは、前記第２の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第２の期間の開始の所定期間以外の期間オンとされる、ことを特徴とする請求項６記載の差動増幅回路。
【請求項８】
第１の電源に接続された負荷回路と、
前記負荷回路に共通に接続された第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と前記出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力と前記第２の差動対の他方の入力は、ともに前記入力端子に接続され、さらに、
前記第１の差動対と第２の電源間に、第３の電流源と第４のスイッチとからなる直列回路が、前記第１の電流源と並列形態に接続されている、ことを特徴とする差動増幅回路。
【請求項９】
データ出力期間が、第１の期間と第２の期間からなり、
前記第１の期間に、前記第１及び第３のスイッチがオン、前記第２のスイッチがオフとされ、
前記第２の期間に、前記第１及び第３のスイッチがオフ、前記第２のスイッチがオンとされ、
前記第４のスイッチは、前記第２の期間の開始の所定期間オンとされ、前記データ出力期間の前記第２の期間の開始の所定期間以外の期間はオフとされる、ことを特徴とする請求項８記載の差動増幅回路。
【請求項１０】
第１の電源に接続された負荷回路と、
前記負荷回路に共通に接続された第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と前記出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力は前記入力端子に接続され、
前記第２の差動対の他方の入力は基準電圧入力端子に接続され、さらに、
前記第１の差動対と前記第２の電源間に、第３の電流源と第４のスイッチとからなる直列回路が、前記第１の電流源と並列形態に接続され、
前記第２の差動対と第２の電源間に、第４の電流源と第５のスイッチとからなる直列回路が、前記第２の電流源と並列形態に接続されている、ことを特徴とする差動増幅回路。
【請求項１１】
データ出力期間が、第１の期間と第２の期間からなり、
前記第１の期間に、前記第１及び第３のスイッチがオン、前記第２のスイッチがオフとされ、
前記第２の期間に、前記第１及び第３のスイッチがオフ、前記第２のスイッチがオンとされ、
前記第５のスイッチは、前記第１の期間の開始の所定期間、オンとされたのちオフとされ、
前記第４のスイッチは、前記第２の期間の開始の所定期間オンとされ、前記データ出力期間の前記第２の期間の開始の所定期間以外の期間はオフとされる、ことを特徴とする請求項１０記載の差動増幅回路。
【請求項１２】
階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
前記増幅回路として、請求項１乃至１１のいずれか一に記載の差動増幅回路を有することを特徴とする表示装置。
【請求項１３】
第１及び第２の差動対と、
前記第１及び第２の差動対に共通接続された１つの負荷回路と、
前記第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
を含み、前記第１及び第２の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路が、
前記第１及び第２の差動対の少なくとも一方の活性／非活性を制御する回路を備えている、ことを特徴とする差動増幅回路。
【請求項１４】
第１の電源に接続された負荷回路と、
第１及び第２の差動対と、
第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
第１及び第２の差動対の共通接続された出力を受けて出力端子を駆動する増幅素子と、
前記第１の差動対の一方の入力と入力端子間に接続された第１のスイッチと、
前記第１の差動対の前記一方の入力と出力端子間に接続された第２のスイッチと、
前記第２の差動対の一方の入力と出力端子間に接続された第３のスイッチと、
前記第２の差動対の一方の入力に接続された容量素子と、
を備え、
前記第１の差動対の他方の入力と前記第２の差動対の他方の入力はともに前記入力端子に接続され、
前記第１の差動対の出力対と前記負荷回路間の導通／遮断を制御する第１のスイッチ群と、
前記第２の差動対の出力対と前記負荷回路間の導通／遮断を制御する第２のスイッチ群と、
を備えている、ことを特徴とする差動増幅回路。
【請求項１５】
データ出力期間が、第１の期間と第２の期間からなり、
前記第１の期間に、前記第１及び第３のスイッチがオン、前記第２のスイッチがオフとされ、
前記第２の期間に、前記第１及び第３のスイッチがオフ、前記第２のスイッチがオンとされ、
前記第１のスイッチ群は、前記第１の期間の開始の所定期間オフとしたのちオンとされ、
前記第２のスイッチ群は、前記第２の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第２の期間の開始の所定期間以外の期間オンとされる、ことを特徴とする請求項１４記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路表示装置に関し、オフセットキャンセル機能を具備する増幅回路と該増幅回路を有する表示装置に関する。
【背景技術】
【０００２】
近時、液晶ディスプレイなどのフラットパネルディスプレイは世の中に広く普及し、その多くはアクティブマトリックス型とされている。例えば、アクティブマトリクス駆動方式を用いた液晶表示装置の表示部は、透明な画素電極及び薄膜トランジスタ（Thin  Film  Transistor；ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することで各画素電極に所定の電圧を印加し各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させ、容量性を有する液晶がその電位差及び透過率を所定の期間保持することにより、画像を表示させるものである。
【０００３】
半導体基板上には、各画素電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線と、ＴＦＴのスイッチング制御信号を送る走査線とが格子状に配線され、データ線は、対向基板電極との間に挟まれる液晶の容量や各走査線との交差部に生じる容量などによる容量性負荷となっている。
【０００４】
各画素電極への階調電圧の印加はデータ線を介して行われ、データ線につながる全ての画素に対して１フレーム期間（１／６０秒程度）に階調電圧の書込みが行われる。このため、データ線を駆動するデータ線駆動回路は、容量性負荷であるデータ線を、高い電圧精度で高速に駆動しなければならない。
【０００５】
そして、携帯機器用途については、データ線駆動回路には、データ線の高精度及び高速駆動に加え、さらに、低消費電力であることが求められている。
【０００６】
また、データ線駆動回路は、多数のデータ線間で、駆動する階調電圧にばらつきなく駆動することが求められている。すなわち、データ線駆動回路に用いられる出力増幅回路には、高い出力電圧精度が求められている。
【０００７】
図１３、図１４は、高精度化を図る従来の増幅回路の構成及びタイミング動作の一例をそれぞれ示す図である（後記特許文献１参照）。
【０００８】
図１３は、増幅回路を構成するトランジスタの素子ばらつきに起因する出力オフセットを抑制する機能を備えたオフセットキャンセルアンプの構成を示す図である。図１３を参照すると、この回路は、共通接続されたソースが定電流源Ｍ８の一端に接続された差動対を構成するＮＭＯＳトランジスタＭ３、Ｍ４と、共通接続されたソースが定電流源Ｍ９の一端に接続された差動対を構成するＮＭＯＳトランジスタＭ５、Ｍ６と、を有し、ＮＭＯＳトランジスタＭ３、Ｍ５のドレイン同士は接続され、ＰＭＯＳトランジスタＭ１のドレインに接続され、ＮＭＯＳトランジスタＭ４、Ｍ６のドレイン同士は接続され、ＰＭＯＳトランジスタＭ１のドレインとゲートの接続点に接続され、ＰＭＯＳトランジスタＭ１、Ｍ２のソースは高位側電源ＶＤＤに接続され、ゲートが共通接続されている。ＰＭＯＳトランジスタＭ１、Ｍ２は、差動対（Ｍ３、Ｍ４）と差動対（Ｍ５、Ｍ６）の共通の能動負荷をなすカレントミラーを構成している。ＮＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ１の接続点は、ソースが電源ＶＤＤに接続され、ドレインが出力端子２に接続されたＰＭＯＳトランジスタＭ７のゲートに接続され、出力端子２と低位側電源ＶＳＳ間には、電流源Ｍ１０が接続されている。ＮＭＯＳトランジスタＭ３、Ｍ５のゲートは、入力端子１に接続され、ＮＭＯＳトランジスタＭ６のゲートは、スイッチＳＷ１を介して入力端子１に接続され、スイッチＳＷ２を介して出力端子２に接続されている。ＮＭＯＳトランジスタＭ４のゲートは、一端が低位側電源ＶＳＳに接続された容量Ｃ１の他端に接続され、ＮＭＯＳトランジスタＭ４のゲートと出力端子２間にはスイッチＳＷ３が接続されている。
【０００９】
図１４のタイミングチャートを参照すると、図１３に示す増幅回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオン、スイッチＳＷ２がオフとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、差動対（Ｍ５，Ｍ６）の入力対には入力電圧Ｖｉｎが共通に入力される。このとき、出力電圧Ｖｏｕｔは、オフセット電圧（ΔＶ＝Ｖｆ；差動対の入力対に同電圧を印加したときの出力オフセット電圧）を含んだ電圧（Ｖｉｎ＋Ｖｆ）となっており、この電圧が容量素子Ｃ１に蓄積される。
【００１０】
その後、期間ｔ２に、スイッチＳＷ１、ＳＷ３がオフし、スイッチＳＷ２がオンとされ、その結果、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと容量素子Ｃ１の端子電圧（Ｖｉｎ＋Ｖｆ）が差動入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが差動入力される。このとき、差動対（Ｍ３，Ｍ４）には、期間ｔ１と同じ電圧が、その入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。
【００１１】
したがって、期間ｔ２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと等しい電圧となって安定する。すなわち、図１３に示した回路は、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。
【００１２】
図１５に示す構成は、図１３に示した回路を変更したものである（後記特許文献２参照）。図１５に示す構成が、図１３に示した構成と相違している点は、図１３に示す回路構成では、差動対をなすトランジスタＭ３のゲートに入力電圧Ｖｉｎが入力されているのに対して、図１５の例では、差動対をなすトランジスタＭ３のゲートに参照電圧Ｖｒｅｆを入力する構成としている。なお、図１５の各スイッチを制御するタイミングチャートは、図１４に示したものと同様である。
【００１３】
図１５に示す増幅回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオンし、スイッチＳＷ２はオフとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが入力され、差動対（Ｍ５，Ｍ６）の入力対にはＶｉｎが入力される。このとき、出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆに対してオフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）となっており、この電圧が容量素子Ｃ１の一端に印加される。その後、期間ｔ２に、スイッチＳＷ１，ＳＷ３がオフ、スイッチＳＷ２がオンとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｒｅｆと容量素子Ｃ１の端子電圧（Ｖｒｅｆ＋Ｖｆ）が入力され、差動対（Ｍ５，Ｍ６）の入力対にはＶｉｎと出力電圧Ｖｏｕｔが入力される。このとき、差動対（Ｍ３，Ｍ４）は、期間ｔ１と同じ電圧が入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。したがって、期間ｔ２における出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しい電圧となって安定する。すなわち、図１５に示す回路は、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。
【００１４】
なお、参照電圧Ｖｒｅｆを、出力電圧範囲の中間電圧に設定すれば、期間ｔ１での出力電圧Ｖｏｕｔの電位変動量を、図１３の構成よりも小さくすることができる。このため、期間ｔ１を短縮して、高精度な駆動が行われる期間ｔ２を長く取ることができる。
【００１５】
【特許文献１】特開２００１−２９２０４１公報（第３、４頁、第１図）
【特許文献２】特開２００３−１６８９３６公報（第３、４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近時、液晶表示装置は、表示部だけでなく、駆動回路も薄膜トランジスタで形成した駆動回路一体型の液晶表示装置が開発されている。しかし、駆動回路を形成する薄膜トランジスタは、単結晶シリコンで形成したトランジスタに比べて特性ばらつきが大きい。例えば閾値電圧は、１００ｍＶのオーダーでばらつく場合がある。
【００１７】
これに対して、図１３や図１５に示した従来のオフセットキャンセルアンプは、このような特性ばらつきの大きい薄膜トランジスタで形成しても有効であり、出力オフセットを抑制して高精度な電圧駆動を行うことができる。
【００１８】
しかしながら、本発明者による研究の結果、特性ばらつきの大きいトランジスタで形成した図１３や図１５に示した構成の従来のオフセットキャンセルアンプは、高い電圧精度は実現できるものの、特性ばらつきに起因したスルーレートのばらつきが発生することがわかった。液晶表示装置の駆動回路では、データ線間で同一の階調電圧に対するスルーレートがばらつくと、画素への書込み電圧にも、ばらつきが出ることになる。このため、表示品質を低下させる要因となる。
【００１９】
したがって、本発明が解決しようとする課題は、特性ばらつきの大きいトランジスタで形成した増幅回路において、出力オフセットを抑制した高出力精度の実現とともに、スルーレートのばらつきも抑制するオフセットキャンセルアンプ、及び該アンプを具備する表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２１】
本発明の一つのアスペクトに係る差動増幅器は、共通の負荷回路と、第１及び第２の電流源との間にそれぞれ接続された第１、第２の差動対を有し、第１、第２の差動対の共通出力信号に応じて増幅作用を行う差動増幅器において、第１、第２の電流源の少なくとも一方の活性、非活性を制御するための回路を設ける。
【００２２】
本発明の他のアスペクトに係る差動増幅回路は、共通の負荷回路と、第１及び第２の電流源との間にそれぞれ接続された第１、第２の差動対を有し、第１、第２の差動対の共通出力信号に応じて増幅作用を行う差動増幅器において、第１、第２の差動対をそれぞれ駆動する電流源の電流値を変調制御するための回路を備えた構成としてもよい。
【００２３】
本発明において、前記第１の差動対（Ｍ５、Ｍ６）の一方の入力と、差動増幅回路の入力端子（１）間に接続された第１のスイッチ（ＳＷ１）と、第１の差動対の前記一方の入力と、差動増幅回路の出力端子（２）間に接続された第２のスイッチ（ＳＷ２）と、前記第２の差動対（Ｍ３、Ｍ４）の一方の入力と出力端子（２）間に接続された第３のスイッチ（ＳＷ３）と、第２の差動対の一方の入力に接続された容量素子（Ｃ１）と、を備え、第１の差動対（Ｍ５、Ｍ６）の他方の入力は入力端子（１）に接続され、第２の差動対の他方の入力は、基準電圧入力端子（３）に接続されている。なお、括弧内の参照符号は、あくまで発明の理解の参考とするためのものであり、本発明を制限するものと解釈されるべきではない。
【００２４】
本発明に係る差動増幅回路は、その一態様として、入力端子と、出力端子と、第１の電源（ＶＤＤ）に接続された負荷回路（Ｍ１、Ｍ２）と、前記負荷回路に共通に接続された第１、第２の差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）と、第１、第２の差動対にそれぞれ電流を供給する第１、第２の電流源（Ｍ９、Ｍ８）と、第１、第２の差動対の共通接続された出力を受けて出力端子（２）を駆動する増幅素子（Ｍ７）と、前記第１の差動対（Ｍ５、Ｍ６）の一方の入力と入力端子（１）間に接続された第１のスイッチ（ＳＷ１）と、前記第１の差動対の前記一方の入力と出力端子（２）間に接続された第２のスイッチ（ＳＷ２）と、前記第２の差動対（Ｍ３、Ｍ４）の一方の入力と出力端子間に接続された第３のスイッチ（ＳＷ３）と、前記第２の差動対（Ｍ３、Ｍ４）の一方の入力に接続された容量素子（Ｃ１）と、を備え、前記第１の差動対（Ｍ５、Ｍ６）の他方の入力は前記入力端子（１）に接続され、前記第２の差動対（Ｍ３、Ｍ４）の他方の入力は基準電圧入力端子（３）に接続され、さらに、前記第１の差動対と第２の電源（ＶＳＳ）間に、前記第１の電流源と直列形態に接続された第４のスイッチ（ＳＷ１２）と、前記第２の差動対と前記第２の電源間に、前記第２の電流源と直列形態に接続された第５のスイッチ（ＳＷ１１）と、を備えている。
【００２５】
データ出力期間が、第１の期間と第２の期間（ｔ１、ｔ２）からなり、第１の期間に、第１及び第３のスイッチ（ＳＷ１、ＳＷ３）がオン、第２のスイッチ（ＳＷ２）がオフとされ、第２の期間に、第１及び第３のスイッチ（ＳＷ１、ＳＷ３）がオフ、第２のスイッチ（ＳＷ２）がオンとされ、第４のスイッチ（ＳＷ１２）は、第１の期間（ｔ１）の開始の所定期間（ｔａ）オフとされたのち、オンとされ、第５のスイッチ（ＳＷ１１）は、第２の期間（ｔ２）の開始の所定期間（ｔｂ）、オフとされ、それ以外の期間オンとされる。あるいは、第２の差動対（Ｍ３、Ｍ４）の他方の入力は、前記入力端子（１）に接続され、前記第１の差動対（Ｍ５、Ｍ６）と前記第２の電源間に、前記第１の電流源と直列形態に接続された第４のスイッチ（ＳＷ１２）を備え、第５のスイッチ（ＳＷ１１）を省略した構成としてもよい。
【００２６】
本発明に係る差動増幅回路は、その一態様として、入力端子と、出力端子と、第１の電源（ＶＤＤ）に接続された負荷回路（Ｍ１、Ｍ２）と、前記負荷回路に共通に接続された第１、第２の差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）と、第１、第２の差動対にそれぞれ電流を供給する第１、第２の電流源（Ｍ９、Ｍ８）と、第１、第２の差動対の共通接続された出力を受けて出力端子（２）を駆動する増幅素子（Ｍ７）と、前記第１の差動対（Ｍ５、Ｍ６）の一方の入力と入力端子（１）間に接続された第１のスイッチ（ＳＷ１）と、前記第１の差動対（Ｍ５、Ｍ６）の前記一方の入力と出力端子（２）間に接続された第２のスイッチ（ＳＷ２）と、前記第２の差動対（Ｍ３、Ｍ４）の一方の入力と出力端子間に接続された第３のスイッチ（ＳＷ３）と、前記第２の差動対（Ｍ３、Ｍ４）の一方の入力に接続された容量素子（Ｃ１）と、を備え、前記第１の差動対（Ｍ５、Ｍ６）の他方の入力は前記入力端子（１）に接続され、前記第２の差動対（Ｍ３、Ｍ４）の他方の入力は基準電圧入力端子（３）に接続され、さらに、前記第１の差動対（Ｍ５、Ｍ６）と第２の電源（ＶＳＳ）間に、第３の電流源（Ｍ１２）と第４のスイッチ（ＳＷ２２）とからなる直列回路が、前記第１の電流源（Ｍ９）と並列形態に接続され、前記第２の差動対（Ｍ３、Ｍ４）と前記第２の電源（ＶＳＳ）間に、第４の電流源（Ｍ１１）と第５のスイッチ（ＳＷ２１）とからなる直列回路が、第２の電流源（Ｍ８）と並列形態に接続されている。
【００２７】
データ出力期間が、第１の期間と第２の期間（ｔ１、ｔ２）からなり、第１の期間（ｔ１）に、第１及び第３のスイッチ（ＳＷ１、ＳＷ３）がオン、前記第２のスイッチ（ＳＷ２）がオフとされ、第２の期間（ｔ２）に、第１及び第３のスイッチ（ＳＷ１、ＳＷ３）がオフ、第２のスイッチ（ＳＷ２）がオンとされ、第５のスイッチ（ＳＷ２１）は、第１の期間（ｔ１）の開始の所定期間（ｔａ）オンとされたのちオフとされ、第４のスイッチ（ＳＷ２２）は、第２の期間（ｔ２）の開始の所定期間（ｔｂ）オンとされ、それ以外の期間オフとされる。あるいは、前記第２の差動対（Ｍ３、Ｍ４）の他方の入力は、前記入力端子（１）に接続され、前記第２の差動対（Ｍ３、Ｍ４）と前記第２の電源間に、前記第２の電流源（Ｍ８）と並列形態に接続された前記第４の電流源（Ｍ１１）と前記第５のスイッチ（ＳＷ２１）とからなる直列回路のみを備え、前記第３の電流源（Ｍ１２）と第４のスイッチ（ＳＷ２２）からなる直列回路を省略した構成としてもよい。
【００２８】
本発明の別のアスペクトに係る差動増幅回路は、第１及び第２の差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）と、前記第１及び第２の差動対に共通接続された１つの負荷回路（Ｍ１、Ｍ２）と、前記第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源（Ｍ９、Ｍ８）と、を含み、前記第１及び第２の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路が、前記第１及び第２の差動対の少なくとも一方の活性／非活性を制御する回路を備えた構成としてもよい。
【発明の効果】
【００２９】
本発明によれば、特性ばらつきの大きいトランジスタで形成した増幅回路において、出力オフセットを抑制するとともに、スルーレートのばらつきも抑制することができるという効果を奏する。
＜発明の概要＞
【００３０】
以下では、本発明の動作原理の前提として、従来技術におけるスルーレートばらつきに関して、本発明者による確認とその原因の考察を説述する。
【００３１】
図１０は、図１５に示した構成の増幅回路（Ｓｉ基板上のCMOSプロセスによる増幅回路）を、薄膜トランジスタ（ＴＦＴ）で構成した場合のシミュレーション対象の回路構成を示す図である。
【００３２】
図１０に示す構成では、出力を安定させるため、差動対の出力とＰチャネルトランジスタＭ７の制御端の接続点と出力端子２との間に位相補償容量Ｃ２を設けている。特に、差動対の出力に、位相補償容量が直接接続される構成において、スルーレートばらつきが顕著となる。なお、定電流源Ｍ８、Ｍ９、Ｍ１０は、ソースが低位側電源ＶＳＳに共通接続されたＮチャネルトランジスタで構成し、ゲートには、バイアス電圧ｂｉａｓが共通に入力され、ドレインが差動対Ｍ３、Ｍ４、差動対Ｍ５、Ｍ６、出力端子２に接続されている。
【００３３】
図１１は、図１０の回路において、参照電圧Ｖｒｅｆ＝５Ｖとしたときの、入力電圧Ｖｉｎに対する出力電圧波形（シミュレーション結果）を示している。
【００３４】
図１１において、
出力電圧波形Ｖｏｕｔ１は、回路素子の特性ばらつきがない場合、
出力電圧波形Ｖｏｕｔ２は、ＮチャネルトランジスタＭ５、Ｍ６の閾値電圧Ｖｔｈ５、Ｖｔｈ６がＶｔｈ５＞Ｖｔｈ６の場合、
出力電圧波形Ｖｏｕｔ３は、Ｖｔｈ５＜Ｖｔｈ６の場合である。
【００３５】
出力電圧波形Ｖｏｕｔ２およびＶｏｕｔ３の期間ｔ１におけるオフセット電圧Ｖｆを約１００ｍＶとしている。
【００３６】
図１１より、出力端子を参照電圧Ｖｒｅｆに駆動する期間ｔ１では、Ｖｏｕｔ２はスルーレートがＶｏｕｔ１より低く、オフセットが負となり、Ｖｏｕｔ３は、スルーレートがＶｏｕｔ１より高く、オフセットが正となっている。
【００３７】
一方、期間ｔ２では、逆に、Ｖｏｕｔ２はスルーレートがＶｏｕｔ１より高くなり、Ｖｏｕｔ３はスルーレートがＶｏｕｔ１より低くなっている。
【００３８】
図１２は、図１０のシミュレーション対象の回路において、参照電圧Ｖｒｅｆ＝Ｖｉｎとしたときの入力電圧Ｖｉｎに対する出力電圧波形を示している。このとき、図１０は、図１３に示した構成と同じとなる。
【００３９】
差動対（Ｍ５，Ｍ６）の閾値電圧の関係を、図１１の場合と、同様とすると、図１２より、期間ｔ１では、Ｖｏｕｔ２はスルーレートがＶｏｕｔ１より低く、オフセットが負となり、Ｖｏｕｔ３はスルーレートがＶｏｕｔ１より高く、オフセットが正となっている。
【００４０】
以上のように、素子（特性）ばらつきが大きい場合には、素子ばらつきの条件により、スルーレートが大きく異なり、多出力の駆動回路では、出力間でスルーレートばらつきが生じる。
【００４１】
このようなスルーレートのばらつきは、図１０において、差動対の出力信号によりＰチャネルトランジスタＭ７の制御端を変化させる作用の強さが、薄膜トランジスタの特性ばらつきによって変動するためであることが分かった。
【００４２】
この作用について以下に説明する。なお、以下では、図１０において、２つの差動対を構成するトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６にそれぞれ流れる電流Ｉｅ、Ｉｆ、Ｉｇ、Ｉｈを、ｉ３、ｉ４、ｉ５、ｉ６とし、電流源Ｍ８、Ｍ９の電流を、定電流Ｉ８、Ｉ９とする。また説明を簡単にするため、差動対（Ｍ５，Ｍ６）以外の素子ばらつきはないものとする。
【００４３】
図１０の構成において、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）は、それぞれ電流源Ｍ８、Ｍ９により駆動されているので、動作安定状態では、以下の関係が成り立つ。
【００４４】
ｉ３＋ｉ４＝Ｉ８        …（１）
ｉ５＋ｉ６＝Ｉ９        …（２）
【００４５】
また、Ｍ１、Ｍ２は、カレントミラーをなしているので、Ｍ１、Ｍ２に流れる電流は等しく、次式（３）が成り立つ。
ｉ４＋ｉ６＝ｉ３＋ｉ５    …（３）
【００４６】
上式（１）乃至（３）から、
ｉ３＋ｉ５＝（Ｉ８＋Ｉ９）／２    …（４）
ｉ４＋ｉ６＝（Ｉ８＋Ｉ９）／２    …（５）
となり、ｉ３とｉ５の和及びｉ４とｉ６の和は共に定数となる。
【００４７】
ここで、図１１の期間ｔ１における差動対の動作を考えると、期間ｔ１開始直後、まず差動対（Ｍ５，Ｍ６）の入力対には、スイッチＳＷ１がオン、スイッチＳＷ２がオフ状態であることから、入力電圧Ｖｉｎが与えられ、これにより、電流ｉ５、ｉ６はそれぞれの閾値電圧に応じた定電流となる。一方、差動対（Ｍ３，Ｍ４）の入力対には、スイッチＳＷ３がオン状態であることから、参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔが与えられる。ＶｏｕｔはＶｒｅｆよりも低い電位状態にあるため、ｉ３が増加、ｉ４が減少し、ｉ３の増加により、トランジスタＭ７のゲート電位を引き下げ、トランジスタＭ７に流れる電流が増加し、出力電圧Ｖｏｕｔを上昇させるように作用する。このときのｉ３の電流増分量の大きさが、図１１の期間ｔ１におけるスルーレートに影響する。
【００４８】
上式（１）および上式（４）から、期間ｔ１における電流ｉ３の変化の幅は以下の範囲となる。
【００４９】
Ｉ８≧ｉ３≧｛（Ｉ８＋Ｉ９）／２｝−ｉ５    …（６）
【００５０】
上式（６）において、電流ｉ３の範囲が広いほど、期間ｔ１における電流ｉ３の増分量が大きくなり、スルーレートが高くなる。
【００５１】
ここで、差動対（Ｍ５、Ｍ６）に素子ばらつきがある場合について考えると、トランジスタＭ５、Ｍ６の閾値電圧Ｖｔｈ５、Ｖｔｈ６が、Ｖｔｈ５＞Ｖｔｈ６の場合、期間ｔ１において、電流の関係はｉ５＜ｉ６となる。このとき、上式（６）の電流ｉ３の範囲は狭くなり、したがって、スルーレートが低下する。
【００５２】
一方、トランジスタＭ５、Ｍ６の閾値電圧の関係が、Ｖｔｈ５＜Ｖｔｈ６の場合、期間ｔ１において電流の関係はｉ５＞ｉ６となる。このとき、上式（６）の電流ｉ３の範囲は広くなり、したがってスルーレートが高くなる。
【００５３】
次に、図１１の期間ｔ２における差動対の動作を考えると、期間ｔ２開始直後、まず差動対（Ｍ３，Ｍ４）の入力対には、参照電圧Ｖｒｅｆと参照電圧Ｖｒｅｆに対してオフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）が与えられ、これにより、電流ｉ３、ｉ４は、それぞれ定電流となる。
【００５４】
なお期間ｔ２の電流ｉ３、ｉ４の関係は、期間ｔ１の動作安定状態における電流ｉ３、ｉ４の関係が保持される。したがって、期間ｔ２の電流ｉ３、ｉ４の関係は、期間ｔ１の電流ｉ５、ｉ６の関係と、上式（３）によって定まり、トランジスタＭ５、Ｍ６の閾値電圧の関係が、
Ｖｔｈ５＞Ｖｔｈ６の場合、ｉ３＞ｉ４となり、
Ｖｔｈ５＜Ｖｔｈ６の場合、ｉ３＜ｉ４となる。
【００５５】
一方、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが与えられ、Ｖｏｕｔは、Ｖｉｎよりも低い電位状態にあるため、ｉ５が増加、ｉ６が減少し、ｉ５の増加により、トランジスタＭ７のゲート電位を引き下げ、トランジスタＭ７に流れる電流（ソース−ドレイン電流）が増大し、出力電圧Ｖｏｕｔを上昇させるように作用する。このときのｉ５の電流増分量の大きさが、図１１の期間ｔ２におけるスルーレートに影響する。
【００５６】
上式（２）および（４）から、期間ｔ２における電流ｉ５の変化の幅は以下の範囲となる。
【００５７】
Ｉ９≧ｉ５≧｛（Ｉ８＋Ｉ９）／２｝−ｉ３    …（７）
【００５８】
上式（７）において、電流ｉ５の範囲が広いほど、期間ｔ２における電流ｉ５の増分量が大きくなり、スルーレートが高くなる。
【００５９】
ここで、差動対（Ｍ５、Ｍ６）に素子ばらつきがある場合について考えると、トランジスタＭ５、Ｍ６の閾値電圧Ｖｔｈ５、Ｖｔｈ６が、Ｖｔｈ５＞Ｖｔｈ６の場合、電流ｉ３、ｉ４の関係は、ｉ３＞ｉ４となるので、このとき、上式（７）の電流ｉ５の変化の範囲は広くなり、したがってスルーレートが高くなる。
【００６０】
一方、トランジスタＭ５、Ｍ６の閾値電圧の関係が、Ｖｔｈ５＜Ｖｔｈ６の場合、電流ｉ３、ｉ４の関係は、ｉ３＜ｉ４となるので、このとき、上式（７）の電流ｉ５の変化の範囲は狭くなり、したがってスルーレートは低くなる。
【００６１】
以上のような作用により、差動対（Ｍ５、Ｍ６）に、比較的大きな素子ばらつきがある場合、図１１及び図１２に示すようなスルーレートばらつきが発生する。同様に差動対（Ｍ３、Ｍ４）に素子ばらつきが生じた場合にもスルーレートばらつきが発生することは勿論である。
【００６２】
本発明者による上記知見に基づき創案された本発明に係る差動増幅器は、共通の負荷回路（Ｍ１，Ｍ２）と、第１の電流源（Ｍ９）及び第２の電流源（Ｍ８）との間にそれぞれ接続された第１、第２の差動対（Ｍ５，Ｍ６）、（Ｍ３，Ｍ４）を有し、第１の差動対（Ｍ５，Ｍ６）の一方の入力と、差動増幅回路の入力端子（１）間に接続された第１のスイッチ（ＳＷ１）と、第１の差動対（Ｍ５，Ｍ６）の前記一方の入力と、差動増幅回路の出力端子（２）間に接続された第２のスイッチ（ＳＷ２）と、第２の差動対（Ｍ３，Ｍ４）の一方の入力と前記出力端子（２）間に接続された第３のスイッチ（ＳＷ３）と、第２の差動対（Ｍ３，Ｍ４）の一方の入力に接続された容量素子（Ｃ１）と、を備え、第１の差
動対（Ｍ５，Ｍ６）の他方の入力は前記入力端子（１）に接続され、第２の差動対（Ｍ３，Ｍ４）の他方の入力は、入力端子（１）又は基準電圧入力端子（３）に接続され、２つの差動対の共通出力信号に応じて、増幅回路（Ｍ７）による増幅作用が行され、第１及び第２の電流源の少なくとも一方の活性、非活性を制御するための回路（ＳＷ１１，ＳＷ１２）を備えている。
【００６３】
本発明の他の実施形態に係る差動増幅回路は、第１、第２の差動対をそれぞれ駆動する電流源の電流値を変調制御するための回路を備えた構成としてもよい。
【００６４】
本発明の実施の形態によれば、特性ばらつきの大きいトランジスタで形成した増幅回路において、出力オフセットを抑制するとともに、スルーレートのばらつきも抑制することができる。
【発明を実施するための最良の形態】
【００６５】
以下、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００６６】
図１は、本発明を実施するための最良の一実施の形態の構成を示す図である。図１を参照すると、本発明の一実施形態の差動増幅回路は、図１５に示したオフセットキャンセルアンプにおいて、２つの電流源Ｍ８、Ｍ９の活性、非活性をそれぞれ制御するための回路を追加したものである。２つの電流源Ｍ８、Ｍ９の活性、非活性をそれぞれ制御するための回路として、電流源Ｍ８と直列形態で接続されるスイッチＳＷ１１と、電流源Ｍ９と直列形態で接続されるスイッチＳＷ１２を備えている。なお、図１の差動増幅回路は、ＴＦＴより構成される。また、図１を含む本願明細書添付図面の各々において、容量素子Ｃ１は一端が第２の差動対（Ｍ３，Ｍ４）の一方の入力に接続され、他端が低位側電源ＶＳＳに接続された構成が示されているが、容量素子Ｃ１の他端との接続は、低位側電源ＶＳＳの代わりに、高位側電源ＶＤＤもしくは任意の電源であってもよい。
【００６７】
前述した通り、図１０に示した構成の場合、２つの差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）のそれぞれのトランジスタに流れる電流は互いに影響しあうため、比較的大きな素子ばらつきがあると、スルーレートが変動する。
【００６８】
これに対して、図１に示した実施例では、スイッチＳＷ１１、ＳＷ１２により、２つの差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）に流れる電流の相互作用を一時的になくすことにより、スルーレートの変動を抑えるものである。具体的な作用を以下に説明する。
【００６９】
図２は、図１のスイッチＳＷ１、ＳＷ３のオン・オフを制御する制御信号Ｓ１、スイッチＳＷ２のオン・オフを制御する制御信号Ｓ２、スイッチＳＷ１２のオン・オフを制御する信号Ｓ３、及び、スイッチＳＷ１１のオン・オフを制御する信号Ｓ４のタイミングチャートを示している。本実施例において、制御信号Ｓ１、Ｓ２は、図１４に示した例と同様である。以下、図２を参照して、スイッチＳＷ１１、ＳＷ１２の作用を説明する。
【００７０】
まず、期間ｔ１の開始直後の期間ｔａにおいて、制御信号Ｓ３により、スイッチＳＷ１２をオフとする。スイッチＳＷ１１は、期間ｔ１を通じてオンのままとする。
【００７１】
これにより、期間ｔａにおいて、差動対（Ｍ５，Ｍ６）の電流が遮断され、差動対（Ｍ５，Ｍ６）の動作が停止される。このとき、差動対（Ｍ３，Ｍ４）に流れる電流ｉ３，ｉ４は、カレントミラー（Ｍ１，Ｍ２）によって決まり、カレントミラー（Ｍ１，Ｍ２）の素子ばらつきはないものとすると、動作安定状態で、以下の関係が成り立つ。
【００７２】
ｉ３＝ｉ４＝Ｉ８／２        …（８）
【００７３】
これにより、期間ｔａにおける電流ｉ３の変化の幅は、以下の範囲となる。
【００７４】
Ｉ８≧ｉ３≧Ｉ８／２        …（９）
【００７５】
なお上式（８）、（９）は、２つの差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに関係なく成り立ち、トランジスタＭ５の電流ｉ５と無関係となる。
【００７６】
したがって、期間ｔａでは、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに関係なく、電流ｉ３の増分量が一定となり、スルーレートも一定となる。
【００７７】
本実施形態において、期間ｔａは、期間ｔ１において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ付近に到達する時間を目安に設定される。
【００７８】
そして、期間ｔａ終了後、スイッチＳＷ１２をオンとし、残りの期間ｔ１において、参照電圧Ｖｒｅｆに対して、オフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）を容量素子Ｃ１に蓄積する。
【００７９】
次に、期間ｔ２の開始直後の期間ｔｂにおいて、制御信号Ｓ４により、スイッチＳＷ１１をオフとする。スイッチＳＷ１２は、期間ｔ２を通じてオンのままとする。
【００８０】
これにより、期間ｔｂにおいて、差動対（Ｍ３，Ｍ４）の電流が遮断され、差動対（Ｍ３，Ｍ４）の動作が停止される。
【００８１】
このときの差動対（Ｍ５，Ｍ６）に流れる電流ｉ５、ｉ６は、カレントミラー（Ｍ１，Ｍ２）によって決まり、動作安定状態で以下の関係が成り立つ。
【００８２】
ｉ５＝ｉ６＝Ｉ９／２        …（１０）
【００８３】
これにより、期間ｔｂにおける電流ｉ５の変化の幅は以下の範囲となる。
【００８４】
Ｉ９≧ｉ５≧Ｉ９／２        …（１１）
【００８５】
なお、上式（１０）、（１１）は、２つの差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに関係なく成り立ち、電流ｉ３と無関係となる。
【００８６】
したがって、期間ｔｂでは、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに関係なく、電流ｉ５の増分量が一定となり、スルーレートも一定となる。
【００８７】
期間ｔｂは、期間ｔ２において、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ付近に到達する時間を目安に設定される。
【００８８】
そして、期間ｔｂ終了後、スイッチＳＷ１１をオンとし、残りの期間ｔ２において、出力電圧Ｖｏｕｔは、オフセットがキャンセルされ、入力電圧Ｖｉｎと等しい電圧に駆動される。
【００８９】
以上のように、図１に示した本実施形態では、差動対のテール電流を供給する電流源Ｍ８、Ｍ９の電流パスにそれぞれスイッチＳＷ１１、ＳＷ１２を挿入し、期間ｔ１および期間ｔ２にそれぞれ設けた期間ｔａ、ｔｂにスイッチＳＷ１２、ＳＷ１１をそれぞれ制御することにより、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに依存せずに、出力電圧のスルーレートを一定に保つことができる。
【００９０】
なお、Ｖｒｅｆ＝Ｖｉｎとする場合には、期間ｔａに、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ付近まで駆動されるので、期間ｔ２において、出力電圧Ｖｏｕｔが大きく変化することはない。したがって、期間ｔ２におけるスルーレートは考える必要がなく、この場合、スイッチＳＷ１１および期間ｔｂの制御は行わなくてよい。すなわち、期間ｔａにおいて、スイッチＳＷ１２をオフとするだけでよい。
【００９１】
また、図１に示す構成では、電流源Ｍ８、Ｍ９の活性、非活性を制御するための回路を、電流源Ｍ８、Ｍ９と直列形態で接続したスイッチＳＷ１１、ＳＷ１２で構成する例について説明したが、これ以外の構成であってもよいことは勿論である。
【００９２】
例えば、電流源Ｍ８、Ｍ９を、制御端にバイアス電圧を印加したトランジスタで形成し、バイアス電圧を変えることで電流源Ｍ８、Ｍ９の活性、非活性を制御してもよい。
【００９３】
図３は、本発明の第２の実施形態の構成を示す図であり、図１５に示したオフセットキャンセルアンプにおいて、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）を駆動する電流を変調するための回路を追加した構成を示したものである。図３を参照すると、直列形態で接続された電流源Ｍ１１とスイッチＳＷ２１を、電流源Ｍ８と並列に、差動対（Ｍ３、Ｍ４）の共通ソースと低位側電源ＶＳＳ間に設け、直列形態で接続された電流源Ｍ１２とスイッチＳＷ２２を、電流源Ｍ９と並列に、差動対（Ｍ５、Ｍ６）の共通ソースと低位側電源ＶＳＳ間に備えている。
【００９４】
図３に示す実施形態は、２つの差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）を駆動する電流を変調することにより、差動対の各トランジスタに流れる電流の相互作用を抑え、それによってスルーレートの変動を抑えるものである。具体的な作用を以下に説明する。
【００９５】
図４は、本発明の一実施例の各スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ２１、ＳＷ２２のオン・オフ制御のタイミングチャートを示す図である。制御信号Ｓ１、Ｓ２は、図１４と同様である。以下、図４を参照して、スイッチＳＷ２１、ＳＷ２２の作用を説明する。
【００９６】
まず、期間ｔ１の開始直後の期間ｔａにおいて、制御信号Ｓ５により、スイッチＳＷ２１をオンとする。スイッチＳＷ２２は期間ｔ１を通じてオフのままとする。
【００９７】
これにより、期間ｔａにおいて、差動対（Ｍ３，Ｍ４）の電流が増加する。期間ｔａにおける電流ｉ３の変化の幅は、図１０、図１１と同様の原理で、上式（６）より以下の範囲となる。なお、電流源Ｍ１１の電流を定電流Ｉ１１とする。
【００９８】
Ｉ８＋Ｉ１１≧ｉ３≧｛（Ｉ８＋Ｉ９＋Ｉ１１）／２｝−ｉ５    …（１２）
【００９９】
上式（１２）より、電流ｉ３の変化の幅は、電流Ｉ１１の項が加わったことにより、差動対の素子ばらつきによって変動する電流ｉ５の影響が小さくなる。したがって差動対の素子ばらつきによるスルーレートばらつきも小さくなる。
【０１００】
期間ｔａは、期間ｔ１において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ付近に到達する時間を目安に設定される。そして、期間ｔａ終了後、スイッチＳＷ２１をオフとし、残りの期間ｔ１において、参照電圧Ｖｒｅｆに対してオフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）を容量素子Ｃ１に蓄積する。
【０１０１】
次に、期間ｔ２の開始直後の期間ｔｂにおいて、制御信号Ｓ６により、スイッチＳＷ２２をオンとする。スイッチＳＷ２１は、期間ｔ２を通じてオフのままとする。これにより、期間ｔｂにおいて、差動対（Ｍ５，Ｍ６）の電流が増加する。
【０１０２】
期間ｔｂにおける電流ｉ５の変化の幅は、図１０、図１１と同様の原理で、上式（７）より、以下の範囲となる。なお電流源Ｍ１２の電流を定電流Ｉ１２とする。
【０１０３】
Ｉ９＋Ｉ１２≧ｉ５≧｛（Ｉ８＋Ｉ９＋Ｉ１２）／２｝−ｉ３    …（１３）
【０１０４】
上式（１３）より、電流ｉ５の変化の幅は、電流Ｉ１２の項が加わったことにより、差動対の素子ばらつきによって変動する電流ｉ３の影響が小さくなる。したがって、差動対の素子ばらつきによるスルーレートばらつきも小さくなる。
【０１０５】
期間ｔｂは、期間ｔ２において、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ付近に到達する時間を目安に設定される。そして、期間ｔｂ終了後、スイッチＳＷ２２をオフとし、残りの期間ｔ２において、出力電圧Ｖｏｕｔは、オフセットがキャンセルされ、入力電圧Ｖｉｎと等しい電圧に駆動される。
【０１０６】
以上のように、図３では、電流源Ｍ１１、Ｍ１２、スイッチＳＷ２１、ＳＷ２２を設け、期間ｔ１および期間ｔ２に設けた期間ｔａ、ｔｂに、スイッチＳＷ２１、ＳＷ２２をそれぞれ制御することにより、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の素子ばらつきに対してスルーレート変動を抑制して、ほぼ一定に保つことができる。
【０１０７】
なお、Ｖｒｅｆ＝Ｖｉｎとする場合には、期間ｔａに出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ付近まで駆動されるので、期間ｔ２において出力電圧Ｖｏｕｔが大きく変化することはない。したがって期間ｔ２におけるスルーレートは考える必要がなく、この場合には、電流源Ｍ１２、スイッチＳＷ２２および期間ｔｂの制御はなくてよい。
【０１０８】
また、図３は、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）を駆動する電流を変調するための回路の一例を示したもので、別の構成でもよいことはもちろんである。例えば、電流源Ｍ８、Ｍ９を、制御端にバイアス電圧を印加したトランジスタで形成し、バイアス電圧を変えることで電流源Ｍ８、Ｍ９の電流値を変調制御してもよい。
【０１０９】
本発明に係る表示装置の実施例について説明する。図９は、本発明の実施例の構成を示す図である。表示装置のデータドライバの出力バッファ１００に、図１や図３のオフセットキャンセルアンプを適用することにより、薄膜トランジスタで構成した表示装置のデータドライバ（多出力の駆動回路）において、高精度な電圧出力とともに、出力間のスルーレートばらつきも抑制されることにより、表示装置の表示品質を保つことができる。以下具体的な実施例について説明する。
【実施例】
【０１１０】
図５は、図１に示した実施形態の構成のシミュレーション結果を示す図である。シミュレーション対象回路は、図１０に、スイッチＳＷ１１、ＳＷ１２を付加した回路で行った。図５は、参照電圧Ｖｒｅｆ＝５Ｖとしたときの入力電圧Ｖｉｎに対する出力電圧波形を示している。
【０１１１】
図５において、
出力電圧波形Ｖｏｕｔ１は、回路素子の特性ばらつきがない場合、
出力電圧波形Ｖｏｕｔ２は、ＮチャネルトランジスタＭ５、Ｍ６の閾値電圧Ｖｔｈ５、Ｖｔｈ６がＶｔｈ５＞Ｖｔｈ６の場合、
出力電圧波形Ｖｏｕｔ３は、Ｖｔｈ５＜Ｖｔｈ６の場合である。
【０１１２】
閾値電圧Ｖｔｈ５、Ｖｔｈ６のばらつきの幅は、図１１の場合と同じである。図５より、Ｖｏｕｔ２、Ｖｏｕｔ３において、期間ｔａおよび期間ｔｂのスルーレートがＶｏｕｔ１と同じであり、差動対（Ｍ５，Ｍ６）の素子ばらつきに対して、スルーレートばらつきを抑えることができることが示されている。
【０１１３】
図６は、参照電圧Ｖｒｅｆ＝Ｖｉｎとしたときの入力電圧Ｖｉｎに対する出力電圧波形を示している。なお、シミュレーション対象回路は、図１０に、スイッチＳＷ１２のみを付加した回路で行った。
【０１１４】
図６より、Ｖｏｕｔ２、Ｖｏｕｔ３において、期間ｔａのスルーレートがＶｏｕｔ１と同じであり、差動対（Ｍ５，Ｍ６）の素子ばらつきに対してスルーレートばらつきを抑えることができることが示されている。
【０１１５】
図７は、図３に示した実施形態の回路のシミュレーション結果である。シミュレーション回路は、図１０に構成に、図３に示すような電流源Ｍ１１、Ｍ１２（ＮチャネルＴＦＴ）、スイッチＳＷ２１、ＳＷ２２を付加した回路で行った。
【０１１６】
図７は、参照電圧Ｖｒｅｆ＝５Ｖとしたときの入力電圧Ｖｉｎに対する出力電圧波形を示している。図７より、Ｖｏｕｔ２、Ｖｏｕｔ３において、期間ｔａおよび期間ｔｂのスルーレートがＶｏｕｔ１に十分近く、差動対（Ｍ５，Ｍ６）の素子ばらつきに対してスルーレートばらつきを抑えることができることが示されている。
【０１１７】
図８は、参照電圧Ｖｒｅｆ＝Ｖｉｎとしたときの入力電圧Ｖｉｎに対する出力電圧波形を示している。なお、シミュレーション回路は、図１０に、電流源Ｍ１１とスイッチＳＷ２１のみを付加した回路で行った。図８より、Ｖｏｕｔ２、Ｖｏｕｔ３において、期間ｔａのスルーレートがＶｏｕｔ１に十分近く、差動対（Ｍ５，Ｍ６）の素子ばらつきに対してスルーレートばらつきを抑えることができることが示されている。なお、図５乃至図８は、差動対（Ｍ５，Ｍ６）に素子ばらつきがある場合の一例であるが、差動対（Ｍ３，Ｍ４）に素子ばらつきがある場合も、同様に、スルーレートばらつきを防ぐことができる。
【０１１８】
なお、図１に示した構成は、差動対（Ｍ５，Ｍ６），（Ｍ３，Ｍ４）にそれぞれ定電流を供給する２つの電流源Ｍ８、Ｍ９の活性／非活性をそれぞれ制御するための回路を備えた構成である。ところで、電流源Ｍ８、Ｍ９の活性／非活性の制御は、すなわち差動対（Ｍ５，Ｍ６）、（Ｍ３，Ｍ４）の活性／非活性の制御と、実質的に等価である。したがって、本発明においては、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の活性／非活性の制御を行う構成としてもよい。具体的には、図１６に示す構成において、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）のそれぞれの出力対と、カレントミラー（Ｍ１，Ｍ２）との間にスイッチ群（ＳＷ１１１、ＳＷ１１２）、（ＳＷ１２１、ＳＷ１２２）を挿入し、スイッチ群の制御により、差動対（Ｍ３，Ｍ４）、（Ｍ５，Ｍ６）の活性（カレントミラー（Ｍ１，Ｍ２）との接続）、非活性（カレントミラー（Ｍ１，Ｍ２）との遮断）の制御を行う構成でもよい。なお、このとき、増幅トランジスタＭ７の制御端は、カレントミラー（Ｍ１，Ｍ２）の出力端と接続される。スイッチ（ＳＷ１１１、ＳＷ１１２）は、入力される制御信号に基づき、同時に連動してオン・オフし、スイッチ（ＳＷ１２１、ＳＷ１２２）は、入力される制御信号に基づき、同時に連動してオン・オフする。差動対（Ｍ５，Ｍ６）の出力対とカレントミラー（Ｍ１，Ｍ２）との間のスイッチ（ＳＷ１２１、ＳＷ１２２）による接続／遮断の制御は、例えば図２に示す制御信号Ｓ３を用いて行われ、制御信号Ｓ３がハイレベルで該スイッチ（ＳＷ１２１、ＳＷ１２２）がともにオンし、制御信号Ｓ３がロウレベルで該スイッチ（ＳＷ１２１、ＳＷ１２２）はともにオフする。差動対（Ｍ３，Ｍ４）の出力対とカレントミラー（Ｍ１，Ｍ２）との間のスイッチ（ＳＷ１１１、ＳＷ１１２）による接続／遮断の制御は、例えば図２に示す制御信号Ｓ４を用いて行われ、制御信号Ｓ４がハイレベルでスイッチ（ＳＷ１１１、ＳＷ１１２）がともにオンし、制御信号Ｓ４がロウレベルで該スイッチ（ＳＷ１１１、ＳＷ１１２）はオフする。１データ出力期間における制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４のタイミング波形は、図２に示した通りとされる。
【０１１９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施の形態のスイッチ制御の一例を示す図である。
【図３】本発明の他の実施の形態の構成を示す図である。
【図４】本発明の他の実施の形態のスイッチ制御の一例を示す図である。
【図５】本発明の一実施例のシミュレーション結果を示す図である。
【図６】本発明の一実施例のシミュレーション結果を示す図である。
【図７】本発明の第２の実施例のシミュレーション結果を示す図である。
【図８】本発明の第２の実施例のシミュレーション結果を示す図である。
【図９】本発明の表示装置の構成の一例を示す図である。
【図１０】従来の回路のシミュレーション回路を示す図である。
【図１１】図１０の回路のシミュレーション結果を示す図である。
【図１２】図１０の回路のシミュレーション結果を示す図である。
【図１３】従来の回路の構成を示す図である。
【図１４】図１３の従来の回路のスイッチ制御の一例を示す図である。
【図１５】従来の回路の構成を示す図である。
【図１６】本発明のさらに他の実施の形態の構成を示す図である。
【符号の説明】
【０１２１】
１  入力端子
２  出力端子
３  基準電圧端子
１００  出力バッファ
２００  階調電圧発生回路
３００  デコーダ
４００  出力端子群
Ｃ１  容量素子
Ｍ１、Ｍ２、Ｍ７  Ｐチャネルトランジスタ
Ｍ３〜Ｍ６  Ｎチャネルトランジスタ
Ｍ８、Ｍ９、Ｍ１０  電流源
ＳＷ１、ＳＷ２、ＳＷ１１、ＳＷ１１１、ＳＷ１１２、ＳＷ１２、ＳＷ１２１、ＳＷ１２２、ＳＷ２１、ＳＷ２２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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