(57)【要約】      （修正有）【課題】ノンブロッキング時間空間同期スイッチのアーキテクチャ及び動作方法を提供する。【解決手段】レプリカ・レプレゼンタティブと呼ぶメモリ・マッピング・ファンクションに基づく、ノンブロッキング時間空間スイッチを提供する。このノンブロッキング時間空間スイッチは、複数のレプリカ・レプレゼンタティブの結果として、従来のＲＡＭベース手法に比較してより低いデータ冗長性を示す。このため、高スループット時間空間スイッチの実装が可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
タイム・スロットがデータ・マトリックスに順次書き込まれるメモリ・コアを備えるノンブロッキング時間空間スイッチにおいて、
前記データ・マトリックスは２以上のレプリカ・レプレゼンタティブを使用して複製され、
前記レプリカ・レプレゼンタティブは、１セットのマトリックスに属し、オリジナルデータ・マトリックスの列番号置換によって得られ、前記セットの異なるマトリックスの任意２列の共通タイム・スロットの数は、前記マトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも少ない、
ことを特徴とするノンブロッキング時間空間スイッチ。
【請求項２】
任意の異なるレプリカ・レプレゼンタティブに属する任意の２列は、１つより多くのタイム・スロットを共通に持たない、請求項１に記載のノンブロッキング時間空間スイッチ。
【請求項３】
前記レプリカ・レプレゼンタティブは、下記のファンクション・セットによって定義される、
Ｔｎ（ａｊｋ）  ≡  ａｊ、（ｋ＋ｎ・ｊ）ｍｏｄ（Ｎｃ） 
ｎ  ＝  0  ．．．ＮＴ−1、  ｊ＝０．．．ＮＲ−１、  ｋ＝０．．．ＮＣ−１
ここで、ａｊｋはデータ・マトリックスの（ｊ、ｋ）位置におけるタイム・スロットであり、
ＮＴは、レプリカ・レプレゼンタティブの数、
ＮＲは、データ・マトリックスの行の数、
ＮＣは、データ・マトリックスの列の数、
請求項１又は２に記載のノンブロッキング時間空間スイッチ。
【請求項４】
前記ＮＴ数のレプリカ・レプレゼンタティブは、番号{ｎ０、．．．ｎＴ−１}を使用して、次の式で制限される
任意の  ｎ'，ｎ"  ∈  {ｎ０、．．．ｎＴ−１}、  ｎ'≠ｎ"，  ｊ＝１．．．ＮＲ−１
に対して、
（ｊ・｜ｎ'−ｎ" ｜）ｍｏｄ（ＮＣ）  ≠  ０    
請求項３に記載のノンブロッキング時間空間スイッチ。
【請求項５】
請求項１及至４のいずれか一項に記載のノンブロッキング時間空間スイッチにおいて、前記メモリ・コアは、２もしくはそれより多いポートを有するＲＡＭを備えていることを特徴とする、ノンブロッキング時間空間スイッチ。
【請求項６】
請求項１及至４のいずれか一項に記載のノンブロッキング時間空間スイッチにおいて、前記メモリ・コアは、フリップ・フロップとマルチプレクサを含むことを特徴とする、ノンブロッキング時間空間スイッチ。
【請求項７】
タイム・スロットがデータ・マトリックスに順次書き込まれるノンブロッキング時間空間スイッチの動作方法において、
前記データ・マトリックスは２以上のレプリカ・レプレゼンタティブを使用して複製され、
前記レプリカ・レプレゼンタティブは、１セットのマトリックスに属し、オリジナルデータ・マトリックスの列番号置換によって得られ、前記セットの異なるマトリックスの任意２列の共通タイム・スロットの数は、前記マトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも少ない、
ことを特徴とするノンブロッキング時間空間スイッチの動作方法。
【請求項８】
任意の異なるレプリカ・レプレゼンタティブに属する任意の２列は、１以下のタイム・スロットを共通に持つ、請求項７に記載のノンブロッキング時間空間スイッチの動作方法。
【請求項９】
前記レプリカ・レプレゼンタティブは、下記のファンクション・セットによって定義される、
Ｔｎ（ａｊｋ）  ≡  ａｊ、（ｋ＋ｎ・ｊ）ｍｏｄ（Ｎｃ） 
ｎ  ＝  0  ．．．ＮＴ−1、  ｊ＝０．．．ＮＲ−１、  ｋ＝０．．．ＮＣ−１
ここで、ａｊｋはデータ・マトリックスの（ｊ、ｋ）位置におけるタイム・スロットであり、
ＮＴは、レプリカ・レプレゼンタティブの数、
ＮＲは、データ・マトリックスの行の数、
ＮＣは、データ・マトリックスの列の数、
請求項７または８に記載のノンブロッキング時間空間スイッチの動作方法。
【請求項１０】
前記ＮＴ数のレプリカ・レプレゼンタティブは、番号{ｎ０、．．．ｎＴ−１}を使用して、次の式で制限される
任意の  ｎ'，ｎ"  ∈  {ｎ０、．．．ｎＴ−１}、  ｎ'≠ｎ"，  ｊ＝１．．．ＮＲ−１
に対して、
（ｊ・｜ｎ'−ｎ" ｜）ｍｏｄ（ＮＣ）  ≠  ０    
請求項９に記載のノンブロッキング時間空間スイッチの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばSONET/SDHクロス・コネクト、Add/Dropマルチプレクサ、パケット・スイッチングのための汎用同期トランスペアレント・クロスポイント・スイッチに使用することができるモノリシック・ノンブロッキング時間空間同期スイッチの実装に関する。
【背景技術】
【０００２】
モノリシック・スイッチング・デバイスは、時間及び空間の双方のスイッチングを使用し、大規模デジタルクロス・コネクトの構築のために非常に重要な構成要素である。所与のスイッチは多くの物理チャネルＮＣＨを備えることができ、物理チャネルのそれぞれが多くのタイム・スロットＮＴＳを含む。各出力チャネルの各タイム・スロットが、任意の入力チャネルの任意のタイム・スロットから選び出されたデータを伝送することができる場合、そのスイッチは完全にノンブロッキングである。典型的な時間空間スイッチの実装には、２つある。ＭｕｘベースとＲＡＭベースである。Ｍｕｘベースのスイッチに関する限り、高スループット・スイッチの場合においては、膨大な数の接続が必要となり、設計レイアウトにおける激しいルーティング輻輳が起こることが、制約の主因となる。ＲＡＭベース・アーキテクチャの利点は、冗長メモリ要素によるスイッチ設計における接続数の低減である。しかし、この後者のケースにおいては、大容量のＲＡＭが必要となる。
【０００３】
ＲＡＭベース・スイッチにおいて、交換可能なデータは、（ＮＣＨ・ＮＴＳ）からなり、ＮＲ行ＮＣ列のデータ・マトリックスＤ（ＤＭ１）に、順次書き込まれる。明らかに、ＮＣ・ＮＲ≧ＮＣＨ・ＮＴＳである。物理的には、各列はＲＡＭ要素（Ram1〜Ram5）であり、時間空間スイッチ同期の特性から、クロック・サイクル毎に一つのタイム・スロットのみ出力することができる（図１）。そのアクセス方法は、ＳＷ−ＲＲ（Sequential Write, Random Read）と呼ばれる。
【０００４】
以降、ここで述べるＲＡＭブロックは、デュアルポートＲ＋Ｗであり、かつ同一クロック周波数を使用してタイム・スロットの読み出しと書き込みを行うものとする。非常に多くのリード・ポートを備え、読み出し周波数が書き込み周波数の倍数であることは、本発明及び標準のアーキチャクチャに対して同程度の利点がある。しかし、上述の仮定を基にした説明が、容易に理解することができるだろう。
【０００５】
ＮＲ＞１の場合、単一データ・マトリックスの同一列から、複数のタイム・スロットを、明らかに読み出すことができない。そのスイッチは、データ・マトリックスが複製されているとき、単一タイム・スロットのレベルにおいてノンブロッキングとなる。ＮＲ＝１のケースは、アーキテクチャが完全に空間的であるので、この説明の範囲外にある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的なＲＡＭベース・アーキテクチャにおいて、スイッチ接続のためのデータは、ＮＴＳ行ＮＣＨ列のデータ・マトリックスに格納され、ノンブロッキング性能は、データ・マトリックスをＮＣＨ回複製することによって達成される。例えば、図２に示されているように、ＮＣＨ＝５、ＮＴＳ＝５の場合、５つのデータ・マトリックス（ＤＭ２１−ＤＭ２５）が用意される。これらのデータ・マトリックス（ＤＭ２１−ＤＭ２５）の各列はＲＡＭ要素であり、時間空間スイッチ同期の特性から、タイム・サイクル毎に単一タイム・スロットのみ出力することができる。ここで、ＮＴＳ＜ＮＣＨである場合、ＮＴＳ個のレプリカでノンブロッキングのためには十分だが、ＮＴＳによって出力多重化回路がより複雑となり、あるいは、一般的な値である４８ものＮＴＳを実際的に実現することは不可能ですらある。従って、標準的な実装において、データ・マトリックスのＮＣＨ個のレプリカを使用する。このことは、物理的なメモリ・サイズがＮＣＨ２で増加し、そのダイ・サイズと所要電力のために、モノリシックの状態で得られうるスループットを大きく制限する。そのため、２００Ｇｂｐ／ｓより大きなスイッチ・スループットを達成することは非常に困難である。
【０００７】
例えば、スイッチ単位ＳＴＳ−１の１４４×１４４、２．５Ｇｂ／ｓ（ＳＴＳ−４８）グルーミングスイッチ、即ちＮＣＨ＝１４４、ＮＴＳ＝４８という実際的なケースにおいて、この標準的な実装であれば、８Ｍビットを１４４デュアルポートＲＡＭに（もしくは、より多くのポートを備える同等サイズのＲＡＭに）分けて入力することが必要となる。
【課題を解決するための手段】
【０００８】
本発明は、レプリカ・レプレゼンタティブと呼ぶ特定のメモリ・マッピング・ファンクションに基づいて、ノン・ブロッキング時間空間同期スイッチのアーキテクチャ及び動作方法を提供し、より高いスループット、より小さいダイ・サイズ、そしてより低い所要電力のモノリシック・スイッチング・デバイスを提供する。
【０００９】
本発明のアーキテクチャに基づくノンブロッキング時間空間スイッチは、タイム・スロットが順次データ・マトリックスに書き込まれるメモリ・コアを備え、そのデータ・マトリックスは２以上のレプリカ・レプレゼンタティブを使用して複製され、そのレプリカ・レプレゼンタティブは、１セットのマトリックスに属し、元々のデータ・マトリックスの列番号置換によって得られ、そのセットの異なるマトリックスの任意２列の共通タイム・スロットの数がそのマトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも少ないことを特徴とする。
【００１０】
また、ノンブロッキング時間空間スイッチ動作方法において、タイム・スロットはデータ・マトリックスに順次書き込まれ、そのデータ・マトリックスは２以上のレプリカ・レプレゼンタティブを使用して複製され、そのレプリカ・レプレゼンタティブは、１セットのマトリックスに属し、オリジナルデータ・マトリックスの列番号置換によって得られ、そのセットの異なるマトリックスの任意２列の共通タイム・スロットの数がそのマトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも少ないことを特徴とする。
【発明の効果】
【００１１】
ＬＲＤＲ（Low Redundancy Data RAM）と呼ぶアーキテクチャ及びその対応方法は、複数のレプリカ・レプレゼンタティブによる複製の結果、従来のＲＡＭベース手法に比較してずっと低いデータ冗長性を示す。このため、ＬＲＤＲは、高スループット時間空間スイッチのモノリシック実装の有力な候補となる。本発明について、上記及びその他の目的、効果及び構成は、以下の図面及び説明から明らかにする。
【発明を実施するための最良の形態】
【００１２】
ＲＡＭベース・スイッチにおいて、ノンブロッキング性能は、データを複数持つことによって実現され、同時に、データを複数持つことにより、スイッチング接続が増加することにより、実現性が制限されることになる。
【００１３】
図６は、本発明の一実施形態である。図において、スイッチ単位ＳＴＳ−１の、１４４×１４４、２．５Ｇｂ／ｓ（ＳＴＳ−４８）グルーミングスイッチが示されている。このスイッチは、１４４ｃｈの入力６１、１４４ｃｈの出力６６、Ｔ−ファンクション回路６２、１２のＲＡＭアレイ６３、６４、出力選択制御回路６７及び１４４のＭＵＸｓ６５を備えている。各ＲＡＭアレイ６３、６４は、１４４のＲＡＭから構成されており、データ・マトリックスを構成する。一つのＲＡＭアレイのサイズは、１４４ｃｈ×４８タイム・スロットである。各ＲＡＭアレイは、１４４ｃｈ入力からの入力データを格納し、出力選択制御回路６７からの制御信号による選択に従って、格納されているデータを出力する。
【００１４】
ＲＡＭ及び／もしくはＲＡＭアレイは、フリップ・フロップとマルチプレクサを含むことで実現することができる。ＲＡＭアレイの半分は、一つのデータ・マトリックスＴ０（Ｄ）を使用してデータを格納する。他の半分のＲＡＭアレイは、他の一つのデータ・マトリックスＴ1（Ｄ）を使用してデータを格納する。Ｔ−ファンクション回路６２は、これらのデータ・マトリックスをＬＲＤＲアーキテクチャに従って実行する。ＭＵＸ６５の一つは、出力選択制御回路６７からの制御信号に従って、１２個のＲＡＭアレイからの出力を選択する。
【００１５】
出力選択制御回路６７は、ＲＡＭアレイのアドレスと出力ＭＵＸの選択の双方を制御する。ＬＲＤＲアーキテクチャは１２のＲＡＭアレイのみを必要とする。標準的な手法においては、図２に示されるように、切り替え単位ＳＴＳ−１の１４４×１４４、２．５Ｇｂ／ｓ（ＳＴＳ−４８）グルーミングスイッチを構築するのに１４４ＲＡＭアレイが必要である。
【００１６】
この標準的な手法と比較して、ＬＲＤＲアーキテクチャは所与の数のチャネルのスイッチの冗長性を低減するが、その設計内部接続数は、ｍｕｘベースによる解決手法よりはずっと低いレベルとはいえ、増加する。これによって、メモリとルーティングの要求間において好ましいバランスが得られ、高スループットのスイッチの設計を容易なものとすることができる。
【００１７】
第１に、重要なこととして、同一列内におけるデータ位置（行番号）の変化、もしくはデータ・マトリックスの列順序の変化は、マトリックスのノンブロッキング特性に影響を及ぼさない。Ｎがデータ・マトリックスの行の数ＮＲと列の数ＮＣの内の最小値に等しい数で、各レプリカ・マトリックスの単一列に含まれるＮタイム・スロットの１セットが存在する場合、これらのマトリックスが同一のレプリカ・レプレゼンタティブを備えていると定義される。
【００１８】
同一のレプリカ・レプレゼンタティブを備える一つのセットからの異なるマトリックスを使用することは、ノンブロッキングのために必要なレプリカの数を減少させない。図３は、同一列内においてデータ位置を変えることによって、もしくは同一データ・マトリックス内で列順序を変えることによって得られる、レプリカ・マトリックス（ＤＭ３１−ＤＭ３５）の一例を示している。このアーキテクチャは、図２の標準なものと同等である。実際、なお単一レプリカ・レプレゼンタティブＴ０（Ｄ）に基づいており、全てのレプリカ・マトリックスの単一列に含まれる５タイム・スロットの１セットが存在するので、ノンブロッキング状態のために、５つのレプリカが実際には必要とされる。
【００１９】
レプリカ・レプレゼンタティブの概念は、ＬＲＤＲを標準のアーキテクチャから明らかに区別することの一助となる。標準アーキテクチャは単一レプリカ・レプレゼンタティブに基づくが、ＬＲＤＲは２以上のレプリカ・レプレゼンタティブを使用し、ノンブロッキング状態に達するために必要なレプリカの数を減少させる。
【００２０】
この革新的なアーキテクチャ（ＬＲＤＲアーキテクチャ）において、データ・マトリックスは複数のレプリカ・レプレゼンタティブを使用して複製される。異なるレプリカ・レプレゼンタティブの任意の２つの列の共通タイム・スロットの数は、マトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも小さい。つまり、異なるレプリカ・レプレゼンタティブの任意の２つの列は、マトリックスの行の数ＮＲと列の数ＮＣの内の最小値よりも少ない数の共通タイム・スロットを備えている。
【００２１】
好ましくは、異なるレプリカ・レプレゼンタティブに属する任意の２つの列は、１より多くのタイム・スロットを共通に持たない。図４は、ＬＲＤＲアーキテクチャに従うノンブロッキングスイッチにける、Ｔ０（Ｄ）とＴ１（Ｄ）の２つのレプリカ・レプレゼンタティブに基づく、ＮＣＨ＝５、ＮＴＳ＝５の２つのレプリカの例を示している。複製されたデータ・マトリックス（ＤＭ４１−ＤＭ４２）の各列は、ＲＡＭ要素であり、時間空間スイッチ同期の特性のため、クロック・サイクル毎に単一のタイム・スロットのみ出力することができる。
【００２２】
複製されたデータ・マトリックスの内の一方ＤＭ４１は、レプリカ・レプレゼンタティブＴ０（Ｄ）に基づいており、他方の複製されたデータ・マトリックスＤＭ４２は、レプリカ・レプレゼンタティブＴ１（Ｄ）に基づいている。ノンブロッキング性能は、任意構成の５タイム・スロットを１クロック・サイクルで読み出すことができる場合に達成される。図２及び図３の標準的アーキテクチャのケースにおいて、データが同一列、つまり同一ＲＡＭ要素に属する{１、６、１１、１６、２１}のようなクリティカル構成を出力するためには、明らかに、５つのレプリカが必要である。一方、ＬＲＤＲアーキテクチャのケースにおいて、データは異なるように複製されるので、図４に示されている{３、７、１１、１２、１６}のようなクリティカル構成を出力するために、２つのレプリカで十分となる。ここで、最悪のクリティカル構成は、そのアーキテクチャ自信に依存している。
【００２３】
複数のレプリカ・レプレゼンタティブを使用するレプリカ・データ・マトリックスは、ファンクションＴｎ（ａｊｋ）の下記のセットによって定義される。
Ｔｎ（ａｊｋ）  ≡  ａｊ、（ｋ＋ｎ・ｊ）ｍｏｄ（Ｎｃ）    （１）
ｎ  ＝  0  ．．．ＮＴ−1、  ｊ＝０．．．ＮＲ−１、  ｋ＝０．．．ＮＣ−１
ここで、ａｊｋはデータ・マトリックスの（ｊ、ｋ）位置におけるタイム・スロットであり、
ＮＴは、レプリカ・レプレゼンタティブの数、
ＮＲは、データ・マトリックスの行の数、
ＮＣは、データ・マトリックスの列の数、
である。
【００２４】
Ｔｎは列番号の組{０、．．．ＮＣ−１}の循環的置換を定義する。数式（１）で定義されるＮＣ個の異なる置換Ｔｎの中で、サブセットＮＴのみが使用されて、データ・マトリックスのレプリカが構築される。
【００２５】
ＮＴ数のレプリカ・レプレゼンタティブは、番号{ｎ０、．．．ｎＴ−１}を使用して、次の式を満たす。任意の
ｎ'，ｎ"  ∈  {ｎ０、．．．ｎＴ−１}、  ｎ'≠ｎ"，  ｊ＝１．．．ＮＲ−１
に対して、
（ｊ・｜ｎ'−ｎ" ｜）ｍｏｄ（ＮＣ）  ≠  ０    （２）
【００２６】
条件（２）は、２つの異なるレプリカ・レプレゼンタティブに属する任意の２つの列が１以下のタイム・スロットを共通に持つように、Ｔｎ（ａｊｋ）を選択する。
【００２７】
もしＮＣＨ／ＮＴＳ≧１である場合、データ・マトリックスのサイズは、単に、ＮＣ＝ＮＣＨそしてＮＲ＝ＮＴＳとなる。その結果、条件（２）から、少なくとも２つのレプリカ・レプレゼンタティブＴｎ（ａｊｋ）が得られ、ノンブロックングスイッチングは、標準的ＲＡＭベース・アーキテクチャ（図５）よりもずっと小さい数のデータ・マトリックス・レプリカで、達成される。ＮＲＰは、レプリカ数を表す。この標準的アーキテクチャは、ただ一つのレプリカ・レプレゼンタティブＴ０（ａｊｋ）≡ａｊｋ（同一性）が使用される場合における、ＮＴ＝１の特定ケースと見ることができる。
【００２８】
ＬＲＤＲアーキテクチャは、すでに述べたように、厳格に１よりも大きい数のマッピングＴｎ（ａｊｋ）に基づいている。
【００２９】
実例として次のものを示すことができる。所与の数のレプリカＮＲＰに対して、ＬＲＤＲアーキテクチャは、ＮＣＨ≦ＮＲＰ２においてノンブロッキングであり、一方、標準アーキテクチャについては、ＮＣＨ≦ＮＲＰとなる。
【００３０】
ＬＲＤＲスイッチは、メモリ・サイズのチャネル数に対する依存性も改善する。所与のＮＴＳに対して、ファンクションの数ＮＴは、チャネル数ＮＣＨに従って線形に増加する。従って、メモリ・サイズは、チャネル数ＮＣＨと共に線形増加を示す。
【００３１】
ＮＣＨ／ＮＴＳ＜１の場合において、ＬＲＤＲアーキテクチャは、適切な数の列ＮＣ＞ＮＣＨと行ＮＲ＜ＮＴＳ、つまりＮＣ＞ＮＲを備えるデータ・マトリックスに、入力データを格納することによって、なお効果的に実装することができる。
【００３２】
上で検討した、スイッチ単位ＳＴＳ−１の、１４４×１４４  ２．５Ｇｂ／ｓ（ＳＴＳ−４８）グルーミングスイッチの例において、ＬＲＤＲ実装は、２つのＴｎ（ａｊｋ）レプリカ・レプレゼンタティブに基づき、８Ｍビットの代わりに６８４ＫビットのみのデュアルポートＲＡＭを必要とする。条件（２）に従えば、４つのＴｎ（ａｊｋ）が得られる。従って、メモリの量は、さらに小さくすることができる。ＬＲＤＲスイッチは、標準的手法のＮＣＨ：１に比較して、より広い（ＮＲＰ・ＮＣＨ）：１出力ｍｕｘを必要とする。しかし、ＮＲＰはＮＣＨと比較して、相対的に小さい数である。さらに、ランダム・リードに対するメモリ制御設計とソフトウェア構成とは、標準的アーキテクチャよりもその単純性において劣っている。しかし、このように複雑さが増したとしても、ＬＲＤＲアーキテクチャの実装は、ダイ・サイズと電力との観点から総体的な有利性を示し、高スループットのモノリシック・スイッチを提供することができる。
【００３３】
なお、明らかなように、本発明は上述の実施形態に限定されるものではなく、本発明の範囲及び精神から離れない限り、変更、変化させることが可能である。
【図面の簡単な説明】
【００３４】
【図１】ＲＡＭで構築された単一データ・マトリックスへのタイム・スロットの順次書き込みの例である。
【図２】ノンブロッキングスイッチの標準的ＲＭＡベース・アーキテクチャにおいて使用される、ＮＣＨ＝５、ＮＴＳ＝５の同一データ・マトリックスの５つのレプリカの例である。
【図３】ノンブロッキングスイッチにおいて、異なるマトリックス・マッピングであるが、単一のレプリカ・レプレゼンタティブを使用した場合の、ＮＣＨ＝５、ＮＴＳ＝５の５つのレプリカの例である。
【図４】本発明の例であって、ＬＲＤＲアーキテクチャに従うノンブロッキングスイッチにおいて、Ｔ０及びＴ１の２つのレプリカ・レプレゼンタティブに基づく、ＮＣＨ＝５、ＮＴＳ＝５の２つのレプリカの例である。
【図５】本発明を使用する最大数のチャネルを示すテーブルである。本発明において、ノンブロッキングスイッチは、所与の数ＮＲＰのレプリカに対して、異なる数ＮＴのレプリカ・レプレゼンタティブＴｎ（ａｊｋ）を持つことができる。一つのレプリカ・レプレゼンタティブという特定ケースは、標準的アーキテクチャに相当し、ＬＲＤＲアーキテクチャは複数レプレゼンタティブの全ての場合をカバーする。
【図６】本発明の一実施形態である。
【符号の説明】
【００３５】
６１  １４４ｃｈ入力、６２  Ｔ−ファンクション回路、
６３、６４  １２ＲＡＭアレイ、６５  １４４ＭＵＸｓ、６６  １４４ｃｈ出力、
６７  出力選択制御回路
【図１】
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【図２】
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【図３】
2005244969.tif 000005
【図４】
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【図５】
2005244969.tif 000007
【図６】
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【外国語明細書】
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