(57)【要約】【課題】  回路規模を大きくすることなく、入力した基準フレーム信号に同期する同期フレーム信号を精度良く生成して安定なＰＬＬ動作を実行できるデジタルＰＬＬ回路を提供することを目的とする。【解決手段】  基準フレーム信号と同期フレーム信号との位相を比較して位相誤差信号を出力する位相比較器１と、位相誤差信号をフィルタリングするデジタルフィルタ２と、フィルタリングされた位相誤差信号をサンプル数で除算して誤差信号の整数部と小数部とを出力する誤差信号変換部３と、基準サンプリング周期を生成する基準サンプリング周期生成部４と、誤差信号の整数部と基準サンプリング周期とを加算して、サンプリング周期を生成する加算器７と、誤差信号の小数部に基づいてサンプリング周期を変調するサンプリングクロック生成部５と、変調したサンプリングクロックをサンプル数カウントして同期フレーム信号を生成する同期フレーム信号生成部６とを備える。【選択図】  図１
2005244648.tif 000002
【特許請求の範囲】
【請求項１】
基準フレーム信号に同期したサンプリングクロックを生成し、前記サンプリングクロックに基づいて前記基準フレーム信号に同期した同期フレーム信号を生成するデジタルＰＬＬ回路において、
前記基準フレーム信号と前記同期フレーム信号との位相を比較して位相差を検出し、位相誤差信号を出力する位相比較器と、
前記位相誤差信号をフィルタリングするデジタルフィルタと、
前記デジタルフィルタでフィルタリングされた位相誤差信号と前記基準フレーム信号に含まれる１フレーム内のサンプル数情報とを入力し、前記位相誤差信号を１フレーム内のサンプル数で除算し、前記位相誤差信号を整数部と小数部とに分けて出力する誤差信号変換部と、
所定のシステムクロック数からなる基準サンプリング周期を生成する基準サンプリング周期生成部と、
前記位相誤差信号の整数部と前記基準サンプリング周期とを加算して前記サンプリングクロックのサンプリング周期を生成する加算器と、
前記位相誤差信号の小数部の値に基づいて、前記サンプリング周期を変調してサンプリングクロックを生成するサンプリングクロック生成部と、
前記サンプリングクロックをサンプル数分計数することによって同期フレーム信号を生成する同期フレーム信号生成部とを備えたデジタルＰＬＬ回路。
【請求項２】
請求項１に記載のデジタルＰＬＬ回路において、
前記サンプリング周期に制限を加えるサンプリング周期制限部をさらに備え、
前記基準サンプリング周期生成部は、前記サンプリング周期を決定するモード情報を入力し、モードに応じて所定のシステムクロック数からなる基準サンプリング周期を生成し、
前記サンプリング周期制限部は、前記モード情報と前記基準サンプリング周期とを入力し、モードに応じて前記サンプリング周期の上限値及び下限値を決定し、前記上限値及び下限値により前記サンプリング周期を制限して制限サンプリング周期を生成し、  
前記サンプリングクロック生成部は、前記制限サンプリング周期からサンプリングクロックを生成することを特徴とするデジタルＰＬＬ回路。
【請求項３】
請求項２に記載のデジタルＰＬＬ回路において、
前記基準フレーム信号の入力の有無を判断して基準フレーム入力情報を生成する基準フレーム入力判断部と、
前記基準フレーム入力情報に基づいて、前記同期フレーム信号と前記基準フレーム信号とのうちのいずれかを選択して、選択フレーム信号として出力するセレクタと、
前記制限サンプリング周期生成部から制限サンプリング周期を入力して保持するサンプリング周期保持レジスタとをさらに備え、
前記位相比較器は、前記選択フレーム信号と前記同期フレーム信号との位相差を示す位相誤差信号を生成し、
前記サンプリング周期制限部は、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記サンプリング周期保持レジスタに保持されているサンプリング周期と前記加算器からのサンプリング周期とのうちのいずれかを選択して出力することを特徴とするデジタルＰＬＬ回路。
【請求項４】
請求項２に記載のデジタルＰＬＬ回路において、
前記基準フレーム信号の入力を判断して基準フレーム入力情報を生成する基準フレーム入力判断部をさらに備え、
前記サンプリング周期制限部は、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記加算器からのサンプリング周期と前記基準サンプリング周期生成部からの基準サンプリング周期とのうちのいずれかを選択して出力し、
前記同期フレーム信号生成部は、前記基準フレーム入力情報に基づいて、前記サンプル数と予め設定された基準サンプル数とのうちのいずれかを用いて、同期フレーム信号を生成することを特徴とするデジタルＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルＰＬＬ回路（Phase-locked loop:位相同期ループ）に関し、特に、基準フレーム信号に同期した同期フレーム信号を生成するためのデジタルＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、ビデオ信号やオーディオ信号をＡＶ機器間で送受信する機会が増えており、ＡＶ機器間で送受信される信号の同期をとるためにＰＬＬ回路が利用される。ＰＬＬ回路は、外部からの入力信号（基準信号）に同期した信号を発生させる回路である。
【０００３】
ＰＬＬ回路の基本構成は、図１２に示すように、位相比較器９１と、積分回路とローパスフィルタを含むループフィルタ９２と、電圧制御発振器（ＶＣＯ）９３とからなる。ＰＬＬ回路は、まず、位相比較器９１が外部からの基準信号とＶＣＯ９３が発振する同期信号との位相を比較し、位相差成分をパルス状の位相差信号としてループフィルタ９２に出力する。位相差信号はループフィルタ９２で高周波成分が除去されて、ＶＣＯ９３に入力される。ＶＣＯ９３は位相差信号に基づいて、同期信号の発振周波数を調整する。以上のようにして、ＰＬＬ回路は基準信号の位相及び周波数に同期した同期信号を生成して出力する。なお、基準信号の位相及び周波数に同期信号の位相及び周波数を合わせることをＰＬＬロックと呼ぶ。
【０００４】
また、ＰＬＬ回路には分周手段を有するものもある。分周手段はＶＣＯが出力する同期信号の周波数を１／Ｎに分周する。これにより、位相比較器は基準信号と分周信号との位相差を比較することになり、ＰＬＬ回路は、基準信号の周波数を逓倍した周波数で同期した同期信号を出力できる。
【０００５】
従来、以上のようなＰＬＬ回路の基本構成を基に改良されたＰＬＬ回路が提案されている。
まず、図１３に示す従来のＰＬＬ回路について説明する（特許文献１参照）。図１３に示すＰＬＬ回路は、図１２に示すＰＬＬ回路をデジタル化したＰＬＬ回路である。このデジタルＰＬＬ回路は、入力した基準信号のデジタル位相情報を検出するデジタル位相差検出部１０１と、前記デジタル位相情報に基づいて基準信号に同期させる出力信号の位相を可変するデジタル電圧可変発振器（デジタルＶＣＯ）１０２と、ＰＬＬ論理動作をするデジタルローパスフィルタ１０３とを備える。
【０００６】
このデジタルＰＬＬ回路では、デジタル位相差検出部１０１が、基準信号の１周期間をシステムクロックによって分割し、その１周期間に含まれるシステムクロックのクロック数を、小数点以下第２位から第３位まで計数し、計数した整数部と小数部とを予め入力信号に含まれるシステムクロックの基準クロック数と比較する。そして、各位相比較結果を加算し、デジタル位相差情報としてデジタルローパスフィルタ１０３に出力する。このデジタル位相差情報はデジタルローパスフィルタ１０３を介して、デジタルＶＣＯ１０２に帰還される。これにより、システムクロック以下のクロック精度で外部から入力する基準信号をデジタルＰＬＬ処理できる。
【０００７】
また、図１２に示すＰＬＬ回路では、位相比較器９１で位相だけではなく周波数も同期をとる必要があるため、周波数を検出する手段も必要になる。そこで、図１４に示すように、周波数検出手段を備えることなく、位相比較器のみによって位相と周波数の同期が可能なＰＬＬ回路が提案されている（特許文献２参照）。図１４に示すデジタルＰＬＬ回路は、サンプリング周波数情報（Ｆｓ）に基づいて、外部から入力するリファレンスクロック（ＦＣＫ）をＭ分周してＲＥＦ信号を出力するＭ分周手段１１０と、マスタークロック（ＭＣＫ）をＮ分周（Ｎは可変な２のべき乗の値）して分周信号（ＶＡＲ信号）を出力するＮ分周手段１１１と、ＶＡＲ信号とＲＥＦ信号との位相を比較する位相比較器１１２と、位相比較結果が所定の範囲にあることを検出する第１の同期検出手段１１３と、位相比較結果が２回連続して所定の範囲にあることを検出する第２の同期検出手段１１４とを備える。そして、Ｎ分周手段１１１が位相比較結果に基づいて、マスタークロックの分周比を２Ｎにしたり、Ｎ／２にして、位相差を小さくする。このように、位相差信号に応じてマスタークロックの分周比をＮ／２倍から２倍の幅で変化させることにより、周波数検出手段を持たず、位相比較器のみによって位相と周波数の同期が可能なＰＬＬ回路を実現できる。
【０００８】
また、図１２に示すＰＬＬ回路では、フィルタが大きな積分要素から構成されていて、基準信号の入力が途切れると積分要素は飽和状態になり、再度基準信号が入力された場合、ＰＬＬロック状態になるまでに時間がかかるという課題があった。そこで、基準信号の入力を監視する基準信号入力検出回路を備えて基準信号の入力を監視し、基準信号の入力が途切れた場合、フィルタ内の積分要素に蓄えられている情報を短略初期化するＰＬＬ回路が提案されている（特許文献３）。この特許文献３に記載のＰＬＬ回路によれば、基準信号の入力が途切れても、ＰＬＬロック状態と同等の同期信号を得ることができ、基準信号の入力復帰後に、基準信号に同期信号を同期させるまでの時間、すなわち、ＰＬＬロック状態への引き込み時間を短縮できる。
【０００９】
また、図１２に示すＰＬＬ回路では、リセット動作が行われると、その後リセットが解除され、基準信号が入力されるようになってから、ＰＬＬがロックするまでに多くの時間がかかってしまうという課題を有していた。よって、リセット解除後最初に位相比較器に入力される同期信号に対してマスク信号を生成し、リセット解除後に位相比較器に入力される基準信号と同期信号とをそろえるＰＬＬ回路が提案されている（特許文献４）。この特許文献４に記載のＰＬＬ回路によれば、リセット解除後に、基準信号に同期信号を同期させるまでの時間、すなわち、ＰＬＬロック状態への引き込み時間を短縮できる。
【特許文献１】特開平６−１９７０１４号公報（第３頁〜第６頁、第１図,第２図）
【特許文献２】特開平７−２２９４３号公報（第３頁〜第５頁、第１図,第４図）
【特許文献３】特開平２−１４６１８号公報（第４頁〜第５頁、第１図）
【特許文献４】特開平６−２３２８５８号公報（第２頁〜第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１〜４に記載の従来のＰＬＬ回路では以下に示す課題がある。
まず、特許文献１に記載のＰＬＬ回路では、基準信号の１周期間をシステムクロックによって分割し、その１周期間に含まれるシステムクロックのクロック数を、小数点以下第２位から第３位まで計数し、計数した整数部と小数部と予め基準信号に含まれるシステムクロックの基準クロック数とを比較する。このため、位相差信号の小数部を検出し、位相差信号の整数部と小数部とを数値演算処理してデジタルＶＣＯの発振出力を可変する必要がある。このため、デジタル位相差検出部１０１及びデジタルＶＣＯ１０２において、複数の加算器及びレジスタが必要になる。その結果、ＰＬＬ回路全体の回路規模が拡大するという課題が生じた。
【００１１】
また、特許文献２に記載のＰＬＬ回路では、Ｎ分周手段が位相比較結果に応じてマスタークロックの分周比を２ＮまたはＮ／２に制御する必要があるため、Ｎ分周手段の回路構成が複雑になり、その結果、ＰＬＬ回路全体の回路規模が大きくなるという課題が生じた。
また、特許文献３に記載のＰＬＬ回路では、基準信号の入力が途切れた場合、フィルタ内の積分要素に蓄えられている情報を短略初期化する必要がある。このため、基準信号の周期が変わりＰＬＬロック状態においてフィルタの積分要素が一定のバイアス値をもっているような場合、積分要素が初期状態から一定のバイアス値に達するまでに時間がかかってしまうという課題が生じた。
【００１２】
また、特許文献４に記載のＰＬＬ回路では、リセット解除後最初に位相比較器に入力される同期信号をマスクするマスク信号を生成するため、基準信号の入力の有無を判断して、位相を合わせるＰＬＬ回路には適用することができないという課題を有していた。
【００１３】
よって、本発明は、上記従来のＰＬＬ回路の問題点を解決するもので、回路規模を大きくすることなく、入力した基準信号に同期する同期信号を精度良く生成して安定なＰＬＬ動作を実行できるデジタルＰＬＬ回路を提供することを目的とする。
【００１４】
また、基準信号が一旦途切れて再度入力された場合に、基準信号に対して同期信号が同期してＰＬＬロック状態になるまでの時間を短くすることを目的とする。
【００１５】
また、リセット解除後、基準信号が入力されるようになってから、基準信号に同期信号が同期してＰＬＬロック状態になるまでの時間を短くすることを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の請求項１に係るデジタルＰＬＬ回路は、基準フレーム信号に同期したサンプリングクロックを生成し、前記サンプリングクロックに基づいて前記基準フレーム信号に同期した同期フレーム信号を生成するものであり、前記基準フレーム信号と前記同期フレーム信号との位相を比較して位相差を検出し、位相誤差信号を出力する位相比較器と、前記位相誤差信号をフィルタリングするデジタルフィルタと、前記デジタルフィルタでフィルタリングされた位相誤差信号と前記基準フレーム信号に含まれる１フレーム内のサンプル数情報とを入力し、前記位相誤差信号を１フレーム内のサンプル数で除算し、前記位相誤差信号を整数部と小数部とに分けて出力する誤差信号変換部と、所定のシステムクロック数からなる基準サンプリング周期を生成する基準サンプリング周期生成部と、前記位相誤差信号の整数部と前記基準サンプリング周期とを加算して前記サンプリングクロックのサンプリング周期を生成する加算器と、前記位相誤差信号の小数部の値に基づいて、前記サンプリング周期を変調してサンプリングクロックを生成するサンプリングクロック生成部と、前記サンプリングクロックをサンプル数分計数することによって同期フレーム信号を生成する同期フレーム信号生成部とを備えることを特徴とする。
【００１７】
また、本発明の請求項２に係るデジタルＰＬＬ回路は、請求項１に記載のデジタルＰＬＬ回路において、前記サンプリング周期に制限を加えるサンプリング周期制限部をさらに備え、前記基準サンプリング周期生成部が、前記サンプリング周期を決定するモード情報を入力し、モードに応じて所定のシステムクロック数からなる基準サンプリング周期を生成し、前記サンプリング周期制限部が、前記モード情報と前記基準サンプリング周期とを入力し、モードに応じて前記サンプリング周期の上限値及び下限値を決定し、前記上限値及び下限値により前記サンプリング周期を制限して制限サンプリング周期を生成し、前記サンプリングクロック生成部が、前記制限サンプリング周期からサンプリングクロックを生成することを特徴とする。
【００１８】
また、本発明の請求項３に係るデジタルＰＬＬ回路は、請求項２に記載のデジタルＰＬＬ回路において、前記基準フレーム信号の入力の有無を判断して基準フレーム入力情報を生成する基準フレーム入力判断部と、前記基準フレーム入力情報に基づいて、前記同期フレーム信号と前記基準フレーム信号とのうちのいずれかを選択して、選択フレーム信号として出力するセレクタと、前記制限サンプリング周期生成部から制限サンプリング周期を入力して保持するサンプリング周期保持レジスタとをさらに備え、前記位相比較器が、前記選択フレーム信号と前記同期フレーム信号との位相差を示す位相誤差信号を生成し、前記サンプリング周期制限部が、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記サンプリング周期保持レジスタに保持されているサンプリング周期と前記加算器からのサンプリング周期とのうちのいずれかを選択して出力することを特徴とする。
【００１９】
また、本発明の請求項４に係るデジタルＰＬＬ回路は、請求項２に記載のデジタルＰＬＬ回路において、前記基準フレーム信号の入力を判断して基準フレーム入力情報を生成する基準フレーム入力判断部をさらに備え、前記サンプリング周期制限部が、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記加算器からのサンプリング周期と前記基準サンプリング周期生成部からの基準サンプリング周期とのうちのいずれかを選択して出力し、前記同期フレーム信号生成部が、前記基準フレーム入力情報に基づいて、前記サンプル数と予め設定された基準サンプル数とのうちのいずれかを用いて、同期フレーム信号を生成することを特徴とする。
【発明の効果】
【００２０】
本発明の請求項１に係るデジタルＰＬＬ回路は、基準フレーム信号に同期したサンプリングクロックを生成し、前記サンプリングクロックに基づいて前記基準フレーム信号に同期した同期フレーム信号を生成するものであり、前記基準フレーム信号と前記同期フレーム信号との位相を比較して位相差を検出し、位相誤差信号を出力する位相比較器と、前記位相誤差信号をフィルタリングするデジタルフィルタと、前記デジタルフィルタでフィルタリングされた位相誤差信号と前記基準フレーム信号に含まれる１フレーム内のサンプル数情報とを入力し、前記位相誤差信号を１フレーム内のサンプル数で除算し、前記位相誤差信号を整数部と小数部とに分けて出力する誤差信号変換部と、所定のシステムクロック数からなる基準サンプリング周期を生成する基準サンプリング周期生成部と、前記位相誤差信号の整数部と前記基準サンプリング周期とを加算して前記サンプリングクロックのサンプリング周期を生成する加算器と、前記位相誤差信号の小数部の値に基づいて、前記サンプリング周期を変調してサンプリングクロックを生成するサンプリングクロック生成部と、前記サンプリングクロックをサンプル数分計数することによって同期フレーム信号を生成する同期フレーム信号生成部とを備えるようにした。
【００２１】
これにより、誤差信号の小数部の値に従って生成するサンプリング周期信号のパルス幅を変調させることにより、生成する同期フレームの周期の精度を上げることができ、ＰＬＬ動作を安定させることが可能となる。
【００２２】
また、本発明の請求項２に係るデジタルＰＬＬ回路は、請求項１に記載のデジタルＰＬＬ回路において、前記サンプリング周期に制限を加えるサンプリング周期制限部をさらに備え、前記基準サンプリング周期生成部が、前記サンプリング周期を決定するモード情報を入力し、モードに応じて所定のシステムクロック数からなる基準サンプリング周期を生成し、前記サンプリング周期制限部が、前記モード情報と前記基準サンプリング周期とを入力し、モードに応じて前記サンプリング周期の上限値及び下限値を決定し、前記上限値及び下限値により前記サンプリング周期を制限して制限サンプリング周期を生成し、前記サンプリングクロック生成部が、前記制限サンプリング周期からサンプリングクロックを生成するようにした。
【００２３】
これにより、モード毎にサンプリングクロックのサンプリング周期を制限し、サンプリングクロックの周波数がそれぞれのモードでの基準周波数の1／２倍〜２倍の間に制限することができる。その結果、周波数周引き込み回路をなくして、回路規模の小さなデジタルＰＬＬ回路を構成することができる。
【００２４】
また、本発明の請求項３に係るデジタルＰＬＬ回路は、請求項２に記載のデジタルＰＬＬ回路において、前記基準フレーム信号の入力の有無を判断して基準フレーム入力情報を生成する基準フレーム入力判断部と、前記基準フレーム入力情報に基づいて、前記同期フレーム信号と前記基準フレーム信号とのうちのいずれかを選択して、選択フレーム信号として出力するセレクタと、前記制限サンプリング周期生成部から制限サンプリング周期を入力して保持するサンプリング周期保持レジスタとをさらに備え、前記位相比較器が、前記選択フレーム信号と前記同期フレーム信号との位相差を示す位相誤差信号を生成し、前記サンプリング周期制限部が、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記サンプリング周期保持レジスタに保持されているサンプリング周期と前記加算器からのサンプリング周期とのうちのいずれかを選択して出力するようにした。
【００２５】
これにより、基準フレーム信号の入力がなくなった場合、基準フレーム信号の入力がなくなる直前のＰＬＬロック状態におけるサンプリング周期でサンプリングクロックを生成し、また同期フレーム信号を基準フレーム信号の代わりに位相比較器に入力させることにより、位相比較器が出力する位相誤差信号が０になるので、デジタルフィルタ内の積分器の値をＰＬＬロック状態の時と同様の状態に保つことができる。その結果、再度基準フレーム信号が入力された時に、ＰＬＬがロックするまでの時間を短縮することが可能となる。
【００２６】
また、本発明の請求項４に係るデジタルＰＬＬ回路は、請求項２に記載のデジタルＰＬＬ回路において、前記基準フレーム信号の入力を判断して基準フレーム入力情報を生成する基準フレーム入力判断部をさらに備え、前記サンプリング周期制限部が、前記基準フレーム入力情報に基づいて、制限サンプリング周期として前記加算器からのサンプリング周期と前記基準サンプリング周期生成部からの基準サンプリング周期とのうちのいずれかを選択して出力し、前記同期フレーム信号生成部が、前記基準フレーム入力情報に基づいて、前記サンプル数と予め設定された基準サンプル数とのうちのいずれかを用いて、同期フレーム信号を生成するようにした。
【００２７】
これにより、リセット解除後に最初に入力される基準フレーム信号に同期フレーム信号の位相を合わせることができるので、ＰＬＬがロックするまでの時間を短縮することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を実施するための最良の形態について図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１に係るデジタルＰＬＬ回路は、基準フレーム信号を入力とし、基準フレーム信号に同期した同期フレーム信号を生成する回路であり、基準フレーム信号に同期フレーム信号をフレームレベルで同期させるためのサンプリングクロックを生成することを特徴とする。
【００２９】
図１は、実施の形態１に係るデジタルＰＬＬ回路の構成図である。図１に示すように、デジタルＰＬＬ回路は、位相比較器１と、デジタルフィルタ２と、誤差信号変換部３と、基準サンプリング周期生成部４と、サンプリングクロック生成部５と、同期フレーム信号６と、加算器７とを備える。位相比較器１は、外部から入力される基準フレーム信号とデジタルＰＬＬ回路内で生成する同期フレーム信号との位相比較を行い、位相差を示す位相誤差信号を出力する。デジタルフィルタ２は位相誤差信号をフィルタリングして、不要成分を除去する。誤差信号変換部３は、デジタルフィルタ２でフィルタリングされた位相誤差信号と基準フレーム信号に含まれるフレーム内のサンプル数情報とを入力し、位相誤差信号をサンプル数（サンプリングデータ数）で除算し、１サンプリングクロック毎の位相誤差を計算する。そして、計算した位相誤差を整数部と小数部とに分け、誤差信号整数部と誤差信号小数部として出力する。なお、誤差信号整数部はシステムクロックのクロック数で表す。基準サンプリング周期生成部４は、予め設定された基準となるサンプリング周期をシステムクロックのカウント数で表した基準サンプリング周期を生成する。加算器７は誤差信号整数部と基準サンプリング周期とを加算する。この加算結果はサンプリング周期、すなわち、サンプリングクロックの周期を示すシステムクロック数となる。サンプリングクロック生成部５は、サンプリング周期に基づいてサンプリングクロックを生成する。同期フレーム信号生成部６は、基準フレーム信号に含まれるサンプル情報を入力し、サンプリングクロックをサンプル数分カウントすることで同期フレーム信号を生成する。
【００３０】
以上のように構成されたデジタルＰＬＬ回路の動作について説明する。まず、誤差信号変換部３が出力する誤差信号小数部が０の場合の動作について図１を用いて説明する。
【００３１】
まず、位相比較器１が基準フレーム信号と同期フレーム信号生成部６からの同期フレーム信号とを入力し、位相誤差信号を生成する。この位相誤差信号はデジタルフィルタ２で不要成分が除去されて誤差信号変換部３に入力される。
【００３２】
次に、誤差信号変換部３は、デジタルフィルタ２でフィルタリングされた位相誤差信号をサンプル数で除算し、１サンプリングクロック毎の位相誤差を計算する。このとき、計算した位相誤差は整数部のみであることから、誤差信号整数部のみを出力する。
【００３３】
次に、加算器７が基準サンプリング周期を示すシステムクロック数と誤差信号整数部を示すシステムクロック数とを加算し、サンプリング周期を生成する。すなわち、図２に示すように、基準サンプリング周期のシステムクロック数に誤差信号整数部のシステムクロック数が付加されてサンプリング周期が生成される。つまり、サンプリングクロックの立ち上がりエッジから次の立ち上がりエッジまでのサンプリング周期に対して誤差信号整数部が付加される。誤差信号整数部が偶数の場合、サンプリングクロックのＨｉｇｈ部分とＬｏｗ部分とは同じ長さであるので、図２に示すようにＨｉｇｈ部分とＬｏｗ部分では誤差信号整数部の１／２づつが付加される。しかし誤差信号整数部が奇数の場合は、割り切れないのでＨｉｇｈ部分とＬｏｗ部分で付加される長さが１クロック異なる。このように生成されたサンプリング周期はサンプリングクロック生成部５に入力される。サンプリングクロック生成部５は、前記サンプリング周期を有するサンプリングクロックを生成する。
【００３４】
生成されたサンプリングクロックは同期フレーム信号生成部６に入力される。同期フレーム信号生成部６は、１フレーム内のサンプル数を示すサンプル数情報に基づいて、サンプル数分のサンプリングクロックをカウントすることによって、同期フレーム信号を生成する。
【００３５】
続いて、誤差信号変換部３が出力する誤差信号小数部が０でない場合の動作について図１及び図３を用いて説明する。図３はデジタルフィルタ２と誤差信号変換部３との詳細な構成を示す図である。
【００３６】
デジタルフィルタ２は、図３に示すように、ビット拡張部８と、乗算器９,１０と、加算器１１,１２と、積分器１３とを備える。位相比較器１から入力されるＫbitの位相誤差信号はビット拡張部８でＬbit分の小数部が拡張された後、乗算器９,１０と、加算器１１,１２と、積分器１３とによりフィルタ演算される。デジタルフィルタ２によりフィルタリングされたＫ＋Ｌbitの位相誤差信号は、誤差信号変換部３に入力される。誤差信号変換部３は、Ｋ＋Ｌbitの位相誤差信号をフレーム内のサンプル数で除算する。除算された位相誤差信号は整数部と小数部とに分けられて出力される。誤差信号整数部は上述のように基準サンプリング周期と加算されて、サンプリングクロック生成部５に入力される。一方、誤差信号小数部は、サンプリングクロック生成部５に入力される。
【００３７】
サンプリングクロック生成部５は、誤差信号小数部の値によって、サンプリング周期を変調してサンプリングクロックを生成する。以下、サンプリング周期の変調動作について、図４〜図６を用いて詳細に説明する。図４は、サンプリングクロック生成部５の構成を示す図で、図５及び図６は、誤差信号小数部の小数第１位と小数第２位とを使用してサンプリング周期を変調する場合のタイミング図である。
【００３８】
図４に示すように、サンプリングクロック生成部５は、サンプリング周期付加部４１と、カウンタ４２と、サンプリング周期カウンタ４３と、サンプリングクロック生成部４４とを有する。サンプリング周期付加部４１は、加算器７からのサンプリング周期（ＦＳ）と、誤差信号小数部と、カウンタ４２からのカウント値を入力する。カウンタ４２は、サンプリングクロックの立ち上がりエッジでカウントし、０〜３までの値を繰り返しカウントすることから、サンプリング周期付加部４１は、カウンタ４２から０〜３のいずれかの値を入力する。サンプリング周期付加部４１は、サンプリング周期(ＦＳ)と誤差信号小数部とカウンタ４２のカウント結果とを入力し、誤差信号小数部とカウンタ結果とからサンプリング周期をそのまま使用するか、サンプリング周期にシステムクロックを１クロック分追加したサンプリング周期を出力するかを判断し、付加サンプリング周期を出力する。サンプリング周期カウンタ４３は、サンプリング周期付加部４１から出力された付加サンプリング周期分、カウント動作を行う。サンプリングクロック生成部４４は、サンプリング周期カウンタ４３のカウント結果に基づいて、サンプリングクロックを生成する。
【００３９】
以下、誤差信号小数部の小数第１位と小数第２位を用いた場合の付加サンプリング周期について、図５,６を用いて説明する。まず、小数第１位＝０、小数第２位＝０の場合は、付加サンプリング周期は変調されることなく出力される。これに対して、小数第１位＝０、小数第２位＝１の場合、図５に示すように、カウンタ４２のカウント結果が３の値で、サンプリングクロックの周期がシステムクロックの１クロック分長くなる。
【００４０】
また、図６に示すように、小数第１位＝１、小数第２位＝０の場合、カウンタ４２のカウント結果が１と３のとき、サンプリング周期がシステムクロックで１クロック分長くなり、小数第１位＝１、小数第２位＝１の場合、カウンタ４２のカウント結果が１と２と３のとき、サンプリング周期がシステムクロックで１クロック分長くなる。すなわち、小数第Ｎ位のビットまで使用した場合の変調の周期は２のＮ乗であり、小数部の値が大きくなるほど、サンプリング周期にシステムクロックが付加される割合が増えていくことになる。
【００４１】
以上のように生成されたサンプリングクロックを１フレーム内のサンプル数分カウントすることにより、同期フレーム信号生成部６は基準フレーム信号に同期した同期フレーム信号を生成する。
【００４２】
以上のように、本実施の形態１に係るデジタルＰＬＬ回路によれば、基準フレーム信号と同期フレーム信号との位相誤差信号を基準フレームのサンプル数で除算し、除算により得られる位相誤差信号の小数部の値に応じて、サンプリングクロックを変調し、変調したサンプリングクロックにより同期フレーム信号を生成するようにしたことから、基準フレーム信号にフレームレベルで同期フレーム信号を同期させることができる。
【００４３】
また、本実施の形態１に係るデジタルＰＬＬ回路は、位相誤差信号を拡張して誤差信号小数部を求めることから、位相誤差信号の小数部を検出するための回路を備えることなく、位相誤差信号の小数部の値に応じて、サンプリングクロックを変調することができる。その結果、回路規模を大きくすることなく、位相誤差信号の小数部を用いて精度良く基準フレーム信号に同期した同期フレーム信号を生成することができる。
【００４４】
（実施の形態２）
以下、本発明の実施の形態２に係るデジタルＰＬＬ回路について、図７を用いて説明する。図７において、図１に示すデジタルＰＬＬ回路と同一または相当する構成要素については、同一符号を付し説明を省略する。
【００４５】
上記実施の形態１に係るデジタルＰＬＬ回路では、位相比較器１で位相だけでなく、周波数も比較することから、位相比較器１内に周波数引き込み回路を設ける必要があった。
【００４６】
よって、実施の形態２に係るデジタルＰＬＬ回路は、図７に示すように、新たにサンプリング周期制限部１４を備えることで、周波数引き込み回路を有することなく、位相と周波数の同期をとることを特徴とする。サンプリング周期制限部１４は、サンプリング周期の上限値、下限値をモード情報に基づいて決定し、サンプリング周期を制限した制限サンプリング周期を生成する。
【００４７】
また、基準サンプリング周期生成部４は、サンプリング周期を決定するモード情報を入力し、モードに応じて予め設定されている基準サンプリング周期をシステムクロックでカウントしてクロック数を出力する。なお、モード情報は、例えば、デジタルＰＬＬ回路が、ビデオフレーム信号を入力し、ビデオ（映像）とオーデイオ（音）との同期をとるためにＰＬＬをかけるのであれば、オーディオのサンプリング周波数を示す情報になる。
【００４８】
以上のように構成された本実施の形態２に係るデジタルＰＬＬ回路の動作について説明する。本実施の形態２に係るデジタルＰＬＬ回路では、基準サンプリング周期生成部４がモード情報に基づいて、モード毎に予め設定された基準サンプリング周期を出力する。加算器７は、モード毎に変わる基準サンプリング周期と誤差信号変換部３からの誤差信号整数部とを加算し、加算結果をサンプリング周期としてサンプリング周期制限部１４に出力する。サンプリング周期制限部１４は、モード情報を入力し、モード情報に基づいて決定する上限値、下限値によってサンプリング周期を制限する。図８は位相誤差に対する制限サンプリング周期を表わしたグラフである。サンプリング周期制限部１４は、モード毎に変わる基準サンプリング周期に対して、サンプリング周期の上限を２倍未満、サンプリング周期の下限を１／２以上に制限する。すなわち、サンプリング周期を基準サンプリング周期の１／２倍〜２倍以内に制限する。そして、サンプリングクロック生成部５が制限サンプリング周期に基づいてサンプリングクロックを生成する。同期フレーム生成部６は以上のようにして生成されたサンプリングクロックにより同期フレーム信号を生成する。
【００４９】
以上のように、実施の形態２に係るデジタルＰＬＬ回路は、サンプリング周期制限部１４を備え、サンプリング周期を基準サンプリング周期の１／２倍〜２倍以内に制限することで、目標とするＰＬＬロック周波数の２倍以上または1／２以下でＰＬＬがロック状態になるのを防ぐことができる。その結果、周波数周引き込み回路を備えることなく、回路規模の小さなデジタルＰＬＬ回路を構成することが可能となる。
【００５０】
（実施の形態３）
以下、本発明の実施の形態３に係るデジタルＰＬＬ回路について図９を用いて説明する。
図９は、実施の形態３に係るデジタルＰＬＬ回路の構成を示すブロック図である。図９に示す実施の形態３に係るデジタルＰＬＬ回路は、図７に示す実施の形態２に係るデジタルＰＬＬ回路に、セレクタ１７と、サンプリング周期保持レジスタ１５と、基準フレーム入力判断部１６とを新たに備える。基準フレーム入力判断部１６は、基準フレーム信号の入力の有無を判断し、基準フレーム入力情報を生成する。セレクタ１７は、基準フレーム入力情報に基づいて、同期フレーム信号と基準フレーム信号とのうちのいずれかを選択して選択フレーム信号として出力する。サンプリング周期保持レジスタ１５はフレーム毎のサンプリング周期をサンプリング周期制限部１４から入力し保持する。
【００５１】
また、サンプリング周期制限部１４は、基準フレーム入力情報に基づいて、サンプリング周期としてサンプリング周期保持レジスタに保持されている値と加算器７からのサンプリング周期の値とのうちのいずれを用いるかを選択する。
【００５２】
以上のように構成された本実施の形態３に係るデジタルＰＬＬ回路の動作について説明する。まず、基準フレーム信号が入力され続けている場合について説明する。基準フレーム信号が入力され続けている場合、基準フレーム入力判断部１６で生成される基準フレーム入力情報に基づいて、セレクタ１７が基準フレーム信号を選択し位相比較器１に出力する。また、サンプリング周期保持レジスタ１５はＰＬＬロック状態におけるフレーム毎のサンプリング周期を保持する。それ以外の動作は上記実施の形態２の動作と同じなので説明を省略する。
【００５３】
次に基準フレーム信号の入力が途切れた場合の動作を説明する。基準フレーム信号が入力されなくなると、サンプリング周期制限部１４は、サンプリング周期保持レジスタ１５に保持されている、基準フレーム信号の入力がなくなる直前のＰＬＬロック状態におけるサンプリング周期を制限サンプリング周期として出力する。また、セレクタ１７は同期フレーム信号を選択して選択フレーム信号として出力する。これにより、位相比較器１に入力される選択フレーム信号と同期フレーム信号とが、同じ同期フレーム信号になるため、位相比較器１が出力する位相誤差が０となる。
【００５４】
以上のように、本実施の形態３に係るデジタルＰＬＬ回路は、基準フレーム信号の入力がなくなった場合、基準フレーム信号の入力がなくなる直前のＰＬＬロック状態におけるサンプリング周期でサンプリングクロックを生成し、また、同期フレーム信号を基準フレーム信号の代わりに位相比較器１に入力させて、位相比較器１が出力する位相誤差信号を０にすることから、デジタルフィルタ２の積分器の値をＰＬＬロック状態の時と同様の状態に保つことができる。その結果、再度基準フレーム信号が入力された時に、ＰＬＬがロックするまでの時間を短縮することが可能となる。
【００５５】
（実施の形態４）
以下、本発明の実施の形態４に係るデジタルＰＬＬ回路について図１０を用いて説明する。
図１０は、実施の形態４に係るデジタルＰＬＬ回路の構成例を示すブロック図である。図１０に示す実施の形態１に係るデジタルＰＬＬ回路は、図７に示す実施の形態２に係るデジタルＰＬＬ回路に、新たに基準フレーム入力判断部１６を備える。基準フレーム入力判断部１６には、ＰＬＬ回路にリセットがかけられ、その後リセットが解除された場合にＨｉｇｈになるリセット信号が入力される。基準フレーム入力判断部１６は、リセット信号がＨｉｇｈになると、リセットが解除されてから最初の基準フレーム信号の入力を判断し、基準フレーム入力情報を生成する。
【００５６】
サンプリング周期制限部１４は、この基準フレーム入力情報に基づいて、基準サンプリング周期生成部４からの基準サンプリング周期と加算器７からのサンプリング周期とのいずれかを制限サンプリング周期として選択して出力する。
【００５７】
以上のように構成された本実施の形態４に係るデジタルＰＬＬ回路の動作について説明する。基準フレーム信号が入力されるときの動作は、実施の形態２に係るデジタルＰＬＬ回路の動作と同じなので説明を省略する。
【００５８】
以下、デジタルＰＬＬ回路にリセットがかけられ、その後リセットが解除された場合の動作について説明する。
基準フレーム入力判断部１６は、リセット解除後、最初の基準フレーム信号の入力を検出すると、基準フレーム入力情報を生成する。基準フレーム入力情報はサンプリング周期制限部１４に入力される。サンプリング周期制限部１４は、基準フレーム入力情報が入力されると、制限サンプリング周期として基準サンプリング周期生成部４からの基準サンプリング周期を選択して出力する。
【００５９】
そして、サンプリングクロック生成部５は、基準サンプリング周期でサンプリングクロックを生成する。
【００６０】
また、基準フレーム入力情報は同期フレーム信号生成部６にも入力される。同期フレーム信号生成部６は基準フレーム入力情報を入力すると、サンプリングクロックを予め設定された基準サンプル数分カウントして、同期フレーム信号を生成する。以上のような動作により、図１１に示すように、リセット解除後、最初に入力される基準フレーム信号に同期した同期フレーム信号を生成できる。
【００６１】
以上のように、実施の形態４に係るデジタルＰＬＬ回路は、リセットがかけられ、その後リセットが解除された場合に、リセット解除後、最初に入力される基準フレーム信号に同期フレーム信号の位相を合わせることができることから、ＰＬＬがロックするまでの時間を短縮することが可能となる。
【産業上の利用可能性】
【００６２】
本発明は、ビデオ信号やオーディオ信号をＡＶ機器間で送受信する場合に、ＡＶ機器間で送受信される信号の同期をとるためのデジタルＰＬＬとして有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係るデジタルＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係るデジタルＰＬＬ回路が生成するサンプリングクロックのタイミング図である。
【図３】本発明の実施の形態１に係るデジタルＰＬＬ回路のデジタルフィルタ部と誤差信号変換部との内部構成を示すブロック図である。
【図４】本発明の実施の形態１に係るデジタルＰＬＬ回路のサンプリングクロック生成部の内部構成を示すブロック図である。
【図５】本発明の実施の形態１に係るデジタルＰＬＬ回路が生成するサンプリングクロックのタイミング図である。
【図６】本発明の実施の形態１に係るデジタルＰＬＬ回路が生成するサンプリングクロックのタイミング図である。
【図７】本発明の実施の形態２に係るデジタルＰＬＬ回路の構成を示すブロック図である。
【図８】本発明の実施の形態２に係るデジタルＰＬＬ回路が生成する制限サンプリング周期と位相誤差との関係を示すグラフである。
【図９】本発明の実施の形態３に係るデジタルＰＬＬ回路の構成を示すブロック図である。
【図１０】本発明の実施の形態４に係るデジタルＰＬＬ回路の構成を示すブロック図である。
【図１１】本発明の実施の形態４に係るデジタルＰＬＬ回路が生成する同期フレーム信号のタイミング図である。
【図１２】従来のＰＬＬ回路の構成を示すブロック図である。
【図１３】従来のデジタルＰＬＬ回路の構成を示すブロック図である。
【図１４】従来のデジタルＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
【００６４】
１  位相比較器
２  デジタルフィルタ
３  誤差信号変換部
４  基準サンプリング周期生成部
５  サンプリングクロック生成部
６  同期フレーム信号生成部
７  加算器
８  ビット拡張部
９、１０  乗算器
１１、１２  加算器
１３  積分器
１４  サンプリング周期制限部
１５  サンプリング周期保持レジスタ
１６  基準フレーム入力判断部
１７  セレクタ
４１  サンプリング周期付加部
４２  カウンタ
４３  サンプリング周期カウンタ
４４  サンプリングクロック生成部
９１  位相比較器
９２  ループフィルタ
９３  ＶＣＯ
１０１  デジタル位相検出部
１０２  デジタルＶＣＯ
１０３  デジタルローパスフィルター
１１０  Ｍ分周手段
１１１  Ｎ分周手段
１１２  位相比較器
１１３  第１の同期検出手段
１１４  第２の同期検出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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