(57)【要約】    【課題】ｎ型イオン注入領域を二重に形成することにより、素子の均一度の低下なく、良好な電荷移送効率を確保できるＣＭＯＳイメージ・センサー及びその製造方法を提供すること。    【解決手段】素子分離膜２２が形成された半導体基板２１上にトランスファー・ゲート２３を形成し、トランスファー・ゲート２３に整列するフォトダイオード用第１のｎ型イオン注入領域２４を形成し、フォトダイオード用第１のｎ型イオン注入領域２４を含むフォトダイオード用第２のｎ型イオン注入領域２４を形成し、フォトダイオード用第１のｎ型イオン注入領域２４と一部が重なるフォトダイオード用ｐ型イオン注入領域２６を、半導体基板２１の表面とフォトダイオード用第１のｎ型イオン注入領域２４との間に形成し、トランスファー・ゲート２３の両側壁にスペーサ２７を形成し、トランスファー・ゲート２３の他側にフローティング拡散領域２８を形成する。【選択図】  図３Ｄ
2005322932.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜が形成された半導体基板の上にトランスファー・ゲートを形成する第１ステップと、
前記トランスファー・ゲートの一側面に整列し、第１の幅を有し、第１のイオン注入深さを有するフォトダイオード用第１のｎ型イオン注入領域を、前記半導体基板の表面下に形成する第２ステップと、
前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域を含み、前記第１の幅よりも広い第２の幅を有し、前記第１のイオン注入深さよりも深い第２のイオン注入深さを有するフォトダイオード用第２のｎ型イオン注入領域を形成する第３ステップと、
前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域と一部が重なるフォトダイオード用ｐ型イオン注入領域を、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に形成する第４ステップと、
前記トランスファー・ゲートの両側壁にスペーサを形成する第５ステップと、
前記トランスファー・ゲートの他側にフローティング拡散領域を形成する第６ステップと
を含むことを特徴とするＣＭＯＳイメージ・センサーの製造方法。
【請求項２】
前記第１の幅が、０．５μｍであることを特徴とする請求項１に記載のＣＭＯＳイメージ・センサーの製造方法。
【請求項３】
前記フォトダイオード用第１のｎ型イオン注入領域が、前記トランスファー・ゲートと同じ長さを有することを特徴とする請求項１に記載のＣＭＯＳイメージ・センサーの製造方法。
【請求項４】
前記フォトダイオード用第１のｎ型イオン注入領域を形成する第２ステップが、６０ｋｅＶのイオン注入エネルギーを使用して行われることを特徴とする請求項１に記載のＣＭＯＳイメージ・センサーの製造方法。
【請求項５】
前記フォトダイオード用第１のｎ型イオン注入領域を形成する第２ステップが、前記フォトダイオード用第２のｎ型イオン注入領域を形成する第３ステップにて使用するドーズ量よりも０．２×1０1２減少したドーズを使用して行われることを特徴とする請求項１に記載のＣＭＯＳイメージ・センサーの製造方法。
【請求項６】
素子分離膜が形成された半導体基板の上に形成されたトランスファー・ゲートと、
第１の幅及び第１のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列し、前記半導体基板の表面下に設けられたフォトダイオード用第１のｎ型イオン注入領域と、
前記第１の幅よりも広い第２の幅及び前記第１のイオン注入深さよりも深い第２のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域を含むフォトダイオード用第２のｎ型イオン注入領域と、
前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域と一部が重なり、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に形成されたフォトダイオード用ｐ型イオン注入領域と、
前記トランスファー・ゲートの両側壁に形成されたスペーサと、
前記トランスファー・ゲートの他側に形成されたフローティング拡散領域と
備えることを特徴とするＣＭＯＳイメージ・センサー。
【請求項７】
前記第１の幅が、０．５μｍであることを特徴とする請求項６に記載のＣＭＯＳイメージ・センサー。
【請求項８】
前記フォトダイオード用第１のｎ型イオン注入領域が、前記トランスファー・ゲートと同じ長さを有することを特徴とする請求項６に記載のＣＭＯＳイメージ・センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージ・センサー及びその製造方法に関し、特に、フォトダイオードの製造に使われてきた第２のｐ型イオン注入工程（２ｎｄ  ｐ０工程）を省略し、その代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成することによって、第２のｐ型イオン注入領域（２ｎｄ  ｐ０領域）の不均一性による素子特性の劣化を防止すると共に、電荷移送効率を確保することができるＣＭＯＳイメージ・センサー及びその製造方法に関する。
【背景技術】
【０００２】
一般に、イメージ・センサーは、光学像を電気的信号に変換する半導体装置であって、代表的なイメージ・センサー素子には電荷結合素子（ＣＣＤ）と、ＣＭＯＳイメージ・センサーとが挙げられる。
【０００３】
そのうち、電荷結合素子は個々のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）キャパシタが極めて相隣した位置に配置されており、電荷キャリアがキャパシタに保存されて移送される素子である。ＣＭＯＳイメージ・センサーは、制御回路及び信号処理回路を周辺回路として使用するＣＭＯＳ技術を用いて、画素数に応じた数のＭＯＳトランジスタを作り、これを用いて順次的に出力を検出する切換え方式を採用する素子である。
【０００４】
図１は、通常のＣＭＯＳイメージ・センサーにおいて１つのフォトダイオード（ＰＤ）と４つのＭＯＳトランジスタとから構成される単位画素を示す回路図である。ＣＭＯＳイメージ・センサーは、光を受けて光電荷を生成するフォトダイオード１００と、フォトダイオード１００で集められた光電荷をフローティング拡散領域１０２へ移送するためのトランスファー・トランジスタ１０１と、フローティング拡散領域の電位を所望の値にセットして電荷を排出してフローティング拡散領域１０２をリセットさせるリセット・トランジスタ１０３と、フローティング拡散領域の電圧がゲートに加えられて、ソース・フォロア・バッファ増幅器の機能を果たすドライブ・トランジスタ１０４と、切換え手段でありアドレッシングの役割を果たすセレクト・トランジスタ１０５とから構成される。単位画素の外部には、出力信号を読取ることが出来るようにロード・トランジスタ１０６が設けられている。
【０００５】
このようなＣＭＯＳイメージ・センサーの製造工程において、光特性の具現に最も重要な工程はフォトダイオード具現工程であり、フォトダイオードの場合、低照度での特性向上のためにフォトダイオードの最上層には、２回のｐ型イオン注入工程によって形成されたｐ型イオン注入領域を備えている。
【０００６】
図２Ａ及び図２Ｂは、従来技術に係るＣＭＯＳイメージ・センサーの製造工程を示す断面図であり、これを参照して従来技術を説明する。
【０００７】
まず、ｐ型半導体基板１１の上にアクチィブ領域及びフィールド領域を画定する素子分離膜１２を形成する。ここで、ｐ型半導体基板１１は、高濃度のｐ型基板と低濃度のｐ型エピタキシャル層とが積層されて形成された構造であってもよい。
【０００８】
次に、トランスファー・トランジスタのゲート電極１３を始めとする各種ゲート電極をパターンニングする。以下では、トランスファー・トランジスタのゲート電極をトランスファー・ゲートと称する。
【０００９】
続いて、トランスファー・ゲート１３の一側に整列され、半導体基板１１の深部にフォトダイオード用ｎ型イオン注入領域（または、Ｄｅｅｐ  Ｎ領域）１４が形成され、その後にフォトダイオード用ｐ型イオン注入領域（または、Ｐ０領域）を形成するためのイオン注入工程が行われる。
【００１０】
詳述すると、フォトダイオード用ｎ型イオン注入領域（または、Ｄｅｅｐ  Ｎ領域）１４を形成するための工程が行われる。その後、同じマスクを連続的に使用して、ｐ型イオン注入を施してフォトダイオード用ｎ型イオン注入領域１４の上に第１のｐ型イオン注入領域１５を形成する。
【００１１】
次に、図２Ｂに示すように、ゲート電極１３の両側壁にスペーサ１６を形成する。詳述すると、トランスファー・ゲートを含む半導体基板１１の上にスペーサ絶縁膜を一定の厚さで蒸着した後、全面エッチング工程を行ない、ゲート電極１３の両側壁にスペーサ１６が形成される。
【００１２】
このようなスペーサ形成工程を終了した後、フォトダイオードの表面に薄厚の残留酸化膜１７が残存し、残留酸化膜１７が残存した状態でマスク無しで行われるブランケット第２のｐ型イオン注入工程（２nｄ  ｐ０工程）が行われて、図２Ｂに示すような第２のｐ型イオン注入領域１８が形成される。
【００１３】
ここで、第２のｐ型イオン注入領域１８は、フォトダイオード用ｎ型イオン注入領域１４の上に形成され、ゲート・スペーサ１６に整列されて第１のｐ型イオン注入領域１５と接している。
【００１４】
このように第１のｐ型イオン注入領域１８及び第２のｐ型イオン注入領域１５のドーピング・プロフィールが図２Ｂに示すような場合には、電荷移送を助けるフリンジング・フィールド（ｆｒｉｎｇｉｎｇ  ｆｉｅｌｄ）が生じ、電荷移送効率にとって有利となる長所がある。
【００１５】
しかしながら、前述した第２のｐ型イオン注入工程を行う前に、残留した酸化膜１７の厚さはチップによって一様でなく、そのバラツキも非常に大きく、それを一様に調節するのが難しい。
【００１６】
その結果として、イオン注入時バッファ層の働きを果たす残留酸化膜１７の厚さが一様でないため、第２のｐ型イオン注入領域のイオン注入の深さも一様でなく、その結果、チップ間の特性に直接的な影響を及ぼすようになって、工程の安定化、歩留まりなどにとって大きな問題をとなる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明はこのような点に鑑みて成されたものであって、第２のｐ型イオン注入工程を省略する代わりに、ｎ型イオン注入領域を二重に設けることによって、素子の均一度を低下させること無く、良好な電荷移送効率を確保することができるＣＭＯＳイメージ・センサー及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、本発明によれば、素子分離膜が形成された半導体基板の上にトランスファー・ゲートを形成する第１ステップと、前記トランスファー・ゲートの一側面に整列し、第１の幅を有し、第１のイオン注入深さを有するフォトダイオード用第１のｎ型イオン注入領域を、前記半導体基板の表面下に形成する第２ステップと、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域を含み、前記第１の幅よりも広い第２の幅を有し、前記第１のイオン注入深さよりも深い第２のイオン注入深さを有するフォトダイオード用第２のｎ型イオン注入領域を形成する第３ステップと、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域と一部が重なるフォトダイオード用ｐ型イオン注入領域を、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に形成する第４ステップと、前記トランスファー・ゲートの両側壁にスペーサを形成する第５ステップと、前記トランスファー・ゲートの他側にフローティング拡散領域を形成する第６ステップとを含むＣＭＯＳイメージ・センサーの製造方法を提供することができる。
【００１９】
また、本発明によれば、素子分離膜が形成された半導体基板の上に形成されたトランスファー・ゲートと、第１の幅及び第１のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列し、前記半導体基板の表面下部に形成されたフォトダイオード用第１のｎ型イオン注入領域と、前記第１の幅よりも広い第２の幅及び前記第１のイオン注入深さよりも深い第２のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域を含んでいるフォトダイオード用第２のｎ型イオン注入領域と、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入領域と一部が重なり、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に形成されたフォトダイオード用ｐ型イオン注入領域と、前記トランスファー・ゲートの両側壁に形成されたスペーサと、前記トランスファー・ゲートの他側に形成されたフローティング拡散領域とを備えるＣＭＯＳイメージ・センサーを提供することができる。
【００２０】
本発明ではフォトダイオード製造時に使用されてきた第２のｐ型イオン注入工程（２nｄ  ｐ０工程）を省略する代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成することによって、素子の均一度を低下させること無く、電荷移送効率、Ｄａｒｋ  Ｂａｄ  Ｐｉｘｅｌ特性などの素子特性を向上させることができる。
【００２１】
このため、本発明では、フォトダイオードに使用されるトランスファー・ゲートのスペーサの下部に形成されるｎ型イオン注入領域のドーピング・プロフィール、ドーズ量を他の部分と異ならせ、チューニングした。
【発明の効果】
【００２２】
本発明によれば、従来問題となっていた、スペーサのエッチング後に残存する残留酸化膜の厚さの不均一性に起因するチップ間の工程マージン不足、歩留まりの変化、及びチップ間の光特性のバラツキの発生と関連する問題を解決すると共に、電荷移送効率を確保することができ、イメージ・センサーの製品競争力の確保及び特性安定化に供することができる効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態について、添付図面を参照しながらより詳しく説明する。
【００２４】
図３Ａ〜図３Ｄは、本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程を示す断面図であり、これらを参照して本発明の実施の形態を説明する。
【００２５】
まず、図３Ａの上段に示すように、半導体基板２１の上にアクティブ領域及びフィールド領域を画定する素子分離膜２２を形成する。ここで、半導体基板２１としては、高濃度の半導体基板及び低濃度のエピタキシャル層が積層された構造の基板を使用してもよい。
【００２６】
このように高濃度の基板の上に低濃度のエピタキシャル層が積層した構造を使用すると、エピタキシャル層に形成されるフォトダイオードの空乏層の深さを増加させてフォトダイオードの電荷保存能力を拡張させると共に、高濃度の基板が隣接した単位画素間で生じるクロストークを防止する働きをすることができる。
【００２７】
そして素子分離膜２２には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）技術を用いて形成された素子分離膜が使用されてもよく、またはトレンチを利用した浅いトレンチ素子分離膜（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）が使用されてもよい。
【００２８】
次に、半導体基板２１の上に、ゲート絶縁膜（図示せず）及びゲート導電材料を順に積層して形成し、適切なマスクを利用したパターンニング工程を行ってトランジスタのゲート電極を形成する。
【００２９】
図３Ａには、フォトダイオードと接しているトランスファー・トランジスタのゲート電極２３のみが示されており、単位画素を構成する残りのトランジスタ（リセット・トランジスタ、ドライブ・トランジスタなど）は省略している。以下では、トランスファー・トランジスタのゲート電極２３をトランスファー・ゲート２３と称する。
【００３０】
このように、トランスファー・ゲート２３を形成した後、トランスファー・ゲート２３の一側面に整列するフォトダイオード用第１のｎ型イオン注入領域２４を形成する。
【００３１】
ここで、フォトダイオード用第１のｎ型イオン注入領域２４は、その幅が約０．５ｍｍであることが望ましく、その長さはトランスファー・ゲートの長さと同じにする。
【００３２】
また、フォトダイオード用第１のｎ型イオン注入領域２４を形成する工程は、後続する第２のｎ型イオン注入工程よりもドーズ量及びイオン注入エネルギーの両方が共に減少した条件で行われる。
【００３３】
詳述すると、フォトダイオード用第１のｎ型イオン注入領域２４を形成する工程では、後続する第２のｎ型イオン注入工程よりも０．２×1０1２程度減少したドーズ量を使用し、６０ｋｅＶ程度のイオン注入エネルギーを使用した。そして、フォトダイオード用第１のｎ型イオン注入領域２４のイオン注入された深さも、従来のｎ型イオン注入領域に比べて浅い。
【００３４】
図３Ａの下段に示す図は、フォトダイオード用第１のｎ型イオン注入領域２４を形成するためのマスクを示す平面図であって、正方形のフォトダイオード、トランスファー・ゲート、及びトランスファー・ゲートのエッジに整列し、フォトダイオード用第１のｎ型イオン注入領域を形成するための、幅が約０．５μｍのマスクが示されている。
【００３５】
また、このようなマスクの露出される部分の長さは、トランスファー・トランジスタの長さと実質的に同じである。本発明の実施の形態では、図３Ａの下段に示したマスクを使用する場合、フォトダイオード用第１のｎ型イオン注入領域２４の長さはトランスファー・ゲートと同じであるが、これに限定されず、フォトダイオード用第１のｎ型イオン注入領域２４の長さは、トランスファー・ゲートよりも長くてもよい。
【００３６】
このように、フォトダイオード用第１のｎ型イオン注入領域２４を形成した後、図３Ｂに示すようにフォトダイオード用第２のｎ型イオン注入領域２５を形成する。
【００３７】
詳述すると、適切なマスク（図示せず）を用いてトランスファー・ゲート２３の一側エッジに整列し、基板深くに位置するフォトダイオード用第２のｎ型イオン注入領域を形成する。
【００３８】
フォトダイオード用第２のｎ型イオン注入領域２５を形成するためのイオン注入工程は、従来技術において通常使用される工程であり、結果的に図３Ｂに示したようなイオン注入領域２４及び２５を得ることができる。
【００３９】
次に、同じマスクを使用するｐ型イオン注入工程を行って、フォトダイオード用第２のｎ型イオン注入領域２５の上に、フォトダイオード用第１のｎ型イオン注入領域２４と一部重なるフォトダイオード用ｐ型イオン注入領域２６を形成する。
【００４０】
続いて、図３Ｄに示すようにトランスファー・ゲート２３の両側壁にスペーサ２７を形成した後、トランスファー・ゲート２３の他側、即ち、フォトダイオード用第１のｎ型イオン注入領域２４を形成した側と反対の側にフローティング拡散領域２８を形成する。
【００４１】
図３Ｄの下段には、トランスファー・ゲート２３がオンした場合に、フォトダイオード領域、トランスファー・ゲート（Ｔｘ）２３及びフローティング拡散領域（ＦＤ）の電位分布が示されている。
【００４２】
同図から分かるように、本発明においては、２nｄ  ｐ０イオン注入工程を省略したにもかかわらず、図３Ｄに示したようにフォトダイオード用ｎ型イオン注入領域２４、２５を二重に設けたため、電荷移送に有利なフリンジング・フィールドを得ることができる。
【００４３】
また、本発明においては、スペーサ形成後に、厚さが一様でない残留酸化膜が残っている状態にて行わなければならなかった２nｄ  ｐ０イオン注入工程を省略することによって、チップごとに２nｄ  ｐ０イオン注入の厚さが異なるため生じていた素子特性の不均一性をなくすことができ、歩留まりを改善する効果を奏する。
【００４４】
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる実施の形態に限定されない。当業者であれば種々の改変をなし得るであろう。
【図面の簡単な説明】
【００４５】
【図１】通常のＣＭＯＳイメージ・センサーの単位画素を示す回路図である。
【図２Ａ】従来技術に係るＣＭＯＳイメージ・センサーの製造工程を示す断面図である。
【図２Ｂ】従来技術に係るＣＭＯＳイメージ・センサーの製造工程を示す断面図である。
【図３Ａ】本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程を示す断面図である。
【図３Ｂ】本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程における、図３Ａに続く工程を示す断面図である。
【図３Ｃ】本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程における、図３Ｂに続く工程を示す断面図である。
【図３Ｄ】本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程における、図３Ｃに続く工程を示す断面図である。
【符号の説明】
【００４６】
２１      基板
２２      素子分離膜
２３      トランスファー・ゲート
２４      フォトダイオード用第１のｎ型イオン注入領域
２５      フォトダイオード用第２のｎ型イオン注入領域
２６      フォトダイオード用ｐ型イオン注入領域
２７      スペーサ
２８      フローティング拡散領域
【図１】
2005322932.tif 000003
【図２Ａ】
2005322932.tif 000004
【図２Ｂ】
2005322932.tif 000005
【図３Ａ】
2005322932.tif 000006
【図３Ｂ】
2005322932.tif 000007
【図３Ｃ】
2005322932.tif 000008
【図３Ｄ】
2005322932.tif 000009