(57)【要約】【課題】送受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択できるようにする。【解決手段】Ｎ種類（例えばＮ＝３）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ）の信号線を介して送受信を行うＬＶＤＳシステムにおいて、送受信に用いる信号線の本数Ｍに応じて、使用するドライバ１０ａ〜１０ｃを選択するためのシーケンサ１１と、送受信に用いる信号線の本数Ｍに応じて、使用するレシーバを選択する受信側シーケンサとを設け、これら両シーケンサによって選択されたドライバ及びレシーバを用いて送受信を行う。このように、送受信する際に利用する信号線の本数を固定せず、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。【選択図】図１
2005244464.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムであって、送受信に用いる信号線の本数Ｍに応じて、使用するドライバを選択する送信側切替選択手段と、送受信に用いる信号線の本数Ｍに応じて、使用するレシーバを選択する受信側切替選択手段とを含み、前記送信側切替選択手段及び前記受信側切替選択手段によって選択されたドライバ及びレシーバを用いて送受信を行うことを特徴とするＬＶＤＳシステム。
【請求項２】
信号送信側において前記Ｎ種類のパラレル信号それぞれに対応して設けられ対応するパラレル信号をシリアル信号に変換するパラレルシリアル変換手段と、信号受信側において前記パラレルシリアル変換手段により変換されたシリアル信号を前記Ｎ種類のパラレル信号に変換するシリアルパラレル変換手段とを更に含み、前記送信側切替選択手段は、選択したドライバに前記パラレルシリアル変換手段によって変換されたシリアル信号を入力するように切替選択動作し、前記受信側切替選択手段は、選択したレシーバで受信したシリアル信号を前記シリアルパラレル変換手段に入力するように切替選択動作することを特徴とする請求項１記載のＬＤＶＳシステム。
【請求項３】
Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムの送信側回路であって、送受信に用いる信号線の本数Ｍに応じて、使用するドライバを選択する送信側切替選択手段とを含み、前記送信側切替選択手段によって選択されたドライバを用いて送信を行うことを特徴とするＬＶＤＳシステムの送信側回路。
【請求項４】
前記Ｎ種類のパラレル信号それぞれに対応して設けられ対応するパラレル信号をシリアル信号に変換するパラレルシリアル変換手段を更に含み、前記送信側切替選択手段は、選択したドライバに前記パラレルシリアル変換手段によって変換されたシリアル信号を入力するように切替選択動作することを特徴とする請求項３記載のＬＤＶＳシステムの送信側回路。
【請求項５】
Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムの受信側回路であって、送受信に用いる信号線の本数Ｍに応じて、使用するレシーバを選択する受信側切替選択手段とを含み、前記受信側切替選択手段によって選択されたレシーバを用いて受信を行うことを特徴とするＬＶＤＳシステムの受信側回路。
【請求項６】
前記パラレルシリアル変換手段により変換されたシリアル信号を前記Ｎ種類のパラレル信号に変換するシリアルパラレル変換手段を更に含み、前記受信側切替選択手段は、選択したレシーバで受信したシリアル信号を前記シリアルパラレル変換手段に入力するように切替選択動作することを特徴とする請求項５記載のＬＤＶＳシステムの受信側回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＶＤＳシステム、その送信側回路、および、その受信側回路に関し、特に複数ビットのパラレル信号をシリアル信号に変換して送信し、受信後に元のパラレル信号に戻すＬＶＤＳシステム、その送信側回路、および、その受信側回路に関する。
【背景技術】
【０００２】
電線を介してパルス信号を伝送する場合、電線の外来ノイズの影響による信号エラーを防止する伝送方法として、差動信号伝送方式（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ；以下、ＬＶＤＳと称する）が知られている（例えば、特許文献１）。このＬＶＤＳシステムでは、送信側回路は、送信すべきパルス信号を正相（＋側）及び逆相（−側）の２つのパルス信号（すなわち差動信号）として伝送する。伝送には２線１対の伝送線が用いられることが多い。そして、受信側回路は、２つのパルス信号を差動入力として受信することで、元のパルス信号を得る。
【０００３】
例えば、特許文献２では図９に示されているように、送信側回路から受信側回路に、伝送される＋信号のレベルが−信号のレベルよりも高い場合は「１」、逆に−信号のレベルが＋信号のレベルよりも高い場合は「０」、となる。なお、特許文献２では、信号レベルは１．２Ｖ、１．５Ｖのいずれか一方の値になっている。
【特許文献１】特開２００２−２３７８５３号公報（[従来技術]）
【特許文献２】特開平１１−３１３１１４号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来のＬＶＤＳシステムでは、シリアル信号を送受信する際に利用する信号線の本数が固定されている。これでは、送受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができないという欠点がある。
本発明は上述した従来技術の問題点を解決するためになされたものであり、その目的は送受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することのできるＬＶＤＳシステム、その送信側回路、および、その受信側回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明の請求項１によるＬＶＤＳシステムは、Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムであって、送受信に用いる信号線の本数Ｍに応じて、使用するドライバを選択する送信側切替選択手段と、送受信に用いる信号線の本数Ｍに応じて、使用するレシーバを選択する受信側切替選択手段とを含み、前記送信側切替選択手段及び前記受信側切替選択手段によって選択されたドライバ及びレシーバを用いて送受信を行うことを特徴とする。このような構成によれば、送受信する際に利用する信号線の本数を固定せず、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。
【０００６】
本発明の請求項２によるＬＶＤＳシステムは、請求項１において、信号送信側において前記Ｎ種類のパラレル信号それぞれに対応して設けられ対応するパラレル信号をシリアル信号に変換するパラレルシリアル変換手段と、信号受信側において前記パラレルシリアル変換手段により変換されたシリアル信号を前記Ｎ種類のパラレル信号に変換するシリアルパラレル変換手段とを更に含み、前記送信側切替選択手段は、選択したドライバに前記パラレルシリアル変換手段によって変換されたシリアル信号を入力するように切替選択動作し、前記受信側切替選択手段は、選択したレシーバで受信したシリアル信号を前記シリアルパラレル変換手段に入力するように切替選択動作することを特徴とする。このような構成によれば、Ｎ種類のパラレル信号をシリアル信号に変換した状態で送受信し、元のパラレル信号に戻すことができるので、送受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。
【０００７】
本発明の請求項３によるＬＶＤＳシステムの送信側回路は、Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムの送信側回路であって、送受信に用いる信号線の本数Ｍに応じて、使用するドライバを選択する送信側切替選択手段とを含み、前記送信側切替選択手段によって選択されたドライバを用いて送信を行うことを特徴とする。このような構成によれば、このような構成によれば、送信する際に利用する信号線の本数を固定せず、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択して送信することができる。
【０００８】
本発明の請求項４によるＬＶＤＳシステムの送信側回路は、請求項３において、前記Ｎ種類のパラレル信号それぞれに対応して設けられ対応するパラレル信号をシリアル信号に変換するパラレルシリアル変換手段を更に含み、前記送信側切替選択手段は、選択したドライバに前記パラレルシリアル変換手段によって変換されたシリアル信号を入力するように切替選択動作することを特徴とする。このような構成によれば、Ｎ種類のパラレル信号をシリアル信号に変換した状態で送信し、受信側では元のパラレル信号に戻すことができるので、送信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。
【０００９】
本発明の請求項５によるＬＶＤＳシステムの受信側回路は、Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムの受信側回路であって、送受信に用いる信号線の本数Ｍに応じて、使用するレシーバを選択する受信側切替選択手段とを含み、前記受信側切替選択手段によって選択されたレシーバを用いて受信を行うことを特徴とする。このような構成によれば、受信する際に利用する信号線の本数を固定せず、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択して受信することができる。
【００１０】
本発明の請求項６によるＬＶＤＳシステムの受信側回路は、請求項５において、前記パラレルシリアル変換手段により変換されたシリアル信号を前記Ｎ種類のパラレル信号に変換するシリアルパラレル変換手段を更に含み、前記受信側切替選択手段は、選択したレシーバで受信したシリアル信号を前記シリアルパラレル変換手段に入力するように切替選択動作することを特徴とする。このような構成によれば、Ｎ種類のパラレル信号をシリアル信号に変換した状態で送信し、受信側では元のパラレル信号に戻すことができるので、受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。
【発明の効果】
【００１１】
本発明によれば、送受信に用いる信号線の本数に応じて使用するドライバを選択し、送受信に用いる信号線の本数に応じて使用するレシーバを選択し、選択されたドライバ及びレシーバを用いて送受信を行うので、送受信する際に用いる信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の一形態について、図面を参照して説明する。なお、以下の説明において参照する図面においては、他の図面と同等部分については同一符号が付されている。ここでは、本発明によるＬＶＤＳシステムについて、送信側回路の構成例、受信側回路の構成例、のそれぞれについて説明する。
（送信側回路の構成例）
図１は本発明によるＬＶＤＳシステムの送信側回路の実施の一形態を示すブロック図である。同図に示されているように、本実施形態によるＬＶＤＳシステムの送信側回路は、
パラレル信号をシリアル信号に変換するパラレル／シリアル（Ｐ／Ｓ）変換回路１０ａ〜１０ｃと、クロック信号ＣＫ０を入力とし、それを逓倍したＬＶＤＳクロックを出力するＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＰＬＬ）１２と、パラレル／シリアル変換回路１０ａ〜１０ｃ及びＰＬＬ回路１２に対応して設けられたドライバ１３ａ〜１３ｄと、パラレル／シリアル変換回路１０ａ〜１０ｃの出力を選択してドライバ１３ａ〜１３ｃに入力するための切替選択動作を行うシーケンサ回路１１とを含んで構成されている。
【００１３】
本例において入力されるデータは、３種類（Ｎ＝３）のパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２である。ディジタルデータＤＡＴＡ０〜ＤＡＴＡ２は、それぞれ「０」から「７」までの８ビットのパラレルデータである（同図中では[７]〜[０]を[７：０]と記載している）。シーケンサ回路１１には、３種類のディジタルデータＤＡＴＡ０〜ＤＡＴＡ２に対応して、スイッチＳＷ０−０〜０−２、スイッチＳＷ１−０、スイッチＳＷ２−０及び２−１が設けられている。これらの各スイッチは、ＰＬＬ回路１２の出力によって切替制御される。
【００１４】
ドライバ１３ａ〜１３ｃの出力は３種類のシリアルデータＬＶＤＳ（０）〜ＬＶＤＳ（２）である。また、ドライバ１３ｄの出力は１ビットのクロックＬＶＤＳＣＫである。本例によるＬＶＤＳシステムの送信側回路は、制御信号ＣＯＮＴによって動作モードが選択され、選択された動作モードによって出力されるシリアルデータのビット数が決定される。制御信号ＣＯＮＴは、１チャンネルあたりのデータレートを選択するための信号である。この制御信号ＣＯＮＴにより、ＰＬＬ回路１２が制御され、各パラレル／シリアル変換回路１０ａ〜１０ｃに、必要なクロックが配給される。
【００１５】
（送信側回路の動作例）
図２から図４は、図１の各部の動作を示すタイムチャートである。以下、これらの図を参照して、３種類（Ｎ＝３）のパラレルのデータを、シリアルデータとして送信する場合について説明する。
【００１６】
（３本の信号線を介してシリアルデータとして送信）
図２は、３種類（Ｎ＝３）のパラレルのデータを３本（Ｍ＝３）の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。同図には、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０、ＬＶＤＳＣＫ、パラレル／シリアル変換回路１０ａ〜１０ｃの出力信号、シーケンサ回路１１内のスイッチＳＷ０−０〜２−０の切替選択動作、ＬＶＤＳ（０）〜ＬＶＤＳ（２）が示されている。
【００１７】
パラレル／シリアル変換回路１０ａには、８ビットパラレルのディジタルデータＤＡＴＡ０が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ０の内容は、データＤ０[７]〜Ｄ０[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ａから出力されるシリアル信号は、データＤ０[７]からＤ０[０]まで変化している。
【００１８】
パラレル／シリアル変換回路１０ｂには、８ビットパラレルのディジタルデータＤＡＴＡ１が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ１の内容は、データＤ１[７]〜Ｄ１[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ｂから出力されるシリアル信号は、データＤ１[７]からＤ１[０]まで変化している。
【００１９】
パラレル／シリアル変換回路１０ｃには、８ビットパラレルのディジタルデータＤＡＴＡ２が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ２の内容は、データＤ２[７]〜Ｄ２[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ｃから出力されるシリアル信号は、データＤ２[７]からＤ２[０]まで変化している。
【００２０】
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ０−０〜２−０が常にオン状態である。このため本例では、３種類の信号であるＬＶＤＳ（０）〜（２）によってデータが送信される。すなわち、ドライバ１３ａの出力であるＬＶＤＳ（０）は、データＤ０[７]からＤ０[０]まで変化しており、ディジタルデータＤＡＴＡ０の内容が送信される。また、ドライバ１３ｂの出力であるＬＶＤＳ（１）は、データＤ１[７]からＤ１[０]まで変化しており、ディジタルデータＤＡＴＡ１の内容が送信される。そして、ドライバ１３ｃの出力であるＬＶＤＳ（２）は、データＤ２[７]〜Ｄ２[０]まで変化しており、ディジタルデータＤＡＴＡ２の内容が送信される。
以上のように、本例では、３種類の８パラレルのデータが３本の信号線によりシリアルデータとして送信される。なお、クロックＣＫ０に同期しているＬＶＤＳＣＫもドライバ１３ｄから出力されて送信される。
【００２１】
（２本の信号線を介してシリアルデータとして送信）
図３は、３種類（Ｎ＝３）のパラレルのデータを２本（Ｍ＝２）の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。同図には、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０、ＬＶＤＳＣＫ、パラレル／シリアル変換回路１０ａ〜１０ｃの出力信号、シーケンサ回路１１内のスイッチＳＷ０−０〜２−１の切替選択動作、ＬＶＤＳ（０）〜ＬＶＤＳ（２）が示されている。
【００２２】
パラレル／シリアル変換回路１０ａには、８ビットパラレルのディジタルデータＤＡＴＡ０が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ０の内容は、データＤ０[７]〜Ｄ０[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ａから出力されるシリアル信号は、データＤ０[７]からＤ０[０]まで変化している。ただし、その後にスイッチＳＷ０−０がオンからオフに遷移するタイミング以降、パラレル／シリアル変換回路１０ａから出力されるシリアル信号は、４スロット分のダミーデータ「ｄｕｍｍｙ」となる。
【００２３】
パラレル／シリアル変換回路１０ｂには、８ビットパラレルのディジタルデータＤＡＴＡ１が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ１の内容は、データＤ１[７]〜Ｄ１[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ｂから出力されるシリアル信号は、データＤ１[７]からＤ１[０]まで変化している。そして、データＤ１[７]〜Ｄ１[４]の後にスイッチＳＷ２−０がオフからオン、スイッチＳＷ２−１がオンからオフに遷移するタイミング以降、パラレル／シリアル変換回路１０ｂから出力されるシリアル信号は、４スロット分のダミーデータ「ｄｕｍｍｙ」となる。その後、スイッチＳＷ０−０がオンからオフ、スイッチＳＷ０−１がオフからオンに遷移するタイミング以降、パラレル／シリアル変換回路１０ｂから出力されるシリアル信号は、データＤ１[３]からＤ１[０]まで変化している。
【００２４】
パラレル／シリアル変換回路１０ｃには、８ビットパラレルのディジタルデータＤＡＴＡ２が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ２の内容は、データＤ２[７]〜Ｄ２[０]である。同図に示されているように、パラレル／シリアル変換回路１０ｃから出力されるシリアル信号の最初の部分は、４スロット分のダミーデータ「ｄｕｍｍｙ」となる。そして、その後にスイッチＳＷ２−０がオフからオン、スイッチＳＷ２−１がオンからオフに遷移するタイミング以降、パラレル／シリアル変換回路１０ｃから出力されるシリアル信号は、データＤ２[７]からＤ２[０]まで変化している。
【００２５】
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ０−２及び１−０が常にオフ状態である。このため本例では、２種類の信号であるＬＶＤＳ（０）及び（２）によってデータが送信される。すなわち、ドライバ１３ａの出力であるＬＶＤＳ（０）は、データＤ０[７]からＤ０[０]まで変化した後、ディジタルデータＤＡＴＡ１の内容であるデータＤ１[３]からＤ１[０]まで変化している。また、ドライバ１３ｃの出力であるＬＶＤＳ（２）はディジタルデータＤＡＴＡ１の内容であるデータＤ１[７]〜Ｄ１[４]まで変化した後、ディジタルデータＤＡＴＡ２の内容であるデータＤ２[７]からＤ２[０]まで変化している。なお、ドライバ１３ｂの出力であるＬＶＤＳ（１）は、無出力状態になる。
以上のように、本例では、３種類の８パラレルのデータが２本の信号線によりシリアルデータとして送信される。なお、クロックＣＫ０に同期しているＬＶＤＳＣＫもドライバ１３ｄから出力されて送信される。
【００２６】
（１本の信号線を介してシリアルデータとして送信）
図４は、３種類（Ｎ＝３）のパラレルのデータを１本（Ｍ＝１）の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。同図には、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０、ＬＶＤＳＣＫ、パラレル／シリアル変換回路１０ａ〜１０ｃの出力信号、シーケンサ回路１１内のスイッチＳＷ０−０〜０−２の切替選択動作、ＬＶＤＳ（０）〜ＬＶＤＳ（２）が示されている。
【００２７】
パラレル／シリアル変換回路１０ａには、８ビットパラレルのディジタルデータＤＡＴＡ０が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ０の内容は、データＤ０[７]〜Ｄ０[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ａから出力されるシリアル信号は、データＤ０[７]からＤ０[０]まで変化している。
【００２８】
パラレル／シリアル変換回路１０ｂには、８ビットパラレルのディジタルデータＤＡＴＡ１が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ１の内容は、データＤ１[７]〜Ｄ１[０]である。このため、同図に示されているように、パラレル／シリアル変換回路１０ｂから出力されるシリアル信号は、データＤ１[７]からＤ１[０]まで変化している。
パラレル／シリアル変換回路１０ｃには、８ビットパラレルのディジタルデータＤＡＴＡ２が入力され、シリアル信号への変換が行われる。ディジタルデータＤＡＴＡ２の内容は、データＤ２[７]〜Ｄ２[０]である。
【００２９】
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ０−１がオフからオンに遷移するタイミングでスイッチＳＷ０−２がオンからオフに遷移する。また、スイッチＳＷ０−０がオフからオンに遷移するタイミングでスイッチＳＷ０−１がオンからオフに遷移する。このようなスイッチの切替えが行われるので、ドライバ１３ａの出力であるＬＶＤＳ（０）は、ディジタルデータＤＡＴＡ２の内容であるデータＤ２[７]からＤ２[０]まで変化した後、ディジタルデータＤＡＴＡ１の内容であるデータＤ１[７]からＤ１[０]まで変化し、さらにディジタルデータＤＡＴＡ０の内容であるデータＤ０[７]からＤ０[０]まで変化している。なお、ドライバ１３ｂの出力であるＬＶＤＳ（１）及びドライバ１３ｃの出力であるＬＶＤＳ（２）は、無出力状態になる。
以上のように、本例では、３種類の８パラレルのデータが１本の信号線によりシリアルデータとして送信される。なお、クロックＣＫ０に同期しているＬＶＤＳＣＫもドライバ１３ｄから出力されて送信される。
【００３０】
（受信側回路の構成例）
図５は本発明によるＬＶＤＳシステムの受信側回路の実施の一形態を示すブロック図である。同図に示されているように、本実施形態によるＬＶＤＳシステムの受信側回路は、送信されてくるシリアルデータＬＶＤＳ（０）〜ＬＶＤＳ（２）及びクロックＬＶＤＳＣＫに対応して設けられたレシーバ２０ａ〜２０ｄと、レシーバ２０ｄの出力を入力とし、それを分周したクロック信号ＣＫ０を出力するＰＬＬ回路２３と、レシーバ２０ａ〜２０ｃに対応して設けられ、シリアル信号をパラレル信号に変換するシリアル／パラレル（Ｓ／Ｐ）変換回路２２ａ〜２２ｃと、レシーバ２０ａ〜２０ｃの出力を選択してシリアル／パラレル変換回路２２ａ〜２２ｃに入力するための切替選択動作を行うシーケンサ回路２１とを含んで構成されている。
【００３１】
シリアル／パラレル変換回路２２ａ〜２２ｃの出力は、３種類（Ｎ＝３）のパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２となる。ディジタルデータＤＡＴＡ０〜ＤＡＴＡ２は、それぞれ「０」から「７」までの８ビットのパラレルデータである（同図中では[７]〜[０]を[７：０]と記載している）。ＰＬＬ回路２３の出力は、クロックＣＫである。
【００３２】
本例では、送信側回路から送られ、受信するデータは、シリアル信号によるディジタルデータである。送信側回路のシーケンサ回路１１の切替選択動作により、シリアル信号ＬＶＤＳ（０）〜ＬＶＤＳ（２）の全てが送られてくる場合、シリアル信号ＬＶＤＳ（０）及びＬＶＤＳ（２）が送られてくる場合、シリアル信号ＬＶＤＳ（０）のみが送られてくる場合、の３通りがある。シーケンサ回路２１には、シリアル信号ＬＶＤＳ（０）〜ＬＶＤＳ（２）に対応して、スイッチＳＷ０−０〜０−２、スイッチＳＷ１−０、スイッチＳＷ２−０及び２−１が設けられている。これらの各スイッチは、ＰＬＬ回路２３の出力によって切替制御される。制御信号ＣＯＮＴは、１チャンネルあたりのデータレートを選択するための信号である。この制御信号ＣＯＮＴにより、ＰＬＬ回路１２が制御され、各シリアル／パラレル変換回路２２ａ〜２２ｃに、必要なクロックが配給される。
【００３３】
（受信側回路の動作例）
図６から図８は、図５の各部の動作を示すタイムチャートである。以下、これらの図を参照して、シリアルデータを受信し、元のパラレルのデータに復元する場合についてそれぞれ説明する。
【００３４】
（３本の信号線でシリアルデータを受信）
図６は、３本（Ｍ＝３）の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。同図には、レシーバ２０ａ〜２０ｄに入力されるＬＶＤＳ（０）〜ＬＶＤＳ（２）及びＬＶＤＳＣＫ、シーケンサ２１内のスイッチＳＷ０−０〜２−０の切替選択動作、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０が示されている。
【００３５】
レシーバ２０ａに入力されるＬＶＤＳ（０）は、データＤ０[７]からＤ０[０]まで変化するシリアル信号である。また、レシーバ２０ｂに入力されるＬＶＤＳ（１）は、データＤ１[７]からＤ１[０]まで変化するシリアル信号である。さらに、レシーバ２０ｃに入力されるＬＶＤＳ（２）は、データＤ２[７]からＤ２[０]まで変化するシリアル信号である。
【００３６】
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ０−０〜２−０が常にオン状態である。このため本例では、３種類の信号であるＬＶＤＳ（０）〜（２）について、シリアル／パラレル変換回路２２ａ〜２２ｃによってパラレル信号に変換される。したがって、シリアル／パラレル変換回路２２ａ〜２２ｃの出力により、元の８ビットパラレルのディジタルデータＤＡＴＡ０[７]〜[０]、ディジタルデータＤＡＴＡ１[７]〜[０]、ディジタルデータＤＡＴＡ２[７]〜[０]が得られる。
【００３７】
（２本の信号線でシリアルデータを受信）
図７は、２本（Ｍ＝２）の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。同図には、ＬＶＤＳＣＫ、ＬＶＤＳ（０）〜ＬＶＤＳ（２）、シーケンサ２１内のスイッチＳＷ０−０〜２−０の切替選択動作、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０が示されている。
【００３８】
レシーバ２０ａに入力されるＬＶＤＳ（０）は、データＤ０[７]からＤ０[０]まで変化しその後データＤ１[３]からＤ１[０]まで変化するシリアル信号である。また、レシーバ２０ｃに入力されるＬＶＤＳ（２）は、データＤ１[７]からＤ１[４]まで変化しその後データＤ２[７]からＤ２[０]まで変化するシリアル信号である。なお、レシーバ２０ｂについては無入力である。
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ２−０がオフからオンに遷移するタイミングで、スイッチＳＷ２−１がオンからオフに遷移する。また、シーケンサ回路１１内のスイッチＳＷ０−１がオフからオンに遷移するタイミングで、スイッチＳＷ０−０がオンからオフに遷移する。
【００３９】
このため、シリアル／パラレル変換回路２２ａにはデータＤ０[７]からＤ０[０]、シリアル／パラレル変換回路２２ｂにはデータＤ１[７]からＤ１[０]、シリアル／パラレル変換回路２２ｃにはデータＤ２[７]からＤ２[０]、がそれぞれ入力されてパラレル信号に変換される。
したがって、シリアル／パラレル変換回路２２ａ〜２２ｃの出力により、元の８ビットパラレルのディジタルデータＤＡＴＡ０[７]〜[０]、ディジタルデータＤＡＴＡ１[７]〜[０]、ディジタルデータＤＡＴＡ２[７]〜[０]が得られる。
【００４０】
（１本の信号線でシリアルデータを受信）
図８は、１本（Ｍ＝１）の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。同図には、ＬＶＤＳＣＫ、ＬＶＤＳ（０）〜ＬＶＤＳ（２）、シーケンサ２１内のスイッチＳＷ０−０〜０−２の切替選択動作、３種類の８ビットパラレルのディジタルデータＤＡＴＡ０〜ＤＡＴＡ２、クロックＣＫ０が示されている。
【００４１】
レシーバ２０ａに入力されるＬＶＤＳ（０）は、Ｄ２[７]からＤ２[０]まで変化しその後データＤ１[３]からＤ１[０]まで変化しさらにデータＤ０[７]からＤ０[０]まで変化するシリアル信号である。なお、レシーバ２０ｂ及びレシーバ２０ｃについては無入力である。
ここで、本例では、シーケンサ回路１１内のスイッチＳＷ０−１がオフからオンに遷移するタイミングで、スイッチＳＷ０−２がオンからオフに遷移する。また、シーケンサ回路１１内のスイッチＳＷ０−０がオフからオンに遷移するタイミングで、スイッチＳＷ０−１がオンからオフに遷移する。
【００４２】
このため、シリアル／パラレル変換回路２２ａにはデータＤ０[７]からＤ０[０]、シリアル／パラレル変換回路２２ｂにはデータＤ１[７]からＤ１[０]、シリアル／パラレル変換回路２２ｃにはデータＤ２[７]からＤ２[０]、がそれぞれ入力されてパラレル信号に変換される。
したがって、シリアル／パラレル変換回路２２ａ〜２２ｃの出力により、元の８ビットパラレルのディジタルデータＤＡＴＡ０[７]〜[０]、ディジタルデータＤＡＴＡ１[７]〜[０]、ディジタルデータＤＡＴＡ２[７]〜[０]が得られる。
【００４３】
なお以上は、Ｎ種類（Ｎは自然数、以下同じ）のパラレル信号をシリアル信号に変換し、この変換後のシリアル信号について、ドライバとレシーバとの間でＭ本（Ｍ≦Ｎ、以下同じ）の信号線を介して送受信を行うＬＶＤＳシステムにおいて、Ｎ＝３で、Ｍ＝１，２，３の場合について、それぞれ説明したが、Ｎ、Ｍの値は上記の値に限定されることはなく、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択すれば良い。
【産業上の利用可能性】
【００４４】
以上のように本発明によれば、送受信する際に利用する信号線の本数を固定せず、信号線のインピーダンスにとって最適なチャンネル数やデータレートを選択することができるので、外来ノイズの影響による信号エラーを防止する場合に用いて好適である。
【図面の簡単な説明】
【００４５】
【図１】本発明によるＬＶＤＳシステムの送信側回路の実施の一形態を示すブロック図である。
【図２】３種類のパラレルのデータを３本の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。
【図３】３種類のパラレルのデータを２本の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。
【図４】３種類のパラレルのデータを１本の信号線を介してシリアルデータとして送信する場合の動作を示すタイムチャートである。
【図５】本発明によるＬＶＤＳシステムの受信側回路の実施の一形態を示すブロック図である。
【図６】３本の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。
【図７】２本の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。
【図８】１本の信号線でシリアルデータを受信し、３種類の８ビットパラレルのデータを出力する場合の動作を示すタイムチャートである。
【図９】差動信号の電圧レベルの例を示す図である。
【符号の説明】
【００４６】
１０ａ〜１０ｃ  パラレル／シリアル変換回路
１１、２１  シーケンサ回路
１２、２３  ＰＬＬ回路
１３ａ〜１３ｄ  ドライバ
２０ａ〜２０ｄ  レシーバ
２２ａ〜２２ｃ  シリアル／パラレル変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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