(57)【要約】【課題】  複数のチャネル領域を有する新規な絶縁ゲート型電界効果型トランジスタおよびその製造方法を提供する。【解決手段】  本発明の半導体装置は、第１半導体層１０と、  前記第１半導体層１０の上に設けられた所定のパターンを有する第２半導体層１２と、  前記第１半導体層１０の上方および前記第２半導体層１２の側方に設けられたゲート絶縁層２０と、  前記第２半導体層１２の両側面に隣接するように設けられたゲート電極２２と、  前記第１半導体層１０に設けられたソース領域またはドレイン領域となる第１不純物領域２６ａと、  前記第２半導体層１２の上部に設けられたソース領域またはドレイン領域となる第２不純物領域２６ｂと、を含む。【選択図】      図１
2005286140.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の上に設けられた所定のパターンを有する第２半導体層と、
前記第１半導体層の上方および前記第２半導体層の側方に設けられたゲート絶縁層と、
前記第２半導体層の両側面に隣接するように設けられたゲート電極と、
前記第１半導体層に設けられたソース領域またはドレイン領域となる第１不純物領域と、
前記第２半導体層の上部に設けられたソース領域またはドレイン領域となる第２不純物領域と、を含む、半導体装置。
【請求項２】
請求項１において、
前記ゲート電極は、サイドウォール形状である、半導体装置。
【請求項３】
請求項１または２において、
さらに、前記第１半導体層において前記ゲート電極の下方に設けられた電界緩和領域を含む、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記ゲート電極は、前記第２半導体層に対して角部を有さない形状である、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第２半導体層は、前記第１半導体層の上面から上方向に向かって幅が減少する形状を有している、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記半導体層は、ＳＯＩ層である、半導体装置。
【請求項７】
（ａ）第１半導体層の上に所定のパターンを有する第２半導体層を形成し、
（ｂ）前記第１半導体層の上方および前記第２半導体層の側方にゲート絶縁層を形成し、
（ｃ）前記第１半導体層の上方の前記ゲート絶縁層の上方であって、前記第２半導体層の両側面に隣接するゲート電極を形成し、
（ｄ）前記第１半導体層にソース領域またはドレイン領域となる第１不純物領域を形成し、
（ｅ）前記第２半導体層の上方にソース領域またはドレイン領域となる第２不純物領域を形成すること、を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記ゲート電極の形成は、前記第１半導体層および前記第２半導体層を覆う導電層を形成した後に、該導電層に異方性エッチングを施すことにより行われる、半導体装置の製造方法。
【請求項９】
請求項７または８において、
前記（ｃ）の前に、
前記第２半導体層の上方にマスク層を形成した後、前記第１半導体層に所定の導電型の不純物を導入し、電界緩和領域を形成することを、含む、半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれかにおいて、
前記第２半導体層は、前記第１半導体層の上面から上方向に幅が減少する形状を有するように形成される、半導体装置の製造方法。
【請求項１１】
請求項７〜１０のいずれかにおいて、
前記第１不純物領域および前記第２不純物領域の形成は、同一の工程で行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域を２つ以上のゲート電極ではさんだいわゆるダブルゲート型の絶縁ゲート型電界効果型トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、チャネルをその上下に設けられたゲート電極ではさんだ構造のダブルゲート型のＭＯＳトランジスタの開発も行われている（特許文献１参照）。このようなダブルゲート型のＭＯＳトランジスタの一例を図１１に示す。図１１は、ＳＯＩ層にダブルゲート型のＭＯＳトランジスタが設けられている例である。支持基板１０６上の絶縁層１０８の上に、半導体層１１０が設けられている。この半導体層１１０の上に、ゲート絶縁層１２０と、第１のゲート電極１２２とが形成され、半導体層１１０の所定の領域には、ソース領域またはドレイン領域となる不純物領域１２６が設けられている。ゲート絶縁層１２０の下方がチャネル領域となるが、このチャネル領域を第１のゲート電極と共に挟む第２のゲート電極１３０が、絶縁層１０８中に設けられている。
【０００３】
このようなダブルゲート型のＭＯＳトランジスタでは、通常のＭＯＳトランジスタに比べて駆動能力が向上するという利点がある。また、チャネル領域もしくはチャネル領域下においてドレイン領域側からの空乏層の広がりを抑制できるために短チャネル効果やパンチスルーを抑制でき、特性の向上を図ることもできる。
【特許文献１】特開平５−４８１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述のダブルゲート型のＭＯＳトランジスタでは、チャネル領域の下方に形成される第２のゲート電極１３０が絶縁層１０８中に埋め込まれるように形成されているため、その製造工程は煩雑なものとなってしまう。そのため、特性の良好なＭＯＳトランジスタを歩留まりよく製造するためにはさらなる改善が望まれている。
【０００５】
本発明の目的は、チャネル領域が複数のゲート電極に挟まれた構造を有するダブルゲート型の絶縁ゲート電界効果型トランジスタを含む半導体装置であって、新規な構造を有する半導体装置を提供することにある。また、本発明の他の目的は、簡易な工程でダブルゲート型の絶縁ゲート電界効果型トランジスタを製造できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、第１半導体層と、
前記第１半導体層の上に設けられた所定のパターンを有する第２半導体層と、
前記第１半導体層の上方および前記第２半導体層の側方に設けられたゲート絶縁層と、
前記第２半導体層の両側面に隣接するように設けられたゲート電極と、
前記第１半導体層に設けられたソース領域またはドレイン領域となる第１不純物領域と、
前記第２半導体層の上部に設けられたソース領域またはドレイン領域となる第２不純物領域と、を含む。
【０００７】
本発明の半導体装置によれば、第１半導体層上に設けられた第２半導体層の両側面に隣接したゲート電極が設けられている。そのため、本発明の半導体装置では、第１半導体層の表面に対して上を向いた方向（縦方向）にチャネル領域が誘起されることになる。すなわち、本実施の形態の半導体装置によれば、第２半導体層が２つのゲート電極にはさまれたダブルゲート型の絶縁ゲート電界効果型トランジスタであって、縦方向のチャネル領域を有する新規な構造の半導体装置を提供することができる。本実施の形態の半導体装置のような、ダブルゲート型の絶縁ゲート電界効果型トランジスタでは、２以上のチャネル領域を有することになり、駆動能力を倍以上にすることができるという利点がある。
【０００８】
なお、本発明において、特定のＡ層の上方に設けられたＢ層というとき、Ａ層の上に直接Ｂ層を設ける場合の他、Ａ層の上に他の層を介してＢ層が設けられている場合を含む。
【０００９】
本発明の半導体装置は、さらに下記の態様をとることができる。
【００１０】
本発明の半導体装置において、前記ゲート電極は、サイドウォール形状であることができる。この態様によれば、第２半導体層の両側方に、簡易な工程で形成されたゲート電極を有する半導体装置を提供することができる。
【００１１】
本発明の半導体装置において、さらに前記第１半導体層において前記ゲート電極の下方に設けられた電界緩和領域を含むことができる。この態様によれば、チャネル領域とドレイン領域との間に電界緩和領域を設けることで、耐圧が向上した半導体装置を提供することができる。
【００１２】
本発明の半導体装置において、前記ゲート電極は、前記第２半導体層に対して角部を有さない形状であることができる。この態様によれば、ゲート電極のうちゲート絶縁層を介して第２半導体層と隣接する面は、角部を有さない、つまり、曲面形状を有しているため、電界が集中することを防ぐことができる。その結果、チャネル領域および電界緩和領域のいずれかにゲート電界を均一に印加することができる半導体装置を提供する。
【００１３】
本発明の半導体装置において、前記第２半導体層は、前記第１半導体層の上面から上方向に幅が減少する形状を有していることができる。この態様によれば、第２半導体層の側面には、その側面に対して角部のない形状のゲート電極を設けることができる。
【００１４】
本発明の半導体装置において、前記第１半導体層は、ＳＯＩ層であることができる。この態様によれば、低消費電力で高速動作性が向上された半導体装置を提供することができる。
【００１５】
本発明の半導体装置の製造方法は、
（ａ）第１半導体層の上に所定のパターンを有する第２半導体層を形成し、
（ｂ）前記第１半導体層の上方および前記第２半導体層の側方にゲート絶縁層を形成し、
（ｃ）前記第１半導体層の上方の前記ゲート絶縁層の上方であって、前記第２半導体層の両側面に隣接するゲート電極を形成し、
（ｄ）前記第１半導体層にソース領域またはドレイン領域となる第１不純物領域を形成し、
（ｅ）前記第２半導体層の上方にソース領域またはドレイン領域となる第２不純物領域を形成すること、を含む。
【００１６】
本発明の半導体装置の製造方法によれば、前記第１半導体層上の第２半導体層の両側面に隣接するようにゲート電極を形成することにより、第１半導体層の上面に対して縦方向にチャネル領域を有する新規なダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができる。そのため、従来技術の欄で述べたように、ゲート電極の一方を埋め込んで形成する必要がなく、簡易な工程でダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができる。
【００１７】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【００１８】
本発明の半導体装置の製造方法において、前記ゲート電極の形成は、前記第１半導体層および前記第２半導体層を覆う導電層を形成した後に、該導電層に異方性エッチングを施すことにより行われることができる。この態様によれば、第２半導体層の側面に、パターニング工程を経ることなく、簡易な工程でサイドウォール形状のゲート電極を形成することができる。
【００１９】
本発明の半導体装置の製造方法において、前記（ｃ）の前に、
前記第２半導体層の上方にマスク層を形成した後、前記第１半導体層に所定の導電型の不純物を導入し、電界緩和領域を形成することを、含むことができる。この態様によれば、第１不純物層の端に低濃度不純物領域を設けることができる。そのため、第１不純物層をドレイン領域とする場合には、この低濃度不純物領域がドレイン領域の端の電界を緩和する役割を果たし耐圧の向上が図られた半導体装置を製造することができる。
【００２０】
本発明の半導体装置の製造方法において、前記第２半導体層は、前記第１半導体層の上面から上方向に幅が減少する形状を有するように形成されることができる。この態様によれば、第２半導体層の下部の幅が大きくなった形状、つまり、すその広がった形状を有する第２半導体層を形成することができる。そのため、第２半導体層の側面に隣接して設けられるゲート電極は、チャネル領域の向きに対して角部を有さないように形成されることができる。その結果、電界の集中が低減され、ゲート電界を均一にチャネル領域にかけることができる半導体装置を製造することができる。
【００２１】
本発明の半導体装置の製造方法において、前記第１不純物領域および前記第２不純物領域の形成は、同一の工程で行われることができる。
【発明を実施するための最良の形態】
【００２２】
１．第１の実施の形態
１．１．半導体装置
まず、第１の実施の形態にかかる半導体装置について、図１を参照しながら説明する。図１（Ａ）は、第１の実施の形態にかかる半導体装置を模式的に示す平面図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ線に沿った断面図である。
【００２３】
図１（Ａ）に示すように、第１の実施の形態の半導体装置は、ソース領域またはドレイン領域となる第２不純物領域２６ｂが中心に設けられている。第２不純物領域２６ｂを囲むように、ゲート絶縁層２０が設けられ、さらにゲート絶縁層２０の外側にはゲート電極２２が設けられている。さらに、ゲート電極２２を囲むようにソース領域またはドレイン領域となる第１不純物領域２６ａが設けられている。すなわち、第１不純物領域２６ａを中心としてそれを囲むように、輪状のゲート絶縁層２０、ゲート電極２２および第１不純物領域２６ａが順次設けられている。
【００２４】
この半導体装置の構造について、Ａ−Ａ線に沿った断面図を用いてさらに説明する。図１（Ｂ）に示すように、第１の実施の形態にかかる半導体装置では、第１半導体層１０の上に、所定のパターンの第２半導体層１２が設けられている。ここで、第１半導体層１０というのは、ＬＯＣＯＳ法やＳＴＩ法などを用いて形成された素子分離領域（図示せず）により画定された素子形成領域をいう。また、第２半導体層１２は、第１半導体層１０と比して小さい領域の半導体層である。
【００２５】
第２半導体層１２の側面には、ゲート絶縁層２０が設けられている。第２半導体層１２のそれぞれの両側面に隣接するように、ゲート絶縁層２０をはさんでゲート電極２２が設けられている。ゲート電極２２は、サイドウォール形状を有するものであることができ、図１には、サイドウォール形状のゲート電極２２を例示する。
【００２６】
第１半導体層１０において、ゲート電極２２が設けれている領域の外側には、ソース領域またはドレイン領域となる第１不純物領域２６ａが設けられている。第２半導体層１２は、チャネル領域が形成される領域であるため、しきい値を調整するための不純物が導入されていてもよい。第２半導体層１２において、第１半導体層１０の表面から上方向にみたときのその上部には、ソース領域またはドレイン領域となる第２不純物領域２６ｂが設けられている。すなわち、第１の実施の形態にかかる半導体装置では、第１不純物領域２６ａと、第２不純物領域２６ｂとが同一のレベルの半導体層には設けられていないことになる。
【００２７】
本実施の形態の半導体装置によれば、第１半導体層１０に設けられた第２半導体層１２の両側面に隣接したゲート電極２２が設けられている。そのため、第１半導体層１０の表面に対して上を向いた方向（縦方向）にチャネル領域が誘起されることになる。すなわち、本実施の形態の半導体装置によれば、第２半導体層１２が２つのゲート電極２２にはさまれたダブルゲート型の絶縁ゲート電界効果型トランジスタであって、縦方向のチャネル領域を有する新規な構造の半導体装置を提供することができる。本実施の形態の半導体装置のような、ダブルゲート型の絶縁ゲート電界効果型トランジスタでは、２以上のチャネル領域を有することになり、駆動能力を倍以上にすることができるという利点がある。
【００２８】
１．２．半導体装置の製造方法
次に、第１の実施の形態にかかる半導体装置の製造方法について図２〜６を参照しながら説明する。図２〜６は、第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００２９】
（１）まず、図２に示すように、第１半導体層１０および第１半導体層１０上に設けられ、所定のパターンを有する第２半導体層１２を形成する。以下に、第１半導体層１０および第２半導体層１２の形成方法の一例を説明する。
【００３０】
まず、形成したい第１半導体層１０および第２半導体層１２を合わせた膜厚を有する半導体層（図示せず）を準備する。この半導体層の上に、第２半導体層１２を形成したい領域を覆うマスク層（図示せず）を形成する。このマスク層を用いて半導体層を除去することにより、第１半導体層１０上に所定のパターンを有する第２半導体層１２を形成することができる。また、第１半導体層１０の上に、第２半導体層１２を形成したい領域に開口を有するマスク層（耐エピタキシャル成長の役割を果たすことができるマスク層）を形成し、露出した第１半導体層１０の上にエピタキシャル成長法により第２半導体層１２を設ける方法を用いることもできる。
【００３１】
（２）次に、図３に示すように、しきい値を調整するために、第１半導体層１０および第２半導体層１２に所定の導電型の不純物の注入を行う。
【００３２】
（３）次に、図４に示すように、第１半導体層１０の上および第２半導体層１２の側面にゲート絶縁層２０を形成する。ゲート絶縁層２０の形成は、たとえば、熱酸化法により行うことができる。
【００３３】
（４）次に、第２半導体層１２の両側面に隣接するようなゲート電極２２をゲート絶縁層２０の上に形成する。ゲート電極２２の形成では、まず、図５に示すように、ゲート絶縁層２０の上に、導電層２２ａを形成する。この導電層２２ａとしては、たとえば、多結晶シリコン層などを挙げることができる。
【００３４】
（５）次に、図６に示すように、導電層２２ａに異方性のエッチングを施すことにより、第２半導体層１２の両側面で、ゲート絶縁層２０の上にサイドウォール形状を有するゲート電極２２を形成することができる。この異方性エッチングにより、第２半導体層１２の上面に形成されているゲート絶縁層２０および第１半導体層１０の上面に形成されているゲート絶縁層２０が除去されることになる。このように、導電層２２ａに異方性のエッチングを施すことで、サイドウォール形状のゲート電極２２を形成する場合、パターニング工程を経る必要もなく、簡易な工程により、良好な形状のゲート電極２２を形成することができる。
【００３５】
（６）次に、図１に参照されるように、ソース領域またはドレイン領域となる第１不純物領域２６ａおよび第２不純物領域２６ｂを形成する。第１不純物領域２６ａおよび第２不純物領域２６ｂは、所定の導電型の不純物を導入することにより形成される。不純物の導入は、たとえば、イオン注入法により行うことができる。また、半導体層に不純物を注入した後、必要に応じて熱処理などの拡散処理を施してもよい。
【００３６】
以上の工程により、第１の実施の形態にかかる半導体装置を製造することができる。
【００３７】
本実施の形態の半導体装置の製造方法によれば、前記第１半導体層１０上の第２半導体層１２の両側面に隣接するようにゲート電極２２を形成することにより、第１半導体層１０の上面に対して縦方向にチャネル領域を有する新規なダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができる。そのため、従来技術の欄で述べたように、ゲート電極の一方を埋め込んで形成する必要がなく、簡易な工程でダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができる。
【００３８】
２．第２の実施の形態
次に、第２の実施の形態の半導体装置について説明する。第２の実施の形態の半導体装置では、第１不純物領域２６ａをドレイン領域とした場合に、このドレイン領域側に電界緩和領域２８が設けられている点が第１の実施の形態の半導体装置と異なる例である。なお、以下の説明で、第１の実施の形態と共通する構造や製造方法については、その詳細な説明を省略する。
【００３９】
２．１．半導体装置
図７は、第２の実施の形態の半導体装置を模式的に示す断面図である。図７に示すように、第２の実施の形態にかかる半導体装置では、第１の実施の形態の半導体装置と同様にして、半導体層１０の上に、所定のパターンの第２半導体層１２が設けられている。第２半導体層１２の両側面および第１半導体層１０の上面には、ゲート絶縁層２０が設けられている。第２半導体層１２のそれぞれの側面に隣接するように、ゲート絶縁層２０をはさんでゲート電極２２が設けられている。ゲート電極２２は、サイドウォール形状を有するものであることができ、図１には、サイドウォール形状のゲート電極２２を例示する。
【００４０】
第１半導体層１０において、ゲート電極２２が設けられている領域の外側には、ドレイン領域となる第１不純物領域２６ａが設けられている。第２半導体層１２は、チャネル領域が形成される領域であるため、しきい値を調整するための不純物が導入されていてもよい。第２半導体層１２の上部には、ソース領域となる第２不純物領域２６ｂが設けられている。すなわち、第１の実施の形態にかかる半導体装置では、第１不純物領域２６ａと、第２不純物領域２６ｂとが同一のレベルの半導体層には設けられていないことになる。ゲート電極２２の下方の第１半導体層１０には、第１不純物領域２６ａと比して、不純物濃度の低い電界緩和領域２８が設けられている。
【００４１】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様に、第１半導体層１０の上面からみて縦方向に誘起されるチャネル領域を複数有する新規なダブルゲート型の絶縁ゲート電界効果型トランジスタを提供することができる。
【００４２】
また、第２の実施の形態では、ゲート電極２２の下方の第１半導体層１０に電界緩和領域２８が設けられている。そのため、ドレイン領域である第１不純物領域２６ａとチャネル領域との距離を確保することができ、耐圧の向上をも図られた半導体装置を提供することができる。
【００４３】
また、電界緩和領域２８の上には、ゲート絶縁層２０をはさんでゲート電極２２が設けられている。そのため、ゲート電極２２は、第１半導体層１０の方向に対してフィールドプレートの役割を果たすことができる。その結果、電界緩和領域２８の電界の緩和を行うことができ、より耐圧の向上が図られた半導体装置を提供することができる。
【００４４】
２．２．半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置の製造方法について図８を参照しながら説明する。図８は、第２の実施の形態の製造工程のうちの一工程を模式的に示す断面図である。
【００４５】
（１）まず、図２に参照されるように、第１の実施の形態と同様にして第１半導体層１０および第１半導体層１０上に設けられ、所定のパターンを有する第２半導体層１２を形成する。ついで、図３に参照されるように、しきい値を調整するために、第１半導体層１０および第２半導体層１２に所定の導電型の不純物の注入を行う。ついで、図４に参照されるように、第１半導体層１０の上および第２半導体層１２の側面にゲート絶縁層２０を形成する。ゲート絶縁層２０の形成は、たとえば、熱酸化法により行うことができる。
【００４６】
（２）次に、図８に示すように、電界緩和領域２８の形成を行う。電界緩和領域２８の形成は、第２半導体層１２の上面を覆うマスク層Ｍ１を形成した後に、所定の導電型の不純物を注入することで行われる。
【００４７】
（３）次に、第１の実施の形態と同様にして、第２半導体層１２の両側面でゲート絶縁層２０の上に、サイドウォール形状のゲート電極２２を形成する。ついで、図７に参照されるように、ドレイン領域となる第１不純物領域２６ａおよびソース領域となる第２不純物領域２６ｂを形成する。第１不純物領域２６ａおよび第２不純物領域２６ｂは、所定の導電型の不純物を導入することにより形成される。不純物の導入は、たとえば、イオン注入法により行うことができる。また、半導体層に不純物を注入した後、必要に応じて熱処理などの拡散処理を施してもよい。
【００４８】
以上の工程により、第２の実施の形態にかかる半導体装置を製造することができる。
【００４９】
第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と同様の利点を有する。すなわち、第１半導体層１０の上に設けられた所定のパターンの第２半導体層１２の両側面にゲート電極２２を形成することで、チャネル領域が第１半導体層１０に対して縦方向に誘起される新規な構造のダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができるのである。また、本実施の形態の製造方法によれば、一方のゲート電極２２を埋め込む必要がないため、簡易な工程で製造できるという利点を有する。
【００５０】
３．第３の実施の形態
次に、第３の実施の形態の半導体装置について説明する。第３の実施の形態の半導体装置は、ゲート電極２２の形状が第１の実施の形態の半導体装置と異なる例である。なお、以下の説明で、第１の実施の形態と共通する構造や製造方法については、その詳細な説明を省略する。
【００５１】
３．１．半導体装置
まず、第１の実施の形態にかかる半導体装置について、図９を参照しながら説明する。図９は、第１の実施の形態にかかる半導体装置を模式的に示す断面図である。
【００５２】
図９に示すように、第３の実施の形態にかかる半導体装置では、第半導体層１０の上に、所定のパターンの第２半導体層１２が設けられている。第２半導体層１２は、第１半導体層１０の上面から上方向に向かって幅が減少するような形状を有している。たとえば、図９に示すように、第１半導体層１０と接している部分の第２半導体層１２の幅と比して、第２不純物領域２６ｂが形成されている部分の第２半導体層１２の幅が小さくなるようすその広がった形状をとることができる。
【００５３】
第２半導体層１２の側面には、ゲート絶縁層２０が設けられている。第２半導体層１２のそれぞれの側面には、このゲート絶縁層２０をはさんでゲート電極２２が設けられている。ゲート電極２２は、サイドウォール形状を有するものであることができ、図９には、サイドウォール形状のゲート電極２２を例示する。また、ゲート電極２２は、図９に示すように、すそが広がった形状、つまり、その下部の側面が緩やかな曲面である第２半導体層１２の側面に形成されている。そのため、結果として、ゲート電極２２の形状は、第２半導体層１２と隣接する面において、角部のない形状をとることができる。
【００５４】
第１半導体層１０において、ゲート電極２２が設けられている領域の外側には、ソース領域またはドレイン領域となる第１不純物領域２６ａが設けられている。第２半導体層１２は、チャネル領域が形成される領域であるため、しきい値を調整するための不純物が導入されていてもよい。第２半導体層１２の上部には、ソース領域またはドレイン領域となる第２不純物領域２６ｂが設けられている。すなわち、第１の実施の形態にかかる半導体装置では、第１不純物領域２６ａと、第２不純物領域２６ｂとが同一のレベルの半導体層には設けられていないことになる。
【００５５】
第３の実施の形態の半導体装置は、第１，２の実施の形態の半導体装置と同様に、第１半導体層１０の上面からみて縦方向に誘起されるチャネル領域を複数有する新規なダブルゲート型の絶縁ゲート電界効果型トランジスタを提供することができる。
【００５６】
また、第３の実施の形態の半導体装置では、ゲート電極２２は、チャネル領域に対して角部のない形状を有しているため、電界の集中を防ぐことができる。その結果、ゲート電界を均一にチャネル領域に印加することができ、特性の良好な半導体装置を提供することができる。
【００５７】
３．２．半導体装置の製造方法
次に、第３の実施の形態にかかる半導体装置の製造方法について図１０を参照しながら説明する。図１０は、第１の実施の形態にかかる半導体装置の製造工程の一工程を模式的に示す断面図である。
【００５８】
（１）まず、図１０に示すように、第１半導体層１０および第１半導体層１０上に設けられ、所定のパターンを有する第２半導体層１２を形成する。本実施の形態では、第２半導体層１２として、第１半導体層１０の表面から上方向に向かってその幅が減少するような形状を有する第２半導体層１２を形成する。つまり、第２半導体層１２の側面に生じる傾斜に沿う線と、第１半導体層１０の上面に沿う線とが直交することがなく、また、第２半導体層１２の側面は角部を有すことのない曲線となるような形状にする。ただし、第２半導体層１２の上面の幅としては、第２半導体層１２の上部に第２不純物領域２６ｂが形成されることを考慮して、その形成に必要なだけの平坦な面を確保できるような幅を有するように形成する。以下に、第１半導体層１０および第２半導体層１２の形成方法の一例を説明する。
【００５９】
まず、形成したい第１半導体層１０および第２半導体層１２を合わせた膜厚を有する半導体層（図示せず）を有する基板を準備する。この半導体層の上に、形成したい第２半導体層１２のパターンよりも大きめのパターンを有するマスク層（図示せず）を形成する。このマスク層を用いて半導体層に等方性のエッチングを行うために、たとえば、ウェットエッチングを施す。このウェットエッチングにより第１半導体層１０上にすそが広がったパターンを有する第２半導体層１２を形成することができる。
また、上述のウェットエッチングの他にドライエッチングを行ってもよい。このとき、エッチングの条件を制御（エッチングに供するガス種やガスの流量などを調整）して、すその広がった形状の第２半導体層１２を形成することができる。
【００６０】
また、上述のようにエッチングを行う方法の他に、たとえば以下の方法を用いることもできる。まず、図２に参照されるように、第１半導体層１０の上に、ブロック状の半導体層を形成する。このとき、ブロック状の半導体層の幅は、所望の第２半導体層１２と比して大きい幅となるように形成する。ついで、第１半導体層１０およびブロック状の半導体層の表面に熱酸化を施し酸化膜を形成する。これにより、第２半導体層１２を丸みを帯びた形状にすることができる。その後、酸化膜を除去することで、すその広がったパターンを有する第２半導体層１２を形成することができる。
【００６１】
（２）次に、図３に参照されるように、しきい値を調整するために、第１半導体層１０および第２半導体層１２に所定の導電型の不純物の注入を行う。ついで、図４に参照されるように、第１半導体層１０の上および第２半導体層１２の側面にゲート絶縁層２０を形成する。ゲート絶縁層２０の形成は、たとえば、熱酸化法により行うことができる。
【００６２】
ついで、第１の実施の形態と同様にして、第２半導体層１２の両側面に隣接するようにゲート絶縁層２０の上に、サイドウォール形状のゲート電極２２を形成する。ゲート電極２２は、上述したようにその側面に角部を有さない形状の第２半導体層１２の側面に隣接して形成されることになる。そのため、結果的にゲート電極２２は、チャネル領域に対して角部のない形状を有することになる。
【００６３】
ついで、図９に参照されるように、ドレイン領域となる第１不純物領域２６ａおよびソース領域となる第２不純物領域２６ｂを形成する。第１不純物領域２６ａおよび第２不純物領域２６ｂは、所定の導電型の不純物を導入することにより形成される。不純物の導入は、たとえば、イオン注入法により行うことができる。また、半導体層に不純物を注入した後、必要に応じて熱処理などの拡散処理を施してもよい。
【００６４】
以上の工程により、第３の実施の形態にかかる半導体装置を製造することができる。
【００６５】
第３の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と同様の利点を有する。すなわち、第１半導体層１０の上に設けられた所定のパターンの第２半導体層１２の両側面にゲート電極２２を形成することで、チャネル領域が第１半導体層１０に対して縦方向に誘起される新規な構造のダブルゲート型の絶縁ゲート電界効果型トランジスタを製造することができる。
【００６６】
また、第２半導体層１２を形成する際に、適宜エッチング条件を制御することで、すそが広がった形状の第２半導体層１２を形成することができる。そのため、第２半導体層１２の側面に隣接して形成されるゲート電極２２は、第２半導体層１２の側面方向に対して角部のない形状となるように形成されることができる。その結果、ゲート電界の集中が抑制され、チャネル領域に対して均一にゲート電界を印加することができる半導体装置を製造することができる。
【００６７】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、バルク状の半導体層に形成した場合を例として説明したが、ＳＯＩ層に形成してもよい。この場合は、低消費電力性および高速動作性を向上できるという利点がある。
【図面の簡単な説明】
【００６８】
【図１】（Ａ）は、第１の実施の形態の半導体層を模式的に示す平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ線に沿った断面図。
【図２】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図６】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図７】第２の実施の形態の半導体装置を模式的に示す断面図。
【図８】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図９】第３の実施の形態の半導体装置を模式的に示す断面図。
【図１０】第３の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１１】従来例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００６９】
１０  第１半導体層、  １２  第２半導電体層、  ２０  ゲート絶縁層、  ２２  ゲート電極、  ２６ａ  第１不純物領域、  ２６ｂ  第２不純物領域、  ２８  電界緩和領域
【図１】
2005286140.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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