(57)【要約】【課題】  単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得るデルタシグマ変調回路及びそれを備えた増幅器を提供する。【解決手段】  デルタシグマ変調回路１０は、オーディオ信号が入力される入力端子１と、複数の積分器が縦続接続され、複数の積分器の出力値を量子化する量子化器４とを備え、入力端子１に入力された信号をデルタシグマ変調する。入力端子１に入力された信号の振幅を検出する入力信号振幅検出部９と、量子化器４の出力信号のパルス幅を変化させるクロックカウンタ６と、入力信号振幅検出部９の検出結果に基づいてクロックカウンタ６によるパルス幅変化を制御する最小パルス幅制限部５とが設けられている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
オーディオ信号が入力される入力部と、複数の積分器が縦続接続され、上記複数の積分器の出力値を量子化する量子化器とを備え、上記入力部に入力された信号をデルタシグマ変調するデルタシグマ変調回路において、
上記入力部に入力された信号の振幅を検出する入力信号振幅検出手段と、
上記量子化器の出力信号のパルス幅を変化させるパルス幅変更手段と、
上記入力信号振幅検出手段の検出結果に基づいて上記パルス幅変更手段によるパルス幅変化を制御するパルス幅制御手段とが設けられていることを特徴とするデルタシグマ変調回路。
【請求項２】
前記パルス幅制御手段は、前記入力信号振幅検出手段の検出結果に基づいて、最小となるパルス時間幅を設定することを特徴とする請求項１記載のデルタシグマ変調回路。
【請求項３】
前記パルス幅制限手段の出力情報を入力側に負帰還することを特徴とする請求項１又は２記載のデルタシグマ変調回路。
【請求項４】
前記パルス幅制限手段は、量子化器から出力された複数の量子化値に対して、１クロック前の量子化値である前標本化値と同値とする時間幅を、予め設定された標本化クロックのカウント数により、
前標本化値と同値とする時間幅＝標本化クロック時間幅×カウント数
となる時間幅に制限することを特徴とする請求項１又は２記載のデルタシグマ変調回路。
【請求項５】
前記入力信号振幅検出手段は入力信号の絶対値を検出する一方、前記パルス幅制限手段は、該入力信号の絶対値が予め設定した閾値を超えた時点で標本化クロックのカウント数を変更することを特徴とする請求項４記載のデルタシグマ変調回路。
【請求項６】
前記入力信号振幅検出手段からの入力信号の絶対値の情報に対して予め設定される閾値は、
絶対値が増加するときの閾値≧絶対値が減少するときの閾値
の関係を保つように設定されていることを特徴とする請求項５記載のデルタシグマ変調回路。
【請求項７】
前記入力信号振幅検出手段にて検出される入力信号の絶対値が大きいほど、パルス幅制限手段は、標本化クロックのカウント数が小さくなるように変更することを特徴とする請求項１〜６のいずれか１項に記載のデルタシグマ変調回路。
【請求項８】
請求項１〜７のいずれか１項に記載のデルタシグマ変調回路の後段にパルス増幅するパルス増幅手段を備えていることを特徴とする増幅器。
【請求項９】
請求項１、２、４、５、６又は７に記載のデルタシグマ変調回路と、パルス幅制限手段の後段にパルス増幅するパルス増幅手段とを備え、上記パルス増幅手段の該増幅出力情報を上記デルタシグマ変調回路の入力側に負帰還することを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号を再生又は増幅するシステムに関するものであり、オーディオ信号を比較的小さなビット数でデジタル符号化するデルタシグマ変調回路、及びデルタシグマ変調回路にて生成される信号を制御信号として複数の電圧をスイッチングすることにより増幅動作を行う増幅器に関するものである。
【背景技術】
【０００２】
デルタシグマ変調回路及びそれを備えた増幅器に関する従来の技術について、以下に説明する。
【０００３】
オーディオ信号を比較的小さなビット数でデジタル符号化するデルタシグマ変調の技術に関しては、例えば非特許文献１に開示されている。
【０００４】
また、最小となるパルス幅を制限するパルス幅制限手段の考え方は、２値符号化の変調方式の一種であるＲＬＬＣ（Run Length Limited Code）と共通するものであり、ＲＬＬＣについては例えば非特許文献２に開示されている。
【０００５】
さらに、デルタシグマ変調回路にて生成される信号を制御信号として、複数の電圧をスイッチングすることにより、増幅動作を行う増幅器に関しては、例えば、特許文献１、２に開示されている。
【０００６】
すなわち、特許文献１、２に開示されてスピーカ駆動回路のように、デルタシグマ変調回路によってオーディオ信号を２値又は比較的小さなビット数に符号化する技術があり、上記符号化された信号を制御信号としてスイッチング回路を動作させ、オーディオ電力を供給するような増幅技術は既に実用化されている。また、スイッチング回路のスイッチング速度には限界があるために、スイッチングの時間間隔が短くなり過ぎないように最小パルス幅を制限して制御信号を生成する考え方も、スイッチング増幅器には応用されている。
【特許文献１】特許２６８３３１０号（１９９７年８月８日登録）
【特許文献２】特許２８２８５４３号（１９９８年９月１８日登録）
【非特許文献１】「音響システムとデジタル処理」：電子情報通信学会編（平成７年３月２５日初版発行）／著者：大賀寿郎・山崎芳男・金田豊／Ｐ７８〜９５
【非特許文献２】「サウンドエンジニアのためのディジタルオーディオ」:兼六館出版（昭和６２年１２月２０日第１版発行）／監修：二階堂誠也・山崎芳男／Ｐ１１４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のデルタシグマ変調回路及びそれを備えた増幅器では、以下のような問題を有している。
【０００８】
まず、「振幅利用率」という性能変数を定義する。例えばデルタシグマ変調器によって生成された２値信号を、電位差をもつ２つの電圧に割り当てて、パルス波形を形成した場合、このパルス波形から取り出せるアナログ信号の振幅は、パルス波形の振幅よりも小さい。したがって、この割合を「振幅利用率」とする。
（１）一般に、３次以上のデルタシグマ変調にて、発振せずに変調できるオーディオ信号の振幅には限界があるが、デルタシグマ変調の性質として、サンプリング周波数を高く取るほど振幅利用率を向上させることができる。
（２）一方、スイッチング増幅器側から見ると、サンプリング周波数を高くとることによって、単位時間当たりのスイッチング回数が増加し、熱損失が増加する。
（３）このスイッチング回路の負荷を軽減する目的として、前標本化値(１クロック前の量子化値)と同値とする時間幅を、予め設定された標本化クロックのカウント数により一定値以上に制限する最小パルス幅制限手段を用いることによって、単位時間当たりのスイッチング回数を減少させることができるが、最小パルス幅を広げることによって、振幅利用率が下がる。
【０００９】
ここで、（１）のサンプリング周期と（３）の最小パルス幅が同じであれば、
（１）の振幅利用率≦（３）の振幅利用率
の関係にある。なお、上記不等号は、以下の理由による。
【００１０】
すなわち、（１）については、サンプリング周期毎にパルスの値（量子化結果：Ｌｏｗ又はＨｉｇｈ）が独立に設定できるものに対して、サンプリング周波数を高く取るほど振幅利用率が向上できることを意味し、（３）については、例えば、サンプリング周波数を（１）の場合の１０倍に設定し、「前の量子化値と同値とする時間幅」をサンプリング周期の１０倍となるように最小パルス幅を制限すると、この場合、
〔（１）のサンプリング周期〕＝〔（３）の最小パルス幅〕
となる。この時間幅はそれぞれの場合の取り得る〔最小パルス幅〕であることは自明である。これをＴｗとする。ここで、それぞれのパルスの変化し得る時間幅は、
（１）の場合：１×Ｔｗ、２×Ｔｗ、３×Ｔｗ、……
（３）の場合：１×Ｔｗ、１.１×Ｔｗ、１.２×Ｔｗ、１.３×Ｔｗ、……
というように、（３）の方が時間分解能が高い形で変化できるので、時間分解能の向上に応じて、振幅利用率を高めることができる。
【００１１】
ところで、図５に示すように、（１）と（３）とを単純に組み合わせたデルタシグマ変調回路１００では、単位時間当たりの出力が変化する回数の軽減、すなわち図示しないスイッチング増幅器と組み合わせた場合の単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させるには限界があった。
【００１２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得るデルタシグマ変調回路及びそれを備えた増幅器を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のデルタシグマ変調回路は、上記課題を解決するために、オーディオ信号が入力される入力部と、複数の積分器が縦続接続され、上記複数の積分器の出力値を量子化する量子化器とを備え、上記入力部に入力された信号をデルタシグマ変調するデルタシグマ変調回路において、上記入力部に入力された信号の振幅を検出する入力信号振幅検出手段と、上記量子化器の出力信号のパルス幅を変化させるパルス幅変更手段と、上記入力信号振幅検出手段の検出結果に基づいて上記パルス幅変更手段によるパルス幅変化を制御するパルス幅制御手段とが設けられていることを特徴としている。
【００１４】
上記の発明によれば、入力部に入力された信号の振幅を検出する入力信号振幅検出手段が設けられており、パルス幅制御手段は、上記入力信号振幅検出手段の検出結果に基づいて上記パルス幅変更手段によるパルス幅変化を制御する。
【００１５】
したがって、入力部に入力された信号の振幅の大きさによって、パルス幅変更手段によるパルス幅変化を制御するので、例えば、入力信号振幅の絶対値が小さい場合、最小パルス幅を広く取るように制御することができる。これにより、振幅利用率が小さくなるが、入力信号自体が小さいので、振幅利用率の影響は小さい。また、最小パルス幅を広く取るように制御することによって、単位時間当たりの出力が変化する回数を軽減することができる。このため、スイッチングで消費される電力を低減させることができる。
【００１６】
一方、入力信号振幅の絶対値が大きい場合、例えば、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させることができる。これにより、振幅利用率が大きくなるので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００１７】
また、振幅が大きい場合、量子化器からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。このため、サンプリング周波数は増加しないので、単位時間当たりのスイッチング回数の増加を防止できる。
【００１８】
したがって、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得るデルタシグマ変調回路を提供することができる。
【００１９】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、前記パルス幅制御手段は、前記入力信号振幅検出手段の検出結果に基づいて、最小となるパルス時間幅を設定することを特徴としている。
【００２０】
上記の発明によれば、入力信号振幅検出手段の検出結果に基づいて、最小となるパルス時間幅を設定する。このため、サンプリング周期が小さくなり過ぎないようにするための最小となるパルス時間幅を、一定に設定するのではなく、入力信号の振幅に応じて設定することが可能となる。
【００２１】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、前記パルス幅制限手段の出力情報を入力側に負帰還することを特徴としている。
【００２２】
上記の発明によれば、パルス幅制限手段の出力情報を入力側に負帰還するので、入力信号に追随する出力を得ることができる。
【００２３】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、前記パルス幅制限手段は、量子化器から出力された複数の量子化値に対して、１クロック前の量子化値である前標本化値と同値とする時間幅を、予め設定された標本化クロックのカウント数により、
前標本化値と同値とする時間幅＝標本化クロック時間幅×カウント数
となる時間幅に制限することを特徴としている。
【００２４】
上記の発明によれば、パルス幅制限手段は、「前標本化値と同値とする時間幅＝標本化クロック時間幅×カウント数」により、パルスの時間幅を制限する。したがって、パルスのカウント数により、最小となるパルスの時間幅を設定できるので、パルスの時間幅の設定が容易となる。
【００２５】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、前記入力信号振幅検出手段は入力信号の絶対値を検出する一方、前記パルス幅制限手段は、該入力信号の絶対値が予め設定した閾値を超えた時点で標本化クロックのカウント数を変更することを特徴としている。
【００２６】
上記の発明によれば、入力信号振幅検出手段は、入力信号の絶対値を検出する。すなわち、入力信号は正負の値をとるので、振幅の大きさを検出するためには、入力信号の絶対値を検出するのが好ましい。また、前記パルス幅制限手段は、該入力信号の絶対値が予め設定した閾値を超えた時点で標本化クロックのカウント数を変更する。したがって、入力信号の振幅に基づいて、パルス幅変更手段によるパルス幅変化を制御するのに際して、閾値を越えたか否かで制御するので制御が容易である。
【００２７】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、前記入力信号振幅検出手段からの入力信号の絶対値の情報に対して予め設定される閾値は、「絶対値が増加するときの閾値≧絶対値が減少するときの閾値」の関係を保つように設定されていることを特徴としている。
【００２８】
上記の発明によれば、入力信号振幅検出手段からの入力信号の絶対値の情報に対して予め設定される閾値は、「絶対値が増加するときの閾値≧絶対値が減少するときの閾値」の関係を保つように設定されている。
【００２９】
すなわち、デルタシグマ変調器は複数の積分器で構成され、これに振幅の変化する信号が入力される。ここで、入力信号の振幅変化と積分器出力の変化、特に発振に至る積分値（以降、発振積分値と呼ぶ）付近の積分器出力の変化を比べる。まず、入力信号が増加する場合の、積分器出力が発振積分値に至る時の入力信号振幅の絶対値をＡとし、入力信号が減少する場合の、発振積分値を超えていた積分器出力が発振積分値以下に回復する時の入力信号振幅の絶対値をＢとすると、
Ａ＞Ｂ
となる。この理由は、良く知られているように、入力信号の変化に対して、積分器の時定数により積分器出力の変化が遅れるためである。
【００３０】
したがって、本発明のように、
〔入力信号振幅の絶対値が増加する時の閾値〕≧〔入力信号振幅の絶対値が減少する時の閾値〕
の関係にすることにより、最小パルス幅の制限値を切替える際、例えば、発振に至るぎりぎりのところで最小パルス幅を狭く制御できると共に、入力信号振幅が減少過程で最小パルス幅を広くなるように切替える際、確実に発振を回避するように設計することができる。
【００３１】
すなわち、上記の関係の方が、発振を回避しながら単位時間当たりのスイッチング回数をより少なくすることが可能となり、このデルタシグマ変調器でスイッチングアンプを構成した場合、電力効率を相対的に向上させることができる。
【００３２】
また、本発明のデルタシグマ変調回路は、上記記載のデルタシグマ変調回路において、  前記入力信号振幅検出手段にて検出される入力信号の絶対値が大きいほど、パルス幅制限手段は、標本化クロックのカウント数が小さくなるように変更することを特徴としている。
【００３３】
上記の発明によれば、入力信号振幅検出手段にて検出される入力信号の絶対値が大きいほど、パルス幅制限手段は、標本化クロックのカウント数が小さくなるように変更する。      
【００３４】
したがって、入力信号振幅の絶対値が大きい場合、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させることによって、振幅利用率が大きくなるので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００３５】
また、振幅が大きい場合、量子化器からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。このため、サンプリング周波数は増加しないので、単位時間当たりのスイッチング回数の増加を防止できる。
【００３６】
また、本発明の増幅器は、上記課題を解決するために、上記記載のデルタシグマ変調回路の後段にパルス増幅するパルス増幅手段を備えていることを特徴としている。
【００３７】
上記の発明によれば、増幅器は、上記記載のデルタシグマ変調回路の後段にパルス増幅するパルス増幅手段を備えている。
【００３８】
したがって、上記の作用効果を備えたデルタシグマ変調回からの出力信号をパルス増幅手段により増幅するので、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得る増幅器を提供することができる。
【００３９】
また、本発明の増幅器は、上記記載のデルタシグマ変調回路と、パルス幅制限手段の後段にパルス増幅するパルス増幅手段とを備え、上記パルス増幅手段の該増幅出力情報を上記デルタシグマ変調回路の入力側に負帰還することを特徴としている。
【００４０】
上記の発明によれば、増幅器は、パルス増幅手段の該増幅出力情報を上記デルタシグマ変調回路の入力側に負帰還する。
【００４１】
したがって、デルタシグマ変調回路の出力信号を増幅した後に、その出力信号をデルタシグマ変調回路の入力側に戻しても、同様に、入力信号に追随する出力信号を得ることができる。
【発明の効果】
【００４２】
本発明のデルタシグマ変調回路は、以上のように、入力部に入力された信号の振幅を検出する入力信号振幅検出手段と、上記量子化器の出力信号のパルス幅を変化させるパルス幅変更手段と、上記入力信号振幅検出手段の検出結果に基づいて上記パルス幅変更手段によるパルス幅変化を制御するパルス幅制御手段とが設けられているものである。
【００４３】
それゆえ、入力部に入力された信号の振幅の大きさによって、パルス幅変更手段によるパルス幅変化を制御するので、例えば、入力信号振幅の絶対値が小さい場合、最小パルス幅を広く取るように制御することができる。これにより、振幅利用率が小さくなるが、入力信号自体が小さいので、振幅利用率の影響は小さい。また、最小パルス幅を広く取るように制御することによって、単位時間当たりの出力が変化する回数を軽減することができる。このため、スイッチングで消費される電力を低減させることができる。
【００４４】
一方、入力信号振幅の絶対値が大きい場合、例えば、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させることができる。これにより、振幅利用率が大きくなるので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００４５】
また、振幅が大きい場合、量子化器からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。このため、サンプリング周波数は増加しないので、単位時間当たりのスイッチング回数の増加を防止できる。
【００４６】
したがって、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得るデルタシグマ変調回路を提供することができるという効果を奏する。
【００４７】
また、本発明の増幅器は、以上のように、上記記載のデルタシグマ変調回路の後段にパルス増幅するパルス増幅手段を備えている。
【００４８】
それゆえ、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得る増幅器を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４９】
〔実施の形態１〕
本発明の一実施形態について図１及び図２に基づいて説明すれば、以下の通りである。
【００５０】
本実施の形態のデルタシグマ変調回路１０は、図１に示すように、オーディオ信号が入力される入力部としての入力端子１と、加算器２と、積分器加算器群３と、上記積分器加算器群３の出力値を量子化する量子化器４、パルス幅変更手段としての最小パルス幅制限部５、パルス幅変更手段としてのクロックカウンタ６と、出力端子７とを備えており、入力端子１に入力された信号をデルタシグマ変調して出力端子７から出力するようになっている。
【００５１】
上記積分器加算器群３は、図２に示すように、複数の積分器３ａと加算器３ｂとが縦続接続されたものとなっている。
【００５２】
上記量子化器４及び最小パルス幅制限部５は、図１に示すように、標本化クロック８により動作が制御されるようになっている。また、最小パルス幅制限部５は、量子化器４の出力信号のパルス幅を変化させるものである。
また、出力端子７の出力は、加算器２に負帰還されるようになっている。
【００５３】
さらに、本実施の形態のデルタシグマ変調回路１０では、入力端子１に入力された信号の振幅を検出する入力信号振幅検出手段としての入力信号振幅検出部９を有しており、最小パルス幅制限部５は、この入力信号振幅検出部９による入力信号の振幅の検出結果に基づいて、パルス幅変化を制御するようになっている。
【００５４】
すなわち、入力信号振幅検出部９からの出力に応じて、クロックカウンタ６は最小パルス幅を決定するクロックのカウント数を変更して、最小パルス幅制限部５を制御するようになっている。
【００５５】
詳細には、上記デルタシグマ変調回路１０は、入力信号振幅検出部９にて検出された入力信号振幅の絶対値が一定の値より増大した場合、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させる。すなわち、入力信号の振幅が小さい場合、最小パルス幅を広く取ることにより、
（１）振幅利用率が小さくなるが、入力信号自体が小さいので良好に動作する。
【００５６】
（２）単位時間当たりの出力が変化する回数を軽減することができる。
という動作が得られる。
【００５７】
また、入力信号の振幅が一定の値より増大した場合、最小パルス幅を短くすることにより、
（３）振幅利用率が大きくなるので、入力信号振幅が大きくても良好に動作する。
【００５８】
（４）振幅が大きい場合、量子化器４からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。
という動作が得られる。
【００５９】
このように、本実施の形態のデルタシグマ変調回路１０では、入力端子１に入力された信号の振幅を検出する入力信号振幅検出部９が設けられており、最小パルス幅制限部５は、入力信号振幅検出部９の検出結果に基づいてクロックカウンタ６によるパルス幅変化を制御する。
【００６０】
したがって、入力端子１に入力された信号の振幅の大きさによって、クロックカウンタ６によるパルス幅変化を制御するので、例えば、入力信号振幅の絶対値が小さい場合、最小パルス幅を広く取るように制御することができる。これにより、振幅利用率が小さくなるが、入力信号自体が小さいので、振幅利用率の影響は小さい。また、最小パルス幅を広く取るように制御することによって、単位時間当たりの出力が変化する回数を軽減することができる。このため、スイッチングで消費される電力を低減させることができる。
【００６１】
一方、入力信号振幅の絶対値が大きい場合、例えば、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させることができる。これにより、振幅利用率が大きくなるので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００６２】
また、振幅が大きい場合、量子化器からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。このため、サンプリング周波数は増加しないので、単位時間当たりのスイッチング回数の増加を防止できる。
【００６３】
したがって、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得るデルタシグマ変調回路１０を提供することができる。
【００６４】
また、本実施の形態のデルタシグマ変調回路１０では、入力信号振幅検出部９の検出結果に基づいて、最小となるパルス時間幅を設定する。このため、サンプリング周期が小さくなり過ぎないようにするための最小となるパルス時間幅を、一定に設定するのではなく、入力信号の振幅に応じて設定することが可能となる。
【００６５】
また、本実施の形態のデルタシグマ変調回路１０では、最小パルス幅制限部５の出力情報を入力側に負帰還するので、入力信号に追随する出力を得ることができる。
【００６６】
また、本実施の形態のデルタシグマ変調回路１０では、最小パルス幅制限部５は、「前標本化値と同値とする時間幅＝標本化クロック時間幅×カウント数」により、パルスの時間幅を制限する。したがって、パルスのカウント数により、最小となるパルスの時間幅を設定できるので、パルスの時間幅の設定が容易となる。
【００６７】
また、本実施の形態のデルタシグマ変調回路１０では、入力信号振幅検出部９は、入力信号の絶対値を検出する。すなわち、入力信号は正負の値をとるので、振幅の大きさを検出するためには、入力信号の絶対値を検出するのが好ましい。さらに、最小パルス幅制限部５は、該入力信号の絶対値が予め設定した閾値を超えた時点で標本化クロックのカウント数を変更する。したがって、入力信号の振幅に基づいて、クロックカウンタ６によるパルス幅変化を制御するのに際して、閾値を越えたか否かで制御するので制御が容易である。
【００６８】
また、本実施の形態のデルタシグマ変調回路１０では、入力信号振幅検出部９からの入力信号の絶対値の情報に対して予め設定される閾値は、「絶対値が増加するときの閾値≧絶対値が減少するときの閾値」の関係を保つように設定されている。
【００６９】
すなわち、デルタシグマ変調回路１０は複数の積分器で構成され、これに振幅の変化する信号が入力される。ここで、入力信号の振幅変化と積分器出力の変化、特に発振に至る積分値（以降、発振積分値と呼ぶ）付近の積分器出力の変化を比べる。まず、入力信号が増加する場合の、積分器出力が発振積分値に至る時の入力信号振幅の絶対値をＡとし、入力信号が減少する場合の、発振積分値を超えていた積分器出力が発振積分値以下に回復する時の入力信号振幅の絶対値をＢとすると、
Ａ＞Ｂ
となる。この理由は、良く知られているように、入力信号の変化に対して、積分器の時定数により積分器出力の変化が遅れるためである。
【００７０】
したがって、本実施の形態のように、
〔入力信号振幅の絶対値が増加する時の閾値〕≧〔入力信号振幅の絶対値が減少する時の閾値〕
の関係にすることにより、最小パルス幅の制限値を切替える際、例えば、発振に至るぎりぎりのところで最小パルス幅を狭く制御できると共に、入力信号振幅が減少過程で最小パルス幅を広くなるように切替える際、確実に発振を回避するように設計することができる。
【００７１】
すなわち、上記の関係の方が、発振を回避しながら単位時間当たりのスイッチング回数をより少なくすることが可能となり、このデルタシグマ変調回路１０でスイッチングアンプを構成した場合、電力効率を相対的に向上させることができる。
【００７２】
また、本実施の形態のデルタシグマ変調回路１０では、入力信号振幅検出部９にて検出される入力信号の絶対値が大きいほど、最小パルス幅制限部５は、標本化クロックのカウント数が小さくなるように変更する。
【００７３】
したがって、入力信号振幅の絶対値が大きい場合、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させることによって、振幅利用率が大きくなるので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００７４】
また、振幅が大きい場合、量子化器からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値）の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。このため、サンプリング周波数は増加しないので、単位時間当たりのスイッチング回数の増加を防止できる。
【００７５】
〔実施の形態２〕
本発明の他の実施の形態について図３及び図４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態１と同じである。また、説明の便宜上、上記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００７６】
本実施の形態の増幅器２０は、図１に示すように、前段に前記実施の形態１で説明したデルタシグマ変調回路１０を有し、後段にパルス増幅するパルス増幅手段としてのパルス増幅部３０を有している。上記パルス増幅部３０は、スイッチング回路３１と、ローパスフィルタ（ＬＰＦす()３２とからなっている。
【００７７】
上記増幅器２０では、入力されたオーディオ信号は、デルタシグマ変調回路１０に入力されると同時に、入力信号振幅検出部９により、その振幅の絶対値が連続的に検出される。検出値に対して、クロックカウンタ６のカウント数が予め設定されており、カウント情報をクロックカウンタに伝達する。
【００７８】
一方、デルタシグマ変調回路１０に入力されたオーディオ信号は、積分器加算器群３により演算処理され、その結果が量子化器４に入力される。２値に量子化される場合は、積分器加算器群３による演算結果が正であるか、負であるか否かによって量子化値が決定されるが、この動作は標本化クロック(サンプリングクロック)毎に行われる。
【００７９】
量子化結果は、標本化クロック毎に次段の最小パルス幅制限部５に入力されるが、このブロックでは、量子化器４の出力が変化しても、一定の期間、すなわち、設定された最小パルス幅に相当する時間は、前標本化時の量子化値を保持した値が出力される。この保持する時間は、クロックカウンタ６により標本化クロックをカウントすることにより設定し、そのカウント数は上記の入力信号振幅検出部９により決定される。
【００８０】
最小パルス幅制限部５から出力されたパルス情報は、積分器加算器群３の入力部である加算器２に負帰還され、パルス幅が制御された状態でデルタシグマ変調動作を行う。これと同時に、該パルス情報を制御信号として、別のＤＣ電圧源、ここでは＋Ｅo、及び−ＥoをＯＮ／ＯＦＦするスイッチング回路３１を動作させることにより、パルス増幅を行う。
【００８１】
パルス増幅された信号は、オーディオ帯域より高い帯域に量子化ノイズ成分を含んでいるので、これを遮断するためのローパスフィルタ（ＬＰＦ）３２を通過させることにより、入力されたオーディオ信号に対応した増幅信号を取り出すことができる。
【００８２】
以上のような信号の流れの中で、本実施の形態のデルタシグマ変調回路１０は、入力信号振幅検出部９で検出された入力信号振幅の絶対値が一定の値より増大した場合、最小パルス幅を決定するクロックのカウント数を減少させ、最小パルス幅を短くするように動作させる。
【００８３】
具体的には、入力信号の振幅が小さい場合、最小パルス幅を広く取ることにより、振幅利用率が小さくなるが、入力信号自体が小さいので、良好に、発振等の破綻に至ることなく動作する。したがって、単位時間当たりの出力が変化する回数を軽減することができるという動作が得られる。
【００８４】
一方、入力信号の振幅が一定の値より増大した場合、最小パルス幅を短くすることにより、振幅利用率が大きくなるので、入力信号振幅が大きくても良好に動作する。振幅が大きい場合、量子化器４からは、同一量子化値（プラス側の量子化値又はマイナス側の量子化値)の出力密度が高まり、単位時間当たりの出力が変化する回数は増加しない。
【００８５】
上記の動作により、単位時間当たりの出力が変化する回数を増加させないで、振幅利用率を拡大するデルタシグマ変調が行われる。
【００８６】
この結果、従来の構成では困難であった、単位時間当たりの出力が変化する回数の軽減、すなわち、スイッチング増幅器と組み合わせた場合の単位時間当たりのスイッチング回数の軽減を図ることが可能となり、消費電力の軽減を実現すると同時に、振幅利用率の向上を両立させることが可能となる。
【００８７】
以上のように、デルタシグマ変調により、オーディオ信号から２値信号を生成する場合、本実施の形態によれば、単位時間当たりの出力が変化する回数を増加させないで、振幅利用率を拡大するデルタシグマ変調動作を実現することができる。特に、後段に電力増幅を行う増幅器２０にてスイッチング回路３１が接続される場合、単位時間当たりのスイッチング回数が減るので、スイッチングで消費される電力を低減させることが可能である。
【００８８】
また、振幅利用率が拡大するので、同じ電圧値の電源に対し、取り出せる電力が大きくなる。
【００８９】
さらに、振幅利用率が拡大した場合、同じ電力を取り出すのに低い電圧の電源で対応できるので、電圧に起因する消費電力量の軽減を図れる。また、低い電圧の電源で対応できる場合、耐圧の低いローコストの部品で増幅部が構成できるというメリットがある。
【００９０】
なお、本実施の形態の増幅器２０のように、デルタシグマ変調回路１０とパルス増幅部３０とを組み合わせる場合、図３に示すように、完結したデルタシグマ変調回路１０の後段にスイッチング回路３１を接続する方法以外に、図４に示すように、デルタシグマ変調回路１０のループの中にスイッチング回路３１を設ける方法を採用した増幅器２０によっても同様の効果が得られる。
【００９１】
このように、本実施の形態の増幅器２０は、デルタシグマ変調回路１０の後段にパルス増幅するパルス増幅部３０を備えている。
【００９２】
したがって、前記の作用効果を備えたデルタシグマ変調回路１０からの出力信号をパルス増幅部３０により増幅するので、単位時間当たりのスイッチング回数の軽減と、振幅利用率の向上とを両立させ得る増幅器２０を提供することができる。
【００９３】
また、本実施の形態の増幅器２０は、デルタシグマ変調回路１０と、最小パルス幅制限部５の後段にパルス増幅するパルス増幅部４０とを備え、パルス増幅部４０におけるスイッチング回路３１出力情報をデルタシグマ変調回路１０の入力側である加算器２に負帰還することも可能である。
【００９４】
したがって、デルタシグマ変調回路１０の出力信号を増幅した後に、その出力信号をデルタシグマ変調回路１０の入力側に戻しても、同様に、入力信号に追随する出力信号を得ることができる。
【００９５】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９６】
本発明は、オーディオ信号を比較的小さなビット数でデジタル符号化するデルタシグマ変調回路、及びデルタシグマ変調回路にて生成される信号を制御信号として複数の電圧をスイッチングすることにより増幅動作を行う増幅器、ひいてはＣＤ及びＭＤ等の音響製品に適用できる。
【図面の簡単な説明】
【００９７】
【図１】本発明におけるデルタシグマ変調回路の実施の一形態を示すブロック図である。
【図２】上記デルタシグマ変調回路における積分器加算器群の構成を示すブロック図である。
【図３】上記デルタシグマ変調回路を備えた増幅器の構成を示すブロック図である。
【図４】上記デルタシグマ変調回路を備えた他の増幅器の構成を示すブロック図である。
【図５】従来のデルタシグマ変調回路の構成を示すブロック図である。
【符号の説明】
【００９８】
１    入力端子（入力部）
２    加算器
３    積分器加算器群
４    量子化器
５    最小パルス幅制限部（パルス幅制御手段）
６    クロックカウンタ（パルス幅変更手段）
７    出力端子
８    標本化クロック
９    入力信号振幅検出部（入力信号振幅検出手段）
２０    増幅器
３０    パルス増幅部（パルス増幅手段）
３１    スイッチング回路
３２    ローパスフィルタ（ＬＰＦ)
４０    増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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