(57)【要約】【課題】グローバルデータバスのライン配置を維持しながら、グローバルデータバス接続回路のレイアウト面積を最小化できるマルチポートメモリ素子を提供すること。【解決手段】それぞれの複数のラインを備える第１及び第２グローバルデータバスを選択的に接続するための複数の単位グローバルデータバス接続回路を備えるマルチポートメモリ素子において、前記複数の単位グローバルデータバス接続回路をＭ×Ｎ(Ｍ、Ｎはそれぞれ２以上の整数)マトリックス形態で配置し、それぞれの単位グローバルデータバス接続回路が、それに対応する前記第１及び第２グローバルデータバスのライン軸、及びそれに隣接した前記第１及び第２グローバルデータバスのライン軸に重なるようにすること。【選択図】図９
2005322370.tif 000002
【特許請求の範囲】
【請求項１】
それぞれの複数のラインを備える第１及び第２グローバルデータバスを選択的に接続するための複数の単位グローバルデータバス接続回路を備えるマルチポートメモリ素子において、
前記複数の単位グローバルデータバス接続回路をＭ×Ｎ(Ｍ、Ｎはそれぞれ２以上の整数)マトリックス形態で配置し、それぞれの単位グローバルデータバス接続回路が、それに対応する前記第１及び第２グローバルデータバスのライン軸、及びそれに隣接した前記第１及び第２グローバルデータバスのライン軸に重なるようにすることを特徴とするマルチポートメモリ素子。
【請求項２】
コラムの数(Ｎ)は、
単位グローバルデータバス接続回路のコラム方向の長さ内に含まれる前記第１及び第２グローバルデータバスのライン数に該当することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項３】
コラムの数(Ｎ)は、
２ｊ(ｊは自然数)個であることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項４】
それぞれの複数のラインを備える第１及び第２グローバルデータバスを、選択的に接続するための複数の単位グローバルデータバス接続回路を備えるマルチポートメモリ素子において、
前記複数の単位グローバルデータバス接続回路をＭ×Ｎ(Ｍ、Ｎはそれぞれ２以上の整数)マトリックス形態で配置し、それぞれの単位グローバルデータバス接続回路が、それに対応する前記第１及び第２グローバルデータバスのライン軸、及びそれに隣接した前記第１及び第２グローバルデータバスのライン軸に重なるようにして、
グローバルデータバス接続回路の制御信号を用いて、Ｎ個のコラム軸のそれぞれに配置された複数の単位グローバルデータバス接続回路を駆動するための第１ないし第Ｎ駆動手段を備えることを特徴とするマルチポートメモリ素子。
【請求項５】
コラムの数(Ｎ)は、
単位グローバルデータバス接続回路のコラム方向の長さ内に含まれる前記第１及び第２グローバルデータバスのライン数に該当することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項６】
コラムの数(Ｎ)は、
２ｊ(ｊは自然数)個であることを特徴とする請求項４に記載のマルチポートメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ設計技術に関し、特にマルチポートメモリ素子に関し、さらに詳細にはマルチポートメモリ素子のグローバルデータバス接続回路の配置に関する。
【背景技術】
【０００２】
ＲＡＭをはじめとする大部分のメモリ素子は、一つのポート(すなわち一つのポートに複数の入/出力ピンセットが存在する)を備える。すなわち、チップセットとのデータ交換のための一つのポートだけを備えている。しかし、最近では、チップセットとメモリとの機能区分が曖昧になっていて、チップセットとメモリとの統合が考慮されている。このような傾向に照らして、周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチポートメモリ素子が必要とされている。しかし、このようなマルチポートメモリ素子を実現するためには、複数のポートのうちどのポートでも全てのメモリセルにアクセスできなければならない。
【０００３】
しかし、このようにマルチポートアクセスが可能となるためには、グローバルデータバスが全てのバンクと隣接していなければならないが、この場合グローバルデータバスのライン長さが延びて、グローバルデータバスのロードが増加する問題点がある。また、このようなグローバルデータバスのロード増加は、バンクの数及びグローバルデータバスのライン数(バンド幅と密接な関係がある)の増加に伴ってさらに深刻となる。
【０００４】
よって本発明の出願人は、グローバルデータバスを領域別に分離して隣接したグローバルデータを互いに接続するためのグローバルデータバス接続回路を採用したマルチポートメモリ素子の構造を提案したことがある(韓国特許出願第２００３-９２３７５号参照)。
【０００５】
図１は、韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。
【０００６】
図１を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、それぞれ複数のメモリセルとローデコーダＲＤＥＣとを備え、コード領域を４分割している各四分面に一定個数と同じ分だけロー方向(図面では左右方向)に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置され印加されたコマンド、アドレスなどを使用して、内部コマンド信号、内部アドレス信号、制御信号を生成し、メモリ素子を構成する各構成要素の動作を制御するための制御部１００と、各四分面の端に配置され、それぞれ他のターゲットデバイスと独自の通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置され、並列データ伝送を行うための第１ないし第４グローバルデータバスＧＩＯ_ＵＬ、ＧＩＯ_ＵＲ、ＧＩＯ_ＤＬ、ＧＩＯ_ＤＲと、ロー方向に隣接した２グローバルデータバスの間に配置され、２グローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと、各バンクのコラム方向(図面では上下方向)に配置され、バンク内部のデータ伝送を行うための複数のトランスファーバスＴＢと、コラム方向に隣接した２バンクの間に配置され、２バンクそれぞれのトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと該当するバンクが含まれた四分面のグローバルデータバスの間に配置され、各トランスファーバスＴＢと該当するグローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートとそのポートが含まれた四分面のグローバルデータバスの間に配置され、該当するポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＴＲとを備える。
【０００７】
以下、前記のような２５６ＭマルチポートＤＲＡＭの細部構成を説明する。
【０００８】
１６個のバンクｂａｎｋ０〜ｂａｎｋ１５のそれぞれは、１６Ｍ(８Ｋロー×２Ｋコラム)のＤＲＡＭセルとローデコーダＲＤＥＣとを備え、各バンク内部には通常のＤＲＡＭコア領域で必須なビットライン感知増幅器、イコライザーなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面(左側上)にはｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６が、２四分面(右側上)にはｂａｎｋ８、ｂａｎｋ１０、ｂａｎｋ１２、ｂａｎｋ１４が、３四分面(左側下)にはｂａｎｋ１、ｂａｎｋ３、ｂａｎｋ５、ｂａｎｋ７が、４四分面(右側下)にはｂａｎｋ９、ｂａｎｋ１１、ｂａｎｋ１３、ｂａｎｋ１５がそれぞれ配置される。一方、ローデコーダＲＤＥＣは各バンクの一方に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、一つのページ(コラム)は、４個のセグメント(各セグメントは５１２個のセルから構成される)に区分される。
【０００９】
また、制御部１００はパケット形態で転送されたコマンド、アドレスなどを使用し、内部活性化コマンド信号(ＡＣＴ)、内部非活性化コマンド信号(ＰＣＧ)、内部リードコマンド信号(ＲＤ)、内部ライトコマンド信号(ＷＤ)などの内部コマンド信号と、活性化アレイアドレス(ＡＡＡ)、非活性化アレイアドレス(ＰＡＡ)、リードアレイアドレス(ＲＡＡ)、ライトアレイアドレス(ＷＡＡ)、ローアドレス(ＲＡ)、リードセグメントアドレス(ＲＳＡ)、ライトセグメントアドレス(ＷＳＡ)などの内部アドレス信号と、トランスファーゲート制御信号(ＴＧＣ)、パイプレジスタフラグ信号(ＰＲＦＧ)、パイプレジスタデータ駆動信号(ＤＰ)、ＤＲＡＭコアテストモードフラグ信号(ＤＴＭ)などの制御信号を生成し、メモリ素子を構成する各構成要素の動作を制御するコントロールブロックである。
【００１０】
また、ポートｐｏｒｔ０〜ｐｏｒｔ７は各四分面のダイ(ｄｉｅ)端部分(該当する四分面の全てのバンクが共有する長軸辺部分)にそれぞれ二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０、ｐｏｒｔ２が、２四分面にはｐｏｒｔ４、ｐｏｒｔ６が、３四分面にはｐｏｒｔ１、ｐｏｒｔ３が、４四分面にはｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ/Ｏインターフェスを支援し、それぞれ他のターゲットデバイス(例えば、チップセット、グラフィックチップなど)と独自の通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入/出力インターフェスを支援する場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７はデータ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝達された送/受信信号をバッファリングするためのパッドバッファ(リードバッファ、ライトバッファ)と、受信されたデータを復号化するためのデコーダと、送信するデータを符号化するためのエンコーダと、受信された直列データを並列データに変換して、送信する並列データを直列データに変換するためのデータ変換器などを備える。
【００１１】
また、１四分面のバンクとポートとの間には第１グローバルデータバスＧＩＯ_ＵＬが、２四分面には第２グローバルデータバスＧＩＯ_ＵＲが、３四分面には第３グローバルデータバスＧＩＯ_Ｄが、４四分面には第４グローバルデータバスＧＩＯ_ＤＲが配置される。第１ないし第４グローバルデータバスＧＩＯ_ＵＬ、ＧＩＯ_ＵＲ、ＧＩＯ_ＤＬ、ＧＩＯ_ＤＲはそれぞれ該当する四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと接続される両方向データバス(５１２ビット)である。
【００１２】
一方、第１グローバルデータバスＧＩＯ_ＵＬと第２グローバルデータバスＧＩＯ_ＵＲは、第１グローバルデータバス接続部ＰＲ_Ｕを介して接続することができ、第３グローバルデータバスＧＩＯ_ＤＬと第４グローバルデータバスＧＩＯ_ＤＲは、第２グローバルデータバス接続部ＰＲ_Ｄを介して接続される。第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄは、グローバルデータバスのライン数(５１２個)に対応する両方向のパイプレジスタを備える。
【００１３】
また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と該当するバンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、一つのセグメントに該当するセルの数(例えば、５１２個)と同じで、差動バスで実現される。
【００１４】
また、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数と同じ分のＭＯＳトランジスタで実現できる。トランスファーバスＴＢが差動バスであるので、一つのトランスファーバス接続部ＴＧは、総５１２対のＭＯＳトランジスタで実現できる。このような理由から、トランスファーバス接続部ＴＧをトランスファーゲートと称する。
【００１５】
また、バス接続部ＴＬは５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路(ＤＲＡＭのＩ０感知増幅器に該当する)とライト用バス接続回路(ＤＲＡＭのライトドライバーに該当する)とから構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに載せられたリードデータを感知し、ラッチするためのリード感知増幅器及びラッチされたデータを該当のバンクが含まれた四分面のグローバルデータバスに駆動するためのリードドライバーとを備える。また、ライト用バス接続回路は、グローバルデータバスに載せられたライトデータを感知し、ラッチするためのライトラッチと、トランスファーバスＴＢにライトデータを駆動するためのライトドライバーとを備える。
【００１６】
また、データ伝達部ＴＲはそれに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための送信機Ｔｘと、グローバルデータバスから印加されたリードデータを受信し、該当するポートに伝達するための受信機Ｒｘとを備える。
【００１７】
この他にも図示されていないが、提案された２５６ＭマルチポートＤＲＡＭは、ダイの各隅部分に配置され、外部電圧を印加されて内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポートの間、そして３四分面及び４四分面に対応するポートの間に配置されたテストロジック、ダイの端に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。
【００１８】
また、各四分面には制御部１００からバンクに達するコマンドライン(ＡＣＴ、ＰＣＧ、ＲＤ、ＷＤ)と、制御部１００からバンクに達するアドレスライン(ＡＡＡ<０:１>、ＰＡＡ<０:１>、ＲＡＡ<０:１>、ＷＡＡ<０:１>、ＲＡ<０:１２>、ＲＳＡ<０:１>、ＷＳＡ<０:１>)とが備えられる。そして、制御部１００左右側にはそれぞれ制御部１００からトランスファーバス接続部ＴＧに達するトランスファーゲート制御ライン(ＴＧＣ<０:３>)を備える。
【００１９】
図２は、図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。
【００２０】
図２を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、従来の一般的なＤＲＡＭのように複数のメモリセルアレイ２００と、ビットライン感知増幅器アレイ２１０とを備える。一つのメモリセルアレイ２００を基準とすれば、一対のトランスファーバスＴＢ<０>、ＴＢｂ<０>は、メモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される(ボックスＡ参照)。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ他のセグメント選択信号ＳＧＳ<０:３>(従来の一般的なＤＲＡＭのコラム選択信号(Ｙｉ)に対応する信号である)に制御される。したがって、２Ｋコラムの場合、一つのローと一つのセグメントとが選択されれば、同時に５１２個のセルが選択されてそれに対応する５１２ビットのトランスファーバスＴＢ<０:５１１>とデータ交換を行う。
【００２１】
一方、１四分面の各バンクに対応するトランスファーバスＴＢは同一コラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧを介して接続することができる(５１２個のＴＧが１セットで構成され、総８セットである)。すなわち、トランスファーゲートＴＧは、同一コラム軸上に配置された２バンク(これをアレイと定義する)に対応するトランスファーバスＴＢの間に配置され、２トランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは制御部１００で生成される。
【００２２】
以下、上述のように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。
【００２３】
図３Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図であり、図３Ｂは、ノーマルライト経路を示す図である。
【００２４】
まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。
【００２５】
図３Ａを参照すれば、ポートｐｏｒｔ０を介してリード動作と関連したコマンド、アドレスなどがパケット形態で印加されれば、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号(ＡＣＴ)、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部リードコマンド信号(ＲＤ)、リードアレイアドレス(ＲＡＡ)及びリードセグメントアドレス(ＲＳＡ)を生成する。これによって、ビットライン感知増幅器ＢＬＳＡはリードセグメントアドレス(ＲＳＡ)に対応するセグメントの５１２ビットデータを感知増幅して、トランスファーバスＴＢ、ＴＢｂに駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにあるリードデータを感知し、第１グローバルデータバスＧＩＯ_ＵＬにデータを駆動する。次いで、第１グローバルデータバスＧＩＯ_ＵＬに伝達されたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＴＲの受信機Ｒｘを経て、ポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは一定単位のパケットに変換されて、直列データ形態でポートｐｏｒｔ０と接続されたターゲットデバイスに転送される。次いで、制御部１００は、内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するアレイのローを非活性化させる。この時、該当するアレイのトランスファーバス接続部ＴＧはスイッチ-オフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂの間の接続が切れるようにする。未説明の図面の符号「ＢＬ、ＢＬｂ」はビットラインの対、Ｔはセルトランジスタ、Ｃはセルキャパシタをそれぞれ示す。
【００２６】
次いで、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。
【００２７】
図３Ｂを参照すれば、ポートｐｏｒｔ０を介しライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されれば、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号(ＡＣＴ)、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部ライトコマンド信号(ＷＴ)、ライトアレイアドレス(ＷＡＡ)及びライトセグメントアドレス(ＷＳＡ)を生成する。この時、制御部１００のスケジューリングによってポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータが、ライトセグメントアドレス(ＷＳＡ)に対応するセグメント(５１２個のメモリセル)に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＴＲの送信機Ｔｘを経て、第１グローバルデータバスＧＩＯ_ＵＬにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して、再びバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレス(ＷＳＡ)に対応するビットライン感知増幅器ＢＬＳＡを介して、５１２個のメモリセルに格納される。次いで、制御部１００は内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するアレイのローを非活性化させる。
【００２８】
図４Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図であり、図４Ｂは、クロスライト経路を示す図である。
【００２９】
まず、ポートｐｏｒｔ１を介して、バンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。
【００３０】
図４Ａを参照すれば、全般的な動作は上述したノーマルリード時とほぼ類似しているが、該当するアレイのトランスファーバス接続部ＴＧがスイッチオン状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ_Ｄ、ポートｐｏｒｔ１に対応するデータ伝達部ＴＲ、ポートｐｏｒｔ１を経て、ターゲットデバイスに伝送される。
【００３１】
次いで、ポートｐｏｒｔ１を介し、バンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。
【００３２】
図４Ｂを参照すれば、全般的な動作は上述したノーマルライト時とほぼ類似しているが、また該当するアレイのトランスファーバス接続部ＴＧがスイッチオン状態になり、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＴＲ、第３グローバルデータバスＧＩＯ_Ｄ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経て、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、また後続する過程は上述したノーマルライト時と同じである。
【００３３】
一方、第１グローバルデータバスＧＩＯ_ＵＬと第２グローバルデータバスＧＩＯ_ＵＲとの間にデータ交換が必要な場合には、第１グローバルデータバス接続部ＰＲ_Ｕを介して、２グローバルデータバスを接続し、第３グローバルデータバスＧＩＯ_Ｄと第４グローバルデータバスＧＩＯ_ＤＲとの間にデータ交換が必要な場合には、第２グローバルデータバス接続部ＰＲ_Ｄを介して、２グローバルデータバスを接続すればよい。
【００３４】
上述のように提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７において全てのセグメントをアクセスでき、複数のポートを介してグローバルデータバスが重複使用されない範囲で独自のアクセスが可能なため、同時にマルチアクセスも可能である。また、新しい構造の採用を通して、コア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入/出力できる。したがって、レイアウト面積増大を最小化し、パッケージングが容易で、データバスでのデータ線路間のスキュー問題を誘発せずにバンド幅を大きく増加させることができる。
【００３５】
一方、上述したように提案されたマルチポートＤＲＡＭは、５１２ビットに達する拡幅のグローバルデータバスを備え、分離されたグローバルデータバス相互間の接続のため、第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄを備えている。また、第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄは、それぞれグローバルデータバスのライン数(５１２個)に対応する両方向のパイプレジスタを備える。
【００３６】
図５は、図１の第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄを構成する単位両方向のパイプレジスタの構成図である。
【００３７】
図５を参照すれば、両方向のパイプレジスタは、左側データキャプチャーパルスＬＣＰに応答して、左側グローバルデータバスＧＩＯ_Ｌに載せられた信号をラッチするためのフリップフロップ５００と、右側データ駆動パルスＲＤＰに応答して、フリップフロップ５００の出力信号を右側グローバルデータバスＧＩＯ_Ｒに駆動するためのドライバー５２０と、右側データキャプチャーパルスＲＣＰに応答して、右側グローバルデータバスＧＩＯ_Ｒに載せられた信号をラッチするためのフリップフロップ５３０と、左側データ駆動パルスＬＤＰに応答して、フリップフロップ５３０の出力信号を左側グローバルデータバスＧＩＯ_Ｌに駆動するためのドライバー５５０とを備える。
【００３８】
ここで、左側データキャプチャーパルスＬＣＰ及び右側データキャプチャーパルスＲＣＰは、隣接したグローバルデータバスからデータを伝達される時、データをキャプチャーするための信号であり、左側データ駆動パルスＬＤＰ及び右側データ駆動パルスＲＤＰは、隣接したグローバルデータバスでデータを伝達する時活性化される信号である。
【００３９】
図６は、図５に示す両方向のパイプレジスタの詳細な回路図である。
【００４０】
図６を参照すれば、両方向のパイプレジスタを実現するために、多数のトランジスタを必要とすることが分かる。上述したように、５１２ビットのグローバルデータバスを実現する場合、このような回路が５１２個分必要である。
【００４１】
一方、このような単位両方向のパイプレジスタが隣接したグローバルデータバスのラインの間に接続されるという側面を考慮すれば、両方向のパイプレジスタはグローバルデータバスのレイアウト領域内に配置されるしかないことが容易に分かる。
【００４２】
ところが、単位両方向のパイプレジスタのレイアウトピッチが、グローバルデータバスのラインピッチより大きいため、一般的な方式では配置が不可能であったり、またレイアウト面積が非常に大きく増加する問題点が生じる。
【００４３】
図７は、従来技術に係る１列配置方式を採用したグローバルデータバスとグローバルデータバス接続回路との配置を示すレイアウト図である。
【００４４】
図７を参照すれば、１列配置方式は５１２個のパイプレジスタＰＲ<０:５１１>をグローバルデータバスと直交する方向に１列に配置する方式である。
【００４５】
この場合、グローバルデータバス全体のレイアウトをそのまま維持しようとすれば、単位パイプレジスタのピッチがグローバルデータバスのラインピッチより大きいため、グローバルデータバスのラインの根幹をなす水平方向配線Ｍ２の他に、パイプレジスタを避けて該当するバスラインに対応するパイプレジスタにルーチングするために垂直方向配線Ｍ２がさらに必要となる。この場合、下に行くほど垂直方向配線Ｍ２の長さが長くならざるを得えず、グローバルデータバス接続回路全体のレイアウト面積が大きく増加する。
【００４６】
図８は、従来技術に係る斜線配置方式を採用したグローバルデータバスとグローバルデータバス接続回路との配置を示すレイアウト図である。
【００４７】
図８を参照すれば、斜線配置方式は５１２個のパイプレジスタＰＲ<０:５１１>がそれぞれ他のコラム軸上に配置されるようにし、一つのパイプレジスタがそれに対応するライン軸だけでなく隣接したグローバルデータバスのラインと重なるように斜めに配置する方式である。
【００４８】
この場合、グローバルデータバスのライン配置はそのまま維持できるという長所があるが、グローバルデータバス接続回路が上述した１列配置配線に比べて水平方向に拡張され、グローバルデータバス接続回路全体のレイアウト面積も大きく増加する。
【００４９】
このように従来の配置方式を使用する場合、グローバルデータバスのライン長さが増加したり、グローバルデータバス接続回路のレイアウト面積が増大する問題点を避けることができなかった。また、従来の配置方式はパイプレジスタＰＲ<０:５１１>に対して一つのドライバーを使用し、パイプレジスタ制御信号ＰＲ_ｃｔｒｌを印加しているが、この場合グローバルデータバスのライン数が増加することに比例し、パイプレジスタ制御信号ＰＲ_ｃｔｒｌが駆動しなければならないロードが増加し、パイプレジスタ制御信号ＰＲ_ｃｔｒｌのスキューが増加する問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００５０】
本発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、グローバルデータバスのライン配置を維持しながら、グローバルデータバス接続回路のレイアウト面積を最小化できるマルチポートメモリ素子を提供することにある。
【００５１】
また、本発明は、グローバルデータバス接続回路の制御信号が駆動しなければならないロードを減らし、グローバルデータバス接続回路の制御信号のスキューを最小化できるマルチポートメモリ素子を提供することにある。
【課題を解決するための手段】
【００５２】
上記目的を達成するために、それぞれの複数のラインを備える第１及び第２グローバルデータバスを選択的に接続するための複数の単位グローバルデータバス接続回路を備えるマルチポートメモリ素子において、前記複数の単位グローバルデータバス接続回路をＭ×Ｎ(Ｍ、Ｎはそれぞれ２以上の整数)マトリックス形態で配置し、それぞれの単位グローバルデータバス接続回路が、それに対応する前記第１及び第２グローバルデータバスのライン軸、及びそれに隣接した前記第１及び第２グローバルデータバスのライン軸に重なるようにすることを特徴とするマルチポートメモリ素子を提供する。
また、本発明の他の側面によれば、それぞれの複数のラインを備える第１及び第２グローバルデータバスを、選択的に接続するための複数の単位グローバルデータバス接続回路を備えるマルチポートメモリ素子において、前記複数の単位グローバルデータバス接続回路をＭ×Ｎ(Ｍ、Ｎはそれぞれ２以上の整数)マトリックス形態で配置し、それぞれの単位グローバルデータバス接続回路が、それに対応する前記第１及び第２グローバルデータバスのライン軸、及びそれに隣接した前記第１及び第２グローバルデータバスのライン軸に重なるようにして、グローバルデータバス接続回路の制御信号を用いて、Ｎ個のコラム軸のそれぞれに配置された複数の単位グローバルデータバス接続回路を駆動するための第１ないし第Ｎ駆動手段を備えることを特徴とするマルチポートメモリ素子を提供する。
【００５３】
本発明では、マルチポートメモリ素子において隣接したグローバルデータバスを接続するための複数の単位グローバルデータバス接続回路を、マトリックス形態で配置する方式を導入した。この場合、グローバルデータバスのライン配置を修正せずにグローバルデータバス接続回路のレイアウト面積を最小化できる。一方、本発明ではマトリックスの各コラム軸別に制御信号を駆動する方式を使用することによって、グローバルデータバス接続回路の制御信号が駆動しなければならないロードを減らし、グローバルデータバス接続回路の制御信号のスキューを最小化できる。
【発明の効果】
【００５４】
本発明によれば、グローバルデータバス接続回路のレイアウト面積を最小化し、マルチポートメモリ素子のチップサイズを縮小し、制御信号のスキューによるマルチポートメモリ素子の誤動作を防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。
【００５６】
図９は、本発明の実施の形態に係るマルチポートメモリ素子のグローバルデータバス及びグローバルデータバス接続回路の配置を示すレイアウト図である。
【００５７】
図９を参照すれば、本実施の形態に係るマルチポートメモリ素子は、２５６ビットの左側グローバルデータバスＧＩＯ_Ｌ<０:５１１>と、２５６ビットの右側グローバルデータバスＧＩＯ_Ｒ<０:５１１>とが同一軸上に配置される。グローバルデータバスの各ラインは一定の間隔で配置される。すなわち、グローバルデータバスのラインルーチング上の修正がない。
【００５８】
一方、３個の左側グローバルデータバスラインＧＩＯ_Ｌ<０:２>と３個の右側グローバルデータバスラインＧＩＯ_Ｒ<０:２>とから構成されるロー軸に重なるように３個のパイプレジスタＰＲ<０:２>が順に配置される。
【００５９】
もちろん、パイプレジスタＰＲ<０>は、左側グローバルデータバスラインＧＩＯ_Ｌ<０>と右側グローバルデータバスラインＧＩＯ_Ｒ<０>とにだけ接続し、パイプレジスタＰＲ<１>は、左側グローバルデータバスラインＧＩＯ_Ｌ<１>と右側グローバルデータバスラインＧＩＯ_Ｒ<１>とにだけ接続し、パイプレジスタＰＲ<２>は左側グローバルデータバスラインＧＩＯ_Ｌ<２>と右側グローバルデータバスラインＧＩＯ_Ｒ<２>とにだけ接続する。
【００６０】
こういう方式で、５１２個のパイプレジスタＰＲ<０:５１１>がＭ×Ｎマトリックス形態で配置される。ここで、Ｍ、Ｎは２以上の整数であればよいが、メモリ素子のバスライン数が２K(ｋは２以上の整数)個であると決まっているため、実際にはＭ、Ｎは２ｊ(ｊは自然数)個と決定することが好ましい。
【００６１】
本実施の形態では、３個のコラムを配置する方式を示したが、コラムの数(Ｎ)はグローバルデータバスのラインピッチによって決定される。すなわち、一つのパイプレジスタのコラム方向の長さ内に含まれるグローバルデータバスラインの数がコラムの数(Ｎ)を決定するようになる。
【００６２】
そして、本実施の形態では説明の便宜のため３個のコラムを採用する場合を示したが、この場合完壁なマトリックスを実現できない。すなわち、マトリックスに埋め込まれない部分が存在することになる。もちろん、このような場合にも特に問題は発生しない。
【００６３】
一方、上述したように従来には一つのドライバーでパイプレジスタ制御信号ＰＲ_ｃｔｒｌを駆動し、全てのパイプレジスタを制御した。反面、本実施の形態では、各コラム軸ごとにドライバーを備えて、それぞれ該当するコラムに対応するパイプレジスタだけを制御するようにした。
【００６４】
こうすることによって、グローバルデータバス接続回路の制御信号が駆動しなければならないロードが、従来に比べて１/Ｎに減って、パイプレジスタ制御信号ＰＲ_ｃｔｒｌのスキューを最小化できる。
【００６５】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【００６６】
例えば、上述した実施の形態では５１２ビットのグローバルデータバスを使用する場合を例として説明したが、本発明はグローバルデータバスのライン数を変更する場合にも採用される。
【図面の簡単な説明】
【００６７】
【図１】韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。
【図２】図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。
【図３Ａ】図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図である。
【図３Ｂ】図２に示す２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示す図である。
【図４Ａ】図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図である。
【図４Ｂ】図２に示す２５６ＭマルチポートＤＲＡＭのクロスライト経路を示す図である。
【図５】図１のグローバルデータバス接続部を構成する単位両方向のパイプレジスタの構成を示す図である。
【図６】図５に示す両方向のパイプレジスタの詳細な回路図である。
【図７】従来技術に係る１列配置方式を採用したグローバルデータバスとグローバルデータバス接続回路との配置を示すレイアウト図である。
【図８】従来技術に係る斜線配置方式を採用したグローバルデータバスとグローバルデータバス接続回路との配置を示すレイアウト図である。
【図９】本発明の実施の形態に係るマルチポートメモリ素子のグローバルデータバス及びグローバルデータバス接続回路の配置を示すレイアウト図である。
【符号の説明】
【００６８】
ＧＩＯ_Ｌ<０:５１１>      左側グローバルデータバス
ＧＩＯ_Ｒ<０:５１１>      右側グローバルデータバス
ＰＲ<０:５１２>      パイプレジスタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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