(57)【要約】【課題】電子デバイスのスキャン試験用の試験パターンを効率よく連続的に生成することのでき、且つメモリ容量を縮小したパターン発生器を提供する。【解決手段】電子デバイスのスキャン試験を行うための試験パターンを生成するパターン発生器であって、スキャン試験を行うためのパターンデータを含むスキャンパターンデータブロックと、スキャンパターンデータブロックのデータを電子デバイスに供給するべき順序を示す命令を含むスキャンシーケンスデータブロックとを対応付けて格納するメインメモリと、スキャンシーケンスデータブロックにおける命令を実行することにより、対応するスキャンパターンデータブロックにおけるパターンデータを展開し、試験パターンを生成するデータ展開部とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
電子デバイスのスキャン試験を行うための試験パターンを生成するパターン発生器であって、
前記スキャン試験を行うためのパターンデータを含むスキャンパターンデータブロックと、前記スキャンパターンデータブロックのデータを前記電子デバイスに供給するべき順序を示す命令を含むスキャンシーケンスデータブロックとを対応付けて格納するメインメモリと、
前記スキャンシーケンスデータブロックにおける前記命令を実行することにより、対応する前記スキャンパターンデータブロックにおけるパターンデータを展開し、前記試験パターンを生成するデータ展開部と
を備えるパターン発生器。
【請求項２】
前記メインメモリは、複数の前記スキャンパターンデータブロックを連続した領域に格納し、複数の前記スキャンシーケンスデータブロックを連続した領域に格納することを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記データ展開部は、前記スキャンシーケンスデータブロックにおける命令を実行中に、対応する前記スキャンパターンデータブロックにおける所定の領域のパターンデータを繰り返して展開するべきリピート命令を検出した場合に、前記所定の領域のパターンデータを繰り返して展開することを特徴とする請求項１に記載のパターン発生器。
【請求項４】
前記データ展開部は、
順次実行するべき前記スキャンシーケンスデータブロックを格納するシーケンスキャッシュメモリと、
前記シーケンスキャッシュメモリが格納した前記スキャンシーケンスデータブロックに対応する前記スキャンパターンデータブロックを格納するパターンキャッシュメモリと
を有し、
前記パターン発生器は、生成するべき試験パターンに応じた前記スキャンシーケンスデータブロック及び前記スキャンパターンデータブロックとを前記メインメモリから順次読み出し、前記シーケンスキャッシュメモリ及び前記パターンキャッシュメモリに格納するメモリ制御部を更に備えることを特徴とする請求項１に記載のパターン発生器。
【請求項５】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを成形する波形整形器と、
前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記パターン発生器は、
電子デバイスのスキャン試験を行うための試験パターンを生成し、
前記スキャン試験を行うためのパターンデータを含むスキャンパターンデータブロックと、前記スキャンパターンデータブロックのデータを前記電子デバイスに供給するべき順序を示す命令を含むスキャンシーケンスデータブロックとを対応付けて格納するメインメモリと、
前記スキャンパターンデータブロックにおける前記命令を実行することにより、対応する前記スキャンパターンデータブロックにおけるパターンデータを展開し、前記試験パターンを生成するデータ展開部と
を有することを特徴とする試験装置。
【請求項６】
前記試験装置は、前記電子デバイスのファンクション試験及びスキャン試験を行い、
前記パターン発生器は、ファンクション試験用の前記試験パターンを生成している場合に、スキャン試験用の前記試験パターンを生成するべき命令を検出した場合、前記スキャン試験用の試験パターンを生成することを特徴とする請求項５に記載の試験装置。
【請求項７】
前記電子デバイスは、前記ファンクション試験を行うための通常ピンと、前記スキャン試験を行うためのスキャンピンとを備え、
前記パターン発生器は、前記通常ピン及び前記スキャンピンに前記試験パターンを供給し、前記スキャン試験用の試験パターンを生成するべき命令を検出した場合に、前記スキャン試験用の試験パターンの生成が終了するまで、略同一のパターンを前記通常ピンに供給することを特徴とする請求項６に記載の試験装置。
【請求項８】
前記パターン発生器は、前記スキャン試験用の試験パターンを生成するべき命令を検出した場合に、前記スキャン試験用の試験パターンの生成が終了するまで、直前に生成した前記ファンクション試験用の試験パターンにおける最後のパターンを、前記通常ピンに供給することを特徴とする請求項７に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン発生器、及び試験装置に関する。特に、本発明は、電子デバイスを試験するためのパターン発生器、及び試験装置に関する。
【背景技術】
【０００２】
従来、電子デバイスのファンクション試験及びスキャン試験を行う試験装置において、試験パターンを生成するパターン発生器が用いられている。パターン発生器は、試験パターンを生成するためのデータを格納するメモリを有する。ファンクション試験を行う場合、パターン発生器は、ファンクション試験用の試験パターンを生成するためのパターンデータ及びシーケンスデータをメモリから読み出し、試験パターンを生成している。また、スキャン試験を行う場合、パターン発生器は、スキャン試験用のパターンデータをメモリから読み出し、試験パターンとして出力している。
【０００３】
現在、関連する特許文献等は認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来のパターン発生器においては、スキャン試験用の試験パターンとほぼ同一のデータをパターンデータとしてメモリに格納する必要があり、大容量のメモリが必要であった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスのスキャン試験を行うための試験パターンを生成するパターン発生器であって、スキャン試験を行うためのパターンデータを含むスキャンパターンデータブロックと、スキャンパターンデータブロックのデータを電子デバイスに供給するべき順序を示す命令を含むスキャンシーケンスデータブロックとを対応付けて格納するメインメモリと、スキャンシーケンスデータブロックにおける命令を実行することにより、対応するスキャンパターンデータブロックにおけるパターンデータを展開し、試験パターンを生成するデータ展開部とを備えるパターン発生器を提供する。
【０００６】
メインメモリは、複数のスキャンパターンデータブロックを連続した領域に格納し、複数のスキャンシーケンスデータブロックを連続した領域に格納してよい。またデータ展開部は、スキャンシーケンスデータブロックにおける命令を実行中に、対応するスキャンパターンデータブロックにおける所定の領域のパターンデータを繰り返して展開するべきリピート命令を検出した場合に、所定の領域のパターンデータを繰り返して展開してよい。
【０００７】
データ展開部は、順次実行するべきスキャンシーケンスデータブロックを格納するシーケンスキャッシュメモリと、シーケンスキャッシュメモリが格納したスキャンシーケンスデータブロックに対応するスキャンパターンデータブロックを格納するパターンキャッシュメモリとを有し、パターン発生器は、生成するべき試験パターンに応じたスキャンシーケンスデータブロック及びスキャンパターンデータブロックとをメインメモリから順次読み出し、シーケンスキャッシュメモリ及びパターンキャッシュメモリに格納するメモリ制御部を更に備えてよい。
【０００８】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形する波形整形器と、試験パターンに基づいて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、パターン発生器は、電子デバイスのスキャン試験を行うための試験パターンを生成し、スキャン試験を行うためのパターンデータを含むスキャンパターンデータブロックと、スキャンパターンデータブロックのデータを電子デバイスに供給するべき順序を示す命令を含むスキャンシーケンスデータブロックとを対応付けて格納するメインメモリと、スキャンパターンデータブロックにおける命令を実行することにより、対応するスキャンパターンデータブロックにおけるパターンデータを展開し、試験パターンを生成するデータ展開部とを有することを特徴とする試験装置を提供する。
【０００９】
試験装置は、電子デバイスのファンクション試験及びスキャン試験を行い、パターン発生器は、ファンクション試験用の試験パターンを生成している場合に、スキャン試験用の試験パターンを生成するべき命令を検出した場合、スキャン試験用の試験パターンを生成してよい。
【００１０】
電子デバイスは、ファンクション試験を行うための通常ピンと、スキャン試験を行うためのスキャンピンとを備え、パターン発生器は、通常ピン及びスキャンピンに試験パターンを供給し、スキャン試験用の試験パターンを生成するべき命令を検出した場合に、スキャン試験用の試験パターンの生成が終了するまで、略同一のパターンを通常ピンに供給してよい。
【００１１】
パターン発生器は、スキャン試験用の試験パターンを生成するべき命令を検出した場合に、スキャン試験用の試験パターンの生成が終了するまで、直前に生成したファンクション試験用の試験パターンにおける最後のパターンを、通常ピンに供給してよい。
【００１２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１３】
本発明によれば、試験パターンを効率よく生成することができる。また、電子デバイスを効率よく試験することができる。また、使用するメモリの容量を縮小することができる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【実施例１】
【００１５】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。ここで、電子デバイス２００は、与えられた電気信号に応じて動作するデバイスを指す。例えば半導体素子を有するＩＣチップ、ＬＳＩ等の半導体回路を含む。
【００１６】
パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。
【００１７】
波形整形器４０は、試験パターンを受け取って整形し、所望のタイミングで信号入出力部３０に供給する。信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。
【００１８】
判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。
【００１９】
図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、データ展開部１７０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。データ展開部１７０は、パターン生成部８０及びシーケンサ９０を有する。
【００２０】
メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割した複数のシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。
【００２１】
バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン生成部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ６０から読み出すべきかを、メモリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。
【００２２】
パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。
【００２３】
また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。
【００２４】
キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。
【００２５】
また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。
【００２６】
また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。
【００２７】
図３は、データ展開部１７０の構成の一例を示す。パターン生成部８０は、パターンキャッシュメモリ８２とパターン制御部８４とを有する。シーケンサ９０は、シーケンスキャッシュメモリ９２とシーケンス制御部９４とを有する。パターンキャッシュメモリ８２は、パターンデータブロックを格納し、シーケンスキャッシュメモリ９２は、シーケンスデータブロックを格納する。パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２は、複数のデータブロックを格納できるアドレス空間を有することが好ましい。
【００２８】
パターン制御部８４は、パターンキャッシュメモリ８２が格納したパターンデータブロックに基づいて、試験パターンを生成する。例えば、シーケンス制御部９４から、パターンキャッシュメモリ８２におけるアドレスを順次受け取り、受け取ったアドレスのパターンデータを順次出力し、試験パターンを生成する。
【００２９】
シーケンス制御部９４は、シーケンスキャッシュメモリ９２が格納したシーケンスデータブロックを順次取り出し、実行する。例えば、シーケンスデータブロックは、ジャンプ命令、リピート命令、リターン命令等を含む命令群であって、シーケンス制御部９４は、シーケンスデータブロックにおける命令に基づいて、パターン制御部８４にパターンキャッシュメモリ８２におけるアドレスを順次指示する。
【００３０】
また、シーケンス制御部９４は、シーケンスデータブロックの実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合、当該先読命令をメモリ制御部７０に通知する。メモリ制御部７０は、通知された先読命令に基づいて、メインメモリ６０からシーケンスデータブロック及び対応するパターンデータブロックを読み出して、パターンキャッシュメモリ８２及びシーケンスキャッシュメモリ９２に格納する。
【００３１】
図４は、メインメモリ６０のデータ構成の一例を示す。本例において、試験装置１００は、電子デバイス２００のファンクション試験及びスキャン試験を行う。ここで、ファンクション試験とは、電子デバイス２００のロジック部を試験するための試験を指し、スキャン試験とは、例えばＩＥＥＥ１１４９．１により試験仕様が定まる試験を含み、電子デバイスのスキャンパスを用いる試験を指す。
【００３２】
メインメモリ６０は、複数のシーケンスデータブロック、複数のスキャンシーケンスデータブロック、複数のパターンデータブロック、及び複数のスキャンパターンデータブロックを格納する。シーケンスデータブロック及びパターンデータブロックは、ファンクション試験を行うためのデータブロックであり、スキャンシーケンスデータブロック及びスキャンパターンデータブロックは、スキャン試験を行うためのデータブロックである。
【００３３】
メインメモリ６０は、パターンデータブロックをシーケンスデータブロックのいずれかと対応付けて格納してよい。また、スキャンパターンデータブロックをスキャンシーケンスデータブロックのいずれかと対応付けて格納してよい。スキャンパターンデータブロックは、スキャン試験を行うためのパターンデータを含み、スキャンシーケンスデータブロックは、スキャンパターンデータブロックのデータを電子デバイス２００に供給するべき順序を示す命令を含む。
【００３４】
スキャン試験を行う場合、パターンキャッシュメモリ８２は、スキャンパターンデータブロックを格納し、シーケンスキャッシュメモリ９２は、スキャンシーケンスデータブロックを格納する。シーケンス制御部９４は、シーケンスキャッシュメモリ９２が格納したスキャンシーケンスデータブロックにおける命令を順次実行し、パターンキャッシュメモリ８２におけるアドレスを、パターン制御部８４に順次通知する。
【００３５】
パターン制御部８４は、通知されたアドレスに基づいて、パターンキャッシュメモリ８２が格納したスキャンパターンデータブロックにおけるパターンデータを展開し、スキャン試験用の試験パターンを生成する。スキャンシーケンスデータブロックは、例えば所定のアドレス範囲のパターンデータを繰り返して出力するべきリピート命令を含む。当該リピート命令により、パターン制御部８４は、所定のアドレス範囲のパターンデータを繰り返して出力する。このため、メインメモリ６０は、スキャン試験用の試験パターンにおいて、繰り返して使用されるデータパターンを、重複して格納する必要がない。つまり、メインメモリ６０は、試験パターンとして出力されるデータ量と比較し、圧縮された状態のスキャンパターンデータブロックを格納することができる。そして、パターン制御部８４は、圧縮されたスキャンパターンデータブロックを、対応するスキャンシーケンスデータブロックに基づいて展開することができる。
【００３６】
また、メインメモリ６０は、複数のスキャンパターンデータブロックを連続した領域に格納し、複数のスキャンシーケンスデータブロックを連続した領域に格納する。パターン制御部８４は、先読命令によって他のシーケンスデータブロックを先読みし、ジャンプ命令に対応して他のシーケンスデータブロックの実行を開始することができるため、メインメモリ６０において実行順にデータブロックを格納せずとも、連続的に試験パターンを生成することができる。
【００３７】
本例におけるパターン発生器５０によれば、スキャン試験用のシーケンスデータを有するため、スキャンパターンデータブロックを圧縮して格納することができるため、メモリ容量を低減することができる。
【実施例２】
【００３８】
図５は、試験装置１００の構成の他の例を示す。電子デバイス２００は、ファンクション試験用の通常ピンと、スキャン試験用のスキャンピンを有する。また、スキャンピンは、ファンクション試験にも用いられてもよい。本例において、試験装置１００は、電子デバイス２００のピンに対応する複数のパターン発生器５０を有する。
【００３９】
スキャンピンに対応するパターン発生器５０は、ファンクション試験用の試験パターンを生成している場合に、スキャン試験用の試験パターンを生成するべき命令を検出した場合、スキャン試験用の試験パターンを生成する。例えば、シーケンスデータブロックを実行中に、スキャンシーケンスデータブロックにジャンプするべきジャンプ命令を検出した場合、スキャンシーケンスデータブロックに基づいて、スキャン試験用の試験パターンを生成する。
【００４０】
また、通常ピンに対応するパターン発生器５０は、試験装置１００がスキャン試験に移行した場合、略同一のデータを通常ピンに供給する。例えば、ファンクション試験において最後に出力したデータを、スキャン試験の間、通常ピンに供給してよい。
【００４１】
図６は、各ピンに対応するパターン発生器５０が生成する試験パターンの一例を示す。本例において、ピン１がスキャンピンであり、ピン２〜ピン４が通常ピンである。
【００４２】
図５において説明したように、スキャン試験に移行した場合、ピン１に対応するパターン発生器５０は、スキャン試験用のスキャン試験パターンを生成する。また、他のピンに対応するパターン発生器５０は、スキャン試験が終わるまで、略同一のパターンを通常ピンに供給する。例えば、パターン発生器は、スキャン試験が終わるまで、ファンクション試験パターンの最後に出力したデータを保持し、通常ピンに供給する。
【００４３】
以上説明したように、本実施形態に係る試験装置１００によれば、スキャン試験において、シーケンスデータを用いることにより、圧縮されたパターンデータを使用することができる。このため、使用するメモリの容量を低減することができる。また、試験パターンを連続的に生成することができる。
【００４４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。（実施例１）
【図２】パターン発生器５０の構成の一例を示す図である。
【図３】データ展開部１７０の構成の一例を示す図である。
【図４】メインメモリ６０のデータ構成の一例を示す図である。
【図５】試験装置１００の構成の他の例を示す図である。（実施例２）
【図６】各ピンに対応するパターン発生器５０が出力する試験パターンの一例を示す図である。
【符号の説明】
【００４６】
１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形整形器、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、８０・・・パターン生成部、８２・・・パターンキャッシュメモリ、８４・・・パターン制御部、９０・・・シーケンサ、９２・・・シーケンスキャッシュメモリ、９４・・・シーケンス制御部、１００・・・試験装置、１１０・・・バス制御部、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、１７０・・・データ展開部、２００・・・電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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