(57)【要約】【課題】マルチゲート型の画素トランジスターのリーク電流を低減する。【解決手段】  マルチゲート・トランジスターにおいてデータ線に近い側のトランジスター段のゲート・ドレイン間容量（Ｃｇｄ）を多く、画素電極に近い側を少なくする。これによりフィードスルーを使って画素トランジスターにかかるゲート逆バイアスを緩和できる。また、トランジスターのリーク量と画像リフレッシュレートから適切なＣｇｄを規定する。さらに適切なＣｇｄを与えるための構造を提案する。さらにトランジスター段間の導電部に充電用の素子を配置する。【選択図】    図５
2005091646.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の走査線と複数のデータ線と複数の画素電極と複数の画素スイッチング素子を配置してなるアクティブマトリクス基板であり、
前記複数の画素スイッチング素子はそれぞれ第１から第ｎ（ｎ≧２）のトランジスターを直列接続したｎ段のマルチゲート・トランジスターであり、前記第１から第ｎのトランジスターのゲート電極は同一の前記走査線の一つにそれぞれ接続されてなり、
前記マルチゲート・トランジスターを構成する第ｍ（１≦ｍ≦ｎ−１）のトランジスターのソース・ドレイン電極の一方は第ｍのトランジスター間導電部を介して第ｍ＋１のトランジスターのソース・ドレイン電極の一方に接続されてなり、
前記マルチゲート・トランジスターを構成する第１のトランジスターのソース・ドレイン電極の一方は前記複数のデータ線の一つと接続されてなり、第ｎのトランジスターのソース・ドレイン電極の一方は前記複数の画素電極の一つと接続されてなり、
前記第ｍ（１≦ｍ≦ｎ−１）のトランジスター間導電部と前記ゲート電極間の電気容量をＣｇｄｍとし、前記画素電極と第ｎのトランジスターのゲート電極との電気容量をＣｇｄｐｉｘと表記した時に、少なくともＣｇｄ１〜ｎ-1のうちの一つは、Ｃｇｄｐｉｘの２倍より大きいことを特徴としたアクティブマトリクス基板。
【請求項２】
前記ｎは３以上であり、かつ前記Ｃｇｄ１は前記Ｃｇｄｐｉｘの２倍より大きく、かつＣｇｄｎ−１より大きい事を特徴とした請求項１記載のアクティブマトリクス基板。
【請求項３】
前記走査線に接続される前記複数の画素スイッチング素子を相対的にハイ・インピーダンスにする際に前記走査線に印加される非選択電位と前記複数のデータ線に印加される映像信号との最大電位差をＶｍａｘとし、前記第１のトランジスターから第ｎのトランジスターの各ドレイン電極と各ソース電極間に前記Ｖｍａｘの電位を印加して各ゲート電極に印加する電位（＝Ｖｇ）をパラメーターとした時のドレイン電極とソース電極間に流れる電流値をそれぞれＩ１（Ｖｇ）〜Ｉｎ（Ｖｇ）とし、ゲート電極に印加する電位（Ｖｇ）をスイープさせた時に前記Ｉ１（Ｖｇ）〜Ｉｎ（Ｖｇ）の示す最小値をＩｍｉｎ１〜Ｉｍｉｎｎとし、一つの走査線を選択する間隔（リフレッシュ期間）をＴＲとした時、  前記Ｃｇｄｍ（１≦ｍ≦ｎ−１）の少なくとも一つは（Ｉｍｉｎｍ＋Ｉｍｉｎｍ＋１）×ＴＲより大きいことを特徴とした請求項１から２に記載のアクティブマトリクス基板。
【請求項４】
前記第１のトランジスター間導電部の少なくとも一部は前記走査線と接続された電極と絶縁膜を介して重なっておりコンデンサーを形成してなる請求項１から３に記載のアクティブマトリクス基板。
【請求項５】
前記第ｎのトランジスターの画素電極と接続されたソース・ドレイン側はゲート電極と重ならないオフセット長Ｌの真性半導体を有するオフセット構造であり、前記第１から第ｎ−１のトランジスターの前記第１から第ｎ−１のトランジスター間導電部と接続されたソース・ドレイン側のうち少なくとも一つはオフセット構造を有さないか、Ｌより短いオフセット長のオフセット構造を有する事を特徴とした請求項１から４に記載のアクティブマトリクス基板。
【請求項６】
前記第ｎのトランジスターの画素電極と接続されたソース・ドレイン側はゲート電極と重ならないＬＤＤ長Ｌの低注入高抵抗領域を有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であり、前記第１から第ｎ−１のトランジスターの前記第１から第ｎ−１のトランジスター間導電部と接続されたソース・ドレイン側のうち少なくとも一つはＬＤＤ構造を有さないか、Ｌより短いＬＤＤ長のＬＤＤ構造を有する事を特徴とした請求項１から４に記載のアクティブマトリクス基板。
【請求項７】
前記第１から第ｎ−１のトランジスターのうち少なくとも一つは、前記第１から第ｎ−１のトランジスター間導電部の一つと接続されたソース・ドレイン側にゲート電極と低濃度又は高濃度注入層が重なったＧＯＬＤＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造又はＧＯＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）構造を有してなるが、前記第ｎのトランジスターの画素電極と接続されたソース・ドレイン側はＧＯＬＤＤ構造あるいはＧＯＤ構造をとらない請求項１から６に記載のアクティブマトリクス基板。
【請求項８】
前記第１のトランジスターのチャネル幅は前記第２から第ｎのトランジスターのチャネル幅より大きい事を特徴とした請求項１から７に記載のアクティブマトリクス基板。
【請求項９】
前記第ｎのトランジスターのチャネル幅は前記第１から第ｎ−１のトランジスターのチャネル幅より小さい事を特徴とした請求項１から８に記載のアクティブマトリクス基板。
【請求項１０】
前記第１から第ｎのトランジスターはｎチャネル型トランジスターであり、前記第１から第ｎのトランジスターが相対的にハイ・インピーダンスである画素電極電位保持期間中に前記第１のトランジスター間導電部は前記第１のトランジスターが接続される前記データ線および前記第ｎのトランジスターが接続される前記画素電極のいずれよりも低い電位が印加される事を特徴とした請求項１から９に記載のアクティブマトリクス基板。
【請求項１１】
前記第１のトランジスター導電部にはｐチャネル型薄膜トランジスターよりなる充電用トランジスターのドレイン電極が接続され、前記充電用トランジスターのソース電極とゲート電極はそれぞれ前記第１のトランジスターのゲート電極が接続されているのと同一の前記複数の走査線の一つに接続される事を特徴とした請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記第１から第ｎのトランジスターはｐチャネル型トランジスターであり、前記第１から第ｎのトランジスターが相対的にハイ・インピーダンスである画素電極電位保持期間中に前記第１のトランジスター間導電部は前記第１のトランジスターが接続される前記データ線および前記第ｎのトランジスターが接続される前記画素電極のいずれよりも高い電位が印加される事を特徴とした請求項１から９に記載のアクティブマトリクス基板。
【請求項１３】
前記第１のトランジスター導電部にはｎチャネル型薄膜トランジスターよりなる充電用トランジスターのドレイン電極が接続され、前記充電用トランジスターのソース電極とゲート電極はそれぞれ前記第１のトランジスターのゲート電極が接続されているのと同一の前記複数の走査線の一つに接続される事を特徴とした請求項１２に記載のアクティブマトリクス基板。
【請求項１４】
前記第１のトランジスター導電部と前記第１のトランジスターのゲート電極が接続されている前記走査線に充電用抵抗体の両端が接続され、前記充電用抵抗体の抵抗は前記第１のトランジスターがオンした時の抵抗よりも高く、前記第１のトランジスターがオフした時の抵抗よりも低い事を特徴とした請求項１から１３に記載のアクティブマトリクス基板。
【請求項１５】
前記第１から第ｎのトランジスターはポリシリコンを用いた薄膜トランジスターである事を特徴とした請求項１から１４に記載のアクティブマトリクス基板。
【請求項１６】
請求項１から１５に記載のアクティブマトリクス基板とそれに対向する基板によって液晶素子を保持する事でなる表示装置。
【請求項１７】
請求項１から１５に記載のアクティブマトリクス基板上にエレクトロルミネッセンス材料を配置する事でなる表示装置。
【請求項１８】
請求項１６または１７に記載の表示装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチゲート構造のトランジスターを用いたアクティブマトリクス基板、液晶表示装置、及び携帯型電子機器に関するものである。
【背景技術】
【０００２】
画素スイッチング素子として薄膜トランジスター（ＴＦＴ）素子を用いた液晶表示装置において、非書き込み期間中のＴＦＴ素子のリーク電流はフリッカーなどの表示品位低下、あるいは焼きつきなどの信頼性問題に繋がるため、その対策として様々な方法が提案されている。その中の一つが特許文献１で提案されているマルチゲート構造であり、これは薄膜トランジスターを直列に複数個接続することで一つのトランジスターにかかるソース・ドレイン電圧を分割させることでリーク電流低減をはかるというものである。以下、図１から３を用いて従来のマルチゲート構造トランジスターについて説明を行う。
【０００３】
図１はトップゲート型のマルチゲート（トリプルゲート）構造Ｎチャネルトランジスターを画素スイッチング素子に用いたアクティブマトリクス基板上の画素を拡大した模式図である。走査線（２０１）とデータ線（２０２）の各交点には画素電極（４０２）とＳｉアイランド（２２２）が配置され、それぞれ走査線（２０１）と接続された第１のゲート電極（２１１ａ）、第２のゲート電極（２１１ｂ）、第３のゲート電極（２１１ｃ）がＳｉアイランド（２２２）上に部分的に重なって配置されている。データ線（２０２）ならびに画素電極（４０２）はそれぞれコンタクトホールを通じてＳｉアイランド（２２２）と導通しており、また走査線（２０１）と平行に容量線（２０３）が配置されてＳｉアイランド（２２２）と重なる事で補助容量（Ｃｓ）を形成している。
【０００４】
図２は図１のＡ−Ａ’にそった断面図である。第１から第３のゲート電極（２１１ａ，２１１ｂ，２１１ｃ）とゲート絶縁膜（２４０）をはさんで重なる第１から第３のチャネル部（２２１ａ，２２１ｂ，２２１ｃ）はイオンが注入されていない真性半導体よりなり、トランジスターチャネルとして動作する。データ線（２０２）と接続されているデータ線接合部（２２３）、画素電極と接続される画素電極接合部（２２４）、第１のチャネル部（２２１ａ）と第２のチャネル部（２２１ｂ）の中間に配されて相互を接続する第１のトランジスター間導電部（２２２ａ）、第２のチャネル部（２２１ｂ）と第３のチャネル部（２２１ｃ）の中間に配されて相互を接続する第２のトランジスター間導電部（２２２ｂ）はそれぞれ例えばリンイオンを高濃度注入された導電部（ｎ＋層）である。
【０００５】
図３はこのアクティブマトリクス基板を用いて液晶表示装置とした場合の画素部の回路図である。第１のトランジスター（２０５ａ）、第２のトランジスター（２０５ｂ）、第３のトランジスター（２０５ｃ）が直列に接続され一端はデータ線（２０２）と接続されており、逆の端は液晶を挟んで対向基板電極とコンデンサー（Ｃｌｃ）を形成し、また平行して容量線とも補助コンデンサー（Ｃｓ）を形成している。対向基板電極と容量線はそれぞれ同じ固定電位（Ｖｃｏｍ）に接続される。一方、図１から明らかなように走査線（２０１）とデータ線（２０２）は交差部を形成しているため、ここで容量（Ｃｇｓ）を形成する。また、図２から明らかなように第１のトランジスター間導電部（２２２ａ）は第１のゲート電極（２１１ａ）ならびに第２のゲート電極（２１１ｂ）と容量（Ｃｇｄ1）を形成し、第２のトランジスター間導電部（２２２ｂ）は第２のゲート電極（２１１ｂ）ならびに第３のゲート電極（２１１ｃ）と容量（Ｃｇｄ2）を形成する。また、画素電極接続部（２２４）も第３のゲート電極（２１１ｃ）と容量（Ｃｇｄpix）を形成する。なお、画素の配置によっては走査線（２０１）と第１のトランジスター間導電部（２２２ａ）、第２のトランジスター間導電部（２２２ｂ）、画素電極接続部（２２４）間の各容量も無視できずにこれらに加算されることになる。
【０００６】
さらに、トランジスターのチャネル長（Ｌ）が十分小さい（Ｌ≦１０μｍ程度）場合、水平方向にデータ線接合部（２２３）と第１のトランジスター間導電部（２２２ａ）は容量（Ｃｓｄ1）を形成し、同様に第１のトランジスター間導電部（２２２ａ）と第２のトランジスター間導電部（２２２ｂ）は容量（Ｃｓｄ2）を、第２のトランジスター間導電部（２２２ｂ）と画素電極接合部（２２４）も容量（Ｃｓｄ3）を形成する。また、画素の構造によって第１のトランジスター間導電部（２２２ａ）ならびに第２のトランジスター間導電部（２２２ｂ）は例えば隣接画素電極、容量線、対向電極など、固定電位とみなせる電極との容量（Ｃex1、Ｃex2）を形成している。
【０００７】
なお、一般的なアクティブマトリクス基板を用いる液晶表示装置の場合、各トランジスター段を同じように構成すれば、各容量の値はＣｓ＞Ｃｌｃ＞＞Ｃｇｓ＞Ｃｇｄ1≒Ｃｇｄ2＝２・Ｃｇｄpix＞Ｃｓｄ1≒Ｃｓｄ2≒Ｃｓｄ3となるのが一般的である。ただし、Ｃｓｄ1〜3の大小関係は画素トランジスターの構造によって大きく異なる場合もあるし、場合によってはＣｇｄ1、Ｃｇｄ2よりＣｓｄ1〜3のいずれかが大きくなる場合もある。Ｃex1、Ｃex2は膜厚や画素構造によるが、おおむねＣｇｄ1〜3より小さいかせいぜい同程度である。
【０００８】
このように複数トランジスターの直列接続構成とすることで、各トランジスターのソース・ドレイン間電圧は分割され、ゲート逆バイアス（ゲート電位―ソース電位＜０）が印加された時に流れるリーク電流を低減する事ができる。従って、トランジスターの段数はなるべく多い方が分割数が多くなるため好ましい。このような対策はもゲート逆バイアスが高い時のリーク電流が大きいポリシリコン薄膜を用いたトランジスターの場合に特に効果的である。また、マルチゲート構造はトランジスターのスイッチング動作の際にドレイン端に印加される電圧も分割されるため、ホットキャリアによるトランジスター特性劣化を防ぐ点でもマルチゲート構造は有効である。
【０００９】
なお、本例ではゲート電極と真性半導体の長さが等しく、かつ高濃度注入領域と真性半導体領域が直接接するセルフアライメント構造を例示したが、特許文献２に述べられるように各々のトランジスターをＬＤＤ構造とすればさらにオフ電流は低減される。
【００１０】
また、特許文献３のようにＴＦＴ保持中のリーク電流による画素電極電圧効果を最小限度にするため、第１のトランジスター間導電部（２２２ａ）や第２のトランジスター間導電部（２２２ｂ）に固定電位電極（Ｖｃｏｍ等）と対向した別のコンデンサーを配置する構成も提案されている。
【００１１】
【特許文献１】特公平５−４４１９５号公報
【特許文献２】特許第３３４３１６０号公報
【特許文献３】特許第３１６１６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のマルチゲート構造では段数を増やすほどゲート逆バイアス時のリーク電流を低減は出来るが、段数を増やすと回路面積も増大し開口率が低下する。また、映像信号やトランジスターしきい電圧のばらつきに対してワースト・ケースを想定して保持容量を決めるために大きな保持容量が必要でこれも開口率を低下させる。
【００１３】
本発明は段数を増やすことなくリーク電流をより低減し、入力する映像信号やトランジスターのしきい値によらずリーク量がほぼ一定となる構造を提案する。
【課題を解決するための手段】
【００１４】
本発明ではｎ段のマルチゲート薄膜トランジスターを画素スイッチング素子として使用する際、各トランジスター間導電部とゲート電極間の電気容量をＣｇｄ1〜n-1（ただし番号の若い方をよりデータ線に近い側として定義する）とし、画素電極接合部とゲート電極との電気容量をＣｇｄpixとした時、少なくともＣｇｄ1〜n-1のうちの一つは、Ｃｇｄpixの２倍より大きくする構成のアクティブマトリクス基板を提案する。これにより、ゲート電極のフィードスルーを利用してトランジスター間導電部を十分低減させ、ゲート逆バイアスを低減させてリーク電流を低減させる。
【００１５】
さらに本発明ではトランジスター段数を３以上（ｎ≧３）とし、かつ最もデータ線に近いトランジスター間導電部の容量（Ｃｇｄ1）をＣｇｄpixの２倍より大きくし、さらに最も画素電極に近いトランジスター間導電部の容量（Ｃｇｄn-1）よりも大きくする事を提案する。これにより、リーク電流を低減させるとともに、画素電極のフィードスルーによる電圧降下を最小限とすることが可能となる。
【００１６】
また、本発明ではＣｇｄ1〜n-1のより具体的な値として、走査線の非選択電位とデータ線に印加される映像信号電位との最大電位差（Ｖｍａｘ）を各段のトランジスターのドレイン−ソース間電位として印加した時（Ｖｄｓ＝Ｖｍａｘ）、各ゲート電極に印加する電位（＝Ｖｇ）をパラメーターとしたドレイン−ソース電極間電流をそれぞれＩ1（Ｖｇ）〜Ｉn（Ｖｇ）とした時にそれぞれの最小値をＩｍｉｎ1〜Ｉｍｉｎnとし、表示リフレッシュ期間をＴＲとした時、  （Ｉｍｉｎm＋Ｉｍｉｎm+1）×ＴＲより大きいことを提案する。これにより、どのような映像信号がデータ線に入力されてもゲートに非選択電位が印加されている期間内にはトランジスター間導電部の電位が極小点から１Ｖ程度しか動かず、リーク電流が逆バイアスで増大する事を抑制できる。
【００１７】
さらに本発明では最もデータ線に近いトランジスター間導電部の一部が前記走査線と繋がった電極と重なる事でコンデンサーを形成している構造を提案する。これにより、Ｃｇｄ1を容易にＣｇｄpixの２倍より大きくかつＣｇｄn-1より大きくすることができる。
【００１８】
さらに本発明ではトランジスターの画素電極に繋がったソース・ドレイン部をオフセット構造あるいはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とし、トランジスター間導電部に繋がったソース・ドレイン部の少なくとも一つをオフセット構造ならびにＬＤＤ構造としないか、オフセット長・ＬＤＤ長を短くする事を提案する。これにより、Ｃｇｄ1〜n-1を容易にＣｇｄpixの２倍より大きくすることができる。
【００１９】
さらに本発明ではトランジスター間導電部に繋がったソース・ドレイン部の少なくとも一つをＧＯＬＤＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造又はＧＯＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）構造とし、画素電極に繋がったソース・ドレイン部をＧＯＬＤＤ・ＧＯＤ構造としない事を提案する。これにより、Ｃｇｄ1〜n-1を容易にＣｇｄpixの２倍より大きくすることができる。
【００２０】
さらに本発明では最も画素電極に近いトランジスター段のチャネル幅を最も小さく、最もデータ線に近いトランジスター段のチャネル幅を最も大きくする事を提案する。これにより、Ｃｇｄ1〜n-1を容易にＣｇｄpixの２倍より大きくかつＣｇｄn-1より大きくすることができる。
【００２１】
さらに本発明では画素スイッチング素子がＯＦＦしている保持期間中、最もデータ線に近いトランジスター間導電部に薄膜トランジスターがｎチャネル型である場合はデータ線、画素電極のいずれよりも低い電位を、ｐチャネル型である場合は高い電位を与える事を提案する。これにより、保持期間中にリークによってゲート逆バイアスが高くなってリーク電流が増大する事を防止する。
【００２２】
さらに本発明では前項の電位を与える手段として、画素スイッチング素子とは逆の導電型を持つトランジスターを画素ごとに配置し、そのゲートとソース電極を走査線に接続し、ドレイン電極を第１のトランジスター間導電部に接続するか、あるいは第１のトランジスターのＯＮ抵抗とＯＦＦ抵抗の中間の抵抗値を有する抵抗体を走査線と第１のトランジスター間導電部間に接続することを提案する。これにより、走査線に非選択電位が与えられている間、第１の導電部は適切な電位に保たれる。
【００２３】
さらに本発明では画素スイッチング素子のトランジスターはポリシリコン薄膜トランジスターであることを提案する。ポリシリコン薄膜トランジスターはゲート逆バイアスでのリーク電流が特に多いデバイスであり、本発明の効果はより顕著となる。
【００２４】
さらに本発明では上記のアクティブマトリクス基板を用いた液晶表示装置を提案する。これによると、保持期間中のリーク電流が最小限に抑えられているため、フリッカーなどによって液晶品位が低下することなく保持容量（Ｃｓ）を低減して開口率を向上させ、より輝度の高い表示装置を得られる。また、リフレッシュ期間をより長くとることが出来るため、消費電力の少ない液晶表示装置を得られる。
【００２５】
さらに本発明では上記のアクティブマトリクス基板を用いたエレクトロルミネッセンス表示装置を提案する。エレクトロルミネッセンス表示装置においても同様に画素ごとに設けられた複数のトランジスターによってスイッチング制御を行うが、特に低階調を表現する場合にはリーク電流を低減する必要があり、本発明の手法は同様に有効である。
【００２６】
さらに本発明では上記の液晶表示装置やエレクトロルミネッセンス表示装置を用いた電子機器を提案する。ここでいう電子機器とは例えば液晶ＴＶ、液晶モニター、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤー、カーナビゲーション、車載テレビなどである。これによると、より開口率に優れた、あるいは低消費電力の液晶表示装置を搭載できるため、従来の機器より表示品位を向上さできる、バッテリー駆動時間を長く出来るなどのメリットを有する。エレクトロルミネッセンス表示装置を用いた場合も階調表現に優れ、低消費電流であるので、同様のメリットを有する。
【発明を実施するための最良の形態】
【００２７】
[実施例１]
図４は請求項１、２、３、４および１５に記載の液晶表示装置用アクティブマトリクス基板を実現する第１の実施例における画素部を拡大した模式図である。
【００２８】
図１で示された従来例と比較すると、走査線（２０２）に接続された容量電極（２１２）が第１のゲート電極（２１１ａ）と第２のゲート電極（２１１ｂ）の間に配置されている点が異なる。
【００２９】
図５は図４のＢ−Ｂ’ にそった断面図である。容量電極（２１２）と重なった部分のＳｉアイランドは低抵抗の第１のトランジスター間導電部（２２２ａ）であり、真性半導体ではない。従って容量電極（２１２）と第１のトランジスター間導電部（２２２ａ）はトランジスターではなく容量を形成する。つまり、第１のトランジスター間導電部（２２２ａ）は第１のゲート電極（２１１ａ）との容量（Ｃ１１）と、第２のゲート電極（２１１ｂ）との容量（Ｃ１２）と、容量電極（２１２）との容量（Ｃ１３）の和を走査線（２０２）との間の容量（Ｃｇｄ1＝Ｃ１１＋Ｃ１２＋Ｃ１３）として有することになる。同様に第２のトランジスター間導電部（２２２ｂ）は第２のゲート電極（２１１ｂ）との容量（Ｃ２１）と、第３のゲート電極（２１１ｃ）との容量（Ｃ２２）との和を走査線（２０２）との間の容量（Ｃｇｄ2＝Ｃ２１＋Ｃ２２）として有することになる。一方、画素電極接続部（２２４）は第３のゲート電極（２１１ｃ）との容量（Ｃ３１）のみを走査線との間との容量（Ｃｇｄpix）として考慮すればよい（Ｃｇｄpix＝Ｃ３１）。
【００３０】
なお、厳密には各導電部はより遠い電極との間（例えば第１のトランジスター間導電部（２２２ａ）と第３のゲート電極（２１１ｃ））、あるいは走査線（２０１）との間にも容量を有するが、距離が遠いためここでは無視できるものとして取り扱っている。
【００３１】
ここで、等価回路は従来例と同じ図３のようになる。各段のトランジスターを同じ構造でソース・ドレイン対称に製造した場合、Ｃ１１≒Ｃ１２≒Ｃ２１≒Ｃ２２≒Ｃ３１であるので、Ｃ１１＋Ｃ１２≒Ｃ２１＋Ｃ２２≒２×Ｃ３１であり、明らかにＣｇｄ1＞Ｃｇｄ2≒２×Ｃｇｄpixである。ここで各段のトランジスターはｎチャネル型ポリシリコン薄膜トランジスターである場合を例にとり、図１のようにＣｇｄ1≒Ｃｇｄ2≒２×Ｃｇｄpixである従来例と本実施例の違いについて走査線信号が選択電位（ＯＮ）から非選択電位（ＯＦＦ）になるタイミングでのふるまいを図６のタイミングチャートを用いて説明する。図６で実線は本実施例でのチャートであり、点線は従来例でのチャートである。
【００３２】
図６のＶｇａｔｅは走査線（２０１）、各ゲート電極（２１１ａ〜ｃ）、容量電極（２１２）の電位であり、Ｖｖｉｄｅｏはデータ線（２０２）ならびにデータ線接合部（２２３）の電位、Ｖ１は第１のトランジスター間導電部（２２２ａ）の電位、Ｖ２は第２のトランジスター間導電部（２２２ｂ）の電位、Ｖｐｉｘｅｌは画素接続部（２２４）並びに画素電極（４０２）の電位である。ここでは例として走査線（２０１）に印加する電圧を１２〜０Ｖ、データ線に印加されて画素に書き込む電圧を８〜２Ｖ、対向・容量電極電位（ＶＣＯＭ）は５Ｖ前後の固定電位である液晶表示装置を仮定し、走査線を選択電位（＝１２Ｖ）にしてデータ線経由で画素電極にＶｖｉｄｅｏ＝８Ｖを書き込む期間（Ｐ１）の後に走査線を非選択電位（＝０Ｖ）にするＯＦＦ期間（Ｐ２）、一定期間の保持期間（Ｐ３）、次の画素へ書き込むためにデータ線の電位がＶｖｉｄｅｏ＝２Ｖとなる次ライン書込み期間（Ｐ４）が続くというケースを想定する。
【００３３】
書き込み期間（Ｐ１）ではＶｇａｔｅが高電位（１２Ｖ）であり、選択された画素の各段のＴＦＴはＯＮしている。Ｖｖｉｄｅｏは８Ｖであるので、書き込み期間を十分にとれば、Ｖ１，Ｖ２，Ｖｐｉｘｅｌも８Ｖへと近づいていく。
【００３４】
走査線の切り替え期間（Ｐ２）では走査線は配線遅延等で傾きをもって降下していき、最終的には０Ｖとなる。この際、トランジスターのソース電位は当初は８Ｖであるので、Ｖｇａｔｅが８ＶにＴＦＴのしきい電圧（Ｖｔｈ）を加えた電位になった時にトランジスターはＯＦＦする。ＯＦＦした以降は走査線との容量結合により、Ｖｖｉｄｅｏ，Ｖ１，Ｖ２，Ｖｐｉｘｅｌはそれぞれ電位が降下していく。Ｖｖｉｄｅｏはデータ線の総容量がＶｇｓ×走査線数分とＣｇｓより相対的に極めて大きく、電圧降下はほとんど無視できる。Ｖ１，Ｖ２，Ｖｐｉｘｅｌの電圧降下量をそれぞれΔＶ１，ΔＶ２，ΔＶｐｉｘｅｌとすると、ΔＶ１＝｛Ｃｇｄ1÷（Ｃｇｄ1＋Ｃｓｄ1＋Ｃｓｄ2＋Ｃｅｘ1）｝×（Ｖｔｈ＋８）Ｖ、ΔＶ２＝｛Ｃｇｄ2÷（Ｃｇｄ2＋Ｃｓｄ2＋Ｃｓｄ3＋Ｃｅｘ2）｝×（Ｖｔｈ＋８）Ｖ、ΔＶｐｉｘｅｌ＝｛Ｃｇｄpix÷（Ｃｇｄpix＋Ｃｓｄ3＋Ｃｓ＋Ｃｌｃ）｝×（Ｖｔｈ＋８）Ｖとなる。
【００３５】
画素精細度１５０ｐｉｘｅｌ／ｉｎｃｈ、画素トランジスターのチャネル幅（Ｗ）が４μｍ（Ｗ＝４）、チャネル長（Ｌ）が４μｍのトリプルゲート（Ｌ＝４＋４＋４）のトップゲート型薄膜トランジスターを用いた実際の液晶パネルを例にして上の各容量を計算すると、Ｃ１１＋Ｃ１２＝Ｃ２１＋Ｃ２２＝Ｃｇｄ2＝２×Ｃｇｄpix＝５ｆＦ、Ｃｓｄ1＝Ｃｓｄ2＝Ｃｓｄ3＝０．３ｆＦ、Ｃｅｘ1＝Ｃｅｘ2＝２ｆＦ、Ｃｓ＝７００ｆＦ、Ｃｌｃ＝１５０ｆＦを得る。容量電極（２１２）と第１のトランジスター間導電部（２２２ａ）の重なり面積を１６平方ミクロンとすると、Ｃ１３＝２０ｆＦを得るので、仮にＶｔｈ＝３Ｖとすると、本実施例ではΔＶ１＝１０．０Ｖ，ΔＶ２＝７．２Ｖ，ΔＶｐｉｘｅｌ＝０．０３Ｖを得る。従来の構成、すなわち容量電極（２１２）が存在しない構成ではΔＶ１＝ΔＶ２＝７．２Ｖ、ΔＶｐｉｘｅｌ＝０．０３Ｖである。
【００３６】
以上の結果から、走査線の切り替え期間（Ｐ２）が終了した時点で、第１のトランジスターと第２のトランジスター（図３の２０５ａ，ｂ）のゲート電位―ソース電位（Ｖｇｓ）は０−｛８−１０．０｝＝２Ｖ、第３のトランジスター（図３の２０５ａ，ｂ）のゲート電位―ソース電位（Ｖｇｓ）は０−｛８−７．２Ｖ｝＝−０．８Ｖとなる。
【００３７】
図７はｎチャネル型薄膜トランジスターのＶｄｓ（ドレイン・ソース間電位）を固定した時のＶｇｓ（ゲート・ソース間電位）−Ｉｄｓ（ドレイン−ソース間電流）の概略カーブ（５）を示したグラフである。縦軸は常用対数を取っているので、一目盛りが電流比１０倍に相当する。
【００３８】
図７によると、第１のトランジスターと第２のトランジスター（図３の２０５ａ，ｂ）は図６の切り替え期間（Ｐ２）とＨＯＬＤ期間（Ｐ３）の境のタイミングでは点１に示される状態にあり、第３のトランジスター（図３の２０５ｃ）は点２で示される状態にある。なお、この際の第１から第３のトランジスター（図３の２０５ａ〜ｃ）のＶｄｓ（ドレイン・ソース間電位）はそれぞれ１０Ｖ，２．８Ｖ，７．２Ｖである。すなわち、この時点では第１のトランジスターのリーク電流が最も大きくなる。データ線（２０２）、あるいは画素電極（４０２）は約８Ｖとより高い電位にあるため、ＨＯＬＤ期間（Ｐ３）にこのリーク電流によりＶ１，Ｖ２ともに電位は高くなっていき（＝ソース電位は高くなっていき）、第１から第３のトランジスター（図３の２０５ａ〜ｃ）のＶｇｓは負の方向（矢印（３，４）の方向）へと動いていく。すなわち、第１のトランジスターと第２のトランジスター（図３の２０５ａ，ｂ）のリーク電流は徐々に小さくなり、逆に第３のトランジスターのリーク電流は逆に大きくなっていく。
【００３９】
この結果、第１のトランジスターと第２のトランジスター（図３の２０５ａ，ｂ）は図７のカーブ（５）の極小点付近（６）に向かって緩和する。無論、十分長い期間をおけば極小点をすぎてさらに負の方へと向かってリーク電流は増加しはじめるが、Ｗ／Ｌと画面のリフレッシュレートを適切に選択すれば次に選択期間が来るまでに極小点を大きく超えることはない。例えば極小付近のリーク電流が１ｐＡで、リフレッシュレートが６０Ｈｚ（１７m秒）とすると、第１のトランジスター間導電部（２２２ａ）の総容量は２７．６ｆＦであるので電圧上昇は０．６Ｖと計算され、ほぼ極小点（６）付近から動かず、図６のＶ１に示すとおり、初期に変動したままＶ１’（≒０Ｖ）近辺からほとんど動かなくなる。極小点（６）付近より１Ｖ以上動かないようにするための一般的な条件について考えると、データ線に印加される映像信号電位と走査線の非選択電位との最大差をトランジスターのドレイン−ソース電極間電位（Ｖｄｓ）とした時（例えば本実施例でいうとＶｄｓ＝８−０＝８Ｖである）にゲート−ソース間電位（ｖｇｓ）を変動させて電流が最小の値をＩｍｉｎと表記し、一つの走査線を選択する間隔（表示リフレッシュ期間）をＴＲとした時、Ｉｍｉｎ×ＴＲ以上の容量をトランジスター間導電部が有すればよく、これを目安に容量を形成すればよい。
【００４０】
次に次ライン書込み期間（Ｐ４）でＶｖｉｄｅｏは電位が反転し、映像信号の最低電位である２Ｖになったとする。この場合、第１と第２のトランジスター（図３の２０５ａ，ｂ）のソース電位はＶ１’（≒０Ｖ）のままであり、第１のトランジスター（図３の２０５ａ）のＶｇｓ≒０Ｖのままで、Ｖｄｓは正のまま約８Ｖ→約２Ｖに減少するため、リーク電流は極性が同じのまま減ることになり、第２と第３のトランジスター（図３の２０５ｂ，ｃ）のリーク電流はほぼ変わらない。このため、Ｖ１は図６実線のようなごく緩やかな上昇を示し、６０Ｈｚ程度のリフレッシュ期間ではほとんど電位が変化しない。すなわち、Ｖｐｉｘｅｌは保持期間中、ごく緩やかに減少しつづけるが、その変動は少なく、データ線の信号（Ｖｖｉｄｅｏ）波形によらず一定である。
【００４１】
従来の構成、すなわち容量電極（２１２）が存在しない構成では図６の点線で示す通り、Ｖ１とＶ２はほぼ同じカーブを示す。すなわち、図７の点２で示すように各トランジスターには初めからゲート逆バイアスがかかっており、リーク電流は時間とともに増大していく。これによって、Ｖ１、Ｖ２は比較的すみやかにＶｐｉｘｅｌに近づくように上昇していき、逆にＶｐｉｘｅｌはリーク電流により若干下降する。次ライン書込み期間（Ｐ４）でＶｖｉｄｅｏの電位が反転して２Ｖになると第１トランジスターのソース電位はＶｖｉｄｅｏ（＝２Ｖ）であるからＶｇｓ＝−２Ｖで、図７の点７に示すように極小点付近（６）よりも数倍大きなリーク電流が生じ、かつ第１のトランジスター間導電部（２２２ａ）の容量（＝Ｃｇｄ1＋Ｃｓｄ1＋Ｃｓｄ2＋Ｃｅｘ1）が本実施例に比べ少ないので図７の点線に示すようにＶ１は急速に低下してＶｖｉｄｅｏ（＝２Ｖ）に近づく。この結果、第２のトランジスター、第３のトランジスターでも若干の遅延時間をもって同様の現象が生じ、Ｖｐｉｘｅｌはデータ線からのリーク電流で減少していくことになる。
【００４２】
以上のように、本実施例のアクティブマトリクス基板は従来の方式に比べ、画素電極電位のデータ線へのリーク電流による変動が少ない。しかもデータ線の信号波形によらず画素電極電位の変動幅が一定である。さらにデータ線に近い第１のトランジスター間導電部の容量を画素電極に近い第２のトランジスター間導電部の容量より大きくしているため、フィードスルーの増大分は大半がデータ線へと放出され、画素電極への影響が少ない。また、トランジスターのソース電位が常にトランジスター間導電部の電位になるため、フィードスルー量も安定する。さらに保持容量を少なくすることができるため、開口率も向上する。
【００４３】
また、トランジスターにポリシリコン薄膜を使用することで例えばアモルファスシリコン薄膜を使用する場合よりトランジスターのサイズをはるかに小さくしつつ、ポリシリコン薄膜トランジスターの弱点である逆バイアスリーク電流を最小限度に押さえている。
【００４４】
図８は請求項１６に記載の液晶表示装置を実現する第１の実施例を示した透過型液晶表示装置の斜視構成図（一部断面図）である。アクティブマトリクス基板（１０１）と、カラーフィルター基板上にＩＴＯを成膜することでコモン電極を形成した対抗基板（９０１）をシール材（９２０）により貼り合わせ、その中にネマティック相液晶材料（９１０）を封入している。図示しないが、アクティブマトリクス基板（１０１）、対抗基板（９０１）ともに液晶材料（９１０）と接触する面にはポリイミドなどからなる配向材料が塗布され、互いに直交する方向にラビング処理されている。また、アクティブマトリクス基板（１０１）上の対向導通部には導通材が配置され、対抗基板（９０１）のコモン電極と短絡されて同じ電位（ＶＣＯＭ）が与えられる。
【００４５】
アクティブマトリクス基板（１０１）上の各種信号・電源端子には実装されたＦＰＣ（９３０）を通じて回路基板（９３５）上の１ないし複数の外部ＩＣ（９４０）に接続され、必要な電気信号・電位を供給される。
【００４６】
さらに対抗基板（９０１）の外側には上偏向板（９５１）を、アクティブマトリクス基板（１０１）の外側には下偏向板（９５２）を配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏向板（９５２）下にバックライトユニット（９６０）を取り付けて完成する。バックライトユニット（９６０）は冷陰極管に導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって発光するユニットでもよい。図示しないが、さらに必要に応じ、周囲を外殻で覆っても良いし、上偏向板のさらに上に保護用のガラスやアクリル版を取り付ける、あるいは視野角改善のため光学補償フィルムを貼っても良い。
【００４７】
このような液晶表示装置に本実施例のアクティブマトリクス基板を用いると画素電極の電位変動が少なくかつ安定しているため、フリッカーや縦クロストークといった現象を従来のアクティブマトリクス基板を用いた液晶表示装置に比べて低減する事ができ、開口率が高いので同じバックライトを用いても表面輝度が高くできるため、表示品位を向上させられる。あるいは同じ輝度でもバックライトの消費電流を下げることができる。さらに、リーク電流が少ないために従来の液晶表示装置より表示リフレッシュ期間を長く取る事ができ、この場合は消費電力をさらに低減できる。これを電子機器に用いればより表示品位の高いディスプレイを搭載できる上に、バックライトの消費電流を低減できるから携帯電子機器ではバッテリーの駆動時間を長く出来る。
【００４８】
なお、本実施例では画素トランジスターがｎチャネル型トランジスターの場合について説明したが、ｐチャネル型トランジスターを使用する場合には走査線の電位変化方向が逆転し、容量結合の変動極性も同様に逆転するが、効果は同様である。また、画素トランジスターのゲート電極とチャネル部が同じ幅のセルフアライメント構造を用いて説明したが、各段トランジスターの一部又は全てを真性半導体の幅がゲート電極の幅より大きいオフセット構造としたり、あるいはチャネル部とソース・ドレイン電極の間に低濃度領域を設けるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としても良い。これらの構造をとる場合はさらにリーク電流を低減できる。
[実施例２]
【００４９】
図９は請求項１、２、４、１０、１１および１５に記載のアクティブマトリクス基板を実現する第２の実施例における画素部を拡大した模式図である。容量電極（２１２）を備えてリーク電流を低減する構成になっているのは第１の実施例に同じであるが、さらにｐチャネル型の充電用トランジスター（２０６）を備える。図１０がこの等価回路図であり、充電用トランジスター（２０６）のゲート端子とソース端子は走査線（２０２）に接続される。このような構成によると、走査線（２０２）が高電位にある時（走査線選択時）は充電用薄膜トランジスター（２０６）はＯＦＦするため、画素電極への電位書込みに影響はない。一方、走査線（２０２）が低電位にある時（走査線非選択時）には充電用トランジスターがＯＮして第１のトランジスター間導電部は走査線の非選択電位＋トランジスターしきい値に近づく。
【００５０】
これにより、第１のトランジスター間導電部は保持期間中、常に走査線電位に近くなり、Ｖ１≒０Ｖ−Ｖｔｈ（充電用トランジスターのしきい電圧）となる。従ってリフレッシュレートが長い、あるいはトランジスターのリーク電流が多いなどの場合には本実施例の構成を取ることでより確実にリーク電流を低減できる。
【００５１】
本実施例では画素トランジスターがｎチャネル型の場合について述べたが、画素トランジスターがｐチャネル型である場合は充電用トランジスター（２０６）をｎチャネル型とすればよい。
【００５２】
図１１は請求項１、２、４、１４および１５に記載のアクティブマトリクス基板を実現する第２の実施例の変形例を示した等価回路図である。充電用トランジスター（２０６）の代わりに充電用抵抗（２０７）を配している。この場合、充電用抵抗（２０７）を第１のトランジスター（２０５ａ）のオン抵抗（Ｖｇｓ＞Ｖｔｈの時のチャネル抵抗）からオフ抵抗（Ｖｇｓ＜Ｖｔｈの時のチャネル抵抗）の間（１０Ｍ〜１０ＧΩ程度が適当）に設定する事で同様の効果を得ることが出来る。
[実施例３]
【００５３】
図１２は請求項１、２、６および１５に記載のアクティブマトリクス基板を実現する第３の実施例を示す、図１のＡ−Ａ’と同一個所の断面図である。
【００５４】
本実施例では、データ線接合部（２２３）と第１のチャネル部（２２１ａ）の間に第１の低濃度注入領域（２２５ａ）を、第２のトランジスター間導通部（２２２ｂ）と第３のチャネル部（２２１ｃ）の間に第２の低濃度注入領域（２２５ｂ）を、第３のチャネル部（２２１ｃ）と画素電極接合部（２２４）の間に第３の低濃度注入領域（２２５ｃ）をそれぞれ設けている。第１から第３の低濃度注入領域（２２５ａ，ｂ，ｃ）はデータ線接合部（２２３）、画素電極接合部（２２４）、第１のトランジスター間導電部（２２２ａ）および第２のトランジスター間導電部（２２２ｂ）よりも低い量のイオンが注入されており、より高い抵抗を示す領域である。
【００５５】
低濃度注入領域を挟んだ場合のソース・ドレイン部とゲート電極との容量は挟まない場合に比べて少なくなるため、Ｃｇｄ1＞Ｃｇｄ2＞Ｃｇｄpix×２となる。従って、第１の実施例で説明したように、画素電極のリーク電流は小さくする事ができる。さらに、データ線と第１のチャネル部、画素電極と第２のチャネル部に高抵抗である低濃度領域を挟む事でドレイン端の電界集中を緩和し、リーク電流を低減するＬＤＤ構造のトランジスターとしての効果も期待できる。
【００５６】
図１３は請求項１、２、６、７および１５に記載のアクティブマトリクス基板を実現する第３の実施例の変形例を示した図１のＡ−Ａ’と同一個所の断面図である。この変形例では、データ線接合部（２２３）と第１のチャネル部（２２１ａ）の間に第１の低濃度注入領域（２２５ａ）を、第１のチャネル部（２２１ａ）と第１のトランジスター間導通部（２２２ａ）の間に第２の低濃度注入領域（２２５ｂ）を、第２のトランジスター間導通部（２２２ｂ）と第３のチャネル部（２２１ｃ）の間に第３の低濃度注入領域（２２５ｃ）を、第３のチャネル部（２２１ｃ）と画素電極接合部（２２４）の間に第４の低濃度注入領域（２２５ｄ）をそれぞれ設け、かつ第２のチャネル部（２２１ｂ）を第２のゲート電極（２１１ｂ）より幅を狭くし、第３のトランジスターよりに中心位置をオフセットさせたＧＯＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）構造をとっている。このような構成により、やはりＣｇｄ１＞Ｃｇｄ２＞Ｃｇｄｐｉｘ×２となり、同様の効果が期待できる。なお、第２のトランジスターでトランジスター間導電部の代わりに低濃度注入領域とゲート電極を重ねたＧＯＬＤＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造をとっても同様の効果が得られる。
[実施例４]
【００５７】
図１４は請求項１、２、８，９および１５に記載のアクティブマトリクス基板を実現する第４の実施例における画素部を拡大した模式図である。
【００５８】
本実施例では第１のトランジスターのチャネル幅＞第２のトランジスターのチャネル幅＞第３のトランジスターのチャネル幅という構成をとっている。
【００５９】
ゲート電極とドレイン部の間の容量はおおむねチャネル幅に比例するので、このような構成を取るとＣｇｄ1＞Ｃｇｄ2＞Ｃｇｄpix×２となり、第１から第３の実施例と同様の効果を期待できる。
【産業上の利用可能性】
【００６０】
本発明は前述の実施の形態に限定されるものではなく、トップゲート構造ではなくボトムゲート構造の薄膜トランジスターや、ポリシリコン薄膜トランジスターでなくアモルファスシリコン薄膜トランジスターを用いたアクティブマトリクス基板であっても構わない。また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。また、液晶素子のかわりにエレクトロルミネセンス素子を用いた表示装置でもよい。
【図面の簡単な説明】
【００６１】
【図１】従来のマルチゲート構造トランジスターを画素スイッチング素子に用いたアクティブマトリクス基板を説明するための画素部拡大模式図。
【図２】図１のＡ−Ａ’に沿った断面図。
【図３】従来のマルチゲート構造トランジスターをスイッチング素子に用いた画素部等価回路図。
【図４】第１の実施例を説明するための画素部拡大模式図。
【図５】図４Ｂ−Ｂ’に沿った断面図。
【図６】第１の実施例の動作を説明するためのタイミングチャート。
【図７】ｎチャネル型薄膜トランジスターのＩｄｓ−Ｖｇｓ特性の一例を示したグラフ。
【図８】第１の実施例を説明するための液晶表示装置モジュール斜視（一部透過）図。
【図９】第２の実施例を説明するための画素部拡大模式図。
【図１０】第２の実施例を説明するための画素部等価回路図。
【図１１】第２の実施例の変形例を説明するための画素部等価回路図。
【図１２】第３の実施例を説明するための図１Ａ−Ａ’に相当する個所の断面図。
【図１３】第３の実施例の変形例を説明するための図１Ａ−Ａ’に相当する個所の断面図。
【図１４】第４の実施例を説明するための画素部拡大模式図。
【符号の説明】
【００６２】
１０１：アクティブマトリクス基板
２０１：走査線
２０２：データ線
２０３：容量線
２０５ａ：第１のトランジスター
２０５ｂ：第２のトランジスター
２０５ｃ：第３のトランジスター
２０６：充電用トランジスター
２０７：充電用抵抗
２１１ａ：第１のゲート電極
２１１ｂ：第２のゲート電極
２１１ｃ：第３のゲート電極
２１２：容量電極
２２１ａ：第１のチャネル部
２２１ｂ：第２のチャネル部
２２１ｃ：第３のチャネル部
２２２ａ：第１のトランジスター間導電部
２２２ｂ：第２のトランジスター間導電部
２２３：データ線接合部
２２４：画素電極接合部
２２５ａ：第１の低濃度注入領域
２２５ｂ：第２の低濃度注入領域
２２５ｃ：第３の低濃度注入領域
２２５ｄ：第４の低濃度注入領域
４０２：画素電極
Ｖｇａｔｅ：走査線ならびにゲート電極電位
Ｖｖｉｄｅｏ：データ線電位
Ｖ１：第１のトランジスター間導電部電位
Ｖ２：第２のトランジスター間導電部電位
Ｖｐｉｘｅｌ：画素電極電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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