(57)【要約】【課題】  境界走査試験インタフェース中の内蔵データ伝送装置及び方法の提供。【解決手段】  境界走査試験インタフェース中に無作用の状態ループを定め、且つ境界走査試験インタフェースが開始状態の時、境界走査試験インタフェースの状態シフト図の入力を監視し、第１設定入力ストリングを検出する時、該無作用の状態ループに符合する入力ストリングの第１データを出力し、第２設定入力ストリングを検出する時、第２データを出力し、該第２設定入力ストリングは第１設定入力ストリングとは異なり且つ無作用の状態ループの入力ストリングに符合する。【選択図】        図３
2005242880.tif 000002
【特許請求の範囲】
【請求項１】
境界走査試験インタフェース中の内蔵データ伝送装置であり、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行し、そのうち、実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該装置は状態検出器を具え、該状態検出器は該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、その後、第２設定入力ストリングを検出する時、第２データを出力し、該第１設定入力ストリングと第２設定入力ストリングは該無作用の状態ループの異なる入力ストリングに符合することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項２】
請求項１記載の境界走査試験インタフェース中の内蔵データ伝送装置において、状態検出器の出力する第１及び第２データの組合せを保存するシフトレジスタを更に具えたことを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項３】
請求項１記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＪＴＡＧインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項４】
請求項２記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＩＥＥＥ１１４９．１インタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項５】
請求項２記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＩＥＥＥ１１４９．４のデジタルテストアクセスポートインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項６】
請求項３記載の境界走査試験インタフェース中の内蔵データ伝送装置において、状態シフト図はテストロジックリセット（Ｔｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ）状態において開始され、且つＴＭＳ入力が１の時、状態は保持され不変であり、ＴＭＳ入力が０の時、状態はランテスト／アイドル（Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ）状態にシフトし、且つＴＭＳ入力が０で、状態が保持され不変で、その後の連続する三つのＴＭＳ入力が１の時、状態はテストロジックリセット状態にシフトし、少なくとも一つの無作用の状態ループを形成することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項７】
請求項６記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１設定入力ストリングが「０１１１」とされ、第２設定入力ストリングが「１」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項８】
請求項７記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１データが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項９】
請求項６記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１設定入力ストリングが「０〔０〕１１１」とされ、第２設定入力ストリングが「１」とされ、そのうち〔０〕が少なくとも一つの０を代表することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項１０】
請求項９記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１データが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置。
【請求項１１】
境界走査試験インタフェース中の内蔵データ伝送方法であり、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行し、その実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該方法は、
（Ａ）該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、そのうち、該第１設定入力ストリングは無作用の状態ループの一つの入力ストリングに符合するものとするステップ、
（Ｂ）第２設定入力ストリングを検出する時、第２データを出力し、そのうち、該第２設定入力ストリングは第１設定入力ストリングと異なり且つ該無作用の状態ループの入力ストリングに符合するものとするステップ、
を有することを特徴とする、境界走査試験インタフェース中の内蔵データ方法。
【請求項１２】
請求項１１記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（ＤＣ）出力された第１及び第２データの組合せを保存するステップ、を更に有することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１３】
請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＪＴＡＧインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１４】
請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＩＥＥＥ１１４９．１インタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１５】
請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＩＥＥＥ１１４９．４のデジタルテストアクセスポートインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１６】
請求項１３記載の境界走査試験インタフェース中の内蔵データ伝送方法において、状態シフト図はテストロジックリセット（Ｔｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ）状態において開始され、且つＴＭＳ入力が１の時、状態は保持され不変であり、ＴＭＳ入力が０の時、状態はランテスト／アイドル（Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ）状態にシフトし、且つＴＭＳ入力が０の時、状態が保持され不変で、連続する三つのＴＭＳ入力が１の時、状態はテストロジックリセット状態にシフトし、少なくとも一つの無作用の状態ループを形成することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１７】
請求項１６記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（Ａ）のステップ中、第１設定入力ストリングが「０１１１」とされ、第１データが「１」とされ、（Ｂ）のステップ中、第２設定入力ストリングが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【請求項１８】
請求項１６記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（Ａ）のステップ中、第１設定入力ストリングが「０〔０〕１１１」とされ、第１データが「１」とされ、そのうち〔０〕が少なくとも一つの０を代表し、且つ（Ｂ）のステップ中、第２設定入力ストリングが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は境界走査試験インタフェースの技術領域に係り、特に、境界走査試験インタフェース中の内蔵データ伝送装置及び方法に関する。
【背景技術】
【０００２】
チップパッケージ及び多層プリント基板技術の複雑化に伴い、伝統的なピンベッドでの試験方式はプリント基板上のノードとの接触が難しくなり、且つ表面実装技術の成熟化により、ＩＣの多くが直接基板の表面に実装されるようになったためにＩＣ内部信号を直接測定することが困難となった。この問題を解決するため境界走査（Ｂｏｕｎｄａｒｙ  ｓｃａｎ）技術が生れた。例えば、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）の境界走査があり、その正式標準名称はＩＥＥＥ１１４９．１、及びＩＥＥＥ１１４９．４のデジタルテストアクセスポート（Ｄｉｇｉｔａｌ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）インタフェースで、ＩＣを試験できる境界走査試験インタフェースとされている。それはシリアルスキャンチェーン（Ｓｅｒｉａｌ  ｓｃａｎ  ｃｈａｉｎ）により集積回路内部モジュールの試験を行ない、図１に示されるＪＴＡＧのインタフェース構造によると、それは５本の信号ピン（ＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ、ｎＴＲＳＴ）により走査チェーンデータの操作を行なう。そのうち、ＴＤＩピンはシリアルデータを入力し、ＴＤＯピンはシリアルデータを出力し、ＴＭＳピンはモードを選択入力し、ＴＣＫピンはクロック信号を入力し、ｎＴＲＳＴピンはシステムリセットの機能を提供する。図示されるように、ＪＴＡＧ構造は試験アクセスポート（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ；ＴＡＰ）コントローラ（ＴＡＰコントローラ１１）、試験データレジスタ１２（Ｔｅｓｔ  Ｄａｔａ  ｒｅｇｉｓｔｅｒ）、命令レジスタ１３、及びデコーダ１４を具えている。
【０００３】
試験データレジスタ１２中にあって、走査チェーンレジスタ１２１（Ｓｃａｎ  ｃｈａｉｎ  ｒｅｇｉｓｔｅｒ）は走査チェーンを提供し、ＴＤＩピンが入力するシリアルデータを保存でき、識別コードレジスタ１２２は特殊なコードを保存し、それは出力のみに供され、バイパスレジスタ１２３はＴＤＩピンの入力を直接ＴＤＯピンに伝送しそれを出力させる。
【０００４】
命令レジスタ１３はＴＤＩピンが入力したシリアル命令を保存し、並びにデコーダ１４でデコードして該ＴＡＰコントローラ１１の運転を制御する。
【０００５】
該ＴＡＰコントローラ１１はＴＭＳピンの入力により状態シフトを実行し、且つ試験データレジスタ１２のデータ及びデコーダ１４のデコード結果に基づき運転する。図２はＴＡＰコントローラ１１の状態シフト図であり、それはＴＣＫの正縁時にＴＭＳの信号をサンプリングして状態をシフトし、図示されるように、開始時に、ＴＡＰコントローラ１１はＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態にあり、その後、リセト処理２１、データレジスタ処理２２、及び命令レジスタ処理２３の三つの部分の状態に進入する。そのうち、ＴＭＳ入力が１であれば、試験ロジックリセット状態は保持され不変で、ＴＭＳ入力が０である時、状態はアイドル処理２１のＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅ状態にシフトする。Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ状態の時、ＴＭＳ入力が０であれば、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ状態は保持され不変であり、ＴＭＳ入力が１である時、状態はデータレジスタ処理２２のＳｅｌｅｃｔ−ＤＲ−Ｓｃａｎ状態にシフトする。Ｓｅｌｅｃｔ−ＤＲ−Ｓｃａｎ状態の時、ＴＭＳ入力が０であれば、Ｃａｐｔｕｒｅ−ＤＲ状態に進入し、試験データレジスタ１２に対する処理を行ない、ＴＭＳ入力が１の時、状態を命令レジスタ処理２３のＳｅｌｅｃｔ−ＩＲ−Ｓｃａｎ状態にシフトする。Ｓｅｌｅｃｔ−ＩＲ−Ｓｃａｎ状態の時、ＴＭＳ入力が０であれば、Ｃａｐｔｕｒｅ−ＩＲ状態に進入し、これにより命令レジスタに対する処理を行ない、ＴＭＳ入力が１の時、状態を開始時のＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態にシフトする。
【０００６】
上述のＪＴＡＧの構造は、制御信号の伝送或いはレジスタのアクセスのいずれに対しても、いずれもＴＤＩとＴＤＯピンを通して読み書きしている。しかし、ＴＤＩ及びＴＤＯのデータ読み書きにはその循環性があり、人が容易に検出できる。このため例えば機密性のレジスタ値を保護することができない。ただし現在プロセッサの開発においては、往々にして保護ツールを開発して他人による盗用を防止する必要がある。ゆえにいかに境界走査試験インタフェース標準中で機密性のデータの伝送を保護するかという問題の解決が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は一種の境界走査試験インタフェース中の内蔵データ伝送装置及び方法を提供することを目的とし、それは標準のデータ入出力ピンを経由せずにデータの読み書きが行なえ、境界走査試験インタフェース標準中で機密性制御信号の伝送の保護を達成する装置及び方法であるものとするとしている。
【０００８】
本発明のもう一つの目的は、境界走査試験インタフェース中の内蔵データ伝送装置及び方法を提供することにあり、それは境界走査試験インタフェース標準に相容しつつ、機密性の制御信号を解析でき、完全に境界走査試験インタフェースの全ての状態とデータの経路に影響を与えない装置及び方法であるものとするとしている。
【課題を解決するための手段】
【０００９】
請求項１の発明は、境界走査試験インタフェース中の内蔵データ伝送装置であり、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行し、そのうち、実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該装置は状態検出器を具え、該状態検出器は該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、その後、第２設定入力ストリングを検出する時、第２データを出力し、該第１設定入力ストリングと第２設定入力ストリングは該無作用の状態ループの異なる入力ストリングに符合することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項２の発明は、請求項１記載の境界走査試験インタフェース中の内蔵データ伝送装置において、状態検出器の出力する第１及び第２データの組合せを保存するシフトレジスタを更に具えたことを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項３の発明は、請求項１記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＪＴＡＧインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項４の発明は、請求項２記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＩＥＥＥ１１４９．１インタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項５の発明は、請求項２記載の境界走査試験インタフェース中の内蔵データ伝送装置において、境界走査試験インタフェースはＩＥＥＥ１１４９．４のデジタルテストアクセスポートインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項６の発明は、請求項３記載の境界走査試験インタフェース中の内蔵データ伝送装置において、状態シフト図はテストロジックリセット（Ｔｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ）状態において開始され、且つＴＭＳ入力が１の時、状態は保持され不変であり、ＴＭＳ入力が０の時、状態はランテスト／アイドル（Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ）状態にシフトし、且つＴＭＳ入力が０で、状態が保持され不変で、その後の連続する三つのＴＭＳ入力が１の時、状態はテストロジックリセット状態にシフトし、少なくとも一つの無作用の状態ループを形成することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項７の発明は、請求項６記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１設定入力ストリングが「０１１１」とされ、第２設定入力ストリングが「１」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項８の発明は、請求項７記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１データが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項９の発明は、請求項６記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１設定入力ストリングが「０〔０〕１１１」とされ、第２設定入力ストリングが「１」とされ、そのうち〔０〕が少なくとも一つの０を代表することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項１０の発明は、請求項９記載の境界走査試験インタフェース中の内蔵データ伝送装置において、第１データが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送装置としている。
請求項１１の発明は、境界走査試験インタフェース中の内蔵データ伝送方法であり、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行し、その実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該方法は、
（Ａ）該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、そのうち、該第１設定入力ストリングは無作用の状態ループの一つの入力ストリングに符合するものとするステップ、
（Ｂ）第２設定入力ストリングを検出する時、第２データを出力し、そのうち、該第２設定入力ストリングは第１設定入力ストリングと異なり且つ該無作用の状態ループの入力ストリングに符合するものとするステップ、
を有することを特徴とする、境界走査試験インタフェース中の内蔵データ方法としている。
請求項１２の発明は、請求項１１記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（ＤＣ）出力された第１及び第２データの組合せを保存するステップ、を更に有することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１３の発明は、請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＪＴＡＧインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１４の発明は、請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＩＥＥＥ１１４９．１インタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１５の発明は、請求項１２記載の境界走査試験インタフェース中の内蔵データ伝送方法において、境界走査試験インタフェースはＩＥＥＥ１１４９．４のデジタルテストアクセスポートインタフェースとし、前記入力はＴＭＳ入力とすることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１６の発明は、請求項１３記載の境界走査試験インタフェース中の内蔵データ伝送方法において、状態シフト図はテストロジックリセット（Ｔｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ）状態において開始され、且つＴＭＳ入力が１の時、状態は保持され不変であり、ＴＭＳ入力が０の時、状態はランテスト／アイドル（Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ）状態にシフトし、且つＴＭＳ入力が０の時、状態が保持され不変で、連続する三つのＴＭＳ入力が１の時、状態はテストロジックリセット状態にシフトし、少なくとも一つの無作用の状態ループを形成することを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１７の発明は、請求項１６記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（Ａ）のステップ中、第１設定入力ストリングが「０１１１」とされ、第１データが「１」とされ、（Ｂ）のステップ中、第２設定入力ストリングが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
請求項１８の発明は、請求項１６記載の境界走査試験インタフェース中の内蔵データ伝送方法において、（Ａ）のステップ中、第１設定入力ストリングが「０〔０〕１１１」とされ、第１データが「１」とされ、そのうち〔０〕が少なくとも一つの０を代表し、且つ（Ｂ）のステップ中、第２設定入力ストリングが「１」とされ、第２データが「０」とされることを特徴とする、境界走査試験インタフェース中の内蔵データ伝送方法としている。
【発明の効果】
【００１０】
本発明は境界走査試験インタフェースの状態シフト図中の無作用の状態ループを使用して機密信号を伝送し、標準のデータ入出力ピンを通さなくとも信号を入力でき、境界走査試験インタフェース標準中にあって機密性制御信号の伝送を保護する目的を達成し、且つ完全に境界走査試験インタフェースの全ての状態とデータの経路に影響を与えることがなく、完全に境界走査試験インタフェース標準に相容する。
【発明を実施するための最良の形態】
【００１１】
本発明は境界走査試験インタフェース中の内蔵データ伝送装置を提供し、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行する。そのうち、実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該装置は状態検出器を具え、該状態検出器は該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、その後、第２設定入力ストリングを検出する時、第２データを出力し、該第１設定入力ストリングと第２設定入力ストリングは該無作用の状態ループの異なる入力ストリングに符合する。
【００１２】
本発明はまた境界走査試験インタフェース中の内蔵データ伝送方法を提供し、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行する。そのうち、その実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該方法は、（Ａ）該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、そのうち、該第１設定入力ストリングは無作用の状態ループの一つの入力ストリングに符合するものとするステップ、（Ｂ）第２設定入力ストリングを検出する時、第２データを出力し、そのうち、該第２設定入力ストリングは第１設定入力ストリングと異なり且つ該無作用の状態ループの入力ストリングに符合するものとするステップ、を有する。
【実施例１】
【００１３】
本発明の境界走査試験インタフェース中の内蔵データ伝送装置及び方法に関しては図３の構造図を参照されたい。それは、ＴＡＰコントローラ３１、試験データレジスタ３２、命令レジスタ３３、デコーダ３４、機密データ検出器３５を具えている。本発明の境界走査試験インタフェースはＪＴＡＧ、ＩＥＥＥ１１４９．１、ＩＥＥＥ１１４９．４或いはその他の類似のインタフェースとされ得る。本実施例では、境界走査試験インタフェースはＪＴＡＧインタフェースとされ、ゆえにＴＡＰコントローラ３１、試験データレジスタ３２、命令レジスタ３３、及びデコーダ３４はＪＴＡＧ標準により運転し、それは、シリアルデータを入力するＴＤＩ、シリアルデータを出力するＴＤＯ、モード選択入力を行なうＴＭＳ、クリック信号を入力するＴＣＫ、システムリセット用のｎＴＲＳＴの５本の信号ピンを採用して走査チェーンデータを操作し、前述の機密データ検出器３５はＴＭＳ信号に基づき機密データの読み書きを実現する。
【００１４】
さらに図２に示されるように、ＪＴＡＧ標準の定める状態シフト図から分かるように、開始状態にあって、この状態シフト図はＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態にある。ＪＴＡＧインタフェースを不動作としたい時は、ＴＭＳピンに続けて「１」を入力し（即ち一連の「１」を入力する）、それにＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態を保持させる。ＪＴＡＧインタフェースを作動させたい時は、ＴＭＳ入力を「０」に改変して状態シフトを行なう。しかし、一連の「１」中に誤って一つの「０」が発生して誤ってＪＴＡＧを作動させるのを防ぐために、ＴＭＳピンにあっての入力を「０」としてＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅ状態にシフトした後に、もしＴＭＳピン入力が続けて「１」であれば、状態をＳｅｌｅｃｔ−ＤＲ−Ｓｃａｎ状態、Ｓｅｌｅｃｔ−ＩＲ−Ｓｃａｎ状態を経由して開始のＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態にシフトし、実質上、無作用の状態ループを実行し、実際の動作の状態に進入しないようにし、これにより誤動作の発生を防止する。
【００１５】
図４は前述の無作用の状態ループを示す。この無作用の状態ループのＴＭＳ入力は、いずれもＪＴＡＧインタフェースにあって実際の動作を発生せず、これにより、本発明はこの無作用の状態ループに符合する少なくとも二つのＴＭＳ入力ストリングを定め、それぞれ二種類の異なるデータＡ及びＢの入力となす。本実施例では、Ａは二進数の０、Ｂは二進数の１とされ、且つ図示されるように、本発明によると、好ましくは、ＴＭＳ入力ストリング「０１１１」を入力データＢ（＝１）と定め、その後のＴＭＳ入力ストリング「１」を入力データＡ（＝０）と定める。このほか、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ状態において入力「０」の時、いずれもその状態を改変しないことから、これによりＴＭＳ入力ストリング「０〔０〕１１１」を入力データＢと定めることもでき、そのうち〔０〕は少なくとも一つの０を示す。
【００１６】
さらに図５に前述の機密データ検出器３５の回路図が示される。それは、状態検出器５１、シフトレジスタ５２を具えている。該状態検出器５１の運転フローは図６に示されるとおりであり、そのＴＣＫ、ＴＭＳの入力、及びＴＡＰコントローラ３１の発生するＪＴＡＧ状態より、該ＴＡＰコントローラ３１の状態が開始のＴｅｓｔ−Ｌｏｇｉｃ  Ｒｅｓｅｔ状態であると判定された時、ＴＭＳ入力の監視を開始し、ＴＭＳ入力ストリング「０１１１」を検出した時、そのデータ出力端５１１はデータＢ（＝１）を出力（ステップＳ６０１）し、その後、ＴＭＳ入力ストリング「１」を検出した時、そのデータ出力端５１１はデータＡ（＝０）を出力（ステップＳ６０２）し、このデータ出力端５１１が出力する時、その出力するデータ組合せはシフトレジスタ５２中に保存される。これにより、ＴＭＳピンに適当なストリングの組合せを入力することにより、状態検出器５１のデータ出力端５１１が入力に必要なデータの組合せを発生し、このデータの組合せはシフトレジスタ５２中に保存され、これにより内蔵信号伝送の目的を達成する。
【００１７】
以上の説明から分かるように、本発明は境界走査試験インタフェースの状態シフト図中の無作用の状態ループを使用して機密信号を伝送し、標準のデータ入出力ピンを通さなくとも信号を入力でき、境界走査試験インタフェース標準中にあって機密性制御信号の伝送を保護する目的を達成し、且つ完全に境界走査試験インタフェースの全ての状態とデータの経路に影響を与えることがなく、完全に標準の境界走査試験インタフェースに相容する。
【図面の簡単な説明】
【００１８】
【図１】周知のＪＴＡＧインタフェースの構造図である。
【図２】周知のＪＴＡＧインタフェースのＴＡＰコントローラの状態シフト図である。
【図３】本発明の境界走査試験インタフェースの構造図である。
【図４】本発明のＴＡＰコントローラの状態シフト図中の無作用の状態ループ表示図である。
【図５】本発明の境界走査試験インタフェースの機密データ検出器の電気回路図である。
【図６】本発明の状態検出器の運転フローチャートである。
【符号の説明】
【００１９】
１１、３１  ＴＡＰコントローラ
１２、３２  試験データレジスタ
１２１  走査チェーンレジスタ
１２２、３２１  識別コードレジスタ
１２３  バイパスレジスタ
１３、３３  命令レジスタ
１４、３４  デコーダ
２１  アイドル処理
２２  データレジスタ処理
２３  命令レジスタ処理
３５  機密データ検出器
５１  状態検出器
５１１  データ出力端
５２  シフトレジスタ
【図１】
2005242880.tif 000003
【図２】
2005242880.tif 000004
【図３】
2005242880.tif 000005
【図４】
2005242880.tif 000006
【図５】
2005242880.tif 000007
【図６】
2005242880.tif 000008