(57)【要約】【課題】  高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。【解決手段】  セル及びアレイは、離間した複数のトレンチを有し、各トレンチの間には平面が設けられている半導体基板内に形成される。各々のトレンチは側壁及び底壁を有する。各々のメモリセルは、電荷を蓄えるための浮遊ゲートを有する。セルは、離間したソース／ドレイン領域を有し、この領域の間にはチャネルが形成され、チャネルは２つの部分を有する。ソース／ドレイン領域の一方側はトレンチの底壁にある。浮遊ゲートは、トレンチ内でチャネルの第１の部分を覆いトレンチの側壁から離間している。ゲート電極は、基板の平面内にある第２の部分においてチャネルの導電性を制御する。ソース／ドレイン領域の他方側は基板の平面内にある。また、独立制御可能な制御ゲートはトレンチ内にあり、浮遊ゲートから絶縁され、浮遊ゲートと容量結合する。【選択図】      図２Ｒ
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【特許請求の範囲】
【請求項１】
側壁及び底壁をもつトレンチを有する実質的に平坦な表面を備える第１の導電型の実質的に単結晶の半導体材料と、
前記半導体材料の前記平面に沿った、前記第１の導電型とは異なる第２の導電型の第１の領域と、
前記半導体材料の前記トレンチの前記底壁に沿った、前記第２の導電型の第２の領域と、
前記第１の領域に隣接する前記表面に沿う第１の部分と、前記第２の領域に隣接する前記側壁に沿う第２の部分とを有し、電荷を伝導するために前記第１の領域と前記第２の領域とを接続するチャネル領域と、
前記チャネル領域上の誘電体と、
前記トレンチ内にあり、前記誘電体上にあり、前記チャネル領域の前記第２の部分から離間した浮遊ゲートと、
前記誘電体上にあり、前記チャネル領域の前記第１の部分から離間した第１のゲート電極と、
前記トレンチ内にあり、前記浮遊ゲートと容量結合される第２のゲート電極と、
を備えることを特徴とする不揮発性メモリセル。
【請求項２】
前記実質的に単結晶の半導体材料が、単結晶シリコンであることを特徴とする請求項１に記載のセル。
【請求項３】
前記浮遊ゲートが、前記第１のゲート電極と実質的に隣接した先端部を有することを特徴とする請求項１に記載のセル。
【請求項４】
前記先端部と前記第１のゲート電極との間に、前記浮遊ゲートから前記第１のゲート電極への電子のファウラーノルドハイムトンネル現象を可能にする第２の誘電体を更に備えることを特徴とする請求項３に記載のセル。
【請求項５】
前記浮遊ゲートと前記トレンチの前記底壁との間に、前記浮遊ゲートから前記第２の領域へのファウラーノルドハイムトンネル現象を可能にする第２の誘電体を更に備えることを特徴とする請求項１に記載のセル。
【請求項６】
各々が側壁及び底壁をもつ複数のトレンチを有する実質的に平坦な表面を備える第１の導電型の実質的に単結晶の半導体材料と、
前記半導体基板材料内に複数のロウ及びカラムに配列された複数の不揮発性メモリセルと、
を備える複数のロウ及びカラムに配列された不揮発性メモリセルのアレイであって、各々のセルが、
前記半導体材料の前記表面に沿った、前記第１の導電型とは異なる第２の導電型の第１の領域と、
前記半導体材料の前記トレンチの底壁に沿った、前記第２の導電型の第２の領域と、
前記第１の領域に隣接する前記表面に沿う第１の部分と、前記第２の領域に隣接する前記側壁に沿う第２の部分とを有し、電荷を伝導するために前記第１の領域と前記第２の領域とを接続するチャネル領域と、
前記チャネル領域上の誘電体と、
前記誘電体上にあり、前記チャネル領域の前記第２の部分から離間した浮遊ゲートと、
前記誘電体上にあり、前記チャネル領域の前記第１の部分から離間した第１のゲート電極と、
前記トレンチ内にあり、前記浮遊ゲートと容量結合される第２のゲート電極と、
を備え、
同じロウの前記セルが、前記第１のゲート電極を共用し、
同じカラムの前記セルが、前記第１の領域、前記第２の領域、及び前記第２のゲート電極を共用し、
隣接するカラムの前記セルが、一方側で前記第１の領域を共用し、他方側で前記第２のゲート電極及び前記第２の領域を共用する
ことを特徴とする不揮発性メモリセルのアレイ。
【請求項７】
前記実質的に単結晶の半導体材料が、単結晶シリコンであることを特徴とする請求項６に記載のアレイ。
【請求項８】
各々のセルにおいて前記浮遊ゲートが、第１のゲート電極と実質的に隣接した先端部を有することを特徴とする請求項６に記載のアレイ。
【請求項９】
各々のセルが、前記先端部と前記第１のゲート電極との間に、前記浮遊ゲートから前記第１のゲート電極への電子のファウラーノルドハイムトンネル現象を可能にする第２の誘電体を更に備えることを特徴とする請求項８に記載のアレイ。
【請求項１０】
各々のセルが、前記浮遊ゲートと前記トレンチの前記底壁との間に、前記浮遊ゲートから前記第２の領域への電子のファウラーノルドハイムトンネル現象を可能にする第２の誘電体を更に備えることを特徴とする請求項６に記載のアレイ。
【請求項１１】
分離領域が、セルの隣接するロウを分離することを特徴とする請求項６に記載のアレイ。
【請求項１２】
第１の導電型の実質的に単結晶の半導体基板材料内に複数のロウ及びカラムに配列された複数の不揮発性メモリセルを有するアレイを製造する方法であって、
実質的に平坦な表面を有する前記半導体基板上に、前記カラム方向へ延び、互いに実質的に平行で離間しており、各々の一対の間には活性領域が形成される分離領域を形成する段階と、
前記活性領域の各々に複数のメモリセルを形成する段階と、
を含み、前記メモリセルの各々を形成する段階が、
側壁及び底壁を有するトレンチを前記半導体基板の表面内に形成する段階と、
前記側壁に沿って前記側壁から絶縁されている浮遊ゲートを前記トレンチ内に形成する段階と、
前記第１の導電型とは異なる第２の導電型の第１の領域を、前記トレンチの前記底壁に沿って前記基板内に形成する段階と、
前記第１の領域から絶縁され前記浮遊ゲートと容量結合される第１のゲート電極を前記トレンチ内に形成する段階と、
表面に沿い前記トレンチから離間した第２の導電型の第２の領域を前記基板内に形成する段階と、
前記第２の領域と前記トレンチとの間に表面から離間した第２のゲート電極を形成する段階と、
を含むことを特徴とする不揮発性メモリセルのアレイを製造する方法。
【請求項１３】
前記第１のゲート電極を形成する前記段階が、前記第２のゲート電極を複数のカラムを横切って前記ロウ方向に連続的に形成する段階を含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第２のゲート電極を形成する前記段階が、前記第２のゲート電極を複数のロウを横切って前記カラム方向に連続的に形成する段階を含むことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記第１の領域及び前記第２の領域を形成する前記段階が、前記第１の領域及び第２の領域を複数のカラムを横切って前記ロウ方向に連続的に形成する段階を含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記同じロウ内の前記セルが前記第２のゲート電極を共用し、同じカラム内の前記セルが前記第１の領域、前記第２の領域、及び前記第１のゲート電極を共用し、隣接するカラム内の前記セルが、一方側で前記第２の領域を共用し、他方側で前記第１のゲート電極及び前記第１の領域を共用することを特徴とする請求項１５に記載の方法。
【請求項１７】
実質的に平坦な表面を有する第１の導電型の実質的に単結晶の半導体基板材料内に不揮発性メモリセルを製造する方法であって、
側壁及び底壁を有するトレンチを前記半導体基板の表面内に形成する段階と、
側壁に沿って側壁から絶縁されている浮遊ゲートを前記トレンチ内に形成する段階と、
前記第１の導電型とは異なる第２の導電型の第１の領域を、前記トレンチの前記底壁に沿って前記基板内に形成する段階と、
前記第１の領域から絶縁され前記浮遊ゲートと容量結合される第１のゲート電極を前記トレンチ内に形成する段階と、
表面に沿い前記トレンチから離間した第２の導電型の第２の領域を前記基板内に形成する段階と、
前記第２の領域と前記トレンチとの間に表面から離間した第２のゲート電極を形成する段階と、
を含むことを特徴とする不揮発性メモリセルを製造する方法。
【請求項１８】
前記第２の浮遊ゲートから前記第２のゲート電極への電子のファウラーノルドハイムトンネル現象を可能にする厚さをもつ絶縁材を、前記第２のゲート電極と前記浮遊ゲートとの間に形成する段階を更に含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記浮遊ゲートから前記第２の領域への電子のファウラーノルドハイムトンネル現象を可能にする絶縁材を、前記浮遊ゲートと前記トレンチの前記底壁との間に形成する段階を更に含むことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記浮遊ゲートを形成する前記段階が、前記基板の表面上に前記浮遊ゲートを形成する段階を含むことを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００３年４月７日出願の係属中の特許出願番号１０／４０９，４０７の部分継続出願であり、その開示内容は引用によって本明細書に組み込まれている。
【０００２】
本発明は、電荷を蓄えるためにトレンチ内の浮遊ゲートを使用する埋込ビット線型読取り／プログラム不揮発性メモリセルに関する。詳細には、本発明は、やはりトレンチ内で浮遊ゲートに容量結合された独立制御可能な制御ゲートを有する不揮発性メモリセル、そのようなセルのアレイ、及び製造方法に関する。
【背景技術】
【０００３】
半導体基板の平面上に形成された記憶用の浮遊ゲートを使用する読取り／プログラム不揮発性メモリセルは、本技術分野ではよく知られている。例えば、米国特許第５，０２９，１３０号及び第６，４２６，８９６号を参照されたい。一般に、この形式のメモリセルは、半導体基板の水平面上に形成され、ホット電子注入による浮遊ゲートのプログラム及びポリ間のファウラーノルドハイムトンネル現象による浮遊ゲートからの電子の消去を含む。浮遊ゲートは電荷を蓄えるか又は蓄えない。浮遊ゲートに蓄えられた電荷は、トランジスタのプレーナチャネル内の電荷の伝導を制御する。半導体処理の集積度が高くなるとこのような記憶デバイスの密度を高めることが望まれる。
【０００４】
【特許文献１】米国特許第５，０２９，１３０号
【特許文献２】米国特許第６，４２６，８９６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、高密度の記憶デバイスに対する要求が高まるにつれて、半導体基板のこのようなセルの密度を高めることが必要になる。
【課題を解決するための手段】
【０００６】
本発明において、不揮発性メモリセルは、トレンチを備えた実質的に平坦な表面を有する、第１の導電型の実質的に単結晶の半導体材料内に形成される。トレンチは、側壁及び底壁を有する。第１の導電型とは異なる第２の導電型の第１の領域は、平面に沿って半導体材料内に存在する。第２の導電型の第２の領域は、トレンチの底壁に沿って半導体材料内に存在する。チャネル領域は、第１の部分及び第２の部分を有し、電荷の伝導のために第１の領域と第２の領域とを接続する。第１の部分は、第１の領域に隣接する表面に沿い、第２の部分は、第２の領域に隣接する側壁に沿う。チャネル領域上には誘電体がある。浮遊ゲートはトレンチの誘電体を覆い、チャネル領域の第２の部分から離間している。第１のゲート電極は誘電体を覆い、チャネル領域の第１の部分から離間している。第２のゲート電極はトレンチ内にあり、浮遊ゲートと容量結合している。
本発明はまた、上記不揮発性メモリセルのアレイ、及び該不揮発性メモリセル並びに該アレイの製造方法に関する。
【発明を実施するための最良の形態】
【０００７】
図１Ａから１Ｆ、及び図２Ａから２Ｒは本発明の方法を示し、本発明のメモリセルアレイを形成する処理工程を示している。本方法は、好ましくはＰ型であり本技術分野ではよく知られている半導体基板１０から始まる。以下に説明する各層の厚さは、設計ルール及び処理技術の世代に依存するであろう。本明細書では、０．１０ミクロン処理を説明する。しかしながら、当業者であれば、本発明はいずれかの特定の世代の処理技術に限定さないこと、又は以下に説明するいずれかの処理パラメータのどの特定の値にも限定されないことを理解できるであろう。
【０００８】
分離領域の形成
図１Ａから１Ｆは、基板上に分離領域を形成するための公知のＳＴＩ法を示す。図１Ａを参照すると、半導体基板１０（又は半導体井戸）の平面図が示されており、好ましくはＰ型であり本技術分野では公知である。第１の材料層１２及び第２の材料層１４は、基板上に形成される（例えば、成長法又は蒸着法）。例えば、第１の層１２は、二酸化ケイ素（以下「酸化物」と呼ぶ）とすることができ、酸化又は酸化物蒸着（例えば、化学蒸着法又はＣＶＤ）といった任意の公知の方法で、基板１０上に約６０から１５０オングストロームの厚さで形成される。第２の層１４は、窒化ケイ素（以下「窒化物」と呼ぶ）とすることができ、ＣＶＤ法で酸化物層１２上に約１０００から２０００オングストロームの厚さで形成されることが好ましい。図１Ｂは、結果として得られた構造体の断面図を示す。
【０００９】
第１の層１２及び第２の層１４の形成後に、窒化物層１４上には適切なフォトレジスト材１６が塗布され、次に、マスキング工程が行われ、図１Ｃに示すようにＹ方向又は縦方向に延びる特定領域（帯１８）からフォトレジスト材が選択的に除去される。フォトレジスト材１６が除去された場所では、標準的なエッチング処理（つまり、異方性窒化物及び酸化物エッチング処理）を使用して、帯１８内の露出した窒化物層１４及び酸化物層１２がエッチング除去され、構造体内にトレンチ２０が形成される。隣接する帯１８の間の距離Ｗは、使用される処理工程の最小リソグラフィック形状サイズと同程度に小さくすることができる。次に、図１Ｄに示すように、シリコンエッチング処理は、トレンチ２０をシリコン基板１０内に約５００から４０００オングストロームの深さまで下方へ延ばすために使用される。フォトレジスト材１６が除去されていない場所では、窒化物層１４及び酸化物層１２は残っている。図１Ｄに示す結果として得られた構造体は、分離領域２４と交互になった活性領域２２を有する。
【００１０】
構造体は更に処理されて残留フォトレジスト材１６が除去される。次に、図１Ｅに示すように、二酸化ケイ素等の分離材料は、厚い酸化物層を蒸着した後に第１のトレンチ２０内の酸化物ブロック２６以外の酸化物層を除去するための化学機械研磨ＣＭＰ法（窒化物層１４をエッチングストッパとして用いて）によって第１のトレンチ２０内に形成される。次に、図１Ｆに示すように、残留窒化物層１４及び酸化物層１２は、分離領域２４に沿って延びるＳＴＩ酸化物ブロック２６を残して、窒化物／酸化物エッチング法により除去される。
【００１１】
前述のＳＴＩ分離法は分離領域２４を形成する好ましい方法である。しかしながら、公知のＬＯＣＯＳ分離法（例えば、ＬＯＣＯＳ、ポリバッファＬＯＣＯＳ等）を使用することもでき、この場合、トレンチ２０は基板内に延びず、分離材料は帯領域１８内の基板表面上に形成することができる。図１Ａから１Ｆは基板のメモリセルアレイ領域を示しており、メモリセルのカラムは、分離領域２４によって分離された活性領域２２に形成されることになる。基板１０は、少なくとも１つの周縁領域を含み、ここにはメモリセルアレイ領域内に形成されたメモリセルを作動させための制御回路が形成されることに留意されたい。また、分離ブロック２６は、前述の同じＳＴＩ又はＬＯＣＯＳ処理中に周縁領域内に形成されることが好ましい。
【００１２】
メモリセル形成
図１Ｆに示す構造体は更に以下のように処理される。図２Ａから２Ｑは、構造体の活性領域２２を図１Ｆの構造体に直交する方向（図１Ｃ及び１Ｆに示す線２Ａ−２Ａに沿う）から見た断面図を示す。
【００１３】
図２Ａに示すように、まず絶縁層３０（好ましくは酸化物）が基板１０上に形成される。記憶デバイスのセルアレイ部分の周縁領域に対する良好な独立制御のために、この時点で基板１０の活性領域２２部分をドープすることができる。このドープ処理は、Ｖｔ注入又はセルウエル注入と呼ばれる場合が多く、本技術分野ではよく知られている。この注入時に、周縁領域は、構造体全体にわたって蒸着され基板のメモリセルアレイ領域だけから除去されるフォトレジスト層によって保護される。
【００１４】
次に、窒化物等の硬質マスク材の厚い層３２（例えば、厚さ〜３５００Å）は、酸化物層３０上に形成される。複数の平行な第２のトレンチ３４は、フォトレジスト（マスキング）材料を窒化物層３２上に塗布し、次に、選択されている平行帯領域からフォトレジスト材を除去するためのマスキング処理を行うことによって窒化物層３２内に形成される。異方性窒化物エッチング処理は、帯領域内の窒化物層３２の露出部分を除去して、酸化物層３０まで下方に延びこれを露出させる第２のトレンチ３４を形成するために使用される。フォトレジスト材を除去した後、異方性酸化物エッチング処理は、酸化物層３０の露出部分を除去して、第２のトレンチ３４を基板１０まで下方へ延ばすために使用される。次に、シリコン異方性エッチング処理は、第２のトレンチ３４を各々の活性領域２２の基板１０内まで下方へ延ばすために使用される（例えば、約０．１５ｕｍ技術であれば約０．１５ｕｍの深さといった、約１の形状サイズに相当する深さまで下方へ）。もしくは、フォトレジスト材は、トレンチ３４が基板１０内に形成された後に除去することもできる。図２Ｂは結果として得られる活性領域２２を示す。
【００１５】
次に、絶縁材層３６（例えば、厚さ〜７０Åから１２０Å）は、第２のトレンチ３４の底壁及び下方側壁を形成する第２のトレンチ３４の露出されたシリコンに沿って形成される（好ましくは熱酸化処理にて）。次に、第２のトレンチ３４を充填するポリシリコン（以下、「ポリ」と呼ぶ）の厚い層３８が構造体上に形成される。ポリ層３８は、イオン注入によって、又はインサイチュ（ｉｎ−ｓｉｔｕ）処理によってドープすることができる（例えば、ｎ＋）。図２Ｃは、結果として得られた活性領域２２を示す。
【００１６】
ポリエッチング処理（例えば、窒化物層３２をエッチングストッパとして使用するＣＭＰ処理）は、第２のトレンチ３４内に残留するポリシリコン３８のブロック４０以外のポリ層３８を除去するために使用される。次に、制御されたポリエッチング処理は、ポリブロック４０の高さを低くするために使用され、図２Ｄに示すように、ポリブロック４０の上端は、基板表面よりも上に位置するが分離領域２４のＳＴＩブロック２６の上端よりも下に位置することになる。
【００１７】
次に、別のポリエッチングが行われ、ポリブロック４０の上端（第２のトレンチの側壁に隣接した）に傾斜部４２が形成される。次に、窒化物スペーサ４４は、ポリブロック４０の傾斜部４２より上方で第２のトレンチの側壁に沿って形成される。スペーサを形成することは本技術分野ではよく知られており、構造体の外形の全体を覆う特定の材料の蒸着、及びこれに続く異方性エッチングを含み、これにより構造体の水平面からこの材料は除去されるが、構造体の垂直方向の表面上には殆どそのままこの材料が残るようになる。スペーサ４４は、酸化物や窒化物等の任意の誘電体で形成することができる。本発明において、絶縁スペーサ４４は、構造体の全体にわたって窒化物層を蒸着し、次に、スペーサ４４以外の蒸着窒化物層を除去するための公知の反応性イオンエッチング（ＲＩＥ）等の異方性窒化物エッチング処理を施すことによって形成される。図２Ｅは、結果として得られた活性領域２２を示す。スペーサ４４がポリブロック４０の傾斜部４２で形成される先端部の鋭度を高めるために使用される場合には、窒化物スペーサ４４の形成は随意的であることに留意されたい。つまり、図２から２Ｒは、随意的な窒化物スペーサ４４をもたない残りの処理工程を示している。
【００１８】
次に、熱酸化処理が行われ、図２Ｆに示すように、ポリブロック４０の露出上面が酸化する（上面に酸化物層４６を形成する）。次に、構造体上に酸化物を蒸着し（例えば、厚さ約３５０Å）、これに続いて異方性酸化物エッチング処理を行うことにより、第２のトレンチ３４の側壁に沿って酸化物スペーサ４８（図２Ｇに示す）が形成される。また、酸化物エッチング処理は、第２のトレンチ３４の各々の酸化物層４６の中央部を除去する。図２Ｇは、結果として得られた活性領域２２を示す。
【００１９】
次に、酸化物スペーサ４８によって保護されていないポリブロック４０の中央部を除去する異方性ポリエッチング処理が行われ、図２Ｈに示すように、第２のトレンチ３４の各々に、対向する一対のポリブロック４０が残る。次に、絶縁蒸着及び異方性エッチングバック処理を使用して、第２のトレンチ３４の内側のポリブロック４０ａの露出した側面に沿って絶縁層５０が形成される（図２Ｉに示す）。絶縁材は、任意の絶縁材とすることができる（例えば、酸化物／窒化物／酸化物（ＯＮＯ）又は他の高誘電体）。絶縁材は、酸化物蒸着／エッチング処理がやはり酸化物スペーサ４８を厚くし、第２のトレンチ３４の各々の底部にある酸化物層３６の露出部分を除去して、図２Ｊに示すように基板１０を露出させる結果となるように、酸化物であることが好ましい。更に、この処理は、トレンチ３４の各々の底部の酸化物層３６が除去される際に、トレンチ３４内の活性領域２２の隣接するカラムの間のＳＴＩ酸化物も除去する。
【００２０】
次に、適切なイオン注入（及び可能な焼鈍）は構造体の表面を横切って行われ、第２のトレンチ３４の底部の露出した基板部分に第１の（ソース）領域５２が形成される。ソース領域５２は、第２のトレンチ３４に対して自己整列し、活性領域２２のカラムに対して実質的に直交する連続的な列を形成し、基板の第１の導電型（例えばＰ型）とは異なる第２の導電型（例えばＮ型）を有する。イオンは、窒化物層３２に対して何ら影響を及ぼさない。図２Ｋは、結果として得られた活性領域２２を示す。
【００２１】
続いて酸化蒸着工程が行われ、各々のトレンチ３４の底部を酸化物層３５で充填する。この酸化物層３５は、少なくとも約１００オングストロームであり、蒸着形成されることになる制御ゲート５４とポリブロック４０との間に容量結合が生じ得るように、形成されることになる浮遊ゲートポリブロック４０の高さよりは薄い。次に、ポリ蒸着工程、及びこれに続くポリＣＭＰエッチング（エッチングストッパとして窒化物層３２を用いて）が行われ、図２Ｌに示すように、第２のトレンチ３４がポリブロック４０で充填される。従って、ポリ５４は、連続的な列の各々のトレンチ３４を充填する。次に、窒化物エッチング処理が施されて、窒化物層３２が除去されてポリブロック４０の上縁部が露出する。次に、トンネル酸化物層５６は、熱酸化処理、酸化物蒸着処理、又は両処理によってポリブロック４０の露出した上縁部に形成される。また、この酸化物形成工程は、ポリブロック４０の露出した上端面に酸化物層５８を形成すると同時に、基板１０の酸化物層３０の厚みを増大させであろう。この段階で、活性領域２２をマスキングすることによって、周縁領域に随意的なイオン注入を行うことができる。図２Ｍ及び２Ｎは、結果として得られた活性領域２２を示す。
【００２２】
次に、窒化物スペーサ７０は、図２Ｎに示す構造体に隣接して形成される。このことは、表面全体にシリコン窒化物７０を蒸着し、次に、窒化物を異方性エッチングしてスペーサ７０を形成することで実現できる。図２Ｏは、結果として得られた構造体を示す。
【００２３】
構造体全体にわたる注入が行われる。具体的には、各窒化物スペーサ７０の間の領域にはドレイン領域７２が形成される。注入エネルギーは、分離酸化物より下方に広がるのに十分な大きさである。つまり、ドレイン領域７２はロウ方向に連続的である。図２Ｐは、結果として得られた構造体を示す。
【００２４】
窒化物スペーサ７０が除去され、図２Ｑは、結果として得られた構造体を示す。
【００２５】
最後に、ポリ蒸着工程によって構造体上にポリ層６２（例えば厚さ約５００Å）を形成する。続いて、フォトレジスト蒸着及びマスキング工程が行なわれて活性領域２２に相互に離間した複数の帯状ポリ層６２が形成される。図２Ｒは、結果として得られた活性領域２２を示す。各々のポリ層６２は、メモリアレイのワード線として機能する。
【００２６】
図２Ｒに示すように、本発明の処理は、各々のメモリセル１５がソース領域５２とドレイン領域７２との間にあるメモリセルのアレイを形成する（当業者であればソース及びドレインという用語は作動中に入れ替わり得ることを理解できるであろう）。非平面のチャネル領域はソース領域５２とドレイン領域７２とを接続し、チャネル領域は第１の部分及び第２の部分の２つの部分を有している。チャネル領域の第１の部分は、一方のトレンチ３４の一方の側壁に沿うと共に第１のソース領域５２ａに隣接している。チャネル領域の第２の部分は、基板１０の平面に沿うと共にトレンチ３４とドレイン領域７２との間にある。誘電体層はチャネル領域を覆っている。チャネルの第１の部分を覆う誘電体は層３６ａである。チャネルの第２の部分を覆う誘電体は層３０である。浮遊ゲート４０ａは層３６ａを覆い、第１のソース領域５２ａに隣接するチャネル領域の第１の部分を覆っている。ポリ層６２によって形成されるゲート電極６２は、誘電体層３０上にあり、チャネル領域の第２の部分を覆っている。制御ゲート５４はソース領域５２から絶縁され、浮遊ゲート４０ａと容量結合する。各々の浮遊ゲート４０は、ゲート電極６２及び基板１０の表面に対して実質的に直交する。最後に、ソース領域５２ａ等のソース領域、及びそれに関連する制御ゲート５４ａ等の制御ゲートは、同一活性領域２２内の一方側に隣接するメモリセル１５と共用され、ドレイン領域７２は、他方側に隣接するメモリセル１５と共用される。
【００２７】
全ての浮遊ゲート４０は、トレンチ３４内に配置され、各々の浮遊ゲート４０は、チャネル領域の一部と向かい合うと共に絶縁されている。更に、各々の浮遊ゲート４０は、上方部分を含み、この上方部分は、基板表面の上方まで延び、ゲート電極６２の１つに向かい合うと共に絶縁されている端部で終端しており、酸化物層５６を経由するファウラーノルドハイムトンネル現象のための経路をもたらすようになっている。各々の制御ゲート５４は、浮遊ゲート４４に沿って延びる共に浮遊ゲート４４から絶縁されており（酸化物層５０によって）、浮遊ゲート４４との間に強化された電圧結合をもたらすようになっている。
【００２８】
アレイを形成する複数のメモリセル１５に関連して相互接続は以下の通りである。同じカラム、即ち同じ活性領域２２のメモリセル１５において、各々のメモリセル１５用のゲート電極を形成するワード線６２は、Ｙ方向に各々のメモリセル１５まで延びる。同じロウ、即ち活性領域２２及びＳＴＩ２６を横切るメモリセル１５では、ソース線５２及びこれに関連する制御ゲート５４は、Ｘ方向にこれらの各々のメモリセル１５まで連続的に延びる。更に、ドレイン線７２は、Ｘ方向に各々のメモリセル１５まで連続的に延びる。最後に、以上の説明から分かるように、隣接するロウのメモリセル１５は、一方側で同じソース領域５２及びこれに関連する同じ制御ゲート５４を共用し、他方側で同じドレイン領域７２を共用する。メモリセル１５の各々は、４つの独立制御可能な端子であるワード線６２、制御ゲート５４、ドレイン領域７２、及びソース領域５２を有する。
【００２９】
当業者であれば理解できるように、線５２ａ、５２ｂ、５２ｃ等は埋込拡散線であり、これらの線に対する接続は、メモリセルアレイの外側で行う必要がある。１つの方法は、制御ゲート５４と同様のポリブロック５４を使用することであるが、このポリブロック５４は、アレイの外側で埋込拡散線５２ａ、５２ｂ、５２ｃ等と電気的に接触する。更に、アレイの外側で埋込拡散線５２ａ、５２ｂ、５２ｃ等と接触するポリブロック５４は、アレイ内の独立制御ゲート５４と電気的に接触してはいけない。更に、線７２ａ、７２ｂ、７２ｃは同様に埋込拡散線であり、これらの線に対しても接続を行う必要がある。つまり、メモリセル１５のアレイは仮想接地アレイである。
【００３０】
メモリセルの動作
以下に図２Ｒに示すメモリセル１５の動作について説明する。
【００３１】
消去
メモリセル１５を消去するには２つの方法がある。第１の方法では、メモリセル１５は、ドレイン領域７２に０Ｖ、ソース領域５２に０Ｖを印加することで消去できる。ソース領域５及びドレイン領域７２に同一の電圧が印加されるので、チャネル領域内には電荷が全く伝導されないことになる。制御ゲート５４には−８から−１５Ｖ程度の負電圧が印加される。最後に、ワード線６２には＋２から＋４Ｖ程度の正電圧が印加される。制御ゲート５４は、浮遊ゲート４０に対して高度に容量結合されるので、浮遊ゲート４０には高い負電圧が生じることになる。これにより浮遊ゲート４０とワード線６２との間に大きな電圧差が生じる。浮遊ゲート４０に蓄えられた全ての電子は、制御ゲート５４で跳ね返され、ワード線６２に印加された正電圧によって引き寄せられ、ファウラーノルドハイムトンネル現象のメカニズムにより浮遊ゲート４０から除去され、トンネル酸化物５６を通ってワード線６２に通り抜ける。消去に関するこのポリ間トンネル現象のメカニズムは、その開示内容の全てが引用によって本明細書に組み込まれている米国特許第５，０２９，１３０号に説明されている。
【００３２】
メモリセル１５を消去する第２の方法は、ドレイン領域７２に対して０Ｖ、ソース領域５２に対して＋２から＋５Ｖ程度の低い正電圧を印加することである。制御ゲート５４には−８から−１５Ｖ程度の負電圧が印加される。最後に、ワード線６２には、０から−２Ｖ程度のゼロ又は低い負電圧が印加される。ワード線６２に対して正電圧が印加されないので、チャネル領域はオン状態にはならない。更に、制御ゲート５４は、浮遊ゲート４０に対し高度に容量結合されているので、浮遊ゲート４０には低い負電圧が生じることになる。これにより浮遊ゲート４０とソース領域５２との間に大きな電圧差が生じる。浮遊ゲート４０に蓄えられた全ての電子は、制御ゲート５４で跳ね返され、ソース領域５２に印加された正電圧によって引き寄せられ、ファウラーノルドハイムトンネル現象のメカニズムにより浮遊ゲート４０から除去され酸化物３５を通ってソース領域５２に通り抜ける。
【００３３】
プログラミング
メモリセル１５のプログラミングは以下のように行うことができる。ソース領域５２は＋３から＋５Ｖの正電圧に保持される。制御ゲート５４は＋８から＋１０Ｖの正電圧に保持される。ワード線６２は、１から３Ｖの正電圧に保持される。ドレイン領域７２は接地電位に保持される。制御ゲート５４は、浮遊ゲート４０に対して高度に容量結合されているので、制御ゲート５４の＋８から＋１０Ｖの正電圧は、浮遊ゲート４０にチャネル領域の第１の部分をオン状態にさせるのに十分な高い正電位を生じさせる。ワード線６２上の１から３Ｖの正電圧は、チャネル領域の第２の部分をオン状態にさせるのに十分である。つまり、電子は、チャネル領域内をドレイン領域７２からソース領域５２まで流れることになる。しかしながら、電子は、チャネル領域が平面からトレンチ３４へ実質的に９０°方向を変えるチャネル領域内の接合部において、浮遊ゲート４０の高い正電圧に起因した急激な電圧の増大を経験することになる。これにより電子は浮遊ゲート４０にホットチャネル注入されることになる。プログラミングに関するこのホットチャネル電子注入メカニズムは、その開示内容の全てが引用によって本明細書に組み込まれている米国特許第５，０２９，１３０号に説明されている。
【００３４】
読取り
メモリセル１５の読取りは、以下のように行うことができる。ソース領域５２は、接地電位にて保持される。制御ゲート５４は、正電圧Ｖｄｄにて保持される。ワード線６２は、通常はチャネル領域の第２の部分をオン状態にするのに十分な正電圧Ｖｄｄにて保持される。ドレイン領域７２は、＋１．０Ｖといった低い正電圧に保持される。制御ゲート５４上の正電圧Ｖｄｄは、浮遊ゲート４０がプログラムされない場合にはチャネル領域の第１の部分をオン状態にするのに十分である。この場合、電子は、チャネル領域内をソース領域５２からドレイン領域７２まで流れることになる。しかしながら、浮遊ゲート４０がプログラムされる場合、制御ゲート５４上の正電圧Ｖｄｄは，チャネル領域の第１の部分をオン状態にするには十分でない。この場合、チャネルは非導電性のままである。つまり、ドレイン領域７２で検出される電流の大きさ又は電流の有無は、浮遊ゲート４０のプログラミング状態を決定する。
【００３５】
メモリセルアレイの動作
次に、メモリセル１５のアレイの動作について説明する。図３には、メモリセルのアレイが概略的に示されている。図３に示すように、メモリセル１５のアレイは、複数のカラム、即ち１５ａ（１−３）及び１５ｂ（１−３）、複数のロウ、即ち１５（ａ−ｂ）１、１５（ａ−ｂ）、及び１５（ａ−ｂ）３に配列された複数のメモリセルを含む。メモリセル１５に接続されたワード線６２は、同じカラムの他のメモリセル１５にも接続される。ソース領域５２及び制御ゲート５４は、同じロウのセル１５に接続され、両側のメモリセル１５によって共用される。ドレイン領域７２は、同じロウのセルに接続され、両側のメモリセル１５によって共用される。１つのロウ内のメモリセル１５は、一方側のメモリセル１５と接する共通ドレイン領域７２を有し、他方側のメモリセルと接する共通ソース領域５２及び制御ゲート５４を有する。
【００３６】
消去
消去動作には前述したように２つの可能な動作モードがある。第１のモードでは個々のメモリセル１５を消去できる。各種の線に印加される電圧は以下の通りである。選択されているメモリセル１５に関するドレイン領域７２には接地電位が印加される。同様に、選択されていないメモリセル１５に関するドレイン領域７２には接地電位が印加される。選択されているメモリセル１５に関するソース領域５２には接地電位が印加される。同様に、選択されていないメモリセル１５に関するソース領域５２には接地電位が印加される。選択されているメモリセル１５に関するワード線６２には約＋２から＋４Ｖの正電圧が印加される。選択されていないメモリセル１５に関するワード線６２には接地電位が印加される。最後に、選択されているメモリセル１５に関する制御ゲート５４には−８から−１５Ｖ程度の高い負電圧が印加される。選択されていないメモリセル１５に関する制御ゲート５４には接地電位が印加される。
【００３７】
前述したように、選択されているメモリセル１５に関しては、浮遊ゲート４０に対する制御ゲート５４の大きな静電容量は浮遊ゲート４０に高い負電圧をもたらす。隣接ワード線６２上の正電圧により、電子はワード線６２に引き寄せられることになり、ファウラーノルドハイムトンネル現象のメカニズムにより、電子は浮遊ゲート４０から除去される。同じカラム内の選択されていないメモリセル１５に関しては、＋２から＋４Ｖの低い正電圧がワード線６２に印加されるが、選択されていないメモリセル１５の制御ゲート５４は接地電位に保持されるので、同じカラム内の選択されていないメモリセル１５の浮遊ゲート４０上の電子は、ワード線６２に引き寄せられないことになる。同じロウの選択されていないメモリセル１５に関しては、制御ゲート５４には高い負電圧が印加されるが、対応するワード線６２は接地電位に保持される。つまり、選択されていないメモリセル１５の浮遊ゲート４０から電子を引き寄せる正電圧は全く存在しない。このモードにおいて、消去はビット選択可能である。
【００３８】
消去の第２のモードにおいては、印加される各種電圧は以下の通りである。選択されているメモリセル１５に関するドレイン領域７２は接地電位が供給される。同様に、選択されていないメモリセル１５に関するドレイン領域７２には接地電位が供給される。選択されているメモリセル１５に関するソース領域５２には＋２から＋４Ｖの低い正電圧が供給される。選択されていないメモリセル１５に関するソース領域５２には接地電位が供給される。選択されているメモリセル１５に関するワード線６２には接地電位から約０から−２Ｖの低い負電圧が供給される。選択されていないメモリセル１５に関するワード線６２には接地電位から約０から−２Ｖの低い負電圧が供給される。最後に、選択されているメモリセル１５に関する制御ゲート５４には、−８から−１５Ｖ程度の高い負電圧が供給される。選択されていないメモリセル１５に関する制御ゲート５４には接地電位が供給される。
【００３９】
この動作モードにおいて、同じロウ内の全てのメモリセル１５は同時に消去される。つまり、このモードにおいて、消去はロウ選択可能である。選択されているロウのメモリセル１５に関しては、浮遊ゲート４０に対する制御ゲート５４の大きな静電容量は、浮遊ゲート４０に高い負電圧をもたらす。隣接ソース領域５２上の正電圧により、電子はソース領域５２に引き寄せられることになり、ファウラーノルドハイムトンネル現象のメカニズムにより、電子は浮遊ゲート４０から除去される。選択されていないロウのメモリセル１５に関しては、制御ゲート５４は接地電位に保持される。最後に、全てのワード線６２に供給される接地電位から負電圧により、全てのメモリセル１５のチャネル領域は確実にオン状態にならない。
【００４０】
プログラム
メモリセル１５の浮遊ゲート４０がプログラムされると想定する。この場合、前述の議論に基づいて、各種の線に印加される電圧は以下の通りである。線７２ｂは接地電位であるが他の全てのドレイン領域７２ａはＶｄｄである。線５２ａは＋３から＋５Ｖであるが他の全てのソース線５２ｂは接地電位である。線６２ｂは＋１から＋３Ｖであるが全てのワード線６２ａは接地電位から−２Ｖである。線６２ｂは＋１から＋３Ｖであるが他の全てのワード線６２ａは接地電位から−２Ｖである。線５４ａは＋８から＋１０Ｖであるが他の全ての線５４ｂは接地電位である。選択されていないメモリセル１５上の「外乱」は以下の通りである。
【００４１】
未選択カラムのメモリセル１５に関しては、ワード線６２ａに対して０から−２Ｖを印加することは、チャネル領域の第２の部分（ワード線６２ａが制御する部分）がオン状態にないので、それらのメモリセル１５ａ（１−ｎ）及び１５ｃ（１−ｎ）に関する全てのチャネル領域がオン状態にならないことを意味する。つまり、外乱は全く存在しない。同じ選択カラムにあるが、選択メモリセル１５と共通のソース領域５２及び制御ゲート５４をもつ側の未選択ロウのメモリセル１５ｂ１に関しては、線７２ａに対してＶｄｄを印加することは、そのメモリセル１５ｂ１に殆ど又は全く電流が流れないことを意味する。最後に、同じ選択カラムにあるが選択メモリセル１５と共通のドレイン領域７２をもつ側の未選択ロウのメモリセル１５ｂ３に関しては、線５４ｂ及び５２ｂに対して接地電位を印加することは、そのメモリセル１５ｂ３に殆ど又は全く電流が流れないことを意味する。
【００４２】
読取り
メモリセル１５の浮遊ゲート４０を読取る場合を想定する。前述の議論に基づいて、各種の線に印加される電圧は以下の通りである。ドレイン領域線７２ｂは約＋１Ｖの正電圧に保持されるが、未選択ドレイン線７２ａは接地電位に保持される。制御ゲート線５４ａは正電圧Ｖｄｄに保持されるが、未選択制御ゲート５４ｂは地電位に保持される。選択ワード線６２ｂは正電圧Ｖｄｄに保持されるが、未選択ワード線６２ａは接地電位に保持される。最後に、選択ソース線５２ａは地電位に保持されるが、選択ドレイン線７２ｂに直接隣接する未選択ソース線５２ｂは１Ｖに保持され、未選択ドレイン線７２ａに直接隣接する未選択ソース線５２は接地電位に保持される。つまり、選択されているメモリセル１５の一方側の全てのメモリセル１５は、ソース５２及びドレイン７２への印加電圧と同じ電圧を有し、同様に、他方側の全てのメモリセルはソース５２及びドレイン７２への印加電圧と同じ電圧を有することになる。選択されていないメモリセル１５上の「外乱」は以下の通りである。
【００４３】
未選択カラムのメモリセル１５に関しては、ワード線６２ａに対して０Ｖを印加することは、それらのメモリセル１５に関するチャネル領域が全てオン状態にならないことを意味する。つまり、外乱は全く存在しない。同じ選択ロウにあるが未選択ロウにあるメモリセル１５ｂ１及び１５ｂ３に関しては、それらのメモリセルのソース５２及びドレイン７２に対して同じ電圧を印加することは、チャネル領域がオン状態にならないことを意味する。つまり、メモリセル１５ｂ２に対する外乱は殆ど又は全く生じない。
【００４４】
以上の説明から、新規な高密度不揮発性メモリセル、アレイ、及び製造方法を理解できるはずである。単一ビットがメモリセルの各々の浮遊ゲートに記憶されるようになった好適な実施形態を説明したが、複数のビットを単一のメモリセルの浮遊ゲートに記憶させて記憶密度を高めることも本発明の精神の範疇にあることを理解されたい。
【図面の簡単な説明】
【００４５】
【図１Ａ】分離領域を形成するために本発明方法の第１のステップで使用される半導体基板の平面図である。
【図１Ｂ】図１Ａの線１Ｂ−１Ｂに沿って見た構造体の断面図であり、本発明の最初の処理ステップを示す。
【図１Ｃ】構造体の平面図であり、図１Ｂの構造体を処理する次のステップを示し、本ステップで分離領域が形成される。
【図１Ｄ】図１Ｃの線１Ｄ−１Ｄに沿って見た構造体の断面図であり、構造体内に形成された分離トレンチを示す。
【図１Ｅ】図１Ｄの構造体の断面図であり、分離トレンチ内の分離ブロック材の形成を示す。
【図１Ｆ】図１Ｅの構造体の断面図であり、分離領域の最終的な構造を示す。
【図２Ａ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｂ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｃ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｄ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｅ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｆ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｇ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｈ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｉ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｊ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｋ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｌ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｍ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｎ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｏ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｐ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｑ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図２Ｒ】図１Ｆの線２Ａ−２Ａに沿って見た半導体構造体の断面図であり、本発明の浮遊ゲートメモリセルの不揮発性記憶アレイの形成における半導体構造体の処理ステップを示す。
【図３】本発明のメモリセルアレイの概略的な回路図である。
【符号の説明】
【００４６】
１０  半導体基板
１５ａ  メモリセル
１５ｂ  メモリセル
３０  酸化物層（誘電体層）
３６ａ  誘電体層
３６ｂ  誘電体層
４０ａ  浮遊ゲート
４０ｂ  浮遊ゲート
５２ａ  ソース領域
５２ｂ  ソース領域
５４ａ  制御ゲート
５４ｂ  制御ゲート
５６  トンネル酸化物層
５８ａ  酸化物層
５８ｂ  酸化物層
６２  ゲート電極
７２  ドレイン領域
【図１Ａ】
2005260235.tif 000003
【図１Ｂ】
2005260235.tif 000004
【図１Ｃ】
2005260235.tif 000005
【図１Ｄ】
2005260235.tif 000006
【図１Ｅ】
2005260235.tif 000007
【図１Ｆ】
2005260235.tif 000008
【図２Ａ】
2005260235.tif 000009
【図２Ｂ】
2005260235.tif 000010
【図２Ｃ】
2005260235.tif 000011
【図２Ｄ】
2005260235.tif 000012
【図２Ｅ】
2005260235.tif 000013
【図２Ｆ】
2005260235.tif 000014
【図２Ｇ】
2005260235.tif 000015
【図２Ｈ】
2005260235.tif 000016
【図２Ｉ】
2005260235.tif 000017
【図２Ｊ】
2005260235.tif 000018
【図２Ｋ】
2005260235.tif 000019
【図２Ｌ】
2005260235.tif 000020
【図２Ｍ】
2005260235.tif 000021
【図２Ｎ】
2005260235.tif 000022
【図２Ｏ】
2005260235.tif 000023
【図２Ｐ】
2005260235.tif 000024
【図２Ｑ】
2005260235.tif 000025
【図２Ｒ】
2005260235.tif 000026
【図３】
2005260235.tif 000027