(57)【要約】【課題】  ＳＲＡＭのメモリセルサイズを大きくせずにソフトエラーによるメモリセル内での誤電流の発生を防ぐ。【解決手段】  ｎチャネル型ＭＩＳＦＥＴのソースとなるｎ+型半導体領域１４の下部にアルゴンイオンを導入しｎ+型半導体領域１４と接するように電荷捕獲層ＲＥＴを形成することによって表面準位を形成し、ｐ型ウエル４へのエネルギー粒子の浸入によって発生した正孔を捕獲し、再結合電流としてｎ+型半導体領域１４と電気的に接続するプラグから放出する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインを形成し、
前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記ドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記第１ウエル内に前記ソースを構成する前記第１半導体領域と電気的に接続する第２半導体領域が形成されて、
前記第１および第２の駆動用ＭＩＳＦＥＴの前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記ドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置であって、
前記複数の第１半導体領域は前記第１および第２の転送用ＭＩＳＦＥＴおよび前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記第１および第２の駆動用ＭＩＳＦＥＴの前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記第１および第２の転送用ＭＩＳＦＥＴのソースおよびドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体集積回路装置であって、
前記メモリセルは、第１および第２の負荷用ＭＩＳＦＥＴとを有し、
前記メモリセルは、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合して構成され、
前記半導体基板の主面には、前記第２導電型の第２ウエルが形成され、
前記第２ウエル内には前記第１導電型の複数の第３半導体領域が形成され、前記複数の第３半導体領域は前記第１および第２の負荷用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記ソースを構成する前記第３半導体領域と前記第２ウエル領域との間のリーク電流は、前記ドレインを構成する前記第３半導体領域と前記第２ウエル領域との間のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体集積回路装置であって、
前記メモリセルは、第１および第２の負荷用縦型ＭＩＳＦＥＴとを有し、
前記メモリセルは、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用縦型ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用縦型ＭＩＳＦＥＴとが交差結合して構成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項２記載の半導体集積回路装置であって、
周辺回路を構成するＭＩＳＦＥＴには前記第２半導体領域が形成されていないことを特徴とする半導体集積回路装置。
【請求項７】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインを形成し、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された複数の第１開孔部と、前記複数の第１開孔部内に形成された複数の第１プラグとを有し、
前記複数の第１プラグのそれぞれは、前記複数の第１半導体領域のいずれかと接し、
１つ以上の前記第１プラグ下の前記第１ウエル内に前記第１半導体領域と電気的に接続する第２半導体領域が形成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第２半導体領域は、前記第１ウエルへのアルゴンの導入によって形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記アルゴンの濃度は、前記第１ウエル内のｐｎ接合面でピークとなっていることを特徴とする半導体装集積回路装置。
【請求項１０】
請求項７記載の半導体集積回路装置において、
前記第２半導体領域は、前記第１ウエルへの第１導電型の第１不純物の導入によって形成されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記第１不純物の濃度は、前記第１ウエル内のｐｎ接合面でピークとなっていることを特徴とする半導体装集積回路装置。
【請求項１２】
請求項１０記載の半導体集積回路装置において、
前記第２半導体領域は、前記第１プラグと接していることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７記載の半導体集積回路装置において、
前記半導体基板の主面には、第２導電型の第２ウエルが形成され、
前記第２ウエル内には第１導電型の複数の第３半導体領域が形成され、前記複数の第３半導体領域は前記第１および第２の負荷用ＭＩＳＦＥＴのソースおよびドレインを形成し、
前記第１絶縁膜に形成された複数の第２開孔部と、前記複数の第２開孔部内に形成された複数の第２プラグとを有し、
前記複数の第２プラグのそれぞれは、前記複数の第３半導体領域のいずれかと接し、
１つ以上の前記第２プラグ下の前記第１ウエル内に前記第３半導体領域と電気的に接続する第４半導体領域が形成されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記第４半導体領域は、前記第２ウエルへのアルゴンの導入によって形成されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１３記載の半導体集積回路装置において、
前記第４半導体領域は、前記第２ウエルへの第２導電型の第２不純物の導入によって形成されていることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５記載の半導体集積回路装置において、
前記第４半導体領域は、前記第２プラグと接していることを特徴とする半導体集積回路装置。
【請求項１７】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインを形成し、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜および前記半導体基板に形成された複数の第１開孔部と、前記複数の第１開孔部内に形成された複数の第１プラグとを有し、
前記複数の第１プラグのそれぞれは、前記複数の第１半導体領域のいずれかと接し、
１つ以上の前記第１プラグ下の前記第１ウエル内に第１導電型の第２半導体領域が前記第１半導体領域と離間して形成され、
前記第２半導体領域は、前記第１プラグと接していることを特徴とする半導体集積回路装置。
【請求項１８】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に第１導電型の第１ウエルを形成する工程、
（ｂ）前記第１ウエル内に第２導電型の不純物を導入し、前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインとなる第２導電型の複数の第１半導体領域を形成する工程、
（ｃ）前記第１ウエル内に第１不純物を導入し、前記第１半導体領域と電気的に接続する第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜に前記第１半導体領域に達する複数の第１開孔部を形成する工程、
（ｆ）前記複数の第１開孔部内に前記複数の第１半導体領域のいずれかと電気的に接続する複数の第１プラグを形成する工程、
を含み、
前記第２半導体領域は１つ以上の前記第１プラグ下に配置されるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、
前記第１不純物の濃度は、前記第１ウエル内のｐｎ接合面でピークとすることを特徴とする半導体装集積回路装置の製造方法。
【請求項２０】
請求項１８記載の半導体集積回路装置の製造方法において、
前記第１不純物はアルゴンであることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の製造方法において、
前記第１不純物は第１導電型を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２１記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第２半導体領域に達するように前記第１開孔部を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１８記載の半導体集積回路装置の製造方法において、
（ｇ）前記半導体基板の主面に第２導電型の第２ウエルを形成する工程、
（ｈ）前記第２ウエル内に第１導電型の不純物を導入し、前記第１および第２の負荷用ＭＩＳＦＥＴのソースおよびドレインとなる第１導電型の複数の第３半導体領域を形成する工程、
（ｉ）前記第２ウエル内に前記第１不純物を導入し、前記第３半導体領域と電気的に接続する第４半導体領域を形成する工程、
（ｊ）前記第１絶縁膜に前記第３半導体領域に達する複数の第２開孔部を形成する工程、
（ｋ）前記複数の第２開孔部内に前記複数の第３半導体領域のいずれかと電気的に接続する複数の第２プラグを形成する工程、
を含み、
前記第４半導体領域は１つ以上の前記第２プラグ下に配置されるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２３記載の半導体集積回路装置の製造方法において、
前記第１不純物の濃度は、前記第２ウエル内のｐｎ接合面でピークとすることを特徴とする半導体装集積回路装置の製造方法。
【請求項２５】
請求項２３記載の半導体集積回路装置の製造方法において、
前記第１不純物はアルゴンであることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２５記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程および前記（ｉ）工程は、同時に実施することを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２３記載の半導体集積回路装置の製造方法において、
前記第１不純物は第１導電型を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第２開孔部は前記第４半導体領域に達するように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２３〜２７のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第４半導体領域は、前記第１および第２の負荷用ＭＩＳＦＥＴの前記ソースを構成する前記第３半導体領域の下部に選択的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項１８〜２９のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１および第２の駆動用ＭＩＳＦＥＴの前記ソースを構成する前記第１半導体領域の下部に選択的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項１８〜２９のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１および第２の転送用ＭＩＳＦＥＴおよび前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのドレインを構成する前記第１半導体領域の下部には形成されないことを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項１８〜２９のいずれか一項に記載の半導体集積回路装置の製造方法において、
周辺回路を構成するＭＩＳＦＥＴには前記第２半導体領域が形成されていないことを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に第１導電型の第１ウエルを形成する工程、
（ｂ）前記第１ウエル内に第２導電型の不純物を導入し、前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインとなる第２導電型の複数の第１半導体領域を形成する工程、
（ｃ）前記第１ウエル内に第１導電型の第１不純物を導入し、前記第１半導体領域と離間して第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜および前記半導体基板に前記第１半導体領域に達する複数の第１開孔部を形成する工程、
（ｆ）前記複数の第１開孔部内に前記複数の第１半導体領域のいずれかと電気的に接続する複数の第１プラグを形成する工程、
を含み、
前記第２半導体領域は１つ以上の前記第１プラグ下に配置されるように形成し、
平面で前記第２半導体領域が形成された領域においては、前記第２半導体領域に達するように前記第１開孔部を形成し、前記第２半導体領域と電気的に接続するように前記第１プラグを形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化が図られている。半導体素子として、たとえば、ＳＯＩ（Silicon On Insulator）基板に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース、ドレインとＳＯＩ基板の埋め込み酸化膜との間に少数キャリア経路である単結晶Ｓｉ（シリコン）層を確保すると共に、ソースおよびドレイン接続用の開口部の下方の単結晶Ｓｉ層にＩＶ族元素、希ガス元素、あるいはハロゲン元素などのイオンを注入して再結合中心領域を設け、この再結合中心領域における少数キャリアを消滅させることによりＭＯＳトランジスタの基板浮遊効果を解消する技術がある（たとえば、特許文献１参照）。
【特許文献１】特開平１１−４０８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＳＲＡＭ（Static Random Access Memory）は、電源が印加状態であればリフレッシュ動作が不要な、随時書き込みおよび読み出しが可能なＲＡＭであり、１ビットの情報を記憶するフリップフロップ回路を基本構成とし、４個のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と２個の抵抗素子あるいは絶縁層中の２個のｐチャネル型ＭＩＳＦＥＴとで構成されるもの（以降、第１タイプのＳＲＡＭと記す）、および４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとで構成されるもの（以降、第２タイプのＳＲＡＭと記す）などがある。
【０００４】
このようなメモリセルにおいては、たとえばα線および中性子線等のエネルギー粒子によるソフトエラーが問題となっている。これは、外界の宇宙線に含まれるエネルギー粒子やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるエネルギー粒子がメモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。たとえば、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されたｐ型ウエルでは、エネルギー粒子が浸入することによって電子−正孔対が発生する。電子は、ソース、ドレインとなるｎ型半導体領域より流出してしまうことから、正孔がｐ型ウエル内に残る。それにより、ｐ型ウエルが正に帯電し、ｎチャネル型ＭＩＳＦＥＴのチャネルがオンになり、誤電流が流れてしまうことになる。
【０００５】
本発明者らは、上記誤電流の発生を防ぐ技術について検討した。その技術について図７０〜図７２を用いて説明する。
【０００６】
図７０〜図７２は、それぞれＳＲＡＭのメモリセルの要部平面図であり、図７０は第１タイプのＳＲＡＭにおける１ビットに相当するユニットセルＵＣ１を示し、図７１は第２タイプのＳＲＡＭにおける１ビットに相当するユニットセルＵＣ２を示し、図７２は３２個のユニットセルＵＣ２に相当する領域を示している。
【０００７】
図７０に示した例では、活性領域２０１（ｐ型ウエル）上に形成されたｎチャネル型ＭＩＳＦＥＴＱ２０１、Ｑ２０２と、活性領域２０２（ｐ型ウエル）上に形成されたｎチャネル型ＭＩＳＦＥＴＱ２０３、Ｑ２０４とがユニットセルＵＣ１に含まれている。図７１に示した例では、活性領域２０１（ｐ型ウエル）上に形成されたｎチャネル型ＭＩＳＦＥＴＱ２０１、Ｑ２０２と、活性領域２０２（ｐ型ウエル）上に形成されたｎチャネル型ＭＩＳＦＥＴＱ２０３、Ｑ２０４と、活性領域２０３（ｎ型ウエル）上に形成されたｐチャネル型ＭＩＳＦＥＴＱ２０５と、活性領域２０４（ｎ型ウエル）上に形成されたｐチャネル型ＭＩＳＦＥＴＱ２０６とがユニットセルＵＣ２に含まれている。これらの例では、ゲート電極２０７およびＭＩＳＦＥＴのソース、ドレインとなる活性領域２０１〜２０４に上層の配線からのプラグ２０８が接続している。このようなＳＲＡＭにおいては、上記誤電流の発生を防ぐために、別途活性領域（ｐ型ウエル）２０９および活性領域（ｎ型ウエル）２１０を設け、これら活性領域２０９および活性領域２１０に上層の配線からのプラグ２１１を接続し、このプラグ２１１を通じてｐ型ウエルおよびｎ型ウエルへの給電を行っている。
【０００８】
図７２では、各々のユニットセルＵＣ２を点線で囲んだ領域で示し、ゲート電極２０７およびプラグ２０８の図示は省略し、所定のユニットセルＵＣ２と電気的に接続するワード線２１２〜２１９を図示している。また、素子分離部で囲まれた活性領域２０１〜２０４以外にも素子分離部下のｐ型ウエル２２０およびｎ型ウエル２２１を図示している。図７２に示した例では、図７１に示したような活性領域２０９および活性領域２１０を各ユニットセルＵＣ２に設けずに、ｐ型ウエル２２０へ第１の電位、たとえば接地電位(Ｖｓｓ)を給電する給電用の配線２２２と、ｎ型ウエル２２１へ第１の電位よりも高い第２の電位、例えば電源電圧(Ｖｄｄ)を給電する給電用の配線２２３とをそれぞれ複数ビット（たとえば３２ビット）分のユニットセルＵＣ２毎に１本ずつ配置し、これら配線（ウエル給電配線）２２２、２２３下にそれぞれｐ型ウエル２２０およびｎ型ウエル２２１と電気的に接続するプラグを配置することによって、そのプラグを通じて配線２２２、２２３からｐ型ウエル２２０およびｎ型ウエル２２１への給電を行っている。
【０００９】
図７０〜図７２に示したような構成においては、ｐ型ウエルおよびｎ型ウエルへの給電を行うために、各メモリセル内に活性領域２０９（図７０および図７１参照）、２１０（図７１参照）を設けるとメモリセルのセルサイズが増大してしまう、また、ｐ型ウエルおよびｎ型ウエルへの給電を行うために、ワード線２１２〜２１９に対してウエル給電配線２２２、２２３（図７２参照）の本数を増大させると、メモリセルアレイの面積を増大させてしまう。そのため、ＳＲＡＭのメモリセルの小型化およびＳＲＡＭの高集積化を阻害してしまう課題が存在する。
【００１０】
本発明の目的は、ＳＲＡＭのソフトエラー耐性を向上することができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体集積回路装置は、駆動ＭＩＳＦＥＴのソースと基板との間のリーク電流を、ドレインと基板との間のリーク電流より大きくするものである。
【００１４】
また、本発明による半導体集積回路装置は、一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有するものであり、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインを形成し、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された複数の第１開孔部と、前記複数の第１開孔部内に形成された複数の第１プラグとを有し、
前記複数の第１プラグのそれぞれは、前記複数の第１半導体領域のいずれかと接し、
１つ以上の前記第１プラグ下の前記第１ウエル内に前記第１半導体領域と電気的に接続する第２半導体領域が形成されているものである。
【００１５】
また、本発明は、一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であり、
（ａ）半導体基板の主面に第１導電型の第１ウエルを形成する工程、
（ｂ）前記第１ウエル内に第２導電型の不純物を導入し、前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインとなる第２導電型の複数の第１半導体領域を形成する工程、
（ｃ）前記第１ウエル内に第１不純物を導入し、前記第１半導体領域と電気的に接続する第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜に前記第１半導体領域に達する複数の第１開孔部を形成する工程、
（ｆ）前記複数の第１開孔部内に前記複数の第１半導体領域のいずれかと電気的に接続する複数の第１プラグを形成する工程、
を含み、
前記第２半導体領域は１つ以上の前記第１プラグ下に配置されるように形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
すなわち、ＳＲＡＭのソフトエラー耐性を向上することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図１に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、２個の駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）によって構成されている。
【００２０】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。この縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、周知の完全ＣＭＯＳ型ＳＲＡＭにおける負荷用ＭＩＳＦＥＴに相当するものであるが、通常の負荷用ＭＩＳＦＥＴとは異なり、後述するような縦型構造で構成されており、かつ駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）形成領域の上部に配置されている。
【００２１】
メモリセル（ＭＣ）の駆動用ＭＩＳＦＥＴ（ＤＲ1）および縦型ＭＩＳＦＥＴ（ＳＶ1）は第１のインバータＩＮＶ1を構成し、駆動用ＭＩＳＦＥＴ（ＤＲ2）および縦型ＭＩＳＦＥＴ（ＳＶ2）は第２のインバータＩＮＶ2を構成している。これら一対のインバータＩＮＶ1、ＩＮＶ2はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２２】
すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ1）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ1）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ2）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動用ＭＩＳＦＥＴ（ＤＲ2）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ2）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ1）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【００２３】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方に電気的に接続されている。転送用ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送用ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソースは、基準電圧（Ｖｓｓ）よりも電位の高いたとえば３Ｖの電源電圧（Ｖｄｄ）を供給する電源電圧線（Ｖｄｄ）に電気的に接続され、他端、すなわち２個の駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のソースは、たとえば０Ｖの基準電圧（Ｖｓｓ）を供給する基準電圧線（Ｖｓｓ）に電気的に接続されている。転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ、Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【００２４】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）にたとえば電源電圧（Ｖｄｄ）を印加し、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにして一対の蓄積ノード（Ａ、Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）にたとえば電源電圧（Ｖｄｄ）を印加して、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のＯＮ、ＯＦＦを反転させる。
【００２５】
次に、図２〜図３８を用いて本実施の形態１のＳＲＡＭのさらに詳細な構造をその製造方法と共に説明する。ＳＲＡＭの製造方法を説明する各断面図において、符号Ａ、Ａ’を付した部分は、対応する平面図中のＡ−Ａ’線に沿ったメモリセルの断面、符号Ｂ、Ｂ’を付した部分は、対応する平面図中のＢ−Ｂ’線に沿ったメモリセルの断面、符号Ｃ、Ｃ’を付した部分は、対応する平面図中のＣ−Ｃ’線に沿ったメモリセルの断面、その他の部分は、周辺回路領域の一部の断面を示している。ＳＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構成されるが、これら２種類のＭＩＳＦＥＴは、導電型が互いに逆になっていることを除けば、ほぼ同一の構造を有しているので、図にはその一方（ｐチャネル型ＭＩＳＦＥＴ）のみを示す。ＳＲＡＭの製造方法を説明する各平面図（メモリアレイの平面図）には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。また、各平面図中、４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示している。なお、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。
【００２６】
まず、図２および図３に示すように、たとえばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。この素子分離溝２を形成することにより、メモリアレイの基板１の主面には、素子分離溝２によって周囲を規定された島状の活性領域（Ｌ）が形成される。
【００２７】
次に、たとえば基板１の一部にｎ型（第２導電型）の不純物（たとえばＰ（リン））をイオン注入し、他の一部にｐ型（第１導電型）の不純物（たとえばＢ（ホウ素））をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル（第１ウエル）４およびｎ型ウエル５を形成する。同図に示すように、メモリアレイの基板１には、ｐ型ウエル４のみが形成され、ｎ型ウエル５は形成されない。一方、周辺回路領域の基板１には、ｎ型ウエル５と図示しないｐ型ウエルとが形成される。
【００２８】
次に、図４および図５に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、たとえば酸化シリコンからなる膜厚３ｎｍ〜４ｎｍ程度のゲート絶縁膜６を形成する。続いて、たとえばｐ型ウエル４のゲート絶縁膜６上に導電膜としてｎ型多結晶シリコン膜を形成し、ｎ型ウエル５のゲート絶縁膜６上に導電膜としてｐ型多結晶シリコン膜を形成した後、それらｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜のそれぞれの上部にキャップ絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜８を堆積する。ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜を形成するには、たとえばゲート絶縁膜６上にＣＶＤ法でノンドープの多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、ｐ型ウエル４上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にリン（またはヒ素）をイオン注入し、ｎ型ウエル５上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にホウ素をイオン注入する。
【００２９】
次に、上記酸化シリコン膜８、ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜を、たとえばドライエッチングすることにより、メモリアレイのｐ型ウエル４上にｎ型多結晶シリコン膜からなるゲート電極７Ａ、７Ｂを形成し、周辺回路領域のｎ型ウエル５上にｐ型多結晶シリコン膜からなるゲート電極７Ｃを形成する。図示はしないが、周辺回路領域のｐ型ウエル４上には、ｎ型多結晶シリコン膜からなるゲート電極が形成される。ゲート電極７Ａは、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極を構成し、ゲート電極７Ｂは、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のゲート電極を構成する。また、ゲート電極７Ｃは、周辺回路のｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する。
【００３０】
次に、たとえばｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ-型半導体領域９を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ-型半導体領域１０を形成する。ｎ-型半導体領域９は、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ(lightly doped drain)構造にするために形成し、ｐ-型半導体領域１０は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【００３１】
次にゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３を形成するには、たとえば基板１上にＣＶＤ法で酸化シリコン膜および窒化シリコン膜を堆積した後、この窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。この時、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの上面を覆う酸化シリコン膜８および基板１の表面の酸化シリコン膜（ゲート絶縁膜６）をエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの表面、およびｎ-型半導体領域９、ｐ-型半導体領域１０のそれぞれの表面を露出させる。
【００３２】
次に、ｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ+型半導体領域（第１半導体領域）１４を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ+型半導体領域１５を形成する。メモリアレイのｐ型ウエル４に形成されたｎ+型半導体領域１４は、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソース、ドレインを構成し、周辺回路領域のｎ型ウエル５に形成されたｐ+型半導体領域１５は、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。また、周辺回路領域の図示しないｐ型ウエルには、ｎ型の不純物としてリンまたはヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する比較的高濃度のｎ+型半導体領域を形成する。
【００３３】
次に、図７に示すように、たとえば基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積する。続いて、基板１を熱処理してＣｏ膜とゲート電極７Ａ、７Ｂ、７Ｃとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極７Ａ、７Ｂ、７Ｃの表面とソース、ドレイン（ｎ+型半導体領域１４、ｐ+型半導体領域１５）の表面とにシリサイド層であるＣｏシリサイド層１８が形成される。ここまでの工程により、メモリアレイにｎチャネル型の転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）およびｎチャネル型ＭＩＳＦＥＴ（図示せず）が形成される。
【００３４】
次に、図８および図９に示すように、基板１上にフォトレジスト膜ＰＲＦを成膜する。なお、図９は、図８中のＤ−Ｄ’線に沿った断面を示したものである。続いて、フォトリソグラフィ技術によってそのフォトレジスト膜ＰＲＦをパターニングし、開口部ＰＲＨを形成する。この開口部ＰＲＨは、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソースに相当する領域上に配置されるように形成する。
【００３５】
続いて、たとえばフォトレジスト膜ＰＲＦをマスクとして基板１にアルゴン（Ａｒ）イオンをイオン打込法により導入し、開口部ＰＲＨ下のｎ+型半導体領域１４の下部にｎ+型半導体領域１４と接するように電荷捕獲層（第２半導体領域）ＲＥＴを形成する。この時、アルゴンイオンを導入するエネルギーは、４０ｋｅＶ程度とすることを例示できる。また、アルゴンイオンの導入量は、１×１０13個／ｃｍ2〜５×１０15個／ｃｍ2程度、好ましくは２×１０14個／ｃｍ2程度とすることを例示できる。ここで、図１１は、図９のＰ−Ｐ’に示す位置での基板１の表面からの深さと基板１中に導入された不純物の濃度との関係を例示したものである。また、図１１中において、実線で示してあるのは実際の不純物濃度であり、点線で示してあるのは実効的な不純物濃度（正味の空間電荷密度（Net charge）を示す）である。図１１に示すように、アルゴンイオンの導入によって形成される電荷捕獲層ＲＥＴは空乏層中に形成されるものであり、導入されるアルゴンイオンの濃度は空乏層中のｐｎ接合部（実効的な不純物濃度が０となるところ）近傍でピークを持つように導入される。これにより、ｐ型ウエル４（基板１）中に結晶欠陥（図１２参照）が形成され、電荷捕獲層ＲＥＴが空乏層中に有効に形成される。
【００３６】
ところで、たとえばα線および中性子線等のエネルギー粒子がｐ型ウエル４に入ると、ｐ型ウエル４内には電子−正孔対が発生し、電子はｎ+型半導体領域１４を通じ、後の工程でｎ+型半導体領域１４と電気的に接続するように形成されるプラグから流出してしまうことになる。そのため、正孔がｐ型ウエル４内に残ってしまうので、ｐ型ウエル４が正に帯電し、ｎチャネル型ＭＩＳＦＥＴのチャネルがオンになり、誤電流が流れてしまう（ソフトエラーが発生してしまう）ことになる。そこで本実施の形態１では、図１０、図１１に示したように、空乏層中のｐｎ接合部に、ｐｎ接合部近傍でアルゴンイオン不純物濃度がピークを持つようにアルゴンイオンを導入して形成した上記電荷捕獲層ＲＥＴを設けることによってｐ型ウエル４中に結晶欠陥（図１２参照）が形成される。この結晶欠陥を通って前記正孔Ｈ１および電子は空乏層中の移動が可能となる。すなわち、電荷捕獲層ＲＥＴは、捕獲準位を形成してｐ型ウエル４内に残った正孔Ｈ１を捕獲し、再結合電流としてｎ+型半導体領域１４と電気的に接続するプラグから放出する。このように、ｐｎ接合部でのリーク電流が増大し、ｐ型ウエル４（基板）の電位の安定性を増大することができる。そのため、エネルギー粒子によるソフトエラーを防ぐことができる。すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソースとｐ型ウエル４（基板）との間のリーク電流を増大させることにより、ｐ型ウエル４（基板）の電位の安定性を増大することができる。これにより、エネルギー粒子によるソフトエラーを防ぐことができる。
【００３７】
このように、本実施の形態１では、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソースとｐ型ウエル４（基板）との間のリーク電流を、ドレインとｐ型ウエル４（基板）との間のリーク電流より大きくすることにより、ｐ型ウエル４（基板）の電位の安定性を増大することができる。エネルギー粒子によるソフトエラーを防ぐことができる。
【００３８】
また、電荷捕獲層ＲＥＴを、ｎ+型半導体領域１４の下部に設けることにより、メモリセルサイズを増大させることなく、ｐ型ウエル４（基板）の電位の安定性を増大することができる。エネルギー粒子によるソフトエラーを防ぐことができる。
【００３９】
ここで、図１３は、電荷捕獲層ＲＥＴが設けられている場合のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）に相当）と、電荷捕獲層ＲＥＴが設けられていない場合のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）に相当）とのそれぞれにおけるソース・ドレイン間電流特性を示したものであり、実線で示してある特性が電荷捕獲層ＲＥＴが設けられている場合であり、点線で示してある特性が電荷捕獲層ＲＥＴが設けられていない場合である。図１３に示すように、電荷捕獲層ＲＥＴが設けられたＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2））は、電荷捕獲層ＲＥＴが設けられていないＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2））、周辺回路を構成するＭＩＳＦＥＴに比べて、ゲート電圧が０Ｖの時のソース・ドレイン間電流（リーク電流）が大きくなっている。これは、電荷捕獲層ＲＥＴによって捕獲された正孔Ｈ１による上記再結合電流が現れたものである。このような電荷捕獲層ＲＥＴが設けられた駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、電荷捕獲層ＲＥＴが設けられていない場合に比べてリーク電流は大きくなるが、ＭＩＳＦＥＴとしてのソース・ドレイン間電流特性は保っているので、スイッチング素子として用いることは可能である。
【００４０】
また、本発明者らは、図１４に示すように、メモリセル内に別途活性領域Ｌ１を設け、この活性領域Ｌ１に上層の配線からのプラグＰＬＧを接続し、プラグＰＬＧからｐ型ウエル４へ給電することによって上記正孔Ｈ１を解消する手段（以下、検討例１と記す）について検討した。このような検討例１では、活性領域Ｌ１を設けたことによってメモリセル１個の占有領域が増加することになる。本発明者らの行った実験によれば、検討例１におけるメモリセル１個の占有領域は、本実施の形態１のメモリセル１個の占有領域の約１．４倍となることがわかった。すなわち、本実施の形態１によれば、メモリセル１個の占有領域を増加させることなくメモリセルのソフトエラー耐性を向上することができる。
【００４１】
また、フォトレジスト膜ＰＲＦに形成した開口部ＰＲＨについては、その平面形状が図８に示したような正方形以外にも図１５に示すような長方形などの矩形や、円形または楕円形などとしてもよい。
【００４２】
次に、上記フォトレジスト膜ＰＲＦを除去した後、図１６および図１７に示すように、ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2、Ｑｐ）を覆う絶縁膜として、たとえばＣＶＤ法で窒化シリコン膜（第１絶縁膜）１９および酸化シリコン膜（第１絶縁膜）２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。
【００４３】
次に、フォトレジスト膜をマスクにして上記酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａの上部にコンタクトホール２１を形成し、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のゲート電極７Ｂの上部にコンタクトホール２２を形成する。また、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソース、ドレイン（ｎ+型半導体領域１４）の上部にコンタクトホール（第１開孔部）２３、２４、２５を形成し、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７Ｃおよびソース、ドレイン（ｐ+型半導体領域１５）のそれぞれの上部にコンタクトホール２６、２７を形成する。
【００４４】
次に、図１８に示すように、上記コンタクトホール２１〜２７の内部にプラグ（第１プラグ）２８を形成する。プラグ２８を形成するには、たとえばコンタクトホール２１〜２７の内部を含む酸化シリコン膜２０上にスパッタリング法でＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ（タングステン）膜を堆積した後、コンタクトホール２１〜２７の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００４５】
次に、図１９および図２０に示すように、絶縁膜として、たとえば基板１上にＣＶＤ法で窒化シリコン膜２９および酸化シリコン膜３０を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜２９および窒化シリコン膜３０をドライエッチングすることにより、上記コンタクトホール２１〜２７のそれぞれの上部に溝３１〜３７を形成する。これらの溝３１〜３７のうち、メモリアレイに形成される溝３２、３３は、コンタクトホール２２の上部とコンタクトホール２３の上部とに跨るように形成される。
【００４６】
次に、メモリアレイに形成された溝３１〜３５のそれぞれの内部に中間導電層４１〜４５を形成し、周辺回路領域に形成された溝３６、３７のそれぞれの内部に第１層配線４６、４７を形成する。中間導電層４１〜４５および第１層配線４６、４７を形成するには、たとえば溝３１〜３７の内部を含む酸化シリコン膜３０上にスパッタリング法でＴｉＮ膜を堆積し、続いて金属膜としてＣＶＤ法でＷ膜を堆積した後、溝３１〜３７の外部のＷ膜およびＴｉＮ膜を化学的機械研磨法によって除去する。
【００４７】
メモリアレイに形成された中間導電層４１〜４５のうち、中間導電層４１は、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａと、後の工程で形成されるワード線とを電気的に接続するために使用される。また、中間導電層４４は、転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のｎ+型半導体領域１４（ソース、ドレインの一方）と、後の工程で形成される相補性データ線とを電気的に接続するために使用される。さらに、中間導電層４５は、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のｎ+型半導体領域１４（ソース）と後の工程で形成される基準電圧線（Ｖss）とを電気的に接続するために使用される。
【００４８】
各メモリセル領域のほぼ中央部に形成された一対の中間導電層４２、４３の一方（中間導電層４２）は、転送用ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ1）のドレインを構成するｎ+型半導体領域１４と、駆動用ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ドレイン）とを電気的に接続する局所配線として使用される。また、他方（中間導電層４３）は、転送用ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ2）のドレインを構成するｎ+型半導体領域１４と、駆動用ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層（ドレイン）とを電気的に接続する局所配線として使用される。
【００４９】
上記中間導電層４１〜４５は、Ｗ膜などの金属膜で構成する。これにより、中間導電層４１〜４５を形成する工程で周辺回路の金属配線（第１層配線４６、４７）を同時に形成することができるので、ＳＲＡＭの製造工程数およびマスク数を減らすことができる。
【００５０】
次に、図２１および図２２に示すように、中間導電層４２、４３のそれぞれの表面にバリア層４８を形成する。バリア層４８は、中間導電層４２、４３の表面領域のうち、主として縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される領域の下方に位置する領域に形成される。バリア層４８を形成するには、基板１上にスパッタリング法でＷＮ（窒化タングステン）膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＷＮ膜をパターニングする。このように、シリコン膜と中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐことができるバリア層４８を、後の工程で形成されるシリコン膜と、中間導電層４２、４３を構成するＷ膜との間に介在させる。
【００５１】
バリア層４８は、ＷＮ膜の他、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜とＷ膜との積層膜、ＴｉＮ膜とＷ膜との積層膜などで構成してもよい。Ｔｉ系薄膜はＷＮ膜に比べて酸化シリコン膜との密着性が良好との特徴を有する。一方、ＷＮ膜は酸化により容易に不動態化するため、装置汚染の可能性が低く簡便に扱える。密着性と簡便性のいずれを重視するかにより選択が可能である。従って、ＭＩＳＦＥＴを形成した後の配線形成工程のように、Ｔｉ系薄膜が基板１に再付着してもＭＩＳＦＥＴの特性を変動させる虞れが少ない工程でバリア膜を必要とする場合は、ＷＮ膜よりもＴｉ系薄膜を使用した方がよい。
【００５２】
このように、中間導電層４２、４３は、Ｗ（タングステン）等の金属膜で構成し、バリア層４８を介して中間導電層４２、４３の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、バリア層４８を形成する手段に代えてタングステンからなる中間導電層４２、４３の表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層４８を形成するためのマスクが不要となる。
【００５３】
次に、基板１上にＣＶＤ法で窒化シリコン膜４９を堆積した後、窒化シリコン膜４９の上部にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）５０を堆積する。窒化シリコン膜４９は、後の工程で窒化シリコン膜４９の上部に堆積する酸化シリコン膜をエッチングする際に、下層の酸化シリコン膜２０がエッチングされるのを防ぐエッチングストッパ膜として使用される。多結晶シリコン膜５０は、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極を構成する多結晶シリコン膜と同一の導電型（たとえばｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【００５４】
次に、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜５０をパターニングすることにより、窒化シリコン膜４９の上部に一対のゲート引き出し電極（５１ａ、５１ｂ）を形成する。ゲート引き出し電極（５１ａ、５１ｂ）は、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）に隣接する領域に配置され、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極と下層の転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）との接続に使用される。
【００５５】
次に、図２３に示すように、窒化シリコン膜４８の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜５２を堆積してゲート引き出し電極（５１ａ、５１ｂ）を被覆した後、フォトレジスト膜をマスクにして酸化シリコン膜５２をドライエッチングすることにより、バリア層４８の上部領域、すなわち縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される領域の酸化シリコン膜５２にスルーホール５３を形成する。
【００５６】
次に、スルーホール５３の側壁に絶縁膜からなるサイドウォールスペーサ５４を形成する。サイドウォールスペーサ５４を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール５３の側壁に残す。この時、上記酸化シリコン膜のエッチングに続いてスルーホール５３の底部の窒化シリコン膜４９をエッチングすることにより、スルーホール５３の底部にバリア層４８を露出させる。
【００５７】
このように、側壁に絶縁膜からなるサイドウォールスペーサ５４を形成してスルーホール５３の径を小さくすることにより、図２４に示すように、バリア層４８の上部にその面積よりも小さい径を有するスルーホール５３が形成される。これにより、フォトマスクの合わせずれによってスルーホール５３の位置がバリア層４８に対してずれた場合でも、スルーホール５３の底部にバリア層４８のみを露出させることができるので、次の工程でスルーホール５３の内部に形成されるプラグとバリア層４８の接触面積を確保することができる。
【００５８】
次に、図２５に示すように、スルーホール５３の内部にプラグ５５を形成する。プラグ５５を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、スルーホール５３の外部の多結晶シリコン膜（またはアモルファスシリコン膜）を化学的機械研磨法（またはエッチバック法）によって除去する。プラグ５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）は、後述する縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の下部半導体層を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【００５９】
スルーホール５３の内部に形成されたプラグ５５は、バリア層４８を介して下層の中間導電層４２、４３と電気的に接続される。プラグ５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）と中間導電層４２、４３を構成するＷ膜との間にＷＮ膜からなるバリア層４８を介在させることにより、プラグ５５と中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐことができる。なお、プラグ５５は多結晶シリコン膜（またはアモルファスシリコン膜）に代えてタングステンで構成し、その表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層４８を形成するためのマスクが不要となる。
【００６０】
次に、酸化シリコン膜５２の上部にｐ型シリコン膜５７ｐ、シリコン膜５８ｉおよびｐ型シリコン膜５９ｐを形成する。これら３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）を形成するには、たとえばホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をＣＶＤ法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜５７ｐおよびシリコン膜５８ｉを形成する。次に、シリコン膜５８ｉにチャネル形成用のｎ型またはｐ型不純物をイオン注入した後、シリコン膜５８ｉの上部にホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で堆積し、続いて熱処理によってこのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜５９ｐを形成する。
【００６１】
このように、アモルファスシリコン膜を結晶化してシリコン膜（５７ｐ、５８ｉ、５９ｐ）を形成することにより、多結晶シリコン膜に比べて膜中の結晶粒を大きくできるので、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の特性が向上する。なお、シリコン膜５８ｉにチャネル形成用の不純物をイオン注入する際は、シリコン膜５８ｉの表面に酸化シリコン膜からなるスルー絶縁膜を形成し、このスルー絶縁膜を通して不純物をイオン注入してもよい。また、アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜を形成するための熱酸化工程などを利用して行ってもよい。
【００６２】
次に、ｐ型シリコン膜５９ｐの上部にＣＶＤ法で酸化シリコン膜６１および窒化シリコン膜６２を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜６２をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成する領域の上部に窒化シリコン膜６２を残す。この窒化シリコン膜６２は、３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をエッチングする際のマスクとして使用される。窒化シリコンは、シリコンに対するエッチング選択比がフォトレジストに比べて大きいので、フォトレジスト膜をマスクにしたエッチングに比べて、シリコン膜（５７ｐ、５８ｉ、５９ｐ）を精度よくパターニングすることができる。
【００６３】
次に、図２６および図２７に示すように、窒化シリコン膜６２をマスクにして３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングする。これにより、ｐ型シリコン膜５７ｐからなる下部半導体層５７、シリコン膜５８ｉからなる中間半導体層５８、ｐ型シリコン膜５９ｐからなる上部半導体層５９によって構成される柱状の積層体（Ｐ1、Ｐ2）が形成される。
【００６４】
上記積層体（Ｐ1、Ｐ2）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のドレインを構成し、上部半導体層５９は、ソースを構成する。下部半導体層５７と上部半導体層５９との間に位置する中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の基板を構成し、その側壁はチャネル領域を構成する。図において、上記積層体（Ｐ1）は、平面形状が略四角形であるが、これに限定されず、楕円、円形であってよいのは勿論である。
【００６５】
また、平面的に見た場合、積層体（Ｐ1）は、その下層のスルーホール５３、バリア層４８、中間導電層４２の一端部、コンタクトホール２２および駆動用ＭＩＳＦＥＴＤＲ2のゲート電極７Ｂの一端部と重なるように配置される。また、積層体（Ｐ2）は、その下層のスルーホール５３、バリア層４８、中間導電層４３の一端部、コンタクトホール２２および駆動用ＭＩＳＦＥＴＤＲ1のゲート電極７Ｂの一端部と重なるように配置される。
【００６６】
上記シリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングする際には、たとえば図２７に示すように、積層体（Ｐ1、Ｐ2）の側壁底部にテーパを形成し、積層体（Ｐ1、Ｐ2）の下部（下部半導体層５７）の面積を上部（中間半導体層５８および上部半導体層５９）の面積より大きくしてもよい。このようにすると、フォトマスクの合わせずれによって積層体（Ｐ1、Ｐ2）の位置がスルーホール５３に対してずれた場合でも、スルーホール５３内のプラグ５５と下部半導体層５７との接触面積の減少が防止されるので、下部半導体層５７とプラグ５５のコンタクト抵抗の増加を抑制することができる。
【００６７】
また、積層体（Ｐ1、Ｐ2）を形成する際、上部半導体層５９と中間半導体層５８との界面近傍、下部半導体層５７と中間半導体層５８との界面近傍、中間半導体層５８の一部などに窒化シリコン膜などで構成される１層または複数層のトンネル絶縁膜を設けてもよい。このようにすると、下部半導体層５７や上部半導体層５９を構成するｐ型シリコン膜（５７ｐ、５９ｐ）中の不純物が中間半導体層５８の内部に拡散するのを防ぐことができるので、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の性能を向上させることができる。この場合、トンネル絶縁膜は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のドレイン電流（Ｉｄｓ）の低下を抑制できる程度の薄い膜厚（数ｎｍ以下）で形成する。
【００６８】
次に、図２８に示すように、基板１を熱酸化することによって、積層体（Ｐ1、Ｐ2）を構成する下部半導体層５７、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成する。このとき、積層体（Ｐ1、Ｐ2）の下層に形成されている多結晶シリコン膜からなるゲート引き出し電極５１ａ、５１ｂやスルーホール５３の内部のプラグ５５は、酸化シリコン系の絶縁膜（酸化シリコン膜５２、サイドウォールスペーサ５４）で被覆されているので、ゲート引き出し電極５１ａ、５１ｂやプラグ５５の表面が酸化されて抵抗が大きくなる虞れはない。また、積層体（Ｐ1、Ｐ2）とその上部の窒化シリコン膜６２との間には酸化シリコン膜６１が形成されているので、上部半導体層５９の表面に形成されるゲート絶縁膜６３と窒化シリコン膜６２との接触が防止され、積層体（Ｐ1、Ｐ2）の上端部近傍におけるゲート絶縁膜６３の耐圧低下を防ぐことができる。
【００６９】
積層体（Ｐ1、Ｐ2）の側壁のゲート絶縁膜６３は、たとえば８００℃以下の低温熱酸化（たとえばウェット酸化）によって形成されるが、これに限定されず、たとえばＣＶＤ法で堆積した酸化シリコン膜や、ＣＶＤ法で堆積した酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）などの高誘電体膜で構成してもよい。この場合は、ゲート絶縁膜６３をさらに低温で形成することができるので、不純物の拡散などに起因する縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のしきい値電圧の変動を抑制することができる。
【００７０】
次に、柱状の積層体（Ｐ1、Ｐ2）およびその上部の窒化シリコン膜６２の側壁に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極の一部を構成する導電膜として、たとえば第１多結晶シリコン層６４を形成する。第１多結晶シリコン層６４を形成するには、酸化シリコン膜５２の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、柱状の積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁を囲むようにサイドウォールスペーサ状に残す。このように、ゲート電極の一部を構成する第１多結晶シリコン層６４は、柱状の積層体（Ｐ1、Ｐ2）およびゲート絶縁膜６３に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。第１多結晶シリコン層６４を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【００７１】
上記多結晶シリコン膜をエッチングして第１多結晶シリコン層６４を形成する際は、多結晶シリコン膜のエッチングに引き続いて下層の酸化シリコン膜５２をエッチングする。これにより、柱状の積層体（Ｐ1、Ｐ2）の直下を除いた領域の酸化シリコン膜５２が除去され、ゲート引き出し電極５１および窒化シリコン膜４９が露出する。なお、第１多結晶シリコン層６４の下端部とゲート引き出し電極５１との間には酸化シリコン膜５２が残っているので、第１多結晶シリコン層６４とゲート引き出し電極５１とは電気的に接続されない。
【００７２】
次に、第１多結晶シリコン層６４の表面に導電膜として、たとえば第２多結晶シリコン層６５を形成する。第２多結晶シリコン層６５を形成するには、酸化シリコン膜５２の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層６４の表面を囲むようにサイドウォールスペーサ状に残す。第２多結晶シリコン層６５を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【００７３】
第２多結晶シリコン層６５を構成する上記多結晶シリコン膜は、柱状の積層体（Ｐ1、Ｐ2）の直下に残った酸化シリコン膜５２の側壁やゲート引き出し電極５１の表面にも堆積されるので、この多結晶シリコン膜を異方的にエッチングすると、その下端部がゲート引き出し電極５１の表面と接触する。
【００７４】
このように、下端部がゲート引き出し電極５１に電気的に接続する第２多結晶シリコン層６５を第１多結晶シリコン層６４に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。
【００７５】
ここまでの工程により、柱状の積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁に、第１多結晶シリコン層６４と第２多結晶シリコン膜６５の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６が形成される。このゲート電極６６は、その一部を構成する第２多結晶シリコン膜６５を介してゲート引き出し電極５１と電気的に接続される。
【００７６】
すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６を構成する第１多結晶シリコン層６４と第２多結晶シリコン膜６５は、下端部がゲート引き出し電極５１ｂに電気的に接続され、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６を構成する第１多結晶シリコン層６４と第２多結晶シリコン膜６５は、下端部がゲート引き出し電極５１ａに電気的に接続される。
【００７７】
このように、ゲート電極（６６）の一部を構成する第１多結晶シリコン層６４を、柱状の積層体（Ｐ1、Ｐ2）およびゲート絶縁膜６３に対してサイドウォールスペーサ状に自己整合的に形成する。下端部がゲート引き出し電極５１ａ、５１ｂに電気的に接続する第２多結晶シリコン層６５を第１多結晶シリコン層６４に対してサイドウォールスペーサ状に自己整合的に形成する。これにより、メモリセルサイズを縮小できる。すなわち、ゲート電極（６６）を、柱状の積層体（Ｐ1、Ｐ2）およびゲート絶縁膜６３に対して自己整合的に形成する。また、ゲート電極（６６）をゲート引き出し電極５１ａ、５１ｂに対して自己整合的に接続する。これにより、メモリセルサイズを縮小できる。
【００７８】
上記のように、ゲート電極６６を２層の導電膜（第１多結晶シリコン層６４および第２多結晶シリコン膜６５）で構成する場合は、第２多結晶シリコン膜６５に代えてＷシリサイド膜やＷ膜を用いることにより、ゲート電極６６を低抵抗のシリサイド構造あるいはポリメタル構造にすることもできる。
【００７９】
次に、図２９および図３０に示すように、基板１上に絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜７０を堆積した後、化学的機械研磨法でその表面を平坦化する。酸化シリコン膜７０は、平坦化後の表面の高さが窒化シリコン膜６２の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜６２の表面が削れないようにする。
【００８０】
次に、酸化シリコン膜７０をエッチングしてその表面を積層体（Ｐ1、Ｐ2）の中途部まで後退させた後、積層体（Ｐ1、Ｐ2）および窒化シリコン膜６２の側壁に形成されたゲート電極６６をエッチングしてその上端部を下方に後退させる。
【００８１】
上記ゲート電極６６のエッチングは、後の工程で積層体（Ｐ1、Ｐ2）の上部に形成される電源電圧線とゲート電極６６との短絡を防ぐために行う。従って、ゲート電極６６は、その上端部が上部半導体層５９の上端部よりも下方に位置するまで後退させる。但し、ゲート電極６６と上部半導体層（ソース）５９とのオフセットを防ぐため、ゲート電極６６の上端部が中間半導体層５８の上端部より上方に位置するようにエッチング量を制御する。ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層（ドレイン）５７、中間半導体層（基板）５８および上部半導体層（ソース）からなる積層体（Ｐ1、Ｐ2）と、積層体（Ｐ1、Ｐ2）の側壁に形成されたゲート絶縁膜６３およびゲート電極６６とを有するｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される。
【００８２】
次に、図３１および図３２に示すように、酸化シリコン膜７０の上部に露出した縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６および上部半導体層５９とその上部の窒化シリコン膜６２の側壁に酸化シリコン膜からなるサイドウォールスペーサ７１を形成した後、酸化シリコン膜７０の上部にＣＶＤ法で窒化シリコン膜７２を堆積する。サイドウォールスペーサ７１は、ＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、窒化シリコン膜７２の上部にＣＶＤ法で酸化シリコン膜７３を堆積した後、酸化シリコン膜７３の表面を化学的機械研磨法で平坦化する。
【００８３】
次に、フォトレジスト膜をマスクにして酸化シリコン膜７３、窒化シリコン膜７２および酸化シリコン膜７０をドライエッチングすることにより、ゲート引き出し電極５１および中間導電層４２の表面が露出するスルーホール７４と、ゲート引き出し電極５１および中間導電層４３の表面が露出するスルーホール７５を形成する。また、この時、中間導電層４１、４４、４５のそれぞれの表面が露出するスルーホール７６、７７、７８を形成し、周辺回路の第１層配線４６、４７の表面が露出するスルーホール７９を形成する。
【００８４】
次に、上記スルーホール７４〜７９の内部にプラグ８０を形成する。プラグ８０を形成するには、たとえばスルーホール７４〜７９の内部を含む酸化シリコン膜７３上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール７４〜７９の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００８５】
ここまでの工程により、ゲート引き出し電極５１ａと、プラグ８０と、中間導電層４２と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６と、転送用ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ1）のソースを構成するｎ+型半導体領域１４と、駆動用ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとが互いに電気的に接続される。また、ゲート引き出し電極５１ｂと、プラグ８０と、中間導電層４３と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６と、転送用ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ2）のソースを構成するｎ+型半導体領域１４と、駆動用ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとが互いに電気的に接続される。
【００８６】
また、ここまでの工程により、２個の転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、２個の駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）によって構成されるメモリセルが略完成する。
【００８７】
次に、図３３および図３４に示すように、酸化シリコン膜７３の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜８１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで積層体（Ｐ1、Ｐ2）の上部の酸化シリコン膜８１、７３および窒化シリコン膜７２、６２を除去することにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部半導体層（ソース）５９が露出するスルーホール８２を形成する。
【００８８】
上記ドライエッチングを行う際は、まず積層体（Ｐ1、Ｐ2）の上部の酸化シリコン膜８１、７３が除去された段階でエッチングを一旦停止し、次に窒化シリコン膜７２、６２をエッチングする。このとき、フォトマスクの合わせずれによって、スルーホール８２と上部半導体層５９の相対的な位置が、たとえばＢ−Ｂ’線方向にずれた場合でも、窒化シリコン膜６２および上部半導体層５９の側壁には酸化シリコン膜からなるサイドウォールスペーサ７１が形成されているので、窒化シリコン膜７２、６２をエッチングしたときに、ゲート電極６６の上部がサイドウォールスペーサ７１によって保護され、ゲート電極６６の露出が防止される。
【００８９】
次に、周辺回路のスルーホール７９の上部を覆っている酸化シリコン膜８１をエッチングしてスルーホール８３を形成することにより、スルーホール７９に埋め込まれたプラグ８０の表面を露出させる。また、メモリアレイに形成されたスルーホール７６〜７８の上部を覆っている酸化シリコン膜８１をエッチングしてスルーホール８４を形成することにより、スルーホール７６〜７８に埋め込まれたプラグ８０の表面を露出させる。
【００９０】
次に、スルーホール８２、８３、８４の内部にプラグ８５を形成する。プラグ８５を形成するには、たとえばスルーホール８２、８３、８４の内部を含む酸化シリコン膜８１上にスパッタリング法でＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール８２、８３、８４の外部のＴｉＮ膜およびＷ膜を化学的機械研磨法によって除去する。
【００９１】
次に、図３５および図３６に示すように、酸化シリコン膜８１の上部にＣＶＤ法で炭化シリコン膜８６と酸化シリコン膜８７とを堆積した後、フォトレジスト膜をマスクにしてスルーホール８２、８３、８４の上部の酸化シリコン膜８７と炭化シリコン膜８６とをドライエッチングすることにより、配線溝８８を形成する。縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上方に位置するスルーホール８２の上部に形成された配線溝８８と、この配線溝８８の両側に隣接して形成された２つの配線溝８８は、Ｙ方向に延在する帯状の平面パターンを有している。また、メモリセルの端部に形成された４つの配線溝８８は、Ｙ方向に長辺を有する矩形の平面パターンを有している。
【００９２】
次に、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上方を通る配線溝８８の内部に電源電圧線９０（Ｖｄｄ）を形成し、周辺回路領域の配線溝８８の内部に第２層配線８９を形成する。また、転送用ＭＩＳＦＥＴ（ＴＲ1）および駆動用ＭＩＳＦＥＴ（ＤＲ1）のｎ+型半導体領域１４（ソース、ドレイン）およびプラグ８０の上方を通る配線溝８８の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）を形成し、転送用ＭＩＳＦＥＴ（ＴＲ2）および駆動用ＭＩＳＦＥＴ（ＤＲ2）のｎ+型半導体領域１４（ソース、ドレイン）およびプラグ８０の上方を通る配線溝８８の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の他方（データ線ＢＬＢ）を形成する。さらに、メモリセルの端部に形成された４つの配線溝８８の内部に引き出し配線９２を形成する。
【００９３】
電源電圧線９０（Ｖｄｄ）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線８９および引き出し配線９２を形成するには、配線溝８８の内部を含む酸化シリコン膜８７上に導電性バリア膜として、たとえばスパッタリング法で窒化タンタル（ＴａＮ）膜またはＴａ膜を堆積し、さらにスパッタリング法またはメッキ法で金属膜であるＣｕ膜を堆積した後、配線溝８８の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。
【００９４】
電源電圧線９０（Ｖｄｄ）は、プラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部半導体層（ソース）５９と電気的に接続される。また、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）は、プラグ８４、８０、中間導電層４４およびプラグ２８を介して転送用ＭＩＳＦＥＴ（ＴＲ1）のｎ+型半導体領域１４（ソース、ドレインの他方）と電気的に接続され、他方（データ線ＢＬＢ）は、プラグ８４、８０、中間導電層４４およびプラグ２８を介して転送用ＭＩＳＦＥＴ（ＴＲ2）のｎ+型半導体領域１４（ソース、ドレインの他方）と電気的に接続される。
【００９５】
次に、図３７および図３８に示すように、上記電源電圧線９０（Ｖｄｄ）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線８９および引き出し配線９２が形成された配線層の上部に基準電圧線９１（Ｖｓｓ）およびワード線（ＷＬ）を形成する。基準電圧線９１（Ｖｓｓ）およびワード線（ＷＬ）は、図３７のＸ方向に延在する帯状の平面パターンを有している。
【００９６】
基準電圧線９１（Ｖｓｓ）およびワード線（ＷＬ）を形成するには、まず酸化シリコン膜８７の上部に絶縁膜９３を堆積した後、この絶縁膜９３に配線溝９４を形成し、続いてこの配線溝９４の内部を含む絶縁膜９３上に前述した方法でＣｕ膜およびＴａＮ膜を堆積した後、配線溝９４の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。絶縁膜９３は、たとえばＣＶＤ法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。また、絶縁膜９３に配線溝９４を形成する際には、メモリセルの端部に形成された４つの引き出し配線９２のそれぞれの上部の配線溝９４に開口９４ａを形成し、これらの開口９４ａを通じて４つの引き出し配線９２のそれぞれの一部を配線溝９４の底部に露出させる。
【００９７】
基準電圧線９１（Ｖｓｓ）は、引き出し配線９２、プラグ８４、８０、中間導電層４５およびプラグ２８を介して駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのｎ+型半導体領域１４（ソース）と電気的に接続される。また、ワード線（ＷＬ）は、引き出し配線９２、プラグ８４、８０、中間導電層４１およびプラグ２８を介して転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のそれぞれｎ+型半導体領域１４（ソース、ドレインの他方）と電気的に接続される。ここまでの工程により、本実施の形態１のＳＲＡＭが完成する。
【００９８】
このように、本実施の形態によれば、ＳＲＡＭのメモリセルサイズを大きくせずにソフトエラーによるメモリセル内での誤電流の発生を防ぐことできる。また、各メモリセル内での誤電流の発生を低減できるので、ウエル給電配線２２２、２２３（図７２参照）の本数の増大を防止でき、ＳＲＡＭを高集積化できる。
【００９９】
（実施の形態２）
次に、本実施の形態２のＳＲＡＭの製造方法について説明する。
【０１００】
本実施の形態２のＳＲＡＭの製造工程は、前記実施の形態１において開口部ＰＲＨを形成するまでの工程（図２〜図８参照）は同様である。その後、フォトレジスト膜ＰＲＦをマスクとし基板１にｐ型の不純物（第１不純物）として、たとえばＢ（ホウ素）イオンを導入し、開口部ＰＲＨ下のｎ+型半導体領域１４の下部にｎ+型半導体領域１４と接するようにｐ+型電荷捕獲層（第２半導体領域）ＲＥＴ２を形成する。この時、Ｂイオンの導入量は、５×１０14個／ｃｍ2〜１×１０16個／ｃｍ2程度とすることを例示できる。ｐ+型電荷捕獲層（第２半導体領域）ＲＥＴ２の不純物濃度はｐ型ウエル４（基板）の不純物濃度よりも高く構成される。ここで、図４０は、基板１の表面からの深さと基板１中に導入された不純物の濃度との関係を例示したものである。また、図４０中において、実線で示してあるのは実際の不純物濃度であり、点線で示してあるのは実効的な不純物濃度（正味の空間電荷密度（Net charge）を示す）である。図４０に示すように、たとえばＢイオンの導入によって形成されるｐ+型電荷捕獲層ＲＥＴ２は空乏層中に形成されるものであり、導入されたＢイオンの濃度は、ｐ+型電荷捕獲層ＲＥＴ２が形成されていない場合のｎ+型半導体領域とｐ型ウエル４（基板）との間のｐｎ接合部（実効的な不純物濃度が０となるところ）でピークを持つように形成される。
【０１０１】
このようなｐ+型電荷捕獲層ＲＥＴ２を形成することにより、空乏層中、特にｐ型ウエル４とｎ+型半導体領域１４とによるｐ+ｎ+接合部においては電子の存在する伝導帯と前述の正孔Ｈ１（図１０参照）の存在する伝導帯との距離が近くなり（図４１参照）、正孔Ｈ１および電子は空乏層中を移動しやすくなる。すなわち、ｐ+型電荷捕獲層ＲＥＴ２を設けることによって、ｐ+型電荷捕獲層ＲＥＴ２とｎ+型半導体領域１４とによるｐ+ｎ+接合が形成され、このｐ+ｎ+接合によって生じる強電界により正孔Ｈ１はリーク電流となってｐ+型電荷捕獲層ＲＥＴ２からｎ+型半導体領域１４へ移動し、ｎ+型半導体領域１４と電気的に接続するプラグ２８（図１８参照）から放出される。このように、ｐｎ接合部でのリーク電流が増大し、ｐ型ウエル４（基板）の電位の安定性を増大することができる。その結果、エネルギー粒子のｐ型ウエル４への浸入によるソフトエラーを防ぐことが可能となる。また、ｐ+型電荷捕獲層ＲＥＴ２を形成することにより、前記実施の形態１と同様に、ｐ+型電荷捕獲層ＲＥＴ２が設けられたＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2））は、ｐ+型電荷捕獲層ＲＥＴ２が設けられていないＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2））、周辺回路を構成するＭＩＳＦＥＴに比べて、ゲート電圧が０Ｖの時のソース・ドレイン間電流（リーク電流）が大きくなるが（図１３参照）、ＭＩＳＦＥＴとしてのソース・ドレイン間電流特性は保てるので、スイッチング素子として用いることは可能である。
【０１０２】
このように、本実施の形態２では、駆動用ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソースとｐ型ウエル４（基板）との間のリーク電流を、ドレインとｐ型ウエル４（基板）との間のリーク電流より大きくすることにより、ｐ型ウエル４（基板）の電位の安定性を増大することができる。エネルギー粒子によるソフトエラーを防ぐことができる。
【０１０３】
また、ｐ＋電荷捕獲層ＲＥＴ２を、ｎ+型半導体領域１４の下部に設けることにより、メモリセルサイズを増大させることなく、ｐ型ウエル４（基板）の電位の安定性を増大することができる。エネルギー粒子によるソフトエラーを防ぐことができる。
【０１０４】
また、図４２および図４３に示すように、平面でｎ+型半導体領域１４とｐ+型電荷捕獲層ＲＥＴ２とが隣接するようにフォトレジスト膜ＰＲＦに開口部ＰＲＨを形成してＢイオンの導入を行い、後の工程で形成されるプラグがｐ+型電荷捕獲層ＲＥＴ２およびｎ+型半導体領域１４の両方に接するようにｐ+型電荷捕獲層ＲＥＴ２形成してもよい。この時、Ｂイオンの導入量は、５×１０14個／ｃｍ2〜１×１０16個／ｃｍ2程度とすることを例示できる。このようなｐ+型電荷捕獲層ＲＥＴ２を形成することにより、後の工程で形成されるプラグ２８（図１８参照）がｐ+型電荷捕獲層ＲＥＴ２とオーミック接触することになる。それにより、前述の正孔Ｈ１（図１０参照）はオーミック電流としてｐ+型電荷捕獲層ＲＥＴ２を通じてプラグ２８（図１８参照）から放出することが可能となる。その結果、エネルギー粒子のｐ型ウエル４への浸入によるソフトエラーを防ぐことが可能となる。
【０１０５】
その後、前記実施の形態１において図１６〜図３８を用いて説明した工程と同様の工程を経ることによって、本実施の形態２のＳＲＡＭを製造する。
【０１０６】
このような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることが可能となる。
【０１０７】
なお、本実施の形態２において、フォトレジスト膜ＰＲＦを用いて前記実施の形態１に示す電荷捕獲層ＲＥＴを形成してもよい。これにより、マスク枚数を増大させることなく、ｐｎ接合部でのリーク電流をより増大させ、ｐ型ウエル４（基板）の電位の安定性をより増大させることができる。すなわち、製造工程の増大を抑えて、かつソフトエラーを防ぐことが可能となる。
【０１０８】
（実施の形態３）
次に、本実施の形態３のＳＲＡＭの製造方法について説明する。
【０１０９】
本実施の形態３のＳＲＡＭの製造工程は、前記実施の形態１における電荷捕獲層ＲＥＴを形成する工程を除き、酸化シリコン膜２０を成膜するまでの工程（図２〜図１７参照）は同様である。酸化シリコン膜２０を成膜後、図４４および図４５に示すように、フォトレジスト膜をマスクとして酸化シリコン膜２０をエッチングし、コンタクトホール２５を形成する。続いて、酸化シリコン膜２０をマスクとして基板１にアルゴンイオンを導入し、コンタクトホール２５下のｎ+型半導体領域１４の下部にｎ+型半導体領域１４と接するように電荷捕獲層ＲＥＴを形成する。この時、アルゴンイオンを導入するエネルギーおよびアルゴンイオンの導入量については、前記実施の形態１における電荷捕獲層ＲＥＴの形成時と同様の数値を例示することができる。
【０１１０】
また、アルゴンイオンを導入する代わりに、Ｂイオンを導入することによってｐ+型電荷捕獲層ＲＥＴ２を形成してもよい。この時、Ｂイオンの導入量については、前記実施の形態２におけるｐ+型電荷捕獲層ＲＥＴ２の形成時と同様の数値を例示することができる。
【０１１１】
上記電荷捕獲層ＲＥＴおよびｐ+型電荷捕獲層ＲＥＴ２は、それぞれ前記実施の形態１における電荷捕獲層ＲＥＴ（たとえば図９参照）および前記実施の形態２におけるｐ+型電荷捕獲層ＲＥＴ２（たとえば図３９参照）と同様の機能を有するものである。
【０１１２】
上記電荷捕獲層ＲＥＴまたはｐ+型電荷捕獲層ＲＥＴ２を形成した後、フォトレジスト膜をマスクとして酸化シリコン膜をエッチングし、コンタクトホール２５以外のコンタクトホール２１〜２７（図１６および図１７参照）を形成する。その後、前記実施の形態１において図１８〜図３８を用いて説明した工程と同様の工程を経ることによって、本実施の形態３のＳＲＡＭを製造する。
【０１１３】
このような本実施の形態３によっても、前記実施の形態１、２と同様の効果を得ることが可能となる。
【０１１４】
（実施の形態４）
次に、本実施の形態４のＳＲＡＭの製造方法について説明する。
【０１１５】
本実施の形態４においては、図４６に示すように、前記実施の形態２で説明したｐ+型電荷捕獲層ＲＥＴ２は、ｎ+型半導体領域１４の下部にｎ+型半導体領域１４と離間して形成する。また、コンタクトホール２５はｐ+型電荷捕獲層ＲＥＴ２に達するように形成し、プラグ２８をｐ+型電荷捕獲層ＲＥＴ２と接触させる。すなわち、プラグ２８がｐ+型電荷捕獲層ＲＥＴ２とオーミック接触することになる。それにより、前記実施の形態１で前述した正孔Ｈ１（図１０参照）はオーミック電流としてｐ+型電荷捕獲層ＲＥＴ２を通じてプラグ２８から放出することが可能となる。その結果、エネルギー粒子のｐ型ウエル４への浸入によるソフトエラーを防ぐことが可能となる。
【０１１６】
このような本実施の形態４によっても、前記実施の形態２と同様の効果を得ることが可能となる。
【０１１７】
（実施の形態５）
本実施の形態５の半導体集積回路装置は、前記実施の形態１〜４のＳＲＡＭとは異なる構造を有するＳＲＡＭを含むものである。
【０１１８】
図４７は、本実施の形態５のＳＲＡＭのメモリセルの等価回路図である。図４７に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）、２個の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および２個の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）によって構成されている。メモリセル（ＭＣ）を構成するこれら６個のＭＩＳＦＥＴのうち、２個の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）および２個の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。
【０１１９】
メモリセル（ＭＣ）の駆動用ＭＩＳＦＥＴ（Ｑｄ１）および負荷用ＭＩＳＦＥＴ（Ｑｐ１）は第１のインバータＩＮＶ1を構成し、駆動用ＭＩＳＦＥＴ（Ｑｄ２）および負荷用ＭＩＳＦＥＴ（Ｑｐ２）は第２のインバータＩＮＶ2を構成している。これら一対のインバータＩＮＶ1、ＩＮＶ2はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【０１２０】
すなわち、駆動用ＭＩＳＦＥＴ（Ｑｄ１）のドレインと、負荷用ＭＩＳＦＥＴ（Ｑｐ１）のドレインと、駆動用ＭＩＳＦＥＴ（Ｑｄ２）のゲートと、負荷用ＭＩＳＦＥＴ（Ｑｐ２）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動用ＭＩＳＦＥＴ（Ｑｄ２）のドレインと、負荷用ＭＩＳＦＥＴ（Ｑｐ２）のドレインと、駆動用ＭＩＳＦＥＴ（Ｑｄ１）のゲートと、負荷用ＭＩＳＦＥＴ（Ｑｐ２）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【０１２１】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴ（Ｑｔ１）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴ（Ｑｔ２）のソース、ドレインの一方に電気的に接続されている。転送用ＭＩＳＦＥＴ（Ｑｔ１）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送用ＭＩＳＦＥＴ（Ｑｔ２）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）のソースは、基準電圧（Ｖｓｓ）よりも電位の高いたとえば３Ｖの電源電圧（Ｖｄｄ）を供給する電源電圧線（Ｖｄｄ）に電気的に接続され、他端、すなわち２個の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のソースは、たとえば０Ｖの基準電圧（Ｖｓｓ）を供給する基準電圧線（Ｖｓｓ）に電気的に接続されている。転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ、Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【０１２２】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）にたとえば電源電圧（Ｖｄｄ）を印加し、転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）をＯＮにして一対の蓄積ノード（Ａ、Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖｄｄ）を印加して、転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のＯＮ、ＯＦＦを反転させる。
【０１２３】
このような、ＳＲＡＭのメモリセルは、図４８に示すメモリセル形成領域（ＳＲＡＭ）に形成され、その周辺には、たとえば論理回路形成領域（Ｌｏｇｉｃ）が存在する。後述するように、論理回路形成領域（Ｌｏｇｉｃ）には、たとえば論理回路を構成するｎチャネルＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。これらのメモリセル形成領域（ＳＲＡＭ）および論理回路形成領域（Ｌｏｇｉｃ）は、単一の基板１０１上に形成されている。
【０１２４】
次に、本実施の形態５の半導体集積回路装置をその製造工程に従って説明する。図４９〜図５９は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。なお、メモリセル形成領域（ＳＲＡＭ）において、ｎチャネルＭＩＳＦＥＴが形成される領域とｐチャネル型ＭＩＳＦＥＴが形成される領域とでは、ＭＩＳＦＥＴを形成する部材の導電型が逆になるだけでほぼ同じ断面となるので、一方のみの図示とする。
【０１２５】
まず、図４９および図５０に示すように、基板１０１中に素子分離溝１０２を形成する。ここで、図４９は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す基板の平面図であり、図５０の左側の図は、図４９中のＡ−Ａ線に対応する断面図である。また、図５０の右側の図は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【０１２６】
この素子分離溝１０２は、以下のように形成する。たとえば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１０１をエッチングすることにより深さ２５０ｎｍ程度の溝を形成する。その後、たとえば基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜と基板１０１との界面に生じるストレスを緩和するために形成するものである。次に、溝の内部を含む基板１０１上に、たとえばＣＶＤ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜１０５からなる絶縁膜を堆積し、ＣＭＰ法で溝の上部の酸化シリコン膜１０５を研磨し、その表面を平坦化する。
【０１２７】
次に、たとえば基板１０１にｐ型の不純物（たとえばＢ）およびｎ型の不純物（たとえばＰ）をイオン打ち込みした後、約１０００℃の熱処理でこれら不純物を拡散させることによって、基板１０１にｐ型ウエル（第１ウエル）１０３およびｎ型ウエル（第２ウエル）１０４を形成する。それにより、メモリセル形成領域（ＳＲＡＭ）の基板１０１には、ｐ型ウエル１０３およびｎ型ウエル１０４主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成される。これらの活性領域は、絶縁膜である酸化シリコン膜１０５が埋め込まれた素子分離溝１０２で囲まれている。追って詳細に説明するように、メモリセル形成領域（ＳＲＡＭ）の基板１の主表面には、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）が形成され、このうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル１０３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル１０３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル１０４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル１０４）上に形成される。また、論理回路形成領域（Ｌｏｇｉｃ）の基板１０１には、ｐ型ウエル１０３およびｎ型ウエル１０４が形成される。また、論理回路形成領域（Ｌｏｇｉｃ）のｐ型ウエル１０３には、論理回路を構成するｎチャネルＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル１０４には、論理回路を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１２８】
次に、たとえばフッ酸系の洗浄液を用いて基板１０１（ｐ型ウエル１０３およびｎ型ウエル１０４）の表面をウェット洗浄した後、図５１および図５２に示すように、約８００℃の熱酸化でｐ型ウエル１０３およびｎ型ウエル１０４のそれぞれの表面に膜厚６nm程度の清浄なゲート絶縁膜１０８を形成する。
【０１２９】
続いて、ゲート絶縁膜１０８上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜１０８の上部に、たとえば膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積する。次いで、たとえばフォトレジスト膜をマスクにしてその多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。メモリセル形成領域（ＳＲＡＭ）の活性領域Ａｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成されている。これらのゲート電極は、それぞれ図中のＡ−Ａと直交する方向に形成される。また、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共通である。また、論理回路形成領域（Ｌｏｇｉｃ）の半導体基板１（ｐ型ウエル１０３およびｎ型ウエル１０４）上にも、このゲート電極Ｇが形成される。
【０１３０】
次に、たとえばｐ型ウエル１０３上のゲート電極Ｇの両側にｎ型不純物（たとえばＰ）を注入することによってｎ-型半導体領域１１３を形成し、また、ｎ型ウエル１０４上のゲート電極Ｇの両側にｐ型不純物（たとえばＢ）を注入することによってｐ-型半導体領域１１４を形成する。
【０１３１】
次に、基板１０１上に、たとえばＣＶＤ法で酸化シリコン膜１１６を堆積する。この酸化シリコン膜１１６は、後述するサイドウォールスペーサ形成時のエッチングストッパとしての機能を有する。
【０１３２】
さらに、酸化シリコン膜１１６上に、たとえばＣＶＤ法で窒化シリコン膜を堆積した後、その窒化シリコン膜を異方的にエッチングすることによって、ゲート電極Ｇの側壁に窒化シリコン膜からなるサイドウォールスペーサ１１６ｓを形成する。この際、窒化シリコン膜のエッチングを、その下層の酸化シリコン膜１１６に対して選択比のとれる条件で行い、基板１０１（ｐ型ウエル１０３、ｎ型ウエル１０４）の表面のエッチングを防止する。次いで、このサイドウォールスペーサ１１６ｓをマスクに酸化シリコン膜１１６をエッチングする。この際、酸化シリコン膜１１６のエッチングを、その下層の基板１０１（ｐ型ウエル１０３、ｎ型ウエル１０４）に対して選択比のとれる条件で行う。
【０１３３】
次に、たとえばｐ型ウエル１０３にｎ型不純物（ＰまたはＡｓ）をイオン打ち込みすることによってｎ+型半導体領域（第１半導体領域）１１７（ソース、ドレイン）を形成し、ｎ型ウエル１０４にｐ型不純物（Ｂ）をイオン打ち込みすることによってｐ+型半導体領域（第３半導体領域）１１８（ソース、ドレイン）を形成する。ここまでの工程で、メモリセル形成領域（ＳＲＡＭ）に、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成し、また、論理回路形成領域（Ｌｏｇｉｃ）に、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【０１３４】
続いて、基板１０１の表面を洗浄した後、基板１０１上に、スパッタリング法により、たとえばＣｏ膜、Ｎｉ膜もしくはＴｉ膜等の金属膜を堆積し、次いで、約６００℃で１分間程度の熱処理を施すことにより、基板１０１の露出部（ｎ+型半導体領域１１７、ｐ+型半導体領域１１８）およびゲート電極Ｇ上に、ＣｏＳｉ2、ＮｉＳｉもしくはＴｉＳｉ等の金属シリサイド（シリサイド）層１１９を形成する。次いで、未反応の金属膜をエッチングにより除去した後、７００〜８００℃程度で１分間程度の熱処理を施し、金属シリサイド層１１９を低抵抗化する。
【０１３５】
次に、図５３および図５４に示すように、基板１０１上にフォトレジスト膜ＰＲＦを成膜する。続いて、フォトリソグラフィ技術によってそのフォトレジスト膜ＰＲＦをパターニングし、開口部ＰＲＨ１、ＲＰＨ２を形成する。開口部ＰＲＦ１は駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のソースに相当する領域上に配置されるように形成し、開口部ＲＰＨ２は負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）のソースに相当する領域上に配置されるように形成する。
【０１３６】
続いて、フォトレジスト膜ＰＲＦをマスクとして基板１にアルゴンイオンを導入することにより、開口部ＰＲＨ２下のｐ+型半導体領域１１８の下部にｐ+型半導体領域１１８と接するように電荷捕獲層ＲＥＴを形成し、開口部ＰＲＨ１下のｎ+型半導体領域１１７の下部にｎ+型半導体領域１１７と接するように電荷捕獲層ＲＥＴを形成する。この電荷捕獲層ＲＥＴは、前記実施の形態１における電荷捕獲層ＲＥＴ（たとえば図９参照）と同様の機能を有するものである。
【０１３７】
たとえばエネルギー粒子がｎ型ウエル１０４およびｐ型ウエル１０３に入ると、ｎ型ウエル１０４およびｐ型ウエル１０３内では電子−正孔対が発生する。ｎ型ウエル１０４内では、正孔はｐ+型半導体領域１１８を通じ、後の工程でｐ+型半導体領域１１８と電気的に接続するように形成されるプラグから流出してしまうことになる。また、ｐ型ウエル１０３内では、電子はｎ+型半導体領域１１７を通じ、後の工程でｎ+型半導体領域１１７と電気的に接続するように形成されるプラグから流出してしまうことになる。そのため、ｎ型ウエル１０４内には電子が残ってしまい、ｐ型ウエル１０３内には正孔が残ってしまうので、ｎ型ウエル１０４は負に帯電し、ｐ型ウエル１０３は正に帯電し、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれのチャネルがオンになり、誤電流が流れてしまう（ソフトエラーが発生してしまう）ことになる。そこで本実施の形態５では、前記実施の形態１と同様に、上記電荷捕獲層ＲＥＴを設けることによって表面準位を形成してｎ型ウエル１０４内に残った電子もしくはｐ型ウエル１０３内に残った正孔を捕獲し、再結合電流としてｐ+型半導体領域１１８と電気的に接続するプラグもしくはｎ+型半導体領域１１７と電気的に接続するプラグから放出する。そのため、エネルギー粒子によるソフトエラーを防ぐことができる。
【０１３８】
また、上記のように、ｎ型ウエル１０４およびｐ型ウエル１０３へのアルゴンイオンの導入を一括して行うことにより、ｎ型ウエル１０４およびｐ型ウエル１０３へ別々にアルゴンイオンを導入する場合に比べて工程数を削減することができる。
【０１３９】
また、本発明者らは、図５５に示すように、メモリセル内に別途活性領域Ｌ１（ｐ型ウエル１０３）および活性領域Ｌ２（ｎ型ウエル１０４）を設け、この活性領域Ｌ１、Ｌ２に上層の配線からのプラグＰＬＧを接続し、プラグＰＬＧからｐ型ウエル１０３およびｎ型ウエル１０４へそれぞれ給電することによって上記正孔および電子を解消する手段（以下、検討例２と記す）について検討した。このような検討例２では、活性領域Ｌ１、Ｌ２を設けたことによってメモリセル１個の占有領域が増加することになる。本発明者らの行った実験によれば、検討例２におけるメモリセル１個の占有領域は、本実施の形態５のメモリセル１個の占有領域の約１．２倍となることがわかった。すなわち、本実施の形態５によれば、メモリセル１個の占有領域を増加させることなくメモリセルのソフトエラー耐性を向上することができる。
【０１４０】
また、フォトレジスト膜ＰＲＦに形成した開口部ＰＲＨ１、ＰＲＨ２については、その平面形状が図５３に示したような正方形以外にも前記実施の形態１にて図１５に示したような長方形などの矩形や、円形または楕円形などとしてもよい。
【０１４１】
次に、上記フォトレジスト膜ＰＲＦを除去した後、図５６および図５７に示すように、基板１０１上に、たとえばＣＶＤ法で窒化シリコン膜（第１絶縁膜）１２０を堆積する。なお、この窒化シリコン膜１２０は、後述するコンタクトホールの形成時のエッチングストッパとして機能する。続いて、窒化シリコン膜１２０の上部に、たとえば酸化シリコン膜（第１絶縁膜）１２１を堆積する。この酸化シリコン膜１２１は、たとえばテトラエトキシシランを原料としたプラズマＣＶＤ法により形成する。この酸化シリコン膜１２１および窒化シリコン膜１２０は、ゲート電極Ｇと後述する局所配線（ローカルインターコネクト）との間の層間絶縁膜となる。
【０１４２】
次に、たとえばフォトレジスト膜をマスクとして酸化シリコン膜２１および窒化シリコン膜２０をドライエッチングすることによって、コンタクトホール（第１開孔部、第２開孔部）Ｃ１を形成する。すなわち、メモリセル形成領域（ＳＲＡＭ）のｎ+型半導体領域１１７（ソース、ドレイン）およびｐ+型半導体領域１１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する。このうち、負荷用ＭＩＳＦＥＴＱｐ１のドレイン上のコンタクトホールＣ１は、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極上まで延在している。また、負荷用ＭＩＳＦＥＴＱｐ２のドレイン上のコンタクトホールＣ１は、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極上まで延在している。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。また、論理回路形成領域（Ｌｏｇｉｃ）のｎ+型半導体領域１１７（ソース、ドレイン）およびｐ+型半導体領域１１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する。
【０１４３】
次に、たとえばコンタクトホールＣ１内に導電性膜を埋め込むことによりプラグ（第１プラグ、第２プラグ）ＰＧ１を形成する。このプラグＰＧ１を形成するには、まず、コンタクトホールＣ１の内部を含む酸化シリコン膜１２１の上部に、たとえばスパッタリング法によりＴｉＮ膜よりなる薄いバリア層を堆積し、次いで、たとえばＣＶＤ法によりＷ（タングステン）膜よりなる導電性膜を堆積する。この後、酸化シリコン膜１２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１外部のＴｉＮ膜およびＷ膜を除去することにより、コンタクトホールＣ１内にプラグＰＧ１を形成することができる。
【０１４４】
次いで、図５８および図５９に示すように、プラグＰＧ１および酸化シリコン膜１２１上に、酸化シリコン膜１２２をＣＶＤ法により堆積する。続いて、フォトレジスト膜をマスクとして酸化シリコン膜１２２をドライエッチングすることによって、プラグＰＧ１上に配線溝ＨＭ０を形成する。すなわち、メモリセル形成領域（ＳＲＡＭ）のｎ+型半導体領域１１７（ソース、ドレイン）およびｐ+型半導体領域１１８（ソース、ドレイン）上のプラグＰＧ１上に配線溝ＨＭ０を形成する。このうち、負荷用ＭＩＳＦＥＴＱｐ１のドレインと接続されるプラグＰＧ１上の配線溝ＨＭ０は、駆動用ＭＩＳＦＥＴＱｄ１のドレインと接続されるプラグＰＧ１上まで延在している。また、負荷用ＭＩＳＦＥＴＱｐ２のドレインと接続されるプラグＰＧ１上の配線溝ＨＭ０は、駆動用ＭＩＳＦＥＴＱｄ２のドレインと接続されるプラグＰＧ１上まで延在している。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上のプラグＰＧ１上に配線溝ＨＭ０を形成する。また、論理回路形成領域（Ｌｏｇｉｃ）のｎ+型半導体領域１１７（ソース、ドレイン）およびｐ+型半導体領域１１８（ソース、ドレイン）上のプラグＰＧ１上に配線溝ＨＭ０を形成する。
【０１４５】
続いて、配線溝ＨＭ０内に導電性膜を埋め込むことにより局所配線（ローカルインターコネクト）ＬＩ、ＬＩｃを形成する。この局所配線は、後述する第１層配線より下層に位置する配線であるため、「Ｍ０」と、呼ばれることもある。この局所配線（ローカルインターコネクト）ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）を形成するには、まず、配線溝ＨＭ０の内部を含む酸化シリコン膜１２２の上部に、たとえばスパッタリング法によりＴｉＮ膜よりなる薄いバリア層を堆積し、次いで、たとえばＣＶＤ法によりＷ膜よりなる導電性膜を堆積する。この後、酸化シリコン膜１２２の表面が露出するまでエッチバックもしくはＣＭＰを施し、配線溝ＨＭ０外部のＴｉＮ膜およびＷ膜を除去することにより形成することができる。
【０１４６】
この工程により、メモリセル形成領域（ＳＲＡＭ）においては、負荷用ＭＩＳＦＥＴＱｐ１のドレイン、駆動用ＭＩＳＦＥＴＱｄ１のドレイン、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極が、局所配線ＬＩｃ（Ｍ０ｃ）およびプラグＰＧ１を介して接続される。また、負荷用ＭＩＳＦＥＴＱｐ２のドレイン、駆動用ＭＩＳＦＥＴＱｄ２のドレイン、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極が、局所配線ＬＩｃ（Ｍ０ｃ）およびプラグＰＧ１を介して接続される。
【０１４７】
次に、局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）および酸化シリコン膜１２２上に、たとえばＣＶＤ法により酸化シリコン膜１２５を堆積する。続いて、局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上の酸化シリコン膜１２５をエッチングにより除去することによりコンタクトホールＣ２を形成する。すなわち、メモリセル形成領域（ＳＲＡＭ）の局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上にコンタクトホールＣ２を形成する。また、論理回路形成領域（Ｌｏｇｉｃ）の局所配線ＬＩ（Ｍ０）上にコンタクトホールＣ２を形成する。このうち、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇと接続される局所配線ＬＩ（Ｍ０）上のコンタクトホールＣ２は、第１層配線Ｍ１（ワード線ＷＬ）と前記ゲート電極Ｇとの接続のために用いられる。
【０１４８】
次いで、コンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰＧ２を形成する。このプラグＰＧ２を形成するには、たとえば、まずコンタクトホールＣ２の内部を含む酸化シリコン膜１２５の上部にスパッタリング法によりＴｉＮ膜よりなる薄いバリア層を堆積し、次いでＣＶＤ法によりＷ膜よりなる導電性膜を堆積する。この後、酸化シリコン膜１２５の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ２外部のＴｉＮ膜およびＷ膜を除去する。
【０１４９】
続いて、酸化シリコン膜１２５およびプラグＰＧ２上に、第１層配線Ｍ１およびプラグＰＧ３を形成する。この第１層配線Ｍ１およびプラグＰＧ３は、たとえばＣｕ（銅）膜よりなる埋め込み配線および埋め込みプラグとすることができる。この第１層配線Ｍ１およびプラグＰＧ３を形成するには、まず、酸化シリコン膜１２５およびプラグＰＧ２上に、酸化シリコン膜１２７をＣＶＤ法により堆積し、次いで、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜１２７をドライエッチングすることによって、配線溝ＨＭ１およびコンタクトホールＣ３を形成する。次いで、配線溝ＨＭ１およびコンタクトホールＣ３内を含む酸化シリコン膜１２５上に、たとえば、ＴｉＮ膜からなる薄いバリア層をスパッタリング法もしくはＣＶＤ法により堆積し、次いで、このバリア層上に、Ｃｕ膜をスパッタリング法もしくはめっき法により形成する。この後、酸化シリコン膜１２７の表面が露出するまでエッチバックもしくはＣＭＰを施し、配線溝ＨＭ１およびコンタクトホールＣ３外部のＴｉＮ膜およびＣｕ膜を除去することにより、配線溝ＨＭ１内に第１層配線Ｍ１を、また、コンタクトホールＣ３内にプラグＰＧ３を形成する。すなわち、メモリセル形成領域（ＳＲＡＭ）には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと電気的に接続されるプラグＰＧ２と、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと電気的に接続されるプラグＰＧ２とを接続するよう第１層配線Ｍ１（ワード線ＷＬ）を形成する。また、前記プラグＰＧ２以外のプラグＰＧ２上には、プラグＰＧ３が形成される。また、論理回路形成領域（Ｌｏｇｉｃ）のプラグＰＧ２上にも、第１層配線Ｍ１等が形成される。
【０１５０】
次に、図６０に示すように、第１層配線Ｍ１、プラグＰＧ３および酸化シリコン膜１２７上にＣＶＤ法により酸化シリコン膜を堆積し、この酸化シリコン膜中に、コンタクトホールＣ２およびプラグＰＧ２を形成した工程と同様の工程でコンタクトホールＣ４およびプラグＰＧ４を形成する。
【０１５１】
続いて、前記酸化シリコン膜およびプラグＰＧ４上にＣＶＤ法により酸化シリコン膜を堆積し、この膜中に第１層配線Ｍ１と同様に第２層配線Ｍ２を形成し、本実施の形態５のＳＲＡＭのメモリセルおよび論理回路を有する半導体集積回路装置を製造する。メモリセル形成領域（ＳＲＡＭ）においては、第２層配線Ｍ２は、駆動用ＭＩＳＦＥＴＱｄ１ソースと電気的に接続されるプラグＰＧ４および駆動用ＭＩＳＦＥＴＱｄ２のソースと電気的に接続されるプラグＰＧ４上に、これらを接続するよう形成され、かかる第２層配線Ｍ２には、接地電圧(Ｖｓｓ)が印加される。また、第２層配線Ｍ２は、負荷用ＭＩＳＦＥＴＱｐ１のソースと電気的に接続されるプラグＰＧ４および負荷用ＭＩＳＦＥＴＱｐ２のソースと電気的に接続されるプラグＰＧ４上に、それぞれ第１層配線（ワード線ＷＬ）と直交する方向に形成され、かかる第２層配線Ｍ２には、電源電圧(Ｖｄｄ)が印加される。さらに、第２層配線Ｍ２は、転送用ＭＩＳＦＥＴＱｔ１およびＱｔ２の一端と電気的に接続されるプラグＰＧ４上に、それぞれ第１層配線（ワード線ＷＬ）と直交する方向に形成され、かかる第２層配線Ｍ２は、データ線対ＢＬＢ、ＢＬＴ（ビット線対）となる。
【０１５２】
このように、本実施の形態によれば、ＳＲＡＭのメモリセルサイズを大きくせずにソフトエラーによるメモリセル内での誤電流の発生を防ぐことできる。また、各メモリセル内での誤電流の発生を低減できるので、ウエル給電配線２２２、２２３（図７２参照）の本数の増大を防止でき、ＳＲＡＭを高集積化できる。
【０１５３】
（実施の形態６）
次に、本実施の形態６のＳＲＡＭの製造方法について説明する。
【０１５４】
本実施の形態６のＳＲＡＭの製造工程は、前記実施の形態５におけるフォトレジスト膜ＰＲＦを形成する工程（図４９〜図５４参照）は同様である。その後、図６１および図６２に示すように、フォトリソグラフィ技術によって開口部ＰＲＨ２を形成する。この開口部ＰＲＨ２は、前記実施の形態５における開口部ＰＲＨ２と同様のものである。続いて、フォトレジスト膜ＰＲＦをマスクとして基板１０１にｎ型の不純物（第２不純物）、たとえばＡｓまたはＰを導入し、開口部ＰＲＨ２下のｐ+型半導体領域１１８の下部にｐ+型半導体領域１１８と接するようにｎ+型電荷捕獲層ＲＥＴ３を形成する。
【０１５５】
続いて、上記フォトレジスト膜ＰＲＦを除去した後、図６３に示すように、新たに基板１０１上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜に開口部ＰＲＨ１を形成する。この開口部ＰＲＨ１は、前記実施の形態５における開口部ＰＲＨ１と同様のものである。続いて、フォトレジスト膜をマスクとして基板１０１にｐ型不純物（たとえばＢ）を導入し、開口部ＰＲＨ下のｎ+型半導体領域１１７（図５４参照）の下部にｎ+型半導体領域１１７と接するようにｐ+型電荷捕獲層ＲＥＴ２を形成する。
【０１５６】
上記のようなｎ+型電荷捕獲層ＲＥＴ３およびｐ+型電荷捕獲層ＲＥＴ２を形成することにより、ｎ+型電荷捕獲層ＲＥＴ３とｐ+型半導体領域１１８とによるｐ+ｎ+接合およびｐ+型電荷捕獲層ＲＥＴ２とｎ+型半導体領域１４とによるｐ+ｎ+接合が形成され、このｐ+ｎ+接合によって生じる強電界により、ｎ型ウエル１０４内に残った電子およびｐ型ウエル１０３内に残った正孔を捕獲し、リーク電流としてｐ+型半導体領域１１８と電気的に接続するプラグもしくはｎ+型半導体領域１１７と電気的に接続するプラグから放出する。そのため、エネルギー粒子によるソフトエラーを防ぐことができる。
【０１５７】
なお、本実施の形態６では、ｎ+型電荷捕獲層ＲＥＴ３を形成した後にｐ+型電荷捕獲層ＲＥＴ２を形成する場合について例示したが、ｐ+型電荷捕獲層ＲＥＴ２を形成した後にｎ+型電荷捕獲層ＲＥＴ３を形成してもよい。また、ｎ+型電荷捕獲層ＲＥＴ３を省略してｐ+型電荷捕獲層ＲＥＴ２のみを形成してもよい。すなわち、ＳＲＡＭにおいては、構成するＭＩＳＦＥＴのうちでは、駆動用ＭＩＳＦＥＴが最も電流駆動力が高くノード電位を支配する力が強い。このため、ｐ+型電荷捕獲層ＲＥＴ２を設けることにより駆動用ＭＩＳＦＥＴの安定性を向上させるだけでも、ソフトエラーの発生確率の低減が期待できる。
【０１５８】
また、図６４および図６５に示すように、平面でｐ+型半導体領域１１８とｎ+型電荷捕獲層ＲＥＴ３とが隣接するようにフォトレジスト膜ＰＲＦに開口部ＰＲＨ２を形成してｎ型不純物の導入を行い、後の工程で形成されるプラグがｎ+型電荷捕獲層ＲＥＴ３およびｐ+型半導体領域１１８の両方に接するようにｎ+型電荷捕獲層ＲＥＴ３を形成してもよい。このようなｎ+型電荷捕獲層ＲＥＴ３を形成することにより、後の工程で形成されるプラグＰＧ１（図５７参照）がｎ+型電荷捕獲層ＲＥＴ３とオーミック接触することになる。また、図６６に示すように、ｐ+型電荷捕獲層ＲＥＴ２についても、平面でｎ+型半導体領域１１７とｐ+型電荷捕獲層ＲＥＴ２とが隣接するようにフォトレジスト膜に開口部ＰＲＨ１を形成してｐ型不純物の導入を行い、後の工程で形成されるプラグがｐ+型電荷捕獲層ＲＥＴ２およびｎ+型半導体領域１１７の両方に接するように形成してもよい。それにより、前述の電子または正孔はオーミック電流としてｎ+型電荷捕獲層ＲＥＴ３またはｐ+型電荷捕獲層ＲＥＴ２を通じてプラグＰＧ１から放出することが可能となる。その結果、エネルギー粒子のｎ型ウエル１０４およびｐ型ウエル１０３への浸入によるソフトエラーを防ぐことが可能となる。
【０１５９】
その後、前記実施の形態５において図５５〜図６０を用いて説明した工程を経て本実施の形態６の半導体集積回路装置を製造する。
【０１６０】
（実施の形態７）
次に、本実施の形態７のＳＲＡＭの製造方法について説明する。
【０１６１】
本実施の形態７のＳＲＡＭの製造工程は、前記実施の形態５における電荷捕獲層ＲＥＴを形成する工程を除き、酸化シリコン膜１２１を成膜するまでの工程（図４９〜５３参照）は同様である。酸化シリコン膜１２１を成膜後、図６７および図６８に示すように、フォトレジスト膜をマスクとして酸化シリコン膜１２１をエッチングし、コンタクトホールＣ１を形成する。この時、形成されるコンタクトホールＣ１は、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）のソースとなるｎ+型半導体領域１１７またはｐ+型半導体領域１１８に達するもののみである。続いて、酸化シリコン膜１２１をマスクとして基板１０１にアルゴンイオンを導入し、コンタクトホールＣ１下のｐ+型半導体領域１１８（またはｎ+型半導体領域１１７）の下部にｐ+型半導体領域１１８（またはｎ+型半導体領域１１７）と接するように電荷捕獲層ＲＥＴを形成する。
【０１６２】
また、アルゴンイオンを導入する代わりに、ｐ+型半導体領域１１８の下部にはｎ型不純物を導入することによってｎ+型電荷捕獲層ＲＥＴ３を形成し、ｎ+型半導体領域１１７下部にはｐ型不純物を導入することによってｐ+型電荷捕獲層ＲＥＴ２を形成してもよい。
【０１６３】
上記電荷捕獲層ＲＥＴ、ｎ+型電荷捕獲層ＲＥＴ３およびｐ+型電荷捕獲層ＲＥＴ２は、それぞれ前記実施の形態５、６における電荷捕獲層ＲＥＴ（たとえば図５４参照）、前記実施の形態２におけるｎ+型電荷捕獲層ＲＥＴ３（たとえば図６２参照）およびｐ+型電荷捕獲層ＲＥＴ２（たとえば図３９参照）と同様の機能を有するものである。
【０１６４】
上記電荷捕獲層ＲＥＴ、またはｎ+型電荷捕獲層ＲＥＴ３およびｐ+型電荷捕獲層ＲＥＴ２を形成した後、フォトレジスト膜をマスクとして酸化シリコン膜をエッチングし、上記コンタクトホールＣ１以外のコンタクトホールＣ１（図５６および図５７参照）を形成する。その後、前記実施の形態５において図５８〜図６０を用いて説明した工程と同様の工程を経ることによって、本実施の形態７のＳＲＡＭを製造する。
【０１６５】
上記のような本実施の形態３によっても、前記実施の形態５、６と同様の効果を得ることが可能となる。
【０１６６】
（実施の形態８）
次に、本実施の形態８のＳＲＡＭの製造方法について説明する。
【０１６７】
本実施の形態８においては、図６９に示すように、前記実施の形態６で説明したｎ+型電荷捕獲層ＲＥＴ３は、ｐ+型半導体領域１１８の下部にｐ+型半導体領域１１８と離間して形成する。また、ｎ+型電荷捕獲層ＲＥＴ３上のコンタクトホールＣ１はｎ+型電荷捕獲層ＲＥＴ３に達するように形成し、プラグＰ１をｎ+型電荷捕獲層ＲＥＴ３と接触させる。なお、図示は省略するが、ｐ+型電荷捕獲層ＲＥＴ２（たとえば図３９参照）についても同様にｎ+型半導体領域１１７の下部にｎ+型半導体領域１１７と離間して形成し、ｐ+型電荷捕獲層ＲＥＴ２上のコンタクトホールＣ１はｐ+型電荷捕獲層ＲＥＴ２に達するように形成し、プラグＰ１をｐ+型電荷捕獲層ＲＥＴ２と接触させる。すなわち、プラグＰ１がｎ+型電荷捕獲層ＲＥＴ３またはｐ+型電荷捕獲層ＲＥＴ２とオーミック接触することになる。それにより、前記実施の形態５で前述したｎ型ウエル１０３内で発生した電子およびｐ型ウエル１０４内で発生した正孔は、それぞれオーミック電流としてｎ+型電荷捕獲層ＲＥＴ３またはｐ+型電荷捕獲層ＲＥＴ２を通じてプラグＰ１から放出することが可能となる。その結果、エネルギー粒子のｎ型ウエル１０３およびｐ型ウエル１０４への浸入によるソフトエラーを防ぐことが可能となる。
【０１６８】
なお、上記のｎ+型電荷捕獲層ＲＥＴ３またはｐ+型電荷捕獲層ＲＥＴ２に達するコンタクトホールＣ１は、その他のコンタクトホールＣ１と同じ工程で酸化シリコン膜１２１および窒化シリコン膜１２０を穿孔した後に、ｎ+型電荷捕獲層ＲＥＴ３またはｐ+型電荷捕獲層ＲＥＴ２に達するコンタクトホールＣ１が形成される位置以外を覆うフォトレジスト膜をマスクとして基板１０１をエッチングすることで形成することができる。
【０１６９】
このような本実施の形態８によっても、前記実施の形態６と同様の効果を得ることが可能となる。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７１】
以上説明した実施の形態の代表的なものによって得られる発明の概要を簡単に説明すれば以下のとおりである。
【０１７２】
１．第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の駆動用ＭＩＳＦＥＴとのそれぞれのソースおよびドレインを形成し、
前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記ドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きい。
【０１７３】
２．第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板の主面には、第１導電型の第１ウエルが形成され、
前記第１ウエル内には第２導電型の複数の第１半導体領域が形成され、前記複数の第１半導体領域は前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記第１ウエル内に前記ソースを構成する前記第１半導体領域と電気的に接続する第２半導体領域が形成されて、
前記第１および第２の駆動用ＭＩＳＦＥＴの前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記ドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きい。
【０１７４】
３．前記１または２の半導体集積回路装置であって、
前記複数の第１半導体領域は前記第１および第２の転送用ＭＩＳＦＥＴおよび前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記第１および第２の駆動用ＭＩＳＦＥＴの前記ソースを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流は、前記第１および第２の転送用ＭＩＳＦＥＴのソース及びドレインを構成する前記第１半導体領域と前記第１ウエル領域との間のリーク電流よりも大きい。
【０１７５】
４．前記１〜３のいずれかの半導体集積回路装置であって、
前記メモリセルは、第１および第２の負荷用ＭＩＳＦＥＴとを有し、
前記メモリセルは、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合して構成され、
前記半導体基板の主面には、前記第２導電型の第２ウエルが形成され、
前記第２ウエル内には前記第１導電型の複数の第３半導体領域が形成され、前記複数の第３半導体領域は前記第１および第２の負荷用ＭＩＳＦＥＴのそれぞれのソースおよびドレインを形成し、
前記ソースを構成する前記第３半導体領域と前記第２ウエル領域との間のリーク電流は、前記ドレインを構成する前記第３半導体領域と前記第２ウエル領域との間のリーク電流よりも大きい。
【０１７６】
５．前記１〜３のいずれかの半導体集積回路装置であって、
前記メモリセルは、第１および第２の負荷用縦型ＭＩＳＦＥＴとを有し、
前記メモリセルは、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用縦型ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用縦型ＭＩＳＦＥＴとが交差結合して構成される。
【０１７７】
６．前記２の半導体集積回路装置であって、
周辺回路を構成するＭＩＳＦＥＴには前記第２半導体領域が形成されていない。
【０１７８】
以上説明した実施の形態の代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１７９】
ＳＲＡＭのメモリセルサイズを大きくせずにソフトエラーによるメモリセル内での誤電流の発生を防ぐことできる。ＳＲＡＭのソフトエラー耐性を向上できる。ＳＲＡＭを高集積化できる。
【産業上の利用可能性】
【０１８０】
本発明の半導体集積回路装置およびその製造方法は、ＳＲＡＭを有する半導体集積回路装置およびその製造工程に適用することができる。
【図面の簡単な説明】
【０１８１】
【図１】本発明の実施の形態１である半導体集積回路装置が有するＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部平面図である。
【図５】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置内での正孔の動きを説明する要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置における基板に導入された不純物の濃度分布を示す説明図である。
【図１２】本発明の実施の形態１である半導体集積回路装置における結晶欠陥による捕獲順位を示す説明図である。
【図１３】本発明の実施の形態１における電荷捕獲層が設けられている場合と設けられていない場合とのそれぞれにおけるＭＩＳＦＥＴのソース・ドレイン間電流特性を示す説明図である。
【図１４】本発明者らが検討した半導体集積回路装置の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図１６】図８に続く半導体集積回路装置の製造工程中の要部平面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２０】図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体集積回路装置の製造工程中の要部平面図である。
【図２２】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２４】図２１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図２５】図２３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２４に続く半導体集積回路装置の製造工程中の要部平面図である。
【図２７】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２９】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３０】図２８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３１】図２９に続く半導体集積回路装置の製造工程中の要部平面図である。
【図３２】図３０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図３４】図３２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体集積回路装置の製造工程中の要部平面図である。
【図３６】図３４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体集積回路装置の製造工程中の要部平面図である。
【図３８】図３６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３９】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図４０】本発明の実施の形態２である半導体集積回路装置における基板に導入された不純物の濃度分布を示す説明図である。
【図４１】本発明の実施の形態２である半導体集積回路装置の基板中における伝導帯を示す説明図である。
【図４２】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部平面図である。
【図４３】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図４４】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部平面図である。
【図４５】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図４６】本発明の実施の形態４である半導体集積回路装置を説明する要部断面図である。
【図４７】本発明の実施の形態５である半導体集積回路装置が有するＳＲＡＭのメモリセルの等価回路図である。
【図４８】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図４９】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部平面図である。
【図５０】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図５１】図４９に続く半導体集積回路装置の製造工程中の要部平面図である。
【図５２】図５０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５３】図５１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図５４】図５２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５５】本発明者らが検討した半導体集積回路装置の要部平面図である。
【図５６】図５３に続く半導体集積回路装置の製造工程中の要部平面図である。
【図５７】図５４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５８】図５６に続く半導体集積回路装置の製造工程中の要部平面図である。
【図５９】図５７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６０】図５９に続く半導体集積回路装置の製造工程中の要部平面図である。
【図６１】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部平面図である。
【図６２】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部断面図である。
【図６３】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部平面図である。
【図６４】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部平面図である。
【図６５】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部断面図である。
【図６６】本発明の実施の形態６である半導体集積回路装置の製造工程中の要部平面図である。
【図６７】本発明の実施の形態７である半導体集積回路装置の製造工程中の要部平面図である。
【図６８】本発明の実施の形態７である半導体集積回路装置の製造工程中の要部断面図である。
【図６９】本発明の実施の形態８である半導体集積回路装置の製造工程中の要部断面図である。
【図７０】本発明者らが検討したＳＲＡＭセルのメモリセルの要部平面図である。
【図７１】本発明者らが検討したＳＲＡＭセルのメモリセルの要部平面図である。
【図７２】本発明者らが検討したＳＲＡＭセルのメモリセルの要部平面図である。
【符号の説明】
【０１８２】
１  基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル（第１ウエル）
５  ｎ型ウエル
６  ゲート絶縁膜
７Ａ、７Ｂ、７Ｃ  ゲート電極
８  酸化シリコン膜
９  ｎ-型半導体領域
１０  ｐ-型半導体領域
１３  サイドウォールスペーサ
１４  ｎ+型半導体領域（第１半導体領域）
１５  ｐ+型半導体領域
１８  Ｃｏシリサイド層
１９  窒化シリコン膜（第１絶縁膜）
２０  酸化シリコン膜（第１絶縁膜）
２１、２２  コンタクトホール
２３〜２５  コンタクトホール（第１開孔部）
２６、２７  コンタクトホール
２８  プラグ（第１プラグ）
２９  窒化シリコン膜
３０  酸化シリコン膜
３１〜３７  溝
４１〜４５  中間導電層
４６、４７  第１層配線
４８  バリア層
４９  窒化シリコン膜
５０  多結晶シリコン膜
５１ａ、５１ｂ  ゲート引き出し電極
５２  酸化シリコン膜
５３  スルーホール
５４  サイドウォールスペーサ
５５  プラグ
５７  下部半導体層
５７ｐ  ｐ型シリコン膜
５８  中間半導体層
５８ｉ  シリコン膜
５９  上部半導体層
５９ｐ  ｐ型シリコン膜
６１  酸化シリコン膜
６２  窒化シリコン膜
６３  ゲート絶縁膜
６４  第１多結晶シリコン層
６５  第２多結晶シリコン層
６６  ゲート電極
７０  酸化シリコン膜
７１  サイドウォールスペーサ
７２  窒化シリコン膜
７３  酸化シリコン膜
７４〜７９  スルーホール
８０  プラグ
８１  酸化シリコン膜
８２〜８４  スルーホール
８５  プラグ
８６  炭化シリコン膜
８７  酸化シリコン膜
８８  配線溝
８９  第２層配線
９０  電源電圧線
９１  基準電圧線
９２  引き出し配線
９３  絶縁膜
９４  配線溝
９４ａ  開口
１０１  基板
１０２  素子分離溝
１０３  ｐ型ウエル（第１ウエル）
１０４  ｎ型ウエル（第２ウエル）
１０５  酸化シリコン膜
１０８  ゲート絶縁膜
１１３  ｎ-型半導体領域
１１４  ｐ-型半導体領域
１１６  酸化シリコン膜
１１６ｓ  サイドウォールスペーサ
１１７  ｎ+型半導体領域（第１半導体領域）
１１８  ｐ+型半導体領域（第３半導体領域）
１１９  金属シリサイド層
１２０  窒化シリコン膜（第１絶縁膜）
１２１  酸化シリコン膜（第１絶縁膜）
１２５  酸化シリコン膜
１２７  酸化シリコン膜
２０１〜２０４  活性領域（ｐ型ウエル）
２０５、２０６  活性領域（ｎ型ウエル）
２０７  ゲート電極
２０８  プラグ
２０９  活性領域（ｐ型ウエル）
２１０  活性領域（ｎ型ウエル）
２１１  プラグ
２１２〜２１９  ワード線
２２０  ｐ型ウエル
２２１  ｎ型ウエル
２２２、２２３  配線
Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２  活性領域
ＢＬＴ、ＢＬＢ  相補性データ線
Ｃ１  コンタクトホール（第１開孔部、第２開孔部）
Ｃ２  コンタクトホール
ＤＲ1、ＤＲ2  駆動用ＭＩＳＦＥＴ
Ｇ  ゲート電極
ＨＭ０  配線溝
ＩＮＶ1  第１のインバータ
ＩＮＶ2  第２のインバータ
Ｌ、Ｌ１、Ｌ２  活性領域
ＬＩ、ＬＩｃ  局所配線（ローカルインターコネクト）
Ｌｏｇｉｃ  論理回路形成領域
Ｍ１  第１層配線
ＭＣ  メモリセル
Ｐ1  積層体
Ｐ2  積層体
ＰＧ１  プラグ（第１プラグ、第２プラグ）
ＰＧ２、ＰＧ３、ＰＧ４  プラグ
ＰＲＦ  フォトレジスト膜
ＰＲＨ、ＰＲＨ１、ＰＲＨ２  開口部
Ｑ２０１〜Ｑ２０４  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２０５、Ｑ２０６  ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  負荷用ＭＩＳＦＥＴ
ＲＥＴ  電荷捕獲層（第２半導体領域）
ＲＥＴ２  ｐ+型電荷捕獲層（第２半導体領域）
ＲＥＴ３  ｎ+型電荷捕獲層（第２半導体領域）
ＳＲＡＭ  メモリセル形成領域
ＳＶ1、ＳＶ2  縦型ＭＩＳＦＥＴ
ＴＲ1、ＴＲ2  転送用ＭＩＳＦＥＴ
ＵＣ１、ＵＣ２  ユニットセル
ＷＬ  ワード線
【図１】
2005244085.tif 000003
【図２】
2005244085.tif 000004
【図３】
2005244085.tif 000005
【図４】
2005244085.tif 000006
【図５】
2005244085.tif 000007
【図６】
2005244085.tif 000008
【図７】
2005244085.tif 000009
【図８】
2005244085.tif 000010
【図９】
2005244085.tif 000011
【図１０】
2005244085.tif 000012
【図１１】
2005244085.tif 000013
【図１２】
2005244085.tif 000014
【図１３】
2005244085.tif 000015
【図１４】
2005244085.tif 000016
【図１５】
2005244085.tif 000017
【図１６】
2005244085.tif 000018
【図１７】
2005244085.tif 000019
【図１８】
2005244085.tif 000020
【図１９】
2005244085.tif 000021
【図２０】
2005244085.tif 000022
【図２１】
2005244085.tif 000023
【図２２】
2005244085.tif 000024
【図２３】
2005244085.tif 000025
【図２４】
2005244085.tif 000026
【図２５】
2005244085.tif 000027
【図２６】
2005244085.tif 000028
【図２７】
2005244085.tif 000029
【図２８】
2005244085.tif 000030
【図２９】
2005244085.tif 000031
【図３０】
2005244085.tif 000032
【図３１】
2005244085.tif 000033
【図３２】
2005244085.tif 000034
【図３３】
2005244085.tif 000035
【図３４】
2005244085.tif 000036
【図３５】
2005244085.tif 000037
【図３６】
2005244085.tif 000038
【図３７】
2005244085.tif 000039
【図３８】
2005244085.tif 000040
【図３９】
2005244085.tif 000041
【図４０】
2005244085.tif 000042
【図４１】
2005244085.tif 000043
【図４２】
2005244085.tif 000044
【図４３】
2005244085.tif 000045
【図４４】
2005244085.tif 000046
【図４５】
2005244085.tif 000047
【図４６】
2005244085.tif 000048
【図４７】
2005244085.tif 000049
【図４８】
2005244085.tif 000050
【図４９】
2005244085.tif 000051
【図５０】
2005244085.tif 000052
【図５１】
2005244085.tif 000053
【図５２】
2005244085.tif 000054
【図５３】
2005244085.tif 000055
【図５４】
2005244085.tif 000056
【図５５】
2005244085.tif 000057
【図５６】
2005244085.tif 000058
【図５７】
2005244085.tif 000059
【図５８】
2005244085.tif 000060
【図５９】
2005244085.tif 000061
【図６０】
2005244085.tif 000062
【図６１】
2005244085.tif 000063
【図６２】
2005244085.tif 000064
【図６３】
2005244085.tif 000065
【図６４】
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【図６５】
2005244085.tif 000067
【図６６】
2005244085.tif 000068
【図６７】
2005244085.tif 000069
【図６８】
2005244085.tif 000070
【図６９】
2005244085.tif 000071
【図７０】
2005244085.tif 000072
【図７１】
2005244085.tif 000073
【図７２】
2005244085.tif 000074