(57)【要約】【課題】  絶縁体上にボディ領域が配置された電界効果型トランジスタのオン電流の低下を抑制しつつ、耐圧を向上させる。【解決手段】  ソース側では、サイドウォールスペーサ１０ａ下に高濃度不純物拡散層６を配置するとともに、単結晶半導体層３のボディ領域に金属間化合物層１２ａが接触すうように配置して、ソースとボディ領域との間に、チャネル表面に配置されたｐｎ接合とともに、金属間化合物層１２ａと単結晶半導体層３との間に形成されたショットキー接合を並列に接続し、ドレイン側では、単結晶半導体層３のボディ領域に低濃度不純物拡散層７を接触させるとともに、ゲート電極５側からドレイン側に向かって低濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９を順次設ける。【選択図】      図１
2005260132.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層のボディ領域に接触するようにしてソース側に配置された金属間化合物層と、
前記半導体層のボディ領域に接触するようにしてドレイン側に配置された不純物拡散層とを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極に対してソース側に形成されたサイドウォールと、
前記半導体層のボディ領域および前記金属間化合物層に接触するようにして前記サイドウォール下に配置された高濃度不純物拡散層とを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属間化合物層は前記絶縁体と隔てられるとともに、前記金属間化合物層の厚みよりも前記高濃度不純物拡散層の深さが浅いことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
絶縁体上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極に対してソース側に形成されたサイドウォールと、
前記半導体層のボディ領域に接触するようにして前記サイドウォールの幅だけ前記ゲート電極から隔ててソース側に配置された第１金属間化合物層と、
前記サイドウォール下の前記半導体層に形成され、前記第１金属間化合物層の厚みよりも深さが浅い第１不純物拡散層と、
前記半導体層のボディ領域および前記絶縁体に接触するようにしてドレイン側に配置された第２不純物拡散層と、
前記第２不純物拡散層の内側に形成された第２金属間化合物層とを備えることを特徴とする半導体装置。
【請求項５】
前記第１金属間化合物層および第２金属間化合物層は、前記絶縁体と隔てられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２不純物拡散層は、前記ゲート電極側から前記ドレイン側に向かって不純物濃度が段階的に高くなっている複数の領域を備えることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
絶縁体上に形成された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に対してドレイン側の半導体層を覆うとともにソース側の半導体層を露出させる第１レジストパターンを形成する工程と、
前記ゲート電極および前記第１レジストパターンをマスクとしてイオン注入を行うことにより、前記半導体層の膜厚よりも深さが浅い高濃度不純物拡散層をソース側に形成する工程と、
前記ゲート電極に対してソース側の半導体層を覆うとともにドレイン側の半導体層を露出させる第２レジストパターンを形成する工程と、
前記ゲート電極および前記第２レジストパターンをマスクとしてイオン注入を行うことにより、前記絶縁体に到達するように深さが設定された不純物拡散層をドレイン側に形成する工程と、
前記不純物拡散層が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜の異方性エッチングを行うことにより、前記高濃度不純物拡散層の一部を露出させるとともに、前記ゲート電極に対してソース側に配置されたサイドウォールを形成する工程と、
前記高濃度不純物拡散層の一部が露出された半導体層上に金属層を形成する工程と、
前記金属層と前記半導体層とを反応させることにより、前記高濃度不純物拡散層の深さよりも膜厚が厚くかつ前記絶縁体と隔てられた金属間化合物層をソース側に形成する工程と、
未反応の金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁体上に形成された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に対してドレイン側の半導体層を覆うとともに、ソース側の半導体層を露出させる第１レジストパターンを形成する工程と、
前記ゲート電極および前記第１レジストパターンをマスクとしてイオン注入を行うことにより、前記半導体層の膜厚よりも深さが浅い高濃度不純物拡散層をソース側に形成する工程と、
前記ゲート電極に対してソース側の半導体層を覆うとともに、ドレイン側の半導体層を露出させる第２レジストパターンを形成する工程と、
前記ゲート電極および前記第２レジストパターンをマスクとしてイオン注入を行うことにより、前記絶縁体に到達するように深さが設定された第１不純物拡散層をドレイン側に形成する工程と、
前記ゲート電極に対してソース側の半導体層を覆うとともに前記第１不純物拡散層のうちのドレイン寄りの領域を露出させる第３レジストパターンを形成する工程と、
前記ゲート電極および前記第３レジストパターンをマスクとしてイオン注入を行うことにより、前記第１不純物拡散層よりも不純物濃度が高い第２不純物拡散層を前記第１不純物拡散層よりもドレイン寄りに形成する工程と、
前記第２不純物拡散層が形成された半導体層上に絶縁膜を堆積する工程と、
前記ゲート電極に対してソース側を露出させるとともに、前記第１不純物拡散層上を覆うように配置された第４レジストパターンを前記絶縁膜上に形成する工程と、
前記第４レジストパターンをマスクとして前記絶縁膜の異方性エッチングを行うことにより、前記ゲート電極に対してソース側に配置され、前記高濃度不純物拡散層の一部を露出させるサイドウォールを形成するとともに、前記ゲート電極に対してドレイン側に配置され、第２不純物拡散層を露出させる開口部を前記絶縁膜に形成する工程と、
前記高濃度不純物拡散層の一部および前記第２不純物拡散層が露出された半導体層上に金属層を形成する工程と、
前記金属層と前記半導体層とを反応させることにより、前記高濃度不純物拡散層の深さよりも膜厚が厚くかつ前記絶縁体と隔てられた第１金属間化合物層をソース側に形成するとともに、前記第２不純物拡散層の内側に配置された第２金属間化合物層をドレイン側に形成する工程と、
未反応の金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、特に、ＳＯＩ（Ｓｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
従来のＳＯＩ構造を持つＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔｉｖｅ  Ｔｒａｎｓｉｓｔｏｒ）では、例えば、特許文献１に開示されているように、高抵抗の結晶構造Ｃ４９を有するシリサイド膜を低抵抗の結晶構造Ｃ５４を有するシリサイド膜に転移させることにより、膜厚が薄くかつ細線効果が抑えられたシリサイド膜をシリコン単結晶層上に形成することが行なわれている。
【０００３】
また、例えば、特許文献２には、ドレイン領域側の不純物濃度がチャンネル領域側の不純物濃度よりも高くなるように段階的に構成されている複数個の領域をオフセットゲート領域に設けることにより、短いオフセットゲート領域長で高いドレイン耐圧を実現する方法が開示されている。
【特許文献１】特開２００３−１５８０９１号公報
【特許文献１】特開平７−２１１９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＭＯＳＦＥＴは、特許文献１に開示されているように、ソース／ドレインが対称的な同じ構造を持っている。このため、ドレイン近傍の高電界領域でインパクトイオン化によって発生した正孔の一部がボディ領域に蓄積されると、ボディ電位が正に上昇し、エミッタの役割をするソースからベースの役割をするボディ領域に電子が注入される。この結果、従来のＭＯＳＦＥＴでは、ボディ領域をベースとするバイポーラ動作が行われ、ソース／ドレイン間の耐圧が低下し、数Ｖ〜数十Ｖの高電圧動作ができないという問題があった。
【０００５】
また、特許文献２に開示された方法では、ドレイン耐圧を向上させるためには、ドレイン領域の低濃度部分（オフセットゲート領域）を長くする必要がある。このため、オフセットゲート領域の抵抗が増大し、ＭＯＳＦＥＴのオン電流が抑制され、ＩＣの高速化や低消費電力化の妨げるになるという問題があった。
そこで、本発明の目的は、絶縁体上にボディ領域が配置された電界効果型トランジスタのオン電流の低下を抑制しつつ、耐圧を向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層のボディ領域に接触するようにしてソース側に配置された金属間化合物層と、前記半導体層のボディ領域に接触するようにしてドレイン側に配置された不純物拡散層とを備えることを特徴とする。
【０００７】
これにより、ドレイン側の不純物濃度を制御することが可能となり、ボディ領域のドレイン端における電界集中を緩和することを可能として、ドレイン耐圧を向上させることができる。
一方、ソース側では、金属間化合物層と半導体層との間に形成されるショットキー接合を介し、ボディ領域に蓄積された正孔を引き抜くことが可能となり、ボディ電位が正に上昇することを抑制することができる。このため、ソースからボディ領域への電子の注入を抑制することが可能となり、ドレイン側の抵抗の増大を抑制しつつ、ボディ領域をベースとするバイポーラ動作を回避させることが可能となる。この結果、オン電流の低下を抑制しつつ、ソース／ドレイン間の耐圧低下を抑制することが可能となり、数Ｖ〜数十Ｖ程度の高電圧動作に対応しつつ、ＩＣの高速化や低消費電力化を図ることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極に対してソース側に形成されたサイドウォールと、前記半導体層のボディ領域および前記金属間化合物層に接触するようにして前記サイドウォール下に配置された高濃度不純物拡散層とを備えることを特徴とする。
これにより、ボディ領域に蓄積された正孔を金属間化合物層を介して引き抜くことを可能としつつ、キャリアが走るソース端領域をｐｎ接合で構成することができる。このため、サブスレッショルド領域では、ｐｎ接合のビルトインポテンシャルとチャネル表面電位の和（ソース端表面の電位障壁）を熱的に超えるキャリアでドレイン電流を決定することが可能となり、電界効果型トランジスタのバイポーラ動作を回避させることを可能としつつ、急峻な立ち上がり特性（良好なＳｗｉｎｇ値）を実現することができる。
【０００９】
また、ゲート電極に対して高濃度不純物拡散層を自己整合的に形成することが可能となり、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことができる。このため、オン抵抗を低下させることが可能となり、高いオン電流と高いオン／オフ比を実現することを可能として、ＩＣの高速化や低消費電力化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記金属間化合物層は前記絶縁体と隔てられるとともに、前記金属間化合物層の厚みよりも前記高濃度不純物拡散層の深さが浅いことを特徴とする。
これにより、金属間化合物層下に半導体層を配置することが可能となり、ショットキー障壁や抵抗率のばらつきを低減することが可能となるとともに、耐熱性を向上させることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記ゲート電極に対してソース側に形成されたサイドウォールと、前記半導体層のボディ領域に接触するようにして前記サイドウォールの幅だけ前記ゲート電極から隔ててソース側に配置された第１金属間化合物層と、前記サイドウォール下の前記半導体層に形成され、前記第１金属間化合物層の厚みよりも深さが浅い第１不純物拡散層と、前記半導体層のボディ領域および前記絶縁体に接触するようにしてドレイン側に配置された第２不純物拡散層と、前記第２不純物拡散層の内側に形成された第２金属間化合物層とを備えることを特徴とする。
【００１２】
これにより、ソースとボディ領域との間には、チャネル表面に配置されたｐｎ接合とともに、第１金属間化合物層と半導体層との間に形成されたショットキー接合を並列に接続することが可能となるとともに、ゲート電極に対して第１不純物拡散層を自己整合的に形成することが可能とできる。このため、ボディ領域に蓄積された正孔を第１金属間化合物層を介して引き抜くことが可能となるとともに、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことができる。この結果、ボディ領域をベースとするバイポーラ動作を回避させることを可能としつつ、オン抵抗を低下させることが可能となり、ソース／ドレイン間の耐圧低下を抑制することが可能となるとともに、数Ｖ〜数十Ｖ程度の高電圧動作に対応しつつ、ＩＣの高速化や低消費電力化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１金属間化合物層および第２金属間化合物層は、前記絶縁体と隔てられていることを特徴とする。
これにより、第１金属間化合物層および第２金属間化合物層下に半導体層を配置することが可能となり、ショットキー障壁や抵抗率のばらつきを低減することが可能となるとともに、耐熱性を向上させることができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記第２不純物拡散層は、前記ゲート電極側から前記ドレイン側に向かって不純物濃度が段階的に高くなっている複数の領域を備えることを特徴とする。
これにより、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となり、ボディ領域のドレイン端における電界集中を緩和させることを可能として、ドレイン耐圧を向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に対してドレイン側の半導体層を覆うとともにソース側の半導体層を露出させる第１レジストパターンを形成する工程と、前記ゲート電極および前記第１レジストパターンをマスクとしてイオン注入を行うことにより、前記半導体層の膜厚よりも深さが浅い高濃度不純物拡散層をソース側に形成する工程と、前記ゲート電極に対してソース側の半導体層を覆うとともにドレイン側の半導体層を露出させる第２レジストパターンを形成する工程と、前記ゲート電極および前記第２レジストパターンをマスクとしてイオン注入を行うことにより、前記絶縁体に到達するように深さが設定された不純物拡散層をドレイン側に形成する工程と、前記不純物拡散層が形成された半導体層上に絶縁膜を堆積する工程と、前記絶縁膜の異方性エッチングを行うことにより、前記高濃度不純物拡散層の一部を露出させるとともに、前記ゲート電極に対してソース側に配置されたサイドウォールを形成する工程と、前記高濃度不純物拡散層の一部が露出された半導体層上に金属層を形成する工程と、前記金属層と前記半導体層とを反応させることにより、前記高濃度不純物拡散層の深さよりも膜厚が厚くかつ前記絶縁体と隔てられた金属間化合物層をソース側に形成する工程と、未反応の金属層を除去する工程とを備えることを特徴とする。
【００１６】
これにより、ソース側では、金属間化合物層下に半導体層を配置することを可能としつつ、ボディ領域に接触するようにそれぞれ配置された高濃度不純物拡散層および金属間化合物層を自己整合的に形成することが可能となるとともに、ドレイン側では、不純物濃度が最適化された不純物拡散層を形成することが可能となる。このため、金属間化合物層のショットキー障壁や抵抗率のばらつきを低減することを可能としつつ、ボディ領域に蓄積された正孔を金属間化合物層を介して引き抜くことが可能となるとともに、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことができる。この結果、ボディ領域をベースとするバイポーラ動作を回避させることを可能としつつ、オン電流の低下を抑制することが可能となり、ＩＣの高速化や低消費電力化を図ることが可能な電界効果型トランジスタを安定して製造することができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に対してドレイン側の半導体層を覆うとともに、ソース側の半導体層を露出させる第１レジストパターンを形成する工程と、前記ゲート電極および前記第１レジストパターンをマスクとしてイオン注入を行うことにより、前記半導体層の膜厚よりも深さが浅い高濃度不純物拡散層をソース側に形成する工程と、前記ゲート電極に対してソース側の半導体層を覆うとともに、ドレイン側の半導体層を露出させる第２レジストパターンを形成する工程と、前記ゲート電極および前記第２レジストパターンをマスクとしてイオン注入を行うことにより、前記絶縁体に到達するように深さが設定された第１不純物拡散層をドレイン側に形成する工程と、前記ゲート電極に対してソース側の半導体層を覆うとともに前記第１不純物拡散層のうちのドレイン寄りの領域を露出させる第３レジストパターンを形成する工程と、前記ゲート電極および前記第３レジストパターンをマスクとしてイオン注入を行うことにより、前記第１不純物拡散層よりも不純物濃度が高い第２不純物拡散層を前記第１不純物拡散層よりもドレイン寄りに形成する工程と、前記第２不純物拡散層が形成された半導体層上に絶縁膜を堆積する工程と、前記ゲート電極に対してソース側を露出させるとともに、前記第１不純物拡散層上を覆うように配置された第４レジストパターンを前記絶縁膜上に形成する工程と、前記第４レジストパターンをマスクとして前記絶縁膜の異方性エッチングを行うことにより、前記ゲート電極に対してソース側に配置され、前記高濃度不純物拡散層の一部を露出させるサイドウォールを形成するとともに、前記ゲート電極に対してドレイン側に配置され、第２不純物拡散層を露出させる開口部を前記絶縁膜に形成する工程と、前記高濃度不純物拡散層の一部および前記第２不純物拡散層が露出された半導体層上に金属層を形成する工程と、前記金属層と前記半導体層とを反応させることにより、前記高濃度不純物拡散層の深さよりも膜厚が厚くかつ前記絶縁体と隔てられた第１金属間化合物層をソース側に形成するとともに、前記第２不純物拡散層の内側に配置された第２金属間化合物層をドレイン側に形成する工程と、未反応の金属層を除去する工程とを備えることを特徴とする。
【００１８】
これにより、ソース側では、金属間化合物層下に半導体層を配置することを可能としつつ、ボディ領域に接触するようにそれぞれ配置された高濃度不純物拡散層および金属間化合物層を自己整合的に形成することが可能となるとともに、ドレイン側では、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となる。このため、金属間化合物層のショットキー障壁や抵抗率のばらつきを低減することを可能としつつ、ボディ領域に蓄積された正孔を金属間化合物層を介して引き抜くことが可能となる。また、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことが可能となるとともに、ボディ領域のドレイン端における電界集中を緩和させることが可能となる。この結果、ボディ領域をベースとするバイポーラ動作を回避させることを可能としつつ、オン電流の低下を抑制することが可能となり、ドレイン耐圧が高く、ＩＣの高速化や低消費電力化を図ることが可能な電界効果型トランジスタを安定して製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。なお、半導体基板１および単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4を用いることができる。また、絶縁層２上に単結晶半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、絶縁層２が形成された半導体基板１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２０】
そして、単結晶半導体層３上には、ゲート絶縁膜４を介してゲート電極５が形成され、ゲート電極５に対してソース側にはサイドウォールスペーサ１０ａが形成されている。そして、単結晶半導体層３のソース側には、サイドウォールスペーサ１０ａ下に配置された高濃度不純物拡散層６が形成されるとともに、サイドウォールスペーサ１０ａの幅だけゲート電極５から隔てて配置された金属間化合物層１２ａが形成されている。ここで、高濃度不純物拡散層６は、絶縁層２と隔てられるように単結晶半導体層３に配置され、金属間化合物層１２ａは、単結晶半導体層３のボディ領域に直接接触させることができる。また、金属間化合物層１２ａは、絶縁層２と隔てられるように単結晶半導体層３に配置するとともに、金属間化合物層１２ａの厚みよりも高濃度不純物拡散層６の深さを浅くすることができる。
【００２１】
なお、金属間化合物層１２ａは金属と半導体とを反応させて形成することができ、例えば、単結晶半導体層３がＳｉの場合、金属間化合物層１２ａはシリサイドを構成することができる。また、金属間化合物層１２ａは単結晶半導体層３との間でショットキー接合を形成することができる。また、単結晶半導体層３がｎ型またはイントリンジック半導体層の場合、高濃度不純物拡散層６はｐ型とすることができ、単結晶半導体層３がｐ型またはイントリンジック半導体層の場合、高濃度不純物拡散層６はｎ型とすることができる。
【００２２】
一方、ゲート電極５に対してドレイン側には層間絶縁膜１０が形成されている。そして、単結晶半導体層３のドレイン側には、低濃度不純物拡散層７が形成され、低濃度不純物拡散層７よりもドレイン寄りには、低濃度不純物拡散層７よりも不純物濃度の濃い中濃度不純物拡散層８が形成され、中濃度不純物拡散層８よりもドレイン寄りには、中濃度不純物拡散層８よりも不純物濃度の濃い高濃度不純物拡散層９が形成されている。ここで、低濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９の底面は絶縁層２に接触させるとともに、低濃度不純物拡散層７は単結晶半導体層３のボディ領域に接触させることができる。なお、単結晶半導体層３がｎ型またはイントリンジック半導体層の場合、低濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９はｐ型とすることができ、単結晶半導体層３がｐ型またはイントリンジック半導体層の場合、低濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９はｎ型とすることができる。
【００２３】
そして、層間絶縁膜１０には、高濃度不純物拡散層９の表面を露出させる開口部１０ｂが形成され、開口部１０ｂを介して露出された高濃度不純物拡散層９上には、金属間化合物層１２ｂが形成されている。また、ゲート電極５上には金属間化合物層１２ｃが形成されている。
ここで、サイドウォールスペーサ１０ａ下に高濃度不純物拡散層６を配置するとともに、単結晶半導体層３のボディ領域に金属間化合物層１２ａを接触させることにより、ソースとボディ領域との間には、チャネル表面に配置されたｐｎ接合とともに、金属間化合物層１２ａと単結晶半導体層３との間に形成されたショットキー接合を並列に接続することが可能となる。
【００２４】
このため、ソース側では、金属間化合物層１２ａと単結晶半導体層３との間に形成されるショットキー接合を介し、ボディ領域に蓄積された正孔を引き抜くことが可能となり、ボディ電位が正に上昇することを抑制することができる。このため、ソースからボディ領域への電子の注入を抑制することが可能となり、ドレイン側の抵抗の増大を抑制しつつ、ボディ領域をベースとするバイポーラ動作を回避させることが可能となる。
【００２５】
また、サイドウォールスペーサ１０ａ下に高濃度不純物拡散層６を配置することにより、ボディ領域に蓄積された正孔を金属間化合物層を介して引き抜くことを可能としつつ、キャリアが走るソース端領域をｐｎ接合で構成することができる。このため、サブスレッショルド領域では、ｐｎ接合のビルトインポテンシャルとチャネル表面電位の和（ソース端表面の電位障壁）を熱的に超えるキャリアでドレイン電流を決定することが可能となり、電界効果型トランジスタのバイポーラ動作を回避させることを可能としつつ、急峻な立ち上がり特性（良好なＳｗｉｎｇ値）を実現することができる。また、ゲート電極に対して高濃度不純物拡散層を自己整合的に形成することが可能となり、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことができる。
【００２６】
この結果、電界効果型トランジスタのオン抵抗を低下させることが可能となり、高いオン電流と高いオン／オフ比を実現することを可能として、ＩＣの高速化や低消費電力化を図ることが可能となるとともに、ソース／ドレイン間の耐圧低下を抑制することを可能として、数Ｖ〜数十Ｖ程度の高電圧動作に対応することが可能となる。
また、金属間化合物層１２ａを絶縁層２から隔てて配置することにより、金属間化合物層１２ａ下に単結晶半導体層３を配置することが可能となる。このため、金属間化合物層１２ａにおけるショットキー障壁や抵抗率のばらつきを低減することが可能となるとともに、耐熱性を向上させることができる。
【００２７】
また、ドレイン側では、単結晶半導体層３のボディ領域に低濃度不純物拡散層７を接触させることにより、ドレイン側の不純物濃度を制御することが可能となり、ボディ領域のドレイン端における電界集中を緩和することを可能として、ドレイン耐圧を向上させることができる。
また、ゲート電極５側からドレイン側に向かって低濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９を順次設けることにより、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となり、ボディ領域のドレイン端における電界集中を緩和させることを可能として、ドレイン耐圧を向上させることができる。
【００２８】
図２および図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。そして、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層３をパターニングすることにより、単結晶半導体層３の素子分離を行う。そして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３内にイオン注入した後、単結晶半導体層３の熱酸化を行うことにより、単結晶半導体層３上にゲート絶縁膜４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４が形成された単結晶半導体層３上に多結晶シリコン層を成膜し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート電極５をゲート絶縁膜４上に形成する。
【００２９】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、ゲート電極５に対してドレイン側を覆うとともに、ゲート電極５に対してソース側を露出させるレジストパターンＲ１を形成する。ここで、ゲート電極５に対してドレイン側を覆う場合、レジストパターンＲ１の一端がゲート電極５上にかかるようにレジストパターンＲ１を形成することが好ましい。そして、ゲート電極５およびレジストパターンＲ１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入Ｎ１を単結晶半導体層３に行うことにより、単結晶半導体層３の膜厚よりも深さが浅い高濃度不純物拡散層６をソース側に形成する。
【００３０】
次に、図２（ｃ）に示すように、高濃度不純物拡散層６が単結晶半導体層３に形成されると、レジストパターンＲ１を単結晶半導体層３から除去する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極５に対してソース側を覆うとともに、ゲート電極５に対してドレイン側を露出させるレジストパターンＲ２を形成する。ここで、ゲート電極５に対してソース側を覆う場合、レジストパターンＲ２の一端がゲート電極５上にかかるようにレジストパターンＲ２を形成することが好ましい。そして、ゲート電極５およびレジストパターンＲ２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入Ｎ２を単結晶半導体層３に行うことにより、絶縁体２に到達するように深さが設定された低濃度不純物拡散層７をドレイン側に形成する。
【００３１】
次に、図２（ｄ）に示すように、低濃度不純物拡散層７が単結晶半導体層３に形成されると、レジストパターンＲ２を単結晶半導体層３から除去する。そして、フォトリソグラフィー技術を用いることにより、ソース側およびゲート電極５寄りの低濃度不純物拡散層７を覆うとともに、ドレイン寄りの低濃度不純物拡散層７を露出させるレジストパターンＲ３を形成する。そして、ゲート電極５およびレジストパターンＲ３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入Ｎ３を単結晶半導体層３に行うことにより、絶縁体２に到達するように深さが設定された中濃度不純物拡散層８をドレイン側に形成する。
【００３２】
次に、図３（ａ）に示すように、中濃度不純物拡散層８が単結晶半導体層３に形成されると、レジストパターンＲ３を単結晶半導体層３から除去する。そして、フォトリソグラフィー技術を用いることにより、ソース側およびゲート電極５寄りの中濃度不純物拡散層８を覆うとともに、ドレイン寄りの中濃度不純物拡散層８を露出させるレジストパターンＲ４を形成する。そして、ゲート電極５およびレジストパターンＲ４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入Ｎ４を単結晶半導体層３に行うことにより、絶縁体２に到達するように深さが設定された高濃度不純物拡散層９をドレイン側に形成する。
【００３３】
次に、図３（ｂ）に示すように、高濃度不純物拡散層９が単結晶半導体層３に形成されると、レジストパターンＲ４を単結晶半導体層３から除去する。そして、ＣＶＤなどの方法により、絶縁膜２及び高濃度不純物拡散層９が形成された単結晶半導体層３上の全面に絶縁層１０を成膜する。
次に、図３（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、低濃度不純物拡散層７および中濃度不純物拡散層８を覆うとともに、ゲート電極５、ソース側の高濃度不純物拡散層６ならびにドレイン側の高濃度不純物拡散層９の上方に位置する絶縁層１０の一部を露出させるレジストパターンＲ５を形成する。そして、レジストパターンＲ５をマスクとして、ＲＩＥなどの異方性エッチングを絶縁層１０に行うことにより、ゲート電極５のソース側の側壁にサイドウォール１０ａを形成するとともに、高濃度不純物拡散層９を露出させる開口部１０ｂを絶縁膜１０に形成する。
【００３４】
次に、図３（ｄ）に示すように、サイドウォール１０ａおよび開口部１０ｂが単結晶半導体層３上に形成されると、レジストパターンＲ５を単結晶半導体層３から除去する。そして、スパッタリングなどの方法により、サイドウォール１０ａおよび開口部１０ｂが形成された単結晶半導体層３上に金属膜１１を形成する。なお、金属膜１１は単結晶半導体層３と反応して金属間化合物を形成可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜、Ｅｒ膜またはＰｔ膜などを用いることができる。また、例えば、単結晶半導体層３がＳｉの場合、金属膜１１は単結晶半導体層３と反応してシリサイドを形成することができる。
【００３５】
次に、図１に示すように、金属膜１１が形成された単結晶半導体層３の熱処理を行い、金属膜１１と単結晶半導体層３とを反応させることにより、金属間化合物層１２ａをソース側に形成し、金属間化合物層１２ｂを高濃度不純物拡散層９の内側に形成し、金属間化合物層１２ｃをゲート電極５上に形成する。ここで、金属間化合物層１２ａの底面は絶縁層２に接触しないようにするとともに、高濃度不純物拡散層６の深さよりも金属間化合物層１２ａの厚みを厚くすることが好ましい。そして、ウェットエッチングにより、未反応の金属膜１１を除去する。
【００３６】
これにより、ソース側では、金属間化合物層１２ａ下に単結晶半導体層３を配置することを可能としつつ、ボディ領域に接触するようにそれぞれ配置された高濃度不純物拡散層６および金属間化合物層１２ａを自己整合的に形成することが可能となるとともに、ドレイン側では、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となる。このため、金属間化合物層１２ａのショットキー障壁や抵抗率のばらつきを低減することを可能としつつ、ボディ領域に蓄積された正孔を金属間化合物層１２ａを介して引き抜くことが可能となる。また、チャネルが形成されるしきい値より大きなゲート電圧下では、キャリアの流れるソース／チャネル反転層／ドレイン間の障壁をなくすことが可能となるとともに、ボディ領域のドレイン端における電界集中を緩和させることが可能となる。この結果、ボディ領域をベースとするバイポーラ動作を回避させることを可能としつつ、オン電流の低下を抑制することが可能となり、ドレイン耐圧が高く、ＩＣの高速化や低消費電力化を図ることが可能な電界効果型トランジスタを安定して製造することができる。
【００３７】
なお、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。
また、上述した実施形態では、ゲート電極５側からドレイン側に向かって不純物濃度が段階的に高くなるように、濃度不純物拡散層７、中濃度不純物拡散層８および高濃度不純物拡散層９を３段階に渡って設ける方法について説明したが、この不純物濃度の段階は必ずしも３段階に限られず、１段階または２段階でもよいし４段階以上でもよい。ドレイン側の不純物濃度を連続的に変化させるようにしてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３９】
１  半導体基板、２  絶縁層、３  単結晶半導体層、４  ゲート絶縁膜、５  ゲート電極、６、９  高濃度不純物拡散層、７  低濃度不純物拡散層、８  中濃度不純物拡散層、１０  層間絶縁膜、１０ａ  サイドウォールスペーサ、１０ｂ  開口部、１１  金属層、１２ａ、１２ｂ、１２ｃ  金属間化合物層、Ｒ１〜Ｒ５  レジストパターン、Ｎ１〜Ｎ４  イオン注入
【図１】
2005260132.tif 000003
【図２】
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【図３】
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