(57)【要約】【課題】  半導体装置の製造方法に関し、プラグ及び配線層を低抵抗化し、或いは、配線層間の寄生容量を低減する。【解決手段】  シリコン層で構成された配線層を、４００℃以上の熱処理工程を経たのち、置換用金属８で置換する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
シリコン層で構成された配線層を、４００℃以上の熱処理工程を経たのち、置換用金属で置換することを特徴とする半導体装置の製造方法。
【請求項２】
上記シリコン層で構成された配線層がダイナミック・ランダム・アクセス・メモリのビット線又はワード線であるとともに、前記ダイナミック・ランダム・アクセス・メモリの周辺回路を構成する回路素子のプラグ或いは配線層の内、非置換部分における置換用金属の進入部分にストッパ用パッドを設けることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に絶縁膜を介して設けたシリコンプラグ或いはシリコン配線層を置換用金属で置換したのち、金属置換された金属置換プラグ或いは金属置換配線層の少なくとも一部或いは全体を除去し、空洞部を形成することを特徴とする半導体装置の製造方法。
【請求項４】
上記空洞部が、ゲート電極の側壁に設けられたシリコン層からなるサイドウォールを置換用金属で置換したのち除去することにより形成されたものであることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に、高温熱処理工程を伴うプロセスの終了後に、多結晶シリコン配線層の任意の部分をアルミニウム等の低比抵抗の金属に置換する方法に特徴のある半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、大容量化に伴い設計ルール（ライン／スペース）が厳しくなって来ており、それに伴って半導体装置、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の配線層の幅が細くなり、且つ、上下の配線層間を接続するプラグを形成するためのビアホールの径が小さくなってきている。
【０００３】
この様に、配線層の幅が細くなると抵抗も高くなり、動作速度の遅延を招くという問題があり、また、ビアホールの径が小さくなるにしたがって、アスペクト比（深さ／径）が非常に大きくなり、スパッタリング法に比べてステップカヴァレッジの良好なＣＶＤ法を用いてもこの様なビアホールにＡｌを完全に埋め込むことはできず、ビアホールの内部に鬆（ｖｏｉｄ）が形成され、鬆の形成された部分の断面積が小さくなる結果、抵抗が高くなったり、場合によっては断線してしまうと言う問題がある。
【０００４】
この様な、微細ビアホールの問題を解決するために、ポリシリコン−アルミニウム置換法（Ｐｏｌｙｓｉｌｉｃｏｎ−Ａｌｕｍｉｎｉｕｍ  Ｓｕｂｓｔｉｔｕｔｅ：ＰＡＳ）が提案されているので（必要ならば、非特許文献１参照）、図１９を参照して説明する。
【０００５】
図１９（ａ）参照
まず、シリコン基板２０１上にＣＶＤ法により厚さ２．４μｍのＳｉＯ2 膜２０２を堆積させたのち、ＲＩＥ（反応性イオンエッチング）によって、底部の直径が０．２５μｍとなるビアホール、即ち、コンタクトホール２０３を形成し、次いで、減圧化学気相成長法（ＬＰＣＶＤ法）によって、Ａｌより回り込みの非常に良好な多結晶Ｓｉ層２０４を堆積させ、コンタクトホール２０３の内部を埋め込む。
【０００６】
図１９（ｂ）参照
次いで、ＣＭＰ法（化学機械研磨法）を用いて、ＳｉＯ2 膜２０２の表面が露出するまで研磨してコンタクトホール２０３の内部に埋め込まれた多結晶Ｓｉ層により多結晶Ｓｉプラグ２０５を形成したのち、スパッタリング法によって厚さ０．５μｍのＡｌ層２０６を堆積させる。
【０００７】
図１９（ｃ）参照
次いで、窒素雰囲気中で５００℃でアニール処理を施すことによって、ＳｉとＡｌとの相互拡散により、多結晶Ｓｉプラグ２０５はＡｌに置換され、次いで、図示しないものの、ＳｉＯ2 膜２０２の表面が露出するまで研磨することによってＡｌ置換プラグ２０７からなるコンタクト電極が形成される。
なお、この場合のＡｌ置換プラグ２０７におけるＳｉ含有量は底の部分でも約０．４％で、殆どＡｌに置換されている。
【０００８】
なお、アニール工程において、Ａｌ層２０６の上に、厚さ０．２μｍのＴｉ層を堆積させておくことによって、このＴｉ層がＳｉ吸収層として機能し、Ａｌ置換のためのＡｌ層２０６をより薄く、また、アニール処理温度をより低く、且つ、アニール処理時間をより短くすることができる。
【０００９】
この様なポリシリコン−アルミニウム置換法（ＰＡＳ法）を用いることにより、最大アスペクト比が１０程度で、直径が０．１μｍ以下のビアホールを低抵抗のＡｌで埋め込むことができ、将来のＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）やＤＲＡＭのプラグ（コンタクト電極）として期待されているものである。
【００１０】
しかし、この様なポリシリコン−アルミニウム置換法を実際のＬＳＩの製造プロセスに適用する場合には、他のプロセスとの関係が生じ、上記の単体プロセスの単純な導入により種々の問題が発生することが予想される。
【００１１】
例えば、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）のソース・ドレインコンタクト電極に適用した場合には、ソース・ドレイン領域が多結晶Ｓｉ層と同じＳｉで構成されているため、多結晶ＳｉプラグがＡｌに置換されたのち、ソース・ドレイン領域もＡｌに置換されることになる。
【００１２】
そうすると、シリコン基板中に形成されているｐｎ接合にＡｌが入り込めば、ｐｎ接合間にＡｌスパイクが延びるなどしてｐｎ接合が破壊されることになるが、これはＬＳＩにとって致命的な損傷となる。
【００１３】
そこで、本発明者は、この様なポリシリコン−アルミニウム置換法を実際のデバイスに応用する際に、ソース・ドレイン領域と多結晶Ｓｉプラグとの間にＡｌのストッパとなるストッパ膜或いはバリア膜を設けることを試みたので、この応用例を図２０を参照して説明する。
【００１４】
なお、一般論としては、拡散を防ぐためにストッパ膜或いはバリア膜を設けること自体は常套手段であるが、ポリシリコン−アルミニウム置換法の場合には、高温でもＡｌと反応しないか、或いは、反応しにくい物質を選択する必要があり、この様な物質としてはＴｉＮ、ＷＮ、或いは、ＳｉＣが適当であると判断した。
【００１５】
しかし、ＴｉＮ、ＷＮ、或いは、ＳｉＣはＳｉとの反応性が乏しく、電気的にコンタクトが取りにくいため、ソース・ドレイン領域とのコンタクト抵抗が非常に高くなるという問題があるので、この場合には、ストッパ膜或いはバリア膜とソース・ドレイン領域との界面にＳｉと反応しやすい膜、即ち、コンタクトメタルを薄く形成するようにした。
【００１６】
図２０（ａ）参照
まず、ｐ型シリコン基板２１１の所定領域に選択酸化によって素子分離酸化膜２１２を形成したのち、素子分離酸化膜２１２で囲まれたｐ型シリコン基板２１１の露出表面を熱酸化してゲート酸化膜２１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）等の不純物をイオン注入し、次いで、全面に、ＣＶＤ法により、保護膜２１５となるＳｉＯ2 膜或いはＳｉ3 Ｎ4 膜を堆積させたのち、所定パターンにエッチングしてゲート電極２１４を形成する。
【００１７】
次いで、ゲート電極２１４及び保護膜２１５をマスクとしてＡｓ或いはＰ等の不純物をイオン注入してｎ型ソース・ドレイン領域２１７を形成し、次いで全面に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール２１６を形成する。
【００１８】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となるＳｉ3 Ｎ4 膜２１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜２１８とエッチング特性の異なるＳｉＯ2 膜を堆積させて層間絶縁膜２１９とし、次いで、Ｓｉ3 Ｎ4 膜２１８をエッチングストッパ層として層間絶縁膜２１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜２１８を選択的に除去する。
【００１９】
次いで、コンタクトメタルとなる厚さ２０ｎｍのＴｉ膜２２０及びバリアメタルとなる厚さ１０〜１００ｎｍのＴｉＮ膜２２１をスパッタリング法或いはＣＶＤ法により順次堆積させる。
【００２０】
次いで、ＬＰＣＶＤ法を用いて多結晶Ｓｉ膜を堆積させたのち、ＴｉＮ膜２２１が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ２２２を形成し、次いで、スパッタリング法を用いて厚さ２μｍのＡｌ層２２３と厚さ２００ｎｍのＴｉ層２２４を堆積させる。
【００２１】
図２０（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃の温度において１時間程度熱処理を行うことによって多結晶Ｓｉプラグ２２２をＡｌに置換したのち、再び、ＣＭＰ法を用いて層間絶縁膜２１９の表面が露出するまで研磨することによってＡｌ置換プラグ２２５を形成する。
【００２２】
この様な構成、即ち、コンタクトメタルとバリアメタルからなるストッパ膜を採用することによって、ポリシリコン−アルミニウム置換法を実際のＬＳＩの製造工程に適用し得ることが分かった。
【００２３】
なお、この場合のコンタクトメタルとしては、Ｔｉ以外に、Ｗ、Ｃｏ、Ｎｉ、Ｔａ、或いは、これらのシリサイドを用いることができ、また、ｎ型ソース・ドレイン領域２１７の表面にすでにシリサイドが形成されている場合、或いは、コンタクトメタルとして機能する下地が形成されている場合には、コンタクトメタルの堆積工程は省略することができる。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ                      ｓ  Ｍｅｅｔｉｎｇ  ９６，ｐ．９４６−９４８
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかし、上述の応用例において、アニール処理温度が４００℃〜４５０℃と比較的低温の場合には問題がないものの、それより高い温度、例えば、４５０℃〜８５０℃で熱処理を行った場合には問題が生ずる。
【００２５】
即ち、この様な高温でＡｌ置換のための熱処理を行った場合、コンタクトメタルのＴｉ自身がソース・ドレイン領域のＳｉと反応してしまい、ｐｎ接合中に進入して、ｐｎ接合を破壊するという場合が生ずるためである。
【００２６】
したがって、この様なコンタクトプラグの形成工程が最終工程であれば問題がないものの、製造工程の途中でストッパ層を介して多結晶Ｓｉプラグを設け、後の製造工程において高温処理工程を経たのちポリシリコン−アルミニウム置換法を行えば、Ａｌ置換プラグを形成することはできるが、高温処理工程においてＴｉが拡散してｐｎ接合を破壊するという問題や、Ｔｉの拡散によってＴｉとＳｉの共晶合金が形成され、この共晶化領域に不純物が異常偏析してコンタクト不良が発生するという問題もあるので、適用工程が限られてしまうという問題がある。
【００２７】
また、従来のポリシリコン−アルミニウム置換法は、多結晶Ｓｉプラグの置換しか想定していないので、ＬＳＩの導電通路を構成する下層の配線層はＡｌ（比抵抗：２．８μΩ・ｃｍ）より比抵抗の大きなドープト多結晶Ｓｉ（比抵抗：３００〜８００μΩ・ｃｍ）、高融点金属（Ｗの比抵抗：６μΩ・ｃｍ）、或いは、高融点金属シリサイド（Ｗシリサイドの比抵抗：７０μΩ・ｃｍ、Ｔｉシリサイドの比抵抗：１５μΩ・ｃｍ）等の耐高温材料のままであるので、ポリシリコン−アルミニウム置換法のメリットを十分に生かせるものではなかった。
【００２８】
例えば、ＤＲＡＭのビット線の場合には、ビット線の上部にメモリセルのキャパシタを構成する蓄積電極やキャパシタ絶縁膜が形成されることになるが、現在の技術では、このキャパシタ絶縁膜を６００℃程度の低温で形成して、高い信頼性を得ることは非常に難しいので、７００℃〜８５０℃の高温熱処理が必要となっている。
【００２９】
そして、この工程はビット線形成の後であるので、ビット線に融点が６６０℃のＡｌを用いることができないが、もし、Ａｌをビット線に使用することができれば、単にビット線の抵抗を低くすることができるだけではなく、ビット線を薄く形成することが許されることになるので、隣接するビット線間の寄生容量も小さくすることができ、高速・低消費電力のメモリＬＳＩを製造することが可能になる。
【００３０】
また、ビット線の抵抗や寄生容量を低減することができることにより、１本のビット線に接続されるセルの数も増やすことができるので、メモリの集積度を上げることが可能になり、したがって、ビット線のＡｌ化が待望されるところである。
【００３１】
また、通常の自己整合型のＩＧＦＥＴの場合には、ゲート電極をマスクとしてイオン注入を行い、活性化のためのアニールを行ってソース・ドレイン領域を形成しているが、このアニール温度は８００℃〜１１００℃程度であるので、ゲート電極としてＡｌは使用されていない。
【００３２】
しかし、Ａｌをゲート電極として用いることができるならば、ビット線の場合と同様に、ＬＳＩの高速化と低消費電力化に大きく貢献することができ、付加価値の高いＬＳＩを製造することができ、また、メモリのゲート電極、即ち、ワード線としてＡｌを用いることができるのならば、１本のワード線に接続できるセルの数を増やすことができ、メモリの集積度を上げることが可能になる。
【００３３】
また、自己整合バイポーラトランジスタの場合には、ドープト多結晶Ｓｉ層からなるベース引出電極及びエミッタ電極から不純物を固相拡散して外部ベース領域やエミッタ領域を形成しているが、この場合の拡散のための熱処理温度は８００℃〜１１００℃であるので、拡散源兼電極としてＡｌを用いることができない。
【００３４】
しかし、このベース引出電極及びエミッタ電極をＡｌに置き換えることができるのならば、著しい高速性化と低消費電力化を図ることができ、非常に望ましいものとなる。
【００３５】
そこで、この様な配線層或いは電極を低抵抗化するために、仮に、ポリシリコン−アルミニウム置換法の適用を考えても、上述のビット線、ゲート電極、或いは、ベース引出電極は、ＬＳＩの表面から奥まった部分、即ち、シリコン基板の表面近傍に形成されているため、ビット線、ゲート電極、或いは、ベース引出電極を多結晶Ｓｉ層で形成しておき、ポリシリコン−アルミニウム置換法でＡｌに置換しようとしても、ポリシリコン−アルミニウム置換法の単純な適用では置換に必要な厚いＡｌ層を置換すべき多結晶Ｓｉ層に接続できないという問題が生ずる。
【００３６】
また、最先端のＬＳＩでは、ワード線に対してソース・ドレイン電極が、また、ビット線に対してはキャパシタコンタクトが自己整合で形成される構造になっているため、ワード線及びビット線の上部は絶縁膜で覆われることが必須であり、その後の工程においてもこの絶縁膜を除去することは許されない状況にある。
【００３７】
したがって、セルの密集する部分では、ワード線或いはビット線の上部を露出させて、厚い置換用Ａｌ層と接触させることによってＡｌ置換を行うと言った従来のポリシリコン−アルミニウム置換法を適用ができず、何らかの工夫が必要である。
【００３８】
例えば、ビット線をＡｌ置換する場合には、
ａ．ビット線自身が容易にＡｌに置換される構造と、Ａｌ置換の導入部の構造、
ｂ．ビット線をＡｌ置換したのち、Ａｌがさらに下層の多結晶Ｓｉプラグやソース・ドレイン領域に進入しないためのストッパ構造、
ｃ．Ａｌ置換が不所望な下部プラグとコンタクトしている上部プラグをＡｌ置換した場合のストッパ構造、
等を工夫する必要あり、且つ、これらの対策を別々に講じていたのでは工定数が増えてコストアップにつながるので、製造工程を増やさないための何等かの工夫も合わせて必要である。
【００３９】
特に、ＤＲＡＭにおいては、メーカ間の競争が激しく、コストの低減が非常に重要であるので、ポリシリコン−アルミニウム置換法を導入して高機能化が果たせるとしても、コストを削減することが最重要課題であり、Ａｌ置換自体の工程や、これに伴うストッパ形成工程もコストが高くならないようにすることが必要不可欠となる。
【００４０】
また、ゲート電極に対してポリシリコン−アルミニウム置換法を適用する場合には、ゲート絶縁膜は非常にデリケートな薄い絶縁膜であり、ささいな金属の拡散により信頼性を損ないやすいので、ゲート電極をＡｌ置換する場合には、ゲート絶縁膜の信頼性を損なわない工夫が必要である。
【００４１】
また、自己整合型のバイポーラトランジスタのベース引出電極やエミッタ引出電極に対してポリシリコン−アルミニウム置換法を適用する場合には、これらの引出電極は不純物の拡散源にもなっているため、これらの役割を果たせるように電極構造を工夫する必要がある。
【００４２】
さらに、ＬＳＩの高速化並びに低消費電力化のためには、配線層間の寄生容量の低減は必要であるが、従来のＬＳＩにおいては層間絶縁膜を構成する絶縁膜自体の誘電率を低くする程度の考慮しか払われおらず、寄生容量対策は十分ではなかった。
【００４３】
したがって、本発明は、ポリシリコン−アルミニウム置換法を製造工程があまり増大せず、且つ、素子特性に悪影響を与えないように工夫して適用することによって、プラグ及び配線層を低抵抗化し、或いは、配線層間の寄生容量を低減することを目的とする。
【課題を解決するための手段】
【００４４】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
（１）本発明は、半導体装置の製造方法において、シリコン層で構成された配線層を、４００℃以上の熱処理工程を経たのち、置換用金属８で置換することを特徴とする。
【００４５】
この様に、従来、熱処理工程の関係から耐熱性のあるシリコン層で構成せざるを得なかった配線層も、シリコンプラグを介して金属置換することによって、低抵抗化することができ、それによって、半導体装置の動作速度を大幅に高めることができる。
【００４６】
（２）また、本発明は、上記（１）において、シリコン層で構成された配線層が、ダイナミック・ランダム・アクセス・メモリのビット線又はワード線であるとともに、ダイナミック・ランダム・アクセス・メモリの周辺回路を構成する回路素子のプラグ或いは配線層の内、非置換部分における置換用金属８の進入部分にストッパ用パッドを設けることを特徴とする。
【００４７】
この様に、非置換部分、例えば、金属置換によるＶthの変動を極力避けたいゲート電極３等における置換用金属８の進入部分にストッパ用パッドを設けることによって、所望の箇所のみの金属置換が可能になる。
【００４８】
（３）また、本発明は、半導体装置の製造方法において、半導体基板１上に絶縁膜を介して設けたシリコンプラグ或いはシリコン配線層を置換用金属８で置換したのち、金属置換された金属置換プラグ１０或いは金属置換配線層の少なくとも一部或いは全体を除去し、空洞部を形成することを特徴とする。
【００４９】
この様に、金属置換を利用して形成した金属置換プラグ１０或いは金属置換配線層の少なくとも一部或いは全体を除去し、空洞部を形成することによって、空洞部を含む絶縁膜の実効的誘電率を大幅に低減することができ、それによって、寄生容量を低減することができる。
【００５０】
（４）また、本発明は、上記（３）において、空洞部が、ゲート電極３の側壁に設けられたシリコン層からなるサイドウォールを置換用金属８で置換したのち除去することにより形成されたものであることを特徴とする。
【００５１】
この様に、シリコンサイドウォールを利用することによって、ゲート電極３の側部に空洞部を形成することができ、それによって、ゲート電極３とソース・ドレイン電極間の寄生容量を低減することができる。
【発明の効果】
【００５２】
本発明によれば、その後の工程において高温処理工程を伴うため、Ａｌを使用できなかった部分の配線層及び電極を、高温処理工程を終えたのちにポリシリコン−アルミニウム置換法を用いてＡｌ置換して低抵抗化しているので、各種半導体装置の動作速度を大幅に高めることができ、且つ、低消費電力化に寄与するところが大きい。
【発明を実施するための最良の形態】
【００５３】
本発明は、シリコン層で構成された配線層を、例えば、ダイナミック・ランダム・アクセス・メモリのビット線又はワード線で４００℃以上の熱処理工程を経たのち、置換用金属で置換するものである。
【実施例１】
【００５４】
ここで、図２を参照して、本発明の第１の実施の形態の工程を説明する。
図２（ａ）参照
従来と同様に、図１８に関して説明したように、まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト多結晶Ｓｉ層とし、次いで、全面に、ＣＶＤ法によって保護膜１５となるＳｉＯ2 膜を堆積させたのち、所定パターンにエッチングしてゲート電極１４を形成する。
【００５５】
次いで、ゲート電極１４及び保護膜１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域１７を形成し、次いで、ＣＶＤ法によって全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
【００５６】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッパ層として層間絶縁膜１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜１８を選択的に除去することによってｎ型ソース・ドレイン領域１７に達するビアホールを形成する。
【００５７】
次いで、ＬＰＣＶＤ法によって不純物をドープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１９が露出するまでＣＭＰ法によって研磨することによって導電性を有する多結晶Ｓｉプラグ２０を形成する。
【００５８】
次いで、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１、次いで、バリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜２２をスパッタリング法により順次堆積させたのち、多結晶Ｓｉプラグ２０上に残存するようにエッチングして、Ａｌに対するストッパ用パッドを形成する。
【００５９】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、ストッパ用パッドに達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ２４を形成する。
【００６０】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層２６を堆積させる。
【００６１】
図２（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１．０〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ２７を形成する。
【００６２】
この様に、本発明の第１の実施の形態においては、下部に設けた多結晶Ｓｉプラグ２０と上部の多結晶Ｓｉプラグ２４との間にストッパ用パッドを設けているので、上部の多結晶Ｓｉプラグ２４をＡｌに置換する際に、Ａｌが下部の多結晶Ｓｉプラグ２０に拡散することがなく、したがって、ｎ型ソース・ドレイン領域１７を構成するｐｎ接合が破壊されることがない。
【００６３】
また、ポリシリコン−アルミニウム置換工程に伴う熱処理工程、或いは、他の製造工程において、４５０℃以上の高温工程が施されたとしても、ストッパ用パッドを構成するコンタクトメタルとしてのＴｉの拡散は生ずるが、下部の多結晶Ｓｉプラグ２０の存在によりｎ型ソース・ドレイン領域１７との距離が離れるので、接合破壊に至ることはない。
【００６４】
また、同じ理由によって、Ｔｉとｎ型ソース・ドレイン領域１７のＳｉとが共晶合金を形成することがなく、共晶合金に伴う不純物の異常偏析が生ずることがないので、コンタクト不良が発生することがなく、それによって、微小ビアホールを低比抵抗化することができると共に、素子の信頼性を高めることができる。
【実施例２】
【００６５】
次いで、図３を参照して本発明の第２の実施の形態の工程を説明する。
なお、下部の多結晶Ｓｉプラグの製造工程までは上述の第１の実施の形態と全く同様であるので説明を省略する。
【００６６】
図３参照
第１の実施の形態と同様に導電性を有する多結晶Ｓｉプラグ２０を形成したのち、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１、バリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜２２、及び、実効的に配線層となる厚さ１０〜５００ｎｍ、例えば、５０ｎｍのＷ層をスパッタリング法により順次堆積させたのち、多結晶Ｓｉプラグ２０上に残存するようにエッチングして、Ｗパッド２８を形成するとともに、Ｗ配線層２９を形成する。
【００６７】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、Ｗパッド２８及びＷ配線層２９に達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ（図示せず）を形成する。
【００６８】
次いで、スパッタリング法を用いて厚さ０．１〜１０．０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶ＳｉプラグをＡｌに置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ２７，３０を形成する。
【００６９】
この様に、本発明の第２の実施の形態においては、配線層の形成工程を用いてＡｌに対するバリアとなるストッパ用パッドを形成しているので、ストッパ用パッドの形成のための成膜工程及びパターニング工程が不要になる。
【００７０】
この場合、Ｗパッド２８及びＷ配線層２９を構成するＷは置換用の多結晶ＳｉプラグのＳｉと反応して、一部或いは全部がシリサイド化するが、ＴｉＮ膜２２がＡｌに対するバリアとなるので、Ａｌが下部の多結晶Ｓｉプラグ２０に拡散することがなく、したがって、ｎ型ソース・ドレイン領域１７を構成するｐｎ接合が破壊されることがなく、また、Ｔｉによる接合破壊や共晶合金によるコンタクト不良も発生することがない。
【００７１】
なお、この第２の実施の形態におけるＷ層は、ＷＮ、Ｗシリサイド、Ｔａ、Ｔｉ、ＴｉＮ、Ｔｉシリサイド、或いは、Ｃｏシリサイド等に置き換えても良いものであり、なるべく低比抵抗で、且つ、高耐熱性の導電材料が望ましく、ＷＮやＴＩＮを用いた場合には、バリアメタルとしてのＴｉＮ膜２２は設ける必要はない。
【実施例３】
【００７２】
次に、図４を参照して本発明の第３の実施の形態の工程を説明する。
なお、下部の多結晶Ｓｉプラグの製造工程までは上述の第１の実施の形態と全く同様であるので説明を省略する。
【００７３】
図４（ａ）参照
第１の実施の形態と同様に導電性を有する多結晶Ｓｉプラグ２０を形成したのち、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜２２をスパッタリング法により順次堆積させ、次いで、ＬＰＣＶＤ法を用いて厚さ１０〜１０００ｎｍ、例えば、３００ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、多結晶Ｓｉプラグ２０上に残存するようにエッチングして、多結晶Ｓｉパッド３１を形成すると共に、多結晶Ｓｉ配線層３２を形成する。
【００７４】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、多結晶Ｓｉパッド３１及び多結晶Ｓｉ配線層３２に達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグ２４，３３を形成する。
【００７５】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層２６を堆積させる。
【００７６】
図４（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ２４，３３、及び、多結晶Ｓｉプラグ２４，３３に接続する多結晶Ｓｉパッド３１及び多結晶Ｓｉ配線層３２をＡｌに置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ２７，３０、Ａｌ置換パッド３４、及び、Ａｌ置換配線層３５を形成する。
【００７７】
この様に、本発明の第３の実施の形態においては、配線層の形成工程を用いてＡｌに対するバリアとなるストッパ用パッドを形成しているので、ストッパ用パッドの形成のためのパターニング工程が不要になり、且つ、後の製造工程に伴う６００℃以上の高温熱処理のためにＡｌを用いることができなかった配線層を、低比抵抗のＡｌに置換することができるので、半導体装置の動作速度を高速化することができる。
【００７８】
この様な多結晶Ｓｉ配線層３２のＡｌ置換は、本発明者の実験によって明らかになった事項であり、多結晶Ｓｉ配線層３２の全上面を露出させなくとも、多結晶Ｓｉプラグ３３を接続するだけで、多結晶Ｓｉプラグ３３の接触部から１００μｍまでの長さは確実にＡｌ置換することができるものであり、多結晶Ｓｉプラグ自体のみのＡｌ置換技術からは予想できない程の相互固相拡散が生じていることが明らかになった。
【００７９】
特に、この第３の実施の形態においては、製造工程の途中の段階では、配線層として導電性が非常に低く、従来の配線層としては用いられることのなかったノン・ドープの多結晶Ｓｉ配線層３２を用いるという、従来の半導体装置の製造工程では出現しない構成を採用しており、この様なノン・ドープの多結晶Ｓｉ配線層３２を用いることによりＡｌ置換がより容易になり、多結晶Ｓｉプラグ３３から離れた位置の多結晶Ｓｉ配線層のＡｌ置換が可能になるものである。
【実施例４】
【００８０】
次に、図５を参照して本発明の第４の実施の形態の工程を説明する。
なお、図５（ｂ）は、図５（ａ）のゲート引出配線層に沿った断面図である。
図５（ａ）及び（ｂ）参照
まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜１３を形成し、次いで、厚さ１０〜３００ｎｍ、例えば、５０ｎｍのノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト多結晶Ｓｉ層３６とする。
なお、始めからドープト多結晶Ｓｉ膜として成膜しても良い。
【００８１】
次いで、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜３７及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜３８をスパッタリング法により順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１０〜１０００ｎｍ、例えば、１５０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させ、次いで、全面に、ＣＶＤ法によって保護膜１５となるＳｉＯ2 膜を１００ｎｍ堆積させたのち、所定パターンにエッチングしてゲート電極及びゲート引出配線層を形成する。
【００８２】
次いで、ゲート電極及び保護膜１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域１７を形成し、次いで全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
【００８３】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッパ層として層間絶縁膜１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜１８を選択的に除去することによってｎ型ソース・ドレイン領域１７に達するビアホールを形成する。
【００８４】
次いで、ＬＰＣＶＤ法によって不純物をドープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１９が露出するまでＣＭＰ法によって研磨することによって導電性を有する多結晶Ｓｉプラグ２０を形成する。
【００８５】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、ゲート引出配線層に達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグを形成する。
【００８６】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ及びそれに連なるゲート引出電極及びゲート電極を構成する上層のノン・ドープ多結晶Ｓｉ層をＡｌ置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ３９、Ａｌ置換配線層４０及びＡｌ置換ゲート電極４１を形成する。
【００８７】
この様に、本発明の第４の実施の形態においては、自己整合工程に伴う高温熱処理のためにＡｌを用いることができなかったゲート電極及びゲート引出配線層を、低比抵抗のＡｌに置換することができるので、絶縁ゲート型半導体装置の動作速度を高速化することができる。
【００８８】
この場合、ゲート電極は、ノン・ドープの多結晶Ｓｉ層／ストッパ／ドープト多結晶Ｓｉ層３６の多層構造であり、Ａｌの拡散はストッパで阻止されるので、Ａｌ置換はノン・ドープの多結晶Ｓｉ層だけであり、ドープト多結晶Ｓｉ層３６はそのままであるので、Ｖthが変動することがなく、且つ、ゲート酸化膜１３及びチャネル領域４２にダメージを与えることないので信頼性を損なうことがなく、ゲート電極及びゲート引出配線層の低抵抗化が可能になる。
【実施例５】
【００８９】
次に、図６を参照して本発明の第５の実施の形態の工程を説明する。
なお、図６はゲート引出電極に沿った断面図であり、ゲート絶縁膜及びゲート電極の構造以外は上述の第４の実施の形態と同様である。
図６参照
まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜を形成し、次いで、アンモニア雰囲気中で熱処理することによってゲート酸化膜をオキシナイトライド膜４３に変換する。
なお、この場合のオキシナイトライド膜４３の組成は、表面ほど窒素含有率が高くなっている。
【００９０】
次いで、全面に、厚さ１０〜１０００ｎｍ、例えば、１５０ｎｍのノン・ドープ多結晶Ｓｉ層を堆積させたのち、ＣＶＤ法によって保護膜１５となるＳｉＯ2 膜を堆積させ、所定パターンにエッチングしてゲート電極及びゲート引出配線層を形成する。
【００９１】
次いで、ゲート電極及び保護膜１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域（図示せず）を形成したのち、ＣＶＤ法によって全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
【００９２】
次いで、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッパ層として層間絶縁膜１９に開口部を形成したのち、開口部に露出するＳｉ3 Ｎ4 膜１８を選択的に除去することによってｎ型ソース・ドレイン領域（図示せず）に達するビアホールを形成する。
【００９３】
次いで、ＬＰＣＶＤ法によって不純物をドープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１９が露出するまでＣＭＰ法によって研磨することによって導電性を有する多結晶Ｓｉプラグ（図示せず）を形成する。
【００９４】
次いで、再び、ＣＶＤ法を用いて全面に厚さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積させて第２層間絶縁膜２３としたのち、ゲート引出配線層に達するビアホールを設け、次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露出するまでＣＭＰ法によって研磨することによって多結晶Ｓｉプラグを形成する。
【００９５】
次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ及びそれに連なるゲート引出電極及びゲート電極を構成するノン・ドープ多結晶Ｓｉ層をＡｌ置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出するまで研磨することによってＡｌ置換プラグ３９及びＡｌ置換配線層４４を形成する。
【００９６】
この様に、本発明の第５の実施の形態においては、ゲート絶縁膜としてＡｌの拡散係数の小さなオキシナイトライド膜４３を用いているため、第４の実施の形態と同様に、自己整合工程に伴う高温熱処理のためにＡｌを用いることができなかったゲート電極及びゲート引出配線層を、低比抵抗のＡｌに置換することができるので、絶縁ゲート型半導体装置の動作速度を高速化することができる。
【００９７】
特に、この第５の実施の形態においては、ゲート電極及びゲート引出配線層全体をＡｌ置換しているので、ｎチャネル型ＩＧＦＥＴ及びｐチャネル型ＩＧＦＥＴの何方のゲート電極としても使用できるため、製造工定数の大幅な短縮が可能になる。
【００９８】
即ち、従来のＳｉゲートＩＧＦＥＴの場合には、短チャネル効果やホットキャリア効果の抑制に効果があると言われるサーフェイスチャネル型のＩＧＦＥＴを構成するためには、ｐチャネル型ＩＧＦＥＴに対してはｐ型Ｓｉゲート電極を設け、ｎチャネル型ＩＧＦＥＴに対してはｎ型Ｓｉゲート電極を設けるという作り分けが必要であったが、Ａｌ置換した場合にはその必要がなく、且つ、ＣＭＯＳ（相補型ＭＯＳＦＥＴ）においては、ｐ型Ｓｉゲート電極とｎ型Ｓｉゲート電極との接続部に形成されるダイオードを、Ａｌ置換によって消滅させることができる。
【００９９】
また、この第５の実施の形態においては、ゲート電極を構成する際に、Ｔｉ膜及びＴｉＮ膜とからなるストッパが不必要になるため、その分製造工程の短縮が可能になり、且つ、ゲート構造体に起因する段差を小さくできるので、表面の平坦化が容易になり、且つ、その分下部の多結晶Ｓｉプラグの高さを低くすることができるので、寄生容量を低減することができる。
【実施例６】
【０１００】
次に、図７を参照して、本発明の第６の実施の形態の工程を説明する。
なお、Ａｌ置換工程までは上述の第２の実施の形態と同様であるので途中の製造工程の説明は省略する。
図７（ａ）参照
上述の第２の実施の形態と同様に、上部プラグとなる多結晶Ｓｉプラグ２４を形成したのち、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層２６を堆積させる。
【０１０１】
図７（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置換したのち、再び、ＣＭＰ法を用いてＡｌ層２５が０．１〜２．０μｍ、例えば、０．７μｍの厚さになるまで研磨する。
【０１０２】
次いで、通常のフォトエッチング工程を用いて、残存するＡｌ層２５をレジストマスク（図示せず）をマスクとして所定パターンにエッチングすることによってＡｌ置換プラグ２７に接続するＡｌ配線層４６を含む配線層を形成する。
【０１０３】
この様に、本発明の第６の実施の形態においては、Ａｌ置換のためのＡｌ層２５を利用して配線層を形成しているので、配線層の成膜工程が不要になり、製造工定数の短縮が可能になる。
【０１０４】
また、この第６の実施の形態においては、Ａｌ置換工程において、置換されたＳｉがＡｌ層２５に混入し、Ａｌ層２５におけるＳｉ含有量は０．１〜５％程度となり、エレクトロマイグレーション耐性が向上することになるので、配線層として好適なものとなる。
なお、置換されたＡｌ置換プラグ２７におけるＳｉ含有量も同様に０．１〜５％程度となる。
【０１０５】
この場合のＳｉ含有量は、熱処理温度、熱処理時間、及び、置換部分の絶対量に依存するものであり、最終的なＳｉ含有量がＳｉ置換領域の末端部でも０．１〜５０％になるように、置換部分の絶対量に応じて熱処理時間等を設定すれば良い。
【０１０６】
また、この第６の実施の形態の技術思想は、上述の第３の実施の形態にも適用されるものであり、Ｗ配線層２９に代わりにノン・ドープの多結晶Ｓｉ配線層を設け、この多結晶Ｓｉ配線層に達する多結晶Ｓｉプラグを多結晶Ｓｉプラグ２４と同時に形成して、多結晶Ｓｉプラグ２４のＡｌ置換と同時に多結晶Ｓｉ配線層をＡｌ置換しても良いものである。
【実施例７】
【０１０７】
次に、図８を参照して、本発明の第７の実施の形態の工程を説明する。
なお、多結晶Ｓｉプラグ２４の形成工程までは、上述の第６の実施の形態と同様であるので途中の製造工程の説明は省略する。
図８（ａ）参照
上述の第６の実施の形態と同様に、上部プラグとなる多結晶Ｓｉプラグ２４を形成したのち、ＣＶＤ法を用いて全面に厚さ０．０５〜５μｍ、例えば、０．５μｍのＳｉＯ2 膜４７を堆積させ、通常のフォトエッチング工程を用いてＳｉＯ2 膜４７をエッチングすることによって、少なくとも多結晶Ｓｉプラグ２４が露出する配線層用溝４８を形成したのち、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層２６を堆積させる。
【０１０８】
図８（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置換したのち、再び、ＣＭＰ法を用いてＳｉＯ2 膜４７の表面が露出するまでＡｌ層２５を研磨することによって、配線層用溝４８に埋め込まれたＡｌ配線層４６を形成する。
【０１０９】
この様に、本発明の第７の実施の形態においては、ＳｉＯ2 膜４７の成膜工程は増えるものの、配線層の成膜工程が不要になり、且つ、配線層を被覆する絶縁膜の成膜工程及び絶縁膜の平坦化工程が不要になるので、全体の工程を考えると、上述の第６の実施の形態に比べて、配線層の成膜工程及び平坦化工程の２工程を短縮することができる。
【０１１０】
また、この第７の実施の形態においては、Ａｌ配線層４６の膜厚は、ＳｉＯ2 膜４７の成膜精度によって決定されるため、ＣＭＰの研磨精度で決定される第６の実施の形態に比べて精度良く均一な厚さにすることができる。
【０１１１】
なお、この第７の実施の形態においても、Ａｌ置換工程において、置換されたＳｉがＡｌ層２５に混入し、Ａｌ層２５におけるＳｉ含有量は０．１〜５％程度となり、エレクトロマイグレーション耐性が向上することになるので、配線層として好適なものとなる。
【０１１２】
また、この第７の実施の形態の技術思想も、上述の第３の実施の形態にも適用されるものであり、Ｗ配線層２９に代わりにノン・ドープの多結晶Ｓｉ配線層を設け、この多結晶Ｓｉ配線層に達する多結晶Ｓｉプラグを多結晶Ｓｉプラグ２４と同時に形成して、多結晶Ｓｉプラグ２４のＡｌ置換と同時に多結晶Ｓｉ配線層をＡｌ置換しても良いものである。
【実施例８】
【０１１３】
次に、図９を参照して、本発明の第８の実施の形態の工程を説明する。
図９（ａ）参照
まず、半導体基板に設けたｎ型領域５１を囲む素子分離酸化膜５２を設けたのち、ＬＰＣＶＤ法を用いて、全面に厚さ１０〜２００ｎｍ、例えば、５０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、Ｂをイオン注入することによってドープト多結晶Ｓｉ層５３に変換する。
【０１１４】
次いで、全面に、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜５４及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜５５をスパッタリング法により順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１０〜１０００ｎｍ、例えば、１００ｎｍのノン・ドープの多結晶Ｓｉ層５６を堆積させ、次いで、ベース電極の外周を決定するように所定パターンにエッチングする。
【０１１５】
次いで、ＣＶＤ法を用いて厚さ、０．０５〜５μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積して第１層間絶縁膜５７としたのち、内部ベース領域を画定するためのｎ型領域５１に達する開口を形成、次いで、熱処理を施すことによって、ドープト多結晶Ｓｉ層５３からＢを拡散してｐ型の外部ベース領域５８を形成する。
【０１１６】
次いで、開口部にＢを低加速エネルギーでイオン注入し、熱処理を施すことによって内部ベース領域５９を形成したのち、ＣＶＤ法によって全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによって、開口部の側壁にサイドウォール６０を形成する。
【０１１７】
次いで、ＬＰＣＶＤ法を用いて、全面に厚さ１０〜５００ｎｍ、例えば、５０ｎｍのノン・ドープの多結晶Ｓｉ層を堆積させたのち、Ａｓをイオン注入することによってドープト多結晶Ｓｉ層６１に変換する。
【０１１８】
次いで、全面に、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜６２及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜６３をスパッタリング法により順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１０〜１０００ｎｍ、例えば、１００ｎｍのノン・ドープの多結晶Ｓｉ層６４を堆積させる。  
【０１１９】
次いで、エミッタ電極の外周部を画定するようにエッチングしたのち、ＣＶＤ法によって全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによって、エミッタ電極の側壁にサイドウォール６５を形成し、熱処理を施すことによってドープト多結晶Ｓｉ層６１からＡｓを拡散させることによってｎ+ 型のエミッタ領域６６を形成する。
【０１２０】
次いで、ＣＶＤ法を用いて、全面に厚さ、０．０５〜５μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積して第２層間絶縁膜６７としたのち、多結晶Ｓｉ層５６及び多結晶Ｓｉ層６４に達するビアホールを形成し、次いで、全面にノン・ドープの多結晶Ｓｉ層を堆積させたのち、ＣＭＰ法を用いて第２層間絶縁膜６７の表面が露出するまで研磨することによって多結晶Ｓｉプラグ６８，６９を形成し、次いで、スパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層７０と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層７１を堆積させる。
【０１２１】
図９（ｂ）参照
次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ６８，６９及びそれらに連なる多結晶Ｓｉ層５６，６４をＡｌに置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁膜６７の表面が露出するまで研磨することによって、Ａｌ置換プラグ７２，７３及びＡｌ置換プラグに連なるＡｌ置換ベース電極７４及びＡｌ置換エミッタ電極７５を形成する。
【０１２２】
この様に、本発明の第８の実施の形態においては、電極が固相拡散源を兼ねており、高温処理工程を伴うためＡｌの使用が不可能であった自己整合型バイポーラトランジスタのベース電極及びエミッタ電極を置換Ａｌ層によって構成することができるので、バイポーラトランジスタの動作速度を向上することができ、且つ、低消費電力化が可能になる。
【０１２３】
なお、この場合、エミッタ電極及びベース電極の両方をＡｌ置換する必要は必ずしもなく、何方か一方のみをＡｌ置換しても良いものである。
【実施例９】
【０１２４】
次に、図１０および図１１を参照して、本発明の第９の実施の形態の製造工程を説明する。
なお、図１０（ｂ）及び図１１は、図１０（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、垂直の破線で結ぶ部分は省略している。
図１０（ａ）及び（ｂ）参照
まず、シリコン基板８１上に下地絶縁膜８２を介して多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入することによってドープト多結晶Ｓｉ層とし、次いで、所定のパターンにエッチングすることによって第１層準配線層８３，８４を形成する。
【０１２５】
次いで、全面にＳｉＯ2 膜を堆積させて第１層間絶縁膜８５を形成したのち、第１層準配線層８３に達するコンタクトホール８６を形成し、次いで、多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入することによってドープト多結晶Ｓｉ層とし、次いで、所定のパターンにエッチングすることによって第２層準配線層８７，８８を形成する。
【０１２６】
次いで、全面にＳｉＯ2 膜を堆積させて第２層間絶縁膜８９を形成したのち、第２層準配線層８７に達するコンタクトホールを形成し、次いで、多結晶Ｓｉ層を堆積させＣＭＰ法で研磨することによってＡｌ置換用の多結晶Ｓｉプラグ９０を形成する。
【０１２７】
図１１（ｃ）参照
次いで、全面にスパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ９０及びそれらに連なる第２層準配線層８７及び第１層準配線層８３をＡｌ置換したのち、ＣＭＰ法を用いて第２層間絶縁膜８９の表面が露出するまで研磨することによって、Ａｌ置換プラグ９１、及び、Ａｌ置換配線層９２，９３を形成する。
【０１２８】
図１１（ｄ）参照
次いで、塩酸からなるエッチャントに浸漬することによって、Ａｌ置換されたＡｌ置換プラグ９１、及び、Ａｌ置換配線層９２，９３を除去することによって空洞９４，９５を形成する。
なお、この場合、第１層準配線層８４及び第２層準配線層８８はＡｌ置換されていないので、塩酸でエッチングされて空洞が形成されることがない。
【０１２９】
この様にして形成した空洞９４，９５の誘電率は、ＳｉＯ2 膜の約１／３であるので、残存する第１層準配線層８４間の寄生容量、及び、第２層準配線層８８間の寄生容量を大幅に低減することができる。
【０１３０】
従来においては、寄生容量低減のために低誘電率の絶縁膜の開発が行われていたが、この様な低誘電率の絶縁膜を用いても寄生容量低減の効果は高々数１０％程度であるので、本発明の効果は顕著であり、且つ、熱処理に伴うクラックの発生の問題もない。
【０１３１】
この様な除去工程において、塩酸によるエッチングレートは非常に大きいので、Ａｌ置換配線層の奥まった部分まで比較的短時間で、ほば完全に除去することができる。
【０１３２】
また、従来の製造工程においては、平坦化を容易にするために通常の配線層と同時に同じ層準のダミー配線層を形成しており、残存するダミー配線が寄生容量の原因となっているが、この第９の実施の形態の技術思想をダミー配線層に適用し、上記の第１層準配線層８３をダミー配線層にすることによって、寄生容量の低減とともに、表面平坦化も可能になる。
【０１３３】
また、上記の第９の実施の形態の説明においては、各層準の配線層をドープト多結晶Ｓｉ層で形成しているが、ノン・ドープの多結晶Ｓｉ層で形成し、空洞化しない部分の配線層、即ち、第１層準配線層８４及び第２層準配線層８８を別の多結晶Ｓｉプラグを介してＡｌ置換し、空洞化のためのエッチング工程において、当該多結晶Ｓｉプラグの露出表面を耐エッチング性の膜で覆うようにしても良い。
【０１３４】
なお、この第９の実施の形態においては、空洞を配線層によって形成しているが、必ずしも純粋な配線層である必要はなく、ビアホール内に埋め込んだ多結晶Ｓｉプラグを利用して空洞化しても良いものである。
【０１３５】
また、エッチャントは塩酸に限られるものではなく、ＨＦ以外の酸、例えば、硫酸でも良いものであり、更には、アルカリ液でも良いものであり、いずれにしても、層間絶縁膜を構成するＳｉＯ2 、Ｓｉ3 Ｎ4 、ＢＰＳＧ、或いは、ＳＯＧ（スピンオングラス）はエッチングされないので、Ａｌ置換部分を効率良く除去することができる。
【実施例１０】
【０１３６】
次に、図１２及び図１３を参照して、本発明の第１０の実施の形態の工程を説明する。  なお、図１２（ｂ）及び図１３は、図１２（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、垂直な破線で結ぶ部分は省略している。
図１２（ａ）及び（ｂ）参照
まず、シリコン基板８１上に下地絶縁膜８２を介して多結晶Ｓｉ層を堆積させたのち、所定のパターンにエッチングすることによって第１層準配線層８３を形成する。
【０１３７】
次いで、全面にＳｉＯ2 膜を堆積させて第１層間絶縁膜８５を形成したのち、第１層準配線層８３に達するコンタクトホール８６を形成し、次いで、多結晶Ｓｉ層を堆積させたのち、第１層準配線層８３とほぼ直交するパターンにエッチングすることによって第２層準配線層８７を形成する。
【０１３８】
次いで、全面にＳｉＯ2 膜を堆積させて第２層間絶縁膜８９を形成したのち、第２層準配線層８７に達するコンタクトホール９６を形成し、次いで、多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入することによってドープト多結晶Ｓｉ層とし、次いで、所定パターンにエッチングすることによって第３層準配線層９７，９８を形成する。
なお、図１２（ａ）においては、図示を簡単にするために、コンタクトホール９６近傍の第３層準配線層９７以外は省略している。
【０１３９】
次いで、全面にＳｉＯ2 膜を堆積させて第３層間絶縁膜９９を形成したのち、第３層準配線層９７に達するコンタクトホールを形成し、次いで、多結晶Ｓｉ層を堆積させＣＭＰ法で研磨することによってＡｌ置換用の多結晶Ｓｉプラグ１００を形成する。
【０１４０】
図１３（ｃ）参照
次いで、全面にスパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ１００及びそれらに連なる第３層準配線層９７、第２層準配線層８７、及び、第１層準配線層８３をＡｌ置換したのち、ＣＭＰ法を用いて第３層間絶縁膜９９の表面が露出するまで研磨することによって、Ａｌ置換プラグ１０１、及び、Ａｌ置換配線層９２，９３，１０２を形成する。
【０１４１】
図１３（ｄ）参照
次いで、塩酸からなるエッチャントに浸漬することによって、Ａｌ置換されたＡｌ置換プラグ１０１、及び、Ａｌ置換配線層９２，９３，１０２を除去することによって空洞９４，９５，１０３を形成する。
なお、この場合、第３層準配線層９８はＡｌ置換されていないので、塩酸でエッチングされて空洞が形成されることがない。
【０１４２】
この様に形成した空洞９４，９５，１０３の誘電率は、ＳｉＯ2 膜の約１／３であるので、残存する第３層準配線層９８とシリコン基板８１に設けた能動領域、電極、或いは、配線層等との間に生ずる寄生容量を大幅に低減することができる。
【０１４３】
なお、この第１０の実施の形態においては、空洞を２層の配線層を用いてメッシュ状に形成しているが、一層の配線層のみによって層間絶縁膜に空洞を形成しても良いものであり、特に、一層の配線層をメッシュ状にパターニングすることによって、メッシュ状の空洞を形成することができる。
【０１４４】
また、この第１０の実施の形態の説明においては、第３層準配線層９７，９８をドープト多結晶Ｓｉ層で構成しているが、ノン・ドープの多結晶Ｓｉ層で構成しても良く、その場合には、空洞化しない部分の配線層、即ち、第３層準配線層９８を別の多結晶Ｓｉプラグを介してＡｌ置換し、空洞化のためのエッチング工程において、当該多結晶Ｓｉプラグの露出表面を耐エッチング性の膜で覆うようにすれば良い。
【０１４５】
また、この第１０の実施の形態の技術思想は、多層配線構造における各層準間の寄生容量低減のために用いることができるものであり、その場合には、上記の第９の実施の形態と同様に部分的に空洞化しない配線層を残存させて、通常の配線層或いは抵抗体として用いても良い。
【実施例１１】
【０１４６】
次に、図１４および図１５を参照して、本発明の第１１の実施の形態の工程を説明する。
なお、図１４（ｂ）及び図１５（ｄ）は、図１４（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った部分の断面図であり、図１４（ｃ）、図１５（ｅ）及び図１５（ｆ）は、図１４（ａ）のＢ−Ｂ′を結ぶ一点鎖線に沿った部分の断面図である。
【０１４７】
図１４（ａ）乃至（ｃ）参照
従来と同様に、まず、ｐ型シリコン基板１１１の所定領域に選択酸化によって素子分離酸化膜１１２を形成したのち、素子分離酸化膜１１２で囲まれたｐ型シリコン基板１１１の露出表面を熱酸化してゲート酸化膜１１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト多結晶Ｓｉ層とし、次いで、全面に、ＣＶＤ法によって保護膜１１５となるＳｉＯ2 膜を堆積させたのち、所定パターンにエッチングしてゲート電極１１４を形成する。
【０１４８】
次いで、ゲート電極１１４及び保護膜１１５をマスクとしてＡｓをイオン注入してｎ型ソース・ドレイン領域１１６を形成し、次いで、ＣＶＤ法によって全面に薄いＳｉＯ2 膜からなる絶縁膜１１７を堆積させたのち、ノン・ドープの多結晶Ｓｉ層を堆積させて、異方性エッチングを施すことによって多結晶Ｓｉサイドウォール１１８を形成する。
【０１４９】
次いで、多結晶Ｓｉサイドウォール１１８をマスクとして、薄い絶縁膜１１７の露出部をエッチング除去して、ｎ型ソース・ドレイン領域１１６を露出させたのち、ＣＶＤ法によって、全面にエッチング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１１９を堆積させたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜１１９とエッチング特性の異なる厚さ１００〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１２０としたのち、素子分離酸化膜１１２上において、この第１層間絶縁膜１２０に多結晶Ｓｉサイドウォール１１８に達する開口部１２１を設ける。
【０１５０】
図１５（ｄ）及び（ｅ）参照
次いで、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層を堆積させたのち、第１層間絶縁膜１２０が露出するまでＣＭＰ法によって研磨することによって開口部１２１に多結晶Ｓｉプラグ（図示せず）を形成する。
【０１５１】
次いで、全面にスパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって多結晶Ｓｉプラグ及びそれに連なる多結晶Ｓｉサイドウォール１１８をＡｌ置換し、次いで、ＣＭＰ法を用いて第１層間絶縁膜１２０の表面が露出するまで研磨する。
【０１５２】
次いで、塩酸からなるエッチャントに浸漬することによって、Ａｌ置換されたＡｌ置換プラグ、Ａｌ置換サイドウォールを除去することによって、ゲート電極の側部に空洞１２２を形成する。
なお、この場合、ゲート電極１１４は保護膜１１５及び絶縁膜１１７で覆われているので、Ａｌに置換されず、塩酸でエッチングされて空洞化することがない。
【０１５３】
図１５（ｆ）参照
次いで、第１層間絶縁膜１２０に、ｎ型ソース・ドレイン領域１１６に達するビアホールを設け、Ａｌ等を埋め込むことによってソース・ドレイン電極１２３を形成する。
【０１５４】
この様に、本発明の第１１の実施の形態においては、ゲート電極の側部に低誘電率の空洞１２２を介してソース・ドレイン電極１２３を設けているので、ゲート電極１１４とソース・ドレイン電極１２３との間の寄生容量を大幅に低減することができ、それによって、素子の動作速度をより高速化することが可能になる。
【０１５５】
なお、上記の第１１の実施の形態の説明においては、多結晶Ｓｉサイドウォール１１８をソース・ドレイン電極１２３の形成前にＡｌ置換し、除去しているが、このＡｌ置換及び除去工程は最終工程に近い工程で行っても良いものである。
【０１５６】
また、その場合、ゲート電極或いはゲート絶縁膜を上述の第４或いは第５の実施の形態と同様にして、ゲート電極のＡｌ置換を同時に行っても良いものであり、さらには、ソース・ドレイン電極を第４の実施の形態のように、多結晶Ｓｉプラグとして形成しておき、ストッパ用パッドを介してＡｌ置換プラグと接続するようにしても良いものである。
【実施例１２】
【０１５７】
次に、図１６及び図１８を参照して、本発明の第１２の実施の形態の工程を説明する。  図１６参照
図１６は、ＤＲＡＭのメモリセル領域の概略的平面図であり、まず、素子分離酸化膜１３７で囲まれたシリコン基板の露出表面に、ゲート絶縁膜を介して設けたドープト多結晶Ｓｉ層からなるワード線１３１をマスクとしてイオン注入することによって、ソース・ドレイン領域１３３を形成する。
【０１５８】
次いで、第１層間絶縁膜を設けたのち、ソース・ドレイン領域１３３のコンタクト部１３４に達するビアホールを設け、このビアホール内にドープト多結晶Ｓｉからなる下部プラグ１３５を形成し、次いで、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜（図示せず）、次いで、バリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜（図示せず）をスパッタリング法により順次堆積させたのち、全面にノン・ドープの多結晶Ｓｉ層を堆積させ、パターニングすることによって各下部プラグと接続するビット線１３２を形成する。
【０１５９】
次いで、第２層間絶縁膜を設けたのち、ビット線１３２に達するビアホールを形成し、このビアホールを多結晶Ｓｉからなる上部プラグ１３６で埋め込んだのち、全面にスパッタリング法を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図示せず）を堆積させ、次いで、窒素雰囲気中で、４００〜６６０℃、例えば、５００℃において、１〜４８時間、例えば、６時間熱処理を行うことによって上部プラグ１３６及びそれに連なるビット線１３２をＡｌ置換したのち、ＣＭＰ法を用いて第２層間絶縁膜の表面が露出するまで研磨する。
【０１６０】
図１７（ａ）参照
なお、下部プラグ１３５をＡｌ置換する場合には、図に示すように、ビアホール１３９の表面にコンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜１４０及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜１４１を設け、ビット線１３２と同時に下部プラグ１３５を設ければ良いが、この場合には、低温におけるＡｌ置換処理が必要になる。
【０１６１】
図１７（ｂ）参照
また、実施の形態の同様に、下部プラグ１３５をＡｌ置換しない場合には、第３の実施の形態のように、ビット線１３２自体を、コンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜１４０及びバリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉＮ膜１４１からなるストッパを介して堆積させた、厚さ１０〜１０００ｎｍ、例えば、３００ｎｍのノン・ドープの多結晶Ｓｉ層１４２で構成すれば良い。
【０１６２】
また、ワード線１３１のみ、或いは、ワード線１３１とビット線１３２の両方をＡｌ置換する場合には、ワード線１３１のＡｌ置換に際しては、ワード線１３１或いはゲート絶縁膜を上述の第４或いは第５の実施の形態と同様にして、ワード線１３１に対しても上部プラグを設け、ワード線１３１のＡｌ置換を行えば良い。
【０１６３】
また、図１６においては、説明を簡単にするためにキャパシタを構成する蓄積電極及び、蓄積電極とソース・ドレイン領域１３３とを接続するプラグは図示していないが、プラグを下部プラグと上部プラグとで構成し、両者の間にストッパ用パッドを設けることによって、ビット線１３２等のＡｌ置換と同時に蓄積電極及び上部プラグをＡｌ置換しても良いものである。
【０１６４】
図１８（ａ）参照
図１８（ａ）は、ＤＲＡＭの周辺回路構成するＩＧＦＥＴを概略的に示すものであり、Ａｌ置換したくないゲート電極１４３及び下部プラグ１３５に対しては、ソース・ドレイン領域１３３及びゲートコンタクト領域１４４において、導電性を有する下部パッド１３５上に第２の実施の形態の様な座蒲団状のストッパ用パッド１４５を介して上部パッド１３６を設け、上部パッド１３６のみをＡｌ置換すれば良い。
【０１６５】
図１８（ｂ）参照
図１８（ｂ）は、ビット線１３２の一部を用いた抵抗体の概略的構成を示すもので、ノン・ドープ多結晶Ｓｉ層或いはドープト多結晶Ｓｉ層からなる抵抗体の両端部のコンタクト領域１４６に導電性を有する下部プラグ１３５を設けたのち、座蒲団状のストッパ用パッド１４５を介して上部パッド１３６を設け、上部パッド１３６のみをＡｌ置換すれば良い。
【０１６６】
この様に、本発明の第１２の実施の形態においては、少なくとも、ビット線１３２或いはワード線１３１の一方をＡｌ置換しているので、ＤＲＡＭの高速動作が可能になり、また、従来、多結晶Ｓｉからなるビット線或いはワード線の高抵抗性に伴う信号遅延を回避するために設けていた、裏打ちコンタクトが不要になる。
【０１６７】
この様なビット線１３２或いはワード線１３１のＡｌ置換は、集積度が向上するほど有効になるものである。
即ち、Ａｌ置換の距離は大凡１００μｍ程度であるが、集積度が向上すると、配線層の幅が狭くなるだけではなく、一つの連続した配線層の長さも短くなり、例えば、ＤＲＡＭでは、１つ１つのセルが小さくなる結果、ビット線１３２やワード線１３１の長さも短くなるので、この様なＡｌ置換によるビット線１３２或いはワード線１３１の低抵抗化は、２５６ＭｂｉｔＤＲＡＭ以降になって始めて可能になるものである。
【０１６８】
それ以前の世代のＤＲＡＭでは、ビット線１３２やワード線１３１の長さがあまりに長すぎて不可能であり、世代の進行、微細化の進行によって始めて可能になったものである。
【０１６９】
また、ビット線１３２或いはワード線１３１の低抵抗化に伴って、ビット線１３２或いはワード線１３１の厚さを薄くすることができ、それによって隣接するビット線１３２間或いはワード線１３１間の寄生容量を低減することができる。
【０１７０】
さらに、ビット線１３２或いはワード線１３１の低抵抗化に伴って、一本のビット線１３２或いはワード線１３１に接続することのできるセルの数を増やすことができるので、ＤＲＡＭ等のメモリ装置の集積度を向上することができる。
【０１７１】
また、抵抗素子等のＡｌ置換が不所望な部分には、ストッパ用パッドを設けておくことによって、Ａｌが拡散していかないので、任意の特性の回路素子をストッパ用パッドによって作り分けることができる。
【０１７２】
以上、本発明の各実施の形態を説明してきたが、本発明は各種の変更が可能であり、例えば、置換用のＡｌ層２５，７０上に設けるＴｉ層２６，７１は必ずしも必要なものではない。
【０１７３】
また、上記各実施の形態における多結晶Ｓｉプラグ２０，２４等は、層間絶縁膜にビアホールを形成したのち、多結晶シリコン膜を堆積させ、ＣＭＰ法で除去することによりビアホールに埋め込まれたプラグを形成しているが、多結晶シリコン膜を円柱状にパターニングして、その周囲を絶縁膜で埋め込んでも良いものであり、本願明細書における「プラグ」は両方の電極を意味する。
【０１７４】
また、プラグを形成する工程、及び、Ａｌ層を除去する工程において、ＣＭＰ法を用いているが、ＣＭＰ法に限られるものではなく、ドライ・エッチングによるエッチバックを用いても良いものである。
【０１７５】
また、上記の第１乃至第７の実施の形態及び第１１の実施の形態においては、説明を簡単にするために、単一構造のソース・ドレイン領域としているが、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を採用しても良いものであり、その場合には、ゲート電極及び保護膜をマスクとしてイオン注入することによってＬＤＤ領域を形成したのち、サイドウォールをマスクとしてイオン注入することによってソース・ドレイン領域を形成すれば良い。
【０１７６】
また、上記の第１乃至第４、第６、及び第７の実施の形態においては、下部の多結晶Ｓｉプラグ２０に接するように、Ｔｉ膜及びＴｉＮ膜からなるストッパ用パッドを設けているが、多結晶Ｓｉプラグ２０の表面が予めシリサイド化されている場合には、コンタクトメタルとしてのＴｉ膜２１は必要ではない。
【０１７７】
また、上記の各実施の形態の説明においては、コンタクトメタルとしてＴｉを用いているが、Ｔｉに限られるものではなく、Ｗ、Ｃｏ、Ｎｉ、Ｔａ、或いは、Ｔｉを含めたこれらのシリサイドを用いることができる。
【０１７８】
また、バリアメタルはＴｉＮに限られるものではなく、Ａｌの拡散を防止できる導電性膜であれば何でも良く、例えば、ＴａＮ、ＷＮ、或いは、ＳｉＣ等を用いることができる。
【０１７９】
また、本発明の各実施の形態においては、Ａｌ置換を行う多結晶Ｓｉ層は殆どノン・ドープ層であるが、第９及び第１０の実施の形態のように、ドープト多結晶Ｓｉ層をＡｌ置換しても良いものである。
【０１８０】
また、本発明の各実施の形態においては、低比抵抗特性及び汎用性等を考慮して、置換用金属としてはＡｌを用いているが、Ｃｕ、Ａｇ、Ｒｕ、Ｐｔ等を用いても良いものであり、Ｃｕを用いた場合には、Ａｌ配線層より低比抵抗でエレクトロマイグレーション耐性の大きな配線層を形成することができる。
【０１８１】
また、本発明の各実施の形態の説明においては、置換される領域を多結晶シリコンで構成しているが、多結晶シリコンに限られるものではなく、微結晶シリコン、或いは、アモルファスシリコンでも良く、場合によっては、単結晶シリコンでも良い。
【０１８２】
また、本発明の各実施の形態の説明においては、浅い拡散領域等を形成するために、イオン注入等によりＡｓを多結晶Ｓｉ層にドープしているが、Ｐを用いても良いものであり、且つ、導電型を反転させる場合にはＢをドープすれば良く、また、保護膜としてはＳｉＯ2 膜を用いているがＳｉ3 Ｎ4 を用いても良いものである。
【０１８３】
また、本発明の各実施の形態の説明においては、多結晶シリコン以外の導電体膜をスパッタリング法で堆積させているが、スパッタリング法に限られるものではなく、ＣＶＤ法或いは蒸着法を用いても良いものである。
【０１８４】
また、本発明の各実施の形態の説明においては、ｎチャネル型ＩＧＦＥＴ或いはｎｐｎトランジスタで説明しているが、ｐチャネル型ＩＧＦＥＴ或いはｐｎｐトランジスタにも適用されることは言うまでもない。
【０１８５】
また、本発明のＰＡＳ技術は、実施の形態におけるコンタクトプラグ以外に、各種のコンタクトプラグやキャパシタプラグにも適用されるものである。
【図面の簡単な説明】
【０１８６】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の工程の説明図である。
【図３】本発明の第２の実施の形態の説明図である。
【図４】本発明の第３の実施の形態の工程の説明図である。
【図５】本発明の第４の実施の形態の説明図である。
【図６】本発明の第５の実施の形態の説明図である。
【図７】本発明の第６の実施の形態の工程の説明図である。
【図８】本発明の第７の実施の形態の工程の説明図である。
【図９】本発明の第８の実施の形態の工程の説明図である。
【図１０】本発明の第９の実施の形態の途中までの工程の説明図である。
【図１１】本発明の第９の実施の形態の図１０以降の工程の説明図である。
【図１２】本発明の第１０の実施の形態の途中までの工程の説明図である。
【図１３】本発明の第１０の実施の形態の図１２以降の工程の説明図である。
【図１４】本発明の第１１の実施の形態の途中までの工程の説明図である。
【図１５】本発明の第１１の実施の形態の図１４以降の工程の説明図である。
【図１６】本発明の第１２の実施の形態の説明図である。
【図１７】本発明の第１２の実施の形態の変形例の説明図である。
【図１８】本発明の第１２の実施の形態の周辺回路部の説明図である。
【図１９】従来のＰＡＳ工程の説明図である。
【図２０】従来のＰＡＳ技術の応用例の説明図である。
【符号の説明】
【０１８７】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  ソース・ドレイン領域
５  下部プラグ
６  ストッパ
７  上部プラグ
８  置換用金属
９  シリコン吸収材層
１０  金属置換プラグ
１１  ｐ型シリコン基板
１２  素子分離酸化膜
１３  ゲート酸化膜
１４  ゲート電極
１５  保護膜
１６  サイドウォール
１７  ｎ型ソース・ドレイン領域
１８  Ｓｉ3 Ｎ4 膜
１９  第１層間絶縁膜
２０  多結晶Ｓｉプラグ
２１  Ｔｉ膜
２２  ＴｉＮ膜
２３  第２層間絶縁膜
２４  多結晶Ｓｉプラグ
２５  Ａｌ層
２６  Ｔｉ層
２７  Ａｌ置換プラグ
２８  Ｗパッド
２９  Ｗ配線層
３０  Ａｌ置換プラグ
３１  多結晶Ｓｉパッド
３２  多結晶Ｓｉ配線層
３３  多結晶Ｓｉプラグ
３４  Ａｌ置換パッド
３５  Ａｌ置換配線層
３６  ドープト多結晶Ｓｉ層
３７  Ｔｉ膜
３８  ＴｉＮ膜
３９  Ａｌ置換プラグ
４０  Ａｌ置換配線層
４１  Ａｌ置換ゲート電極
４２  チャネル領域
４３  オキシナイトライド膜
４４  Ａｌ置換配線層
４５  多結晶Ｓｉ配線層
４６  Ａｌ配線層
４７  ＳｉＯ2 膜
４８  配線層用溝
５１  ｎ型領域
５２  素子分離酸化膜
５３  ドープト多結晶Ｓｉ層
５４  Ｔｉ膜
５５  ＴｉＮ膜
５６  多結晶Ｓｉ層
５７  第１層間絶縁膜
５８  外部ベース領域
５９  内部ベース領域
６０  サイドウォール
６１  ドープト多結晶Ｓｉ層
６２  Ｔｉ膜
６３  ＴｉＮ膜
６４  多結晶Ｓｉ層
６５  サイドウォール
６６  エミッタ領域
６７  第２層間絶縁膜
６８  多結晶Ｓｉプラグ
６９  多結晶Ｓｉプラグ
７０  Ａｌ層
７１  Ｔｉ層
７２  Ａｌ置換プラグ
７３  Ａｌ置換プラグ
７４  Ａｌ置換ベース電極
７５  Ａｌ置換エミッタ電極
８１  シリコン基板
８２  下地絶縁膜
８３  第１層準配線層
８４  第１層準配線層
８５  第１層間絶縁膜
８６  コンタクトホール
８７  第２層準配線層
８８  第２層準配線層
８９  第２層間絶縁膜
９０  多結晶Ｓｉプラグ
９１  Ａｌ置換用プラグ
９２  Ａｌ置換配線層
９３  Ａｌ置換配線層
９４  空洞
９５  空洞
９６  コンタクトホール
９７  第３層準配線層
９８  第３層準配線層
９９  第３層間絶縁膜
１００  多結晶Ｓｉプラグ
１０１  Ａｌ置換プラグ
１０２  Ａｌ置換配線層
１０３  空洞
１１１  ｐ型シリコン基板
１１２  素子分離酸化膜
１１３  ゲート酸化膜
１１４  ゲート電極
１１５  保護膜
１１６  ｎ型ソース・ドレイン領域
１１７  絶縁膜
１１８  多結晶Ｓｉサイドウォール
１１９  Ｓｉ3 Ｎ4 膜
１２０  層間絶縁膜
１２１  開口部
１２２  空洞
１２３  ソース・ドレイン電極
１３１  ワード線
１３２  ビット線
１３３  ソース・ドレイン領域
１３４  コンタクト部
１３５  下部プラグ
１３６  上部プラグ
１３７  素子分離酸化膜
１３８  第１層間絶縁膜
１３９  ビアホール
１４０  Ｔｉ膜
１４１  ＴｉＮ膜
１４２  多結晶Ｓｉ層
１４３  ゲート電極
１４４  ゲートコンタクト領域
１４５  ストッパ用パッド
１４６  コンタクト領域
２０１  シリコン基板
２０２  ＳｉＯ2 膜
２０３  コンタクトホール
２０４  多結晶Ｓｉ層
２０５  多結晶Ｓｉプラグ
２０６  Ａｌ層
２０７  Ａｌ置換プラグ
２１１  ｐ型シリコン基板
２１２  素子分離酸化膜
２１３  ゲート酸化膜
２１４  ゲート電極
２１５  保護膜
２１６  サイドウォール
２１７  ｎ型ソース・ドレイン領域
２１８  Ｓｉ3 Ｎ4 膜
２１９  層間絶縁膜
２２０  Ｔｉ膜
２２１  ＴｉＮ膜
２２２  多結晶Ｓｉプラグ
２２３  Ａｌ層
２２４  Ｔｉ層
２２５  Ａｌ置換プラグ
【図１】
2005244250.tif 000003
【図２】
2005244250.tif 000004
【図３】
2005244250.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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