(57)【要約】【課題】  従来のＰＬＬ回路では、キャパシタの電極間の電圧差に起因してリーク電流が流れることから、制御電圧を高精度に規定することができず、生成される信号の周波数の位相が揺らぐという問題があった。【解決手段】    本発明に係るＰＬＬ回路は、電圧制御発振器と、ループフィルタとを含み、前記キャパシタを構成する２つの電極は、相互に実質的に等電圧に規定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周波数を規定するための制御電圧に基づき前記周波数を有する信号を生成する電圧制御発振器と、
前記電圧制御発振器が生成すべき信号の所望の周波数及び前記電圧制御発振器が生成した信号の実際の周波数間の位相差により規定される充電電流の吐き出し及び放電電流の吸い込みにより前記制御電圧を生成し、当該生成された制御電圧を前記電圧制御発振器に印加するループフィルタであって前記充電電流による充電及び前記放電電流による放電に用いられるキャパシタを有する前記ループフィルタとを含み、
前記キャパシタを構成する２つの電極は、相互に実質的に等電圧に規定されることを特徴とするＰＬＬ回路。
【請求項２】
前記等電圧として、前記所望の周波数に対応する電圧を記憶するための記憶回路を更に含むことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
請求項２記載のＰＬＬ回路の使用方法であって、
前記電圧制御発振器に、前記所望の周波数を有する信号を生成させる生成工程と、
前記記憶回路に、前記生成工程で生成される前記信号の所望の周波数に対応する電圧を記憶させる記憶工程と、
前記電圧制御発振器に、前記信号の生成を中止させる生成中止工程と、
前記生成中止工程に引き続き、前記電圧制御発振器に、前記記憶工程で前記記憶回路に記憶された前記所望の周波数に対応する電圧に基づき、前記所望の周波数を有する他の信号を生成させる再生成工程とを含むことを特徴とするＰＬＬ回路の使用方法。
【請求項４】
請求項３記載のＰＬＬ回路の使用方法であって、
前記再生成工程で生成される前記他の信号が有する前記所望の周波数に対応する他の電圧を再び記憶する再記憶工程とを更に含み、
前記再生成工程に引き続く他の再生成工程で、前記電圧制御発振器に、前記再記憶工程で記憶された、前記所望の周波数に対応する他の電圧に基づき、前記所望の周波数を有する更に他の信号を生成させることを特徴とするＰＬＬ回路の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路及びその使用方法に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、制御電圧に対応する周波数の信号を電圧制御発振器に生成させるべく、生成すべき信号の周波数及び生成した信号の周波数間の位相差により規定される前記制御電圧を前記電圧制御発振器に印加するループフィルタを有する。当該ループフィルタは、キャパシタを備えており、前記制御電圧の規定を、当該キャパシタに充電電流を流し込むこと及び当該キャパシタから放電電流を吐き出させることにより行う。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記キャパシタの２つの電極間には、当該２つの電極間に印加される電圧の差に起因するトンネル効果により前記キャパシタにリーク電流が流れることから、上記した制御電圧を高精度に規定することができず、これにより、前記生成される信号の周波数の位相が揺らぐという問題があった。
【課題を解決するための手段】
【０００４】
本発明に係るＰＬＬ回路は、上記した課題を解決すべく、周波数を規定するための制御電圧に基づき前記周波数を有する信号を生成する電圧制御発振器と、前記電圧制御発振器が生成すべき信号の所望の周波数及び前記電圧制御発振器が生成した信号の実際の周波数間の位相差により規定される充電電流の吐き出し及び放電電流の吸い込みにより前記制御電圧を生成し、当該生成された制御電圧を前記電圧制御発振器に印加するループフィルタであって前記充電電流による充電及び前記放電電流による放電に用いられるキャパシタを有する前記ループフィルタとを含み、前記キャパシタを構成する２つの電極は、相互に実質的に等電圧に規定される。
【０００５】
本発明に係るＰＬＬ回路によれば、前記ループフィルタを構成するキャパシタの２つの電極は、相互に実質的に等電位に規定される、即ち、前記２つの電極間に電圧差が存在しないようにすることから、前記２つの電極間の電圧差に起因するリーク電流の発生を従来に比して低減することが可能となる。この結果、前記した生成される信号の周波数の位相が揺らぐことを抑止することができる。
【０００６】
上記した本発明に係るＰＬＬ回路は、前記等電圧として、前記所望の周波数に対応する電圧を記憶するための記憶回路を更に含む。
【０００７】
本発明に係る、上記したＰＬＬ回路の使用方法は、前記電圧制御発振器に、前記所望の周波数を有する信号を生成させる生成工程と、前記記憶回路に、前記生成工程で生成される前記信号の所望の周波数に対応する電圧を記憶させる記憶工程と、前記電圧制御発振器に、前記信号の生成を中止させる生成中止工程と、前記生成中止工程に引き続き、前記電圧制御発振器に、前記記憶工程で前記記憶回路に記憶された前記所望の周波数に対応する電圧に基づき、前記所望の周波数を有する他の信号を生成させる再生成工程とを含む。
【０００８】
上記した本発明に係るＰＬＬ回路の使用方法は、前記再生成工程で生成される前記他の信号が有する前記所望の周波数に対応する他の電圧を再び記憶する再記憶工程とを更に含み、前記再生成工程に引き続く他の再生成工程で、前記電圧制御発振器に、前記再記憶工程で記憶された、前記所望の周波数に対応する他の電圧に基づき、前記所望の周波数を有する更に他の信号を生成させる。
【発明を実施するための最良の形態】
【０００９】
本発明に係るＰＬＬ回路の具体例について図面を参照して説明する。
【００１０】
《ＰＬＬ回路》
図１は、具体例のＰＬＬ回路の構成を示す回路図である。具体例のＰＬＬ回路１は、従来知られた構成を有し、具体的には、図１に示されるように、位相比較器２０と、チャージポンプ２１と、ループフィルタ２２と、電圧制御発振器２３と、１／Ｎ分周器２４とを有する。
【００１１】
位相比較器２０は、水晶発振器のような基準クロック生成器（図示せず）から供給される基準クロックＳrefの位相と、１／Ｎ分周器２４から出力される帰還クロックＳfbの位相とを比較し、詳しくは、両クロックの立上りエッジ同士又は立下りエッジ同士を比較し、両クロック間の時間差を表すパルス信号である時間差信号Ｓup又はＳdnをチャージポンプ２１へ出力する。位相比較器２０は、より正確には、帰還クロックＳfbが基準クロックＳrefより遅れているときには、当該遅れ量を表す時間差信号Ｓupを出力し、帰還クロックＳfbが基準クロックＳrefより進んでいるときには、当該進み量を表す時間差信号Ｓdnを出力する。
【００１２】
チャージポンプ２１は、図１に示されるように、２つのスイッチＳＷ１、ＳＷ２からなる。当該２つのスイッチＳＷ１、ＳＷ２は、電源電圧及び接地電圧間に直列接続されており、また、時間差信号Ｓup又はＳdnによる開閉動作の制御を受ける。チャージポンプ２１では、位相比較器２０から時間差信号Ｓupが入力されると、当該時間差信号Ｓupが印加されている間、予め定められた値を有する、ループフィルタ２２を充電するための充電電流Ｉcpをループフィルタ２２へ吐き出し、他方で、位相比較器２０から時間差信号Ｓdnが入力されると、当該時間差信号Ｓdnが印加されている間、上記と同様な値を有する、ループフィルタ２２を放電するための放電電流Ｉcpをループフィルタ２２から吸い込む。
【００１３】
ループフィルタ２２は、相互に直列接続された抵抗器Ｒ及びキャパシタＣからなり、チャージポンプ２１が吐き出し又は吸い込む充電電流Ｉcp、放電電流Ｉcpを積分することにより、当該電流の積分値に対応しかつ平滑化された、電圧制御発振器２３の動作を制御するための制御電圧Ｖcntを生成する。
【００１４】
より詳細には、定常動作のとき、ループフィルタ２２では、キャパシタＣの一方の電極に後述のロック電圧ＶLが印加され、また、他方の電極には、ロック電圧ＶLに概ね等しいオフセット電圧ＶL’が印加される。これにより、キャパシタＣの両電極間の電圧差は、概ね０Ｖになることから、キャパシタＣにリーク電流が流れることを低減することができる。この結果、電圧制御発振器２３に印加する制御電圧Ｖcntを高精度に規定することができることから、生成される信号Ｓvcoの周波数の位相が揺らぐことを従来に比して低減することが可能となる。
【００１５】
電圧制御発振器２３は、定常動作のとき、ループフィルタ２２から出力される制御電圧Ｖcntに大きさに対応した周波数ｆvcoを有する信号Ｓvcoを生成し、換言すれば、所望の周波数であるロック周波数ｆLに対応する電圧であるロック電圧ＶLの大きさに対応した前記ロック周波数ｆLを有するロック信号ＳLを生成する。
【００１６】
１／Ｎ分周器２４は、電圧制御発振器２３から出力される信号Ｓvcoを１／Ｎの周波数に分周することにより帰還周波数ｆfbの帰還クロックＳfbを生成し、当該帰還クロックＳfbを位相比較器２０へ出力する。
【００１７】
上述したように、具体例のＰＬＬ回路１内の電圧制御発振器２３は、定常動作のとき、ロック電圧ＶLに対応するロック周波数ｆLを有するロック信号ＳLを生成する。
【００１８】
図２は、具体例のループフィルタ中のキャパシタの構成を示す。ループフィルタ２２を構成するキャパシタＣは、図２に図示されるように、主に、半導体基板３０と、Ｎウェル３１と、素子分離膜３２と、下位電極３３と、絶縁膜３４と、上位電極３５と、濃密度部３６と、プラグ３７、３８とからなる。
【００１９】
半導体基板３０上のＮウェル３１に、下位電極３３、絶縁膜３４、上位電極３５がこの順序で形成されており、上記したキャパシタＣの一方の電極、即ち、電圧制御発振器２３に近い側の電極に相当する上位電極３５にはプラグ３８を介してロック電圧ＶLが印加され、また、上記したキャパシタＣの他方の電極に相当する下位電極３３にはプラグ３７を介してオフセット電圧ＶL’が印加されている。
【００２０】
ここで、下位電極３３へのオフセット電圧ＶL’の印加は、プラグ３７とのオーミック抵抗を低減するための濃密度部３６を経て行われ、また、濃密度部３６に隣接する位置に、当該濃密度部３６を当該濃密度部３６に隣接する他の素子（例えば、キャパシタ、トランジスタ）から分離するため素子分離膜３２が設けられている。このような構成により、図１に図示のキャパシタＣの両電極に相当する上位電極３５、下位電極３３に、それぞれロック電圧ＶL、オフセット電圧ＶL’を印加することができる。
【００２１】
図３は、具体例のＰＬＬ回路を使用するための回路を示す。以下、具体例のＰＬＬ回路１を使用するための回路及び使用方法について図３を用いて説明する。
【００２２】
具体例のＰＬＬ回路１を使用するための回路は、図３に図示されるように、不揮発性メモリのような記憶素子４０と、ＤＡコンバータ４１とからなる。記憶素子４０は、生産者（メーカ）の工場等でＰＬＬ回路１を製造及び検査するとき、ＰＬＬ回路１のロック電圧ＶLを測定し、当該ロック電圧ＶLに実質的に等しいオフセット電圧ＶL’をデジタル形式で記憶させるために用いられ、他方で、ＤＡコンバータ４１は、使用者（ユーザ）がＰＬＬ回路１を使用するとき、記憶素子４０にデジタル形式で記憶されたオフセット電圧ＶL’に関する情報をアナログ変換した後にループフィルタ２２内のキャパシタＣの他方の電極（図２の下位電極３３）に印加するために用いられる。
【００２３】
換言すれば、生産者側において、電圧制御発振器２３へのロック電圧ＶLの印加によりロック信号ＳLを生成し（生成工程）、当該ロック電圧ＶLと実質的に同一であるオフセット電圧ＶL’を記憶素子４０に記憶させ（記憶工程）、電圧制御発振器２３による前記ロック信号ＳLの生成を中止する（生成中止工程）。
【００２４】
他方で、ＰＬＬ回路１が生産者から使用者へ譲渡されると、使用者側において、電圧制御発振器２３にロック電圧ＶLを印加し、他方で、記憶素子４０に記憶されたオフセット電圧ＶL’にＤＡコンバータ４１によるデジタル／アナログ変換を施して、ループフィルタ２２内のキャパシタＣの他方の電極（図２の下位電極３３）に印加し（印加工程）、これにより、キャパシタＣの両電極間の電圧差を実質的に０Ｖにし、このようにして、ロック信号ＳLを再び生成する（再生成工程）。
【００２５】
図４は、具体例のＰＬＬ回路を使用するための他の回路を示す。具体例のＰＬＬ回路１を使用するための他の回路及び使用方法について図４を用いて説明する。具体例のＰＬＬ回路１を使用するための他の回路は、ＡＤコンバータ５０と、記憶素子５１と、レジスタ５２と、ＤＡコンバータ５３とを有する。以下、説明及び理解を容易にすべく、ＰＬＬ回路１の使用者（ユーザ）が断続的又は間欠的にＰＬＬ回路１にロック信号ＳLを生成させること、例えば、使用者が、ＰＬＬ回路１が搭載された携帯電話での着信を受けるときのみＰＬＬ回路１を動作させ、それ以外のときにはＰＬＬ回路１を動作させないことを想定する。即ち、使用者が前回ＰＬＬ回路１を用いてロック信号ＳLを安定的に発振させしばらく経った後、前回に引き続く今回、ＰＬＬ回路１を用いてロック信号ＳLを生成することを想定する。
【００２６】
使用者が前回ＰＬＬ回路１にロック信号ＳLを生成させ、これにより、制御電圧Ｖｃがロック電圧ＶLに整定すると、ＡＤコンバータ５０は、当該ロック電圧ＶLにアナログ−デジタル変換を施すことにより、アナログ値であるロック電圧ＶLをデジタル値に変換し、不揮発性メモリ等からなる記憶素子５１は、ロック電圧ＶLのデジタル値、即ち、ロック電圧ＶLに実質的に同一であるオフセット電圧ＶL’を記憶する。
【００２７】
前回に引き続き、使用者が今回、ＰＬＬ回路１にロック信号ＳLを生成させようとするとき、電圧制御発振器２３にロック電圧ＶLが印加されると共に、記憶素子５１からオフセット電圧ＶL’のデジタル値が読み出された後、レジスタ５２に一時的に格納され、レジスタ５２に格納された前記オフセット電圧ＶL’のデジタル値は、ＤＡコンバータ５３によりアナログ値に変換され、これにより、オフセット電圧ＶL’を再生し、当該オフセット電圧ＶL’がキャパシタＣの他方の電極（図２の下位電極３３）に印加される。これにより、今回、キャパシタＣの一方の電極（図２の上位電極３５）にロック電圧ＶLが印加され、他方の電極にオフセット電圧ＶL’が印加され、即ちキャパシタＣの両電極間の電圧差が概ね０Ｖとなり、この結果、キャパシタＣにリーク電流の発生を低減することが可能となる。
【００２８】
さらに、今回、仮に、ロック電圧が電圧ＶLからＶLLに変わったときには、当該電圧ＶLLと実質的に同一な電圧ＶLL’をオフセット電圧として記憶素子５１に記憶し（再記憶工程）、当該新たなオフセット電圧ＶLL’を次回ＰＬＬ回路１にロック信号ＳLを生成させるときに用いる。
【００２９】
上述したように、具体例のＰＬＬ回路１では、チャージポンプ２１に含まれるキャパシタＣの両電極間の電圧差が実質的に０ＶとなるようにキャパシタＣの他方の電極に、ロック電圧ＶLと実質的に同一なオフセット電圧ＶL’を印加することから、キャパシタＣにリーク電流が流れることを低減することができ、これにより、生成される信号の位相が揺らぐことを低減することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】具体例のＰＬＬ回路の構成を示す図。
【図２】具体例のキャパシタの構成を示す図。
【図３】具体例のＰＬＬ回路を使用するための回路を示す図。
【図４】具体例のＰＬＬ回路を使用するための他の回路を示す図。
【符号の説明】
【００３１】
１  ＰＬＬ回路    ２２  ループフィルタ    Ｃ  キャパシタ    ＶL  ロック電圧    ＶL’  オフセット電圧。
【図１】
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【図２】
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【図３】
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【図４】
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