(57)【要約】【課題】従来の超音波診断装置においては、フォーカス用ディレイデータとステアリング用ディレイデータとが分離されておらず、ディレイデータの共用を図れなかった。【解決手段】送信モジュール１２においてはフォーカス遅延部２４及びステアリング遅延部２６が設けられる。受信モジュール１４においては、フォーカス遅延部４４、第１のステアリング遅延部４６及び第２のステアリング遅延部４８が設けられる。フォーカス遅延制御とステアリング遅延制御とが独立しているため、例えばフォーカスが共通であれば異なるビーム方位について同じフォーカス遅延特性を利用できる。また、複数の受信ビームを同時に形成する場合においてフォーカス遅延部４４を共用できるという利点がある。【選択図】図１
2005066054.tif 000002
【特許請求の範囲】
【請求項１】
超音波ビームを形成するために、入力される複数の信号からなる信号列を遅延処理する遅延手段を含み、
前記遅延手段は、前記超音波ビームについてフォーカスを行うためのフォーカス遅延部と、それと直列接続関係にあり前記超音波ビームについてステアリングを行うためのステアリング遅延部と、を有し、
前記信号列を構成する各信号に対して、前記フォーカス遅延部によってフォーカス遅延時間が付与され、且つ、前記ステアリング遅延部によってステアリング遅延時間が付与されることを特徴とする超音波診断装置。
【請求項２】
請求項１記載の装置において、
前記フォーカス遅延部は、前記信号列に対するフォーカス遅延特性の曲率を制御するフォーカス遅延制御回路を有し、
前記ステアリング遅延部は、前記信号列に対するステアリング遅延特性の勾配を制御するステアリング遅延制御回路を有することを特徴とする超音波診断装置。
【請求項３】
請求項１記載の装置において、
前記遅延手段は受信遅延処理を実行し、
前記フォーカス遅延部の後段に複数のステアリング遅延回路が並列配置されたことを特徴とする超音波診断装置。
【請求項４】
超音波ビームを形成するために、入力される複数の信号からなる信号列を遅延処理する遅延手段を含み、
前記遅延手段は、前記超音波ビームについて二次元のフォーカスを行うためのフォーカス遅延手段と、それを直列接続関係にあり前記超音波ビームについて二次元のステアリングを行うためのステアリング遅延手段と、を有し、
前記フォーカス遅延手段及び前記ステアリング遅延手段の少なくとも一方はＸ方向及びＹ方向について設けられ且つ直列接続関係にあるｘ方向遅延部及びｙ方向遅延部によって構成されたことを特徴とする超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超音波診断装置に関し、特にデジタルビームフォーマーのための新しい信号遅延処理に関する。
【背景技術】
【０００２】
超音波診断装置においては、電子的な遅延処理技術を利用して、超音波ビームが形成され、また超音波ビームが電子的に走査される。具体的には、送信時には複数の送信信号間に一定の遅延関係を設定することによって送信ビームが形成され、受信時には複数の受信信号に一定の遅延関係を設定してから加算することによって受信ビームが形成される。送信ビームを形成する場合には、定められた深さにフォーカス点が設定され、そのフォーカス点で超音波が集束するようにビーム形状が制御される。そして、必要に応じて、同じビーム方位上において異なる複数の深さのフォーカス点について複数の送信がなされる場合がある（送信多段フォーカス）。一方、受信ビームを形成する場合には、一般的には、受信ダイナミックフォーカスが適用され、すなわち反射点の深さの動的変化に応じて受信フォーカス点をリアルタイムで変化させる制御が実行される。また１つの送信ビームに対して複数の受信ビームが形成される場合もある。以上のように形成される送信ビーム及び受信ビームは一次元あるい二次元の方向に電子的に偏向（ステアリング）される。
【０００３】
上記の超音波ビームのフォーカス及びステアリングのために、超音波診断装置には、送信用及び受信用のデジタル式ビームフォーマー（ＤＢＦ）が設けられている。以下、送信用のビームフォーマーを代表して説明する。
【０００４】
送信用のビームフォーマーは、例えば、各チャンネルごとの送信信号を生成する複数の送信信号発生器と、それら複数の送信信号間の遅延時間あるいは位相を調整する複数の遅延器と、遅延後の複数の送信信号を増幅して複数の振動素子へ供給する複数のアンプと、を有する。ここで、各遅延器に対しては送信に先立って遅延時間が設定される。具体的には、各遅延器ごとにディレイ量データが格納されるメモリが設けられ、そのメモリにディレイ量が主制御部からロードされる。そして、スタートトリガからディレイ量に相当する時間分だけクロックをカウントすることにより、送信信号に対して遅延を与えている。そのクロックの周波数は通常固定されているが、送信周波数の切り換え時にクロックの周波数が切り換えられる場合もある。
【０００５】
受信用のビームフォーマーも基本的には送信用のビームフォーマーと同様にクロックをカウントすることによって各信号の位相調整を行っている。
【０００６】
【特許文献１】特開２０００−３３０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来においては、一般に、ビームフォーマーに対して、各チャンネルごとにフォーカス用の遅延時間とビームステアリング用の遅延時間とを合わせたトータルの遅延時間が設定される。つまり、目的に応じて遅延時間を分離して取り扱うということはなされていない。
【０００８】
上記特許文献１には、超音波探触子内に複数のプロセッサ（サブディレイ回路に相当）を配置し、装置本体内にビームフォーマー（メインディレイ回路に相当）を配置した超音波システムが開示されている。ここで、各プロセッサは複数の振動素子からなるグループごとに配置され、グループ内の遅延制御を行っている。ビームフォーマーはグループ間の遅延制御を行っている。このように二段階の遅延制御によって信号線の本数が削減されている。しかし、この文献に記載された方式は２段階で遅延時間を与えているものの、各チャンネルの信号ごとに遅延時間を成分ごとに分けて取り扱うようなものではない。
【０００９】
本発明の目的は、遅延制御の新しい方式を提供することにある。
【００１０】
本発明の他の目的は、超音波診断装置の構成を簡易化し、その物量を削減できるようにすることにある。
【課題を解決するための手段】
【００１１】
本発明は、超音波ビームを形成するために、入力される複数の信号からなる信号列を遅延処理する遅延手段を含み、前記遅延手段は、前記超音波ビームについてフォーカスを行うためのフォーカス遅延部と、それと直列接続関係にあり前記超音波ビームについてステアリングを行うためのステアリング遅延部と、を有し、前記信号列を構成する各信号に対して、前記フォーカス遅延部によってフォーカス遅延時間が付与され、且つ、前記ステアリング遅延部によってステアリング遅延時間が付与されることを特徴とする。
【００１２】
上記構成によれば、フォーカス遅延制御とステアリング遅延制御とが分離されているので、異なるステアリング条件の間で同じフォーカス遅延特性を共用でき、また、異なるフォーカス条件の間で同じステアリング遅延特性を共用できる。したがって、制御が簡便になり、回路規模の面でも有利である。
【００１３】
望ましくは、前記フォーカス遅延部は、前記信号列に対するフォーカス遅延特性の曲率を制御するフォーカス遅延制御回路を有し、前記ステアリング遅延部は、前記信号列に対するステアリング遅延特性の勾配を制御するステアリング遅延制御回路を有する。
【００１４】
上記の曲率の制御はフォーカス遅延部の動作速度を変更することによって達成してもよいし、同様に、上記の勾配の制御はステアリング遅延部の動作速度を変更することによって達成してもよい。上記の曲率の制御は、フォーカス遅延特性を時間軸方向に伸縮させる制御を含むものである。
【００１５】
望ましくは、前記遅延手段は受信遅延処理を実行し、前記フォーカス遅延部の後段に複数のステアリング遅延回路が並列配置される。
【００１６】
この構成によれば、パラレル受信（複数の受信ビームの同時形成）を行う場合において、複数の受信ビーム間でフォーカス遅延特性を共用できる。
【００１７】
また、本発明は、超音波ビームを形成するために、入力される複数の信号からなる信号列を遅延処理する遅延手段を含み、前記遅延手段は、前記超音波ビームについて二次元のフォーカスを行うためのフォーカス遅延手段と、それを直列接続関係にあり前記超音波ビームについて二次元のステアリングを行うためのステアリング遅延手段と、を有し、前記フォーカス遅延手段及び前記ステアリング遅延手段の少なくとも一方はｘ方向及びｙ方向について設けられ且つ直列接続関係にあるｘ方向遅延部及びｙ方向遅延部によって構成されたことを特徴とする。
【００１８】
上記構成によれば、フォーカス遅延制御とステアリング遅延制御の少なくとも一方の制御がｘ方向及びｙ方向に分離される。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、超音波診断装置の構成を簡易化して物量を削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００２１】
図１には、本発明に係る超音波診断装置の好適な実施形態が示されており、図１はその全体構成を示すブロック図である。
【００２２】
図１に示す超音波診断装置は、アレイ振動子１０、送信モジュール１２、受信モジュール１４、画像処理部１８、表示器２０及びシステム制御部１６を有している。この超音波診断装置は更に信号処理部などを有しているが、それらについては図示省略されている。
【００２３】
アレイ振動子１０は、複数の振動素子からなるものであり、このアレイ振動子１０によって超音波が送受波される。後に説明する送信モジュール１２及び受信モジュール１４の作用により、アレイ振動子１０にて超音波ビームが形成され、超音波ビームは電子的に走査される。その電子走査方式としては電子セクタ走査などをあげることができる。
【００２４】
本実施形態において、アレイ振動子１０は１Ｄアレイ振動子であるが、このアレイ振動子１０は２Ｄアレイ振動子などであってもよい。アレイ振動子１０は、図示されていない超音波探触子ケース内に配置されている。
【００２５】
送信モジュール１２は、送信ビームフォーマーとして機能し、送信トリガー発生器２２、フォーカス遅延部２４、ステアリング遅延部２６、パルサー部２８を有している。フォーカス遅延部２４は、フォーカス遅延回路３０及び可変クロック回路３２を有しており、これと同様に、ステアリング遅延部２６は、ステアリング遅延回路３４及び可変クロック回路３６を有している。
【００２６】
フォーカス遅延回路３０及びステアリング遅延回路３４は、複数の遅延器によって構成され、入力されるクロック信号に（可変クロック回路３２が出力する第１のクロック信号及び可変クロック回路３６が出力する第２のクロック信号）同期して各遅延器が動作する。すなわち、そのクロック信号の周波数により各遅延器の動作速度が定められる。フォーカス遅延回路３０及びステアリング遅延回路３４は、固定されたコンフィギュレーション（構成）を有しているが、入力されるクロック信号の周波数によってそれらが有する遅延特性（実遅延時間特性）を変更することができる。
【００２７】
したがって、システム制御部１６から出力されたタイミング信号に基づいて、送信トリガー発生器２２が送信トリガーを発生させると、その送信トリガーにしたがってフォーカス遅延回路３０においてフォーカス遅延処理された複数の信号列が生成され、その信号列に対してはステアリング遅延回路３４においてステアリング遅延処理がなされ、そのようなフォーカス遅延処理及びステアリング遅延処理がなされた信号列がパルサー部２８へ供給される。パルサー部２８は信号列を構成する各信号をドライブし、これによってドライブ信号列を生成してそれをアレイ振動子１０に対して供給する。これによってアレイ振動子１０を構成する各振動素子から超音波が放射され、それらの超音波によって送信ビームが形成される。
【００２８】
一方、受信モジュール１４は、受信ビームフォーマーとして機能し、アンプ部４０、Ａ／Ｄ変換部４２、フォーカス遅延部４４、ステアリング遅延部４６，４８、及び、加算器５８，６４を有している。
【００２９】
フォーカス遅延部４４はフォーカス遅延回路５０及び可変クロック回路５２を有している。ステアリング遅延部４６はステアリング遅延回路５４及び可変クロック回路５６を有している。ステアリング遅延部４８はステアリング遅延回路６０及び可変クロック回路６２を有している。
【００３０】
各遅延回路５０，５４，６０は、上述した遅延回路３０，３４と同様に、本実施形態において、固定されたコンフィギュレーションを有し、供給されるクロック信号に同期して動作し、そのクロック信号の周波数によって動作速度が定められるものである。各遅延回路５０，５４，６０における実際の遅延特性は、供給されるクロック信号の周波数によって変更されている。各遅延回路５０，５４，５６の作用については、上記の遅延回路３０，３４の作用と共に後に詳述することにする。
【００３１】
本実施形態において、フォーカス遅延部４４の後段に２つのステアリング遅延部４６，４８が設けられているため、１回の受信当たり２つの受信ビームを同時形成することが可能である。その場合において、２つの受信ビーム間においてフォーカス遅延回路５０つまりフォーカス遅延特性を共用することができるという利点がある。すなわち、送信モジュール１２及び受信モジュール１４においてはフォーカス遅延特性とステアリング遅延特性とが分離されているため、それぞれの遅延特性を独立して制御することにより、各種の利点を得ることが可能である。これについては後に説明する。
【００３２】
上記の受信モジュール１４において、アレイ振動子１０を構成する複数の振動素子から信号列（複数の受信信号）が出力されると、アンプ部４０において各信号が増幅された後にＡ／Ｄ変換部４２に入力される。Ａ／Ｄ変換部４２では入力された各信号について、それをアナログ信号の形式からデジタル信号の形式へ変換する。
【００３３】
フォーカス遅延回路５０においては、入力される信号列に対してクロック信号（可変クロック回路５２が出力する第３のクロック信号）の周波数に基づいたフォーカス遅延処理を実行し、そのような遅延処理された信号列がステアリング遅延回路５４及びステアリング遅延回路６０に並列的に出力されている。
【００３４】
ステアリング遅延回路５４は第１の受信ビームを形成するために、入力される信号列に対してクロック信号（可変クロック回路５６が出力する第４のクロック信号）の周波数に基づいたステアリング遅延処理を実行し、その遅延処理された信号列を出力する。これと同様に、ステアリング遅延回路６０は、入力される信号列に対して、クロック信号（可変クロック回路６２が出力する第５のクロック信号）の周波数に基づいたステアリング遅延処理を実行し、そのような遅延処理後の信号列を出力する。加算器５８はフォーカス遅延処理及びステアリング遅延処理がなされた信号列を加算し、これによって第１の整相加算信号を生成する。これと同様に、加算器６４は、フォーカス遅延処理及びステアリング遅延処理がなされた信号列を加算し、これによって第２の整相加算信号を生成する。
【００３５】
システム制御部１６は、図１に示される各構成の動作制御を行っており、本実施形態においては、特に、可変クロック回路３２，３６，５２，５６，６２におけるクロック信号の周波数を制御している。
【００３６】
本実施形態においては、各遅延回路３０，３４，５０，５４，６０において、送受信条件が切り替わるごとにディレイデータを再設定する必要はなく、クロック信号の周波数の操作によって各遅延回路３０，３４，５０，５４，６０が有する遅延特性を簡便かつ迅速に変更することが可能である。また、そのために必要な制御信号の個数を極めて削減できる。
【００３７】
受信モジュール１４から出力された整相加算後の信号（エコーデータ）は必要な信号処理を経た後に画像処理部１８へ送られる。この画像処理部１８は例えばデジタルスキャンコンバータ（ＤＳＣ）などの機能を有しており、エコーデータに基づいて二次元画像や三次元画像を形成する。これによって形成された画像のデータは表示器２０に出力され、表示器２０上においては超音波画像が表示される。
【００３８】
次に、図１に示したフォーカス遅延回路３０，５０の作用及びステアリング遅延回路３４，５４，６０の作用について説明する。
【００３９】
図２には、送信用及び受信用のフォーカス遅延回路の作用が概念的に示されている。また、図３には送信用及び受信用のステアリング遅延回路の作用が概念的に示されている。なお、符号１０はアレイ振動子を示しており、符号７０はその中心線を表しており、τは遅延時間の大きさを表している。
【００４０】
図２に示されるように、本実施形態においては、フォーカス遅延回路においてはそれに入力されるクロック信号の周波数を変更することによりフォーカス遅延特性（フォーカス実遅延時間特性）を変更することができる。符号７２はクロック信号の周波数が高い場合を示しており、符号７４はクロック信号の周波数が低い場合を示している。そして、符号７６はアレイ振動子１０の端部におけるクロック信号の周波数変更に伴う遅延時間の変化幅を表している。この図２に示されるように、フォーカス遅延回路は下側（生体側）から見て凹型の遅延特性を発揮し、その遅延特性の曲率あるいは時間軸方向（符号７０で示される中心線の方向）の伸縮を変更することができる。具体的には、アレイ振動子１０における中央付近においてはクロック信号の周波数が変化してもそれほど遅延時間に差は生じないが、アレイ振動子１０の端部付近においてはクロック信号の周波数に依存して遅延時間が大きく変動する。この図２に示されるように、クロック信号を低くすると、遅延特性の曲率が増大してアレイ振動子１０のより近傍にフォーカス点を形成でき、その一方において、クロック信号の周波数を高くすると、遅延特性の曲率が小さくなる結果、フォーカス点をアレイ振動子１０からより遠くの方へ移動させることができる。
【００４１】
ちなみに、図２に示されるようなクロック信号の周波数に依存した遅延特性は、複数の遅延器の全体に渡って設定された比遅延量関数に基づいて生成されるものであり、そのような比遅延量関数を適宜定めることにより最も良好なフォーカス特性を自在に定めることができ、また開口可変制御との組み合わせにより、浅い部分から深い部分まで良好なフォーカスを形成することも可能である。
【００４２】
図３には上述したように、ステアリング遅延処理が示されている。供給されるクロック信号の周波数が高い場合には符号８０で示されるように遅延特性を表すラインがより水平に近づき、一方、クロック信号の周波数が低くなると、符号７８で示すように、遅延特性を表すラインの傾きすなわち勾配がより大きくなる。したがって、クロック信号の高低によってビームの偏向角度を自在に可変することが可能となる。
【００４３】
ちなみに、ステアリング遅延回路においても、フォーカス遅延回路と同様に、複数の遅延器の全体にわたって比遅延量関数が設定されている。そして、各遅延器はその位置に応じた比遅延量を有している。ステアリング遅延回路では、比遅延量関数とクロック信号の周波数とによって、実際の遅延特性が定められる。よって、ビーム偏向角度範囲に応じて、比遅延量関数及びクロック周波数の可変範囲を適宜定めるのが望ましい。
【００４４】
従来においては、フォーカス遅延特性及びステアリング遅延特性を分離することは行われておらず、それらの遅延特性を統合した遅延特性によって超音波ビームの形成及び走査がなされていたが、本実施形態によれば、フォーカス遅延特性及びステアリング遅延特性の両者の分離によって、例えばフォーカス深さが同じ場合においては、ビーム方位が異なった場合においても同じフォーカス遅延特性を共用することができ、同じビーム偏向角度が同じ場合には、フォーカスの深さによらずに同じステアリング遅延特性を共用できるという利点がある。また、上述したようにクロック信号の周波数の可変によって遅延特性を変更することができるので、その制御が簡便であると共に、各回路の物量を削減できるという利点もある。
【００４５】
なお、既に説明した図１の構成においては、送信モジュール１２及び受信モジュール１４のいずれにおいてもフォーカス遅延回路が前段、ステアリング遅延回路が後段として設計されていたが、それらの関係を前後逆にすることも可能である。
【００４６】
図４には、フォーカス遅延特性とステアリング遅延特性の合成が示されている。（Ａ）に示されるように、フォーカス遅延特性８４によって仮想的には中心軸上におけるフォーカスＦに集束するビームプロファイル８６が形成され、その一方において、（Ｂ）に示されるように、一定の角度傾いたステアリング遅延特性８８を設定すると、それらの２つの遅延特性の合成の結果、（Ｃ）に示されるように、（Ａ）に示したビームプロファイル８６を一定の角度傾けたビームプロファイルを得ることが可能となる。また、（Ｂ）に示されるように、ビームプロファイル８６の形状をそのままとしつつ、ステアリング遅延特性の傾きを逆転させれば、（Ｄ）に示されるように、反対の方向へ同じビームプロファイルを持った超音波ビームを形成することが可能である。このような場合においても、フォーカス遅延特性は同じものを利用することができ、ディレイデータ全体を再計算あるいは再設定する必要はない。
【００４７】
図５には、送信用あるいは受信用として機能するフォーカス遅延回路９０及びステアリング遅延回路９４の直列接続関係が示されている。図５においてはフォーカス遅延回路９０が前段に設けられ、ステアリング遅延回路９４が後段に設けられている。その一方において、次に説明する図６においてはステアリング遅延回路９４が前段に設けられ、フォーカス遅延回路９０が後段に設けられている。本実施形態の原理はいずれの場合においても成立する。ただし、受信モジュールにおいて複数の受信ビームを同時形成する場合においては、図５に示されるようにフォーカス遅延回路９０を前段に設け、複数のステアリング遅延回路９４を後段に並列的に設けるのが望ましい。そのような構成によれば、図１において説明したようにフォーカス遅延回路９０を共用できるという利点がある。
【００４８】
図５において、フォーカス遅延回路９０に対して同じタイミングで複数の送信トリガーが入力されると、フォーカス遅延回路９０は上述したようにクロック信号９１の周波数にしたがったフォーカス遅延処理を遂行し、すなわちクロック信号９１の周波数に依存した遅延特性にしたがって各入力信号が遅延処理される。その結果、符号９２で示すような湾曲した並びを有する信号列が生成される。
【００４９】
その信号列９２はステアリング遅延回路９４に入力される。ステアリング遅延回路９４においてはクロック信号９５の周波数にしたがったステアリング遅延処理を実行し、すなわち、クロック信号９５の周波数によって定められるステアリング遅延特性に基づいて入力される信号列に対して遅延処理を施す。その結果、符号９６で示すような斜め方向に傾斜したかつ湾曲した並びを有する信号列を得ることが可能となる。そのような信号列がアレイ振動子に供給されると、一定の偏向されたビーム方位上における所定の深さにフォーカス点が形成される。
【００５０】
もちろん、図５に示す回路構成は送信用としてあるいは受信用として用いることができ、受信時においては受信ダイナミックフォーカスにおいて動的にクロック信号の周波数を偏向するようにしてもよい。これは図６あるいは他の図面に示される構成についても同様である。
【００５１】
図６においては、上述したように、ステアリング遅延回路９４が前段に設けられ、フォーカス遅延回路９０が後段に設けられている。ステアリング遅延回路９４に同じタイミングで複数の送信トリガーが入力されると、ステアリング遅延回路９４はそれに入力されるクロック信号９５の周波数に基づいてステアリング遅延処理を実行し、すなわちそのクロック信号９５の周波数に基づくステアリング遅延特性にしたがって各信号に対する遅延処理を遂行する。その結果、符号９８で示すように斜め方向に直線的に並ぶ信号列が形成される。
【００５２】
そのような信号列９８はフォーカス遅延回路９０に入力される。フォーカス遅延回路９０は、それに入力されるクロック信号９１の周波数に基づいてフォーカス遅延処理を実行し、すなわち、そのクロック信号９１の周波数に基づいたフォーカス遅延特性にしたがって各信号に対して遅延処理を施す。その結果として、符号１６で示されるように、斜め方向に並んだ信号列９８が斜めに湾曲した並びを有する信号列９６に変換されることになる。図６に示す信号列９６は図５に示した信号列９６と同じ形状をもっている。なちわち、同一の動作条件下においては、ステアリング遅延回路９４及びフォーカス遅延回路９０の前後関係を入れ替えてもその処理結果は同一となる。したがって、装置設計上の都合あるいは多方向同時受信の必要性などの諸状況に応じてそれらの前後関係を定めるのが望ましい。
【００５３】
図７には、図１に示したフォーカス遅延回路３０の具体的な構成例が示されている。ここで以下に説明する遅延器の個数は一例であり、実際にはより多くの遅延器が用いられる。ちなみに、図１に示されたフォーカス遅延回路５０についても同様の構成が採用される。
【００５４】
図７において、フォーカス遅延回路３０は固定遅延器アレイ１００を有している。固定遅延器アレイ１００は振動素子の並び方向すなわち図７においてｉ方向に並んだ複数の遅延器１０１によって構成される。例えば送信信号の個数と同数の遅延器１０１が設けられる。各遅延器１０１は時間軸方向すなわち図７においてｊ方向に並んだ１又は複数のラッチ回路１０４によって構成され、遅延器１０１はラッチ列に相当する。各ラッチ回路１０４はクロック信号１０６に同期して各クロックパルスごとに入力データを次のラッチ回路へ転送するものである。符号１０２は固定遅延器アレイ１００におけるｉ方向の中心を表しており、そこから＋ｉ方向及び−ｉ方向の両方向にかけて徐々に遅延器１０１を構成するラッチ回路１０４の個数が増大されている。それらの個数の変化は円弧あるいは双曲線あるいはパラボラ形状などに相当するものである。
【００５５】
以上のように、固定遅延器アレイ１００は多数のラッチ回路１０４によって構成され、各ラッチ回路１０４にはその動作を規定するクロック信号１０６が並列的に供給されている。また、固定遅延器アレイ１００の中央から端部にかけて徐々に遅延器１０１が有するラッチ回路１０４の個数が増大されているため、中央部から端部にかけて相対遅延量（比遅延量）が徐々に増大されている。各ラッチ回路１０４が発揮する最小のディレイ時間はクロック信号１０６の周期に依存し、すなわち１つのパルスの時間に相当する。
【００５６】
よって、クロック信号１０６の周波数が極めて高くなると、それぞれのラッチ回路１０４で発揮する単位遅延時間が極めて小さくなるために、フォーカス遅延回路３０全体として発揮されるフォーカス遅延特性の曲率は緩やかなものとなり、極めて高速の周波数を選択すれば、そのフォーカス遅延特性をフラットなものに近づけることが可能である。
【００５７】
ちなみに、各遅延回路に供給されるクロック信号は、例えば、数ＭＨｚ〜数ＧＨｚの範囲において可変することが可能である。図７に示すフォーカス遅延回路３０においては、図１を用いて説明したように、送信トリガーが各遅延器１０１に対して並列的に供給されている。
【００５８】
なお、図７（及び次の図８）に示す回路構成例は遅延回路の動作原理を説明するためのものであり、実際の遅延回路はより多くの遅延器１０１を有する。したがってフォーカス遅延特性についてより滑らかなカーブを形成することが可能である。
【００５９】
図８には、図１に示したステアリング遅延回路３４の具体的な構成例が示されている。このステアリング遅延回路３４には、図７に示したフォーカス遅延回路３０から出力された信号列が入力される。ステアリング遅延回路３４は固定遅延器アレイ１０８、配列反転回路１１０及びバイパス回路１１２を有している。
【００６０】
固定遅延器アレイ１０８はｘ方向に並んだ複数の遅延器１０９を有しており、各遅延器１０９はそのｉ方向の位置に応じた個数のラッチ回路１１４を有している。図８に示されるように、各遅延器１０９が有するラッチ回路１１４の個数はｉ方向に対して線形に増大（又は減少）している。各ラッチ回路１１４に対してクロック信号１１６が並列的に供給されている。このクロック信号１１６に同期して各ラッチ回路１１４が動作し、すなわち各ラッチ回路１１４のラッチ時間すなわちディレイ時間はクロック信号１１６の１周期に相当する。
【００６１】
配列反転回路１１０は、固定遅延器アレイ１０８から出力される信号列の並びを左右反転させる回路であり、例えば、図８において最も上段の遅延器１０９から出力される信号は第１の場合には（ａ）で示されるようにそのままの位置に出力され、第２の場合においては（ｅ）に示されるように反対側の端部の位置に出力されることになる。その結果、固定遅延器アレイ１０８が一方方向にのみ傾いた遅延特性を有していても、その傾きと逆方向の特性を選択的に得ることができる。つまり、図４（Ｃ）及び（Ｄ）に示したように、超音波ビームを偏向する方向を自在に反転させることができる。
【００６２】
バイパス回路１１２には、配列反転回路１１０から出力される信号列、及び、固定遅延器アレイ１０８に入力される信号列が入力され、バイパス回路１１２はそれらの入力される２つの信号列を選択的に出力する。バイパス回路１１２は通常は配列反転回路１１０から出力される信号列を選択しているが、ビーム偏向角度が完全に０となる場合には、固定遅延器アレイ１０８に入力される信号列を選択して出力している。つまり、固定遅延器アレイ１０８に対して極めて高速のクロック信号１１６を供給したとしても、その両端においては不可避的に遅延時間差が発生してしまうため、完全にビーム偏向角度を０にすることは原理上不可能である。そこで、バイパス回路１１２によって、偏向を行わない場合の動作条件を実現するものである。
【００６３】
図９及び図１０には、図１に示したフォーカス遅延回路３０（及び５０）の他の構成例が示されている。
【００６４】
図９においてフォーカス遅延回路３０はｘ方向に並んだ複数の固定カウンタ１２３からなる固定遅延器アレイ１２０を有している。各固定カウンタ１２３には共通のクロック信号１２４が供給されている。固定遅延器アレイ１２０の中心１２２から＋ｉ方向及び−ｉ方向の両方向にかけて各固定カウンタ１２３が有する固定カウント値が徐々に増大されている。なお、各カウンタ１２３が有する固定カウント値の大きさを概念的に示すために、各固定カウンタ１２３のｊ方向の長さが固定カウント値に対応付けられている。実際には各固定カウンタ１２３は同じ回路によって構成される。このことは次に図１０に示す構成においても同様である。
【００６５】
各固定カウンタ１２３においては、送信トリガーがスタートパルスとして与えられ、そのスタートパルスの入力からクロック信号１２４のカウントを開始し、各固定カウンタ１２３が有する固定カウント値と実際のカウント値とが一致すると、各固定カウンタ１２３から出力信号が出力される。したがって、クロック信号１２４の周波数を変更することにより、各固定カウンタ１２３が発揮する遅延時間を変更することが可能となり、固定遅延器アレイ１２０全体としての遅延特性のカーブの曲率をクロック信号１２４の周波数によって制御することができる。
【００６６】
ちなみに、各固定カウンタ１２３が有するカウント値については基本的に固定的に設定されるが、例えばプローブが交換されたような場合には、各固定カウンタ１２３に対して新しい固定カウント値をリロードするようにしてもよく、あるいは他の必要な場合にそのようなリロードを行うようにしてもよい。
【００６７】
図９に示す固定遅延器アレイ１２０は中心１２２から−ｉ方向及び＋ｉ方向の両方向にかけて対称な構成を有しているため、その対称性を利用して回路規模を半分に削減することも可能である。そのような例が図１０に示されている。
【００６８】
図１０において、フォーカス遅延回路３０は、固定遅延器アレイ１２０Ａと分岐回路１２６とで構成されている。固定遅延器アレイ１２０Ａは図９に示した固定遅延器アレイ１２０の内で半分の固定カウンタ１２３を削減したものに相当する。それらの複数の固定カウンタ１２３からの出力信号が分岐回路１２６に入力され、それぞれの信号は２つに分岐されている。その結果として、図９に示した回路構成例と同様に中央から左右対称の遅延時間が付与された信号列を得ることが可能である。この図１０に示す構成例によれば回路規模を半減できるという利点がある。
【００６９】
図１１には、図１に示したステアリング遅延回路３４（及び５４，６０）の他の構成例が示されている。このステアリング遅延回路３４は、ｘ方向に並んだ複数の固定カウンタ１３０からなる固定遅延器アレイ１２９によって構成されている。図８に示した回路構成例と同様に、ｉ方向に位置に応じて各固定カウンタ１３０が有する固定カウント値が定められており、すなわちｉ方向の位置に応じて線形に固定カウント値が増大（又は減少）されている。各固定カウンタ１３０に対して共通のクロック信号１３２が供給されていることについては図９及び図１０に示した構成例と同様である。したがって、各固定カウンタ１３０においては、入力信号が入力されるとクロック信号１３２のカウントを開始し、その実際のカウント値が、設定された固定カウント値に一致した時点で信号を出力する。なお、図１１においては、図８に示した配列反転回路及びバイパス回路については図示省略されている。
【００７０】
以上、図７〜図１１において送信用のフォーカス遅延回路３０及びステアリング遅延回路３４についての具体的な構成例を説明したが、それらの構成例に関しては受信用のフォーカス遅延回路及びステアリング遅延回路としても基本的に同様のものを採用することができる。ただし、受信用のフォーカス遅延回路においては受信ダイナミックフォーカスを実現するためにクロック信号を動的に可変させるのが望ましい。
【００７１】
上述した実施形態においては、アレイ振動子１０の全体に対して１つのフォーカス遅延回路及び１つのステアリング回路が設けられていたが、図１２に示されるように、アレイ振動子１０を複数のグループＡ，Ｂに分割し、各グループごとに遅延回路１３６，１３８−１，１３８−２を設けるようにしてもよい。
【００７２】
すなわち、図１２において符号１３５は送信用又は受信用のフォーカス遅延部又はステアリング遅延部を示しており、アレイ振動子１０が２つのグループＡ，Ｂに区分されていることに対応して、遅延部１３５も２つの部分Ａ，Ｂに区分されている。そして、Ａグループについては遅延回路１３６が設けられ、Ｂグループについては遅延回路１３８−１，１３８−２が設けられている。ここでは、フォーカス遅延部を前提として、Ａグループの両側に存在するＢグループについては単一の遅延回路１３８−１，１３８−２が構成されており、それに対して可変クロック回路１４２が設けられている。遅延回路１３６については可変クロック回路１４０が設けられている。それらの可変クロック回路１４０，１４２は上述した可変クロック回路と同様に、クロック信号を生成する回路であり、かつ、そのクロック信号の周波数を自在に変更できる回路である。
【００７３】
上記の回路構成例によれば、例えばアレイ振動子における中央部と両端部とで異なる遅延特性（カーブ）を設定することができるので、クロック信号の周波数の変更だけではフォーカスがあまり良好とならないような深さ範囲についてもそのフォーカスを良好にできるという利点がある。特に、開口可変制御と組み合わせれば、アレイ振動子１４近傍から深い位置まで良好なフォーカスを形成できるという利点がある。
【００７４】
次に、図１３〜図１７を用いて２Ｄアレイ振動子を用いて三次元データ取込空間を形成することが可能な他の実施形態について説明する。
【００７５】
図１３には、この実施形態の原理が概念的に示されている。この実施形態においても、図１に示した実施形態と同様に、フォーカス遅延処理とステアリング遅延処理とが分離されており、各遅延回路についてはクロック信号の周波数によってその動作条件が変更されている。更に、この実施形態においては、ｘ方向とｙ方向のそれぞれについて遅延回路が設けられており、すなわちｘ方向用のフォーカス遅延回路１４４ｘ、ｙ方向用のフォーカス遅延回路１４４ｙ、ｘ方向用のステアリング遅延回路１５８ｘ及びｙ方向用のステアリング遅延回路１５８ｙが設けられている。符号１４８，１５４，１６２，１６６はそれぞれの遅延回路に供給されるクロック信号を表している。以下に、各遅延回路の作用について説明する。
【００７６】
（Ａ）において、ｘ方向用のフォーカス遅延回路１４４ｘは符号１５０ｘにおいて概念的に示すように、ｘ方向についてだけフォーカスを行うための遅延特性を発揮する。したがって、送信トリガー１４６がフォーカス遅延回路１４４ｘに入力されると、クロック信号１４８の周波数に依存したｘ方向用のフォーカス遅延特性１５０ｘが発揮され、その結果として仮想的にはｘ方向にだけフォーカシングがなされたビーム１５２が形成される。実際には、この符号１５２はその仮想的なビームに相当する信号列を表している。
【００７７】
次に、（Ｂ）に示されるように、ｙ方向用のフォーカス遅延回路１４４ｙにおいてはクロック信号１５４の周波数に依存してｙ方向についてのフォーカス遅延特性１５０ｙを発揮する。これにより、入力される信号列１５２に対してｙ方向についてフォーカシングがなされることになり、その結果として、ｘ方向及びｙ方向の両方向にフォーカシングがなされた仮想的なビーム（実際にはそのビームに相当する信号列）１５６が生成される。
【００７８】
次に、（Ｃ）に示されるように、ｘ方向用のステアリング遅延回路１５８ｘにおいては、クロック信号１６２の周波数に依存してｘ方向についてのステアリング特性１６０ｘを発揮する。したがって、入力される信号列１５６に対してｘ方向についてのステアリングがなされ、その結果として２ｘ方向及びｙ方向にフォーカスされたビーム１５６がステアリング遅延回路１５８ｘの作用によってｘ方向に偏向され、そのような仮想的なビーム（実際にはそれに相当する信号列）が符号１６４で示されている。
【００７９】
次に、（Ｄ）に示されるように、ｙ方向用のステアリング遅延回路１５８ｙにおいては入力されるクロック信号１６６の周波数に依存してｙ方向についてのステアリング遅延特性１６０ｙを発揮する。その結果として、仮想的なビーム１６４はｙ方向について偏向されることになり、そのような偏向された仮想的なビーム（実際にはそれに相当する信号列）１６８が形成される。そのような信号列が２Ｄアレイ振動子に供給されると、符号１６８で示したようなビームが実際に形成されることになる。
【００８０】
図１３において示した作用は送信ビームの形成及び受信ビームの形成の両方において実現することが可能である。
【００８１】
図１４には図１３に示した原理を変形させたものが示されている。ここで、（Ｂ）及び（Ｃ）に示す作用は図１３に示したものと同様である。（Ａ）においては、フォーカス遅延回路１７０は半球状あるいはそれに近いような凹面型の遅延特性１７２を有しており、その遅延特性１７２の曲率あるいは時間率方向の伸縮はクロック信号１７４の周波数によって定められている。したがって、フォーカス遅延回路１７０に、送信トリガー１４６が入力されると、遅延特性１７２にしたがってｘ方向及びｙ方向の両方向にフォーカシングがなされた仮想的なビーム（実際にはそれに相当する信号列）１７６が形成される。
【００８２】
図１３に示される方式では、ｘ方向及びｙ方向の両方向に独立したフォーカシングがなされていたが、この図１４に示す方式ではｘ方向及びｙ方向の両方向を一括してフォーカシングできるという利点がある。
【００８３】
図１５には、他の実施形態に係る超音波診断装置の要部構成が示されている。この実施形態においては、アレイ振動子１０が２Ｄアレイ振動子として構成され、実際にはスパース型２Ｄアレイ振動子が用いられている。アレイ振動子１０は二次元配列された複数の送信素子１８０、複数の送受信兼用素子１８２、及び、複数の受信素子１８４を有している。
【００８４】
符号１８６は、電子回路基板を表しており、この実施形態においては、この電子回路基板１８６及びアレイ振動子１０は超音波探触子内に配置される。これについては後に図１６を用いて説明する。
【００８５】
電子回路基板１８６上には、フォーカス遅延回路セット１１８及びステアリング遅延回路セット１９０が設けられている。それらのフォーカス遅延回路セット１１８及びステアリング遅延回路セット１９０は両者あわせて１つの半導体回路として構成される。
【００８６】
フォーカス遅延回路セット１１８は具体的には、ｘ方向についてのフォーカス遅延回路及びｙ方向についてのフォーカス遅延回路で構成される。ステアリング遅延回路セット１９０は具体的にはｘ方向についてのステアリング遅延回路及びｙ方向についてのステアリング遅延回路で構成される。それらの遅延回路に対応して装置本体側からクロック信号群１９２が供給されており、そのクロック信号群１９２は、ｙ方向についてのフォーカス用のクロック信号１９６、ｙ方向についてのフォーカス用のクロック信号１９８、ｘ方向についてのステアリング用のクロック信号２００及びＹ方向についてのステアリング用のクロック信号２０２で構成される。符号１９４は装置本体側から供給される送信トリガーを示している。
【００８７】
符号１９２はパルサー部を示しており、そのパルサー部１９２は複数のパルサー１９４によって構成される。フォーカス遅延回路セット１８８からｘ方向及びｙ方向についてフォーカシング処理された信号列が出力されると、その信号列に対してステアリング遅延回路セット１９０においてｘ方向及びｙ方向についてのステアリング遅延処理が施され、その処理結果である信号列がパルサー部１９２に入力され、これによって複数のドライブ信号（送信信号）が生成される。それらのドライブ信号は複数の送信素子１８０及び複数の兼用素子１８２に供給される。
【００８８】
一方、複数の送受兼用素子１８２からの受信信号は、分離回路あるいは保護回路としての回路１９６を介してアンプ１９８に入力され、そこで増幅された信号２０２が生成される。また、複数の受信素子１８４から出力される受信信号はアンプ１９８にて増幅されて受信信号２０２が生成される。それらの受信信号２０２は受信信号群２００として装置本体側へ出力される。
【００８９】
図１６には、この実施形態におけるプローブの構成例が概念的に示されている。プローブケース２０２内にはアレイ振動子１０が設けられている。そのアレイ振動子１０の背面側にはバッキング２０６が設けられ、アレイ振動子１０の前方側には整合層２０８が設けられている。アレイ振動子１０の後方には電子回路基板２１２が設けられ、その電子回路基板２１２とアレイ振動子１０との間にはフレキシブルケーブル２１０が設けられている。電子回路基板２１２には電子回路２１４が搭載され、この電子回路２１４は上述したフォーカス遅延回路セット１８８及びステアリング遅延回路セット１９０を有している。符号２０４はプローブケーブルを示している。
【００９０】
したがって、この図１５及び図１６に示す実施形態によれば、プローブ内に送信モジュールに相当する回路を収容することができ、その一方において装置本体側からプローブに対しては少数の制御信号のみを供給すればよいので、プローブケーブルを構成する信号線の本数を削減できると共に、各遅延回路セットの回路規模を極めて小さくできるので、プローブ内の物量を削減して、プローブ自体の小型化を図ることができる。
【００９１】
図１７には、図１５に示した構成例についての変形例が示されている。アレイ振動子１０は２Ｄアレイ振動子として構成されており、その２Ｄアレイ振動子はそれぞれ複数の振動素子からなる中央部２２２及び周辺部２２０に区分されている。
【００９２】
中央部２２２に対応して第１のフォーカス遅延回路セット２２８が設けられ、周辺部２２０に対応して第２のフォーカス遅延回路セット２３６が設けられている。それらのフォーカス遅延回路セット２２８，２３６はｘ方向についてのフォーカス遅延回路及びｙ方向についてのフォーカス遅延回路で構成されるものである。中央部２２２及び周辺部２２０のそれぞれについて独立してフォーカス遅延処理を行えるので、超音波ビームのフォーカシングをより良好にできるという利点がある。
【００９３】
第１のフォーカス遅延回路セット２２８には可変クロック回路セット２３０が接続され、第２フォーカス遅延回路セット２３６には可変クロック回路セット２３８が接続されている。それらの可変クロック回路セット２３０，２３８により、中央部２２２及び周辺部２２０についてｘ方向及びｙ方向のフォーカシングを独立して制御することができる。
【００９４】
第１のフォーカス遅延回路セット２２８及び第２のフォーカス遅延回路セット２３６の後段にはステアリング遅延回路セット２３２が設けられている。このステアリング遅延回路セット２３２はｘ方向のステアリング遅延回路及びｙ方向のステアリング遅延回路で構成されるものである。そのステアリング遅延回路セット２３２には、ｘ方向及びｙ方向のそれぞれについてクロック信号を供給するための可変クロック回路セット２３４が接続されている。ちなみに、複数の受信ビームを同時に形成する場合には、複数のステアリング遅延回路セット２３２を設ければよい。
【００９５】
したがって、図１７に示す回路構成例によれば、アレイ振動子１０上において複数の領域を設定し、それぞれの領域ごとに独立してフォーカス遅延処理を行えるために、より良好なフォーカシングを実現できるという利点がある。
【００９６】
図１８に示す構成例においては、ステアリング遅延回路３４及び可変クロック回路３６については図１に示した回路構成と同様であるが、フォーカス遅延回路２５０が従来同様の回路構成を有している。すなわち、少なくとも１つの遅延回路についてクロック信号の周波数による遅延特性制御を実現できれば、上記の利点を得ることが可能となる。
【００９７】
フォーカス遅延回路２５０は複数のディレイ回路２５２によって構成され、その回路構成例が図１９に示されている。フォーカスディレイテーブル２５４には、フォーカス番号２５６に対応したディレイデータが格納されており、フォーカス番号２５６が指定されると、それに対応するディレイデータが出力される。その一方において、カウンタ２６０にはクロック発生回路２６２からの固定周波数のクロック信号を供給され、カウンタ２６０はスタートパルス２５８が入力されるとその入力タイミングからクロック信号のカウントを開始する。カウンタ２６０のカウント値がフォーカスディレイテーブル２５４から出力されるディレイデータに一致すると、それがデコーダ２６４にて判断され、その結果、出力信号が生成される。
【００９８】
一方、図２０においては、ステアリング遅延回路５４及び可変クロック回路５６については図１に示した回路構成例と同様であるが、フォーカス遅延回路２６４が従来同様の構成を有している。
【００９９】
フォーカス遅延回路２６４は複数のディレイ回路２６６を有しており、各ディレイ回路２６６の構成例が図２１に示されている。ＦＩＦＯメモリ２８０にはクロック発生回路２８２からの書き込みパルス２８６が入力され、その書き込みパルス２８６にしたがって受信データ２６７がＦＩＦＯメモリ２８０へ格納される。ちなみに、クロック発生回路２８２から、前段に設けられているＡ／Ｄ変換器に対してサンプリング用のクロック信号が出力されている。
【０１００】
クロック発生回路２８２は、クロック信号としてのカウントパルス２８４を生成しており、そのカウントパルス２８４はカウンタ２７４へ出力されている。カウンタ２７４はスタートパルス２７６が入力されたタイミングからカウントパルス２８４をカウントし、そのカウント値をデコーダ２７８へ出力している。フォーカスディレイテーブル２７０にはフォーカス番号に対応付けられたディレイデータが格納されており、フォーカス番号２７２が指定されると、フォーカスディレイテーブル２７０からディレイデータが出力される。デコーダ２７８においては、そのディレイデータとカウンタのカウント値とが一致した時点で、読み出しパルス２９０をＦＩＦＯメモリ２８０へ出力する。これによってＦＩＦＯメモリ２８０から、読み出しパルス２９０が入力されたタイミングで受信データ２９２が出力されることになる。これによって、受信ダイナミックフォーカスを実現することが可能である。
【０１０１】
以上のように従来の遅延回路と本実施形態固有の遅延回路とを組み合わせても、本実施形態固有の遅延回路が少なくとも１つ採用される限りにおいて回路構成上の利点を得ることが可能である。すなわち制御を簡易化でき、また物量を削減できるという利点がある。
【０１０２】
ちなみに、図１９に示したフォーカスディレイテーブル２５４あるいは図２１に示したフォーカスディレイテーブル２７０に関しては、ビームがステアリングされたとしても同じフォーカス条件であれば１つのフォーカス用のディレイデータを格納しておくだけでよいので、従来のようにステアリング及びフォーカスの条件の組み合わせごとに極めて多くのディレイデータを格納しておく必要がない。例えば、受信ダイナミックフォーカスに必要なデータ容量をＢＭｂｙｔｅとすると、従来の装置構成例においては、ビームの本数をＢＮ本、パラレル受信数をＰＮ個とすると、フォーカスディレイテーブルの全体としての容量はＤＭ×ＢＮ×ＰＮｂｙｔｅとなる。その一方において、本実施形態によれば、ＤＭｂｙｔｅのみの容量があればダイナミックフォーカスを実現することは可能となり、従来の１／（ＢＮ×ＰＮ）にテーブルの容量を削減できるという利点がある。特に、三次元空間に対する超音波ビームのスキャンなどを行う場合においてはビームの本数が数千本にも及ぶためフォーカス用とビーム偏向用のディレイ制御を分離することにより上述した説明のようにディレイデータあるいは制御条件を非常に少なくすることができるという利点がある。
【０１０３】
また、本実施形態によれば、遅延回路においてはそれ全体として比遅延量関数をもたせておき、その関数を基礎としてクロック信号の周波数によって曲率あるいは傾きの異なる多様な遅延特性（実遅延時間特性）を生成できるので、従来のようにディレイデータを頻繁に書き換えるなどの煩雑な制御は不要となり、極めて簡便な制御を実現することができると共に、そのための回路構成の規模も極めて小さくできるという利点がある。その結果、図１６に示したようにプローブ内に一定の電子回路を配置して合理的なシステムを構築できるという利点がある。なお、プローブ内に必要に応じて送信モジュールに加えて受信モジュールを配置するようにしてもよい。上記の実施形態には１Ｄアレイ振動子及び２Ｄアレイ振動子が用いられていたが、例えば１．５Ｄアレイ振動子を用いる場合にも上記の実施形態を採用することが可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る超音波診断装置の好適な実施形態を示すブロック図である。
【図２】フォーカス遅延回路の作用を説明するための図である。
【図３】ステアリング遅延回路の作用を説明するための図である。
【図４】フォーカス遅延処理とステアリング遅延処理による結果を説明するための図である。
【図５】フォーカス遅延回路を前段に設け、かつ、ステアリング遅延回路を後段に設けた構成例を示す図である。
【図６】ステアリング遅延回路を前段に設け、かつ、フォーカス遅延回路を後段に設けた構成例を示す図である。
【図７】フォーカス遅延回路の構成例を示す図である。
【図８】ステアリング遅延回路の構成例を示す図である。
【図９】フォーカス遅延回路の他の構成例を示す図である。
【図１０】図９に示す回路構成を更に簡略化させた構成例を示す図である。
【図１１】ステアリング遅延回路の他の構成例を示す図である。
【図１２】アレイ振動子を複数のグループに区分して各グループごとに遅延回路を設けた構成を示す図である。
【図１３】超音波ビームを二次元走査する場合における各遅延回路の作用を説明するための図である。
【図１４】図１３に示す方式の変形例を示す図である。
【図１５】他の実施形態に係る要部構成を示すブロック図である。
【図１６】電子回路基板を含むプローブを説明するための図である。
【図１７】２Ｄアレイ振動子に対するフォーカス遅延処理及びステアリング処理を説明するための図である。
【図１８】本実施形態固有の遅延回路と従来の遅延回路との組み合わせの一例を示す図である。
【図１９】図１８に示すディレイ回路の構成例を示す図である。
【図２０】本実施形態固有の遅延回路と従来の遅延回路との組み合わせの他の例を示す図である。
【図２１】図２０に示すディレイ回路の構成例を示す図である。
【符号の説明】
【０１０５】
１０  アレイ振動子、１２  送信モジュール、１４  受信モジュール、１６  システム制御部、１８  画像処理部、２０  表示器、２４  送信用フォーカス遅延部、２６  送信用ステアリング遅延部、４４  受信用フォーカス遅延部、４６  第１の受信用ステアリング遅延部、４８  第２の受信用ステアリング遅延部。
【図１】
2005066054.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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