(57)【要約】【課題】  バンプテストのためのフリップチップ半導体パッケージ及びその製造方法を提供する。【解決手段】  半導体チップの表面の縁に沿って配置される複数のパッドと、半導体チップの表面上で複数のパッドと所定間隔離隔されるように配置される複数の実装用バンプと、複数のパッドと複数の実装用バンプとを電気的に連結させる複数の再配置連結線と、複数のパッド上に配置された複数のテスト用バンプと、を備える半導体パッケージである。これにより、バンプ形成までの全ての過程がファブライン（ｆａｂ  ｌｉｎｅ）で成されるため、汚染などの問題が発生せず、テスト用バンプをテスト対象にすることによって、低廉なテスト用プローブカードを用いて電気的な特性テストを遂行することができる。【選択図】  図８
2005322921.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの表面の縁に沿って配置される複数のパッドと、
前記半導体チップの表面上で前記複数のパッドと所定間隔離隔されるように配置される複数の実装用バンプと、
前記複数のパッドと前記複数の実装用バンプとを電気的に連結させる複数の再配置連結線と、
前記複数のパッド上に配置された複数のテスト用バンプと、を備えることを特徴とする半導体パッケージ。
【請求項２】
前記再配置連結線のそれぞれは、一端部が対応するパッドにコンタクトされ、他の端部の上部が対応する実装用バンプにコンタクトされるように配置される導電膜であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記テスト用バンプのそれぞれは、対応する再配置連結線のうち対応するパッドにコンタクトされた部分の上部面にコンタクトされるように配置されることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記複数の実装用バンプ及び前記複数のテスト用バンプは、同一の材質及び同一の工程で形成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記複数の実装用バンプ及び前記複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成されることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
半導体チップと、
前記半導体チップの表面の縁に沿って配置される複数のパッドと、
前記半導体チップの表面上で、前記複数のパッドと所定間隔離隔されるように配置される複数の実装用バンプと、
前記複数のパッドと前記複数の実装用バンプとを電気的に連結させる複数の再配置連結線と、
前記複数のパッドと前記複数の実装用バンプとの間に位置した複数のテスト用バンプと、を備えることを特徴とする半導体パッケージ。
【請求項７】
前記複数の再配置連結線のそれぞれは、一端部が対応するパッドにコンタクトされ、他の端部の上部が対応する実装用バンプにコンタクトされ、前記一端部と前記他の端部との間の上部は、対応するテスト用バンプがコンタクトされるように配置される導電膜であることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記複数の実装用バンプ及び前記複数のテスト用バンプは、同一の材質及び同一の工程で形成されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
前記複数の実装用バンプ及び複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成されることを特徴とする請求項８に記載の半導体パッケージ。
【請求項１０】
前記複数のテスト用バンプのうち、少なくとも１つのもののサイズが、このテスト用バンプに対応する前記パッドサイズよりさらに大きいことを特徴とする請求項６に記載の半導体パッケージ。
【請求項１１】
前記複数のテスト用バンプの各々と、これらのテスト用バンプに対応する前記パッドの各々との間の距離は、実質的に同一であることを特徴とする請求項６に記載の半導体パッケージ。
【請求項１２】
半導体チップの複数のパッドを露出させる開口部を有する第１の絶縁膜を前記半導体チップ上に形成する段階と、
前記複数のパッドに電気的に連結された複数の再配置連結線を前記第１の絶縁膜上に形成する段階と、
前記複数の再配置連結線の第１の領域及び第２の領域を露出させる開口部を有する第２の絶縁膜を形成する段階と、
前記複数の再配置連結線の第１の領域及び第２の領域上に複数の実装用バンプ及び複数のテスト用バンプを形成する段階と、を含むことを特徴とする半導体パッケージの製造方法。
【請求項１３】
前記第１の領域は、前記複数の再配置連結線上の前記複数のパッドがない側に形成され、前記第２の領域は、前記複数のパッド上に形成されることを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１４】
前記第１の領域は、前記複数の再配置連結線上の前記複数のパッドがない側に形成され、前記第２の領域は、前記複数のパッドと前記第１の領域との間に形成されることを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１５】
前記複数の実装用バンプ及び前記複数のテスト用バンプは、一つの工程で同時に形成されることを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１６】
前記複数の実装用バンプ及び前記複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成されることを特徴とする請求項１５に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に係り、より詳しくはバンプテストのためのフリップチップ半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度が上昇することによって、半導体装置の入出力端子の数が増加している。ピン挿入型パッケージには、回路基板に形成されうる外部リードの数が限定されるので、表面実装型パッケージがピン挿入型パッケージよりさらに多く使用されている。より狭い空間に半導体チップをパッケージングすることができる方法、例えばＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージとチップスケールパッケージとをパッケージングする方法が提案されている。半導体チップは、パッケージに実装される。半導体チップとパッケージは、ワイヤーボンディング、タブ（Tape Automated Bonding;TAB）及びフリップチップボンディング（Flip Chip Bonding）のような電気的連結方法を用いて互いに連結される。
【０００３】
特に、フリップチップボンディングを用いる半導体パッケージのサイズは、ワイヤーボンディングを用いる半導体パッケージのサイズよりさらに小さくなうる。高速の電気特性と入出力端子とを有するフリップチップパッケージは、半導体チップのいずれか位置にも形成されうる。フリップチップパッケージのサイズは、バンプの再配列により縮小されうる。
【０００４】
図１〜図３は、従来のフリップチップ半導体パッケージの製造過程及びその構造を説明するために示した平面図である。
【０００５】
図１を参照すれば、複数の上部パッド１１１が半導体チップの絶縁膜１０１の縁に形成される。上部パッド１１２は、ビアコンタクトホール（図示せず）により、複数の下部パッド（図示せず）に電気的に連結される。図２を参照すれば、複数の再配置連結線１２０が形成され、これらは、複数の上部パッド１１２に連結される。再配置連結線１２０は、導電膜で形成され、パッケージの中心部分を向いてパッド１１２から延びる。図３を参照すれば、さらに保護膜１０３を形成するが、この保護膜１０３は、バンプ１４２が形成される位置に再配置連結線１２０を露出させる開口部を有する。次に再配置連結線１２０の露出表面上にバンプ１４２を通常の方法を使用して形成する。
【０００６】
フリップチップパッケージの電気的特性をテストするためＥＤＳ（Electrical Die Sorting）テストが遂行される。ＥＤＳテストは、バーティカルプローブカード（vertical probe card）を用いる方法と通常のプローブカードを用いる方法とを含む。
【０００７】
図４を参照すれば、バーティカルプローブカードを用いるＥＤＳテストが示される。バーティカルプローブカード３００は、ボディー３１０の下部面に配置される複数の検針３２０を備える。この検針３２０は、半導体チップ１００上のバンプ１４２が配置される位置に対応する位置に配置される。次いで、バーティカルプローブカード３００は、フリップチップ半導体パッケージのバンプ１４２とバーティカルプローブカード３００の検針３２０とが接触されるように下降する。そして、ＥＤＳテストを遂行するため信号が印加される。
【０００８】
通常のプローブカードを用いたＥＤＳテストは、図１に示された上部パッド１１２上で遂行される必要がある。その理由は、通常のプローブカードのプローブは、バンプ１４２に一致するように配置されることができないためである。
【０００９】
ＥＤＳテストのためバーティカルプローブカード３００が使用されるとき、バーティカルプローブカード３００が高価なので、フリップチップ半導体パッケージのコストが上昇しうる。ＥＤＳテストのため通常的なプローブカードが使用されるとき、パッケージ製造工程間にフリップチップパッケージをテストラインへ移動させなければならないので、フリップチップパッケージは、汚染されうる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の技術的課題は、低価である通常のプローブカードを使用しつつも、製造過程中にフリップチップパッケージを汚染させないバンプテストのためのフリップチップ半導体パッケージを提供することにある。
【００１１】
本発明の他の技術的課題は、前記のようなフリップチップ半導体パッケージの製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するために本発明は、半導体チップの表面の縁に沿って配置される複数のパッドと、前記半導体チップの表面上で前記複数のパッドと所定間隔離隔されるように配置される複数の実装用バンプと、前記複数のパッドと前記複数の実装用バンプとを電気的に連結させる複数の再配置連結線と、前記複数のパッド上に配置された複数のテスト用バンプと、を備える半導体パッケージを提供する。
【００１３】
望ましくは、前記再配置連結線のそれぞれは、一端部が対応するパッドにコンタクトされ、他の端部の上部が対応する実装用バンプにコンタクトされるように配置される導電膜である。
【００１４】
望ましくは、また前記テスト用バンプのそれぞれは、対応する再配置連結線のうち対応するパッドにコンタクトされた部分の上部面にコンタクトされるように配置される。
【００１５】
望ましくは、また前記複数の実装用バンプ及び前記複数のテスト用バンプは、同一の材質及び同一の工程で形成される。
【００１６】
望ましくは、また前記複数の実装用バンプ及び前記複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成される。
【００１７】
前記技術的課題を達成するために本発明は、また半導体チップと、前記半導体チップの表面の縁に沿って配置される複数のパッドと、前記半導体チップの表面上で前記複数のパッドと所定間隔離隔されるように配置される複数の実装用バンプと、前記複数のパッドと前記複数の実装用バンプとを電気的に連結させる複数の再配置連結線と、前記複数のパッドと前記複数の実装用バンプとの間に位置した複数のテスト用バンプと、を備える半導体パッケージを提供する。
【００１８】
望ましくは、また前記複数の再配置連結線のそれぞれは、一端部が対応するパッドにコンタクトされ、他の端部の上部が対応する実装用バンプにコンタクトされ、前記一端部と前記他の端部との間の上部は、対応するテスト用バンプがコンタクトされるように配置される導電膜である。
【００１９】
望ましくは、また前記複数の実装用バンプ及び前記複数のテスト用バンプは、同一の材質及び同一の工程で形成される。
【００２０】
望ましくは、また前記複数の実装用バンプ及び複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成される。
【００２１】
望ましくは、前記複数のテスト用バンプのうち、少なくとも１つのもののサイズが、このテスト用バンプに対応する前記パッドサイズよりさらに大きい。
【００２２】
望ましくは、また前記複数のテスト用バンプの各々と、これらのテスト用バンプに対応する前記パッドの各々との間の距離は、実質的に同一である。
【００２３】
前記他の技術的課題を達成するために本発明は、半導体チップの複数のパッドを露出させる開口部を有する第１の絶縁膜を前記半導体チップ上に形成する段階と、前記複数のパッドに電気的に連結された複数の再配置連結線を前記第１の絶縁膜上に形成する段階と、前記複数の再配置連結線の第１の領域及び第２の領域を露出させる開口部を有する第２の絶縁膜を形成する段階と、前記複数の再配置連結線の第１の領域及び第２の領域上に複数の実装用バンプ及び複数のテスト用バンプを形成する段階と、を含む半導体パッケージの製造方法を提供する。
【００２４】
望ましくは、前記第１の領域は、前記複数の再配置連結線上の前記複数のパッドがない側に形成され、前記第２の領域は、前記複数のパッド上に形成される。
【００２５】
望ましくは、また前記第１の領域は、前記複数の再配置連結線上の前記複数のパッドがない側に形成され、前記第２の領域は、前記複数のパッドと前記第１の領域との間に形成される。
【００２６】
望ましくは、また前記複数の実装用バンプ及び前記複数のテスト用バンプは、一つの工程で同時に形成される。
【００２７】
望ましくは、また前記複数の実装用バンプ及び前記複数のテスト用バンプは、ゴールドバンプ又はソルダバンプで形成される。
【発明の効果】
【００２８】
本発明によるバンプテストのためのフリップチップ半導体パッケージ及びその製造方法によれば、上部パッド上に又は上部パッドと隣接した再配置連結線上にテスト用バンプを配置させ、ＥＤＳテスト時にテスト用バンプについてＥＤＳテストを遂行させることによって、バンプ工程を全て遂行した後ＥＤＳテストを遂行することができる。このように、バンプ工程を全て遂行した後でＥＤＳテストを遂行させることができることによって、従来の生産ラインでテストラインを交代で移動させつつ製造工程及びテスト工程を遂行することで、発生していた汚染問題が発生せず、同時に相対的にコストが低廉な通常のプローブカードをテスト装備として用いることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面に基づき本発明の好適な実施形態を詳細に説明する。しかしながら、本発明の実施形態は、いろいろな異なる形態で変形され、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。
【００３０】
図８は、本発明の一実施形態によるフリップチップ半導体パッケージを示した平面図である。そして、図１４は、図８の線Ａ−Ａ′に沿って切断して示した断面図である。
【００３１】
図８及び図１４を参照すれば、フリップチップ半導体パッケージは、半導体チップ２００と、絶縁膜２０１と、下部パッド２１１と、コンタクト膜２０２と、上部パッド２１２と、テスト用バンプ２４１と、再配置連結線２２０及び実装用バンプ２４２と、を含む。具体的には、縁に沿って配置される複数の下部パッド２１１を有する半導体チップ２００上には、絶縁膜２０１が配置される。この絶縁膜２０１は、半導体チップ２００と下部パッド２１１とを全て覆う。絶縁膜２０１上には、上部パッド２１２が配置される。この上部パッド２１２は、絶縁膜２０１を貫通するビアコンタクトホール２０２により下部パッド２１１と電気的に連結される。絶縁膜２０１の一部表面上には、再配置連結線２２０が配置される。この再配置連結線２２０は、導電膜より成り、上部パッド２１２からフリップチップ半導体パッケージの中心部を向いて延びる。
【００３２】
上部パッド２１２、再配置連結線２２０及び絶縁膜２０１上には、保護膜２０３が形成される。この保護膜２０３は、上部パッド２１２の一部表面を露出させる第１の開口部２３１及び再配置連結線２２０の一部表面を露出させる第２の開口部２３２を有する。通常、第２の開口部２３２は、上部パッド２１２から遠い位置、すなわち再配置連結線２２０の端部に作られる。第１の開口部２３１により露出される上部パッド２１２上には、テスト用バンプ２４１が配置され、第２の開口部２３２により露出される再配置連結線２２０上には、実装用バンプ２４２が配置される。テスト用バンプ２４１は、ＥＤＳテスト時に通常のプローブカードの検針に接触される対象として使用され、実装用バンプ２４２は、フリップチップ半導体パッケージを印刷回路基板又は基板上に実装するときにフリップチップボンディングされる対象として使用される。このテスト用バンプ２４１と実装用バンプ２４２は、全て同一の材質と同一の製造過程とを通じて形成されうる。
【００３３】
本発明の実施形態によれば、フリップチップ半導体パッケージは、製造工程の外部で別途にテストされずに製造されうる。フリップチップ半導体パッケージを製造する間には、移動される必要がないので、フリップチップ半導体パッケージの汚染が予防されうる。
【００３４】
本発明の実施形態によれば、製造完了されたフリップチップパッケージのためのＥＤＳテストは、通常のプローブカードを使用して遂行されうる。通常のプローブカードの検針は、フリップチップ半導体パッケージのテスト用バンプ２４１に接触させる。テスト用バンプ２４１が配置される位置は、上部パッド２１２の上部なので、通常のプローブカードのプローブは、上部パッド２１２上のテスト用バンプ２４１に接触される。テスト用バンプ２４１がプローブカードに接触された後、不良を検出するＥＤＳテストプログラムによる信号が印加される。
【００３５】
本実施形態によるフリップチップ半導体パッケージを製造する過程は、図５〜図８と図１１〜図１４を参照して説明する。ここで、図１１〜図１４は、図５〜図８のそれぞれの線Ａ−Ａ′に沿って切断して示した断面図である。
【００３６】
先ず、図５及び図１１を参照すれば、複数の下部パッド２１１を有する半導体チップ２００上に絶縁膜２０１が形成される。下部パッド２１１は、半導体チップ２００の縁に配置される。絶縁膜２０１を貫通してビアコンタクト膜２０２が形成され、上部パッド２１２と下部パッド２１１とがビアコンタクト膜２０２により互いに接触される。
【００３７】
図６及び図１２を参照すれば、絶縁膜２０１の上部に再配置連結線２２０が形成される。この再配置連結線２２０は、導電膜で形成することができ、従って通常のメタル工程を使用して形成する。本発明の実施形態によれば、再配置連結線２２０の長さは、第２の開口部２３２の位置に応じて相異となりうる。
【００３８】
図７及び図１３を参照すれば、上部パッド２１２、再配置連結線２２０及び絶縁膜２０１を全て覆う保護膜２０３を形成する。そして、保護膜２０３の一部を除去して、上部パッド２１２の一部表面を露出させる第１の開口部２３１と、再配置連結線２２０の一部表面を露出させる第２の開口部２３２を形成する。第１の開口部２３１は、上部パッド２１２上に形成され、第２の開口部２３２は、再配置連結線２２０上に形成される。
【００３９】
図８及び図１４を参照すれば、通常のバンプ形成方法、例えば電解鍍金法、スクリーンプリンティング法、ボールプレースメント法などの方法を使用してテスト用バンプ２４１及び実装用バンプ２４２を形成する。テスト用バンプ２４１は、第１の開口部２３１により露出される上部パッド２１２の露出表面上に配置されるようにし、実装用バンプ２４２は、第２の開口部２３２により露出される再配置連結線２２０の露出表面上に配置されるようにする。テスト用バンプ２４１及び実装用バンプ２４２は、全てゴールド又はソルダ材質で形成することができる。
【００４０】
このように、本発明によるフリップチップ半導体パッケージの製造方法によれば、全ての製造過程を生産ライン内で連続的に遂行することができ、以後ＥＤＳテストは、テスト用バンプを対象に遂行するため、ＥＤＳテスト設備で相対的に低価である通常のプローブカードを使用することができる。
【００４１】
図１０は、本発明の他の実施形態によるフリップチップ半導体パッケージを示した平面図である。そして、図１６は、図１０の線Ａ−Ａ′に沿って切断して示した断面図である。図１０及び図１６で、図８及び図１４と同一の参照符号は、同一の要素を示す。
【００４２】
本実施形態によるフリップチップ半導体パッケージの場合、テスト用バンプ３４１が配置される位置が上部パッド２１２の露出表面ではない再配置連結線２２０の露出表面であるという点を除外しては、図８及び図１４を参照して説明した構造と同一である。具体的に図１０及び図１６に示されたように、上部パッド２１２、再配置連結線２２０及び絶縁膜２０１上に配置される保護膜２０３は、再配置連結線２２０の一部表面を露出させる第１の開口部３３１及び第２の開口部３３２を有する。第１の開口部３３１が配置される位置は、上部パッド２１２から近い位置であり、保護膜３０３上に形成される第２の開口部３３２は、フリップチップ半導体パッケージの中央に近く位置する。
【００４３】
第１の開口部３３１により露出される再配置連結線２２０の露出表面上には、テスト用バンプ３４１が配置され、第２の開口部３３２により露出される再配置連結線２２０の露出表面上には、実装用バンプ３４２が配置される。実装用バンプ３４２と上部パッド２１２との間の距離は変更されうる。しかしながら、テスト用バンプ３４１と上部パッド２１２との距離（図１０の“ｄ”）は実質的に同じである。しかし、通常のプローブカードを使用したＥＤＳテストは、テスト用バンプ３４１上で遂行されうる。本発明の実施形態によるフリップチップ半導体パッケージは、テスト用バンプ３４１のうち、少なくとも一つのもののサイズが、これに対応する上部パッド２１２のサイズよりさらに大きいとき使用されうる。
【００４４】
本実施形態によるフリップチップ半導体パッケージを製造する過程は、図９及び図１０と図１５及び図１６を参照して説明する。ここで、図１５及び図１６は、図９及び図１０の線Ａ−Ａ′に沿って切断して示した断面図である。
【００４５】
図５及び図６と図１１及び図１２を参照すれば、半導体チップ２００上に絶縁膜２０１が形成され、この絶縁膜２０１上に上部パッド２１２が形成される。再配置連結線２２０は、絶縁膜２０１の上部に形成される。
【００４６】
図９及び図１５を参照すれば、上部パッド２１２、再配置連結線２２０及び絶縁膜２０１を全て覆う保護膜２０３を形成する。そして保護膜２０３の一部を除去して、再配置連結線２２０の第１の表面を露出させる第１の開口部３３１と、再配置連結線２２０の第２の表面を露出させる第２の開口部３３２を形成する。第１の開口部３３１は、テスト用バンプが作られる位置であり、第２の開口部３３２は、実装用バンプが作られる位置である。第１の開口部３３１は、上部パッド２１２から一定間隔ｄが離隔されるように配置するが、相対的に第１の開口部３３１は第２の開口部３３２より上部パッド２１２から近く配置される。
【００４７】
図１０及び図１６を参照すれば、通常のバンプ形成方法、例えば電解鍍金法、スクリーンプリンティング法、ボールプレースメント法などの方法を使用してテスト用バンプ３４１及び実装用バンプ３４２を形成する。テスト用バンプ３４１は、第１の開口部３３１により露出される再配置連結線２２０の第１の表面上に配置されるようにし、実装用バンプ３４２は、第２の開口部３３２により露出される再配置連結線２２０の第２の表面上に配置されるようにする。テスト用バンプ３４１及び実装用バンプ３４２は、全てゴールド材質又はソルダ材質で形成することができる。
【００４８】
以上、本発明を好適な実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によりいろいろの変形が可能であることは言うまでもない。
【産業上の利用可能性】
【００４９】
本発明は、半導体パッケージに関連した技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】従来のフリップチップ半導体パッケージの製造過程を説明するために示した平面図である。
【図２】従来のフリップチップ半導体パッケージの製造過程を説明するために示した平面図である。
【図３】従来のフリップチップ半導体パッケージの製造過程を説明するために示した平面図である。
【図４】従来のフリップチップ半導体パッケージについての電気的特性テスト方法の一例を説明するために示した断面図である。
【図５】本発明の一実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図６】本発明の一実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図７】本発明の一実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図８】本発明の一実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図９】本発明の他の実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図１０】本発明の他の実施形態によるフリップチップ半導体パッケージの製造方法とその構造を説明するために示した平面図である。
【図１１】図５〜図８の線Ａ−Ａ’に沿って切断して示した断面図である。
【図１２】図５〜図８の線Ａ−Ａ'に沿って切断して示した断面図である。
【図１３】図５〜図８の線Ａ−Ａ'に沿って切断して示した断面図である。
【図１４】図５〜図８の線Ａ−Ａ'に沿って切断して示した断面図である。
【図１５】図９及び図１０の線Ａ−Ａ’に沿って切断して示した断面図である。
【図１６】図９及び図１０の線Ａ−Ａ'に沿って切断して示した断面図である。
【符号の説明】
【００５１】
２００  半導体チップ
２０１  絶縁膜
２０２  コンタクト膜
２１１  下部パッド
２１２  上部パッド
２２０  再配置連結線
２３１  第１の開口部
２３２  第２の開口部
２４１  テスト用バンプ
２４２  実装用バンプ
【図１】
2005322921.tif 000003
【図２】
2005322921.tif 000004
【図３】
2005322921.tif 000005
【図４】
2005322921.tif 000006
【図５】
2005322921.tif 000007
【図６】
2005322921.tif 000008
【図７】
2005322921.tif 000009
【図８】
2005322921.tif 000010
【図９】
2005322921.tif 000011
【図１０】
2005322921.tif 000012
【図１１】
2005322921.tif 000013
【図１２】
2005322921.tif 000014
【図１３】
2005322921.tif 000015
【図１４】
2005322921.tif 000016
【図１５】
2005322921.tif 000017
【図１６】
2005322921.tif 000018