(57)【要約】【課題】  フューズ素子のプログラム時間を短縮することが困難であった。【解決手段】  フューズリンクＦＬは、第１の端子Ｎ１と第２の端子Ｎ２の相互間に配置される。第１の端子Ｎ１、第２の端子Ｎ２、及びフューズリンクＦＬは、ポリシリコン層１３と、その上の金属元素を含む層１４とを有し、フューズリンクＦＬの少なくとも一部は非晶質シリコン層である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを有する半導体装置であって、
前記第１の端子、及び前記第２の端子は、ポリシリコン層と、その上の金属元素を含む層とを有し、
前記フューズリンクの少なくとも一部は非晶質シリコン層であることを特徴とする半導体装置。
【請求項２】
前記非晶質シリコン層の前記第１の端子側に前記金属元素が偏在していることを特徴とする請求項１に記載の半導体装置
【請求項３】
第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを有する半導体装置であって、
前記第１の端子、第２の端子、及び前記フューズリンクは、ポリシリコン層と、その上の金属元素を含む層とを有し、
前記フューズリンクの通電後において、前記ポリシリコン層の少なくとも一部は非晶質シリコン層に変化することを特徴とする半導体装置。
【請求項４】
前記フューズリンクの通電後において、前記金属元素が前記第１の端子側に偏在し、前記偏在する金属元素と前記第２の端子との間の前記ポリシリコン層は前記非晶質シリコン層に変化することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記フューズリンクの通電後において、前記第１の端子、第２の端子は前記ポリシリコン層のままであることを特徴とする請求項４記載の半導体装置。
【請求項６】
第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを具備し、前記第１の端子、第２の端子、及び前記フューズリンクは、ポリシリコン層と、その上の金属元素を含む層とを有する半導体装置のプログラミング方法であって、
前記フューズリンクに電流を供給することにより、前記フューズリンクの少なくとも一部のポリシリコン層を融解し、この融解されたポリシリコン層の前記第１の端子側に前記金属元素を偏在させることを特徴とする半導体装置のプログラミング方法。
【請求項７】
前記偏在された金属元素と前記第２の端子との間の前記フューズリンクに接続された第３の端子とを具備することを特徴とする請求項１又は３記載の半導体装置。
【請求項８】
前記第３の端子はデータの読み出し用端子であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記フューズリンクの固化速度は、前記偏在した金属元素の拡散速度より速いことを特徴とする請求項６記載の半導体装置のプログラミング方法。
【請求項１０】
前記第２の端子は、前記第１の端子より熱伝導率が高いことを特徴とする請求項１又は３記載の半導体装置。
【請求項１１】
前記第３の端子は、プログラム時に前記第２の端子への電流供給後に電流が供給されることを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体記憶装置の冗長回路に適用される電気的にプログラム可能なフューズ素子としての半導体装置及びそのプログラミング方法に関する。
【背景技術】
【０００２】
半導体記憶装置の冗長回路に適用されるフューズ素子としては、従来、レーザ溶断型のフューズ素子が主流であった。しかし、レーザ装置によるフューズブロー工程は、ＴＡＴ（Turn Around Time）が長く、これに伴うテストコストの問題やテストの容易性という観点から電気的にプログラム可能なフューズ素子（以下、e-フューズと称す）が開発されている。e-フューズの種類はゲート酸化膜を破壊する方式、配線そのものを電流ストレスで溶断する方式など種々あるが、以下では、ゲート配線構造を用いたe-フューズについて説明する。
【０００３】
e-フューズは、２つの端子と、これら端子の間に接続されたフューズリンクとにより構成されている。両端子とフューズリンクは、ゲート配線と同一材料により、ＣＭＯＳプロセスによって形成される。すなわち、両端子とフューズリンクは、例えばポリシリコン層とその上に自己整合的に形成されたシリサイド層により構成されている。両端子はそれぞれコンタクトを介して上層の金属に接続され、電気的に制御可能とされている。e-フューズのプログラムは、コンタクトを通じてフューズリンクに電流ストレスを印加することにより行われる。プログラム後、e-フューズは高抵抗となる。
【０００４】
また、このe-フューズのプログラム方法として、例えばセルフアグロメレーション(self-agglomeration(self-assemble))、あるいはエレクトロマイグレーション（electromigration）と称す物理現象を利用した方法がある。
【０００５】
セルフアグロメレーションを利用した方法において、フューズ素子に電流を供給することによりジュール(Joule)熱が発生する。この熱により、フューズ素子の温度が、サリサイド形成の温度よりも高くなると、ポリシリコン層上のサリサイド層は、セルフアグロメレーションを起こす。このセルフアグロメレーションとは、例えばポリシリコン結晶の境界の３重点などに金属元素が凝集する現象である。セルフアグロメレーションが発生することにより、ポリシリコン層上にサリサイド層の欠乏した領域が複数でき、その結果としてフューズ素子が高抵抗となる（例えば非特許文献１参照）。
【０００６】
一方、エレクトロマイグレーションを利用した方法は、フューズ素子に例えば３．３Ｖの電圧を印加する。この電圧により発生するジュール熱により、フューズ素子の温度は、エレクトロマイグレーションが発生する温度まで上昇する。この温度において、ポリシリコン層上のサリサイド層を構成する金属元素がエレクトロマイグレーションにより陽極側の端子に偏在する。また、ポリシリコン層中の不純物（ドーパント）もエレクトロマイグレーションにより陽極に偏在する。このため、フューズ素子中に不純物がドープされていないポリシリコンだけの領域ができる。その結果、フューズ素子の抵抗が高抵抗となる（例えば非特許文献２参照）。
【非特許文献１】“A PROM Element Based on Salicide Agglomeration of Poly Fuses in a CMOS Logic Process” IEDM 97, 855-858
【非特許文献２】“Electrically Programmable Fuse (eFUSE) Using Electromigration in Silicides” IEEE Electron Device Letters, Vol. 23, No. 9, September 2002
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記エレクトロマイグレーションを利用したフューズ素子において、金属元素及びポリシリコン層中の不純物元素をエレクトロマイグレーションにより両端子の一方に偏在させるために、非特許文献２によれば、例えば７ｍＡの電流を２００μｓの時間供給する必要がある。一般に、e-フューズは、プログラムにｍＡオーダーの電流を要するため、多数のフューズを同時に切ることは難しく、通常、フューズ素子は、個別にプログラムされる。このため、１つのフューズ素子をプログラムするために、２００μｓの時間を必要とすると、ｎ個のフューズ素子をプログラムするためにｎ×２００μｓ時間を要することとなる。さらに、この間に７ｍＡの電流を流し続ける必要がある。したがって、フューズ素子のプログラムに時間がかかるとともに、消費電流が大きくなるという問題がある。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、フューズ素子のプログラム時間を短縮でき、消費電流を削減可能な半導体装置及びそのプログラミング方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の第１の態様は、第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを有する半導体装置であって、前記第１の端子、及び前記第２の端子は、ポリシリコン層と、その上の金属元素を含む層とを有し、前記フューズリンクの少なくとも一部は非晶質シリコン層であることを特徴とする半導体装置。
【００１０】
本発明の半導体装置の第２の態様は、第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを有する半導体装置であって、前記第１の端子、第２の端子、及び前記フューズリンクは、ポリシリコン層と、その上の金属元素を含む層とを有し、前記フューズリンクの通電後において、前記ポリシリコン層の少なくとも一部は非晶質シリコン層に変化することを特徴とする。
【００１１】
本発明の半導体装置のプログラミング方法の態様は、第１の端子、第２の端子、及び前記第１、第２の端子の相互間に配置されたフューズリンクを具備し、前記第１の端子、第２の端子、及び前記フューズリンクは、ポリシリコン層と、その上の金属元素を含む層とを有する半導体装置のプログラミング方法であって、前記フューズリンクに電流を供給することにより、前記フューズリンクの少なくとも一部のポリシリコン層を融解し、この融解されたポリシリコン層の前記第１の端子側に前記金属元素を偏在させることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、フューズ素子のプログラム時間を短縮でき、消費電流を削減可能な半導体装置及びそのプログラミング方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
図１、図２は、第１の実施形態を示している。e-フューズ１１は、第１の端子Ｎ１、第２の端子Ｎ２、及び第１、第２の端子Ｎ１、Ｎ２の相互間に接続されたフューズリンクＦＬにより構成されている。これら第１、第２の端子Ｎ１、Ｎ２、フューズリンクＦＬは、ＭＯＳトランジスタのゲート電極と同一の材料により構成されている。すなわち、図２に示すように、半導体基板(sub)１２上にシリコン酸化膜１０が形成されている。シリコン酸化膜１０の上には、ポリシリコン層１３により、第１、第２の端子Ｎ１、Ｎ２、及びフューズリンクＦＬが形成され、このポリシリコン層１３の上に自己整合的にシリサイド層１４（以下、サリサイド層と称す）が形成されている。サリサイド層１４を構成する金属元素は、例えばコバルトである。しかし、コバルトに限定されるものではなく、チタン、ニッケル、タングステン等を用いることも可能である。第１の端子Ｎ１は、そのサリサイド層１４に複数のコンタクト１５を介して配線１６が接続されている。第２の端子Ｎ２は、そのサリサイド層１４に複数のコンタクト１７を介して配線１８が接続されている。これらコンタクト１５、１７は、サリサイド層１４やポリシリコン層１３を構成する金属元素より融点が高い金属が使用される。この実施形態の場合、サリサイド層１４はコバルトで形成されているため、コンタクト１５、１７は、例えばタングステンにより形成され、配線１６、１８は、アルミニウムや銅により形成されている。
【００１５】
図３は、上記構成のe-フューズ１１をプログラムするための回路構成の一例を示している。e-フューズ１１の一端にはプログラム電圧Ｖprogが供給されている。e-フューズ１１の他端は、ｎチャネルＭＯＳトランジスタ１９の一端に接続されている。ＭＯＳトランジスタ１９の他端は接地されている。ＭＯＳトランジスタ１９のゲート電極はパルス発生器２０に接続され、パルス発生器２０から電圧Ｖｇが供給されている。
【００１６】
フューズリンクＦＬにおいて、ポリシリコン層１３の厚みは、例えば０．１７５μｍ、サリサイド層１４の厚みは、例えば０．０２μｍである。また、ポリシリコン層１３には、例えばｎ型不純物もｐ型不純物もドープされていない。従って比抵抗が高い。
【００１７】
図４は、フューズリンクＦＬの幅Ｗ及び長さＬと、抵抗Ｒ等の関係を示している。
【００１８】
パルス発生器２０の出力パルス信号により、ＭＯＳトランジスタ１９をオンさせ、e-フューズ１１に電流を供給する。ＭＯＳトランジスタ１９のゲートに供給される電圧Ｖｇとパルス信号の周期Ｔは、例えばＶｇ＝２．５Ｖ、Ｔ＝５μｓである。また、e-フューズ１１のプログラム電圧Ｖprogは、Ｖprog＝３．５Ｖである。
【００１９】
ＭＯＳトランジスタ１９をオンすると、e-フューズ１１に電流が供給される。ノンドープのポリシリコン層１３は抵抗値が大きいため、通電の初期は、主にサリサイド層１４に電流が流れる。この状態において、フューズリンクＦＬにジュール熱が発生され、この熱が約１４００℃に達すると、ポリシリコン層１３が融解する。
【００２０】
図５に示すように、ポリシリコン層１３が融解した状態において、サリサイド層１４中のコバルトはイオン化しプラスイオンとなっている。このため、電場によりドリフトして陰極に引き寄せられ、陰極付近にコバルトが偏在する（１４ａは、偏在したコバルトを示している）。e-フューズ１１への電流を切るとジュール熱の供給が断たれるため、e-フューズ１１は冷却され再び固化する。コバルトが陰極付近から拡散を始めるより早くe-フューズ１１が冷却されると、図６に示すように、コバルトを含まない高抵抗の領域を含むフューズリンクＦＬが形成される。その結果、e-フューズ１１自体の抵抗値が高くなる。
【００２１】
また、e-フューズ１１への電流を切った後、e-フューズ１１は急速に冷却される。このため、e-フューズ１１内の結晶の性質が変化している。図６に示すように、フューズリンクＦＬにおいて、偏在したコバルト１４ａと陽極（＋）との間（ポイントＡ、Ｂで示す）は、非晶質（アモルファス）であり、偏在したコバルトと陰極（−）（ポイントＣ、Ｄで示す）は、多結晶である。この性質の変化の詳細は後述する。
【００２２】
図７、図８は、プログラム前後におけるe-フューズ１１の材質の変化を示す透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope)の写真を示している。
【００２３】
図７は、ＭＯＳトランジスタ１９のゲート電極を示している。図７において、ゲート電極を構成するポリシリコン層の上の黒い層がサリサイド層である。ポリシリコン層の両側に位置する基板内に素子分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。ゲート電極は絶縁膜としてのシリコン窒化膜(ＳｉＮ)により覆われている。e-フューズ１１もプログラム前は、図７に示すゲート電極と同様に、ポリシリコン層の上にサリサイド層が形成されている。
【００２４】
図８は、プログラム後のe-フューズ１１を示している。プログラム後において、ポリシリコン層上に存在したサリサイド層は消失し、陰極付近に偏在していることがわかる。写真の黒くなっている部分は、コバルトが存在する領域である。プログラム時の熱による融解の結果、プログラム前にサリサイド層の上部に存在したシリコン窒化膜及びプログラム前のポリシリコン層とシリコン酸化膜(ＳｉＯ２)との境界面も変性していることが分かる。
【００２５】
図９（ａ）（ｂ）は、プログラム後におけるe-フューズ１１中のコバルトの濃度分布をエネルギー分散型Ｘ線分析装置(EDS)を用いて分析した結果を示している。図９（ａ）（ｂ）の横軸に示すポイント番号は、図８に示すポイント番号に対応している。図９（ａ）（ｂ）から明らかなように、プログラム前にポリシリコン層１３上に存在したサリサイド層を構成するコバルトがプログラム後は陰極側に偏在していること分かる。
【００２６】
図１０は、e-フューズ１１の製造工程において、ポリシリコン層１３に混入した塩素イオン(Ｃｌ)の分布を示している。プログラム後、マイナスイオンとしての塩素イオンは、陽極側に偏在している。このように、この実施形態において、ポリシリコン層１３が融解した状態において、電界により、マイナスイオンは陽極側にドリフトし、プラスイオンは陰極側にドリフトしていることが分かる。よって、この現象は、上記非特許文献２におけるエレクトロマイグレーションによる現象とは異なり、電界によるドリフト起因であることが分かる。
【００２７】
図１１（ａ）（ｂ）は、陰極側に偏在するコバルトの濃度を示している。図１１（ａ）は、図８に示すポイント番号１２に対応し、図１１（ｂ）は、図８に示すポイント番号１４に対応している。図１１（ａ）（ｂ）から明らかなように、フューズリンクＦＬの深さ方向にほぼ均一にコバルトが分布している。したがって、プログラム時にポリシリコン層１３が融解したことにより、コバルト元素が電界によりドリフトしたことが分かる。
【００２８】
図１２（ａ）はプログラム後のe-フューズ１１のＴＥＭ写真を示し、図１２（ｂ）は、プログラム後のe-フューズ１１のＴＥＭ電子線回折像を示している。図１２（ｂ）において、図６、図１２（ａ）と対応する箇所に同一符号を付している。Ｅは、単結晶シリコンの電子線回折像を示しており、格子の周期性による電子の干渉の結果、明るい点がいくつもみられる。多結晶物質は若干の周期性を持っていることから、電子線回折像はＣ、Ｄに示すような像となる。非晶質の物質は周期性をまったく持っていないため、一つの明るい点がぼやけて存在するだけの像となる。プログラム前のe-フューズ１１のポリシリコン層１３は、多結晶である。しかし、図１２（ａ）（ｂ）において、フューズリンクＦＬの偏在したコバルトと陽極（＋）との間で、ポイントＡ、Ｂで示す領域は非晶質となっている。これは融解し液体となっていたポリシリコンが急冷されて固化したことを示している。
【００２９】
図１３は、図３に示すＭＯＳトランジスタ１９のゲート電圧Ｖｇと、プログラム電圧Ｖprogの関係を示している。前述したように、e-フューズ１１をプログラムするため、プログラム電圧をＶprog＝３．５Ｖに設定し、ゲート電極にＶｇ＝２．５Ｖで周期Ｔ＝５μｓのパルスを数回供給した。図１３に示すように、プログラム電圧Ｖprogが印加された後、ＭＯＳトランジスタ１９が導通状態になることにより、e-フューズ１１に電流が流れる。測定で用いたパルス発生器２０は、電流供給能力が小さいため、素子に電流が流れるとプログラム電圧Ｖprogが若干降下してしまう。このため、最初にＭＯＳトランジスタ１９が導通状態になったとき、e-フューズ１１はプログラムされていないため低抵抗であり電流を通す。電流が流れたことにより、プログラム電圧Ｖprogは３．５Ｖから２．９Ｖに電圧が降下している。ゲート電圧Ｖｇが印加されている間、e-フューズ１１は、低抵抗でありつづけていることが分かる。その後、ゲート電圧Ｖｇ＝０Ｖとすると、e-フューズ１１に電流が流れなくなるため、プログラム電圧Ｖprogは電圧降下を起こさなくなる。５μｓ後に再びＭＯＳトランジスタ１９を導通状態にすると、プログラム電圧Ｖprogは電圧降下を起こさない。これは、e-フューズ１１が高抵抗になっており電流が流れていないことを示している。すなわち、１回目のプログラム電圧Ｖprogを印加終了後、２回目のプログラム電圧Ｖprogを印加するまでの間にe-フューズ１１がプログラムされ抵抗値が高くなったことを示している。
【００３０】
e-フューズ１１のプログラムに要する消費電流は、図３に示す構成において、e-フューズ１１に例えば５（Ω）の抵抗を直列接続し、この抵抗に流れる電流を測定した。ゲート電圧Ｖｇ＝２．５Ｖ、プログラム電圧Ｖprog＝３．５Ｖ、パルス周期Ｔ＝５μｓとして測定した結果、プログラム中の電流は、１０（ｍＡ）程度であった。
【００３１】
また、上記条件によるプログラムの前後におけるe-フューズ１１に流れる電流は、図４に示すようである。すなわち、プログラム前の電流値は、ほぼ１ｍＡ〜４ｍＡの範囲である。これに対して、プログラム後の電流値は、図４に示すどのサンプルも０．１μＡであった。この値は測定限界であり、実際は０．１μＡ以下の電流であると推定される。プログラム後の電流値より、プログラム後のe-フューズ１１の抵抗値は、ほぼ３５ＭΩ以上である。
【００３２】
上記第１の実施形態によれば、e-フューズ１１は、プログラム時に第１、第２の端子Ｎ１、Ｎ２間に電流を供給することにより、ポリシリコン層１３が溶融し、サリサイド層１４を構成する金属元素が電界によりドリフトして、第１、第２の端部Ｎ１、Ｎ２の一方側に偏在することにより、プログラム後、高抵抗を示す。ポリシリコン層１３が溶融し、金属元素が電界によりドリフトするまでの時間は、５μｓ以下である。このため、高速なプログラムが可能である。したがって、１つのe-フューズのプログラム時間が短いため、複数のe-フューズをプログラムする時間を短縮できる利点を有している。
【００３３】
プログラム中に１つのe-フューズに流れる電流は、１０ｍＡ程度であり、従来の他のe-フューズとプログラムに要する電流は変わりがない。しかし、プログラム時間が従来の他のe-フューズに比べて短いため、プログラムに要する消費電流を大幅に削減することが可能である。
【００３４】
尚、以上の説明においては、ポリシリコン層１３にｎ型不純物もｐ型不純物もドープされていない場合を示したが、これに限定されない。ポリシリコン層１３にｎ型不純物及び／又はｐ型不純物がドープされている場合においても、ドープされていない場合と同様の効果を得ることができる。
【００３５】
（第２の実施形態）
図１４乃至図１９は、第２の実施形態を示している。尚、図１４乃至図１９において、図１、図２と同一部分には同一符号を付す。
【００３６】
上記e-フューズは、１回のみのプログラムを想定している。しかし、仮に、再びフューズリンクＦＬが溶融するようなことがあると、偏在したコバルトが再びフューズリンクＦＬを移動できるようになり、フューズリンクＦＬの抵抗値が変化してばらつくという問題が生じる。e-フューズの抵抗値がばらつくと、e-フューズのデータが変化するという信頼性上の問題が生じる。
【００３７】
e-フューズからのデータの読み出しは、e-フューズに読み出し電流を流し、抵抗値の変化を電流値の変化として検出する。このようにして、e-フューズに記憶されたデータを読み出すことができる。データ読み出し時の電流は、プログラム時の電流に対して十分に小さい電流に設定される。すなわち、プログラム電圧Ｖprog＝３．５Ｖに対して、読み出し電圧Ｖreadは例えば０．５Ｖに設定される。しかし、プログラムが僅か一度しか行われないのに対して、読み出しは何度も繰り返し行われる。このため、読み出し電流が流れるトータル時間は、圧倒的に長くなる。よって、プロセスのばらつきや、フューズデータの読み出し時の使用環境によって、偏在したコバルトが僅かにでも移動し得る状態が起こると、e-フューズの抵抗値が変化し、判別されるデータが変化してしまうという信頼性上の問題を生じかねない。
【００３８】
そこで、第２の実施形態では、e-フューズのプログラム時と読み出し時とで、e-フューズに流れる電流経路を変え、偏在した金属元素の移動を防止して信頼性の向上を図っている。
【００３９】
すなわち、図１４において、フューズリンクＦＬ上には、コンタクト２１が接続され、このコンタクト２１を介して第３の端子Ｎ３が接続されている。第３の端子Ｎ３の接続位置は、フューズリンクＦＬの長手方向中央部より、サリサイド層を構成する金属元素としてのコバルトが、プログラム後に偏在する第２の端子Ｎ２側とされている。コンタクト２１はコバルトより融点の高い金属、例えばタングステンにより構成されている。
【００４０】
図１５は、プログラム時における各部の電圧と電流の関係を示している。プログラム時は、第１の端子Ｎ１が陽極とされ、第２の端子Ｎ２が陰極とされ、第３の端子Ｎ３はオープンとされる。この状態でプログラムすると、図示矢印のように、第１の端子Ｎ１から第２の端子Ｎ２に電流が流れ、上述したように、第２の端部Ｎ２側にコバルトが偏在される。フューズリンクＦＬにおいて、コンタクト２１が接続された部分から第１の端子側は、プログラムされた場合、サリサイド層が消失している。このため、高抵抗となっている。
【００４１】
一方、図１６は、データの読み出し時における各部の電圧と電流の関係を示している。すなわち、読み出し時は、第１の端子Ｎ１が陽極とされ、第３の端子Ｎ３が陰極とされ、第２の端子Ｎ２はオープンとされる。第１の端子Ｎ１とコンタクト２１との間のフューズリンクＦＬの抵抗はプログラムの有無に応じて変化する。このため、読み出し時に流れる電流も変化する。プログラムされている場合、読み出時は、図示矢印のように、第１の端子Ｎ１から第３の端子Ｎ３に電流が流れ、データが読み出される。
【００４２】
また、第２の端子Ｎ２はオープン状態であるため、コンタクト２１と第２の端子Ｎ２間には、電流が流れず、電界もかからない。したがって、第２の端子Ｎ２側に偏在しているコバルトが、電流による熱で移動したり、電界で移動したりすることを防止できる。
【００４３】
図１７乃至図１９は、第２の実施形態の変形例を示している。図１４乃至図１６において、第３の端子Ｎ３は、コンタクト２１を介してフューズリンクＦＬより上層に形成した。これに対して、図１７において、第３の端子Ｎ３は、フューズリンクＦＬと同一面内に形成されている。すなわち、第３の端子Ｎ３は、フューズリンクＦＬから分岐した分岐部３１を介して接続されている。分岐部３１の形成位置は、図１４と同様に、フューズリンクＦＬの長手方向中央部より、金属元素としてのコバルトが偏在する第２の端子Ｎ２側である。第３の端子Ｎ３及び分岐部３１は、第１、第２の端子Ｎ１、Ｎ２及びフューズリンクＦＬと同様に、ポリシリコン層とその上のサリサイド層により構成されている。このため、これら第３の端子Ｎ３及び分岐部３１は、第１、第２の端子Ｎ１、Ｎ２及びフューズリンクＦＬと同一プロセスにより構成できる。第３の端子Ｎ３上には、複数のコンタクト３２が形成されている。
【００４４】
図１８は、プログラム時における各部の電圧と電流の関係を示している。プログラム時は、第１の端子Ｎ１が陽極とされ、第２の端子Ｎ２が陰極とされ、第３の端子Ｎ３はオープンとされる。この状態でプログラムすると、図示矢印のように、第１の端子Ｎ１から第２の端子Ｎ２に電流が流れ、上述したように、第２の端部Ｎ２側にコバルトが偏在される。また、フューズリンクＦＬにおいて、分岐部３１が接続された部分から第１の端子側は、プログラムされた場合、サリサイド層が消失している。このため、高抵抗となっている。
【００４５】
一方、図１９は、データの読み出し時における各部の電圧と電流の関係を示している。すなわち、読み出し時は、第１の端子Ｎ１が陽極とされ、第３の端子Ｎ３が陰極とされ、第２の端子Ｎ２はオープンとされる。この状態で読み出すと、図示矢印のように、第１の端子Ｎ１から第３の端子Ｎ３に電流が流れ、データが読み出される。また、偏在した金属元素には電流が流れず、電界もかからないため、偏在した金属元素が移動することを防止できる。
【００４６】
上記第２の実施形態によれば、e-フューズ１１において、プログラム時と、読み出し時の電流経路を分けている。このため、読み出し時に偏在した金属元素に電流が流れたり、電界がかかったりすることを防止できる。したがって、プログラムにより第２の端子Ｎ２側に偏在した金属元素が、読み出し時に再びフューズリンクＦＬ中を移動して、抵抗値が変化することを防止でき、e-フューズ１１の信頼性を向上させることができる。
【００４７】
尚、第２の実施形態において、第３の端子Ｎ３を形成する位置は、フューズリンクの中央部より第２の端子Ｎ２側とした。しかし、これに限定されるものではなく、サリサイド層を形成する金属元素の電荷と第１、第２の端子に供給される電圧の極性に応じて決めればよく、金属元素が偏在される側に第３の端子を形成すればよい。
【００４８】
（第３の実施形態）
図２０乃至図２４は、第３の実施形態を示している。第１の実施形態において説明したe-フューズ１１は、プログラムの前後で大きな抵抗比を持つことが必要であり、プログラム後にサリサイド層が消失した領域をつくりだすことが必要不可欠である。しかし、プログラム後、電圧供給を切った瞬間に、金属元素を偏在させていたクーロン力がなくなるため、金属元素は拡散しはじめる。フューズリンクＦＬの温度の下がり方が遅く、フューズリンクＦＬが固化する時間よりも、金属元素の拡散時間の方が早い場合、金属元素はフューズリンクＦＬ内に拡散し、プログラム前後での大きな抵抗比は得られなくなる。このため、e-フューズの信頼性が低下することが懸念される。
【００４９】
そこで、第３の実施形態は、e-フューズへの電圧供給を切った後、偏在した金属元素が拡散する時間よりも早く、フューズリンクの温度を低下させ、固化させている。
【００５０】
図２０は、プログラム時に金属元素が偏在する第２端子と反対側の第１の端子Ｎ１の面積を大きくした例を示している。すなわち、第１の端子Ｎ１の面積は、フューズリンクＦＬの面積より大きく設定されている。このような構成において、プログラム時に、例えば第１の実施形態と同様に第１、第２の端子Ｎ１、Ｎ２間に電圧が印加されると、フューズリンクＦＬのポリシリコン層が融解する。この実施形態の場合、金属元素は陽イオンであるため、マイナスに帯電した第２の端子Ｎ２側にクーロン力により引き付けられ、第２の端子Ｎ２側に金属元素が偏在することとなる。
【００５１】
その後、第１、第２の端子Ｎ１、Ｎ２間の電圧を切ると、フューズリンクＦＬの温度は低下する。このとき、フューズリンクＦＬに比べて大きな面積を有する第１端子Ｎ１は、例えば周囲の絶縁膜との接触面積が大きい。このため、第１端子Ｎ１の放熱速度がフューズリンクＦＬの放熱速度より速くなり、プログラム電圧を切った後、第１端子Ｎ１近傍におけるフューズリンクＦＬの温度は、第２端子Ｎ２の近傍部分のフューズリンクＦＬの温度より早く低下する。したがって、偏在した金属元素がフューズリンクＦＬ内に再度拡散することを防止できる。このため、フューズリンクＦＬの抵抗値を高い状態で保持できる。
【００５２】
図２１は、第３の実施形態の第１の変形例を示している。図２１において、第１の端子、Ｎ１と第２の端子Ｎ２の面積は等しく設定されている。しかし、第１の端子Ｎ１に接続されるコンタクト１５の数が第２の端子Ｎ２に接続されるコンタクト１７の数より増加されている。すなわち、プログラム後、金属元素が偏在する側の端子に接続されるコンタクトの数より、金属元素が偏在する側の端子と反対側の端子に接続されるコンタクトの数の方が増加される。これらコンタクト１５は、図２に示すように、配線１６に接続されている。このため、第２の端子Ｎ２に比べて第１の端子Ｎ１側の熱伝導率が向上されている。
【００５３】
上記構成において、プログラム電圧を切った後、フューズリンクＦＬの熱は、周囲の絶縁膜を介して放熱され、さらに、熱伝導率の高いコンタクト１５を通じても、放出されていく。このため、フューズリンクＦＬの第１端子Ｎ１近傍の温度は、第２端子Ｎ２近傍の温度より早く低下する。したがって、偏在した金属元素が再度拡散することを防止できる。このため、フューズリンクＦＬの抵抗値を高い状態で保持できる。
【００５４】
図２２は、第３の実施形態の第２の変形例を示している。図２２において、フューズリンクＦＬの第１の端子Ｎ１近傍の領域４１の幅は、第２の端子Ｎ２近傍の幅より太く構成されている。すなわち、フューズリンクの幅は、プログラム後、金属元素が偏在される第２の端子Ｎ２側より、第２の端子Ｎ２と反対側の第１の端子Ｎ１側の方が徐々に広く設定されている。幅が広く設定されたフューズリンクＦＬの領域４１は、周囲の絶縁膜との接触面積が大きくなっている。このため、放熱速度を高速化できる。
【００５５】
上記構成において、プログラム電圧を切った後、フューズリンクＦＬの領域４１は、フューズリンクＦＬの他の領域より放熱速度が速い。このため、フューズリンクＦＬの第１端子Ｎ１側の温度は、第２端子Ｎ２側の温度より早く低下する。したがって、第２端子Ｎ２側に偏在した金属元素の再度拡散を防止できる。このため、フューズリンクＦＬの抵抗値を高い状態で保持できる。
【００５６】
図２３は、第３の実施形態の第３の変形例を示している。この変形例は、第１、第２の端子Ｎ１、Ｎ２に接続される配線の面積を変えている。すなわち、図２３において、第１の端子Ｎ１に接続されたコンタクト１５に接続される配線１６は、第２の端子Ｎ２に接続されたコンタクト１７に接続される配線１８より、例えば面積が大きく設定されている。つまり、プログラム後、金属元素が偏在される側と反対側の端子に接続される配線の面積を大きくしている。このため、配線１６は、フューズリンクＦＬの上方まで延出されている。これら配線１６、１８は熱導電性の高い材料、例えば銅により構成されている。
【００５７】
上記構成において、プログラム電圧を切った後、フューズリンクＦＬの熱は、コンタクト１５、１７を介して配線１６、１８に放熱される。さらに、図示せぬ絶縁膜を介して配線１６、１８に放熱される。このとき、配線１６の方が配線１８よりフューズリンクＦＬと重なる面積が大きいため、フューズリンクＦＬは第２の端子Ｎ２側より、第１の端子Ｎ１側の方が放熱速度が速くなる。したがって、サリサイド層を構成する金属元素が消失した領域を素早く放熱でき、フューズリンクＦＬの抵抗値を高い状態で保持できる。
【００５８】
図２４は、第３の実施形態の第４の変形例を示している。図２４において、フューズリンクＦＬの中央部に、第３の端子としてのコンタクト５１が接続されている。プログラム時、第１、第２の端子Ｎ１、Ｎ２とコンタクト５１に供給する電圧を変化させることにより、フューズリンクＦＬの冷却速度を部分毎に制御する。
【００５９】
すなわち、上記構成において、プログラム時、第１の端子Ｎ１及び第２の端子Ｎ２間にプログラム電圧Ｖ１を供給し、第２端子Ｎ２の近傍に金属元素を偏在させる。この後、第２の端子Ｎ２とコンタクト５１間に、電圧Ｖ２を印加した状態で、電圧Ｖ１を切る。第１の端子Ｎ１とコンタクト５１間には、電圧が印加されていないため、電流は流れない。そのため、第１の端子Ｎ１とコンタクト５１間において、ジュール熱の発生が止まり、自然放熱により温度は降下を始める。この状態において、第１端子Ｎ１とコンタクト５１間のフューズリンクＦＬの温度がポリシリコンの融点よりも下がり、固化するタイミングで、電圧Ｖ２の印加を止める。このとき、サリサイド層を構成する金属元素が消失した第１の端子Ｎ１とコンタクト５１間の領域は既に固化しているため、その領域に金属元素が再拡散することはない。したがって、フューズリンクＦＬの抵抗値を高い状態に保持できる。
【００６０】
上記第３の実施形態によれば、プログラムにより金属元素を第２の端子Ｎ２側に偏在させた後、第２の端子Ｎ２と反対の第１の端子Ｎ１側のフューズリンクＦＬの温度を速やかに低下させている。このため、偏在した金属元素がフューズリンクＦＬ内に再拡散することを防止でき、e-フューズの信頼性を保持することができる。
【００６１】
図２５は、上記第１、第２の実施形態に示す構成のe-フューズを、例えば半導体記憶装置に適用した場合を示している。メモリセルＭＣは、e-フューズとＭＯＳトランジスタにより構成されている。これらメモリセルＭＣは、マトリクス状に配置されている。各ＭＯＳトランジスタのゲートは対応するワード線ＷＬに接続され、各ＭＯＳトランジスタの電流通路の一端は、対応するビット線ＢＬに接続されている。各ワード線ＷＬは、ロウデコーダ６１に接続され、各ビット線ＢＬはカラムデコーダ６２に接続されている。これらロウデコーダ６１、及びカラムデコーダ６２により選択されたワード線及びビット線が駆動され、対応するメモリセルＭＣがプログラムされる。
【００６２】
上記各実施形態のe-フューズは、プログラム時間が短い。このため、多数のメモリセルをプログラムする際にも、全体のプログラム時間を短縮することができる。しかも、１つのe-フューズのプログラムに要する電流が小さいため、多数のメモリセルをプログラムする際にも、トータルの消費電流を削減することができる。
【００６３】
尚、第１乃至第３の実施形態において、e-フューズ１１は、ポリシリコン層の上にサリサイド層を形成した。しかし、これに限定されるものではなく、ポリシリコン層の上に金属層を形成しても第１乃至第３の実施形態と同様の効果を得ることが可能である。
【００６４】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態を示す平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１、図２に示すe-フューズをプログラムするための回路の一例を示す回路図。
【図４】本発明の各実施形態に適用されるe-フューズの例を示す図。
【図５】図１、図２に示すe-フューズのプログラム動作を示す断面図。
【図６】図１、図２に示すe-フューズのプログラム後の状態を示す断面図。
【図７】プログラム前におけるＭＯＳトランジスタを示す透過型電子顕微鏡写真。
【図８】プログラム後におけるe-フューズを示す透過型電子顕微鏡写真。
【図９】図９（ａ）（ｂ）は、プログラム後におけるe-フューズ中のコバルトの濃度分布をエネルギー分散型Ｘ線分析装置(EDS)を用いて分析した結果を示す図。
【図１０】プログラム後におけるe-フューズ中の塩素イオンの濃度分布をエネルギー分散型Ｘ線分析装置(EDS)を用いて分析した結果を示す図。
【図１１】図１１（ａ）（ｂ）は、陰極側に偏在するコバルトの濃度を示す図。
【図１２】図１２（ａ）はプログラム後のe-フューズの透過型電子顕微鏡写真を示し、図１２（ｂ）は、図１２（ａ）の対応箇所の結晶の状態を示すＴＥＭ電子線回折像の写真。
【図１３】図３に示すＭＯＳトランジスタのゲート電圧Ｖｇと、プログラム電圧Ｖprogの関係を示す図。
【図１４】本発明の第２の実施形態を示す平面図。
【図１５】図１４のプログラム時における各部の電圧と電流の関係を示す図。
【図１６】図１４のデータ読み出し時における各部の電圧と電流の関係を示す図。
【図１７】第２の実施形態の変形例を示す平面図。
【図１８】図１７のプログラム時における各部の電圧と電流の関係を示す図。
【図１９】図１７のデータ読み出し時における各部の電圧と電流の関係を示す図。
【図２０】本発明の第３の実施形態を示す平面図。
【図２１】第３の実施形態の第１の変形例を示す平面図。
【図２２】第３の実施形態の第２の変形例を示す平面図。
【図２３】第３の実施形態の第３の変形例を示す断面図。
【図２４】第３の実施形態の第４の変形例を示す平面図。
【図２５】第１、第２の実施形態に示す構成のe-フューズを、半導体記憶装置の冗長回路に適用した例を示す回路図。
【符号の説明】
【００６６】
Ｎ１…第１の端子、Ｎ２…第２の端子、Ｎ３…第３の端子、ＦＬ…フューズリンク、１１…e-フューズ、１３…ポリシリコン層、１４…シリサイド層（サリサイド層）、１５、１７、２１、５１…コンタクト、１６、１８…配線、１９…ＭＯＳトランジスタ、２０…パルス発生器、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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