(57)【要約】 【課題】  簡単な構成で、クロック信号とデータ信号との相対的な遅延状態を正確に検出することができる遅延検出装置を提供することである。【解決手段】  クロック信号の信号レベルがＨレベルからＬレベルに変化したときに処理部８によって維持されるデータ信号の信号レベルが変化すると、出力部９は、クロック信号の信号レベルがＬレベルからＨレベルに変化したときに出力部９によって維持されるデータ信号の信号ベレルを表す検出情報を出力し、クロック信号の信号レベルがＬレベルからＨレベルに変化したときに処理部によって維持されるデータ信号の信号レベルが変化すると、出力部９は、クロック信号の信号レベルがＨレベルからＬレベルに変化したときに出力部によって維持されるデータ信号の信号レベルを表す出力情報を出力する。クロック信号とデータ信号とに遅延差が生じると、前記出力情報が予め定める一定の信号レベルとなる。【選択図】      図１
2005260462.tif 000002
【特許請求の範囲】
【請求項１】
予め定める送信部から同期して出力され、第１および第２伝送路を介して予め定める受信部にそれぞれ伝送されるクロック信号およびデータ信号の受信部側における相対的な遅延状態を検出する遅延検出装置であって、
前記第１および第２伝送路の受信部側で、クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときのデータ信号の信号レベルをそれぞれ維持する処理部と、
クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときに処理部によってそれぞれ維持されるデータ信号の信号レベルのうち、いずれか一方の信号レベルが変化したとき、クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときに処理部によってそれぞれ維持されるデータ信号の信号レベルのうち、いずれか他方の信号レベルを表す検出情報を出力する出力部とを含むことを特徴とする遅延検出装置。
【請求項２】
前記処理部は、
第１クロック入力端子、第１データ入力端子、および第１出力端子を有し、第１伝送路に第１クロック入力端子が接続され、第２伝送路に第１データ入力端子が接続され、ポジティブエッジで駆動する第１のＤフリップフロップと、
第２クロック入力端子、第２データ入力端子、および第２出力端子を有し、第１伝送路に第２クロック入力端子が接続され、第２伝送路に第２データ入力端子が接続され、ネガティブエッジで駆動する第２のＤフリップフロップとを有し、
前記出力部は、第３クロック入力端子および第３データ入力端子を有し、第１および第２出力端子のいずれか一方に第３クロック入力端子が接続され、第１および第２出力端子のいずれか他方に第３データ入力端子が接続される第３のＤフリップフロップを有することを特徴とする請求項１記載の遅延検出装置。
【請求項３】
前記出力部は、第４クロック入力端子および第４データ入力端子を有し、第１および第２出力端子のいずれか他方に第４クロック入力端子が接続され、第１および第２出力端子のいずれか一方に第４データ入力端子が接続される第４のＤフリップフロップをさらに有することを特徴とする請求項２記載の遅延検出装置。
【請求項４】
請求項１〜３のいずれか１つに記載の遅延検出装置と、
クロック信号に対して相対的にデータ信号を予め定める時間遅延させ、またはデータ信号に対して相対的にクロック信号を予め定める時間遅延させる遅延生成部とを含むことを特徴とする遅延調整装置。
【請求項５】
前記出力部から出力される出力情報に基づいて、第１および第２伝送路の受信部側においてクロック信号およびデータ信号が同期するように遅延生成部を制御する遅延制御部とを含むことを特徴とする請求項４記載の遅延調整装置。
【請求項６】
前記遅延生成部は、第１および第２伝送路の送信部側および受信部側のうちの少なくともいずれか一方に設けられることを特徴とする請求項４または５記載の遅延調整装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号とこのクロック信号に同期して出力されるデータ信号とが、伝送路を伝送されることによって発生する各信号間の相対的な遅延を検出する遅延検出装置およびこの遅延検出装置を有する遅延調整装置に関する。
【背景技術】
【０００２】
同期シリアル通信において、クロック信号とデータ信号とを独立した伝送路を介して伝送する場合、送信部では、クロック信号と、このクロック信号に同期するデータ信号とを各伝送路に出力し、受信部では、各伝送路を介して伝送されるクロック信号に同期させてデータ信号を入力する。各伝送路を介して伝送されるクロック信号とデータ信号との間に遅延差が生じる、つまりクロック信号に対してデータ信号が遅れる、またはデータ信号に対してクロック信号が遅れると、受信部においては、データ信号を受信することができなくなるおそれがある。
【０００３】
前述した問題に鑑み、各伝送路を介して伝送される信号間の遅延を検出する第１の従来の技術では、送信部がテストパターン発生部によって発生させた予め定めるテストパターン信号を各伝送路に出力し、受信部がテストパターン受信部によって、各伝送路を介して受信した各予め定めるテストパターン信号間における遅延を測定している（たとえば特許文献１参照）。
【０００４】
各伝送路を介して伝送される信号の遅延状態を検出する第２の従来の技術では、各伝送路にそれぞれ遅延生成回路を設けて、各伝送路を介して伝送される信号を遅延させた複数の遅延信号を生成し、基準となる１つの伝送路に伝送される信号の信号レベルの変化点と、複数の遅延信号の信号レベルの変化点とを比較している（たとえば特許文献２参照）。
【０００５】
【特許文献１】特開２０００−３４１１３５号公報
【特許文献２】特開２００２−１３５２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の従来の技術では、各伝送路を介して伝送される信号の遅延を検出するために、各伝送路を介して予め定めるテストパターン信号を伝送する必要があり、予め定めるテストパターン信号以外の信号を、各伝送路を介して伝送しても、遅延状態を検出することができない。このため送信部にテスト用パターン発生部を設ける必要があり、装置の構成が複雑になるという問題がある。また具体的に、どのようにして各信号間の遅延を検出しているのかが開示されていない。
【０００７】
第２の従来の技術では、クロック信号に対してデータ信号が遅れている、またはデータ信号に対してクロック信号が遅れているのかを正確に検出することができないという問題がある。また各伝送路を介して伝送される信号を遅延させた複数の遅延信号を生成し、基準となる１つの伝送路に伝送される信号の信号レベルの変化点と、複数の遅延信号の信号レベルの変化点とを比較するために、各伝送路にそれぞれ複数の伝送線が必要となる。このため装置の構成が複雑になるという問題がある。
【０００８】
またクロック信号に同期させてデータ信号を伝送路を介して伝送する場合、クロック信号の周期、つまりクロック周波数が高くなればなるほど、クロック信号とデータ信号との相対的な遅延状態を正確に検出することが困難となる。
【０００９】
本発明の目的は、簡単な構成で、クロック信号とデータ信号との相対的な遅延状態を正確に検出することができる遅延検出装置およびこの遅延検出装置を有する遅延調整装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、予め定める送信部から同期して出力され、第１および第２伝送路を介して予め定める受信部にそれぞれ伝送されるクロック信号およびデータ信号の受信部側における相対的な遅延状態を検出する遅延検出装置であって、
前記第１および第２伝送路の受信部側で、クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときのデータ信号の信号レベルをそれぞれ維持する処理部と、
クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときに処理部によってそれぞれ維持されるデータ信号の信号レベルのうち、いずれか一方の信号レベルが変化したとき、クロック信号の第１レベルから第２レベルへの信号レベルの変化、およびクロック信号の第２レベルから第１レベルへの信号レベルの変化が生じたときに処理部によってそれぞれ維持されるデータ信号の信号レベルのうち、いずれか他方の信号レベルを表す検出情報を出力する出力部とを含むことを特徴とする遅延検出装置である。
【００１１】
本発明に従えば、処理部は、第１伝送路および第２伝送路の受信部側で、クロック信号の信号レベルが第１レベルから第２レベルに変化したときのデータ信号の信号レベルと、クロック信号の信号レベルが第２レベルから第１レベルに変化したときのデータ信号の信号レベルとを維持する。処理部は、クロック信号の信号レベルが変化したときの信号レベルを維持している。クロック信号は、第１レベルおよび第２レベルの２つの信号レベルを有する。
【００１２】
クロック信号の信号レベルが第１レベルから第２レベルに変化したときに処理部によって維持されるデータ信号の信号レベルが変化すると、出力部は、クロック信号の信号レベルが第２レベルから第１レベルに変化したときに処理部によって維持されるデータ信号の信号レベルを表す検出情報を出力する。またクロック信号の信号レベルが第２レベルから第１レベルに変化したときに処理部によって維持されるデータ信号の信号レベルが変化すると、出力部は、クロック信号の信号レベルが第１レベルから第２レベルに変化したときに処理部によって維持されるデータ信号の信号レベルを表す出力情報を出力する。
【００１３】
クロック信号とデータ信号との間に遅延が発生する、具体的にはクロック信号に対してデータ信号が遅延する、またはデータ信号に対してクロック信号が遅延すると、処理部によって維持されるクロック信号の信号レベルが第１レベルから第２レベルに変化したときのデータ信号の信号レベルと、クロック信号の信号レベルが第２レベルから第１レベルに変化したときのデータ信号の信号レベルとが、関連して変化する。たとえばクロック信号とデータ信号との間に遅延が発生すると、処理部によって維持されるクロック信号の信号レベルが第１レベルから第２レベルに変化したときのデータ信号の信号レベルが変化した後、クロック信号の信号レベルが第２レベルから第１レベルに変化したときのデータ信号の信号レベルが変化する。または処理部によって維持されるクロック信号の信号レベルが第２レベルから第１レベルに変化したときのデータ信号の信号レベルが変化した後、処理部によって維持されるクロック信号の信号レベルが第１レベルから第２レベルに変化したときのデータ信号の信号レベルが変化する。このように処理部に維持されるデータ信号の信号レベルが変化することによって、出力部が出力する信号レベルは、予め定める一定の信号レベルとなる。これによって、クロック信号およびデータ信号間の遅延状態を検出することができる。
【００１４】
また、クロック信号に対してデータ信号が遅延する場合と、データ信号に対してクロック信号が遅延する場合とでは、処理部によって維持されるクロック信号の信号レベルが第１レベルから第２レベルに変化したときのデータ信号の信号レベルと、クロック信号の信号レベルが第２レベルから第１レベルに変化したときのデータ信号の信号レベルとが変化する順番が異なることによって、出力部が出力する信号レベルが異なる。したがって、クロック信号に対してデータ信号が遅延しているのか、データ信号に対してクロック信号が遅延しているのかを正確に検出することができる。
【００１５】
またクロック信号およびデータ信号の周期が高速であっても、クロック信号およびデータ信号間に遅延が生じている場合には、検出情報は、一定の信号レベルで表されるので、遅延しているか否かの判断を容易に行うことができる。
【００１６】
また第１の従来の技術のように、テストパターン信号を各伝送路に伝送しなくても、クロック信号と、所定のデータ信号とを各伝送路を介して伝送するだけで、各信号の遅延状態を検出することができるので、第１の従来の技術と比較して、装置の構成を簡略化することができる。また第２の従来の技術のように、各伝送路にそれぞれ複数の伝送線を設けなくてもよいので、第２の従来の技術と比較して、装置の構成を簡略化することができる。
【００１７】
また本発明は、前記処理部は、
第１クロック入力端子、第１データ入力端子、および第１出力端子を有し、第１伝送路に第１クロック入力端子が接続され、第２伝送路に第１データ入力端子が接続され、ポジティブエッジで駆動する第１のＤフリップフロップと、
第２クロック入力端子、第２データ入力端子、および第２出力端子を有し、第１伝送路に第２クロック入力端子が接続され、第２伝送路に第２データ入力端子が接続され、ネガティブエッジで駆動する第２のＤフリップフロップとを有し、
前記出力部は、第３クロック入力端子および第３データ入力端子を有し、第１および第２出力端子のいずれか一方に第３クロック入力端子が接続され、第１および第２出力端子のいずれか他方に第３データ入力端子が接続される第３のＤフリップフロップを有することを特徴とする。
【００１８】
本発明に従えば、第１のＤフリップフロップ、第２のＤフリップフロップおよび第３のＤフリップフロップを用いることによって、前述した作用を達成する回路を実現することができる。
【００１９】
また本発明は、前記出力部は、第４クロック入力端子および第４データ入力端子を有し、第１および第２出力端子のいずれか他方に第４クロック入力端子が接続され、第１および第２出力端子のいずれか一方に第４データ入力端子が接続される第３のＤフリップフロップをさらに有することを特徴とする。
【００２０】
本発明に従えば、クロック信号に対してデータ信号が遅延している場合、およびデータ信号に対してクロック信号が遅延している場合において、第３のＤフリップフロップと、第４のＤフリップフロップとが出力する信号レベルは、それぞれ予め定める一定のレベルとなり、かつ互いに異なるレベルとなる。第３のＤフリップフロップの第３出力端子および第４のＤフリップフロップの第４出力端子の、両者の信号レベルを検出情報として出力することによって、検出の信頼性をより向上させることができる。
【００２１】
また本発明は、前記遅延検出装置と、
クロック信号に対して相対的にデータ信号を予め定める時間遅延させ、またはデータ信号に対して相対的にクロック信号を予め定める時間遅延させる遅延生成部とを含むことを特徴とする遅延調整装置である。
【００２２】
本発明に従えば、遅延検出装置によって出力される遅延情報に基づいて、遅延生成部によって、クロック信号に対して相対的にデータ信号を予め定める時間遅延させ、またはデータ信号に対して相対的にクロック信号を予め定める時間遅延させる。これによってクロック信号およびデータ信号の各伝送路における遅延を解消して、受信部においてクロック信号およびデータ信号を同期させることができる。受信部では、クロック信号およびデータ信号が同期して到達するので、クロック信号に基づいてデータ信号を正確に受信することができる。これによって、データ伝送の信頼性が向上する。
【００２３】
たとえば伝送路における信号の遅延を加味して各伝送路を設計しても、各伝送路をケーブルおよびフレキシブルプリント配線基板に形成される配線などによって実現する場合、各伝送路の曲がりなどによって各伝送路の位置関係が変化するおそれがある。このような複数の伝送路の位置関係が変化する場合であっても、遅延生成部によって、各伝送路を介して伝送される信号間の遅延を調整することができる。
【００２４】
また本発明は、前記出力部から出力される出力情報に基づいて、第１および第２伝送路の受信部側においてクロック信号およびデータ信号が同期するように遅延生成部を制御する遅延制御部とを含むことを特徴とする。
【００２５】
本発明に従えば、制御部によって、出力部から出力される検出情報に基づいて、第１および第２伝送路の受信部側においてクロック信号およびデータ信号が同期するように遅延生成部を制御する。制御部が、適宜検出情報を取得して、検出情報に基づいて遅延生成部を制御することによって、各伝送路の状態変化によって各信号間に遅延が発生する場合であっても、この遅延解消して、受信部側においてクロック信号とデータ信号とを同期させることができる。
【００２６】
また本発明は、前記遅延生成部は、第１および第２伝送路の送信部側および受信部側のうちの少なくともいずれか一方に設けられることを特徴とする。
【００２７】
本発明に従えば、遅延生成部を、第１および第２伝送路の送信部側および受信部側の少なくともいずれか一方に設けることによって、たとえば受信部および送信部を形成する集積回路に遅延生成部を形成することができ、装置が大形化することを防止することができる。
【発明の効果】
【００２８】
本発明によれば、クロック信号に対してデータ信号が遅延しているのか、データ信号に対してクロック信号が遅延しているのかを正確に検出することができるので、検出情報を用いることによって、各伝送路を介して伝送される信号間の遅延を解消するための的確な対策をとることができる。またクロック信号およびデータ信号の周期が高速であっても、クロック信号およびデータ信号間に遅延が生じている場合には、検出情報は、一定の信号レベルで表されるので、遅延しているか否かの判断を容易に行うことができる。
【００２９】
本発明によれば、３つのＤフリップフロップによって遅延状態を検出するので、簡素な構成で実現することができ、装置の小形に形成することができる。
【００３０】
たとえば集積回路内において、遅延検出装置を本来のデータパスである受信部と同時に配置配線を行なうことにより、本来の受信部のＤフリップフロップへの入力信号のタイミングとほぼ同じタイミングの信号を用いて遅延検出することができる。
【００３１】
また、検出信号は、低周波の信号となるため、制御部が遅延検出装置とは別の集積回路で実現されたとしても、遅延検出装置と制御部との間の遅延を気にすることなく設計することができる。
【００３２】
本発明によれば、４つのＤフリップフロップを用いることによって、検出の信頼性をより向上させることができる。
【００３３】
本発明によれば、受信部では、クロック信号およびデータ信号が同期して到達するので、クロック信号に基づいてデータ信号を正確に受信することができる。これによって、データ伝送の信頼性が向上する。またたとえば各伝送路を各伝送路の曲がりなどによって各伝送路の位置関係が変化するおそれがあるケーブルおよびフレキシブルプリント配線基板に形成される配線などによって実現しても、遅延生成部によって、各伝送路を介して伝送される信号間の遅延を調整することができる。したがって、各伝送路の設計の自由度が向上する。
【００３４】
本発明によれば、各伝送路の状態変化によって各信号間に遅延が発生する場合であっても、この遅延解消して、受信部側においてクロック信号とデータ信号とを同期させることができるので、データ伝送の信頼性がさらに向上する。
【００３５】
本発明によれば、遅延生成部を、第１および第２伝送路の送信部側および受信部側の少なくともいずれか一方に設けることによって、たとえば受信部および送信部を形成する集積回路に遅延生成部を形成することができ、装置が大形化することを防止することができる。
【発明を実施するための最良の形態】
【００３６】
図１は、本発明の実施の一形態の遅延検出装置１の構成を示す図であり、図２は遅延検出装置１が設けられる信号伝送装置２の構成を示す図である。信号伝送装置２は、送信部３と、受信部４と、送信部３および受信部４間にわたって設けられる第１および第２伝送路５Ａおよび５Ｂを含む。信号伝送装置２の送信部３は、第１および第２伝送路５Ａ，５Ｂにそれぞれクロック信号およびデータ信号を同期して出力する。クロック信号は、第１伝送路５Ａを介して伝送され、データ信号は第２伝送路５Ｂを介して伝送される。受信部４は、第１伝送路５Ａを介して伝送されるクロック信号に同期するデータ信号を受信する。図１では、遅延検出装置１に加えて、この遅延検出装置１が接続される第１および第２伝送路５Ａ，５Ｂと、受信部４とを図示している。
【００３７】
遅延検出装置１は、第１および第２伝送路５Ａ，５Ｂを介してそれぞれ伝送されるクロック信号およびデータ信号の相対的な遅延状態を検出する。遅延検出装置１は、第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ，６Ｂに接続される。遅延検出装置１が接続される第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ，６Ｂにおいて、各伝送路５Ａ，５Ｂを介して伝送されるクロック信号は、予め定める第１レベルおよび予め定める第２レベルの信号レベルを有し、データ信号は、クロック信号と同様に予め定める第１レベルおよび予め定める第２レベルの信号レベルを有する。以後、予め定める第１レベルおよび予め定める第２レベルを、単に第１レベルおよび第２レベルと記載する場合がある。第１レベルは、第２レベルに比較して、電圧の絶対値が大きい。以後、第１レベルを高（Ｈ）レベルとし、第２レベルを低（Ｌ）レベルとして記載する場合がある。本実施の形態では、前記第１レベルは、たとえば１．８ボルト（Ｖ）に選ばれ、前記第２レベルは、０ボルト（Ｖ）に選ばれる。第１レベルから第２レベルへの信号レベルの変化は、いわゆる信号の立ち下がりであり、第２レベルから第１レベルへの信号レベルの変化は、いわゆる信号の立ち上がりである。
【００３８】
遅延検出装置１は、処理部７および出力部８を含む。処理部７は、第１のＤフリップフロップ１１と、第２のＤフリップフロップ１２とを含む。第１のＤフリップフロップ１１は、ポジティブエッジで駆動する。第１のＤフリップフロップ１１は、第１クロック入力端子１３と、第１データ入力端子１４と、第１出力端子１５とを有する。第１クロック入力端子１３は、クロック信号が伝送される第１伝送路５Ａに電気的に接続される。第１データ入力端子１４は、データ信号が伝送される第２伝送路５Ｂに電気的に接続される。第１出力端子１５は、非反転出力端子である。
【００３９】
第２のＤフリップフロップ１２は、ネガティブエッジで駆動する。第２のＤフリップフロップ１２は、第２クロック入力端子１６と、第２データ入力端子１７と、第２出力端子１８とを有する。第２クロック入力端子１６は、クロック信号が伝送される第１伝送路５Ａに電気的に接続される。第２データ入力端子１７は、データ信号が伝送される第２伝送路５Ｂに電気的に接続される。第２出力端子１８は、非反転出力端子である。
【００４０】
出力部８は、第３のＤフリップフロップ２１と、第４のＤフリップフロップ２２とを含む。本実施の形態において、第３および第４のＤフリップフロップ２１，２２は、第１のフリップフロップ１１と同様の構成であり、ポジティブエッジで駆動する。
【００４１】
第３のＤフリップフロップ２１は、第３クロック入力端子２３と、第３データ入力端子２４と、第３出力端子２５とを有する。第３クロック入力端子２３は、第２のＤフリップフロップ１２の第２出力端子１８と電気的に接続される。第３データ入力端子２４は、第１のＤフリップフロップ１１の第１出力端子１５と電気的に接続される。第３出力端子２５は、非反転出力端子である。
【００４２】
第４のＤフリップフロップ２２は、第４クロック入力端子２６と、第４データ入力端子２７と、第４出力端子２８とを有する。第４クロック入力端子２６は、第１のＤフリップフロップ１１の第１出力端子１５と電気的に接続される。第４データ入力端子２１は、第２のＤフリップフロップ１２の第２出力端子１８と電気的に接続される。第４出力端子２８は、非反転出力端子である。
【００４３】
表１は、第１、第３および第４のＤフリップフロップ１１，２１，２２の真理値表である。
【００４４】
【表１】
2005260462.tif 000003
【００４５】
第１、第３および第４のＤフリップフロップ１１，２１，２２は、それぞれのクロック入力端子１３，２３，２６に入力されるクロック信号の信号レベルが、第２レベルから第１レベルに変化したときの、各データ入力端子１４，２４，２７に入力される信号レベルを、各出力端子１５，２５，２８に出力する。具体的には、第１、第３および第４クロック入力端子１３，２３，２６に入力されるクロック信号の信号レベルが、第２レベルから第１レベルに変化したときに、第１、第３および第４データ入力端子１４，２４，２７に入力されるデータ信号の信号レベルが第１レベル、つまりＨレベルである場合、第１、第３および第４出力端子１５，２５，２８の信号レベルはＨレベルの状態となる。また第１、第３および第４クロック入力端子１３，２３，２６に入力されるクロック信号の信号レベルが、第２レベルから第１レベルに変化したときに、第１、第３および第４データ入力端子１４，２４，２７に入力されるデータ信号の信号レベルが第２レベル、つまりＬレベルである場合、第１、第３および第４出力端子１５，２５，２８の信号レベルはＬレベルの状態となる。
表２は、第２のＤフリップフロップ１２の真理値表である。
【００４６】
【表２】
2005260462.tif 000004
【００４７】
第２のＤフリップフロップ１２は、第２クロック入力端子１６に入力されるクロック信号の信号レベルが、第１レベルから第２レベルに変化したときの、第２データ入力端子１７に入力される信号レベルを、第２出力端子１８に出力する。具体的には、第２クロック入力端子１６に入力されるクロック信号の信号レベルが、第１レベルから第２レベルに変化したときに、第２データ入力端子１７に入力されるデータ信号の信号レベルが第１レベル、つまりＨレベルである場合、第２出力端子１８の信号レベルはＨレベルの状態となる。また第２クロック入力端子１６に入力されるクロック信号の信号レベルが、第１レベルから第２レベルに変化したときに、第２データ入力端子１７に入力されるデータ信号の信号レベルが第２レベル、つまりＬレベルである場合、第２出力端子１８の信号レベルはＬレベルの状態となる。
【００４８】
図３および図４は、第１伝送路５Ａおよび第２伝送路５Ｂを介して伝送されるクロック信号およびデータ信号と、遅延検出装置１の第１〜第４出力端子１５，１８，２５，２８における信号レベルの経時変化を示す図である。
【００４９】
本実施の形態において送信部３は、クロック信号の信号レベルが第１レベルから第２レベルに変化したときに、データ信号の信号レベルが第２レベルから第１レベルあるいは第１レベルから第２レベルに変化するように同期させて、クロック信号およびデータ信号を、第１および第２伝送路５Ａ，５Ｂに出力する。図３は、クロック信号に対してデータ信号が遅延している場合を示し、図４はデータ信号に対してクロック信号が遅延している場合について示す。クロック信号の周期Ｔ１に対応するデータ信号が１ビット分のデータである。ここでは、たとえば「０」「１」「０」「１」「１」「０」を表すデータ信号がこの順番で伝送される場合について述べる。
【００５０】
図３および図４において、横軸は、時刻を表し、縦軸は信号レベルを表す。図３（１）および図４（１）は、第１および第２クロック入力端子１３，１６におけるクロック信号の信号レベルを示し、図３（２）および図４（２）は第１および第２データ入力端子１４，１７におけるデータ信号の信号レベルを示し、図３（３）および図４（３）は第１出力端子１５における信号レベルを表し、図３（４）および図４（４）は第２出力端子１８における信号レベルを表し、図３（５）および図４（５）は第３出力端子２５における信号レベルを表し、図３（６）および図４（６）は第４出力端子２８における信号レベルを表す。
【００５１】
まず図３を参照して、クロック信号に対してデータ信号が遅延している場合における遅延検出装置１の動作について説明する。ここでは図３（１）および図３（２）に示すように、クロック信号に対してデータ信号が、クロック周期Ｔ１の半周期未満で遅延している場合について説明する。前記Ｔ１は、たとえば５ナノ秒程度である。時刻ｔ０で、遅延検出装置１の動作処理が開始される。時刻ｔ０において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、クロック信号に対してデータ信号が遅延しているので、第２出力端子１８の信号レベルは、ＨレベルまたはＬレベルとなり、信号レベルは確定していない。また時刻ｔ０では、第１，第３および第４出力端子１５，２５，２６の信号レベルは確定していない。
【００５２】
時刻ｔ１において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「０」を表すＬレベルであるので、第１出力端子１５の信号レベルは、Ｌレベルとなる。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ１では、第２、第３および第４出力端子１８，２５，２８の信号レベルは確定していない。
【００５３】
時刻ｔ２において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、クロック信号に対してデータ信号が遅延しているので、データ信号の信号レベルは「０」を表すＬレベルとなっており、これによって第２出力端子１８の信号レベルは、Ｌレベルとなる。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。時刻ｔ２では、第３および第４出力端子２５，２８の信号レベルは確定していない。
【００５４】
時刻ｔ３において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルであるので、第１出力端子１５の信号レベルは、Ｈレベルとなる。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００５５】
時刻ｔ３において、第１出力端子１５の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第４のＤフリップフロップ２２の第４クロック入力端子２６に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第４出力端子２８の信号レベルは、第４データ入力端子２７に入力される第２出力端子１８の信号レベルがＬレベルであるので、Ｌレベルとなる。この第４出力端子２８の信号レベルは、次に第４クロック入力端子２７の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ３では、第３出力端子２５の信号レベルは確定していない。
【００５６】
時刻ｔ４において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、クロック信号に対してデータ信号が遅延しているので、データ信号の信号レベルは「１」を表すＨレベルとなっており、第２出力端子１８の信号レベルは、ＬレベルからＨレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。
【００５７】
時刻ｔ４において、第２出力端子１８の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第３のＤフリップフロップ２１の第３クロック入力端子２５に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第３出力端子２５の信号レベルは、第３データ入力端子２４に入力される第１出力端子１５の信号レベルがＨレベルであるので、Ｈレベルとなる。この第３出力端子２５の信号レベルは、次に第３クロック入力端子の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００５８】
時刻ｔ５において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「０」を表すＬレベルであるので、第１出力信号１５の信号レベルは、ＨレベルからＬレベルに変化する。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ５では、第２および第３出力端子１８，２５の信号レベルはＨレベルに維持されており、第４出力端子２８の信号レベルはＬレベルに維持されている。
【００５９】
時刻ｔ６において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、クロック信号に対してデータ信号が遅延しているので、データ信号の信号レベルは「０」を表すＬレベルとなっており、第２出力端子１８の信号レベルは、ＨレベルからＬレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。時刻ｔ６では、第１および第３出力端子１５，２５の信号レベルはＨレベルに維持されており、第４出力端子２８の信号レベルはＬレベルに維持されている。
【００６０】
時刻ｔ７において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルであるので、第１出力端子１５の信号レベルは、Ｈレベルとなる。第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００６１】
時刻ｔ７において、第１出力端子１５の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第４のＤフリップフロップ２２の第４クロック入力端子２６に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第４出力端子２８の信号レベルは、第４データ入力端子２７に入力される第２出力端子１８の信号レベルがＬレベルであるので、Ｌレベルが維持される。この第４出力端子２８の信号レベルは、次に第３クロック入力端子の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ７では、第２出力端子１８の信号レベルはＬレベルに維持されており、第３出力端子２５の信号レベルはＨレベルに維持されている。
【００６２】
時刻ｔ８において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルとなっており、第２出力端子１８の信号レベルは、ＬレベルからＨレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。
【００６３】
時刻ｔ８において、第２出力端子１８の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第３のＤフリップフロップ２１の第３クロック入力端子２５に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第３出力端子２５の信号レベルは、第３データ入力端子２４に入力される第１出力端子１５の信号レベルがＨレベルであるので、Ｈレベルとなる。この第３出力端子２５の信号レベルは、次に第３クロック入力端子の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００６４】
以後、クロック信号とデータ信号の信号レベルの変化に伴って、遅延検出装置１は同様な動作処理を行う。遅延検出装置１では、クロック信号に対してデータ信号が遅延している場合、時刻ｔ４以降において第３出力端子２５の信号レベルはＨレベルに維持され、また時刻ｔ３以降において第４出力端子２８の信号レベルはＬレベルに維持される。遅延検出装置１は、第３および第４出力端子２５，２８の信号レベルを、検出情報として出力する。
【００６５】
次に図４を参照して、データ信号に対してクロック信号が遅延している場合における遅延検出装置１の動作について説明する。図４（１）および図４（２）に示すように、データ信号に対してクロック信号が、クロック周期Ｔ１の半周期未満で遅延している場合について説明する。時刻ｔ０で、遅延検出装置１の動作処理が開始される。時刻ｔ０において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号に対してクロック信号が遅延しているので、データ信号の信号レベルは「０」を表すＬレベルとなっており、第２出力端子１８の信号レベルは、Ｌレベルとなる。この第２出力端子１８の信号レベルは、次に第２クロック入力端子１６の信号レベルがＨレベルからＬレベルに変化するまで維持される。また時刻ｔ１では、第１，第３および第４出力端子１５，２５，２８の信号レベルは確定していない。
【００６６】
時刻ｔ１において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「０」を表すＬレベルであるので、第１出力端子１５の信号レベルは、Ｌレベルとなる。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ１では、第３および第４出力端子２５，２８の信号レベルは確定していない。
【００６７】
時刻ｔ２において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号に対してクロック信号が遅延しているので、データ信号の信号レベルは「１」を表すＨレベルとなっており、これによって第２出力端子１８の信号レベルは、ＬレベルからＨレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。
【００６８】
時刻ｔ２において、第２出力端子１８の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第３のＤフリップフロップ２１の第３クロック入力端子２５に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第３出力端子２５の信号レベルは、第３データ入力端子２４に入力される第１出力端子１５の信号レベルがＬレベルであるので、Ｌレベルとなる。この第３出力端子２５の信号レベルは、次に第３クロック入力端子の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００６９】
時刻ｔ３において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルであるので、第１出力端子１５の信号レベルは、ＬレベルからＨレベルに変化する。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００７０】
時刻ｔ３において、第１出力端子１５の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第４のＤフリップフロップ２２の第４クロック入力端子２６に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第４出力端子２８の信号レベルは、第４データ入力端子２７に入力される第２出力端子１８の信号レベルがＨレベルであるので、Ｈレベルとなる。この第４出力端子２８の信号レベルは、次に第４クロック入力端子２７の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００７１】
時刻ｔ４において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号に対してクロック信号が遅延しているので、データ信号の信号レベルは「０」を表すＬレベルとなっており、第２出力端子１８の信号レベルは、ＨレベルからＬレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。時刻ｔ５では、第１および第４出力端子１５，２８の信号レベルはＨレベルに維持されており、第３出力端子２５の信号レベルはＬレベルに維持されている。
【００７２】
時刻ｔ５において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「０」を表すＬレベルであるので、第１出力信号１５の信号レベルは、ＨレベルからＬレベルに変化する。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ５では、第２および第３出力端子１８，２５の信号レベルはＬレベルに維持されており、第４出力端子２８の信号レベルはＨレベルに維持されている。
【００７３】
時刻ｔ６において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号に対してクロック信号が遅延しているので、データ信号の信号レベルは「１」を表すＨレベルとなっており、第２出力端子１８の信号レベルは、ＨレベルからＬレベルに変化する。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。時刻ｔ６では、第１および第３出力端子１５，２５の信号レベルはＬレベルに維持されており、第４出力端子２８の信号レベルはＨレベルに維持されている。
【００７４】
時刻ｔ７において、クロック信号の信号レベルがＬレベルからＨレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルであるので、第１出力端子１５の信号レベルは、ＬレベルからＨレベルに変化する。この第１出力端子１５の信号レベルは、次にクロック信号の信号レベルがＬレベルからＨレベルに変化するまで維持される。
【００７５】
時刻ｔ７において、第１出力端子１５の信号レベルがＬレベルからＨレベルに変化するので、これに伴って第４のＤフリップフロップ２２の第４クロック入力端子２８に入力される信号レベルがＬレベルからＨレベルに変化する。これによって第４出力端子２８の信号レベルは、第４データ入力端子２７に入力される第２出力端子１８の信号レベルがＨレベルであるので、Ｈレベルが維持される。この第４出力端子２８の信号レベルは、次に第３クロック入力端子の信号レベルがＬレベルからＨレベルに変化するまで維持される。時刻ｔ７では、第２出力端子１８の信号レベルはＨレベルに維持されており、第３出力端子２５の信号レベルはＬレベルに維持されている。
【００７６】
時刻ｔ８において、クロック信号の信号レベルがＨレベルからＬレベルに変化したとき、データ信号の信号レベルは「１」を表すＨレベルとなっており、第２出力端子１８の信号レベルは、Ｈレベルが維持される。この第２出力端子１８の信号レベルは、次にクロック信号の信号レベルがＨレベルからＬレベルに変化するまで維持される。
【００７７】
以後、クロック信号とデータ信号の信号レベルの変化に伴って、遅延検出装置１は同様な動作処理を行う。遅延検出装置１では、データ信号に対してクロック信号が遅延している場合、時刻ｔ２以降において第３出力端子２５の信号レベルはＬレベルに維持され、また時刻ｔ３以降において第４出力端子２８の信号レベルはＨレベルに維持される。遅延検出装置１は、第３および第４出力端子２５，２８の信号レベルを、検出情報として出力する。
【００７８】
遅延検出装置１は、第３出力端子２５の信号レベルと、第４出力端子２８の信号レベルを表す検出情報を出力する。前記検出情報は、ＨレベルおよびＬレベルを表す所定の信号である。第３出力端子２５の信号レベルと、第４出力端子２８の信号レベルから、クロック信号とデータ信号の遅延状態、つまりクロック信号に対してデータ信号が遅延しているのか、またはデータ信号に対してクロック信号が遅延しているのかを正確に検出することができる。第３および第４出力端子２５，２８の少なくともいずれか一方の信号レベルから、クロック信号とデータ信号の遅延状態を検出することが可能であるが、本実施の形態においては、第３および第４出力端子２５，２８の両者の信号レベルを検出情報として出力することによって、検出の信頼性をより向上させることができる。
【００７９】
遅延検出装置１では、データ信号とクロック信号が完全に同期している場合は、第２のＤフリップフロップ１２が、遷移状態のデータをラッチしようとするため、メタステーブル状態となり、第２出力端子１８の信号レベルは不安定となり、たとえば値が確定するまでの時間が長くなる可能性がある。そのため、第３および第４出力端子２５，２８の信号レベルも不安定となる。これら不安定な信号が、多数の回路素子に入力されると、集積回路が誤動作あるいは破壊されるおそれがあるので、遅延検出装置１の後段の回路の設計には、注意を要するが、たとえば、遅延検出しない時にはゲートで後段に信号が伝搬しないように、後段に伝搬する信号を固定すればよい。
【００８０】
また遅延検出装置１では、第１の従来の技術のようにテストパターン信号を伝送する必要がなく、所定のデータ信号を伝送するだけで、遅延状態を検出することができる。したがって装置構成を簡略化することができる。また遅延検出装置１では、クロック周期Ｔ１が、たとえば５ナノ秒程度という短い時間であっても、クロック信号およびデータ信号間に遅延が発生したときに、第３および第４出力端子２５，２８の信号レベルは、一定となるので、この検出情報を利用しやすい。
【００８１】
再び図２を参照して、前述した遅延検出装置１を有する信号伝送装置２について説明する。信号伝送装置２は、信号伝送装置２は、前述したように送信部３と、受信部４と、第１および第２伝送路５Ａ，５Ｂとを含み、さらに遅延制御部２９を有する。送信部３は、第１および第２伝送路５Ａ，５Ｂにクロック信号およびデータ信号を同期して出力する。受信部４は、Ｄフリップフロップを含み、クロック信号に同期してデータ信号を受信する。前記受信部４のＤフリップフロップのクロック入力端子は、第１伝送路５Ａに電気的に接続され、受信部４のＤフリップフロップのデータ入力端子は、第２伝送路５Ｂに電気的に接続される。受信部４は、集積回路素子によって実現され、前述した遅延検出装置１は、前記集積回路素子が形成されると同じＩＣ（Integrated Circuit）チップに形成される。
【００８２】
第１伝送路５Ａは、第１差動信号伝送部３１Ａと、遅延生成部３２とを含む。第２伝送路５Ｂは、第２差動信号伝送部３１Ｂと、遅延生成部３２とを含む。第１差動信号伝送部３１Ａは、第１送信バッファ３３Ａと、第１受信バッファ３４Ａと、第１送信バッファ３３Ａおよび第１受信バッファ３４Ａの間にわたって設けられる第１差動信号伝送路３５Ａとを含む。第２差動信号伝送部３１Ｂは、第２送信バッファ３３Ｂと、第２受信バッファ３４Ｂと、第１および第２送信バッファ３３Ｂおよび第２受信バッファ３４Ｂの間にわたって設けられる第２差動信号伝送路３５Ｂとを含む。第１送信バッファ３３Ａ、第１受信バッファ３４Ａ、および第１差動信号伝送路３５Ａと、第２送信バッファ３３Ｂ、第２受信バッファ３４Ｂ、および第２差動信号伝送路３５Ｂとはそれぞれが同様の構成である。以後第１および第２差動信号伝送部３１Ａ、３１Ｂを総称する場合、差動信号伝送部３１と記載する。以後第１送信バッファ３３Ａおよび第２送信バッファ３３Ｂを総称する場合、送信バッファ３３と記載する。以後第１受信バッファ３４Ａおよび第２受信バッファ３４Ｂを総称する場合、受信バッファ３４と記載する。以後第１差動信号伝送路３５Ａおよび第２差動信号伝送路３５Ｂを総称する場合、差動信号伝送路３５と記載する。各差動信号伝送路３５は、それぞれ一対の伝送線３６，３７と、一対の伝送線３６，３７の受信バッファ３４側の端部で、一対の伝送線３６，３７間に設けられる抵抗器３８とを有する。前記一対の伝送線３６，３７は、たとえばプリント配線基板に形成されるプリント配線、フレキシブルプリント配線基板に形成されるプリント配線などを含んで実現される。
【００８３】
送信バッファ３３は、送信部３から与えられるクロック信号およびデータ信号に基づいて、差動信号伝送路３５に予め定める一定の電流を供給する。送信バッファ３３は、クロック信号およびデータ信号に基づいて、一方の伝送線から電流を供給する、または他方の伝送線から電流を供給する。前記送信バッファ３３に入力されるクロック信号およびデータ信号は、Ｈレベル信号と、Ｌレベル信号とを含む。受信バッファ３４は、差動増幅器によって実現される。
【００８４】
図５は、差動信号伝送部３１の構成を詳細に示す図である。送信バッファ３３は、電流源４１から予め定める一定の電流が与えられるスイッチ部４２を含んで構成される。スイッチ部４２は、第１〜第４スイッチング素子４３〜４６を含む。第１〜第４スイッチング素子４３〜４６は、たとえば半導体スイッチによって実現され、本実施の形態では電界効果型トランジスタによって実現される。本実施の形態で用いられる電界効果型トランジスタは、ゲートに予め定める電圧値以上の電圧を印加されるとソースおよびドレイン間が導通し、ゲートに予め定める電圧値未満の電圧が印加されるとソースおよびドレイン間が非導通となる。
【００８５】
第１および第２スイッチング素子４３，４４は直列に接続され、第３および第４スイッチング素子４５，４６は直列に接続される。具体的には、第１スイッチング素子４３のソースと、第２スイッチング素子４４のドレインとが電気的に接続され、第３スイッチング素子４５のソースと、第２スイッチング素子４４のドレインとが電気的に接続される。また第１スイッチング素子４３の第２スイッチング素子４４が接続される側とは反対側の端子は、電流源４１に接続され、第３スイッチング素子４５の第４スイッチング素子４６が接続される側とは反対側の端子は、電流源４１に接続される。具体的には、第１スイッチング素子４３のドレインと、第３スイッチング素子４５のドレインとが、電流源４１に電気的に接続される。第２スイッチング素子４４の第１スイッチング素子４５が接続される側とは反対側の端子と、第４スイッチング素子４６の第３スイッチング素子４５が接続される側とは反対側の端子は、ともにグラウンドに接続される。
【００８６】
前述した一対の伝送線３６，３７のうち、一方の伝送線３６の一端部は、第３スイッチング素子４５と第４スイッチング素子４６との間、具体的には、第３スイッチング素子４５のソースと第４スイッチング素子４６のドレインとに電気的に接続される。また他方の伝送線３７の一端部は、第１スイッチング素子４３と第２スイッチング素子４４との間、具体的には第１スイッチング素子４３のソースと第２スイッチング素子４４のドレインとに電気的に接続される。第１および第４スイッチング素子４３，４６のゲートはデジタル入力端子４７に接続され、第２および第４スイッチング素子４４，４５のゲートは、インバータ４８を介してデジタル入力端子４７に接続される。
【００８７】
受信バッファ３４は、前述したように差動増幅器によって実現される。差動増幅器の正入力端子、つまり非反転入力端子５１は、一方の伝送線３６に接続され、具体的には抵抗器３８の一端部５２に電気的に接続される。また差動増幅器の負入力端子、つまり反転入力端子５３は、他方の伝送線３７に接続され、具体的には抵抗器３８の他端部５４に電気的に接続される。
【００８８】
デジタル入力端子４７を介して、予め定める電圧値以上の電圧によって表されるＨレベルの信号レベルを有するクロック信号またはデータ信号が送信バッファ３３に入力されると、第１および第４スイッチング素子４３，４６が非導通となり、第２および第３スイッチング素子４４，４５が導通する。これによって、電流源４１からの予め定める一定の電流は、第３スイッチング素子４３、一方の伝送線３６、抵抗器３８、他方の伝送線３７および第２スイッチング素子４６の順番に流れる。これによって抵抗器３８では、一端部５１から他端部５３に向かって電流が流れ、抵抗器３８の一端部５１の電位が他端部５２の電位に対して高くなる。
【００８９】
またデジタル入力端子４７を介して、予め定める電圧値未満の電圧を有するＬレベルの信号レベルを有するクロック信号またはデータ信号が送信バッファ３３に入力されると、第１および第４スイッチング素子４３，４６が導通し、第２および第３スイッチング素子４４，４５が非導通となる。これによって、電流源４１からの予め定める一定の電流は、第１スイッチング素子４３、他方の伝送線３７、抵抗器３８、一方の伝送線３７および第４スイッチング素子３６の順番に流れる。具体的には抵抗器３８では、他端部５４から一端部５２に向かって電流が流れ、抵抗器３８の一端部５２の電位が他端部５４の電位に対して低くなる。
【００９０】
受信バッファ３４は、非反転入力端子５１および反転入力端子５３に与えられる電位差が、予め定める電位差以上であり、かつ非反転入力端子５１に与えられる電位が、反転入力端子５３に与えられる電位以上である場合に、第１レベル信号を出力する。本実施の形態において第１レベル信号は、Ｈレベルの信号レベルを有する。また受信バッファ３４は、非反転入力端子５１および反転入力端子５３に与えられる電位差が、予め定める電位差以上であり、かつ反転入力端子５３に与えられる電位が、非反転入力端子５１に与えられる電位以上である場合に、第２レベル信号を出力する。本実施の形態において第２レベル信号は、Ｌレベル信号である。以上のように、送信バッファ３３に与えられるクロック信号およびデータ信号に対応して、第１〜第４スイッチング素子４３〜４６が動作することによって、受信バッファ３４は、送信バッファ３３に与えられるクロック信号およびデータ信号と同様の信号を出力することができる。信号伝送装置２は、この図５の構成の伝送路を２組有し、それぞれの伝送路によってクロック信号とデータ信号とを伝送する。
【００９１】
遅延生成部３２は、第１遅延生成回路６１Ａおよび第２遅延生成回路６１Ｂとを含む。第１遅延生成回路６１Ａは、第１伝送路５Ａに含まれ、第２遅延生成部６１Ｂは第２伝送路５Ｂに含まれる。第１遅延生成回路６１Ａおよび第２遅延生成回路６１Ｂは、同様の構成である。第１遅延生成回路６１Ａおよび第２遅延生成回路６１Ｂを総称する場合、遅延生成回路６１と記載する。本実施の形態において、遅延生成部３２は第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ，６Ｂに形成される。具体的には前記差動信号伝送部３１と受信部４との間であって、可及的に受信部４に近接して形成される。
【００９２】
図６は、遅延生成回路６１の構成を示す図である。遅延生成回路６１は、第１〜第ｎ（ｎは２以上の整数）バッファ回路６２ａ１〜６２ａｎと、マルチプレクサ６３とを含む。各バッファ回路６２は、直列に接続される。第１〜第ｎバッファ回路６２ａ１〜６２ａｎそれぞれバッファ入力端子６３ａ１〜６３ａｎとバッファ出力端子６４ａ１〜６２ａｎとを有し、第（ｎ−１）バッファ回路６２ａ（ｎ−１）の出力端子と第ｎバッファ回路６２ａｎの入力端子とが電気的に接続される。
【００９３】
マルチプレクサ６３は、第０〜第ｎマルチプレクサ入力端子６５ａ０〜６５ａｎと、マルチプレクサ出力端子６６とを有する。第１バッファ回路６２ａ１のバッファ入力端子６３ａ１、および第１〜第ｎバッファ回路６２ａ１〜６２ａｎのバッファ出力端子６４ａ１〜６４ａｎは、第０〜第ｎマルチプレクサ入力端子６５ａ０〜６５ａｎとそれぞれ電気的に接続される。マルチプレクサ６３は、遅延制御部２９から与えら得る制御指令に基づいて、第０〜第ｎマルチプレクサ入力端子６５ａ０〜６５ａｎのいずれか１つと、マルチプレクサ出力端子６６とを選択的に接続する。これによって、前記第１バッファ回路６２ａ１のバッファ入力端子６２ａ０、および第１〜第ｎバッファ回路６２ａ１〜６２ａｎのバッファ出力端子６４ａ１〜６４ａｎのいずれか１つと、マルチプレクサ出力端子６６とが選択的に接続される。前記各第１〜第ｎバッファ回路６２ａ１〜６２ａｎによるクロック信号およびデータ信号の遅延時間Ｔ２は、たとえば、それぞれ０．５ナノ秒に選ばれる。
【００９４】
遅延制御部２９は、遅延検出装置１から出力される検出情報に基づいて、遅延生成部２９に制御指令を与えて、遅延生成部２９を制御する。遅延制御部２９は、たとえばマイクロコンピュータなどの処理回路によって実現される。遅延制御部２９には、クロック信号の遅延量を設定するクロック遅延量設定値と、データ信号の遅延量を設定するクロック遅延量設定値とが設定される。遅延制御部２９は、クロック遅延量設定値およびデータ遅延量設定値とに基づいて、マルチプレクサ３３を制御する。各遅延量設定値は、「０」〜「ｎ」の整数で表される。具体的には、クロック遅延量設定値およびデータ遅延量設定値は、マルチプレクサ３３の第０〜第ｎマルチプレクサ入力端子６５ａ０〜６５ａｎに対応し、たとえば各設定値が「０」であれば、遅延制御部２９は、第１および第２遅延生成回路３１Ａ，３１Ｂのマルチプレクサ３３を制御して、このマルチプレクサ３３の第０マルチプレクサ入力端子６５ａ０とマルチプレクサ出力端子６６とを接続させる。またたとえば前記各設定値が「ｎ」であれば、遅延制御部２９は、第１および第２遅延生成回路３１Ａ，３１Ｂのマルチプレクサ３３を制御して、このマルチプレクサ３３の第ｎマルチプレクサ入力端子６５ａｎとマルチプレクサ出力端子６６とを接続させる。
【００９５】
たとえば初期状態において、前記クロック遅延量設定値を「ｍ１」（ｍ１は、０〜ｎのうちのいずれかの整数）とし、データ遅延量設定値を「ｍ２」（ｍ２は、０〜ｎのうちのいずれかの整数）であるとする。この場合、遅延制御部２９は前記遅延量設定値に基づいて、第１遅延生成回路３１Ａにおいては、第ｍ１マルチプレクサ入力端子６５ａｍ１と、マルチプレクサ出力端子６６とを接続させ、第２遅延生成回路３１Ｂにおいては、第ｍ２マルチプレクサ入力端子６５ａｍ２と、マルチプレクサ出力端子６６とを接続させる。遅延制御部２９は、遅延検出装置１から第３出力端子２５の信号レベルがＨレベルであり、第４出力端子２５の信号レベルがＬレベルであることを示す検出情報が与えられると、クロック信号に対してデータ信号が遅延していると判断して、ｍ２≠０であれば、第１遅延生成回路６１Ａのマルチプレクサ３３に制御指令を与えて、第（ｍ２−１）マルチプレクサ入力端子６５ａ（ｍ２−１）と、マルチプレクサ出力端子６６とを接続し、ｍ２＝０かつｍ１≠ｎであれば、第２遅延生成回路６１Ｂのマルチプレクサ３３に制御指令を与えて、第（ｍ１＋１）マルチプレクサ入力端子６５ａ（ｍ１＋１）と、マルチプレクサ出力端子６６とを接続する。
【００９６】
また遅延制御部２９は、遅延検出装置１から第３出力端子２５の信号レベルがＬレベルであり、第４出力端子２５の信号レベルがＨレベルであることを示す検出情報が与えられると、データ信号に対してクロック信号が遅延していると判断して、ｍ１≠０であれば、第２遅延生成回路６１Ｂのマルチプレクサ３３に制御指令を与えて、第（ｍ１−１）マルチプレクサ入力端子６５ａ（ｍ１−１）と、マルチプレクサ出力端子６６とを接続し、ｍ１＝０かつｍ２≠ｎであれば、第１遅延生成回路６１Ａのマルチプレクサ３３に制御指令を与えて、第（ｍ２＋１）マルチプレクサ入力端子６５ａ（ｍ２＋１）と、マルチプレクサ出力端子６６とを接続する。
【００９７】
これによってクロック信号に対してデータ信号が遅延している場合には、クロック信号を遅延させる、またはデータ信号を進めることができ、データ信号に対してクロック信号が遅延している場合には、データ信号を遅延させる、またはクロック信号を進めることができる。これによって、いわゆるデータ信号とクロック信号のスキューを調整することができ、遅延生成部３２の出力端子において、データ信号とクロック信号を同期させることができる。前述した遅延検出装置１と、遅延制御部２９と、遅延生成部３２とを含んで遅延調整装置が形成される。前述した遅延検出装置１は、遅延生成部３２と受信部４との間の第１および第２伝送路５Ａ，５ｂに電気的に接続される。これによって、遅延生成部３２によってクロック信号およびデータ信号の遅延が調整された後のデータ信号およびクロック信号間の遅延状態を検出することができる。
【００９８】
前述したようにクロック信号およびデータ信号に遅延差がある場合には、検出情報として、第３出力端子２５および第４出力端子２８の信号レベルが与えられ、この信号レベルは一定レベルに維持されるので、遅延制御部３２において遅延状態を容易に把握することができる。前述した信号伝送装置２では、第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ、６Ｂと遅延検出装置１との間の配線を、極力短くする必要があるが、遅延検出装置１とその他遅延制御部２９および遅延生成部３２との間の配線は、長くてもよいので設計の自由度が向上する。また遅延制御部２９は、送信部３側にあってもよい。
【００９９】
図７は、遅延検出装置１が設けられる信号伝送装置２を有する携帯型無線通信装置７０の構成を示すブロック図である。本実施の形態において携帯型無線通信装置５０は、携帯電話装置である。携帯型無線通信装置７０は、前述した遅延検出装置１が設けられる信号伝送装置２を有し、これに加えて制御部７１、撮像部７２、表示部７３、操作部７４、通信部７５、音声入力部７６、音声出力部７７、メモリ７８、状態検出センサ７９とを含む。
【０１００】
制御部７１は、中央演算処理装置と、この中央演算処理装置によって実行される制御プログラムが記憶されるメモリとを含む。中央演算処理装置は、記憶部に記憶される制御プログラムを実行することによって、装置の各部、具体的には撮像部７２、表示部７３、操作部７４、通信部７５、および前述した遅延制御部２９を制御する。前記制御プログラムには、たとえば電子メールを送受信するためのプログラムが含まれ、制御部７１は、通信部７５および無線基地局を介して電子メールを所定の通知先に送信し、また電子メールを受信することができる。
【０１０１】
撮像部７２は、撮像装置であり、カメラ部と、画像処理部とを含む。カメラ部は、撮像レンズと、固体撮像素子である電荷結合素子（Charge Coupled Device：略称ＣＣＤ）イメージセンサ、および相補型モス（Contemporary Metal Oxide Semiconductor：略称ＣＭＯＳ）イメージセンサなどの固体撮像素子とを含む。またカメラ部は、たとえば赤色（Ｒ），緑色（Ｇ）および青色（Ｂ）の３色のカラーフィルタをさらに含む。カメラ部は、被写体で反射されて撮像レンズに入射した光を、前記カラーフィルタを通してＲ，Ｇ，Ｂの３色光にし、Ｒ，Ｇ，Ｂの３色光をそれぞれ前記固体撮像素子によって電気信号に変換する。カメラ部によって撮像された画像の１画素分のデータは、たとえば１６ビットで表される。
【０１０２】
画像処理部は、画像増幅部、アナログ／デジタル（Analog／Digital：略称Ａ／Ｄ）変換部および信号処理部を含む。増幅部は、カメラ部から与えられるＲ，Ｇ，Ｂの３色光のそれぞれに対応したアナログで表される電気信号（以後、アナログ信号と記載する）を増幅し、Ａ／Ｄ変換部に与える。Ａ／Ｄ変換部は、増幅部で増幅されたＲ，Ｇ，Ｂに対応したアナログ信号をデジタル信号に変換し、画像データを生成して信号処理部に与える。信号処理部は、Ａ／Ｄ変換部から与えられる画像データに対して、画素の補間処理などの信号処理を行う。また信号処理部は、制御部７１から与えられる指令に基づいて、信号処理を施した画像データを制御部７１に与える。
【０１０３】
表示部７３は、表示パネルと、画像処理部とを含む。表示パネルは、たとえば所定の表示内容をカラー表示可能であって、たとえば液晶表示パネルおよび有機エレクトロルミネッセンス(ElectroLuminecence：略称ＥＬ)パネルなどによって実現される。画像処理部は、たとえばマイクロコンピュータによって実現される画像処理回路と、画像記憶部とを含む。画像処理回路は、たとえば制御部７１から圧縮された状態で、伝送される画像データを伸張する処理を行う。画像記憶部は、表示パネルに表示する１画面分の画像データを記憶する。表示部７３は、制御部７１からの制御指令に基づいて、与えられた画像データを表示する。
【０１０４】
前述した信号伝送装置２は、制御部７１から与えられる画像データを表すデータ信号を表示部７３に伝送する。
【０１０５】
操作部７４は、複数の操作キーを有する。操作者は、操作キーを操作することによって、情報および処理要求を入力することができる。前記情報は、たとえば電話番号情報および電子メールの文字情報およびなどを含む。また前記処理要求は、たとえば撮像部５２に撮像させる要求、所定の電話番号の相手先に発呼する要求、および電子メールを送信する要求などを含む。
【０１０６】
通信部７５は、無線通信部７５Ａとアンテナ部７５Ｂとを含む。無線通信部７５Ａは、無線部と、通信制御部とを含む。無線部は、無線基地局からアンテナ部７５Ｂを介して取得した電波を受信して復調し、文字データ、画像データおよび音声データなどを取得する。無線部は、取得した文字データ、画像データおよび音声データなどを通信制御部に与える。また無線部は、通信制御部から送られてくる文字データ、画像データおよび音声データなどを変調して、電波としてアンテナ部７５Ｂを介して基地局に送信する。
【０１０７】
通信制御部は、無線部が復調した文字データおよび画像データなどの受信データを制御部７１に送り、無線部が復調した音声データを音声出力部７７に送る。無線部および通信制御部を介して受信した相手先からの文字データおよび画像データなどの受信データは、制御部７１によってメモリ７８に保存される。また通信制御部は、制御部７１から与えられるメモリ７８に保存される文字データ、画像データなどの送信データ、および音声入力部５６から入力される音声データを所定の通信プロトコルに基づいて無線部に送る。
【０１０８】
アンテナ部７５Ｂは、基地局と無線通信を行うときに、音声データ、文字データおよび画像データなどを変調した電波を放出または取得する。音声入力部７６は、たとえばマイクロフォンによって実現され、音声データを入力する。音声出力部７７は、たとえばスピーカによって実現され、無線通信部７５から与えられる音声データに基づいて発音する。
【０１０９】
メモリ７８は、たとえばフラッシュメモリなどの不揮発性記憶媒体によって実現され、たとえば画像データなどの所定の情報を記憶する。
【０１１０】
状態検出センサ７９は、携帯型無線通信装置７０の状態、具体的には携帯型無線通信装置７０が折り畳み状態であるのか展開状態であるのかを検出する。状態検出センサ７９は、携帯型無線通信装置７０が折り畳み状態であるのか展開状態であるのかを示す状態検出信号を信号伝送装置２の遅延制御部２９に与える。
【０１１１】
図８は、携帯型無線通信装置７０の外観を示す斜視図である。携帯型無線通信装置７０は、第１筐体部８１と第２筐体部８２とを含む。第１筐体部８１の長手方向の一端部８３と第２筐体部８２の長手方向の一端部８４とは、ヒンジ部８５によって角変位軸線Ｌ１まわりに相対的に角変位可能に連結される。第１および第２筐体部８１，８２は、大略的に中空箱状に形成される。前記各変位軸線Ｌ１の延びる方向を幅方向とし、長手方向および幅方向に垂直な方向を厚み方向とする。第１筐体部８１には、厚み方向の一表面部８６側から表示部７３の表示パネル７３Ａに表示される所定の表示内容が目視可能となるように、表示部７３が配置される。前記表示パネル７３Ａは、第１筐体部８１の厚み方向の一表面部８６に設けられる。第２筐体部８２の厚み方向一表面部８７には、操作部７４の操作キー７４Ａが露出して配置される。
【０１１２】
第１および第２筐体部８１，８２は、厚み方向の一表面部８６，８７とが相互に対向する折り畳み状態から、第１筐体部８１の厚み方向一表面８８と第２筐体部８２の厚み方向一表面８９とが成す角度が、ほぼ１８０°となる展開状態までヒンジ部８５の角変位軸線Ｌ１を中心として相対的に角変位自在とする。
【０１１３】
撮像部７２のカメラ部７２Ａは、ヒンジ部８５に設けられ、このヒンジ部８５の角変位軸線Ｌ１まわりに、角変位自在に設けられる。カメラ部７２Ａの撮像レンズは、その光軸が前記角変位軸線Ｌ１に垂直となるように配置される。
【０１１４】
前述した信号伝送装置２の送信部３は、第２筐体部８２の内部空間に設けられ、受信部４は、第１筐体部８１の内部空間に設けられる。制御部７１の中央演算処理装置は、第２筐体部８２の内部空間に設けられ、表示部７３は第１筐体部８１の内部空間に設けられる。前述した信号伝送装置２によって、制御部７１の中央演算処理装置から表示部７３に、データ信号を伝送することによって、データ信号をパラレル伝送する場合と比較して、伝送路の数を少なくすることができる。
【０１１５】
前述した第１および第２伝送路５Ａ，５Ｂは、フレキシブルプリント配線基板に形成される配線を含む。前記フレキシブルプリント配線基板は、第１筐体部８１と第２筐体部８２との間にわたって、ヒンジ部８５を通って設けられる。第１筐体部８１と第２筐体部８２とが角変位軸線Ｌ１まわりに相対的に角変位することによって、フレキシブルプリント配線基板が湾曲して、第１および第２伝送路５Ａ，５Ｂの状態が変化、具体的には伝送線６６，６７の形状および他の信号線等の導体との相対的位置関係が変化する。
【０１１６】
図９は、遅延制御部２９の動作処理を示すフローチャートである。ここでは、遅延制御部２９に電力が供給されている状態について示し、遅延制御部２９は、ステップａ０において、割り込み待ち状態となっている。ステップａ１において、状態検出センサ９から、伝送路の状態が変化したことを示す信号が入力されると、ステップａ２に移る。
【０１１７】
ステップａ２では、割り込みを発生させて、ステップａ３に移る。
ステップａ３では、遅延検出装置１から検出情報を取得して、ステップａ４に移る。
【０１１８】
ステップａ４では、ステップａ３で取得した検出情報に基づいて、クロック信号がデータ信号より遅れているか否かを判断する。ステップａ４において、クロック信号がデータ信号より遅れていると判断すると、ステップａ５に移る。
【０１１９】
ステップａ５では、クロック遅延量設定値が「０」であるか否かを判断する。ステップａ５において、クロック遅延量設定値が「０」ではないと判断すると、ステップａ６に移り、クロック遅延量設定値が「０」であると判断すると、ステップａ７に移る。
【０１２０】
ステップａ６では、クロック遅延量設定値を「−１」にする、つまり現在のクロック遅延量設定値から値「１」を減算して、第１遅延生成回路６１Ａを制御して、ステップａ８に移り、再び割り込み待ち状態に戻る。
【０１２１】
ステップａ７では、データ遅延量設定値が「ｎ」であるか否かを判断する。ステップａ７において、データ遅延量設定値が「ｎ」であると判断すると、ステップａ８に移り、再び割り込み待ち状態に戻り、データ遅延量設定値が「ｎ」ではないと判断すると、ステップａ９に移る。
【０１２２】
ステップａ９では、データ遅延量設定値を「＋１」にする、つまり現在のデータ遅延量設定値に値「１」を加算して、第２遅延生成回路６１Ｂを制御して、ステップａ８に移り、再び割り込み待ち状態に戻る。
【０１２３】
前述のステップａ４において、クロック信号がデータ信号より遅れていないと判断すると、ステップａ１０に移る。ステップａ１０では、データ信号がクロック信号より遅れているか否かを判断する。ステップａ１０において、データ信号がクロック信号より遅れていると判断すると、ステップａ１１に移り、データ信号がクロック信号より遅れていないと判断すると、ステップａ８に移り、再び割り込み待ち状態に戻る。
【０１２４】
ステップａ１１では、データ遅延量設定値が「０」であるか否かを判断する。ステップａ１１において、データ遅延量設定値が「０」ではないと判断すると、ステップａ１２に移り、データ遅延量設定値が「０」であると判断すると、ステップａ１３に移る。
【０１２５】
ステップａ１２では、データ遅延量設定値を「−１」にする、つまり現在のデータ遅延量設定値から値「１」を減算して、第２遅延生成回路６１Ｂを制御して、ステップａ８に移り、再び割り込み待ち状態に戻る。
【０１２６】
ステップａ１３では、クロック遅延量設定値が「ｎ」であるか否かを判断する。ステップａ１３において、クロック遅延量設定値が「ｎ」であると判断すると、ステップａ８に移り、再び割り込み待ち状態に戻る。
【０１２７】
前述のステップａ１３において、クロック遅延量設定値が「ｎ」ではないと判断すると、ステップａ１４に移る。
【０１２８】
ステップａ１４では、クロック遅延量設定値を「＋１」にする、つまり現在のクロック遅延量設定値に値「１」を加算して、第１遅延生成回路６１Ａを制御して、ステップａ８に移り、再び割り込み状態に戻る。
【０１２９】
以上のように信号伝送装置２を有することによって、受信部４においてクロック信号およびデータ信号が同期して到達するので、クロック信号に基づいてデータ信号を正確に受信することができる。これによって、データ伝送の信頼性が向上する。また上述した携帯型無線通信装置７０では、第１筐体部８１および第２筐体部８２を、折り畳む、および展開することによって、第１および第２伝送路５Ａ，５Ｂを各伝送路の曲がりなどによって各伝送路の位置関係が変化するおそれがあるが、遅延検出装置１および遅延生成部３２を含む遅延調整装置によって、第１および第２伝送路５Ａ，５Ｂを介して伝送されるクロック信号およびデータ信号間の遅延を調整することができる。これによって、各伝送路の位置関係が変化するような伝送路にクロック信号およびデータ信号を同期させて伝送させることができる。したがって、第１および第２伝送路５Ａ，５Ｂの設計の自由度が向上する。
【０１３０】
本発明の実施の他の形態において、前述した携帯型無線通信装置７０の制御部７１が、信号伝送装置２の遅延制御部２９を兼ねてもよい。また携帯型無線通信装置７０において、信号伝送装置２の送信部３が制御部７１であってもよく、また信号伝送装置２の受信部４が表示部７３に設けられてもよい。
【０１３１】
本発明の実施のさらに他の形態において、前記第１筐体部８１および第２筐体部８２内の少なくとも一方に温度センサを設け、遅延制御部２９は前記温度センサが検出した結果に基づいて、筐体内の温度が変化したと判断した場合、遅延検出装置１から検出情報を取得する構成としてもよい。
【０１３２】
本実施の形態において、前述した遅延制御部２９は、計時手段であるタイマを有し、予め定める一定時間が経過する毎に、データ信号およびクロック信号の遅延状態を検出する構成としてもよい。
【０１３３】
図１０は、予め定める時間が経過する毎に、データ信号およびクロック信号の遅延状態を検出する遅延制御部２９の動作処理を示すフローチャートである。ここでは、遅延制御部２９に電力が供給されている状態について示し、遅延制御部２９は、ステップｂ０において、割り込み待ち状態となっている。ステップｂ１において、予め定める一定時間が経過し、タイマ割り込みが発生すると、ステップｂ２に移る。前記予め定める一定時間は、たとえば３０秒〜６０秒に選ばれる。
【０１３４】
ステップｂ２〜ステップｂ１３までの各ステップは、前述した図９に示すフローチャートのステップａ３〜ステップａ１４までの各ステップにそれぞれ対応するので、その説明を省略する。
【０１３５】
以上のように、予め定める一定時間経過するごとに、クロック信号とデータ信号との遅延状態を判断して、クロック信号とデータ信号とに遅延差が生じている場合には、遅延生成部３２を制御して、クロック信号とデータ信号とを同期させることができるので、データ伝送の信頼性が向上する。
【０１３６】
また本実施の形態において、前述した遅延制御部２９は、送信部３から受信部４にデータの転送を開始するときに、データ信号およびクロック信号の遅延状態を検出する構成としてもよい。この場合、遅延制御部２９は送信部３を制御して、データの転送を開始させることができる構成とする。
【０１３７】
図１１は、送信部３から受信部４にデータの転送を開始するときに、データ信号およびクロック信号の遅延状態を検出する遅延制御部２９の動作処理を示すフローチャートである。ここでは、遅延制御部２９に電力が供給されている状態について示し、遅延制御部２９は、ステップｃ０において、データ転送を開始させる動作を開始すると、ステップｃ１に移り、送信部３に最初のデータ列を転送させ、ステップｃ２に移る。
【０１３８】
ステップｃ２〜ステップｃ１３までの各ステップは、前述した図９に示すフローチャートのステップａ３〜ステップａ１４までの各ステップにそれぞれ対応するので、その説明を省略する。
【０１３９】
以上のように、送信部３から受信部４にデータの転送を開始されるときに、クロック信号とデータ信号との遅延状態を判断して、クロック信号とデータ信号とに遅延差が生じている場合には、遅延生成部３２を制御して、クロック信号とデータ信号とを同期させることができるので、データ伝送の信頼性が向上する。
【０１４０】
図１２は、本発明の他の実施の形態における信号伝送装置９０を示す図である。信号伝送装置９０は、前述した図２に示す信号伝送装置２と同様な構成であり、同様な構成には同様な符号を付してその説明を省略する。本実施の形態の信号伝送装置９０では、第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ，６Ｂと、送信部３側の端部９１Ａ，９１Ｂとに遅延生成部３２をそれぞれ有する。第１および第２伝送路５Ａ，５Ｂの受信部４側の端部６Ａ，６Ｂの遅延生成部３２は、差動信号伝送部３１と受信部４との間の第１および第２伝送路５Ａ，５Ｂに形成される。また第１および第２伝送路５Ａ，５Ｂの送信部３側の端部９１Ａ，９１Ｂの遅延生成部３２は、送信部３と差動信号伝送部３１との間の第１および第２伝送路５Ａ，５Ｂに形成される。このような構成であっても、前述の実施の形態と同様な効果を得ることができる。このように第１および第２伝送路５Ａ，５Ｂの一端部および他端部に遅延生成部３２を設けることによって、クロック信号とデータ信号との遅延差をより詳細に調整することができ、さらにデータ伝送の信頼性が向上する。
【０１４１】
図１３は、本発明の他の実施の形態における信号伝送装置１００を示す図である。信号伝送装置１００は、前述した図２に示す信号伝送装置２と同様な構成であり、同様な構成には同様な符号を付してその説明を省略する。本実施の形態の信号伝送装置１００では、第１および第２伝送路５Ａ，５Ｂの送信部３側の端部９１Ａ，９１Ｂに遅延生成部３２を有する。このような構成であっても前述の実施の形態と同様な効果を得ることができる。
【０１４２】
前述した信号伝送装置２は、制御部７１と表示部７３との間でデータ信号を伝送しているが、本発明の他の実施の形態において、信号伝送装置２は、撮像部７２と制御部７１との間でデータ信号を伝送する構成としてもよい。前述した信号伝送装置２は、２つの装置間における所定の信号の伝送に好適に用いることができる。前述した携帯型無線通信装置７０は、たとえばＰＨＳ（Personal Handyphone System）、および無線通信機能を有するＰＤＡ（Personal Digital Assistant）などであってもよい。また信号伝送装置２は、携帯型情報処理装置７０だけでなく、パーソナルコンピュータなどの情報処理装置に設けられてもよい。
【０１４３】
前述した実施の形態において、第１〜第４のＤフリップフロップ１１，１２，２１，２２の第１〜第４の出力端子１５，１８，２５，２８として、非反転出力端子を用いているが、本発明の実施のさらに他の形態において、第１〜第４の出力端子１５，１８，２５，２８として、反転出力端子を用いる構成としてもよい。
【０１４４】
前述した実施の形態においては、遅延検出装置１を第１〜第４のＤフリップフロップ１１，１２，２１，２２によって構成しているが、これに限らず、遅延検出装置１と同様な検出情報を出力することができる回路構成であれば、他の構成であってもよい。
【０１４５】
本実施の形態において、出力部８は第３および第４のＤフリップフロップ２１，２２を有するが、出力部８は第３および第４のＤフリップフロップ２１，２２の少なくともいずれか一方を有していればよい。このような構成であっても同様な効果を達成することができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施の一形態の遅延検出装置１の構成を示す図である。
【図２】遅延検出装置１が設けられる信号伝送装置２の構成を示す図である。
【図３】第１伝送路５Ａおよび第２伝送路５Ｂを介して伝送されるクロック信号およびデータ信号と、遅延検出装置１の第１〜第４出力端子１５，１８，２５，２８における信号レベルの経時変化を示す図である。
【図４】第１伝送路５Ａおよび第２伝送路５Ｂを介して伝送されるクロック信号およびデータ信号と、遅延検出装置１の第１〜第４出力端子１５，１８，２５，２８における信号レベルの経時変化を示す図である。
【図５】差動信号伝送部３１の構成を示す図である。
【図６】遅延生成回路６１の構成を示す図である。
【図７】遅延検出装置１が設けられる信号伝送装置２を有する携帯型無線通信装置７０の構成を示すブロック図である。
【図８】携帯型無線通信装置７０の外観を示す斜視図である。
【図９】遅延制御部２９の動作処理を示すフローチャートである。
【図１０】予め定める時間が経過する毎に、データ信号およびクロック信号の遅延状態を検出する遅延制御部２９の動作処理を示すフローチャートである。
【図１１】送信部３から受信部４にデータの転送を開始するときに、データ信号およびクロック信号の遅延状態を検出する遅延制御部２９の動作処理を示すフローチャートである。
【図１２】本発明の他の実施の形態における信号伝送装置９０を示す図である。
【図１３】本発明の他の実施の形態における信号伝送装置１００を示す図である。
【符号の説明】
【０１４７】
１  遅延検出装置
３  送信部
４  受信部
５  伝送路
７  処理部
８  出力部
１１  第１のＤフリップフロップ
１２  第２のＤフリップフロップ
２１  第３のＤフリップフロップ
２２  第４のＤフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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