(57)【要約】【課題】  基板上でスイッチング素子が占める面積を低減し、基板の小型化を図り、製造コストを低減する。【解決手段】  一端が電源電位に電気的に接続されインクを吐出させるためのヒータ１と、接地電位に電気的に接続された第１の端子２ａ、ヒータ１の他端に電気的に接続された第２の端子２ｂ、これら第１の端子２ａと第２の端子２ｂとの電気的な接続状態を制御するための制御信号が入力される制御端子２ｃを有しヒータ１を駆動制御するためのするスイッチング素子２と、ヒータ１およびスイッチング素子２が配設された基板９とを備える。そして、基板９の表面９ａに、ヒータ１、スイッチング素子２の第２の端子２ｂおよび制御端子２ｃがそれぞれ設けられ、表面９ａの反対側の裏面９ｂに、第１の端子２ａが設けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一端が電源電位に電気的に接続され、液体を吐出させるための電気熱変換素子と、
接地電位に電気的に接続された第１の端子と、前記電気熱変換素子の他端に電気的に接続された第２の端子と、該第１の端子と該第２の端子との電気的な接続状態を制御するための制御信号が入力される制御端子とを有し、前記電気熱変換素子を駆動制御するためのするスイッチング素子と、
前記電気熱変換素子および前記スイッチング素子が配設された基板とを備え、
前記基板の第１の表面に、前記電気熱変換素子、前記スイッチング素子の前記第２の端子および前記制御端子がそれぞれ設けられ、前記第１の表面の反対側の第２の表面に、前記第１の端子が設けられている液体吐出ヘッド。
【請求項２】
前記スイッチング素子の前記制御端子には、前記電気熱変換素子によって液体を吐出して被記録材に画像を記録する際に、記録する画像信号に相関する信号が入力される請求項１に記載の液体吐出ヘッド。
【請求項３】
前記電気熱変換素子から前記第２の端子に流れる電流が、前記基板の厚み方向に流れて、前記第２の表面に配置された前記第１の端子から出力される請求項１または２に記載の液体吐出ヘッド。
【請求項４】
前記第１の端子と前記第２の端子との間の抵抗が、電源電位と接地電位との間における全抵抗の５％以下にされている請求項１ないし３のいずれか１項に記載の液体吐出ヘッド。
【請求項５】
前記基板はＰ型半導体基板であり、前記スイッチング素子が、該Ｐ型半導体基板からなるコレクタを有するサブストレート型ＰＮＰトランジスタである請求項１ないし４のいずれか１項に記載の液体吐出ヘッド。
【請求項６】
前記サブストレート型ＰＮＰトランジスタは、ＣＭＯＳ製造プロセスで形成されている請求項５に記載の液体吐出ヘッド。
【請求項７】
請求項１ないし６のいずれか１項に記載の液体吐出ヘッドを用いて被記録材にインクを吐出して記録を行う記録装置。
【請求項８】
一端が電源電位に電気的に接続され液体を吐出させるための電気熱変換素子と、接地電位に電気的に接続された第１の端子、前記電気熱変換素子の他端に電気的に接続された第２の端子、該第１の端子と該第２の端子との電気的な接続状態を制御するための制御信号が入力される制御端子とを有し前記電気熱変換素子を駆動制御するためのするスイッチング素子と、前記電気熱変換素子および前記スイッチング素子が配設された基板とを備え、前記基板の第１の表面に、前記電気熱変換素子、前記スイッチング素子の前記第２の端子および前記制御端子がそれぞれ設けられ、前記第１の表面の反対側の第２の表面に、前記第１の端子が設けられる液体吐出ヘッドの製造方法であって、
前記基板の前記第２の表面を研削加工して前記基板の厚みを薄くする工程、前記基板の不純物濃度を制御して前記基板の比抵抗を小さくする工程、および前記基板の前記第２の表面上における前記スイッチング素子の部分の直下に不純物を拡散する工程の少なくともいずれか１つの工程を行うことによって、前記第１の端子と前記第２の端子との間の抵抗を調整する液体吐出ヘッドの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液体を吐出するための液体吐出ヘッドおよびその製造方法、ならびに液体として例えばインクを被記録材に吐出して被記録材に記録を行うための記録装置に関する。
【背景技術】
【０００２】
図８は、インクジェット記録方式の従来の記録装置に搭載される記録ヘッドの回路構成を示す回路図である。この種の記録ヘッドでは、インクを吐出するための熱を発生する電気熱変換素子（ヒータ）とその駆動回路を、半導体プロセス技術を用いて同一基板上に形成することができる（例えば、特許文献１参照。）。
【０００３】
図８に示すように、インクを吐出するための熱を発生するヒータ１２１と、ヒータ１２１に所望の電流を供給するためのｎ型パワートランジスタ１２２と、各ヒータ１２１に電流を供給し、記録ヘッドのノズルからインクを吐出するか否かを決定する画像データを一時的に格納するシフトレジスタ１２６とを有している。
【０００４】
このシフトレジスタ１２６には、転送クロック信号入力端子（ＣＬＫ）と、ヒータ１２１をＯＮ／ＯＦＦさせる画像データをシリアルに入力する画像データ入力端子（ＤＡＴＡ）とがそれぞれ設けられている。
【０００５】
シフトレジスタ１２６には、各ヒータ１２１に対する画像データをヒータ１２１毎に記録保持するためのラッチ回路１２５が電気的に接続されている。このラッチ回路１２５には、シフトレジスタ１２６からの出力が入力され、ラッチタイミングを制御するためのラッチ信号を入力するラッチ信号入力端子（ＬＴ）が設けられている。ラッチ回路１２５には、ＡＮＤ回路１２４が電気的に接続されており、このＡＮＤ回路１２４には、ラッチ回路１２５からの出力と、ヒータ１２１に電流を流すタイミングを決定するヒート信号（ＨＥ）とがそれぞれ入力される。ＡＮＤ回路１２４からの出力は、レベル変換回路１２３を介してパワートランジスタ１２２のゲートに入力される。
【０００６】
ここで、ｎ型パワートランジスタとしては、電界効果型（ＭＯＳ（Metal Oxide Semiconductor）型）トランジスタを示しているが、これに限らず、ＮＰＮトランジスタであっても構わない。一般的にＣＭＯＳ（Complementary Metal Oxide Semiconductor）製造プロセスの方が、バイポーラ製造プロセスよりも工程が簡単であるため、製造コスト的に有利であり、したがって、ＣＭＯＳ製造プロセスを用いたパワートランジスタで示している。
【０００７】
次に、レベル変換回路１２３の回路構成を説明する。レベル変換回路１２３は、ＡＮＤ回路１２４からの画像データを反転させる第１のインバータ回路２０８と、この第１のインバータ回路２０８から出力された信号を更に反転させる第２のインバータ回路２０７とを有している。また、レベル変換回路１２３は、ｐＭＯＳトランジスタ２０２およびｎＭＯＳトランジスタ２０３によって構成された第１のＣＭＯＳインバータ回路と、第１のＣＭＯＳインバータ回路をＡＮＤ回路１２４の出力電圧５Ｖ以下で駆動可能とするために（ロジック回路部の電源電圧は一般的に５Ｖ以下）、電圧発生回路１２７から出力される内部電源ラインＶＨＴＭ電圧を分割するための第１のバッファ用ｐＭＯＳ２０１とを有している。また、レベル変換回路１２３は、ｐＭＯＳトランジスタ２０５およびｎＭＯＳトランジスタ２０６によって構成された第２のＣＭＯＳインバータ回路と、第２のバッファ用ｐＭＯＳ２０４とを有している。ここで、第１のバッファ用ｐＭＯＳ２０１のゲートは、対をなす第２のＣＭＯＳインバータ回路の出力部であるトランジスタ２０２，２０３の接続部に電気的に接続されている。また、第２のバッファ用ｐＭＯＳ２０４のゲートも同様に対をなす第１のＣＭＯＳインバータ回路の出力部であるトランジスタ２０５，２０６の接続部に電気的に接続されており、また、レベル変換回路１２３の出力にもなっている。
【０００８】
電圧発生回路１２７の出力電圧ＶＨＴＭは、ＣＭＯＳインバータ回路のブレイクダウン耐圧およびＭＯＳのゲート耐圧を越えることなく、可能な限り高く設定することが望ましく、可能であればヒータの電源ラインである配線ＶＨと共有しても良い。しかしながら、通常、ヒータの駆動電圧は、２０Ｖ以上の高い値に設定される場合が多く、またＣＭＯＳインバータ回路のブレイクダウン耐圧が１５Ｖ程度までの製造プロセスで作られることが多い。また、ＭＯＳのゲート耐圧は、ゲート酸化膜に依存すため、ゲート酸化膜の絶縁耐圧よりも十分に低い電圧にする必要があり、レベル変換回路の最適な電圧とヒータの駆動電圧とが一致することは難しい。
【０００９】
しかし、レベル変換回路の電源ラインを別途に設けることは、システム全体の製造コストの増加にもつながるので、記録ヘッド内に電圧発生回路が搭載されている。以上のように構成される回路は、既に開示されている（例えば、特許文献２参照。）。
【００１０】
また、上述した回路構成が適用された従来の記録ヘッドにおけるレイアウトの一例（特許文献３参照。）について、図９を参照して説明する。
【００１１】
図９に示すように、従来の記録ヘッドは、基板上に、ヒータ１０１、パワートランジスタ１０２、シフトレジスタ、ラッチ回路等からなる駆動ロジック回路１０３群が配設されている。また、ヒータ１０１に所定の電圧を印加するための電源配線１０５、パワートランジスタ１０２の電流が流れ込むＧＮＤＨ配線１１０を有している。ここで、電源配線１０５は、多層配線構造の第２層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線によって形成され、パワートランジスタ１０２の素子上に配置される。一方、パワートランジスタ１０２に電気的に接続される信号線等は、多層配線構造の第１層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線によって形成され、電源配線１０５とは電気的に絶縁されている。
【００１２】
電源配線１０５とヒータ１０１とを結ぶ配線１０６は、第２層目のＡｌ配線で直接接続される。また、ヒータ１０１とパワートランジスタ１０２とを結ぶ配線１０７は、第１層目のＡｌ配線によって形成されている。このようにすることによって、第２層目のＡｌ配線である電源配線１０５の下側へ配線１０７を通し、直接パワートランジスタ１０２と電気的に接続できる。さらに、ＧＮＤＨ配線１１０は、第２層目のＡｌ配線によって形成され、駆動ロジック回路１０３の素子上に配置されている。一方、駆動ロジック回路１０３内の信号線等は、第１層目のＡｌ配線によって形成され、ＧＮＤＨ配線１１０とは電気的に絶縁されている。また、電源用ボンディングパッド１１１およびＧＮＤ用ボンディングパッド１１２は、基板上の図９中の左右両端に配置されるようなレイアウト構成となっている。
【００１３】
しかしながら、上述した構成のように、ＶＨ配線およびＧＮＤＨ配線に、全てのヒータおよびパワートランジスタが電気的に接続されている場合、複数のヒータ群からなるヒータ部の一端に配置されたヒータと、ヒータ部の中央に配置されたヒータとが、配線抵抗の影響を受けるため、全てのヒータに対して同じ電力を供給することができないといった問題がある。すなわち、ＶＨ配線とＧＮＤＨ配線との間の抵抗（配線抵抗＋ヒータ抵抗＋パワートランジスタＯＮ抵抗）が、ヒータが配置された位置によって異なり、全てのヒータに同じ電流値を供給できない。それゆえ、電流値の最小値にあわせて全てのヒータを駆動しなければならず、このことはヒータの寿命を著しく悪くする。
【００１４】
そこで、このような問題を解決するために、複数の一対のヒータとパワートランジスタとを１つのセグメントとし、さらに複数のセグメントを１ブロックとして時分割駆動させるインクジェット記録ヘッドが提案されている。このインクジェット記録ヘッドは、図１０に示すように、基板３０１に設けられたインク供給口３０５を間に挟んで対向する位置に、複数のヒータ３０６群からなるヒータ部３１０がそれぞれ設けられている。そして、このインクジェット記録ヘッドでは、ロジック回路部３１１、レベル変換部３１２、パワートランジスタ部３１３からなるブロック毎に、ＶＨ配線３１４およびＧＮＤＨ配線３１５がそれぞれ施され、ボンディングパッド部３１６から各ブロックまでの距離がそれぞれ異なっている。このため、ＶＨ配線３１４およびＧＮＤＨ配線３１５が、同じ配線幅では抵抗値が異なるため、それぞれのボンディングパッド部３１６から各ブロックまでのＶＨ配線抵抗およびＧＮＤＨ配線抵抗が等しくなるように、配線幅をそれぞれ変化させている。
【００１５】
図１１は、図１０中の点線で囲んだ部分を拡大して示す部分拡大図であり、ヒータ３０６、パワートランジスタ３０７、レベル変換回路３０８の配置構成と電源配線のレイアウトを、更に詳細に示している。
【００１６】
上述したように、ボンディングパッド部３１６から各ブロックまでの抵抗値が等しくなるように、ＶＨ配線３１４およびＧＮＤＨ配線３１５は、図１１に示すように、各ブロックへの配線幅ａ１，ａ２，ｂ１，ｂ２が異なっており、ｂ１＞ａ１、ｂ２＞ａ２の関係に構成されている。さらに、セグメントに対しても、ＶＨ配線３１４とＧＮＤＨ配線３１５との間の抵抗値の差が小さくなるように、ＶＨ配線３１４が、ブロックの左端のセグメントに電気的に接続されるように折り返し構造をもつレイアウトがされており、ＧＮＤＨ配線３１５が、ブロックの右端のセグメントに電気的に接続されるようにレイアウトされている。
【特許文献１】特開平０５−１８５５９４号公報
【特許文献２】特開平１１−１２９４７９号公報
【特許文献３】特開平０８−１０８５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、近年、記録ヘッドでは、記録速度の高速化や画質の高品質化等が図られることに伴って、記録ヘッドの外形が長尺化する傾向にある。このことは、記録ヘッドのチップサイズを大きくすることにつながる。特に、記録ヘッドが備える基板の短辺長の増加量は、ＶＨ配線およびＧＮＤＨ配線の増加が支配的である。すなわち、上述したように、記録ヘッドが長尺化した場合には、ボンディングパッドから記録ヘッドの中央部のブロックまでの配線長が長くなり、これに合わせて配線幅を広げなければならない。したがって、記録ヘッドのチップサイズの大型化は、直接的に製造コストの増加を招いてしまう不都合がある。
【００１８】
そこで、本発明は、基板上でスイッチング素子が占める面積を低減し、基板の小型化を図り、製造コストを低減することができる液体吐出ヘッドおよびその製造方法、記録装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した目的を達成するため、本発明に係る液体吐出ヘッドは、一端が電源電位に電気的に接続され液体を吐出させるための電気熱変換素子と、
接地電位に電気的に接続された第１の端子と、電気熱変換素子の他端に電気的に接続された第２の端子と、これら第１の端子と第２の端子との電気的な接続状態を制御するための制御信号が入力される制御端子とを有し、電気熱変換素子を駆動制御するためのするスイッチング素子と、
電気熱変換素子およびスイッチング素子が配設された基板とを備える。そして、基板の第１の表面に、電気熱変換素子、スイッチング素子の第２の端子および制御端子がそれぞれ設けられ、第１の表面の反対側の第２の表面に、第１の端子が設けられる。
【００２０】
以上のように構成された本発明に係る液体吐出ヘッドは、スイッチング素子によって電気熱変換素子に印加する電圧を制御することで、電気熱変換素子による液体の加熱を制御して液体を吐出する。この液体吐出ヘッドによれば、基板の一方の面である第１の表面に、スイッチング素子の第２の端子が設けられ、基板の他方の面である第２の表面に、スイッチング素子の第１の端子が設けられたことによって、基板の一方の面に設けられるスイッチング素子の第１の端子が占める面積や、電源電位および接地電位に電気的に接続される配線が占める配線領域が低減されるため、基板の面積を小さくすることが可能になる。そして、本発明の液体吐出ヘッドによれば、基板の第１の表面および第２の表面に、第１の端子および第２の端子がそれぞれ設けられたことで、配線パターンが簡素化されるため、製造コストが低減される。
【００２１】
また、本発明に係る液体吐出ヘッドの製造方法は、一端が電源電位に電気的に接続され液体を吐出させるための電気熱変換素子と、接地電位に電気的に接続された第１の端子、電気熱変換素子の他端に電気的に接続された第２の端子、第１の端子と第２の端子との電気的な接続状態を制御するための制御信号が入力される制御端子とを有し電気熱変換素子を駆動制御するためのするスイッチング素子と、電気熱変換素子およびスイッチング素子が配設された基板とを備え、基板の第１の表面に、電気熱変換素子、スイッチング素子の第２の端子および制御端子がそれぞれ設けられ、第１の表面の反対側の第２の表面に、第１の端子が設けられる液体吐出ヘッドの製造方法である。そして、本発明の液体吐出ヘッドの製造方法は、基板の第２の表面を研削加工して基板の厚みを薄くする工程、基板の不純物濃度を制御して基板の比抵抗を小さくする工程、および基板の第２の表面上におけるスイッチング素子の部分の直下に不純物を拡散する工程の少なくともいずれか１つの工程を行うことによって、第１の端子と第２の端子との間の抵抗を調整する。
【発明の効果】
【００２２】
上述したように本発明によれば、基板上でスイッチング素子が占める面積を低減し、基板の小型化を図り、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の具体的な実施形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
まず、本発明に係る第１の実施形態について説明する。
【００２５】
図１は、本実施形態のインクジェット記録ヘッドの主要部であるヒータ部周辺を示す断面図である。図２は、本実施形態のインクジェット記録ヘッドの主要部を示す回路図である。
【００２６】
図１に示すように、インクジェット記録ヘッドの要部は、液体であるインクを吐出させるための電気熱変換素子であるヒータ１と、このヒータ１を駆動制御するためのスイッチング素子２と、このスイッチング素子２を制御するための制御信号が入力されるレベル変換回路３と、これらヒータ１、スイッチング素子２、レベル変換回路３が配設された基板９とを備えている。
【００２７】
図１および図２に示すように、スイッチング素子２は、第１の端子２ａおよび第２の端子２ｂと、これら第１の端子２ａと第２の端子２ｂとの電気的な接続状態を制御するための制御端子２ｃとを有している。
【００２８】
第１の端子２ａは、基板９の表面９ａの反対側の裏面９ｂに配置された裏面電極４と電気的に接続され、接地電位に電気的に接続されている。第２の端子２ｂは、配線層５ｂを介して、基板９の表面９ａに配置されたヒータ１と電気的に接続されている。制御端子２ｃは、基板９の表面９ａに配置された配線層５ａを介してレベル変換回路３と電気的に接続されており、スイッチング素子２のＯＮ／ＯＦＦを制御するための制御信号が入力される。すなわち、基板９には、表面９ａに第２の端子２ｂおよび制御端子２ｃがそれぞれ設けられ、裏面９ｂに第１の端子２ａが設けられている。
【００２９】
また、ヒータ１は、基板９の表面９ａ上に設けられており、配線層５ｃを介して電源電位ＶＨと電気的に接続されている。この配線層５ｃは、図３に示すように、折り返されてヒータ１と隣接するヒータ１との間を通っている。また、基板９には、インクを供給するためのインク供給口６が厚み方向に貫通して設けられており、ヒータ１の主面に対向する位置に、インクを吐出するためのインク吐出口７を有するインク発泡室が設けられている。
【００３０】
ヒータ１上には、配線層５ｃを被覆して保護する絶縁層８ａが設けられ、この絶縁層８ａ上に、インク発泡室内のインクからヒータ１を保護するための保護層８ｂが形成されている。図示しないが、基板９には、インク供給口６を間に挟んで図１中右側も同様に、ヒータ１、スイッチング素子２、レベル変換回路３が配設されて構成されており、インク供給口６の長手方向に沿ってインク吐出口７群が配列されている。また、配線層５ａは、多層配線構造の第１層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線によって形成され、配線層５ｂおよび配線層５ｃは、第２層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線によって形成される。
【００３１】
インクジェット記録ヘッドの主要部の動作について、図２を参照して説明する。
【００３２】
図２に示すように、信号ＨＥは、後述するロジック回路部３１から出力され、スイッチング素子２のＯＮ／ＯＦＦを制御するための制御信号であり、レベル変換回路３に入力される。レベル変換回路３は、その制御信号に応じてスイッチング素子２の制御端子２ｃに信号を出力し、スイッチング素子２をＯＮ／ＯＦＦ制御する。
【００３３】
スイッチング素子２がＯＮ状態にされた場合には、電圧源ＶＨからヒータ１に電流が流れ、この電流でヒータ１が発生する熱によって、インク供給室内でヒータ１の上方に気泡が形成される。形成された気泡が生長することで、この気泡によってインクがインク吐出口７から押し出されて吐出される。このとき、ヒータ１を流れる電流は、図１に示した断面構成からわかるように、基板９の主面に対して垂直方向、すなわち、基板９の厚み方向に流れ、基板９の裏面９ｂの裏面電極４から取り出される。
【００３４】
また、図３は、本実施形態におけるインクジェット記録ヘッドのレイアウトを示している。図３に示すように、インクジェット記録ヘッドが備える基板９上には、複数のヒータ１群からなるヒータ部３０、ロジック回路部３１、複数のスイッチング素子２群からなるスイッチング素子部３２、および複数のレベル変換回路３群からなるレベル変換部３３がそれぞれ配置され、これらの上にＶＨ配線３６が配置されている。また、基板９上には、ボンディングパッド部３７が設けられており、ＶＨ配線３６にボンディングパッド部３７から電力が供給される。
【００３５】
上述したように、ＶＨ配線３６は、多層配線構造をなしており、第２層目のＡｌ配線からなる配線層５ｃであり、配線層５ａを含む、ロジック回路部３１、レベル変換部３３、およびスイッチング素子部３２におけるＡｌ配線は、第１層目のＡｌ配線によって形成されている。第１層目のＡｌ配線と第２層目のＡｌ配線とは電気的に絶縁されているため、ロジック回路部３１、レベル変換部３３、およびスイッチング素子部３２の上に、ＶＨ配線３６を配置することが可能となる。
【００３６】
なお、本実施形態では、スイッチング素子２の第１の端子２ａが、基板９の裏面９ｂに配置された裏面電極４に電気的に接続されて、電流を取り出しているが、必ずしも裏面電極４が配置されなくてもよく、図示しないが、本実施形態のインクジェット記録ヘッドが取り付けられる実装基板上に、バンプを設けて、実装時にこのバンプと第１の端子２ａとが電気的に接続されるように構成されてもよい。
【００３７】
ところで、スイッチング素子２がＯＮ状態のとき、第１の端子２ａと第２の端子２ｂとの間には抵抗が存在する。この抵抗は、スイッチング素子２がＯＮ状態にされたときに流れる電流によって発熱し、無駄なエネルギーとして消費される。そのため、第１の端子２ａと第２の端子２ｂとの間の抵抗値は、可能な限り小さくすることが好ましく、例えば、電源電位と接地電位との間における全抵抗値の５％以下に設定されることが望ましい。
【００３８】
ここで、第１の端子２ａと第２の端子２ｂとの間の抵抗値を、電源電位と接地電位との間における全抵抗値の５％以下に設定されることが望ましい理由について説明する。
【００３９】
図４は、スイッチング素子２がＯＮ状態にされてヒータ１に電流が流れている状態における電源電位と接地電位との間の各抵抗の構成を示す回路図である。
【００４０】
図４に示すように、電源電位と接地電位との間には、ＶＨ配線抵抗Ｒ１、ヒータ抵抗Ｒ２、上述した第１の端子２ａと第２の端子２ｂとの間の抵抗Ｒ３、ＧＮＤＨ配線抵抗Ｒ４が直列にそれぞれ接続されている。電源電位と接地電位との間の全抵抗値は、Ｒ１〜Ｒ４の抵抗値の和となる。一般的なインクジェット記録装置に搭載されるインクジェット記録ヘッドでは、エネルギー効率上、各抵抗の比率（Ｒ３を１とする）がほぼ下記のように設定されている。
【００４１】
Ｒ１：Ｒ２：Ｒ３：Ｒ４＝１．２５：１６．５：１：１．２５
したがって、全抵抗値は、抵抗Ｒ３の２０（＝１．２５＋１６．５＋１＋１．２５）倍となる。すなわち、第１の端子２ａと第２の端子２ｂとの間の抵抗値は全抵抗値の５％であり、エネルギー効率よく記録ヘッドを駆動するためには５％以下が好ましい。
【００４２】
この抵抗値を小さくするための工程としては、（１）基板９の裏面９ｂを研削（バックグラインド）加工して基板９の厚みを薄くする工程、（２）基板９の不純物濃度を制御して基板９の比抵抗を小さくする工程、（３）基板９の裏面９ｂの、スイッチング素子２の部分の直下に不純物を拡散する工程等が挙げられる。上述した３つの工程を複数組み合わせて行うことで、抵抗値を小さくしても構わない。なお、基板をバックグラインド加工する方法としては、公知技術をそのまま適用すれば良く、その方法は、例えば特開平９−２１３６６２号公報等に開示されている。
【００４３】
上述したように、本実施形態のインクジェット記録ヘッドによれば、スイッチング素子２の第１の端子２ａに流れる電流を、基板９の裏面９ｂから裏面電極４を介して出力することができ、ヒータ１に流れた電流を、基板９の主面に対して垂直方向である厚み方向に流して、基板９の裏面９ｂから出力することが可能となる。したがって、基板９の表面９ａのレイアウトにおいて、スイッチング素子２の第１の端子２ａが占める面積を少なくとも削減でき、かつ第１の端子２ａに電気的に接続される接地電位のＧＮＤＨ配線を基板９の裏面９ｂに配置することが可能となる。
【００４４】
したがって、本発明を適用することで、図１０に示した従来のインクジェット記録ヘッドにおけるレイアウトでは、ＧＮＤＨ配線が占める領域が削減され、記録ヘッドの小型化を図ることができる。そして、本発明を従来のインクジェット記録ヘッドに適用することで、従来のインクジェット記録ヘッドを、図３に示したレイアウトのように比較的小さく構成することができる。このように、本発明によれば、インクジェット記録ヘッドの長尺化に対してもチップサイズの大型化を抑制し、また、従来のインクジェット記録ヘッドに対してはチップサイズの縮小化を実現し、製造コストの低減を図ることを可能にする。
【００４５】
また、（１）基板の裏面を研削（バックグラインド）加工して基板の厚みを薄くする工程、（２）基板の不純物濃度を制御して基板の比抵抗を小さくする工程、（３）基板の裏面の、スイッチング素子部の直下に不純物を拡散する工程、の少なくともいずれか１つの工程を含んだ方法によって、第１の端子と第２の端子との間における抵抗を小さくすることによって、スイッチング素子２がＯＮ状態のときに発生する無駄なエネルギー消費を抑制し、駆動特性を向上させることが可能である。
【００４６】
その他、本実施形態の応用として、インクジェット記録ヘッドにおける全てのボンディングパッドを基板の裏面に配置することによって、チップ実装工程の実装作業が貼り付けるだけで可能となり、実装作業の作業性を向上することもできる。
【００４７】
（第２の実施形態）
次に、本発明に係る第２の実施形態のインクジェット記録ヘッドについて説明する。図５は、本実施形態のインクジェット記録ヘッドを示す断面図である。なお、第２の実施形態において、上述した第１の実施形態と同一部材には、便宜上、同一符号を付して説明を省略する。
【００４８】
本実施形態のインクジェット記録ヘッドでは、基板９としてＰ型半導体基板が用いられている。基板９には、ヒータ１、スイッチング素子２２、レベル変換回路３が配設されている。スイッチング素子２２としては、ＰＮＰバイポーラトランジスタが用いられている。
【００４９】
ＰＮＰバイポーラトランジスタでは、スイッチング素子の第２の端子であるエミッタ１０が、高濃度Ｐ型拡散層からなり、配線層５ｂを介してヒータ１に電気的に接続されている。制御端子であるベース１１は、低濃度Ｎ型拡散層からなり、高濃度Ｐ型拡散層からなるコレクタ１２を介して配線層５ａと電気的に接続され、この配線層５ａによってレベル変換回路３に電気的に接続されている。第１の端子であるコレクタ１２は、Ｐ型半導体基板そのものによって形成されており、すなわち、サブストレート型ＰＮＰバイポーラトランジスタを構成している。
【００５０】
コレクタ１２は、高濃度Ｐ型拡散層１３を介して基板９の裏面９ａに配置された裏面電極４と電気的に接続され、接地電位に電気的に接続されている。この高濃度Ｐ型拡散層１３は、基板９の裏面９ａの全面に亘って設けられても良いし、コレクタ１２領域の直下のみに設けられていても良い。また、配線層５ｃを介してヒータ１は、電源電位ＶＨに電気的に接続されており、この配線層５ｃが折り返されてヒータ１と隣接するヒータ１との間を通って配置されている。
【００５１】
Ｐ型半導体基板である基板９には、インクを供給するためのインク供給口６が厚み方向に貫通して設けられ、ヒータ１に対向する位置に、インクを吐出するためのインク吐出口７を有するインク発泡室が設けられている。ヒータ１上には、
配線層５ｃを被覆して保護する絶縁層８ａが形成され、この絶縁層８ａ上に、インクからヒータ１を保護するための保護層８ｂが形成されている。さらに、ＰＮＰバイポーラトランジスタを分離する分離層１４が形成されている。その分離層１４は、基板９の裏面まで到達していても構わない。図示していないが、インク供給口６を間に挟んで図５中右側にも、同様に、ヒータ１、ＰＮＰバイポーラトランジスタ、レベル変換回路３からなる同様の構成を有している。また、配線層５ａは、第１層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線により形成され、配線層５ｂおよび配線層５ｃは、第２層目のＡｌ（アルミニウムあるいはアルミニウムを含む合金）配線によって形成される。
【００５２】
図６は、本実施形態のインクジェット記録ヘッドにおける主要部の回路を示す回路図である。主要部の回路の動作について図面を参照して説明する。信号ＨＥは、ロジック回路部３１から出力され、ＰＮＰバイポーラトランジスタをＯＮ／ＯＦＦ制御するための制御信号であり、レベル変換回路３に入力される。レベル変換回路３は、入力された制御信号に応じてＰＮＰバイポーラトランジスタのベース１１に流れる電流を制御して、ＰＮＰバイポーラトランジスタをＯＮ／ＯＦＦ制御する。
【００５３】
ＰＮＰバイポーラトランジスタがＯＮ状態にされたときに、電圧源ＶＨからヒータ１に電流が流れ、そのときにヒータ１で発生する熱によって、ヒータ１の上方に気泡が形成される。形成された気泡が生長することで、インクがインク吐出口７から押し出されて吐出される。このとき、ヒータ１を流れる電流は、図５に示した断面構成からわかるように、エミッタ１０、ベース１１、そしてコレクタ１２へという順序で、基板９に対して厚み方向に流れ、基板９の裏面９ｂの裏面電極４から取り出される。
【００５４】
また、本実施形態では、Ｐ型半導体基板そのものをコレクタ１２として用いているため、基板９の抵抗分がコレクタ抵抗に相当する。このコレクタ抵抗は、ＰＮＰバイポーラトランジスタがＯＮ状態のときにおけるコレクタ１２とエミッタ１０との間の抵抗の大部分を占める。この抵抗は、ＰＮＰバイポーラトランジスタがＯＮ状態にされたときに流れる電流によって発熱し、無駄なエネルギーとして消費される。
【００５５】
しかし、基板の裏面にバックグラインド加工を施し、基板の厚みを薄くすることでコレクタ抵抗を小さくすることができる。その他、基板の不純物濃度を制御して基板の比抵抗を低くすることや、基板のコレクタ部において不純物を拡散することによってもコレクタ抵抗を小さくすることができる。
【００５６】
また、図７に示すように、ＰＮＰバイポーラトランジスタのエミッタ１０とベース１１との間に跨って、抵抗ｒを電気的に接続することによって、ＰＮＰバイポーラトランジスタがＯＦＦ状態のときに、電圧源ＶＨからベース１１に流れる洩れ電流を抑制し、ＰＮＰバイポーラトランジスタのＯＮ／ＯＦＦの切り替え動作を安定して行うことが可能になる。
【００５７】
なお、本実施形態では、スイッチング素子２２としてサブストレート型ＰＮＰバイポーラトランジスタが用いられたが、ヒータを流れる電流が、基板に対して厚み方向に流れ、基板の裏面の裏面電極から出力することができる構成であれば、例えばＶＤＭＯＳ(Vertical Diffusion Metal Oxide Semiconductor)、ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)、ＮＰＮバイポーラトランジスタ等が用いられてもよい。なお、本実施形態では、基板の一例として、Ｐ型半導体基板が用いられたが、Ｎ型半導体基板が用いられても良いことは勿論である。
【００５８】
以上、本実施形態におけるインクジェット記録ヘッドによれば、サブストレート型ＰＮＰバイポーラトランジスタのコレクタ１２を基板９の裏面９ｂから裏面電極４を通じて取り出すことができ、ヒータ１に流れた電流を基板９の厚み方向に流して基板９の裏面９ｂから出力することが可能になる。したがって、基板９の表面９ａのレイアウトにおいて、ＰＮＰバイポーラトランジスタのコレクタ１２が占める面積を削減でき、かつこのコレクタ１２に電気的に接続される接地電位のＧＮＤＨ配線を基板の裏面に配置することが可能となる。そのため、本発明を適用することで、図１０に示した従来のインクジェット記録ヘッドにおけるレイアウトでは、パワートランジスタ部が占める面積が削減され、かつＧＮＤＨ配線が排除されるので、図３に示した本実施形態のレイアウトのように小さく構成することができる。
【００５９】
このことは、インクジェット記録ヘッドの外形の長尺化に対してもチップサイズの大型化を抑制し、また、従来のインクジェット記録ヘッドに対してはチップサイズの縮小化を実現し、製造コストの低減を図ることを可能にする。
【００６０】
また、（１）基板の裏面をバックグラインド加工して基板の厚みを薄くする工程、（２）基板の不純物濃度を制御して基板の比抵抗を小さくする工程、（３）基板の裏面のスイッチング素子２２の部分の直下に不純物を拡散する工程、の少なくともいずれか１つを含んだ方法によって、コレクタ１２とエミッタ１０との間における抵抗を低減することで、ＰＮＰトランジスタがＯＮ状態のときに発生する無駄なエネルギー消費を抑制し、駆動特性を向上させることが可能である。
【００６１】
その他、本実施形態の応用としては、インクジェット記録ヘッドにおける全てのボンディングパッドを基板の裏面に配置することによって、チップ実装工程での実装作業が貼り付けるだけで可能となり、実装作業の作業性を向上することができる。
【００６２】
さらに、サブストレート型ＰＮＰトランジスタを用いた本実施形態によれば、電流がエミッタ１０からコレクタ１２へと流れる有効動作面積がほぼエミッタ１０の面積となるため、駆動特性が優れた構成となる。そして、サブストレート型ＰＮＰトランジスタの駆動特性は、エミッタ１０の面積で決定されるため、駆動特性を向上させる場合は、エミッタ１０の面積を増やすのみで対応することが可能であり、微細なパターンを必要とせず、製造プロセスの負荷を軽減することができる。また、製造プロセスによる素子特性のバラツキも小さく抑えられ、製造する上で有利な構成となる。
【００６３】
さらに、ＣＭＯＳ製造プロセスによってロジック回路と同時に、簡易に作製できるため、新たに製造プロセスの開発を必要としない。すなわち、ベース１１は、ＰＭＯＳの低濃度Ｎ型不純物層であるＮウェルと同時に作製でき、エミッタ１０は、ＰＭＯＳのソース、あるいはドレインである高濃度Ｐ型不純物層と同時に作製できる。したがって、製造コストの増加を伴わない。
【００６４】
また、サブストレート型ＰＮＰバイポーラトランジスタのエミッタ１０にヒータ１を電気的に接続した構成であるため、このトランジスタに流れる電流が、全てヒータ１を流れる構成となる。したがって、無駄な電力消費が無く、エネルギー効率が非常に良いという効果を有する。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態のインクジェット記録ヘッドが備える基板のヒータ近傍の一例を示す断面図である。
【図２】第１の実施形態のインクジェット記録ヘッドにおける主要部の回路の一例を示す回路図である。
【図３】第１の実施形態のインクジェット記録ヘッドにおける配線のレイアウトの一例を示す平面図である。
【図４】電源電位と接地電位との間の各抵抗の構成を示す回路図である。
【図５】第２の実施形態のインクジェット記録ヘッドが備える基板のヒータ近傍の一例を示す断面図である。
【図６】第２の実施形態のインクジェット記録ヘッドにおける主要部の回路の一例を示す回路図である。
【図７】第３の実施形態のインクジェット記録ヘッドにおける主要部の回路の一例を示す回路図である。
【図８】従来のインクジェット記録ヘッドにおける回路の構成を示す回路図である。
【図９】従来のインクジェット記録ヘッドにおけるレイアウトの一例を示す平面図である。
【図１０】従来のインクジェット記録ヘッドにおけるブロック毎に電源配線が設けられたレイアウトの一例を示す平面図である。
【図１１】従来のインクジェット記録ヘッドにおけるレイアウトを示す部分拡大図である。
【符号の説明】
【００６６】
１  ヒータ
２  スイッチング素子
２ａ  第１の端子
２ｂ  第２の端子
２ｃ  制御端子
３  レベル変換回路
４  裏面電極
５ａ，５ｂ，５ｃ  配線層
６  インク供給口
７  インク吐出口
８ａ  絶縁層
８ｂ  保護層
９  基板
９ａ  表面（第１の表面）
９ｂ  裏面（第２の表面）
１０  エミッタ（高濃度Ｐ型拡散層）
１１  ベース（低濃度Ｎ型拡散層）
１２  コレクタ（Ｐ型半導体基板）
１３  高濃度Ｐ型拡散層
１４  分離層
３０  ヒータ部
３１  ロジック回路部
３２  スイッチング素子部
３３  レベル変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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