(57)【要約】【課題】電源及びＧＮＤのオープン故障を自己診断することができる半導体集積回路を提供すること【解決手段】半導体集積回路２０は、複数のパッド２５と、その複数のパッド２５に接続された内部配線４０と、その複数のパッド２５に接続されたモニタ回路３０と、そのモニタ回路３０に接続された検出回路６０とを備える。モニタ回路３０は、複数のパッド２５のそれぞれの電位に対応する値を示す複数の測定信号ＳＶを、検出回路６０に出力する。検出回路６０は、入力された複数の測定信号ＳＶに基づき、複数のパッド２５における電位の違いを検出する。【選択図】      図２
2005322768.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッドと、
前記複数のパッドに接続された内部配線と、
前記複数のパッドに接続されたモニタ回路と、
前記モニタ回路に接続された検出回路と
を具備し、
前記モニタ回路は、前記複数のパッドのそれぞれの電位に対応する値を示す複数の測定信号を、前記検出回路に出力し、
前記検出回路は、前記複数の測定信号に基づき、前記複数のパッドにおける電位の違いを検出する
半導体集積回路。
【請求項２】
前記モニタ回路は、
前記複数のパッドに接続されたセレクタ回路と、
前記セレクタ回路に接続された変換回路と
を備え、
前記セレクタ回路は、前記複数のパッドのそれぞれの電位を順番に前記変換回路に供給し、
前記変換回路は、供給される前記電位に対応する値を示す前記測定信号を生成し、前記測定信号を前記検出回路に出力することを特徴とする
請求項１記載の半導体集積回路。
【請求項３】
前記モニタ回路は、前記複数のパッドのそれぞれに接続された複数の変換回路を備え、
前記複数の変換回路のそれぞれは、前記複数のパッドのそれぞれの電位に対応する値を示す前記測定信号を生成し、前記測定信号を前記検出回路に出力することを特徴とする
請求項１記載の半導体集積回路。
【請求項４】
前記変換回路は、ＡＤコンバータを備え、
前記ＡＤコンバータは、前記電位をデジタル信号に変換し、前記デジタル信号を前記測定信号として前記検出回路に出力することを特徴とする
請求項２または３に記載の半導体集積回路。
【請求項５】
前記変換回路は、
前記電位が供給される発振器と、
前記発振器に接続されたカウンタと
を備え、
前記発振器は、前記電位に応じた周波数を有するクロック信号を前記カウンタに出力し、
前記カウンタは、前記クロック信号の前記周波数を検出し、前記周波数を示すデジタル信号を前記測定信号として前記検出回路に出力し、
前記検出回路は、前記複数の測定信号のそれぞれが示す前記周波数に基づき、前記複数のパッドにおける電位の違いを検出することを特徴とする
請求項２または３記載の半導体集積回路。
【請求項６】
前記変換回路は、
前記電位が供給されるワンショットパルス発生回路と、
前記ワンショットパルス発生回路に接続されたカウンタと
を備え、
前記ワンショットパルス発生回路は、前記電位に応じたパルス幅を有するパルスを生成し、前記パルスを前記カウンタに出力し、
前記カウンタは、前記パルス幅を検出し、前記パルス幅を示すデジタル信号を前記測定信号として前記検出回路に出力し、
前記検出回路は、前記複数の測定信号のそれぞれが示す前記パルス幅に基づき、前記複数のパッドにおける電位の違いを検出することを特徴とする
請求項２または３記載の半導体集積回路。
【請求項７】
前記検出回路は、前記電位の違いを検出する検出動作を定期的に実行することを特徴とする
請求項１ないし６のいずれかに記載の半導体集積回路。
【請求項８】
前記内部配線に接続され、通常動作時よりも大きな電流を前記内部配線に流す電流回路を更に具備することを特徴とする
請求項１ないし７記載の半導体集積回路。
【請求項９】
前記検出回路に接続されたメモリを更に具備し、
前記検出回路は、前記測定信号が示す前記値を前記メモリに格納し、
前記検出回路は、前記測定信号が入力される度に、入力された前記測定信号が示す前記値と、前記メモリに格納された過去の前記値とを比較し、前記値の経時変化を検出することを特徴とする
請求項１ないし８記載の半導体集積回路。
【請求項１０】
請求項１ないし９のいずれかに記載の半導体集積回路と、
前記半導体集積回路を収納するパッケージと、
前記半導体集積回路の複数のパッドのそれぞれにボンディングワイヤを介して接続された複数のリードと
を具備する
半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、オープン不良検出回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
近年、パッケージ内部に半導体集積回路（ＬＳＩチップ）が収納された半導体デバイスにおいて、パッケージ外部につながるリード（電源端子、グランド端子）と、ＬＳＩチップ上のパッドとの接続にはボンディングワイヤを使用するのが一般的であるが、パッケージを小型化するために半田バンプにより接続する方法も急速に増加しつつある。また、実装基板と半導体デバイスとの接続方法としても、リードを半田で接着する方式が一般的であったが、ＢＧＡパッケージのように半田ボールを使用した実装方法も広く普及している。これらの半導体デバイスでは、ＬＳＩチップと実装基板を確実に接続する方法の確立が重要であるが、組み立て時のストレスや、実装時のストレス、実使用中のストレスなどの要因でボンディングワイヤの断線、半田クラックによる断線が生じるのは避けられない。そこで、断線が生じたことを検知する手段の確立が重要となる。通常の信号線の場合、断線すると動作異常になるため検知可能であるが、複数ある電源やＧＮＤ端子のうちの一部が断線した場合には検知することが困難である。ＬＳＩの高集積化や低電圧化が進むにつれて、電源やＧＮＤ端子の断線は無視できなくなるため、それを検出する技術が注目されている。
【０００３】
複数ある電源やＧＮＤ端子のうちの一部の断線や接触不良を検出する従来の技術として、パッケージ化後の半導体デバイスにおいて、電源−ＧＮＤ端子間に電流経路をつくり、これら端子間に電圧を印加することによって流れる電流の値を端子間に接続された電流計により計測するものが知られている。このような、従来技術として、特許文献１に記載されるものが知られている。
【０００４】
【特許文献１】特開２０００−１９３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術のように、電流値を測定することによって接触不良を検出するためには、電流測定用の装置が必要である。さらに、この装置を電源−ＧＮＤ間に接続して測定を行う必要性があるため、電源端子の数が増加すればするほど、測定の回数が増加し、半導体集積回路のテストにかかる時間が増加すると共にコストが増加することになる。
【０００６】
したがって、本発明の目的は、外付けの測定装置（テスタ）を必要とせず、内部で断線、接触不良等のオープン不良を検出することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明に係る半導体集積回路（２０）は、複数のパッド（２５）と、その複数のパッド（２５）に接続された内部配線（４０）と、その複数のパッド（２５）に接続されたモニタ回路（３０）と、そのモニタ回路（３０）に接続された検出回路（６０）とを備える。モニタ回路（３０）は、複数のパッド（２５）のそれぞれの電位に対応する値を示す複数の測定信号（ＳＶ）を、検出回路（６０）に出力する。検出回路（６０）は、入力された複数の測定信号（ＳＶ）に基づき、複数のパッド（２５）における電位の非対称（電位の差）を検出する。
【０００９】
本発明に係る半導体集積回路（２０）において、モニタ回路（３０）は、複数のパッド（２５）に接続されたセレクタ回路（３３）と、そのセレクタ回路（３３）に接続された変換回路（５０）とを備える。このセレクタ回路（３３）は、複数のパッド（２５）のそれぞれの電位を順番に変換回路（５０）に供給する。変換回路（５０）は、供給される電位に対応する値を示す測定信号（ＳＶ）を生成し、その測定信号（ＳＶ）を検出回路（６０）に出力する。また、本発明に係る半導体集積回路（２０）において、モニタ回路（３０）は、複数のパッド（２５）のそれぞれに接続された複数の変換回路（５０）を備えてもよい。その複数の変換回路（５０）のそれぞれは、複数のパッド（２５）のそれぞれの電位に対応する値を示す測定信号（ＳＶ）を生成し、その測定信号（ＳＶ）を検出回路（６０）に出力する。
【００１０】
本発明に係る半導体集積回路（２０）において、変換回路（５０）は、ＡＤコンバータ（５１）を備える。このＡＤコンバータ（５１）は、上述の電位をデジタル信号に変換し、そのデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。
【００１１】
本発明に係る半導体集積回路（２０）において、変換回路（５０）は、上述の電位が供給される発振器（５２）と、その発振器（５２）に接続されたカウンタ（５３）とを備える。発振器（５２）は、その電位に応じた周波数を有するクロック信号（ＳＣ）をカウンタ（５３）に出力する。カウンタ（５３）は、そのクロック信号（ＳＣ）の周波数を検出し、その周波数を示すデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。検出回路（６０）は、複数の測定信号（ＳＶ）のそれぞれが示す周波数に基づき、複数のパッド（２５）における電位の非対称を検出する。
【００１２】
本発明に係る半導体集積回路（２０）において、変換回路（５０）は、上述の電位が供給されるワンショットパルス発生回路（５４）と、そのワンショットパルス発生回路（５４）に接続されたカウンタ（５５）とを備える。ワンショットパルス発生回路（５４）は、その電位に応じたパルス幅（Ｗ）を有するパルス（ＳＰ）を生成し、そのパルス（ＳＰ）をカウンタ（５５）に出力する。カウンタ（５５）は、パルス幅（Ｗ）を検出し、そのパルス幅（Ｗ）を示すデジタル信号を測定信号（ＳＶ）として検出回路（６０）に出力する。検出回路（６０）は、複数の測定信号（ＳＶ）のそれぞれが示すパルス幅（Ｗ）に基づき、複数のパッド（２５）における電位の非対称を検出する。
【００１３】
以上に説明されたように、本発明に係る半導体集積回路（２０）及び半導体デバイス（１０）によれば、専用のテスタを用いることなく、「オープン故障」の検出動作が実行される。従って、半導体デバイス（１０）が実装基板（１００）に実装された後に、「ボンディング不良」に加えて「実装不良」をも検出することが可能となる。
【００１４】
本発明に係る半導体集積回路（２０）において、検出回路（６０）は、複数のパッド（２５）における電位の非対称の検出動作を定期的に実行する。このように、本発明に係る半導体集積回路（２０）は、オープン故障を「自己診断」することが可能である。これは、過酷な環境や高信頼性が要求される環境で使用される場合に特に有用である。
【００１５】
本発明に係る半導体集積回路（２０）は、内部配線（４０）に接続された電流回路（８０）を更に備えてもよい。この電流回路（８０）は、通常動作時よりも大きな電流を内部配線（４０）に流す。また、本発明に係る半導体集積回路（２０）は、検出回路（６０）に接続されたメモリ（９０）を更に備えてもよい。この場合、検出回路（６０）は、測定信号（ＳＶ）が示す値をそのメモリ（９０）に格納する。そして、検出回路（６０）は、測定信号（ＳＶ）が入力される度に、その入力された測定信号（ＳＶ）が示す値と、メモリ（９０）に格納された過去の値とを比較し、値の経時変化を検出する。
【００１６】
本発明に係る半導体デバイス（１０）は、上述の半導体集積回路（２０）と、その半導体集積回路（２０）を収納するパッケージ（１１）と、複数のリード（１５）とを備える。この複数のリード（１５）は、半導体集積回路（２０）の複数のパッド（２５）のそれぞれにボンディングワイヤ（２２）を介して接続される。
【発明の効果】
【００１７】
本発明に係る半導体集積回路によれば、モニタ回路及び検出回路によって各電源端子の電位の違いを検出できるため、テスター等の装置を用いることなくボンディング不良を検出することが可能となる。
【００１８】
本発明に係る半導体集積回路によれば、その半導体集積回路がパッケージ化（モールディング）され半導体デバイスとして機器に実装された後でも、内蔵されたモニタ回路及び検出回路によって各電源端子の電位の違いを測定することができるため、実装後の不良である実装不良も検出することが可能となる。
【００１９】
本発明に係る半導体集積回路は、内蔵されたモニタ回路及び検出回路を有しているため、電源が投入されたタイミングや、通常動作時に定期的に発生されるタイミングにてそのモニタ回路や検出回路を動作させることによって、容易にオープン故障を自己診断することが可能である。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明による半導体集積回路（ＬＳＩチップ）及び半導体デバイスを説明する。
【００２１】
図１は、実装基板上に実装された本発明に係る半導体デバイスを示す平面図である。半導体デバイス１０はＬＳＩチップ（半導体集積回路）２０を備え、このＬＳＩチップ２０はパッケージ１１に収納されている。ＬＳＩチップ２０は、複数のパッド２５を備え、複数のパッド２５は、複数の電源用パッド２５ａと複数のグランド用パッド２５ｂを含む。ＬＳＩチップ２０内部には、複数の電源用パッド２５ａから電源電位が、又、複数のグランド用パッド２５ｂからグランド電位がそれぞれ供給される。
【００２２】
パッケージ１１には、複数のパッド２５のそれぞれに対応する複数のリード１５が設けられている。複数のリード１５は、複数の電源用リード１５ａと複数のグランド用リード１５ｂを含む。複数の電源用リード１５ａのそれぞれは、ボンディングワイヤ２２を介して複数の電源用パッド２５ａに接続され、複数のグランド用リード１５ｂのそれぞれは、ボンディングワイヤ２２を介して複数のグランド用パッド２５ｂに接続されている。また、これら複数のリード１５は、電源端子やグランド端子としてパッケージ１１から露出されている。１つの電源用リード１５ａと１つのグランド用リード１５ｂは、対になって配置されている。
【００２３】
以上のような半導体デバイス１０が、実装基板１００上に設置されている。実装基板１００には、電源１２０につながる基板上の電源配線１１０ａとグランドにつながる基板上のグランド配線１１０ｂとが配置されている。複数の電源用リード１５ａは、接続配線１１２を介して電源配線１１０ａに接続され、複数のグランド用リード１５ｂは、接続配線１１２を介してグランド配線１１０ｂに接続されている。このように、複数の電源用パッド２５ａには電源電位が印加され、複数のグランド用パッド２５ｂにはグランド電位が印加される。ここで、ボンディングワイヤ２２や接続配線１１２のいずれかにオープン故障が発生した場合（「ボンディング不良」、「実装不良」）、ＬＳＩチップ２０には所定の電位が供給されなくなる。これは、ＬＳＩチップ２０や半導体デバイス１０の不具合の原因となる。
【００２４】
図２は、本発明に係るＬＳＩチップ２０の構成を示すブロック図である。複数のパッド２５は、ＬＳＩチップ２０内の内部配線４０に接続されており、ＬＳＩチップ２０内で互いに短絡されている。ここで、複数のパッド２５は、複数の電源用パッド２５ａあるいは複数のグランド用パッド２５ｂを示し、内部配線４０は、電源用の内部配線あるいはグランド用の内部配線を示す。以下の説明において、簡単のため、電源用の配線に対する構成が示される。グランド用の配線に対する構成も、以下に示される構成と同様である。
【００２５】
図２に示されるように、本発明に係るＬＳＩチップ２０は、複数のパッド２５と、内部配線４０と、モニタ回路３０と、検出回路６０とを備えている。モニタ回路３０は、複数のパッド２５のそれぞれにおける電位を検出できるように接続されている。例えば、複数のパッド２５はノード４２において内部配線４０に接続し、モニタ回路３０は、ノード４２あるいはその近傍を介して、複数のパッド２５に接続されている。オープン不良を検出するための検出回路６０は、モニタ回路３０に接続され、ＣＰＵ（Central Processing Unit）６６を備えている。
【００２６】
また、モニタ回路３０は、セレクタ回路３３と変換回路５０を備えている。セレクタ回路３３は、複数のパッド２５のそれぞれにおける電位を検出できるように接続されており、変換回路５０は、セレクタ回路３３に接続されている。
【００２７】
このようなＬＳＩチップ２０において、複数のパッド２５のそれぞれにおける電位は、モニタ回路３０のセレクタ回路３３に入力される。セレクタ回路３３は、ＣＰＵ６６からの選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番に変換回路５０に供給する。変換回路５０は、供給される電位に対応する出力として、測定信号ＳＶを検出回路６０に出力する。この測定信号ＳＶは、後述されるように、パッド２５の電位に対応する値を示す。複数のパッド２５のそれぞれの電位に対して複数の測定信号ＳＶが生成され、その複数の測定信号ＳＶは検出回路６０に入力される。そして、ＣＰＵ６６は、複数の測定信号ＳＶが示す値に基づき、複数のパッド２５における電位の違い（非対称）を検出する。
【００２８】
例えば、図２中のパッド２５ｘに接続されているボンディングワイヤ２２又は接続配線１１２（図１参照）にオープン故障が発生した場合、そのパッド２５ｘに対する電源電位の供給は停止する。この時、そのパッド２５ｘ以外のパッド２５には電源電位が印加されるが、パッド２５ｘの電位は、内部配線４０の配線抵抗のため電源電位よりも低くなる。このように、複数のパッド２５における電位は異なり、非対称になる。つまり、複数のパッド２５における電位の違い（非対称）を検出することによって、ボンディングワイヤ２２又は接続配線１１２のオープン故障を検知することが可能となる。
【００２９】
ＣＰＵ６６は、パッド２５ｘの電位と他のパッド２５の電位との差または比を算出する。算出された値が所定の閾値を超えた場合、ＣＰＵ６６は、複数のパッド２５における電位が非対称であると判断する。この時、ＣＰＵ６６はエラー信号ＥＲＲを出力し、そのエラー信号ＥＲＲはポートのいずれかから出力される。
【００３０】
グランド用の配線に対する構成・動作も、上記の構成・動作と同様である。ただし、この場合、オープン故障が発生したボンディングワイヤ２２又は接続配線１１２に接続されているパッド２５の電位は、他のパッド２５の電位よりも高くなる。ＣＰＵ６６は、上記の場合と同様に、複数のパッド２５における電位の違い（非対称）を検出する。これにより、ボンディングワイヤ２２又は接続配線１１２のオープン故障が検知される。
【００３１】
以上に説明されたように、本発明に係るＬＳＩチップ２０及び半導体デバイス１０によれば、専用のテスタを用いることなく、「オープン故障」の検出動作が実行される。従って、半導体デバイス１０が実装基板１００に実装された後も（図１参照）、ボンディングワイヤ２２や接続配線１１２の断線が検出され得る。つまり、本発明によれば、「ボンディング不良」のみならず「実装不良」をも検出することが可能となる。
【００３２】
また、専用のテスタが不要であり、検出機構（検出回路６０及びモニタ回路３０）を内蔵しているため、本発明に係るＬＳＩチップ２０及び半導体デバイス１０は、オープン故障を「自己診断」することが可能である。例えば、複数のパッド２５における電位の違いの検出動作が、半導体デバイス１０の電源がＯＮされた時に実行されるように設定されていれば、電源がＯＮされる度に自己診断が行われる。また、通常動作時において、ＣＰＵ６６が検出機構に対して検出動作を定期的に実行させることにより、ＣＰＵ６６による指示が行われる度に自己診断が行われることになる。したがって、本検出機構を備えた半導体集積回路は、過酷な環境や高信頼性が要求される環境で使用される場合、例えば、高信頼性が求められる車載用ＩＣにおいても好適である。
【００３３】
以下、本発明に係るモニタ回路３０について、更に詳しく説明する。
【００３４】
（第一の実施の形態）
図３は、本発明の第一の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、ＡＤコンバータ５１を備えている。セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番にＡＤコンバータ５１に入力する。ＡＤコンバータ５１は、入力された電位をＡＤ変換し、その電位の値を示すデジタル信号を生成する。このデジタル信号は、測定信号ＳＶとして、ＡＤコンバータ５１から検出回路６０に出力される。そして、検出回路６０は、複数の測定信号ＳＶに基づき、複数のパッド２５における電位の非対称を検出する。本実施の形態において、ＡＤコンバータ５１は、既に搭載されている別の回路のＡＤコンバータと共用されてもよい。
【００３５】
このように、本実施の形態に係るＬＳＩチップ２０及び半導体デバイス１０によれば、内蔵された検出機構によってボンディング不良及び実装不良を検出することが可能となる。また、検出機構が定期的（電源ＯＮ時や、通常動作時の任意のタイミング）に検出動作を行うことによって、それらオープン故障を自己診断することが可能となる。
【００３６】
（第二の実施の形態）
図４は、本発明の第二の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、電位が供給される発振器５２と、その発振器５２に接続されたカウンタ５３を備えている。また、カウンタ５３は、ＰＬＬ（Phase Locked Loop）回路７０に接続されている。カウンタ５３には、ＰＬＬ回路７０から参照クロック信号ＣＬＫが供給されている。
【００３７】
セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番に発振器５２に供給する。この発振器５２は、供給された電位とグランドとの電位差を動作電圧として動作し、供給された電位に応じた周波数を有するクロック信号ＳＣを生成する。この発振器５２として、ＣＲ発振器やＶＣＯ（Voltage Controlled Oscillator；電圧制御発振器）が例示される。生成されたクロック信号ＳＣは、カウンタ５３に出力される。カウンタ５３は、ＰＬＬ７０からの参照クロック信号ＣＬＫを参照することによって、クロック信号ＳＣの周波数を算出する。そして、カウンタ５３は、算出された周波数を示すデジタル信号を測定信号ＳＶとして検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶのそれぞれが示す周波数に基づき、複数のパッド２５における電位の違い（非対称）を検出する。
【００３８】
このように、本実施の形態に係るＬＳＩチップ２０及び半導体デバイス１０によれば、内蔵された検出機構によってボンディング不良及び実装不良を検出することが可能となる。また、検出機構が定期的（電源ＯＮ時や、通常動作時の任意のタイミング）に検出動作を行うことによって、それらオープン故障を自己診断することが可能となる。
【００３９】
（第三の実施の形態）
図５は、本発明の第三の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、電位が供給されるワンショットパルス（ＯＳＰ）発生回路５４と、そのワンショットパルス発生回路５４に接続されたカウンタ５５を備えている。また、カウンタ５５は、ＰＬＬ回路７０に接続されている。カウンタ５５には、ＰＬＬ回路７０から参照クロック信号ＣＬＫが供給されている。
【００４０】
セレクタ回路３３は、選択信号ＳＳに従い、複数のパッド２５のそれぞれの電位を順番にワンショットパルス発生回路５４に供給する。このワンショットパルス発生回路５４は、供給された電位とグランドとの電位差を動作電圧として動作し、１つのパルスを生成する。この１つのパルスを示すパルス信号ＳＰは、カウンタ５５に出力される。図６は、ワンショットパルス発生回路５４によって生成されるパルス信号ＳＰの例及び参照クロック信号ＣＬＫを示す。一般的に、生成されるパルスの立ち上がりエッジＥＲ及び立ち下がりエッジＥＦの期間は、ワンショットパルス発生回路５４の動作電圧に依存することが知られている。つまり、ワンショットパルス発生回路５４は、供給された電位に応じたパルス幅を有するパルスを生成する。
【００４１】
カウンタ５５は、ワンショットパルス発生回路５４から出力されたパルス信号ＳＰを受け取り、そのパルス信号ＳＰが示すパルスの幅Ｗを検出する。具体的には、図６に示されるように、所定の閾値を参照することによって、パルスの開始時刻ｔ１及び終了時刻ｔ２が決定される。そして、カウンタ５５は、ＰＬＬ７０からの参照クロック信号ＣＬＫを参照することによって、パルス幅Ｗを算出する。その後、カウンタ５５は、算出されたパルス幅Ｗを示すデジタル信号を測定信号ＳＶとして検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶのそれぞれが示すパルス幅Ｗに基づき、複数のパッド２５における電位の違い（非対称）を検出する。
【００４２】
このように、本実施の形態に係るＬＳＩチップ２０及び半導体デバイス１０によれば、内蔵された検出機構によってボンディング不良及び実装不良を検出することが可能となる。また、検出機構が定期的（電源ＯＮ時や、通常動作時の任意のタイミング）に検出動作を行うことによって、それらオープン故障を自己診断することが可能となる。
【００４３】
（第四の実施の形態）
図７は、本発明の第四の実施の形態に係るモニタ回路３０の構成を示すブロック図である。本実施の形態において、変換回路５０は、各々のパッド２５に対して直接設けられている。つまり、本実施の形態に係るモニタ回路３０は、複数の変換回路５０を備え、その複数の変換回路５０のそれぞれは、複数のパッド２５のそれぞれにおける電位を直接検出できるように設けられている。また、複数の変換回路５０には、セレクタ回路３４が接続されている。
【００４４】
複数の変換回路５０の各々は、上述の第一〜第三の実施の形態で示された変換回路５０と同様である。すなわち、複数の変換回路５０のそれぞれは、複数のパッド２５のそれぞれにおける電位に対応する値を示す測定信号ＳＶを生成する。生成された複数の測定信号ＳＶは、複数の変換回路５０のそれぞれからセレクタ回路３４に出力される。セレクタ回路３４は、検出回路６０からの選択信号ＳＳに従い、複数の測定信号ＳＶを順番に検出回路６０に出力する。検出回路６０は、複数の測定信号ＳＶが示す値に基づき、複数のパッド２５における電位の違い（非対称）を検出する。
【００４５】
このように、本実施の形態に係るＬＳＩチップ２０及び半導体デバイス１０によれば、内蔵された検出機構によってボンディング不良及び実装不良を検出することが可能となる。また、検出機構が定期的（電源ＯＮ時や、通常動作時の任意のタイミング）に検出動作を行うことによって、それらオープン故障を自己診断することが可能となる。
【００４６】
（第五の実施の形態）
図８は、本発明の第五の実施の形態にかかるＬＳＩチップ２０の構成を等価的に示すブロック図である。図８において、図２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係るＬＳＩチップ２０は、複数のパッド２５、モニタ回路３０、内部配線４０、検出回路６０に加え、少なくとも１つの電流回路を備えている。この電流回路は内部配線４０に接続され、この電流回路がＯＮされると、通常動作時よりも大きな電流が内部配線４０に流れる。この電流回路として、シンク回路が例示される。
【００４７】
図８において、ＬＳＩチップ２０は、グランドに接続された複数のシンク回路８０を備えている。また、この複数のシンク回路８０のそれぞれは、複数のパッド２５のそれぞれが接続される複数のノード４２近傍に接続されている。更に、複数のシンク回路８０は、シンク回路選択回路８５に接続されている。このシンク回路選択回路８５は、検出回路６０からのシンク回路選択信号ＳＳＩに応答し、複数のシンク回路８０のいずれかをＯＮする。
【００４８】
このようなＬＳＩチップ２０において、あるシンク回路８０がＯＮされた場合、内部配線４０には大電流が流れる。従って、故障箇所に接続されているパッド２５における電位の降下の幅は、上述の第一〜第四の実施の形態における電位の降下の幅よりも大きくなる。つまり、複数のパッド２５における電位の非対称はより顕著になり、検出回路６０によるその非対称の検出精度が向上する。
【００４９】
内部配線４０が電源用の配線である場合、電流回路は、図８に示されるように内部配線４０とグランドとの間に接続される。一方、内部配線４０がグランド用の配線である場合、電流回路は、内部配線４０と電源との間に接続される。この時は、故障箇所に接続されているパッド２５（グランド用パッド２５ｂ）における電位の上昇が増幅される。
【００５０】
本実施の形態に係る構成は、上述の第一〜第四の実施の形態に適用することが可能である。これにより、上述の実施の形態による効果に加えて、複数のパッド２５における電位の違いの検出精度が向上するという効果が得られる。また、図８に示されるように、複数の電流回路（８０）が、複数のパッド２５のそれぞれの近傍に設置されることが好ましい。これにより、故障箇所の精密な解析が可能となる。
【００５１】
（第六の実施の形態）
図９は、本発明の第六の実施の形態に係るＬＳＩチップの構成を示すブロック図である。図９において、図２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係るＬＳＩチップ２０は、検出回路６０に接続された不揮発性メモリ９０を更に備えている。この場合、ＣＰＵ６６は、入力された複数の測定信号ＳＶが示す値を、その不揮発性メモリ９０に格納する。そして、ＣＰＵ６６は、測定信号ＳＶが入力される度に、入力された測定信号が示す値と、不揮発性メモリ９０に格納されている過去の値との比較を行う。このように、測定信号ＳＶが示す値の経時変化が検出される。比較によって得られる値の変化率が所定の閾値を超えた場合、ＣＰＵ６６は、オープン故障が発生したと判断し、エラー信号ＥＲＲを出力する。
【００５２】
本実施の形態に係る構成は、上述の第一〜第五の実施の形態に適用することが可能である。これにより、上述の実施の形態による効果に加えて、複数のパッド２５に印加される電位の経時変化を精密に解析できるという効果が得られる。
【００５３】
上述の各実施の形態において、検出機構が複数のパッド２５における電位の違いを検出すること、すなわち、電位の相対的な差を検出し、相対的な差が許容範囲に入っているか否かを判断することについて説明がなされたが、検出機構が電位の期待値と複数のパッド２５における電位とを比較し、その差が許容範囲に入っているか否かを判断するように構成されてもよい。
【００５４】
また、各実施の形態では、検出回路６０がエラー信号ＥＲＲを出力するものについて記載されたが、エラー信号ＥＲＲは、図示されない信号端子を介して半導体デバイス１０の外部に伝達されるものであっても良い。
【００５５】
また、各実施の形態では、半導体デバイス１０内のボンディングワイヤ２２のオープン不良について説明したが、半導体デバイス１０内のＬＳＩチップ２０が半田バンプにより接続されている場合にも、ＬＳＩチップ２０の半田バンプと半導体デバイス１０との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。また、半導体デバイス１０を実装基板１００に実装する際にＢＧＡを用いて接続が行われる場合にも、半導体デバイス１０と実装基板１００との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。すなわち、ＬＳＩチップ２０は、内部に検出機構を有しているため、接続方法にかかわらず、ＬＳＩチップ２０と半導体デバイス１０と間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良、及び半導体デバイス１０と実装基板１００との間に複数ある電源やＧＮＤ端子のうちの一部のオープン不良を検出することが可能である。
【図面の簡単な説明】
【００５６】
【図１】図１は、実装基板上に実装された本発明に係る半導体デバイスを示す平面図である。
【図２】図２は、本発明に係るＬＳＩチップの構成を示すブロック図である。
【図３】図３は、本発明の第一の実施の形態に係るモニタ回路の構成を示すブロック図である。
【図４】図４は、本発明の第二の実施の形態に係るモニタ回路の構成を示すブロック図である。
【図５】図５は、本発明の第三の実施の形態に係るモニタ回路の構成を示すブロック図である。
【図６】図６は、本発明の第三の実施の形態に係るＬＳＩチップの動作を説明する図である。
【図７】図７は、本発明の第四の実施の形態に係るモニタ回路の構成を示すブロック図である。
【図８】図８は、本発明の第五の実施の形態に係るＬＳＩチップの構成を示すブロック図である。
【図９】図９は、本発明の第六の実施の形態に係るＬＳＩチップの構成を示すブロック図である。
【符号の説明】
【００５７】
１０    半導体デバイス
１１    パッケージ
１５    リード
２０    ＬＳＩチップ（半導体集積回路）
２２    ボンディングワイヤ
２５    パッド
３０    モニタ回路
３３    セレクタ回路
３４    セレクタ回路
４０    内部電源／グランド配線
５０    変換回路
５１    ＡＤコンバータ
５２    発振器
５３    カウンタ
５４    ワンショットパルス発生回路
５５    カウンタ
６０    検出回路
６６    ＣＰＵ
７０    ＰＬＬ
８０    シンク回路
８５    シンク回路選択回路
９０    不揮発性メモリ
１００    実装基板
１１０    基板上電源／グランド配線
１１２    接続配線
１２０    電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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