(57)【要約】【課題】スライスレベル決定する際の誤差を少なくする為に、単純にサンプリングクロックを速くするのでは、ＰＬＬ等で高速のクロックを作成することになり、ＰＬＬ周辺にノイズが混入することがあり、ノイズの影響によってクロックランイン信号とスライスレベルの比較に、悪い影響を与えてしまう問題点があった。【解決手段】入力信号を第１クロックに応じてサンプリングする第１のサンプルホールド回路と、前記入力信号を第２クロックに応じてサンプリングする第２のサンプルホールド回路と、前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路の出力に応じて、前記入力信号の比較基準となるリファレンスレベルを発生する制御回路を備え、前記入力信号と前記リファレンスレベルとのレベル比較を行う。【選択図】図１
2005244706.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を第１クロックに応じてサンプリングする第１のサンプルホールド回路と、
前記入力信号を第２クロックに応じてサンプリングする第２のサンプルホールド回路と、
前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路の出力に応じて、前記入力信号の比較基準となるリファレンスレベルを発生する制御回路を備え、
前記入力信号と前記リファレンスレベルとのレベル比較を行うことを特徴とするレベル比較器。
【請求項２】
前記第２クロックは、前記第１クロックの逆位相のクロックであることを特徴とする請求項１記載のレベル比較器。
【請求項３】
入力信号がＨレベルであるか、Ｌレベルであるかを判別するレベル比較器であって、
前記入力信号と可変基準信号源のリファレンスレベルとのレベル比較を行うコンパレータと、
前記コンパレータの出力信号を第１クロックに応じて、サンプルホールドする第１サンプルホールド回路と、
前記コンパレータの出力信号を第２クロックに応じてサンプルホールドする第２サンプルホールド回路と、
前記第１サンプルホールド回路及び前記第２サンプルホールド回路からの出力信号に応じて、前記可変基準信号源のリファレンスレベルを変化させる制御回路とを備えることを特徴とするレベル比較器。
【請求項４】
前記第２クロックは、前記第１クロックの逆位相のクロックであることを特徴とする請求項３記載のレベル比較器。
【請求項５】
請求項１乃至４記載のレベル比較器であって、
前記制御回路からの出力デジタル値を可変基準信号源のリファレンスレベルに変換するＤ／Ａコンバータを備えたことを特徴とするレベル比較器。
【請求項６】
請求項１乃至５記載のレベル比較器であって、
前記制御回路は、前記第1のサンプルホールド回路からのＨレベル信号の数と前記第２のサンプルホールド回路からのＨレベル信号の数の論理和をとり、前記第1のサンプルホールド回路からのＬレベル信号の数と前記第２のサンプルホールド回路からのＬレベル信号の数の論理和をとり、
前記論理和をとったＨレベル信号回数と前記論理和をとったＬレベル信号の数を比較し、該比較した結果に応じて、前記可変基準信号源のリファレンスレベルを変化させたことを特徴とするレベル比較器。
【請求項７】
請求項６記載のレベル比較器であって、
前記第1のサンプルホールド回路からのＨレベル信号の数とＬレベル信号の数が等しい場合には、前記可変基準信号源のリファレンスレベルを変化させないことを特徴とするレベル比較器。
【請求項８】
請求項６記載のレベル比較器であって、
前記第２のサンプルホールド回路からのＨレベル信号の数とＬレベル信号の数が等しい場合には、前記可変基準信号源のリファレンスレベルを変化させないことを特徴とするレベル比較器。
【請求項９】
請求項７又は請求項８記載のレベル比較器であって、
前記入力信号は文字を示すデータが重畳された映像信号であることを特徴とするレベル比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヨーロッパ地域のＴＶ放送にて以前よりＶＴＲの自動録画調整、放送局の認識等を可能とする、ＶＰＳ（Ｖｉｄｅｏ  Ｐｒｏｇｒａｍ  Ｓｙｓｔｅｍ）、ＰＤＣ（Ｐｒｏｇｒａｍ  Ｄｅｌｉｖｅｒｙ  Ｃｏｎｔｒｏｌ）等のデータが垂直帰線期間に重畳された入力信号を基準電圧とレベル比較するレベル比較器であり、特に放送信号の垂直帰線期間に重畳された中から、ＶＰＳ、ＰＤＣといったデータ信号を抜き取る際に好適なレベル比較器に関する。
【背景技術】
【０００２】
テレビ受像器で受信するための映像信号に文字などを示すデータを重畳する方式として、例えば欧州で行われているテレテキスト方式がある。テレテキストは、映像信号における垂直ブランキング期間に文字などを示すデータを重畳して送信する技術である。テレビ受像器で文字などを確認するには、送信されてくる映像信号からデータを分離する回路が必要であり、この重畳されたデータを映像信号から分離するのがレベル比較器である。テレテキストではデータの有無を示すクロックランイン信号（パルス信号）を持っており、レベル比較器は、あらかじめ定められたクロックランイン信号の振幅の中点をスライスレベルとし、当該スライスレベルを基準とすることにより映像信号からデータを分離する。
【０００３】
ところがこれらの映像信号において、テレビ受像器によるチューニングずれや受信状況の変化があった場合、クロックランイン信号の波形が変化する場合がある。するとレベル比較器はクロックランイン信号の波形の歪みや振幅の変化によってスライスレベルがクロックランイン信号の振幅の中点でなくなるためデータを正確に分離できなくなる。そこでクロックランイン信号の波形が変化した場合においてもスライスレベルを正確に決定し、データを読み出すことのできる特許文献１に記載されたレベル比較器が提案されている。
【０００４】
また、近年、図３に示すブロック図の様に、Ｄ／Ａコンバータを使ったレベル比較器も提案されている。図２のレベル比較器では、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（変換回路）３０、コンパレータ（比較回路）４０とを有している。
【０００５】
タイミング発生回路１０は、映像信号に含まれる所定の垂直同期信号ＶＳｙｎｃおよび水平同期信号ＨＳｙｎｃから、制御回路２０を動作可能とするためのＤ／Ａ制御許可信号を生成する（“ＬＯＷ”から “ＨＩＧＨ”となる）。Ｄ／Ａ制御許可信号が生成されることによって制御回路２０は動作可能（Ｄ／Ａ制御可能）となる。なおタイミング発生回路１０はタイマー７０を有しており、Ｄ／Ａ制御許可信号が“ＬＯＷ”から “ＨＩＧＨ”となるタイミングは、タイマー７０によって調整される。
【０００６】
制御回路２０は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値（ＣＭＰ出力）のサンプリングを行い、一定の値の差をもって増加または減少するデジタル信号をＤ／Ａコンバータ３０に出力する。このサンプリングの周波数は入力されるクロックの数倍（例えば４倍）となるように設定される。
【０００７】
Ｄ／Ａコンバータ３０を使ったレベル比較器では、Ｄ／Ａコンバータ３０に設定されたデジタル値に応じて、スライスレベルとなるアナログ信号を作成し、作成されたスライスレベルを用いて、送信されてくる映像信号との比較を行っている。
【０００８】
Ｄ／Ａコンバータ３０に設定されるデジタル値は、微調整が可能であり、クロックランイン信号に何らかの原因でチューニングがずれた場合には、デジタル値を増減させることで、映像信号に含まれるクロックランイン信号を正確に分離できるといったメリットがある。
【０００９】
デジタル値を増減するには、クロックランイン信号と、スライスレベルの比較結果を、クロックランイン信号の周波数の整数倍クロックでサインプリングし、クロックランイン信号が大きければ、スライスレベルを増加させ、逆に、クロックランイン信号が小さければ、スライスレベルを減少させる処理を行っている。
【特許文献１】特開平１１−４１５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３に示す従来の構成では、コンパレータ４０の＋（非反転入力）端子には映像信号が入力され、−（反転入力）端子にはアナログ信号が入力される。そしてコンパレータ４０は映像信号とアナログ信号との大小の比較を行い、その結果映像信号がアナログ信号より大の場合には「ＨＩＧＨ」（「Ｈ」）を、映像信号がアナログ信号より小の場合には「ＬＯＷ」（「Ｌ」）を出力する。
【００１１】
しかし、図４に示す様に、クロックランイン信号とスライスレベルの比較に基づいて、スライスレベルを増減する場合、仮にスライスレベルが中点レベルだったとしても、サンプリングする位置により、クロックランイン信号とスライスレベルの比較結果に誤差が発生する場合がある。
【００１２】
図６に示すに様に、この誤差の影響により、クロックランイン信号とスライスレベルの比較結果の「Ｌ」の部分が多くなり、スライスレベルが高め目に設定されていると判断され、スライスレベルを低くする調整を行ってしまうことがある。誤って、スライスレベルを低く設定した場合、映像データは正しい値にならないと言った問題点があった。
【００１３】
また、誤差を少なくする為に、サンプリングクロックを速くすることが考えられるが、ＰＬＬ等で高速のクロックを作成することになり、ＰＬＬ等からノイズが混入することがあり、ノイズの影響により、クロックランイン信号とスライスレベルの比較に、悪い影響を与えることがあり、消費電力が増大すると言った問題点があった。
【課題を解決するための手段】
【００１４】
本発明に係る主たる発明は、入力信号を第１クロックに応じてサンプリングする第１のサンプルホールド回路と、前記入力信号を第２クロックに応じてサンプリングする第２のサンプルホールド回路と、前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路の出力に応じて、前記入力信号の比較基準となるリファレンスレベルを発生する制御回路を備え、前記入力信号と前記リファレンスレベルとのレベル比較を行うことを特徴とする。
【００１５】
また、本発明の他の特徴は、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１６】
本発明によれば、第１クロックに応じてサンプリングする第１のサンプルホールド回路と第２クロックに応じてサンプリングする第２のサンプルホールド回路から出力に応じて、入力信号の比較基準となるリファレンスレベルを発生する為、比較基準となるリファレンスレベルに含まれる誤差を少なくすることが出来る。
【００１７】
また、第２クロックに用いられるクロックを、第１クロックの逆位相とすることで、クロック源が１つしか必要とせず、使い勝手が良くなる。
【００１８】
また、第１のサンプルホールド回路からの出力信号又は、第２のサンプルホールド回路からの出力信号のいずれかが等しい場合には、比較基準となるリファレンスレベルを変化させないことで、変化させることで誤差が増加することを防ぐことが出来る。
【００１９】
また、本実施例によれば、スライスレベルがクロックランイン信号の振幅の中点レベルから、離れることを防ぎ、サンプリングクロックを高速化すること無しに、入力される映像信号からデータを高精度で検出することが出来、レベル比較器としての信頼性を向上できるといった利点があげられる。
【発明を実施するための最良の形態】
【００２０】
本発明の詳細を図面に従って具体的に説明する。図１は本発明のレベル比較器を示すブロック図である。同図に示す様に当該レベル比較器は、タイミング発生回路１０、制御回路２０、第１保持回路２１、第２保持回路２２、Ｄ／Ａコンバータ３０、コンパレータ４０とを有している。図１に示す当該レベル比較器は、図３で示したタイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（変換回路）３０、コンパレータ（比較回路）４０と同等の動作を行う。
【００２１】
第１保持回路２１は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値を第１クロックによりサンプリングを行い、サンプリング結果を制御回路２０へ出力する。スライスレベルに対して、クロックランイン信号が高ければ、「Ｈ」、逆に、スライスレベルに対して、クロックランイン信号が低ければ「Ｌ」を出力する。この第１クロックの周波数は入力されるクロックランイン信号の数倍となるように設定される。
【００２２】
同様に、第２保持回路２２は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値を第２クロックによりサンプリングを行い、サンプリング結果を制御回路２０へ出力する。第１保持回路２１と同様に、スライスレベルに対して、クロックランイン信号が高ければ、「Ｈ」、逆に、スライスレベルに対して、クロックランイン信号が低ければ「Ｌ」を出力する。この第２クロックの周波数は入力されるクロックランイン信号の数倍となるように設定される。
【００２３】
図５は、図１を構成した場合、本発明の実施の形態に係るレベル比較器の動作を説明するための波形を示す。第１クロックによる比較と、第２クロックによる比較を並行して用いることで、誤差を最小限にする。
【００２４】
制御回路２０は、第１保持回路２１及び、第２保持回路２２からの信号に応じて、Ｄ／Ａコンバータ３０に設定されるデジタル値を増加及び減少させる。
【００２５】
図５の結果から、第１保持回路２１からの結果が、「Ｈ」が５区間で、「Ｌ」の区間が６区間とした場合、第１保持回路２１から結果のみを反映すれば、「Ｌ」の区間が１区間多いので、スライスレベルを下げるための処理を行うことになる。
【００２６】
しかし、第２保持回路２２からの結果が、「Ｈ」が３区間、「Ｌ」が３区間としたら、第２保持回路２２からの結果では、「Ｈ」と「Ｌ」の区間が等しいので、第２保持回路２２から結果からは、スライスレベルは正しいと判断出来る。
第1保持回路及び前記第２保持回路からの結果のうち、どちらか結果が等しい場合には、スライスレベルは正しいと判断し、デジタル値を増減させない。
【００２７】
図２には、第１クロックをインバータ２３により反転させた逆相クロックを、第２保持回路２２へ供給する場合を図示する。第２クロックが必要なくなり、使い勝手が良くなる。
【００２８】
図６は、図２を構成した場合、本発明の実施の形態に係るレベル比較器の動作を説明するための波形を示す。第１クロックによる比較と、第２クロックによる比較を並行して用いることで、誤差を最小限にする。
【００２９】
図６の結果から、第１保持回路２１からの結果が、「Ｈ」が５区間で、「Ｌ」の区間が６区間とした場合、第１保持回路２１から結果のみを反映すれば、「Ｌ」の区間が１区間多いので、スライスレベルを下げるための処理を行うことになる。
【００３０】
しかし、第２保持回路２２からの結果が、「Ｈ」が６区間、「Ｌ」が５区間としたら、第２保持回路２２からの結果では、「Ｈ」の区間が１区間多いので、第２保持回路２２から結果のみを反映すれば、スライスレベルを上げるため処理を行うことになる。
【００３１】
そこで、第１保持回路２１及び第２保持回路２２の「Ｈ」区間を足すと１１区間となり、同様に「Ｌ」区間を足すと１１区間となり、「Ｈ」区間と「Ｌ」区間が等しいことが分かる。
【００３２】
第１保持回路２１及び第２保持回路２２の結果を考慮するため、現在のスライスレベルは正しい位置にあるという事が分かり、デジタル値の増減の処理は行わない。制御回路２０がデジタル値を変化させないことで、Ｄ／Ａコンバータ３０から出力されるスライスレベルは、現在の値を保持することになる。
【００３３】
図７は、第１保持回路２１及び第２保持回路２２の内部を示すブロック図である。第１保持回路２１と第２保持回路の内部は、基本的に同様であり、違いは、第１保持回路２１の場合には、クロック信号は第１クロックとなり、第２保持回路の場合には、クロック信号２になる点である。
【００３４】
入力される信号は、２つあり、１つ目は、コンパレータ４０からの入力信号（入力端子２１００）、２つ目は、クロック信号（入力端子２１０１）である。
【００３５】
ＦＦは「フィリプフロップ」の意味であり、ＦＦ２１０２は、コンパレータ４０の入力信号を、クロック信号により切り出しを行う。ＦＦ２１０３は、ＦＦ２１０２を更に、クロック信号により切り出しを行い、１サイクル前のＦＦ２１０２から信号を保持する。
【００３６】
タイミング発生回路２１０４は、ＦＦ２１０２及びＦＦ２１０３からの出力信号を得ることで、コンパレータ４０からの出力が、どのタイミングで「Ｈ」→「Ｌ」及び「Ｌ」→「Ｈ」に変化したかを判断することが出来る。タイミング発生回路２１０４では、コンパレータ４０からの出力が「Ｌ」→「Ｈ」になるタイミングで、正の数カウンタ２１０５に、カウンタのカウント値をリセットする共にスタートする信号を出力し、コンパレータ４０からの出力が「Ｈ」→「Ｌ」になるタイミングで、カウント値をストップする信号を出力し、「Ｈ」の区間をカウントすることが可能になる。「Ｈ」の区間を正確に検出するためには、オーバーフローすることも考慮し、正の数カウンタ２１０５のビット数は多くしておくことが望ましい。例えば、３ビットのカウンタは、０〜７までカウントすることが出来、４ビットのカウンタは、０〜１５までカウントすることが出来る。
【００３７】
正の数カウンタ２１０５は、カウント値がストップすると、ストップした時点のカウント値と、データを保持するために必要なタイミング信号を、正の数レジスタ２１０８に出力します。正の数レジスタ２１０８では、次のカウント値が出力されるまで、前回のカウント値を保持すると共に、正の数の出力信号として、出力端子から出力する。
【００３８】
同様に、「Ｌ」の区間を検出するためには、タイミング発生回路２１０４は、コンパレータ４０からの出力が「Ｈ」→「Ｌ」になるタイミングで、負の数カウンタ２１０６に、カウンタのカウント値をリセットする共にスタートする信号を出力し、コンパレータ４０からの出力が「Ｌ」→「Ｈ」になるタイミングで、カウント値をストップする信号を出力し、「Ｌ」の区間をカウントすることが可能になります。負の数レジスタ２１０９では、次のカウント値が出力されるまで、前回のカウント値を保持すると共に、負の数の出力信号として、出力端子から出力する。
【００３９】
第１保持回路２１及び第２保持回路２２から出力される信号は３つあり、１つ目はコンパレータ４０からの入力をクロックで切り出した信号（出力端子２１０７）、２つ目は正の数の出力信号（出力端子２１１０）、３つ目は負の数の出力信号（出力端子２１１１）である。
【００４０】
図８は、制御回路２０の内部を示すブロック図である。入力される信号は、全部で、７つあり、１つ目は第１クロック信号（入力端子２０００）、２つ目はコンパレータ４０からの入力を第１クロックで切り出した信号（入力端子２００１）、３つ目は第１保持回路からの正の数の入力信号（入力端子２００２）、４つ目は第１保持回路からの負の数の入力信号（入力端子２００３）、５つ目はコンパレータ４０からの入力を第２クロックで切り出した信号（入力端子２００４）、６つ目は第２保持回路からの正の数の入力信号（入力端子２００５）、７つ目は第２保持回路からの負の数の入力信号（入力端子２００６）である。
【００４１】
タイミング発生回路２００７は、コンパレータ４０からの入力を第１クロックで切り出した信号と、コンパレータ４０からの入力を第２クロックで切り出した信号の２つの信号が共に「Ｈ」→「Ｌ」になるタイミングで第１クロックの１サイクル分「Ｈ」になる信号である「Ｈ」の区間終了信号を出力し、２つの信号が共に「Ｌ」→「Ｈ」になるタイミングで第１クロックの１サイクル分「Ｈ」になる信号である「Ｌ」の区間終了信号を知らせる。
【００４２】
また、比較器２０１０が比較するタイミングを知らせる１サイクル終了信号、比較器２０１０の結果を前回のデジタル値に足し合せるタイミングを知らせる足し算タイミング信号、前回のデジタル値から最新のデジタル値に切り換えるタイミングを知らせるデジタル値切り換え信号がある。
【００４３】
加算器２００８は、タイミング発生回路２００７からの「Ｈ」の区間終了信号に合わせて、第１保持回路からの正の数の入力信号（入力端子２００２）と第２保持回路からの正の数の入力信号（入力端子２００５）を、足し合せる。
【００４４】
加算器２００９は、タイミング発生回路２００７からの「Ｌ」の区間終了信号に合わせて、第１保持回路からの負の数の入力信号（入力端子２００３）と第２保持回路からの負の数の入力信号（入力端子２００６）を、足し合せる。
【００４５】
比較器２０１０は、タイミング発生回路２００７からの１サイクル終了信号に合わせて、加算器２００８から出力される「Ｈ」の区間と、加算器２００９から出力される「Ｌ」の区間を比較し、比較結果を出力する。
【００４６】
初期値レジスタ２０１１は、Ｄ／Ａコンバータ３０に設定されるデジタル値の初期値を保持している。初期リセット信号が入力されると、自動的に出力保持回路２０１２に設定される。
【００４７】
加算器２０１４は、足し算タイミング信号に応じて、順番に、出力保持回路２０１２に設定されている値に、比較器２０１０からの比較結果を加えた値を出力保持回路２０１３に出力し、出力保持回路２０１３は保持する。
【００４８】
次回の足し算タイミング信号では、出力保持回路２０１３に設定されている値に、比較器２０１０からの比較結果を加えた値を加えた値を出力保持回路２０１２に出力し、出力保持回路２０１２は保持する。従って、出力保持回路２０１２、出力保持回路２０１３は、交互に、前回のデジタル値、最新のデジタル値を保持する。
【００４９】
切換回路２０１５は、出力保持回路２０１２及び出力保持回路２０１３からの出力をデジタル値切り換え信号のタイミングに合わせ、順番に切り換えを行う。初期リセット信号が入力されると、自動的にＤ／Ａコンバータ３０に設定されるデジタル値の初期値を保持している出力保持回路２０１２を選択し、出力端子２０１６から、最初のデジタル値として、Ｄ／Ａコンバータ３０へ出力される。
【００５０】
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明によるレベル比較器である。
【図２】本発明によるレベル比較器である。
【図３】従来のレベル比較器である。
【図４】従来の動作を説明する波形図である。
【図５】本発明に係る動作を表す波形図である。
【図６】本発明に係る動作を表す波形図である。
【図７】本発明による第１保持回路２１及び第２保持回路２２の内部ブロック図
【図８】本発明による制御回路２０の内部ブロック図
【符号の説明】
【００５２】
１０  タイミング発生回路、２０  制御回路、２１  第１保持回路２１、２２  第２保持回路、３０  Ｄ／Ａコンバータ、４０  コンパレータ。
【図１】
2005244706.tif 000003
【図２】
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【図３】
2005244706.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005244706.tif 000009
【図８】
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