(57)【要約】【課題】書き込み線の交差部の積層ＭＴＪに対して独立に書き込みを実行する。【解決手段】本発明の例に関わる磁気ランダムアクセスメモリは、互いに交差する第１及び第２書き込み線と、第１及び第２書き込み線の交差部に積み重ねられる複数の磁気抵抗効果素子とを備えており、複数の磁気抵抗効果素子の記憶層の磁化容易軸方向は、互いに異なっている。【選択図】図５
2005310840.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する第１及び第２書き込み線と、前記第１及び第２書き込み線の交差部に積み重ねられる複数の磁気抵抗効果素子とを具備し、前記複数の磁気抵抗効果素子の記憶層の磁化容易軸方向は、互いに異なっていることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記複数の磁気抵抗効果素子は、前記第１及び第２書き込み線の間にあり、前記複数の磁気抵抗効果素子の一端は、前記複数の磁気抵抗効果素子の直下に配置される読み出し選択スイッチに接続されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記複数の磁気抵抗効果素子の記憶層の磁化容易軸は、互いに等角度の間隔で配置されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記複数の磁気抵抗効果素子の少なくとも２つは、固着層を共有し、前記複数の磁気抵抗効果素子について、固着層の合計数は、記憶層の合計数よりも少ないことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記複数の磁気抵抗効果素子に対する書き込みは、書き込み対象となる磁気抵抗効果素子の磁化容易軸を等角度で挟み込む第１方向を向く第１磁場と第２方向を向く第２磁場とを用いて実行されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果(Magneto Resistive)を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
トンネル磁気抵抗効果(TMR: Tunneling Magneto Resistive)を利用する磁気ランダムアクセスメモリは、例えば、非特許文献１に開示される。この磁気ランダムアクセスメモリは、データをＭＴＪ(Magnetic Tunnel Junction)素子の磁化状態により記憶する点に特徴を有する。
【０００３】
ＴＭＲを示すＭＴＪ素子は、２つの強磁性層によりトンネル絶縁層を挟み込んだ構造を有している。ＭＴＪ素子は、２つの状態をとることができ、一つは、トンネル絶縁層を挟み込んだ２つの強磁性層の残留磁化の向きが互いに同じ向きとなる平行状態（パラレル状態）であり、他の一つは、トンネル絶縁層を挟み込んだ２つの強磁性層の残留磁化の向きが互いに逆向きになる反平行状態（アンチパラレル状態）である。
【０００４】
ＭＴＪ素子が平行状態になったとき、ＭＴＪ素子の抵抗値は最も低くなる。この状態を“１”状態とする。一方、ＭＴＪ素子が反平行状態になったとき、ＭＴＪ素子の抵抗値は最も高くなる。この状態を“０”状態とする。
【０００５】
ところで、メモリセルの高集積化を図る手段として、半導体基板の表面に平行な面内に２次元配置されたメモリセルアレイ（セルアレイプレーン）を、多層に積み重ねる構造が知られている（特許文献１〜８参照）。
【０００６】
この構造を採用した場合、ＤＲＡＭ（Dynamic Random Access Memory）や、フラッシュメモリなどでは、ＭＯＳトランジスタを積み重ねなければならないため、製造プロセス上、不向きとなる。なぜなら、ＭＯＳトランジスタを形成するために高温プロセスが必要になるため、この高温プロセスにより、既に形成済みのＭＯＳトランジスタや配線などの特性に悪影響を与えるためである。
【０００７】
これに対し、磁気ランダムアクセスメモリでは、高温プロセスを必要としない強磁性材料を積み重ねればよい。このため、強磁性材料をメモリセルに使用する磁気ランダムアクセスメモリにとっては、メモリセルアレイを多層に積み重ねる構造がメモリセルの高集積化を図る手段として非常に有効となる。
【０００８】
しかし、例えば、特許文献１〜６に開示される構造では、２本の書き込み線の交差部に１つのＭＴＪ素子のみが配置される。この構造では、選択スイッチとしてのＭＯＳトランジスタとその上部に配置される複数のＭＴＪ素子とを電気的に接続するために、セルアレイプレーン内で見た場合に、コンタクトピラーを配置する領域が必要になる。この領域は、２本の書き込み線にオーバーラップさせることができず、その分だけ、１セル当たりの面積が増加する。
【０００９】
これに対し、例えば、特許文献７，８に開示される構造では、２本の書き込み線の交差部に複数のＭＴＪ素子を積み重ねる。このため、ＭＯＳトランジスタと複数のＭＴＪ素子とを電気的に接続するためのコンタクトピラーを、２本の書き込み線の一方にオーバーラップさせることができ、１セル当たりの面積は、１トランジスタ−１ＭＴＪタイプのセルアレイのそれと同じになる。
【００１０】
しかし、この構造では、同一形状の複数のＭＴＪ素子が同じ向き（記憶層の磁化容易軸方向が同じ）に積み重ねられるため、２本の書き込み線の交差部に配置される複数のＭＴＪ素子に対して独立にデータを書き込む、ということができない。
【特許文献１】ＵＳＰ６，４４５，６１３
【特許文献２】特開２００１−３５７６６６
【特許文献３】特開２００２−８３６６
【特許文献４】特開２００３−２２９５４７
【特許文献５】特開２００３−２４９０７２
【特許文献６】特開２０００−２４７０９３
【特許文献７】ＵＳＰ６，１６９，６８９
【特許文献８】ＵＳＰ５，９３０，１６４
【特許文献９】ＵＳＰ６，５４５，９０６
【非特許文献１】Roy Scheuerlein et al. ”A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC2000 Technical Digest, pp.128-129
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、２本の書き込み線の交差部に複数のＭＴＪ素子を積み重ねることにより、メモリ容量の増大と共に、１セル当たりの面積を１トランジスタ−１ＭＴＪタイプのセルアレイのそれと同じにしたセルアレイ構造において、２本の書き込み線の交差部に配置される複数のＭＴＪ素子に対して独立にデータを書き込むことができるメモリを提供する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる磁気ランダムアクセスメモリは、互いに交差する第１及び第２書き込み線と、第１及び第２書き込み線の交差部に積み重ねられる複数の磁気抵抗効果素子とを備えており、複数の磁気抵抗効果素子の記憶層の磁化容易軸方向は、互いに異なっている。
【発明の効果】
【００１３】
本発明の例によれば、２本の書き込み線の交差部に複数のＭＴＪ素子を積み重ねることにより、メモリ容量の増大と共に、１セル当たりの面積を１トランジスタ−１ＭＴＪタイプのセルアレイのそれと同じにしたセルアレイ構造において、２本の書き込み線の交差部に配置される複数のＭＴＪ素子に対して独立にデータを書き込むことができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。
【００１５】
１．  参考例  
磁気ランダムアクセスメモリでは、メモリ容量の増大を図るため、半導体基板上に複数のＭＴＪ素子を積み重ねる構造が検討されている。
【００１６】
図１は、スタックタイプのセルアレイ構造の例を示している。
【００１７】
この構造では、半導体基板１１上に複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられる。また、２本の書き込み線の交差部には、１つのＭＴＪ素子のみが配置される。例えば、書き込みワード線ＷＷＬ１とビット線（読み出し／書き込みビット線）ＢＬ１との交差部には、ＭＴＪ素子ＭＴＪ１のみが配置される。
【００１８】
この構造では、選択スイッチとしてのＭＯＳトランジスタＲＳＷとその上部に配置される複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４とを電気的に接続するために、コンタクトピラー１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅが使用される。
【００１９】
このコンタクトピラー１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅは、２本の書き込み線にオーバーラップさせることができないため、例えば、図２に示すように、１つのセルアレイプレーン内で見た場合に、コンタクトピラー１２Ａ〜１２Ｅを配置する領域が必要になる。この領域は、書き込み線ＷＷＬ１〜ＷＷＬ４，ＢＬ１〜ＢＬ４にオーバーラップさせることができないため、その分だけ、１セル当たりの面積が増加する。
【００２０】
図３は、１トランジスタ−ｎＭＴＪタイプのセルアレイ構造の例を示している。
【００２１】
この構造では、半導体基板１１上のＭＯＳトランジスタＲＳＷの上部には、ｎ（ｎは、１以上の数）個のＭＴＪ素子ＭＴＪが存在する。ＭＴＪ素子ＭＴＪは、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬとの交差部に配置される。
【００２２】
この構造では、選択スイッチとしてのＭＯＳトランジスタＲＳＷとその上部に配置されるＭＴＪ素子ＭＴＪとを電気的に接続するために、コンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２が使用される。
【００２３】
このコンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２は、例えば、図４に示すように、書き込みビット線ＷＢＬにオーバーラップさせることができるため、１セル当たりの面積がコンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２を配置する領域分だけ増加する、ということがない。
【００２４】
しかし、既に述べたように、この構造では、同一形状のｎ個のＭＴＪ素子が同じ向き（記憶層の磁化容易軸方向が同じ）に積み重ねられるため、２本の書き込み線の交差部に配置されるｎ個のＭＴＪ素子に対して独立にデータを書き込む、ということができない。
【００２５】
２．  概要  
本発明の例では、メモリ容量の増大を図るため、半導体基板上に複数のＭＴＪ素子を積み重ねるセルアレイ構造を採用する。
【００２６】
但し、図１及び図２に示すようなセルアレイ構造では、１つのセルアレイプレーン内における１セル当たりの面積が大きくなってしまうため、本発明の例では、図３及び図４に示すようなセルアレイ構造を採用する。
【００２７】
しかし、図３及び図４に示すような１トランジスタ−ｎＭＴＪタイプのセルアレイ構造では、２本の書き込み線の交差部に配置される複数のＭＴＪ素子に対して独立にデータを書き込むことができない。
【００２８】
そこで、本発明の例では、２本の書き込み線の交差部に配置される複数のＭＴＪ素子の記憶層（フリー層）の磁化容易軸方向を互いに異ならせ、かつ、書き込み方法を工夫することにより、これら複数のＭＴＪ素子に対して独立にデータを書き込むことができるようにする。
【００２９】
なお、詳細については後述するが、例えば、２本の書き込み線の交差部に２つのＭＴＪ素子を積み重ねた場合には、これら２つのＭＴＪ素子の磁化容易軸方向を互いに直交させる。この場合、書き込み方法として、いわゆるトグル(Toggle)方式を適用することによって、これら２つのＭＴＪ素子に対して独立にデータを書き込むことができる。  
トグル方式による書き込みについては、例えば、特許文献９に開示される。
【００３０】
３．  実施の形態  
以下、本発明の例に関わる磁気ランダムアクセスメモリに関し、最良と思われる複数の実施の形態のそれぞれについて説明する。
【００３１】
(1)   第１実施の形態  
[1]   構造  
図５は、第１実施の形態に関わる磁気ランダムアクセスメモリを示している。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
【００３２】
半導体基板１１上には、選択スイッチとしてのＭＯＳトランジスタＲＳＷが配置される。ＭＯＳトランジスタＲＳＷの上部には、積み重ねられた２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２が存在する。これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬとの交差部に配置される。
【００３３】
この構造では、選択スイッチとしてのＭＯＳトランジスタＲＳＷとその上部に配置されるＭＴＪ素子ＭＴＪ１，ＭＴＪ２とを電気的に接続するために、コンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２が使用される。
【００３４】
このコンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２は、図５から明らかなように、書き込みビット線ＷＢＬにオーバーラップさせることができるため、１セル当たりの面積は、図３及び図４に示すような１トランジスタ−１ＭＴＪタイプのセルアレイ構造と同じになる。
【００３５】
また、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向とＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向とは、互いに異なる方向を向いている。本例では、例えば、図７に示すように、これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸は、互いに直交している。
【００３６】
さらに、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向は、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。同様に、ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向も、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【００３７】
ＭＴＪ素子ＭＴＪ１の固着層（ピン層）の磁化方向は、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向と同じ方向を向いている。また、ＭＴＪ素子ＭＴＪ２の固着層の磁化方向は、ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向と同じ方向を向いている。
【００３８】
図８及び図９は、ＭＴＪ素子の構造例を示している。  
ＭＴＪ素子の記憶層（フリー層）は、２つの強磁性金属とこれらに挟まれた常磁性金属とから構成され、強磁性金属／常磁性金属／強磁性金属により反強磁性結合が形成されている。本例では、ＭＴＪ素子の記憶層に関し、反強磁性結合が１つのみ存在するが、反強磁性結合は、複数存在してもよい。
【００３９】
ＭＴＪ素子の固着層は、２つの強磁性金属とこれらに挟まれた常磁性金属、さらには、強磁性金属のうちの１つに接触する反強磁性金属とから構成される。強磁性金属／常磁性金属／強磁性金属により反強磁性結合が形成されている。本例では、ＭＴＪ素子の固着層に関し、反強磁性結合が１つのみ存在するが、反強磁性結合は、複数存在してもよい。
【００４０】
このような構造によれば、２本の書き込み線ＷＷＬ，ＷＢＬの交差部に配置される２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２に対して独立にデータを書き込むことができる。
【００４１】
例えば、トグル(Toggle)書き込み方式を採用する場合には、ＭＴＪ素子の記憶層の磁化容易軸を挟む２つの方向を向く磁場とこれら磁場の合成とによって書き込みが行われる。従って、本例のように、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向を互いに直交させておけば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２のうちの１つについてのみ、書き込みを行うことができる。
【００４２】
なお、トグル書き込み方式を採用する場合には、強磁性金属層の残留磁化の打ち消しにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の合成残留磁化をほぼ零にしておくのがよい。
【００４３】
[2]   書き込み手順  
次に、図５乃至図９の磁気ランダムアクセスメモリにおいて、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２のうちの１つに独立にデータを書き込む手順の例について説明する。
【００４４】
例えば、トグル書き込み方式を採用する場合には、まず、書き込み対象となるＭＴＪ素子のデータを読み出し、そのデータと書き込みデータとが一致するならば、書き込みを行わず、両者が一致しないときのみ書き込みを行う。
【００４５】
トグル書き込み方式では、書き込みを行うと、書き込み前のＭＴＪ素子の状態にかかわらず、ＭＴＪ素子の状態が変化する。例えば、書き込みにより、反平行状態（アンチパラレル状態）のＭＴＪ素子は、平行状態（パラレル状態）に変化し、平行状態のＭＴＪ素子は、反平行状態に変化する。
【００４６】
ここでは、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２のうち、ＭＴＪ素子ＭＴＪ１を書き込み対象とし、ＭＴＪ素子ＭＴＪ２の状態を変えることなく、ＭＴＪ素子ＭＴＪ１の状態のみを、反平行状態から平行状態に変更する例について述べる。
【００４７】
ＭＴＪ素子ＭＴＪ１の状態を反平行状態から平行状態に変更し、又は、平行状態から反平行状態に変更するには、図１０に示すように、書き込みワード線ＷＷＬには、ＩＷＷＬを流し、書き込みビット線ＷＢＬには、ＩＷＢＬ１を流せばよい。書き込み電流ＩＷＷＬ，ＩＷＢＬ１を与えるタイミングは、例えば、図１１に示すようなタイミングとする。
【００４８】
ここでのポイントは、書き込み電流ＩＷＷＬを与えるタイミングと書き込み電流ＩＷＢＬ１を与えるタイミングとの間に、一定期間Ａのずれが存在する点にある。
【００４９】
以下、図１１の波形図に示す期間Ｔ１〜Ｔ５のそれぞれにおけるＭＴＪ素子ＭＴＪ１，ＭＴＪ２の状態について説明する。
【００５０】
・  期間Ｔ１（初期状態）  
図１２に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、いずれも反平行状態にある。
【００５１】
・  期間Ｔ２（ＩＷＷＬの供給）  
図１３に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流すと、この書き込み電流ＩＷＷＬにより磁場が発生し、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層（フリー層）を構成する磁性層Ｂ，Ｃの磁化ベクトルが書き込み電流ＩＷＷＬにより発生した磁場方向に向こうとする。このため、記憶層に合成磁化ベクトルが現れ、その方向は、書き込み電流ＩＷＷＬにより発生した磁場方向を向こうとする。つまり、記憶層の合成磁化方向は、書き込みビット線ＷＢＬに平行な方向を向くことになる。
【００５２】
但し、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層を構成する磁性層Ｂ，Ｃの反強磁性結合を調整して設計することにより、これら磁化ベクトルの方向が書き込み電流ＩＷＷＬにより発生した磁場方向に向いてしまうことはないようにする。
【００５３】
その結果、ＭＴＪ素子ＭＴＪ１の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルは、左回りに回転し始め、ＭＴＪ素子ＭＴＪ２の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルは、右回りに回転し始める。
【００５４】
・  期間Ｔ３（ＩＷＷＬ，ＩＷＢＬ１の供給）  
この後、図１４に示すように、書き込みワード線ＷＷＬに書き込み電流ＩＷＷＬを流している状態において、書き込みビット線ＷＢＬに書き込み電流ＩＷＢＬ１を流すと、これら書き込み電流ＩＷＷＬ，ＩＷＢＬ１により磁場が発生し、記憶層の合成磁化方向は、書き込み電流ＩＷＷＬ，ＩＷＢＬ１によって発生された合成磁場方向に向かって回転する。つまり、記憶層の合成磁化方向は、ＭＴＪ素子ＭＴＪ１の磁化容易軸方向を向く。
【００５５】
その結果、ＭＴＪ素子ＭＴＪ１の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルは、左回りにさらに回転するが、ＭＴＪ素子ＭＴＪ２の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルは、今度は、左回りに回転し始める。
【００５６】
・  期間Ｔ４（ＩＷＢＬ１の供給）  
この後、図１５に示すように、書き込みワード線ＷＷＬに流していた書き込み電流ＩＷＷＬを遮断すると、書き込みビット線ＷＢＬに流れる書き込み電流ＩＷＢＬ１のみにより磁場が発生し、記憶層の合成磁化方向は、書き込み電流ＩＷＢＬ１によって発生された磁場方向に向かって回転する。つまり、記憶層の合成磁化方向は、書き込みワード線ＷＷＬに平行な方向を向く。
【００５７】
その結果、ＭＴＪ素子ＭＴＪ１の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルは、左回りにさらに回転し、ＭＴＪ素子ＭＴＪ２の記憶層を構成する磁性層Ｂ，Ｃの磁化ベクトルも、左回りにさらに回転する。
【００５８】
・  期間Ｔ５（書き込み完了）  
そして、図１６に示すように、書き込みビット線ＷＢＬに流していた書き込み電流ＩＷＢＬ１を遮断すると、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層を構成する磁性層Ｂ，Ｃの磁化方向を示す矢印は、お互いに反対方向を向きつつ、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向と同じ方向を向く。
【００５９】
ここで、ＭＴＪ素子ＭＴＪ１については、最終的に、磁性層Ｂ，Ｃの磁化方向は、期間Ｔ４経過後、初期状態から反対向きに変わりつつあるため、書き込み電流を遮断した後、初期状態から反対向きになるほうがエネルギー的に安定である。その結果、ＭＴＪ素子ＭＴＪ１の状態は、反平行状態から平行状態に変化する。
【００６０】
これに対し、ＭＴＪ素子ＭＴＪ２については、磁性層Ｂ，Ｃの磁化方向は、期間Ｔ４経過後の磁化方向を見ると、初期状態から反対向きになるより、初期状態に再び戻るほうがエネルギー的に安定である。その結果、最終的に、磁性層Ｂの磁化方向は、初期状態と何ら変わらず、ＭＴＪ素子ＭＴＪ２の状態は、反平行状態を維持する。
【００６１】
なお、本例では、図１１に示すように、書き込みワード線ＷＷＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みビット線ＷＢＬに電流を流すタイミングよりも早くしたが、これとは逆に、書き込みビット線ＷＢＬに電流を流すタイミングを、一定の遅延時間Ａだけ、書き込みワード線ＷＷＬに電流を流すタイミングよりも早くなるように設定してもよい。
【００６２】
但し、この場合、磁化ベクトルの回転方向は、上記例とは異なることになる。
【００６３】
・  その他  
上記書き込み手順の例は、ＭＴＪ素子ＭＴＪ１の状態を独立に反平行状態から平行状態に変更する場合の例であるが、その他の場合について簡単に説明する。
【００６４】
ＭＴＪ素子ＭＴＪ１の状態を独立に平行状態から反平行状態に変更する場合には、図１２乃至図１６に示す書き込み方法と全く同じ方法により、ＭＴＪ素子ＭＴＪ１に磁場を与えればよい。即ち、図１１に示すようなタイミングにより、書き込みワード線にＩＷＷＬを与え、書き込みビット線ＷＢＬにＩＷＢＬ１を与える。
【００６５】
また、ＭＴＪ素子ＭＴＪ２の状態を独立に反平行状態から平行状態に変更する場合及び平行状態から反平行状態に変更する場合には、書き込みビット線ＷＢＬに流す電流を、ＩＷＢＬ１からこれとは逆向きのＩＷＢＬ２に変更し、かつ、図１１に示すようなタイミングにより、書き込みワード線にＩＷＷＬを与え、書き込みビット線ＷＢＬにＩＷＢＬ２を与える。
【００６６】
[3]   まとめ  
このように、第１実施の形態では、２本の書き込み線の交差部に２つのＭＴＪ素子が積み重ねられた構造を有する磁気ランダムアクセスメモリにおいて、これら２つのＭＴＪ素子の磁化容易軸方向を異ならせ、かつ、トグル書き込み方式を採用することにより、これら２つのＭＴＪ素子に対して独立にデータを書き込むことができる。
【００６７】
(2)   第２実施の形態  
[1]   構造  
図１７は、第２実施の形態に関わる磁気ランダムアクセスメモリを示している。図１８及び図１９は、図１７の磁気ランダムアクセスメモリにおけるＭＴＪ素子の磁化容易軸方向の設定例を示している。
【００６８】
半導体基板１１上には、選択スイッチとしてのＭＯＳトランジスタＲＳＷが配置される。ＭＯＳトランジスタＲＳＷの上部には、積み重ねられた４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が存在する。
【００６９】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、書き込みビット線ＷＢＬの下部に位置し、書き込みワード線ＷＷＬ１と書き込みビット線ＷＢＬとの交差部に配置される。ＭＴＪ素子ＭＴＪ３，ＭＴＪ４は、書き込みビット線ＷＢＬの上部に位置し、書き込みワード線ＷＷＬ２と書き込みビット線ＷＢＬとの交差部に配置される。
【００７０】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２とＭＴＪ素子ＭＴＪ３，ＭＴＪ４とは、例えば、書き込みビット線ＷＢＬを中心に対称的に配置される。
【００７１】
この構造では、選択スイッチとしてのＭＯＳトランジスタＲＳＷとその上部に配置されるＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４とを電気的に接続するために、コンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２，１２Ｂ３が使用される。
【００７２】
このコンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２，１２Ｂ３は、図１８及び図１９から明らかなように、書き込みワード線ＷＷＬ１，ＷＷＬ２及び書き込みビット線ＷＢＬにオーバーラップさせることができないため、１セル当たりの面積は、１トランジスタ−１ＭＴＪタイプのセルアレイ構造よりも大きくなる。
【００７３】
但し、書き込みビット線ＷＢＬの上下にＭＴＪ素子を配置しているため、ＭＴＪ素子の積み重ねによるメモリ容量の大容量化には好都合である。また、書き込みビット線ＷＢＬの上下に配置されるＭＴＪ素子の間で、その書き込みビット線ＷＢＬを共有しているため、配線数の削減にも貢献できる。
【００７４】
ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向とＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向とは、互いに異なる方向を向いている。本例では、例えば、図１８に示すように、これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸は、互いに直交している。
【００７５】
さらに、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向は、書き込みワード線ＷＷＬ１及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向も、書き込みワード線ＷＷＬ１及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【００７６】
ＭＴＪ素子ＭＴＪ１の固着層（ピン層）の磁化方向は、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向と同じ方向を向いている。また、ＭＴＪ素子ＭＴＪ２の固着層の磁化方向は、ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向と同じ方向を向いている。
【００７７】
同様に、ＭＴＪ素子ＭＴＪ３の記憶層の磁化容易軸方向とＭＴＪ素子ＭＴＪ４の記憶層の磁化容易軸方向に関しても、互いに異なる方向を向いている。本例では、例えば、図１９に示すように、これらＭＴＪ素子ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸は、互いに直交している。
【００７８】
さらに、ＭＴＪ素子ＭＴＪ３の記憶層の磁化容易軸方向は、書き込みワード線ＷＷＬ２及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。ＭＴＪ素子ＭＴＪ４の記憶層の磁化容易軸方向も、書き込みワード線ＷＷＬ２及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【００７９】
ＭＴＪ素子ＭＴＪ３の固着層の磁化方向は、ＭＴＪ素子ＭＴＪ３の記憶層の磁化容易軸方向と同じ方向を向いている。また、ＭＴＪ素子ＭＴＪ４の固着層の磁化方向は、ＭＴＪ素子ＭＴＪ４の記憶層の磁化容易軸方向と同じ方向を向いている。
【００８０】
なお、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の構造は、例えば、図８及び図９に示すようになる。
【００８１】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２とＭＴＪ素子ＭＴＪ３，ＭＴＪ４とを、書き込みビット線ＷＢＬを中心に対称的に配置する場合、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２については、固着層を下（半導体基板側）に向け、ＭＴＪ素子ＭＴＪ３，ＭＴＪ４については、固着層を上（半導体基板とは反対側）に向ける。
【００８２】
このような構造によれば、２本の書き込み線ＷＷＬ１，ＷＢＬの交差部に配置される２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２に対して、独立にデータを書き込むことができる。また、２本の書き込み線ＷＷＬ２，ＷＢＬの交差部に配置される２つのＭＴＪ素子ＭＴＪ３，ＭＴＪ４に対しても、独立にデータを書き込むことができる。
【００８３】
例えば、トグル書き込み方式を採用する場合には、ＭＴＪ素子の記憶層の磁化容易軸を挟む２つの方向を向く磁場とこれら磁場の合成とによって書き込みが行われる。従って、本例のように、例えば、複数のＭＴＪ素子の記憶層の磁化容易軸方向を互いに直交させておけば、これら複数のＭＴＪ素子のうちの１つについてのみ、書き込みを行うことができる。
【００８４】
トグル書き込み方式を採用する場合には、強磁性金属層の残留磁化の打ち消しにより、ＭＴＪ素子の記憶層の合成残留磁化をほぼ零にしておくのがよい。
【００８５】
なお、書き込み手順としては、第１実施の形態と同じであるため、ここでは、その説明については、省略する。
【００８６】
[2]   まとめ  
第２実施の形態においても、２本の書き込み線の交差部に２つのＭＴＪ素子が積み重ねられた構造を有する磁気ランダムアクセスメモリにおいて、これら２つのＭＴＪ素子の磁化容易軸方向を異ならせ、かつ、トグル書き込み方式を採用することにより、これら２つのＭＴＪ素子に対して独立にデータを書き込むことができる。
【００８７】
第２実施の形態では、選択スイッチとしてのＭＯＳトランジスタとＭＴＪ素子とを接続するためのコンタクトピラーを配置する領域を、書き込みワード／ビット線にオーバーラップさせることができないため、１セル当たりの面積が、１トランジスタ−１ＭＴＪタイプのセルアレイ構造のそれよりも大きくなる。但し、書き込みビット線の上下に配置されるＭＴＪ素子の間で、その書き込みビット線を共有しているため、配線数の削減に貢献できる。
【００８８】
(3)   第３実施の形態  
[1]   構造  
図２０は、第３実施の形態に関わる磁気ランダムアクセスメモリを示している。図２１及び図２２は、図２０の磁気ランダムアクセスメモリにおけるＭＴＪ素子の磁化容易軸方向の例を示している。
【００８９】
半導体基板１１上には、選択スイッチとしてのＭＯＳトランジスタＲＳＷが配置される。ＭＯＳトランジスタＲＳＷの上部には、積み重ねられた４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が存在する。これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬとの交差部に配置される。
【００９０】
この構造では、選択スイッチとしてのＭＯＳトランジスタＲＳＷとその上部に配置されるＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４とを電気的に接続するために、コンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２が使用される。
【００９１】
このコンタクトピラー１２Ａ，１２Ｂ１，１２Ｂ２は、第１実施の形態と同様に、書き込みビット線ＷＢＬにオーバーラップさせることができるため、１セル当たりの面積は、１トランジスタ−１ＭＴＪタイプのセルアレイ構造と同じになる。
【００９２】
また、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸方向は、互いに異なる方向を向いている。
【００９３】
本例では、例えば、図２１及び図２２に示すように、これら４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸は、互いに４５°（＝  １８０°／４）の間隔で配置されている。
【００９４】
また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向は、例えば、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなし、ＭＴＪ素子ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸方向は、例えば、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬが延びる方向となる。
【００９５】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の固着層の磁化方向は、それぞれ、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸方向と同じ方向を向いている。
【００９６】
このような構造によれば、２本の書き込み線ＷＷＬ，ＷＢＬの交差部に配置される４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、独立にデータを書き込むことができる。
【００９７】
ここで、書き込みに際して、トグル方式を採用する場合には、図２３又は図２４に示すように、ＭＴＪ素子の記憶層の磁化容易軸を挟む２つの方向を向く磁場の合成によって書き込みが行われる。
【００９８】
例えば、ＭＴＪ素子ＭＴＪ１に対する書き込みでは、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸を挟む２つの方向を向く磁場ａ，ｂとこれら磁場の合成とによって、ＭＴＪ素子ＭＴＪ１の磁化状態を変化させる。
【００９９】
従って、本例のように、例えば、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の記憶層の磁化容易軸方向を互いに４５°の間隔で配置しておけば、これらＭＴＪ素子のうちの１つについてのみ、書き込みを行うことができる。
【０１００】
トグル書き込み方式を採用する場合には、強磁性金属層の残留磁化の打ち消しにより、ＭＴＪ素子の記憶層の合成残留磁化をほぼ零にしておくのがよい。
【０１０１】
なお、トグル方式における磁場の合成に関しては、図２３又は図２４に示す磁場方向に代えて、図２５又は図２６に示すような磁場方向を設定しても構わない。この場合でも、ＭＴＪ素子の記憶層の磁化容易軸を挟む２つの方向を向く磁場の合成によって書き込みが行われる。
【０１０２】
記憶層の合成残留磁化がほとんど零になっていれば、記憶層を構成する強磁性層が反強磁性構造を持っているため、磁化容易軸方向のみの磁場では磁化反転を起こさないように設定できる。これにより、誤書き込みを起こすことなく、アレイ状に配置された複数のＭＴＪ素子に対して選択的に書き込みを行うことができる。
【０１０３】
書き込み手順に関しては、第１実施の形態と同じであるので、ここでは、その詳細な説明を省略する。
【０１０４】
但し、図２３乃至図２６に示すような磁場ａ，ｂ，ｃ，ｄ，ｅ，ｆを発生させるために、書き込みワード／ビット線に流す書き込み電流の大きさを変えることができるように、書き込みワード線／ビット線ドライバを構成する必要がある。
【０１０５】
[2]   まとめ  
第３実施の形態においては、２本の書き込み線の交差部に４つのＭＴＪ素子が積み重ねられた構造を有する磁気ランダムアクセスメモリにおいて、これら４つのＭＴＪ素子の磁化容易軸方向を異ならせ、かつ、トグル書き込み方式を採用することにより、これら４つのＭＴＪ素子に対して独立にデータを書き込むことができる。
【０１０６】
４．  回路例  
(1)   メモリセルアレイの等価回路  
まず、第１乃至第３実施の形態で説明したセルアレイ構造の等価回路を説明する。
【０１０７】
[1]   第１実施の形態のセルアレイ構造  
図２７は、第１実施の形態のセルアレイ構造の等価回路を示している。
【０１０８】
メモリセルアレイは、Ｘ方向及びＹ方向にアレイ状に配置される２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２を含む複数のブロックＢＫから構成される。
【０１０９】
１つのブロックＢＫは、選択スイッチとしてのＭＯＳトランジスタＲＳＷと２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２とから構成される。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、図５及び図６に示すように、互いに積み重ねられ、一端（下面側）は、ＭＯＳトランジスタＲＳＷを経由してソース線（接地電位）ＳＬに接続され、他端（上面側）は、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに接続される。
【０１１０】
本例では、書き込みワード線ＷＷＬ−ｉ及び読み出しワード線ＲＷＬ−ｉは、Ｘ方向に延び、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ及びソース線ＳＬは、Ｙ方向に延びている。但し、ソース線ＳＬに関しては、例えば、Ｘ方向に延びていてもよい。
【０１１１】
書き込みワード線ＷＷＬ−ｉの一端は、書き込みワード線ドライバ２２に接続され、その他端は、書き込みワード線シンカー２４に接続される。
【０１１２】
書き込み時において、ロウデコーダ２１により、例えば、書き込みワード線ＷＷＬ−ｉが選択されると、その書き込みワード線ＷＷＬ−ｉには、書き込みワード線ドライバ２２から書き込みワード線シンカー２４に向かう書き込み電流が流れる。
【０１１３】
読み出しワード線ＲＷＬ−ｉの一端は、読み出しワード線ドライバ２３に接続される。
【０１１４】
読み出し時において、ロウデコーダ２１により、例えば、読み出しワード線ＲＷＬ−ｉが選択されると、読み出しワード線ＲＷＬ−ｉに接続されるＭＯＳトランジスタＲＳＷがオン状態になるため、読み出しワード線ＲＷＬ−ｉに接続されるブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２に電流が流れる。
【０１１５】
書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、書き込みビット線ドライバ／シンカー２６Ａに接続され、その他端は、書き込みビット線ドライバ／シンカー２６Ｂ及び読み出し回路（センスアンプを含む）２７に接続される。
【０１１６】
書き込み時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、書き込み対象となるセル（ＭＴＪ素子ＭＴＪ１又はＭＴＪ素子ＭＴＪ２）の位置に基づいて、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す電流の向きが決定される。
【０１１７】
読み出し時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、その書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊは、カラム選択スイッチを経由して、読み出し回路２７に電気的に接続される。
【０１１８】
[2]   第２実施の形態のセルアレイ構造  
図２８は、第２実施の形態のセルアレイ構造の等価回路を示している。
【０１１９】
メモリセルアレイは、Ｘ方向及びＹ方向にアレイ状に配置される４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を含む複数のブロックＢＫから構成される。
【０１２０】
１つのブロックＢＫは、選択スイッチとしてのＭＯＳトランジスタＲＳＷと４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４とから構成される。
【０１２１】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、図１７及び図１８に示すように、互いに積み重ねられ、一端（下面側）は、ＭＯＳトランジスタＲＳＷを経由してソース線（接地電位）ＳＬに接続され、他端（上面側）は、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに接続される。
【０１２２】
ＭＴＪ素子ＭＴＪ３，ＭＴＪ４は、図１７及び図１９に示すように、互いに積み重ねられ、一端（上面側）は、ＭＯＳトランジスタＲＳＷを経由してソース線（接地電位）ＳＬに接続され、他端（下面側）は、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに接続される。
【０１２３】
本例では、書き込みワード線ＷＷＬ１−ｉ，ＷＷＬ２−ｉ及び読み出しワード線ＲＷＬ−ｉは、Ｘ方向に延び、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ及びソース線ＳＬは、Ｙ方向に延びている。但し、ソース線ＳＬに関しては、例えば、Ｘ方向に延びていてもよい。
【０１２４】
書き込みワード線ＷＷＬ１−ｉの一端は、書き込みワード線ドライバ２２ＤＮに接続され、その他端は、書き込みワード線シンカー２４に接続される。
【０１２５】
書き込みワード線ＷＷＬ２−ｉの一端は、書き込みワード線ドライバ２２ＵＰに接続され、その他端は、書き込みワード線シンカー２４に接続される。
【０１２６】
書き込み時において、ロウデコーダ２１により、例えば、書き込みワード線ＷＷＬ１−ｉが選択されると、書き込みワード線ドライバ２２ＤＮから書き込みワード線シンカー２４に向かう書き込み電流が流れる。
【０１２７】
また、書き込み時において、ロウデコーダ２１により、例えば、書き込みワード線ＷＷＬ２−ｉが選択されると、書き込みワード線ドライバ２２ＵＰから書き込みワード線シンカー２４に向かう書き込み電流が流れる。
【０１２８】
読み出しワード線ＲＷＬ−ｉの一端は、読み出しワード線ドライバ２３に接続される。
【０１２９】
読み出し時において、ロウデコーダ２１により、例えば、読み出しワード線ＲＷＬ−ｉが選択されると、読み出しワード線ＲＷＬ−ｉに接続されるＭＯＳトランジスタＲＳＷがオン状態になるため、読み出しワード線ＲＷＬ−ｉに接続されるブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に電流が流れる。
【０１３０】
書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、書き込みビット線ドライバ／シンカー２６Ａに接続され、その他端は、書き込みビット線ドライバ／シンカー２６Ｂ及び読み出し回路（センスアンプを含む）２７に接続される。
【０１３１】
書き込み時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、書き込み対象となるセル（ＭＴＪ素子ＭＴＪ１、ＭＴＪ素子ＭＴＪ２、ＭＴＪ素子ＭＴＪ３、又は、ＭＴＪ素子ＭＴＪ４）の位置に基づいて、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の向きが決定される。
【０１３２】
読み出し時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、その書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊは、カラム選択スイッチを経由して、読み出し回路２７に電気的に接続される。
【０１３３】
[3]   第３実施の形態のセルアレイ構造  
図２９は、第３実施の形態のセルアレイ構造の等価回路を示している。
【０１３４】
メモリセルアレイは、Ｘ方向及びＹ方向にアレイ状に配置される４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を含む複数のブロックＢＫから構成される。
【０１３５】
１つのブロックＢＫは、選択スイッチとしてのＭＯＳトランジスタＲＳＷと４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４とから構成される。
【０１３６】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、図２０乃至図２２に示すように、互いに積み重ねられ、一端（下面側）は、ＭＯＳトランジスタＲＳＷを経由してソース線（接地電位）ＳＬに接続され、他端（上面側）は、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに接続される。
【０１３７】
本例では、書き込みワード線ＷＷＬ−ｉ及び読み出しワード線ＲＷＬ−ｉは、Ｘ方向に延び、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ及びソース線ＳＬは、Ｙ方向に延びている。但し、ソース線ＳＬに関しては、例えば、Ｘ方向に延びていてもよい。
【０１３８】
書き込みワード線ＷＷＬ−ｉの一端は、書き込みワード線ドライバ／シンカー２２Ａに接続され、その他端は、書き込みワード線ドライバ／シンカー２２Ｂに接続される。
【０１３９】
書き込み時において、ロウデコーダ２１により、例えば、書き込みワード線ＷＷＬ−ｉが選択されると、書き込み対象となるセル（ＭＴＪ素子ＭＴＪ１、ＭＴＪ素子ＭＴＪ２、ＭＴＪ素子ＭＴＪ３、又は、ＭＴＪ素子ＭＴＪ４）の位置に基づいて、書き込みワード線ＷＷＬ−ｉに流す書き込み電流の大きさと向きが決定される。
【０１４０】
本例では、書き込みワード線ドライバ／シンカー２２Ａ，２２Ｂを用いて、書き込みワード線ＷＷＬ−ｉに流す書き込み電流の大きさと向きを制御することができる。
【０１４１】
読み出しワード線ＲＷＬ−ｉの一端は、読み出しワード線ドライバ２３に接続される。
【０１４２】
読み出し時において、ロウデコーダ２１により、例えば、読み出しワード線ＲＷＬ−ｉが選択されると、読み出しワード線ＲＷＬ−ｉに接続されるＭＯＳトランジスタＲＳＷがオン状態になるため、読み出しワード線ＲＷＬ−ｉに接続されるブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に電流が流れる。
【０１４３】
書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、書き込みビット線ドライバ／シンカー２６Ａに接続され、その他端は、書き込みビット線ドライバ／シンカー２６Ｂ及び読み出し回路（センスアンプを含む）２７に接続される。
【０１４４】
書き込み時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、書き込み対象となるセル（ＭＴＪ素子ＭＴＪ１、ＭＴＪ素子ＭＴＪ２、ＭＴＪ素子ＭＴＪ３、又は、ＭＴＪ素子ＭＴＪ４）の位置に基づいて、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の大きさと向きが決定される。
【０１４５】
本例では、書き込みビット線ドライバ／シンカー２６Ａ，２６Ｂを用いて、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の大きさと向きを制御することができる。
【０１４６】
読み出し時において、カラムデコーダ２５Ａ，２５Ｂにより、例えば、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊが選択されると、その書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊは、カラム選択スイッチを経由して、読み出し回路２７に電気的に接続される。
【０１４７】
(2)   第１及び第２実施の形態のメモリに使用する書き込み回路  
次に、第１及び第２実施の形態のメモリに使用する書き込み回路の例を説明する。
【０１４８】
[1]   書き込みワード線ドライバ／シンカー  
図３０は、書き込みワード線ドライバ／シンカーの例を示している。
【０１４９】
書き込みワード線ドライバ／シンカーは、書き込み時に、一方向のみに向かう書き込み電流を書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに流すことを目的に設けられる。
【０１５０】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、電源端子（電源電位Ｖｄｄ）と書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉの一端との間に直列接続される。ＮチャネルＭＯＳトランジスタＮ１は、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉの他端と接地端子（接地電位Ｖｓｓ）との間に直列接続される。
【０１５１】
ＭＯＳトランジスタＰ１のゲートには、ＩＷＷＬＳＲＣが入力される。ＮＡＮＤゲート回路ＮＤ１（２１）は、上位ロウアドレス信号及び書き込みワード線ドライブ信号ＷＷＬＤＲＶを受け、その出力信号は、ＭＯＳトランジスタＰ２のゲートに入力される。また、ＭＯＳトランジスタＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０１５２】
書き込み時には、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になり、かつ、選択されたロウでは、上位ロウアドレス信号の全てのビットが“Ｈ”になる。
【０１５３】
従って、バイアスＩＷＷＬＳＲＣをＭＯＳトランジスタＰ１のゲートに与えることにより、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに、一方向のみに向かう書き込み電流を流すことができる。
【０１５４】
[2]   書き込みビット線ドライバ／シンカー  
図３１は、書き込みビット線ドライバ／シンカーの例を示している。
【０１５５】
書き込みビット線ドライバ／シンカーは、書き込み時に、書き込み対象となるセルの位置に応じて、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の向きを制御することを目的に設けられる。
【０１５６】
ＰチャネルＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳトランジスタＮ２は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、ＭＯＳトランジスタＰ４，Ｎ２の接続点に接続される。
【０１５７】
ＭＯＳトランジスタＰ３のゲートには、ＩＷＢＬＳＲＣが入力される。
【０１５８】
ＮＡＮＤゲート回路ＮＤ２（２５Ａ）は、カラムアドレス信号、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＵＰを受け、その出力信号は、ＭＯＳトランジスタＰ４のゲートに入力される。
【０１５９】
制御信号ＵＰは、例えば、図２７のセルアレイ構造を採用する場合には、上部（書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ側）のＭＴＪ素子ＭＴＪ２が選択されるときに“Ｈ”となり、下部（半導体基板側）のＭＴＪ素子ＭＴＪ１が選択されるときに“Ｌ”となる。
【０１６０】
また、制御信号ＵＰは、例えば、図２８のセルアレイ構造を採用する場合には、ＭＴＪ素子ＭＴＪ２，ＭＴＪ３（書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ側のセル）が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ１，ＭＴＪ４が選択されるときに“Ｌ”となる。
【０１６１】
ＡＮＤゲート回路ＡＤ１（２５Ａ）は、カラムアドレス信号、書き込みビット線シンク信号ＷＢＬＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＤＮを受け、その出力信号は、ＭＯＳトランジスタＮ２のゲートに入力される。
【０１６２】
制御信号ＤＮは、例えば、図２７のセルアレイ構造を採用する場合には、下部（半導体基板側）のＭＴＪ素子ＭＴＪ１が選択されるときに“Ｈ”となり、上部（書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ側）のＭＴＪ素子ＭＴＪ２が選択されるときに“Ｌ”となる。
【０１６３】
また、制御信号ＤＮは、例えば、図２８のセルアレイ構造を採用する場合には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ４が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ２，ＭＴＪ３（書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊ側のセル）が選択されるときに“Ｌ”となる。
【０１６４】
ＰチャネルＭＯＳトランジスタＰ５，Ｐ６及びＮチャネルＭＯＳトランジスタＮ３は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの他端は、ＭＯＳトランジスタＰ６，Ｎ３の接続点に接続される。
【０１６５】
ＭＯＳトランジスタＰ５のゲートには、ＩＷＢＬＳＲＣが入力される。
【０１６６】
ＮＡＮＤゲート回路ＮＤ３（２５Ｂ）は、カラムアドレス信号、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＤＮを受け、その出力信号は、ＭＯＳトランジスタＰ６のゲートに入力される。
【０１６７】
ＡＮＤゲート回路ＡＤ２（２５Ｂ）は、カラムアドレス信号、書き込みビット線シンク信号ＷＢＬＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＵＰを受け、その出力信号は、ＭＯＳトランジスタＮ３のゲートに入力される。
【０１６８】
書き込み時には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になり、かつ、選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”になる。
【０１６９】
従って、バイアスＩＷＢＬＳＲＣをＭＯＳトランジスタＰ３，Ｐ５のゲートに与えることにより、書き込み対象となるセルの位置を示す制御信号ＵＰ，ＤＮの値に応じた向きの書き込み電流を、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流すことができる。
【０１７０】
[3]   ＩＷＷＬＳＲＣ，ＩＷＢＬＳＲＣ生成回路  
図３２は、図３０のＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３のゲートに入力されるＩＷＷＬＳＲＣを生成するＩＷＷＬＳＲＣ生成回路の例を示している。
【０１７１】
ＩＷＷＬＳＲＣは、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに流す書き込み電流の大きさを決定する。
【０１７２】
ＩＷＷＬＳＲＣ生成回路は、定電流源Ｉｗｓｒｃｅ、ＰチャネルＭＯＳトランジスタＰ７，Ｐ８及びＮチャネルＭＯＳトランジスタＮ４，Ｎ５から構成される。
【０１７３】
ＭＯＳトランジスタＮ４，Ｎ５は、カレントミラー回路を構成している。書き込み時には、書き込み信号ＷＲＩＴＥが“Ｈ”になり、書き込み信号ＷＲＩＴＥの反転信号ｂＷＲＩＴＥが“Ｌ”になるため、ＭＯＳトランジスタＰ７，Ｐ８，Ｎ５からなる電流経路に電流が流れ、ＩＷＷＬＳＲＣが生成される。
【０１７４】
図３３は、図３１のＰチャネルＭＯＳトランジスタＰ３，Ｐ５のゲートに入力されるＩＷＢＬＳＲＣを生成するＩＷＢＬＳＲＣ生成回路の例を示している。
【０１７５】
ＩＷＢＬＳＲＣは、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の大きさを決定する。
【０１７６】
ＩＷＢＬＳＲＣ生成回路は、定電流源Ｉｂｓｒｃｅ、ＰチャネルＭＯＳトランジスタＰ９，Ｐ１０及びＮチャネルＭＯＳトランジスタＮ６，Ｎ７から構成される。
【０１７７】
ＭＯＳトランジスタＮ６，Ｎ７は、カレントミラー回路を構成している。書き込み時には、書き込み信号ＷＲＩＴＥが“Ｈ”になり、書き込み信号ＷＲＩＴＥの反転信号ｂＷＲＩＴＥが“Ｌ”になるため、ＭＯＳトランジスタＰ９，Ｐ１０，Ｎ７からなる電流経路に電流が流れ、ＩＷＢＬＳＲＣが生成される。
【０１７８】
[4]   Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅ生成回路  
図３９は、図３２及び図３３の回路に使用する定電流源Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅの回路例を示している。
【０１７９】
図３２及び図３３のＩＷＷＬＳＲＣ，ＩＷＢＬＳＲＣ生成回路に関しては、電源電位に依存せず、かつ、温度上昇に伴って書き込み電流が減少するように温度依存性を持つように構成するのが好ましい。
【０１８０】
この場合、例えば、図３９に示すようなＢＧＲ回路を用いて、定電流源Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを構成する。
【０１８１】
このＢＧＲ回路では、電流成分Ｉ１は、温度上昇に伴って減少し、電流成分Ｉ２は、温度上昇に伴って増加する。両電流成分Ｉ１，Ｉ２を足し合わせて、Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを生成する。また、Ｏｐｔ＜１＞，Ｏｐｔ＜２＞，Ｏｐｔ＜３＞により、電流成分Ｉ１を調整できるようにする。
【０１８２】
なお、ＢＧＲ回路に関しては、例えば、「H.Banba,et.al,”A CMOS Bandgap Reference Circuit with Sub-1-V Operation”,IEEE Solid State Ciruits, Vol.34, No.5,pp.670-674」に記載されている。
【０１８３】
このＢＧＲ回路の出力信号Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを、図３２及び図３３に示すようなカレントミラー回路で増幅し、温度依存性を持つＩＷＷＬＳＲＣ，ＩＷＢＬＳＲＣを生成する。
【０１８４】
ここで、図３９のＢＧＲ回路は、図３２及び図３３の回路ごとに個別に設けてもよいし、また、これらの回路に共通に１つだけ設けてもよい。
【０１８５】
[5]   動作の説明  
図３４は、図３０及び図３１のドライバ／シンカーに使用している制御信号のタイミング波形を示している。
【０１８６】
例えば、図１１乃至図１６に示した書き込み手順を実現するために、図３１及び図３２のドライバ／シンカーに使用している制御信号を以下のタイミングで変化させる。
【０１８７】
書き込みモードとなり、書き込み信号ＷＲＩＴＥが“Ｈ”になると、まず、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”に設定し、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに書き込み電流を流す。
【０１８８】
この後、一定の遅延時間が経過したときに、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”に設定し、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに書き込み電流を流す。
【０１８９】
書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定し、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに流れていた書き込み電流を遮断する。
【０１９０】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”になった後、一定の遅延時間が経過したときに、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定する。書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定することにより、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流れていた書き込み電流を遮断する。
【０１９１】
ここで、書き込み電流の遮断に当たっては、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”にした後、一定の遅延時間が経過したときに、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定する。同様に、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”にした後、一定の遅延時間が経過したときに、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定する。
【０１９２】
このように、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに関して、ＷＷＬＤＲＶ＝“Ｌ”、ＷＷＬＳＮＫ＝“Ｈ”の期間を設けることにより、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉを接地電位にリセットできる。
【０１９３】
また、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに関して、ＷＢＬＤＲＶ＝“Ｌ”、ＷＢＬＳＮＫ＝“Ｈ”の期間を設けることにより、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊを接地電位にリセットできる。
【０１９４】
次に、図３０及び図３１を参照しつつ、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉ及び書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流れる書き込み電流の向きについて検討する。
【０１９５】
ここでは、図５及び図６の構造又は図１７及び図１８の構造において、ＭＴＪ素子ＭＴＪ１，２に独立にデータを書き込む場合の例を考える。
【０１９６】
・  ＭＴＪ素子ＭＴＪ１に対する書き込み  
トグル書き込み方式では、まず、書き込み対象となるＭＴＪ素子ＭＴＪ１のデータを読み出し、そのデータと書き込みデータとが一致するか否かを判断する。両者が一致するときは、書き込みを行わず、両者が一致しないときのみ書き込みを行う。
【０１９７】
両者が一致しないときは、書き込み電流を流し、ＭＴＪ素子ＭＴＪ１の状態を、反平行状態から平行状態に、又は、平行状態から反平行状態に変化させる。
【０１９８】
ＭＴＪ素子ＭＴＪ１に対する書き込みでは、制御信号ＵＰが“Ｌ”になり、制御信号ＤＮが“Ｈ”になる。
【０１９９】
書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに、書き込みワード線ドライバ２２，２２ＵＰ，２２ＤＮから書き込みワード線シンカー２４に向かう書き込み電流が流れる。
【０２００】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ３の出力信号が“Ｌ”になり、ＡＮＤゲート回路ＡＤ１の出力信号が“Ｈ”になる。
【０２０１】
従って、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊには、書き込みビット線ドライバ／シンカー２６Ｂから書き込みビット線ドライバ／シンカー２６Ａに向かう書き込み電流が流れる。
【０２０２】
・  ＭＴＪ素子ＭＴＪ２に対する書き込み  
ＭＴＪ素子ＭＴＪ１に対する書き込みと同様に、まず、書き込み対象となるＭＴＪ素子ＭＴＪ２のデータを読み出し、そのデータと書き込みデータとが一致するか否かを判断する。両者が一致しないときには書き込み電流を流し、ＭＴＪ素子ＭＴＪ２の状態を、反平行状態から平行状態に、又は、平行状態から反平行状態に変化させる。
【０２０３】
ＭＴＪ素子ＭＴＪ２に対する書き込みでは、制御信号ＵＰが“Ｈ”になり、制御信号ＤＮが“Ｌ”になる。
【０２０４】
書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、書き込みワード線ＷＷＬ−ｉ，ＷＷＬ１−ｉ，ＷＷＬ２−ｉに、書き込みワード線ドライバ２２，２２ＵＰ，２２ＤＮから書き込みワード線シンカー２４に向かう書き込み電流が流れる。
【０２０５】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ２の出力信号が“Ｌ”になり、ＡＮＤゲート回路ＡＤ２の出力信号が“Ｈ”になる。
【０２０６】
従って、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊには、書き込みビット線ドライバ／シンカー２６Ａから書き込みビット線ドライバ／シンカー２６Ｂに向かう書き込み電流が流れる。
【０２０７】
なお、下部のＭＴＪ素子ＭＴＪ１を選択するか、又は、上部のＭＴＪ素子ＭＴＪ２を選択するかは、例えば、ロウアドレス信号の最下位ビットを用いて決定する。
【０２０８】
ロウアドレス信号の最下位ビットの値が“Ｌ”のときは、例えば、ＭＴＪ素子ＭＴＪ１を選択する。この時、制御信号ＵＰが“Ｌ”になり、制御信号ＤＮが“Ｈ”になる。ロウアドレス信号の最下位ビットの値が“Ｈ”のときは、例えば、ＭＴＪ素子ＭＴＪ２を選択する。この時、制御信号ＵＰが“Ｈ”になり、制御信号ＤＮが“Ｌ”になる。
【０２０９】
第２実施の形態（図１７乃至図１９）の場合には、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられる。そこで、ＭＴＪ素子の選択に当たっては、例えば、ロウアドレス信号の最下位の２ビットを用いる。
【０２１０】
ロウアドレス信号の最下位の２ビットの値が“Ｌ”，“Ｌ”のときは、例えば、ＭＴＪ素子ＭＴＪ１を選択する。この時、制御信号ＵＰが“Ｌ”になり、制御信号ＤＮが“Ｈ”になる。ロウアドレス信号の最下位の２ビットの値が“Ｈ”，“Ｌ”のときは、例えば、ＭＴＪ素子ＭＴＪ２を選択する。この時、制御信号ＵＰが“Ｈ”になり、制御信号ＤＮが“Ｌ”になる。
【０２１１】
ロウアドレス信号の最下位の２ビットの値が“Ｈ”，“Ｌ”のときは、例えば、ＭＴＪ素子ＭＴＪ３を選択する。この時、制御信号ＵＰが“Ｈ”になり、制御信号ＤＮが“Ｌ”になる。ロウアドレス信号の最下位の２ビットの値が“Ｈ”，“Ｈ”のときは、例えば、ＭＴＪ素子ＭＴＪ４を選択する。この時、制御信号ＵＰが“Ｌ”になり、制御信号ＤＮが“Ｈ”になる。
【０２１２】
このように、選択されたＭＴＪ素子の位置に応じて、書き込みワード／ビット線に流す書き込み電流の向きを制御することで、いわゆるトグル書き込み方式を用いて、２本の書き込み線の交差部に積み重ねられた複数のＭＴＪ素子に対して、独立に、データを書き込むことができるようになる。
【０２１３】
(3)   第３実施の形態のメモリに使用する書き込み回路  
次に、第３実施の形態のメモリに使用する書き込み回路の例を説明する。
【０２１４】
[1]   書き込みワード線ドライバ／シンカー  
図３５は、書き込みワード線ドライバ／シンカーの例を示している。
【０２１５】
第３実施の形態では、図２０乃至図２２に示すように、２つの書き込み線の交差部に４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置され、これら４つのＭＴＪ素子の磁化容易軸は、４５°の間隔で配置される。このため、書き込みワード線ドライバ／シンカーには、書き込み時に、書き込み対象となるセルの位置に応じて、書き込みワード線に流す書き込み電流の大きさ及び向きを変える機能が要求される。
【０２１６】
ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２及びＮチャネルＭＯＳトランジスタＮ８は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込みワード線ＷＷＬ−ｉの一端は、ＭＯＳトランジスタＰ１２，Ｎ８の接続点に接続される。
【０２１７】
ＭＯＳトランジスタＰ１１のゲートには、ＩＷＳＲＣが入力される。
【０２１８】
ＮＡＮＤゲート回路ＮＤ４（２１）は、上位ロウアドレス信号、書き込みワード線ドライブ信号ＷＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＲＧＴを受け、その出力信号は、ＭＯＳトランジスタＰ１２のゲートに入力される。
【０２１９】
ＡＮＤゲート回路ＡＤ３（２１）は、上位ロウアドレス信号、書き込みワード線シンク信号ＷＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＬＦＴを受け、その出力信号は、ＭＯＳトランジスタＮ８のゲートに入力される。
【０２２０】
ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４及びＮチャネルＭＯＳトランジスタＮ９は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込みワード線ＷＷＬ−ｉの他端は、ＭＯＳトランジスタＰ１４，Ｎ９の接続点に接続される。
【０２２１】
ＭＯＳトランジスタＰ１３のゲートには、ＩＷＳＲＣが入力される。
【０２２２】
ＮＡＮＤゲート回路ＮＤ５（２１）は、上位ロウアドレス信号、書き込みワード線ドライブ信号ＷＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＬＦＴを受け、その出力信号は、ＭＯＳトランジスタＰ１４のゲートに入力される。
【０２２３】
ＡＮＤゲート回路ＡＤ４（２１）は、上位ロウアドレス信号、書き込みワード線シンク信号ＷＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＲＧＴを受け、その出力信号は、ＭＯＳトランジスタＮ９のゲートに入力される。
【０２２４】
制御信号ＲＧＴは、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ３，ＭＴＪ４が選択されるときに“Ｌ”となる。また、制御信号ＬＦＴは、例えば、ＭＴＪ素子ＭＴＪ３，ＭＴＪ４が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２が選択されるときに“Ｌ”となる。
【０２２５】
書き込み時には、書き込みワード線ドライブ信号ＷＤＲＶ及び書き込みワード線シンク信号ＷＳＮＫが“Ｈ”になり、かつ、選択されたロウでは、上位ロウアドレス信号の全てのビットが“Ｈ”になる。
【０２２６】
従って、バイアスＩＷＳＲＣをＭＯＳトランジスタＰ１１，Ｐ１３のゲートに与えることにより、バイアスＩＷＳＲＣの値に応じた大きさを持ち、かつ、書き込み対象となるセルの位置を示す制御信号ＲＧＴ，ＬＦＴの値に応じた向きを持つ書き込み電流を、書き込みワード線ＷＷＬ−ｉに流すことができる。
【０２２７】
[2]   書き込みビット線ドライバ／シンカー  
図３６は、書き込みビット線ドライバ／シンカーの例を示している。
【０２２８】
書き込みビット線ドライバ／シンカーについても、書き込みワード線ドライバ／シンカーと同様に、書き込み時に、書き込み対象となるセルの位置に応じて、書き込みワード線に流す書き込み電流の大きさ及び向きを変える機能が要求される。
【０２２９】
ＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６及びＮチャネルＭＯＳトランジスタＮ１０は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、ＭＯＳトランジスタＰ１６，Ｎ１０の接続点に接続される。
【０２３０】
ＭＯＳトランジスタＰ１５のゲートには、ＩＢＳＲＣが入力される。
【０２３１】
ＮＡＮＤゲート回路ＮＤ６（２５Ａ）は、カラムアドレス信号、書き込みビット線ドライブ信号ＢＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＵＰを受け、その出力信号は、ＭＯＳトランジスタＰ１６のゲートに入力される。
【０２３２】
ＡＮＤゲート回路ＡＤ５（２５Ａ）は、カラムアドレス信号、書き込みビット線シンク信号ＢＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＤＮを受け、その出力信号は、ＭＯＳトランジスタＮ１０のゲートに入力される。
【０２３３】
ＰチャネルＭＯＳトランジスタＰ１７，Ｐ１８及びＮチャネルＭＯＳトランジスタＮ１１は、電源端子（電源電位Ｖｄｄ）と接地端子（接地電位Ｖｓｓ）との間に直列接続される。そして、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの他端は、ＭＯＳトランジスタＰ１８，Ｎ１１の接続点に接続される。
【０２３４】
ＭＯＳトランジスタＰ１７のゲートには、ＩＢＳＲＣが入力される。
【０２３５】
ＮＡＮＤゲート回路ＮＤ７（２５Ｂ）は、カラムアドレス信号、書き込みビット線ドライブ信号ＢＤＲＶ及び書き込み対象となるセルの位置を示す制御信号ＤＮを受け、その出力信号は、ＭＯＳトランジスタＰ１８のゲートに入力される。
【０２３６】
ＡＮＤゲート回路ＡＤ６（２５Ｂ）は、カラムアドレス信号、書き込みビット線シンク信号ＢＳＮＫ及び書き込み対象となるセルの位置を示す制御信号ＵＰを受け、その出力信号は、ＭＯＳトランジスタＮ１１のゲートに入力される。
【０２３７】
制御信号ＵＰは、例えば、ＭＴＪ素子ＭＴＪ２，ＭＴＪ４が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ１，ＭＴＪ３が選択されるときに“Ｌ”となる。また、制御信号ＤＮは、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ３が選択されるときに“Ｈ”となり、ＭＴＪ素子ＭＴＪ２，ＭＴＪ４が選択されるときに“Ｌ”となる。
【０２３８】
書き込み時には、書き込みビット線ドライブ信号ＢＤＲＶ及び書き込みビット線シンク信号ＢＳＮＫが“Ｈ”になり、かつ、選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”になる。
【０２３９】
従って、バイアスＩＢＳＲＣをＭＯＳトランジスタＰ１５，Ｐ１７のゲートに与えることにより、バイアスＩＢＳＲＣの値に応じた大きさを持ち、かつ、書き込み対象となるセルの位置を示す制御信号ＵＰ，ＤＮの値に応じた向きの書き込み電流を、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流すことができる。
【０２４０】
[3]   ＩＷＳＲＣ，ＩＢＳＲＣ生成回路  
図３７は、図３５のＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３のゲートに入力されるＩＷＳＲＣを生成するＩＷＳＲＣ生成回路の例を示している。
【０２４１】
ＩＷＳＲＣは、書き込みワード線ＷＷＬ−ｉに流す書き込み電流の大きさを決定する。
【０２４２】
ＩＷＳＲＣ生成回路は、定電流源Ｉｗｓｒｃｅ、ＰチャネルＭＯＳトランジスタＰ１９〜Ｐ２６及びＮチャネルＭＯＳトランジスタＮ１２〜Ｎ１５から構成される。
【０２４３】
ＭＯＳトランジスタＮ１２，Ｎ１３は、カレントミラー回路を構成し、ＭＯＳトランジスタＮ１４，Ｎ１５は、カレントミラー回路を構成している。
【０２４４】
書き込み時には、書き込み信号ＷＲＩＴＥが“Ｈ”になり、書き込み信号ＷＲＩＴＥの反転信号ｂＷＲＩＴＥが“Ｌ”になるため、ＭＯＳトランジスタＰ１９，Ｐ２０，Ｎ１３からなる電流経路及びＭＯＳトランジスタＰ２５，Ｐ２６，Ｎ１５からなる電流経路にそれぞれ電流が流れ、ＩＷＳＲＣが生成される。
【０２４５】
ＭＯＳトランジスタＰ２２のゲートには、ｂＩＷＷＬ１が入力され、ＭＯＳトランジスタＰ２４のゲートには、ｂＩＷＷＬ２が入力される。ｂＷＷＬ１，ｂＷＷＬ２のタイミングを制御することにより、例えば、２種類のＩＷＳＲＣを生成できる。
【０２４６】
図３８は、図３６のＰチャネルＭＯＳトランジスタＰ１５，Ｐ１７のゲートに入力されるＩＢＳＲＣを生成するＩＢＳＲＣ生成回路の例を示している。
【０２４７】
ＩＢＳＲＣは、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに流す書き込み電流の大きさを決定する。
【０２４８】
ＩＢＳＲＣ生成回路は、定電流源Ｉｂｓｒｃｅ、ＰチャネルＭＯＳトランジスタＰ２７〜Ｐ３４及びＮチャネルＭＯＳトランジスタＮ１６〜Ｎ１９から構成される。
【０２４９】
ＭＯＳトランジスタＮ１６，Ｎ１７は、カレントミラー回路を構成し、ＭＯＳトランジスタＮ１８，Ｎ１９は、カレントミラー回路を構成している。
【０２５０】
書き込み時には、書き込み信号ＷＲＩＴＥが“Ｈ”になり、書き込み信号ＷＲＩＴＥの反転信号ｂＷＲＩＴＥが“Ｌ”になるため、ＭＯＳトランジスタＰ２７，Ｐ２８，Ｎ１７からなる電流経路及びＭＯＳトランジスタＰ３３，Ｐ３４，Ｎ１９からなる電流経路にそれぞれ電流が流れ、ＩＢＳＲＣが生成される。
【０２５１】
ＭＯＳトランジスタＰ３０のゲートには、ｂＩＷＢＬ１が入力され、ＭＯＳトランジスタＰ３２のゲートには、ｂＩＷＢＬ２が入力される。ｂＷＢＬ１，ｂＷＢＬ２のタイミングを制御することにより、例えば、２種類のＩＢＳＲＣを生成できる。
【０２５２】
[4]   Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅ生成回路  
図３９は、図３７及び図３８の回路に使用する定電流源Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅの回路例を示している。
【０２５３】
図３７及び図３８のＩＷＳＲＣ，ＩＢＳＲＣ生成回路に関しては、電源電位に依存せず、かつ、温度上昇に伴って書き込み電流が減少するように温度依存性を持つように構成するのが好ましい。
【０２５４】
この場合、例えば、図３９に示すようなＢＧＲ回路を用いて、定電流源Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを構成する。
【０２５５】
このＢＧＲ回路では、電流成分Ｉ１は、温度上昇に伴って減少し、電流成分Ｉ２は、温度上昇に伴って増加する。両電流成分Ｉ１，Ｉ２を足し合わせて、Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを生成する。また、Ｏｐｔ＜１＞，Ｏｐｔ＜２＞，Ｏｐｔ＜３＞により、電流成分Ｉ１を調整できるようにする。
【０２５６】
このＢＧＲ回路の出力信号Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅを、図３７及び図３８に示すようなカレントミラー回路で増幅し、温度依存性を持つＩＷＳＲＣ，ＩＢＳＲＣを生成する。
【０２５７】
ここで、図３９のＢＧＲ回路は、図３７及び図３８の回路ごとに個別に設けてもよいし、また、これらの回路に共通に１つだけ設けてもよい。
【０２５８】
[5]   動作の説明  
図４０及び図４１は、図３５及び図３６のドライバ／シンカーに使用している制御信号のタイミング波形を示している。
【０２５９】
第３実施の形態（図２０乃至図２２）では、積み重ねられた４つのＭＴＪ素子の磁化容易軸がそれぞれ４５°（  ＝１８０°／４）の間隔で配置される。そして、例えば、図２３及び図２４に示すように、書き込みに当たって、ＭＴＪ素子の位置に応じた磁場を発生させる。
【０２６０】
ところで、磁場は、ベクトルで表すことができる。つまり、書き込みワード線に流れる電流により発生する磁場と書き込みビット線に流れる電流により発生する磁場との合成によって、ＭＴＪ素子に作用する磁場の大きさ及び方向を自由に設定できる。
【０２６１】
従って、書き込みワード／ビット線に流れる電流の比を制御することにより、書き込みワード／ビット線の交差部に積み重ねられた４つのＭＴＪ素子に対して、それぞれ独立にデータを書き込むことができる。
【０２６２】
例えば、図２３に示されるＭＴＪ素子ＭＴＪ１の書き込みを行う場合について考える。ＭＴＪ素子ＭＴＪ１に対する書き込みでは、磁場ａ，ｂを発生させる必要がある。
【０２６３】
ここで、磁場ａは、書き込みビット線ＷＢＬが延びる方向に対して、２２．５°（＝  ９０°／４）の角度をなしている。
【０２６４】
従って、磁場ａを発生させるには、書き込みワード線ＷＷＬに流す電流（書き込みビット線ＷＢＬに平行な方向の磁場）Ａと書き込みビット線ＷＢＬに流す電流（書き込みワード線ＷＷＬに平行な方向の磁場）Ｂとの比（Ａ／Ｂ）が、ｔａｎ  ２２．５°となるように設定すればよい。
【０２６５】
また、磁場ｂは、書き込みビット線ＷＢＬが延びる方向に対して、６７．５°（＝  ９０°  ×  ３／４）の角度をなしている。
【０２６６】
従って、磁場ｂを発生させるには、書き込みワード線ＷＷＬに流す電流（書き込みビット線ＷＢＬに平行な方向の磁場）Ａと書き込みビット線ＷＢＬに流す電流（書き込みワード線ＷＷＬに平行な方向の磁場）Ｂとの比（Ａ／Ｂ）が、ｔａｎ  ６７．５°となるように設定すればよい。
【０２６７】
なお、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬに与える書き込み電流の大きさ及び向きについては、例えば、図２３乃至図２６に示すような磁場を発生させるために、書き込み対象となるＭＴＪ素子の位置を示す制御信号ＵＰ，ＤＮ，ＲＧＴ，ＬＦＴの値に基づいて決定する。
【０２６８】
(4)   読み出し回路  
[1]   概要  
次に、第１乃至第３実施の形態のメモリに使用可能な読み出し回路の例を説明する。
【０２６９】
メモリにとって、データ読み出しは、必要不可欠である。
【０２７０】
また、トグル(Toggle)書き込み方式を採用する場合には、ＭＴＪ素子の状態を、ａ．  反平行状態(anti-parallel)から平行状態(parallel)に変化させる、若しくは、ｂ．  平行状態(parallel)から反平行状態(anti-parallel)に変化させる、ということを、書きこみワード／ビット線に流す書き込み電流の向きにより決定できない。
【０２７１】
つまり、書き込みを行うと、反平行状態のＭＴＪ素子は、平行状態に変化し、平行状態のＭＴＪ素子は、反平行状態に変化する。
【０２７２】
このようなことから、トグル書き込み方式を採用する場合には、書き込みに先立って、まず、書き込み対象となるＭＴＪ素子の状態（反平行状態又は平行状態）を確認する作業が必要になる。この確認を行うために、読み出し動作を行う。
【０２７３】
読み出しの結果、書き込み対象となるＭＴＪ素子のデータと書き込みデータとが同じならば、そのＭＴＪ素子に対して書き込みを行わない。両者が異なっていた場合のみに、そのＭＴＪ素子に対して書き込みを行う。
【０２７４】
ここで、半導体基板上に積み重ねられ、かつ、等価回路としては、互いに直列接続された形となる複数のＭＴＪ素子のデータを読み出すには、工夫が必要である。即ち、これら複数のＭＴＪ素子の平行／反平行状態における抵抗値が同じであると、複数のＭＴＪ素子の各々について、その状態を特定することができない。
【０２７５】
そこで、本例では、例えば、直列接続された複数のＭＴＪ素子について、平行／反平行状態における抵抗値に差を設け、これら複数のＭＴＪ素子の各々に対するデータ読み出しを可能にする。
【０２７６】
例えば、図２９に示すように、書き込みワード線ＷＷＬ−ｉと書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊとの間に、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が直列接続される場合、これら４つのＭＴＪ素子の平行状態における抵抗値の比を２倍ずつ増加させる。
【０２７７】
具体的には、ＭＴＪ素子ＭＴＪ１の平行状態における抵抗値をＲとした場合、ＭＴＪ素子ＭＴＪ２の平行状態における抵抗値は、２×Ｒに設定し、ＭＴＪ素子ＭＴＪ３の平行状態における抵抗値は、４×Ｒに設定し、ＭＴＪ素子ＭＴＪ４の平行状態における抵抗値は、８×Ｒに設定する。
【０２７８】
なお、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４と抵抗値との組み合せは、上記例に限定されず、２４通りのうちから１つを選択すればよい。
【０２７９】
[2]   ＭＴＪ素子の構造  
次に、ＭＴＪ素子に抵抗値の差を設けるための構造例について説明する。
【０２８０】
直列接続された複数のＭＴＪ素子に抵抗差を設ける一つの方法としては、これら複数のＭＴＪ素子の面積比を変える、ということが考えられる。また、他の方法としては、トンネルバリアの厚さを変える、という方法もある。
【０２８１】
これら方法とは別に、本例では、同一面積及び同一構造のＭＴＪユニットなるものを考え、ｎ個のＭＴＪユニットを直列に積み重ねることにより１つのＭＴＪ素子を形成する。
【０２８２】
そして、直列接続された複数のＭＴＪ素子の抵抗比は、これら複数のＭＴＪ素子を構成するＭＴＪユニットの数  ｎを変えることにより実現する。
【０２８３】
図４２は、ＭＴＪ素子ＭＴＪ１の構造例を示している。  
ＭＴＪ素子ＭＴＪ１は、１つのＭＴＪユニットから構成され、１つのトンネルバリア層を有する Single Junction タイプＭＴＪ素子を構成する。
【０２８４】
図４３は、ＭＴＪ素子ＭＴＪ２の構造例を示している。  
ＭＴＪ素子ＭＴＪ２は、２つのＭＴＪユニットから構成され、２つのトンネルバリア層を有する Double Junction タイプＭＴＪ素子を構成する。本例では、記憶層は、２つのＭＴＪユニットで共有される形となっている。
【０２８５】
ＭＴＪ素子ＭＴＪ１の平行状態における抵抗値をＲとすると、ＭＴＪ素子ＭＴＪ２の平行状態における抵抗値は、２×Ｒとなる。
【０２８６】
図４４は、ＭＴＪ素子ＭＴＪ３の構造例を示している。  
ＭＴＪ素子ＭＴＪ３は、４つのＭＴＪユニットから構成され、４つのトンネルバリア層を有する Quadruple Junction タイプＭＴＪ素子を構成する。本例では、２つの Double Junction タイプＭＴＪ素子が積み重ねられた形となっている。
【０２８７】
ＭＴＪ素子ＭＴＪ１の平行状態における抵抗値をＲとすると、ＭＴＪ素子ＭＴＪ３の平行状態における抵抗値は、４×Ｒとなる。
【０２８８】
図４５は、ＭＴＪ素子ＭＴＪ４の構造例を示している。  
ＭＴＪ素子ＭＴＪ４は、８つのＭＴＪユニットから構成され、８つのトンネルバリア層を有する Octuple Junction タイプＭＴＪ素子を構成する。本例では、２つの Quadruple Junction タイプＭＴＪ素子が積み重ねられた形となっている。
【０２８９】
ＭＴＪ素子ＭＴＪ１の平行状態における抵抗値をＲとすると、ＭＴＪ素子ＭＴＪ４の平行状態における抵抗値は、８×Ｒとなる。
【０２９０】
このようなＭＴＪ素子の構造によれば、記憶層の反磁界による磁気抵抗効果のばらつきが発生することがないため、読み出しの信頼性を向上できる。
【０２９１】
[3]   読み出しワード線ドライバ  
図４６は、読み出しワード線ドライバの回路例を示している。
【０２９２】
読み出しワード線ドライバ２３は、例えば、ＡＮＤゲート回路ＡＤ７から構成される。ＡＮＤゲート回路ＡＤ７は、上位ロウアドレス信号及び読み出し信号ＲＥＡＤを受け、その出力信号は、読み出しワード線ＲＷＬ−ｉに供給される。
【０２９３】
読み出し時、読み出し信号ＲＥＡＤが“Ｈ”になると、選択されたロウでは、上位ロウアドレス信号の全てのビットが“Ｈ”になるため、読み出しワード線ＲＷＬ−ｉの電位レベルも、“Ｈ”になり、その読み出しワード線ＲＷＬ−ｉに繋がるＭＴＪ素子に読み出し電流が流れる。
【０２９４】
[4]   カラム選択線ドライバ  
図４７は、カラム選択線ドライバの回路例を示している。
【０２９５】
カラム選択線ドライバは、例えば、ＡＮＤゲート回路ＡＤ８から構成される。ＡＮＤゲート回路ＡＤ８は、カラムアドレス信号及び読み出し信号ＲＥＡＤを受け、その出力信号は、カラム選択線ＣＳＬ−ｊを経由してカラム選択スイッチに供給される。
【０２９６】
読み出し時、読み出し信号ＲＥＡＤが“Ｈ”になると、選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”になるため、カラム選択線ＣＳＬ−ｊの電位レベルが“Ｈ”になる。
【０２９７】
これにより、カラム選択線ＣＳＬ−ｊに繋がるカラム選択スイッチは、オン状態になり、選択されたカラムにおける書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊは、読み出し回路に電気的に接続される。
【０２９８】
[5]   読み出し回路  
・  回路例  
図４８は、読み出し回路の回路例を示している。
【０２９９】
この読み出し回路２７は、センスアンプとしてのアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）から構成される。
【０３００】
ブロックＢＫは、例えば、図２９のセルアレイ構造の例で説明したように、直列接続された４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４と読み出し選択スイッチＲＳＷとから構成される。
【０３０１】
書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの一端は、ブロックＢＫに接続され、他端は、カラム選択スイッチ（ＮチャネルＭＯＳトランジスタ）ＳＷＡ及びＰチャネルＭＯＳトランジスタＰｘ２を経由して電源端子（電源電位Ｖｄｄ）に接続される。
【０３０２】
ここで、電源端子から、ＭＯＳトランジスタＰｘ２，ＳＷＡ及びＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を経由して、接地端子までの経路を、第１電流経路と称するものとする。
【０３０３】
抵抗値ΔＲを有する１４個の抵抗素子の一端は、ＰチャネルＭＯＳトランジスタＰｘ３を経由して電源端子に接続され、他端は、抵抗値１５Ｒ＋ΔＲ／２を有する抵抗素子を経由して、接地端子に接続される。
【０３０４】
ここで、電源端子から、ＭＯＳトランジスタＰｘ３及び（１４＋１）個の抵抗素子を経由して、接地端子までの経路を、第２電流経路と称するものとする。
【０３０５】
ＰチャネルＭＯＳトランジスタＰｘ１，Ｐｘ２，Ｐｘ３は、カレントミラー回路Ｍｘを構成している。このため、定電流源Ｉｘにより生成される定電流は、上述の第１及び第２電流経路に流れる。
【０３０６】
第１電流経路に流れる電流は、読み出し電流となり、この読み出し電流は、直列接続された４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に流れる。
【０３０７】
その結果、ノードｎｒには、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値（合成抵抗値）に応じた読み出し電位Ｖｔｏｔａｌが現れる。一方、第２電流経路に電流が流れると、各抵抗素子の接続点ｎｘ０，ｎｘ１，・・・ｎｘ１３，ｎｘ１４に所定の基準電位が現れる。
【０３０８】
差動アンプＤＩ０，ＤＩ２，・・・ＤＩ１３，ＤＩ１４は、ノードｎｒの読み出し電位Ｖｔｏｔａｌと所定の基準電位とを比較し、その比較結果を出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５として出力する。
【０３０９】
例えば、差動アンプＤＩ０のプラス側入力端子には、ノードｎｘ０の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。同様に、差動アンプＤＩ１のプラス側入力端子には、ノードｎｘ１の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力され、差動アンプＤＩ１４のプラス側入力端子には、ノードｎｘ１４の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。
【０３１０】
・  読み出し原理  
以下の述べる読み出し原理によれば、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０３１１】
ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の抵抗値は、表１に示すように設定されているものとする。
【表１】
2005310840.tif 000003
【０３１２】
即ち、ＭＴＪ素子ＭＴＪ１に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、Ｒ＋ΔＲとする。
【０３１３】
また、ＭＴＪ素子ＭＴＪ２に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、２Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、２Ｒ＋２ΔＲとする。
【０３１４】
また、ＭＴＪ素子ＭＴＪ３に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、４Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、４Ｒ＋４ΔＲとする。
【０３１５】
また、ＭＴＪ素子ＭＴＪ４に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、８Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、８Ｒ＋８ΔＲとする。
【０３１６】
この時、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータと合成抵抗値との関係は、表２に示すようになる。
【表２】
2005310840.tif 000004
【０３１７】
即ち、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値の組合せは、１６通りあり、データ値の１６通りの組合せに対応して、合成抵抗値も、１６通りある。合成抵抗値の最小値は、１５Ｒとなり、最大値は、１５Ｒ＋１５ΔＲとなる。また、合成抵抗値の差分は、ΔＲとなる。
【０３１８】
読み出し時、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に読み出し電流（電流値Ｉ）を流すと、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊの電位は、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値に応じた値となる。
【０３１９】
読み出し電流の電流値をＩとすると、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに現れる電位の最小値は、Ｉ×（１５Ｒ＋ｒ）であり、その最大値は、Ｉ×（１５Ｒ＋１５ΔＲ＋ｒ）である。また、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに現れる各電位の差分は、Ｉ×ΔＲとなる。
【０３２０】
ここで、ｒは、読み出し選択スイッチ（ＭＯＳトランジスタ）ＳＷＡのオン抵抗である。このオン抵抗ｒを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値よりも十分に小さくなるように設計する場合には、このｒについては、無視してよい。
【０３２１】
本例の読み出し動作原理では、読み出し時、読み出し電流をブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に流すと、これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値の組合せに応じた読み出し電位Ｖｔｏｔａｌが書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに現れる。
【０３２２】
従って、この読み出し電位Ｖｔｏｔａｌを、図４８に示すようなセンスアンプ（例えば、アナログ／デジタルコンバータ）で検出すれば、１回の読み出し動作で、読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０３２３】
表３及び表４は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値、具体的には、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに現れる読み出し電位ＶｔｏｔａｌからブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値を判定する原理を示している。
【表３】
2005310840.tif 000005
【０３２４】
【表４】
2005310840.tif 000006
【０３２５】
本例の読み出し動作原理では、まず、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ４、抵抗値＝８Ｒ）のデータ値が、所定の判定基準により判断される。
【０３２６】
例えば、本例では、閾値１５Ｒ＋７ΔＲ＋ΔＲ／２を設定し、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかを判断することにより、ＭＴＪ素子ＭＴＪ４のデータ値を決定することができる。
【０３２７】
次に、磁化状態が同じ（例えば、平行）であるとき、２番目に抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ３、抵抗値＝４Ｒ）のデータ値が、所定の判定基準により判断される。
【０３２８】
ここでの所定の判断基準は、ＭＴＪ素子ＭＴＪ４のデータ値によって変わってくる。
【０３２９】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”と判断された場合には、閾値１５Ｒ＋３ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３０】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１１ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３１】
以上より、ＭＴＪ素子ＭＴＪ３のデータ値を決定することができる。
【０３３２】
次に、磁化状態が同じ（例えば、平行）であるとき、３番目に抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ２、抵抗値＝２Ｒ）のデータ値が、所定の判定基準により判断される。
【０３３３】
ここでの所定の判断基準については、２つのＭＴＪ素子ＭＴＪ４，ＭＴＪ３のデータ値によって変わってくる。
【０３３４】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”と判断された場合には、閾値１５Ｒ＋ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３５】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”と判断された場合には、閾値１５Ｒ＋５ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３６】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”と判断された場合には、閾値１５Ｒ＋９ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３７】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１３ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３３８】
以上より、ＭＴＪ素子ＭＴＪ２のデータ値を決定することができる。
【０３３９】
次に、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が低くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ１、抵抗値＝Ｒ）のデータ値が、所定の判定基準により判断される。
【０３４０】
ここでの所定の判断基準については、３つのＭＴＪ素子ＭＴＪ４，ＭＴＪ３，ＭＴＪ２のデータ値によって変わってくる。
【０３４１】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４２】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋２ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４３】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋４ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４４】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋６ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４５】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋８ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４６】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１０ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４７】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋１２ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４８】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１４ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【０３４９】
以上より、ＭＴＪ素子ＭＴＪ１のデータ値を決定することができる。
【０３５０】
このように、本例の読み出し動作原理では、書き込み／読み出しビット線ＷＢＬ−ｊ／ＲＢＬ−ｊに読み出された読み出し電位Ｖｔｏｔａｌを、センスアンプ（例えば、アナログ／デジタルコンバータ）で検出すれば、１回の読み出し動作で、ブロックＢＫ内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【０３５１】
なお、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値を判定する動作に関しては、各ＭＴＪ素子のデータの判定を、時系列的に行うことができる他、複数の基準電流を用いて、ほぼ同時に行うこともできる。
【０３５２】
表３及び表４に示すロジックは、後述するロジック回路を用いることにより簡単に実現できる。即ち、そのロジック回路を用いれば、読み出し電位Ｖｔｏｔａｌを検出した後、直ちに、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値を判定できる。
【０３５３】
・  読み出し回路の動作  
表５は、図４８の読み出し回路を用いた場合において、ブロックＢＫ内のＭＴＪ素子ＭＴＪ４のデータ値とＡ／Ｄコンバータの出力信号Ｏ７ｂ８との関係を示したものである。
【表５】
2005310840.tif 000007
【０３５４】
ＭＴＪ素子ＭＴＪ４は、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のうちで、最も高い抵抗値２３Ｒと最も高い抵抗値の変化量２３ΔＲを有する素子である。
【０３５５】
従って、ＭＴＪ素子ＭＴＪ４のデータ値が“１”の場合には、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌ（差動アンプＤＩ０，・・・ＤＩ１４のマイナス側入力信号）は、常に、Ａ／Ｄコンバータの基準電位Ｒ７ｂ８よりも低い値となる。
【０３５６】
この場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ７ｂ８からＯ１４ｂ１５までは、常に、“１”となる。
【０３５７】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”の場合には、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、常に、Ａ／Ｄコンバータの基準電位Ｒ７ｂ８よりも高い値となる。
【０３５８】
この場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１からＯ７ｂ８までは、常に、“０”となる。
【０３５９】
つまり、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、Ｏ７ｂ８に関しては、データの値が“１”のときは、常に、“１”、データの値が“０”のときは、常に、“０”となる。
【０３６０】
以上のことから、ＭＴＪ素子ＭＴＪ４のデータ値については、Ｏ７ｂ８に基づいて判断することができる。
【０３６１】
表６は、図４８の読み出し回路を用いた場合において、ブロックＢＫ内のＭＴＪ素子ＭＴＪ３のデータ値とＡ／Ｄコンバータの出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２との関係を示したものである。
【表６】
2005310840.tif 000008
【０３６２】
ＭＴＪ素子ＭＴＪ３は、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のうちで、２番目に高い抵抗値２２Ｒと２番目に高い抵抗値の変化量２２ΔＲを有する素子である。
【０３６３】
従って、ＭＴＪ素子ＭＴＪ３のデータ値が“１”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ３ｂ４よりも低い値か、又は、  
・  基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ１１ｂ１２よりも低い値か  
のいずれかとなる。
【０３６４】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが基準電位Ｒ３ｂ４よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２は、常に、“１”となる。
【０３６５】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ１１ｂ１２よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ３ｂ４，Ｏ７ｂ８は、常に、“０”となり、Ｏ１１ｂ１２は、常に、“１”となる。
【０３６６】
また、ＭＴＪ素子ＭＴＪ３のデータ値が“０”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ７ｂ８よりも低い値か、又は、  
・  基準電位Ｒ１１ｂ１２よりも高い値か  
のいずれかとなる。
【０３６７】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ７ｂ８よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ３ｂ４は、常に、“０”となり、Ｏ７ｂ８，Ｏ１１ｂ１２は、常に、“１”となる。
【０３６８】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１１ｂ１２よりも高い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２は、常に、“０”となる。
【０３６９】
このように、ＭＴＪ素子ＭＴＪ３のデータ値とＡ／Ｄコンバータの出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２との関係が明らかになった。
【０３７０】
よって、後述するロジック回路を用いて、Ａ／Ｄコンバータの出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２を処理すれば、ＭＴＪ素子ＭＴＪ３のデータ値を判断できる。
【０３７１】
表７及び表８は、図４８の読み出し回路を用いた場合において、ブロックＢＫ内のＭＴＪ素子ＭＴＪ２のデータ値とＡ／Ｄコンバータの出力信号Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４との関係を示したものである。
【表７】
2005310840.tif 000009
【０３７２】
【表８】
2005310840.tif 000010
【０３７３】
ＭＴＪ素子ＭＴＪ２は、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のうちで、３番目に高い抵抗値２１Ｒと３番目に高い抵抗値の変化量２１ΔＲを有する素子である。
【０３７４】
従って、ＭＴＪ素子ＭＴＪ２のデータ値が“１”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ１ｂ２よりも低い値か、  
・  基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ５ｂ６よりも低い値か、  
・  基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ９ｂ１０よりも低い値か、又は、  
・  基準電位Ｒ１１ｂ１２よりも高く、基準電位Ｒ１２ｂ１３よりも低い値か  
のいずれかとなる。
【０３７５】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが基準電位Ｒ１ｂ２よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３７６】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ５ｂ６よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４は、常に、“０”となり、Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３７７】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ９ｂ１０よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８は、常に、“０”となり、Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３７８】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１１ｂ１２よりも高く、基準電位Ｒ１３ｂ１４よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２は、常に、“０”となり、Ｏ１３ｂ１４は、常に、“１”となる。
【０３７９】
また、ＭＴＪ素子ＭＴＪ２のデータ値が“０”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ１ｂ２よりも高く、基準電位Ｒ３ｂ４よりも低い値か、  
・  基準電位Ｒ５ｂ６よりも高く、基準電位Ｒ７ｂ８よりも低い値か、  
・  基準電位Ｒ９ｂ１０よりも高く、基準電位Ｒ１１ｂ１２よりも低い値か、又は、  
・  基準電位Ｒ１３ｂ１４よりも高い値か、  
のいずれかとなる。
【０３８０】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１ｂ２よりも高く、基準電位Ｒ３ｂ４よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２は、常に、“０”となり、Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３８１】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ５ｂ６よりも高く、基準電位Ｒ７ｂ８よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６は、常に、“０”となり、Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３８２】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ９ｂ１０よりも高く、基準電位Ｒ１１ｂ１２よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０は、常に、“０”となり、Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“１”となる。
【０３８３】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１３ｂ１４よりも高い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４は、常に、“０”となる。
【０３８４】
このように、ＭＴＪ素子ＭＴＪ２のデータ値とＡ／Ｄコンバータの出力信号Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４との関係が明らかになった。
【０３８５】
よって、後述するロジック回路を用いて、Ａ／Ｄコンバータの出力信号Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４を処理すれば、ＭＴＪ素子ＭＴＪ２のデータ値を判断することができる。
【０３８６】
表９乃至表１２は、図４８の読み出し回路を用いた場合において、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１のデータ値とＡ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，Ｏ２ｂ３，Ｏ３ｂ４，Ｏ４ｂ５，Ｏ５ｂ６，Ｏ６ｂ７，Ｏ７ｂ８，Ｏ８ｂ９，Ｏ９ｂ１０，Ｏ１０ｂ１１，Ｏ１１ｂ１２，Ｏ１２ｂ１３，Ｏ１３ｂ１４，Ｏ１４ｂ１５との関係を示したものである。
【表９】
2005310840.tif 000011
【０３８７】
【表１０】
2005310840.tif 000012
【０３８８】
【表１１】
2005310840.tif 000013
【０３８９】
【表１２】
2005310840.tif 000014
【０３９０】
ＭＴＪ素子ＭＴＪ１は、ブロックＢＫ内の４つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のうちで、最も低い抵抗値２０Ｒと最も低い抵抗値の変化量２０ΔＲを有する素子である。
【０３９１】
従って、ＭＴＪ素子ＭＴＪ１のデータ値が“１”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ０ｂ１よりも低い値か、  
・  基準電位Ｒ１ｂ２よりも高く、基準電位Ｒ２ｂ３よりも低い値か、  
・  基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ４ｂ５よりも低い値か、  
・  基準電位Ｒ５ｂ６よりも高く、基準電位Ｒ６ｂ７よりも低い値か、  
・  基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ８ｂ９よりも低い値か、  
・  基準電位Ｒ９ｂ１０よりも高く、基準電位Ｒ１０ｂ１１よりも低い値か、  
・  基準電位Ｒ１１ｂ１２よりも高く、基準電位Ｒ１２ｂ１３よりも低い値か、又は、  
・  基準電位Ｒ１３ｂ１４よりも高く、基準電位Ｒ１４ｂ１５よりも低い値か、  
のいずれかとなる。
【０３９２】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが基準電位Ｒ０ｂ１よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５の全てが“１”となる。
【０３９３】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１ｂ２よりも高く、基準電位Ｒ２ｂ３よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２は、常に、“０”となり、残りのＯ２ｂ３，Ｏ３ｂ４，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９４】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ３ｂ４よりも高く、基準電位Ｒ４ｂ５よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，Ｏ２ｂ３，Ｏ３ｂ４は、常に、“０”となり、残りのＯ４ｂ５，Ｏ５ｂ６，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９５】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ５ｂ６よりも高く、基準電位Ｒ６ｂ７よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ４ｂ５，Ｏ５ｂ６は、常に、“０”となり、残りのＯ６ｂ７，Ｏ７ｂ８，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９６】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ７ｂ８よりも高く、基準電位Ｒ８ｂ９よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ６ｂ７，Ｏ７ｂ８は、常に、“０”となり、残りのＯ８ｂ９，Ｏ９ｂ１０，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９７】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ９ｂ１０よりも高く、基準電位Ｒ１０ｂ１１よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ８ｂ９，Ｏ９ｂ１０は、常に、“０”となり、残りのＯ１０ｂ１１，Ｏ１１ｂ１２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９８】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１１ｂ１２よりも高く、基準電位Ｒ１２ｂ１３よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１０ｂ１１，Ｏ１１ｂ１２は、常に、“０”となり、残りのＯ１２ｂ１３，Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０３９９】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１３ｂ１４よりも高く、基準電位Ｒ１４ｂ１５よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１２ｂ１３，Ｏ１３ｂ１４は、常に、“０”となり、残りのＯ１４ｂ１５は、常に、“１”となる。
【０４００】
また、ＭＴＪ素子ＭＴＪ１のデータ値が“０”の場合、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌは、  
・  基準電位Ｒ０ｂ１よりも高く、基準電位Ｒ１ｂ２よりも低い値か、  
・  基準電位Ｒ２ｂ３よりも高く、基準電位Ｒ３ｂ４よりも低い値か、  
・  基準電位Ｒ４ｂ５よりも高く、基準電位Ｒ５ｂ６よりも低い値か、  
・  基準電位Ｒ６ｂ７よりも高く、基準電位Ｒ７ｂ８よりも低い値か、  
・  基準電位Ｒ８ｂ９よりも高く、基準電位Ｒ９ｂ１０よりも低い値か、  
・  基準電位Ｒ１０ｂ１１よりも高く、基準電位Ｒ１１ｂ１２よりも低い値か、  
・  基準電位Ｒ１２ｂ１３よりも高く、基準電位Ｒ１３ｂ１４よりも低い値か、又は、  
・  基準電位Ｒ１４ｂ１５よりも高い値か、  
のいずれかとなる。
【０４０１】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ０ｂ１よりも高く、基準電位Ｒ１ｂ２よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１は、常に、“０”となり、残りのＯ１ｂ２，Ｏ２ｂ３，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０２】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ２ｂ３よりも高く、基準電位Ｒ３ｂ４よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，Ｏ２ｂ３は、常に、“０”となり、残りのＯ３ｂ４，Ｏ４ｂ５，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０３】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ４ｂ５よりも高く、基準電位Ｒ５ｂ６よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ３ｂ４，Ｏ４ｂ５は、常に、“０”となり、残りのＯ５ｂ６，Ｏ６ｂ７，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０４】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ６ｂ７よりも高く、基準電位Ｒ７ｂ８よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ５ｂ６，Ｏ６ｂ７は、常に、“０”となり、残りのＯ７ｂ８，Ｏ８ｂ９，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０５】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ８ｂ９よりも高く、基準電位Ｒ９ｂ１０よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ７ｂ８，Ｏ８ｂ９は、常に、“０”となり、残りのＯ９ｂ１０，Ｏ１０ｂ１１，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０６】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１０ｂ１１よりも高く、基準電位Ｒ１１ｂ１２よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ９ｂ１０，Ｏ１０ｂ１１は、常に、“０”となり、残りのＯ１１ｂ１２，Ｏ１２ｂ１３，Ｏ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０７】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１２ｂ１３よりも高く、基準電位Ｒ１３ｂ１４よりも低い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、少なくとも、Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１１ｂ１２，Ｏ１２ｂ１３は、常に、“０”となり、残りのＯ１３ｂ１４，Ｏ１４ｂ１５は、常に、“１”となる。
【０４０８】
合成抵抗値Ｒｔｏｔａｌに依存した読み出し電位Ｖｔｏｔａｌが、基準電位Ｒ１４ｂ１５よりも高い値の場合、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５の全てが“０”となる。
【０４０９】
このように、ＭＴＪ素子ＭＴＪ２のデータ値とＡ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５との関係が明らかになった。よって、後述するロジック回路を用いて、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５を処理すれば、ＭＴＪ素子ＭＴＪ１のデータ値を判断することができる。
【０４１０】
・  ロジック回路  
次に、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５に基づいて、実際に、ブロックＢＫ内のＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値を判定するロジック回路について説明する。
【０４１１】
図４９は、Ａ／Ｄコンバータの出力信号に基づいてＭＴＪ素子ＭＴＪ４のデータ値を判定するロジック回路の一例を示している。
【０４１２】
このロジック回路は、上述の表５の関係を満たすように構成される。本例では、ＭＴＪ素子ＭＴＪ４のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ７ｂ８に基づいて判断される。
【０４１３】
ＭＴＪ素子ＭＴＪ４のデータ値は、上述したように、出力信号Ｏ７ｂ８の値のみから判断できるため、ＭＴＪ素子ＭＴＪ４のデータ値を判定するロジック回路は、直列接続されたインバータＩＶ１，ＩＶ２から構成される。
【０４１４】
図５０は、Ａ／Ｄコンバータの出力信号に基づいてＭＴＪ素子ＭＴＪ３のデータ値を判定するロジック回路の一例を示している。
【０４１５】
このロジック回路は、上述の表６の関係を満たすように構成される。本例では、ＭＴＪ素子ＭＴＪ３のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２に基づいて判断される。
【０４１６】
ＭＴＪ素子ＭＴＪ３のデータ値は、上述したように、出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２の値から判断できるため、ＭＴＪ素子ＭＴＪ３のデータ値を判定するロジック回路は、インバータＩＶ３，ＩＶ４及びＮＯＲゲート回路ＮＲ１，ＮＲ２から構成される。
【０４１７】
例えば、Ｏ３ｂ４＝“１”のときは、ＭＴＪ素子ＭＴＪ３のデータ値は、“１”と判断される。また、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“１”のときは、ＭＴＪ素子ＭＴＪ３のデータ値は、“０”と判断され、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“０”，Ｏ１１ｂ１２＝“１”のときは、ＭＴＪ素子ＭＴＪ３のデータ値は、“１”と判断され、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“０”，Ｏ１１ｂ１２＝“０”のときは、ＭＴＪ素子ＭＴＪ３のデータ値は、“０”と判断される。
【０４１８】
図５１は、Ａ／Ｄコンバータの出力信号に基づいてＭＴＪ素子ＭＴＪ２のデータ値を判定するロジック回路の一例を示している。
【０４１９】
このロジック回路は、上述の表７及び表８の関係を満たすように構成される。本例では、ＭＴＪ素子ＭＴＪ２のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４に基づいて判断される。
【０４２０】
ＭＴＪ素子ＭＴＪ２のデータ値を判定するロジック回路は、インバータＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８及びＮＯＲゲート回路ＮＲ３，ＮＲ４，ＮＲ５，ＮＲ６から構成される。
【０４２１】
例えば、Ｏ１ｂ２＝“１”のときは、ＭＴＪ素子ＭＴＪ２のデータ値は、“１”と判断される。また、Ｏ１ｂ２＝“０”，Ｏ３ｂ４＝“１”のときは、ＭＴＪ素子ＭＴＪ２のデータ値は、“０”と判断され、Ｏ１ｂ２＝“０”，Ｏ３ｂ４＝“０”，Ｏ５ｂ６＝“１”のときは、ＭＴＪ素子ＭＴＪ２のデータ値は、“１”と判断される。
【０４２２】
図５２は、Ａ／Ｄコンバータの出力信号に基づいてＭＴＪ素子ＭＴＪ１のデータ値を判定するロジック回路の一例を示している。
【０４２３】
このロジック回路は、上述の表９乃至表１２の関係を満たすように構成される。本例では、ＭＴＪ素子ＭＴＪ１のデータ値は、Ａ／Ｄコンバータの全ての出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５に基づいて判断される。
【０４２４】
ＭＴＪ素子ＭＴＪ１のデータ値を判定するロジック回路は、インバータＩＶ９，ＩＶ１０，ＩＶ１１，ＩＶ１２，ＩＶ１３，ＩＶ１４，ＩＶ１５，ＩＶ１６及びＮＯＲゲート回路ＮＲ７，ＮＲ８，ＮＲ９，ＮＲ１０，ＮＲ１１，ＮＲ１２，ＮＲ１３，ＮＲ１４から構成される。
【０４２５】
例えば、Ｏ０ｂ１＝“１”のときは、ＭＴＪ素子ＭＴＪ１のデータ値は、“１”と判断される。また、Ｏ０ｂ１＝“０”，Ｏ１ｂ２＝“１”のときは、ＭＴＪ素子ＭＴＪ１のデータ値は、“０”と判断され、Ｏ０ｂ１＝“０”，Ｏ１ｂ２＝“０”，Ｏ２ｂ３＝“１”のときは、ＭＴＪ素子ＭＴＪ１のデータ値は、“１”と判断される。
【０４２６】
なお、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５の出力信号のパターンは、全て“１”の場合、全て“０”の場合、及び、“０”と“１”が存在する場合の３通りとなる。
【０４２７】
また、“０”と“１”が存在する場合には、常に、“０”と“１”の境界が存在し、その境界の一方側の出力信号は、全て、“０”、他方側の出力信号は、全て、“１”となる。
【０４２８】
５．  変形例  
次に、上述した第１乃至第３実施の形態に関わるセルアレイ構造の変形例について説明する。
【０４２９】
(1)   変形例１  
図５３は、変形例１に関わるデバイス構造を示している。
【０４３０】
変形例１は、第１実施の形態におけるデバイス構造において、２つの書き込み線の交差部に配置された複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方向が、互いに等角度（例えば、９０°）の間隔で配置されていない点に特徴を有する。
【０４３１】
なお、変形例１は、第２及び第３実施の形態に適用することも可能である。
【０４３２】
本例によれば、図５４及び図５５に示すように、下部のＭＴＪ素子ＭＴＪ１の記憶層（フリー層）の磁化容易軸方向は、書き込みワード線ＷＷＬが延びる方向及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【０４３３】
また、上部のＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向は、書き込みビット線ＷＢＬが延びる方向となっている。
【０４３４】
固着層（ピン層）は、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２で共有され、かつ、固着層の一方側にＭＴＪ素子ＭＴＪ１，ＭＴＪ２が配置される。固着層のトンネルバリア側強磁性層の磁化方向は、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向と同じである。
【０４３５】
Julliereのモデルによれば、ＭＴＪ素子のコンダクタンスは、トンネルバリア層を挟む２つの強磁性層の分極率をＰ１，Ｐ２とし、相対角をθとすると、１＋  Ｐ１×Ｐ２×ｃｏｓ θに比例する。
【０４３６】
従って、本例のデバイス構造では、固着層及び記憶層の分極率を共にＰ（＝Ｐ１＝Ｐ２）とし、固着層とＭＴＪ素子ＭＴＪ１の記憶層とがなす角をθとし、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の間の相対角をψとすると、コンダクタンスは、（１＋Ｐ２ ｃｏｓ θ）×（１＋Ｐ２ ｃｏｓ ψ）に比例する。
【０４３７】
ＭＴＪ素子の磁化状態が完全に反転すると、θは、０°と１８０°をとり、ψは、４５°と１３５°をとる。
【０４３８】
Ｐ＜１から、比例係数は、小さいものから、１−Ｐ２×（√２＋１）／√２＋Ｐ４／√２；  １−Ｐ２×（√２−１）／√２−Ｐ４／√２；  １＋Ｐ２×（√２−１）／√２−Ｐ４／√２；  １＋Ｐ２×（√２＋１）／√２＋Ｐ４／√２となる。
【０４３９】
このように、４通りの区別がつくため、複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２に関しては、トンネルバリア層の厚さとＭＴＪ素子の面積は同じで構わない。
【０４４０】
上部のＭＴＪ素子ＭＴＪ２のデータ（磁化状態）を認識するに当たっては、下部のＭＴＪ素子ＭＴＪ１のデータ（磁化状態）に影響を受けるが、上述の読み出し方法を適用すれば、読み出しに際して支障はない。
【０４４１】
書き込みに当たって、トグル方式を採用する場合には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向を挟む２つの磁場を発生させる必要がある。そこで、書き込みワード／ビット線ＷＷＬ／ＷＢＬに流す書き込み電流の大きさ及び向きを制御し、例えば、図５６に示すような磁場ａ，ｂ，ｃを発生させる。
【０４４２】
即ち、ＭＴＪ素子ＭＴＪ１に対する書き込みを実行する場合には、例えば、図５６に示すような磁場ａ，ｂを発生させ、トグル書き込み原理により、ＭＴＪ素子ＭＴＪ１の磁化状態を反平行状態から平行状態に、又は、平行状態から反平行状態に変える。
【０４４３】
また、ＭＴＪ素子ＭＴＪ２に対する書き込みを実行する場合には、例えば、図５６に示すような磁場ｂ，ｃを発生させ、トグル書き込み原理により、ＭＴＪ素子ＭＴＪ２の磁化状態を反平行状態から平行状態に、又は、平行状態から反平行状態に変える。
【０４４４】
ここで、磁場ａ，ｂを与える順序及び磁場ｂ、ｃを与える順序に関しては、いずれが先であってもよい。
【０４４５】
なお、図５６に示すような磁場ａ，ｂ，ｃに代えて、図５７に示すような磁場ａ，ｂ，ｃを用いて、トグル書き込みを行うこともできる。
【０４４６】
(2)   変形例２  
図５８は、変形例２に関わるデバイス構造を示している。
【０４４７】
変形例２は、第１実施の形態におけるデバイス構造において、２つの書き込み線の交差部に配置された複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方向と固着層のトンネルバリア側強磁性層の磁化方向とが互いに異なっている点に特徴を有する。
【０４４８】
なお、変形例１は、第２及び第３実施の形態に適用することも可能である。
【０４４９】
本例によれば、図５９及び図６０に示すように、下部のＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向は、書き込みワード線ＷＷＬが延びる方向及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【０４５０】
また、上部のＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向は、書き込みワード線ＷＷＬが延びる方向及び書き込みビット線ＷＢＬが延びる方向に対して、４５°の角度をなしている。
【０４５１】
さらに、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向は、互いに９０°の角度をなしている。
【０４５２】
固着層は、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２で共有され、かつ、固着層は、これらＭＴＪ素子ＭＴＪ１，ＭＴＪ２の間に配置される。固着層のトンネルバリア側強磁性層の磁化方向は、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向と異なり、かつ、ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向とも異なる。
【０４５３】
例えば、固着層のトンネルバリア側強磁性層の磁化方向は、ＭＴＪ素子ＭＴＪ１の記憶層の磁化容易軸方向に対して６０°の角度をなし、かつ、ＭＴＪ素子ＭＴＪ２の記憶層の磁化容易軸方向に対して３０°の角度をなす。
【０４５４】
Julliere のモデル（例えば、Chang H. Shang, et.al, “Temperature dependence of magnetoresistance and surface magnetization in ferromagnetic tunnel junction”, Physical Review B, Vol.58, No.6,pp.2917―2920）によれば、ＭＴＪ素子のコンダクタンスは、トンネルバリア層を挟む２つの強磁性層の分極率をＰ１，Ｐ２とし、相対角をθとすると、１＋  Ｐ１×Ｐ２×ｃｏｓ θに比例する。
【０４５５】
従って、本例のデバイス構造では、固着層及び記憶層の分極率を共にＰ（＝Ｐ１＝Ｐ２）とし、固着層とＭＴＪ素子ＭＴＪ１の記憶層とがなす角をθとし、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の間の相対角をψとすると、コンダクタンスは、（１＋Ｐ２ ｃｏｓ θ）×（１＋Ｐ２ ｃｏｓ ψ）に比例する。
【０４５６】
ＭＴＪ素子の磁化状態が完全に反転すると、θは、６０°と１２０°をとり、ψは、３０°と１５０°をとる。
【０４５７】
Ｐ＜１から、比例係数は、小さいものから、１−Ｐ２×（√３＋１）／２＋Ｐ４×√３／４；  １−Ｐ２×（√３−１）／２−Ｐ４×√３／４；  １＋Ｐ２×（√３−１）／２−Ｐ４×√３／４；  １＋Ｐ２×（√３＋１）／２＋Ｐ４×√３／４となる。
【０４５８】
このように、４通りの区別がつくため、複数のＭＴＪ素子ＭＴＪ１，ＭＴＪ２に関しては、トンネルバリア層の厚さとＭＴＪ素子の面積は同じで構わない。
【０４５９】
上部のＭＴＪ素子ＭＴＪ２のデータ（磁化状態）を認識するに当たっては、下部のＭＴＪ素子ＭＴＪ１のデータ（磁化状態）に影響を受けるが、上述の読み出し方法を適用すれば、結局、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２のデータを同時に読み出すことができるため、読み出しに際して支障はない。
【０４６０】
書き込みに当たって、トグル方式を採用する場合には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の磁化容易軸方向を挟む２つの磁場を発生させる必要がある。そこで、書き込みワード／ビット線ＷＷＬ／ＷＢＬに流す書き込み電流の大きさ及び向きを制御し、例えば、図６１に示すような磁場ａ，ｂ，ｃを発生させる。
【０４６１】
即ち、ＭＴＪ素子ＭＴＪ１に対する書き込みを実行する場合には、例えば、図６１に示すような磁場ａ，ｂを発生させ、トグル書き込み原理により、ＭＴＪ素子ＭＴＪ１の磁化状態を反平行状態から平行状態に、又は、平行状態から反平行状態に変える。
【０４６２】
また、ＭＴＪ素子ＭＴＪ２に対する書き込みを実行する場合には、例えば、図６１に示すような磁場ｂ，ｃを発生させ、トグル書き込み原理により、ＭＴＪ素子ＭＴＪ２の磁化状態を反平行状態から平行状態に、又は、平行状態から反平行状態に変える。
【０４６３】
ここで、磁場ａ，ｂを与える順序及び磁場ｂ、ｃを与える順序に関しては、いずれが先であってもよい。
【０４６４】
なお、図６１に示すような磁場ａ，ｂ，ｃに代えて、図６２に示すような磁場ａ，ｂ，ｃを用いて、トグル書き込みを行うこともできる。
【０４６５】
(3)   その他  
上述の変形例１，２を組み合せることもできる。
【０４６６】
例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２としては、図５５に示すように、固着層の一方側にＭＴＪ素子ＭＴＪ１，ＭＴＪ２が配置される構造を採用し、さらに、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方法は、図５４に示すような向きに設定する。
【０４６７】
そして、図５９に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方向と固着層のトンネルバリア側強磁性層の磁化方向とを互いに異ならせてもよい。
【０４６８】
また、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２としては、図６０に示すように、固着層を２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２で挟む構造とし、さらに、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方法は、図５９に示すような向きに設定する。
【０４６９】
そして、図５４に示すように、固着層のトンネルバリア側強磁性層の磁化方向をＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸方向のいずれか一方に一致させてもよい。
【０４７０】
６．  製造方法  
以下、２本の書き込み線の交差部に配置され、互いに積み重ねられる複数のＭＴＪ素子を形成する方法の例について説明する。
【０４７１】
本発明の例に関わるデバイス構造では、２本の書き込み線の交差部に配置される複数のＭＴＪ素子の磁化容易軸方向は、それぞれ異なる。ここで、ＭＴＪ素子の磁気異方性をその形状により付ける場合には、互いに積み重ねられた複数のＭＴＪの形状又は向きを異ならせなければならないため、これらを別々に加工しなければならない。
【０４７２】
第１の製造方法では、下部のＭＴＪ素子ＭＴＪ１と上部のＭＴＪ素子ＭＴＪ２との間にエッチングストッパとしての機能を有するストッパ層ＳＴＯＰを設けることにより、本発明の例に関わるデバイス構造を実現する。
【０４７３】
まず、例えば、図６３に示すように、下部電極１４の元になる金属層、ＭＴＪ素子ＭＴＪ１の元になる第１ラミネート層、ストッパ層（導電層）ＳＴＯＰ、ＭＴＪ素子ＭＴＪ２の元になる第２ラミネート層、及び、キャップ層を順次形成する。
【０４７４】
この後、例えば、フォトマスクをマスクにして、ＲＩＥによりキャップ層をパターニングし、さらに、パターニングされたキャップ層（ハードマスク）をマスクにして、ＲＩＥによりＭＴＪ素子ＭＴＪ２を加工する。この時、ストッパ層ＳＴＯＰは、エッチングストッパとして機能するため、ＭＴＪ素子ＭＴＪ１の元になる第１ラミネート層のエッチングを防止できる。
【０４７５】
次に、パターニングされたキャップ層をマスクにして、ＲＩＥによりストッパ層をエッチングし、また、ＭＴＪ素子ＭＴＪ２を覆う保護層を形成する。
【０４７６】
さらに、この後、ＭＴＪ素子ＭＴＪ１を加工するためのハードマスクを形成し、このハードマスクをマスクにして、ＲＩＥによりＭＴＪ素子ＭＴＪ１を加工する。また、ＭＴＪ素子ＭＴＪ１を覆う保護層を形成する。
【０４７７】
最後に、下部電極１４を加工するためのマスクを形成し、このマスクを用いて、ＲＩＥにより下部電極１４のパターニングを行う。
【０４７８】
第２の製造方法では、下部のＭＴＪ素子ＭＴＪ１と上部のＭＴＪ素子ＭＴＪ２との間に下部電極１４Ａと同じ形状の電極１４Ｂを設けることにより、本発明の例に関わるデバイス構造を実現する。
【０４７９】
まず、例えば、図６４に示すように、下部電極１４Ａの元になる金属層及びＭＴＪ素子ＭＴＪ１の元になる第１ラミネート層を形成する。
【０４８０】
この後、例えば、ハードマスクをマスクにして、ＲＩＥによりＭＴＪ素子ＭＴＪ１を加工する。また、下部電極１４Ａを加工するためのマスクを形成し、このマスクを用いて、ＲＩＥにより下部電極１４Ａのパターニングを行う。
【０４８１】
次に、電極１４Ｂの元になる金属層及びＭＴＪ素子ＭＴＪ２の元になる第２ラミネート層を形成する。
【０４８２】
この後、例えば、ハードマスクをマスクにして、ＲＩＥによりＭＴＪ素子ＭＴＪ２を加工する。また、電極１４Ｂを加工するためのマスクを形成し、このマスクを用いて、ＲＩＥにより電極１４Ｂのパターニングを行う。
【０４８３】
以上のような製造方法により、本発明の例に関わる磁化容易軸方法の異なる複数のＭＴＪ素子を形成することができる。
【０４８４】
なお、図６３及び図６４において、書き込みワード線ＷＷＬ及び書き込みビット線ＷＢＬの表面に軟磁性材料による磁束キーパー層を設けてもよい。
【０４８５】
７．  その他  
上述の第１乃至第３実施の形態又は変形例１，２においては、図面上、分かり易くなるように、ＭＴＪ素子の形状を長方形とし、ＭＴＪ素子の形状により磁気異方性を持たせる形式としたが、ＭＴＪ素子の形状に関しては、長方形でなくても、長軸と短軸がある形状ならば、どのような形状であってもよい。
【０４８６】
また、ＭＴＪ素子の磁気異方性については、ＭＴＪ素子の形状ではなく、ＭＴＪ素子を構成する材料の結晶軸異方性により発生させてもよい。
【０４８７】
この場合、例えば、ＭＴＪ素子の形状としては、正方形とし、ＭＴＪ素子の磁化容易軸方向及び固着層の磁化方向については、強磁性材料の結晶軸異方性により決定する。
【０４８８】
強磁性材料の結晶軸異方性によりＭＴＪ素子に磁気異方性を持たせる場合には、ＭＴＪ素子の形状は、正方形に限られず、例えば、長軸及び短軸なるものが存在しない形状など、如何なる形状であっても構わない。
【０４８９】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０４９０】
【図１】参考例に関わるデバイス構造を示す断面図。
【図２】参考例に関わるデバイス構造を示す平面図。
【図３】参考例に関わるデバイス構造を示す断面図。
【図４】参考例に関わるデバイス構造を示す平面図。
【図５】第１実施の形態に関わるデバイス構造を示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図８】平行状態におけるＭＴＪ素子の磁化状態を示す図。
【図９】反平行状態におけるＭＴＪ素子の磁化状態を示す図。
【図１０】書き込み線に流れる電流の方向を示す図。
【図１１】書き込み電流の供給タイミングを示す図。
【図１２】書き込み時のＭＴＪ素子の状態を示す図。
【図１３】書き込み時のＭＴＪ素子の状態を示す図。
【図１４】書き込み時のＭＴＪ素子の状態を示す図。
【図１５】書き込み時のＭＴＪ素子の状態を示す図。
【図１６】書き込み時のＭＴＪ素子の状態を示す図。
【図１７】第２実施の形態に関わるデバイス構造を示す断面図。
【図１８】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図１９】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図２０】第３実施の形態に関わるデバイス構造を示す断面図。
【図２１】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図２２】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図２３】書き込み時に発生させる磁場の例を示す図。
【図２４】書き込み時に発生させる磁場の例を示す図。
【図２５】書き込み時に発生させる磁場の例を示す図。
【図２６】書き込み時に発生させる磁場の例を示す図。
【図２７】第１実施の形態におけるセルアレイ構造の等価回路図。
【図２８】第２実施の形態におけるセルアレイ構造の等価回路図。
【図２９】第３実施の形態におけるセルアレイ構造の等価回路図。
【図３０】書き込みワード線ドライバ／シンカーの例を示す回路図。
【図３１】書き込みビット線ドライバ／シンカーの例を示す回路図。
【図３２】ＩＷＷＬＳＲＣ生成回路の例を示す回路図。
【図３３】ＩＷＢＬＳＲＣ生成回路の例を示す回路図。
【図３４】書き込み時の信号波形を示す波形図。
【図３５】書き込みワード線ドライバ／シンカーの例を示す回路図。
【図３６】書き込みビット線ドライバ／シンカーの例を示す回路図。
【図３７】ＩＷＳＲＣ生成回路の例を示す回路図。
【図３８】ＩＢＳＲＣ生成回路の例を示す回路図。
【図３９】Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅ生成回路の例を示す回路図。
【図４０】書き込み時の信号波形を示す波形図。
【図４１】書き込み時の信号波形を示す波形図。
【図４２】ＭＴＪ素子の構造例を示す図。
【図４３】ＭＴＪ素子の構造例を示す図。
【図４４】ＭＴＪ素子の構造例を示す図。
【図４５】ＭＴＪ素子の構造例を示す図。
【図４６】読み出しワード線ドライバの例を示す回路図。
【図４７】カラム選択線ドライバの例を示す回路図。
【図４８】読み出し回路の例を示す回路図。
【図４９】データ判定に使用するロジック回路の例を示す回路図。
【図５０】データ判定に使用するロジック回路の例を示す回路図。
【図５１】データ判定に使用するロジック回路の例を示す回路図。
【図５２】データ判定に使用するロジック回路の例を示す回路図。
【図５３】変形例１に関わるデバイス構造を示す断面図。
【図５４】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図５５】ＭＴＪ素子の構造例を示す図。
【図５６】書き込み時に発生させる磁場の例を示す図。
【図５７】書き込み時に発生させる磁場の例を示す図。
【図５８】変形例２に関わるデバイス構造を示す断面図。
【図５９】ＭＴＪ素子の磁化容易軸方向を示す平面図。
【図６０】ＭＴＪ素子の構造例を示す図。
【図６１】書き込み時に発生させる磁場の例を示す図。
【図６２】書き込み時に発生させる磁場の例を示す図。
【図６３】製造に有利なデバイス構造の例を示す断面図。
【図６４】製造に有利なデバイス構造の例を示す断面図。
【符号の説明】
【０４９１】
１１：  半導体基板、  １２Ａ，１２Ｂ，１２Ｂ１，１２Ｂ２，１２Ｃ，１２Ｄ，１２Ｅ：  コンタクトピラー、  １３Ａ，１３Ｂ：  配線、  １４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ：  下部電極、  ２１：  ロウデコーダ、  ２２，２２ＵＰ，２２ＤＮ：  書き込みワード線ドライバ、  ２３：  読み出しワード線ドライバ、  ２４：  書き込みワード線シンカー、  ２５Ａ，２５Ｂ：  カラムデコーダ、  ２６Ａ，２６Ｂ：  書き込みビット線ドライバ／シンカー、  ２７：  読み出し回路、  ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４：  ＭＴＪ素子、  ＷＷＬ，ＷＷＬ−ｉ：書き込みワード線、  ＷＢＬ：  書き込みビット線、  ＷＢＬ−ｊ／ＲＢＬ−ｊ：  書き込み／読み出しビット線、  Ｐ１〜Ｐ３４：  ＰチャネルＭＯＳトランジスタ、  Ｎ１〜Ｎ１９：  ＮチャネルＭＯＳトランジスタ、  Ｉｗｓｒｃｅ，Ｉｂｓｒｃｅ：  定電流源、  ＮＤ１〜ＮＤ７：  ＮＡＮＤゲート回路、  ＡＤ１〜ＡＤ８：  ＡＮＤゲート回路。
【図１】
2005310840.tif 000015
【図２】
2005310840.tif 000016
【図３】
2005310840.tif 000017
【図４】
2005310840.tif 000018
【図５】
2005310840.tif 000019
【図６】
2005310840.tif 000020
【図７】
2005310840.tif 000021
【図８】
2005310840.tif 000022
【図９】
2005310840.tif 000023
【図１０】
2005310840.tif 000024
【図１１】
2005310840.tif 000025
【図１２】
2005310840.tif 000026
【図１３】
2005310840.tif 000027
【図１４】
2005310840.tif 000028
【図１５】
2005310840.tif 000029
【図１６】
2005310840.tif 000030
【図１７】
2005310840.tif 000031
【図１８】
2005310840.tif 000032
【図１９】
2005310840.tif 000033
【図２０】
2005310840.tif 000034
【図２１】
2005310840.tif 000035
【図２２】
2005310840.tif 000036
【図２３】
2005310840.tif 000037
【図２４】
2005310840.tif 000038
【図２５】
2005310840.tif 000039
【図２６】
2005310840.tif 000040
【図２７】
2005310840.tif 000041
【図２８】
2005310840.tif 000042
【図２９】
2005310840.tif 000043
【図３０】
2005310840.tif 000044
【図３１】
2005310840.tif 000045
【図３２】
2005310840.tif 000046
【図３３】
2005310840.tif 000047
【図３４】
2005310840.tif 000048
【図３５】
2005310840.tif 000049
【図３６】
2005310840.tif 000050
【図３７】
2005310840.tif 000051
【図３８】
2005310840.tif 000052
【図３９】
2005310840.tif 000053
【図４０】
2005310840.tif 000054
【図４１】
2005310840.tif 000055
【図４２】
2005310840.tif 000056
【図４３】
2005310840.tif 000057
【図４４】
2005310840.tif 000058
【図４５】
2005310840.tif 000059
【図４６】
2005310840.tif 000060
【図４７】
2005310840.tif 000061
【図４８】
2005310840.tif 000062
【図４９】
2005310840.tif 000063
【図５０】
2005310840.tif 000064
【図５１】
2005310840.tif 000065
【図５２】
2005310840.tif 000066
【図５３】
2005310840.tif 000067
【図５４】
2005310840.tif 000068
【図５５】
2005310840.tif 000069
【図５６】
2005310840.tif 000070
【図５７】
2005310840.tif 000071
【図５８】
2005310840.tif 000072
【図５９】
2005310840.tif 000073
【図６０】
2005310840.tif 000074
【図６１】
2005310840.tif 000075
【図６２】
2005310840.tif 000076
【図６３】
2005310840.tif 000077
【図６４】
2005310840.tif 000078