(57)【要約】【課題】主走査方向の長さを現行の１２００ｄｐｉチップと同等、すなわち、現行のチップサイズを大きくすることなく、更に高解像度化したチップを容易に作製できる自己走査型発光素子アレイの構造を提供する。【解決手段】転送用の複数個の３端子発光サイリスタＴを主走査方向に配列した転送部と、発光用の複数個の３端子発光サイリスタＬを主走査方向に配列し、各ゲートを、転送用の複数個の対応する３端子発光サイリスタＴのゲートに接続した発光部とを備え、配列された複数個の発光サイリスタＬの隣接する発光サイリスタのゲート間を、結合用ダイオードＤと結合用抵抗Ｒとを交互に用いて接続している。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＰＮＰＮ構造の３端子発光サイリスタを用いた自己走査型発光素子アレイにおいて、
転送用の複数個の３端子発光サイリスタを主走査方向に配列した転送部と、
発光用の複数個の３端子発光サイリスタを主走査方向に配列し、各ゲートを、前記転送用の複数個の対応する３端子発光サイリスタのゲートに接続した、発光部とを備え、
前記配列された複数個の発光サイリスタの隣接する発光サイリスタのゲート間を、結合用ダイオードと結合用抵抗とを交互に用いて接続したことを特徴とする自己走査型発光素子アレイ。
【請求項２】
前記転送部の複数個の発光サイリスタのカソードまたはアノードを、２相のクロックパルスラインを交互に接続し、ゲートを負荷抵抗を経て電源に接続し、
前記発光部の複数個の発光サイリスタのカソードまたはアノードを、発光信号ラインに接続した、ことを特徴とする請求項１に記載の自己走査型発光素子アレイ。
【請求項３】
前記転送部の複数個の発光サイリスタのうちｎ番目の発光サイリスタがＯＮしているときに、（ｎ−１）番目の結合用抵抗の抵抗値Ｒ（ｎ−１）は、
Ｒ（ｎ−１）／（ＲＬ＋Ｒ（ｎ−１））×｜ＶＧＡ｜＞｜ＶＤ（ｎ）｜
ただし、ｎ＝０，±２，±４，…
ＲＬは、前記負荷抵抗の抵抗値、
ＶＧＡは前記電源の電圧、
ＶＤ（ｎ）は、ｎ番目の結合用ダイオードのＯＮ電圧、
を満たすように選ばれる、ことを特徴とする請求項２に記載の自己走査型発光素子アレイ。
【請求項４】
前記結合用ダイオードは、前記ＰＮＰＮ構造の上部２層の半導体層より形成され、
前記結合用抵抗は、前記ＰＮＰＮ構造の上から２層目の半導体層より形成されることを特徴とする請求項１，２または３に記載の自己走査型発光素子アレイ。
【請求項５】
エッチングにより形成された複数個の島のそれぞれに、前記転送用の発光用サイリスタの各ゲート電極が形成され、
前記島の１つおきに、前記結合用ダイオードが形成され、前記結合用ダイオードが形成されている島にある前記ゲート電極は、ダミーのゲート電極であり、
前記結合用抵抗は、前記ダミーのゲート電極がある島と、この島の前段の島との間に形成されていることを特徴とする請求項４に記載の自己走査型発光素子アレイ。
【請求項６】
エッチングにより形成された複数個の島の１つおきに、前記転送用の１つおきの発光用サイリスタのゲート電極が形成され、
前記残りの島に、前記結合用ダイオードが形成され、
前記結合用抵抗は、前記結合用ダイオードがある島と、この島の前段の島との間に形成され、
前記ゲート電極と前記結合用ダイオードとは、主走査方向に配列されている、ことを特徴とする請求項４に記載の自己走査型発光素子アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイ、特に光プリンタ等に用いられて高精細化を可能にする自己走査型発光素子アレイに関する。
【背景技術】
【０００２】
自己走査型発光素子アレイの基本的な電気回路は、特許文献１および特許文献２に開示されている。これら文献に記載されている自己走査型発光素子アレイは、ＰＮＰＮ構造の３端子発光サイリスタを利用している。
【０００３】
特許文献１に開示されている自己走査型発光素子アレイの回路構成では、転送用サイリスタ間の結合方式に抵抗結合を用いているので、転送クロックラインが少なくとも３本必要であったが、特許文献２に開示されている自己走査型発光素子アレイでは、転送用サイリスタ間の結合方式をダイオード結合に変えることで、必要最小限の転送クロックライン数を２本にまで減らし、回路構成の簡易化を実現している。
【０００４】
図１は、特許文献２に開示されている自己走査型発光素子アレイの等価回路の一部分、および自己走査型発光素子アレイチップの上面のパターンの一部分を示す。図１（Ａ）に示すように、転送用サイリスタＴのゲート電極Ｇ間は、ダイオードＤで結合されている。Ｌは発光部サイリスタを、ＲＬはゲート負荷抵抗を示す。ゲート負荷抵抗は、電源電圧ＶＧＡラインに接続される。転送用サイリスタＴのカソードは、転送用クロックパルスφ１，φ２ラインに交互に接続される。
【０００５】
転送用サイリスタＴおよび発光部サイリスタＬは、ＰＮＰＮ構造の３端子サイリスタを用いて構成されており、チップ上面のパターン構成は、図１（Ｂ）に示すようなものとなる。図１（Ｂ）において、図１（Ａ）で示した素子に対応する部分は、図１（Ａ）で用いた記号を付して示している。
【０００６】
ダイオードＤは、ＰＮＰＮ構造の上部２層を用いて作製され、カソード電極６およびアノード電極８は、上面に表れている。隣接する一方のダイオードＤのカソード電極６、他方のダイオードＤのアノード電極８、および転送用サイリスタのゲート電極Ｇは、それぞれの上に開けられたコンタクトホールを介して、Ａｌ配線１０で接続される。このＡｌ配線の形状は、図からわかるようにＺ形である。
【特許文献１】特開平１−２３８９６２号公報「発光素子アレイおよびその駆動方法」
【特許文献２】特開平２−１４５８４号公報「発光素子アレイ」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１に示す従来の自己走査型発光素子アレイには、次のような問題点があった。すなわち自己走査型発光素子アレイを光プリンタ等に用いる場合には、高精細な画像印刷を目的として、例えば２４００ｄｐｉのように発光点（発光部サイリスタ）ピッチの微細化が進められており、微細化のために発光部サイリスタが転送する方向、すなわち主走査方向（チップ長辺方向）の発光部サイリスタ１つの幅を小さくしなくてはならない。一方、自己走査型発光素子アレイチップの製造コストを低減するために、主走査方向に垂直な方向のチップサイズ、すなわち副走査方向の長さ（チップの短辺長）も小さくしなければならなくなってきている。
【０００８】
図１に示した従来のダイオード結合方式の自己走査型発光素子アレイでは、ダイオード
Ｄを主走査方向に並べて配置しなければならず、かつ、そのカソード電極６およびアノード電極８が主走査方向に並ぶので、主走査方向のチップサイズの縮小化には限界があった。すなわち、パターニング技術の点から見ると、従来からのウェットエッチング技術を用いて素子を作製するには、ウェットエッチング時のサイドエッチングを考慮すると、設計上のパターン間のマージンがなくなりつつある。さらに長期動作の信頼性を高めるため、ダイオードのアノード電極およびカソード電極上に開けられたコンタクトホールをＡｌ配線で完全に被覆すること等の条件を満足させなければならない。具体的に述べると、コンタクトホールの１辺のサイズは最小でも２μｍ以上とする、コンタクトホール縁とＡｌ配線縁との距離を３μｍ以上とする、アライメントのばらつきを±１μｍ考慮する等の制約条件である。したがって、ダイオードを主走査方向に並べて配置する構成を採用するには、主走査方向の発光点ピッチが２１．１５μｍである解像度１２００ｄｐｉの使用が、従来技術で作製できる限界であった。このため、更なる高解像度化、例えば、２４００ｄｐｉなどの作製には、電気回路上やレイアウトパターン上の工夫が要求される。
【０００９】
また、自己走査型発光素子アレイの電極には一般にＡｕ電極が用いられるが、Ａｕ電極とＡｌ配線のコンタクト部分に形成されるＡｕ−Ａｌ合金は、電気的な回路開放の故障原因となりやすいことが明らかになっており、Ａｕ−Ａｌの接合部分の数を減らすことが要求されてきている。
【００１０】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、主走査方向の長さ（チップの長辺長）を現行の１２００ｄｐｉチップと同等、すなわち、現行のチップサイズを大きくすることなく、更に高解像度化（例えば２４００ｄｐｉ）したチップを容易に作製できる自己走査型発光素子アレイの構造を提供することにある。
【００１１】
本発明の他の目的は、副走査方向の長さ（チップの短辺長）をさらに小さくすることのできる自己走査型発光素子アレイの構造を提供することにある。
【００１２】
また、本発明のさらに他の目的は、コンタクトホール部分の開放故障を減らすために、コンタクト部分の数を減らした構造の自己走査型発光素子アレイを提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、ＰＮＰＮ構造の３端子発光サイリスタを用いた自己走査型発光素子アレイにおいて、転送用の複数個の３端子発光サイリスタを主走査方向に配列した転送部と、発光用の複数個の３端子発光サイリスタを主走査方向に配列し、各ゲートを、転送用の複数個の対応する３端子発光サイリスタのゲートに接続した発光部とを備え、配列された複数個の発光サイリスタの隣接する発光サイリスタのゲート間を、結合用ダイオードと結合用抵抗とを交互に用いて接続したことを特徴とする。
【００１４】
さらに、転送部の複数個の発光サイリスタのカソードまたはアノードは、２相のクロックパルスラインを交互に接続され、ゲートを負荷抵抗を経て電源に接続され、発光部の複数個の発光サイリスタのカソードまたはアノードを、発光信号ラインに接続されている。
【００１５】
本発明によれば、結合用ダイオードは、ＰＮＰＮ構造の上部２層の半導体層より形成され、結合用抵抗は、ＰＮＰＮ構造の上から２層目の半導体層より形成される。
【００１６】
本発明は、以上の構成において、エッチングにより形成された複数個の島のそれぞれに、転送用の発光用サイリスタの各ゲート電極が形成され、島の１つおきに、結合用ダイオードが形成され、結合用ダイオードが形成されている島にあるゲート電極は、ダミーのゲート電極であり、結合用抵抗は、ダミーのゲート電極がある島と、この島の前段の島との間に形成されていることを特徴とする。
【００１７】
本発明は、また、エッチングにより形成された複数個の島の１つおきに、転送用の１つおきの発光用サイリスタのゲート電極が形成され、残りの島に、結合用ダイオードが形成され、結合用抵抗は、結合用ダイオードがある島と、この島の前段の島との間に形成され、ゲート電極と結合用ダイオードとは、主走査方向に配列されていることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、主走査方向の長さ、さらには副走査方向の長さを従来のものに較べて短くすることのでき、したがって高解像度化を可能とする自己走査型発光素子アレイを実現できる。また、コンタクト部分の数を減らすことができるので、コンタクトホール部分の開放故障を減らすことが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明の自己走査型発光素子アレイの実施例を説明する。なお、以下の実施例は、アノードコモンタイプの自己走査型発光素子アレイの場合について説明するが、本発明はカソードコモンタイプの自己走査型発光素子アレイにも適用できる。
【実施例１】
【００２０】
図２は、本発明の一実施例である自己走査型発光素子アレイの等価回路の一部分を示す図である。図中、Ｔ（−２）〜Ｔ（＋３）は転送用サイリスタを、Ｌ（−２）〜Ｌ（＋３）は発光部サイリスタを示す。これらサイリスタは、それぞれ主走査方向に一列に並べられた構成となっている。Ｇ（−２）〜Ｇ（＋３）は、転送用サイリスタＴ（−２）〜Ｔ（＋３）のそれぞれのゲートを示す。ＲＬは転送用サイリスタのゲート電極の負荷抵抗を示し、Ｄ（−２），Ｄ（０），Ｄ（＋２）はゲート間を結合するダイオード、Ｒ（−１），Ｒ（＋１），Ｒ（＋３）はゲート間を結合する抵抗を示す。また、ＶＧＡは電源電圧を示す。各転送用サイリスタのカソード電極には、２本の転送用クロックパルスφ１，φ２ラインがそれぞれ１素子おきに接続される。発光部サイリスタのカソードは、発光信号φＩラインに接続されている。φＳは、スタートパルスである。
【００２１】
以上の構成から明らかなように、転送用サイリスタのゲートは、交互にダイオードおよび抵抗によって結合されていることがわかる。
【００２２】
電源電圧ＶＧＡを−５Ｖとして、動作を説明する。まず、転送用クロックパルスφ２がローレベル（Ｌレベル）となり、転送用サイリスタＴ（０）がＯＮしているとする。このとき、３端子サイリスタの特性から、ゲートＧ（０）は零ボルト近くまで引き上げられる。ＶＧＡを−５Ｖとしているので、抵抗ＲＬ、結合用ダイオード…，Ｄ（−２），Ｄ（０），Ｄ（＋２），…、および結合用抵抗…，Ｒ（−１），Ｒ（＋１），Ｒ（＋３），…よりなるネットワークから、各転送用サイリスタのゲート電圧が決まる。
【００２３】
次の転送用クロックパルスφ１をＬレベルにすると、サイリスタＴ（０）に近接するサイリスタＴ（＋１），Ｔ（−１），Ｔ（＋３），Ｔ（−３）等に印加されることになるが、一定の条件下で最もＯＮ電圧が低いサイリスタをＴ（＋１）とすることができる。その理由は、次の通りである。サイリスタＴ（０）に最近接するサイリスタＴ（−１）とＴ（＋１）のゲート電圧を考えると、ゲートＧ（−１）には、Ｒ（−１）／（ＲＬ＋Ｒ（−１））×ＶＧＡの電圧が、ゲートＧ（＋１）には、結合用ダイオードＤ（０）のＯＮ電圧をＶＤ（０）とすると、−ＶＤ（０）の電圧が印加される。次式
Ｒ（ｎ−１）／（ＲＬ＋Ｒ（ｎ−１））×｜ＶＧＡ｜＞｜ＶＤ（ｎ）｜
ｎ＝０，±２，±４，…                                        …（１）
を満たすように抵抗Ｒ（−１）の抵抗値を設定すれば、転送用サイリスタＴ（−１）とＴ（＋１）の比較においては、サイリスタＴ（＋１）が優先的にＯＮすることになる。なお、上記（１）式におけるＲ（ｎ−１）は、抵抗Ｒ（ｎ−１）の抵抗値を、ＲＬは負荷抵抗ＲＬの抵抗値を表している。
【００２４】
転送用サイリスタＴ（＋１）から右方向に配置された転送用サイリスタのゲート電圧については、結合用抵抗による電圧降下分と結合用ダイオードのＯＮ電圧分とで段階的に低下していく。一方、転送用サイリスタＴ（−１）の左方向へは、結合用ダイオードのダイオード特性の一方向性，非対称性から電圧を上げる効果は働かず、φ１ラインに接続されている転送用サイリスタのゲートには、電源電圧である−５Ｖとおおよそ同等の電圧が印加される。
【００２５】
つまり、Ｒ（−１）／（ＲＬ＋Ｒ（−１））×｜ＶＧＡ｜＞｜ＶＤ（０）｜となるようにＲ（−１）の抵抗を設定すれば、φ１ラインに接続されている転送用サイリスタの中でサイリスタＴ（＋１）のゲートへの印加電圧が最も高くなり、ＯＮ電圧が最も低くなる。したがって、サイリスタＴ（０）がＯＮ状態のときに、クロックパルスφ１をＬレベルにすると、必ず右隣のサイリスタＴ（１）がＯＮすることになり、転送動作を行わせることができる。
【００２６】
次に、サイリスタＴ（＋１）がＯＮしているときを考える。先に説明したのと同様に、３端子サイリスタの特性から、ゲートＧ（＋１）は零ボルト近くまで引き上げられる。ＶＧＡを−５Ｖとしているので、負荷抵抗ＲＬ、結合用ダイオード…，Ｄ（−２），Ｄ（０），Ｄ（＋２），…、および結合用抵抗Ｒ…，（−１），Ｒ（＋１），Ｒ（＋３），…のネットワークから、各転送用サイリスタのゲート電圧が決まる。
【００２７】
次の転送クロックパルスφ２をＬレベルにすると、サイリスタＴ（＋１）に近接するサイリスタＴ（０），Ｔ（＋２），Ｔ（−２），Ｔ（＋４）等に印加されることになるが、一定の条件下で最もＯＮ電圧が低い素子をサイリスタＴ（＋２）とすることができる。その理由は、次の通りである。今現在ＯＮしているサイリスタＴ（＋１）から右方向に離れるに従い、転送用サイリスタのゲート電圧は、結合用抵抗による電圧降下分と結合用ダイオードのＯＮ電圧分とで段階的に低下していく。一方、サイリスタＴ（＋１）の左方向へは、結合用ダイオードのダイオード特性の一方向性，非対称性から電圧を上げる効果は働かず、φ２ラインに接続されている転送用サイリスタのゲートには、電源電圧である−５Ｖとおおよそ同等の電圧が印加される。つまり、φ２ラインに接続されている転送用サイリスタの中でサイリスタＴ（＋２）のゲートへの印加電圧が最も高くなり、ＯＮ電圧が最も低くなる。したがって、サイリスタＴ（＋１）がＯＮのときに、クロックパルスφ２をＬレベルにすると、必ず右隣のサイリスタＴ（＋２）がＯＮすることになる。この場合、結合用抵抗Ｒ（＋１）の抵抗値が大きすぎると、サイリスタＴ（＋２）のＯＮ電圧が高くなってしまうので、（１）式を満たすＲ（ｎ）で小さい抵抗値を選択することが、動作電圧を過大にしないためには必要である。
【００２８】
以上から、転送用サイリスタのゲート間を、交互にダイオードおよび抵抗で接続したタイプの自己走査型発光素子アレイにおいて、クロックパルスφ１，φ２を交互にＬレベルにすることで、一定方向へサイリスタを転送動作させていくことができる。
【００２９】
図２で示した等価回路をもとに作製した自己走査型発光素子アレイチップの上面図を図３に示す。図２で示した素子に対応する部分は、図２で用いた記号を付して示している。
【００３０】
本実施例の自己走査型発光素子アレイの転送用サイリスタおよび発光部サイリスタは、ＰＮＰＮ構造を用いて作製されるので、結合用サイリスタおよび結合用抵抗、さらに負荷抵抗は、ＰＮＰＮ構造の一部を用いて作製している。
【００３１】
負荷抵抗ＲＬおよび結合用抵抗Ｒ（−１），Ｒ（＋１）は、ＰＮＰＮ構造の上から２層目のＰ形半導体層を用いて形成している。また、結合用ダイオードＤ（−２），Ｄ（０），Ｄ（＋２）は、ＰＮＰＮ構造の上部２層のＮ形およびＰ形の半導体層を用いて形成している。結合用ダイオードは、実査信号および自己走査型発光素子アレイの作成上、カソードエッチングした島上にカソード電極を形成した素子で作られる。図３からわかるように、結合用ダイオードは、１つおきに島に作成されている。
【００３２】
一方、結合用抵抗は、結合用ダイオードが形成されていない島と、結合用ダイオードが形成されている島との間に形成されている。このような抵抗は、島をエッチングする際に同時に作製することができる。
【００３３】
図中、１２は、ダイオードのカソード電極６と転送用サイリスタのゲート電極とを接続するＡｌ配線を示す。このＡｌ配線１２の形状は矩形である。
【００３４】
また、本実施例ではゲート電極は、図１で示した従来のパターンと同様に、各島に形成しているが、電極として実際に機能させるのは、結合用ダイオードが作製されていない島のゲート電極のみである。したがって、結合用ダイオードが作製されている島のゲート電極は、ダミーである。図３では、このダミーゲート電極を１４で示す。したがってこのダミーのゲート電極を設けないようにしてもよい。
【００３５】
なお、ゲート電極と発光部サイリスタとの間には、半導体抵抗が存在する。この半導体抵抗は、負荷抵抗ＲＬに直列に挿入されるので、半導体抵抗を小さくするには、ゲート電極を転送部サイリスタ側へ延ばせばよい。このようにゲート電極は、半導体抵抗の調整する機能をも有している。
【００３６】
本実施例の自己走査型発光素子アレイチップによれば、図１に示した従来のチップに較べて結合用ダイオードの数を半分にすることができ、かつ、結合用ダイオードの電極はカソード電極のみ形成すればよいので、図１に示した従来のパターンにおいて結合用ダイオードの部分でカソード電極およびアノード電極が主走査方向に並んでいるものに較べて、ダイオード部分の主走査方向サイズを小さくすることができる。したがって、全体として主走査方向のチップサイズを小さくすることができる。Ａｌ配線の形状は、図１のＡｌ配線のＺ形状とは異なり、矩形状であるので、主走査方向の素子幅の縮小化にも余裕を持って対応できる。
【００３７】
本実施例によれば、サイリスタのゲート結合用ダイオード部分を、パターン上簡易化することができたので、設計上のパターン間のマージンが格段に大きくなった。
【００３８】
また、本実施例によれば、前述したように結合用ダイオードの数を従来の自己走査型発光素子アレイに較べて半分に減らすことができ、さらには結合用ダイオードの電極はカソード電極のみ形成すればよいので、結合用ダイオードの電極の数は従来のものに較べて１／４に減少した。また、ゲート電極の数も従来のものに較べて１／２に減少した。したがって本実施例の自己走査型発光素子アレイでは、Ａｕ電極とＡｌ配線との結合部分の数が減るので、Ａｕ−Ａｌ合金による電気的な回路開放による故障を低減することができる。
【実施例２】
【００３９】
図４は、図３中のダミーゲート電極１４を省略し、ゲート電極Ｇ（−１），Ｇ（＋１）と、結合用ダイオードＤ（０），Ｄ（＋２）のカソード電極とを、主走査方向に並べたものである。このパターンを採用することで、実施例２と比較して、チップ短辺長を１５μｍ短縮することができ、チップ面積の縮小化、すなわち、コストダウンを実現できた。
【００４０】
本実施例の構造にて、２４００ｄｐｉの自己走査型発光素子アレイの設計はパターンのマージンに余裕を持って設計をすることができた。また、従来の１２００ｄｐｉ用パターニング条件に変更等を加えずに、全く問題なく自己走査型発光素子アレイを作製することができ、その転送動作を確認することができた。
【実施例３】
【００４１】
実施例１，２で説明した自己走査型発光素子アレイチップ複数個を配列して光プリンタ用の光ヘッドを構成し、このような光プリンタヘッドを用いた光プリンタについて説明する。図５は、光プリンタヘッド４０を備える光プリンタの構成を示す。円筒形の感光ドラム４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電気４４で一様に帯電させる。そして、光プリンタヘッド４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器５０でカセット５２中から送られてきた用紙５４上に、トナーを転写する。用紙は、定着器４６にて熱等を加えられ定着され、スタッカ５８に送られる。一方、転写の終了したドラムは、消去ランプ６０で帯電が全面にわたって中和され、清掃器６２でのこったトナーが除去される。
【図面の簡単な説明】
【００４２】
【図１】従来の自己走査型発光素子アレイの等価回路の一部分、および自己走査型発光素子アレイチップの上面のパターンの一部分を示す図である。
【図２】本発明の一実施例である自己走査型発光素子アレイの等価回路の一部分を示す図である。
【図３】図２で示した等価回路をもとに作製した自己走査型発光素子アレイチップの上面図である。
【図４】他の構成の自己走査型発光素子アレイチップの上面図である。
【図５】光プリンタの構成を示す図である。
【符号の説明】
【００４３】
Ｔ  転送用サイリスタ
Ｌ  発光部サイリスタ
ＲＬ  負荷抵抗
Ｇ  ゲート電極
Ｄ  ダイオード
ＶＧＡ  電源電圧
φ１，φ２  クロックパルス
φＩ  発光信号
６  カソード電極
８  アノード電極
１０，１２  Ａｌ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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