(57)【要約】【課題】  チップ型電子部品を収容しながらも、クラック等が発生しにくく、信頼性に優れたセラミック多層基板を提供すること。【解決手段】  複数のセラミック層３が積層されており、上下主面を貫通する貫通穴６、ならびに、貫通穴６の側面７に露出する側面導体８を備えたセラミック積層体２と、貫通穴６に収容され、側面導体８に外部端子１６が接続されているチップ型電子部品１６とで構成されるチップ型電子部品内蔵セラミック多層基板１。【選択図】  図１
2005322744.tif 000002
【特許請求の範囲】
【請求項１】
複数のセラミック層が積層されており、上下主面を貫通する貫通穴、ならびに、この貫通穴の側面に露出する側面導体を備えたセラミック積層体と、
前記貫通穴に収容され、前記側面導体に外部端子が接続されているチップ型電子部品と、
を含んで構成される、セラミック多層基板。
【請求項２】
前記貫通穴が矩形状の貫通穴であって、前記チップ型電子部品が矩形状のチップ型電子部品であり、前記チップ型電子部品の全ての側面が前記貫通穴の側面に接するように収容されている、請求項１に記載のセラミック多層基板。
【請求項３】
前記側面導体は、前記セラミック層中に設けられたビア導体によって形成されている、請求項１または２に記載のセラミック多層基板。
【請求項４】
前記セラミック層は低温焼結セラミック材料で形成されており、前記セラミック積層体はその内部に銀または銅を主成分とする内部導体パターンを備えている、請求項１〜３のいずれかに記載のセラミック多層基板。
【請求項５】
複数のグリーンセラミック層を積層してなり、上下主面を貫通する貫通穴、ならびに、この貫通穴の側面に露出する側面導体を備えたグリーンセラミック積層体を作製する工程と、
前記側面導体に外部端子が接続するように、前記グリーンセラミック積層体の貫通穴にチップ型電子部品を収容する工程と、
前記グリーンセラミック積層体を、前記グリーンセラミック層の焼結温度で焼成する工程と、
を有する、セラミック多層基板の製造方法。
【請求項６】
前記貫通穴に前記チップ型電子部品を収容した後、前記グリーンセラミック積層体の少なくとも一方主面に、前記グリーンセラミック層の焼結温度では実質的に焼結しない収縮抑制層を設け、前記グリーンセラミック積層体を前記グリーンセラミック層の焼結温度で焼成した後、前記収縮抑制層を除去する、請求項５に記載のセラミック多層基板の製造方法。
【請求項７】
前記貫通穴を矩形状の貫通穴とし、前記チップ型電子部品を矩形状のチップ型電子部品として、前記チップ型電子部品の全ての側面が前記貫通穴の側面に接するように、前記チップ型電子部品を前記貫通穴に収容する、請求項５または６に記載のセラミック多層基板の製造方法。
【請求項８】
前記側面導体を、前記グリーンセラミック層中に設けたビア導体の分割によって形成する、請求項５〜７のいずれかに記載のセラミック多層基板の製造方法。
【請求項９】
前記グリーンセラミック層を低温焼結セラミック材料で形成し、前記グリーンセラミック積層体の内部に、銀または銅を主成分とする内部導体パターンを形成する、請求項５〜８のいずれかに記載のセラミック多層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック多層基板およびその製造方法に関するもので、特に、セラミック多層基板に設けられた貫通穴にチップ型電子部品を収容してなる、チップ型電子部品内蔵セラミック多層基板およびその製造方法に関するものである。
【背景技術】
【０００２】
無線通信装置やエンジンコントロールユニット等に用いられる電子回路を、より高密度化・多機能化するため、コンデンサやインダクタ等の受動素子を内蔵したセラミック多層基板が要望されている。
【０００３】
一般に、セラミック多層基板は、セラミックグリーンシートに導電性ペーストを印刷してコンデンサやインダクタとなる導体パターンを形成した後、このセラミックグリーンシートを積層、焼成することによって得られている。しかしながら、この手法では、利用できるセラミックグリーンシートの種類に限りがあるため、多層基板内に大容量のコンデンサや高いＱ値を有するインダクタ等を形成することが難しかった。
【０００４】
そこで、特許文献１や特許文献２には、セラミック多層基板に形成された空間内にチップ型積層セラミックコンデンサ等のチップ型電子部品を収納した、チップ型電子部品内蔵セラミック多層基板が開示されている。このようなセラミック多層基板によれば、たとえばコンデンサとして、容量の大きなあるいは温度特性に優れたチップ型積層セラミックコンデンサを内蔵することができるので、セラミック多層基板の高密度化・多機能化を図ることが容易である。
【０００５】
しかしながら、特許文献１に示されたチップ型電子部品内蔵セラミック多層基板は、セラミックグリーンシートの貫通穴に焼成済みのチップ型積層セラミックコンデンサを埋め込み、これを一体焼成することによって得られるものであり、その焼成の際に、チップ型積層セラミックコンデンサは収縮しないが、セラミックグリーンシートは平面方向にも厚み方向にも収縮するため、焼成後のセラミック多層基板にクラックが生じたり、あるいは、セラミック多層基板とチップ型電子部品との電気的接続が十分にとれないことがあった。
【特許文献１】特公平６−３２３７８号公報
【特許文献２】特開２００３−３３２７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、特許文献２に示されたチップ型電子部品内蔵セラミック多層基板は、図４（Ａ）および図４（Ｂ）に示すように、銀や銅等の導体材料と同時焼成できる第１のセラミックグリーンシート３２ａと、このセラミックグリーンシート３２ａの平面方向の焼成収縮を抑制し得る第２のセラミックグリーンシート３３ａとを交互に積層してなるセラミック積層体３１ａを焼成することによって得られるものであり、セラミック積層体３１ａは、その焼成時に、第２のセラミックグリーンシート３３ａによる拘束力が働くため、平面方向には実質的に収縮しない。すなわち、セラミック積層体３１ａの空間３５に内蔵されているチップ型電子部品４１も、セラミック積層体３１ａを構成する第１のセラミックグリーンシート３２ａも、平面方向には実質的に収縮しないため、焼成後のセラミック層３２とチップ型電子部品４１との間でクラックが生じにくく、また、空間３５の底面に設けられたランド導体３４とチップ型電子部品４１の端面に設けられた端子電極４２との電気的接続の信頼性が高い。
【０００７】
しかしながら、セラミック積層体３１ａは、その焼成時に、平面方向には実質的に収縮しないかわりに、厚み方向には大きく収縮する。すなわち、特許文献２に示されたチップ型電子部品内蔵セラミック多層基板の製造方法によれば、チップ型電子部品４１の全周囲が第１のセラミック層３２および第２のセラミック層３３に囲まれているため、空間３５上下のセラミック層３３とチップ型電子部品４１の上下面との間にて応力が生じ、その上側界面５１および下側界面５２にて、クラックが発生することがある。
【０００８】
さらに、チップ型電子部品４１が配置される空間３５の上下には、所定の導体パターン（図示省略）が形成されるが、セラミック多層基板３１における回路設計の自由度を確保するため、通常、この導体パターンの配線密度を上下対称とはしない。すなわち、通常、導体パターンの配線密度はチップ型電子部品４１の上下で非対称となるため、上側界面５１の近傍と下側界面５２の近傍とで、セラミックグリーンシートの収縮挙動に差が生じ、この部分にクラックが発生することがある。
【０００９】
本発明は、上述した実情に鑑みてなされたものであり、その目的は、チップ型電子部品を収容しながらも、クラック等が発生しにくく、また、電気的接続の信頼性が高いセラミック多層基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
すなわち、本発明は、複数のセラミック層が積層されており、その上下主面を貫通する貫通穴、ならびに、この貫通穴の側面に露出する側面導体を備えたセラミック積層体と、前記貫通穴に収容され、前記側面導体にその外部端子が接続されてなるチップ型電子部品と、を含んで構成されるセラミック多層基板に係るものである。
【００１１】
また、本発明は、複数のグリーンセラミック層を積層してなり、その上下主面を貫通する貫通穴、ならびに、この貫通穴の側面に露出する側面導体を備えたグリーンセラミック積層体を作製する工程と、前記側面導体にその外部端子が接続するように、前記グリーンセラミック積層体の貫通穴にチップ型電子部品を収容する工程と、前記グリーンセラミック積層体を、前記グリーンセラミック層の焼結温度で焼成する工程と、を有するセラミック多層基板の製造方法を提供するものである。
【発明の効果】
【００１２】
本発明のセラミック多層基板によれば、チップ型電子部品がセラミック積層体の上下主面を貫通する貫通穴に収容されており、チップ型電子部品の外部端子はセラミック積層体の貫通穴の側面部分に露出した側面導体に接続されているので、セラミック多層基板とチップ型電子部品との高い接続信頼性を確保することができ、また、セラミック積層体の上下主面にチップ型電子部品が露出した構造となるため、セラミック層とチップ型電子部品との間に残留する応力を最小限に抑制することができ、したがって、チップ型電子部品を収容しながらも、クラック等が発生しにくく、電気的接続の信頼性が高いセラミック多層基板を得ることができる。
【００１３】
また、本発明のセラミック多層基板の製造方法によれば、チップ型電子部品をセラミック積層体の上下主面を貫通する貫通穴に収容し、チップ型電子部品の外部端子をセラミック積層体の貫通穴の側面部分に露出した側面導体に接続するので、セラミック多層基板とチップ型電子部品との高い接続信頼性を確保することができ、また、セラミック積層体の上下主面にチップ型電子部品が露出した構造となるため、セラミック層とチップ型電子部品との間に残留する応力を最小限に抑制することができ、したがって、チップ型電子部品を収容しながらも、クラック等が発生しにくく、電気的接続の信頼性が高いセラミック多層基板を再現性良く製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の望ましい実施形態について説明する。
【００１５】
まず、本実施形態のセラミック多層基板を、図１および図２に基づいて、説明する。
【００１６】
本実施形態のセラミック多層基板１は、図１および図２に示すように、複数のセラミック層３が積層されたセラミック積層体２を基材とするものであり、セラミック積層体２は、その上側主面４と下側主面５を貫通する貫通穴６を有している。そして、セラミック積層体２に設けられた貫通穴６は、その側面７に露出する側面導体８を備えており、チップ型電子部品１５は貫通穴６に収容され、チップ型電子部品１５の端面に設けられた外部端子１６が、この側面導体８と電気的に接続されている。
【００１７】
また、セラミック積層体２の上側主面４には上側表面導体９が設けられており、この上側表面導体９は、半導体デバイス等の表面実装部品（図示省略）との接続ランドとして機能する。他方、セラミック積層体２の下側主面５には下側表面導体１０が設けられており、この下側表面導体１０は、プリント配線基板等のマザーボード（図示省略）との接続ランドとして機能する。さらに、セラミック積層体２の内部には、セラミック層３の界面に配された内部導体１１、セラミック層を上下に貫通するビア導体１２がそれぞれ設けられており、これら内部導体１１やビア導体１２等の内部導体パターンによって、所定の電気回路を構成するための配線、グランドパターン、コンデンサパターン、インダクタパターン等の各種回路パターンが形成されている。
【００１８】
ここで、貫通穴６に収容されるチップ型電子部品１５は、チップ型積層セラミックコンデンサ、チップ型積層セラミックインダクタ、チップ型積層ＬＣフィルタ等のチップ型電子部品、さらに言えば、セラミック焼結体を素体とするチップ型セラミック電子部品であり、これら矩形状のチップ型電子部品の全側面が矩形状の貫通穴６の側面に実質的に接するように収容されている。より具体的に言うと、チップ型電子部品１５の両端面に設けられた２つの外部端子１６は、貫通穴６の対向する２つの側面７に露出した２つの側面導体８にそれぞれ接続されている。また、チップ型電子部品１５の他の両端面は、貫通穴６の対向する他の２つの側面に接している。なお、チップ型電子部品１５と貫通穴６の側面との間には、外部端子１６の厚みによる隙間が生じていても構わない。また、チップ型電子部品１５と貫通穴６の側面との間に隙間がある場合、そこに樹脂を設けることによって、チップ型電子部品１５とセラミック積層体２との接続信頼性をさらに向上させることができる。
【００１９】
また、貫通穴６の側面７に露出した側面導体８は、セラミック層３に設けられたビア導体によって形成されている。すなわち、この側面導体８は、セラミック層３を上下方向に貫通するビア導体の断面を貫通穴６の側面７に露出させることによって形成されたものであり、より具体的に言うと、セラミック積層体２の厚み方向に長片を持つ矩形状の露出面を有し、複数のセラミック層にまたがる溝部に導電性材料が充填された構造をとるものである。そして、この側面導体８は、セラミック積層体２の内部に設けられた内部導体に電気的に接続されており、上述した内部導体パターンに接続される。このように、側面導体８はセラミック層３に設けられたビア導体によって与えられているので、チップ型電子部品１５の外部端子１６と接続するためのランド電極（面内パターン）を必要とせずとも、セラミック積層体３と側面導体８とを強固に接合して、高い接続信頼性を確保することができる。
【００２０】
なお、側面導体８の両端部は、セラミック積層体２の上側主面４および下側主面５に露出していてもよいが、その少なくとも一方端部、さらにはその両端部が、上側主面４および下側主面５に露出せず、セラミック積層体２内にとどまっているような構成が望ましい。すなわち、側面導体８の高さ（セラミック積層体の厚み方向の長さ）は、貫通穴６の高さ（セラミック積層体の厚み方向の長さ）に比べて小さいことが望ましく、特に、貫通穴６の高さに対して、側面導体８の高さが２０〜９０％の範囲内であることが望ましい。側面導体８の両端部を上側主面４および下側主面５に露出しないように構成することで、側面導体８が外部環境に影響されにくくなり、接続信頼性や耐環境性が向上する。
【００２１】
本実施形態では、チップ型電子部品１５の厚みがセラミック積層体２の厚みとほぼ同じであるため、チップ型電子部品１５の上面とセラミック積層体２の上側主面４とがほぼ同一面を構成しており、チップ型電子部品１５の下面とセラミック積層体２の下側主面５とがほぼ同一面を構成している。ただし、チップ型電子部品１５の上面がセラミック積層体２の上側主面４よりも下方にあってもよいし、チップ型電子部品１５の下面がセラミック積層体２の下側主面５よりも上方にあってもよい。あるいは、チップ型電子部品１５の上面がセラミック積層体２の上側主面４より上方にあってもよい。
【００２２】
さらに、セラミック層３は、アルミナやチタン酸バリウム等のセラミック材料で形成されていてもよいが、低温焼結セラミック材料で形成されていることが望ましく、さらに、セラミック積層体２の内部に形成される内部導体パターンは、銀または銅を主成分とするものであることが望ましい。銀または銅を主成分とする導体パターンは、タングステンやモリブデン等の高融点金属に比べて低抵抗であり、特に、高周波用途の回路パターン形成に適している。低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料は、１０００℃以下の焼成温度で焼結可能であって、銀や銅等と同時焼成可能であり、具体的には、アルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ2Ｏ3−ＳｉＯ2系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系セラミック粉末やＡｌ2Ｏ3−ＣａＯ−ＳｉＯ2−ＭｇＯ−Ｂ2Ｏ3系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。
【００２３】
次に、本実施形態のセラミック多層基板の製造方法を、図３に基づいて、説明する。
【００２４】
まず、図３（Ａ）に示すように、複数のグリーンセラミック層３ａを積層してなり、上側主面４および下側主面５を貫通する貫通穴６、ならびに、この貫通穴６の側面７ａ、７ｂに露出する側面導体８ａ、８ｂを備えたグリーンセラミック積層体（未焼結のセラミック積層体）２ａを作製する。
【００２５】
ここで、グリーンセラミック積層体２ａの上側主面４には上述した上側表面導体（図示省略）が、セラミック積層体２ａの下側主面５には上述した下側表面導体（図示省略）が、それぞれ設けられており、さらに、グリーンセラミック積層体２ａの内部には、グリーンセラミック層３ａの界面に配された内部導体１１、セラミック層を上下に貫通するビア導体１２がそれぞれ設けられている。なお、たとえば、グリーンセラミック層３ａを上述した低温焼結セラミック材料で形成した場合、グリーンセラミック積層体２ａの内部に設けられる内部導体１１やビア導体１２等の内部導体パターンを、銀または銅を主成分とする金属材料で形成することができる。
【００２６】
次いで、図３（Ｂ）に示すように、チップ型電子部品１５を、その外部端子１６ａ、１６ｂが側面導体８ａ、８ｂにそれぞれ接するように、グリーンセラミック積層体２ａの貫通穴６に収容する。
【００２７】
このとき、チップ型電子部品１５が、貫通穴６の高さ方向（厚み方向）に関して中央に位置するように、あらかじめ貫通穴６の内部に樹脂等のスペーサを配していることが望ましい。また、上述したように、貫通穴６の側面７ａ、７ｂに露出した側面導体８ａ、８ｂは、グリーンセラミック層３ａに設けられたビア導体によって与えられたものである。すなわち、側面導体８ａ、８ｂは、全グリーンセラミック層３ａのうち少なくとも１層のグリーンセラミック層を上下方向に貫通するビア導体の断面を貫通穴６の側面７に露出させることによって与えられたものである。なお、貫通穴６に収容されるチップ型電子部品１５は、セラミック焼結体を素体とするチップ型セラミック電子部品であって、チップ型電子部品１５を、その全側面が矩形状の貫通穴６の側面に実質的に接するように収容することが、貫通穴６にチップ型電子部品１５を安定して収容することができるので、望ましい。また、セラミック積層体２ａへのチップ型電子部品１５の収容が容易になるので、ロールブラシ研磨等により、貫通穴６の周縁部にはアールが付いていることが望ましい。
【００２８】
次いで、図３（Ｃ）に示すように、チップ型電子部品１６を収容したグリーンセラミック積層体２ａの上側主面４、下側主面５に、グリーンセラミック積層体２ａの焼結温度では実質的に焼結しない、たとえば、アルミナやジルコニアを主とする収縮抑制層２１ａ、２１ｂをそれぞれ設けた後、グリーンセラミック積層体２ａおよび収縮抑制層２１ａ、２１ｂを圧着する。
【００２９】
なお、この収縮抑制層２１ａ、２１ｂは、グリーンセラミック積層体２ａの上側主面４、下側主面５のいずれか一方にのみ設けても構わない。また、チップ型電子部品１６の上下面と収縮抑制層２１ａ、２１ｂとの間にスペースができるが、このスペースにあらかじめ樹脂等の充填材を設けておけば、その圧着時、収縮抑制層２１ａ、２１ｂの全面に圧力を均一に加えやすく、収縮抑制層２１ａ、２１ｂが不均一な応力を持つのを防止することができる。あるいは、収縮抑制層２１ａ、２１ｂが不均一な応力を持つのを防止するため、グリーンセラミック積層体２ａの貫通穴６に対応する部分に、開口部を形成することもできる。
【００３０】
次いで、図３（Ｄ）に示すように、チップ型電子部品１６を収容したグリーンセラミック積層体２ａを、収縮抑制層２１ａ、２１ｂとともに、基材であるグリーンセラミック層３ａの焼結温度で焼成する。すなわち、グリーンセラミック積層体２ａの上側主面４、下側主面５には、グリーンセラミック積層体２ａの焼結温度では実質的に焼結しない収縮抑制層２１ａ、２１ｂがそれぞれ設けられているので、この収縮抑制層２１ａ、２１ｂの拘束力により、グリーンセラミック積層体２ａは、その平面方向には実質的に収縮せず、平面方向の寸法精度に優れたセラミック多層基板２が得られる。
【００３１】
次いで、図３（Ｅ）に示すように、収縮抑制層２１ａ、２１ｂを湿式ホーニング法やサンドブラスト法等の種々の手段によって、剥離・除去することによって、セラミック多層基板２を取り出す。なお、焼成後の各収縮抑制層２１ａ、２１ｂは未焼結のセラミック粉末からなる多孔質層として存在しており、前記の手段により容易に除去することができる。
【００３２】
上述した実施形態によるセラミック多層基板およびその製造方法によれば、その焼成の際に、グリーンセラミック積層体２ａが平面方向に実質的に収縮しないので、焼成後のセラミック多層基板２に、グリーンセラミック体２ａとチップ型電子部品１５の収縮挙動の不一致によるクラックが生じることがなく、また、チップ型電子部品１５の端子電極１６ａ、１６ｂは貫通穴６内の側面導体８ａ、８ｂと接続されているので、収縮挙動による影響を受けにくく、接続の信頼性を損なうことがない。また、グリーンセラミック積層体２ａは、その平面方向には実質的に収縮しないかわりに、その厚み方向には大きく収縮するものの、チップ型電子部品１５はグリーンセラミック積層体２ａを貫通する貫通穴６に収容されているため、チップ型電子部品１５とグリーンセラミック積層体２ａとの間に生じる応力が、チップ型電子部品１５の上下面とグリーンセラミック積層体２ａとの間に発生することがない。したがって、チップ型電子部品を収容しながらも、クラック等が発生しにくく、電気的接続の信頼性が高いセラミック多層基板が得られる。さらに、貫通穴６の上下にはセラミック層を有していないので、セラミック多層基板の低背化が可能であり、厚み３００μｍ以下、さらには厚み２００μｍ以下のチップ型電子部品収容多層基板を得ることができる。
【００３３】
このように、本発明のセラミック多層基板およびその製造方法によれば、クラック等が発生しにくく、電気的接続の信頼性が高いセラミック多層基板が得られるので、たとえば無線通信装置やエンジンコントロールユニット等のように、各種の電子回路用多層基板として好適に用いられる。
【００３４】
以上、本発明のセラミック多層基板およびその製造方法を望ましい実施形態について説明したが、本発明のセラミック多層基板およびその製造方法は、上述の構成に限定されるものではない。
【００３５】
たとえば、上述したセラミック多層基板の製造方法では、収縮抑制層をグリーンセラミック積層体の両主面に設けたが、収縮抑制層は各グリーンセラミック層の界面に形成ていもよい。すなわち、グリーンセラミック積層体を、基材となるグリーンセラミック層と収縮抑制層とを交互に積み重ねたものとし、このグリーンセラミック積層体の上下主面を貫通する貫通穴にチップ型電子部品を収容し、これを焼成することによっても、チップ型電子部品内蔵セラミック多層基板を得ることもできる。この場合、焼成時に各グリーンセラミック層からしみだしてきたガラスによって、収縮抑制層を構成する無機粉末（具体的には、グリーンセラミック層の焼結温度では実質的に焼結しないセラミック粉末）が固着するため、収縮抑制層が緻密なものとなって、セラミック多層基板の一部となる。あるいは、グリーンセラミック積層体の平面方向の収縮率とチップ型電子部品の平面方向の収縮率がほぼ同じであれば、収縮抑制層を利用することなく、チップ型電子部品内蔵セラミック多層基板を得ることも可能である。
【００３６】
また、チップ型電子部品１５の外部端子１６は、セラミック積層体２の側面導体８にはんだ等の接合材を介して接続されていてもよいが、この種の接合材を介さずに接続されていてもよい。上述したセラミック多層基板の製造方法では、グリーンセラミック積層体は、その平面方向に実質的に収縮しないが、積層体の厚み方向の中央部近傍では、わずかではあるが、収縮する。すなわち、グリーンセラミック積層体の開口面積とチップ型電子部品の上下主面の面積とをほぼ同じものとし、前記のわずかな収縮を利用して、はんだ等の接合材を介さずとも、セラミック積層体２の側面導体８とチップ型電子部品１５の外部端子１６とを接続することも可能である。
【実施例】
【００３７】
以下、本発明を具体的な実施例について説明する。
【００３８】
まず、低温焼結セラミック材料を主とするセラミックグリーンシート（基材層用セラミックグリーンシート）、ならびに、この低温焼結セラミック材料が焼結する温度では実質的に焼結しないセラミックグリーンシート（収縮抑制層用セラミックグリーンシート）を準備した。なお、基材層用セラミックグリーンシートは、Ａｌ2Ｏ3のセラミック粉末：５２重量部に、Ｃａ−Ａｌ−Ｂ−Ｓｉ−Ｏ系ガラス粉末：４８重量部を加え、さらに、バインダとしてポリビニルブチラール系バインダを１０重量部、溶剤としてトルエン、エタノールをそれぞれ５０重量部、可塑剤としてＤＯＰを３重量部を混合してなるセラミックスラリーをドクターブレード法によって厚さ５０μｍのシート状に成形し、これを１００ｍｍ□にカットしたものである。また、収縮抑制層用セラミックグリーンシートは、Ａｌ2Ｏ3のセラミック粉末：１００重量部に、バインダとしてポリビニルブチラール系バインダを１０重量部、溶剤としてトルエン、エタノールをそれぞれ５０重量部、可塑剤としてＤＯＰを３重量部、を混合してなるセラミックスラリーをドクターブレード法によって厚さ１００μｍのシート状に成形、これを１００ｍｍ□にカットしたものである。
【００３９】
次に、基材層用セラミックグリーンシート４枚について、レーザーにより所定位置にビア導体形成用孔を開け、ここに、Ａｇペーストをスクリーン印刷により充填して、側面導体となるべきビア導体を形成した。引き続き、これらの基材層用セラミックグリーンシートに対し、パンチャーにより、側面導体となるべきビア導体の断面が貫通孔の側面に露出するように、チップ型積層セラミックコンデンサを収容するための１．０ｍｍ×０．５ｍｍの貫通穴を開けた。すなわち、これらの基材層用セラミックグリーンシートについては、チップ型電子部品を収容するための貫通穴の形成と同時に、貫通穴の側面に露出する側面導体を形成した。また、さらに他の基材層用セラミックグリーンシート４枚に対し、上記と同様にして、チップ型積層セラミックコンデンサを収容するための貫通穴を開けた。
【００４０】
次に、収縮抑制層用セラミックグリーンシートの上に、貫通穴を有する基材層用セラミックグリーンシート２枚、貫通穴および側面導体を有するセラミックグリーンシート４枚、貫通穴を有する基材層用セラミックグリーンシートを順次積み重ね、貫通穴に１．０ｍｍ×０．５ｍｍ×０．４ｍｍのチップ型積層セラミックコンデンサを、貫通穴のほぼ中央部に収まるようにして、収容した。さらに、その上から収縮抑制層用セラミックグリーンシートを積層した後、温度６０℃、１８０ＭＰａの圧力で圧着した。
【００４１】
次に、これを８７０℃で焼成し、湿式ホーニング法に基づいて未焼結である収縮抑制層用セラミックグリーンシートを除去することにより、貫通穴にチップ型積層セラミックコンデンサを収容したセラミック多層基板を得た。
【００４２】
このように、基材層用セラミックグリーンシートからなるグリーンセラミック積層体を、収縮抑制層用セラミックグリーンシートに挟んだまま焼成したので、その平面方向の収縮を抑制できた。すなわち、グリーンセラミック積層体の上下主面を貫通する貫通穴に収容さらたチップ型積層セラミックコンデンサも実質的には収縮しないため、チップ型積層セラミックコンデンサの外部端子とセラミック多層基板の側面導体の電気的接続を維持することができた。また、チップ型積層セラミックコンデンサとセラミック多層基板との電気的接続を、セラミック多層基板の底面でなく、側面でとっているため、チップ型積層セラミックコンデンサの上下にセラミック層が必要なく、チップ型積層セラミックコンデンサを内蔵しながらも、低背化したセラミック多層基板を得ることができた。さらに、チップ型積層セラミックコンデンサの上下に、セラミック層がないため、その界面（接合部）でのクラックの発生は見られなかった。
【図面の簡単な説明】
【００４３】
【図１】本実施形態のセラミック多層基板におけるチップ型電子部品を収容した状態を示す一部断面の概略斜視図である。
【図２】同セラミック多層基板におけるチップ型電子部品を外した状態を示す一部断面の概略斜視図である。
【図３】同セラミック多層基板の製造方法を示す概略断面図である。
【図４】特許文献２のチップ型電子部品内蔵セラミック多層基板の焼成前の状態を示す概略断面図（Ａ）、同じく焼成後の状態を示す概略断面図（Ｂ）である。
【符号の説明】
【００４４】
１…セラミック多層基板
２…セラミック積層体
３…セラミック層
４…上側主面
５…下側主面
６…貫通穴
７…側面
８…側面導体
９…上側表面導体
１０…下側表面導体
１１…内部導体
１２…ビア導体
１５…チップ型電子部品
１６…外部端子
【図１】
2005322744.tif 000003
【図２】
2005322744.tif 000004
【図３】
2005322744.tif 000005
【図４】
2005322744.tif 000006