(57)【要約】【課題】  本発明は、ＣＰＵコスト及びファームウェア開発費コストを削減できるインタフェース収容ボードを提供することを目的とする。【解決手段】  既存インタフェース毎に信号を終端する物理階層信号処理手段３１〜３３と、各既存インタフェースの物理階層信号処理手段に設定される固有設定データを前記既存インタフェース毎に予め格納した固有設定データ格納手段５０と、電源投入時に前記各固有設定データ格納手段の固有設定データを前記既存インタフェース毎に物理階層信号処理手段に設定する設定手段４８を有する。【選択図】    図４
2005286907.tif 000002
【特許請求の範囲】
【請求項１】
基幹通信装置における既存インタフェースを収容するインタフェース収容ボードにおいて、
既存インタフェース毎に信号を終端する物理階層信号処理手段と、
各既存インタフェースの物理階層信号処理手段に設定される固有設定データを前記既存インタフェース毎に予め格納した固有設定データ格納手段と、
電源投入時に前記各固有設定データ格納手段の固有設定データを前記既存インタフェース毎に物理階層信号処理手段に設定する設定手段を
有することを特徴とするインタフェース収容ボード。
【請求項２】
請求項１記載のインタフェース収容ボードにおいて、
前記設定手段が固有設定データを前記物理階層信号処理手段に設定するまで上位ＣＰＵに未実装を表示する実装表示手段を有し、
前記実装表示手段が上位ＣＰＵに実装を表示したのち、前記上位ＣＰＵからユーザ設定データを前記各既存インタフェースの物理階層信号処理手段に設定することを特徴とするインタフェース収容ボード。
【請求項３】
請求項２記載のインタフェース収容ボードにおいて、
前記既存インタフェース毎の物理階層信号処理手段におけるアラームを監視してアラームが検出された物理階層信号処理手段の出力する主信号を閉塞する監視閉塞手段を有し、
前記上位ＣＰＵからユーザ設定データの設定が要求されると、前記監視閉塞手段の動作を停止させることを特徴とするインタフェース収容ボード。
【請求項４】
請求項１乃至３のいずれか記載のインタフェース収容ボードにおいて、
前記設定手段が前記物理階層信号処理手段に設定した固有設定データを前記各固有設定データ格納手段に格納されている固有設定データと比較して、不一致の場合にフェイル表示を行うフェイル表示手段を
有することを特徴とするインタフェース収容ボード。
【請求項５】
請求項３記載のインタフェース収容ボードにおいて、
前記監視閉塞手段は、既存インタフェース毎の物理階層信号処理手段におけるアラームを監視してアラーム検出から未検出となったとき前記物理階層信号処理手段の出力する主信号の閉塞を停止することを特徴とするインタフェース収容ボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェース収容ボードに関し、特に波長分割多重伝送システムにおいて光ファイバで生じる波長分散を自動的に補償するインタフェース収容ボードに関する。
【背景技術】
【０００２】
基幹通信装置において既存インタフェース回線の収容は必須である。しかしながら、インタフェース収容ボード（以下「Ｉ／Ｆボード」と呼ぶ）において、ＩＥＥＥ．８０２．３，ＦＡＳＴイーサ，Ｔ１，ＤＳ３等の既存インタフェースを収容する場合、既存インタフェースの終端用に物理層からデザインすることは、開発期間、コスト、品質の面からみて、開発時間の増加、コストの増加等を招き有意ではない。
【０００３】
従って、物理インタフェース毎に各ベンダーより提供される物理階層フレーマＬＳＩ（以降「ＰＨＹ」と呼ぶ）をＩ／Ｆボードに搭載し、ＰＨＹによりインタフェース終端された主信号を自通信装置へ取り込み、多重／分離処理後、送受信を行うことで、既存インタフェースの収容を実現してきていた。
【０００４】
図１に、従来のＩ／Ｆボードの一例のブロック図を示す。同図中、ＰＨＹ１１〜１３は既存インタフェース回線を終端する。ＰＨＹ１１〜１３それぞれには設定レジスタ１０ａ１〜１０ａｎとアラーム検出部１０ｂ１〜１０ｂｎが設けられている。個別搭載ＣＰＵ１４はＰＨＹ１１〜１３に対するイニシャライズデータの設定及びアラーム警報監視を行う。また、個別搭載ＣＰＵ１４は通信装置の制御部としての上位ＣＰＵと上位ＣＰＵインタフェース部１５を介して接続される。メモリ１６には個別搭載ＣＰＵ１４のファームウェアが格納される。アラームレジスタ１７〜１９にはＰＨＹ１１〜１３で物理層アラームが検出されたとき個別搭載ＣＰＵ１４からアラーム検出信号が保持される。
【０００５】
ＰＨＹ１１〜１３で終端された主信号は、マスク制御部２１〜２３を経て多重部２４に供給され、ここで多重化されて上位の多重分離部に出力される。マスク制御部２１〜２３それぞれはアラームレジスタ１７〜１９にアラーム検出信号が保持されているとき、対応するＰＨＹ１１〜１３からの主信号を例えば全“１”でマスクして閉塞する。
【０００６】
ここで、ＰＨＹ１１〜１３ではあらゆる事象を想定し、ＰＨＹ内に莫大なレジスタ群を持ち、あらゆる使用形態に備えている。そのＰＨＹ１１〜１３の設定／警報監視を行うにはベンダーの推奨回路として個別搭載ＣＰＵ１４によりＰＨＹ１１〜１３の集中管理を行わせている。また、個別搭載ＣＰＵ１４で上位ＣＰＵとのアービトレーションを行い、ＰＨＹ１１〜１３の使用形態をイニシャライズするためのイニシャライズデータ設定を行い、運用中の警報監視、警報統計情報の転送等は、警報発生時にＰＨＹより割り込み（ＩＲＱ）を個別搭載ＣＰＵ１４に対して発生させ、個別搭載ＣＰＵ１４によって、主信号制御、及び、上位ＣＰＵへの通知を行わせている。
【０００７】
他方で、ＰＨＹ１１〜１３内で検出したアラームを用いて主信号のマスクを行わせ、アラームによる無効データの伝播をボード内に閉じ、閉塞制御を施した主信号を上位の多重分離部に送信している。
【０００８】
また、例えば特許文献１には、中央制御装置で複数の端末制御装置を監視し、ある端末制御装置の電源がオンされたとき、この端末制御装置のメモリに定数データが正常に記憶されていないときは定数データを中央制御装置のメモリから端末制御装置のメモリに転送することが記載されている。
【特許文献１】特開昭５９−１０９９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＩ／Ｆボードでは、個別搭載ＣＰＵを用意せねばならないため部品コストアップにつながる。ＰＨＹが変わると、インタフェース毎に個別搭載ＣＰＵのファームウェアの開発が必要となるという問題があった。
【００１０】
ここで、図２に従来のＩ／Ｆボードの電源投入時処理の制御シーケンスを示す。電源投入時に上位ＣＰＵと各Ｉ／Ｆボードの個別搭載ＣＰＵの間でアービトレーションを行っているため、個別搭載ＣＰＵ１４がＰＨＹ１１〜１３の設定レジスタ１０ａ１〜１０ａｎにイニシャライズデータを設定したのち上位ＣＰＵがＰＨＹ１１〜１３の設定レジスタ１０ａ１〜１０ａｎに運用データを設定可能となるまでに図２に示すアービトレーションの時間Ｔ１が必要となり、また、運用データを設定後、運用開始までにアービトレーションの時間Ｔ２が必要となり、サービス開始までに多大な時間を費やすという問題があった。
【００１１】
また、図３に従来のＩ／Ｆボードのサービス中におけるＰＨＹアラーム検出時処理の制御シーケンスを示す。ここでは、自局の通信装置が対向局の通信装置を介して上位ＣＰＵに接続されているものとする。自局のＩ／Ｆボード内のＰＨＹ１１〜１３でアラーム検出が行われたのち、このアラームが上位ＣＰＵに伝えられるまでに図３に示す時間Ｔ３が必要となる。更に、アラームが検出された主信号をマスクして閉塞するまでに時間Ｔ４が必要となり、迅速に主信号閉塞処理を行うことができない。更に、アラーム検出状態からアラーム未検出状態に復帰した場合にも時間Ｔ５が必要となり、迅速に主信号閉塞解除処理を行うことができないという問題があった。
【００１２】
更に、個別搭載ＣＰＵが１つであるため、複数のＰＨＹを搭載したＩ／Ｆボードの場合、複数のＰＨＹにて警報検出時にはシングルタスク処理しか行なえず、個別搭載ＣＰＵのシングルタスク処理中、他の警報検出したＰＨＹは個別搭載ＣＰＵのタスク順番が来るまで無効データを送信し続け、データ伝送品質を落とす要因となる。品質向上のために個別搭載ＣＰＵをシングルタスクからマルチタスクに変える試みも行なわれているが、ファームウェアにて非常に高難易度の処理要求のため、短期納入開発には向かないという問題があった。
【００１３】
更に、上位ＣＰＵでは各Ｉ／Ｆボード毎に設定情報テーブルを用意せねばならないため、上位ＣＰＵのメモリ空間を圧迫してしまうという問題があった。
【００１４】
本発明は、上記の点に鑑みなされたものであり、ＣＰＵコスト及びファームウェア開発費コストを削減できるインタフェース収容ボードを提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、既存インタフェース毎に信号を終端する物理階層信号処理手段と、
各既存インタフェースの物理階層信号処理手段に設定される固有設定データを前記既存インタフェース毎に予め格納した固有設定データ格納手段と、
電源投入時に前記各固有設定データ格納手段の固有設定データを前記既存インタフェース毎に物理階層信号処理手段に設定する設定手段を有することにより、ＣＰＵコスト及びファームウェア開発費コストを削減できる。
【００１６】
請求項２に記載の発明は、設定手段が固有設定データを前記物理階層信号処理手段に設定するまで上位ＣＰＵに未実装を表示する実装表示手段を有し、
前記実装表示手段が上位ＣＰＵに実装を表示したのち、前記上位ＣＰＵからユーザ設定データを前記各既存インタフェースの物理階層信号処理手段に設定することにより、ユーザ設定データを設定するときに、上位ＣＰＵからの割込みが発生しない。
【００１７】
請求項３に記載の発明は、既存インタフェース毎の物理階層信号処理手段におけるアラームを監視してアラームが検出された物理階層信号処理手段の出力する主信号を閉塞する監視閉塞手段を有し、
前記上位ＣＰＵからユーザ設定データの設定が要求されると、前記監視閉塞手段の動作を停止させることにより、上位ＣＰＵからユーザ設定データを設定できる。
【００１８】
請求項４に記載の発明は、設定手段が前記物理階層信号処理手段に設定した固有設定データを前記各固有設定データ格納手段に格納されている固有設定データと比較して、不一致の場合にフェイル表示を行うフェイル表示手段を有することにより、物理階層信号処理手段の故障を運用前にチェックすることができる。
【発明の効果】
【００１９】
本発明によれば、ＣＰＵコスト及びファームウェア開発費コストを削減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に基づいて本発明の実施形態について説明する。
【００２１】
図４に、本発明のＩ／Ｆボードの一実施形態のブロック図を示す。同図中、ＰＨＹ３１〜３３は既存インタフェース回線を終端する。ＰＨＹ３１〜３３それぞれには設定レジスタ３０ａ１〜３０ａｎとアラーム検出部３０ｂ１〜３０ｂｎが設けられている。設定レジスタ３０ａ１〜３０ａｎには既存インタフェースを終端する内部回路３０ｃの動作設定を行うための各種設定データがレジスタ３０ｄを介して設定される。この設定データとしては、各ＰＨＹが収容する既存インタフェースに固有の固有設定データと、ユーザが指定できるユーザ設定データとがあり、固有設定データが数１００ワードであるのに対しユーザ設定データは１０ワード程度である。アラーム検出部３０ｂ１〜３０ｂｎは内部回路３０ｃの各部のアラームを検出し、その検出結果はレジスタ３０ｄを介して出力される。
【００２２】
ＰＨＹ３１〜３３はそれぞれセルフバスによってアービタ３４，３５，３６を介し制御部３７，３８，３９それぞれと接続されると共に、アラームレジスタ４１，４２，４３に接続されている。なお、ＰＨＹは３回路に限らず何回路あっても良く、その場合、アービタ、制御部、アラームレジスタ及び後述のマスク制御部６１〜６３それぞれの回路数もＰＨＹの回路数分が必要となる。
【００２３】
アラームレジスタ４１，４２，４３それぞれには、発振器４５の発振信号により動作するタイマ４６から例えば周期１２５μＳのクロックが供給される。このクロックはアラームレジスタ内の制御信号発生器４７及びシーケンサ４８に供給される。シーケンサ４８はアドレスカウンタを内蔵しており、クロックをカウントしてシーケンサアドレスを生成して制御信号発生器４７、レジスタアドレス格納部４９、アドレス・データ格納部５０それぞれに供給する。
【００２４】
これによって、イニシャライズ時にはアドレス・データ格納部５０から各ＰＨＹ３１〜３３の設定レジスタ３０ａ１〜３０ａｎそれぞれに対するアドレスと固有設定データが順に読み出され、シーケンサ４８からセルフバスを通して各ＰＨＹ３１〜３３に供給されると共に、制御信号発生器４７からリード／ライト信号及びチップセレクト信号が各ＰＨＹ３１〜３３に供給され、各ＰＨＹの設定レジスタ３０ａ１〜３０ａｎに設定データが設定される。この動作はＰＨＹ３１〜３３それぞれで独立して行われる。
【００２５】
更に、各ＰＨＹの設定レジスタ３０ａ１〜３０ａｎに設定された設定データは設定直後に読み出され、セルフバスを通して各制御部のデータ比較部５１に供給される。データ比較部５１では設定レジスタ３０ａ１〜３０ａｎに設定される設定データと、設定レジスタ３０ａ１〜３０ａｎから読み出されたデータとを比較してリードチェックを行い、両データが異なるときに各ＰＨＹに対応して設けられたフェイルレジスタ５４，５５，５６にＰＣバスを介してフェイルマークを書き込む。フェイルレジスタ５４，５５，５６のいずれかにフェイルマークが書き込まれると、オア回路５７を通してフェイル表示部５８にフェイル表示が行われる。これにより、ＰＨＹ３１〜３３のいずれかに障害があることが表示される。
【００２６】
なお、上位ＣＰＵに接続されたＰＣバスには、フェイルレジスタ５４，５５，５６の他に、アービタ３４，３５，３６、アラームレジスタ４１〜４３、制御部３７〜３８のシーケンサ４８，レジスタアドレス格納部４９，アドレス・データ格納部５０，データ比較部５１が接続されている。シーケンサ４８はＰＣバスを介して上位ＣＰＵからユーザ設定データのデータ転送要求やレジスタリード要求等の割込みを受けると、動作を停止する。
【００２７】
また、監視時には、レジスタアドレス格納部４９から各ＰＨＹのアラーム検出部３０ｂ１〜３０ｂｎそれぞれのアドレスが順に読み出され、シーケンサ４８からセルフバスを通して各ＰＨＹに供給されると共に、制御信号発生器４７からリード／ライト信号及びチップセレクト信号が各ＰＨＹに供給され、アラーム検出部３０ｂ１〜３０ｂｎの読み出し、つまり、ＰＨＹポーリングが行われる。各ＰＨＹのアラーム検出部３０ｂ１〜３０ｂｎのアラーム検出信号がレジスタ３０ｄから読み出され、アラーム検出部３０ｂ１〜３０ｂｎのいずれかで物理層アラームが検出されていれば、当該ＰＨＹに対応するアラームレジスタ（４１，４２，４３のいずれか）にアラーム検出信号“１”が書き込まれる。なお、アラーム検出部３０ｂ１〜３０ｂｎに対応するレジスタ３０ｄは読みだしの直後にリセットされる。
【００２８】
ＰＨＹ３１〜３３で終端された主信号は、マスク制御部６１〜６３を経て多重部６４に供給され、ここで多重化されて上位の多重分離部に出力される。マスク制御部６１〜６３それぞれはアラームレジスタ４１〜４３にアラーム検出信号に“１”が立っているとき、対応するＰＨＹ３１〜３３からの主信号を例えば全１でマスクして閉塞する。
【００２９】
図５に、アービタの一実施形態のブロック図を示す。この図はアービタ３４〜３６のうちＰＨＹ３１に対応するアービタ３４を示している。アービタは、セレクタ７１と、ユーザ設定レジスタ７１と、アラームテンポラリレジスタ７２と、出力バッファ７４と、トライステートバッファによる入力バッファ７５から構成されている。
【００３０】
ユーザ設定レジスタ７１はＰＣバスに接続されており、上位ＣＰＵからデータ転送要求と共に供給されるユーザ設定データがユーザ設定レジスタ７１に保持されセレクタ７０の０番端子に供給される。セレクタ７０の１番端子には制御部３７からセルフバスを介して設定データが供給されている。制御部３７は、通常ではセレクタ７０に１番端子の入力データを選択し、出力バッファ７４，セルフバスを通してＰＨＹ３１に供給させているが、上記データ転送要求があると、制御部３７はセレクタ７０に０番端子の入力データを選択し、出力バッファ７４，セルフバスを通してセルフバスからＰＨＹ３１に供給させる。これにより、制御部の行うＰＨＹポーリングよりも上位ＣＰＵのデータ転送要求が優先される。
【００３１】
また、ＰＨＹ３１の出力するアラーム検出信号は入力バッファ７５に供給される。入力バッファ７５は制御部３７からアウトプットイネーブル信号を供給されるとアラーム検出信号をアラームテンポラリレジスタ７２に供給して保持させる。アラームテンポラリレジスタ７２のアラーム検出信号はアラームレジスタ４１に供給され、制御部３７の制御でアラームレジスタ４１に保持される。これにより、主信号をマスクする主信号閉塞が可能となり、また、アラームレジスタ４１を上位ＣＰＵからポーリングすることで上位ＣＰＵはアラームを知ることが可能となる。なお、制御部３７はアラームレジスタ４１にプロテクトをかけてＰＨＹ内にてアラームが未検出となるまで上位ＣＰＵによるリードリセットを行わないようにする。上記アラームレジスタ４１のプロテクトは主信号閉塞解除時に制御部３７によって解除される。
【００３２】
図６は、本発明のＩ／Ｆボードの状態遷移図を示す。同図中、Ｉ／Ｆボードのパワーオン状態ＡからＰＨＹイニシャライズ及びリードチェック状態Ｂに移行する。ここでは、フラグＸＩＮＳ＝“１”を設定して上位ＣＰＵからの割り込みが発生しないように上位ＣＰＵに対してＩ／Ｆボード未実装状態を表示し、各制御部３７〜３９から各ＰＨＹ３１〜３３に対し固有設定データを設定すると共にリードチェックを行う。このリードチェックでフェイル状態Ｃとなると、フェイル表示が行われユーザに通知される。
【００３３】
リードチェックが終わるとフラグＸＩＮＳ＝“０”を設定してＩ／Ｆボード実装状態を表示してアイドル状態Ｄに移行し、ＰＨＹポーリングを行う。そして、上位ＣＰＵからデータ転送要求やレジスタリード要求があればＰＣバス状態Ｅに移行し、アービタ３４〜３６のセレクタ７０を切替えて、上位ＣＰＵからのユーザ設定データをＰＨＹ３１〜３３に設定し、また、上位ＣＰＵからアラームレジスタ４１〜４３の内容を読み取る。
【００３４】
アイドル状態ＤのＰＨＹポーリングでＰＨＹ３１〜３３のいずれかにアラームが検出されアラームテンポラリレジスタ７２に“１”が保持されると、アラームレジスタ４１〜４３の対応するものにアラーム検出信号“１”を設定し、当該ＰＨＹの主信号を全“１”でマスクする主信号閉塞状態Ｆに移行する。その後、アラームテンポラリレジスタ７２に“０”が保持されるとアイドル状態Ｄに移行する。
【００３５】
図７，図８は、本発明のＩ／Ｆボードの電源投入時処理の制御シーケンスを示す。図７において、Ｉ／ＦボードのパワーオンによりステップＳ１でフラグＸＩＮＳ＝“１”を設定して上位ＣＰＵからの割り込みが発生しないように上位ＣＰＵに対してＰＨＹ未実装状態を表示し、ステップＳ２で各制御部３７〜３９から各ＰＨＹ３１〜３３に対し固有設定データを設定すると共にリードチェックを行う。リードチェックが終わるとステップＳ３でフラグＸＩＮＳ＝“０”を設定し、上位ＣＰＵに対してＰＨＹ実装状態を表示する。
【００３６】
図８において、ステップＳ４で上位ＣＰＵからデータ転送要求があると、ステップＳ５で上位ＣＰＵからのユーザ設定データをユーザ設定レジスタ７１に保持し、ステップＳ６でアービタ３４〜３６のセレクタ７０を切替えて、ステップＳ７でユーザ設定データをＰＨＹ３１〜３３に設定する。
【００３７】
こののち、ステップＳ８でアービタ３４〜３６のセレクタ７０を切替えて、ステップＳ９でＰＨＹアラーム検出部３０ｂ１〜３０ｂｎの読み出し、つまり、ＰＨＹポーリングを行う。
【００３８】
図９，図１０は、本発明のＩ／Ｆボードのサービス中におけるＰＨＹアラーム検出時処理の制御シーケンスを示す。ここでは、自局の通信装置が対向局の通信装置を介して上位ＣＰＵに接続されているものとする。
【００３９】
図９において、ステップＳ１０でＰＨＹ３１〜３３のいずれかにアラームが検出されると、制御部３７〜３９のうち対応する制御部でステップＳ１１のアラーム検出タスクが実行されてアラームテンポラリレジスタ７２及びアラームレジスタ４１〜４３の対応するものにアラーム検出信号“１”が設定され、ステップＳ１２で主信号閉塞指示タスクが実行され、当該ＰＨＹの主信号を全“１”でマスクする。
【００４０】
図１０において、ステップＳ１３で障害復帰が検出されると、当該制御部ではステップＳ１４のクリア処理を実行してアラームテンポラリレジスタ７２及び当該アラームレジスタは“０”にクリアされる。これにより、主信号閉塞が終了する。
【００４１】
ところで、ＰＨＹ３１〜３３では、あらゆる事象を想定して内部に莫大なレジスタ群を持ち、あらゆる使用形態に備えている。しかし、特定のインタフェース収容ボードを開発する場合、ユーザ設定データとしては１０ワード程度であり、ほとんどの設定データは特定インタフェース用に固定設定すれば良い。本発明では、ユーザ設定データを保持するレジスタ、特定インタフェース用の固有設定データを設定するレジスタの振り分けを開発時に行い、固有設定データの設定は、電源立ち上げ時に制御部３７〜３９で自動設定を行うため、上位ＣＰＵにはユーザ設定レジスタのデータのみをメモリに格納しておけば良いので、上位ＣＰＵのメモリ量を削減することが可能となる。また、本発明では、個別ＣＰＵ及びファームウェアを用いず、ハードウェア構成の制御部３７〜３９を用いているため、ＣＰＵコスト及びファームウェア開発費コストを削減できる。
【００４２】
更に、ＰＨＹ３１〜３３の設定レジスタ３０ａ１〜３０ａｎに対しリードバックを行い制御部３７〜３９内に記憶している設定データと比較することによって、該当ＰＨＹ内部レジスタの故障を運用前にチェック可能であり、早急なトラブルシューティングを実現できる。
【００４３】
また、固定設定を行う固有設定データは数１００ワードにわたり、並列動作する制御部３７〜３９それぞれのシーケンサ４８によって高速アクセスすることができ、図２における時間Ｔ１，Ｔ２を大幅に短縮できる。
【００４４】
アラーム検出時の閉塞処理に関しては、例えばＰＨＹ使用用途を８ｋＨｚの周期性をもつ高速専用線に設定することを想定した場合、本発明では、シーケンサ４８によりＰＨＹ内のアラーム検出部３０ｂ１〜３０ｂｎをシーケンサのＰＨＹポーリング周期（例えば１２５μｓｅｃ）で監視して、アラームが検出されたＰＨＹ出力の主信号に対する閉塞処理を高速に行うことができる。これに対し上位ＣＰＵのポーリングタスクは低負荷時約３００ｍｓｅｃ周期であり、この３００ｍｓｅｃ周期に２４００回のＰＨＹポーリングを行える。なお、アラーム未検出状態に遷移した時点より次のＰＨＹポーリング＋１回（２５０μｓ）にて、ＰＨＹ内のアラーム検出部３０ｂ１〜３０ｂｎはリードリセットされる。
【００４５】
なお、ＰＨＹ３１〜３３が請求項記載の物理階層信号処理手段に対応し、アドレス・データ格納部５０が固有設定データ格納手段に対応し、シーケンサ４８が設定手段に対応し、フラグＸＩＮＳが実装表示手段に対応し、アラームレジスタ４１〜４３，マスク制御部６１〜６３が監視閉塞手段に対応し、フェイル表示部５８がフェイル表示手段に対応する。
【図面の簡単な説明】
【００４６】
【図１】従来のＩ／Ｆボードの一例のブロック図である。
【図２】従来のＩ／Ｆボードの電源投入時処理の制御シーケンスである。
【図３】従来のＩ／Ｆボードのサービス中におけるＰＨＹアラーム検出時処理の制御シーケンスである。
【図４】本発明のＩ／Ｆボードの一実施形態のブロック図である。
【図５】アービタの一実施形態のブロック図である。
【図６】本発明のＩ／Ｆボードの状態遷移図である。
【図７】本発明のＩ／Ｆボードの電源投入時処理の制御シーケンスである。
【図８】本発明のＩ／Ｆボードの電源投入時処理の制御シーケンスである。
【図９】本発明のＩ／Ｆボードのサービス中におけるＰＨＹアラーム検出時処理の制御シーケンスである。
【図１０】本発明のＩ／Ｆボードのサービス中におけるＰＨＹアラーム検出時処理の制御シーケンスである。
【符号の説明】
【００４７】
３１〜３３  ＰＨＹ
３４〜３６アービタ
３７〜３９  制御部
４１〜４３  アラームレジスタ
４５  発振器
４６  タイマ
４７  制御信号発生器
４８  シーケンサ
４９  レジスタアドレス格納部
５０  アドレス・データ格納部
５０それぞれに供給する。
【００４８】
５４〜５６  フェイルレジスタ
５８  フェイル表示部
６１〜６３  マスク制御部
【図１】
2005286907.tif 000003
【図２】
2005286907.tif 000004
【図３】
2005286907.tif 000005
【図４】
2005286907.tif 000006
【図５】
2005286907.tif 000007
【図６】
2005286907.tif 000008
【図７】
2005286907.tif 000009
【図８】
2005286907.tif 000010
【図９】
2005286907.tif 000011
【図１０】
2005286907.tif 000012