(57)【要約】【課題】  安定した特性を有するバイアス電圧を出力できるバイアス回路、それを備えた固体撮像素子及びその製造方法を提供する。【解決手段】  第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと不揮発性メモリ素子との接点からバイアス電圧を得るようにするバイアス回路。【選択図】  図９
2005260940.tif 000002
【特許請求の範囲】
【請求項１】
第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと前記不揮発性メモリ素子との接点からバイアス電圧を得るようにすることを特徴とするバイアス回路。
【請求項２】
前記不揮発性メモリ素子は、フローティングゲートとコントロールゲートとを備えたフラッシュメモリ素子であることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記不揮発性メモリ素子の前記フローティングゲートに、しきい電圧を調節する電荷が注入されていることを特徴とする請求項２に記載のバイアス回路。
【請求項４】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲートの上面に形成されたスタックゲートタイプのフラッシュメモリ素子であることを特徴とする請求項２に記載のバイアス回路。
【請求項５】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲートの上面の一部と側壁とを覆って延長するスプリットゲートタイプのフラッシュメモリ素子であることを特徴とする請求項２に記載のバイアス回路。
【請求項６】
前記バイアス回路は、入力パッドをさらに含むことを特徴とする請求項１に記載のバイアス回路。
【請求項７】
前記バイアス回路は、
前記入力パッドと連結され、前記入力パッドから入力される信号を安定化するための第１及び第２抵抗をさらに含むことを特徴とする請求項６に記載のバイアス回路。
【請求項８】
前記少なくとも一つのトランジスタは、
前記不揮発性メモリ素子のソース及びドレインにそれぞれ連結されるバッファトランジスタであることを特徴とする請求項１に記載のバイアス回路。
【請求項９】
バイアス電圧が印加される半導体基板と、
前記基板上に形成された複数の素子領域と、
前記バイアス電圧を出力するバイアス回路と、を含み、
前記バイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと前記不揮発性メモリ素子との接点から前記バイアス電圧を出力することを特徴とする固体撮像素子。
【請求項１０】
前記不揮発性メモリ素子は、フローティングゲートとコントロールゲートとを備えたフラッシュメモリ素子であることを特徴とする請求項９に記載の固体撮像素子。
【請求項１１】
前記不揮発性メモリ素子の前記フローティングゲートに、しきい電圧を調節する電荷が注入されていることを特徴とする請求項１０に記載の固体撮像素子。
【請求項１２】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲート上面に形成されたスタックゲートタイプのフラッシュメモリ素子であることを特徴とする請求項１０に記載の固体撮像素子。
【請求項１３】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲート上面の一部と側壁とを覆って延長するスプリットゲートタイプのフラッシュメモリ素子であることを特徴とする請求項１０に記載の固体撮像素子。
【請求項１４】
前記バイアス回路は、入力パッドをさらに含むことを特徴とする請求項９に記載の固体撮像素子。
【請求項１５】
前記バイアス回路は、
前記入力パッドと連結され、前記入力パッドから入力される信号を安定化するための第１及び第２抵抗をさらに含むことを特徴とする請求項１４に記載の固体撮像素子。
【請求項１６】
前記少なくとも一つのトランジスタは、
前記不揮発性メモリ素子のソース及びドレインにそれぞれ連結されるバッファトランジスタであることを特徴とする請求項９に記載の固体撮像素子。
【請求項１７】
光電変換領域と、
前記光電変換領域で生成された電荷を伝送する電荷伝送領域と、
前記電荷伝送領域により伝送された電荷をセンシングして、周辺回路部に出力するフローティングデフュージョン領域と、
前記フローティングデフュージョン領域に伝送される電荷を１ピクセルごとにリセットするためのリセットゲートとリセットドレインと、
前記リセットゲートにバイアス電圧を印加するバイアス回路と、を含み、
前記バイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと前記不揮発性メモリ素子との接点から前記バイアス電圧を出力することを特徴とする固体撮像素子。
【請求項１８】
光電変換領域と、
前記光電変換領域で生成された電荷を伝送する電荷伝送領域と、
前記電荷伝送領域により伝送された電荷をセンシングして、周辺回路部に出力するフローティングデフュージョン領域と、
前記フローティングデフュージョン領域に伝送される電荷を１ピクセルごとにリセットするためのリセットゲートとリセットドレインと、
前記リセットドレインにバイアス電圧を印加するバイアス回路と、を含み、
前記バイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと前記不揮発性メモリ素子との接点から前記バイアス電圧を出力することを特徴とする固体撮像素子。
【請求項１９】
前記不揮発性メモリ素子は、フローティングゲートとコントロールゲートとを備えたフラッシュメモリ素子であることを特徴とする請求項１７または請求項１８に記載の固体撮像素子。
【請求項２０】
前記不揮発性メモリ素子の前記フローティングゲートに、しきい電圧を調節する電荷が注入されていることを特徴とする請求項１９に記載の固体撮像素子。
【請求項２１】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲート上面に形成されたスタックゲートタイプのフラッシュメモリ素子であることを特徴とする請求項１９に記載の固体撮像素子。
【請求項２２】
前記不揮発性メモリ素子は、前記コントロールゲートが前記フローティングゲートの上面の一部と側壁とを覆って延長するスプリットゲートタイプのフラッシュメモリ素子であることを特徴とする請求項１９に記載の固体撮像素子。
【請求項２３】
前記バイアス回路は、入力パッドをさらに含むことを特徴とする請求項１７または請求項１８に記載の固体撮像素子。
【請求項２４】
前記バイアス回路は、
前記入力パッドと連結され、前記入力パッドから入力される信号を安定化するための第１及び第２抵抗をさらに含むことを特徴とする請求項２３に記載の固体撮像素子。
【請求項２５】
前記少なくとも一つのトランジスタは、
前記不揮発性メモリ素子のソース及びドレインにそれぞれ連結されるバッファトランジスタであることを特徴とする請求項１７または請求項１８に記載の固体撮像素子。
【請求項２６】
半導体基板に素子領域とバイアス回路部領域とを定義する段階と、
前記基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に第１ポリシリコン層を蒸着する段階と、
前記第１ポリシリコン層をパターニングして前記素子領域に第１ポリゲートを形成し、前記バイアス回路部領域に不揮発性メモリ素子のフローティングゲートを形成する段階と、
前記第１ポリゲートと前記フローティングゲート上にインターゲート絶縁膜を形成する段階と、
前記インターゲート絶縁膜上に第２ポリシリコン層を蒸着する段階と、
前記第２ポリシリコン層をパターニングして、前記素子領域に前記第１ポリゲートと一定部分がオーバラップされる第２ポリゲートを形成し、前記バイアス回路部に前記フローティングゲートと一定部分以上がオーバラップされるコントロールゲートを形成し、少なくとも一つのトランジスタのゲートを形成する段階と、
前記バイアス回路部にイオン注入を実施して、前記ゲート両側にソース／ドレインを形成してトランジスタを完成し、前記コントロールゲート両側にソース／ドレインを形成して不揮発性メモリ素子を完成して、前記不揮発性メモリ素子が前記トランジスタと直列連結させることによって、前記トランジスタと前記不揮発性メモリ素子との接点からバイアス電圧を得るバイアス回路部を形成する段階と、を含むことを特徴とする固体撮像素子の製造方法。
【請求項２７】
前記コントロールゲートが、前記フローティングゲート上に積層されるように形成することを特徴とする請求項２６に記載の固体撮像素子の製造方法。
【請求項２８】
前記コントロールゲートが、前記フローティングゲート上面の一部と側壁とを覆って延長するように形成することを特徴とする請求項２６に記載の固体撮像素子の製造方法。
【請求項２９】
前記基板は、ｎ型基板であり、
前記ｎ型基板にｐ型ウェルを形成する段階と、
前記ｐ型ウェルにチャンネルストップ層を形成する段階と、
前記チャンネルストップ層の傍に電荷伝送領域を形成する段階と、
前記第２ポリゲート上に絶縁膜を形成する段階と、
前記素子領域にフォトダイオード領域を形成する段階と、
前記フォトダイオード領域を除いた絶縁膜上に金属遮光層を形成する段階と、
前記金属遮光層を含む半導体基板の全面に層間保護膜を形成する段階と、
前記層間保護膜上に平坦化用の絶縁膜を形成する段階と、
前記フォトダイオード領域に対応する前記平坦化用の絶縁膜上に、カラーフィルタ層を形成する段階と、
前記平坦化用の絶縁膜上に、前記カラーフィルタ層及び前記フォトダイオード領域に対応するようにマイクロレンズを形成する段階と、をさらに含むことを特徴とする請求項２６に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）で代表される固体撮像素子に係り、特に任意のバイアス電圧を発生させるバイアス回路及びこのようなバイアス回路を使用する固体撮像素子に関する。
【背景技術】
【０００２】
ＣＣＤは、一般的に一定間隔を有してマトリックス形態に配列されて、光を電気的な信号に変換して電荷を生成する複数個の光電変換領域（例えば、フォトダイオード領域）と、光電変換領域の間に形成されて光電変換領域で生成された電荷をゲートのクロッキングにより垂直方向に伝送する複数個の垂直電荷伝送領域と、垂直伝送された電荷を水平に伝送するための水平電荷伝送領域と、水平方向に伝送された電荷をセンシングして周辺回路部に出力するフローティングデフュージョン領域などで構成される。
【０００３】
このようなＣＣＤは、カメラ、カムコーダ、マルチメディア、監視カメラなどの多様な機器に応用されている。特に、ＣＣＤの小型化及び多画素化が進むにつれて、オン・チップ方式でマイクロレンズを含むＣＣＤは、その需要がますます増加している。
【０００４】
図１は、一般的なＣＣＤの断面図である。
図１に示したＣＣＤは、ｎ型の半導体基板１内にｐ型ウェル２が形成され、ｐ型ウェル２内にフォトダイオード領域３と、垂直電荷伝送領域４とが形成されている。フォトダイオード領域３と垂直電荷伝送領域４との間の電位障壁としてチャンネルストップ層５が形成され、垂直電荷伝送領域４上に絶縁層６により絶縁されてポリゲート電極７が形成される。フォトダイオード領域３を除いたポリゲート電極７上には、金属遮光層８が形成され、フォトダイオード領域３上には、カラーフィルタ層（図示せず）とマイクロレンズ９とが形成される。
【０００５】
ＣＣＤに入射された光は、集光効率を高めるために設置されたマイクロレンズ９を通過した後、フォトダイオード領域３に集光される。フォトダイオード領域３に集光された光は映像信号電荷に切り替えられ、この電荷は、垂直電荷伝送領域４及び水平電荷伝送領域（図示せず）のような電荷伝送素子により出力端に伝えられる。出力端に伝えられた信号電荷は、その量に対応する電気的信号として出力される。
【０００６】
そして、基板にバイアス電圧を印加するためのバイアス回路１０が、ＣＣＤの外部に構成されて半導体基板１のｎ＋領域に連結される。バイアス回路１０は、多量の光がフォトダイオード領域３に照射されて電荷の生成量が過度な場合、基板バイアスを調整してフォトダイオード領域３のポテンシャルウェルを下げて、一定量の電荷蓄積の後に残った電荷を半導体基板１に取り出す役割を行う。しかし、ＣＣＤの製造時、素子別に構造上の微細な変動がありえるので、素子ごとに異なる基板バイアスを設定する必要がある。
【０００７】
従来、外部からバイアス電圧を印加するためのバイアス回路には、図２または図３のような回路が使われる。
【０００８】
図２のバイアス回路は、パッドに印加される電圧により切断されるヒューズにより、基板バイアスを調整させる。図２を参照すれば、電源電圧ＶＤＤ端子と接地電圧ＧＮＤ端子との間に構成されるポリ抵抗１３により電源電圧ＶＤＤが分配され、それぞれのポリ抵抗１３の接続ノードには、ヒューズ１２とヒューズオープン用パッド１１が連結構成される。所望の出力電圧を得るためには、各ポリ抵抗１３に連結されているヒューズ１２を切って出力電圧を調節する。
【０００９】
このような回路の短所は、まず、微細な出力電圧を調節するために多数の抵抗とヒューズとを作って置かねばならないので、一つのチップで占める領域が広くなるということである。また、電源電圧ＶＤＤがそのまま全体の抵抗に印加されるので、大きい電流が流れるようになって電力消耗が多くなる。そして、ヒューズが誤ってカットされた場合には回復させ難い。
【００１０】
図３のバイアス回路は、図２のバイアス回路の問題点が補完されるように、ソニー（登録商標）社で提案したＭＩＳＦＥＴを利用したバイアス回路である（特許文献１参照）。図３を参照すれば、電源電圧ＶＤＤの端子と接地電圧ＧＮＤの端子との間に直列に連結された複数のＭＯＳトランジスタ１４とＭＩＳＦＥＴ １５に電源電圧ＶＤＤが分配され、ＭＩＳＦＥＴ １５の酸化膜・窒化膜・酸化膜（ＯＮＯ）や窒化膜・酸化膜（ＮＯ）で構成された絶縁膜に、パッド１６を利用してコントロールバイアスを印加して電荷を注入させて、ＭＩＳＦＥＴ １５のしきい電圧を調節することによって出力電圧を調節する。受動素子である抵抗の代りに、活性素子であるＭＯＳトランジスタ１４とＭＩＳＦＥＴ １５とを使用することによって、電力消耗を減らし、かつ抵抗とヒューズとを利用する回路に比べて占める領域を減らすことができる。
【００１１】
しかし、絶縁膜に電荷を注入させて使用するＭＩＳＦＥＴ １５の構造は、製造工程（例えば、プラズマを使用する工程）中に注入された電荷によってプログラミングが先に起こるか、または絶縁膜に注入された電荷が窒化膜にトラップされて消去がよくできない問題があるので、安定した特性を得られない。
【００１２】
一方、ＣＣＤには、図４にさらに示したように、水平電荷伝送領域（図示せず）の後端に、電荷を電圧に変換するためのフローティングデフュージョン領域ＦＤが設置され、また、フローティングデフュージョン領域ＦＤに伝送される電荷を１ピクセルごとにリセットするためのリセットゲートＲＧと、リセットドレインＲＤとが設けられている。例えば、ｎ型半導体基板１にｐ型ウェル２が形成され、このｐ型ウェル２上の所定部分に水平電荷伝送領域の一部をなす電荷伝送チャンネル領域１７が形成される。電荷伝送チャンネル領域１７上の所定部分にゲート絶縁膜１８が形成され、このゲート絶縁膜１８上にリセットゲートＲＧが形成される。リセットゲートＲＧの両側に、ｎ型の不純物が高濃度でドーピングされたフローティングデフュージョン領域ＦＤとリセットドレインＲＤとが形成される。フローティングデフュージョン領域ＦＤは、水平電荷伝送領域から伝送される電荷を蓄積し、リセットゲートＲＧがオンとなる時、フローティング拡散領域ＦＤに蓄積された電荷がリセットドレインＲＤへ伝送される。
【００１３】
ここで、リセットゲートバイアス回路の構成を見れば、リセットゲートＲＧに直接的にＲＧパッド１９を通じてＲＧクロックによるバイアスを印加させ、フローティングデフュージョン領域ＦＤに伝送されてくる電荷を、フローティングデフュージョン領域ＦＤに連結されたセンスアンプ２０により検出し、一旦検出された信号は、次の検出のために、フローティングデフュージョン領域ＦＤ側の信号電荷をリセットドレインＲＤに完全リセットさせねばならない。しかし、リセットトランジスタの動作特性によりリセット効果が十分でない場合があるので、リセットされていない残存電荷が次に伝送される電荷と混合されて映像ノイズとして作用するようになり、特に、これは電荷量の少ない低照度時に大きいノイズ部分で占める可能性があるので、リセットトランジスタの十分なバイアシングにより、効果的なリセットのために印加電圧の差を大きくせねばならない。また、ＲＧクロックにおいて、その動作点がリセット電圧によって決まるので、リセットゲートＲＧのポテンシャル不規則により素子ごとにＲＧクロックのＤＣバイアスを所望の値に設定する必要がある。
【特許文献１】特開平８−３２０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、安定した特性を有するバイアス回路と、それを備えた固体撮像素子を提供するところにある。また、本発明は、より簡単な集積工程を利用して安定した特性を有するバイアス回路を備えた固体撮像素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１５】
本発明によるバイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子（ＮＹＭ：Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）とを含み、前記トランジスタとＮＶＭとの接点からバイアス電圧を得るようにする。
【００１６】
本発明による固体撮像素子の一態様は、バイアス電圧が印加される半導体基板、前記基板上に形成された複数の素子領域、前記バイアス電圧を出力するバイアス回路を含み、前記バイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、ＮＶＭと、を含み、前記トランジスタとＮＶＭとの接点から前記バイアス電圧を出力する。
【００１７】
本発明による固体撮像素子の他の態様は、光電変換領域、前記光電変換領域で生成された電荷を伝送する電荷伝送領域、前記電荷伝送領域により伝送された電荷をセンシングして、周辺回路部に出力するフローティングデフュージョン領域、フローティングデフュージョン領域に伝送される電荷を１ピクセルごとにリセットするためのリセットゲートとリセットドレイン、及び前記リセットゲートにバイアス電圧を印加するバイアス回路を含み、前記バイアス回路は、第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、ＮＶＭと、を含み、前記トランジスタとＮＶＭとの接点から前記バイアス電圧を出力する。
【００１８】
本発明のさらに他の態様による固体撮像素子は、前記リセットゲートにバイアス電圧を印加するバイアス回路の代りに、前記リセットドレインにバイアス電圧を印加するバイアス回路を含む。
【００１９】
本発明による固体撮像素子の製造方法では、半導体基板に素子領域とバイアス回路部領域とを定義した後、前記基板上にゲート絶縁膜を形成する。前記ゲート絶縁膜上に第１ポリシリコン層を蒸着した後、前記第１ポリシリコン層をパターニングして前記素子領域に第１ポリゲートを形成し、前記バイアス回路部領域にＮＶＭのフローティングゲートを形成する。前記第１ポリゲートと前記フローティングゲート上にインターゲート絶縁膜を形成した後、前記インターゲート絶縁膜上に第２ポリシリコン層を蒸着する。前記第２ポリシリコン層をパターニングして、前記素子領域に第１ポリゲートと一定部分がオーバラップされる第２ポリゲートを形成し、前記バイアス回路部に前記フローティングゲートと一定部分以上がオーバラップされるコントロールゲートを形成し、少なくとも一つのトランジスタのゲートを形成する。前記バイアス回路部にイオン注入を実施して、前記ゲート両側にソース／ドレインを形成してトランジスタを完成し、前記コントロールゲート両側にソース／ドレインを形成してＮＶＭを完成して、前記ＮＶＭが前記トランジスタと直列連結させることによって、前記トランジスタとＮＶＭとの接点からバイアス電圧を得るバイアス回路部を形成する。
【発明の効果】
【００２０】
本発明によれば、ＮＶＭを使用して、そのフローティングゲートに電荷を注入させてしきい電圧を調節し、それを利用して出力電圧を調節する。マルチプルゲートで構成されたトランジスタは、安定した特性を有する素子であるので、その素子を利用するバイアス回路は、安定的なバイアス電圧を出力できる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例は、多様な他の形態に変形でき、本発明の範囲が以下で詳述する実施例によって限定されるものと解釈されてはならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、より明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００２２】
図５は、本発明によるバイアス回路５００の回路図である。
図５を参照すれば、本発明によるバイアス回路５００は、第１電位、即ち電源電圧ＶＤＤ端子と、第２電位、即ち接地電圧ＧＮＤ端子との間に直列接続されたトランジスタ３０とＮＶＭ ４０とを含み、それらに電源電圧ＶＤＤが分配され、トランジスタ３０とＮＶＭ ４０との接点からバイアス電圧を得て、出力端６０に出力させる。ＮＶＭ ４０としては、例えばフラッシュメモリ素子が利用できる。このようなフラッシュメモリ素子は、周知のように、電源が提供されていなくても、ＯＮＯ膜またはフローティングゲートに所定の電荷を保存できるので、ゲートに入力される電圧（しきい電圧）によって出力電圧を調節できる機能がある。以下に、図６及び図７を参照してさらに説明するように、ＮＶＭ ４０は、フローティングゲートとコントロールゲートとを備えたフラッシュメモリ素子であることがさらに望ましい。
【００２３】
望ましい実施例において、バイアス回路は、コントロールバイアスが入力される入力パッド５０、入力パッド５０と連結されて入力パッド５０から入力されるバイアス信号を安定化するための第１及び第２抵抗Ｒ１、Ｒ２をさらに含む。ＮＶＭ ４０は、第１及び第２抵抗Ｒ１、Ｒ２により安定化された入力信号によって、フローティングゲートにしきい電圧を調節する電荷が注入され、これにより、出力電圧を調節して所望のバイアス電圧を得る。トランジスタ３０は、ＮＶＭ ４０のソース及びドレインにそれぞれ連結され、ゲートとドレインが共通接続された形態のバッファトランジスタである。
【００２４】
一般的に、フラッシュメモリ素子のように、マルチプルゲートトランジスタ構造を有するＮＶＭは、外部バイアスによりチャンネルポテンシャルを調節して固定できる。フローティングゲートに電荷を注入してプログラミングし、再びフローティングゲートの電荷をトンネリング現象を利用して削除する原理を利用する。本発明は、このような構造のＮＶＭを利用してしきい電圧を調節及び固定し、それを、バイアスを加える回路に挿入して使用する。特に、マルチプルゲートトランジスタタイプのＮＶＭは、既に多くの応用分野で安定した特性を有すると検証されたことがある。したがって、それを利用する本発明のバイアス回路は、安定したバイアス電圧を出力できる。
【００２５】
図６は、図５のバイアス回路６００に含まれることができるＮＶＭの断面図であって、コントロールゲート１２５がフローティングゲート１１０上面の一部と側壁とを覆って延長するスプリットゲートタイプのフラッシュメモリ素子を示す。
【００２６】
図６を参照すれば、本発明のバイアス回路６００に含まれることができるスプリットゲートタイプのフラッシュメモリ素子は、半導体基板１００の所定領域にソース１３０が形成され、ソース１３０に隣接した半導体基板１００上にフローティングゲート１１０が配置されている。フローティングゲート１１０の上部面は、楕円形の酸化膜１１５により覆われている。フローティングゲート１１０のソース１３０の反対側の側壁は、コントロールゲート１２５で覆われる。コントロールゲート１２５は、フローティングゲート１１０の側壁から延びて、一方向には楕円形の酸化膜１１５の上部面を覆い、他の方向にはフローティングゲート１１０のソース１３０の反対側に隣接した半導体基板１００の一部を覆う。コントロールゲート１２５に隣接した半導体基板１００内には、ドレイン１３５が配置されている。ドレイン１３５は、コントロールゲート１２５の下部に一部重なる。フローティングゲート１１０と半導体基板１００との間に、ゲート絶縁膜１０５が形成され、コントロールゲート１２５と半導体基板１００との間には、フローティングゲート１１０の下部から拡張されたゲート絶縁膜１０５、及びフローティングゲート１１０の側壁から拡張されたトンネル絶縁膜１２０が重なっている。本明細書では、楕円形の酸化膜１１５とトンネル絶縁膜１２０とを合わせて、インターゲート絶縁膜とも称する。
【００２７】
このように、スプリットゲートタイプのフラッシュメモリ素子では、フローティングゲート１１０とコントロールゲート１２５が分離された構造を有する。フローティングゲート１１０は、外部と電気的に完全に絶縁された孤立構造を有するが、本発明では、このフローティングゲート１１０への電子注入（書き込み）と放出（消去）とによってしきい電圧が変わる性質を利用して、バイアス回路の出力電圧を調節する。書き込みモードで、コントロールゲート１２５に、例えば１２［Ｖ］程度の高電圧を印加し、ソース１３０に、例えば７［Ｖ］程度の高電圧を印加し、ドレイン１３５に、例えば０［Ｖ］を印加すれば、コントロールゲート１２５に隣接したフローティングゲート１１０の下部の半導体基板１００からホット電子がゲート絶縁膜１０５を通過してフローティングゲート１１０内に注入される。このようにすれば、しきい電圧が増加するので、バイアス回路の出力電圧が相対的に減少する。消去モードでは、コントロールゲート１２５に１５［Ｖ］以上の電圧を印加すれば、フローティングゲート１１０のエッジチップに高電界が印加されて、フローティングゲート１１０内の電子がコントロールゲート１２５に抜け出る。このようにすれば、しきい電圧が減少するので、バイアス回路の出力電圧が相対的に高まる。このように、フローティングゲート１１０への電子注入は、チャンネルからホット電子を通じたＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式で行われ、電子放出には、フローティングゲート１１０とコントロールゲート１２５との間のトンネル絶縁膜１２０を通じたＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングが利用できる。
【００２８】
図７は、図５のバイアス回路７００に含まれることができる他のＮＶＭの断面図であって、コントロールゲート２２５がフローティングゲート２１０上に積層されたスタックゲートタイプのフラッシュメモリ素子である。
【００２９】
図７を参照すれば、本発明のバイアス回路７００に含まれることができるスタックゲートタイプのフラッシュメモリ素子は、半導体基板２００上にゲート絶縁膜２０５が形成されており、その上部にフローティングゲート２１０、インターゲート絶縁膜２２０及びコントロールゲート２２５が積層されている。それらの積層体の両側の半導体基板２００内には、ソース２３０とドレイン２３５がそれぞれ形成されている。
【００３０】
このように、スタックゲートタイプのフラッシュメモリ素子では、フローティングゲート２１０上にコントロールゲート２２５が形成された構造を有する。そして、スプリットゲートタイプと同様に、フローティングゲート２１０への電子注入（書き込み）と放出（消去）とによってしきい電圧が変わる性質を利用して、バイアス回路の出力電圧を調節する。書き込みモードで、コントロールゲート２２５に、例えば１０［Ｖ］程度の高電圧を印加し、ソース２３０に、例えば５［Ｖ］程度の高電圧を印加し、ドレイン２３５をフローティング状態にすれば、ソース２３０からフローティングゲート２１０にホット電子がゲート絶縁膜２０５を通過して注入される。このようにすれば、しきい電圧が増加するので、バイアス回路の出力電圧が相対的に減少する。消去モードでは、コントロールゲート２２５に−１０［Ｖ］程度の電圧を印加し、ドレイン２３５に５［Ｖ］程度を印加し、ソース２３０をフローティング状態にすれば、フローティングゲート２１０からドレイン２３５に電子が抜け出る。このようにすれば、しきい電圧が減少するので、バイアス回路の出力電圧が相対的に高まる。このようにすれば、フローティングゲート２１０への電子注入は、チャンネルからホット電子を通じたＣＨＥＩ方式で行われ、電子放出には、ゲート絶縁膜２０５を通じたＦ−Ｎトンネリングが利用できる。
【００３１】
以上、図５から図７を参照して説明した本発明のバイアス回路は、固体撮像素子に共に集積され、固体撮像素子の基板、リセットゲート及び／またはリセットドレインにバイアス電圧を印加するのに利用できる。図８から図１０は、このような本発明によるバイアス回路を備えた固体撮像素子の図面である。
【００３２】
まず、図８は、複数の素子領域３５０が形成された基板３００にバイアス電圧を印加できるように、バイアス電圧を出力するバイアス回路３６０を備えた固体撮像素子８００である。例えば、素子領域３５０は、図１で基板１に形成された要素（例えば、ｐ型ウェル２、フォトダイオード領域３、垂直電荷伝送領域４、チャンネルストップ層５、絶縁層６、ポリゲート電極７、金属遮光層８、マイクロレンズ９等）でありえる。バイアス回路３６０は、図５を参照して説明したように、第１電位ＶＤＤと第２電位ＧＮＤとの間に直列接続された少なくとも一つのトランジスタ３０と、ＮＶＭ ４０とを含み、トランジスタ３０とＮＶＭ ４０との接点からバイアス電圧を出力する。本実施例において、バイアス回路３６０の出力端は、基板３００のｎ＋領域に連結されて基板３００にバイアス電圧を印加するようになっている。その他に、バイアス回路３６０についての細部的な内容は、図５から図７を参照して説明した部分をそのまま援用できる。
【００３３】
図９及び図１０は、本発明による固体撮像素子の他の態様の図面である。図９において、バイアス回路３７０は、リセットゲートＲＧにバイアス電圧を印加し、図１０において、バイアス回路３８０は、リセットドレインＲＤにバイアス電圧を印加する。その他には、図９と図１０とが互いに同一である。
【００３４】
まず、図９を参照すれば、固体撮像素子９００は、基板３００に光電変換領域３０５、光電変換領域３０５で生成された電荷を伝送する電荷伝送領域３１０、電荷伝送領域３１０により伝送された電荷をセンシングして、周辺回路部（図示せず）に出力するフローティングデフュージョン領域３２０、フローティングデフュージョン領域３２０に伝送される電荷を１ピクセルごとにリセットするためのリセットゲート３３０とリセットドレイン３４０、及びリセットゲート３３０にバイアス電圧を印加するバイアス回路３７０を含み、バイアス回路３７０は、図５を参照して説明したように、第１電位ＶＤＤと第２電位ＧＮＤとの間に直列接続された少なくとも一つのトランジスタ３０と、ＮＶＭ ４０とを含み、トランジスタ３０とＮＶＭ ４０との接点からバイアス電圧を出力する。図１０の固体撮像素子１０００は、リセットドレイン３４０にバイアス回路３８０がバイアス電圧を印加する構造となっている。その他に、バイアス回路３７０、３８０についての細部的な内容は、図５から図７を参照して説明した部分をそのまま援用できる。
【００３５】
本発明のバイアス回路は、固体撮像素子を製造する工程の間に共に集積されうる。以下では、図１１から図１７を参照して、バイアス回路を備えた固体撮像素子に関して説明する。
【００３６】
図１１を参照すれば、ｎ型半導体基板４００に素子領域Ｃとバイアス回路部領域Ｂとを定義する。次いで、基板４００にｐ型ウェル４０５を形成し、ｐ型ウェル４０５に画素と画素とを隔離するためのチャンネルストップ層４１０を形成する。例えば、ｐ型ウェル４０５を形成する前、洗浄実施後、基板４００の表面にバッファ酸化膜（図示せず）を形成する。基板４００にｐ型ウェル４０５の形成のためのイオン注入マスク（図示せず）を形成した後、ｐ型ドーパント、例えばボロンを２．３Ｅ１１ ［ｉｏｎｓ／ｃｍ２］程度に１．８［ＭｅＶ］エネルギーで注入してｐ型ウェル４０５を形成する。必要な場合、素子領域Ｃ以外にバイアス回路部領域を含む周辺回路部に、ｐ型イオン注入をさらに高いドーズでさらに実施する。次いで、電荷伝送チャンネルを形成するためのイオン注入工程を実施して、チャンネルストップ層４１０の傍に垂直電荷伝送領域、水平電荷伝送領域のＣＣＤチャンネル領域４１５を形成する。チャンネルストップ層４１０を形成する段階とＣＣＤチャンネル領域４１５を形成する段階は、その順序が異なってもよい。
【００３７】
次に、図１２のように、ＣＣＤチャンネル領域４１５が形成された基板４００の全面にゲート絶縁膜４２０を形成する。必要な場合、素子領域Ｃのゲート絶縁膜４２０はＯＮＯ膜で形成し、バイアス回路部領域Ｂのゲート絶縁膜４２０は酸化膜で形成する。例えば、ＯＮＯ膜の一番目の酸化膜を形成する時には、９００［℃］程度の温度で熱酸化方式で３００［Å］程度を形成する。ＯＮＯ膜の窒化膜は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法で、例えば４００［Å］程度を形成する。ＯＮＯ膜の二番目の酸化膜は、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を１５０［Å］程度に蒸着した後、アニールして形成する。このようなＯＮＯ膜を基板４００の全面に形成した後、バイアス回路部領域ＢでＯＮＯ膜の窒化膜と二番目の酸化膜とを除去する。次いで、ゲート絶縁膜４２０上に第１ポリシリコン層４２５を蒸着する。例えば、ＬＰＣＶＤ方法で３０００［Å］程度蒸着する。
【００３８】
図１３を参照して、第１ポリシリコン層４２５を素子領域ＣのＣＣＤチャンネル領域４１５の特定部分に残るようにパターニングして、第１ポリゲート４２５ａを形成する。第１ポリシリコン層４２５をパターニングする時に、バイアス回路部領域ＢにＮＶＭのフローティングゲート４２５ｂを形成する。第１ポリシリコン層４２５をパターニングする時には、酸化膜またはフォトレジストのような適切なエッチングマスクを使用できる。
【００３９】
図１４に示したように、第１ポリゲート４２５ａとフローティングゲート４２５ｂ上に電極間の隔離のためのインターゲート絶縁膜４３０ａ、４３０ｂを形成した後、インターゲート絶縁膜４３０ａ、４３０ｂ上に第２ポリシリコン層４４０を蒸着する。インターゲート絶縁膜４３０ａ、４３０ｂは、第１ポリゲート４２５ａとフローティングゲート４２５ｂとを熱酸化させて、３００［Å］程度の熱酸化膜を形成した後に、ＭＴＯを１００［Å］程度蒸着して形成できる。第２ポリシリコン層４４０は、約３０００［Å］の厚さに形成できる。
【００４０】
次に、図１５を参照して、第２ポリシリコン層４４０を、素子領域ＢのＣＣＤチャンネル領域４１５上に、第１ポリゲート４２５ａと一定部分がオーバラップされて反復的に残るようにパターニングして第２ポリゲート４４０ａを形成する。この時、バイアス回路部領域Ｂにフローティングゲート４２５ｂと一定部分以上がオーバラップされるコントロールゲート４４０ｂを形成する。そして、少なくとも一つのトランジスタのゲート４４０ｃを形成する。
【００４１】
次に、図１６を参照して、バイアス回路部領域Ｂにイオン注入を実施して、コントロールゲート４４０ｂの両側にソース４４５ａ／ドレイン４４５ｂを形成して、ＮＶＭ ４５０を完成する。そして、ゲート４４０ｃの両側にソース４４５ｂ／ドレイン４４５ｃを形成して、トランジスタ４６０を完成する。ＮＶＭ ４５０のドレイン４４５ｂとトランジスタ４６０のソース４４５ｂを共通に形成して、ＮＶＭ ４５０とトランジスタ４６０とを直列連結させることによって、トランジスタ４６０とＮＶＭ４５０との接点からバイアス電圧を得るバイアス回路部４６５を形成する。バイアス回路部４６５のその他の構成要素は、図５を参照する。
【００４２】
次いで、図１７のように、第２ポリゲート４４０ａを含む全面に絶縁膜４７０を形成し、フォトダイオード領域のためのｎ型不純物イオン注入工程を実施し、その表面に再び薄いｐ型不純物イオン注入工程を実施して、光電変換領域であるフォトダイオード領域４７５を形成する。フォトダイオード領域４７５を形成する段階と、ソース４４５ａ／ドレイン４４５ｂ、ソース４４５ｂ／ドレイン４４５ｃを形成する段階は、その順序が異なってもよい。
【００４３】
次に、フォトダイオード領域４７５を除いた絶縁膜４７０上に、フォトダイオード領域４７５を除いた部分に光が入ることを防止するための金属遮光層４８０を形成する。例えば、タングステンを２０００［Å］程度の厚さに蒸着した後、パターニングする。次いで、金属遮光層４８０を含む半導体基板の全面にＢＰＳＧなどの層間保護膜４８５を形成する。フォトリソグラフィ工程を実施して、層間保護膜４８５を選択的に除去してパッドオープン工程を実施し、層間保護膜４８５上に酸化膜、窒化膜のような平坦化用の絶縁膜４９０を形成してから、フォトダイオード領域４７５に対応する平坦化用の絶縁膜４９０上にカラーフィルタ層４９５を形成する。平坦化用の絶縁膜４９０上に、カラーフィルタ層４９５及びフォトダイオード領域４７５に対応するようにマイクロレンズ５００を形成して、バイアス回路を備えた固体撮像素子を完成する。
【００４４】
このように、素子領域Ｃの第１ポリゲート４２５ａを形成する間に、バイアス回路部４６５のＮＶＭ ４５０のフローティングゲート４２５ｂを形成し、素子領域Ｃの第２ポリゲート４４０ａを形成する間に、バイアス回路部４６５のＮＶＭ ４５０のコントロールゲート４４０ｂを形成することに本発明の方法の特徴があり、このような特徴により、固体撮像素子に安定的な特性を有するバイアス電圧を出力するバイアス回路を集積できる長所がある。
【００４５】
一方、本実施例において、コントロールゲート４４０ｂは、フローティングゲート４２５ｂ上に積層されるように形成して、スタックゲートタイプのフラッシュメモリ素子で具現する例を挙げたが、コントロールゲートがフローティングゲート上面の一部と側壁とを覆って延長するように形成して、スプリットゲートタイプのフラッシュメモリ素子でも具現できる。
【産業上の利用可能性】
【００４６】
本発明によるバイアス回路は、固体撮像素子の製造工程に集積されて容易に製造でき、安定的なバイアス電圧を出力できる。
【図面の簡単な説明】
【００４７】
【図１】一般的なＣＣＤ型の固体撮像素子の断面図である。
【図２】図１のバイアス回路部に使われる従来のバイアス回路の回路図である。
【図３】図１のバイアス回路部に使われる従来の他のバイアス回路の回路図である。
【図４】図１に含まれるフローティングデフュージョン領域の断面図である。
【図５】本発明によるバイアス回路の回路図である。
【図６】図５のバイアス回路に含まれることができるＮＶＭの断面図である。
【図７】図５のバイアス回路に含まれることができる他のＮＶＭの断面図である。
【図８】本発明によるバイアス回路を備えた固体撮像素子を説明するための図面である。
【図９】本発明によるバイアス回路を備えた他の固体撮像素子を説明するための図面である。
【図１０】本発明によるバイアス回路を備えた他の固体撮像素子を説明するための図面である。
【図１１】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１２】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１３】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１４】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１５】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１６】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【図１７】本発明によるバイアス回路を備えた固体撮像素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００４８】
３０    トランジスタ
４０    ＮＶＭ
５０    入力パッド
３００    基板
３０５    光電変換領域 
３１０    電荷伝送領域
３２０    フローティングデフュージョン領域
３３０    リセットゲート
３４０    リセットドレイン
３７０    バイアス回路
９００    固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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