(57)【要約】【課題】ＣＭＯＳ回路で制御せずに内部電源電圧が外部電源電圧より低下することを抑制できると共に、貫通電流の発生を防止できる半導体装置を提供する。【解決手段】外部電源検知回路１２は、ソースに外部電源電圧ＶＥＸＴが供給され、ドレインから外部電源電圧が所定電圧以上か否かを示す検知信号ＡＣＴを出力するｐチャネルＭＯＳトランジスタを有する。差動増幅回路１３は、検知信号ＡＣＴに応じて差動増幅機能を動作状態または停止状態のいずれかの状態に切り換えるスイッチ回路を有し、動作状態ではフィードバック信号ＩＮＳと基準電圧ＶＲＥＦとの差に比例した第１信号ＰＧＳを出力し、停止状態では第２信号ＰＧＳを出力する。ＰＭＯＳトランジスタｐ１１は、差動増幅回路１３から第１信号ＰＧＳが供給されたとき前記所定電圧を出力し、差動増幅回路１３から第２信号ＰＧＳが供給されたとき外部電源電圧を出力する。【選択図】      図１
2005242678.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成回路と、
電流通路の一端に外部電源電圧が供給され、前記電流通路の他端から前記外部電源電圧が所定電圧以上か否かを示す検知信号を出力するｐチャネルＭＯＳ電界効果トランジスタを有する外部電源検知回路と、
前記検知信号に応じて差動増幅機能を動作状態または停止状態のいずれかの状態に切り換えるスイッチ回路と、フィードバック信号が入力される同相入力端子と、前記基準電圧が入力される差動入力端子とを有し、前記動作状態では前記フィードバック信号と前記基準電圧との差に比例した第１信号を出力し、前記停止状態では第２信号を出力する差動増幅回路と、
前記差動増幅回路から前記第１信号が供給されたとき前記所定電圧を出力し、前記差動増幅回路から前記第２信号が供給されたとき前記外部電源電圧を出力する電圧降下回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記差動増幅回路は、
前記外部電源電圧が供給されたカレントミラー回路と、
前記カレントミラー回路の一方の出力が前記スイッチ回路を介して供給された第１のトランジスタと、前記カレントミラー回路の他方の出力が供給された第２のトランジスタとを有する差動増幅部と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部電源電圧が前記所定電圧より低いとき、前記検知信号が入力された前記スイッチ回路は前記カレントミラー回路の一方の出力と前記第１のトランジスタとの間を遮断状態にして前記差動増幅回路を停止状態にすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記外部電源電圧が前記所定電圧以上であるとき、前記検知信号が入力された前記スイッチ回路は前記カレントミラー回路の一方の出力と前記第１のトランジスタとの間を接続状態にして前記差動増幅回路を動作状態にすることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
基準電圧を生成する基準電圧生成回路と、
フィードバック信号が入力される同相入力端子と前記基準電圧が入力される差動入力端子を有し、前記フィードバック信号と前記基準電圧との差に比例した増幅信号を出力する差動増幅回路と、
電流通路の一端に外部電源電圧が供給され、前記電流通路の他端から前記外部電源電圧が所定電圧以上か否かを示す検知信号を出力するｐチャネルＭＯＳ電界効果トランジスタを有する外部電源検知回路と、
電流通路の一端に前記外部電源電圧が供給され、前記差動増幅回路から出力される前記増幅信号がゲートに供給された第１のトランジスタと、
電流通路の一端に前記外部電源電圧が供給され、前記外部電源検知回路から出力される前記検知信号がゲートに供給された第２のトランジスタと、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧降圧回路を有する半導体装置に関するものであり、例えば、電源電圧降圧回路を含む、ＭIＳ型トランジスタを用いたメモリ装置を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、例えばＭＩＳ型トランジスタを用いたメモリ装置を含む半導体集積回路装置（以下、ＬＳＩと称す）では、素子の微細化に伴い、ゲート酸化膜の膜厚が薄く形成されてきている。一方、この種のＬＳＩに印加される外部電源電圧ＶＥＸＴの電圧は、素子の微細化と必ずしも合致しておらず、通常、ＬＳＩを使用するユーザーの環境に応じて決定される高電圧の外部電源電圧ＶＥＸＴがＬＳＩに印加される場合が多い。高電圧の外部電源電圧ＶＥＸＴがＬＳＩ内部の薄いゲート酸化膜を有するトランジスタに印加されると、ゲート酸化膜が破壊されることがある。
【０００３】
これを防止するため、ＬＳＩ内部に電源電圧降圧回路（以下、降圧回路と称す）が配置され、この降圧回路により外部電源電圧ＶＥＸＴを降圧して、ＬＳＩの内部電源電圧ＶＩＮＴを生成する対策が講じられている。このように、外部電源電圧ＶＥＸＴより低い内部電源電圧ＶＩＮＴを生成することにより、薄いゲート酸化膜を有するトランジスタの破壊を防止できる。なお、内部電源電圧ＶＩＮＴの電圧は、外部電源電圧ＶＥＸＴが一定以上の電圧になると、外部電源電圧ＶＥＸＴの電圧の変化や温度の変化に依存しない電圧となり、その電圧は一定値となる。
【０００４】
尚、降圧回路を用いて外部電源電圧から内部電源電圧を発生する技術としては、例えば低消費電力モード（ディープ・パワーダウンモード）において、制御信号に応じてオンされ、外部電源電圧よりＮチャネルＭＯＳトランジスタの閾値電圧分だけ低い内部電源電圧を発生する回路が開発されている（例えば、特許文献１参照）。
【０００５】
また、外部電源電圧から内部電源電圧を発生する電圧発生回路を有する半導体装置において、電源投入に伴い発生したパワーオンリセット信号により、ＰチャネルＭＯＳトランジスタをオンさせ、外部電源電圧を強制的に内部電源電圧とする回路が開示されている（例えば、特許文献２参照）。
【０００６】
従来の降圧回路は、基準電圧ＶＲＥＦを発生するバンドギャップリファレンス回路を用いた基準電圧生成回路と、この基準電圧生成回路からの基準電圧ＶＲＥＦを入力として内部電源電圧ＶＩＮＴを生成する内部電圧生成回路とにより構成されている。
【０００７】
ところで、ＬＳＩは、例えば電池バックアップ時において長時間アクセスされないとき、消費電力を抑制するためのデータ保持モードに設定される。ＬＳＩをデータ保持モードにする時、ＬＳＩの待機電流を抑制するため、外部電源電圧ＶＥＸＴを１Ｖ程度まで降下させる場合がある。この場合、上記従来の降圧回路により生成される内部電源電圧ＶＩＮＴは、０．７Ｖしか出力されない状態となる。
【０００８】
内部電源電圧ＶＩＮＴはメモリ装置の電源としても使用されるため、メモリ装置の電源にも０．７Ｖの電圧が印加されることになる。この電圧は、例えばスタティックＲＡＭのメモリセルを構成するＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）の閾値電圧｜Ｖｔｈｐ｜、或いはＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）の閾値電圧Ｖｔｈｎとほぼ等しい値である。このため、メモリセルのデータラッチ能力が弱まってしまう。すなわち、メモリセルを構成するＰＭＯＳトランジスタの閾値電圧｜Ｖｔｈｐ｜或いはＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎが０．７Ｖより高くなった場合、ＰＭＯＳトランジスタ或いはＮＭＯＳトランジスタはオフ状態となり、メモリセルに記憶されているデータが喪失してしまう危険性を伴っている。
【０００９】
また、電源投入に伴い発生させたパワーオンリセット信号によりＰＭＯＳトランジスタをオンさせる手段を、ＣＭＯＳ回路を用いて制御した場合、制御しているＣＭＯＳから成るインバータ回路の閾値電圧を１．５Ｖとして装置をデータ保持モードにするとき、ＬＳＩの待機電流を抑制するため、外部電源電圧ＶＥＸＴを１Ｖ程度まで降下させると、外部電源電圧ＶＥＸＴが回路閾値電圧１．５Ｖより低くなるので、ＣＭＯＳから成るインバータ回路の出力がローレベル（＝接地電位ＧＮＤ）からハイレベル（＝外部電源電圧ＶＥＸＴ）となってしまう。このように、強制的にＰＭＯＳトランジスタをオンさせていた状態からオフしてしまうので、内部電源電圧ＶＩＮＴを強制的に外部電源電圧ＶＥＸＴにすることはできない。さらに、回路閾値電圧を、０．５Ｖにした場合、回路閾値電圧は越えてはいないが、外部電源電圧ＶＥＸＴ（１Ｖ）の中間レベルにあるため、ＣＭＯＳ回路に貫通電流が生じ、低消費電力モードが維持できなくなる。
【００１０】
以下に、具体的な電圧値を用いて説明する。
【００１１】
外部電源電圧ＶＥＸＴが低い（１．０Ｖ）とき、基準電圧生成回路の動作が充分でないため、基準電圧ＶＲＥＦは定常電圧レベル１．２Ｖとならない。そのため、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴよりも低い電圧レベルとなる。例えば、外部電源電圧ＶＥＸＴ＝１Ｖのとき、基準電圧ＶＲＥＦ＝０．６Ｖ、内部電源電圧ＶＩＮＴ＝０．７５Ｖとなる。
【００１２】
そこで、外部電源電圧ＶＥＸＴが低いときには、内部電源電圧ＶＩＮＴが定常電圧レベル（１．５Ｖ）となるまで、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴとが等しくなるように制御する。その後、外部電源電圧ＶＥＸＴを上げて行き、内部電源電圧ＶＩＮＴが定常電圧レベル（１．５Ｖ）に達すると、外部電源電圧ＶＥＸＴがこれ以上上昇しても、内部電源電圧ＶＩＮＴは上昇せず、内部電源電圧ＶＩＮＴが定常電圧レベル（＝１．５Ｖ）で一定となるように制御する。このような制御を本発明ではＣＭＯＳ回路以外の手段で行うことにより、最低電源電圧保証Ｖccminを向上させる、すなわち、確実に前記制御が行える電源電圧を、より低い電圧まで可能にする。
【００１３】
また、外部電源電圧ＶＥＸＴを、最低電源電圧保証Ｖccmin以下にしたＳＲＡＭのメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）で使用した場合、外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴを等しくするための制御がＣＭＯＳ回路で行われていると貫通電流が生じ、スタンドバイ電流が増加することが懸念される。本発明では、この外部電源電圧ＶＥＸＴと内部電源電圧ＶＩＮＴとを等しくする制御をＣＭＯＳ回路で行わないことにより、スタンドバイ電流を増加させずに、メモリ内容ホールド電圧ＶＤＨで使用することが可能となる。
【特許文献１】特開２００２−３７３４９０号公報（段落番号［０１０６］〜［０１１１］、図２）
【特許文献２】特開２００１−２１００７６号公報（段落番号［００４０］、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、データ保持モード等の外部電源電圧が低い状態において、ＣＭＯＳ回路で制御せずに内部電源電圧が外部電源電圧より低下することを抑制できると共に、貫通電流の発生を防止して、外部電源電圧が低い状態における性能を向上させることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
この発明の一実施形態の半導体装置は、基準電圧を生成する基準電圧生成回路と、電流通路の一端に外部電源電圧が供給され、前記電流通路の他端から前記外部電源電圧が所定電圧以上か否かを示す検知信号を出力するｐチャネルＭＯＳ電界効果トランジスタを有する外部電源検知回路と、前記検知信号に応じて差動増幅機能を動作状態または停止状態のいずれかの状態に切り換えるスイッチ回路と、フィードバック信号が入力される同相入力端子と、前記基準電圧が入力される差動入力端子とを有し、前記動作状態では前記フィードバック信号と前記基準電圧との差に比例した第１信号を出力し、前記停止状態では第２信号を出力する差動増幅回路と、前記差動増幅回路から前記第１信号が供給されたとき前記所定電圧を出力し、前記差動増幅回路から前記第２信号が供給されたとき前記外部電源電圧を出力する電圧降下回路とを具備する。
【００１６】
また、この発明の他の実施形態の半導体装置は、基準電圧を生成する基準電圧生成回路と、フィードバック信号が入力される同相入力端子と前記基準電圧が入力される差動入力端子を有し、前記フィードバック信号と前記基準電圧との差に比例した増幅信号を出力する差動増幅回路と、電流通路の一端に外部電源電圧が供給され、前記電流通路の他端から前記外部電源電圧が所定電圧以上か否かを示す検知信号を出力するｐチャネルＭＯＳ電界効果トランジスタを有する外部電源検知回路と、電流通路の一端に前記外部電源電圧が供給され、前記差動増幅回路から出力される前記増幅信号がゲートに供給された第１のトランジスタと、電流通路の一端に前記外部電源電圧が供給され、前記外部電源検知回路から出力される前記検知信号がゲートに供給された第２のトランジスタとを具備する。
【発明の効果】
【００１７】
この発明によれば、データ保持モード等の外部電源電圧が低い状態において、ＣＭＯＳ回路で制御せずに内部電源電圧が外部電源電圧より低下することを抑制できると共に、貫通電流の発生を防止して、外部電源電圧が低い状態における性能を向上させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
［第１の実施形態］
まず、この発明の第１の実施形態の電源電圧降圧回路を含む半導体装置について説明する。
【００２０】
図１は、第１の実施形態の電源電圧降圧回路の構成を示す回路図である。
【００２１】
電源電圧降圧回路は、図１に示すように、基準電圧生成回路１１、外部電源検知回路１２、差動増幅回路１３、エンハンスメント型ＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１１、抵抗Ｒ１、Ｒ２により構成されており、フィードバック回路を有している。ＰＭＯＳトランジスタＰ１１の閾値電圧は、例えばＶｔｈｐ＝−０．７Ｖに設定されている。
【００２２】
図１において、ＰＭＯＳトランジスタＰ１１のソース端子及び基板端子には、外部電源電圧ＶＥＸＴが供給され、そのゲート端子には差動増幅回路１３から出力される増幅信号ＰＧＳが供給されている。ＰＭＯＳトランジスタＰ１１のドレイン端子は、抵抗Ｒ１の一端に接続されており、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続されている。この抵抗Ｒ２の他端には接地電位ＧＮＤが供給されている。さらに、ＰＭＯＳトランジスタＰ１１のドレイン端子からは内部電源電圧ＶＩＮＴが出力され、抵抗Ｒ１と抵抗Ｒ２との間のノードからは、フィードバック信号ＩＮＳが出力されている。
【００２３】
フィードバック信号ＩＮＳは差動増幅回路１３の同相入力端子（＋端子）に入力され、基準電圧生成回路１１から出力される基準電圧ＶＲＥＦは差動増幅回路１３の差動入力端子（−端子）に入力される。基準電圧生成回路１１から出力されるバイアス（bias）信号ＣＭＮは差動増幅回路１３のバイアス端子に入力され、外部電源検知回路１２から出力される検知信号ＡＣＴは差動増幅回路１３のスイッチ（ｓｗ）端子に入力される。
【００２４】
図1に示した第１の実施形態の電源電圧降圧回路の動作概要を以下に述べる。前記基準電圧生成回路１１は、基準電圧ＶＲＥＦを生成する。外部電源検知回路１２はＰＭＯＳトランジスタを備えており、ＰＭＯＳトランジスタは、電流通路の一端に外部電源電圧ＶＥＸＴが供給され、電流通路の他端から外部電源電圧ＶＥＸＴが所定電圧以上か否かを示す検知信号ＡＣＴを出力する。差動増幅回路１３は、スイッチ回路、同相入力端子、差動入力端子を有する。スイッチ回路は、検知信号ＡＣＴに応じて差動増幅機能を動作状態または停止状態のいずれかの状態に切り換える。同相入力端子にはフィードバック信号ＩＮＳが入力され、差動入力端子には基準電圧ＶＲＥＦが入力されている。差動増幅回路１３では、動作状態においてフィードバック信号ＩＮＳと基準電圧ＶＲＥＦとの差に比例した増幅信号（第１信号）ＰＧＳを出力し、停止状態において増幅信号（第２信号）ＰＧＳを出力する。さらに、電圧降下回路としてのＰＭＯＳトランジスタＰ１１は、差動増幅回路１３から第１信号が供給されたとき前記所定電圧を出力し、差動増幅回路１３から第２信号が供給されたとき外部電源電圧ＶＥＸＴを出力する。
【００２５】
また、図２は、図1に示した電源電圧降圧回路における外部電源検知回路１２の一構成例を示す回路図である。
【００２６】
外部電源検知回路１２は、図２に示すように、ＰＭＯＳトランジスタＰ２１、Ｐ２２及び抵抗Ｒ２１から構成されている。ＰＭＯＳトランジスタＰ２１のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのドレイン端子とゲート端子は、ＰＭＯＳトランジスタＰ２２のソース端子及び基板端子に接続されている。ＰＭＯＳトランジスタＰ２２のドレイン端子は、抵抗Ｒ２１の一端に接続され、ＰＭＯＳトランジスタＰ２２のゲート端子及び抵抗Ｒ２１の他端には接地電位ＧＮＤが供給されている。そして、ＰＭＯＳトランジスタＰ２２のドレイン端子からは検知信号ＡＣＴが出力されている。
【００２７】
図３は、図1に示した電源電圧降圧回路における差動増幅回路１３の一構成例を示す回路図である。
【００２８】
差動増幅回路１３は、図３に示すように、ＰＭＯＳトランジスタＰ３１、Ｐ３２、ＮＭＯＳトランジスタＮ３１〜Ｎ３３、及びＮＭＯＳトランジスタの閾値電圧Ｖｔｈを低く設定したトランジスタ（以下、低閾値ＮＭＯＳトランジスタと称す）ＮＬ３１により構成されている。低閾値ＮＭＯＳトランジスタＮＬ３１の閾値電圧ＬＶｔｈｎは、例えば０．１５Ｖに設定されている。
【００２９】
ＰＭＯＳトランジスタＰ３１のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子はＰＭＯＳトランジスタＰ３２のゲート端子及びドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３１のドレイン端子は、ＮＭＯＳトランジスタＮ３１のドレイン端子に接続され、ＮＭＯＳトランジスタＮ３１のソース端子はＮＭＯＳトランジスタＮ３３のドレイン端子に接続されている。
【００３０】
ＰＭＯＳトランジスタＰ３２のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子及びドレイン端子は低閾値ＮＭＯＳトランジスタＮＬ３１のドレイン端子に接続されている。低閾値ＮＭＯＳトランジスタＮＬ３１のソース端子及び基板端子は、ＮＭＯＳトランジスタＮ３２のドレイン端子に接続され、ＮＭＯＳトランジスタＮ３２のソース端子はＮＭＯＳトランジスタＮ３３のドレイン端子に接続されている。さらに、ＮＭＯＳトランジスタＮ３３のソース端子には接地電位が供給されている。
【００３１】
ＮＭＯＳトランジスタＮ３１のゲート端子には基準電圧ＶＲＥＦが入力され、ＮＭＯＳトランジスタＮ３２のゲート端子にはフィードバック信号ＩＮＳが入力されている。さらに、低閾値ＮＭＯＳトランジスタＮＬ３１のゲート端子には検知信号ＡＣＴが入力され、ＮＭＯＳトランジスタＮ３３のゲート端子にはバイアス信号ＣＭＮが入力されている。そして、ＰＭＯＳトランジスタＰ３１のドレイン端子からは増幅信号ＰＧＳが出力される。
【００３２】
次に、図1に示した第１の実施形態の電源電圧降圧回路の動作について説明する。図４は、前記電源電圧降圧回路の動作時における各信号の変化を示すグラフである。
【００３３】
電源投入直後、外部電源電圧ＶＥＸＴを０Ｖから正電源で立ち上げていき、図２において、ＰＭＯＳトランジスタＰ２１のゲート・ソース間電圧｜Ｖｇｓ｜が閾値電圧｜Ｖｔｈｐ｜より大きくなると（｜Ｖｇｓ｜＞｜Ｖｔｈｐ｜）、ＰＭＯＳトランジスタＰ２１はオン状態となる。このとき、ＰＭＯＳトランジスタＰ２２のゲート・ソース間電圧｜Ｖｇｓ｜は、閾値電圧｜Ｖｔｈｐ｜より低いので（｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜Ｖｔｈｐ｜｜＜｜Ｖｔｈｐ｜）、ＰＭＯＳトランジスタＰ２２はオフ状態となり、検知信号ＡＣＴは接地電位レベルを出力する。
【００３４】
さらに、外部電源電圧ＶＥＸＴを上げていき、ＰＭＯＳトランジスタＰ２１のゲート端子電圧が（ＶＥＸＴ−｜２Ｖｔｈｐ｜）＞０になると、ＰＭＯＳトランジスタＰ２１はオン状態を保ち、ＰＭＯＳトランジスタＰ２２のゲート・ソース間電圧｜Ｖｇｓ｜が閾値電圧｜Ｖｔｈｐ｜より高くなる（｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜２Ｖｔｈｐ｜｜＞｜Ｖｔｈｐ｜）。このため、ＰＭＯＳトランジスタＰ２２はオン状態となり、検知信号ＡＣＴとしてＶＥＸＴ−｜Ｖｔｈｐ｜レベルが出力される。
【００３５】
図３において、外部電源電圧ＶＥＸＴがＶＥＸＴ＜｜２Ｖｔｈｐ｜のとき、検知信号ＡＣＴが接地電位レベルなので、低閾値ＮＭＯＳトランジスタＮＬ３１のゲート・ソース間電圧Ｖｇｓは、閾値電圧ＬＶｔｈｎより低くなる（Ｖｇｓ＜ＬＶｔｈｎ）となる。このため、低閾値ＮＭＯＳトランジスタＮＬ３１はオフ状態となる。これにより、ＰＭＯＳトランジスタＰ３１及びＰ３２のゲート・ソース間電圧｜Ｖｇｓ｜は、閾値電圧｜Ｖｔｈｐ｜より低くなるので（｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜）、ＰＭＯＳトランジスタＰ３１及びＰ３２はオフ状態となる。
【００３６】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮがゲート端子に供給されたＮＭＯＳトランジスタＮ３３のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈｎより高くなるので（Ｖｇｓ＞Ｖｔｈｎ）、ＮＭＯＳトランジスタＮ３３はオン状態となる。また、基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦがゲート端子に供給されたＮＭＯＳトランジスタＮ３１のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈｎより高くなるので（Ｖｇｓ＞Ｖｔｈｎ）、ＮＭＯＳトランジスタＮ３１はオン状態となる。
【００３７】
ＮＭＯＳトランジスタＮ３１及びＮ３３がオン状態で、かつ低閾値ＮＭＯＳトランジスタＮＬ３１がオフ状態なので、信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるので、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【００３８】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜２Ｖｔｈｐ｜になると、検知信号ＡＣＴが（ＶＥＸＴ−｜Ｖｔｈｐ｜）レベルを出力する。このため、図３に示した低閾値ＮＭＯＳトランジスタＮＬ３１のゲート・ソース間電圧Ｖｇｓが閾値電圧ＬＶｔｈｎより高くなり（Ｖｇｓ＞ＬＶｔｈｎ）、低閾値ＮＭＯＳトランジスタＮＬ３１はオン状態となる。これにより、図３に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴが一定電圧に制御される。
【００３９】
次に、外部電源電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【００４０】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜Ｖｔｈｐ｜なので、図２における外部電源検知回路１２の検知信号ＡＣＴは（ＶＥＸＴ−｜ｖｔｈｐ｜）レベルとなる。これにより、図３に示した差動増幅回路１３は通常動作を行い、図１に示した電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図２におけるＰＭＯＳトランジスタＰ２２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜２Ｖｔｈｐ｜｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ２２はオフ状態となる。このため、図２に示した外部電源検知回路１２の検知信号ＡＣＴは接地電位レベルとなる。
【００４１】
図３に示した差動増幅回路１３において、検知信号ＡＣＴが接地電位レベルのため、低閾値ＮＭＯＳトランジスタＮＬ３１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮがゲート端子に供給されるＮＭＯＳトランジスタＮ３３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦがゲート端子に供給されるＮＭＯＳトランジスタＮ３１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３１はオン状態となる。
【００４２】
ＮＭＯＳトランジスタＮ３１及びＮ３３がオン状態、かつ、低閾値ＮＭＯＳトランジスタＮＬ３１がオフ状態なので、信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【００４３】
以上説明したようにこの第１の実施形態では、データ保持モード等の外部電源電圧が低い状態において、ＣＭＯＳ回路で制御することなく、内部電源電圧が外部電源電圧より低下することを抑制できると共に、貫通電流の発生を防止できる。
【００４４】
［第２の実施形態］
次に、この発明の第２の実施形態の電源電圧降圧回路を含む半導体装置について説明する。この第２の実施形態は、前記第１の実施形態において図２に示した外部電源検知回路を図５に示す回路に置き換えたものである。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４５】
図５は、第２の実施形態の電源電圧降圧回路における外部電源検知回路の回路図であるある。
【００４６】
外部電源降圧回路は、図５に示すように、閾値電圧を高く設定したエンハンスメント型ＰチャネルＭＯＳ電界効果トランジスタ（以下、高閾値ＰＭＯＳトランジスタと称す）Ｐ４１、及び抵抗Ｒ４１により構成されている。高閾値ＰＭＯＳトランジスタの閾値電圧ＨＶｔｈｐは、例えば−１．５Ｖに深く設定されている。
【００４７】
高閾値ＰＭＯＳトランジスタＰ４１のソース端及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子には接地電位ＧＮＤが供給されている。高閾値ＰＭＯＳトランジスタＰ４１のドレイン端子には抵抗Ｒ４１の一端が接続され、抵抗Ｒ４１の他端には接地電位が供給されている。そして、高閾値ＰＭＯＳトランジスタＰ４１のドレイン端子からは検知信号ＡＣＴが出力される。
【００４８】
図５に示した回路では、高閾値ＰＭＯＳトランジスタＰ４１の閾値電圧ＨＶｔｈｐをプロセスでコントロールすることにより、検知信号ＡＣＴの電圧レベルが、ＶＥＸＴ−｜Ｖｔｈｐ｜とならずに、外部電源電圧ＶＥＸＴを出力することができる。このため、図３に示した低閾値ＮＭＯＳトランジスタＮＬ３１のゲート電圧が大きくとれ、電流能力を向上させることができる。
【００４９】
次に、第２の実施形態の電源電圧降圧回路の動作について説明する。図６は、前記電源電圧降圧回路の動作時における各信号の変化を示すグラフである。
【００５０】
電源を投入し、外部電源電圧ＶＥＸＴを０Ｖから正電源で立ち上げていき、外部電源電圧ＶＥＸＴが低い状態では、高閾値ＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜ＨＶｔｈｐ｜なので、高閾値ＰＭＯＳトランジスタＰ４１はオフ状態となる。このため、検知信号ＡＣＴは接地電位レベルとなる。
【００５１】
さらに、外部電源電圧ＶＥＸＴを上げていくと、高閾値ＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＞｜ＨＶｔｈｐ｜となるので、高閾値ＰＭＯＳトランジスタＰ４１はオン状態となり、検知信号ＡＣＴとして外部電源電圧ＶＥＸＴレベルが出力される。
【００５２】
図３において、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＜｜ＨＶｔｈｐ｜のとき、検知信号ＡＣＴが接地電位レベルのため、低閾値ＮＭＯＳトランジスタＮＬ３１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＜ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ３１はオフ状態となる。このため、ＰＭＯＳトランジスタＰ３１及びＰ３２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ３１及びＰ３２はオフ状態となる。
【００５３】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮがゲート端子に入力されたＮＭＯＳトランジスタＮ３３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３３はオン状態となる。また、基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦがゲート端子に供給されたＮＭＯＳトランジスタＮ３１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３１はオン状態となる。
【００５４】
ＮＭＯＳトランジスタＮ３１及びＮ３３がオン状態で、低閾値ＮＭＯＳトランジスタＮＬ３１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるので、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【００５５】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜ＨＶｔｈｐ｜になると、図５に示したＰＭＯＳトランジスタＰ４１はオン状態となり、検知信号ＡＣＴが外部電源電圧ＶＥＸＴレベルを出力する。このため、図３に示した低閾値ＮＭＯＳトランジスタＮＬ３１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ３１はオン状態となる。これにより、図３に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴとして一定電圧（１．５Ｖ）が出力される。
【００５６】
次に、外部電源電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【００５７】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜Ｖｔｈｐ｜なので、図５における外部電源検知回路１２の検知信号ＡＣＴは外部電源電圧ＶＥＸＴレベルとなる。これにより、図３に示した差動増幅回路は通常動作を行い、図１に示した電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図５におけるＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＜｜ＨＶｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ４１はオフ状態となり、検知信号ＡＣＴは接地電位レベルとなる。
【００５８】
図３に示した差動増幅回路において、検知信号ＡＣＴが接地電位レベルのため、低閾値ＮＭＯＳトランジスタＮＬ３１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮがゲート端子に供給されるＮＭＯＳトランジスタＮ３３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦがゲート端子に供給されるＮＭＯＳトランジスタＮ３１のゲート・ソース間電圧Ｖｇｓが、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ３１はオン状態となる。
【００５９】
ＮＭＯＳトランジスタＮ３１及びＮ３３がオン状態、かつ、低閾値ＮＭＯＳトランジスタＮＬ３１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【００６０】
［第３の実施形態］
次に、この発明の第３の実施形態の電源電圧降圧回路を含む半導体装置について説明する。この第３の実施形態は、前記第１の実施形態において、図３に示した差動増幅回路を図７に示す回路に置き換えたものである。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００６１】
図７は、第３の実施形態の電源電圧降圧回路における差動増幅回路の回路図である。
【００６２】
差動増幅回路は、図７に示すように、ＰＭＯＳトランジスタＰ５１、Ｐ５２及びＮＭＯＳトランジスタＮ５１〜Ｎ５３、低閾値ＮＭＯＳトランジスタＮＬ５１、ＮＬ５２により構成されている。
【００６３】
ＰＭＯＳトランジスタＰ５１のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子にはＰＭＯＳトランジスタＰ５２のゲート端子及びドレイン端子が接続されている。ＰＭＯＳトランジスタＰ５１のドレイン端子は、低閾値ＮＭＯＳトランジスタＮＬ５２のドレイン端子に接続され、この低閾値ＮＭＯＳトランジスタＮＬ５２のソース端子及び基板端子はＮＭＯＳトランジスタＮ５１のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ５１のソース端子は、ＮＭＯＳトランジスタＮ５３のドレイン端子に接続されている。
【００６４】
ＰＭＯＳトランジスタＰ５２のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子及びドレイン端子は低閾値ＮＭＯＳトランジスタＮＬ５１のドレイン端子に接続されている。低閾値ＮＭＯＳトランジスタＮＬ５１のソース端子及び基板端子は、ＮＭＯＳトランジスタＮ５２のドレイン端子に接続され、ＮＭＯＳトランジスタＮ５２のソース端子はＮＭＯＳトランジスタＮ３３のドレイン端子に接続されている。さらに、ＮＭＯＳトランジスタＮ５３のソース端子には接地電位が供給されている。
【００６５】
ＮＭＯＳトランジスタＮ５１のゲート端子には基準電圧ＶＲＥＦが入力され、ＮＭＯＳトランジスタＮ５２のゲート端子にはフィードバック信号ＩＮＳが入力されている。さらに、低閾値ＮＭＯＳトランジスタＮＬ５１のゲート端子には検知信号ＡＣＴが入力され、低閾値ＮＭＯＳトランジスタＮＬ５２のゲート端子には外部電源電圧ＶＥＸＴが入力されている。ＮＭＯＳトランジスタＮ５３のゲート端子にはバイアス信号ＣＭＮが入力されている。そして、ＰＭＯＳトランジスタＰ５１のドレイン端子からは増幅信号ＰＧＳが出力される。
【００６６】
次に、第３の実施形態の電源電圧降圧回路の動作について説明する。前記電源電圧降圧回路の動作時における各信号の変化を図４に示す。
【００６７】
図２において、前記第１の実施形態で述べたように、ＰＭＯＳトランジスタＰ２１のゲート端子電圧が（ＶＥＸＴ−｜２Ｖｔｈｐ｜）＜０では、検知信号ＡＣＴは接地電位レベルを出力し、それ以上になると検知信号ＡＣＴは（ＶＥＸＴ−｜Ｖｔｈｐ｜）を出力する。図７において、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＜｜２Ｖｔｈｐ｜のとき、前述したように検知信号ＡＣＴは接地電位レベルであるため、低閾値ＮＭＯＳトランジスタＮＬ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＜ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ５１はオフ状態となる。このため、ＰＭＯＳトランジスタＰ５１及びＰ５２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ５１及びＰ５２はオフ状態となる。
【００６８】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮがゲート端子に入力されたＮＭＯＳトランジスタＮ５３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５３はオン状態となる。また、基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦがゲート端子に供給されたＮＭＯＳトランジスタＮ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ５２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ５２はオン状態となる。
【００６９】
ＮＭＯＳトランジスタＮ５１、Ｎ５３及びＮＬ５２がオン状態で、かつ低閾値ＮＭＯＳトランジスタＮＬ５１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるため、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【００７０】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜２Ｖｔｈｐ｜になると、検知信号ＡＣＴが（ＶＥＸＴ−｜Ｖｔｈｐ｜）レベルを出力する。このため、図７に示した低閾値ＮＭＯＳトランジスタＮＬ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ５１はオン状態となる。これにより、図７に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴが一定電圧に制御される。
【００７１】
次に、外部電源電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【００７２】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜Ｖｔｈｐ｜なので、図２における外部電源検知回路１２の検知信号ＡＣＴは（ＶＥＸＴ−｜ｖｔｈｐ｜）レベルとなる。これにより、図７に示した差動増幅回路１３は通常動作を行い、図１に示した電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図２におけるＰＭＯＳトランジスタＰ２２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜２Ｖｔｈｐ｜｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ２２はオフ状態となる。このため、図２に示した外部電源検知回路１２から出力される検知信号ＡＣＴは接地電位レベルとなる。
【００７３】
図７に示した差動増幅回路において、検知信号ＡＣＴが接地電位レベルのため、低閾値ＮＭＯＳトランジスタＮＬ５１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、ＮＭＯＳトランジスタＮ５３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ５２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ５２はオン状態となる。
【００７４】
ＮＭＯＳトランジスタＮ５１、Ｎ５３及びＮＬ５２がＯＮ状態、かつ低閾値ＮＭＯＳトランジスタＮＬ５１がオフ状態なので、信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【００７５】
［第４の実施形態］
次に、この発明の第４の実施形態の電源電圧降圧回路を含む半導体装置について説明する。この第４の実施形態は、前記第３の実施形態において図２に示した外部電源検知回路を図５に示す回路に置き換えたものである。
【００７６】
この第４の実施形態の回路構成の詳細は前記実施形態で述べた通りであり、以下にその動作について説明する。前記電源電圧降圧回路の動作時における各信号の変化を図６に示す。
【００７７】
図５に示した外部電源検知回路において、前記第２の実施形態で述べたように、ＰＭＯＳトランジスタＰ４１のゲート端子電圧が（ＶＥＸＴ−｜ＨＶｔｈｐ｜）＜０では検知信号ＡＣＴは接地電位レベルを出力し、それ以上になると検知信号ＡＣＴは外部電圧ＶＥＸＴレベルを出力する。
【００７８】
図７に示した差動増幅回路において、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＜｜ＨＶｔｈｐ｜のとき、検知信号ＡＣＴが接地電位ＧＮＤレベルなので、低閾値ＮＭＯＳトランジスタＮＬ５１のゲート・ソース間電圧Ｖｇｓが、Ｖｇｓ＜ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ５１はオフ状態となる。このため、ＰＭＯＳトランジスタＰ５１及びＰ５２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ５１及びＰ５２はオフ状態となる。
【００７９】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ５３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ５２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ５２はオン状態となる。
【００８０】
ＮＭＯＳトランジスタＮ５１、Ｎ５３及びＮＬ５２がオン状態で、かつ、低閾値ＮＭＯＳトランジスタＮＬ５１がオフ状態なので、信号ＰＧＳは接地電位レベルとなる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるため、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【００８１】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜ＨＶｔｈｐ｜になると、検知信号ＡＣＴが外部電圧ＶＥＸＴレベルを出力する。このため、図７に示した低閾値ＮＭＯＳトランジスタＮＬ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ５１はオン状態となる。これにより、図７に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴとして一定電圧（１．５Ｖ）が出力される。
【００８２】
次に、外部電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【００８３】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜Ｖｔｈｐ｜なので、図５における外部電源検知回路の検知信号ＡＣＴは外部電圧ＶＥＸＴレベルとなる。これにより、図７に示した差動増幅回路は通常動作を行い、図１に示した電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図５におけるＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜ＨＶｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ４１はオフ状態となり、図５に示した外部電源検知回路から出力される検知信号ＡＣＴは接地電位レベルとなる。
【００８４】
図７に示した差動増幅回路において、検知信号ＡＣＴが接地電位レベルのため、低閾値ＮＭＯＳトランジスタＮＬ５１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ５３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ５１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ５１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ５２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ５２はオン状態となる。
【００８５】
ＮＭＯＳトランジスタＮ５１、Ｎ５３及びＮＬ５２がオン状態、かつ、低閾値ＮＭＯＳトランジスタＮＬ５１がオフ状態となり、信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【００８６】
［第５の実施形態］
次に、この発明の第５の実施形態の電源電圧降圧回路を含む半導体装置について説明する。この第５の実施形態は、前記第１の実施形態において、図３に示した差動増幅回路を図８に示す回路に置き換えたものである。前記第１の実施形態における構成と同様の部分の説明は省略し、以下に異なる構成部分のみを説明する。
【００８７】
図８は、第５の実施形態の電源電圧降圧回路における差動増幅回路の回路図である。
【００８８】
差動増幅回路は、図８に示すように、ＰＭＯＳトランジスタＰ６１、Ｐ６２、ＮＭＯＳトランジスタＮ６１〜Ｎ６３、及び低閾値ＮＭＯＳトランジスタＮＬ６１、ＮＬ６２により構成されている。
【００８９】
ＰＭＯＳトランジスタＰ６１のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子はＰＭＯＳトランジスタＰ６２のゲート端子及びドレイン端子に接続されている。ＰＭＯＳトランジスタＰ６１のドレイン端子は、ＮＭＯＳトランジスタＮ６１のドレイン端子に接続され、このＮＭＯＳトランジスタＮ６１のソース端子は低閾値ＮＭＯＳトランジスタＮＬ６２のドレイン端子に接続されている。低閾値ＮＭＯＳトランジスタＮＬ６２のソース端子及び基板端子は、ＮＭＯＳトランジスタＮ６３のドレイン端子に接続されている。
【００９０】
ＰＭＯＳトランジスタＰ６２のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子及びドレイン端子はＮＭＯＳトランジスタＮ６２のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ６２のソース端子は、低閾値ＮＭＯＳトランジスタＮＬ６１のドレイン端子に接続され、この低閾値ＮＭＯＳトランジスタＮＬ６１のソース端子及び基板端子は、ＮＭＯＳトランジスタＮ６３のドレイン端子に接続されている。さらに、ＮＭＯＳトランジスタＮ６３のソース端子には接地電位が供給されている。
【００９１】
ＮＭＯＳトランジスタＮ６１のゲート端子には基準電圧ＶＲＥＦが入力され、ＮＭＯＳトランジスタＮ６２のゲート端子にはフィードバック信号ＩＮＳが入力されている。さらに、低閾値ＮＭＯＳトランジスタＮＬ６１のゲート端子には検知信号ＡＣＴが入力され、低閾値ＮＭＯＳトランジスタＮＬ６２のゲート端子には外部電源電圧ＶＥＸＴが入力されている。ＮＭＯＳトランジスタＮ６３のゲート端子にはバイアス信号ＣＭＮが入力されている。そして、ＰＭＯＳトランジスタＰ６１のドレイン端子からは信号ＰＧＳが出力される。
【００９２】
次に、第５の実施形態の電源電圧降圧回路の動作について説明する。前記電源電圧降圧回路の動作時における各信号の変化を図４に示す。
【００９３】
図２に示した外部電源検知回路において、前記第１の実施形態で述べたように、ＰＭＯＳトランジスタＰ２１のゲート端子電圧が（ＶＥＸＴ−｜２Ｖｔｈｐ｜）＜０では、検知信号ＡＣＴは接地電位レベルを出力し、それ以上になると検知信号ＡＣＴは（ＶＥＸＴ−｜Ｖｔｈｐ｜）を出力する。
【００９４】
図８に示した差動増幅回路において、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＜｜２Ｖｔｈｐ｜のとき、検知信号ＡＣＴが接地電位レベルであるため、低閾値ＮＭＯＳトランジスタＮＬ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＜ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ６１はオフ状態となる。このため、ＰＭＯＳトランジスタＰ６１及びＰ６２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ６１及びＰ６２はオフ状態となる。
【００９５】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ６３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６３はオン状態となる。また、基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ６２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ６２はオン状態となる。
【００９６】
ＮＭＯＳトランジスタＮ６１、Ｎ６３及びＮＬ６２がオン状態で、かつ低閾値ＮＭＯＳトランジスタＮＬ６１がオフ状態なので、信号ＰＧＳは接地電位レベルとなる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるため、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【００９７】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜２Ｖｔｈｐ｜になると、検知信号ＡＣＴが（ＶＥＸＴ−｜Ｖｔｈｐ｜）レベルを出力する。このため、図８に示した低閾値ＮＭＯＳトランジスタＮＬ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ６１はオン状態となる。これにより、図８に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴが一定電圧に制御される。
【００９８】
次に、外部電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨまで下げて行く場合の動作について説明する。
【００９９】
次に、外部電源電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【０１００】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜Ｖｔｈｐ｜なので、図２における外部電源検知回路の検知信号ＡＣＴは（ＶＥＸＴ−｜ｖｔｈｐ｜）レベルとなる。これにより、図８に示した差動増幅回路は通常動作を行い、図１に示した電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図２におけるＰＭＯＳトランジスタＰ２２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜２Ｖｔｈｐ｜｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ２２はオフ状態となる。このため、図２に示した外部電源検知回路から出力される検知信号ＡＣＴは接地電位レベルとなる。
【０１０１】
図８に示した差動増幅回路において、検知信号ＡＣＴが接地電位ＧＮＤレベルのため、低閾値ＮＭＯＳトランジスタＮＬ６１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ６３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ６２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ６２はオン状態となる。
【０１０２】
ＮＭＯＳトランジスタＮ６１、Ｎ６３及びＮＬ６２がＯＮ状態、かつ低閾値ＮＭＯＳトランジスタＮＬ６１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【０１０３】
［第６の実施形態］
次に、この発明の第６の実施形態の電源電圧降圧回路を含む半導体装置について説明する。この第６の実施形態は、前記第５の実施形態において、図２に示した外部電源検知回路を図５に示す回路に置き換えたものである。前述した実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【０１０４】
この第６の実施形態の回路構成は前記実施形態で述べた通りであり、以下にその動作について説明する。前記電源電圧降圧回路の動作時における各信号の変化を図６に示す。
【０１０５】
図５に示した外部電源検知回路において、前記第２の実施形態で述べたように、ＰＭＯＳトランジスタＰ４１のゲート端子電圧が（ＶＥＸＴ−｜ＨＶｔｈｐ｜）＜０では検知信号ＡＣＴは接地電位ＧＮＤレベルを出力し、それ以上になると検知信号ＡＣＴは外部電源電圧ＶＥＸＴレベルを出力する。
【０１０６】
図８に示した差動増幅回路において、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＜｜ＨＶｔｈｐ｜のとき、検知信号ＡＣＴが接地電位レベルであるため、低閾値ＮＭＯＳトランジスタＮＬ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＜ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ６１はオフ状態となる。このため、ＰＭＯＳトランジスタＰ６１及びＰ６２のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ６１及びＰ６２はオフ状態となる。
【０１０７】
ここで、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ６３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ６２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ６２はオン状態となる。
【０１０８】
ＮＭＯＳトランジスタＮ６１、Ｎ６３及びＮＬ６２がオン状態で、かつ、低閾値ＮＭＯＳトランジスタＮＬ６１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜となり、ＰＭＯＳトランジスタＰ１１はオン状態となるため、内部電源電圧ＶＩＮＴと外部電源電圧ＶＥＸＴは等しくなる。
【０１０９】
次に、外部電源電圧ＶＥＸＴが、ＶＥＸＴ＞｜ＨＶｔｈｐ｜になると、検知信号ＡＣＴが外部電源電圧ＶＥＸＴレベルを出力し、図８に示した低閾値ＮＭＯＳトランジスタＮＬ６１のゲート・ソース間電圧Ｖｇｓが、Ｖｇｓ＞ＬＶｔｈｎとなり、低閾値ＮＭＯＳトランジスタＮＬ６１はオン状態となる。これにより、図８に示した回路は通常の差動増幅回路として機能し、内部電源電圧ＶＩＮＴが一定電圧に制御される。
【０１１０】
次に、外部電圧ＶＥＸＴを、メモリ内容ホールド電圧ＶＤＨまで下げて行く場合の動作について説明する。
【０１１１】
次に、外部電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨまで下げて行く場合の動作について説明する。
【０１１２】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、図５に示した外部電源検知回路における検知信号ＡＣＴは外部電源電圧レベルとなる。これにより、図８に示した差動増幅回路は通常動作を行い、図１の電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。しかし、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図５におけるＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ−｜ＨＶｔｈｐ｜｜＜｜Ｖｔｈｐ｜となるので、ＰＭＯＳトランジスタＰ４１はオフ状態となり、図５に示した外部電源検知回路から出力される検知信号ＡＣＴは接地電位レベルとなる。
【０１１３】
図８に示した差動増幅回路において、検知信号ＡＣＴが接地電位ＧＮＤレベルのため、低閾値ＮＭＯＳトランジスタＮＬ６１はオフ状態となる。また、バイアス信号ＣＭＮは閾値電圧Ｖｔｈｎ以上あるので、バイアス信号ＣＭＮをゲート入力とするＮＭＯＳトランジスタＮ６３のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６３はオン状態となる。基準電圧ＶＲＥＦも閾値電圧Ｖｔｈｎ以上あるので、基準電圧ＶＲＥＦをゲート入力とするＮＭＯＳトランジスタＮ６１のゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＞Ｖｔｈｎとなり、ＮＭＯＳトランジスタＮ６１はオン状態となる。また、低閾値ＮＭＯＳトランジスタＮＬ６２のゲート端子には外部電源電圧ＶＥＸＴが供給されているので、低閾値ＮＭＯＳトランジスタＮＬ６２はオン状態となる。
【０１１４】
ＮＭＯＳトランジスタＮ６１、Ｎ６３及びＮＬ６２がオン状態、かつ低閾値ＮＭＯＳトランジスタＮＬ６１がオフ状態なので、増幅信号ＰＧＳは接地電位レベルになる。このため、図１に示したＰＭＯＳトランジスタＰ１１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＝｜ＶＥＸＴ｜＞｜Ｖｔｈｐ｜なので、ＰＭＯＳトランジスタＰ１１はオン状態となる。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴより下がらずに等しい電圧レベルを保つ。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【０１１５】
［第７の実施形態］
この発明の第７の実施形態の電源電圧降圧回路を含む半導体装置について説明する。
【０１１６】
図９は、第７の実施形態の電源電圧降圧回路の構成を示す回路図である。
【０１１７】
電源電圧降圧回路は、図９に示すように、基準電圧生成回路１１、外部電源検知回路１２、差動増幅回路７３、ＰＭＯＳトランジスタＰ７１、ｐ７２、抵抗Ｒ１、Ｒ２により構成されており、フィードバック回路を有している。ＰＭＯＳトランジスタＰ７１、ｐ７２の閾値電圧は、例えばＶｔｈｐ＝−０．７Ｖに設定されている。
【０１１８】
図９において、ＰＭＯＳトランジスタＰ７１のソース端子及び基板端子には、外部電源電圧ＶＥＸＴが供給され、そのゲート端子には差動増幅回路７３から出力される増幅信号ＰＧＳが入力されている。ＰＭＯＳトランジスタＰ７１のドレイン端子は、抵抗Ｒ１の一端に接続されており、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続されている。この抵抗Ｒ２の他端には接地電位が供給されている。ＰＭＯＳトランジスタＰ７２のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子には外部電源検知回路１２の検知信号ＡＣＴが入力されている。このＰＭＯＳトランジスタＰ７２のドレイン端子は、ＰＭＯＳトランジスタＰ７１のドレイン端子に接続されている。さらに、ＰＭＯＳトランジスタＰ７１のドレイン端子からは内部電源電圧ＶＩＮＴが出力され、抵抗Ｒ１と抵抗Ｒ２との間のノードからは、フィードバック信号ＩＮＳが出力されている。
【０１１９】
フィードバック信号ＩＮＳは差動増幅回路７３の同相入力端子（＋端子）に入力され、基準電圧生成回路１１から出力される基準電圧ＶＲＥＦは差動増幅回路７３の差動入力端子（−端子）に入力される。さらに、基準電圧生成回路１１から出力されるバイアス（bias）信号ＣＭＮは差動増幅回路７３のバイアス端子に入力されている。外部電源検知回路１２には図５に示した回路を使用する。
【０１２０】
図１０は、図９に示した電源電圧降圧回路における差動増幅回路７３の一構成例を示す回路図である。
【０１２１】
差動増幅回路７３は、図１０に示すように、ＰＭＯＳトランジスタＰ８１、Ｐ８２、及びＮＭＯＳトランジスタＮ８１〜Ｎ８３により構成されている。ＰＭＯＳトランジスタＰ８１、ｐ８２の閾値電圧は、例えばＶｔｈｐ＝−０．７Ｖに設定されている。
【０１２２】
ＰＭＯＳトランジスタＰ８１のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子はＰＭＯＳトランジスタＰ８２のゲート端子及びドレイン端子に接続されている。ＰＭＯＳトランジスタＰ８１のドレイン端子は、ＮＭＯＳトランジスタＮ８１のドレイン端子に接続され、ＮＭＯＳトランジスタＮ８１のソース端子はＮＭＯＳトランジスタＮ８３のドレイン端子に接続されている。
【０１２３】
ＰＭＯＳトランジスタＰ８２のソース端子及び基板端子には外部電源電圧ＶＥＸＴが供給され、そのゲート端子及びドレイン端子はＮＭＯＳトランジスタＮ８２のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ８２のソース端子は、ＮＭＯＳトランジスタＮ８３のドレイン端子に接続されている。さらに、ＮＭＯＳトランジスタＮ８３のソース端子には接地電位が供給されている。
【０１２４】
ＮＭＯＳトランジスタＮ８１のゲート端子には基準電圧ＶＲＥＦが入力され、ＮＭＯＳトランジスタＮ８２のゲート端子にはフィードバック信号ＩＮＳが入力されている。ＮＭＯＳトランジスタＮ８３のゲート端子にはバイアス信号ＣＭＮが入力されている。そして、ＰＭＯＳトランジスタＰ８１のドレイン端子からは増幅信号ＰＧＳが出力される。
【０１２５】
次に、図９に示した第７の実施形態の電源電圧降圧回路の動作について説明する。図１１は、前記電源電圧降圧回路の動作時における各信号の変化を示すグラフである。
【０１２６】
電源を投入し、外部電源電圧ＶＥＸＴを０Ｖから正電源で立ち上げていき、外部電源電圧が低い状態だと、高閾値ＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜ＨＶｔｈｐ｜となる。このため、高閾値ＰＭＯＳトランジスタＰ４１はオフ状態となり、検知信号ＡＣＴは接地電位レベルとなる。
【０１２７】
さらに、外部電源電圧ＶＥＸＴを上げていき、ＶＥＸＴ＞｜ＨＶｔｈｐ｜になると、高閾値ＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＞｜ＨＶｔｈｐ｜となる。このため、高閾値ＰＭＯＳトランジスタＰ４１はオン状態となり、検知信号ＡＣＴとして外部電圧ＶＥＸＴレベルが出力される。
【０１２８】
ここでは、図１０に示すような一般的な差動増幅回路を使用しているため、外部電源電圧ＶＥＸＴが１Ｖ、基準電圧ＶＲＥＦ＝０．６Ｖであるとき、内部電源電圧ＶＩＮＴは０．７Ｖしか出力されない。しかし、このとき検知信号ＡＣＴが接地電位レベルなので、検知信号ＡＣＴをゲート入力とするＰＭＯＳトランジスタＰ７２がオンする。これにより、ＰＭＯＳトランジスタＰ７２はＰＭＯＳトランジスタＰ７１の充電能力を補い、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴと等しくなる。
【０１２９】
次に、外部電源電圧ＶＥＸＴを、３Ｖからメモリ内容ホールド電圧ＶＤＨ（＝１．０Ｖ）まで下げて行く場合の動作について説明する。
【０１３０】
外部電源電圧ＶＥＸＴが３Ｖから１．５Ｖ（＝ＶＩＮＴ）までは、ＶＥＸＴ＞｜ＨＶｔｈｐ｜なので、図５における外部電源検知回路の検知信号ＡＣＴは外部電圧ＶＥＸＴレベルとなる。このため、ＰＭＯＳトランジスタＰ７２はオフ状態となり、図１０に示す差動増幅回路は通常動作を行い、図９に示す電源電圧降圧回路は内部電源電圧ＶＩＮＴ＝１．５Ｖを出力する。
【０１３１】
次に、外部電源電圧ＶＥＸＴが１．５Ｖより低下すると、図５におけるＰＭＯＳトランジスタＰ４１のゲート・ソース間電圧｜Ｖｇｓ｜は、｜Ｖｇｓ｜＜｜ＨＶｔｈｐ｜となる。このため、ＰＭＯＳトランジスタＰ４１はオフ状態となり、検知信号ＡＣＴは接地電位レベルとなる。このとき、図１０に示した差動増幅回路７３の増幅信号ＰＧＳは接地電位レベルにはならないので、ＰＭＯＳトランジスタＰ７１の充電能力は低い。しかし、ＰＭＯＳトランジスタＰ７２のゲート端子に入力される検知信号ＡＣＴが接地電位レベルであるため、ＰＭＯＳトランジスタＰ７２がオンし、ＰＭＯＳトランジスタＰ７２がＰＭＯＳトランジスタＰ７１の出力不足を補う。これにより、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴと等しい電圧レベルとなる。なお、検知信号ＡＣＴを出力する外部電源検知回路１２はＣＭＯＳ回路で制御されていないので、貫通電流の発生を防止することができる。
【０１３２】
以上説明したようにこの第７の実施形態では、データ保持モード等の外部電源電圧が低い状態において、ＣＭＯＳ回路で制御することなく、内部電源電圧が外部電源電圧より低下することを抑制できると共に、貫通電流の発生を防止できる。
【０１３３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１３４】
【図１】この発明の第１の実施形態の電源電圧降圧回路の構成を示す回路図である。
【図２】前記第１の実施形態の電源電圧降圧回路における外部電源検知回路の一構成例を示す回路図である。
【図３】前記第１の実施形態の電源電圧降圧回路における差動増幅回路の一構成例を示す回路図である。
【図４】前記第１、第３、第５の実施形態の電源電圧降圧回路の動作時における各信号の変化を示す図である
【図５】この発明の第２の実施形態の電源電圧降圧回路における外部電源検知回路の一構成例を示す回路図である。
【図６】前記第２、第４、第６の実施形態の電源電圧降圧回路の動作時における各信号の変化を示す図である。
【図７】この発明の第３の実施形態の電源電圧降圧回路における差動増幅回路の回路図である。
【図８】この発明の第５の実施形態の電源電圧降圧回路における差動増幅回路の回路図である。
【図９】この発明の第７の実施形態の電源電圧降圧回路の構成を示す回路図である。
【図１０】前記第７の実施形態の電源電圧降圧回路における差動増幅回路の回路図である。
【図１１】前記第７の実施形態の電源電圧降圧回路の動作時における各信号の変化を示す図である。
【図１２】従来の電源電圧降圧回路の動作時における各信号の変化を示す図である。
【符号の説明】
【０１３５】
１１…基準電圧生成回路、１２…外部電源検知回路、１３、７３…差動増幅回路、Ｐ１１、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２…エンハンスメント型ＰチャネルＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）、Ｒ１、Ｒ２、Ｒ２１…抵抗、ＶＥＸＴ…外部電源電圧、ＧＮＤ…接地電位、ＶＩＮＴ…内部電源電圧、ＰＧＳ…増幅信号、ＩＮＳ…フィードバック信号、ＣＭＮ…バイアス信号、ＡＣＴ…検知信号、Ｎ３１、Ｎ３２、Ｎ３３…ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、ＮＬ３１…閾値電圧を低く設定したＮチャネルＭＯＳトランジスタ（低閾値ＮＭＯＳトランジスタ）。
【図１】
2005242678.tif 000003
【図２】
2005242678.tif 000004
【図３】
2005242678.tif 000005
【図４】
2005242678.tif 000006
【図５】
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【図６】
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【図７】
2005242678.tif 000009
【図８】
2005242678.tif 000010
【図９】
2005242678.tif 000011
【図１０】
2005242678.tif 000012
【図１１】
2005242678.tif 000013
【図１２】
2005242678.tif 000014