(57)【要約】【課題】簡単な構成でリセットノイズと残像の両方を低減できる増幅型固体撮像装置を提供すること。【解決手段】フレームＦ（ｎ），Ｆ（ｎ＋１），…毎に、信号レベル読出期間ＴＳ１と、第１のリセット期間ＴＲ１と、リセットレベル読出期間ＴＳ２と、第２のリセット期間ＴＲ２と、第３のリセット期間ＴＲ３とをこの順に繰り返す。第１のリセット期間ＴＲ１及び第３のリセット期間ＴＲ３では、リセット用ＭＯＳトランジスタにサブスレショルド電流によるソフトリセット動作を行わせる。一方、第２のリセット期間ＴＳ２では、リセット用ＭＯＳトランジスタに光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる。【選択図】  図２
2005027013.tif 000002
【特許請求の範囲】
【請求項１】
画素が複数配列され、上記各画素は少なくとも光電変換領域、この光電変換領域の電位が表す信号を増幅する信号増幅用電界効果トランジスタ、上記光電変換領域の電荷をドレインへ排出するためのリセット用電界効果トランジスタ、および画素選択用電界効果トランジスタを有する増幅型固体撮像装置であって、
各画素においてフレーム毎に、
上記光電変換領域の電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す信号レベル読出期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第１のリセット期間と、
上記第１のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出すリセットレベル読出期間と、
上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる第２のリセット期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第３のリセット期間と、をこの順に繰り返す制御を行う制御手段を備えたことを特徴とする増幅型固体撮像装置。
【請求項２】
請求項１に記載の増幅型固体撮像装置において、
上記信号レベル読出期間に読み出された信号と上記リセットレベル読出期間に読み出された信号との間で相関２重サンプリング動作を行う相関２重サンプリング手段を備えたことを特徴とする増幅型固体撮像装置。
【請求項３】
請求項１に記載の増幅型固体撮像装置において、
複数の上記画素がマトリクス状に配列され、
上記リセット用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びるリセットゲート線に接続され、
上記リセットゲート線を介して上記リセット用電界効果トランジスタのゲートに行単位で２値のパルス状の駆動電圧を順次印加する第１の走査回路を備えたことを特徴とする増幅型固体撮像装置。
【請求項４】
請求項３に記載の増幅型固体撮像装置において、
上記画素選択用電界効果トランジスタの一方の端子は列単位でそれぞれ列方向に延びる信号線に接続され、
上記画素選択用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びる画素選択線に接続され、
上記画素選択線を介して上記画素選択用電界効果トランジスタのゲートに行単位で２値のパルス状の駆動電圧を順次印加する第２の走査回路を備えたことを特徴とする増幅型固体撮像装置。
【請求項５】
請求項３に記載の増幅型固体撮像装置において、
上記リセット用電界効果トランジスタのドレインは列単位でそれぞれ列方向に延びるドレイン線に接続され、
上記ドレイン線を介して上記リセット用電界効果トランジスタのドレインに２値のパルス状の駆動電圧を印加する電圧印加手段を備えたことを特徴とする増幅型固体撮像装置。
【請求項６】
請求項５に記載の増幅型固体撮像装置において、
上記増幅用電界効果トランジスタのドレインは列単位でそれぞれ上記ドレイン線に接続されていることを特徴とする増幅型固体撮像装置。
【請求項７】
請求項３に記載の増幅型固体撮像装置において、
上記リセット用電界効果トランジスタのドレインは行単位でそれぞれ行方向に延びるリセットドレイン線に接続され、
上記リセットドレイン線を介して上記リセット用電界効果トランジスタのドレインに行単位で２値のパルス状の駆動電圧を順次印加する第３の走査回路を備えたことを特徴とする増幅型固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は増幅型固体撮像装置に関し、より詳しくは、増幅機能を持つ画素が複数配列された増幅型固体撮像装置に関する。
【０００２】
【従来の技術】
各画素毎に増幅機能を持つ画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路によって画素部を走査して各画素のデータを読み出す増幅型固体撮像装置が提案されている。特に画素構成を周辺の駆動回路および信号処理回路との一体化に有利なＣＭＯＳにより構成した、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型イメージセンサが知られている。
【０００３】
一般に、ＡＰＳ型イメージセンサは、１画素内に光電変換部、増幅部、画素選択部、リセット部を備える。ここで通常、光電変換部はフォトダイオード（ＰＤ）から形成され、増幅部、画素選択部、リセット部は３個〜４個のＭＯＳ型トランジスタ（Ｔｒ）から形成されている。
【０００４】
図５に１個のフォトダイオード（ＰＤ）と３個のＭＯＳ型トランジスタ（Ｔｒ）を用いて、ＰＤ＋３Ｔｒ方式としたＡＰＳ型イメージセンサの構成を示す（簡単のため、画素部としては２行２列（４画素）のみを図示している。）。図５において、２０１は増幅用ＭＯＳトランジスタ、２０２はリセット用ＭＯＳトランジスタ、２０３は画素選択用ＭＯＳトランジスタ、２０４は光電変換用フォトダイオード、２０５は信号線、２０６は電源線、２０７は画素選択ライン、２８０はリセットゲートラインである。ＭＯＳトランジスタ２０３および２０２はそれぞれ画素選択ライン２０７およびリセットゲートライン２８０を介して、垂直走査回路（Ｉ）２２１および垂直走査回路（ＩＩｏ）２２２により駆動される。また信号線２０５には定電流負荷となるＭＯＳトランジスタ２３０（ゲートバイアス電圧としてＶＬ１が印加されている）が接続されると共に、その出力電圧はアンプ（増幅用ＭＯＳトランジスタ）２３１およびＭＯＳトランジスタ２３２を介して水平信号線２３６に読み出される。ＭＯＳトランジスタ２３２は水平クロックライン２３５を介して水平走査回路２３４により駆動される。水平信号線２３６には定電流負荷となるＭＯＳトランジスタ２３３（ゲートバイアス電圧としてＶＬ２が印加されている）が接続されると共に、その出力電圧はアンプ２３７を介して出力ＯＳに導かれる。
【０００５】
図６に示すように、上記構成の画素でリセットトランジスタ２０２のゲート（リセットゲート）がオン時のリセットゲート下チャネル電位をφＲＨ、リセットドレイン電圧をＶＤＤとし、ＶＤＤ＜φＲＨすると、そのリセットゲートがオン時にはフォトダイオード２０４はＶＤＤにリセットされる。しかしながら、リセットゲートがオフ後のフォトダイオードには、電子数で表して次式のようなリセットノイズΔＮｒｎが発生する。
【０００６】
ΔＮｒｎ＝（ｋＴＣｐ）１／２／ｑ                      …（式１）
ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃｐはフォトダイオードおよびそれに接続する領域の容量、ｑは素電荷である。式１より明らかなように、リセットノイズは容量Ｃｐに依存し、Ｃｐが大きい程大きくなる。
【０００７】
図５より明らかなように、Ｃｐにはフォトダイオード自体の容量に増幅用ＭＯＳトランジスタ２０１のゲート容量、およびこれらの相互結線容量も加わる。このため、上記構成の画素では、リセットノイズΔＮｒｎを低減することが要請されている。
【０００８】
リセットノイズを低減するために、次に述べるようなソフトリセット動作が提案されている（例えば、非特許文献１参照。）。即ち、図７に示すように、リセットトランジスタ２０２のゲート（リセットゲート）がオン時、ＶＤＤ＞φＲＨすると、フォトダイオード２０４の電位はφＲＨ付近のサブスレッショルド領域にリセットされる。この場合、リセットゲートがオフ後のフォトダイオードには、電子数で表して次式のようなソフトリセットノイズΔＮｓｒが発生する。
【０００９】
ΔＮｓｒ＝（ｋＴＣｐ／２）１／２／ｑ                  …（式２）
この場合、式１の場合に比べ、電子数で（１／２）１／２＝０．７１倍にノイズが低減される。
【００１０】
しかしながら、このソフトリセット動作でリセットドレイン２０６の電位をＶＤＤに固定した場合には、リセットゲートでのサブスレショルド電流によるリークのせいでフォトダイオードの電位が固定されず、実際のところ１０フレーム以上に及ぶ非常に長い期間にわたって残像が生じる。
【００１１】
この残像が生じる現象を避けるため、ソフトリセット動作の前にハードリセット動作を行う方式が提案されている。図８にその回路構成、図９にその動作タイミングを示す。この方式では、ソフトリセット動作の前に、一度リセットドレイン電位をφＲＨより低い電位（ＶＤＤ−Δφｍ）にセットする。これにより、フォトダイオード電位は（ＶＤＤ−Δφｍ）に固定されるから、サブスレショルド電流によるリークによってずれたフォトダイオードの電位が蓄積期間毎に固定され、残像が生じなくなる。
【００１２】
図８に示すように、この場合の回路構成では、図５に示した回路構成に比べ、電源線３１０にＤＣ（直流）ではなく、パルス状の電位ＶＰ（ｉ）が印加される点が異なる。即ち、電位ＶＰ（ｉ）は、トランジスタ３１１，３１２およびパルスＶＰｏ（ｉ）により、２値の間で変化する。即ち、ＶＰｏ（ｉ）がローレベルの時、トランジスタ３１１がオンとなって、ＶＰ（ｉ）＝ＶＤＤとなる。ＶＰｏ（ｉ）がハイレベルの時は、トランジスタ３１１がオフとなって、トランジスタ３１２の電位降下分ΔφｍだけＶＤＤから低下した、
ＶＰ（ｉ）＝ＶＤＤ−Δφｍ
が電源線３１０に印加される。
【００１３】
図９に示すように、ＲＳ（ｉ）がハイレベルとなることでリセット期間（Ｔ１１＋Ｔ１２）が設定される。その前半期間Ｔ１１では、ＶＰ（ｉ）＝ＶＤＤ−Δφｍとなり、ＶＤＤ−Δφｍ＜φＲＨとすることにより、フォトダイオードの電位が（ＶＤＤ−Δφｍ）に固定される。即ち、ハードリセット動作が行われる。次いで後半期間Ｔ１２では、ＶＰ（ｉ）＝ＶＤＤとなり、ＶＤＤ＞φＲＨとすることにより、フォトダイオードのソフトリセット動作が行われる。ここで、信号レベルの読み出しは、リセット期間（Ｔ１１＋Ｔ１２）の前に行われ、リセットレベルの読み出しは、リセット期間（Ｔ１１＋Ｔ１２）の後に行われる。
【００１４】
しかしながら、図８、図９を用いて説明したソフトリセット動作の前にハードリセット動作を行う方式では、残像は回避されるものの、リセットノイズは式２に示すように、通常のリセット動作に比べ、電子数で高々０．７１倍に低減されるのみであり、高画質のイメージセンサには不十分なレベルである。
【００１５】
【非特許文献１】
（ベダブレータ・ペイン（Ｂｅｄａｂｒａｔａ  Ｐａｉｎ）ら著，「サブスレッショルド・リセットで動作されるフォトダイオード型ＣＭＯＳアクティブ画素イメージャの低光レベル性能の解析と向上（Ａｎａｌｙｓｉｓ  ａｎｄ  ｅｎｈａｎｃｅｍｅｎｔ  ｏｆ  ｌｏｗ−ｌｉｇｈｔ  ｌｅｖｅｌ  ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  ｐｈｏｔｏｄｉｏｄｅ−ｔｙｐｅ  ＣＭＯＳ  ａｃｔｉｖｅ  ｐｉｘｅｌ  ｉｍａｇｅｒｓ  ｏｐｅｒａｔｅｄ  ｗｉｔｈ  ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｒｅｓｅｔ）」，電荷結合素子および次世代イメージセンサについてのアイ・トリプルイー・ワークショップ（ＩＥＥＥ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ａｄｖａｎｃｅｄ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ），１９９９年６月，ｐ．１４０−１４３）
【００１６】
【発明が解決しようとする課題】
そこで、この発明の課題は、簡単な構成でリセットノイズと残像の両方を低減できる増幅型固体撮像装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、この発明の増幅型固体撮像装置は、
画素が複数配列され、上記各画素は少なくとも光電変換領域、この光電変換領域の電位が表す信号を増幅する信号増幅用電界効果トランジスタ、上記光電変換領域の電荷をドレインへ排出するためのリセット用電界効果トランジスタ、および画素選択用電界効果トランジスタを有する増幅型固体撮像装置であって、
各画素においてフレーム毎に、
上記光電変換領域の電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す信号レベル読出期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第１のリセット期間と、
上記第１のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出すリセットレベル読出期間と、
上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる第２のリセット期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第３のリセット期間と、をこの順に繰り返す制御を行う制御手段を備えたことを特徴とする。
【００１８】
ここで「フレーム」とはこの固体撮像装置の周期的動作の基本となる期間を指し、２次元イメージセンサの場合は１画面を走査する期間に相当する。
【００１９】
この発明の増幅型固体撮像装置では、先行フレーム（注目しているフレームの直前のフレームを指す。）において最後に行われるリセット動作は第３のリセット期間のソフトリセット動作である。したがって、次フレーム（注目しているフレームを指す。）の信号レベル読出期間では、先行フレームでソフトリセット動作が行われた後に上記光電変換領域に蓄積された電荷による電位レベルが読み出される（このとき読み出された信号を「信号レベル」と呼ぶ。）。
【００２０】
次に、第１のリセット期間では、上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる。
【００２１】
次に、リセットレベル読出期間では、上記第１のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す（このとき読み出された信号を「リセットレベル」と呼ぶ。）。ソフトリセット動作ではメモリ効果のため、先行フレームでの最後のソフトリセット動作後のリセットノイズと、次フレームでの最初のソフトリセット動作後のリセットノイズとは相関が生じる。このため、例えば上記信号レベルとリセットレベルとの間で相関２重サンプリング（ＣＤＳ）動作を行えば、リセットノイズが低減される。
【００２２】
次に、第２のリセット期間では、上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる。上記光電変換領域の電位フォトダイオードの電位がドレイン電位に固定されるから、この段階で残像が解消される。
【００２３】
この後、第３のリセット期間では、上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる。このソフトリセット動作が行われた後に上記光電変換領域に蓄積された電荷は、さらに続くフレーム（注目しているフレームの直後のフレームを指す。）で読み出される。
【００２４】
このようにした場合、第２のリセット期間で残像を解消しているので、残像は１フレームのみに限定される。したがって、残像が低減されて、実用上問題にならなくなる。
【００２５】
また、この発明の特徴は、制御手段が上記信号レベル読出期間、第１のリセット期間、リセットレベル読出期間、第２のリセット期間および第３のリセット期間をこの順に繰り返す制御を行う点にある。このような制御は、例えばＣＰＵ（中央演算処理装置）によって容易に実現される。したがって、この発明の増幅型固体撮像装置は、特別な部品等を用いることなく、簡単に構成される。
【００２６】
このように、この発明の増幅型固体撮像装置によれば、簡単な構成でリセットノイズと残像の両方を低減できる。
【００２７】
なお、第１のリセット期間及び第３のリセット期間で、例えばＮチャネル型のリセット用電界効果トランジスタにソフトリセット動作を行わせるためには、リセット用電界効果トランジスタのゲート電位がハイ、ドレイン電位がハイであり、かつ上記リセット用電界効果トランジスタにおいてゲートがハイの時のチャネル電位はドレインがハイレベルの時のドレイン電位より低いのが望ましい。
【００２８】
また、第２のリセット期間で、例えばＮチャネル型のリセット用電界効果トランジスタにハードリセット動作を行わせるためには、上記リセット用電界効果トランジスタのゲート電位がハイのままドレイン電位がローレベルとなり、かつ上記リセット用電界効果トランジスタにおいてゲートがハイレベルの時のチャネル電位はドレインがローレベルの時のドレイン電位より高いのが望ましい。
【００２９】
また、リセットレベル読出期間は、例えばＮチャネル型のリセット用電界効果トランジスタのドレイン電位をハイ状態とし、上記リセット用電界効果トランジスタのゲート電位がローとなるのが望ましい。
【００３０】
また、Ｎチャネル型のリセット用電界効果トランジスタのゲート電位に関して、ハイの状態が第１のハイ状態と第２のハイ状態との２種類ある場合は、第１のリセット期間では第１のハイ状態に設定し、第２のリセット期間と第３のリセット期間では第２のハイ状態に設定するのが望ましい。
【００３１】
一実施形態の増幅型固体撮像装置は、上記信号レベル読出期間に読み出された信号と上記リセットレベル読出期間に読み出された信号との間で相関２重サンプリング動作を行う相関２重サンプリング手段を備えたことを特徴とする。
【００３２】
この一実施形態の増幅型固体撮像装置では、相関２重サンプリング手段は、上記信号レベル読出期間に読み出された信号（信号レベル）と上記リセットレベル読出期間に読み出された信号（リセットレベル）との間で相関２重サンプリング動作を行う。したがって、さらにリセットノイズが低減される。
【００３３】
一実施形態の増幅型固体撮像装置は、
複数の上記画素がマトリクス状に配列され、
上記リセット用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びるリセットゲート線に接続され、
上記リセットゲート線を介して上記リセット用電界効果トランジスタのゲートに行単位で２値のパルス状の駆動電圧を順次印加する第１の走査回路を備えたことを特徴とする。
【００３４】
この一実施形態の増幅型固体撮像装置によれば、上記リセット用電界効果トランジスタのゲート電位が上記第１の走査回路によって行単位で制御される。
【００３５】
一実施形態の増幅型固体撮像装置は、
上記画素選択用電界効果トランジスタの一方の端子は列単位でそれぞれ列方向に延びる信号線に接続され、
上記画素選択用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びる画素選択線に接続され、
上記画素選択線を介して上記画素選択用電界効果トランジスタのゲートに行単位で２値のパルス状の駆動電圧を順次印加する第２の走査回路を備えたことを特徴とする。
【００３６】
この一実施形態の増幅型固体撮像装置では、上記画素選択用電界効果トランジスタのゲート電位が上記第２の走査回路によって行単位で制御される。選択された画素からの信号は、信号線を通して出力される。
【００３７】
一実施形態の増幅型固体撮像装置は、
上記リセット用電界効果トランジスタのドレインは列単位でそれぞれ列方向に延びるドレイン線に接続され、
上記ドレイン線を介して上記リセット用電界効果トランジスタのドレインに２値のパルス状の駆動電圧を印加する電圧印加手段を備えたことを特徴とする。
【００３８】
この一実施形態の増幅型固体撮像装置では、上記リセット用電界効果トランジスタのドレイン電位が上記電圧印加手段によって制御される。
【００３９】
一実施形態の増幅型固体撮像装置は、上記増幅用電界効果トランジスタのドレインは列単位でそれぞれ上記ドレイン線に接続されていることを特徴とする。
【００４０】
この一実施形態の増幅型固体撮像装置では、上記増幅用電界効果トランジスタのドレイン電位が上記電圧印加手段によって制御される。
【００４１】
一実施形態の増幅型固体撮像装置は、
上記リセット用電界効果トランジスタのドレインは行単位でそれぞれ行方向に延びるリセットドレイン線に接続され、
上記リセットドレイン線を介して上記リセット用電界効果トランジスタのドレインに行単位で２値のパルス状の駆動電圧を順次印加する第３の走査回路を備えたことを特徴とする。
【００４２】
この一実施形態の増幅型固体撮像装置では、上記リセット用電界効果トランジスタのドレイン電位が上記第３の走査回路によって行単位で制御される。
【００４３】
【発明の実施の形態】
以下、この発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
【００４４】
図４（ａ）は、本発明の一実施形態のＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型２次元イメージセンサの回路構成を示している。なお、このイメージセンサでは複数の画素がマトリクス状に配列されているが、簡単のため、２行１列の２個の画素１０のみを図示している。行方向が水平方向、列方向が垂直方向に相当する。
【００４５】
図１に示すように、各画素１０は、光電変換領域としての１個のフォトダイオード（ＰＤ）４と、３個のＮチャネル型ＭＯＳ型トランジスタ（Ｔｒ）１，２，３を備えている（ＰＤ＋３Ｔｒ方式）。１は信号増幅用ＭＯＳトランジスタ、２はリセット用ＭＯＳトランジスタ、３は画素選択用ＭＯＳトランジスタである。
【００４６】
フォトダイオード４のアノードは接地され、カソードは信号増幅用ＭＯＳトランジスタ１のゲートに接続されている。信号増幅用ＭＯＳトランジスタ１は、フォトダイオード４の電位（カソード電位。以下同様。）が表す信号を増幅する。画素選択用ＭＯＳトランジスタ３は、信号増幅用ＭＯＳトランジスタ１と信号線５との間に介挿されており、この画素を選択するために働く。リセット用ＭＯＳトランジスタ２は、フォトダイオード４のカソードとドレイン線６との間に介挿されており、フォトダイオード４の電荷（カソード領域の電荷、つまり電子。以下同様。）をドレインへ排出するために働く。
【００４７】
図４（ａ）に示すように、リセット用ＭＯＳトランジスタ２のゲートは行単位でそれぞれ行方向に延びるリセットゲート線８に接続されている。図示しない第１の走査回路によって、リセットゲート線８を介してリセット用ＭＯＳトランジスタ２のゲートに行単位で２値のパルス状の駆動電圧φＲＧが順次印加される。これにより、リセット用ＭＯＳトランジスタ２のゲート電位が行単位で制御される。なお、図中の（ｉ），（ｉ＋１），…は行番号を表す。リセット用ＭＯＳトランジスタ２のドレインは列単位でそれぞれ列方向に延びるドレイン線６に接続されている。図示しない電圧印加手段によって、ドレイン線６を介してリセット用ＭＯＳトランジスタ２のドレインに２値のパルス状の駆動電圧ＶＰ（後述する図２（ｃ）に示す信号φＲＤ）が印加される。これにより、リセット用ＭＯＳトランジスタ２のドレイン電位が制御される。
【００４８】
また、この例では、増幅用ＭＯＳトランジスタ１のドレインも列単位でそれぞれ、リセット用ＭＯＳトランジスタ２のドレインと共通に上記ドレイン線６に接続されている（後述するように別々でもよい。）。これにより、上記駆動電圧ＶＰによって、増幅用ＭＯＳトランジスタ１のドレイン電位が制御される。
【００４９】
また、画素選択用ＭＯＳトランジスタ３のゲートは行単位でそれぞれ行方向に延びる画素選択線７に接続されている。図示しない第２の走査回路によって、画素選択線７を介して画素選択用ＭＯＳトランジスタ３のゲートに行単位で２値のパルス状の駆動電圧φＳＥＬが順次印加される。これにより、画素選択用ＭＯＳトランジスタ３のゲート電位が行単位で制御される。画素選択用ＭＯＳトランジスタ３の一方の端子（信号増幅用ＭＯＳトランジスタ１とは反対側の端子）は列単位でそれぞれ列方向に延びる垂直信号線５に接続されている。選択された画素からの信号は、垂直信号線５を通して出力される。
【００５０】
垂直信号線５には定電流負荷となるＭＯＳトランジスタ３０（図１中に示すように、ゲートバイアス電圧としてＶＬ１が印加されている。）が接続されている。
【００５１】
垂直信号線５を通して出力される信号Ｖｏｕｔは、相関２重サンプリング回路５００へ導かれる。相関２重サンプリング回路５００では、後述する信号レベルとリセットレベルとの間で差をとるようになっている。
【００５２】
この２次元イメージセンサの全体の動作は、制御手段としてのＣＰＵ（中央演算処理回路）９０によって制御される。２次元マトリクス配列の場合、通常下記動作は１行毎に１水平走査期間ずつずれて順次行なわれるため、画素を区別しない表現では１水平走査期間毎の動作になる。しかし特定の画素で見れば常に１フレーム毎である。
【００５３】
図２は、ＣＰＵ９０の制御による或る画素の動作タイミングを示している。ここで、図２（ａ）は画素選択線７に印加される信号φＳＥＬ、図２（ｂ）はリセットゲート線８に印加される信号φＲＧ、図２（ｃ）はドレイン線６に印加される信号φＲＤ、図２（ｄ）はフォトダイオード４の電位ΨＰＤ、図２（ｅ）は垂直信号線５の電位Ｖｏｕｔを示している。１画面を走査する期間はフレームＦで表されている。なお、図中の（ｎ），（ｎ＋１），…はフレーム番号に相当し、先行フレーム（注目しているフレームの直前のフレームを指す。）はＦ（ｎ）、次フレーム（注目しているフレームを指す。）はＦ（ｎ＋１）で表されている。
【００５４】
この２次元イメージセンサでは、フレームＦ毎に、信号レベル読出期間ＴＳ１と、第１のリセット期間ＴＲ１と、リセットレベル読出期間ＴＳ２と、第２のリセット期間ＴＲ２と、第３のリセット期間ＴＲ３とをこの順に繰り返すようになっている。第１のリセット期間ＴＲ１及び第３のリセット期間ＴＲ３では、リセット用ＭＯＳトランジスタ２にソフトリセット動作を行わせる一方、第２のリセット期間ＴＳ２では、リセット用ＭＯＳトランジスタ２にハードリセット動作を行わせるようになっている（バイアス設定については後述する。）。
【００５５】
以下では、次フレームＦ（ｎ＋１）に注目して説明する。
【００５６】
ｉ）  まず、信号レベル読出期間ＴＳ１には、信号φＳＥＬがハイになって画素選択用トランジスタ３がオンになる。これにより、フォトダイオード４の電位レベルが信号増幅用ＭＯＳトランジスタ１、画素選択用トランジスタ３を通して信号線５に信号Ｖｏｕｔとして読み出される。
【００５７】
ここで、先行フレームＦ（ｎ）において最後に行われたリセット動作は、第３のリセット期間ＴＲ３のソフトリセット動作である。したがって、次フレームＦ（ｎ＋１）の信号レベル読出期間ＴＳ１では、先行フレームＦ（ｎ）でソフトリセット動作が行われた後にフォトダイオード４に蓄積された電荷による電位レベルが読み出される（このとき読み出された信号を「信号レベル」と呼ぶ。）。
【００５８】
ｉｉ）  次に、第１のリセット期間ＴＲ１には、信号φＳＥＬがローになって画素選択用トランジスタ３がオフになる。そして、リセット用ＭＯＳトランジスタ２にサブスレショルド電流によるソフトリセット動作を行わせる。
【００５９】
ｉｉｉ）  次に、リセットレベル読出期間ＴＳ２には、信号φＳＥＬがハイになって画素選択用トランジスタ３がオンになる。これにより、フォトダイオード４の電位レベルが信号増幅用ＭＯＳトランジスタ１、画素選択用トランジスタ３を通して信号線５に信号Ｖｏｕｔとして読み出される。
【００６０】
ここで、信号レベル読出期間ＴＳ１後に比して、第１のリセット期間ＴＲ１のソフトリセット動作によってフォトダイオード４の電位レベルが上昇している。したがって、フォトダイオード４の上昇した電位レベルが読み出される（このとき読み出された信号を「リセットレベル」と呼ぶ。）。ソフトリセット動作ではメモリ効果のため、先行フレームＦ（ｎ）での最後のソフトリセット動作後のリセットノイズと、次フレームＦ（ｎ＋１）での最初のソフトリセット動作後のリセットノイズとは相関が生じる。このため、相関２重サンプリング（ＣＤＳ）動作を行って、上記信号レベルとリセットレベルとの間で差Ｖｅｆｆをとれば、リセットノイズが大幅に低減される。
【００６１】
ｉｖ）  次に、第２のリセット期間ＴＲ２には、信号φＳＥＬがローになって画素選択用トランジスタ３がオフになる。そして、リセット用ＭＯＳトランジスタ２にフォトダイオード４の電位をドレイン電位に固定するハードリセット動作を行わせる。フォトダイオード４の電位フォトダイオードの電位がドレイン電位に固定されるから、この段階で残像が解消される。
【００６２】
ｖ）  この後、第３のリセット期間ＴＲ３では、リセット用ＭＯＳトランジスタ２にサブスレショルド電流によるソフトリセット動作を行わせる。このソフトリセット動作が行われた後にフォトダイオード４に蓄積された電荷は、さらにフレーム（ｎ＋１）の直後のフレームで読み出される。
【００６３】
このようにした場合、第２のリセット期間ＴＲ２で残像を解消しているので、残像は１フレームのみに限定される。したがって、残像が低減されて、実用上問題にならなくなる。
【００６４】
また、フレームＦ毎に、信号レベル読出期間ＴＳ１と、第１のリセット期間ＴＲ１と、リセットレベル読出期間ＴＳ２と、第２のリセット期間ＴＲ２と、第３のリセット期間ＴＲ３とをこの順に繰り返すような制御は、ＣＰＵ９０によって容易に実現される。したがって、この２次元イメージセンサは、特別な部品等を用いることなく、簡単に構成される。
【００６５】
第１のリセット期間ＴＲ１及び第３のリセット期間ＴＲ３に、Ｎチャネル型のリセット用ＭＯＳトランジスタ２にソフトリセット動作を行わせるためには、リセット用ＭＯＳトランジスタのゲート電位がハイ、ドレイン電位がハイであり、かつリセット用ＭＯＳトランジスタ２においてゲートがハイの時のチャネル電位ΨＲＧ（Ｈ）はドレイン線６がハイレベルの時のドレイン電位ΨＲＤ（Ｈ）より低いのが望ましい。なお、（Ｌ）はローレベル、（Ｈ）はハイレベルを表す（以下同様。）。
【００６６】
また、第２のリセット期間ＴＳ２で、Ｎチャネル型のリセット用ＭＯＳトランジスタにハードリセット動作を行わせるためには、上記リセット用ＭＯＳトランジスタのゲート電位がハイのままドレイン電位がローレベルとなり、かつリセット用ＭＯＳトランジスタにおいてゲートがハイレベルの時のチャネル電位ΨＲＧ（Ｈ）はドレイン線６がローレベルの時のドレイン電位ΨＲＤ（Ｌ）より高いのが望ましい。
【００６７】
つまり、次式の関係が満たされれば良い。
ΨＲＤ（Ｌ）＜ΨＲＧ（Ｈ）＜ΨＲＤ（Ｈ）                …（式３）
【００６８】
また、リセットレベル読出期間ＴＳ２には、Ｎチャネル型のリセット用ＭＯＳトランジスタ２のドレイン電位をハイ状態とし、リセット用ＭＯＳトランジスタ２のゲート電位がローとなるのが望ましい。
【００６９】
図３は、図２に示した動作に従う画素のフォトダイオード４の電位の変化を模式的に示している。なお、図３中、下になるほど電位が高くなっている。
【００７０】
図示のように、先行フレームＦ（ｎ）における最後のソフトリセッ動作時（第３のリセット期間ＴＲ３）のフォトダイオード４の電位はレベルＳＲ２（ｎ）であるものとする。光入力に応じた電荷の蓄積によって、次フレームＦ（ｎ＋１）の信号読み出し時（信号レベル読出期間ＴＳ１）には、フォトダイオード４の電位はレベルＳｉｇ（ｎ＋１）となる。その後の最初のソフトリセット動作時（第１のリセット期間ＴＲ１）に、フォトダイオード４の電位はレベルＳＲ１（ｎ＋１）となる。ＳＲ１（ｎ）とＳＲ１（ｎ＋１）とはノイズ相関があるため、
Ｓｉｇ（ｎ＋１）−ＳＲ１（ｎ＋１）
というように差をとれば、リセットノイズを大幅に低減できる。その後、ハードリセット動作時（第２のリセット期間ＴＲ２）にフォトダイオード４の電位はＨＲ（ｎ＋１）となって、１フレーム分の残像は消去され、それ以降に持ち越されない。即ち、残像は１フレームに限定される。最後のソフトリセット動作時（第３のリセット期間ＴＲ３）にフォトダイオード４の電位はＳＲ２（ｎ＋１）となる。これは、後続のフレームのためのリセット動作である。
【００７１】
上の例では、増幅用ＭＯＳトランジスタ１のドレインとリセット用ＭＯＳトランジスタ２のドレインとが共通に列単位でそれぞれドレイン線６に接続されていたが、これに限られるものではなく、図４（ｂ）に示すように両者が別々になっていても良い。図４（ｂ）の例では、リセット用ＭＯＳトランジスタ２のドレインは行単位でそれぞれ行方向に延びるリセットドレイン線６１に接続されている。図示しない第３の走査回路によって、リセットドレイン線６１を介してリセット用ＭＯＳトランジスタ２のドレインに行単位で２値のパルス状の駆動電圧φＲＤが順次印加される。これにより、リセット用ＭＯＳトランジスタ２のドレイン電位が行単位で制御される。一方、増幅用ＭＯＳトランジスタ１のドレインは列単位でそれぞれ列方向に延びるドレイン線６２に接続されている。ドレイン線６２を介して増幅用ＭＯＳトランジスタ１のドレインにＤＣ電位ＶＤが印加される。この図４（ｂ）の回路は、増幅用ＭＯＳトランジスタ１のドレイン電位がＶＤに固定されている以外は、図２、図３を用いて説明したのと同様に動作する。
【００７２】
また、当然ながら、トランジスタ１，２，３としては、Ｎチャネル型ＭＯＳトランジスタ以外の電界効果トランジスタを用いることもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態のＡＰＳ型イメージセンサにおける画素の回路構成を示す図である。
【図２】上記イメージセンサの或る画素の動作タイミングを示す図である。
【図３】図２に示した動作に従う画素のフォトダイオードの電位の変化を模式的に示す図である。
【図４】図４（ａ）は２次元イメージセンサの回路構成を例示する図、図４（ｂ）は同図（ａ）に示したものの変形例を示す図である。
【図５】従来のＡＰＳ型イメージセンサの、４画素を含む回路構成を示す図である。
【図６】上記イメージセンサの画素のハードリセット動作によるポテンシャル電位を示す図である。
【図７】上記イメージセンサの画素のソフトリセット動作によるポテンシャル電位を示す図である。
【図８】従来のＡＰＳ型イメージセンサの、回路構成の変形例を示す図である。
【図９】上記イメージセンサの動作タイミングを示す図である。
【符号の説明】
１  信号増幅用ＭＯＳトランジスタ
２  リセット用ＭＯＳトランジスタ
３  画素選択用ＭＯＳトランジスタ
１０  画素
【図１】
2005027013.tif 000003
【図２】
2005027013.tif 000004
【図３】
2005027013.tif 000005
【図４】
2005027013.tif 000006
【図５】
2005027013.tif 000007
【図６】
2005027013.tif 000008
【図７】
2005027013.tif 000009
【図８】
2005027013.tif 000010
【図９】
2005027013.tif 000011