(57)【要約】【課題】一つのコラムアドレスに対して複数のコラム選択ラインがイネーブルされる場合にも、チップ面積増大を最小化できるコラムリダンダンシー構造を有する半導体メモリ素子を提供すること。【解決手段】グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、エラーコラムの物理的な位置情報を備えるヒューズセット回路と、前記エラーコラムの物理的な位置情報に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段とを備える。【選択図】図６
2005322369.tif 000002
【特許請求の範囲】
【請求項１】
グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、
グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、
エラーコラムの物理的な位置情報を備えるヒューズセット回路と、
前記エラーコラムの物理的な位置情報に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
所定ビットのトランスファーバスに対応する所定個数のトランスファーラッチと、左側リダンダントトランスファーバス及び右側リダンダントトランスファーバスに対応するリダンダントトランスファーラッチから構成されたトランスファーラッチセットとを備える半導体メモリ素子において、
前記トランスファーラッチセットは、コラムリダンダント単位ブロックである左側ハーフブロック及び右側ハーフブロックに区分され、
左側ハーフブロックは、所定個数のノーマルＩ/Ｏと１個のリダンダントＩ/Ｏとを入力される所定個数のスイッチブロックと、エラーコラムのＩ/ＯをディセーブルさせてリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する左側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成され、
右側ハーフブロックは、所定個数のノーマルＩ/Ｏと１個のリダンダントＩ/Ｏとを入力される所定個数のスイッチブロックと、エラーコラムのＩ/ＯをディセーブルさせリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する右側コラムリダンダンシーアドレスヒューズセット回路/デコーダと
から構成されることを特徴とする半導体メモリ素子。
【請求項３】
各ハーフブロックは、
トランスファーバス対に接続され、所定ビットのノーマルＩ/Ｏを出力するためのノーマルトランスファーラッチセットと、一つのリダンダントトランスファーバス対に接続され、１ビットのリダンダントＩ/Ｏを出力するためのリダンダントトランスファーラッチと、
前記コラムリダンダンシーアドレスヒューズセット回路/デコーダから出力されたコラムリダンダントアドレスイネーブル信号及びコラムリダンダントアドレス信号、そして、リダンダンシーテストモードフラグ信号に応答して、それぞれ所定ビットのノーマルＩ/Ｏ及び１ビットのリダンダントＩ/Ｏを選択的に所定ビットのグローバルデータバスラインに出力するためのリダンダントＩ/Ｏスイッチング部と、
前記リダンダンシーテストモードフラグ信号に応答して、１ビットのリダンダントＩ/Ｏを１ビットのテストモードグローバルデータバスラインに出力するためのテストモードリダンダントＩ/Ｏスイッチング部と
を備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記リダンダンシーテストモードフラグ信号は、
ヒューズセット回路内のヒューズをカッティングしない状態で、ヒューズをカッティングしたことと同じ状態を提供し、テストを可能にするテストモード信号であることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
リダンダントＩ/Ｏスイッチング部は、
電源電圧端及び第１ノードの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第１ＰＭＯＳトランジスタと、
一方端子が接地電圧端に接続され、前記コラムリダンダントアドレス信号をゲートに入力される第１ＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタと前記第１ノードとの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第２ＮＭＯＳトランジスタと、
前記ノードｎ１に印加された信号を反転させるためのインバータと、
前記電源電圧端及び前記第１ノードの間に接続され、前記インバータの出力信号をゲートに入力される第２ＰＭＯＳトランジスタと、
前記インバータの出力信号及び前記リダンダンシーテストモードフラグ信号を入力とする第１ノアゲートと、
前記第１ノードに流れる信号及び前記リダンダンシーテストモードフラグ信号を入力とする第２ノアゲートと、
前記ノーマルＩ/Ｏと前記グローバルデータバスとの間に接続され、前記第１ノアゲートの出力信号をゲートに入力される第３ＮＭＯＳトランジスタと、
前記リダンダントＩ/Ｏと前記グローバルデータバスとの間に接続されて、前記第２ノアゲートの出力信号をゲートに入力される第４ＮＭＯＳトランジスタＭＮ１４と
からなることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項６】
ヒューズセット回路は、
電源電圧端に接続された複数のヒューズと、
互いに異なる組合のヒューズ接続を有する複数のコラムリダンダントアドレスブロックとを含んでなることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項７】
前記各コラムリダンダントアドレスブロックは、
一つのヒューズと接地電圧端との間に接続され、パワーアップ信号をゲートに入力される第１ＮＭＯＳトランジスタと、
該当するヒューズに接続されたインバータと、
該当するヒューズと接地電圧端との間に接続され、前記インバータの出力信号をゲートに入力される第２ＮＭＯＳトランジスタと
を含んでなることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記デコーダ回路は、
第１コラムリダンダントアドレス信号ＹＲＡ<３:４>に応答して、前記リダンダントアドレスイネーブル信号を復号化して、前記コラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ<０:３>を出力するための第１デコーダと、
第２コラムリダンダントアドレス信号ＹＲＡ<０:２>を復号化して、前記コラムリダンダントアドレス信号を出力するための第２デコーダと
を含んでなることを特徴とする請求項３に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ設計技術に関し、特に半導体メモリ素子のコラムリペア技術に関する。
【背景技術】
【０００２】
ＲＡＭをはじめとする大部分のメモリ素子は、一つのポート(すなわち一つのポートに複数の入/出力ピンセットが存在する)を備える。すなわち、チップセットとのデータ交換のための一つのポートだけを備えている。しかし、最近では、チップセットとメモリとの機能区分が曖昧になっていて、チップセットとメモリとの統合が考慮されている。このような傾向に照らして、周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチポートメモリ素子が必要とされている。しかし、このようなマルチポートメモリ素子を実現するためには、複数のポートのうちどのポートでも全てのメモリセルに対するアクセスが可能でなければならない。
【０００３】
よって本発明の出願人はマルチポートメモリ素子の構造を提案したことがある(韓国特許出願第２００３-９２３７５号参照)。
【０００４】
図１は、韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。
【０００５】
図１を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、それぞれ複数のメモリセルとローデコーダＲＤＥＣとを備え、コード領域を４分割している各四分面に一定個数と同じ分だけロー方向(図面では左右方向)に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置され印加されたコマンド、アドレスなどを使用して内部コマンド信号、内部アドレス信号、制御信号を生成し、メモリ素子を構成する各構成要素の動作を制御するための制御部１００と、各四分面の端に配置されて、それぞれ他のターゲットデバイスと独自の通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置され、並列データ伝送を行うための第１ないし第４グローバルデータバスＧＩ０_ＬＵ、ＧＩ０_ＲＵ、ＧＩ０_ＬＤ、ＧＩ０_ＲＤと、ロー方向に隣接した２グローバルデータバスとの間に配置され、２グローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと、各バンクのコラム方向(図面では上下方向)ロー方向にに配置されて、バンク内部のデータ伝送を行うための複数のトランスファーバスＴＢと、コラム方向に隣接した２バンクとの間に配置されて、２バンクそれぞれのトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと該当するバンクとが含まれた四分面のグローバルデータバスとの間に配置されて、各トランスファーバスＴＢと該当するグローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートとそのポートが含まれた四分面のグローバルデータバスとの間に配置されて、該当するポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸとを備える。
【０００６】
以下、前記のような２５６ＭマルチポートＤＲＡＭの細部構成を説明する。
【０００７】
１６個のバンクｂａｎｋ０〜ｂａｎｋ１５のそれぞれは、１６Ｍ(８Ｋロー×２Ｋコラム)のＤＲＡＭセルとローデコーダＲＤＥＣとを備え、各バンク内部には通常のＤＲＡＭコア領域で必須なビットライン感知増幅器、イコライザーなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面(左側上)にはｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６が、２四分面(右側上)にはｂａｎｋ８、ｂａｎｋ１０、ｂａｎｋ１２、ｂａｎｋ１４が、３四分面(左側下)にはｂａｎｋ１、ｂａｎｋ３、ｂａｎｋ５、ｂａｎｋ７が、４四分面(右側下)にはｂａｎｋ９、ｂａｎｋ１１、ｂａｎｋ１３、ｂａｎｋ１５がそれぞれ配置される。一方、ローデコーダＲＤＥＣは各バンクの一方に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、一つのページ(コラム)は、４個のセグメント(各セグメントは５１２個のセルから構成される)に区分される。
【０００８】
また、制御部１００はパケット形態で転送されたコマンド、アドレスなどを使用し、内部活性化コマンド信号(ＡＣＴ)、内部非活性化コマンド信号(ＰＣＧ)、内部リードコマンド信号(ＰＤ)、内部ライトコマンド信号(ＷＤ)などの内部コマンド信号と、活性化アレイアドレス(ＡＡＡ)、非活性化アレイアドレス(ＰＡＡ)、リードアレイアドレス(ＲＡＡ)、ライトアレイアドレス(ＷＡＡ)、ローアドレス(ＲＡ)、リードセグメントアドレス(ＲＳＡ)、ライトセグメントアドレス(ＷＳＡ)などの内部アドレス信号と、トランスファーゲート制御信号(ＴＧＣ)、パイプレジスタフラグ信号(ＰＲＦＧ)、パイプレジスタデータ駆動信号(ＤＰ)、ＤＲＡＭコアテストモードフラグ信号(ＤＴＭ)などの制御信号を生成し、メモリ素子をなす各構成要素の動作を制御するコントロールブロックである。
【０００９】
また、ポートｐｏｒｔ０〜ｐｏｒｔ７は各四分面のダイ(ｄｉｅ)端部分(該当するする四分面の全てのバンクが共有する長軸辺部分)にそれぞれ二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０、ｐｏｒｔ２が、２四分面にはｐｏｒｔ４、ｐｏｒｔ６が、３四分面にはｐｏｒｔ１、ｐｏｒｔ３が、４四分面にはｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ/Ｏインターフェスを支援し、それぞれ他のターゲットデバイス(例えば、チップセット、グラフィックチップ等)と独自の通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入/出力インターフェスを支援する場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７はデータ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝達された送/受信信号をバッファリングするためのパッドバッファ(リードバッファ、ライトバッファ)と、受信されたデータを復号化するためのデコーダと、送信するデータを符号化するためのエンコーダと、受信された直列データを並列データに変換して、送信する並列データを直列データに変換するためのデータ変換器などを備える。
【００１０】
また、１四分面のバンクとポート間には第１グローバルデータバスＧＩＯ_ＬＵが、２四分面には第２グローバルデータバスＧＩＯ_ＲＵが、３四分面には第３グローバルデータバスＧＩＯ_ＬＤが、４四分面には第４グローバルデータバスＧＩＯ_ＲＤが配置される。第１ないし第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤはそれぞれ該当する四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと接続になる両方向データバス(５１２ビット)である。
【００１１】
一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵは第１グローバルデータバス接続部ＰＲ_Ｕを通し接続することができて、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤは第２グローバルデータバス接続部ＰＲ_Ｄを通し接続することができる。第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄはグローバルデータバスのライン数(５１２個)に対応する両方向パイプレジスタを備える。
【００１２】
また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と該当するするバンクとに対応するバス接続部ＴＬを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、一つのセグメントに該当するするセルの数(例えば、５１２個)と同じで、差動バスで実現される。
【００１３】
また、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数と同じくらいのＭＯＳトランジスタで実現できる。トランスファーバスＴＢが差動バスであるので、一つのトランスファーバス接続部ＴＧは、総５１２組のＭＯＳトランジスタで実現できる。このような理由から、トランスファーバス接続部ＴＧをトランスファーゲートと称する。
【００１４】
また、バス接続部ＴＬは５１２個のトランスファーラッチが１セットであって、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路(ＤＲＡＭのＩ０感知増幅器に該当するする)とライト用バス接続回路(ＤＲＡＭのライトドライバーに該当するする)とから構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに載せられたリードデータを感知し、ラッチするためのリード感知増幅器及びラッチされるデータを該当するバンクが含まれた四分面のグローバルデータバスで駆動するためのリードドライバーとを備える。また、ライト用バス接続回路は、グローバルデータバスに載せられたライトデータを感知し、ラッチするためのライトラッチと、トランスファーバスＴＢでライトデータを駆動するためのライトドライバーとを備える。
【００１５】
また、データ伝達部ＱＴＲＸはそれに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための５１２個の送信機(ＱＴｘ)と、グローバルデータバスから印加されたリードデータを受信して該当するポートに伝達するための５１２個の受信機(ＱＲｘ)とを備える。
【００１６】
この他にも図示されていないが、提案された２５６ＭマルチポートＤＲＡＭは、ダイの各隅部分に配置され、外部電圧を印加されて内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポートの間、そして３四分面及び４四分面に対応するポートの間に配置されたテストロジック、ダイの端に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。
【００１７】
また、各四分面には制御部１００からバンクに達するコマンドライン(ＡＣＴ、ＰＣＧ、ＲＤ、ＷＤ)と、制御部１００からバンクに達するアドレスライン(ＡＡＡ<０:１>、ＰＡＡ<０:１>、ＲＡＡ<０:１>、ＷＡＡ<０:１>、ＲＡ<０:１２>、ＲＳＡ<０:１>、ＷＳＡ<０:１>)とが備えられる。そして、制御部１００の左右側にはそれぞれ制御部１００からトランスファーバス接続部ＴＧに達するトランスファーゲート制御ライン(ＴＧＣ<０:３>)が備える。
【００１８】
図２は、図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。
【００１９】
図２を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、従来の一般的なＤＲＡＭのように複数のメモリセルアレイ２００と、ビットライン感知増幅器アレイ２１０とを備える。一つのメモリセルアレイ２００を基準とすれば、一対のトランスファーバスＴＢ<０>、ＴＢｂ<０>は、メモリセルアレイ２００上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される(ボックスＡ参照)。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ他のセグメント選択信号ＳＧＳ<０:３>(従来の一般的なＤＲＡＭのコラム選択信号(Ｙｉ)に対応する信号である)に制御される。したがって、２Ｋコラムの場合、一つのローと一つのセグメントとが選択されれば、同時に５１２個のセルが選択されてそれに対応する５１２ビットのトランスファーバスＴＢ<０:５１１>とデータ交換を行う。
【００２０】
一方、１四分面の各バンクに対応するトランスファーバスＴＢは同一コラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧを介して接続することができる(５１２個のＴＧが１セットで構成され、総８セットである)。すなわち、トランスファーゲートＴＧは、同一コラム軸上に配置された２バンク(これをアレイと定義する)に対応するトランスファーバスＴＢの間に配置され、２トランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは制御部１００で生成される。
【００２１】
以下、上述のように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。
【００２２】
図３Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図であり、図３Ｂは、ノーマルライト経路を示す図である。
【００２３】
まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。
【００２４】
図３Ａを参照すれば、ポートｐｏｒｔ０を介してリード動作と関連したコマンド、アドレスなどがパケット形態で印加されれば、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号(ＡＣＴ)、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部リードコマンド信号(ＲＤ)、リードアレイアドレス(ＲＡＡ)及びリードセグメントアドレス(ＲＳＡ)を生成する。これによって、ビットライン感知増幅器ＢＬＳＡはリードセグメントアドレス(ＲＳＡ)に対応するセグメントの５１２ビットデータを感知増幅して、トランスファーバスＴＢ、ＴＢｂに駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに載せられたリードデータを感知し、第１グローバルデータバスＧＩ０_ＵＬにデータを駆動する。次いで、第１グローバルデータバスＧＩ０_ＵＬに伝達されたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信機ＱＲｘを経て、ポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは一定単位のパケットに変換されて直列データ形態でポートｐｏｒｔ０と接続されたターゲットデバイスに転送される。次いで、制御部１００は、内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するするアレイのローを非活性化させる。この時、該当するするアレイのトランスファーバス接続部ＴＧはスイッチオフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂの間の接続が切れるようにする。未説明の図面の符号「ＢＬ、ＢＬｂ」はビットライン対、Ｔはセルトランジスタ、Ｃはセルキャパシタをそれぞれ示す。
【００２５】
次いで、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。
【００２６】
図３Ｂを参照すれば、ポートｐｏｒｔ０を介しライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されれば、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号(ＡＣＴ)、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部ライトコマンド信号(ＷＴ)、ライトアレイアドレス(ＷＡＡ)及びライトセグメントアドレス(ＷＳＡ)を生成する。この時、制御部１００のスケジューリングによってポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータが、ライトセグメントアドレス(ＷＳＡ)に対応するセグメント(５１２個のメモリセル)に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＱＴＲＸの送信機ＱＴｘを経て、第１グローバルデータバスＧＩ０_ＵＬに負荷されて、バンクｂａｎｋ０のバス接続部ＴＬを介して、再びバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに負荷されたデータは、ライトセグメントアドレス(ＷＳＡ)に対応するビットライン感知増幅器ＢＬＳＡを介して、５１２個のメモリセルに格納される。次いで、制御部１００は内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するするアレイのローを非活性化させる。
【００２７】
図４Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図であり、図４Ｂは、クロスライト経路を示す図である。
【００２８】
まず、ポートｐｏｒｔ１を介して、バンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。
【００２９】
図４Ａを参照すれば、全般的な動作は上述したノーマルリード時とほぼ類似しているが、該当するするアレイのトランスファーバス接続部ＴＧがスイッチオン状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂに負荷されるデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩ０_Ｄ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を経て、ターゲットデバイスに伝送される。
【００３０】
次いで、ポートｐｏｒｔ１を介し、バンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。
【００３１】
図４Ｂを参照すれば、全般的な動作は上述したノーマルライト時とほぼ類似しているが、また該当するするアレイのトランスファーバス接続部ＴＧがスイッチオン状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３グローバルデータバスＧＩ０_Ｄ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経て、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂで負荷され、また後続の過程は上述したノーマルライト時と同じである。
【００３２】
一方、第１グローバルデータバスＧＩ０_ＵＬと第２グローバルデータバスＧＩ０_ＵＲとの間にデータ交換が必要な場合には、第１グローバルデータバス接続部ＰＲ_Ｕを介して、２グローバルデータバスを接続し、第３グローバルデータバスＧＩ０_Ｄと第４グローバルデータバスＧＩ０_ＤＲとの間にデータ交換が必要な場合には、第２グローバルデータバス接続部ＰＲ_Ｄｗｐを介して、２グローバルデータバスを接続すればよい。
【００３３】
上述のように提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７で全てのセグメントをアクセスでき、複数のポートを介してグローバルデータバスが重複使用されない範囲で独自のアクセスが可能なため、同時にマルチアクセスも可能である。また、新しい構造の採用を通して、コア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入/出力できる。したがって、レイアウト面積増大を最小化して、パッケージングが容易で、データバスでのデータ線路の間のスキュー問題を誘発せずにバンド幅を大きく増加させることができる。
【００３４】
一方、前記のようなマルチポートメモリ素子のように一つのコラムアドレスに対して、複数(２５６または５１２個)のコラム選択ラインＹｉがイネーブルされる半導体メモリ素子において、従来のようなコラムリペアを行う場合には多くの困難が伴う。
【００３５】
図５は、従来技術に係るコラムリダンダンシー方式を示す図である。
【００３６】
図５を参照すれば、従来技術に係るコラムリダンダンシー方式は、コラムエラーが発生する場合、エラーコラムアドレスに対してヒューズセットを切断し、コラム選択ラインＹｉをイネーブルさせるために入力されるコラムアドレスと切断されたヒューズセットアドレスとを比較し、同じであればｙｉｋｉｌｌｂ信号を活性化させてノーマルｙｉをディセーブルさせ、リダンダントｙｉをイネーブルさせる方式である。
【００３７】
このような従来のコラムリダンダンシー方式は、一つのコラムアドレスに対してイネーブルされるｙｉの数が少ない場合には非常に効果的であるが、上述したマルチポートメモリ素子のようにｙｉの数が増加する場合には、リダンダントセルの大きさが同じように増加するようになる。したがって、コラムリダンダンシーのためのセルが占める面積が増大するようになって、リペア効率もまた低下する。
【００３８】
一方、従来のコラムリダンダンシー方式は、コラムアドレスが存在しない半導体メモリ素子に採用が不可能であるという限界があった。
【発明の開示】
【発明が解決しようとする課題】
【００３９】
本発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、一つのコラムアドレスに対して複数のコラム選択ラインがイネーブルされる場合にも、チップ面積増大を最小化できるコラムリダンダンシー構造を有する半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００４０】
上記目的を達成するために、グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、エラーコラムの物理的な位置情報を備えるヒューズセット回路と、前記エラーコラムの物理的な位置情報に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００４１】
本発明の他の側面によれば、所定ビットのトランスファーバスに対応する所定個数のトランスファーラッチと、左側リダンダントトランスファーバス及び右側リダンダントトランスファーバスに対応するリダンダントトランスファーラッチから構成されたトランスファーラッチセットとを備える半導体メモリ素子において、前記トランスファーラッチセットは、コラムリダンダント単位ブロックである左側ハーフブロック及び右側ハーフブロックに区分され、
左側ハーフブロックは、所定個数のノーマルＩ/Ｏと１個のリダンダントＩ/Ｏとを入力される所定個数のスイッチブロックと、エラーコラムのＩ/ＯをディセーブルさせてリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する左側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成され、右側ハーフブロックは、所定個数のノーマルＩ/Ｏと１個のリダンダントＩ/Ｏとを入力される所定個数のスイッチブロックと、エラーコラムのＩ/ＯをディセーブルさせリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する右側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成されることを特徴とする半導体メモリ素子を提供する。
【００４２】
本発明ではヒューズセットの切断状態によって、ノーマルｙｉをディセーブルさせリダンダントＹｉをイネーブルさせる方式を使用しないで、エラーコラムの物理的な位置情報を有するヒューズセットを構成して、コラムエラーが発生した場合にヒューズセットをイネーブルさせてエラーコラムのＩ/Ｏをディセーブルさせ、リダンダントＩ/Ｏをその物理的な位置に転換するコラムリペア方式を使用する。これによって、一つのコラムアドレスに対して複数のコラム選択ラインがイネーブルされる場合にもチップ面積増大を最小化でき、コラムアドレスが存在しない半導体メモリ素子のコラムリペアが可能である。
【発明の効果】
【００４３】
本発明によれば、一つのコラムアドレスに対して複数のコラム選択ラインがイネーブルされる構造の半導体メモリ素子や、エラーコラムアドレスが存在しない場合にも效率的にコラムリペアを行い、これによってリダンダンシー効率を向上させてチップ面積の増加を防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。
【００４５】
図６は、本発明の実施の形態に係るマルチポートメモリ素子のコラムリダンダンシー方式を示す図である。
【００４６】
図６を参照すれば、本実施の形態に係るマルチポートメモリ素子は、１６Ｍセルアレイ(バンク側)６００に対し、６４ビットのトランスファーバスＴＢに対応する６４個のトランスファーラッチＴＬと、左側リダンダントトランスファーバスＲＴＢＬ及び右側リダンダントトランスファーバスＲＴＢＲに対応する２個のリダンダントトランスファーラッチＲＴＬとから構成された６６個の行うトランスファーラッチセット７００が８個存在する。すなわち、６４個のトランスファーラッチＴＬごとに２個のリダンダントトランスファーラッチＲＴＬを配置し、６６個のトランスファーラッチＴＬとグローバルデータバスＧＩＯとの間に６４個ずつのデータＤＱが交換されるようにした。未説明の図面の符号６１０はポート/ＰＲである。
【００４７】
図７は、図６の６６個のトランスファーラッチセット６６ＴＬのブロック図である。
【００４８】
図７を参照すれば、６６個の行うトランスファーラッチセット７００はまたハーフブロックに区分され、ハーフブロックがコラムリダンダント単位ブロックになる。
【００４９】
６６個のトランスファーラッチセット７００に対し、左側ハーフブロックは、３２個のノーマル個のノーマルＩ/Ｏと１個のリダンダントＩ/ＯＲＩＯＬを入力される３２個のスイッチブロック７１０と、エラーコラムのＩ/ＯをディセーブルさせてリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する左側コラムリダンダンシーアドレスＹＲＡヒューズセット回路/デコーダ７２０とを備え、右側ハーフブロックは３２個のノーマル個のノーマルＩ/Ｏと１個のリダンダントＩ/ＯＲＩＯＲを入力される３２個のスイッチブロック７１５と、エラーコラムのＩ/ＯをディセーブルさせてリダンダントＩ/Ｏをその物理的な位置に転換するための情報を提供する右側コラムリダンダンシーアドレスＹＲＡヒューズセット回路/デコーダ７２５とを備える。
【００５０】
図８は、図７のハーフブロックの詳細な構成を示す図である。
【００５１】
図８を参照すれば、各ハーフブロックはそれぞれ８個のトランスファーバス対ＴＢ、ＴＢｂに接続され、８ビットのノーマルＩ/Ｏ８ＴＬＩＯを出力するための４個のノーマルトランスファーラッチセット８００、８０２、８０４、８０６と、一つのリダンダントトランスファーバス対ＲＴＢ、ＲＴＢｂに接続され、１ビットのリダンダントＩ/Ｏ１ＲＴＬＩＯを出力するための１個のリダンダントトランスファーラッチＲＴＬと、左側コラムリダンダンシーアドレスＹＲＡヒューズセット回路/デコーダ７２０から出力されたコラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ<０:３>及びコラムリダンダントアドレス信号ＹＲＡＤ<０:７>と、リダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤに応答して、それぞれ８ビットのノーマルＩ/Ｏ８ＴＬＩＯ及び１ビットのリダンダントＩ/Ｏ１ＲＴＬＩＯを選択的に８ビットのグローバルデータバスライン８ＤＱに出力するための４個のリダンダントＩ/Ｏスイッチング部８１０、８１２、８１４、８１６と、リダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤに応答して、１ビットのリダンダントＩ/Ｏ１ＲＴＬＩＯを１ビットのテストモードグローバルデータバスラインＤＱＴＭに出力するためのテストモードリダンダントＩ/Ｏスイッチング部８１８とを備える。未説明の図面の符号８２０はポート/ＰＲを示す。また、リダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤはヒューズセット回路内のヒューズをカッティングしない状態でヒューズをカッティングしたような状態を提供し、テストを可能にするテストモード信号である。
【００５２】
図９は、図８のリダンダントＩ/Ｏスイッチング部８１０、８１２、８１４、８１６の回路構成を示す図である。
【００５３】
図９を参照すれば、リダンダントＩ/Ｏスイッチング部８１０、８１２、８１４、８１６は、それぞれ電源電圧端及びノードｎ１の間に接続され、コラムリダンダントアドレスイネーブル信号ＹＲＡＥＮをゲートを介して入力されるＰＭＯＳトランジスタＭＰ１１と、接地電圧端に接続されてコラムリダンダントアドレス信号ＹＲＡＤをゲートに入力されるＮＭＯＳトランジスタＭＮ１２と、ＮＭＯＳトランジスタＭＮ１２とノードｎ１との間に接続されて、コラムリダンダントアドレスイネーブル信号ＹＲＡＥＮをゲートに入力されるＮＭＯＳトランジスタＭＮ１１と、ノードｎ１に流れる信号を反転させるためのインバータＩＮＶ１１と、電源電圧端及びノードｎ１の間に接続されてインバータＩＮＶ１１の出力信号をゲートに入力されるＰＭＯＳトランジスタＭＰ１２と、インバータＩＮＶ１１の出力信号及びリダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤを入力とするノアゲートＮＯＲ１１と、ノードｎ１に流れる信号及びリダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤを入力とするノアゲートＮＯＲ１２と、ノーマルＩ/ＯＴＬＩＯとグローバルデータバスＤＱとの間に接続されてノアゲートＮＯＲ１１の出力信号をゲートに入力されるＮＭＯＳトランジスタＭＮ１３と、リダンダントＩ/ＯＲＴＬＩＯとグローバルデータバスＤＱとの間に接続されてノアゲートＮＯＲ１２の出力信号をゲートに入力されるＮＭＯＳトランジスタＭＮ１４とを備える。
【００５４】
すなわち、それぞれのリダンダントＩ/Ｏスイッチング部８１０、８１２、８１４、８１６はコラムリダンダンシーアドレスＹＲＡヒューズセット回路/デコーダから出力されたコラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ<０:３>及びコラムリダンダントアドレス信号ＹＲＡＤ<０:７>、そしてリダンダンシーテストモードフラグ信号ＴＭ_ＹＲＥＤに応答して、ノーマルＩ/ＯＴＬＩＯとグローバルデータバスＤＱとを接続するか、リダンダントＩ/ＯＲＴＬＩＯとグローバルデータバスＤＱとを接続する。
【００５５】
図１０は、図７のヒューズセット回路の構成を示す図であり、図１１は図７のデコーダ回路の構成を示す図である。
【００５６】
図１０を参照すれば、ヒューズセット回路は、電源電圧端ＶＤＤに接続された複数のヒューズＹＡＦ０、ＹＡＦ１、ＹＡＦ２、ＹＡＦ３、ＹＡＦ４、ＹＲＥＮＦと、互いに異なる組合のヒューズ接続を有する複数のＹＲＡブロックＹＲＡとを備える。
【００５７】
ここで、各ＹＲＡブロックは一つのヒューズと接地電圧端との間に接続されて、パワーアップ信号ｐｗｒｕｐをゲートに入力されるＮＭＯＳトランジスタＭＮ１５と、該当するヒューズに接続されたインバータＩＮＶ１２と、該当するヒューズと接地電圧端との間に接続されて、インバータＩＮＶ１２の出力信号をゲートに入力されるＮＭＯＳトランジスタＭＮ１６とを備える。
【００５８】
図１１を参照すれば、デコーダ回路はコラムリダンダントアドレス信号ＹＲＡ<３:４>に応答して、コラムリダンダントアドレスイネーブル信号ＹＲＡＥＮを復号化して、コラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ<０:３>を出力するための第１デコーダ９１０と、コラムリダンダントアドレス信号ＹＲＡ<０:２>を復号化して、コラムリダンダントアドレス信号ＹＲＡＤ<０:７>を出力するための第２デコーダ９１５とを備える。
【００５９】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【００６０】
例えば、上述した実施の形態ではマルチポートメモリ素子のコラムリペアの場合を例として説明したが、本発明のコラムリダンダンシー方式は一つのコラムアドレスに対して、複数のコラム選択ラインがイネーブルされる構造の半導体メモリ素子やエラーコラムアドレスが存在しない場合のどちらにも採用できる。
【図面の簡単な説明】
【００６１】
【図１】韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。
【図２】図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。
【図３Ａ】図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図である。
【図３Ｂ】図２に示す２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示す図である。
【図４Ａ】図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図である。
【図４Ｂ】図２に示す２５６ＭマルチポートＤＲＡＭのクロスライト経路を示す図である。
【図５】従来技術に係るコラムリダンダンシー方式を示す図である。
【図６】本発明の実施の形態に係るマルチポートメモリ素子のコラムリダンダンシー方式を示す図である。
【図７】図６の６６個のトランスファーラッチセット６６ＴＬのブロック図である。
【図８】図７のハーフブロックの詳細構成を示す図である。
【図９】図８のリダンダントＩ/Ｏスイッチング部８１０、８１２、８１４、８１６の回路構成を示す図である。
【図１０】図７のヒューズセット回路の構成を示す図であり、図１１は図７のデコーダ    回路の構成を示す図である。
【図１１】図７のデコーダ回路の構成を示す図である。
【符号の説明】
【００６２】
６００      １６Ｍセルアレイ
６１０      ポート/ＰＲ
【図１】
2005322369.tif 000003
【図２】
2005322369.tif 000004
【図３Ａ】
2005322369.tif 000005
【図３Ｂ】
2005322369.tif 000006
【図４Ａ】
2005322369.tif 000007
【図４Ｂ】
2005322369.tif 000008
【図５】
2005322369.tif 000009
【図６】
2005322369.tif 000010
【図７】
2005322369.tif 000011
【図８】
2005322369.tif 000012
【図９】
2005322369.tif 000013
【図１０】
2005322369.tif 000014
【図１１】
2005322369.tif 000015