(57)【要約】 【課題】  低温ポリシリコン画素ＴＦＴの漏電性質を減少し、且つ、画素ＴＦＴの集積回路を駆動する製造コストを減少する方法を提供すること。【解決手段】  本発明は、基板を提供し、前記基板の上に第一領域と第二領域を含むアモルファスシリコン層を形成し、その第一領域の上に光反射層を形成し、光源で前記アモルファスシリコン層を照射し、その第一領域に位置する光反射層がその第一領域に照射した光を一部反射し、その第一領域を第一ポリシリコン層に、その第二領域を第二ポリシリコン層に変換させ、前記第二ポリシリコン層のグレインサイズを前記第一ポリシリコン層のグレインサイズより大きいポリシリコン層に変換させる液晶ディスプレイ装置の製造方法である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
基板を提供するステップ、
前記基板の上に第一領域と第二領域を含んでなるアモルファスシリコン層を形成するステップ、
前記アモルファスシリコン層の前記第一領域の上に光反射層を形成するステップ、及び、
光源で前記アモルファスシリコン層を照射するステップを含み、
前記アモルファスシリコン層を照射するステップで、前記第一領域の光反射層が第一領域に照射した光を一部反射することにより、アモルファスシリコン層の第一領域を第一ポリシリコン層に、アモルファスシリコン層の前記第二領域を第二ポリシリコン層に変換させ、
前記第二ポリシリコン層のグレインサイズを前記第一ポリシリコン層のグレインサイズより大きいポリシリコン層に変換させる液晶ディスプレイ装置の製造方法。
【請求項２】
光反射層は、少なくとも一つの誘電体層を含む請求項１に記載の液晶ディスプレイ装置の製造方法。
【請求項３】
液晶ディスプレイ装置画素電極のスイッチング装置を含む第一の薄膜トランジスタを複数備える請求項１又は請求項２に記載の液晶ディスプレイ装置の製造方法。
【請求項４】
光源は、レーザー光である請求項１〜請求項３のいずれか１項に記載の液晶ディスプレイ装置の製造方法。
【請求項５】
レーザー光は、エキシマレーザー、又は、グリーンレーザーを含む請求項４に記載の液晶ディスプレイ装置の製造方法。
【請求項６】
光反射層は、酸化物を含む請求項１〜請求項５のいずれか１項に記載の液晶ディスプレイ装置の製造方法。
【請求項７】
光反射層は、窒化物を含む請求項１〜請求項６のいずれか１項に記載の液晶ディスプレイ装置の製造方法。
【請求項８】
第一の薄膜トランジスタを複数形成後、第二ポリシリコン層を用いて第二の薄膜トランジスタを複数形成するステップを更に含む請求項３〜請求項７のいずれか１項に記載の液晶ディスプレイ装置の製造方法。
【請求項９】
基板にアモルファスシリコン層を形成するステップの前に、基板の上にバッファ層を形成するステップを更に含む請求項１〜請求項８のいずれか１項に記載の液晶ディスプレイ装置の製造方法。
【請求項１０】
基板、
前記基板の上に形成され、第一のグレインサイズを有する第一ポリシリコン層と、第二のグレインサイズを有する第二ポリシリコン層を含むパターン化したポリシリコン層、及び
前記第一ポリシリコン層を含む第一型薄膜トランジスタを複数含む液晶ディスプレイ装置。
【請求項１１】
第二ポリシリコン層を含む第二の薄膜トランジスタを複数含む請求項１０に記載の液晶ディスプレイ装置。
【請求項１２】
基板とパターン化したポリシリコン層の間に、バッファ層を更に含む請求項１０又は請求項１１に記載の液晶ディスプレイ装置。
【請求項１３】
基板を提供するステップ、
前記基板の上に第一領域と第二領域を含むアモルファスシリコン層を形成するステップ、
前記アモルファスシリコン層の前記第一領域の上に光反射層を形成するステップ、
光源で前記アモルファスシリコン層を照射するステップを含み、
前記アモルファスシリコン層を照射するステップで、前記第一領域の光反射層が第一領域に照射した光を一部反射することにより、アモルファスシリコン層の第一領域を第一ポリシリコン層に、アモルファスシリコン層の前記第二領域を第二ポリシリコン層に変換させ、
前記第二ポリシリコン層のグレインサイズを前記第一ポリシリコン層のグレインサイズより大きいポリシリコン層に変換させる、異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【請求項１４】
光反射層は、少なくとも一つの誘電体層を含む請求項１に記載の異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【請求項１５】
光源は、レーザー光である請求項１３又は請求項１４に記載の異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【請求項１６】
レーザー光は、エキシマレーザー、又は、グリーンレーザーを含む請求項１５に記載の異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【請求項１７】
光反射層は、酸化物を含む請求項１３〜請求項１６のいずれか１項に記載の異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【請求項１８】
光反射層は、窒化物を含む請求項１３〜請求項１７のいずれか１項に記載の異なるグレインサイズの領域を有するポリシリコン層の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ装置とその製造方法に関し、特に、漏電を低下できる低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を備える液晶ディスプレイ装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来のアクティブマトリクスの液晶ディスプレイは、通常、ガラス、又はクオーツ基板と、その上の複数の画素電極とスイッチング装置から構成される。各画素は、関連したゲートラインとデータラインによって定義される。各画素は、蓄積キャパシタを有し、スイッチング装置の画素電極に接続される。
【０００３】
薄膜トランジスタを画素スイッチング装置とする液晶ディスプレイは、低電力消耗、薄型、軽量と、低駆動電圧であることから、デスクトップ型、ノート型パソコンと、その他の装置のディスプレイ設備として用いるのに非常に適している。従って、薄膜トランジスタを有するアクティブマトリクスの液晶ディスプレイは、近年のディスプレイ装置の主流となっている。
【０００４】
アクティブマトリクスの液晶ディスプレイの価格が一般的に受け入れられるようにするため、画素ＴＦＴの集積回路を駆動する製造コストを減少することが液晶ディスプレイ発展の主な方向の一つである。そして、これに鑑み、低温ポリシリコンＴＦＴの液晶ディスプレイが目下、研究開発の目標となっている。
【０００５】
低温ポリシリコンＴＦＴの製造プロセスでは、まず、アモルファスシリコン層が基板の上に堆積され、続いて、エキシマレーザーによって前記アモルファスシリコン層にアニ−リングプロセスを行う。前記レーザーアニ−リングのプロセスでは、前記アモルファスシリコン層を結晶化させ、大きな、均一した配列のグレインのポリシリコン層を形成する。また、低温ポリシリコンＴＦＴの製造プロセスでは、駆動装置とその他の関連する回路は、前記基板の外部の周辺回路領域内に製造され、前記周辺回路領域は、画素ＴＦＴ（基板の上に位置する画素領域内）と隣接する。
【０００６】
アクティブマトリクスの液晶ディスプレイの場合でいえば、前記周辺回路領域内の低温ポリシリコンＴＦＴは、高キャリア移動度（ｍｏｂｉｌｉｔｙ）と導通状態の電流特性を有していなければならず、画素領域内の低温ポリシリコンＴＦＴは、低漏電の性質を有していなければならない。しかし、仮にポリシリコン層のグレインが大きい場合、前記ポリシリコン層は、低漏電特性の薄膜トランジスタを製造し難い。
【特許文献１】米国特許第６６０２７６５号公報
【特許文献２】米国特許第６５５５８７５号公報
【特許文献３】米国特許第５８５１８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
アクティブマトリクスの液晶ディスプレイに上述の特性を具備させるために、従来のアクティブマトリクスの液晶ディスプレイは、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）、又は、オフセット構造の方式を用いて、低温ポリシリコン画素ＴＦＴの漏電性質を減少している。しかし、これらの構造（ＬＤＤとオフセット構造）は、追加のマスク、注入プロセスとプロセス設備を用いらなければならず、更に、プロセスを複雑にし製造のコストを増加する。また、これらの構造は、周辺回路領域のＴＦＴ内のキャリア移動に制限をきたす。
【課題を解決するための手段】
【０００８】
上述の問題を解決するために、本発明は、液晶ディスプレイ装置の製造方法を提供する。前記方法は、以下のステップを含む。まず、基板を提供する。続いて、前記基板の上に第一領域と第二領域を含むアモルファスシリコン層を形成する。続いて、前記アモルファスシリコン層の第一領域の上に光反射層を形成する。続いて、光源で前記アモルファスシリコン層を照射し、ポリシリコン層に変換する。このステップでは、前記アモルファスシリコン層の第一領域に位置する光反射層は、前記アモルファスシリコン層の第一領域に照射した光を一部反射し、前記アモルファスシリコン層の第一領域をポリシリコン層の第一領域に、前記アモルファスシリコン層の第二領域をポリシリコン層の第二領域に変換させる。前記ポリシリコン層の第一領域は、第一のポリシリコングレインサイズを有し、前記ポリシリコン層の第二領域は、第二のポリシリコングレインサイズを有する。最後に、前記第一領域のポリシリコン層について、複数の第一の薄膜トランジスタを形成する。
【０００９】
本発明は、また、液晶ディスプレイ装置に関する。基板を含み、前記基板の上にパターン化したポリシリコン層が形成され、前記パターン化したポリシリコン層は、第一のポリシリコングレインサイズを有する第一領域と、第二のポリシリコングレインサイズを有する第二領域を含む。また、前記液晶ディスプレイ装置は、前記第一領域のポリシリコン層を含む複数の薄膜トランジスタを更に有する。
【００１０】
本発明は、更に、アモルファスシリコンを結晶化させ異なるポリシリコングレインサイズの領域を有するポリシリコン層の形成方法を提供する。この方法は、以下のステップを含む。まず、基板を提供する。続いて、前記基板の上に第一領域と第二領域を含むアモルファスシリコン層を形成する。続いて、前記アモルファスシリコン層の第一領域の上に光反射層を形成する。続いて、レーザー光で前記アモルファスシリコン層を照射し、前記アモルファスシリコン層をポリシリコン層に変換する。このステップでは、前記アモルファスシリコン層の第一領域に位置する光反射層は、前記アモルファスシリコン層の第一領域に照射した光を一部反射し、前記アモルファスシリコン層の第一領域をポリシリコン層の第一領域に、前記アモルファスシリコン層の第二領域をポリシリコン層の第二領域に変換させる。前記ポリシリコン層の第一領域は、第一のポリシリコンのグレインサイズを有し、前記ポリシリコン層の第二領域は、第二のポリシリコンのグレインサイズを有し、且つ、前記第二のポリシリコン層のグレインサイズは、前記第一のポリシリコン層のグレインサイズより大きい。
【発明の効果】
【００１１】
本発明の異なるポリシリコングレインサイズの領域を有するポリシリコン層の形成方法、液晶ディスプレイ装置及びその製造方法によれば、低温ポリシリコン画素ＴＦＴの漏電性質を減少させることができ、よって、画素ＴＦＴの集積回路を駆動する製造コストを減少することができる。
【発明を実施するための最良の形態】
【００１２】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しつつ詳細に説明する。
【００１３】
図１〜５は、１シリーズの断面構造図であり、本発明で述べた液晶ディスプレイ装置の好ましい実施例のフローチャートの説明に用いられる。
【００１４】
図１Ａを参照すると、まず、絶縁基板１０を提供し、以下に述べる液晶ディスプレイを形成するステップを完成する。基板１０は、例えばガラスを用いることができ、画素域１２と周辺回路域１４を含む。画素ＴＦＴは、画素域１２内に形成され、その他の周辺回路は、駆動装置として機能するＴＦＴは、周辺回路域１４内に形成される。続いて、バッファ層２０を基板１０の上に形成する。バッファ層２０は、酸化ケイ素、窒化ケイ素、又は、それらが混合して構成された、単層又は、多層の誘電材料層からなることができる。この層は、化学気相堆積法、及び／又は物理気相堆積法によって形成することができる。バッファ層２０の好ましい膜厚は、０．１５μｍ〜０．３μｍの範囲の間であることができる。
【００１５】
図１Ｂでは、アモルファスシリコン（ａ−Ｓｉ）層３０によって構成された半導体層が、バッファ層２０の上に形成される。アモルファスシリコン層３０は、化学気相堆積法、及び／又は、物理気相堆積法によって形成することができる。アモルファスシリコン層３０の好ましい膜厚は、０．０４μｍ〜０．０６μｍの範囲の間であることができる。
【００１６】
続いて、図１Ｃのように、光反射層４０をアモルファスシリコン層３０の上に形成する。光反射層４０は、単層又は多層膜によって構成することができる。光反射層４０は、酸化ケイ素、酸化タンタル、窒化ケイ素、又は、多種混合によって構成され、これらの膜層の数と構成成分は、必要とする反射量と用いるレーザー光の波長により定められる。光反射層４０は、プラズマ化学気相成長法又は蒸着法によって形成することができる。光反射層４０の膜厚の範囲は、合計で０．０７μｍ〜１．５μｍの範囲の間であることができ、単一の場合の膜厚範囲は、０．１５μｍ〜１．３μｍの範囲の間であることができる。
【００１７】
そして、図２のように、周辺回路域１４内の一部の光反射層４０を取り除く。このステップでは、取り除かれていない光反射層４２は、画素域１２を完全に覆う。一部の光反射層４０を取り除く方法は、例えば、ウェットエッチングを合わせたフォトエッチングのステップからなることができる。
【００１８】
図３のように、レーザーアニーリングプロセスを用いてアモルファスシリコン層３０を結晶化し、ポリシリコン３０’を形成する。このレーザーアニーリングプロセス中では、波長が３０８ｎｍのエキシマレーザー、又は、５３２ｎｍのグリーンレーザーを用い、アモルファスシリコン層３０を照射する。上述で用いるレーザー以外に、その他の波長を有するレーザー（例えば、２４７ｎｍのレーザー）も用いることができる。このレーザーアニーリングプロセスの温度は、通常は、低温ポリシリコン（ＬＴＰＳ）の形成温度（６００℃）より低い。
【００１９】
上述のレーザーアニーリングプロセスによってアモルファスシリコン層３０’を形成するステップでは、画素域１２を覆っている光反射層４２は、その上に照射したレーザー光１５を一部反射する。よって、光反射層４２で覆われたアモルファスシリコン層３０がアニーリングプロセスの時のエネルギー密度を減少することができ、よって、比較的小さいポリシリコングレインサイズ（直径で約０．１μｍ小さい）を有するポリシリコン層３１を形成する。また、周辺回路域１４内の光反射層４２に覆われていないアモルファスシリコン層３０は、その上に光反射層４２がないことからレーザー光を反射することができ、よって、レーザー光１５の全てのエネルギー（アニーリングプロセス中、比較的高いエネルギー密度を有する）を吸収するため、光反射層に覆われていないアモルファスシリコン層によって変換されたポリシリコン層３２は、比較的大きいポリシリコングレインサイズ（直径約０．３μｍ〜０．４μｍ）を有する。
【００２０】
以上の説明からわかるように、レーザーアニーリングのプロセスでは、光反射層４０は、その上に照射した特定の波長を有するレーザー光を一部反射することで、形成されるポリシリコン層３１のポリシリコングレインサイズをコントロールしている。ここでは、光反射層４２の全体的な反射係数と厚さによって、レーザー光の反射量を調整することができる。本発明では、光反射層４２が必要とする、レーザー光が作り出す反射量は、画素域１２のポリシリコン層３１が必要とするポリシリコングレインサイズにより決められる。具体的に言えば、光反射層４２のレーザー光反射率は、１％〜９９％とすることができる。
【００２１】
次に、図４のように、エッチングステップで光反射層４２を取り除き、続いて、フォトエッチングプロセスでポリシリコン層３１と３２をパターン化する。このステップでは、ポリシリコン層３１と３２は、複数のアイランド５０ａ〜５０ｄとして形成される（ここでは、簡略して４つのアイランドのみ表示する）。画素域１２のアイランド５０ａと５０ｂは、比較的小さいポリシリコングレインサイズを有し、本発明の述べた液晶ディスプレイ装置の画素薄膜トランジスタは、アイランド５０ａと５０ｂによってソースとドレインとなり、画素域１２内に形成される。また、周辺回路域１４のアイランド５０ｃと５０ｄは、比較的大きいポリシリコングレインサイズを有する。液晶ディスプレイ装置の周辺駆動の薄膜トランジスタは、アイランド５０ｃと５０ｄによってソースとドレインとなり、画素域１２内に形成される。
【００２２】
図５は、本発明で述べた画素薄膜トランジスタ構造６０の断面図を示している。画素構造６０は、画素域１２の中に形成され、且つ、相補型トランジスタ構造によって構成される。相補型トランジスタ構造は、ポリシリコンアイランド５０ａを含むＰＭＯＳトランジスタ７０と、ポリシリコンアイランド５０ｂを含むＮＭＯＳトランジスタ８０によって構成される。ＰＭＯＳトランジスタ７０は、ポリシリコンアイランド５０ａによって形成されたソース領域７１、チャネル領域７２とドレイン領域７３を含み、ＮＭＯＳトランジスタ８０は、ポリシリコンアイランド５０ｂによって形成されたソース領域８１、チャネル領域８２とドレイン領域８３を含む。ＰＭＯＳトランジスタ７０とＮＭＯＳトランジスタ８０のゲート電極７４と８４は、それぞれ各チャネル域７２と８２の上の第一絶縁層６２の上に形成される。ＰＭＯＳトランジスタ７０のソースとドレイン接触域７５と７６と、ＮＭＯＳトランジスタ８０のソースとドレイン接触域８５と８６は、第二絶縁層６３の上に形成され、第一絶縁層６２と第二絶縁層６３を穿通し、ソース／ドレイン電極と接触する。画素電極９０は、第三絶縁層６４の上に形成され、ＮＭＯＳトランジスタのドレイン接触域８３と電気的接続することができ、適当な電圧が画素構造６０に提供された時、画素構造６０は、ＮＭＯＳトランジスタ８０とＰＭＯＳトランジスタ７０を通して画素電極９０をオン、又はオフにすることができる。
【００２３】
本発明で述べた反射層は、単一の材料層、又は、多層の材料層によって構成されることができる。図６は、本発明の好ましい実施例を示しており、単一の誘電体層１０１からできた反射層１１０を用いて、ベース１００の上に形成される。仮にレーザー光１５が法線状の入射角（入射角：０度）で入射した場合、反射層の反射係数（Ｒ）は、下記の方程式によって算出することができる。
【数１】
2005244230.tif 000003
【００２４】
ｎ１は、単一な誘電体層１０１の屈折率であり、ｎ０は、空気の屈折率（ｎ０＝１は、全ての波長の光）であり、ｎＥ＝ｎ1２／ｎｓで、ｎｓは、ベース１００の屈折率であり、ベースは、ガラス基板の上のアモルファスシリコン層に形成されてなることができる。
【００２５】
ｎ０＝１を公式（１）の中に代入すると、下記公式（２）のようにとなる。また、公式（３）のｄは、反射層の厚さで、ｙは、入射レーザーの波長である。
【数２】
2005244230.tif 000004
【数３】
2005244230.tif 000005
【００２６】
仮に、単一の誘電体層１０１が酸化ケイ素（屈折率１．４６）からなる場合、ｎ１＝１．４６を公式（２）に代入すると、反射係数（Ｒ）を算出することができる。また、仮に単一の誘電体層１０１が窒化ケイ素（屈折率２）からなる場合、ｎ１＝２を公式（２）に代入する。
【００２７】
図７は、本発明のもう一つの好ましい実施例を示しており、多層の誘電体層１０１〜１０５を用いて反射層１１０となり、ベース１００の上に形成される。仮にレーザー光１５が法線の入射角（入射角：０度）で入射する場合、反射層の反射係数（Ｒ）は、下記の方程式によって算出することができる。
【００２８】
多膜層反射層の反射率は、下記の公式によって算出することができる。
【数４】
2005244230.tif 000006
【００２９】
ｎ０は、空気の屈折率（ｎ０＝１は、全ての波長の光）であり、ｎｓは、ベース１００の屈折率であり、ベースは、ガラス基板の上のアモルファスシリコン層に形成されてなることができる。ｎＥ＝（ｎ１ｎ３ｎ５）２／［（ｎ２ｎ４）２ｎｓ］で、且つ、誘電体層１０１〜１０５の屈折率は、それぞれｎ１、ｎ２、ｎ３、ｎ４、ｎ５である。
【００３０】
上述の公式（２）と公式（４）からわかるように、高屈折率の誘電体層の材料は、低屈折率の材料と比べ、比較的大きい反射率を有する。
【００３１】
図８は、ポリシリコングレインサイズ（ｙ軸）とエキシマレーザーアニ−リング（ＥＬＡ）のエネルギー密度（ｘ軸）との関係を示している。図からわかるように、Ｅｃは、ＥＬＡのエネルギー密度が最適な点であり、即ち、レーザーアニ−リングプロセスがＥｃのエネルギー密度の時、最も大きなポリシリコングレインサイズを作ることができ、エネルギー密度がＥｃより小さい場合、比較的小さいポリシリコングレインサイズを形成する。
【００３２】
図９は、異なるポリシリコングレインサイズを有する薄膜トランジスタのドレインＩｄの電流とゲートＶｇ電圧の関係図を示している。ＥＤ１、ＥＤ２とＥＤ３は、異なるエネルギー密度で結晶化したポリシリコンを示しており、グレインのサイズは、ＥＤ１＜ＥＤ２＜ＥＤ３である。図９からわかるように、大きなポリシリコングレインサイズを有する薄膜トランジスタは、高い漏電を示している。
【図面の簡単な説明】
【００３３】
【図１Ａ】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（基板への画素ＴＦＴ、駆動ＴＦＴ、バッファ層の形成）。
【図１Ｂ】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（アモルファスシリコン半導体層の形成）。
【図１Ｃ】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（光反射層の形成）。
【図２】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（一部の光反射層を取り除くステップ）。
【図３】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（レーザーアニーリングプロセスを用いてアモルファスシリコン層を結晶化するステップ）。
【図４】本実施例での液晶ディスプレイ装置製造のフローチャートの断面図（エッチングステップで反射層を除去後、フォトエッチングプロセスでポリシリコン層をパターン化するステップ）。
【図５】本実施例の画素薄膜トランジスタ構造の断面図。
【図６】単一の膜層を用いて光反射層とした本発明の好ましい実施例の断面図。
【図７】複数の膜層を用いて光反射層とした本発明の好ましい実施例の断面図。
【図８】ポリシリコングレインサイズ（ｙ軸）とエキシマレーザーアニ−リング（ＥＬＡ）のエネルギー密度（ｘ軸）の関係を示す図。
【図９】異なるポリシリコングレインサイズを有する薄膜トランジスタのドレイン電流とゲート電圧の関係図を示す図。
【符号の説明】
【００３４】
１０  基板
１２  画素域
１４  周辺回路域
１５  レーザー光
２０  バッファ層
３０  アモルファスシリコン層３０
３０’ポリシリコン層
３１  比較的小さいポリシリコングレインサイズ
３２  比較的大きいポリシリコングレインサイズ
４０、４２  光反射層
５０ａ、５０ｂ、５０ｃ、５０ｄ  ポリシリコンアイランド
６０  画素構造
６２  第一絶縁層
６３  第二絶縁層
６４  第三絶縁層
７０  ＰＭＯＳトランジスタ
７１、８１  ソース領域
７２、８２  チャネル領域
７３、８３  ドレイン領域
７４、８４  ゲート電極
７５、８５  ソース接触域
７６、８６  ドレイン接触域
９０  画素電極
１００  ベース
１０１、１０２、１０３、１０４、１０５  誘電体層
１１０  反射層
【図１Ａ】
2005244230.tif 000007
【図１Ｂ】
2005244230.tif 000008
【図１Ｃ】
2005244230.tif 000009
【図２】
2005244230.tif 000010
【図３】
2005244230.tif 000011
【図４】
2005244230.tif 000012
【図５】
2005244230.tif 000013
【図６】
2005244230.tif 000014
【図７】
2005244230.tif 000015
【図８】
2005244230.tif 000016
【図９】
2005244230.tif 000017