(57)【要約】【課題】  整合比を低くすることにより、より効率的なドハティ型増幅器を提供する。【解決手段】  入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部で構成され、負荷インピーダンスがＺ0でＺ2＜Ｚ0／２のときはＺ１＜Ｚ0であり、Ｚ2＜Ｚ0／４のときはＺ１＜Ｚ0／２であり、Ｚ2＜Ｚ0／８のときはＺ１＜Ｚ0／４あることを特徴とするドハティ型増幅器。【選択図】  図１
2005322993.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部と、負荷インピーダンスがＺ0である負荷抵抗より構成され、Ｚ2＜Ｚ0／２のときはＺ１＜Ｚ0であることを特徴とするドハティ型増幅器。
【請求項２】
入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部と、負荷インピーダンスがＺ0である負荷抵抗より構成され、Ｚ2≦Ｚ0／４のときはＺ１≦Ｚ0／２あることを特徴とするドハティ型増幅器。
【請求項３】
入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部と、負荷インピーダンスがＺ0である負荷抵抗より構成され、Ｚ2≦Ｚ0／８のときはＺ１≦Ｚ0／４あることを特徴とするドハティ型増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば移動体通信システムなどの無線通信システムに備えられる基地局装置や中継増幅装置などに増幅器に関するものであり、特に装置の効率化をもたらすドハティ型増幅器に関するものである。
【０００２】
ここで、無線通信システムとしては、例えば、携帯電話システムや簡易型携帯電話システム（ＰＨＳ：Personal Handy Phone System）、それらのインフラを利用したデータ通信システムなどの種々なシステムが用いられてもよい。
【０００３】
また、通信方式としては、例えば、ＣＤＭＡ（Code Division Multiple Access）方式
やＷ（Wide band）-ＣＤＭＡ方式やＴＤＭＡ(Time Division Multiple Access)方式やＦＤＭＡ(Frequency Division Multiple Access)方式などの種々な方式が用いられてもよい。
【０００４】
ここで、本発明に係る増幅装置などの構成としては、必ずしも、以上に示したものに限られず、種々な構成が用いられてもよい。
【０００５】
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は種々な分野に適用することが可能なものである。
【背景技術】
【０００６】
近年無線通信分野において、携帯電話等の携帯端末に代表されるように装置の小型化が求められているが、基地局等においても同様であり、それに伴い全体の消費電力に影響する電力増幅器の高効率化が要求されている。さらに基地局においてはアンテナ間のケーブル損失の低減から近傍に設置される高周波増幅器が小型化を求められている。
【０００７】
一般に半導体素子を用いた高周波電力増幅器の電力効率は出力が大きくなるほど高くなり、飽和出力の近傍で最も効率が高くなる。また、飽和出力のレベルは、使う半導体素子の大きさに依存する。このため、低出力時の効率を良くしようとして、小さい半導体素子を用いて飽和出力レベルの低い増幅器を作ると、高出力時に必要とする出力が得られない。逆に、大きい半導体素子を用いて高出力時で高効率となる増幅器を作ると低出力時に効率が低下する。
【０００８】
以上のように、出力レベルが高く、さらに効率の高い増幅器を構成することは非常に困難であった。しかしながら、出力レベルが高く、高効率という二つの条件を補うドハティ型増幅器が開発された。ドハティ型増幅器については、例えば特許文献１に記載されている。
【特許文献１】特許１２７９４４号公報  （第２−３頁、第１図）
【０００９】
ドハティ型増幅器の基本的構成を図１を用いて説明する。図1において、１は入力端子、２は分配器、３は９０度位相をずらす位相変換部、４はドハティ合成部、５はλ/4インピーダンス変換部、６は出力、７は出力負荷である。出力負荷７は基本的に固定されている。
【００１０】
１０は入力整合回路、１１はドハティ型増幅器においてキャリアアンプと呼ばれる増幅素子、１２は出力整合回路、２０は入力整合回路、２１はドハティ型増幅器においてピークアンプと呼ばれる増幅素子、２２は出力整合回路である。
また、ドハティ合成部４に設けられている４１はλ/4インピーダンス変換部、４２は合成点である。
【００１１】
次に動作について説明する。
入力端子１に入力された高周波信号は分配器２で分配される。一方は入力整合回路１０を通じて増幅素子１１に入力され増幅され、出力整合回路１２に出力され、さらにλ/４インピーダンス変換部４１で変換される。
分配された他方の高周波信号は、位相変換部３に入力され位相を９０度ずらし、入力整合回路２０を通じて増幅素子２１へ入力され増幅され、出力整合回路２２へ出力される。
【００１２】
入力整合回路１０→増幅素子１１→出力整合回路１２→λ/４インピーダンス変換部４１を経由した信号と、位相変換部３→入力整合回路２０→増幅素子２１→出力整合回路２２を経由した信号はドハティ合成部４の合成点４２にて合成される。
ドハティ合成部のλ/4インピーダンス変換部４１のインピーダンスＺ１は出力６の負荷抵抗７のインピーダンスＺ０の1/２に設定される。
【００１３】
増幅素子１１はＡ級またはＡＢ級にバイアスされており、入力信号の入力レベルにかかわらず増幅動作を実施して出力信号を出力する。一方、増幅素子２１はＢ級またはＣ級にバイアスされており、瞬時入力が小さい場合には動作しない状態であり、増幅素子２１の直流消費電力は０あるいは十分に小さく、増幅器としての効率も高い。一方、瞬時入力電力が十分に大きい場合には増幅素子２１が動作状態となって、増幅素子２１への入力信号を増幅し、出力信号を発生する。ここで増幅素子１１の出力電力と増幅素子２１の出力電力とを合成することにより、結果として大きな飽和電力を有する増幅器を構成することになる。但し、ドハティ型増幅器は単にＡ級またはＡＢ級にバイアスされた増幅器と、Ｂ級またはＣ級にバイアスされた増幅器を組み合わせた回路として得られるのではなく、増幅素子１１の出力側に設けられたλ／４インピーダンス変換部４１の機能に基づいて増幅素子１１の見かけの負荷インピーダンスを変化させることによって一層の高効率化を実現している。
【００１４】
この効率の様子を示すと理論的に図２のようになる。図２の横軸バックオフは増幅素子１１、増幅素子２１の両方が飽和した入力レベルを０ｄＢとし、横軸数値は入力を下げた時の値を示している。ｂは一般的Ｂクラス動作させたときの効率を示し、ａはドハティ型増幅器の効率を示す。
ａにおいて、Ａの領域はキャリアアンプである増幅素子１１のみが動作している。
遷移領域であるＢの状態はキャリアアンプの他に、ピークアンプである増幅素子２１も動作している状態となる。領域Ｃはキャリアアンプ、ピークアンプ共に最大出力が出ている状態となる。
【００１５】
Ａの領域を説明すると図３（ａ）のような状態になる。これからもわかるように、キャリアアンプである増幅素子１１のルートのみが動作する。従ってキャリアアンプの最終負荷はＺ0／２となる。ここで、λ/４インピーダンス変換部５から負荷７を見たインピーダンスＺ２は式１：
【数１】
2005322993.tif 000003
で表される。
【００１６】
又、Ｃ領域は両方最大出力が出ているので、出力側回路は図３（ｂ）のようになる。ただし、Ｚ２は考察容易のため２つに分離している。従ってキャリアアンプである増幅素子１１、ピークアンプである増幅素子２１の最終負荷はそれぞれＺ0となる。
【００１７】
遷移領域であるＢでは図３（ｃ）のようになる。それぞれの増幅器の最終負荷は増幅素子１１はＺ0/２〜Ｚ0、増幅素子２１は∞〜Ｚ0となる。さらに詳細に、増幅素子１１の出力整合回路１２から見たインピーダンスは式２：
【数２】
2005322993.tif 000004
となる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上のように、ドハティ型増幅器は理論的には効率が良くなる。しかしながら、現実的には高出力化を行うと、設計通りの出力や効率が得られない問題が生じる。
一般的な高周波素子はシングルエンド型が多い。これは増幅素子のインピーダンスが数Ω程度と高く容易に負荷インピーダンスＺ0にマッチングを得やすいからである。しかしながら、増幅素子が大きくなる高出力タイプは０、数Ω程度となり、インピーダンス比が高く容易に負荷インピーダンスＺ０にマッチングが取れなくなる。
【００１９】
従って高出力増幅素子は一般的にプッシュプルトランジスタにせざるを得なくなる。プッシュプルトランジスタで負荷Ｚ0に供給しようとすると１個あたりの増幅素子の負荷はＺ0／２となり、インピーダンス比はシングルエンド型に比べて半分になる。
【００２０】
ドハティ増幅器は特に図２のＡ領域では負荷インピーダンス出力整合回路１２より見たインピーダンスは２Ｚ０と通常のシングルエンドタイプと比べて２倍になっており、又プッシュプルタイプと比べて４倍となっている。一般的なＣＤＭＡ用信号やマルチキャリア信号ではピークファクタ（ピーク電力／平均電力）が１０ｄＢ前後であり、図２のバックオフ１０ｄＢ前後の効率は極めて重要となる。従ってドハティ型増幅器のキャリアアンプの負荷インピーダンスは非常に高く、マッチングが得られにくくなっている。特にバックオフ１０ｄＢ前後はＡ領域であり、よってキャリアアンプの効率がドハティ型増幅器の効率に非常に重要になる。
【００２１】
本発明は上述した問題点を解決するためになされたものであり、キャリアアンプ及びピークアンプの負荷インピーダンスを低く取る事により、ピーク、キャリア共に出力整合を取りやすくするものである。
【課題を解決するための手段】
【００２２】
以上のような問題を解決するために、入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部で構成され、負荷インピーダンスがＺ0でＺ2＜Ｚ0／２のときはＺ１＜Ｚ0であることを特徴とするドハティ型増幅器を提供する。
【００２３】
また、入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部で構成され、負荷インピーダンスがＺ0でＺ2＜Ｚ0／４のときはＺ１＜Ｚ0／２あることを特徴とするドハティ型増幅器を提供する。
【００２４】
さらに、入力信号を増幅するキャリア信号増幅部と、入力信号のピーク成分のみを増幅するピーク信号増幅部と、前記キャリア信号増幅部の後段に設けた第１の出力整合回路と、前記第一の出力整合回路の後段に設けたインピーダンス値がＺ１である第一のインピーダンス変換部と、前記ピーク信号増幅部の後段に設けた第２の出力整合回路と、前記キャリア信号増幅部と前記ピーク信号増幅部により増幅された信号を合成し、インピーダンス値がＺ２である合成部と、負荷インピーダンスがＺ0でＺ2＜Ｚ0／８のときはＺ１＜Ｚ0／４あることを特徴とするドハティ型増幅器を提供する。
【発明の効果】
【００２５】
本発明によれば、ドハティ合成部のインピーダンスを低くすることができ、それによりキャリア、ピークそれぞれの負荷インピーダンスが少なくなり、出力整合を取りやすくなり、性能の向上を図ることができる。さらに、ドハティ合成部やインピーダンス変換部に採用したストリップラインの幅を太くすることができるため、損失が低下する。また、ストリップライン幅を従来どおりにすれば、プリント基板厚が薄くなり材料の高いプリント基板は安価になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施例について図3、図４、図５を参照しつつ説明する。図４、図５において図３と同符号のものは同様の構成であり、説明を省略する。
【実施例１】
【００２７】
本発明における第一の実施例を図3を用いて説明する。
図２の（ａ）のＡの領域、つまりキャリアアンプである増幅素子１１のみが動作している状態を説明すると図3（ａ）のような状態になる。図3（ｂ）はＣの領域の図である。４１1はキャリアアンプである増幅素子１１の後段に設けたドハティ合成部４のλ/４インピーダンス変換部である。
【００２８】
図3（ａ）からわかるように、Ａの領域ではキャリアアンプである増幅素子１１のルートのみが動作する。一般的なＣＤＭＡ用信号やマルチキャリア信号はピークファクタ（ピーク電力／平均電力）が１０ｄＢ前後であり、そのため図２のバックオフ１０ｄＢ前後の効率が極めて重要となる。バックオフ１０ｄＢ前後はＡの領域であり、キャリアアンプである増幅素子１１の効率が重要となる。
【００２９】
ここではキャリアアンプである増幅素子１１の出力マッチング回路のインピーダンスを２Ｚ０以下とする。この時、λ/４インピーダンス変換部４１1のインピーダンスＺ１はＺ１＜Ｚ０とすることができ、Ｚ２はＺ０／２以下とする。
【００３０】
このようにドハティ合成部のインピーダンスを低くすることにより、出力整合がとりやすくなり、性能の向上を図ることが可能となる。
【実施例２】
【００３１】
本発明における第一の実施例を図４を用いて説明する。
図２の（ａ）のＡの領域、つまりキャリアアンプである増幅素子１１のみが動作している状態を説明すると図４（ａ）のような状態になる。図４（ｂ）はＣの領域の図である。４１２はキャリアアンプである増幅素子１１の後段に設けたドハティ合成部４のλ/４インピーダンス変換部である。
【００３２】
図４（ａ）からわかるように、Ａの領域ではキャリアアンプである増幅素子１１のルートのみが動作する。一般的なＣＤＭＡ用信号やマルチキャリア信号はピークファクタ（ピーク電力／平均電力）が１０ｄＢ前後であり、そのため図２のバックオフ１０ｄＢ前後の効率が極めて重要となる。バックオフ１０ｄＢ前後はＡの領域であり、キャリアアンプである増幅素子１１の効率が重要となる。
【００３３】
ここではキャリアアンプである増幅素子１１の出力マッチング回路のインピーダンスを従来のＡ領域の２Ｚ０以下からＺ０以下とする。この時、λ/４インピーダンス変換部４１２のインピーダンスＺ１を通常の値の１／２以下にすることができ、Ｚ２はＺ０／４以下にする。このとき、λ/４インピーダンス変換部５のインピーダンスＺ３は式1からもわかるように、Ｚ２がＺ０／４以下になるので、通常の値Ｚ０/√（２）からＺ０／２以下になる。より具体的に説明すると、合成点のインピーダンスＺ2をＺ０／４とすると、Ｚ1はＺ０／２となり、出力整合回路１２の負荷インピーダンスはＺ０（Ａ領域）からＺ０／２（Ｃ領域）に下がる。Ｚ2がＺ０／４より小さい場合は他のインピーダンスは比例的に下がる。
【００３４】
このようにドハティ合成部のインピーダンスを低くすることにより、出力整合がとりやすくなり、性能の向上を図ることが可能となる。
【実施例３】
【００３５】
本発明における第ニの実施例を図５を用いて説明する。
図２の（ａ）のＡの領域、つまりキャリアアンプである増幅素子１１のみが動作している状態を説明すると図５（ａ）のような状態になる。図５（ｂ）はＣの領域の図である。４１３はキャリアアンプである増幅素子１１の後段に設けたドハティ合成部のλ/４インピーダンス変換部である。
【００３６】
図５（ａ）からもわかるように、Ａの領域ではキャリアアンプである増幅素子１１のルートのみが動作する。一般的なＣＤＭＡ用信号やマルチキャリア信号ではピークファクタ（ピーク電力／平均電力）が１０ｄＢ前後であり、そのため図２のバックオフ１０ｄＢ前後の効率が極めて重要となる。バックオフ１０ｄＢ前後はＡ領域であり、キャリアアンプである増幅素子１１の効率が重要となる。
【００３７】
ここではキャリアアンプである増幅素子１１の出力マッチング回路のインピーダンスを従来のＡ領域の２Ｚ０からＺ０／２以下とする。この時、λ/４インピーダンス変換部４１３のインピーダンスＺ１を通常の値のＺ０からＺ０／４以下になり、Ｚ２はＺ０／８になる。このとき、λ/４インピーダンス変換部５のインピーダンスＺ３は式１からもわかるように、Ｚ２がＺ０／８以下になるので、通常の値Ｚ０/√（２）からＺ０／２√（２）以下になる。より具体的に説明すると、合成点のインピーダンスＺ2をＺ０／８とすると、Ｚ1はＺ０／４となり、出力整合回路１２の負荷インピーダンスはＺ０／２（Ａ領域）からＺ０／４（Ｃ領域）に下がる。Ｚ2がＺ０／８より小さい場合は他のインピーダンスは比例的に下がる。
【００３８】
このようにドハティ合成部のインピーダンスを低くすることにより、出力整合がとりやすくなり、性能の向上を図ることが可能となる。
【００３９】
以上のような構成にするとピークアンプ２１の負荷は従来より負荷変動が激しくなるが、Ｃ領域ではマッチングが得やすくなる。
【００４０】
本構成によりドハティ合成部４のインピーダンスが下がり、λ/４インピーダンス変換部５の変換比が大きくなるが、増幅素子の出力インピーダンスからドハティ合成部までのインピーダンス比に較べて小さいので、ここでは問題が無い。
ここで、λ/４インピーダンス変換部５の回路としてＱを上げずに変換する方法が考えられるが、既存の技術において多々存在する。さらに、増幅素子はプリント基板に実装し、ドハティ合成しながら出力６の負荷７に電力を供給するがドハティ合成部４のロードライン変換用λ／４線路は従来の５０Ωから１２．５Ωに、またドハティ合成部のインピーダンスが６．２５Ωの場合、λ/４インピーダンス変換部のλ／４線路は３５Ωから１７Ωとなり、線路が太くなりロス低下も小さい。ストリップラインの幅を従来通りにすれば基板厚を薄くすることが可能となり、経済的に安価にドハティ型増幅装置を作成することも可能である。このドハティ合成部のインピーダンスを下げることにより更なる利点も存在する。
【００４１】
以上ではドハティ合成点のインピーダンスＺ2をＺ0／４以下として説明したが、それに限るものではなく、Ｚ0／２より小さい場合でも効果がある。
【図面の簡単な説明】
【００４２】
【図１】ドハティ型増幅器の基本図面。
【図２】ドハティ型増幅器の効率を表した図。
【図３】本発明のドハティ型増幅器の動作説明図。
【図４】本発明のドハティ型増幅器の動作説明図。
【図５】本発明のドハティ型増幅器の動作説明図。
【符号の説明】
【００４３】
１…入力
２…分配器
３…位相変換部
４…ドハティ合成部
４１１、４１２、４１３、５…λ/４インピーダンス変換部
６…出力
７…負荷
１１、２１…増幅素子
１０、２０…入力整合回路、
１２、２２…出力整合回路
４２…合成点
【図１】
2005322993.tif 000005
【図２】
2005322993.tif 000006
【図３】
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【図４】
2005322993.tif 000008
【図５】
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