(57)【要約】【課題】  高機能化を図りつつ、設計効率を向上させた半導体集積回路装置を提供する。【解決手段】  第１の方向に延在する第１電源供給線の下部に電源電圧線又は接地線と内部回路の電源供給線とを接続する第１スイッチ素子を配置した第１セルと、第２方向に延在する第２電源供給線の下部に第１ウェル領域に接続された第１バイアス配線と第１バックバイアス配線を接続する第２スイッチ素子及び第２ウェル領域に接続された第２バイアス配線と第２バックバイアス配線を接続する第３スイッチ素子を配置した第２セルと、第１と第２電源供給線を相互に接続する角部電源供給線の下部に第１スイッチ素子の制御を行う電源スイッチコントローラ、第１と第２バイアス線と対応する上記電源電圧線と接地線を接続する第４及び第５スイッチ素子、これらと第２と第３スイッチ素子との切り替えを制御する制御回路を分散させた複数種類からなる第３セルにより内部回路を取り囲む。【選択図】  図１
2005286082.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
第１の方向に並行に延在する電源電圧線及び回路の接地線からなる第１電源供給線と、かかる第１電源供給線の半導体基板を含む下層に配置され、上記電源電圧線又は回路の接地線と上記内部回路の対応する電源供給線との間に設けられた第１スイッチ素子とを含む第１セルと、
上記第１の方向と直交する第２方向に並行に延在する電源電圧線及び回路の接地線からなる第２電源供給線と、かかる第２電源供給線の半導体基板を含む下層に配置され、上記内部回路の第１導電型ＭＯＳＦＥＴが形成される第１ウェル領域に接続された第１バイアス配線と第１バックバイアス配線との間に設けられた第２スイッチ素子又は上記内部回路の第２導電型ＭＯＳＦＥＴが形成される第２ウェル領域に接続された第２バイアス配線と第２バックバイアス配線との間に設けられた第３スイッチ素子のいずれかを含む第２セルと、
上記内部回路が形成される素子領域の角部に対応し、上記第１電源供給線と第２電源供給線と電源電圧線と回路の接地線とを相互に接続する角部電源供給線と、かかる角部電源供給線の半導体基板含む下層に配置され、上記第１セルの第１スイッチ素子の制御を行う電源スイッチコントローラ、上記第１バイアス線と上記第２バイアス線と対応する上記電源電圧線と回路の接地線とを接続する第４スイッチ素子及び第５スイッチ素子、これら第４スイッチ素子及び第５スイッチ素子と前記第２スイッチ素子と第３スイッチ素子との切り替えを制御する制御回路が分散されてなる複数種類からなる第３セルとを備え、
上記内部回路を取り囲むように、しかも対応する電源供給線が相互に接続されるよう上記第１セル、第２セル及び第３セルが上記内部回路の大きさに対応して複数個設けられてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１方向に対応して、上記第１電源供給線と、かかる第１電源供給線の半導体基板含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第４セルと、
上記第２方向に対応して第２電源供給線と、かかる第２電源供給線の半導体基板を含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第５セルとを更に備え、
上記第１セルと並んで上記第４セルが配置され、
上記第２セルと並んで上記第５セルが配置されてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記角部電源供給線のうち、１つの角部電源供給線に対応して上記第１セルの第１スイッチ素子の制御を行う電源スイッチコントローラが設けられる第６セルとされ、
上記角部電源供給線のうちの残りの角部電源供給線に対応して上記第１バイアス線と上記第２バイアス線と対応する上記電源電圧線と回路の接地線とを接続する第４スイッチ素子及び第５スイッチ素子、これら第４スイッチ素子及び第５スイッチ素子と前記第２スイッチ素子と第３スイッチ素子との切り替えを制御する制御回路とが分散されてなる第７セルとされてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１方向に対応して上記第１セルよりも第１方向の長さが短くされた上記第１電源供給線を有する第８セルを更に備え、
上記第１セル、第４セルと並んで上記第８セルが配置されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１方向に配列される第１、第４及び第８セルには、上記第１電源供給線の下層に上記第１方向に延長される複数の第１配線層が配置されてなり、
上記第１配線層は上記第１スイッチ素子のスイッチ制御を行う制御信号の伝達に用いられるものを含むことを特徴とする半導体集積回路装置。
【請求項６】
請求項３において、
上記第２方向に配列される第２及び第５セルには、上記第２電源供給線の下層に上記第２方向に延長される複数の第２配線層が配置されてなり、
上記第２配線層は上記第２、第３スイッチ素子のスイッチ制御を行う制御信号の伝達に用いられるものを含むことを特徴とする半導体集積回路装置。
【請求項７】
請求項４において、
上記第１の方向に並行に延在する電源電圧線及び回路の接地線からなる第１電源供給線を有する第９セルを更に備え、
上記内部回路が形成される半導体領域上において、上記第９セルを第１方向に並べて上記対向する第２セル又は第５セル間の上記電源電圧線及び回路の接地線を相互に接続してなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば複数の機能モジュールごとに回路ブロックに分割して、それぞれに独立に電源電圧を供給するようにしたシステムＬＳＩ（大規模集積回路）等に利用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明を成した後の公知例調査によって、半導体集積回路に複数の機能モジールを組み込んだものとして特開２００３−２１８６８２公報、マクロセルによって環状電源を結線するものとして特開平１１−００８３０６号公報の存在が報告された。しかしながら、これらの特許文献には後述するような本願発明が解決しようとする技術的課題に関しては何ら記載されていない。
【特許文献１】特開２００３−２１８６８２公報
【特許文献２】特開平１１−００８３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせて成るＣＭＯＳ回路においては、入力信号が変化しないときにはいずれか一方のＭＯＳＦＥＴがオフ状態となるために理論的には直流電流が流れないので低消費電力となるという特徴を持っている。しかしながら、素子の微細化が進展するに従い、オフ状態のＭＯＳＦＥＴに流れるリーク電流が無視できない。特に、大規模集積回路では膨大な数の素子が形成されるために半導体集積回路装置としてみたときには大きなリーク電流が流れてしまう。
【０００４】
そこで、ＬＳＩの中に機能モジュール毎にブロック分割し、それぞれの機能に合わせた電源供給方式を検討した。ＲＯＭのように電源遮断しても電源再投入に際して回路動作には影響が無い回路では、前記特許文献１にも記載されているようにスタンバイモードのときには電源電圧を遮断しまえば、上記リーク電流も無くして低消費電力にすることができる。これに対してレジスタ等のように記憶回路を持つものでは、何も動作をしないスタンバイモードのときでも上記レジスタ等の記憶情報を保持するために電源電圧を遮断してしまうことはできない。そこで、ＭＯＳＦＥＴのバックゲートにバイアス電圧を供給して実効しきい値電圧を大きくして、上記リーク電流を大幅に低減しつつＭＯＳＦＥＴのオン／オフはそのまま維持することを考えた。
【０００５】
上記ＲＯＭのようにその機能としては電源遮断しても回路動作上は問題無い回路においても、電源投入から動作可能になるまで起動時間を短くすることが必要な回路では、上記電源電圧を遮断してしまうスタンバイモードと上記バックゲートにバイアス電圧を供給していわば半動作状態にするスタイバイモードとを設けることが便利である。かかるバックバイアスを供給するモードは、直流試験を高精度で行うために上記リーク電流を低減させることは有効であることにも気が付いた。このように電源仕様が異なる複数の機能モジュールを半導体集積回路装置に構成する場合、個々の機能モジュール毎に電源回路の設計やレイアウトを行う必要があり、設計作業が増大し、それに伴い人為的なミスも多くなってしまい設計効率が低下してしまう。また、半導体集積回路に銅配線層を用いた場合についての電源配線についても合わせて検討した。
【０００６】
この発明の目的は、高機能化を図りつつ、設計効率を向上させた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１の方向に並行に延在する電源電圧線及び回路の接地線からなる第１電源供給線の下部に、上記電源電圧線又は回路の接地線と内部回路の対応する電源供給線との間を接続する第１スイッチ素子を配置した第１セルと、第１の方向と直交する第２方向に並行に延在する第２電源供給線の下部に、内部回路の第１ウェル領域に接続された第１バイアス配線と第１バックバイアス配線を接続する第２スイッチ素子及び上記内部回路の第２ウェル領域に接続された第２バイアス配線と第２バックバイアス配線を接続する第３スイッチ素子を配置した第２セルと、内部回路が形成される素子領域の角部に対応し、上記第１電源供給線と第２電源供給線を相互に接続する角部電源供給線の下部に、上記第１セルの第１スイッチ素子の制御を行う電源スイッチコントローラ、上記第１バイアス線と上記第２バイアス線と対応する上記電源電圧線と回路の接地線とを接続する第４スイッチ素子及び第５スイッチ素子、これら第４スイッチ素子及び第５スイッチ素子と前記第２スイッチ素子と第３スイッチ素子との切り替えを制御する制御回路とを分散させた複数種類からなる第３セルとにより、内部回路を取り囲むように、しかも対応する電源供給線が相互に接続されるよう複数個設ける。
【発明の効果】
【０００８】
電源遮断による低消費電力、バッグゲートでの動作を維持しつつ低消費電力や短時間での再起動が要求される内部回路に対する電源供給回路の共通化ができ、かかる電源供給回路を機能ブロックでの高精度の直流テストにも適用できる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体集積回路装置の一実施例の概略レイアウト図が示されている。同図においては、この発明に係る半導体集積回路装置に形成される電源供給線を中心にしたレイアウトが示されている。上記電源供給線は、電源電圧線と回路の接地線が一対とされており、そのうち接地線側に斜線を付すことにより配線レイアウトを判り易くしている。
【００１０】
この実施例の半導体集積回路装置は、２種類の電源電圧ｖｃｃとｖｄｄによって動作するようにされる。特に制限されないが、電源電圧ｖｃｃは、３．３Ｖのような比較的高い電圧とされ、電源電圧ｖｄｄは、１．２Ｖのような低い電圧とされる。上記比較的高い電源電圧ｖｃｃは、アナログ・論理向の電源電圧ｖｃｃａａと、入出力用回路用の電源電圧ｖｃｃｑ及び内部回路用の電源電圧ｖｃｃｉが設けられる。上記各電源電圧ｖｃｃａａ、ｖｃｃｑ、ｖｃｃｉのそれぞれに対応して回路の接地電位ｖｓｓａａ、ｖｓｓｑ、ｖｓｓｉが設けられる。半導体チップの外周に沿って太い配線で示された電源供給線は、アナログ回路用とデジタル回路用に２分割されており、外側に電源電圧ｖｃｃａａ、ｖｃｃｑが配置され、それぞれの内側に回路の接地線ｖｓｓａｓ、ｖｓｓｑが配置される。また、ｖｃｃ系回路として、特定の回路機能を持つ内部回路としては、ｖｃｃ系論理とアナログ論理とがあり、それぞれを取り囲むように細い配線で示された電源供給線が設けられる。ｖｃｃ系論理を取り囲む電源供給線は、電源パッドｖｃｃｉ及びｖｓｓｉと接続されている。アナログ論理を取り囲む電源供給線は、上記太い電源供給線とともに電源パッド（ＰＡＤ）ｖｃｃａａ及びｖｓｓａａに接続される。
【００１１】
電源供給線ｖｄｄとｖｓｓは、上記太い配線で示された電源供給線の内側に沿って環状に細い配線で示されたものと、後に説明する内部回路に対応したものとが設けられる。上記環状に設けられｖｄｄ系電源供給線は、入出力インターフェイスにおいてｖｄｄ系の内部信号を上記ｖｃｃ系のような大振幅信号の信号に変換するレベル変換回路の動作電圧、常時動作するｖｄｄ系の内部回路、例えばｖｄｄ系論理１、ｖｄｄ系論理２及びｖｃｃ系論理との間で信号の授受を行うマイクロｉｏ等の動作電圧として用いられる。上記ｖｄｄ系で動作する内部回路としては、ｖｄｄ系論理１とｖｄｄ系論理２が設けられる。これらの回路ブロックを取り囲むように細い配線で示された電源供給線が設けられる。ｖｄｄ系論理２は、ｖｄｄ系論理１や、上記環状の電源線で動作する内部回路とのノイズ分離のために、ｖｄｄｉとｖｓｓｉのように独立した電源供給パッド（ＰＡＤ）が設けられている。
【００１２】
上記電源供給線に対応して、電源パッド（ＰＡＤ）ｖｃｃとｖｓｓ、ｖｄｄとｖｓｓ、ｖｃｃｑとｖｓｓｑ、ｖｃｃａａとｖｓｓａａがそれぞれ必要に応じて複数組設けられる。代表として例示的に示されている他のパッド（ＰＡＤ）としては、ａｉｏはアナログ信号の入出力を行うものであり、ｖｄｄ系のｄｉｏはデジタル入出力を行うものであり、前記ｖｄｄ系論理１、ｖｄｄ系論理２との間で直接的に信号の入出力を行う。ｖｃｃ系の入出力用のパッドは、同図では省略されている。そして、パッドに対応して示されている四角のブロックは、入出力インターフェイス回路を構成する。入出力インターフェイスに対応した信号入出力用のパッドは、パッドｄｉｏやａｉｏのように代表するものが例示的に示されている。特に、デジタル系の入出力パッドは、上記電源パッドと並んで半導体チップの外周を取り囲むように多数設けられている。
【００１３】
この実施例では、ｖｄｄ系論理１とｖｄｄ系論理２の内部回路ブロックに対して、電源投入時においても何も動作を行わないときに低消費電力モードにされる機能が設けられる。この低消費電力モードを実現するために内部回路を取り囲むように形成された電源供給線の下部にパワースイッチＰＳＷが設けられ、上記電源供給線のコーナー（角部）の電源供給線の下部には、パワースイッチ制御回路ＰＳＷＣが配置される。また、後述するような電源供給線のインピーダンスを下げる等の目的で、上記対応する回路を取り囲むように形成された各電源供給幹線線（ｖｃｃとｖｓｓ、ｖｄｄとｖｓｓ、ｖｃｃｑとｖｓｓｑ、ｖｃｃａａとｖｓｓａａ）は、上記ボンディンンパッドと同じ工程で形成される比較的厚い厚さのアルミニュウムパッド配線ＡＬＰで形成されている。
【００１４】
図２には、図１のｖｄｄ系論理２に対応した電源供給線の一実施例のレイアウト図が示されている。この実施例では、電源供給線がセル方式で構成される。セルの種類は、特に制限されないが、大きく分けてＡないしＤの４種類が容易される。図面のＡ〜Ｄの文字の向きに従って、セルＣは縦方向に延長される電源供給線を構成する。セルＢは横方向に延長される電源供給線を構成する。そして、セルＡは、上記縦と横の電源供給線を接続する角（コーナー）部の電源供給線を構成する。また、セルＢは、特に制限されないが、標準セルと、長さ調整のための小セルＢが設けられている。
【００１５】
セルＥは、上記ｖｄｄ系論理２が形成される上部に、上記縦方向に延長するような電源供給線を構成し、対向するセルＢ間を接続する。このセルＥは、後述する電源メッシュを構成するのに用いられる。セルＤは、内部繋ぎセルであり、上記縦方向に延長される電源供給線から横方向に延びて、内部回路の内部電源線との繋ぎを行うために用いられる。上記セルＡないしＥのうち、セルＡ、Ｂ及びＣの下部には、上記パワースイッチ素子やパワースイッチ制御回路を構成する回路素子が配置される。これに対して、上記セルＥは電源供給線のみとされる。セルＤは、内部電源線との繋ぎの下層配線が設けられる。
【００１６】
図３には、前記図１のｖｄｄ系論理１に対応した電源供給線の下部の一実施例の概略レイアウト図が示されている。この実施例では、主にセルＣとセルＡとの関係が例示的に示されている。セルＣは、スイッチが設けられる。このスイッチは、特に制限されないが、上部に設けられた電源電圧ｖｄｄｉとｖｓｓｉのうち、回路の接地線ｖｓｓｉに一端が接続され、他端には内部ロジック領域に回路の接地電位を供給する接地線に接続される。特に制限されないが、内部ロジック領域は、後述するようにゲートアイレ等のようにＣＭＯＳ論理回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが形成されるウェル領域が横長に形成されており、かかるウェル領域に沿ってスイッチが対応して設けられる。上記ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルに沿って横方向に内部回路の接地線ｖｓｓが配置される。これに対して、ＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域に沿って横方向に電源線ｖｄｄが配置される。同図において、内部ロジック領域を縦積に分割しているブロックは、上記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが形成される回路領域に対応している。
【００１７】
左上部にコーナーに配置されたセルＡには、上記セルＣに設けられたスイッチのオン／オフを制御する電源ＳＷコントローラ（パワースイッチ制御回路ＰＳＷＣ）が設けられる。この電源ＳＷコントローラで形成されたスイッチ制御信号は、同図に点線で示したような電源ＳＷ制御信号線を通して各スイッチに伝えられる。同図において、内部ロジック領域の左側に配置されたセルＣに設けられた電源ＳＷ（スイッチ）を制御する電源ＳＷ制御信号線は、かかるセルＣに設けられた配線領域を利用して各セルＣのスイッチに伝えられる。
【００１８】
内部ロジック領域の右側に配置されたセルＣに設けられた電源ＳＷを制御する電源ＳＷ制御信号線は、横方向に配置されるセルＢに設けられた配線領域及びセルＡに設けられた配線領域を利用して右側に配置されるセルＣのスイッチに伝えられる。上記スイッチは、上記のように内部回路の電源供給制御に用いられるものであるため、上記角部においては、かかるスイッチを設ける必要はない。そこで、上記のように電源ＳＷコントローラ（パワースイッチ制御回路ＰＳＷＣ）を配置することによって、電源供給線下部における回路形成領域の有効利用を図るものである。
【００１９】
図４には、図３の電源ＳＷコントローラ（ＰＳＷＣ）と電源ＳＷ及び内部ロジックの関係を説明するための一実施例の回路図が示されている。内部ロジックを代表する回路として示されているインバータ回路は、電源線ｖｄｄと内部接地線ｖｓｓｍを通して伝えられる動作電圧で動作する。上記内部ロジックの電源線ｖｄｄは上記外部端子から供給された電源電圧が前記のようなパッド及び配線経路を通して定常的に伝えられる。内部接地線ｖｓｓｍは、代表として例示的に示されている電源ＳＷ（スイッチ）としてのＮチャネルＭＯＳＦＥＴＱ１、Ｑ２を通して、上記内部回路を取り囲むように形成された接地線ｖｓｓに接続される。前記のようなセルＣに対応して設けられる複数のスイッチとしてのＭＯＳＦＥＴのゲートｇには、電源ＳＷ制御信号が共通に供給される。
【００２０】
電源ＳＷコントローラ（ＰＳＷＣ）は、制御信号ｒｅｑに応答して上記ＭＯＳＦＥＴＱ１、Ｑ２等のスイッチ制御信号を形成する。内部ロジックにおいて、ＭＯＳＦＥＴＱ１、Ｑ２を高速にオフ状態からオン状態に切り替えると、内部ロジックのインバータ回路や論理ゲート回路等において入力信号が不定であること等に対応して一斉に電流が流れて、電源電圧ｖｄｄや回路の接地電位ｖｓｓに大きなノイズを発生させたり、システムの電源装置に対して瞬時に大きな電流供給を負担させたりしてしまう。そこで、この実施例では、２つの駆動回路Ｃ１ｄｒｖとＣ２ｄｒｖ及びそれにより出力信号を生成する出力回路Ｃ１とＣ２及び電源ＳＷ制御信号のレベルを判定する判定回路Ｃ３とタイマー回路Ｔｉｍｅｒによって上記ＭＯＳＦＥＴＱ１，Ｑ２等を２段階に分けて駆動するような電源ＳＷ制御信号が形成される。
【００２１】
制御信号ｒｅｑによってパワーオン動作が指示されると、駆動回路Ｃ１ｄｒｖがそれに応答して出力回路Ｃ１を通して上記パワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧を上昇させる。上記出力回路Ｃ１は、その電流供給能力が小さなＭＯＳＦＥＴにより形成されており、多数のパワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等のゲートｇが接続されることによって大きな負荷容量を持つ電源ＳＷ制御信号線のレベルは徐々に立ち上がる。これにより、パワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等は、そのゲート電圧がしきい値電圧以上にされたとき、比較的小さな電流を流すように制御されており、前記のように内部ロジックのインバータ回路や論理ゲート回路等において入力信号が不定であること等による電流を制限して電源電圧ｖｄｄや回路の接地電位ｖｓｓに大きなノイズを発生させたり、電源装置において瞬時に大きな電流供給を負担させたりしてしまのを防止する。なお、上記ノイズの発生は、動作中の他の論理回路やインターフェイス回路及びアナログ回路等に悪影響を及ぼすと考えられるので、一部の回路に対して何も動作を行わないときに電源遮断して低消費電力モードとする機能を設ける場合に配慮しなければならない問題である。
【００２２】
タイマー回路Ｔｉｍｅｒは、ヒステリシス特性を持つ電圧判定回路Ｃ３により電源ＳＷ制御信号線のレベルが一定レベル以上になると、駆動回路Ｃ２ｄｒｖを介して出力回路Ｃ２を動作させる。出力回路２は、その電流供給能力が大きなＭＯＳＦＥＴにより形成されており、多数のパワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等のゲートｇを高速に電源電圧ｖｄｄまで立ち上げる。これにより、ｖｄｄ系の内部ロジックは動作状態とされる。タイマー回路Ｔｉｍｅｒは、遅延時間を持って上記内部ロジックの動作が有効であることを示す信号ａｃｋを出力して、他の回路に知らせる。また、信号ｃｄｓ／ｃｄｒは、前記マイクロｉｏを制御する信号であり、上記内部ロジックの信号が有効とされるまでの間、例えばマイクロｉｏに伝えられる信号出力を制限するために用いられる。
【００２３】
図５には、前記セルＣの一実施例の概略レイアウト図が示されている。同図においては、最上層の電源供給線とその下部に設けられる素子形成部とが上下に並べて示されている。同図（下）は、最上層の電源供給線を示し、ｖｄｄとｖｓｓが対として設けられる。特に制限されないが、この実施例では、上記電源供給線ｖｄｄとｖｓｓは、ボンディングバッドと同じ工程で形成される比較的厚い厚さで形成されたアルミニュウム層（ＡＬＰ）が用いられる。コア側は、前記内部ロジック領域側であり、コア側のパッドメタル配線は、繋ぎ込む電位ｖｄｄ，ｖｓｓ，ｖｓｓｍに合わせて変えられる。
【００２４】
同図（上）は、素子形成部であり、横方向に延長されるゲート電極が縦方向に並んで複数個が設けられる。上記ゲート電極を挟むようにソース，ドレインを構成する拡散層が形成される。上記２つのゲート電極に挟まれた拡散層は、上記２つのゲート電極を持つＭＯＳＦＥＴの共通のソース又はドレインとされ、ゲートを挟んでソースとドレインが１つ置きに交互に配置される。Ｉ／Ｏ側（右側）において１つ置きの拡散層が共通にされて、ソースとされて電源供給線ｖｓｓと接続される。コア側において上記と異なる１つの置きの拡散層が共通にされて、ドレインとされて内部ロジックの回路の接地線であるｖｓｓｍメタル配線と接続される。また、セル枠内の右側には、縦方向に延長される複数の配線層が設けられており、前記コーナー部制御回路間の配線や電源ＳＷ制御信号を伝える配線として用いられる。
【００２５】
図６には、前記図１のｖｄｄ系論理１に対応した電源供給線の下部の一実施例の概略レイアウト図が示されている。この実施例では、主にセルＢとセルＡとの関係が例示的に示されている。セルＢは、２つのスイッチが設けられる。このセルＢのスイッチは、２つで１組とされて一方のスイッチが上部に設けられた電源電圧ｖｄｄｉに一端が接続され、他端には内部ロジック領域に設けられたＮ型ウェルに結合されたバイアス電圧線ｖｂｐに接続される。他方のスイッチが上部に設けられた接地線ｖｓｓｉに一端が接続され、他端には内部ロジック領域に設けられたＰ型ウェルに結合されたバイアス電圧線ｖｂｎに接続される。この構成に代えて、セルＣのように２つのスイッチを形成しておいて、２つのセルＢを用いて上記バイアス電圧線ｖｂｐとｖｂｎに接続してもよい。
【００２６】
これらＢセルに設けられたスレーブスイッチは、ＣＭＯＳ回路のＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルとＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルへの通常動作時のバイアス電圧ｖｄｄｉ，ｖｓｓｉを選択的に供給する。前記のようにＰ型ウェルとＮ型ウェルは、横方向に交互に配置されるので、上記スイッチを通したバイアス電圧線ｖｂｐ，ｖｂｎは、前記図２に示したセルＥの電源供給線に接続されて、縦方向に延長されて上記Ｐ型ウェルとＮ型ウェルに上記バイアス電圧を供給する。同図に示された３つのセルＡには、マスタスイッチと制御回路が設けられる。
【００２７】
図７には、上記セルＡに設けられるマスタスイッチと制御回路及び前記スレーブスイッチの一実施例の回路図が示されている。マスタスイッチは、上記内部ロジックが何も動作を行わないときに、前記セルＣのように内部ロジックのＣＭＯＳ回路に対して電源遮断を行わないで、ＣＭＯＳ回路としての動作を維持しつつ低消費電力にするときに前記Ｎ型ウェルに結合されたバイアス電圧線ｖｂｐに、電源電圧ｖｄｄｉよりも高く昇圧されたバックバイアス電圧ｖｂｇｐ（ｖｄｄｉ＋Δｖ）を供給するＰチャネルＭＯＳＦＥＴＱ５と、Ｐ型ウェルに結合されたバイアス電圧線ｖｂｎに、回路の接地電位ｖｓｓｉよりも低い負のバックバイアス電圧ｖｂｇｎ（ｖｓｓ−Δｖ）を供給するＮチャネルＭＯＳＦＥＴＱ６から構成される。このような低消費電力動作のときには、前記セルＢに設けられたスレーブスイッチを構成するＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４はオフ状態にされる。
【００２８】
セルＡにおいては、前記マスタスイッチを構成するＭＯＳＦＥＴＱ５，Ｑ６の他に、制御信号を形成する駆動回路ＤＶ１〜ＤＶ６が設けられる。パワーダウン信号ＰＤＭは、一方において駆動回路ＤＶ１−ＤＶ２−ＤＶ３の直列回路を通して伝えられ、駆動回路ＤＶ２の出力信号が上記ＰチャネルＭＯＳＦＥＴＱ５のゲートに伝えられてスイッチ制御が行われ、駆動回路ＤＶ３の出力信号がＭＯＳＦＥＴＱ３のゲートに伝えられてスイッチ制御が行われる。これらの駆動回路ＤＶ１、ＤＶ２及びＤＶ３は、昇圧電圧ｖｂｇｐと回路の接地電位ｖｓｓ（０Ｖ）で動作し、それぞれの出力信号はｖｂｇｐ／０Ｖ、０Ｖ／ｖｂｇｐ及びｖｂｇｐ／０Ｖとされる。これにより、上記パワーダウン信号ＰＤＭに応じて上記のような昇圧電圧ｖｂｇｐとｖｄｄとを切り替えるようＰチャネルＭＯＳＦＥＴＱ５とＱ３を相補的にオン／オフ制御することができる。
【００２９】
上記パワーダウン信号ＰＤＭは、他方において駆動回路ＤＶ４−ＤＶ５−ＤＶ６の直列回路を通して伝えられ、駆動回路ＤＶ５の出力信号が上記ＮチャネルＭＯＳＦＥＴＱ６のゲートに伝えられてスイッチ制御が行われ、駆動回路ＤＶ６の出力信号がＭＯＳＦＥＴＱ４のゲートに伝えられてスイッチ制御が行われる。これらの駆動回路ＤＶ４、ＤＶ５及びＤＶ６は、電源電圧ｖｄｄと負電圧ｖｂｇｎ（−ΔＶ）で動作し、それぞれの出力信号はｖｂｇｎ／ｖｄｄ、ｖｄｄ／ｖｂｇｎ及びｖｂｇｎ／ｖｄｄとされる。これにより、上記パワーダウン信号ＰＤＭに応じて上記のような負電圧ｖｂｇｎと回路の接地電位ｖｓｓとを切り替えるようＮチャネルＭＯＳＦＥＴＱ６とＱ４を相補的にオン／オフ制御することができる。
【００３０】
上記パワーダウン信号ＰＤＭがロウレベル（０Ｖ）のとき、駆動回路ＤＶ１は前記のように０Ｖを出力し、駆動回路ＤＶ４は前記のようにｖｄｄを出力する。これにより、駆動回路ＤＶ２とＤＶ５の出力信号は、上記マスタスイッチとしてのＭＯＳＦＥＴＱ５，Ｑ６をオフ状態にし、駆動回路ＤＶ３とＤＶ６の出力信号は、スレーブスイッチとしてのＭＯＳＦＥＴＱ３とＱ４をオン状態にして、内部ロジックのＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルにはｖｄｄのようなバイアス電圧を供給し、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルにはｖｓｓのようなバイアス電圧を供給する。これにより、内部ロジックのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとのしきい値電圧が小さくされて、高速動作を行うようにされる。
【００３１】
上記パワーダウン信号ＰＤＭがハイレベル（ｖｄｄ）のとき、駆動回路ＤＶ１は前記のようにｖｂｇｐを出力し、駆動回路ＤＶ４は前記のようにｖｂｇｎを出力する。これにより、駆動回路ＤＶ２とＤＶ５の出力信号は、上記マスタスイッチとしてのＭＯＳＦＥＴＱ５，Ｑ６をオン状態にし、駆動回路ＤＶ３とＤＶ６の出力信号は、スレーブスイッチとしてのＭＯＳＦＥＴＱ３とＱ４をオフ状態にして、内部ロジックのＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルにはｖｂｇｐのようなバイアス電圧を供給し、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルにはｖｂｇｎのようなバイアス電圧を供給する。これにより、内部ロジックのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとのしきい値電圧が大きくされて、オフ状態のＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴに流れるリーク（サブスレッショルドリーク）を制限する。
【００３２】
図８には、前記図１のｖｄｄ系論理１に対応した電源供給線の下部の他の一実施例の概略レイアウト図が示されている。この実施例は、前記図３の変形例であり、主にセルＣが例示的に示されている。セルＣは、前記スイッチが設けられるものと、同図に代表として例示的に示されているように容量素子が設けられものとが適宜に分散して配置される。この容量は、図９の等価回路図に示したように内部ロジックの電源電圧線と回路の接地線の間に設けられて、電源安定化動作を行うようにされる。前記のようにセルＣに設けられるスイッチは、内部ロジックの回路の接地線ｖｓｓｍに対応して設けられるので、かかる接地線ｖｓｓｍに対応して前記スイッチが組これまたセルＣを配置し、それ以外は上記容量素子が組み込まれたセルＣが配置される。これにより、内部ロジックの縦方向に延長される電源供給線の下部の素子形成領域を有効利用することができる。
【００３３】
図１０には、前記図１のｖｄｄ系論理１に対応した電源供給線の下部の他の一実施例の概略レイアウト図が示されている。この実施例は、前記図６の変形例であり、主にセルＢが例示的に示されている。セルＢは、前記スイッチが設けられるものと、同図に代表として例示的に示されているように容量素子が設けられものとが適宜に分散して配置される。この容量は、図９の等価回路図に示したように内部ロジックの電源電圧線と回路の接地線の間に設けられて、電源安定化動作を行うようにされる。前記のようにセルＢに設けられるスイッチは、内部ロジックの基板バイアス線ｖｂｐとｖｂｎに対応して設けられるので、かかる基板バイアス線ｖｂｐとｖｂｎに対応して前記スイッチが組これまたセルＢを配置し、それ以外は上記容量素子が組み込まれたセルＢが配置される。これにより、内部ロジックの横方向に延長される電源供給線の下部の素子形成領域を有効利用することができる。同図には、省略されているが、図８と同様に縦方向に配置されるセルＣにも、スイッチと容量素子とが適宜に設けられている。
【００３４】
図１１には、図１０の実施例に対応した一実施例の回路図が示されている。この実施例の回路図は、前記図４に示したように内部ロジックの電源を遮断してしまうスイッチとその制御回路、図７に示したように内部ロジックに与えられる基板バイアス電圧を切り替えるスイッチとその制御回路、及び内部ロジックの関係が示されている。この実施例の内部ロジックは、前記図４を参照して説明したように内部ロジックが何も動作を行わないときに電源遮断をして低消費電力を図る動作と、前記図７を参照して説明したようにＣＭＯＳ回路の動作を維持しつつ、そのリーク電流を低減して低消費電力を図る動作の２通りを持つようにされる。
【００３５】
前記図７を参照して説明したようにＣＭＯＳ回路の動作を維持しつつ、そのリーク電流を低減して低消費電力を図る動作は、内部ロジックにレジスタ等の記憶回路を持つ場合に有効である。これに対して、前記図４を参照して説明したように内部ロジックが何も動作を行わないときに電源遮断をして低消費電力を図る動作は、電源遮断前の状態を維持する必要がない論理回路の場合に有効である。しかし、このような電源遮断前の状態を維持する必要がない論理回路の場合においても、この実施例のようにマスタスイッチ及びスレーブスイッチを設けて、前記のような内部ロジックに与えられる基板バイアス電圧を切り替えてＭＯＳＦＥＴのリーク電流を低減させることは次の場合に有効となる。
【００３６】
半導体集積回路装置においては、電源投入を行って直流電流の試験を行う試験項目がある。この試験項目では、内部ロジックにおいて複雑に配線される電源線と接地線との間の短絡等を検出することができる。しかしながら、素子の微細化及び低しきい値電圧化によって、オフ状態のＭＯＳＦＥＴに流れるリーク電流が増加し、システムＬＳＩのように多数の素子が形成される半導体集積回路装置では、上記リーク電流が大きくなり、電源線と接地線との間の短絡等によって流れる直流不良電流の検出を困難にしてしまう。
【００３７】
この直流試験に、前記内部ロジックに与えられる基板バイアス電圧を切り替えてＭＯＳＦＥＴのリーク電流を低減させる動作モードを有効に利用することができる。つまり、前記のように基板にＭＯＳＦＥＴのしきい値電圧を増大させるような基板バックバイアスを供給することにより、上記リーク電流を大幅に低減させることができるから、上記電源線と接地線との間の短絡等によって流れる直流不良電流の検出を容易にする。また、ＣＭＯＳ回路は動作状態であるので、低い動作周波数によって内部ロジックを動作させることにより、信号伝達経路と上記電源線又は接地線との直流不良も発見することができる。
【００３８】
前記説明したセルＡ〜Ｃは、前記図１のｖｄｄ系論理１を例にして説明したが、図２に示されたｖｄｄ系論理２のセルセルＡ〜Ｃにも同様に適用することができる。図２の実施例のように、内部論理領域が方形の一部が欠けている場合には、セルＡが６個設けられる。このため、図２の実施例では、セルＡとしては、前記図４の実施例のような電源ＳＷコントローラを有するセルＡを２ないし３個設けるようにしてもよい。
【００３９】
図１２には、前記図２のｖｄｄ系論理２に対応したウェル領域の一実施例の概略構成図が示されている。同図においては、上側にレイアウトが示され、下側にはそれに対応した断面構造が示されている。前記ｖｄｄ系論理２に対応した前記電源供給線の下部には、前記スイッチＭＯＳＦＥＴやキャパシタを形成する素子形成領域（ウェル領域）を半導体基板から電気的に分離するための深い深さのウェル領域からなる分離領域ＮＩＳＯが設けられる。例えば、半導体基板がＰ型（Ｐ−ＳＵＢ）からなるとき、上記分離領域ＮＩＳＯはＮ型から構成される。そして、かかる分離領域ＮＩＳＯには、ＰチャネルＭＯＳＦＥＴを形成するためのＮ型ウェル領域が形成され、ＮチャネルＭＯＳＦＥＴを形成するためのＰ型ウェル領域が形成される。
【００４０】
上記ｖｄｄ系論理２の縦方向に延長される電源供給線に沿っては、前記図１１のパワースイッチのようにＮチャネルＭＯＳＦＥＴＱ１、Ｑ２等が設けられるので、Ｐ型ウェル領域が設けられる。これに対して、横方向に延長される電源供給線に沿っては、前記図１１のスレーブスイッチのようにＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４が設けられるので、特に制限されないが、横方向に延長されるように形成されたＮ型ウェル領域とＰ型ウェル領域とが設けられる。内部ロジック部においても、ＣＭＯＳ回路を形成するように、横方向に延長されるＮ型ウェル領域とＰ型ウェル領域とが交互に配置される。また、ｖｄｄ系論理２の角部においては、上記横方向に延長される電源供給線に沿って設けられたＮ型ウェル領域とＰ型ウェル領域がそのまま延びて、前記セルＡを構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが形成される。
【００４１】
図１３には、図１２の内部ロジック部と上記パワースイッチ部のＭＯＳＦＥＴとウェル領域との関係を説明するための回路図が示されている。内部ロジック部のＰチャネルＭＯＳＦＥＴは、Ｎ型ウェルＮＷＥＬＬに形成されており、低電源電圧ｖｄｄで動作するので薄膜ＭＯＳから構成される。ここで薄膜ＭＯＳはゲート絶縁膜が薄く形成されて低耐圧（低しきい値電圧）であることを意味している。内部ロジック部のＮチャネルＭＯＳＦＥＴは、Ｐ型ウェルＰＷＥＬＬに形成されており、低電源電圧ｖｄｄで動作するので前記同様に薄膜ＭＯＳから構成される。これに対して、パワースイッチＭＯＳＦＥＴＱ１は、前記縦方向に延長されるＰ型ウェル領域ＰＷＥＬＬに形成され、リーク電流を低減するために厚膜ＭＯＳで構成される。ここで厚膜ＭＯＳはゲート絶縁膜が厚く形成されて高しきい値電圧（高耐圧）であることを意味している。これにより、ＭＯＳＦＥＴＱ１がオフ状態にされたときのドレイン−ソース間に流れるリーク電流が小さくなり、低消費電力化を図ることができる。
【００４２】
図１４には、この発明に係る半導体集積回路装置の電源供給線の一実施例の概略レイアウト図が示されている。同図には、半導体チップの外周に沿って設けられたボンディングパッドＰＡＤと、半導体集積回路装置に形成される電源供給線との関係が示されている。ボンディングパッドＰＡＤは、同図に示したような金線からなるワイヤーをボンディングするために比較的厚い厚さのアルミニュム層から構成される。かかるボンディングパッド列と内部の回路形成領域との間には、Ｉ／Ｏリングを挟んで電源電圧線ｖｄｄと回路の接地線ｖｓｓが並んで配置される。この実施例では、かかる電源電圧線ｖｄｄと接地線ｖｓｓは、上記ボンディングパッドＰＡＤと同じ製造工程で形成される上記比較的厚い厚さのアルミニュウム層ＡＬＰを利用して形成される。
【００４３】
電源電圧線ｖｄｄは、上記比較的厚い厚さのアルミニュウム層ＡＬＰを用いて内部ロッジック部を横断するように横方向に延長される複数の電源供給線が設けられる。また、縦方向には、上記アルミニュム層の下層に形成された銅層からなる電源供給線が延びており、その交差部において相互に接続されて内部ロジック部上で網目状にされる。接地線は、内部ロジック部においては接地線ｖｓｓｍが横方向に延長されて設けられ、上記同様に比較的厚い厚さのアルミニュウム層から構成される。そして、その両端において、前記パワースイッチＭＯＳＦＥＴＱ１と接続される。同図では、その接続部は省略されている。かかる接地線ｖｓｓｍにおいても、下層に形成された銅層からなる電源供給線が縦方向に延びており、その交差部において相互に接続されて内部ロジック部上で網目状にされる。上記内部ロジック部の周囲を取り囲むように形成された電源供給線ｖｄｄ，ｖｓｓの下部には、前記のように図１１のような電源供給制御を行う電源ＳＷコントローラ、パワースイッチ、スレーブスイッチ、メインスイッチ及びその制御回路が必要に応じて設けられる。また、内部ロジック部に上記接地線ｖｓｓｍと並行に設けられた接地線ｖｓｓは、例えばＰ型ウェルウェル給電用のものとされる。この接地線ｖｓｓを省略して、ＮチャネルＭＯＳＦＥＴのウェルとソースは接地線ｖｓｓｍに接続してもよい。
【００４４】
図１５には、図１４の電源供給線の等価回路図が示されている。同図は、電源電圧ｖｄｄを例にして示されている。前記のように網目状の電源供給線のうち、横方向に延長される電源供給線は上記比較的厚い厚さのアルミニュウム層（ＡＬＰ）を用いて形成されているので、同図に○を付した分布抵抗の抵抗値は小さくできる。これに対した、縦方向に延長される電源供給線は、上記薄い薄さの銅層で形成されているために、上記厚い厚さのアルミニュウム層に比べると分布抵抗の抵抗値は大きくなる。つまり、従来のように銅層で電源供給線を形成した場合に比べると、上記横方向に延長される電源供給線における分布抵抗の抵抗値が小さくいことによって、内部ロジックにおいてその動作中に流れる電流による電源バラツキを抑えることができる。
【００４５】
このことは、別の観点からすると内部ロジックに必要な配線層を１つ減らすことができる。つまり、同じく網目状に電源供給線ｖｄｄを形成する場合には、縦方向と横方向の２層分に前記銅層を用いて必要があるが、前記ボンディングパッドと同じ製造工程で形成される上記比較的厚い厚さのアルミニュウム層を利用することにより、１層分の銅層配線を省略することができ、製造工程の簡略化も図ることができる。
【００４６】
図１６には、この発明に係る半導体集積回路装置における電源供給線の一実施例の概略構造斜視図が示されている。同図は、電源供給用のボンディングパッド（ＡＬパッド）とそれに接続される内部電源線等の関係を立体的に表している。このため、配線層間の絶縁膜等が省略されて、配線層とその相互接続を行うコンタクト部が例示的に示されている。比較的厚い厚さのアルミニュウム層からなるボンディングパッドは、コンタクト部を介して下層の銅層からなる配線に接続されて内部回路に延びる。この構成は、前記図１に示した半導体集積回路装置のように、入力回路や外周に沿った電源供給線を回避するためのものである。
【００４７】
内部ロジック部に対応した電源幹線ＡＬＰは、上記ボンディングパッドと同じ製造工程で形成される上記比較的厚い厚さのアルミニュウム層からなり上記内部回路に向かって延びる銅層を介してコンタクトによって接続される。同図では、上記電源幹線としては電源電圧線ｖｄｄが例示的に示されている。かかる電源幹線（ＡＬＰ）は、その下層の銅層からなる配線やコンタクトを介して、例えばＰチャネルＭＯＳＦＥＴが形成されるＮ型のウェル領域ＮＷに接続される。接地用の上記ボンディングパッドｖｓｓも、コンタクト部を介して下層の銅層からなる配線に接続されて内部回路に延びて、一方において上記比較的厚い厚さのアルミニュウム層からなる接地用の電源幹線に接続され、他方において下層の同様な銅層からなる配線やコンタクトを介して、例えばＮチャネルＭＯＳＦＥＴが形成されるＰ型のウェル領域ＰＷに接続される。上記電源幹線は、その下層に設けられた銅層からなる電源配線によって、前記網目状に構成してもよい。
【００４８】
図１７には、この発明に係る半導体集積回路装置における電源電圧線の一実施例の概略構造断面図が示されている。同図は、電源電圧ｖｄｄの供給経路が代表として例示的に示されている。前記図１６で説明したように、厚い厚さのアルミニュウム等からなるボンディングパッドは、下層の銅層からなる配線層に接続され、一方においては上層に形成されたアルミニュウム等からなる電源幹線ＡＬＰにコンタクトを介して接続され、他方において下層に設けられた配線層及びコンタクトを介してＰチャネルＭＯＳＦＥＴが形成されるＮ型のウェル領域ＮＷに接続される。この構成では、下層の銅層からなる配線と上層のアルミニュウム層からなる電源幹線とが並列関係となる。これにより、内部ロジックの動作に必要な電流が上記２つの電源経路に分散して流れ、特に幹線側に多く流れて電源線としてのインピーダンスを低く抑えることができる。このため、内部ロジックが動作中における個々の論理回路での電源電圧のバラツキや変動を抑えることができる。内部ロジックが前記１．２Ｖのような低電圧（あるいはそれ以下）で動作するとき、電源電圧のバラツキや変動は回路動作に与える影響が大きいので、この実施例により内部ロジック回路の安定動作が期待できる。
【００４９】
図１８には、この発明に係る半導体集積回路装置における電源電圧線の他の一実施例の概略構造断面図が示されている。同図は、接地電位ｖｓｓの供給経路が代表として例示的に示されている。前記図１７で説明した同様に接地線ｖｓｓにおいても、厚い厚さのアルミニュウム等からなるボンディングパッドは、下層の銅層からなる配線層に接続され、一方においては上層に形成されたアルミニュウム等からなる電源幹線ＡＬＰにコンタクトを介して接続され、他方において下層に設けられた配線層及びコンタクトを介してＮチャネルＭＯＳＦＥＴが形成されるＰ型のウェル領域ＰＷに接続される。この構成により、上記同様に接地線としてのインピーダンスを低く抑えることができる。このため、内部ロジックが動作中における個々の論理回路での接地電位のバラツキや変動を抑えることができる。内部ロジックが前記１．２Ｖのような低電圧（あるいはそれ以下）で動作するとき、接地電位のバラツキや変動は回路動作に与える影響が大きいので、この実施例により内部ロジック回路の安定動作が期待できる。
【００５０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体集積回路装置に全ての回路に対して、図７のようにマスタスイッチとスレーブスイッチのみを設け、前記のような直流試験のときのみに全てのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴにしきい値電圧を大きくするようなバックバイアス電圧に切り替えるようにするものであってもよい。この場合も、チップの外周に沿って設けられる電源供給線の下部に前記のようなマスクスイッチ及びスレーブスイッチを設けるようにする。そして、前記パワースイッチが不要であるので、その部分にバックバイアス電圧ｖｂｐとｖｂｎを形成する発振回路及びチャージポンプ回路及びその制御回路を設けるようにしてもよい。この発明は、マイコンやシステムＬＳＩ等のような半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５１】
【図１】この発明に係る半導体集積回路装置の一実施例を示す概略レイアウト図である。
【図２】図１のｖｄｄ系論理２に対応した電源供給線の一実施例を示すレイアウト図である。
【図３】図１のｖｄｄ系論理１に対応した電源供給線の下部の一実施例を示す概略レイアウト図である。
【図４】図３の電源ＳＷコントローラ（ＰＳＷＣ）と電源ＳＷ及び内部ロジックの関係を説明するための一実施例の回路図である。
【図５】図２のセルＣの一実施例の概略レイアウト図である。
【図６】図１のｖｄｄ系論理１に対応した電源供給線の下部の一実施例を示す概略レイアウト図である。
【図７】図２のセルＡに設けられるマスタスイッチと制御回路及び前記スレーブスイッチの一実施例を示す回路図である。
【図８】図１のｖｄｄ系論理１に対応した電源供給線の下部の他の一実施例を示す概略レイアウト図である。
【図９】図８に対応した等価回路図である。
【図１０】図１のｖｄｄ系論理１に対応した電源供給線の下部の他の一実施例を示す概略レイアウト図である。
【図１１】図１０の実施例に対応した一実施例を示す回路図である。
【図１２】図２のｖｄｄ系論理２に対応したウェル領域の一実施例を示す概略構成図である。
【図１３】図１２の内部ロジック部と上記パワースイッチ部のＭＯＳＦＥＴとウェル領域との関係を示す回路図である。
【図１４】この発明に係る半導体集積回路装置の電源供給線の一実施例を示す概略レイアウト図である。
【図１５】図１４の電源供給線の等価回路図である。
【図１６】この発明に係る半導体集積回路装置における電源供給線の一実施例を示す概略構造斜視図である。
【図１７】この発明に係る半導体集積回路装置における電源電圧線の一実施例を示す概略構造断面図である。
【図１８】この発明に係る半導体集積回路装置における電源電圧線の他の一実施例を示す概略構造断面図である。
【符号の説明】
【００５２】
ＡＬＰ…電源幹線、Ａ〜Ｄ…セル、Ｃ１ｄｒｖ，Ｃ２ｄｒｖ…駆動回路、Ｔｉｍｅｒ…タイマー回路、Ｃ１，Ｃ２…出力回路、Ｃ３…電圧判定回路、ＰＳＷＣ…電源スイッチコントローラ、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、ＤＶ１〜ＤＶ６…駆動回路、ＰＷ…Ｐ型ウェル領域、ＮＷ…Ｎ型ウェル領域、ＮＩＳＯ…素子分離領域（デープウェル）、Ｐ−ＳＵＢ…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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