(57)【要約】【課題】  電源ノイズの影響を抑制した、動作が安定した積層型半導体装置を提供する。【解決手段】  積層された複数の半導体チップと、当該複数の半導体チップに挟まれるように形成されたキャパシタ１７と、を有する積層型半導体装置であって、前記キャパシタ１７は当該複数の半導体チップの間に、フィルム状に延伸するように挿入されることを特徴とすることで、電源ノイズの影響を排した積層型半導体装置を実現する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
積層された複数の半導体チップと、
当該複数の半導体チップに挟まれるように形成されたキャパシタと、を有する積層型半導体装置であって、
当該キャパシタはフィルム状に形成されて当該複数の半導体チップの間に挿入された構造としたことを特徴とする積層型半導体装置。
【請求項２】
前記キャパシタは第１の電極と第２の電極を有し、当該第１の電極と当該第２の電極に誘電体層が挟まれるように保持されてなる平行平板型キャパシタであることを特徴とする請求項１記載の積層型半導体装置。
【請求項３】
前記第１の電極は前記半導体チップの電源ラインに、前記第２の電極は前記半導体チップの接地ラインに接続されることを特徴とする請求項２記載の積層型半導体装置。
【請求項４】
前記誘電体層には、前記第１の電極の側から前記第２の電極の側へ貫通するビアプラグ配線が設けられていることを特徴とする請求項２または３記載の積層型半導体装置。
【請求項５】
前記キャパシタは、
中心導体と、
当該中心導体の周囲に形成された誘電体層と、
当該誘電体層の周囲に形成された、接地された外導体と、を有し、
前記中心導体には前記半導体チップの電源ラインが接続されることを特徴とする請求項１記載の積層型半導体装置。
【請求項６】
前記複数の半導体チップのうち、第１の半導体チップと第２の半導体チップの間の前記電源ラインに、前記中心導体が直列に接続されるよう前記キャパシタを形成したことを特徴とする請求項５記載の積層型半導体装置。
【請求項７】
前記キャパシタが、前記複数の半導体チップの間に、交互に複数挿入されることを特徴とする請求項１乃至６のうち、いずれか１項記載の積層型半導体装置。
【請求項８】
前記複数の半導体チップは複数のキャリアによって保持され、前記キャパシタは、当該複数のキャリアに挟まれるように形成されていることを特徴とする請求項１乃至７のうち、いずれか１項記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に複数の半導体チップを積層して形成される積層型半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化に伴い、複数の半導体チップを積層した積層型半導体装置が普及してきている。
【０００３】
図１は、従来の積層型半導体装置を模式的に示した断面図である。図１を参照するに、積層型半導体装置１００は、マザー基板Ｍ０上に、バンプＢ０を介して電気的に接続されて設置されており、複数のキャリア１０２に保持された複数の半導体チップ１０１が積層された構造を有している。
【０００４】
また、複数の前記キャリア１０２には、信号ラインＳ０、電源ラインＰ０および接地ラインＧ０が設けられ、それぞれのキャリアに保持された半導体チップの端子に接続されている。
【０００５】
このような積層型半導体装置においては、積層される半導体チップが高速化・低消費電力化されてきており、半導体装置の負荷インピーダンスが急激に変動した場合に電源電圧の変動を抑え、スイッチングノイズを減少させて高周波領域での動作を安定させる必要が生じている。
【０００６】
従来の高速化された半導体チップでは、このような電源電圧の変動などの電源ノイズの低減の目的で、半導体チップ近傍にデカップリングキャパシタ（デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある）を設置して、スイッチングノイズなどの高周波の電源ノイズを低減させる方法がとられる場合があった。
【特許文献１】特開平８−２３６６９４号公報
【特許文献２】特開平１１−２５１５１５号公報
【特許文献３】特開平１１−２６０９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記のような積層型半導体装置の場合では、デカップリングキャパシタ（以下文中キャパシタと呼ぶ）を半導体チップ近傍に設置するスペースを確保することが困難であるという問題があった。例えばマザー基板にキャパシタを設置した場合には、半導体チップまでの配線が長くなるために、当該配線によって発生するインダクタンスの影響によってキャパシタによる電源ノイズ低減の効果が小さくなってしまう場合があった。
【０００８】
また、マザー基板にキャパシタを設置した場合には、積層型半導体装置の下層に形成された半導体チップに起因するノイズが、上層の半導体チップに及ぼす影響を排除することが困難であるという問題が生じ、特に下層にスイッチングノイズの多いデジタルチップが設置された場合には、上層のアナログチップに対するスイッチングノイズの影響が大きくなり、動作が不安定になる問題が生じていた。
【０００９】
そこで、本発明では上記の問題を解決した、新規で有用な積層型半導体装置を提供することを目的としている。
【００１０】
本発明の具体的な課題は、電源ノイズの影響を低減させた、動作が安定した積層型半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、上記の課題を、積層された複数の半導体チップと、当該複数の半導体チップに挟まれるように形成されたキャパシタと、を有する積層型半導体装置であって、当該キャパシタはフィルム状に形成されて当該複数の半導体チップの間に挿入された構造としたことを特徴とする積層型半導体装置により、解決する。
【００１２】
本発明によれば、積層型半導体装置の、複数の半導体チップに挟まれるように、フィルム状に延伸するようにキャパシタを形成することにより、電源ノイズの影響を低減させた動作が安定した積層型半導体装置を提供することが可能となる。
【００１３】
また、前記キャパシタは第１の電極と第２の電極を有し、当該第１の電極と当該第２の電極に誘電体層が挟まれるように保持されてなる平行平板型キャパシタであると、省スペースにキャパシタを形成することが可能となり、好適である。
【００１４】
また、前記第１の電極は前記半導体チップの電源ラインに、前記第２の電極は前記半導体チップの接地ラインに接続されると、前記半導体チップに侵入する電源ノイズを低減することが可能となり、好適である。
【００１５】
また、前記誘電体層には、前記第１の電極の側から前記第２の電極の側へ貫通するビアプラグ配線が設けられていると、前記キャパシタを貫通する、積層型半導体装置の配線構造を形成することが可能となり、好適である。
【００１６】
また、前記キャパシタは、中心導体と、当該中心導体の周囲に形成された誘電体層と、当該誘電体層の周囲に形成された、接地された外導体と、を有し、前記中心導体には前記半導体チップの電源ラインが接続されると、当該キャパシタのインダクタンスを低下させて、効果的に高周波領域の電源ノイズを低減することが可能となり、好適である。
【００１７】
前記複数の半導体チップのうち、第１の半導体チップと第２の半導体チップの間の前記電源ラインに、前記中心導体が直列に接続されるよう前記キャパシタを形成すると、当該第１の半導体チップに起因するノイズの、当該第２の半導体チップに対する影響を低減することが可能となり、好適である。
【００１８】
また、前記キャパシタが、前記複数の半導体チップの間に、交互に複数挿入されると、複数の半導体チップの電源ノイズを低減することが可能となり、好適である。
【００１９】
また、前記複数の半導体チップは複数のキャリアによって保持され、前記キャパシタは、当該複数のキャリアに挟まれるように形成してもよい。
【発明の効果】
【００２０】
本発明によれば、電源ノイズの影響を低減させた動作が安定した積層型半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態を図面に基づき、説明する。
【実施例１】
【００２２】
図２は、本発明の実施例１による積層型半導体装置１０を模式的に示した断面図である。
【００２３】
図２を参照するに、積層型半導体装置１０の概略は、キャリア１２ａに保持された半導体チップ１１ａからなる半導体構造１３ａ上に、キャリア１２ｂに保持された半導体チップ１１ｂからなる半導体構造１３ｂが積層され、さらに当該半導体構造１３ｂ上に、キャリア１２ｃに保持された半導体チップ１１ｃからなる半導体構造１３ｃが積層されてなる。
【００２４】
前記半導体構造１３ａ，１３ｂおよび１３ｃには、信号ラインＳ１、電源ラインＰ１および接地ラインＧ１が、前記キャリア１２ａ，１２ｂおよび１２ｃ内を通過するように形成されている。
【００２５】
また、前記積層型半導体１０は、マザー基板Ｍ１上に設置され、当該マザー基板Ｍ１上の配線と、前記信号ラインＳ１、電源ラインＰ１および接地ラインＧ１が、バンプＢ１を介してそれぞれ電気的に接続されている。さらに、前記半導体チップ１１ａ、１１ｂおよび１１ｃの端子と、それぞれ前記キャリア１２ａ，１２ｂおよび１２ｃ内に形成された前記信号ラインＳ１、電源ラインＰ１および接地ラインＧ１とは、電気的に接続されている。なお、本図では接地ラインＧ１から半導体チップへの配線のみを示しており、電源ラインおよび信号ラインから半導体チップへの配線は図示を省略している。
【００２６】
本実施例における積層型半導体装置１０では、積層された半導体チップの間に、半導体チップに挟まれるように、電源ノイズを除去するためのキャパシタ１７がフィルム状に形成されて挿入されている。
【００２７】
そのため、本実施例による積層型半導体装置では、電源ノイズの影響を低減させることが可能となり、動作が安定した積層型半導体装置となっている。
【００２８】
従来のように、例えばチップコンデンサを用いてノイズ低減を行う場合には、当該チップコンデンサの厚みがあるため、半導体チップの間に挿入した場合には積層型半導体装置が大型化してしまうことは不可避であり、チップコンデンサを積層型半導体装置に搭載することは困難であった。
【００２９】
一方、本実施例の場合には、半導体チップに挟まれるように、フィルム状のキャパシタを挿入したことで、省スペースにキャパシタを設置することが可能となり、キャパシタを搭載した積層型半導体装置の小型化・薄型化が可能となる効果を奏する。
【００３０】
また、半導体チップは本実施例に示した場合に限定されず様々な形状や構造を有する場合があり、半導体チップの周囲に絶縁体の構造体を有する場合も有り、また本実施例で示した半導体構造を半導体チップと呼ぶ場合も有る。
【００３１】
このような薄型のキャパシタとしては、例えば本実施例に示すように、下部電極１４と上部電極１５に、誘電体層１６が挟まれるように保持されてなる平行平板型のキャパシタ１７を用いると好適であり、当該下部電極１４、上部電極１５および誘電体層１６を薄膜状に形成することでキャパシタ全体を薄く形成することが可能であり、半導体チップの間の省スペースに設置可能なキャパシタを形成することができる。
【００３２】
また、前記キャパシタ１７は、前記半導体構造１３ａおよび１３ｂの間と、前記半導体構造１３ｂおよび１３ｃの間にそれぞれ挿入され、またそれぞれ、前記キャパシタ１７の、前記下部電極１４は、前記電源ラインＰ１に、前記上部電極１５は前記接地ラインＧ１に接続されている。
【００３３】
次に、前記キャパシタ１７を設置した積層型半導体装置１０の回路を模式的に示した図を図３に示す。図３を参照するに、前記半導体チップ１１ａおよび１１ｂの間の電源ラインＰ１は、前記キャパシタ１７を介して、前記半導体チップ１１ａおよび１１ｂの間の接地ラインＧ１に接続されている。そのため、例えば前記半導体チップ１１ａで発生したスイッチングノイズなどのノイズ成分は、前記電源ラインＰ１から前記キャパシタ１７を介して接地ラインＧ１に放電されるため、前記半導体チップ１１ｂへの電源ノイズの影響を低減することが可能となる。
【００３４】
同様に、前記半導体チップ１１ｂおよび１１ｃの間の電源ラインＰ１は、前記キャパシタ１７を介して、前記半導体チップ１１ｂおよび１１ｃの間の接地ラインＧ１に接続されている。そのため、例えば前記半導体チップ１１ｂで発生したスイッチングノイズなどのノイズ成分は、前記電源ラインＰ１から前記キャパシタ１７を介して接地ラインＧ１に放電されるため、前記半導体チップ１１ｃへの電源ノイズの影響を低減することが可能となる。
【００３５】
このように、前記キャパシタ１７が、複数の半導体チップの間に、交互に複数挿入されると、複数の半導体チップの電源ノイズをそれぞれ低減することが可能となり、好適である。
【００３６】
また、このような積層型半導体装置の場合、ノイズの発生が多い、例えばデジタルチップなどは、より上層に設置するようにすると、当該デジタルチップによって影響を受ける可能性のあるチップの数が少なくなり、好適である。
【００３７】
次に、前記キャパシタ１７の詳細を、図４〜図５（Ａ）、（Ｂ）に基づき、説明する。
【００３８】
図４は、前記キャパシタ１７の断面の詳細を模式的に示した図であり、図５（Ａ）は図４のＸ方向から、また図５（Ｂ）は図４のＹ方向から見た平面図を模式的に示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図５（Ａ）、（Ｂ）については、後述するソルダーレジストを除いた状態の図である。
【００３９】
図４、および図５（Ａ）、（Ｂ）を参照するに、前記キャパシタ１７の、前記下部電極１４および上部電極１５は、それぞれソルダーレジスト１８で覆われて絶縁および保護がされる構造になっている。
【００４０】
前記キャパシタ１７は、例えばポリイミドやエポキシなどの樹脂にチタン酸バリウムなどの高誘電体のフィラーを含有させた樹脂フィルムからなる前記誘電体層１６に、上部電極と下部電極を形成して構成される。
【００４１】
また、前記誘電体層１６には、当該誘電体層１６を、前記下部電極が形成された第１の側から上部電極が形成された第２の側へ貫通するビアプラグ配線１９ａ、１９ｂおよび１９ｃが形成されており、当該誘電体層１６上には、当該ビアプラグ配線１９ａ、１９ｂおよび１９ｃに電気的に接続される、接続電極が形成されている。また、前記ソルダーレジスト１８の、それぞれの接続電極に対応する部分には、接続電極を露出させるための穴部が形成されている。
【００４２】
前記ビアプラグ配線１９ａの前記第１の側には接続電極２０ａが形成され、また前記誘電体層１６を挟んで当該接続電極２０ａに対向する第２の側には接続電極２１ａが形成されている。前記接続電極２０ａには、前記接地ラインＧ１が接続され、前記接続電極２１ａには前記上部電極１５が電気的に接続される。また、前記接続電極２１ａには、当該接続電極２１ａの上層に形成される半導体構造の接地ラインが接続される構成になっている。
【００４３】
また、前記ビアプラグ配線１９ｂの前記第１の側には接続電極２０ｂが形成され、また前記誘電体層１６を挟んで当該接続電極２０ｂに対向する第２の側には接続電極２１ｂが形成されている。前記接続電極２０ｂには、前記下部電極１４が電気的に接続され、前記接続電極２１ｂには、当該接続電極２１ｂの上層に形成される半導体構造の電源ラインが接続される構成になっている。
【００４４】
また、前記ビアプラグ配線１９ｃの前記第１の側には接続電極２０ｃが形成され、また前記誘電体層１６を挟んで当該接続電極２０ｃに対向する第２の側には接続電極２１ｃが形成されている。前記接続電極２０ｃおよび２１ｃには、信号ラインが電気的に接続され、当該ビアプラグ配線１９ｃを介して上層と下層の信号ラインの接続が行われる構造になっている。
【００４５】
このように、前記誘電体層１６に、ビアプラグ配線を形成することにより、キャパシタと半導体チップを積層した構造を有する積層型半導体装置の配線構造を形成することが可能となっている。
【００４６】
また、本実施例によるキャパシタは、例えば半導体構造や半導体チップが１層である場合にも適用が可能であり、またマザー基板と、半導体構造または半導体チップの間に挿入することも可能である。
【００４７】
また、例えば、前記下部電極１４および上部電極１５は、銅、アルミニウムまたはニッケルのいずれかにより、また、前記誘電体層１６は、高誘電率樹脂、酸化タンタル、酸化アルミニウムまたはチタン酸バリウムのいずれかより形成することが可能であるが、これらの材料に特に限定されるものではない。
【００４８】
また、例えば、前記下部電極１４および上部電極１５は、１０μｍ〜３０μｍ程度、また、前記誘電体層１６は１０ｎｍ〜２０μｍ程度の厚さで形成することが好ましいが、特に上記の数値に限定されるものではない。
【００４９】
また、本実施例で用いる前記キャリア１２ａ，１２ｂおよび１２ｃとしては、例えばＴ−ＢＧＡ（テープ・ボール・グリッド・アレイ）、Ｐ−ＢＧＡ（プラスチック・ボール・グリッド・アレイ）など様々なパッケージを用いることが可能である。
【００５０】
また、例えば、前記ビアプラグ配線間の寄生容量を低減させるために、次に図５に示すように、キャパシタとビアプラグ配線を形成してもよい。
【００５１】
図６は、前記キャパシタ１７の変形例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５２】
図６を参照するに、本図に示した場合には、上部電極１４、上部電極１５および誘電体層１６からなるキャパシタ１７Ａが、当該キャパシタ１７Ａを支持するベースフィルム１６Ａ上に形成されている。
【００５３】
また、この場合、ビアプラグ配線１９ａ〜１９ｃの大部分は、ベースフィルム１６Ａ中を貫通する構造になっており、当該ベースフィルム１６Ａに、誘電率が低い材料、（例えばポリイミドフィルム、膜厚３０μｍ程度）を用いた場合には、ビアプラグ配線間の寄生容量を低減させ、またビアプラグ配線間のクロストークの発生を抑制する効果を奏する。
【００５４】
また、半導体チップに接続されるキャパシタは、本実施例に記載した前記キャパシタ１７に限定されるものではなく、例えば以下に示すように様々に変形・変更が可能である。
【実施例２】
【００５５】
図７は、本発明の実施例２による積層型半導体装置３０を模式的に示した断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本実施例では、実施例１と以下の点で異なり、実施例１に記載した場合と同様の効果に加えて、以下に説明する効果を奏する。
【００５６】
図７を参照するに、本図に示す積層型半導体装置３０では、半導体チップの間に挿入されるキャパシタが、中心導体３２と、当該中心導体３２の周囲に形成された誘電体層３３と、前記誘電体層３３の周囲に形成された、前記接地ラインＧ１に接続された外導体３１とを有し、前記中心導体３２は前記半導体チップの電源ラインＰ１が接続されて、半導体チップの電源電圧は当該中心導体Ｐ１を介して印加される構造になっており、いわゆる伝送経路型キャパシタが、ノイズ低減のためのキャパシタ３４として用いられている。
【００５７】
そのため、前記キャパシタのインダクタンスを低下させて、効果的に高周波領域の電源ノイズを低減することが可能となる効果を奏する。
【００５８】
例えば、高速で動作する半導体チップでは、発生するノイズが高周波となり、このような高周波のノイズに対しては、形成されるコンデンサのインダクタンス成分が問題となる場合があった。すなわち、コンデンサの共振周波数以上の高い周波数のノイズ成分に対しては従来のキャパシタでは、当該高周波におけるインピーダンスが高くなる場合があり、高周波ノイズの低減効果が不十分となる場合があった。
【００５９】
本実施例では、上記のように、伝送経路型であるキャパシタ３４を用いたことにより、当該キャパシタ３４のインダクタンスを低下させており、特に高周波ノイズに対する、ノイズ低減効果が大きくなる。
【００６０】
また、前記中心導体３２、誘電体層３３および外導体３２を略薄膜状に形成したため、当該キャパシタを半導体チップに挟まれるように、フィルム状のキャパシタを挿入することが可能となり、省スペースにキャパシタを設置することが可能となり、キャパシタを搭載した積層型半導体装置の小型化・薄型化が可能となる効果を奏することは実施例１の場合と同様である。
【００６１】
また、前記中心導体３２の第１の端部の側は、当該中心導体３２の下層に配置された半導体構造から供給される電源ラインＰ１に接続され、当該第１の端部の側の反対側の当該中心導体の第２の端部の側は、当該中心導体３２の上層に配置された半導体構造へと供給される電源ラインＰ１に接続される構造となっており、このように伝送経路が長くなる構造とし、そのためにコンデンサのインダクタンスを小さくして高周波ノイズの低減効果を大きくしている。
【００６２】
図８は、前記キャパシタ３４を設置した積層型半導体装置３０の回路を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６３】
図８を参照するに、前記キャパシタ３４の中心導体３２が、複数の半導体チップの間の電源ラインに直列に接続されるように接続されており、前記外導体３１は、接地ラインに接続されている。例えば、前記半導体チップ１１ａおよび１１ｂの間の電源ラインＰ１に、直列に挿入されるように前記中心導体３２が接続されており、前記外導体３１は、前記半導体チップ１１ａおよび１１ｂの間の接地ラインＧ１に接続されている。そのため、例えば前記半導体チップ１１ａで発生したスイッチングノイズなどのノイズ成分は、前記電源ラインＰ１から前記キャパシタ３４を介して接地ラインＧ１に放電されるため、前記半導体チップ１１ｂへの電源ノイズの影響を低減することが可能となる。
【００６４】
同様に、前記半導体チップ１１ｂおよび１１ｃの間の電源ラインＰ１に、直列に挿入されるように前記中心導体３２が接続されており、前記外導体３１は、前記半導体チップ１１ｂおよび１１ｃの間の接地ラインＧ１に接続されている。そのため、例えば前記半導体チップ１１ｂで発生したスイッチングノイズなどのノイズ成分は、前記電源ラインＰ１から前記キャパシタ３４を介して接地ラインＧ１に放電されるため、前記半導体チップ１１ｃへの電源ノイズの影響を低減することが可能となる。
【００６５】
このように、前記キャパシタ３４が、複数の半導体チップの間に、複数挿入されると、複数の半導体チップの電源ノイズをそれぞれ低減することが可能となり、好適であることは、実施例１の場合と同様である。
【００６６】
次に、前記キャパシタ３４の詳細を、図９（Ａ）、（Ｂ）に基づき、説明する。
【００６７】
図９（Ａ）は、前記キャパシタ３４の断面の詳細を模式的に示した図であり、図８（Ｂ）は図９（Ａ）のＡ−Ａ断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６８】
図９（Ａ）、（Ｂ）を参照するに、前記キャパシタ３４は、全体をソルダーレジスト３５で覆われて絶縁および保護がされた構造になっている。
【００６９】
前記キャパシタ３４は、例えば、以下のようにして形成することができる。
【００７０】
まず、前記中心導体３２となる銅箔または銅板を用意し、当該銅箔または銅板表面にスパッタリングによりタンタル層を形成し、当該タンタル層を陽極酸化して前記誘電体層３３を形成する。次に、前記誘電体層３３の表面を銅メッキにより被覆し、前記外導体３１を形成し、前記キャパシタ３４を形成することができる。
【００７１】
また、上記の場合、中心導体としては、アルミニウム箔またはアルミニウム板を用いて、誘電体層は、当該アルミニウム箔またはアルミニウム板を陽極酸化して形成することも可能である。
【００７２】
また、前記中心導体３２の第１の端部の側の、前記ソルダーレジスト３５には、当該中心導体３２を、当該中心導体３２の下層に配置される半導体構造から供給される電源ラインＰ１に接続するための穴部３６ａが形成されている。また、前記中心導体３２の第２の端部の側の、前記ソルダーレジスト３５には、当該中心導体３２を、当該中心導体３２の上層に配置される半導体構造へ供給する電源ラインＰ１に接続するための穴部３７ｂが形成されている。
【００７３】
同様に、前記ソルダーレジストの前記第１の端部の側および第２の端部の側には、それぞれ前記外導体３１を前記接地ラインＧ１に接続するための穴部３６ｂおよび３７ａが形成されている。
【００７４】
このように、伝送経路型のキャパシタ３４を、フィルム状に形成することで、積層型半導体装置に搭載することが可能となり、半導体チップから発生する高周波ノイズが、他の半導体チップに与える影響を低減させて、高速度で動作する積層型半導体装置の動作を安定させる効果を奏する。
【００７５】
また、例えば、前記中心導体３２および外導体３１は、銅、アルミニウムまたはニッケルのいずれかにより、また、前記誘電体層３３は、高誘電率樹脂、酸化タンタル、酸化アルミニウムまたはチタン酸バリウムのいずれかにより形成することが可能であるが、これらの材料に特に限定されるものではない。
【００７６】
また、例えば、前記中心導体３２は、１０μｍ〜３０μｍ程度、前記外導体３１は、１０μｍ〜３０μｍ程度、前記誘電体層３３は、１０ｎｍ〜２０μｍ程度の厚さで形成することが好ましいが、特に上記の数値に限定されるものではない。
【００７７】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７８】
本発明によれば、電源ノイズの影響を低減させた動作が安定した積層型半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００７９】
【図１】従来の積層型半導体装置を模式的に示した断面図である。
【図２】実施例１による積層型半導体装置を模式的に示した断面図である。
【図３】図２の積層型半導体装置の回路を模式的に示した図である。
【図４】図２の積層型半導体装置に用いるキャパシタの断面を模式的に示した図である。
【図５】（Ａ）、（Ｂ）は、図４のキャパシタの平面図である。
【図６】図４のキャパシタの変形例を示した図である。
【図７】実施例２による積層型半導体装置を模式的に示した断面図である。
【図８】図６の積層型半導体装置の回路を模式的に示した図である。
【図９】（Ａ）、（Ｂ）は、図６の積層型半導体装置に用いるキャパシタの断面を模式的に示した図である。
【符号の説明】
【００８０】
１０，３０，１００  積層型半導体装置
１１ａ，１１ｂ，１１ｃ，１０１  半導体チップ
１２ａ，１２ｂ，１２ｃ，１０２  キャリア
１３ａ，１３ｂ，１３ｃ  半導体構造
１４  下部電極
１５  上部電極
１６  誘電体層
１６Ａ  ベースフィルム
１７  キャパシタ
１８  ソルダーレジスト
１９ａ，１９ｂ，１９ｃ  ビアプラグ配線
２０ａ，２０ｂ，２０ｃ，２１ａ，２１ｂ，２１ｃ  接続電極
３１  外導体
３２  中心導体
３３  誘電体層
３４  キャパシタ
３５  ソルダーレジスト
３６ａ，３６ｂ，３７ａ，３７ｂ  穴部
Ｍ０，Ｍ１  マザー基板
Ｓ０，Ｓ１  信号配線
Ｐ０，Ｐ１  電源配線
Ｇ０，Ｇ１  接地配線
Ｂ０，Ｂ１  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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