(57)【要約】    【課題】  マクロサイズが小さく、高速動作が可能な不揮発性半導体記憶装置及びその製造方法を提供する。    【解決手段】  シリコン基板１上にゲート絶縁膜５を設け、その上にコントロールゲート６を設ける。コントロールゲート６の幅は５０ｎｍ以上とする。また、チャネル領域４上におけるゲート絶縁膜５が設けられていない領域にＯＮＯ膜７を設ける。更に、コントロールゲート６及びシリコン基板１との間でＯＮＯ膜７を挟む位置にメモリゲート８を設ける。更にまた、コントロールゲート６の上面にはシリサイド層９を形成し、メモリゲート８の上面にはシリサイド層１０を形成する。そして、メモリゲート８の上端の位置を、コントロールゲート６の上端の位置より１００ｎｍ以上高くする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されシリコンを含む第１のゲート電極と、この第１のゲート電極の上面に形成された第１のシリサイド層と、前記第１のゲート電極の両側方に形成され前記第１のゲート電極から絶縁されシリコンを含む第２のゲート電極と、この第２のゲート電極の上面に形成された第２のシリサイド層と、少なくとも前記半導体基板と前記第２のゲート電極との間に形成された電荷蓄積層と、を有し、前記半導体基板の表面に対する前記第１のゲート電極の上端の高さが、前記半導体基板の表面に対する前記第２のゲート電極の上端の高さと異なっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板の表面に対する前記第２のゲート電極の上端の高さが、前記半導体基板の表面に対する前記第１のゲート電極の上端の高さよりも高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート電極と前記第２のゲート電極との間に配置された絶縁膜が、前記電荷蓄積層と同じ膜であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート電極の側面にサイドウォールが設けられていることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板の表面に対する前記第１のゲート電極の上端の高さが、前記半導体基板の表面に対する前記第２のゲート電極の上端の高さよりも高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１のゲート電極と前記第２のゲート電極との間に配置された絶縁膜の組成が、前記電荷蓄積層の組成と異なることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１のゲート電極と前記第２のゲート電極との間に配置された絶縁膜の膜厚が、前記電荷蓄積層の膜厚よりも厚いことを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板の表面に対する前記第１のゲート電極の上端の高さと、前記半導体基板の表面に対する前記第２のゲート電極の上端の高さとの差が、１００ｎｍ以上であることを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第２のゲート電極を結ぶ方向において、前記第１の電極の幅が５０ｎｍ以上であることを特徴とする請求項１乃至８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１及び第２のシリサイド層のうち少なくとも一方が、コバルトシリサイド、ニッケルシリサイド及びパラジウムシリサイドからなる群から選択された１種又は２種以上のシリサイドにより形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記電荷蓄積層が、第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜がこの順に積層された３層膜であることを特徴とする請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷蓄積層が、第１のシリコン酸化膜、高誘電率膜、第２のシリコン酸化膜がこの順に積層された３層膜であることを特徴とする請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷蓄積層が、絶縁膜中に導電体からなる複数の粒子が分散されたものであることを特徴とする請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
半導体基板上にゲート絶縁膜、シリコンを含む第１のゲート電極及びダミー膜がこの順に積層された積層体を形成する工程と、この積層体を覆うように電荷蓄積層を形成する工程と、この電荷蓄積層を覆うようにシリコン層を形成する工程と、前記シリコン層及び電荷蓄積層を選択的に除去し前記積層体の両側方に残留させて前記シリコン層からなり前記半導体基板及び第１のゲート電極との間で前記電荷蓄積層を挟む第２のゲート電極を形成する工程と、前記ダミー膜を除去する工程と、前記第１及び第２のゲート電極の上面に夫々第１及び第２のシリサイド層を形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記ダミー膜を除去する工程と前記第１及び第２のシリサイド層を形成する工程との間に、前記第２のゲート電極の側面上及び前記電荷蓄積層の側面上にサイドウォールを形成する工程を有することを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記積層体を形成する工程と前記電荷蓄積層を形成する工程との間に、前記積層体の側面にサイドウォールを形成する工程を有することを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板上に電荷蓄積層、シリコンを含む第２のゲート電極及びダミー膜がこの順に積層された積層体の対を形成する工程と、前記積層体の両側面上にサイドウォールを形成すると共に前記半導体基板上における前記積層体間の領域にゲート絶縁膜を形成する工程と、前記積層体及びサイドウォールを覆うようにシリコン層を形成する工程と、前記シリコン層を選択的に除去して対をなす前記積層体間に残留させて前記積層体から前記サイドウォールを介して離隔され前記シリコン層からなる第１のゲート電極を形成する工程と、前記ダミー膜を除去する工程と、前記第１及び第２のゲート電極の上面に夫々第１及び第２のシリサイド層を形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記積層体の両側面上にサイドウォールを形成すると共に前記半導体基板上における前記積層体間の領域にゲート絶縁膜を形成する工程は、前記積層体の両側面上にシリコン酸化物からなる前記サイドウォールを形成する工程と、酸化処理を施して前記半導体基板の表面を酸化して前記ゲート絶縁膜を形成すると共に前記サイドウォールを成長させる工程と、を有することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記積層体の両側面上にサイドウォールを形成すると共に前記半導体基板上における前記積層体間の領域にゲート絶縁膜を形成する工程は、酸化処理を施して前記半導体基板の表面を酸化して前記ゲート絶縁膜を形成すると共に前記積層体における前記第２のゲート電極の両側面を酸化して前記サイドウォールを形成する工程を有することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記サイドウォールを前記電荷蓄積層とは異なる組成の材料により形成することを特徴とする請求項１７乃至１９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記サイドウォールの膜厚を前記電荷蓄積層の膜厚よりも厚くすることを特徴とする請求項１７乃至２０のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記積層体の幅を５０ｎｍ以上とすることを特徴とする請求項１４乃至２１のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記ダミー膜の膜厚を１００ｎｍ以上とすることを特徴とする請求項１４乃至２２のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記第１及び第２のシリサイド層を形成する工程は、前記第１及び第２の電極上に金属層を形成する工程と、前記第１及び第２の電極中のシリコンと前記金属層中の金属とを反応させる工程と、を有することを特徴とする請求項１４乃至２３のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記金属を、Ｃｏ、Ｎｉ及びＰｄからなる群から選択された１種又は２種以上の金属とすることを特徴とする請求項２４に記載の不揮発性半導体記憶装置の製造方法。
【請求項２６】
前記電荷蓄積層を形成する工程は、第１のシリコン酸化膜を形成する工程と、この第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、このシリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、を有することを特徴とする請求項１４乃至２５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２７】
前記電荷蓄積層を形成する工程は、第１のシリコン酸化膜を形成する工程と、この第１のシリコン酸化膜上に高誘電率膜を形成する工程と、この高誘電率膜上に第２のシリコン酸化膜を形成する工程と、を有することを特徴とする請求項１４乃至２５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２８】
前記電荷蓄積層を形成する工程は、絶縁膜中に導電体からなる複数の粒子が分散された層を形成する工程であることを特徴とする請求項１４乃至２５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
前記ダミー膜をシリコン酸化膜及びシリコン窒化膜からなる２層膜とすることを特徴とする請求項１４乃至２８のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１セル当たり２ビット以上の情報を記憶できる不揮発性半導体記憶装置及びその製造方法に関し、特に、コントロールゲートとメモリゲートとを相互に独立して駆動できる不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、不揮発性半導体記憶装置（以下、不揮発性メモリともいう）の高集積化を図るために、１つのセルに２ビットの情報を記憶できる不揮発性メモリが開発されている（例えば、非特許文献１参照。）。図２５は非特許文献１に記載された従来の不揮発性メモリを示す断面図である。図２５に示すように、この不揮発性メモリは、シリコン基板１０１の表面に形成されたメモリセル１０２により構成されている。
【０００３】
メモリセル１０２においては、シリコン基板１０１の表面にソース・ドレイン領域１０６が形成されており、シリコン基板１０１上におけるソース・ドレイン領域１０６間の領域の直上域にはゲート絶縁膜１０３が設けられている。ゲート絶縁膜１０３上にはワード線であるコントロールゲート１０４が設けられており、コントロールゲート１０４の上面にはシリサイド層１０５が形成されている。また、コントロールゲート１０４の両側方にはメモリゲート１０８が設けられており、コントロールゲート１０４とメモリゲート１０８との間及びメモリゲート１０８とシリコン基板１０１との間にはＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）１０７が設けられている。更に、ソース・ドレイン領域１０６はコンタクト（図示せず）を介して、上層のビット線１１０（図２６参照）に接続されている。
【０００４】
このような不揮発性メモリにおいては、ＯＮＯ膜１０７中の窒化膜の電荷状態を選択することにより、即ち、この窒化膜に電子を蓄積するか否かを選択することにより、２値の情報を記憶することができる。そして、コントロールゲート１０４の両側においてＯＮＯ膜１０７の電荷状態を相互に独立して制御することにより、１つのメモリセル１０２に２ビットの情報を記憶することができる。なお、メモリゲート１０８はＯＮＯ膜１０７の窒化膜に対する電子の注入及び引き出し並びに読み出しを容易にするために設けられている。
【０００５】
次に、図２５に示す従来の不揮発性メモリの動作について説明する。先ず、情報の書込動作について説明する。コントロールゲート１０４に約０．８Ｖの正電位を印加し、書込みを行う側（以下、選択側という）のメモリゲート１０８に約５．５Ｖの正電位を印加し、このメモリゲート１０８と対をなす書込みを行わない側（以下、非選択側という）のメモリゲート１０８に約３．３Ｖの正電位を印加し、書込みを行う側のソース・ドレイン領域１０６に約４．５Ｖの正電位を印加する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ膜１０７の窒化膜中に注入される。これをＣＨＥ（Channel Hot Electron：チャネル熱電子）注入という。これにより、データが書込まれる。
【０００６】
次に、書込んだ情報の消去動作について説明する。コントロールゲート１０４に約−１Ｖの負電位を印加し、選択側のメモリゲート１０８に約−３Ｖの負電位を印加し、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、選択側のソース・ドレイン領域１０６に約４Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速されてホットホールとなり、選択側のＯＮＯ膜７の窒化膜中に注入される。これにより、ＯＮＯ膜７の窒化膜中に蓄積されていた負電荷が打ち消され、データが消去される。
【０００７】
次に、書込んだ情報の読出動作について説明する。コントロールゲート１０４に約１．８Ｖの正電位を印加し、選択側のメモリゲート１０８に約１．８Ｖの正電位を印加し、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、非選択側のソース・ドレイン領域１０６に約１．８Ｖの正電位を印加する。この状態で、メモリセル１０２のしきい値を検出する。選択側のＯＮＯ膜１０７に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ膜７に書込まれた情報を読み出すことができる。なお、このとき、非選択側のＯＮＯ膜１０７に負電荷が蓄積されていても、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、非選択側のソース・ドレイン領域１０６に約１．８Ｖの正電位を印加することにより、非選択側のＯＮＯ膜１０７に蓄積された負電荷の影響を抑制して、選択側のＯＮＯ膜７の電荷状態を検出することができる。図２５に示す従来の不揮発性メモリにおいては、上述のようにして１セル当たり２ビットの情報を記録している。
【０００８】
【非特許文献１】Tomoko Ogura et. al., "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times", 2003 Symposium on VLSI Circuits, Digest of Technical Papers, pp.207-210
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。図２５に示すように、この従来の不揮発性メモリにおいては、メモリゲート１０８の幅が狭く、また、メモリゲート１０８がポリシリコンのみにより形成されており、表面がシリサイド化されていないため、導電性が不十分である。このため、メモリゲート１０８の全長に亘って均一に電位を印加するためには、上層の配線層にメモリゲート１０８と平行に延びる配線を形成し、この配線をメモリゲート１０８にコンタクトを介して接続し、裏打配線とする必要がある。
【００１０】
図２６は図２５に示す従来の不揮発性メモリを示す平面図である。なお、図２６においては、ＯＮＯ膜１０７及びシリサイド層１０５（図２５参照）は図示を省略されている。図２６に示すように、メモリゲート１０８は、幅が狭くシリサイド化もされていないため、抵抗が高い。そのため、メモリゲート１０８を単独で使用しようとすると、書込、消去、読出時におけるメモリゲート１０８の充電に時間がかかる。この問題を回避するために、従来の不揮発性メモリにおいては、裏打配線が設けられている。即ち、例えば１６本のビット線１１０毎に１ヶ所、ビット線１１０と同じ方向に延びるコンタクト形成領域１１３が設けられている。そして、このコンタクト形成領域１１３においては、メモリゲート１０８間を相互に接続する延出部１０８ａが設けられている。延出部１０８ａは、メモリゲート１０８からメモリゲート１０８が延びる方向に直交する方向に延出し、このメモリゲート１０８との間にソース・ドレイン領域１０６を挟んで対向する他のメモリゲート１０８に接続されている。
【００１１】
そして、この延出部１０８ａ上にはコンタクト（図示せず）が設けられており、このコンタクト上にはビット線１１０と同じ配線層に配線１０９が設けられており、この配線１０９上にはビア１１１が設けられており、ビア１１１上には、メモリゲート１０８と同じ方向に延びる配線１１２が、ビット線１１０よりも上層に設けられている。これにより、配線１１２は、ビア１１１、配線１０９、コンタクト（図示せず）及び延出部１０８ａを介してメモリゲート１０８に接続されており、メモリゲート１０８の裏打配線となっている。このように、この従来の不揮発性メモリにおいては、メモリゲート１０８の裏打ちをとることにより、メモリゲート１０８自体の抵抗の高さを補って動作速度が低下することを防止している。しかしながら、上述の如く、コンタクト形成領域１１３は、例えばビット線１６本毎に１ヶ所設けるというように、ある程度高密度に配置しなければ、十分な効果が得られない。このため、不揮発性メモリのマクロサイズが大きくなるという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、マクロサイズが小さく、高速動作が可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されシリコンを含む第１のゲート電極と、この第１のゲート電極の上面に形成された第１のシリサイド層と、前記第１のゲート電極の両側方に形成され前記第１のゲート電極から絶縁されシリコンを含む第２のゲート電極と、この第２のゲート電極の上面に形成された第２のシリサイド層と、少なくとも前記半導体基板と前記第２のゲート電極との間に形成された電荷蓄積層と、を有し、前記半導体基板の表面に対する前記第１のゲート電極の上端の高さが、前記半導体基板の表面に対する前記第２のゲート電極の上端の高さと異なっていることを特徴とする。
【００１４】
本発明においては、第２のゲート電極上に第２のシリサイド層が形成されているため、第２のゲート電極の抵抗が低い。このため、第２のゲート電極を裏打配線に接続するコンタクト形成領域の配置密度を低減することができるため、又は、裏打配線自体を設ける必要がなくなるため、不揮発性半導体記憶装置のマクロサイズを低減することができる。また、第２のゲート電極の抵抗が小さいため、充電に要する時間を短縮でき、高速動作が可能となる。更に、半導体基板の表面に対する第１のゲート電極の上端の高さが、半導体基板の表面に対する第２のゲート電極の上端の高さと異なっているため、第１のシリサイド層と第２のシリサイド層とが相互に短絡することを防止できる。
【００１５】
また、前記半導体基板の表面に対する前記第１のゲート電極の上端の高さと、前記半導体基板の表面に対する前記第２のゲート電極の上端の高さとの差が、１００ｎｍ以上であることが好ましい。これにより、第１のシリサイド層と第２のシリサイド層とが相互に短絡することをより確実に防止できる。
【００１６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、シリコンを含む第１のゲート電極及びダミー膜がこの順に積層された積層体を形成する工程と、この積層体を覆うように電荷蓄積層を形成する工程と、この電荷蓄積層を覆うようにシリコン層を形成する工程と、前記シリコン層及び電荷蓄積層を選択的に除去し前記積層体の両側方に残留させて前記シリコン層からなり前記半導体基板及び第１のゲート電極との間で前記電荷蓄積層を挟む第２のゲート電極を形成する工程と、前記ダミー膜を除去する工程と、前記第１及び第２のゲート電極の上面に夫々第１及び第２のシリサイド層を形成する工程と、を有することを特徴とする。
【００１７】
本発明においては、第１のゲート電極上にダミー膜を設け、積層体の側方に第２のゲート電極を形成した後、ダミー膜を除去することにより、第２のゲート電極の上端の位置を、第１のゲート電極の上端の位置よりも高くすることができる。これにより、第１のシリサイド層と第２のシリサイド層とが相互に短絡することを防止できる。
【００１８】
本発明に係る他の不揮発性半導体記憶装置の製造方法は、半導体基板上に電荷蓄積層、シリコンを含む第２のゲート電極及びダミー膜がこの順に積層された積層体の対を形成する工程と、前記積層体の両側面上にサイドウォールを形成すると共に前記半導体基板上における前記積層体間の領域にゲート絶縁膜を形成する工程と、前記積層体及びサイドウォールを覆うようにシリコン層を形成する工程と、前記シリコン層を選択的に除去して対をなす前記積層体間に残留させて前記積層体から前記サイドウォールを介して離隔され前記シリコン層からなる第１のゲート電極を形成する工程と、前記ダミー膜を除去する工程と、前記第１及び第２のゲート電極の上面に夫々第１及び第２のシリサイド層を形成する工程と、を有することを特徴とする。
【００１９】
本発明においては、第２のゲート電極上にダミー膜を設け、積層体の間に第１のゲート電極を形成した後、ダミー膜を除去することにより、第１のゲート電極の上端の位置を、第２のゲート電極の上端の位置よりも高くすることができる。これにより、第１のシリサイド層と第２のシリサイド層とが相互に短絡することを防止できる。
【００２０】
また、前記ダミー膜の膜厚を１００ｎｍ以上とすることが好ましい。これにより、半導体基板の表面に対する第１のゲート電極の上端の高さと、半導体基板の表面に対する第２のゲート電極の上端の高さとの差を１００ｎｍ以上とすることができる。この結果、第１のシリサイド層と第２のシリサイド層とが相互に短絡することをより確実に防止できる。
【発明の効果】
【００２１】
本発明によれば、第２のゲート電極上に第２のシリサイド層を形成することにより、第２のゲート電極の抵抗を低減することができる。このため、第２のゲート電極を裏打配線に接続するコンタクト形成領域を高密度に設けることなく、又は、裏打配線自体を設けることなく、第２のゲート電極の充電に要する時間を短縮できるため、マクロサイズが小さく高速動作が可能な不揮発性半導体記憶装置を得ることができる。このとき、半導体基板の表面に対する第１のゲート電極の上端の高さが、半導体基板の表面に対する第２のゲート電極の上端の高さと異なっているため、第１のシリサイド層と第２のシリサイド層とが相互に短絡することを防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る不揮発性半導体記憶装置を示す断面図である。図１に示すように、本実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）においては、例えばｐ型のシリコン基板１が設けられており、このシリコン基板１の表面にはＰウエル（図示せず）が形成されている。また、シリコン基板１上には、ワード線を兼ねる複数本のコントロールゲート６が相互に平行に設けられている。各コントロールゲート６の両側には、コントロールゲート６と同じ方向に延びるメモリゲート８が設けられている。そして、１本のコントロールゲート６及びその両側の２本のメモリゲート８から一つのゲート群が構成されている。
【００２３】
シリコン基板１の表面におけるゲート群間の領域の直下域には、コントロールゲート６が延びる方向に沿って、素子分離膜（図示せず）及びｎ型の拡散層３が交互に形成されている。拡散層３はソース・ドレイン領域として機能する。また、上層配線層には、コントロールゲート６及びメモリゲート８が延びる方向に直交する方向に延びる複数本のビット線（図示せず）が設けられている。そして、ビット線間の領域とゲート群との最近接点毎、即ち、シリコン基板１の表面に垂直な方向から見た場合のビット線間の領域とゲート群との交点毎に、メモリセル２が形成されている。これにより、本実施形態に係る不揮発性メモリにおいては、複数のメモリセル２がマトリクス状に配列されている。
【００２４】
各メモリセル２の構成をより詳細に説明する。メモリセル２においては、シリコン基板１上における拡散層３間の領域、即ちチャネル領域４の直上域の一部には、ゲート絶縁膜５が設けられている。また、ゲート絶縁膜５上にはコントロールゲート６が設けられている。コントロールゲート６の幅は例えば５０ｎｍ以上である。更に、ゲート絶縁膜５及びコントロールゲート６の側面上並びにチャネル領域４の上面上におけるゲート絶縁膜５が設けられていない領域には、電荷蓄積層としてのＯＮＯ膜７が設けられている。即ち、ＯＮＯ膜７はコントロールゲート６の両側方に夫々設けられている。ＯＮＯ膜７は酸化膜−窒化膜−酸化膜がこの順に積層された３層膜であり、その膜厚は例えば１０乃至３０ｎｍ程度である。更にまた、コントロールゲート６及びシリコン基板１との間でＯＮＯ膜７を挟む位置には、メモリゲート８が設けられている。従って、メモリゲート８もコントロールゲート６の両側方に夫々設けられている。ＯＮＯ膜７は、メモリゲート８とシリコン基板１との間、メモリゲート８とコントロールゲート６との間及びその上方に配置されている。
【００２５】
そして、コントロールゲート６の上面の中央部、即ち、ＯＮＯ膜７から離隔した領域には、シリサイド層９が形成されており、メモリゲート８の上面には、シリサイド層１０が形成されており、拡散層３の上面の中央部、即ち、ＯＮＯ膜７から離隔した領域には、シリサイド層１１が形成されている。シリサイド層９、１０及び１１はコバルトシリサイドにより形成されている。また、メモリゲート８の上端部の位置は、コントロールゲート６の上端部の位置よりも例えば１００ｎｍ以上高くなっている。
【００２６】
また、拡散層３におけるシリサイド層１１上には、コンタクト１２が設けられており、このコンタクト１２上には、第１配線１３が設けられており、ソース・ドレイン層３はシリサイド層１１及びコンタクト１２を介して第１配線１３に接続されている。更に、シリコン基板１上における上記各構成物は、層間絶縁膜１４により埋め込まれている。
【００２７】
次に、上述の如く構成された本実施形態に係る不揮発性メモリの動作について説明する。この不揮発性メモリにおいては、ＯＮＯ膜７の窒化膜に電子を蓄積するか否かにより窒化膜の電荷状態を選択し、２値の情報を記憶するようになっている。このとき、コントロールゲート６から見て、一方の側のメモリゲート８の下に配置されたＯＮＯ膜７と、他方の側のメモリゲート８の下に配置されたＯＮＯ膜７とに対して、相互に独立して電子を注入／引き出しすることにより、１つのメモリセル２に、夫々２ビットの情報を記憶する。
【００２８】
情報を書込むときには、選択されたメモリセル２において、コントロールゲート６に例えば電源電位（例えば約１．５Ｖの正電位）を印加し、このコントロールゲート６から見て書込みを行うＯＮＯ膜７側（選択側）のメモリゲート８及び拡散層３には夫々独立に例えば約５Ｖの正電位を印加し、書込みを行わないＯＮＯ膜７側（非選択側）のメモリゲート８には例えば約３．３Ｖの正電位を印加し、非選択側の拡散層３には例えば接地電位を印加する。これにより、チャネル領域４において、キャリアである電子が選択側に加速されてＣＨＥ（Channel Hot Electron：チャネル熱電子）となり、選択側のＯＮＯ膜７の窒化膜に注入される。これにより、この窒化膜が負電荷を帯び、情報が書込まれる。
【００２９】
また、書込んだ情報を消去するときには、コントロールゲート６に例えば接地電位を印加し、選択側のメモリゲート８に例えば約−５Ｖの負電位を印加し、選択側の拡散層３に例えば約５Ｖの正電位を印加し、非選択側のメモリゲート８及び拡散層３に例えば接地電位を印加する。これにより、バンド間トンネルによって発生したホールの一部が、空乏層の電界をチャネル方向に移動しながらエネルギー得てホットになり、その一部が選択側のＯＮＯ膜７に注入され、このＯＮＯ膜７の窒化膜に蓄積されている電子と結合して電荷を消滅させる。これにより、情報が消去される。
【００３０】
更に、情報を読み出すときは、コントロールゲート６及び選択側のメモリゲート８に電源電位（約１．５Ｖの正電位）を印加し、非選択側のメモリゲート８に例えば約５Ｖの正電位を印加し、選択側の拡散層３に例えば接地電位を印加し、非選択側の拡散層３に例えば約１．５Ｖの正電位を印加する。この状態で、メモリセル２のしきい値を検出する。これにより、非選択側のＯＮＯ膜７に負電荷が蓄積されていても、シリコン基板１における非選択側のＯＮＯ膜７の直下域に、拡散層３からの空乏層が伸びてくるため、非選択側のＯＮＯ膜７に蓄積された電荷の影響を抑制して、選択側のＯＮＯ膜７の電荷状態を検出することができる。即ち、選択側のＯＮＯ膜７に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも、しきい値が増加する。これにより、選択側のＯＮＯ膜７に書込まれた情報を読み出すことができる。
【００３１】
本発明者等は、前述の従来の技術の問題点を解決するために、メモリゲートの抵抗値を低減することを検討した。本発明者等は、メモリゲートの抵抗値を低減するために、メモリゲートの上面にシリサイド層を形成することを考えた。しかし、実際にメモリゲートの上面にシリサイド層を形成しようとすると、種々の問題点があることが判明した。即ち、図２５に示す従来の不揮発性メモリにおいて、メモリゲート１０８の上面にシリサイド層を形成しようとしても、サイドウォールを形成するときにメモリゲート１０８の上面にシリコン酸化膜が付いてしまい、うまくシリサイド化することができない。また、特別な工程を設けてメモリゲート１０８上のシリコン酸化膜を除去し、シリサイド層を形成しても、メモリゲート１０８の上面に形成されたシリサイド層が、ＯＮＯ膜１０７を跨いでコントロールゲート１０４の上面に形成されたシリサイド層１０５と短絡されてしまい、コントロールゲート１０４とメモリゲート１０８とを独立に制御することができなくなった。
【００３２】
これに対して、本実施形態においては、メモリゲート８の上端の位置が、コントロールゲート６の上端の位置よりも１００ｎｍ以上高くなっているため、コントロールゲート６の上面に形成されたシリサイド層９に短絡させることなく、メモリゲート８の上面にシリサイド層１０を形成することができる。
【００３３】
これにより、メモリゲート８をコントロールゲート６から絶縁したまま、メモリゲート８の抵抗値を低減することができるため、メモリゲート８の裏打配線となる上層配線を設ける必要がない。この結果、メモリゲート８を上層の裏打配線に接続するためのコンタクト領域が不要となり、不揮発性メモリのマクロサイズを低減することができる。
【００３４】
また、メモリゲート８をコントロールゲート６から独立して制御することができるため、選択側のＯＮＯ膜７から情報を読み出すときに、非選択側のＯＮＯ膜７に蓄積されている電荷の影響を抑制するために、非選択側のメモリゲート８のみに正電位を印加することができる。このため、コントロールゲート６に高い正電位を印加する必要がなく、ゲート絶縁膜５を薄くすることができる。この結果、オン電流（読出し電流）が増加し、情報の判定が容易になる。また、非選択側の拡散層３に高い正電位を印加する必要がないため、リーク電流を低減できる。更に、メモリゲート８の抵抗値が低いため、読出し時に非選択側のメモリゲート８を急速に充電することができる。この結果、高速動作が可能となる。
【００３５】
なお、前述の如く、メモリゲート８の上端の位置は、コントロールゲート６の上端の位置よりも１００ｎｍ以上高いことが好ましいが、本発明はこれに限定されず、ＯＮＯ膜７の厚さが十分に厚い場合等、条件によっては上述の高さの差は１００ｎｍ未満であってもよく、メモリゲート８の上端の位置が、コントロールゲート６の上端の位置と異なっていれば、一定の効果を得ることができる。
【００３６】
また、本実施形態においては、シリサイド層９、１０及び１１をコバルトシリサイドにより形成する例を示したが、本発明はこれに限定されず、他の種類のシリサイドによりシリサイド層を形成してもよい。但し、チタンシリサイドは微細な領域に形成することが困難であり、メモリゲート８の側面に垂れ下がってしまう可能性があるため、あまり好ましくない。シリサイド層９、１０及び１１は、コバルトシリサイドの他には、ニッケルシリサイド又はパラジウムシリサイド等により形成することが好ましい。更に、本実施形態において、コントロールゲート６の側面上、即ち、コントロールゲート６とＯＮＯ膜７との間に、サイドウォールが形成されていてもよい。
【００３７】
次に、本発明の第２の実施形態について説明する。図２は本実施形態に係る不揮発性半導体記憶装置を示す断面図である。図２に示すように、本実施形態に係る不揮発性メモリは、前述の第１の実施形態に係る不揮発性メモリと比較して、コントロールゲート５６の上端の位置が、メモリゲート５８の上端の位置よりも高くなっている。
【００３８】
図２に示すように、本実施形態に係る不揮発性メモリにおいても、前述の第１の実施形態と同様に、例えばｐ型のシリコン基板５１が設けられており、このシリコン基板５１の表面にＰウエル（図示せず）が形成されている。また、シリコン基板５１上には、ワード線を兼ねる複数本のコントロールゲート５６が相互に平行に設けられており、その両側には、コントロールゲート５６と同じ方向に延びるメモリゲート５８が設けられている。更に、シリコン基板５１上にはビット線（図示せず）が設けられている。１本のコントロールゲート５６及びその両側の２本のメモリゲートからゲート群が構成されており、このゲート群、ビット線、Ｐウエル、素子分離膜（図示せず）及び拡散層５３の相互間の位置関係は、前述の第１の実施形態と同様であり、ビット線間の領域とゲート群との最近接点に対応して、複数のメモリセル５２がマトリクス状に配列されている。
【００３９】
各メモリセル５２の構成をより詳細に説明する。メモリセル５２においては、シリコン基板５１の表面における拡散層５３間の領域がチャネル領域５４となっている。また、チャネル層５４の直上域の両側、即ち、拡散層５３に近接する２ヶ所の領域には、ＯＮＯ膜５７が設けられており、ＯＮＯ膜５７上にはメモリゲート５８が設けられている。更に、シリコン基板５１上におけるメモリゲート５８間の位置には、コントロールゲート５６が設けられている。
【００４０】
図２に示すコントロールゲート５６が延びる方向に直交する断面において、コントロールゲート５６の上部は下部よりも幅が広くなっており、その上面の中央部は凹んでいる。これにより、この図２に示す断面において、コントロールゲート５６の形状はＹ字形状となっている。コントロールゲート５６は、周囲をシリコン酸化物からなる層間絶縁膜６４により囲まれており、この層間絶縁膜６４により、コントロールゲート５６はメモリゲート５８及びシリコン基板５１から絶縁されている。また、コントロールゲート５６とシリコン基板５１との間の層間絶縁膜６４は、ゲート絶縁膜となっている。なお、コントロールゲート５６の形状は製造方法及び寸法によって変わり、必ずしも上述のＹ字形状となるわけではない。また、層間絶縁膜６４は、複数層の絶縁膜が積層されて形成されている場合もある。この場合は、コントロールゲート５６とシリコン基板５１との間に配置された絶縁膜が、ゲート絶縁膜となる。
【００４１】
また、コントロールゲート５６とメモリゲート５８との間の距離、即ち、コントロールゲート５６とメモリゲート５８との間の層間絶縁膜６４の膜厚は、メモリゲート５８とシリコン基板５１との間の距離、即ち、ＯＮＯ膜５７の膜厚よりも厚くなっている。更に、コントロールゲート５６の上面の位置はメモリゲート５８の上面の位置よりも１００ｎｍ以上高くなっている。
【００４２】
そして、コントロールゲート５６の上面には、シリサイド層５９が形成されている。また、メモリゲート５８の上面におけるコントロールゲート５６に遠い側の領域には、シリサイド層６０が形成されている。なお、シリサイド層６０は、メモリゲート５８の上面全体に形成されている場合もある。更に、拡散層５３の上面におけるＯＮＯ膜５７から離隔した領域には、シリサイド層６１が形成されている。シリサイド層５９、６０及び６１は、例えばコバルトシリサイドにより形成されている。
【００４３】
また、拡散層５３におけるシリサイド層６１上には、コンタクト６２が設けられており、このコンタクト６２上には、第１配線６３が設けられており、拡散層５３はシリサイド層６１及びコンタクト６２を介して第１配線６３に接続されている。更に、シリコン基板５１上における上記各構成物は、前述の層間絶縁膜６４により埋め込まれている。そして、コントロールゲート５６とメモリゲート５８との間の層間絶縁膜６４の膜厚は、ＯＮＯ膜５７の膜厚よりも厚くなっている。
【００４４】
次に、上述の如く構成された本実施形態に係る不揮発性メモリの動作について説明する。情報を書込むときには、選択されたメモリセル５２において、コントロールゲート５６に例えば電源電位（例えば約１．５Ｖの正電位）を印加し、選択側のメモリゲート５８に前述の第１の実施形態よりも高い例えば約１３Ｖの正電位を印加し、選択側の拡散層５３に例えば約５Ｖの正電位を印加し、非選択側のメモリゲート５８には例えば１３Ｖの正電位を印加し、非選択側の拡散層５３には例えば接地電位を印加する。これにより、チャネル領域５４において、キャリアである電子が選択側に加速されてＣＨＥとなり、選択側のＯＮＯ膜５７の窒化膜に注入される。これにより、この窒化膜が負電荷を帯び、情報が書込まれる。
【００４５】
また、書込んだ情報を消去するときには、コントロールゲート５６に例えば電源電位（例えば約１．５Ｖの正電位）を印加し、選択側のメモリゲート５８に例えば約１６Ｖの正電位を印加し、非選択側のメモリゲート５８並びに選択側及び非選択側の拡散層５３に例えば接地電位を印加する。これにより、選択側のＯＮＯ膜５７に蓄積されていた電子が、ＦＮ（Fowler-Nordheim）トンネル電流により選択側のメモリゲート５８に引抜かれる。この結果、情報が消去される。なお、情報の読出動作は、前述の第１の実施形態と同様である。
【００４６】
本実施形態においては、書込み、消去、読出しのいずれの動作においても負電位を使用しないため、負電位を発生させるためのチャージポンプが不要となる。これにより、不揮発性メモリのマクロサイズをより一層低減することができる。また、コントロールゲート５６とメモリゲート５８との間には、ＯＮＯ膜ではなくシリコン酸化物からなる層間絶縁膜６４が配置されており、コントロールゲート５６とメモリゲート５８との間の層間絶縁膜６４の膜厚は、ＯＮＯ膜５７の膜厚よりも厚くなっているため、コントロールゲート５６とメモリゲート５８との間の絶縁性をより高いものとすることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４７】
なお、本実施形態においても、メモリゲート５８の上端の位置とコントロールゲート５６の上端の位置との差は１００ｎｍ以上であることが好ましいが、本発明はこれに限定されず、メモリゲート５８の上端の位置が、コントロールゲート５６の上端の位置と異なっていれば、一定の効果を得ることができる。また、シリサイド層５９、６０及び６１は、ニッケルシリサイド又はパラジウムシリサイド等により形成されていてもよい。
【００４８】
前述の第１及び第２の実施形態において、電荷蓄積層として、ＯＮＯ膜の替わりに、絶縁膜に例えばシリコン又はゲルマニウムからなる導電性の微粒子（量子ドット）を埋め込んだ膜を使用してもよい。また、電荷蓄積層として、ＯＮＯ膜の替わりに、シリコン酸化膜、高誘電率膜、シリコン酸化膜がこの順に積層された３層膜を使用してもよい。高誘電率膜とは、例えば、酸化ハフニウム（ＨｆＯ２）からなる膜、及びアルミナ（Ａｌ２Ｏ３）からなる膜等である。
【００４９】
次に、本発明の第３の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る不揮発性半導体記憶装置の製造方法である。図３乃至図１１は、本実施形態に係る不揮発性半導体記憶装置の製造方法をその工程順に示す断面図であり、各図の（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、各図の（ｂ）乃至（ｄ）はコントロールゲートの幅方向に平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、即ち、メモリゲートを含む断面を示し、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面、即ち、コントロールゲートを含む断面を示し、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面、即ち、拡散層を含む断面を示す。
【００５０】
先ず、図３（ａ）乃至（ｄ）に示すように、例えばｐ型のシリコン基板１の表面に、既知の方法により、素子分離膜１５を形成し、シリコン基板１の表面における素子分離膜１５により区画された領域に、Ｐウエル（図示せず）を形成する。
【００５１】
次に、図４（ａ）乃至（ｄ）に示すように、シリコン基板１の表面の全面に酸化処理を施してシリコン酸化膜１６を形成し、その上にポリシリコン層１７を成長させる。そして、ポリシリコン層１７上にシリコン酸化膜１８を形成し、その後、シリコン窒化膜１９を形成する。このとき、シリコン酸化膜１８及びシリコン窒化膜１９の膜厚の合計が、例えば１００ｎｍ以上となるようにする。
【００５２】
次に、図５（ａ）乃至（ｄ）に示すように、シリコン窒化膜１９、シリコン酸化膜１８、ポリシリコン層１７及びシリコン酸化膜１６を４層まとめてエッチングして選択的に除去し、パターニングする。このとき、コントロールゲートを形成する予定の領域において４層を残留させ、それ以外の領域において４層を除去する。この結果、シリコン酸化膜１６、ポリシリコン層１７、シリコン酸化膜１８及びシリコン窒化膜１９からなる積層体２０が形成される。このとき、図５（ａ）に示す断面における積層体２０の幅は、例えば５０ｎｍ以上とする。そして、パターニングされたシリコン酸化膜１６がゲート酸化膜５となり、パターニングされたポリシリコン層１７がコントロールゲート６となる。
【００５３】
次に、図６（ａ）乃至（ｄ）に示すように、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜をこの順に成膜し、電荷蓄積層としてのＯＮＯ膜７を形成する。その後、ＯＮＯ膜７上にポリシリコン層２１を形成する。なお、ＯＮＯ膜７を形成する前に、積層体２０の両側面にサイドウォール（図示せず）を形成してもよい。
【００５４】
次に、図７（ａ）乃至（ｄ）に示すように、シリコン基板１の一部が露出するまでエッチバックを行い、シリコン窒化膜１９上に形成されたＯＮＯ膜７及びポリシリコン層２１（図６（ａ）参照）を除去し、積層体２０の側面上のみにＯＮＯ膜７及びポリシリコン層２１を残留させる。これにより、残留したポリシリコン層２１がメモリゲート８となる。そして、この段階ではＯＮＯ膜７は、メモリゲート８と積層体２０との間、及びメモリゲート８とシリコン基板１との間に残留する。なお、エッチバックの前にマスクを用いてエッチングを行い、不要なポリシリコン層２１を除去しておいてもよい。
【００５５】
次に、図８（ａ）乃至（ｄ）に示すように、全面にシリコン酸化膜２２を形成する。そして、積層体２０、ＯＮＯ膜７及びメモリゲート８をマスクとして、例えば砒素（Ａｓ）等のｎ型不純物を注入し、シリコン基板１の表面における積層体２０、ＯＮＯ膜７及びメモリゲート８の直下域、並びに素子分離膜を除く領域に、ｎ型の拡散層３を形成する。この拡散層３がメモリセルのソース・ドレイン領域となり、シリコン基板１の表面における拡散層３間の領域がチャネル領域４となる。
【００５６】
次に、シリコン基板１の表面における不揮発性メモリの形成領域以外の領域においても、トランジスタ（図示せず）を形成する。このトランジスタは、本実施形態において形成する不揮発性メモリの周辺回路を構成するロジック系のトランジスタとなる。このロジック系のトランジスタを形成する際には、シリコン酸化膜の成長及びエッチバックが行われてロジック系のトランジスタにサイドウォールが形成される。このため、図９（ａ）乃至（ｄ）に示すように、シリコン酸化膜２２のうち、メモリゲート８の側面上に形成された部分が成長すると共に、この部分以外の部分が除去される。この結果、メモリゲート８の側面上にシリコン酸化物からなるサイドウォール２４が形成される。また、シリコン窒化膜１９、ＯＮＯ膜７、メモリゲート８の上面、及び拡散層３の上面の一部が露出する。
【００５７】
次に、図１０（ａ）乃至（ｄ）に示すように、ウエットエッチングを行って、シリコン窒化膜１９及びシリコン酸化膜１８を除去する。このとき、シリコン窒化膜１８のウエットエッチングに伴い、ポリシリコンからなるメモリゲート８が損傷することを防止するために、シリコン窒化膜１８のウエットエッチング前に、酸化処理を行ってもよい。次に、シリコン酸化膜２２を成長させ、その後、エッチバックする。これにより、メモリゲート８の側面上のサイドウォール２４が成長し、その幅が厚くなる。また、コントロールゲート６上におけるＯＮＯ膜７の側面上、即ち、対をなすＯＮＯ膜７の内側面に、シリコン酸化膜２３が形成される。これ以外の領域に形成されたシリコン酸化膜は、エッチバックにより除去される。このとき、コントロールゲート６よりも上方に位置するＯＮＯ膜７は、その一部又は全部が除去されてもよい。この場合、シリコン酸化膜２３は、残存するＯＮＯ膜７の側面又はメモリゲート８の側面に形成される。
【００５８】
次に、図１１（ａ）乃至（ｄ）に示すように、スパッタリングにより全面にＣｏ層（図示せず）を成膜し、その後熱処理を行う。この結果、Ｃｏ層とコントロールゲート６の上面における露出部分とが反応して、コントロールゲート６の上面にコバルトシリサイドからなるシリサイド層９が形成され、Ｃｏ層とメモリゲート８とが反応して、メモリゲート８の上面にコバルトシリサイドからなるシリサイド層１０が形成され、Ｃｏ層と拡散層３の上面における露出部分とが反応して、拡散層３の上面にコバルトシリサイドからなるシリサイド層１１が形成される。なお、このとき、コバルトシリサイドを形成する替わりに、Ｎｉをスパッタリングしてニッケルシリサイドからなるシリサイド層を形成してもよく、Ｐｄをスパッタリングしてパラジウムシリサイドからなるシリサイド層を形成してもよい。これにより、メモリセル２が形成される。
【００５９】
次に、図１に示すように、既知の方法により、シリコン基板１上に形成された上述の各構成物を埋め込むように、層間絶縁膜１４を形成する。このとき、サイドウォール２４及びシリコン酸化膜２３も、層間絶縁膜１４の一部となる。その後、層間絶縁膜１４中に拡散層３に接続されるようにコンタクト１２を形成し、コンタクト１２に接続されるように第１配線１３を形成する。これにより、前述の第１の実施形態に係る不揮発性メモリが製造される。
【００６０】
本実施形態においては、図４（ａ）乃至（ｄ）に示す工程において、ポリシリコン層１７上に、シリコン酸化膜１８及びシリコン窒化膜１９を、その膜厚の合計が例えば１００ｎｍ以上となるように形成している。ポリシリコン層１７は、図５（ａ）乃至（ｄ）に示す工程においてコントロールゲート６となる。そして、図７（ａ）乃至（ｄ）に示す工程において、シリコン酸化膜１６、ポリシリコン層１７、シリコン酸化膜１８及びシリコン窒化膜１９からなる積層体２０の側面上にＯＮＯ膜７を介してメモリゲート８を形成している。これにより、メモリゲート８の上面の位置を、コントロールゲート６の上面の位置よりも１００ｎｍ以上高くすることができる。この結果、図１１（ａ）乃至（ｄ）に示す工程において、コントロールゲート６の上面にシリサイド層９を形成すると共に、メモリゲート８の上面にシリサイド層１０を形成しても、シリサイド層９及び１０が相互に短絡することを防止できる。
【００６１】
また、図１０（ａ）乃至（ｄ）に示す工程において、コントロールゲート６上におけるＯＮＯ膜７の側面上にシリコン酸化膜２３を形成しているため、コントロールゲート６とメモリゲート８とをより確実に絶縁することができる。
【００６２】
更に、図５（ａ）乃至（ｄ）に示す工程において、積層体２０の幅を５０ｎｍ以上としているため、図１０（ａ）乃至（ｄ）に示す工程において、コントロールゲート６上にシリコン酸化膜２３を形成するときに、コントロールゲート６全体がシリコン酸化膜２３によって埋め込まれることを確実に防止できる。これにより、図１１（ａ）乃至（ｄ）に示す工程において、コントロールゲート６の上面に確実にシリサイド層９を形成することができる。
【００６３】
更にまた、図９（ａ）乃至（ｄ）に示す工程において、シリコン酸化膜２２を形成した後に、図１０（ａ）乃至（ｄ）に示す工程において、エッチバックを行って、メモリゲート８の上面からシリコン酸化膜を除去してサイドウォール２４を形成しているため、図１１（ａ）乃至（ｄ）に示す工程において、メモリゲート８の上面に確実にシリサイド層１０を形成することができる。
【００６４】
次に、本発明の第４の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る不揮発性半導体記憶装置の製造方法である。図１２乃至図２４は、本実施形態に係る不揮発性半導体記憶装置の製造方法をその工程順に示す断面図であり、各図の（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、各図の（ｂ）乃至（ｄ）はコントロールゲートの幅方向に平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、即ち、メモリゲートを含む断面を示し、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面、即ち、コントロールゲートを含む断面を示し、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面、即ち、拡散層を含む断面を示す。
【００６５】
先ず、図１２（ａ）乃至（ｄ）に示すように、例えばｐ型のシリコン基板５１の表面に、既知の方法により、素子分離膜６５を形成し、シリコン基板５１の表面における素子分離膜６５により区画された領域に、Ｐウエル（図示せず）を形成する。
【００６６】
次に、図１３（ａ）乃至（ｄ）に示すように、シリコン基板５１の表面の全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜をこの順に成膜し、電荷蓄積層としてのＯＮＯ膜５７を形成する。その後、ＯＮＯ膜５７上にポリシリコン層６７を形成する。そして、ポリシリコン層６７上にシリコン酸化膜６８を形成し、その後、シリコン窒化膜６９を形成する。このとき、シリコン酸化膜６８及びシリコン窒化膜６９の膜厚の合計が、例えば１００ｎｍ以上となるようにする。
【００６７】
次に、図１４（ａ）乃至（ｄ）に示すように、シリコン窒化膜６９、シリコン酸化膜６８、ポリシリコン層６７及びＯＮＯ膜５７を４層まとめてエッチングして選択的に除去し、パターニングする。このとき、メモリゲートを形成する予定の領域において４層を残留させ、それ以外の領域において４層を除去する。この結果、ＯＮＯ膜５７、ポリシリコン層６７、シリコン酸化膜６８及びシリコン窒化膜６９からなる積層体７０が形成される。なお、図１４（ａ）に示す断面において、積層体７０の幅は例えば５０ｎｍ以上とする。そして、パターニングされたポリシリコン層６７がメモリゲート５８となる。
【００６８】
次に、図１５（ａ）乃至（ｄ）に示すように、シリコン酸化膜を成長させた後、エッチバックし、積層体７０の側面上にシリコン酸化物からなるサイドウォール７１を形成する。
【００６９】
次に、図１６（ａ）乃至（ｄ）に示すように、全面に酸化処理を施す。これにより、シリコン基板５１の上面が酸化してサイドウォール７１（図１５（ａ）参照）と一体となり、シリコン酸化膜７２が形成される。このとき、積層体７０間に形成されたシリコン酸化膜７２はゲート酸化膜となる。また、シリコン酸化膜７２におけるメモリゲート５８の側面上に相当する部分が、メモリゲート５８からシリコンの供給を受けて成長して他の部分よりも厚くなり、例えばＯＮＯ膜５７よりも厚くなり、例えば２０ｎｍとなる。
【００７０】
次に、図１７（ａ）乃至（ｄ）に示すように、全面にポリシリコン層７３を成長させる。このとき、ポリシリコン層７３における積層体７０を覆う部分は、積層体７０の形状を反映して僅かに突出し、積層体７０間に相当する部分は僅かに凹む。
【００７１】
次に、図１８（ａ）乃至（ｄ）に示すように、ポリシリコン層７３をエッチングして選択的に除去する。このとき、対をなす積層体７０間の領域、及び積層体７０上における前記積層体７０間の領域に接する側の領域においては、ポリシリコン層７３を残留させ、それ以外の領域においてはポリシリコン層７３を除去する。なお、このとき、積層体７０間以外の領域に残存するポリシリコン層７３は、次工程においてもエッチングして除去することができるため、本工程では完全には除去せず、次工程において除去できる程度の量を残しておいてもよい。
【００７２】
次に、図１９（ａ）乃至（ｄ）に示すように、ポリシリコン層７３をエッチバックし、ポリシリコン層７３を積層体７０間の部分のみに残留させる。このとき、ポリシリコン層７３の上面の高さを、積層体７０の上面の高さとほぼ等しくし、ポリシリコン層７３の上面の位置が、メモリゲート５８の上面の位置よりも１００ｎｍ以上高くなるようにする。この積層体７０間に残留したポリシリコン層７３がコントロールゲート５６となる。
【００７３】
次に、図２０（ａ）乃至（ｄ）に示すように、積層体７０及びコントロールゲート５６をマスクとして、例えば砒素（Ａｓ）等のｎ型不純物を注入し、シリコン基板５１の表面における積層体７０及びコントロールゲート５６の直下域、並びに素子分離膜を除く領域に、ｎ型の拡散層５３を形成する。この拡散層５３がＭＯＳトランジスタのソース・ドレイン領域となり、シリコン基板５１の表面における拡散層５３間の領域がチャネル領域５４となる。この後、シリコン基板５１の表面における不揮発性メモリの形成領域以外の領域においても、トランジスタ（図示せず）を形成する。このトランジスタは、本実施形態において形成する不揮発性メモリの周辺回路を構成するトランジスタとなる。この結果、特にロジック系のトランジスタの形成時に、サイドウォール用のシリコン酸化膜を成長させるため、シリコン酸化膜７２が更に成長して厚くなる（図２１（ａ）参照）。
【００７４】
次に、図２１（ａ）乃至（ｄ）に示すように、ロジック系のトランジスタ部と同時にエッチバックを行い、シリコン酸化膜７２のうち、積層体７０の側面上に形成された部分以外の部分を除去する。これにより、拡散層７３の上面の一部が露出する。
【００７５】
次に、図２２（ａ）乃至（ｄ）に示すように、酸化処理を施して、コントロールゲート５６の上面及び拡散層５３の上面にシリコン酸化膜７４を形成する。その後、シリコン窒化膜６９をエッチングして除去する。シリコン酸化膜７４は、シリコン窒化膜６９をエッチングする際に、リン（Ｐ）が注入されたシリコンからなるコントロールゲート５６がエッチングされることを防ぐ保護膜として機能する。
【００７６】
次に、図２３（ａ）乃至（ｄ）に示すように、再度シリコン酸化膜を成長させた後、シリコン酸化膜６８及び７４（図２２（ａ）参照）をエッチバックして除去する。これにより、コントロールゲート５６の側面に、成長したシリコン酸化膜７２からなるサイドウォールを形成すると共に、拡散層７３及びメモリゲート５８の上面の一部、並びにコントロールゲート５６の上面を露出させる。このとき、シリコン酸化膜７２からなるサイドウォールの一部は、メモリゲート５８上の一部の領域に延出していてもよい。
【００７７】
次に、図２４（ａ）乃至（ｄ）に示すように、スパッタリングにより全面にＣｏ層（図示せず）を成膜し、その後熱処理を行う。この結果、Ｃｏ層とコントロールゲート５６の上面における露出部分とが反応して、コントロールゲート５６の上面にコバルトシリサイドからなるシリサイド層５９が形成され、Ｃｏ層とメモリゲート５８とが反応して、メモリゲート５８の上面にコバルトシリサイドからなるシリサイド層６０が形成され、Ｃｏ層と拡散層５３の上面における露出部分とが反応して、拡散層５３の上面にコバルトシリサイドからなるシリサイド層６１が形成される。なお、このとき、コバルトシリサイドを形成する替わりに、Ｎｉをスパッタリングしてニッケルシリサイドからなるシリサイド層を形成してもよく、Ｐｄをスパッタリングしてパラジウムシリサイドからなるシリサイド層を形成してもよい。これにより、メモリセル５２が形成される。
【００７８】
次に、図２に示すように、既知の方法により、シリコン基板５１上に形成された上述の各構成物を埋め込むように、シリコン酸化物を堆積させる。このシリコン酸化物はシリコン酸化膜７２と一体化して層間絶縁膜６４を形成する。その後、層間絶縁膜６４中に拡散層５３に接続されるようにコンタクト６２を形成し、コンタクト６２に接続されるように第１配線６３を形成する。これにより、前述の第２の実施形態に係る不揮発性メモリが製造される。
【００７９】
本実施形態においては、図１３（ａ）乃至（ｄ）に示す工程において、ポリシリコン層６７上に、シリコン酸化膜６８及びシリコン窒化膜６９を、その膜厚の合計が例えば１００ｎｍ以上となるように形成している。ポリシリコン層６７は、図１４（ａ）乃至（ｄ）に示す工程においてパターニングされてメモリゲート５８となる。そして、図１９（ａ）乃至（ｄ）に示す工程において、ＯＮＯ膜５７、メモリゲート５８、シリコン酸化膜６８及びシリコン窒化膜６９からなる積層体７０間にポリシリコン層７３を残留させ、コントロールゲート５６を形成している。これにより、コントロールゲート５６の上面の位置を、メモリゲート５８の上面の位置よりも１００ｎｍ以上高くすることができる。この結果、図２４（ａ）乃至（ｄ）に示す工程において、コントロールゲート５６の上面にシリサイド層５９を形成すると共に、メモリゲート５８の上面にシリサイド層６０を形成しても、シリサイド層５９及び６０が相互に短絡することを防止できる。
【００８０】
また、図２３（ａ）乃至（ｄ）に示す工程において、メモリゲート５８上におけるコントロールゲート５６側の端部にシリコン酸化膜７２を成長させているため、コントロールゲート５６とメモリゲート５８とをより確実に絶縁することができる。
【００８１】
更に、図１４（ａ）乃至（ｄ）に示す工程において、積層体７０の幅を５０ｎｍ以上としているため、図２３（ａ）乃至（ｄ）に示す工程において、メモリゲート５８上にシリコン酸化膜７２を成長させるときに、メモリゲート５８全体がシリコン酸化膜７２によって埋め込まれることを確実に防止できる。これにより、図１４（ａ）乃至（ｄ）に示す工程において、メモリゲート５８の上面に確実にシリサイド層５９を形成することができる。
【００８２】
更にまた、図２３（ａ）乃至（ｄ）に示す工程において、コントロールゲート５６の側面上にサイドウォールとしてシリコン酸化膜を形成しているため、図２４（ａ）乃至（ｄ）に示す工程において、メモリゲート５８の上面に確実にシリサイド層６０を形成することができる。
【産業上の利用可能性】
【００８３】
本発明は、１セル当たり２ビット以上の情報を記憶できる不揮発性半導体記憶装置に適用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を示す断面図である。
【図２】本発明の第２の実施形態に係る不揮発性半導体記憶装置を示す断面図である。
【図３】（ａ）乃至（ｄ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、（ｂ）乃至（ｄ）はコントロールゲートの幅方向に平行な断面を示す。
【図４】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図３の次の工程を示す。
【図５】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図４の次の工程を示す。
【図６】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図５の次の工程を示す。
【図７】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図６の次の工程を示す。
【図８】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図７の次の工程を示す。
【図９】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図８の次の工程を示す。
【図１０】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図９の次の工程を示す。
【図１１】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１０の次の工程を示す。
【図１２】（ａ）乃至（ｄ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、（ａ）はコントロールゲートの幅方向、即ち、ワード線が延びる方向に直交する断面を示し、（ｂ）乃至（ｄ）はコントロールゲートの幅方向に平行な断面を示す。
【図１３】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１２の次の工程を示す。
【図１４】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１３の次の工程を示す。
【図１５】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１４の次の工程を示す。
【図１６】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１５の次の工程を示す。
【図１７】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１６の次の工程を示す。
【図１８】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１７の次の工程を示す。
【図１９】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１８の次の工程を示す。
【図２０】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図１９の次の工程を示す。
【図２１】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図２０の次の工程を示す。
【図２２】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図２１の次の工程を示す。
【図２３】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図２２の次の工程を示す。
【図２４】（ａ）乃至（ｄ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図であり、図２３の次の工程を示す。
【図２５】非特許文献１に記載された従来の不揮発性メモリを示す断面図である。
【図２６】図２５に示す従来の不揮発性メモリを示す平面図である。
【符号の説明】
【００８５】
１、５１；シリコン基板
２、５２；メモリセル
３、５３；拡散層
４、５４；チャネル領域
５；ゲート絶縁膜
６、５６；コントロールゲート
７、５７；ＯＮＯ膜
８、５８；メモリゲート
９、１０、１１、５９、６０、６１；シリサイド層
１２、６２；コンタクト
１３、６３；第１配線
１４、６４；層間絶縁膜
１５、６５；素子分離膜
１６、１８、２２、２３、６８、７２、７４；シリコン酸化膜
１７、２１、６７、７３；ポリシリコン層
１９、６９；シリコン窒化膜
２０、７０；積層体
２４、７１；サイドウォール
１０１；シリコン基板
１０２；メモリセル
１０３；ゲート絶縁膜
１０４；コントロールゲート
１０５；シリサイド層
１０６；ソース・ドレイン領域
１０７；ＯＮＯ膜
１０８；メモリゲート
１０８ａ；延出部
１０９；配線
１１０；ビット線
１１１；ビア
１１２；配線
１１３；コンタクト形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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