(57)【要約】【課題】オフセット電圧およびそのばらつきを抑制することのできる差動アンプ回路を実現する。【解決手段】ゲイン抵抗Ｒ３に対応させて差動入力段１１および出力段１２を、ゲイン抵抗Ｒ４に対応させて差動入力段２１および出力段２２を設ける。さらに、トランジスタＴｒ１５・Ｔｒ１６からなるカレントミラー回路を差動入力段１１と２１とに共通とする。フォトダイオードＰＤからの出力電流の差動増幅をゲイン抵抗Ｒ３によって行うときは、スイッチ回路ＳＷ１により電流発生回路Ｉ１〜Ｉ４を動作させるとともに、電流発生回路Ｉ５〜Ｉ８を停止させる。フォトダイオードＰＤからの出力電流の差動増幅をゲイン抵抗Ｒ４によって行うときは、スイッチ回路ＳＷ１により電流発生回路Ｉ１〜Ｉ４を停止させるとともに、電流発生回路Ｉ５〜Ｉ８を動作させる。【選択図】図１
2005244864.tif 000002
【特許請求の範囲】
【請求項１】
ゲイン抵抗の切り替えにより回路ゲインを切り替える差動アンプ回路であって、
上記ゲイン抵抗のそれぞれに対応して差動入力段と出力段とが設けられ、使用する上記ゲイン抵抗に対応する上記差動入力段および上記出力段が選択的に動作することにより、上記ゲイン抵抗の切り替えが行われ、
各上記差動入力段における、能動負荷としての第１カレントミラー回路および差動出力端子は、各上記ゲイン抵抗に共通とされ、
各上記出力段の出力端子は各上記ゲイン抵抗に共通とされ、
各上記差動入力段の基準電位が入力される一方の入力端子には、増幅する信号が入力される他方の入力端子に接続される上記ゲイン抵抗に対応した、上記出力端子でのオフセット電圧を調整するオフセット電圧調整用抵抗が接続され、
上記基準電位は上記オフセット電圧調整用抵抗を介して上記一方の入力端子に入力されていることを特徴とする差動アンプ回路。
【請求項２】
上記一方の入力端子を有するトランジスタの、上記第１カレントミラー回路側との接続点の電位を調整する電位調整手段を備えていることを特徴とする請求項１に記載の差動アンプ回路。
【請求項３】
上記電位調整手段は、上記接続点の電位を上記基準電位とすることを特徴とする請求項２に記載の差動アンプ回路。
【請求項４】
上記電位調整手段は、エミッタが上記接続点に接続されるとともにコレクタが上記能動負荷に接続される電位調整トランジスタを用いたベース接地回路を備え、上記電位調整トランジスタのベース電位を上記基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴とする請求項３に記載の差動アンプ回路。
【請求項５】
電流補償回路を備え、
上記電流補償回路は、
上記基準電位が第１抵抗を介してベースに入力されるＮＰＮ型の第１トランジスタと、上記基準電位が上記第１抵抗と抵抗値が等しい第２抵抗を介してベースに入力されるＮＰＮ型の第２トランジスタとを備え、
上記第１トランジスタのエミッタは第１電流発生回路に接続され、上記第２トランジスタのエミッタは上記第１電流発生回路と等しい電流を発生する第２電流発生回路に接続され、
上記第１トランジスタのコレクタと上記第２トランジスタのコレクタとは、第２カレントミラー回路で接続されており、
上記第２トランジスタのコレクタは、上記接続点に接続されていることを特徴とする請求項２ないし４のいずれかに記載の差動アンプ回路。
【請求項６】
上記電流補償回路は、
エミッタが上記第１トランジスタのコレクタに接続されるとともに、コレクタが上記第２カレントミラー回路に接続されるＮＰＮ型の第３トランジスタを備え、
上記第３トランジスタのベース電位を上記基準電位より上記第３トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴とする請求項５に記載の差動アンプ回路。
【請求項７】
上記第１電流発生回路および上記第２電流発生回路の発生する各電流は、上記差動入力段に備えられる定電流回路が発生する電流の２分の１であることを特徴とする請求項５または６に記載の差動アンプ回路。
【請求項８】
上記電流補償回路は、上記差動入力段のそれぞれに対応して設けられ、
上記電流補償回路のそれぞれにおける上記第１抵抗および上記第２抵抗の値は、対応する上記出力段の上記ゲイン抵抗に対応しており、
使用する上記ゲイン抵抗に対応する上記電流補償回路が選択的に動作することを特徴とする請求項５ないし７のいずれかに記載の差動アンプ回路。
【請求項９】
差動入力段の基準電位が入力される一方の入力端子を有するトランジスタの、上記第１カレントミラー回路側との接続点の電位を調整する電位調整手段が設けられていることを特徴とする差動アンプ回路。
【請求項１０】
上記電位調整手段は、上記接続点の電位を上記基準電位とすることを特徴とする請求項９に記載の差動アンプ回路。
【請求項１１】
上記電位調整手段は、エミッタが上記接続点に接続されるとともにコレクタが上記能動負荷に接続される電位調整トランジスタを用いたベース接地回路を備え、上記電位調整トランジスタのベース電位を上記基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴とする請求項１０に記載の差動アンプ回路。
【請求項１２】
電流補償回路を備え、
上記電流補償回路は、
上記基準電位が第１の抵抗を介してベースに入力されるＮＰＮ型の第１トランジスタと、上記基準電位が上記第１の抵抗と抵抗値が等しい第２の抵抗を介してベースに入力されるＮＰＮ型の第２トランジスタとを備え、
上記第１トランジスタのエミッタは第１電流発生回路に接続され、上記第２トランジスタのエミッタは上記第１電流発生回路と等しい電流を発生する第２電流発生回路に接続され、
上記第１トランジスタのコレクタと上記第２トランジスタのコレクタとは、第２カレントミラー回路で接続されており、
上記第２トランジスタのコレクタは、上記接続点に接続されていることを特徴とする請求項９ないし１１のいずれかに記載の差動アンプ回路。
【請求項１３】
上記電流補償回路は、
エミッタが上記第１トランジスタのコレクタに接続されるとともに、コレクタが上記第２カレントミラー回路に接続されるＮＰＮ型の第３トランジスタを備え、
上記第３トランジスタのベース電位を上記基準電位より上記第３トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴とする請求項１２に記載の差動アンプ回路。
【請求項１４】
上記第１電流発生回路および上記第２電流発生回路の発生する各電流は、上記差動入力段に備えられる定電流回路が発生する電流の２分の１であることを特徴とする請求項１２または１３に記載の差動アンプ回路。
【請求項１５】
上記電流補償回路は、上記差動入力段のそれぞれに対応して設けられ、
上記電流補償回路のそれぞれにおける上記第１抵抗および上記第２抵抗の値は、対応する上記出力段の上記ゲイン抵抗に対応しており、
使用する上記ゲイン抵抗に対応する上記電流補償回路が選択的に動作することを特徴とする請求項１２ないし１４のいずれかに記載の差動アンプ回路。
【請求項１６】
請求項１ないし１５のいずれかに記載の差動アンプ回路を受光アンプ回路として備えていることを特徴とする光ピックアップ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動アンプ回路の回路構成に関し、特に受光アンプ回路としてＤＶＤ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ用などの光ピックアップ装置に用いられる差動アンプ回路に関するものである。
【背景技術】
【０００２】
ＤＶＤ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷなどの光ディスクに対する読み出しや書き込みを行う光ピックアップ装置には、光信号を増幅する受光アンプ回路が備えられる。
【０００３】
光ピックアップ装置の受光アンプ回路においては、従来のディスクの信号光反射率の差異によるアンプゲイン調整変更の必要性に加え、ＣＤ／ＤＶＤ−ＲＷなどの書き込み系ディスクにデータ信号を書き込む場合にゲイン調整が必要となり、近年ではゲイン切り替え機能がますます重要となってきている。また、光ピックアップ装置の読み出し／書き込み機能の高速化により、受光アンプが受光可能とする信号光量は減少する傾向にあり、更にはポータブル機器対応として低電圧化が必要とされることから、受光アンプ回路の出力電圧動作可能範囲（電圧）は減少する方向にあり、受光アンプ回路における無信号光状態での出力電圧の安定性は重要なテーマとなってきている。
【０００４】
従来の典型的なゲイン切り替え機能つき受光アンプ回路１０１を図７に示す。受光アンプ回路１０１は、フォトダイオードＰＤ、およびフォトダイオードＰＤの光電流をゲイン抵抗により電流電圧変換する差動アンプ回路により構成され、フォトダイオードＰＤが受光した信号光量に比例した信号電圧を出力電圧Ｖｏとして出力する。一般的に光ピックアップ装置用の受光アンプ回路は、このように、外部より外部基準電位Ｖｒｅｆが供与される差動増幅構成をなしている。
【０００５】
受光アンプ回路１０１は、差動入力段１０１ａと出力段１０１ｂとを備えている。差動入力段１０１ａは、トラジスタＴｒ３・Ｔｒ４からなる差動入力トラジスタ対と、トランジスタＴｒ３に対する能動負荷となるトランジスタＴｒ５およびトランジスタＴｒ４に対する能動負荷となるトランジスタＴｒ６からなるカレントミラー回路と、定電流回路である電流発生回路Ｉ０とを備えている。トランジスタＴｒ３・Ｔｒ４は互いに特性が一致しているＮＰＮ型のトランジスタ、トランジスタＴｒ５・Ｔｒ６は互いに特性が一致しているＰＮＰ型のトランジスタである。トランジスタＴｒ５のベースとコレクタとは互いに接続されている。電流発生回路Ｉ０はトランジスタＴｒ３・Ｔｒ４のエミッタとＧＮＤとの間に設けられている。
【０００６】
トランジスタＴｒ４のベースにはフォトダイオードＰＤの光電流が入力され、このベースには受光アンプ回路１０１の出力が抵抗Ｒ１あるいは抵抗Ｒ１・Ｒ２の並列回路によってフィードバックされる。抵抗Ｒ１および抵抗Ｒ１・Ｒ２の並列回路はゲイン抵抗である。抵抗Ｒ１と抵抗Ｒ１・Ｒ２の並列回路とを切り替えるには、スイッチとして抵抗Ｒ２に直列に挿入されたトランジスタＴｒ１をＯＮ／ＯＦＦする。
【０００７】
トランジスタＴｒ３のベースには抵抗Ｒ１’あるいは抵抗Ｒ１’・Ｒ２’の並列回路を介して外部基準電位Ｖｒｅｆが入力される。抵抗Ｒ１’あるいは抵抗Ｒ１’・Ｒ２’の並列回路はオフセット電圧調整用抵抗である。抵抗Ｒ１’と抵抗Ｒ１’・Ｒ２’の並列回路とを切り替えるには、スイッチとして抵抗Ｒ２’に直列に挿入されたトランジスタＴｒ２をＯＮ／ＯＦＦする。
【０００８】
また、トランジスタＴｒ１・Ｔｒ２のＯＮ／ＯＦＦは、スイッチ回路ＳＷ０が外部選択信号ｓ０に従って行う。
【０００９】
出力段１０１ｂは、ＮＰＮ型のトランジスタＴｒ７と定電流回路である電流発生回路Ｉ５０とから構成されている。トランジスタＴｒ７はベースがトランジスタＴｒ４のコレクタに接続されて、エミッタフォロワで出力電圧Ｖｏを出力する。電流発生回路Ｉ５０はトランジスタＴｒ７のエミッタとＧＮＤとの間に設けられている。
【００１０】
次に、上記従来回路における出力電圧安定性について説明する。
【００１１】
図７の受光アンプ回路１０１の場合、無信号状態での受光アンプ回路１０１の出力電圧ＶｏをＶｏｄとすると、
Ｖｏｄ＝Ｖｒｅｆ
となるべきであり、無信号光状態での出力電圧Ｖｏが外部基準電位Ｖｒｅｆと同一になることが必要とされる。
【００１２】
従って、出力電圧Ｖｏの動作範囲ΔＶｓｉｇは、
ΔＶｓｉｇ＝Ｖｃｃ−Ｖｒｅｆ−Ｖｂｅ（ｎｐｎ）−Ｖｓａｔ（ｐｎｐ）
となる。低電圧機器においてはΔＶｓｉｇ＝１Ｖ以下となる場合もあり、無信号状態での出力電圧Ｖｏの安定性は、重要となる。
【００１３】
ここで、Ｖｂｅ（ｎｐｎ）はＮＰＮ型トランジスタのベース・エミッタ間電圧、Ｖｓａｔ（ｐｎｐ）はＰＮＰ型トランジスタのコレクタ−エミッタ間飽和電圧を示す。
【００１４】
特許文献１には、ゲイン抵抗の切り替えは行わないものの、ＣＤ用とＤＶＤ用とにそれぞれ個別のフォトダイオードを備えることが記載されている。そして、各フォトダイオードが個別のスイッチを経て共通の差動対トランジスタの一方に接続される構成や、差動対トランジスタのうちの一方がフォトダイオードごとに設けられ、各フォトダイオードが対応する上記差動対トランジスタに接続される構成が記載されている。
【００１５】
特許文献２には、フォトダイオードからの出力電流を電流電圧変換する増幅回路において、ＰＮＰ型のトランジスタをスイッチングさせることにより、帰還抵抗を切り替えて、ゲインを切り替えることが記載されている。
【特許文献１】特開２００１−２０２６４６号公報（公開日：２００１年７月２７日）
【特許文献２】特開平８−１５４０２３号公報（公開日：１９９６年６月１１日）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、図７の従来型受光アンプ回路１０１の場合、無信号状態においても出力電圧Ｖｏは、外部基準電位Ｖｒｅｆの値からのずれ（オフセット電圧）を生じる。よって、出力電圧Ｖｏの安定性を得る場合、このオフセット電圧の変動、ばらつきをいかに抑制できるかが重要な課題となる。
【００１７】
ここで、上記受光アンプ回路１０１を例に取って、オフセット電圧の発生原因を以下に説明する。従来型の受光アンプ回路１０１は、外部より電源電圧Ｖｃｃ、外部基準電位Ｖｒｅｆ、ＧＮＤという、３種類の電圧の電源が供給され、例えば、Ｖｃｃ＝５Ｖ、Ｖｒｅｆ＝２Ｖ、ＧＮＤ＝０Ｖで使用される。
【００１８】
図７において、トランジスタＴｒ３・Ｔｒ４のベース・エミッタ間電圧およびベース電流をＶＢＥ３、ＶＢＥ４、Ｉｂ３、Ｉｂ４とすると、ゲイン抵抗が抵抗Ｒ１であるとき（トランジスタＴｒ１・Ｔｒ２がＯＦＦのとき）と、抵抗Ｒ１・Ｒ２の並列回路であるとき（トランジスタＴｒ１・Ｔｒ２がＯＮのとき）とで、出力電圧Ｖｏはそれぞれ以下のようになる。
（ゲイン抵抗が抵抗Ｒ１であるとき）
Ｖｏ＝Ｖｒｅｆ−Ｒ１’×Ｉｂ３−ＶＢＥ３＋ＶＢＥ４＋Ｒ１×Ｉｂ４
（ゲイン抵抗が抵抗Ｒ１・Ｒ２の並列回路であるとき）
Ｖｏ＝Ｖｒｅｆ−Ｚ１’×Ｉｂ３−ＶＢＥ３＋ＶＢＥ４＋Ｚ１×Ｉｂ４
ただし、Ｚ１＝Ｒ１×（Ｒ２＋Ｔｒ１ｏｎ）／（Ｒ１＋Ｒ２＋Ｔｒ１ｏｎ）
Ｚ１’＝Ｒ１’×（Ｒ２’＋Ｔｒ２ｏｎ）／（Ｒ１’＋Ｒ２’＋Ｔｒ２ｏｎ）
Ｔｒ１ｏｎ、Ｔｒ２ｏｎは、それぞれトランジスタＴｒ１・Ｔｒ２のＯＮ抵抗を示す。
【００１９】
従って、外部基準電位Ｖｒｅｆと出力電圧Ｖｏとの差異であるオフセット電圧を０Ｖにするためには、下記式に示すようにオフセット調整用抵抗とゲイン抵抗との抵抗値が一致していることと、差動入力段１０１ａのトランジスタＴｒ３・Ｔｒ４の動作値が一致していることとが重要となる。
【００２０】
Ｒ１＝Ｒ１’
Ｚ１＝Ｚ１’
ＶＢＥ３＝ＶＢＥ４
Ｉｂ３＝Ｉｂ４
ここで、抵抗Ｒ１・Ｒ１’・Ｒ２・Ｒ２’は、シリコン基板上に形成された抵抗からなるため、抵抗値の制御が可能であり、それぞれの整合性を保つことは容易である。これに対して、トランジスタの抵抗は制御が難しく、Ｔｒ１ｏｎとＴｒ２ｏｎとの整合性が得られ難い。また、差動対を構成するトランジスタＴｒ３・Ｔｒ４のコレクタ・エミッタ間電圧が互いに異なり、また、能動負荷を構成するトランジスタＴｒ５・Ｔｒ６のコレクタ・エミッタ間電圧が互いに異なるため、アーリー電圧効果により
Ｉｃ３≠Ｉｃ４
Ｉｃ５≠Ｉｃ６
となり、また、
ＶＢＥ３≠ＶＢＥ４
Ｉｂ３≠Ｉｂ４
となり、トランジスタの動作値の不整合を発生させる。また、能動負荷であるトランジスタＴｒ５・Ｔｒ６のベース電流Ｉｂ５がトランジスタＴｒ３のコレクタ電流に合流することも上記不整合を発生させる要因のひとつとなる。
【００２１】
また、具体的にＶｃｃ＝５Ｖ、Ｖｒｅｆ＝２Ｖ、ＧＮＤ＝０Ｖとした場合、トランジスタＴｒ３〜Ｔｒ６のコレクタ−エミッタ間電圧は、以下のようになる。
【００２２】
トランジスタのＶＢＥ＝０．７Ｖとした場合、
ＶＣＥ３＝Ｖｃｃ−０．７Ｖ−（Ｖｒｅｆ−０．７Ｖ）＝３Ｖ
ＶＣＥ４＝Ｖｒｅｆ＋０．７Ｖ−（Ｖｒｅｆ−０．７Ｖ）＝１．４Ｖ
ＶＣＥ５＝０．７Ｖ
ＶＣＥ６＝Ｖｃｃ−（Ｖｒｅｆ＋０．７Ｖ）＝２．３Ｖ
また上式からわかるように、それぞれのＶＣＥ電圧はＶｒｅｆ電圧に依存し、異なるＶｒｅｆ電圧条件でアンプ回路を使用する場合、オフセット電圧は大きく変動する。
【００２３】
今後の受光アンプ回路については、信号の高速化／広帯域化による信号光量（信号成分）の減少、低電圧化による信号電圧動作範囲の減少が予想され、受光アンプ回路の出力電圧安定化のためには、受光アンプ回路におけるオフセット電圧およびそのばらつきを抑制することが必要となる。
【００２４】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、オフセット電圧およびそのばらつきを抑制することのできる差動アンプ回路、およびそれを備えた光ピックアップ装置を実現することにある。
【課題を解決するための手段】
【００２５】
本発明の差動アンプ回路は、上記課題を解決するために、ゲイン抵抗の切り替えにより回路ゲインを切り替える差動アンプ回路であって、上記ゲイン抵抗のそれぞれに対応して差動入力段と出力段とが設けられ、使用する上記ゲイン抵抗に対応する上記差動入力段および上記出力段が選択的に動作することにより、上記ゲイン抵抗の切り替えが行われ、各上記差動入力段における、能動負荷としての第１カレントミラー回路および差動出力端子は、各上記ゲイン抵抗に共通とされ、各上記出力段の出力端子は各上記ゲイン抵抗に共通とされ、各上記差動入力段の基準電位が入力される一方の入力端子には、増幅する信号が入力される他方の入力端子に接続される上記ゲイン抵抗に対応した、上記出力端子でのオフセット電圧を調整するオフセット電圧調整用抵抗が接続され、上記基準電位は上記オフセット電圧調整用抵抗を介して上記一方の入力端子に入力されていることを特徴としている。
【００２６】
上記の発明によれば、使用するゲイン抵抗に対応する差動入力段および出力段が選択的に動作することにより、ゲイン抵抗の切り替えが行われ、回路ゲインが切り替わる。従って、従来型の差動アンプ回路のようなトランジスタのＯＮ／ＯＦＦを利用した回路ゲインの切り替えとは異なり、回路ゲインの切り替えに伴ってトランジスタのＯＮ抵抗のようなばらつきの影響を受けることがない。この結果、信号光入射時、無信号時に関わらず安定した出力電圧特性が得られる。
【００２７】
この結果、オフセット電圧およびそのばらつきを抑制することのできる差動アンプ回路を実現することができるという効果を奏する。
【００２８】
本発明の差動アンプ回路は、上記課題を解決するために、上記一方の入力端子を有するトランジスタの、上記第１カレントミラー回路側との接続点の電位を調整する電位調整手段を備えていることを特徴としている。
【００２９】
上記の発明によれば、無信号時に、基準電位が入力されるトランジスタの上記接続点の電位を、電位調整手段によって他方のトランジスタの差動出力端子の電位に等しくすることができる。これにより、無信号時には両トランジスタのコレクタ・エミッタ間電圧が等しくなる。コレクタ・エミッタ間電圧を等しくしたことによる基準電位が入力されるトランジスタのコレクタ・エミッタ間電圧の調整分は、電位調整手段が分担する。
【００３０】
これによって、無信号時には、差動対を構成する両トランジスタの間で、アーリー電圧効果によるコレクタ電流の差を抑制することができる。差動対トランジスタの動作値の不整合が抑制されるので、差動増幅段におけるオフセット電圧発生要素を抑制することができる。この結果、信号光入射時、無信号時に関わらず安定した出力電圧特性が得られ、オフセット電圧およびそのばらつきをさらに小さく抑制することができるという効果を奏する。
【００３１】
本発明の差動アンプ回路は、上記課題を解決するために、上記電位調整手段は、上記接続点の電位を上記基準電位とすることを特徴としている。
【００３２】
上記の発明によれば、無信号時に、上記他方のトランジスタの差動出力端子の電位を基準電位とするのに合わせて、基準電位が入力されるトランジスタの上記接続点の電位を基準電位とすることで、オフセット電圧およびそのばらつきを小さく抑制することができるという効果を奏する。
【００３３】
本発明の差動アンプ回路は、上記課題を解決するために、上記電位調整手段は、エミッタが上記接続点に接続されるとともにコレクタが上記能動負荷に接続される電位調整トランジスタを用いたベース接地回路を備え、上記電位調整トランジスタのベース電位を上記基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴としている。
【００３４】
上記の発明によれば、基準電位が入力されるトランジスタの上記接続点の電位を、電位調整トランジスタのベース電位よりベース・エミッタ間電圧だけ低い電位、すなわち基準電位に等しくすることができるという効果を奏する。
【００３５】
また、ベース接地回路のトランジスタのベース電位を、基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とし、差動アンプ回路の出力電圧≒基準電位とする構成をなすことで、基準電位の変更を行う場合の差動増幅段で発生するオフセット電圧を抑制することが可能であるという効果を奏する。
【００３６】
本発明の差動アンプ回路は、上記課題を解決するために、電流補償回路を備え、上記電流補償回路は、上記基準電位が第１抵抗を介してベースに入力されるＮＰＮ型の第１トランジスタと、上記基準電位が上記第１抵抗と抵抗値が等しい第２抵抗を介してベースに入力されるＮＰＮ型の第２トランジスタとを備え、上記第１トランジスタのエミッタは第１電流発生回路に接続され、上記第２トランジスタのエミッタは上記第１電流発生回路と等しい電流を発生する第２電流発生回路に接続され、上記第１トランジスタのコレクタと上記第２トランジスタのコレクタとは、第２カレントミラー回路で接続されており、上記第２トランジスタのコレクタは、上記接続点に接続されていることを特徴としている。
【００３７】
上記の発明によれば、無信号時において電流補償回路は、第１カレントミラー回路を構成する両トランジスタのアーリー電圧効果による電流差と両トランジスタのベース電流の和とにより決まる差動対トランジスタ間の電流差を、第２カレントミラー回路を構成する両トランジスタのアーリー電圧効果による電流差と、両トランジスタのベース電流の和とにより決まる第１・第２トランジスタ間の電流差で補償する。従って、オフセット電圧およびそのばらつきをさらに小さく抑制することができるという効果を奏する。
【００３８】
本発明の差動アンプ回路は、上記課題を解決するために、上記電流補償回路は、エミッタが上記第１トランジスタのコレクタに接続されるとともに、コレクタが上記第２カレントミラー回路に接続されるＮＰＮ型の第３トランジスタを備え、上記第３トランジスタのベース電位を上記基準電位より上記第３トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴としている。
【００３９】
上記の発明によれば、第１トランジスタのコレクタの電位と、第２トランジスタのコレクタの電位とが常に基準電位に等しくなる。従って、電源電圧使用条件の変更などによる基準電位の変動に対する出力電圧の変動可能幅のオフセット電圧依存が抑制され、安定した出力電圧を得ることが可能となるという効果を奏する。
【００４０】
本発明の差動アンプ回路は、上記課題を解決するために、上記第１電流発生回路および上記第２電流発生回路の発生する各電流は、上記差動入力段に備えられる定電流回路が発生する電流の２分の１であることを特徴としている。
【００４１】
上記の発明によれば、差動対トランジスタ間の電流差と、第１・第２トランジスタ間の電流差とが同一値となるので、オフセット電圧およびそのばらつきを最大限に小さく抑制することができるという効果を奏する。
【００４２】
本発明の差動アンプ回路は、上記課題を解決するために、上記電流補償回路は、上記差動入力段のそれぞれに対応して設けられ、上記電流補償回路のそれぞれにおける上記第１抵抗および上記第２抵抗の値は、対応する上記出力段の上記ゲイン抵抗に対応しており、使用する上記ゲイン抵抗に対応する上記電流補償回路が選択的に動作することを特徴としている。
【００４３】
上記の発明によれば、受光アンプ回路の各回路ゲインに応じたゲイン抵抗における電圧降下によるオフセットの発生をも補償するオフセット補償電流を差動増幅段に供与することが可能となる。従って、異なる回路ゲインに対してオフセット電圧が特に抑制された、安定した出力電圧を得ることができるという効果を奏する。
【００４４】
本発明の差動アンプ回路は、上記課題を解決するために、差動入力段の基準電位が入力される一方の入力端子を有するトランジスタの、上記第１カレントミラー回路側との接続点の電位を調整する電位調整手段が設けられていることを特徴としている。
【００４５】
上記の発明によれば、無信号時に、基準電位が入力されるトランジスタの上記接続点の電位を、電位調整手段によって他方のトランジスタの差動出力端子の電位に等しくすることができる。これにより、無信号時には両トランジスタのコレクタ・エミッタ間電圧が等しくなる。コレクタ・エミッタ間電圧を等しくしたことによる基準電位が入力されるトランジスタのコレクタ・エミッタ間電圧の調整分は、電位調整手段が分担する。
【００４６】
これによって、無信号時には、差動対を構成する両トランジスタの間で、アーリー電圧効果によるコレクタ電流の差を抑制することができる。差動対トランジスタの動作値の不整合が抑制されるので、差動増幅段におけるオフセット電圧発生要素を抑制することができる。この結果、信号光入射時、無信号時に関わらず安定した出力電圧特性が得られ、オフセット電圧およびそのばらつきをさらに小さく抑制することができるという効果を奏する。
【００４７】
本発明の差動アンプ回路は、上記課題を解決するために、上記電位調整手段は、上記接続点の電位を上記基準電位とすることを特徴としている。
【００４８】
上記の発明によれば、無信号時に、他方のトランジスタの差動出力端子の電位を基準電位とするのに合わせて、基準電位が入力されるトランジスタの上記接続点の電位を基準電位とすることで、オフセット電圧およびそのばらつきを小さく抑制することができるという効果を奏する。
【００４９】
本発明の差動アンプ回路は、上記課題を解決するために、上記電位調整手段は、エミッタが上記接続点に接続されるとともにコレクタが上記能動負荷に接続される電位調整トランジスタを用いたベース接地回路を備え、上記電位調整トランジスタのベース電位を上記基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴としている。
【００５０】
上記の発明によれば、基準電位が入力されるトランジスタの上記接続点の電位を、電位調整トランジスタのベース電位よりベース・エミッタ間電圧だけ低い電位、すなわち基準電位に等しくすることができるという効果を奏する。
【００５１】
また、ベース接地回路のトランジスタのベース電位を、基準電位より上記電位調整トランジスタのベース・エミッタ間電圧だけ高い電位とし、差動アンプ回路の出力電圧≒基準電位とする構成をなすことで、基準電位の変更を行う場合の差動増幅段で発生するオフセット電圧を抑制することが可能であるという効果を奏する。
【００５２】
本発明の差動アンプ回路は、上記課題を解決するために、電流補償回路を備え、上記電流補償回路は、上記基準電位が第１の抵抗を介してベースに入力されるＮＰＮ型の第１トランジスタと、上記基準電位が上記第１の抵抗と抵抗値が等しい第２の抵抗を介してベースに入力されるＮＰＮ型の第２トランジスタとを備え、上記第１トランジスタのエミッタは第１電流発生回路に接続され、上記第２トランジスタのエミッタは上記第１電流発生回路と等しい電流を発生する第２電流発生回路に接続され、上記第１トランジスタのコレクタと上記第２トランジスタのコレクタとは、第２カレントミラー回路で接続されており、上記第２トランジスタのコレクタは、上記接続点に接続されていることを特徴としている。
【００５３】
上記の発明によれば、無信号時において電流補償回路は、第１カレントミラー回路を構成する両トランジスタのアーリー電圧効果による電流差と両トランジスタのベース電流の和とにより決まる差動対トランジスタ間の電流差を、第２カレントミラー回路を構成する両トランジスタのアーリー電圧効果による電流差と、両トランジスタのベース電流の和とにより決まる第１・第２トランジスタ間の電流差で補償する。従って、オフセット電圧およびそのばらつきをさらに小さく抑制することができるという効果を奏する。
【００５４】
本発明の差動アンプ回路は、上記課題を解決するために、上記電流補償回路は、エミッタが上記第１トランジスタのコレクタに接続されるとともに、コレクタが上記第２カレントミラー回路に接続されるＮＰＮ型の第３トランジスタを備え、上記第３トランジスタのベース電位を上記基準電位より上記第３トランジスタのベース・エミッタ間電圧だけ高い電位とすることを特徴としている。
【００５５】
上記の発明によれば、第１トランジスタのコレクタの電位と、第２トランジスタのコレクタの電位とが常に基準電位に等しくなる。従って、電源電圧使用条件の変更などによる基準電位の変動に対する出力電圧の変動可能幅のオフセット電圧依存が抑制され、安定した出力電圧を得ることが可能となるという効果を奏する。
【００５６】
本発明の差動アンプ回路は、上記課題を解決するために、上記第１電流発生回路および上記第２電流発生回路の発生する各電流は、上記差動入力段に備えられる定電流回路が発生する電流の２分の１であることを特徴としている。
【００５７】
上記の発明によれば、差動対トランジスタ間の電流差と、第１・第２トランジスタ間の電流差とが同一値となるので、オフセット電圧およびそのばらつきを最大限に小さく抑制することができるという効果を奏する。
【００５８】
本発明の光ピックアップ装置は、上記課題を解決するために、上記差動アンプ回路を受光アンプ回路として備えていることを特徴としている。
【００５９】
上記の発明によれば、無信号時のオフセット特性の安定性が得られるという効果を奏する。
【発明の効果】
【００６０】
本発明の差動アンプ回路は、以上のように、ゲイン抵抗の切り替えにより回路ゲインを切り替える差動アンプ回路であって、上記ゲイン抵抗のそれぞれに対応して差動入力段と出力段とが設けられ、使用する上記ゲイン抵抗に対応する上記差動入力段および上記出力段が選択的に動作することにより、上記ゲイン抵抗の切り替えが行われ、各上記差動入力段における、能動負荷としての第１カレントミラー回路および差動出力端子は、各上記ゲイン抵抗に共通とされ、各上記出力段の出力端子は各上記ゲイン抵抗に共通とされ、各上記差動入力段の基準電位が入力される一方の入力端子には、増幅する信号が入力される他方の入力端子に接続される上記ゲイン抵抗に対応した、上記出力端子でのオフセット電圧を調整するオフセット電圧調整用抵抗が接続され、上記基準電位は上記オフセット電圧調整用抵抗を介して上記一方の入力端子に入力されている。
【００６１】
それゆえ、オフセット電圧およびそのばらつきを抑制することのできる差動アンプ回路を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６２】
〔実施の形態１〕
本発明の一実施の形態について、図１に基づいて説明すれば、以下の通りである。
【００６３】
図１に、本実施の形態に係る受光アンプ回路（差動アンプ回路）１の構成を示す。受光アンプ回路１は、フォトダイオードＰＤ、差動入力段１１・２１、出力段１２・２２、ゲイン抵抗Ｒ３・Ｒ４、オフセット電圧調整用抵抗Ｒ３’・Ｒ４’、およびスイッチ回路ＳＷ１を備えている。受光アンプ回路１は、図７で説明した従来型の受光アンプ回路１０１のようにＰＮＰ型のトランジスタのＯＮ／ＯＦＦを利用することなくゲインの切り替えを可能とする回路である。上記受光アンプ回路１において、フォトダイオードＰＤに接続される回路部分は、フォトダイオードＰＤの出力である電流に対して電流電圧変換増幅を行う電流電圧変換増幅回路として機能する。
【００６４】
差動入力段１１は、トランジスタＴｒ１１ａ・Ｔｒ１１ｂ・Ｔｒ１５・Ｔｒ１６および電流発生回路Ｉ１を備えている。
【００６５】
トランジスタＴｒ１１ａ・Ｔｒ１１ｂはＮＰＮ型のトランジスタであり、差動入力対を構成している。トランジスタＴｒ１１ａ・Ｔｒ１１ｂの各エミッタはともに電流発生回路Ｉ１の一端に接続されている。トランジスタＴｒ１１ａのコレクタは後述するトランジスタＴｒ１５のコレクタに、トランジスタＴｒ１１ｂのコレクタは後述するトランジスタＴｒ１６のコレクタに、それぞれ接続されている。トランジスタＴｒ１１ｂのコレクタは、差動入力段１１の差動出力端子ＤＯとなっている。定電流回路である電流発生回路（以下、電流発生回路は全て定電流回路である。）Ｉ１は上記トランジスタＴｒ１１ａ・Ｔｒ１１ｂの各エミッタとＧＮＤとの間に接続されて定電流Ｉ１を発生する。トランジスタＴｒ１１ａのベースは差動入力段１１の非反転入力端子であり、トランジスタＴｒ１１ｂのベースは差動入力段１１の反転入力端子である。
【００６６】
差動入力段２１は、トランジスタＴｒ２１ａ・Ｔｒ２１ｂ・Ｔｒ１５・Ｔｒ１６および電流発生回路Ｉ２を備えている。
【００６７】
トランジスタＴｒ２１ａ・Ｔｒ２１ｂはＮＰＮ型のトランジスタであり、差動入力対を構成している。トランジスタＴｒ２１ａ・Ｔｒ２１ｂの各エミッタはともに電流発生回路Ｉ５の一端に接続されている。トランジスタＴｒ２１ａのコレクタは後述するトランジスタＴｒ１５のコレクタに、トランジスタＴｒ２１ｂのコレクタは後述するトランジスタＴｒ１６のコレクタに、それぞれ接続されている。トランジスタＴｒ２１ｂのコレクタは、差動入力段２１の差動出力端子ＤＯとなっている。電流発生回路Ｉ５は上記トランジスタＴｒ２１ａ・Ｔｒ２１ｂの各エミッタとＧＮＤとの間に接続されて定電流Ｉ５を発生する。トランジスタＴｒ２１ａのベースは差動入力段２１の非反転入力端子であり、トランジスタＴｒ２１ｂのベースは差動入力段２１の反転入力端子である。
【００６８】
トランジスタＴｒ１５・Ｔｒ１６はＰＮＰ型のトランジスタであり、互いにベースが接続されて、差動入力段１１と差動入力段２１の共通の能動負荷としてのカレントミラー回路（第１カレントミラー回路）を構成している。トランジスタＴｒ１５のエミッタは電源Ｖｃｃに接続され、コレクタはトランジスタＴｒ１１ａ・Ｔｒ２１ａのコレクタに接続されている。また、トランジスタＴｒ１５のベースとコレクタとは互いに接続されている。トランジスタＴｒ１６のエミッタは電源Ｖｃｃに接続され、コレクタはトランジスタＴｒ１１ｂ・Ｔｒ２１ｂのコレクタに接続されている。
【００６９】
上述の構成から分かるように、トランジスタＴｒ１１ａのコレクタとトランジスタＴｒ２１ａのコレクタとは点Ａで互いに接続されており、トランジスタＴｒ１１ｂのコレクタとトランジスタＴｒ２１ｂのコレクタとは点Ｂで互いに接続されている。点Ｂはすなわち差動出力端子ＤＯであるので、差動出力端子ＤＯは、差動入力段１１と差動入力段２１とに共通の端子となっている。
【００７０】
出力段１２は、差動入力段１１に対応する出力段であり、トランジスタＴｒ１２ａ・Ｔｒ１２ｂ・Ｔｒ１２ｃおよび電流発生回路Ｉ２・Ｉ３・Ｉ４を備えている。
【００７１】
トランジスタＴｒ１２ａはＮＰＮ型のトランジスタであり、ベースは差動出力端子ＤＯに接続され、コレクタは電源Ｖｃｃに接続され、エミッタは電流発生回路Ｉ２の一端に接続されている。電流発生回路Ｉ２はトランジスタＴｒ１２ａのエミッタとＧＮＤとの間に接続されており、定電流Ｉ２を発生する。トランジスタＴｒ１２ｂはＰＮＰ型のトランジスタであり、ベースはトランジスタＴｒ１２ａのエミッタに接続され、エミッタは電流発生回路Ｉ３の一端に接続され、コレクタはＧＮＤに接続されている。電流発生回路Ｉ３は電源ＶｃｃとトランジスタＴｒ１２ｂのエミッタとの間に接続されており、定電流Ｉ３を発生する。トランジスタＴｒ１２ｃはＰＮＰ型のトランジスタであり、ベースはトランジスタＴｒ１２ａのエミッタに接続され、エミッタは電流発生回路Ｉ４の一端に接続され、コレクタはＧＮＤに接続されている。電流発生回路Ｉ４は電源ＶｃｃとトランジスタＴｒ１２ｃのエミッタとの間に接続されており、定電流Ｉ４を発生する。
【００７２】
トランジスタＴｒ１２ｃのエミッタは受光アンプ回路１の出力端子ＯＵＴとなっており、出力電圧Ｖｏを出力する。また、電流発生回路Ｉ１〜Ｉ４が動作しているときはトランジスタＴｒ１２ｂのエミッタは出力端子ＯＵＴと同電位であり、差動入力段１１への出力電圧Ｖｏのフィードバック端子となっている。
【００７３】
出力段２２は、差動入力段２１に対応する出力段であり、トランジスタＴｒ２２ａ・Ｔｒ２２ｂ・Ｔｒ２２ｃおよび電流発生回路Ｉ６・Ｉ７・Ｉ８を備えている。
【００７４】
トランジスタＴｒ２２ａはＮＰＮ型のトランジスタであり、ベースは差動出力端子ＤＯに接続され、コレクタは電源Ｖｃｃに接続され、エミッタは電流発生回路Ｉ６の一端に接続されている。電流発生回路Ｉ６はトランジスタＴｒ２２ａのエミッタとＧＮＤとの間に接続されており、定電流Ｉ６を発生する。トランジスタＴｒ２２ｂはＰＮＰ型のトランジスタであり、ベースはトランジスタＴｒ２２ａのエミッタに接続され、エミッタは電流発生回路Ｉ７の一端に接続され、コレクタはＧＮＤに接続されている。電流発生回路Ｉ７は電源ＶｃｃとトランジスタＴｒ２２ｂのエミッタとの間に接続されており、定電流Ｉ７を発生する。トランジスタＴｒ２２ｃはＰＮＰ型のトランジスタであり、ベースはトランジスタＴｒ２２ａのエミッタに接続され、エミッタは電流発生回路Ｉ８の一端に接続され、コレクタはＧＮＤに接続されている。電流発生回路Ｉ８は電源ＶｃｃとトランジスタＴｒ２２ｃのエミッタとの間に接続されており、定電流Ｉ８を発生する。
【００７５】
トランジスタＴｒ２２ｃのエミッタは受光アンプ回路１の出力端子ＯＵＴとなっており、出力電圧Ｖｏを出力する。また、電流発生回路Ｉ５〜Ｉ８が動作しているときはトランジスタＴｒ２２ｂのエミッタは出力端子ＯＵＴと同電位であり、差動入力段２１への出力電圧Ｖｏのフィードバック端子となっている。
【００７６】
上述のように、受光アンプ回路１では、出力段１２・２２においてトランジスタＴｒ１２ｃあるいはトランジスタＴｒ２２ｃがＰＮＰ型トランジスタのエミッフォロワー構成をなしており、通常光信号がない場合、出力電圧Ｖｏ≒外部基準電位Ｖｒｅｆとなる。
【００７７】
次に、フォトダイオードＰＤは、受光アンプ回路１で増幅する光信号を受光する受光素子であり、アノードがＧＮＤに接続されており、カソードがトランジスタＴｒ１１ｂ・Ｔｒ２１ｂの各ベースに接続されている。
【００７８】
ゲイン抵抗Ｒ３は、差動入力段１１と出力段１２とを用いて上記受光信号の増幅を行うときに使用するフィードバック抵抗であり、一端が出力段１２のトランジスタＴｒ１２ｂのエミッタに接続されており、他端がトランジスタＴｒ１１ｂのベースに接続されている。ゲイン抵抗Ｒ４は、差動入力段２１と出力段２２とを用いて上記受光信号の増幅を行うときに使用するフィードバック抵抗であり、一端が出力段２２のトランジスタＴｒ２２ｂのエミッタに接続されており、他端がトランジスタＴｒ２１ｂのベースに接続されている。
【００７９】
オフセット電圧調整用抵抗Ｒ３’は、差動入力段１１と出力段１２とを用いて上記受光信号の増幅を行うときに使用するオフセット電圧調整用抵抗であり、出力端子ＯＵＴでのオフセット電圧を調整する。オフセット電圧調整用抵抗Ｒ３’の一端は差動入力段１１のトランジスタＴｒ１１ａのベースに接続されており、他端は外部基準電位（基準電位）Ｖｒｅｆの入力端子に接続されている。オフセット電圧調整用抵抗Ｒ４’は、差動入力段２１と出力段２２とを用いて上記受光信号の増幅を行うときに使用するオフセット電圧調整用抵抗であり、出力端子ＯＵＴでのオフセット電圧を調整する。オフセット電圧調整用抵抗Ｒ４’の一端は差動入力段２１のトランジスタＴｒ２１ａのベースに接続されており、他端は外部基準電位（基準電圧）Ｖｒｅｆの入力端子に接続されている。
【００８０】
スイッチ回路ＳＷ１は、入力される外部選択信号ｓ１に従って、電流発生回路Ｉ１〜Ｉ４と電流発生回路Ｉ５〜Ｉ８とのいずれか一方を動作させ、他方を停止させることにより、動作する差動増幅段および出力段を切り替える。ゲイン抵抗Ｒ３を用いて差動増幅を行うときには、外部選択信号ｓ１は電流発生回路Ｉ１〜Ｉ４をこれらに共通の信号を用いて動作させ、電流発生回路Ｉ５〜Ｉ８をこれらに共通の信号を用いて停止させる。ゲイン抵抗Ｒ４を用いて差動増幅を行うときには、外部選択信号ｓ１は電流発生回路Ｉ１〜Ｉ４をこれらに共通の信号を用いて停止させ、電流発生回路Ｉ５〜Ｉ８をこれらに共通の信号を用いて動作させる。
【００８１】
上記の構成の受光アンプ回路１において、オフセット電圧調整用抵抗Ｒ３’・Ｒ４’はゲイン抵抗Ｒ３・Ｒ４と同一のシリコン基板上に形成される。従って、ゲイン抵抗Ｒ３の抵抗値とオフセット電圧調整用抵抗Ｒ３’の抵抗値とを等しくする、また、ゲイン抵抗Ｒ４の抵抗値とオフセット電圧調整用抵抗Ｒ４’の抵抗値とを等しくする、といったように、それぞれの整合性を保つことは容易である。
【００８２】
オフセット電圧調整用抵抗Ｒ３’・Ｒ４’は、それぞれ回路ゲインの切り替えと同時に、使用されるものが切り替えられる。スイッチ回路ＳＷ１が、ゲイン抵抗Ｒ３を用いて差動増幅することを指示する外部選択信号ｓ１を受けると、スイッチ回路ＳＷ１は電流発生回路Ｉ１〜Ｉ４を動作させるとともに電流発生回路Ｉ５〜Ｉ８を停止させるので、オフセット電圧調整用抵抗Ｒ３’・Ｒ４’のうち、オフセット電圧調整用抵抗Ｒ３’のみが差動増幅に使用される。外部基準電位Ｖｒｅｆは、オフセット電圧調整用抵抗Ｒ３’を介して差動増幅段１１のトランジスタＴｒ１１ａのベースに、また、オフセット電圧調整用抵抗Ｒ４’を介して差動増幅段２１のトランジスタＴｒ２１ａのベースに入力されるが、トランジスタＴｒ１１ａのみにベース電流が流れる。このときフォトダイオードＰＤからの出力電流は、トランジスタＴｒ１１ｂ・Ｔｒ２１ｂのうちトランジスタＴｒ１１ｂのみのベースに入力される。また、ゲイン抵抗Ｒ３・Ｒ４のうちゲイン抵抗Ｒ３のみが使用される。
【００８３】
一方、スイッチ回路ＳＷ１が、ゲイン抵抗Ｒ４を用いて差動増幅することを指示する外部選択信号ｓ１を受けると、スイッチ回路ＳＷ１は電流発生回路Ｉ１〜Ｉ４を停止させるとともに電流発生回路Ｉ５〜Ｉ８を動作させるので、オフセット電圧調整用抵抗Ｒ３’・Ｒ４’のうち、オフセット電圧調整用抵抗Ｒ４’のみが差動増幅に使用される。外部基準電位Ｖｒｅｆは、オフセット電圧調整用抵抗Ｒ３’を介して差動増幅段１１のトランジスタＴｒ１１ａのベースに、また、オフセット電圧調整用抵抗Ｒ４’を介して差動増幅段２１のトランジスタＴｒ２１ａのベースに入力されるが、トランジスタＴｒ２１ａのみにベース電流が流れる。このときフォトダイオードＰＤからの出力電流は、トランジスタＴｒ１１ｂ・Ｔｒ２１ｂのうちトランジスタＴｒ２１ｂのみのベースに入力される。また、ゲイン抵抗Ｒ３・Ｒ４のうちゲイン抵抗Ｒ４のみが使用される。
【００８４】
本実施の形態ではこのようにして、使用するゲイン抵抗に対応する差動入力段および出力段が選択的に動作することにより、ゲイン抵抗の切り替えが行われ、回路ゲインが切り替わる。従って、従来型の受光アンプ回路で説明したようなトランジスタのＯＮ／ＯＦＦを利用した回路ゲインの切り替えとは異なり、回路ゲインの切り替えに伴ってトランジスタのＯＮ抵抗のようなばらつきの影響を受けることがない。この結果、信号光入射時、無信号時に関わらず安定した出力電圧特性が得られ、オフセット電圧およびそのばらつきを抑制することができる。
【００８５】
なお、本実施の形態ではゲイン抵抗、差動増幅段および出力段を二つずつ設けたが、これに限らず、それぞれ三つ以上ずつ設けてもよい。
〔実施の形態２〕
本発明の他の実施の形態について、図２および図３を用いて説明すれば、以下の通りである。なお、前記実施の形態１で述べた構成要素と同等の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００８６】
図２に本実施の形態に係る受光アンプ回路（差動アンプ回路）２の構成を示す。受光アンプ回路２は、実施の形態１で述べた受光アンプ回路１において、点Ａと、トランジスタＴｒ１５のベースとコレクタとの接続点との間に、オフセット電圧調整回路３１を備えた構成である。
【００８７】
オフセット電圧調整回路（電位調整手段）３１は、トランジスタＴｒ１１ａ・Ｔｒ２１ａの、トランジスタＴｒ１５のベースおよびコレクタとの接続点である点Ａの電位を調整する。ここでは点Ａの電位を外部基準電位Ｖｒｅｆに調整する。トランジスタＴｒ１１ｂ・Ｔｒ２１ｂの、トランジスタＴｒ１６のコレクタとの接続点である点Ｂの電位は、出力端子ＯＵＴの電位に等しいので、無信号時には点Ｂの電位は外部基準電位Ｖｒｅｆに等しくなる。従って、オフセット電圧調整回路３１は、無信号時に点Ｂの電位を外部基準電位Ｖｒｅｆとするのに合わせて、点Ａの電位を外部基準電位Ｖｒｅｆとする。点Ａの電位が外部基準電位Ｖｒｅｆに固定されたことで、トランジスタＴｒ１１ａのコレクタ・エミッタ間電圧とトランジスタＴｒ１１ｂのコレクタ・エミッタ間電圧とは無信号時に等しくなり、また、トランジスタＴｒ２１ａのコレクタ・エミッタ間電圧とトランジスタＴｒ２１ｂのコレクタ・エミッタ間電圧とは無信号時に等しくなる。無信号時に、上記コレクタ・エミッタ間電圧を等しくしたことによるトランジスタＴｒ１１ａ・Ｔｒ２１ａのコレクタ・エミッタ間電圧の調整分は、オフセット電圧調整回路３１が分担する。
【００８８】
これによって、無信号時には、トランジスタＴｒ１１ａとトランジスタＴｒ１１ｂとの間で、あるいは、トランジスタＴｒ２１ａとトランジスタＴｒ２１ｂとの間で、アーリー電圧効果によるコレクタ電流の差を抑制することができる。差動対トランジスタの動作値の不整合が抑制されるので、差動増幅段１１・２１におけるオフセット電圧発生要素を抑制することができる。この結果、信号光入射時、無信号時に関わらず安定した出力電圧特性が得られ、オフセット電圧およびそのばらつきをさらに小さく抑制することができる。
【００８９】
次に、上記オフセット電圧調整回路３１の具体的な構成例について、図３を用いて説明する。
【００９０】
図３に示すように、オフセット電圧調整回路３１は、トランジスタＴｒ３１および直流電源Ｅ１を備えている。トランジスタ（電位調整トランジスタ）Ｔｒ３１はＮＰＮ型のトランジスタであり、エミッタは点Ａに接続されており、コレクタはトランジスタＴｒ１５のベースおよびコレクタに接続されている。また、ベースは直流電源Ｅ１に接続されている。直流電源Ｅ１はトランジスタＴｒ３１とＧＮＤとの間でＶｒｅｆ＋ＶＢＥの電圧を発生し、トランジスタＴｒ３１のベースに印加している。ただし、ＶＢＥはトランジスタＴｒ３１のベース・エミッタ間電圧であり、ここでは任意のトランジスタのベース・エミッタ間電圧が略０．７Ｖであるとして、一般的にトランジスタのベース・エミッタ間電圧に等しいとしている。このように、オフセット電圧調整回路３１はトランジスタＴｒ３１を用いたベース接地回路で構成されている。
【００９１】
トランジスタＴｒ３１のベース電位を外部基準電位Ｖｒｅｆよりベース・エミッタ間電圧ＶＢＥだけ高い電位とするので、点Ａの電位は常に、トランジスタＴｒ３１のベース電位よりベース・エミッタ間電圧ＶＢＥだけ低い電位、すなわち外部基準電位Ｖｒｅｆとなる。トランジスタＴｒ１１ａ・Ｔｒ２１ａのコレクタ・エミッタ間電圧の調整分は、トランジスタＴｒ３１のコレクタ・エミッタ間の電圧としてトランジスタＴｒ３１が分担する。
【００９２】
前述のように、出力段１２・２２はＰＮＰ型トランジスタのエミッフォロワー構成をなし、通常光信号がない場合、出力電圧Ｖｏ≒外部基準電位Ｖｒｅｆとなる。これより、図３における点Ｂの電位は常に外部基準電位Ｖｒｅｆと同電位となり、トランジスタＴｒ３１を用いたベース接地回路を付加することで、差動増幅段１１におけるトランジスタＴｒ１１ａ・Ｔｒ１１ｂのコレクタ・エミッタ間電圧が無信号時に互いに等しくなり、また、差動増幅段２１におけるトランジスタＴｒ２１ａ・Ｔｒ２１ｂのコレクタ・エミッタ間電圧が無信号時に互いに等しくなる。従って、差動増幅段１１・２１での各差動対トランジスタにおけるアーリー効果によるコレクタ電流差つまりは、差動増幅段１１・２１での各差動対トランジスタにおけるベース・エミッタ間電圧差が抑制され、差動増幅段１１・２１で発生するオフセット電圧が抑制される。
【００９３】
さらには、図３の構成における非常に重要な効果として、ベース接地回路のトランジスタＴｒ３１のベース電位をＶｒｅｆ＋ＶＢＥとし、受光アンプ回路２の出力電圧Ｖｏ≒外部基準電位Ｖｒｅｆとする構成をなすことで、外部基準電位Ｖｒｅｆの変更を行う場合の差動増幅段１１・２１で発生するオフセット電圧を抑制することが可能であることが挙げられる。これについて以下に説明する。
【００９４】
オフセット電圧は、
Ｖｏ−Ｖｒｅｆ＝−（Ｒ３’・Ｒ４’における電圧降下分）−（Ｔｒ１１ａ・Ｔｒ２１ａのＶＢＥ）＋（Ｔｒ１１ｂ・Ｔｒ２１ｂのＶＢＥ）＋（Ｒ３・Ｒ４における電圧降下分）
で表されるので、前述の説明からも分かるように、トランジスタＴｒ１１ａ・Ｔｒ２１ａのコレクタ電流と、トランジスタＴｒ１１ｂ・Ｔｒ２１ｂのコレクタ電流とを等しくして、
（Ｔｒ１１ａのＶＢＥ）＝（Ｔｒ１１ｂのＶＢＥ）
（Ｔｒ２１ａのＶＢＥ）＝（Ｔｒ２１ｂのＶＢＥ）
とすることが重要である。
【００９５】
一般的なトランジスタのＶＢＥとコレクタ電流Ｉｃとの間には、
ＶＢＥ＝ＶＴ・ｌｎ（Ｉｃ／Ｉｓ）
の関係式が成り立つ。ここで、
ＶＴ＝ＫＴ／ｑ
Ｋ：ボルツマン定数
ｑ：電子の電荷量
Ｔ：絶対温度
Ｉｓ：トランジスタ飽和電流
Ｉｃ：トランジスタコレクタ電流
である。
【００９６】
トランジスタＴｒ１５・Ｔｒ１６のコレクタ電流がトランジスタＴｒ１１ａ・Ｔｒ１１ｂまたはトランジスタＴｒ２１ａ・Ｔｒ２１ｂに供給されるため、オフセット電圧調整回路３１が備えられていない場合、トランジスタＴｒ１５・Ｔｒ１６のコレクタ電流はトランジスタＴｒ１１ａ・Ｔｒ１１ｂまたはトランジスタＴｒ２１ａ・Ｔｒ２１ｂにおけるアーリー電圧効果の影響により差を生じる。これがオフセット電圧の発生原因となる。
【００９７】
無信号時には、外部基準電位Ｖｒｅｆの電源を値の異な電位の電源に変更しても下記関係を保持することが重要となる。
【００９８】
（Ｔｒ１１ａのＶＢＥ）＝（Ｔｒ１１ｂのＶＢＥ）
（Ｔｒ２１ａのＶＢＥ）＝（Ｔｒ２１ｂのＶＢＥ）
（Ｔｒ１５のＶＣＥ）＝（Ｔｒ１６のＶＣＥ）
外部基準電位Ｖｒｅｆを変更することで上記関係が保てなくなる構成では、アーリー電圧効果によりトランジスタＴｒ１１ａとトランジスタＴｒ１１ｂとの間で、また、トランジスタＴｒ２１ａとトランジスタＴｒ２１ｂとの間でコレクタ電流の差異が生じてベース・エミッタ間電圧ＶＢＥに差が生じ、オフセット電圧発生の原因となる。従って、オフセット電圧調整回路３１を備えることは、外部基準電位Ｖｒｅｆの変更を行う場合の差動増幅段１１・２１で発生するオフセット電圧を抑制するのに有用である。
【００９９】
なお、本実施の形態のオフセット電圧調整回路３１は、回路ゲインを切り替えないような一つの差動増幅段および出力段を備えた差動アンプ回路にも適用することができる。また、ゲイン抵抗、差動増幅段および出力段を三つ以上ずつ設けてもよい。
〔実施の形態３〕
本発明の他の実施の形態について、図４を用いて説明すれば、以下の通りである。なお、前記実施の形態１および２で述べた構成要素と同等の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１００】
図４に本実施の形態に係る受光アンプ回路（差動アンプ回路）３の構成を示す。受光アンプ回路３は、実施の形態２で述べた受光アンプ回路２に電流補償回路４１を追加した構成である。
【０１０１】
電流補償回路４１は、トランジスタＴｒ４１・Ｔｒ４２・Ｔｒ４３・Ｔｒ４４、電流発生回路Ｉ９・Ｉ１０、および抵抗Ｒ４１・Ｒ４２を備えている。
【０１０２】
トランジスタＴｒ４１・Ｔｒ４２はＮＰＮ型のトランジスタであり、トランジスタＴｒ４３・Ｔｒ４４はＰＮＰ型のトランジスタである。トランジスタ（第１トランジスタ）Ｔｒ４１のベースには抵抗（第１抵抗）Ｒ４１の一端が接続されており、トランジスタ（第２トランジスタ）Ｔｒ４２のベースには抵抗（第２抵抗）Ｒ４２の一端が接続されている。抵抗Ｒ４１・Ｒ４２の他端は互いに接続されて共通となっており、外部基準電位Ｖｒｅｆがこの共通端子に与えられて、抵抗Ｒ４１・Ｒ４２を介してトランジスタＴｒ４１・Ｔｒ４２のベースに入力される。
【０１０３】
トランジスタＴｒ４１のコレクタはトランジスタＴｒ４３のコレクタおよびベースに接続されており、エミッタは電流発生回路Ｉ９の一端に接続されている。電流発生回路（第１電流発生回路）Ｉ９はトランジスタＴｒ４１のエミッタとＧＮＤとの間に接続されており、定電流Ｉ９を発生する。トランジスタＴｒ４２のコレクタはトランジスタＴｒ４４のコレクタに接続されており、エミッタは電流発生回路（第２電流発生回路）Ｉ１０の一端に接続されている。電流発生回路Ｉ１０はトランジスタＴｒ４４のエミッタとＧＮＤとの間に接続されており、定電流Ｉ１０を発生する。Ｉ９＝Ｉ１０である。
【０１０４】
トランジスタＴｒ４３・Ｔｒ４４は互いにベースが接続されて、トランジスタＴｒ４１・Ｔｒ４２の能動負荷としてのカレントミラー回路（第２カレントミラー回路）を構成している。トランジスタＴｒ４３のエミッタは電源Ｖｃｃに接続されており、コレクタはトランジスタＴｒ４１のコレクタに接続されている。また、トランジスタＴｒ４３のベースとコレクタとは互いに接続されている。トランジスタＴｒ４４のエミッタは電源Ｖｃｃに接続されており、コレクタはトランジスタＴｒ４２のコレクタに接続されている。
【０１０５】
上記構成において、トランジスタＴｒ４１のコレクタとトランジスタＴｒ４３のベースおよびコレクタとの接続点を点Ｃとし、トランジスタＴｒ４４のコレクタとトランジスタＴｒ４２のコレクタとの接続点を点Ｄとする。点Ｄは差動増幅段１１・２１における点Ａに接続されている。
【０１０６】
ここで、図４の受光アンプ回路３に電流補償回路４１が備えられていない場合における、差動増幅段１１・２１の能動負荷回路に起因するオフセット発生要因について説明する。トランジスタＴｒ１５・Ｔｒ１６で構成される能動負荷回路より発生する点Ａと点Ｂとの間の電流差は、以下のように導かれ、ここでの電流差が差動対トランジスタであるトランジスタＴｒ１１ａ・Ｔｒ１１ｂまたはトランジスタＴｒ２１ａ・２１ｂにおけるコレクタ電流の差となり、オフセット電圧を発生する。
【０１０７】
ＩＡ＝Ｉｂ＋Ｉｐｎｐ
ＩＢ＝Ｉｐｎｐ＋ΔＩｐｎｐ
ただし、
ＩＡ：点Ａにおける電流
ＩＢ：点Ｂにおける電流
Ｉｂ：トランジスタＴｒ１５とＴｒ１６とのベース電流の和
Ｉｐｎｐ：アーリー電圧効果を無視した場合のトランジスタＴｒ１５・Ｔｒ１６に流れる電流
ΔＩｐｎｐ：トランジスタＴｒ１５・Ｔｒ１６のアーリー電圧効果による電流差
である。なお、ここでは、トランジスタＴｒ１１ａ・Ｔｒ１１ｂまたはトランジスタＴｒ２１ａ・２１ｂのベース電流による電流差は小さいので無視するものとする。
【０１０８】
従って、点Ａと点Ｂとの電流差は、以下のようになる。
【０１０９】
ＩＢ―ＩＡ＝ΔＩｐｎｐ―Ｉｂ
すなわち、トランジスタＴｒ１５・Ｔｒ１６のアーリー電圧効果による電流差と、トランジスタＴｒ１５とＴｒ１６とのベース電流の和とにより決まる点Ａと点Ｂとの電流差が、オフセット電圧の発生要因となる。
【０１１０】
本実施の形態では、この電流差ＩＢ−ＩＡによるオフセット電圧を抑制するために、点Ａに上記電流差ＩＢ−ＩＡを供給するようにしている。そこで、前述のように電流補償回路４１の点Ｄと点Ａとを接続して、電流補償回路４１と点Ａとの間で電流を流し、点Ａの電流を補償する。
【０１１１】
電流補償回路４１において、トランジスタＴｒ４３・Ｔｒ４４からなる能動負荷回路に起因する点Ｃと点Ｄとの電流差は、以下のように導かれる。
【０１１２】
ＩＣ＝Ｉｂ２＋Ｉｐｎｐ２
ＩＤ＝Ｉｐｎｐ２＋ΔＩｐｎｐ２
ただし、
ＩＣ：点Ｃにおける電流
ＩＤ：点Ｄにおける電流
Ｉｂ２：トランジスタＴｒ４３とＴｒ４４とのベース電流の和
Ｉｐｎｐ２：アーリー電圧効果を無視した場合のトランジスタＴｒ４３・Ｔｒ４４に流れる電流
ΔＩｐｎｐ２：トランジスタＴｒ４３・Ｔｒ４４のアーリー電圧効果による電流差である。なお、ここでは、トランジスタＴｒ４１・Ｔｒ４２のベース電流による電流差は小さいので無視するものとする。
【０１１３】
従って、点Ｃと点Ｄとの電流差は、
ＩＣ―ＩＤ＝ΔＩｐｎｐ２―Ｉｂ２
となる。すなわち、点Ｃと点Ｄとの電流差は、トランジスタＴｒ４３・Ｔｒ４４のアーリー電圧効果による電流差と、トランジスタＴｒ４３とＴｒ４４とのベース電流の和とにより決まる。点Ｄから、この電流差を差動増幅段１１・２１の点Ａに供与することが可能となる。
【０１１４】
ＩＢ―ＩＡ＝ΔＩｐｎｐ―Ｉｂ≒ＩＣ―ＩＤ＝ΔＩｐｎｐ２―Ｉｂ２
となることにより、点Ａでオフセット抑制のため必要とされる電流を電流補償回路４１により補償することが可能となる。
【０１１５】
以上に述べた受光アンプ回路３によれば、オフセット電圧およびそのばらつきをさらに小さく抑制することができる。
【０１１６】
なお、本実施の形態のオフセット電流補償回路４１は、回路ゲインを切り替えないような一つの差動増幅段および出力段を備えた差動アンプ回路にも適用することができる。また、ゲイン抵抗、差動増幅段および出力段を三つ以上ずつ設けてもよい。
〔実施の形態４〕
本発明の他の実施の形態について、図５を用いて説明すれば、以下の通りである。なお、前記実施の形態１ないし３で述べた構成要素と同等の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１１７】
図５に本実施の形態に係る受光アンプ回路（差動アンプ回路）４の構成を示す。受光アンプ回路４は、実施の形態２で述べた受光アンプ回路２における電流補償回路４１を電流補償回路５１とした構成である。
【０１１８】
電流補償回路５１は、電流補償回路４１にトランジスタＴｒ５１および直流電源Ｅ２を追加した構成である。トランジスタ（第３トランジスタ）Ｔｒ５１はＮＰＮ型のトランジスタであり、ベースは直流電源Ｅ２を介してＧＮＤに接続されている。コレクタはトランジスタＴｒ４３のベースおよびコレクタに接続されており、エミッタはトランジスタＴｒ４１のコレクタに接続されている。ここでは、トランジスタＴｒ４１のコレクタとトランジスタＴｒ５１のエミッタとの接続点を点Ｆとする。直流電源Ｅ２は外部基準電圧Ｖｒｅｆ＋ベース・エミッタ間電圧ＶＢＥの電圧を発生している。ベース・エミッタ間電圧ＶＢＥはトランジスタＴｒ４１のベース・エミッタ間電圧であるが、一般のトランジスタのベース・エミッタ間電圧である略０．７Ｖに等しいとしている。これにより、トランジスタＴｒ５１のベース電位は、外部基準電位Ｖｒｅｆよりベース・エミッタ間電圧ＶＢＥだけ高い電位となっている。
【０１１９】
このように、電流補償回路５１は、トランジスタＴｒ５１を用いたベース接地回路を備えている。このベース接地回路により、点Ｆの電位を調整する。トランジスタＴｒ５１のベース電位を外部基準電位Ｖｒｅｆよりベース・エミッタ間電圧ＶＢＥだけ高い電位とするので、点Ｆの電位は常に、トランジスタＴｒ５１のベース電位よりベース・エミッタ間電圧ＶＢＥだけ低い電位、すなわち外部基準電位Ｖｒｅｆとなる。トランジスタＴｒ４１のコレクタ・エミッタ間電圧の調整分は、トランジスタＴｒ５１のコレクタ・エミッタ間の電圧としてトランジスタＴｒ５１が分担する。
【０１２０】
これにより、無信号時には、差動増幅段１１・２１における点Ａおよび点Ｂの電位と、電流補償回路５１における点Ｄおよび点Ｆの電位とが、全て外部基準電位Ｖｒｅｆに等しくなる。従って、電源電圧使用条件の変更などによる外部基準電位Ｖｒｅｆの変動に対する出力電圧Ｖｏの変動可能幅のオフセット電圧依存が抑制され、安定した出力電圧を得ることが可能となる。
【０１２１】
さらには、差動増幅段１１を駆動する定電流Ｉ１と、電流補償回路５１における定電流Ｉ９およびＩ１０とを、以下の関係とすることにより、前記電流差ＩＣ―ＩＢと電流差ＩＤ―ＩＦとは同一値となり、電流補償回路５１の効果を最大限得ることが可能となる。
【０１２２】
Ｉ９＝Ｉ１０＝１／２×Ｉ１
あるいは、差動増幅段２１を駆動する定電流Ｉ５について、
Ｉ９＝Ｉ１０＝１／２×Ｉ５
としてもよい。
【０１２３】
なお、本実施の形態のオフセット電流補償回路５１は、回路ゲインを切り替えないような一つの差動増幅段および出力段を備えた差動アンプ回路にも適用することができる。また、ゲイン抵抗、差動増幅段および出力段を三つ以上ずつ設けてもよい。
〔実施の形態５〕
本発明の他の実施の形態について、図６を用いて説明すれば、以下の通りである。なお、前記実施の形態１ないし４で述べた構成要素と同等の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１２４】
図６に本実施の形態に係る受光アンプ回路（差動アンプ回路）５の構成を示す。受光アンプ回路５は、実施の形態４で述べた受光アンプ回路４における電流補償回路５１を電流補償回路６１・６２とした構成である。
【０１２５】
電流補償回路６１と電流補償回路６２とは切り替えられて用いられるようになっており、電流補償回路６１はゲイン抵抗Ｒ３を用いるときにスイッチ回路ＳＷ１からの制御信号で動作し、電流補償回路６２はゲイン抵抗Ｒ４を用いるときにスイッチ回路ＳＷ１からの制御信号で動作する。このように、本実施の形態では、使用するゲイン抵抗に対応する電流補償回路が選択的に動作する。
【０１２６】
電流補償回路６１は、実施の形態４で述べた電流補償回路５１に、上記のようにスイッチ回路ＳＷ１からの制御信号が電流発生回路Ｉ９・Ｉ１０に入力される構成としたものである。スイッチ回路ＳＷ１からの制御信号は電流発生回路Ｉ１〜Ｉ４に対する制御信号と共通であり、この制御信号により、ゲイン抵抗Ｒ３を用いるときに電流発生回路Ｉ９・Ｉ１０が動作し、ゲイン抵抗Ｒ４を用いるときに電流発生回路Ｉ９・Ｉ１０が停止する。
【０１２７】
電流補償回路６２は、素子の配置と接続関係とが電流補償回路６１と同じであり、トランジスタＴｒ７１・Ｔｒ７２・Ｔｒ７３・Ｔｒ７４・Ｔｒ８１、電流発生回路Ｉ１１・Ｉ１２、抵抗Ｒ７１・Ｒ７２、および直流電源Ｅ３を備えている。
【０１２８】
トランジスタＴｒ７１・Ｔｒ７２はＮＰＮ型のトランジスタであり、トランジスタＴｒ７３・Ｔｒ７４はＰＮＰ型のトランジスタである。トランジスタ（第１トランジスタ）Ｔｒ７１のベースには抵抗（第１抵抗）Ｒ７１の一端が接続されており、トランジスタ（第２トランジスタ）Ｔｒ７２のベースには抵抗（第２抵抗）Ｒ７２の一端が接続されている。抵抗Ｒ７１・Ｒ７２の他端は互いに接続されて共通となっているとともに、この共通端子は抵抗Ｒ４１・Ｒ４２の共通端子でもあり、外部基準電位Ｖｒｅｆがこの共通端子に与えられて、抵抗Ｒ７１・Ｒ７２を介してトランジスタＴｒ７１・Ｔｒ７２のベースに入力される。
【０１２９】
トランジスタＴｒ７１のコレクタはトランジスタＴｒ７３のコレクタおよびベースに接続されており、エミッタは電流発生回路Ｉ１１の一端に接続されている。電流発生回路（第１電流発生回路）Ｉ１１はトランジスタＴｒ７１のエミッタとＧＮＤとの間に接続されており、定電流Ｉ１１を発生する。トランジスタＴｒ７２のコレクタはトランジスタＴｒ７４のコレクタに接続されており、エミッタは電流発生回路（第２電流発生回路）Ｉ１２の一端に接続されている。電流発生回路Ｉ１２はトランジスタＴｒ７４のエミッタとＧＮＤとの間に接続されており、定電流Ｉ１２を発生する。Ｉ１１＝Ｉ１２である。
【０１３０】
電流発生回路Ｉ９・Ｉ１０にはスイッチ回路ＳＷ１からの制御信号が入力される。この制御信号は電流発生回路Ｉ１〜Ｉ４に対する制御信号と共通であり、この制御信号により、ゲイン抵抗Ｒ３を用いるときに電流発生回路Ｉ１１・Ｉ１２が停止し、ゲイン抵抗Ｒ４を用いるときに電流発生回路Ｉ１１・Ｉ１２が動作する。
【０１３１】
トランジスタＴｒ７３・Ｔｒ７４は互いにベースが接続されて、トランジスタＴｒ７１・Ｔｒ７２の能動負荷としてのカレントミラー回路（第２カレントミラー回路）を構成している。トランジスタＴｒ７３のエミッタは電源Ｖｃｃに接続されており、コレクタはトランジスタＴｒ８１のコレクタに接続されている。また、トランジスタＴｒ７３のベースとコレクタとは互いに接続されている。トランジスタＴｒ７４のエミッタは電源Ｖｃｃに接続されており、コレクタはトランジスタＴｒ７２のコレクタに接続されている。
【０１３２】
トランジスタ（第３トランジスタ）Ｔｒ８１はＮＰＮ型のトランジスタであり、ベースは直流電源Ｅ３を介してＧＮＤに接続されている。コレクタはトランジスタＴｒ７３のベースおよびコレクタに接続されており、エミッタはトランジスタＴｒ７１のコレクタに接続されている。ここでは、トランジスタＴｒ７１のコレクタとトランジスタＴｒ８１のエミッタとの接続点を点Ｈとし、トランジスタＴｒ７４のコレクタとトランジスタＴｒ７２のコレクタとの接続点を点Ｇとする。点Ｇは差動増幅段１１・２１における点Ａに接続されている。
【０１３３】
直流電源Ｅ３は外部基準電圧Ｖｒｅｆ＋ベース・エミッタ間電圧ＶＢＥの電圧を発生している。ベース・エミッタ間電圧ＶＢＥはトランジスタＴｒ７１のベース・エミッタ間電圧であるが、一般のトランジスタのベース・エミッタ間電圧である略０．７Ｖに等しいとしている。これにより、トランジスタＴｒ８１のベース電位は、外部基準電位Ｖｒｅｆよりベース・エミッタ間電圧ＶＢＥだけ高い電位となっている。
【０１３４】
このように、電流補償回路６２は、トランジスタＴｒ８１を用いたベース接地回路を備えている。このベース接地回路により、点Ｈの電位を調整する。トランジスタＴｒ８１のベース電位を外部基準電位Ｖｒｅｆよりベース・エミッタ間電圧ＶＢＥだけ高い電位とするので、点Ｈの電位は常に、トランジスタＴｒ８１のベース電位よりベース・エミッタ間電圧ＶＢＥだけ低い電位、すなわち外部基準電位Ｖｒｅｆとなる。トランジスタＴｒ７１のコレクタ・エミッタ間電圧の調整分は、トランジスタＴｒ８１のコレクタ・エミッタ間の電圧としてトランジスタＴｒ８１が分担する。
【０１３５】
これにより、無信号時には、差動増幅段１１・２１における点Ａおよび点Ｂの電位と、電流補償回路６２における点Ｇおよび点Ｈの電位とが、全て外部基準電位Ｖｒｅｆに等しくなる。従って、電流補償回路６１を用いるときと同様に、電源電圧使用条件の変更などによる外部基準電位Ｖｒｅｆの変更に対する出力電圧Ｖｏの変動可能幅のオフセット電圧依存が抑制され、安定した出力電圧を得ることが可能となる。
【０１３６】
上記の構成の電流補償回路６１・６２において、差動増幅段１１・２１を駆動する定電流Ｉ１・Ｉ５と電流補償回路６１・６２における定電流Ｉ９〜Ｉ１２を以下の関係とすることにより、前記電流差ＩＣ―ＩＢと電流差ＩＤ―ＩＦあるいは電流差ＩＧ−ＩＨとは同一値となり、電流補償回路６１・６２の効果を最大限得ることが可能となる。
【０１３７】
Ｉ９＝Ｉ１０＝１／２×Ｉ１
Ｉ１１＝Ｉ１２＝１／２×Ｉ５
ところで、図１ないし図５に示すような２段のゲイン切替機能付き受光アンプ回路を構成するときに、２段のゲイン抵抗値が例えばＲ３＝５０ＫΩ、Ｒ４＝３０ＫΩ程度の近接した抵抗値とする場合、ゲイン抵抗Ｒ３とＲ４による電圧降下はほぼ同等となる。従って、前記電流補償回路６１・６２において抵抗Ｒ４１・Ｒ４２・Ｒ７１・Ｒ７２の抵抗値をＲ３とＲ４との中間値（例えば４０ＫΩ）とすることで、ゲイン抵抗Ｒ３とＲ４との切り替えを行う場合も極端なオフセット電圧の変動は発生しない。しかしながら、前記ゲイン抵抗Ｒ３とＲ４との抵抗値に極端な差異がある場合、例えば二つのゲイン抵抗をＲＦ１＝１００ＫΩ、ＲＦ２＝１ＫΩとする場合、ＮＰＮトランジスタのベース電流Ｉｂ＝１μＡとして算出すると、それぞれのゲイン抵抗における電圧降下は以下の様になり、ゲイン切り替え時の受光アンプ回路出力オフセット電圧の変動となる問題がある。
【０１３８】
ＲＦ１（＝１００ＫΩ）抵抗間電圧＝１００ｍＶ
ＲＦ２（＝１ＫΩ）抵抗間電圧＝１ｍＶ
そこで、本実施の形態では、前述のように電流補償回路を二つ設け、電流補償回路６１・６２において抵抗Ｒ４１・Ｒ４２をゲイン抵抗Ｒ３と同一値とし、抵抗Ｒ７１・Ｒ７２をゲイン抵抗Ｒ４と同一値としている。そして、スイッチ回路ＳＷ１の制御信号を用いて、動作する電流補償回路６１・６２を切り替えることにより、受光アンプ回路５の各回路ゲインに応じたゲイン抵抗Ｒ３・Ｒ４における電圧降下によるオフセットの発生をも補償するオフセット補償電流を差動増幅段１１・２１に供与することが可能となる。従って、異なる回路ゲインに対してオフセット電圧が特に抑制された、安定した出力電圧Ｖｏを得ることができる。
【０１３９】
なお本実施の形態では、また、ゲイン抵抗、差動増幅段、出力段、および電流補償回路を二つずつ設けたが、これに限らずそれぞれ三つ以上ずつ設けてもよい。
【０１４０】
以上、実施の形態１から５まで述べた。上記の受光アンプ回路１〜５は、光ピックアップ装置に用いることができる。以下、その光ピックアップ装置の構成について説明する。
【０１４１】
本光ピックアップ装置は、ディスクからの反射信号を検出する第１の受光素子、レーザーからの出力信号をモニターする第２の受光素子、およびレーザーダイオードからなるピックアップヘッド部と、信号の演算処理を行うＩＣやレーザードライバー用ＩＣなどからなるＩＣ部とからなる。ピックアップヘッド部とＩＣ部とは、フラットケーブル（ＦＰＣ）により接続され、受光素子の検出信号およびレーザーダイオードなどの駆動制御信号は、ＦＰＣを経由し伝達される。
【０１４２】
各実施の形態で述べた受光アンプ回路１〜５は、上記第１の受光素子として使用される。第１の受光素子は、フォトダイオードＰＤおよびフォトダイオードＰＤに接続された電流電圧変換増幅回路からなる。ＣＤ、ＤＶＤなどのディスク信号検出用フォトダイオードＰＤは、６分割以上の構成をなし、６分割の場合、分割された各フォトダイオードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、対応する電流電圧変換増幅回路Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆにそれぞれ接続される。各フォトダイオードに入射した信号光は対応する電流電圧変換増幅回路により電流電圧変換増幅され、それぞれ電圧信号ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦとなり出力される。信号入射時と無信号時との電圧差が信号（感度信号）となる。
【０１４３】
また、近年のピックアップ受光装置の高速化及びＳ／Ｎ向上の必要性により第１の受光素子には、電圧信号ＶＡ、ＶＢ、ＶＣ、ＶＤを和算する演算回路を内蔵し、フォーカス／トラッキングサーボ制御を目的とする電圧信号ＶＡ、ＶＢ、ＶＣ、ＶＤの出力とは別に高速高Ｓ／Ｎを必要とする演算信号をＶＲＦ出力として後段ＩＣに出力する構成が一般的となっている。また、ディスクの形態（―Ｒ、−ＲＷなど）に応じ、受光素子においては、各受光アンプ回路にゲイン切り替え機能を必要とする。特に今後予想される青色ＬＤ対応ピックアップ受光装置などでは、受光素子に入射する入射光量が少なく十分な感度特性が得られないので、無信号時のオフセット特性の安定性が重要となる。
【０１４４】
各実施の形態で述べた受光アンプ回路１〜５を光ピックアップ装置に備えることにより、無信号時のオフセット特性の安定性が得られる。
【産業上の利用可能性】
【０１４５】
本発明は、特にＤＶＤ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ用などのピックアップ装置に用いると好適である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施形態を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【図２】本発明の第２の実施形態を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【図３】図２の差動アンプ回路におけるオフセット電圧調整回路の構成を具体化して示す差動アンプ回路の回路ブロック図である。
【図４】本発明の第３の実施形態を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【図５】本発明の第４の実施形態を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【図６】本発明の第５の実施形態を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【図７】従来技術を示すものであり、差動アンプ回路の構成を示す回路ブロック図である。
【符号の説明】
【０１４７】
１〜５                受光アンプ回路（差動アンプ回路）
１１、２１            差動増幅段
１２、２２            出力段
３１                  オフセット電圧調整回路（電位調整手段）
４１・５１・６１・６２
電流補償回路
Ｉ１、Ｉ５            電流発生回路（定電流回路）
ＤＯ                  差動出力端子
ＯＵＴ                出力端子
Ｒ３、Ｒ４            ゲイン抵抗
Ｒ３’、Ｒ４’        オフセット電圧調整用抵抗
Ｖｒｅｆ              外部基準電位（基準電位）
Ｔｒ３１              トランジスタ（電位調整トランジスタ）
Ｔｒ４１・Ｔｒ７１    トランジスタ（第１トランジスタ）
Ｔｒ４２・Ｔｒ７２    トランジスタ（第２トランジスタ）
Ｔｒ５１・Ｔｒ８１    トランジスタ（第３トランジスタ）
Ｒ４１・Ｒ７１        抵抗（第１抵抗）
Ｒ４２・Ｒ７２        抵抗（第２抵抗）
Ｉ９・Ｉ１１          電流発生回路（第１電流発生回路）
Ｉ１０・Ｉ１２        電流発生回路（第２電流発生回路）
Ａ                    点（接続点）
ＶＢＥ                ベース・エミッタ間電圧
【図１】
2005244864.tif 000003
【図２】
2005244864.tif 000004
【図３】
2005244864.tif 000005
【図４】
2005244864.tif 000006
【図５】
2005244864.tif 000007
【図６】
2005244864.tif 000008
【図７】
2005244864.tif 000009