(57)【要約】【課題】ＭＩＳトランジスタを有する半導体装置及びその製造方法に関し、短チャネル効果に対する耐性を低下することなく、接合容量を低減しうる半導体装置の構造及びその製造方法を提供する。【解決手段】半導体基板１０内に第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層３６と、ソース／ドレイン拡散層３６の少なくとも一方とチャネル領域との間に形成された第１導電型のポケット領域２４とを有し、ポケット領域２４が形成された深さにおけるソース／ドレイン拡散層３６の実効不純物濃度が、同じ深さにおけるポケット領域２４の実効不純物濃度よりも低くなっている。【選択図】  図１
2005260123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、
前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度は、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低い
ことを特徴とする半導体装置。
【請求項２】
半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、
前記半導体基板と前記ソース／ドレイン拡散層とを同電位にしたときに前記ソース／ドレイン拡散層と前記ポケット領域の間に形成される空乏層は、前記ポケット領域側に伸びる幅よりも、前記ソース／ドレイン拡散層側に伸びる幅が広い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記ソース／ドレイン拡散層が形成された領域の前記半導体基板上に成長された半導体層を更に有する
ことを特徴とする半導体装置。
【請求項４】
半導体基板の第１導電型の領域に第２導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層を形成する工程と、
前記半導体基板内に前記第１導電型の第２の不純物を導入し、前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に第１導電型のポケット領域を形成する工程とを有し、
前記ソース／ドレイン拡散層を形成する工程及び前記ポケット領域を形成する工程では、前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度が、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低くなるように、前記第１の不純物及び前記第２の不純物の導入条件を制御する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１導電型の領域上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を導入し、第１の不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に前記第１導電型の第２の不純物を導入し、第２の不純物拡散層を形成する工程と、
前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記側壁絶縁膜をマスクとして前記半導体基板に前記第２導電型の第３の不純物を導入し、第３の不純物拡散層を形成する工程とを有し、
前記第１の不純物拡散層及び前記第３の不純物拡散層とからなり前記第１導電型のチャネル領域を挟んで配置された前記第２導電型のソース／ドレイン拡散層と、前記チャネル領域と前記ソース／ドレイン拡散層との間に前記第１導電型のポケット領域とを形成する半導体装置の製造方法であって、
前記第２の不純物拡散層を形成する工程及び前記第３の不純物拡散層を形成する工程では、前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度が、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低くなるように、前記第２の不純物及び前記第３の不純物の導入条件を制御する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にソース／ドレイン領域の接合容量を低減したＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化とともに、ＭＩＳトランジスタの高速化が要求されている。ＭＩＳトランジスタのスイッチング速度を向上するには、ゲート長を短くしてオン電流を増加するだけでなく、ゲート容量を低減する必要がある。しかしながら、ゲート長を短くすると短チャネル効果が顕著になるため、その対策としてウェル濃度やポケット（ハロー）濃度を高くする必要がある。結果として、ソース／ドレイン拡散層と基板との間の接合容量が増大し、十分な特性を引き出すことができない。
【０００３】
接合容量を低減する方法として、ソース／ドレイン拡散層の直下に、ソース／ドレイン拡散層とは逆導電型の低濃度拡散層を形成する方法が知られている（例えば特許文献１乃至３を参照）。
【０００４】
従来の半導体装置の構造について図１４を用いて説明する。
【０００５】
図１４（ａ）に示すように、第１導電型のシリコン基板１００上には、素子分離膜１０２が形成されている。素子分離膜１０２により画定された素子領域上には、ゲート絶縁膜１０４を介してゲート電極１０６が形成されている。ゲート電極１０６の両側のシリコン基板１００内には、第２導電型のソース／ドレイン拡散層１０８が形成されている。ソース／ドレイン拡散層１０８のチャネル領域側には、第１導電型のポケット領域１１０が形成されている。ソース／ドレイン拡散層１０８の底面下には、第１導電型の低濃度不純物層１１２が形成されている。なお、図１４（ｂ）に示す半導体装置は、低濃度不純物層１１２が形成されていない構造である。
【０００６】
図１４（ａ）に示す構造のようにソース／ドレイン拡散層１０８の底面下に低濃度不純物層１１２を形成すると、空乏層１１４は基板方向に広がる。低濃度不純物層１１２が形成されていない図１４（ｂ）に示す構造と比較すると、低濃度不純物層１１２を形成した場合の方が空乏層１１４の基板方向への延びが大きくなり、接合容量を低減することができる。
【特許文献１】特開平０９−２３２４４４号公報
【特許文献２】特開２０００−０３１４７９号公報
【特許文献３】特開２００１−０７７３６１号公報
【特許文献４】特開２００２−０４３５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１５（ａ）に示すように、ソース／ドレイン拡散層１０８とシリコン基板１００との間の接合容量は、ソース／ドレイン拡散層底面部に存在する面積成分（Ｃｊ）と、ゲート端領域に存在するゲート端成分（Ｃｊｇ）とに大別される。
【０００８】
図１５（ｂ）は、図１５（ａ）に示す構造におけるソース／ドレイン拡散層の幅と接合容量との関係を示すグラフである。図１５（ｂ）において、グラフの傾きが面積成分の接合容量Ｃｊに相当し、ｙ切片がゲート端成分の接合容量Ｃｊｇに相当する。図１５（ｂ）の関係から明らかなように、素子の微細化に伴いソース／ドレイン拡散層の面積を縮小化（間隔ｄを縮小化）すると、面積成分の接合容量Ｃｊは低減する。これは、ＭＩＳトランジスタが微細化するほどに接合容量Ｃｊｇの全体に占める割合が大きくなることを意味する。
【０００９】
面積成分の接合容量Ｃｊは、図１４（ａ）に示す従来の半導体装置の構造により低減することができる。一方、図１４（ａ）に示す従来の半導体装置においてゲート端成分の接合容量を低減するためには、ポケット領域１１０に第２導電型の低濃度不純物層を形成してチャネル方向に空乏層が伸びるようにする必要がある。しかしながら、ポケット領域１１０に第２導電型の低濃度不純物層を形成することはポケット領域１１０の濃度を下げることを意味し、ひいては短チャネル耐性が劣化する。
【００１０】
このように、従来の半導体装置では、微細トランジスタで最も削減すべきゲート端成分の接合容量Ｃｊｇを、短チャネル効果に対する耐性を劣化することなく効果的に低減することは困難であった。
【００１１】
本発明の目的は、短チャネル効果に対する耐性を低下することなく、接合容量を低減しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度は、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低い半導体装置が提供される。
【００１３】
また、本発明の他の観点によれば、半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、前記半導体基板と前記ソース／ドレイン拡散層とを同電位にしたときに前記ソース／ドレイン拡散層と前記ポケット領域の間に形成される空乏層は、前記ポケット領域側に伸びる幅よりも、前記ソース／ドレイン拡散層側に伸びる幅が広い半導体装置が提供される。
【発明の効果】
【００１４】
本発明によれば、ポケット領域が形成された深さにおけるソース／ドレイン拡散層の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低くするので、ゲート端成分の接合容量Ｃｊｇを大幅に低減することができる。また、このような不純物濃度プロファイルでは、空乏層はポケット領域側よりもソース／ドレイン拡散層側に伸びるため、短チャネル効果耐性を劣化することはない。したがって、短チャネル効果耐性を劣化することなく、寄生容量を低減することができる。
【発明を実施するための最良の形態】
【００１５】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。
【００１６】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２は実効不純物濃度の深さ方向分布を示すグラフ、図３は本実施形態による半導体装置における空乏層幅の関係を示す図、図４はソース／ドレイン拡散層内への空乏層の広がりを示す図、図５はソース／ドレイン拡散層への空乏層の広がり及び接合位置をシミュレーションにより計算した結果を示す図、図６は接合容量とソース／ドレイン拡散層の幅との関係を示すグラフ、図７及び図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１７】
はじめに、本実施形態による半導体装置の構造について図１乃至図６を用いて説明する。
【００１８】
第１導電型のシリコン基板１０上には、素子分離膜１２が形成されている。素子分離膜１２により画定された素子領域上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁部分には、側壁絶縁膜３０が形成されている。ゲート電極２０の両側のシリコン基板１００内には、第２導電型のソース／ドレイン拡散層３６が形成されている。ソース／ドレイン拡散層３６は、ゲート電極２０側端部がゲート電極２０下まで延在する浅く高濃度の不純物拡散領域２２と、ゲート電極２０側端部が側壁絶縁膜３０下まで延在する深く低濃度の不純物拡散領域３２とを有している。ソース／ドレイン拡散層３６のチャネル領域側には、第１導電型のポケット領域２４が形成されている。
【００１９】
ここで、本実施形態による半導体装置は、不純物拡散領域３２の不純物濃度分布に主たる特徴がある。
【００２０】
ゲート電極２０端部における実効不純物濃度の深さ方向分布（図１の実線の矢印に沿った不純物濃度分布）は、図２（ａ）に実線で示されている。また、側壁絶縁膜３０端部における実効不純物濃度の深さ方向分布（図１の点線の矢印に沿った不純物濃度分布）は、図２（ａ）に点線で示されている。なお、実効不純物濃度とは、実効的にキャリアとして機能する不純物の濃度を意味し、
実効不純物濃度＝｜（アクセプタ濃度）−（ドナー濃度）｜
として表される。
【００２１】
図２（ａ）の実線と点線との比較から明らかなように、本実施形態による半導体装置では、ポケット領域２４が形成されている深さにおいて、側壁絶縁膜３０端部における第２導電型不純物の実効不純物濃度が、ゲート電極２０端部における第１導電型不純物の実効不純物濃度よりも低くなっている。
【００２２】
すなわち、本実施形態による半導体装置では、ポケット領域２４が形成されている深さにおいて、不純物拡散領域３２の実効不純物濃度がポケット領域２４の実効不純物濃度よりも低くなるように、不純物拡散領域３２の不純物濃度を下げている。或いは空乏層幅の観点から考えれば、図３に示すように、ポケット領域側の空乏層幅よりもソース／ドレイン領域側の空乏層幅の方が広くなるように、不純物拡散領域３２の不純物濃度を下げている。
【００２３】
従来の半導体装置では、図２（ｂ）に示されるように、ポケット領域２４が形成されている深さにおいて、不純物拡散領域３２の実効不純物濃度が、ポケット領域２４の実効不純物濃度よりも高くなっている。この場合、図４（ｂ）に示すように、ポケット領域２４とソース／ドレイン拡散層３６との間に形成される空乏層４２は、ソース／ドレイン拡散層３６側にはあまり広がらない。
【００２４】
これに対し、本実施形態による半導体装置のように不純物拡散領域３２の実効不純物濃度をポケット領域２４の実効不純物濃度よりも低くすると、図４（ａ）に示すように、ポケット領域２４とソース／ドレイン拡散層３６との間に形成される空乏層４２はソース／ドレイン拡散層３６側にも広がる。
【００２５】
図５は、プロセスシミュレータ（シノプシス（Synopsys）社製、TSUPREM4）により計算したＮ型トランジスタのドレイン近傍における実効不純物濃度分布を示す図である。図中、ＰＮ接合の位置を実線で、空乏層の位置を点線で示している。図５（ａ）は不純物拡散領域３２を形成するためのイオン注入として、リンイオン、１０ｋｅＶ、２×１０１５ｃｍ−２の条件を用いた従来構造の場合であり、図５（ｂ）は不純物拡散領域３２を形成するためのイオン注入として、リンイオン、１０ｋｅＶ、１×１０１４ｃｍ−２の条件を用いた本発明の第１構造の場合である。また、図５（ｃ）は本発明の第２構造で、側壁絶縁膜の幅を４５ｎｍとした場合である。なお、従来構造及び本発明の第１構造では、側壁絶縁膜の幅を７０ｎｍとしている。
【００２６】
図５（ａ）と図５（ｂ）との比較から、本発明の構造を用いることにより、空乏層がソース／ドレイン領域の方向に広がることが判る。一方、本発明の構造ではソース／ドレイン拡散層を形成するためのドーズ量が少ないため、接合位置もソース／ドレイン拡散層方向に移動していることが判る。このことは、エクステンション領域の直下における寄生容量が増大し、接合容量Ｃｊｇが十分低減されないことを意味する。図５（ｃ）に示すように側壁絶縁膜を７０ｎｍから４５ｎｍに薄くすることにより、従来構造の場合とほぼ等しい位置に接合を形成するとともに、空乏層端をソース／ドレイン拡散層方向に広げることが可能となる。
【００２７】
図６は、接合容量をデバイスシミュレータ（シノプシス社製、Medici）により計算した結果を示すグラフである。なお、端子電圧は０Ｖとした。図中、横軸は図１５に示したと同様のソース／ドレイン拡散層の幅ｄであり、縦軸は接合容量Ｃである。また、○印が図５（ａ）に対応する従来構造の場合、□印が図５（ｂ）に対応する本発明の第１構造の場合、△印が図５（ｃ）に対応する本発明の第２構造の場合である。
【００２８】
図６に示すように、本実施形態の構造（□印及び△印）を適用することにより、従来構造（○印）の場合よりも接合容量を低減することができる。また、側壁絶縁膜の幅を７０ｎｍ（□印）から４５ｎｍ（△印）に減らすことにより、接合容量を更に低減することができる。
【００２９】
図６の各プロットを直線近似した結果、従来構造、本発明の第１構造、本発明の第２構造に関し、それぞれ、
Ｃ ＝ １．６７ｘ ＋ ０．３６，
Ｃ ＝ １．５０ｘ ＋ ０．３７，
Ｃ ＝ １．５０ｘ ＋ ０．２７、
の式を得た。接合容量ＣをＣ＝Ａｄ＋Ｂの一次関数で表した場合、傾きＡが面積成分の接合容量Ｃｊ（ｆＦ／μｍ２）を表し、切片Ｂがゲート端成分の接合容量Ｃｊｇ（ｆＦ／μｍ）を表す。したがって、上式から、本発明の第１の構造を適用した場合にはゲート端成分の接合容量が若干増加するが、本発明の第２の構造を適用することにより従来構造と比較してゲート端成分の接合容量を約２５％低減できることが判る。また、本発明の第１の構造及び第２の構造を適用することにより、従来構造と比較して面積成分の接合容量を約１０％低減できることが判る。
【００３０】
このように、本実施形態の半導体装置によれば、ゲート端成分の接合容量Ｃｊｇが大幅に低減され、短チャネル効果耐性を劣化することなく寄生容量を低減することができる。
【００３１】
次に、本実施形態による半導体装置の製造方法について図７及び図８を用いて説明する。
【００３２】
まず、シリコン基板１０中に、例えばＳＴＩ法により例えば膜厚が４００ｎｍのシリコン酸化膜を埋め込み、シリコン酸化膜よりなる素子分離膜１２を形成する。なお、図では、左側の素子領域がＮ型トランジスタ形成領域であり、右側の素子領域がＰ型トランジスタ形成領域であるとする。
【００３３】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜(図示せず)を形成した後、このフォトレジスト膜をマスクとして、例えばボロンイオン（Ｂ＋）を、加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２としてイオン注入し、シリコン基板１０のＮ型トランジスタ形成領域にＰウェル１４を形成する。
【００３４】
続いて、同様のフォトレジスト膜をマスクとして、例えばボロンイオンを、加速エネルギーを３０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２としてイオン注入する。これにより、Ｎ型トランジスタの閾値電圧制御を行う。
【００３５】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜をマスクとして、例えばリンイオン（Ｐ＋）を、加速エネルギーを３００ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２としてイオン注入し、シリコン基板１０のＰ型トランジスタ形成領域にＮウェル１６を形成する。
【００３６】
続いて、同様のフォトレジスト膜をマスクとして、例えば砒素イオン（Ａｓ＋）を、加速エネルギーを１００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２としてイオン注入する。これにより、Ｐ型トランジスタの閾値電圧制御を行う（図７（ａ））。
【００３７】
次いで、例えばドライ酸化法によりシリコン基板１０を熱酸化し、素子領域上に、例えば膜厚２ｎｍのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるゲート絶縁膜１８を形成する。
【００３８】
次いで、ＣＶＤ法により、ゲート絶縁膜１８上に、例えば膜厚２００ｎｍのノンドープのポリシリコン膜を堆積する。
【００３９】
フォトリソグラフィー及びドライエッチングによりポリシリコン膜をパターニングし、ポリシリコン膜よりなり、ゲート長が例えば１００ｎｍのゲート電極２０を形成する（図７（ｂ））。
【００４０】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極２０をマスクとして、例えば砒素イオンを、加速エネルギーを３ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２としてイオン注入し、Ｎ型トランジスタのエクステンション領域となる不純物拡散領域２２を形成する。
【００４１】
次いで、同様のフォトレジスト膜及びゲート電極２２をマスクとして、例えばボロンイオンを、加速エネルギーを１０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２、基板法線に対する傾斜角を３０度として、４方向からそれぞれイオン注入し、Ｎ型トランジスタ形成領域にポケット領域２４を形成する。
【００４２】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極２０をマスクとして、例えばボロンイオンを、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２としてイオン注入し、Ｐ型トランジスタのエクステンション領域となる不純物拡散領域２６を形成する。
【００４３】
次いで、同様のフォトレジスト膜及びゲート電極２０をマスクとして、例えば砒素イオンを、加速エネルギーを４０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２、基板法線に対する傾斜角を３０度として、４方向からそれぞれイオン注入し、Ｐ型トランジスタ形成領域にポケット領域２８を形成する（図７（ｃ））。
【００４４】
次いで、ＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をドライエッチングによりエッチバックし、ゲート電極２０の側壁部分に側壁絶縁膜３０を形成する。なお、膜厚１００ｎｍのシリコン酸化膜を用いた場合、側壁絶縁膜３０の幅は例えば８０ｎｍとなる。
【００４５】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜３０をマスクとして、例えばリンイオンを、加速エネルギーを１０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入し、Ｎ型トランジスタ形成領域の不純物拡散領域２２よりも深い領域に、ポケット領域２４よりも不純物濃度が低い不純物拡散領域３２を形成する。不純物拡散領域３２を形成するためのイオン注入条件は、実効不純物濃度が、同じ深さにおけるポケット領域２４の実効不純物濃度よりも低くなるように、適宜設定する。
【００４６】
なお、従来のプロセスでは、例えばリンイオンを、加速エネルギーを１０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入しており、本実施形態による半導体装置の製造方法に用いるイオン注入条件は、従来条件と比較して一桁以上低濃度である。
【００４７】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜３０をマスクとして、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入し、Ｐ型トランジスタ形成領域の不純物拡散領域２６よりも深い領域に、ポケット領域２８よりも不純物濃度が低い不純物拡散領域３４を形成する（図８（ａ））。不純物拡散領域３４を形成するためのイオン注入条件は、実効不純物濃度が、同じ深さにおけるポケット領域２８の実効不純物濃度よりも低くなるように、適宜設定する。
【００４８】
なお、従来のプロセスでは、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入しており、本実施形態による半導体装置の製造方法に用いるイオン注入条件は、従来条件と比較して一桁以上低濃度である。
【００４９】
次いで、例えば１０５０℃、１秒間の短時間熱処理を行い、注入した不純物を活性化する。こうして、Ｎ型トランジスタ形成領域に、不純物拡散領域２２，３２よりなるエクステンションソース・ドレイン構造のソース／ドレイン拡散層３６を形成し、Ｐ型トランジスタ形成領域に、不純物拡散領域２６，３４よりなるエクステンションソース・ドレイン構造のソース／ドレイン拡散層３８を形成する（図８（ｂ））。
【００５０】
次いで、サリサイドプロセスにより、ソース／ドレイン拡散層３６，３８上及びゲート電極２０上に、例えば膜厚３０ｎｍのシリサイド膜４０を選択的に形成する（図８（ｃ））。例えば、スパッタ法によりコバルト膜を堆積し、熱処理によりこのコバルト膜をシリコン露出部分と反応させて選択的にコバルトシリサイド膜を形成した後、未反応のコバルト膜を除去することにより、コバルトシリサイド膜を選択的に形成する。
【００５１】
このように、本実施形態によれば、ポケット領域が形成された深さにおけるソース／ドレイン拡散層の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低くするので、ゲート端成分の接合容量Ｃｊｇを大幅に低減することができる。また、このような不純物濃度プロファイルでは、空乏層はポケット領域側よりもソース／ドレイン拡散層側に伸びるため、短チャネル効果耐性を劣化することはない。したがって、短チャネル効果耐性を劣化することなく、寄生容量を低減することができる。
【００５２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図９乃至図１１を用いて説明する。なお、図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５３】
図９は第１実施形態による半導体装置の課題を説明する図、図１０は本実施形態による半導体装置の構造を示す概略断面図、図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５４】
第１実施形態による半導体装置では、不純物拡散領域３２の不純物濃度を低下することにより、ポケット層２４とソース／ドレイン拡散層３６との間に形成される空乏層４２がソース／ドレイン拡散層３６側に広がるようにしている。しかしながら、ソース／ドレイン拡散層３６上にシリサイド膜４０を形成する場合、素子の微細化に伴い以下のような問題が生じることも想定される。
【００５５】
すなわち、エクステンション領域となる不純物拡散領域２２が浅くなると、図９に示すように、ポケット領域２４とソース／ドレイン拡散層３６との間に形成される空乏層４２とソース／ドレイン拡散層３６上に形成されるシリサイド膜４０との距離が極めて短くなる。このため、最悪の場合には、空乏層４２がシリサイド膜４０に達し、格子欠陥によりリーク電流が増加する虞がある（図中、○印を付した領域）。また、シリサイド膜４０とソース／ドレイン拡散層３６との界面近傍の不純物濃度が低下するため、シリサイド膜４０とソース／ドレイン拡散層３６との間の接触抵抗が増加する虞がある。
【００５６】
本実施形態では、上述のようなリーク電流やコンタクト抵抗の増加を抑制しうる半導体装置の構造及びその製造方法を提供する。
【００５７】
はじめに、本実施形態による半導体装置の構造について図１０を用いて説明する。
【００５８】
図１０に示すように、本実施形態による半導体装置は、基本的な構成は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、ソース／ドレイン拡散層３６上に半導体層４６が形成されており、シリサイド膜４０とソース／ドレイン拡散層３６との電気的接続部分が底上げされていることにある。半導体層４６は、ソース／ドレイン拡散層３６上にエピタキシャル成長した層であり、その表面は、シリコン基板１０の表面、すなわちシリコン基板１０とゲート絶縁膜１８との界面の位置よりも高くに位置している。このようにして半導体装置を構成することにより、空乏層４２とシリサイド膜４０との距離を離すことができ、格子欠陥によるリーク電流を抑制することができる。
【００５９】
次に、本実施形態による半導体装置の製造方法について図１１を用いて説明する。
【００６０】
まず、図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０中に、素子分離膜１２、Ｐウェル１４及びＮウェル１６を形成する。
【００６１】
次いで、例えばドライ酸化法によりシリコン基板１０を熱酸化し、素子領域上に、例えば膜厚２ｎｍのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるゲート絶縁膜１８を形成する。
【００６２】
次いで、ＣＶＤ法により、ゲート絶縁膜１８上に、例えば膜厚２００ｎｍのノンドープのポリシリコン膜を堆積する。
【００６３】
次いで、例えばＣＶＤ法により、ポリシリコン膜上に、例えば膜厚５ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなるキャップ膜４４を形成する。
【００６４】
次いで、フォトリソグラフィー及びドライエッチングによりキャップ膜４４及びポリシリコン膜をパターニングし、上面がキャップ膜４４により覆われ、ポリシリコン膜よりなり、ゲート長が例えば１００ｎｍのゲート電極２０を形成する（図１１（ａ））。
【００６５】
次いで、図７（ｃ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ポケット領域２４，２８、側壁絶縁膜３０、ソース／ドレイン拡散層３６，３８を形成する。
【００６６】
次いで、ＣＶＤ法により、ソース／ドレイン拡散層３６，３８上に、例えば膜厚５０ｎｍのシリコンよりなる半導体層４６を選択的にエピタキシャル成長する（図１１（ｂ））。この際、ゲート電極２０上にはキャップ膜４４が形成されているため、ゲート電極２０上には半導体層４６は形成されない。
【００６７】
次いで、例えばウェットエッチングにより、例えば１０ｎｍ相当のシリコン酸化膜のエッチングを行い、ゲート電極２０上のキャップ膜４４を除去する。
【００６８】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜３０をマスクとして、例えばリンイオンを、加速エネルギーを６ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。このイオン注入は、Ｎ型トランジスタのゲート電極２０及びソース／ドレイン拡散層３６のための補償イオン注入であり、ゲート電極２０の空乏化の防止、半導体層４６とシリサイド層４２との間のコンタクト抵抗低減の効果がある。
【００６９】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜３０をマスクとして、例えばボロンイオンを、加速エネルギーを３ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。このイオン注入は、Ｐ型トランジスタのゲート電極２０及びソース／ドレイン拡散層３８のための補償イオン注入であり、ゲート電極２０の空乏化の防止、半導体層４６とシリサイド層４２との間のコンタクト抵抗低減の効果がある。
【００７０】
次いで、例えば１０５０℃、１秒間の短時間熱処理を行い、注入した不純物を活性化する。
【００７１】
次いで、例えば図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、サリサイドプロセスにより、半導体層４６上及びゲート電極２０上に、例えば膜厚３０ｎｍのシリサイド膜４０を選択的に形成する（図１１（ｃ））。
【００７２】
このように、本実施形態によれば、ポケット領域が形成された深さにおけるソース／ドレイン拡散層の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低くするので、ゲート端成分の接合容量Ｃｊｇを大幅に低減することができる。また、このような不純物濃度プロファイルでは、空乏層はポケット領域側よりもソース／ドレイン拡散層側に伸びるため、短チャネル効果耐性を劣化することはない。したがって、短チャネル効果耐性を劣化することなく、寄生容量を低減することができる。
【００７３】
また、ソース／ドレイン拡散層上に半導体層を成長してシリサイド膜とソース／ドレイン拡散層との電気的接続部分を底上げするので、空乏層とシリサイド膜との距離を離すことができ、格子欠陥によるリーク電流を抑制することができる。
【００７４】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１２を用いて説明する。なお、図１乃至図１１に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７５】
本実施形態では、図１０に示す第２実施形態による半導体装置の他の製造方法を示す。図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７６】
まず、図１１（ａ）に示す第２実施形態による半導体装置の製造方法と同様にして、シリコン基板に、素子分離膜１２、Ｐウェル１４、Ｎウェル１６、ゲート絶縁膜１８、上面がキャップ膜４４に覆われたゲート電極２０とを形成する（図１２（ａ））。
【００７７】
次いで、ＣＶＤ法により例えば膜厚１００ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をドライエッチングによりエッチバックし、ゲート電極２０の側壁部分に側壁絶縁膜４８を形成する。
【００７８】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜４８をマスクとして、例えばリンイオンを、加速エネルギーを１０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入し、不純物拡散領域３２を形成する。
【００７９】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜４８をマスクとして、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入し、不純物拡散領域３４を形成する（図１２（ｂ））。
【００８０】
次いで、ＣＶＤ法により、不純物拡散領域３２，３４上に、例えば膜厚５０ｎｍのシリコンよりなる半導体層４６を選択的にエピタキシャル成長する。この際、ゲート電極２０上にはキャップ膜４４が形成されているため、ゲート電極２０上には半導体層４６は形成されない（図１２（ｃ））。
【００８１】
なお、本実施形態による半導体装置の製造方法では、エクステンションとなる不純物拡散層２２，２６、ポケット領域２４，２８の形成前に、半導体層４６を形成することを一つの特徴としている。これは、半導体層４６のエピタキシャル成長時におけるシリコン基板１０の表面濃度が高過ぎるとエピタキシャル成長の速度が遅くなるためである。この目的のもと、シリコン基板１０の表面濃度が１×１０１９ｃｍ−２以下の状態で半導体層４６を形成するために、半導体層４６の形成後にエクステンションとなる不純物拡散層２２，２６及びポケット領域２４，２８を形成することとしたものである。
【００８２】
なお、シリコン基板１０の表面濃度を下げて半導体層４６の成長速度を向上する観点からは、不純物拡散層３２，３４をも半導体層４６の成長後に形成することが望ましい。但し、半導体層４６の膜厚が厚いときには、不純物拡散層３２，３４を形成する際のイオン注入エネルギーを高くする必要があり、この結果、注入イオンのゲート絶縁膜突き抜けが生じてチャネルの不純物濃度が変化する虞がある。したがって、半導体層４６を先に形成するか不純物拡散層３２，３４を先に形成するかは、半導体層４６の膜厚や成長速度、不純物拡散層３２，３４を形成する際の注入エネルギー等に応じて、適宜選択することが望ましい。
【００８３】
次いで、例えばウェットエッチングにより、例えば１０ｎｍ相当のシリコン酸化膜のエッチングを行い、ゲート電極２０上のキャップ膜４４を除去する。
【００８４】
次いで、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜４８をマスクとして、例えばリンイオンを、加速エネルギーを６ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。このイオン注入は、Ｎ型トランジスタのゲート電極２０及びソース／ドレイン拡散層３６のための補償イオン注入であり、ゲート電極２０の空乏化の防止、半導体層４６とシリサイド層４２との間のコンタクト抵抗低減の効果がある。
【００８５】
次いで、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極２０及び側壁絶縁膜４８をマスクとして、例えばボロンイオンを、加速エネルギーを３ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。このイオン注入は、Ｐ型トランジスタのゲート電極２０及びソース／ドレイン拡散層３８のための補償イオン注入であり、ゲート電極２０の空乏化の防止、半導体層４６とシリサイド層４２との間のコンタクト抵抗低減の効果がある。
【００８６】
次いで、例えば１０５０℃、１秒間の短時間熱処理を行い、注入した不純物を活性化する。なお、本実施形態による半導体装置の製造方法では、この活性加熱処理工程時にエクステンションとなる不純物拡散層２２，２６及びポケット領域２４，２８が形成されていないため、例えば第１実施形態による半導体装置の製造方法において図８（ａ）に示す工程の後に行う熱処理よりも高温或いは長時間の熱処理が可能である。したがって、不純物の活性化、特にゲート電極における不純物の活性化を十分に行うことができる。
【００８７】
次いで、例えばウェットエッチングにより、側壁絶縁膜４８を除去する（図１３（ａ））。
【００８８】
次いで、図７（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、不純物拡散領域２２，２６、ポケット領域２４，２８を形成する（図１３（ｂ））。
【００８９】
次いで、例えば１０２５℃、１秒間の短時間熱処理を行い、注入した不純物を活性化する。こうして、Ｎ型トランジスタ形成領域に、不純物拡散領域２２，３２よりなるエクステンションソース・ドレイン構造のソース／ドレイン拡散層３６を形成し、Ｐ型トランジスタ形成領域に、不純物拡散領域２６，３４よりなるエクステンションソース・ドレイン構造のソース／ドレイン拡散層３８を形成する。
【００９０】
次いで、ＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をドライエッチングによりエッチバックし、ゲート電極２０の側壁部分に側壁絶縁膜３０を形成する。
【００９１】
次いで、図８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、サリサイドプロセスにより、半導体層４６上及びゲート電極２０上に、例えば膜厚３０ｎｍのシリサイド膜４０を選択的に形成する（図１３（ｃ））。
【００９２】
このように、本実施形態によれば、ポケット領域が形成された深さにおけるソース／ドレイン拡散層の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低くするので、ゲート端成分の接合容量Ｃｊｇを大幅に低減することができる。また、このような不純物濃度プロファイルでは、空乏層はポケット領域側よりもソース／ドレイン拡散層側に伸びるため、短チャネル効果耐性を劣化することはない。したがって、短チャネル効果耐性を劣化することなく、寄生容量を低減することができる。
【００９３】
また、エクステンション及びポケット領域の形成前に、ソース／ドレイン領域上に半導体層を成長し、ゲート電極及び半導体層にドーピングを行うので、エクステンション及びポケット領域のプロファイルに影響を与えることなく、ゲート電極及び半導体層にドーピングされた不純物を十分に活性化することができる。
【００９４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９５】
例えば、上記実施形態では、ゲート端成分の接合容量Ｃｊｇに着目し、ポケット領域が形成された深さにおけるソース／ドレイン拡散層の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低く設定することにより、接合容量Ｃｊｇの低減を図ったが、更に面積成分の接合容量Ｃｊをも低減しうる構成とすることも可能である。例えば、図１に示す第１実施形態による半導体装置において、図８（ａ）の不純物拡散領域３２，３４の注入条件を最適化することにより、ソース／ドレイン拡散層３６，３８の底面付近における実効不純物濃度をウェルの実効不純物濃度よりも低くすることにより、底面の空乏層もソース／ドレイン拡散層側に広がり、面積成分の接合容量Ｃｊをも低減することができる。
【００９６】
また、上記第１乃至第３実施形態では、不純物拡散領域２２，２６，３２，３４を形成するためのイオン注入により、ゲート電極２０へのドーピングを同時に行っている。このため、ゲート端成分の接合容量を減らすために不純物拡散領域３２，３４を形成するためのイオン注入のドーズ量を低減すると、ゲート電極２０へ注入されるドーズ量も低減する。ゲート電極２０に注入されるドーズ量が少ないと、ゲート電極２０の不純物濃度が下がるため、ゲート絶縁膜１８との界面のゲート電極２０が空乏化し、ドレイン電流が減少してしまう。一方、代わりに不純物拡散領域２２，２６を形成するためのイオン注入のドーズ量を増やすと、不純物拡散領域２２，２６が深さ方向及び横方向に広がり、短チャネル効果が悪化する。
【００９７】
このような場合には、ゲート電極２０となるポリシリコン膜の堆積後・パターニング前に、ポリシリコン膜へのドーピングを行うことが望ましい。ポリシリコン膜のパターニング前にドーピングを行うことにより、ソース／ドレイン領域への不純物濃度分布に影響を与えることなく、ゲート電極２０へのイオン注入ドーズ量を増加することができる。なお、Ｎ型トランジスタ形成領域のポリシリコン膜へは、例えばリンイオンを、加速エネルギーを１０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入し、Ｐ型トランジスタ形成領域のポリシリコン膜へは、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。
【００９８】
また、上記実施形態では、ポケット領域をソース拡散層側及びドレイン拡散層側にそれぞれ設けたが、何れか一方（例えばドレイン拡散層側）のみに設けるようにしてもよい。この場合、少なくともポケット領域が形成された側のソース／ドレイン拡散層（例えばドレイン拡散層）の実効不純物濃度を、同じ深さにおけるポケット領域の実効不純物濃度よりも低くするようにしてもよい。
【００９９】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１００】
（付記１）  半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、
前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度は、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低い
ことを特徴とする半導体装置。
【０１０１】
（付記２）  半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に形成された第１導電型のポケット領域とを有し、
前記半導体基板と前記ソース／ドレイン拡散層とを同電位にしたときに前記ソース／ドレイン拡散層と前記ポケット領域の間に形成される空乏層は、前記ポケット領域側に伸びる幅よりも、前記ソース／ドレイン拡散層側に伸びる幅が広い
ことを特徴とする半導体装置。
【０１０２】
（付記３）  付記１又は２記載の半導体装置において、
前記半導体基板の表面側における前記ソース／ドレイン拡散層の実効不純物濃度は、前記ポケット領域が形成された深さにおける実効不純物濃度よりも高い
ことを特徴とする半導体装置。
【０１０３】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記ソース／ドレイン拡散層が形成された領域の前記半導体基板上に成長された半導体層を更に有する
ことを特徴とする半導体装置。
【０１０４】
（付記５）  半導体基板の第１導電型の領域に第２導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を挟んで配置された第２導電型のソース／ドレイン拡散層を形成する工程と、
前記半導体基板内に前記第１導電型の第２の不純物を導入し、前記ソース／ドレイン拡散層の少なくとも一方と前記チャネル領域との間に第１導電型のポケット領域を形成する工程とを有し、
前記ソース／ドレイン拡散層を形成する工程及び前記ポケット領域を形成する工程では、前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度が、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低くなるように、前記第１の不純物及び前記第２の不純物の導入条件を制御する
ことを特徴とする半導体装置の製造方法。
【０１０５】
（付記６）  半導体基板の第１導電型の領域上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を導入し、第１の不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に前記第１導電型の第２の不純物を導入し、第２の不純物拡散層を形成する工程と、
前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記側壁絶縁膜をマスクとして前記半導体基板に前記第２導電型の第３の不純物を導入し、第３の不純物拡散層を形成する工程とを有し、
前記第１の不純物拡散層及び前記第３の不純物拡散層とからなり前記第１導電型のチャネル領域を挟んで配置された前記第２導電型のソース／ドレイン拡散層と、前記チャネル領域と前記ソース／ドレイン拡散層との間に前記第１導電型のポケット領域とを形成する半導体装置の製造方法であって、
前記第２の不純物拡散層を形成する工程及び前記第３の不純物拡散層を形成する工程では、前記ポケット領域が形成された深さにおける前記ソース／ドレイン拡散層の実効不純物濃度が、同じ深さにおける前記ポケット領域の実効不純物濃度よりも低くなるように、前記第２の不純物及び前記第３の不純物の導入条件を制御する
ことを特徴とする半導体装置の製造方法。
【０１０６】
（付記７）  付記６記載の半導体装置の製造方法において、
前記側壁絶縁膜を形成する工程の後に、前記第３の不純物拡散層上に半導体層を成長する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１０７】
（付記８）  付記７記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後に、前記ゲート電極及び前記側壁絶縁膜をマスクとして前記半導体層に前記第２導電型の第４の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１０８】
（付記９）  付記６乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第３の不純物拡散層を形成する工程の後に、前記側壁絶縁膜を除去する工程を更に有し、
前記第１の不純物拡散層を形成する工程及び前記第２の不純物拡散層を形成する工程は、前記側壁絶縁膜を除去する工程の後に行う
ことを特徴とする半導体装置の製造方法。
【０１０９】
（付記１０）  付記９記載の半導体装置の製造方法において、
前記第３の不純物拡散層を形成する工程の後、前記側壁絶縁膜を除去する工程の前に、前記第３の不純物を活性化するための熱処理工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１１０】
（付記１１）  付記６乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程は、前記ゲート電極となる半導体層の堆積後、パターニング前に、第２導電型の第５の不純物を導入する工程を有する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】実効不純物濃度の深さ方向分布を示すグラフである。
【図３】本発明の第１実施形態による半導体装置における空乏層幅の関係を示す図である。
【図４】ソース／ドレイン拡散層内への空乏層の広がりを説明する図である。
【図５】ソース／ドレイン拡散層への空乏層の広がり及び接合位置をシミュレーションにより計算した結果を示す図である。
【図６】接合容量とソース／ドレイン拡散層の幅との関係を示すグラフである。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】第１実施形態による半導体装置の課題を説明する図である。
【図１０】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】従来の半導体装置の構造を示す概略断面図である。
【図１５】素子の微細化と接合容量との関係を示す図である。
【符号の説明】
【０１１２】
１０…シリコン基板
１２…素子分離膜
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，２６，３２，３４…不純物拡散領域
２４，２８…ポケット領域
３０，４８…側壁絶縁膜
３６，３８…ソース／ドレイン拡散層
４０…シリサイド膜
４２…空乏層
４４…キャップ膜
４６…半導体層
１００…シリコン基板
１０２…素子分離膜
１０４…ゲート絶縁膜
１０６…ゲート電極
１０８…ソース／ドレイン拡散層
１１０…ポケット領域
１１２…低濃度不純物層
１１４…空乏層
【図１】
2005260123.tif 000003
【図２】
2005260123.tif 000004
【図３】
2005260123.tif 000005
【図４】
2005260123.tif 000006
【図５】
2005260123.tif 000007
【図６】
2005260123.tif 000008
【図７】
2005260123.tif 000009
【図８】
2005260123.tif 000010
【図９】
2005260123.tif 000011
【図１０】
2005260123.tif 000012
【図１１】
2005260123.tif 000013
【図１２】
2005260123.tif 000014
【図１３】
2005260123.tif 000015
【図１４】
2005260123.tif 000016
【図１５】
2005260123.tif 000017