(57)【要約】      （修正有）【課題】チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図る。【解決手段】パッド電極５３が形成されたシリコンウエハー５１の表面にガラス基板５６を接着する。次に、シリコンウエハー５１の裏面からパッド電極５３に到達するビアホールＶＨを形成する。次に、緩衝層６０を形成した後、ビアホールＶＨからシリコンウエハー５１の裏面に延びてパッド電極５３と接続する配線層６３を形成する。そして、配線層６３上に、これを覆う補強層６４を形成する。次に、補強層６４の表面に対して、微細な凹凸を形成するように粗面化処理を行う。上記粗面化処理された補強層６４上にはソルダーマスク６５を形成し、補強層６４及びソルダーマスク６５の一部に開口部Ｋを設ける。この開口部Ｋには、ハンダボール６６を形成する。最後に、ダイシングにより、シリコンウエハー５１を個々のシリコンチップ５１Ａに分割する。【選択図】図１２
2005260081.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの第１の主面上に形成されたパッド電極と、
前記半導体チップの第１の主面に接着された支持体と、
前記半導体チップの第２の主面から前記パッド電極の表面に貫通するビアホールと、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上に延びる配線層と、
前記配線層上を覆うようにして形成され、かつ当該配線層を補強する補強層と、
前記補強層上に形成された保護層と、を有し、
前記保護層と接する前記補強層の表面は、粗面化処理されていることを特徴とする半導体装置。
【請求項２】
前記半導体チップの第２の主面から前記ビアホールの側壁にかけて形成された絶縁膜と、
前記補強層及び前記保護層の一部を開口する開口部と、
前記開口部で露出する前記配線層上に形成された導電端子と、を有し、
前記配線層は、前記ビアホールから前記絶縁膜上を含む前記半導体チップの第２の主面上に延びていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記補強層は、シリコン酸化膜もしくはシリコン窒化膜から成ることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体チップの第１の主面上に形成されたパッド電極と、
前記半導体チップの第１の主面に接着された支持体と、
前記半導体チップの第２の主面から前記パッド電極の表面に貫通するビアホールと、
前記半導体チップの第２の主面から前記ビアホールの側壁にかけて形成された絶縁膜と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上に延びる配線層と、
前記配線層上に、当該配線層を覆うようにして形成された保護層と、を有し、
前記保護層と接する前記絶縁膜の表面、もしくは当該絶縁膜及び前記配線層の表面は、粗面化処理されていることを特徴とする半導体装置。
【請求項５】
前記絶縁膜上に設けられた緩衝層と、
前記保護層の一部を開口する開口部と、
前記開口部で露出する前記配線層上に形成された導電端子と、を有し、
前記配線層は、前記ビアホールから前記緩衝層上を含む前記半導体チップの第２の主面上に延びていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記配線層は銅から成ることを特徴とする請求項１，２，３，４，５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記配線層の下に、バリア層が形成されていることを特徴とする請求項１，２，３，４，５，６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記バリア層はチタンナイトライドから成ることを特徴とする請求項７記載の半導体装置。
【請求項９】
パッド電極が形成された半導体基板を準備し、
前記半導体基板の第１の主面に支持体を接着する工程と、
前記半導体基板の第２の主面から前記パッド電極の表面に到達するビアホールを形成する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
前記バリア層上に、配線層を形成する工程と、
前記配線層上に、当該配線層を覆うようにして、当該配線層を補強する補強層を形成する工程と、
前記補強層の表面を粗面化処理する工程と、
前記補強層上に、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板の第１の主面に前記支持体を接着した後、前記半導体基板の第２の主面上に第１の絶縁膜を形成する工程と、
前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面の全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する第２の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、
前記開口部で露出する前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面の全面に、絶縁膜を形成する工程と、
前記絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、
前記開口部で露出する前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記補強層は、シリコン酸化膜もしくはシリコン窒化膜から成ることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記バリア層は、チタンナイトライドから成り、
前記配線層は、銅から成ることを特徴とする請求項９，１０，１１，１２のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記粗面化処理する工程は、ドライエッチングにより行われることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記粗面化処理する工程は、ウェットエッチングにより行われることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
パッド電極が形成された半導体基板を準備し、
前記半導体基板の第１の主面に支持体を接着する工程と、
前記半導体基板の第２の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜から前記パッド電極の表面に到達するビアホールを形成する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
前記バリア層上に、配線層を形成する工程と、
前記第１の絶縁膜の表面、もしくは前記第１の絶縁膜及び前記配線層の表面を粗面化処理する工程と、
前記第１の絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面の全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に緩衝層を形成する工程と、
前記第２の絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する第２の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
前記バリア層、前記配線層及び前記保護層を形成した後、当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、
前記開口部で露出する前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
パッド電極が形成された半導体基板を準備し、
前記半導体基板の第１の主面に支持体を接着する工程と、
前記半導体基板の第２の主面から前記パッド電極の表面に到達するビアホールを形成する工程と、
前記ビアホールを含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
前記絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
前記バリア層上に、配線層を形成する工程と、
前記絶縁膜の表面、もしくは前記絶縁膜及び前記配線層の表面を粗面化処理する工程と、
前記絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記絶縁膜を形成した後、当該絶縁膜上に緩衝層を形成する工程と、
前記配線層及び前記保護層を形成した後、当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、
前記開口部で露出する前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記バリア層は、チタンナイトライドから成り、
前記配線層は、銅から成ることを特徴とする請求項１６，１７，１８，１９のうちいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記粗面化処理する工程は、ドライエッチングにより行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】
前記粗面化処理する工程は、ウェットエッチングにより行われることを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップサイズパッケージ型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００６】
図１８は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１８（Ａ）はこのＢＧＡ型の半導体装置の表面側の斜視図である。また、図１８（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されて成る。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出された第１の配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図１９を参照して更に詳しく説明する。図１９はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
【００１０】
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１１０上には、ボール状の導電端子１０６が形成されている。
【００１１】
上述した技術は、例えば以下の特許文献１に記載されている。
【特許文献１】特表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいため、第２の配線１１０は、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。
【００１３】
また、第２の配線１１０の強度が充分でないため、本体である半導体装置をプリント基板へ実装する際などに生じるせん断応力（水平方向から加わる力）や衝撃により、第２の配線１１０に歪みが生じて、第２の配線１１０が変形、破損もしくは移動するなどの問題が生じていた。結果として、半導体装置の信頼性が低下していた。
【００１４】
そこで、本発明は、チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図る。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、上記課題に鑑みて為されたものであり、半導体チップの第１の主面上に形成されたパッド電極と、半導体チップの第１の主面に接着された支持体と、半導体チップの第２の主面からパッド電極の表面に貫通するビアホールと、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体チップの第２の主面上に延びるバリア層（例えばチタンナイトライドから成る）と、バリア層上に形成された配線層（例えば銅から成る）と、バリア層及び配線層上を覆うようにして形成され、かつ当該配線層を補強する補強層（例えばシリコン酸化膜もしくはシリコン窒化膜から成る）と、補強層上に形成された保護層と、を有し、保護層と接する補強層の表面は、粗面化処理されていることを特徴とするチップサイズパッケージ型の半導体装置である。
【００１６】
また、本発明の半導体装置は、半導体チップの第１の主面上に形成されたパッド電極と、半導体チップの第１の主面に接着された支持体と、半導体チップの第２の主面からパッド電極の表面に貫通するビアホールと、半導体チップの第２の主面からビアホールにかけて形成された絶縁膜と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体チップの第２の主面上に延びるバリア層（例えばチタンナイトライドから成る）と、バリア層上に形成された配線層（例えば銅から成る）と、配線上に、当該配線層を覆うようにして形成された保護層と、を有し、保護層と接する絶縁膜の表面、もしくは絶縁膜及び配線層の表面は、粗面化処理されていることを特徴とするチップサイズパッケージ型の半導体装置である。
【００１７】
また、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板を準備し、半導体基板の第１の主面に支持体を接着する工程と、半導体基板の第２の主面からパッド電極の表面に到達するビアホールを形成する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第２の主面上に延びるバリア層を形成する工程と、バリア層上に、配線層を形成する工程と、配線層上に、当該配線層を覆うようにして、当該配線層を補強する補強層を形成する工程と、補強層の表面を粗面化処理する工程と、粗面化処理された補強層上に保護層を形成する工程と、を有することを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板を準備し、半導体基板の第１の主面に支持体を接着する工程と、半導体基板の第２の主面上に第１の絶縁膜を形成する工程と、半導体基板の第２の主面からパッド電極の表面に到達するビアホールを形成する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第２の主面上に延びるバリア層を形成する工程と、バリア層上に配線層を形成する工程と、第１の絶縁膜の表面、もしくは第１の絶縁膜及び配線層の表面を粗面化処理する工程と、第１の絶縁膜および配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板を準備し、半導体基板の第１の主面に支持体を接着する工程と、半導体基板の第２の主面からパッド電極の表面に到達するビアホールを形成する工程と、ビアホールを含む半導体基板の第２の主面上に絶縁膜を形成する工程と、ビアホールの底部を除去する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第２の主面上に延びるバリア層及び配線層を形成する工程と、絶縁膜の表面、もしくは絶縁膜及び配線層の表面を粗面化処理する工程と、絶縁膜および配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする。
【００２０】
ここで、本発明の製造方法の上記粗面化処理は、ドライエッチングもしくはウェットエッチングにより行われるものである。
【発明の効果】
【００２１】
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線層が、ビアホールを介して形成されるため、上記配線層の断線やステップカバレージの劣化を防止することができる。
【００２２】
また、上記配線層は、その強度を補強する補強層に覆われているため、半導体装置をプリント基板へ搭載する際などに生じるせん断応力（水平方向に加わる力）や衝撃による配線層の歪み（配線層の変形や移動等）や、配線層の腐食等に対する耐久性を向上することができる。さらに、補強層は、その表面が粗面化処理されるため、その上に形成される保護層との密着性が向上する。
【００２３】
また、補強層が形成されない場合において、半導体チップの裏面に形成された絶縁膜、もしくは絶縁膜及び配線層は、その表面が粗面化処理されるため、その上に形成される保護層との密着性が向上する。
【００２４】
結果として、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の第１の実施形態について図面を参照しながら説明する。まず、この半導体装置の構造について説明する。図１２はこの半導体装置の断面図であり、後述する工程を経た半導体基板、即ちシリコンウエハー５１をダイシングライン領域ＤＬ（不図示）のダイシングライン中心ＤＳに沿って個々の半導体チップに分割したものを示している。
【００２６】
半導体チップであるシリコンチップ５１Ａは、例えばＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ・チップであり、その第１の主面である表面には、ＢＰＳＧ等の層間絶縁膜５２を介してパッド電極５３が形成されている。このパッド電極５３は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬ（不図示）にまで拡張したものであり、拡張パッド電極とも呼ばれる。
【００２７】
このパッド電極５３は、シリコン窒化膜等のパッシベーション膜５４で被覆されている。このパッド電極５３が形成されたシリコンチップ５１Ａの表面には、例えばエポキシ樹脂から成る樹脂層５５を介して、支持体であるガラス基板５６が接着されている。この支持体であるガラス基板５６は、シリコンチップ５１Ａを支持すると共に、シリコンチップ５１Ａを保護する機能を有するものである。
【００２８】
シリコンチップ５１ＡがＣＣＤイメージセンサ・チップの場合には、外部からの光をシリコンチップ５１Ａの表面のＣＣＤデバイスで受光する必要があるため、ガラス基板５６のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ５１Ａが受光や発光するものでない場合には、ガラス基板に限らず、不透明基板を用いてもよい。例えば、金属や有機物から成る基板状のもの、もしくはテープ状のものを用いてもよい。
【００２９】
そして、シリコンチップ５１Ａの第２の主面である裏面から、パッド電極５３に到達するビアホールＶＨが形成されている。また、ビアホールＶＨの側壁には側壁絶縁膜５９Ａが形成されている。側壁絶縁膜５９Ａは後述する配線層６３とシリコンチップ５１Ａとを電気的に絶縁するものである。
【００３０】
また、シリコンチップ５１Ａの裏面には、ビアホールＶＨと隣接した領域に、第１の絶縁膜５７及び第２の絶縁膜５９を介して、緩衝層６０が形成されている。緩衝層６０は、例えば、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等から成ることが好ましい。なお、第１の絶縁膜５７は、必ずしも形成されていなくともよい。
【００３１】
そして、ビアホールＶＨを通してパッド電極５３に電気的に接続し、かつビアホールＶＨからシリコンチップ５１Ａの裏面上に延在するバリア層６１が形成されている。バリア層６１は例えばチタンナイトライド（ＴｉＮ）から成るメタル層である。もしくは、バリア層６１は、バリア層として機能するものであれば、チタンナイトライド（ＴｉＮ）以外の金属から成るものであってもよい。例えば、バリア層６１は、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）、及び上記金属の化合物から成るものであってもよい。
【００３２】
さらに、バリア層６１上には、例えば銅（Ｃｕ）から成る配線層６３（再配線層とも呼ばれる）が形成されている。ここで、バリア層６１及び配線層６３は、緩衝層６０を覆うようにしてシリコンチップ５１Ａの裏面上に延びている。なお、配線層６３の下層には、不図示のシード層が設けられているが、これは配線層６３を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。不図示のシード層は例えば銅（Ｃｕ）から成る。
【００３３】
一般に、上述したような配線層６３は、その金属的特性により、半導体装置をプリント基板へ実装する際などに生じるせん断応力（水平方向に加わる力）や衝撃によって歪みが生じて、配線層６３が変形、破損もしくは移動するおそれがある。即ち、配線層６３の強度が充分ではなかった。そこで、本実施形態では、配線層６３の強度を補強するための補強層６４が、配線層６３上及び第１の絶縁膜５７上に、配線層６３を覆うようにして形成されている。これにより、上記せん断応力や衝撃に対する配線層６３の強度が向上して、配線層６３が変形、破損もしくは移動することを極力抑止することができる。さらに、配線層６３に腐食等の損傷が発生することを抑止することができる。この補強層６４は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成ることが好ましい。
【００３４】
ここで、補強層６４は、その表面に、微細な凹凸が形成されるように粗面化処理されている。さらに、その粗面化処理された補強層６４の表面を覆うようにして、補強層６４上に保護層であるソルダーマスク６５が形成されている。補強層６４及びソルダーマスク６５には、緩衝層６０上の部分に開口部Ｋが形成されている。このソルダーマスク６５の開口部Ｋを通して、導電端子であるハンダボール６６が搭載されている。これにより、ハンダボール６６と配線層６３とが電気的に接続されている。このようなハンダボール６６を複数形成することでＢＧＡ構造を得ることができる。
【００３５】
こうして、シリコンチップ５１Ａのパッド電極５３から、その裏面に形成されたハンダボール６６に至るまでの配線が可能となる。また、配線層６３が、ビアホールＶＨを通して形成されているので、配線層６３の断線が起こりにくく、そのステップカバレージも優れている。
【００３６】
また、配線層６３は、補強層６４に覆われているため、配線層６３の腐食や、半導体装置をプリント基板へ搭載する際に生じるせん断応力や衝撃による配線層６３の歪み（配線層６３の変形や移動等）に対する耐久性が向上する。さらに、補強層６４の表面に粗面化処理が為されているため、粗面化処理が為されていない場合に比して、補強層６４とソルダーマスク６５との密着性が向上する。また、補強層６４はシリコンウエハー５１の裏面上の全面を覆っているため、ソルダーマスク６５と接する面が全て粗面化処理された面となる。これにより、ソルダーマスク６５の密着性が向上する。
【００３７】
また、ハンダボール６６は、緩衝層６０上に配置されているので、このハンダボール６６を介して、半導体装置をプリント基板へ搭載する際に、緩衝層６０が一種のクッションとして働き、その衝撃が緩和され、ハンダボール６６や本体である半導体装置が損傷することが防止される。
【００３８】
また、ハンダボール６６の形成位置がシリコンチップ５１Ａの裏面より緩衝層６０の厚さ分だけ高くなる。これにより、この半導体装置をプリント基板に搭載する際に、プリント基板とハンダボール６６との熱膨張係数の差によって生じる応力や衝撃によって、ハンダボール６６やシリコンチップ５１Ａが損傷することが防止される。
【００３９】
なお、シリコンチップ５１Ａは、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料の半導体チップであってもよい。また、ガラス基板５６は、シリコンチップ５１Ａの熱膨張係数Ｋsに近い熱膨張係数Ｋgを有していることが好ましい。その熱膨張係数Ｋgの範囲はＳｉの熱膨張係数Ｋs（２．６〜３．０ｐｐｍ／°Ｋ）の±３０％以内である。即ち、ガラス基板の熱膨張係数Ｋg、シリコンチップ５１Ａの熱膨張係数Ｋsとすると、０．７Ｋs≦Ｋg≦１．３Ｋsという関係が成り立つことである。
【００４０】
これによって、ガラス基板５６とシリコンチップ５１Ａの熱膨張係数の差異によるガラス基板５６の反りが極力防止される。シリコンチップ５１Ａが他の材料の半導体チップである場合にも同様のことが言える。
【００４１】
次に、上述した本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置の製造方法は、例えば以下のように行われる。なお、図１乃至図１２は、半導体基板であるシリコンウエハー５１の断面を示しており、後述するダイシング工程で分割される予定の隣接チップの境界（即ちダイシングライン領域ＤＬ近傍）の断面を示している。図１乃至図１２では、シリコンウエハー５１の第１の主面、即ち表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。
【００４２】
最初に、図１に示すように、シリコンウエハー５１の表面に、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン領域ＤＬのダイシングライン中心ＤＳの手前に配置している。
【００４３】
そして、一対のパッド電極５３を覆うシリコン窒化膜等のパッシベーション膜５４を形成し、さらにこのパッシベーション膜５４上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。
【００４４】
そして、この樹脂層５５を介して、シリコンウエハー５１の表面にガラス基板５６を接着する。このガラス基板５６はシリコンウエハー５１を支持及び保護する機能を有する。そして、このガラス基板５６が接着された状態で、必要に応じてシリコンウエハー５１の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１５０μｍ程度に加工する。
【００４５】
その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウエハー５１をエッチングする。これにより、バックグラインドによって生じたシリコンウエハー５１の機械的なダメージ層が除去され、シリコンウエハー５１の表面に形成されたデバイスの特性が改善される。本実施形態では、シリコンウエハー５１の最終仕上がりの厚さは１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる。
【００４６】
そして、上記工程により裏面が削られたシリコンウエハー５１の裏面の全面に第１の絶縁膜５７を形成する。この第１の絶縁膜５７は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。なお、この第１の絶縁膜５７の形成は、省略されても構わない。
【００４７】
次に、図２に示すように、第１の絶縁膜５７上にホトレジスト層５８を選択的に形成する。即ち、ホトレジスト層５８は、パッド電極５３に対応した位置に開口部を有して形成される。このホトレジスト層５８をマスクとして、第１の絶縁膜５７及びシリコンウエハー５１のエッチングを行う。このエッチングにより、シリコンウエハー５１を貫通するビアホールＶＨを形成する。ここで、ビアホールＶＨの底部では層間絶縁膜５２が露出され、それに接してパッド電極５３がある。
【００４８】
なお、第１の絶縁膜５７の形成が省略されている場合には、シリコンウエハー５１上に直接形成したホトレジスト層５８をマスクとして用いて、シリコンウエハー５１のエッチングを行う。
【００４９】
ビアホールＶＨを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。ビアホールＶＨの断面形状は、後述するシード層の被覆性を良くするために、順テーパー形状に加工してもよい。
【００５０】
次に、図３に示すように、ビアホールＶＨが形成されたシリコンウエハー５１の裏面全体に第２の絶縁膜５９を形成する。第２の絶縁膜５９は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。第２の絶縁膜５９は、ビアホールＶＨの底部、側壁、及び第１の絶縁膜５７上に形成される。
【００５１】
なお、第１の絶縁膜５７の形成が省略されている場合には、第２の絶縁膜５９は、ビアホールＶＨの底部及び側壁を含むシリコンウエハー５１の裏面上に形成される。
【００５２】
次に、図４に示すように、ビアホールＶＨに隣接して、第２の絶縁膜５９上に緩衝層６０を形成する。緩衝層６０は、フィルムレジストを用い、マスク露光及び現像処理により、所定の領域に形成することができる。緩衝層６０は、これに限らず、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
【００５３】
次に、図５（ａ）に示すように、ホトレジスト層を用いずに、シリコンウエハー５１の裏面に対して、異方性のドライエッチングを行う。これにより、ビアホールＶＨの側壁のみに第２の絶縁膜５９が残り、これが側壁絶縁膜５９Ａとなる。また、ビアホールＶＨの底部に位置する第２の絶縁膜５９及び層間絶縁膜５２がエッチング除去される。そして、ビアホールＶＨの底部では、パッド電極５３が露出される。
【００５４】
このように、本実施形態では、ビアホールＶＨの形成後に、第２の絶縁膜５９をビアホールＶＨ内に形成し、緩衝層６０の形成後に、ビアホールＶＨの底部に位置する第２の絶縁膜５９及び層間絶縁膜５２をエッチングして除去し、パッド電極５３を露出している。
【００５５】
これとは反対に、ビアホールＶＨの底部をエッチングして、パッド電極５３を露出した後に、緩衝層６０を形成することも可能であるが、そうすると、緩衝層６０を形成する時に、露出されたビアホールＶＨの底部が汚染され、後にビアホールＶＨ内に形成する配線層６３とパッド電極５３との電気的接続が不良になるおそれがある。そこで、本実施形態のように、緩衝層６０の形成後に、ビアホールＶＨの底部をエッチングする方が、配線層６３とパッド電極５３との良好な電気的接続を得る上で好ましい。
【００５６】
また、上述した緩衝層６０の形成後のエッチングにより、緩衝層６０の表面が粗くなり、後述するバリア層６１との密着性が上がるという利点もある。
【００５７】
なお、第１の絶縁膜５７の形成が省略されている場合には、図５（ｂ）に示すように、ホトレジスト層を用いずに、ビアホールＶＨを含むシリコンウエハー５１の裏面上に形成された第２の絶縁膜５９ａに対して、異方性のエッチングを行う。これにより、ビアホールＶＨの側壁に第２の絶縁膜５９ａが残り、これが側壁絶縁膜５９ａとなる。また、シリコンウエハー５１の裏面上に形成されている第２の絶縁膜５９ａは、ビアホールＶＨの底部に位置する第２の絶縁膜５９ａよりも厚く形成されているため、当該異方性エッチングを行った後も、絶縁膜として残存する。即ち、ビアホールＶＨの底部に位置する第２の絶縁膜５９ａのみが除去される。
【００５８】
次に、図６に示すように、例えばチタンナイトライド（ＴｉＮ）から成るバリア層６１を、緩衝層６０上を含むシリコンウエハー５１の裏面上に形成する。バリア層６１は、バリア層として機能するものであれば、チタンナイトライド（ＴｉＮ）以外の金属から成るものであってもよい。例えば、バリア層６１は、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）、及び上記金属の化合物から成るものであってもよい。
【００５９】
さらに、不図示のシード層を、スパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法により、シリコンウエハー５１の裏面側から、ビアホールＶＨ内を含むバリア層６１上に形成する。
【００６０】
この不図示のシード層は、後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは１μｍ程度でよい。なお、ビアホールＶＨが順テーパーに加工されている場合には、不図示のシード層の形成にはスパッタ法を用いることができる。
【００６１】
そして、不図示のシード層に対して銅（Ｃｕ）の電界メッキを行うが、その前に、図７に示すように、電界メッキを行わない領域に対して、選択的にホトレジスト層６２を形成する。この領域は、配線層６３及びハンダボール６６の形成領域を除くシリコンウエハー５１の裏面上の領域である。
【００６２】
次に、図８に示すように、銅（Ｃｕ）の電解メッキを行うことで配線層６３を形成する。配線層６３は、ビアホールＶＨからシリコンウエハー５１の裏面に延びて、緩衝層６０を覆う。これにより配線層６３は、不図示のシード層及びバリア層６１を介してパッド電極５３と電気的に接続される。
【００６３】
なお、配線層６３は、シリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができる。
【００６４】
また、図８では、配線層６３は、ビアホールＶＨ内に完全に埋め込まれているが、メッキ時間の調整により、不完全に埋め込まれても良い。また、配線層６３は、銅（Ｃｕ）の電解メッキにより、ビホールＶＨ内に埋め込まれるように形成されているが、これには限定されず、他の方法により形成されてもよい。例えば、配線層６３は、スズ（Ｓｎ）をメッキ形成した後、さらに銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。もしくは、配線層６３は、ＣＶＤ法やＭＯＣＶＤ法により、ビアホールＶＨ内に銅（Ｃｕ）等の金属を埋め込む方法により形成されてもよい。また、配線層６３は、アルミニウム（Ａｌ）等の金属を用いたスパッタにより形成されてもよい。
【００６５】
そして、ホトレジスト層６２を除去し、配線層６３をマスクとして、ホトレジスト層６２の下に残存している不図示のシード層及びバリア層６１をエッチングにより除去する。このとき、配線層６３もエッチングされるが、配線層６３はシード層より厚いので問題はない。
【００６６】
なお、図７及び図８では、シリコンウエハー５１の裏面側の一部の領域にホトレジスト層６２を形成した後に、これをマスクとして配線層６３を形成しているが、本発明はこれに限定されず、配線層６３を、例えば以下のように形成してもよい。即ち、図示しないが、ビアホールＶＨを含むシリコンウエハー５１の裏面側の全面に配線層６３用の金属層を形成した後、当該金属層上にホトレジスト層を形成し、当該ホトレジスト層をマスクとしたパターニングにより、配線層６３を形成してもよい。
【００６７】
次に、図９に示すように、配線層６３上及び第１の絶縁膜５７上に、配線層６３を覆うようにして、シリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成る補強層６４を形成する。さらに、補強層６４に対して、その表面に微細な凹凸を形成する粗面化処理を行う。
【００６８】
この粗面化処理は、例えばＣＨＦ３ガスとＣＦ４ガスとの混合ガス、ＣＦ４ガスとＯ２ガスとの混合ガス、もしくはＣ４Ｆ８ガスとＳＦ６ガスとの混合ガスのいずれかを用いたドライエッチングにより行われる。なお、これらの混合ガスには希釈用のＡｒガス等が含まれていてもよい。もしくは、例えばＮＨ４Ｆ（フッ化アンモニウム）とＨ２Ｏ２（過酸化水素）をエッチング溶液としたウェットエッチングにより行われる。もしくは、例えばＡｒガスやＯ２ガスを用いたスパッタにより行われてもよい。この粗面化処理された補強層６４の表面を、図９中の拡大図に示す。
【００６９】
次に、図１０に示すように、上記粗面化処理された補強層６４上に、保護層であるソルダーマスク６５を形成する。ここで、ソルダーマスク６５と接する補強層６４の表面は、粗い面、即ち微細な凹凸が形成されている面となっているため、粗面化処理が為されていない場合に比して、補強層６４に対するソルダーマスク６５の密着性が確実なものとなる。
【００７０】
また、補強層６４はシリコンウエハー５１の裏面上の全面を覆っている。これにより、シリコンウエハー５１の裏面側を覆うソルダーマスク６５の全面が、粗面化処理された補強層６４の表面と一様に接して被着される。従って、ソルダーマスク６５の密着性が向上する。
【００７１】
その後、緩衝層６０の形成位置に対応するソルダーマスク６５及び補強層６４の一部の箇所を、例えばエッチング等により選択的に除去して、当該箇所において配線層６３を露出する開口部Ｋを設ける。
【００７２】
次に、図１１に示すように、スクリーン印刷法を用いて、配線層６３の所定領域上、即ち開口部Ｋで露出する配線層６３上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。ハンダボール６６は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。また、開口部Ｋの数や形成領域を適宜選択することにより、ハンダボール６６は、その数や形成領域を自由に選択して形成することができる。なお、ハンダによるハンダボール６６の形成に替えて、メッキ形成による導電端子（ハンダボール６６の形成箇所に設けられる）の形成を行ってもよい。
【００７３】
そして、図１２に示すように、ダイシングライン領域ＤＬ（不図示）のダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、ダイシングブレードを用いて切削を行っている。
【００７４】
次に、本発明の第２の実施形態について図面を参照しながら説明する。まず、この半導体装置の構造について説明する。図１６はこの半導体装置の断面図であり、後述する工程を経た半導体基板、即ちシリコンウエハー５１をダイシングライン領域ＤＬ（不図示）のダイシングライン中心ＤＳに沿って個々の半導体チップに分割したものを示している。なお、第１の実施形態に係る図１２と同一の構成部分については、同一の符号を付して詳細な説明を省略する。
【００７５】
本実施形態では、配線層６３上に補強層６４が形成されていない。即ち、配線層６３上には、当該配線層６３を覆うようにして、保護層であるソルダーマスク６５が形成されている。ここで、ソルダーマスク６５と接する第１の絶縁膜５７の表面、もしくは第１の絶縁膜５７及び配線層６３の表面は、不図示の微細な凹凸が形成されるように粗面化処理されている。これにより、粗面化処理が為されていない場合に比して、配線層６３と保護層６５との密着性が向上する。これ以外の点に係る構成については、第１の実施形態と同じである。
【００７６】
次に、上述した本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置に製造方法では、最初の工程（図１に示した工程）から、配線層６３及びハンダボール６６の形成領域を除く不図示のシード層上に選択的にホトレジスト層６２を形成する工程（図７に示した工程）に至るまでは、第１の実施形態と同じである。
【００７７】
上記不図示のシード層上の領域にホトレジスト層６２を形成した後、図１３に示すように、銅（Ｃｕ）の電解メッキを行うことで配線層６３を形成する。この配線層６３の形成方法は、第１の実施形態における配線層６３の形成方法と同じである。
【００７８】
そして、ホトレジスト層６２を除去し、配線層６３をマスクとして、ホトレジスト層６２の下に残存している不図示のシード層及びバリア層６１をエッチングにより除去する。このとき、配線層６３もエッチングされるが、配線層６３はシード層より厚いので問題はない。
【００７９】
ここで、上記エッチングにより、ホトレジスト層６２の下に残存している不図示のシード層及びバリア層６１が除去されると共に、その位置で露出する第１の絶縁膜５７の表面に、微細な凹凸が形成されるように粗面化処理が行われる。もしくは、その位置で露出する第１の絶縁膜、及び配線層６３の双方の表面に上記粗面化処理が行われる。この粗面化処理が為されたときの第１の絶縁膜５７、及び配線層６３の表面を、図１３中の拡大図に示す。なお、第１の絶縁膜５７の形成が省略されている場合、第２の絶縁膜５９ａの表面が粗面化処理される。
【００８０】
この粗面化処理は、例えばＣＨＦ３ガスとＣＦ４ガスとの混合ガス、ＣＦ４ガスとＯ２ガスとの混合ガス、もしくはＣ４Ｆ８ガスとＳＦ６ガスとの混合ガスのいずれかを用いたドライエッチングにより行われる。なお、これらの混合ガスには希釈用のＡｒガス等が含まれていてもよい。もしくは、例えばＮＨ４Ｆ（フッ化アンモニウム）とＨ２Ｏ２（過酸化水素）をエッチング溶液としたウェットエッチングにより行われる。もしくは、例えばＡｒやＯ２を用いたスパッタにより行われてもよい。
【００８１】
次に、図１４に示すように、上記粗面化処理された第１の絶縁膜５７及び配線層６３上に、配線層６３を覆うようにして、保護層であるソルダーマスク６５を形成する。ここでソルダーマスク６５と接する第１の絶縁膜５７の表面、もしくは第１の絶縁膜５７及び配線層６３の表面は、粗い面、即ち微細な凹凸が形成されている面となっているため、粗面化処理を行わない場合に比して、第１の絶縁膜５７、もしくは第１の絶縁膜５７及び配線層６３に対するソルダーマスク６５の密着性が向上する。
【００８２】
その後、緩衝層６０の形成位置に対応するソルダーマスク６５の一部の箇所を、例えばエッチング等により選択的に除去して、当該箇所において配線層６３を露出する開口部Ｋを設ける。
【００８３】
次に、図１５に示すように、スクリーン印刷法を用いて、配線層６３の所定領域上、即ち開口部Ｋで露出する配線層６３上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。そして、図１６に示すように、ダイシングライン領域ＤＬ（不図示）のダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。
【００８４】
上述したように、本実施形態では、第１の絶縁膜５７の表面、もしくは第１の絶縁膜及び配線層６３の表面に粗面化処理が為されているため、粗面化処理を行わない場合に比して、第１の絶縁膜５７、もしくは第１の絶縁膜及び配線層６３に対するソルダーマスク６５の密着性が向上する。
【００８５】
なお、上述した第１及び第２の両実施形態において、バリア層６１がチタンナイトライド（ＴｉＮ）から成り、かつＮＨ４Ｆ（フッ化アンモニウム）とＨ２Ｏ２（過酸化水素）をエッチング溶液としたウェットエッチングが行われる場合、第１の絶縁膜５７（第１の絶縁膜５７の形成が省略されている場合には第２の絶縁膜５９ａ）が粗面化処理される。この理由は、次のように考えられる。
【００８６】
この場合のバリア層６１の結晶構造は、図１７のチタンナイトライド層の結晶構造模式図に示すように、結晶粒界から成る柱状構造を有している。そして、バリア層６１を除去する際のエッチング時に、エッチング溶液が、上記結晶粒界を介してバリア層６１下に不均一に染み出す。この不均一に染み出したエッチング溶液が、バリア層６１の下に形成された被粗面化膜である第１の絶縁膜５７（第１の絶縁膜５７の形成が省略されている場合には第２の絶縁膜５９ａ）の表面に到達し、不均一にエッチングが進行することで、当該表面が粗面化されるものと考えられる。
【００８７】
この第１の絶縁膜５７（第１の絶縁膜５７の形成が省略されている場合には第２の絶縁膜５９ａ）の粗面化処理は、図８もしくは図１３に示した配線層６３の形成及びバリア層６１の除去に係る工程において行われる。
【００８８】
また、上述した第１及び第２の両実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬまで拡張して成るパッド電極５３を形成しているが、これには限定されず、パッド電極５３の代わりにダイシングライン領域ＤＬまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールＶＨの形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
【００８９】
また、本発明は、ハンダボール６６が形成されたＢＧＡ型の半導体装置及びその製造方法に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、シリコンウエハーを貫通するビアホールに形成された配線層を有するものであれば、ハンダボールが形成されない半導体装置及びその製造方法にも適用されるものである。例えば、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置及びその製造方法にも適用される。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１７】チタンナイトライド層の結晶構造模式図である。
【図１８】従来に係る半導体装置を説明する図である。
【図１９】従来に係る半導体装置を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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