(57)【要約】【課題】半導体集積回路内にアナログ回路と、本アナログ回路に使用する外付け素子を必要とする構成において、ウェハーレベルでのバーンイン時に、多数の外付け素子を接続できなかったり、精度に問題があるなどの問題を有していた。【解決手段】上記、課題を達成するために、本発明の半導体装置は、半導体集積回路内にウェハーレベルでのバーンインが可能になるように、アナログ回路用外付け素子と、前記アナログ回路用外付け素子を接続するか接続しないかを切りかえるスイッチを有する構成を特徴とする。これにより、高価なバーンインボードを使用せずに、簡単にアナログ回路用外付け素子を作成・接続し、ウェハーレベルのバーンインを実現することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路内にアナログ回路と、本アナログ回路に使用する外付け素子を必要とする構成において、該外付け素子を半導体集積回路内に構成した半導体集積回路からなるウェハーレベルでのバーンインの方法。
【請求項２】
半導体集積回路内にアナログ回路と、本アナログ回路に使用する外付け素子を必要とする構成において、該外付け素子をスクライブレーンに配置した構成からなるウェハーレベルでのバーンインの方法。
【請求項３】
半導体集積回路内にアナログ回路と、本アナログ回路に使用する外付け素子を必要とする構成において、該外付け素子をスクライブレーン以外のウェハー空き領域に配置した構成からなるウェハーレベルでのバーンインの方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内にアナログ回路と、本アナログ回路に使用する外付け素子を必要とする構成において、ウェハーレベルでのバーンインを行うことに関するものである。
【背景技術】
【０００２】
MCM（Multi Chip Module）やCOB（Chip On Board）やSIP（System In Package）などのようにベアチップで組み立てる場合や、パッケージ価格の節約など製品の品質向上に、ウェハーレベルでのバーンインが現在、行われている。しかし、ウェハーレベルでのバーンインではピンや配線に制限があるため、多数の外付け素子を接続できなかったり、ボード上に抵抗、容量などの受動素子を作成するのが製造的に困難であるため、精度良い外付け素子を作成するのが難しいなどの問題がある。
【０００３】
また近年、カメラモジュール用の半導体集積回路など小型製品において、半導体集積回路の小面積化が求められている。その一つの方法に、アナログ回路とディジタル回路を１チップに混載するなどがある。一般的に、アナログ回路は、アナログ回路用に外付け素子をつけて動作させる必要がある。そのため、ウェハーレベルでのバーンイン時にアナログ回路用の素子を付加しなくてはならない。このため、ウェハーレベルのバーンイン時のピン制限やバーンイン用ボードに作成するアナログ回路用の外付け素子である抵抗や容量などのデバイスの作成が問題になってきている。一般的に、抵抗素子については、バーンイン用ボード上に抵抗を作成するための専用の抵抗形成用の層を別途用意して作成している。そのため、バーンインボードの費用が高くなる。また、抵抗値の精度や大きな抵抗値を作れないなどの問題もある。
【０００４】
これらを解決するために、従来では、例えばバーンインボード上に抵抗の精度を上げるために、抵抗補正用の回路をバーンイン用ボードに設けて、抵抗値を補正するなどの手法がある。
【０００５】
また、ピンや配線の制限を解決するための手法としては、特殊なテスティング基板を用いる方法などがある（例えば、特許文献１参照。）。
【特許文献１】特開平８−１４８５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の抵抗用の層を用いたウェハーレベルでのバーンインの方法では、あまり大きな抵抗値を作れない問題や抵抗値の精度がそれほどよくない問題を有していた。また、抵抗値の精度を上げるために、抵抗補正用回路を入れたりしているが、補正回路も、半導体ひとつひとつに設けるのではなく、数個の半導体集積回路をまとめて補正しているため、純粋にバーンインできている保証ができないなどの問題を有していた。
【０００７】
また、ピンや配線の制限を解決する手法に関しては、特殊なテスティング基板を用いる必要があり、コスト的に犠牲を払う必要があるという問題を有していた。
【０００８】
本発明は、上記従来の問題点を解決するもので、ウェハーレベルのバーンイン時に、高価なバーンインボードを使用せず、アナログ回路用外付け素子を接続し、ウェハーレベルのバーンインを行う方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の半導体装置は、半導体集積回路内にウェハーレベルでのバーンインが可能になるように、アナログ回路用外付け素子と、前記アナログ回路用外付け素子を接続するか接続しないかを切りかえるスイッチを有する構成を特徴とする。
【００１０】
また、前記アナログ回路用外付け素子をウェハー内のスクライブレーンや前記スクライブレーン外のウェハー内空き領域に配置し、かつ半導体集積回路のアナログ回路用外付け素子を接続すべきパッドに接続した構成でも可能である。
【発明の効果】
【００１１】
本発明のアナログ回路用外付け素子をウェハー内に内蔵したウェハーレベルでのバーンイン手法は、上記構成を有し、高価なバーンインボードを使用せずに、簡単にアナログ回路用外付け素子を作成・接続し、ウェハーレベルのバーンインを実現するものである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。
【００１３】
図１は、アナログ回路用外付け素子を半導体チップ内に内蔵したときの本発明に係る一実施例を示す平面図である。図１において、１は半導体チップ、２はロジック回路、３は外付けリファレンス抵抗などを必要とするＡＤコンバータやＤＡコンバータなどのようなアナログ回路、４はＩＯセル、５はアナログ回路用外付け素子接続ノード、６はロジック回路２やアナログスイッチ７をウェハーレベルバーンインモードに切りかえるウェハーレベルバーンインモード用制御ノード、７はウェハーレベルバーンインモード制御ノード６の状態によって、アナログ回路用外付け素子接続ノード５とアナログ回路用外付け素子を配置するブロック８をつなぐか切り離すアナログスイッチ、８はウェハーレベルのバーンイン時に使用するアナログ回路用外付け素子を配置するブロック、９は実動作時にアナログ回路用外付け素子を接続するＩＯセルである。
【００１４】
図２は、アナログスイッチ７の回路構成例である。１０は、Ｎチャンネルトランジスタを用いてゲート電圧の状態によって、ＯＮ、ＯＦＦするスイッチ。１１は、Ｐチャンネルトランジスタを用いてゲート電圧の状態によって、ＯＮ、ＯＦＦするスイッッチ。１２は、上記２つのトランジスタを用いたＣＭＯＳアナログスイッチである。半導体チップを通常動作させる場合は、このスイッチをＯＦＦさせて、アナログ回路用外付け素子接続ＩＯセル９に精度の良い抵抗、容量などの受動デバイスを接続して使用する。ウェハーレベルのバーンイン実行時は、スイッチをＯＮさせて外付け素子ブロック８にある抵抗、あるいは容量に接続するようにする。これにより、バーンインが目的で動作させるためには十分な抵抗、容量の精度を確保できる。
【００１５】
図３は、アナログ回路用外付け素子を配置するブロック８の回路構成例である。１３は抵抗であり、１４は容量である。抵抗１３、あるいは、容量１４の片側の端子をアナログスイッチ７に、もう片方の端子を電源、あるいは、グランドに接続して使用する。抵抗、容量は、半導体プロセスで使用されているポリシリコン抵抗、配線間容量、ＭＯＳ容量などを使用する。
【００１６】
上記のように簡単な構成のスイッチと半導体プロセスで使われている抵抗、容量を用いて、ウェハーレベルのバーンイン時に必要なアナログ回路用外付け素子を内蔵することにより、高価なバーンインボードを使用せず、ウェハーレベルのバーンインを行うことが可能になる。
【００１７】
図４は、本発明の第２の実施形態におけるアナログ回路用外付け素子をウェハー内のスクライブレーンに配置したときの半導体ウェハーの平面図である。図４において、１５は半導体ウェハー、１６はスクライブレーン、１７は半導体チップ、１８はアナログ回路用外付け素子を接続するＩＯセル、１９はアナログ回路用外付け素子である。図４はアナログ回路用外付け素子１９に抵抗を用いたときの例を示している。もちろん、この抵抗はアナログ回路に必要な他の受動デバイスに置き換えることも可能である。この実施形態においては、ウェハーレベルのモードに切り替えるスイッチ回路は必要なく、アナログ回路用外付け素子を接続するＩＯセル１８に、直接、アナログ回路用の外付け素子１９を接続し、その素子をスクライブレーン１６の空き領域に配置することでウェハーレベルのバーンインを行うことが可能になる。実製品として使用する場合は、スクライブレーンを切断時に、アナログ回路用外付け素子１９とアナログ回路用外付け素子を接続するＩＯセル１８をつなぐ配線も切れるようにしておくことで、問題なく動作する。
【００１８】
図５は、本発明の第３の実施形態におけるアナログ回路用外付け素子をスクライブレーン外のウェハー内空き領域に配置したときの半導体ウェハーの平面図である。図５において、２０はスクライブレーン外のウェハー内空き領域である。この実施形態においても、ウェハーレベルのモードに切り替えるスイッチ回路は必要なく、アナログ回路用外付け素子を接続するＩＯセル１８に、直接、アナログ回路用の外付け素子１９を接続し、その素子をスクライブレーン外のウェハー内空き領域２０に配置することでウェハーレベルのバーンインを行うことが可能になる。実製品として使用する場合は、スクライブレーンを切断時に、アナログ回路用外付け素子１９とアナログ回路用外付け素子を接続するＩＯセル１８をつなぐ配線も切れるようにしておくことで、問題なく動作する。
【産業上の利用可能性】
【００１９】
本発明のアナログ回路用外付け素子をウェハー内に内蔵したウェハーレベルでのバーンイン手法は、低コストで容易にアナログ回路用外付け素子を内蔵でき、ウェハーレベルでのバーンイン時に有用である。
【図面の簡単な説明】
【００２０】
【図１】本発明のアナログ回路用外付け素子を半導体チップ内に接続した場合の構成を示す平面図
【図２】本発明のアナログ回路用外付け素子を半導体チップ内に接続した場合に使用するスイッチの回路構成例を示す図
【図３】本発明のアナログ回路用外付け素子を半導体チップ内に接続した場合に使用する素子の例を示す図
【図４】本発明のアナログ回路用外付け素子をウェハー内のスクライブレーンに配置したときの半導体ウェハーの平面図
【図５】本発明のアナログ回路用外付け素子をスクライブレーン外のウェハー内空き領域に配置したときの半導体ウェハーの平面図
【符号の説明】
【００２１】
１    半導体チップ
２    ロジック回路
３    アナログ回路
４    ＩＯセル
５    アナログ回路用外付け素子接続ノート
６    ウェハーレベルバーンインモード制御ノード
７    アナログスイッチ
８    アナログ回路用外付け素子を配置するブロック
９    アナログ回路用外付け素子を接続するＩＯセル
１０    Ｎチャンネルトランジスタスイッチ
１１    Ｐチャンネルトランジスタスイッチ
１２    アナログスイッチ
１３    抵抗
１４    容量
１５    半導体ウェハー
１６    スクライブレーン
１７    半導体チップ
１８    アナログ回路用外付け素子を接続するＩＯセル
１９    アナログ回路用外付け素子
２０    スクライブレーン外のウェハー内空き領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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