(57)【要約】【課題】Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの性能を向上する。【解決手段】半導体装置は、活性層を有する基板１と、前記活性層に設けられた素子領域と、前記素子領域内に設けられたＰ型半導体領域６と、第１方向において前記Ｐ型半導体領域両側に夫々設けられ且つ前記素子領域内に設けられた第１及び第２Ｎ型半導体領域７，８と、チャネル長方向が前記第１方向と略一致するように前記Ｐ型半導体領域６の上に設けられた第１ゲート電極１０を有する第１Ｎ型ＭＯＳトランジスタと、チャネル長方向が前記第１方向と略一致するように前記第１Ｎ型半導体領域７の上に設けられた第２ゲート電極１１を有する第１Ｐ型ＭＯＳトランジスタと、チャネル長方向が前記第１方向と略一致するように前記第２Ｎ型半導体領域８の上に設けられた第３ゲート電極１２を有する第２Ｐ型ＭＯＳトランジスタとを有する。【選択図】      図１
2005310839.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層の上に設けられた活性層とを有する基板と、
前記活性層に設けられた素子領域と、
前記絶縁層に達するように前記素子領域の周囲の前記活性層に設けられた素子分離領域と、
前記絶縁層に達するように前記素子領域内に設けられたＰ型半導体領域と、
第１方向において前記Ｐ型半導体領域両側に夫々設けられ且つ前記絶縁層に達するように前記素子領域内に設けられた第１及び第２Ｎ型半導体領域と、
前記Ｐ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記Ｐ型半導体領域の上に設けられた第１ゲート電極を有する第１Ｎ型ＭＯＳトランジスタと、
前記第１Ｎ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記第１Ｎ型半導体領域の上に設けられた第２ゲート電極を有する第１Ｐ型ＭＯＳトランジスタと、
前記第２Ｎ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記第２Ｎ型半導体領域の上に設けられた第３ゲート電極を有する第２Ｐ型ＭＯＳトランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、ＣＭＯＳ論理回路を構成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１Ｎ型ＭＯＳトランジスタは、２つからなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、インバータ回路を構成することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１Ｎ型ＭＯＳトランジスタは、２つ以上の偶数からなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、インバータ回路を構成することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１Ｎ型ＭＯＳトランジスタは、４つからなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、２入力ＮＡＮＤ回路を構成することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）構造を有する半導体装置に係り、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳデバイスの微細化が進められている。ＣＭＯＳデバイスの微細化及びＣＭＯＳデバイスを構成するＭＯＳトランジスタの電流駆動力等の性能向上を実現するために、所定のスケーリング則にしたがってスケールダウンが行われる。ＣＭＯＳデバイスをスケールダウンする場合、半導体基板に形成された素子領域と、素子領域間を電気的に分離するために設けられる素子分離領域とについてもスケールダウンする必要がある。
【０００３】
ところが、上記素子領域に形成されたＭＯＳトランジスタのソース及びドレイン領域としての拡散層を縮小していくことにより、ＣＭＯＳデバイスの性能変動が発生することが指摘されている。この性能変動の原因は、素子分離領域に埋め込まれた絶縁体からのストレスが素子領域に生じるためである。具体的には、素子分離領域として、例えば半導体基板内にトレンチが形成され、このトレンチ内に絶縁体が埋め込まれた所謂ＳＴＩ（Shallow Trench Isolation）において、絶縁体から素子領域に圧縮ストレスが及ぶ。このストレスにより、素子領域上に形成したＭＯＳトランジスタの電子又はホールの移動度が変化し、ＣＭＯＳデバイスに性能変動が生じる。
【０００４】
現在のＣＭＯＳデバイスでは、例えば素子領域にＳｉ、素子分離領域にＴＥＯＳ等のＳｉＯ２系の材料が用いられている。このため、素子分離領域からのストレスは、素子領域を圧縮する方向に生じる。これは、ＳｉＯ２の熱膨張係数がＳｉに比べて小さいためである。すなわち、各材料が高温の熱処理状態から室温に低下した場合、ＳｉＯ２に比べてＳｉの方が収縮の度合いが大きい。このため、素子領域は素子分離領域から圧縮方向のストレスを受ける。
【０００５】
ところで、素子分離領域による圧縮ストレスに起因するＭＯＳトランジスタの性能変動は、素子分離領域からの距離、すなわち素子領域端からの距離に依存する。またＰ型ＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと称す）とＮ型ＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと称す）とでは、素子領域端からの距離に対して逆の特性を持つ。図５０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとにおける素子領域端からの距離とトランジスタの電流駆動力との関係を示す図である。図５０において、横軸は、素子領域端からトランジスタのゲート電極までの距離Ｘを表している。縦軸は、圧縮ストレスが生じていない素子領域に形成されたトランジスタの電流駆動力Ｉｄｒとの差を比率ΔＩｄｒで表している。すなわち、上記電流駆動力Ｉｄｒと同じ電流駆動力の時を０％としている。図５０から分かるように、ＰＭＯＳトランジスタは素子領域端からの距離が近いほど性能がよく、一方ＮＭＯＳトランジスタは素子領域端からの距離が遠いほど性能がよい。
【０００６】
次に、従来のＣＭＯＳデバイスの一例について説明する。図５１は、インバータ回路の一例を示す平面図である。半導体基板上には、素子領域３４，３５が形成されている。素子領域の周囲には素子分離領域３６が形成されている。素子領域３４には、５本のゲート電極３７が配設されている。各ゲート電極３７の両側の素子領域３４内には、ソース及びドレインが形成され、ＰＭＯＳトランジスタＰＭ１〜５が形成されている。素子領域３５には、３本のゲート電極３８が配設されている。各ゲート電極３８の両側の素子領域３５内には、ソース及びドレインが形成され、ＮＭＯＳトランジスタＮＭ１〜３が設けられている。
【０００７】
各ゲート電極は、インバータ回路の入力である入力部ＩＮに接続されている。各トランジスタのソース及びドレインは、電源電圧Ｖｄｄ、接地電圧ｇｎｄ又はインバータ回路の出力である出力部ＯＵＴに接続されている。このようにして、インバータ回路が構成されている。
【０００８】
図５１に示したインバータ回路において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、夫々別々の素子領域に形成されている。このため、素子領域端に近いトランジスタと素子領域中央付近のトランジスタとでは性能が異なり、またＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは素子領域端からの距離によって性能変動が反対となる。
【０００９】
たとえばＰＭＯＳトランジスタであれば、素子領域端のＰＭ１，ＰＭ５と、中央付近のＰＭ２〜４とでは性能が異なり、素子分離領域に近いＰＭ１，ＰＭ５の方が中央付近のＰＭ２〜４より性能がよい。一方、ＮＭＯＳトランジスタであれば、素子領域端のトランジスタＮＭ１，ＮＭ２と、中央付近のＮＭ２とでは性能が異なり、素子分離領域からの距離が遠いＮＭ２の方が、素子領域端のＮＭ１，ＮＭ２より性能がよい。
【００１０】
このような特性のため、ＰＭＯＳトランジスタのゲート電極の本数や位置、及びＰＭＯＳトランジスタのゲート電極の本数や位置により、トランジスタの性能にばらつきが生じ、期待した回路性能が得られない。このような形状依存性のため、所望の性能を得るための設計のやり直しや、形状依存性を考慮した設計マージンを設けるなどの対応を行う必要がある。しかし、このような対策を行っても所望の回路特性が得られず、また設計効率が低下してしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような事情に鑑みてなされたもので、素子領域の形状に応じてＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを形成する位置を変更することでトランジスタの性能を向上し、これにより高性能且つ性能バラツキの少ない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体装置は、絶縁層と、前記絶縁層の上に設けられた活性層とを有する基板と、前記活性層に設けられた素子領域と、前記絶縁層に達するように前記素子領域の周囲の前記活性層に設けられた素子分離領域と、前記絶縁層に達するように前記素子領域内に設けられたＰ型半導体領域と、第１方向において前記Ｐ型半導体領域両側に夫々設けられ且つ前記絶縁層に達するように前記素子領域内に設けられた第１及び第２Ｎ型半導体領域と、前記Ｐ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記Ｐ型半導体領域の上に設けられた第１ゲート電極を有する第１Ｎ型ＭＯＳトランジスタと、前記第１Ｎ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記第１Ｎ型半導体領域の上に設けられた第２ゲート電極を有する第１Ｐ型ＭＯＳトランジスタと、前記第２Ｎ型半導体領域に少なくとも１つ設けられ、且つチャネル長方向が前記第１方向と略一致するように前記第２Ｎ型半導体領域の上に設けられた第３ゲート電極を有する第２Ｐ型ＭＯＳトランジスタとを含む。
【発明の効果】
【００１３】
本発明によれば、素子領域の形状に応じてＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを形成する位置を変更することでトランジスタの性能を向上し、これにより高性能且つ性能バラツキの少ない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＣＭＯＳデバイスの平面図である。図２は、図１に示したＣＭＯＳデバイスのII−II線に沿った断面図である。
【００１６】
基板１の上には、埋め込み絶縁層２が設けられている。基板１は、例えばＳｉにより構成される。埋め込み絶縁層２は、例えばＳｉＯ２により構成される。埋め込み絶縁層２の上には、素子が形成される活性層３（例えば、Ｓｉ層）が設けられている。このようにして、ＳＯＩ（Silicon On Insulator）基板が構成されている。このＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implanted OXygen）により形成される。
【００１７】
ＳＯＩ基板のＳｉ層３には、埋め込み絶縁層２に達するようにトレンチが形成され、このトレンチ内に絶縁体材料として例えばＳｉＯ２を埋め込んで素子分離領域５が設けられている。これにより、素子分離領域５の内側に素子領域４が形成されている。
【００１８】
素子領域４の中央部には、ＮＭＯＳトランジスタが形成される領域であるＰ型半導体領域６が設けられている。Ｐ型半導体領域６は、低濃度のＰ型不純物を拡散して形成される。Ｐ型半導体領域６の上には、複数のゲート絶縁膜９が設けられている。ゲート絶縁膜９は、例えばＳｉＯ２により構成される。各ゲート絶縁膜９の上には、夫々ゲート電極１０が設けられている。ゲート電極１０は、例えばポリシリコンにより構成される。
【００１９】
素子領域４内においてＬ方向（上記ゲート電極１０を有するトランジスタが形成された場合のチャネル長（Ｌ）方向）に沿ったＰ型半導体領域６両側には、ＰＭＯＳトランジスタが形成される領域であるＮ型半導体領域７及びＮ型半導体領域８が夫々設けられている。Ｎ型半導体領域７及びＮ型半導体領域８は、低濃度のＮ型不純物を拡散して形成される。Ｎ型半導体領域７の上には、ゲート絶縁膜９を介して複数のゲート電極１１が設けられている。Ｎ型半導体領域７上のゲート電極１１は、Ｐ型半導体領域６上のゲート電極１０と並行に配設される。具体的には、ゲート電極１１は、ゲート電極１０とチャネル長方向が同一になるように配設される。Ｎ型半導体領域８の上には、ゲート絶縁膜９を介して複数のゲート電極１２が設けられている。Ｎ型半導体領域８上のゲート電極１２は、Ｐ型半導体領域６上のゲート電極１０と並行に配設される。
【００２０】
上記各ゲート電極１０の両側には、夫々ソース及びドレインが形成される。これにより、Ｐ型半導体領域６には、複数のＮＭＯＳトランジスタが形成される。また、上記各ゲート電極１１の両側には、夫々ソース及びドレインが形成される。これにより、Ｎ型半導体領域７には、複数のＰＭＯＳトランジスタが形成される。同様に、Ｎ型半導体領域８には、複数のＰＭＯＳトランジスタが形成される。これらのゲート電極は、どのように接続するかは任意である。つまり、ゲート電極は、任意にショートすることもできるし、別々の入力を接続することもできる。また、ソース／ドレインについても同様である。各半導体領域上のゲート電極の本数は、複数本の場合が示されているが、１本でもよい。
【００２１】
図１において、Ｐ型半導体領域６と、Ｐ型半導体領域６に形成されたＮＭＯＳトランジスタとを含むブロックをＮブロックと称す。また、Ｎ型半導体領域７と、Ｎ型半導体領域７に形成されたＰＭＯＳトランジスタとを含むブロックをＰ１ブロックと称す。また、Ｎ型半導体領域８と、Ｎ型半導体領域８に形成されたＰＭＯＳトランジスタとを含むブロックをＰ２ブロックと称す。図１に示したＣＭＯＳデバイスは、中央部にＮブロックが配設され、Ｎブロックに対してＬ方向両端に夫々Ｐ１ブロック及びＰ２ブロックが配設されている。このようにＮブロックを挟んでＰ１ブロック及びＰ２ブロックが配設されたＰ１ブロック−Ｎブロック−Ｐ２ブロックのサンドイッチ構造になっているＣＭＯＳデバイスを、ベーシックセルと称す。
【００２２】
図３は、Ｐ型半導体領域６に１つのＮＭＯＳトランジスタ、Ｎ型半導体領域７及びＰ２ブロックに夫々１つのＰＭＯＳトランジスタが形成された場合のＣＭＯＳデバイスの平面図である。図４は、図３に示したＣＭＯＳデバイスのIV−IV線に沿った断面図である。
【００２３】
ゲート電極１０両側のＰ型半導体領域６内のゲート電極１０両側には、夫々Ｎ型不純物の濃度が高いｎ＋拡散層（すなわち、ソース及びドレイン）が設けられている。このようにして、Ｐ型半導体領域６には、ＮＭＯＳトランジスタが形成される。また、ゲート電極１１両側のＮ型半導体領域７内には、夫々Ｐ型不純物濃度が高いｐ＋拡散層（すなわち、ソース及びドレイン）が設けられている。同様に、ゲート電極１２両側のＮ型半導体領域８内には、ｐ＋拡散層（すなわち、ソース及びドレイン）が設けられている。このようにして、Ｎ型半導体領域７及びＮ型半導体領域８には、夫々ＰＭＯＳトランジスタが形成される。
【００２４】
図４に示すように、隣接するＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソース／ドレインは、素子分離領域等を用いて電気的に絶縁されていない。また隣接するＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソース／ドレインは、ＰＮジャンクションが形成され、接合している拡散層は同電位となっている。
【００２５】
このように構成されたＣＭＯＳデバイスは、ＮＭＯＳトランジスタを素子領域４中央部に備えている。また、ＰＭＯＳトランジスタを素子領域４の端近辺に備えている。すなわち、素子分離領域に基づく圧縮ストレスが生じていない素子領域にＮＭＯＳトランジスタを形成し、素子分離領域に基づく圧縮ストレスが生じている素子領域にＰＭＯＳトランジスタを形成することができる。
【００２６】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良いＣＭＯＳデバイスを構成することができる。
【００２７】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るインバータ回路の平面図である。図６は、図５に示したインバータ回路のVI−VI線に沿った断面図である。図７は、図５に示したインバータ回路の等価回路図である。なお、図５において、各配線は簡略化して示している。
【００２８】
Ｐ型半導体領域６の上には、ゲート絶縁膜９を介してゲート電極ＧＮ１，ＧＮ２が設けられている。Ｎ型半導体領域７の上には、ゲート絶縁膜９を介してゲート電極ＧＰ１が設けられている。Ｎ型半導体領域８には、ゲート絶縁膜９を介してゲート電極ＧＰ２が設けられている。
【００２９】
Ｐ型半導体領域６には、ゲート電極ＧＮ１を有するＮＭＯＳトランジスタＮＭ１と、ゲート電極ＧＮ２を有するＮＭＯＳトランジスタＮＭ２とが設けられている。またＮ型半導体領域７には、ゲート電極ＧＰ１を有するＰＭＯＳトランジスタＰＭ１が設けられている。Ｎ型半導体領域８には、ゲート電極ＧＰ２を有するＰＭＯＳトランジスタＰＭ２が設けられている。
【００３０】
具体的には、ゲート電極ＧＮ１両側のＰ型半導体領域６内には、ｎ＋拡散層ＤＮ１（ドレイン）とｎ＋拡散層ＤＮ２（ソース）とが設けられている。ゲート電極ＧＮ２両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ２（ソース）とｎ＋拡散層ＤＮ３（ドレイン）とが設けられている。すなわち、ＮＭ１のソースと、ＮＭ２のソースとは、共通の拡散層により構成されている。ゲート電極ＧＰ１両側のＮ型半導体領域７内には、ｐ＋拡散層ＤＰ１（ソース）とｐ＋拡散層ＤＰ２（ドレイン）とが設けられている。ゲート電極ＧＰ２両側のＮ型半導体領域８内には、ｐ＋拡散層ＤＰ３（ドレイン）とｐ＋拡散層ＤＰ４（ソース）とが設けられている。
【００３１】
ゲート電極ＧＮ１，ＧＮ２，ＧＰ１，ＧＰ２は、入力部ＩＮに接続されている。ｐ＋拡散層ＤＰ１は、配線Ｍ１を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ２とｎ＋拡散層ＤＮ１とは、配線Ｍ２を介して出力部ＯＵＴに接続されている。ｎ＋拡散層ＤＮ２は、配線Ｍ３を介して接地電圧ｇｎｄに接続されている。ｎ＋拡散層ＤＮ３とｐ＋拡散層ＤＰ３とは、配線Ｍ４を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ４は、配線Ｍ５を介して電源電圧Ｖｄｄに接続されている。
【００３２】
このように構成されたＣＭＯＳデバイスでは、ＮＭ１とＮＭ２とで１つのＮＭＯＳトランジスタＮＭＴ１を構成している。また、ＰＭ１とＰＭ２とで１つのＰＭＯＳトランジスタＰＭＴ１を構成している。結果として、図７に示すように、ＮＭＴ１とＰＭＴ１とでインバータ回路が構成されている。
【００３３】
以上詳述したように本実施形態では、ＮＭＯＳトランジスタＮＭＴ１とＰＭＯＳトランジスタＰＭＴ１とでインバータ回路を構成する際に、ＮＭＯＳトランジスタＮＭＴ１のゲート電極を２本に分割してＰ型半導体領域６に配置する。さらに、ＰＭＯＳトランジスタＰＭＴ１のゲート電極を２本に分割し、夫々Ｎ型半導体領域７とＮ型半導体領域８に配置するようにしている。
【００３４】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良いインバータ回路を構成することができる。
【００３５】
また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを中央の線に対して対称に配置することができるので、性能ばらつきの少ないＣＭＯＳデバイスを形成することができる。
【００３６】
なお、Ｐ型半導体領域６に配置されるＮＭＯＳトランジスタＮＭＴ１のゲート電極の本数は、隣接する２本以上の偶数であればよい。
【００３７】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る２入力ＮＡＮＤ回路の平面図である。図９は、図８に示した２入力ＮＡＮＤ回路のIX−IX線に沿った断面図である。図１０は、図８に示した２入力ＮＡＮＤ回路の等価回路図である。なお、図８において、各配線は簡略化して示している。
【００３８】
Ｐ型半導体領域６の上には、ゲート絶縁膜９を介してゲート電極ＧＮ１，ＧＮ２，ＧＮ３，ＧＮ４が設けられている。Ｎ型半導体領域７の上には、ゲート絶縁膜９を介してゲート電極ＧＰ１が設けられている。Ｎ型半導体領域８には、ゲート絶縁膜９を介してゲート電極ＧＰ２が設けられている。
【００３９】
Ｐ型半導体領域６には、ゲート電極ＧＮ１を有するＮＭＯＳトランジスタＮＭ１と、ゲート電極ＧＮ２を有するＮＭＯＳトランジスタＮＭ２と、ゲート電極ＧＮ３を有するＮＭＯＳトランジスタＮＭ３と、ゲート電極ＧＮ４を有するＮＭＯＳトランジスタＮＭ４とが設けられている。またＮ型半導体領域７には、ゲート電極ＧＰ１を有するＰＭＯＳトランジスタＰＭ１が設けられている。Ｎ型半導体領域８には、ゲート電極ＧＰ２を有するＰＭＯＳトランジスタＰＭ２が設けられている。
【００４０】
具体的には、ゲート電極ＧＮ１両側のＰ型半導体領域６内には、ｎ＋拡散層ＤＮ１（ドレイン）とｎ＋拡散層ＤＮ２（ソース）とが設けられている。ゲート電極ＧＮ２両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ２（ドレイン）とｎ＋拡散層ＤＮ３（ソース）とが設けられている。すなわち、ＮＭ１のソースと、ＮＭ２のドレインとは、共通の拡散層により構成されている。ゲート電極ＧＮ３両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ３（ソース）とｎ＋拡散層ＤＮ４（ドレイン）とが設けられている。すなわち、ＮＭ２のソースと、ＮＭ３のソースとは、共通の拡散層により構成されている。ゲート電極ＧＮ４両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ４（ソース）とｎ＋拡散層ＤＮ５（ドレイン）とが設けられている。すなわち、ＮＭ３のドレインと、ＮＭ４のソースとは、共通の拡散層により構成されている。
【００４１】
ゲート電極ＧＰ１両側のＮ型半導体領域７内には、ｐ＋拡散層ＤＰ１（ソース）とｐ＋拡散層ＤＰ２（ドレイン）とが設けられている。ゲート電極ＧＰ２両側のＮ型半導体領域８内には、ｐ＋拡散層ＤＰ３（ドレイン）とｐ＋拡散層ＤＰ４（ソース）とが設けられている。
【００４２】
ゲート電極ＧＮ１，ＧＮ４，ＧＰ１は、入力部Ａに接続されている。ゲート電極ＧＮ２，ＧＮ３，ＧＰ２は、入力部Ｂに接続されている。
【００４３】
ｐ＋拡散層ＤＰ１は、配線Ｍ１を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ２とｎ＋拡散層ＤＮ１とは、配線Ｍ２を介して出力部ＯＵＴに接続されている。ｎ＋拡散層ＤＮ２は、配線Ｍ３を介してノードＮ１に接続されている。ｎ＋拡散層ＤＮ３は、配線Ｍ４を介して接地電圧ｇｎｄに接続されている。ｎ＋拡散層ＤＮ４は、配線Ｍ５を介してノードＮ１に接続されている。ｎ＋拡散層ＤＮ５とｐ＋拡散層ＤＰ３とは、配線Ｍ６を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ４は、配線Ｍ７を介して電源電圧Ｖｄｄに接続されている。
【００４４】
このように構成されたＣＭＯＳデバイスでは、ＮＭ１とＮＭ４とで１つのＮＭＯＳトランジスタＮＭＴ１を構成し、ＮＭ２とＮＭ３とで１つのＮＭＯＳトランジスタＮＭＴ２を構成している。結果として、図１０に示すように、ＮＭＴ１、ＮＭＴ２、ＰＭ１及びＰＭ２で２入力ＮＡＮＤ回路が構成されている。
【００４５】
以上詳述したように本実施形態では、ＮＭＴ１、ＮＭＴ２、ＰＭ１及びＰＭ２で２入力ＮＡＮＤ回路を構成する際に、ＮＭＴ１のゲート電極を２本に分割してＰ型半導体領域６上のＬ方向両側に配置する。また、ＮＭＴ２のゲート電極を２本に分割し、２本のＮＭＴ１のゲート電極の間に配置する。さらに、ＰＭ１とＰＭ２とを、夫々Ｎ型半導体領域７とＮ型半導体領域８とに配置するようにしている。
【００４６】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い２入力ＮＡＮＤ回路を構成することができる。
【００４７】
なお、Ｐ型半導体領域６に配置されるＮＭＯＳトランジスタのゲート電極の本数は、隣接する４本以上の偶数であればよい。
【００４８】
次に、他の２入力ＮＡＮＤ回路の構成について説明する。図１１は、他の２入力ＮＡＮＤ回路の平面図である。図１２は、図１１に示した２入力ＮＡＮＤ回路の等価回路図である。なお、図１１に示した２入力ＮＡＮＤ回路の断面図は、図９において配線が異なるだけで、構造は同じであるため図面は省略する。
【００４９】
図１１に示した２入力ＮＡＮＤ回路は、２つの入力部Ａ，Ｂに対して形状依存によるばらつきがおきないように、ＮＭＯＳトランジスタをＬ方向の素子領域４端から対称に配置したものである。
【００５０】
等価回路図に示すように、直列に接続されたＮＭ１及びＮＭ２と、直列に接続されたＮＭ３及びＮＭ４とを並列に接続することにより、入力部Ａ及びＢに対して対称となるようにゲート電極を配置している。つまり、入力部Ａに接続されるＮＭＯＳトランジスタは、図１１の左端から数えて２本目と右端から数えて３本目のゲート電極を有しており、一方入力部Ｂに接続されるＮＭＯＳトランジスタは、図１１の左端から数えて３本目と右端から数えて２本目のゲート電極を有している。このため、ＮＭＯＳトランジスタの素子領域４両端からの位置を入力部ＡとＢとに対して対称にすることができる。
【００５１】
よって、図８に示した２入力ＮＡＮＤ回路の効果に加え、入力信号によるばらつきのない２入力ＮＡＮＤ回路を実現できる。
【００５２】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係る２入力ＮＯＲ回路の平面図である。図１４は、図１３に示した２入力ＮＯＲ回路のXIV−XIV線に沿った断面図である。図１５は、図１３に示した２入力ＮＯＲ回路の等価回路図である。なお、図１３において、各配線は簡略化して示している。
【００５３】
Ｐ型半導体領域６の上には、ゲート絶縁膜９を介してゲート電極ＧＮ１，ＧＮ２が設けられている。Ｎ型半導体領域７の上には、ゲート絶縁膜９を介してゲート電極ＧＰ１，ＧＰ２が設けられている。Ｎ型半導体領域８には、ゲート絶縁膜９を介してゲート電極ＧＰ３，ＧＰ４が設けられている。
【００５４】
Ｐ型半導体領域６には、ゲート電極ＧＮ１を有するＮＭＯＳトランジスタＮＭ１と、ゲート電極ＧＮ２を有するＮＭＯＳトランジスタＮＭ２とが設けられている。またＮ型半導体領域７には、ゲート電極ＧＰ１を有するＰＭＯＳトランジスタＰＭ１と、ゲート電極ＧＰ２を有するＰＭＯＳトランジスタＰＭ２とが設けられている。Ｎ型半導体領域８には、ゲート電極ＧＰ３を有するＰＭＯＳトランジスタＰＭ３と、ゲート電極ＧＰ４を有するＰＭＯＳトランジスタＰＭ４とが設けられている。
【００５５】
具体的には、ゲート電極ＧＮ１両側のＰ型半導体領域６内には、ｎ＋拡散層ＤＮ１（ドレイン）とｎ＋拡散層ＤＮ２（ソース）とが設けられている。ゲート電極ＧＮ２両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ２（ソース）とｎ＋拡散層ＤＮ３（ドレイン）とが設けられている。すなわち、ＮＭ１のソースと、ＮＭ２のソースとは、共通の拡散層により構成されている。
【００５６】
ゲート電極ＧＰ１両側のＮ型半導体領域７内には、ｐ＋拡散層ＤＰ１（ソース）とｐ＋拡散層ＤＰ２（ドレイン）とが設けられている。ゲート電極ＧＰ２両側のＮ型半導体領域８内には、上記ｐ＋拡散層ＤＰ２（ソース）とｐ＋拡散層ＤＰ３（ドレイン）とが設けられている。すなわち、ＰＭ１のドレインと、ＰＭ２のソースとは、共通の拡散層により構成されている。ゲート電極ＧＰ３両側のＮ型半導体領域８内には、ｐ＋拡散層ＤＰ４（ドレイン）とｐ＋拡散層ＤＰ５（ソース）とが設けられている。ゲート電極ＧＰ４両側のＮ型半導体領域８内には、上記ｐ＋拡散層ＤＰ５（ドレイン）とｐ＋拡散層ＤＰ６（ソース）とが設けられている。すなわち、ＰＭ３のソースと、ＰＭ４のドレインとは、共通の拡散層により構成されている
ゲート電極ＧＮ２，ＧＰ１，ＧＰ４は、入力部Ａに接続されている。ゲート電極ＧＮ１，ＧＰ２，ＧＰ３は、入力部Ｂに接続されている。
【００５７】
ｐ＋拡散層ＤＰ１は、配線Ｍ１を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ２は、配線Ｍ２を介してノードＮ１に接続されている。ｐ＋拡散層ＤＰ３とｎ＋拡散層ＤＮ１とは、配線Ｍ３を介して出力部ＯＵＴに接続されている。ｎ＋拡散層ＤＮ２は、配線Ｍ４を介して接地電圧ｇｎｄに接続されている。ｎ＋拡散層ＤＮ３とｐ＋拡散層ＤＰ４とは、配線Ｍ５を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ５は、配線Ｍ６を介してノードＮ１に接続されている。ｐ＋拡散層ＤＰ６は、配線Ｍ７を介して電源電圧Ｖｄｄに接続されている。
【００５８】
このように構成されたＣＭＯＳデバイスでは、ＰＭ１とＰＭ４とで１つのＰＭＯＳトランジスタＰＭＴ１を構成し、ＰＭ２とＰＭ３とで１つのＰＭＯＳトランジスタＰＭＴ２を構成している。結果として、図１５に示すように、ＮＭ１、ＮＭ２、ＰＭＴ１及びＰＭＴ２で２入力ＮＯＲ回路が構成されている。
【００５９】
以上詳述したように本実施形態では、ＮＭ１、ＮＭ２、ＰＭＴ１及びＰＭＴ２で２入力ＮＯＲ回路を構成する際に、ＰＭＴ１のゲート電極を２本に分割し、素子領域４端の夫々Ｎ型半導体領域７とＮ型半導体領域８とに配置する。また、ＰＭＴ２のゲート電極を２本に分割し、夫々Ｎ型半導体領域７とＮ型半導体領域８とのＰ型半導体領域６側に配置する。さらに、ＮＭ１とＮＭ２とをＰ型半導体領域６に配置するようにしている。
【００６０】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い２入力ＮＯＲ回路を構成することができる。
【００６１】
なお、Ｐ型半導体領域６に形成されるＮＭＯＳトランジスタは、２個以上の偶数（すなわち、ゲート電極が、隣接する２本以上の偶数）であればよい。またＮ型半導体領域７とＮ型半導体領域８とのうち少なくともいずれか一方に形成されるＰＭＯＳトランジスタは、２個以上（すなわち、ゲート電極が、隣接する２本以上）であればよい。
【００６２】
次に、他の２入力ＮＯＲ回路の構成について説明する。図１６は、他の２入力ＮＯＲ回路の平面図である。図１７は、図１６に示した２入力ＮＯＲ回路の等価回路図である。なお、図１６に示した２入力ＮＯＲ回路の断面図は、図１４において配線が異なるだけで、構造は同じであるため図面は省略する。
【００６３】
図１６に示した２入力ＮＯＲ回路は、２つの入力部Ａ，Ｂに対して形状依存によるばらつきがおきないように、ＰＭＯＳトランジスタをＬ方向の素子領域４端から対称に配置したものである。
【００６４】
等価回路図に示すように、直列に接続されたＰＭ１及びＰＭ２と、直列に接続されたＰＭ３及びＰＭ４とを並列に接続することにより、入力部Ａ及びＢに対して対称となるようにゲート電極を配置している。つまり、入力部Ａに接続されるＰＭＯＳトランジスタは、図１６の左端から数えて１本目と右端から数えて２本目のゲート電極を有しており、一方入力部Ｂに接続されるＰＭＯＳトランジスタは、図１６の左端から数えて２本目と右端から数えて１本目のゲート電極を有している。このため、ＰＭＯＳトランジスタの素子領域４両端からの位置を入力部ＡとＢとに対して対称にすることができる。
【００６５】
よって、図１３に示した２入力ＮＯＲ回路の効果に加え、入力信号によるばらつきのない２入力ＮＯＲ回路を実現できる。
【００６６】
次に、さらに他の２入力ＮＯＲ回路の構成について説明する。図１８は、他の２入力ＮＯＲ回路の平面図である。図１９は、図１８に示した２入力ＮＯＲ回路のXIX−XIX線に沿った断面図である。
【００６７】
図１８に示した２入力ＮＯＲ回路は、図１３に示した２入力ＮＯＲ回路に比べてＰＭＯＳトランジスタが１つ少ない。すなわち、入力部Ａに接続されるＰＭＯＳトランジスタをＰＭ１により構成し、入力部Ｂに接続されるＰＭＯＳトランジスタをＰＭ２とＰＭ３とにより構成している。
【００６８】
図１８に示した２入力ＮＯＲ回路においても、図１５に示した等価回路図と同じ回路を構成することができる。また、ＮＭＯＳトランジスタを素子領域４中央に形成し、ＰＭＯＳトランジスタを素子領域４端に形成することができる。よって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い２入力ＮＯＲ回路を構成することができる。
【００６９】
また、図１３に示した２入力ＮＯＲ回路に比べてＮ型半導体領域８に形成するゲート電極を少なくすることができる。よって、２入力ＮＯＲ回路をより簡単に構成することができる。
【００７０】
（第５の実施形態）
図２０は、本発明の第５の実施形態に係る３入力ＮＡＮＤ回路の平面図である。図２１は、図２０に示した３入力ＮＡＮＤ回路のXXI−XXI線に沿った断面図である。図２２は、図２０に示した３入力ＮＡＮＤ回路の等価回路図である。
【００７１】
Ｐ型半導体領域６の上には、ゲート絶縁膜９を介してゲート電極ＧＮ１，ＧＮ２，ＧＮ３，ＧＮ４，ＧＮ５，ＧＮ６が設けられている。Ｎ型半導体領域７の上には、ゲート絶縁膜９を介してゲート電極ＧＰ１，ＧＰ２，ＧＰ３が設けられている。Ｎ型半導体領域８には、ゲート絶縁膜９を介してゲート電極ＧＰ４，ＧＰ５，ＧＰ６が設けられている。
【００７２】
Ｐ型半導体領域６には、ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６が設けられている。またＮ型半導体領域７には、ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３が設けられている。Ｎ型半導体領域８には、ＰＭＯＳトランジスタＰＭ４，ＰＭ５，ＰＭ６が設けられている。
【００７３】
具体的には、ゲート電極ＧＮ１両側のＰ型半導体領域６内には、ｎ＋拡散層ＤＮ１（ドレイン）とｎ＋拡散層ＤＮ２（ソース）とが設けられている。ゲート電極ＧＮ２両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ２（ドレイン）とｎ＋拡散層ＤＮ３（ソース）とが設けられている。すなわち、ＮＭ１のソースと、ＮＭ２のドレインとは、共通の拡散層により構成されている。ゲート電極ＧＮ３両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ３（ドレイン）とｎ＋拡散層ＤＮ４（ソース）とが設けられている。すなわち、ＮＭ２のソースと、ＮＭ３のドレインとは、共通の拡散層により構成されている。ゲート電極ＧＮ４両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ４（ソース）とｎ＋拡散層ＤＮ５（ドレイン）とが設けられている。すなわち、ＮＭ３のソースと、ＮＭ４のソースとは、共通の拡散層により構成されている。
【００７４】
ゲート電極ＧＮ５両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ５（ソース）とｎ＋拡散層ＤＮ６（ドレイン）とが設けられている。すなわち、ＮＭ４のドレインと、ＮＭ５のソースとは、共通の拡散層により構成されている。ゲート電極ＧＮ６両側のＰ型半導体領域６内には、上記ｎ＋拡散層ＤＮ６（ソース）とｎ＋拡散層ＤＮ７（ドレイン）とが設けられている。すなわち、ＮＭ５のドレインと、ＮＭ６のソースとは、共通の拡散層により構成されている。
【００７５】
ゲート電極ＧＰ１両側のＮ型半導体領域７内には、ｐ＋拡散層ＤＰ１（ソース）とｐ＋拡散層ＤＰ２（ドレイン）とが設けられている。ゲート電極ＧＰ２両側のＮ型半導体領域７内には、上記ｐ＋拡散層ＤＰ２（ドレイン）とｐ＋拡散層ＤＰ３（ソース）とが設けられている。すなわち、ＰＭ１のドレインと、ＰＭ２のソースとは、共通の拡散層により構成されている。ゲート電極ＧＰ３両側のＮ型半導体領域７内には、上記ｐ＋拡散層ＤＰ３（ソース）とｐ＋拡散層ＤＰ４（ドレイン）とが設けられている。すなわち、ＰＭ２のソースと、ＰＭ３のソースとは、共通の拡散層により構成されている。
【００７６】
ゲート電極ＧＰ４両側のＮ型半導体領域８内には、ｐ＋拡散層ＤＰ５（ドレイン）とｐ＋拡散層ＤＰ６（ソース）とが設けられている。ゲート電極ＧＰ５両側のＮ型半導体領域８内には、上記ｐ＋拡散層ＤＰ６（ソース）とｐ＋拡散層ＤＰ７（ドレイン）とが設けられている。すなわち、ＰＭ４のソースと、ＰＭ５のソースとは、共通の拡散層により構成されている。ゲート電極ＧＰ６両側のＮ型半導体領域８内には、上記ｐ＋拡散層ＤＰ７（ドレイン）とｐ＋拡散層ＤＰ８（ソース）とが設けられている。すなわち、ＰＭ５のドレインと、ＰＭ６のドレインとは、共通の拡散層により構成されている。
【００７７】
ゲート電極ＧＮ１，ＧＮ６，ＧＰ３，ＧＰ４は、入力部Ａに接続されている。ゲート電極ＧＮ２，ＧＮ５，ＧＰ２，ＧＰ５は、入力部Ｂに接続されている。ゲート電極ＧＮ３，ＧＮ４，ＧＰ１，ＧＰ６は、入力部Ｃに接続されている。
【００７８】
ｐ＋拡散層ＤＰ１は、配線Ｍ１を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ２は、配線Ｍ２を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ３は、配線Ｍ３を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ４とｎ＋拡散層ＤＮ１とは、配線Ｍ４を介して出力部ＯＵＴに接続されている。ｎ＋拡散層ＤＮ２は、配線Ｍ５を介してノードＮ１に接続されている。ｎ＋拡散層ＤＮ３は、配線Ｍ６を介してノードＮ２に接続されている。ｎ＋拡散層ＤＮ４は、配線Ｍ７を介して接地電圧ｇｎｄに接続されている。ｎ＋拡散層ＤＮ５は、配線Ｍ８を介してノードＮ２に接続されている。ｎ＋拡散層ＤＮ６は、配線Ｍ９を介してノードＮ１に接続されている。ｎ＋拡散層ＤＮ７とｐ＋拡散層ＤＰ５とは、配線Ｍ１０を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ６は、配線Ｍ１１を介して電源電圧Ｖｄｄに接続されている。ｐ＋拡散層ＤＰ７は、配線Ｍ１２を介して出力部ＯＵＴに接続されている。ｐ＋拡散層ＤＰ８は、配線Ｍ１３を介して電源電圧Ｖｄｄに接続されている。
【００７９】
このように構成されたＣＭＯＳデバイスでは、ＮＭ１とＮＭ６とで１つのＮＭＯＳトランジスタＮＭＴ１を構成し、ＮＭ２とＮＭ５とで１つのＮＭＯＳトランジスタＮＭＴ２を構成し、ＮＭ３とＮＭ４とで１つのＮＭＯＳトランジスタＮＭＴ３を構成している。また、ＰＭ３とＰＭ４とで１つのＰＭＯＳトランジスタＰＭＴ１を構成し、ＰＭ２とＰＭ５とで１つのＰＭＯＳトランジスタＰＭＴ２を構成し、ＰＭ１とＰＭ６とで１つのＰＭＯＳトランジスタＰＭＴ３を構成している。結果として、図２２に示すように、ＮＭＴ１〜３及びＰＭＴ１〜３で３入力ＮＡＮＤ回路が構成されている。
【００８０】
以上詳述したように本実施形態では、ＮＭＴ１〜３及びＰＭＴ１〜３で３入力ＮＡＮＤ回路を構成する際に、夫々のトランジスタのゲート電極を２本に分割して素子領域４に配置するようにしている。さらに、ＮＭＯＳトランジスタを素子領域４中央部に配置し、ＰＭＯＳトランジスタを素子領域４端に配置するようにしている。
【００８１】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い３入力ＮＡＮＤ回路を構成することができる。
【００８２】
なお、Ｐ型半導体領域６に形成されるＮＭＯＳトランジスタは、６個以上の偶数（すなわち、ゲート電極が、隣接する６本以上の偶数）であればよい。またＮ型半導体領域７とＮ型半導体領域８とのうち少なくともいずれか一方に形成されるＰＭＯＳトランジスタは、２個以上（すなわち、ゲート電極が、隣接する２本以上）であればよい。
【００８３】
次に、他の３入力ＮＡＮＤ回路の構成について説明する。図２３は、他の３入力ＮＡＮＤ回路の平面図である。
【００８４】
図２３に示した３入力ＮＡＮＤ回路において、Ｎ型半導体領域７にはＰＭＯＳトランジスタＰＭ１が設けられている。Ｎ型半導体領域８にはＰＭＯＳトランジスタＰＭ２，ＰＭ３が設けられている。このようにして、図２２の等価回路図に示す３入力ＮＡＮＤ回路が構成されている。すなわち、図２３に示した３入力ＮＡＮＤ回路は、図２０に示した３入力ＮＡＮＤ回路と比較して、ＰＭＴ１〜３のゲート電極を分割しないで３入力ＮＡＮＤ回路を構成したものである。
【００８５】
このようにして３入力ＮＡＮＤ回路を構成しても、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができる。また、ゲート電極の本数を少なくすることができる。
【００８６】
次に、さらに他の３入力ＮＡＮＤ回路の構成について説明する。図２４は、他の３入力ＮＡＮＤ回路の平面図である。
【００８７】
図２４において、Ｎ型半導体領域７にはＰＭＯＳトランジスタＰＭ１が設けられている。Ｎ型半導体領域８にはＰＭＯＳトランジスタＰＭ２が設けられている。さらに、ＳＯＩ基板のＳｉ層３には、素子領域１３が形成されている。この素子領域１３の周囲には、素子領域４と同様に素子分離領域５が形成されている。素子領域１３には、低濃度のＮ型不純物が拡散されてＮ型半導体領域１４が形成されている。
【００８８】
素子領域１３上には、素子領域４上のゲート電極と並行にゲート電極ＧＰ３が設けられている。ゲート電極ＧＰ３両側のＮ型半導体領域１４内には、夫々Ｐ型拡散層が形成され、ソース及びドレインが形成されている。このようにして、ＰＭＯＳトランジスタＰＭ３が形成されている。ＰＭＯＳトランジスタＰＭ３のゲート電極ＧＰ３は、入力部Ｃに接続されている。ＰＭＯＳトランジスタＰＭ３のソースは電源電圧Ｖｄｄに接続されている。ＰＭＯＳトランジスタＰＭ３のドレインは出力部ＯＵＴに接続されている。
【００８９】
このようにして３入力ＮＡＮＤ回路を構成してもＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができる。また、ＰＭＯＳトランジスタを全て素子領域端に配置することができるため、ＰＭＯＳトランジスタの性能をより向上させることができる。
【００９０】
（第６の実施形態）
図２５は、本発明の第６の実施形態に係る３入力ＮＯＲ回路の平面図である。図２６は、図２５に示した３入力ＮＯＲの等価回路図である。なお、図２５に示した３入力ＮＯＲの断面図は、配線の接続以外は図２１と同じであるため省略する。
【００９１】
Ｐ型半導体領域６には、ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６が設けられている。またＮ型半導体領域７には、ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３が設けられている。Ｎ型半導体領域８には、ＰＭＯＳトランジスタＰＭ４，ＰＭ５，ＰＭ６が設けられている。
【００９２】
ゲート電極ＧＮ３，ＧＮ４，ＧＰ１，ＧＰ６は、入力部Ａに接続されている。ゲート電極ＧＮ２，ＧＮ５，ＧＰ２，ＧＰ５は、入力部Ｂに接続されている。ゲート電極ＧＮ１，ＧＮ６，ＧＰ３，ＧＰ４は、入力部Ｃに接続されている。
【００９３】
ＰＭ１のソースは、電源電圧Ｖｄｄに接続されている。ＰＭ１のドレインとＰＭ２のソースとは、ノードＮ１に接続されている。ＰＭ２のドレインとＰＭ３のソースとは、ノードＮ２に接続されている。ＰＭ３のドレインとＮＭ１のドレインとは、出力部ＯＵＴに接続されている。ＮＭ１のソースとＮＭ２のソースとは、接地電圧ｇｎｄに接続されている。ＮＭ２のドレインとＮＭ３のドレインとは、出力部ＯＵＴに接続されている。ＮＭ３のソースとＮＭ４のソースとは、接地電圧ｇｎｄに接続されている。ＮＭ４のドレインとＮＭ５のドレインとは、出力部ＯＵＴに接続されている。ＮＭ５のソースとＮＭ６のソースとは、接地電圧ｇｎｄに接続されている。ＮＭ６のドレインとＰＭ４のドレインとは、出力部ＯＵＴに接続されている。ＰＭ４のソースとＰＭ５のドレインとは、ノードＮ２に接続されている。ＰＭ５のソースとＰＭ６のドレインとは、ノードＮ１に接続されている。ＰＭ６のソースは、電源電圧Ｖｄｄに接続されている。
【００９４】
図２６の等価回路において、ＰＭＴ１は、ＰＭ１とＰＭ６とにより構成されている。ＰＭＴ２は、ＰＭ２とＰＭ５とにより構成されている。ＰＭＴ３は、ＰＭ３とＰＭ４とにより構成されている。ＮＭＴ１は、ＮＭ３とＮＭ４とにより構成されている。ＮＭＴ２は、ＮＭ２とＮＭ５とにより構成されている。ＮＭＴ３は、ＮＭ１とＮＭ６とにより構成されている。このようにして、３入力ＮＯＲ回路が構成されている。
【００９５】
以上詳述したように本実施形態では、ＮＭＴ１〜３及びＰＭＴ１〜３で３入力ＮＯＲ回路を構成する際に、夫々のトランジスタのゲート電極を２本に分割して素子領域４に配置するようにしている。さらに、ＮＭＯＳトランジスタを素子領域４中央部に配置し、ＰＭＯＳトランジスタを素子領域４端に配置するようにしている。
【００９６】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い３入力ＮＯＲ回路を構成することができる。
【００９７】
なお、Ｐ型半導体領域６に形成されるＮＭＯＳトランジスタは、６個以上の偶数（すなわち、ゲート電極が、隣接する６本以上の偶数）であればよい。またＮ型半導体領域７とＮ型半導体領域８とのうち少なくともいずれか一方に形成されるＰＭＯＳトランジスタは、３個以上（すなわち、ゲート電極が、隣接する３本以上）であればよい。
【００９８】
次に、他の３入力ＮＯＲ回路の構成について説明する。図２７は、他の３入力ＮＯＲ回路の平面図である。
【００９９】
図２７に示した３入力ＮＯＲ回路は、図２６の等価回路図において、ＰＭＴ１のゲート電極を分割しないでＰＭ１として３入力ＮＯＲ回路を構成している。その他の構成は図２５と同じである。
【０１００】
このようにして３入力ＮＯＲ回路を構成しても、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができる。また、ゲート電極の本数を少なくすることができる。
【０１０１】
また、Ｎ型半導体領域８に配設するゲート電極を１本にして３入力ＮＯＲ回路を構成することも可能である。図２８は、このように構成された３入力ＮＯＲ回路の平面図である。
【０１０２】
図２８に示した３入力ＮＯＲ回路は、図２６の等価回路において、ＰＭＴ１とＰＭＴ２とのゲート電極を分割しないで、夫々ＰＭ１とＰＭ２として３入力ＮＯＲ回路を構成している。その他の構成は図２８と同じである。
【０１０３】
このようにして３入力ＮＯＲ回路を構成することで、さらにゲート電極の本数を少なくすることができる。またＮ型半導体領域８に形成されるＰＭＯＳトランジスタを素子領域４端のみに形成することができるため、ＰＭＯＳトランジスタの性能をより向上することができる。
【０１０４】
また、ＰＭ１を素子領域１３に形成するようにしてもよい。図２９は、このように構成された３入力ＮＯＲ回路の平面図である。
【０１０５】
このようにして３入力ＮＯＲ回路を構成することで、素子領域の最も端に形成できるＰＭＯＳトランジスタを３つにすることができる。これにより、図２８に示した３入力ＮＯＲ回路に比べて、ＰＭＯＳトランジスタの性能をより向上させることができる。
【０１０６】
さらに、ＰＭ２を素子領域１３に形成するようにしてもよい。図３０は、このように構成された３入力ＮＯＲ回路の平面図である。
【０１０７】
このようにして３入力ＮＯＲ回路を構成することで、全てのＰＭＯＳトランジスタを素子領域の最も端に形成することができる。これにより、図２９に示した３入力ＮＯＲ回路に比べて、ＰＭＯＳトランジスタの性能をより向上させることができる。
【０１０８】
（第７の実施形態）
図３１は、本発明の第７の実施形態に係る２入力排他的論理和回路（以後、ＸＯＲ回路と称す）の平面図である。図３２は、図３１に示した２入力ＸＯＲ回路のXXXII−XXXII線に沿った断面図である。図３３は、図３１に示した２入力ＸＯＲ回路の等価回路図である。
【０１０９】
ＳＯＩ基板のＳｉ層３には、素子領域４と素子領域１５とが設けられている。素子領域１５は、素子領域４と同じように、Ｐ１ブロック−Ｎブロック−Ｐ２ブロックのサンドイッチ構造になっている。また、素子領域１５には、Ｐ型半導体領域１６と、Ｎ型半導体領域１７，１８が設けられている。
【０１１０】
Ｐ型半導体領域６には、ＮＭＯＳトランジスタＮＭ１，ＮＭ２が設けられている。またＮ型半導体領域７には、ＰＭＯＳトランジスタＰＭ１，ＰＭ２が設けられている。Ｎ型半導体領域８には、ＰＭＯＳトランジスタＰＭ３，ＰＭ４が設けられている。
【０１１１】
Ｐ型半導体領域１６には、ＮＭＯＳトランジスタＮＭ３，ＮＭ４，ＮＭ５が設けられている。またＮ型半導体領域１７には、ＰＭＯＳトランジスタＰＭ５，ＰＭ６が設けられている。Ｎ型半導体領域８には、ＰＭＯＳトランジスタＰＭ７，ＰＭ８が設けられている。
【０１１２】
ゲート電極ＧＮ２，ＧＮ３，ＧＰ１，ＧＰ４，ＧＰ７は、入力部Ａに接続されている。ゲート電極ＧＮ１，ＧＮ４，ＧＰ２，ＧＰ３，ＧＰ６は、入力部Ｂに接続されている。ゲート電極ＧＮ４，ＧＰ５，ＧＰ８は、接続部Ｃに接続されている。
【０１１３】
ＰＭ１のソースは、電源電圧Ｖｄｄに接続されている。ＰＭ１のドレインとＰＭ２のソースとは、ノードＮ１に接続されている。ＰＭ２のドレインとＮＭ１のドレインとは、接続部Ｃに接続されている。ＮＭ１のソースとＮＭ２のソースとは、接地電圧ｇｎｄに接続されている。ＮＭ２のドレインとＰＭ３のドレインとは、接続部Ｃに接続されている。ＰＭ３のソースとＰＭ４のドレインとは、ノードＮ１に接続されている。ＰＭ４のソースは、電源電圧Ｖｄｄに接続されている。
【０１１４】
ＰＭ５のソースは、電源電圧Ｖｄｄに接続されている。ＰＭ５のドレインとＰＭ６のソースとは、ノードＮ２に接続されている。ＰＭ６のドレインとＮＭ３のドレインとは、出力部ＯＵＴに接続されている。ＮＭ３のソースとＮＭ４のドレインとは、ノードＮ３に接続されている。ＮＭ４のソースとＮＭ５のソースとは、接地電圧ｇｎｄに接続されている。ＮＭ５のドレインとＰＭ７のドレインとは、出力部ＯＵＴに接続されている。ＰＭ７のソースとＰＭ８のドレインとは、ノードＮ２に接続されている。ＰＭ８のソースは、電源電圧Ｖｄｄに接続されている。
【０１１５】
図３３の等価回路図において、ＰＭＴ１は、ＰＭ１とＰＭ４とにより構成されている。ＰＭＴ２は、ＰＭ２とＰＭ３とにより構成されている。ＰＭＴ３は、ＰＭ５とＰＭ８とにより構成されている。このようにして、２入力ＸＯＲ回路が構成されている。
【０１１６】
以上詳述したように本実施形態では、２入力ＸＯＲ回路を構成する際に、ＰＭＴ１〜３のゲート電極を夫々２本分割する。そして、ＮＭＯＳトランジスタを素子領域の中央部に配置し、ＰＭＯＳトランジスタを素子領域端に配置するようにしている。
【０１１７】
したがって本実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良い２入力ＸＯＲ回路を構成することができる。
【０１１８】
また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを素子領域に対称性よく配置することができるため、性能ばらつきの少ないＣＭＯＳデバイスを形成することができる。
【０１１９】
次に、他の２入力ＸＯＲ回路の構成について説明する。図３４は、他の２入力ＸＯＲ回路の平面図である。
【０１２０】
図３４に示した２入力ＸＯＲ回路は、図３３の等価回路図で示したＰＭＴ３を、ＰＭ５のみで構成したものである。その他の構成は、図３１と同じである。
【０１２１】
このようにして２入力ＸＯＲ回路を構成しても、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができる。また、ゲート電極の本数を少なくすることができる。上記説明した２つの２入力ＸＯＲ回路は、基板面積や必要な性能等により、使い分けて用いることが可能である。
【０１２２】
（第８の実施形態）
第８の実施形態は、上記説明した各回路を用いてＡＮＤ−ＮＯＲ回路を構成したものである。図３５は、本発明の第８の実施形態に係るＡＮＤ−ＮＯＲ回路の回路図である。
【０１２３】
２つのＡＮＤ回路には、夫々入力部Ａ，Ｂと入力部Ｄ，Ｅとが接続されている。各ＡＮＤ回路の出力は、ＮＯＲ回路に入力されている。このようにして、４入力のＡＮＤ−ＮＯＲ回路が構成されている。
【０１２４】
図３６は、ＡＮＤ回路をＮＡＮＤ回路とインバータ回路とで置き換えたＡＮＤ−ＮＯＲ回路の回路図である。図３６に示すように、ＡＮＤ回路をＮＡＮＤ回路とインバータ回路とで置き換えることで、図３５に示したＡＮＤ−ＮＯＲ回路を構成することができる。また、ノード／Ｎ１及び／Ｎ２は、夫々ノードＮ１及びＮ２の反転のデータが入力されるノードを表している。
【０１２５】
図３７は、図３６に示したＡＮＤ−ＮＯＲ回路のレイアウト図である。図３７に示したＮＡＮＤ回路、インバータ回路及びＮＯＲ回路は、上記実施形態で示した回路を表している。電源電圧Ｖｄｄの供給ライン及び接地電圧ｇｎｄの供給ラインは、レイアウトを説明するために示しており、各回路への配線は省略している。
【０１２６】
図３７に示すように、上記実施形態で示したＮＡＮＤ回路、インバータ回路及びＮＯＲ回路を組み合わせることで、ＡＮＤ−ＮＯＲ回路を構成することができる。また、ＮＡＮＤ回路、インバータ回路及びＮＯＲ回路は、上記実施形態で説明したようにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させるよう配置して構成されている。したがって、これらを用いたＡＮＤ−ＮＯＲ回路においても、性能がよく、且つ性能バラツキの少ない回路を構成することができる。
【０１２７】
（第９の実施形態）
第９の実施形態は、上記実施形態で説明したベーシックセルを複数個備えて半導体集積回路を構成したものである。図３８は、この半導体集積回路のレイアウト図である。
【０１２８】
半導体集積回路は、機能ブロックと、外部回路との接続を行うパッドと、複数のスタンダードセルとを備えている。機能ブロック、パッド及びスタンダードセルとの間には、配線（図示せず）が設けられている。スタンダードセルは、複数のベーシックセルＢＣを備えている。このベーシックセルＢＣは、上記実施形態で示したインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路及びＸＯＲ回路から任意に選択して搭載することができる。各スタンダードセルは同一の回路を備えている必要はなく、各スタンダードセルで異なる回路からなるベーシックセルＢＣを備えていてもよい。また、１つのスタンダードセルが備えるベーシックセルＢＣの個数は、任意に設定可能である。なお、各ベーシックセルＢＣは、素子分離領域（図示せず）により電気的に分離されている。
【０１２９】
このように、各ベーシックセルを用いて簡単に半導体集積回路を構成することができる。これにより、性能が良く、且つ性能バラツキの少ない大規模な集積回路を構成することができる。また、セルベースＡＳＩＣ（Application Specific Integrated Circuit）に適用することも可能である。
【０１３０】
（第１０の実施形態）
第１０の実施形態は、素子領域をドーナツ形状にし、ゲート電極を素子領域の中心から放射状に配置してＣＭＯＳデバイスを構成したものである。図３９は、本発明の第１０の実施形態に係るＣＭＯＳデバイスの平面図である。
【０１３１】
ＳＯＩ基板のＳｉ層３には、ドーナツ形状を有する素子領域１９が設けられている。素子領域１９の中央部と素子領域１９の外周の外側とには素子分離領域５が設けられている。素子領域１９の上には、素子領域１９の中心から放射状にゲート絶縁膜９を介して複数のゲート電極２０が配設されている。このゲート電極２０は、素子領域１９の中心で接続されている。
【０１３２】
図４０は、図３９に示したＣＭＯＳデバイスを用いて構成したＮＭＯＳトランジスタの平面図である。図４１は、図４０に示したＮＭＯＳトランジスタの等価回路図である。素子領域１９には、低濃度のＰ型不純物が拡散されてＰ型半導体領域２１が形成されている。各ゲート電極２０の間のＰ型半導体領域２１には、夫々ｎ＋拡散層が形成されている。複数のｎ＋拡散層には、交互にノードＮ１とＮ２とが接続されている。ゲート電極２０には、入力部ＩＮが接続されている。このようにして、図４１に示したＮＭＯＳトランジスタが形成されている。なお、不純物の導電型を変えることでＰＭＯＳトランジスタについても同様に形成することができる。
【０１３３】
また、図３９に示したＣＭＯＳデバイスを用いてインバータ回路を構成することも可能である。図４２は、図３９に示したＣＭＯＳデバイスを用いて構成したインバータ回路の平面図である。インバータ回路の等価回路図は、図７と同じである。
【０１３４】
素子領域１９の中心線から半分の領域には、低濃度のＮ型不純物が拡散されてＮ型半導体領域２２が形成されている。素子領域１９の他の半分の領域には、低濃度のＰ型不純物が拡散されてＰ型半導体領域２３が形成されている。Ｎ型半導体領域２２には、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４が形成されている。また、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４の隣接するソース／ドレインは、同一のｐ＋拡散層に形成されている。Ｐ型半導体領域２３には、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４が形成されている。また、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４の隣接するソース／ドレインは、同一のｎ＋拡散層に形成されている。
【０１３５】
このように、ドーナツ形状の素子領域１９に、放射状のゲート電極２０を配設しているため、チャネル幅方向と平行な素子領域端が存在しない。ゆえに、各ゲート電極を素子領域端から等距離にすることができる。よって、素子領域１９にトランジスタ或いはインバータ回路を形成することで、ＰＭＯＳトランジスタ同志及びＮＭＯＳトランジスタ同志の性能ばらつきを低減することができる。これにより、性能が安定したトランジスタ及びインバータ回路を形成することができる。
【０１３６】
また、素子領域の形状は、四角形であってもよい。図４３は、四角形の素子領域２４を有するＣＭＯＳデバイスの平面図である。素子領域２４にトランジスタ或いはインバータ回路を形成しても同様の効果を得ることができる。
【０１３７】
また、ゲート電極２０は、中央部で接続されていなくてもよい。図４４は、図３９に示したＣＭＯＳデバイスにおいてゲート電極が中央部で接続されていない場合のＣＭＯＳデバイスを示す平面図である。素子領域１９の上には、素子領域１９の中心から放射状にゲート絶縁膜９を介して複数のゲート電極２５が配設されている。このゲート電極２５は、素子領域１９の中心で接続されていない。このように構成されたＣＭＯＳデバイスにおいても、各ゲート電極を素子領域端から等距離にすることができる。
【０１３８】
図４５は、図４４に示したＣＭＯＳデバイスを用いて構成した２入力ＮＡＮＤ回路の平面図である。２入力ＮＡＮＤ回路の等価回路図は、図１０と同じである。
【０１３９】
素子領域１９の中心線から半分の領域には、低濃度のＮ型不純物が拡散されてＮ型半導体領域２２が形成されている。素子領域１９の他の半分の領域には、低濃度のＰ型不純物が拡散されてＰ型半導体領域２３が形成されている。Ｎ型半導体領域２２には、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４が形成されている。また、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４の隣接するソース／ドレインは、同一のｐ＋拡散層に形成されている。Ｐ型半導体領域２３には、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４が形成されている。また、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４の隣接するソース／ドレインは、同一のｎ＋拡散層に形成されている。
【０１４０】
このようにして２入力ＮＡＮＤ回路を形成することで、ＰＭＯＳトランジスタ同志及びＮＭＯＳトランジスタ同志の性能ばらつきを低減することができる。これにより、性能が安定した２入力ＮＡＮＤ回路を形成することができる。
【０１４１】
また、素子領域の形状は、四角形であってもよい。図４６は、四角形の素子領域２４を有するＣＭＯＳデバイスの平面図である。素子領域２４に２入力ＮＡＮＤ回路を形成しても同様の効果を得ることができる。
【０１４２】
（第１１の実施形態）
第１１の実施形態は、素子領域を円にしてＣＭＯＳデバイスを構成したものである。図４７は、四角形の素子領域２４を有するＣＭＯＳデバイスの平面図である。
【０１４３】
ＳＯＩ基板のＳｉ層３には、円形状を有する素子領域２６が設けられている。素子領域２６の周囲には素子分離領域５が設けられている。素子領域２６の上の中央部には、ゲート電極２７が配設されている。このゲート電極２７は、ＮＭＯＳトランジスタに用いられる。素子領域２６の上の端付近には、ゲート電極２８が配設されている。このゲート電極２８は、ＰＭＯＳトランジスタに用いられる。
【０１４４】
このように、円形状を有する素子領域２６の端にＰＭＯＳトランジスタを形成し、素子領域２６の中央部にＮＭＯＳトランジスタを形成することで、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができる
図４８は、図４７に示したＣＭＯＳデバイスを用いて構成したインバータ回路を示す平面図である。インバータ回路の等価回路図は、図７と同じである。
【０１４５】
素子領域２６の中央部には、低濃度のＰ型不純物が拡散されてＰ型半導体領域２９が形成されている。素子領域２６のＰ型半導体領域２９外側には、低濃度のＮ型不純物が拡散されてＮ型半導体領域３０が形成されている。
【０１４６】
Ｐ型半導体領域２９の上には、ゲート絶縁膜９を介して円形のゲート電極２７が設けられている。ゲート電極２８両側のＰ型半導体領域２９には、夫々ｎ＋拡散層が形成されてソース及びドレインが形成されている。Ｎ型半導体領域３０の上には、ゲート絶縁膜９を介して円形のゲート電極２８が設けられている。ゲート電極２８両側のＰ型半導体領域２９には、夫々ｐ＋拡散層が形成されてソース及びドレインが形成されている。
【０１４７】
このように構成されたインバータ回路において、インバータ回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上させることができる。この結果、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの性能を向上させることができるため、より性能の良いインバータ回路を構成することができる。
【０１４８】
また、素子領域の形状は、四角形であってもよい。図４９は、四角形の素子領域３１を有するＣＭＯＳデバイスの平面図である。素子領域３１の上には、四角形のゲート電極３２，３３が配設されている。素子領域３１にインバータ回路を形成しても同様の効果を得ることができる。
【０１４９】
また、ゲート電極は完全な円である必要は無く、一部が切断されていてもよい。
【０１５０】
また上記各実施形態において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート幅Ｗは等しい大きさで描かれているが、必ずしも等しい大きさである必要はない。また、素子領域の大きさや形状を部分的に変えることで、トランジスタ毎にゲート幅Ｗを変えても本発明の効果は全く変わらない。
【０１５１】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。なお、課題を解決するための手段に記載される第１の視点の半導体装置は、下記のように構成することができる。
【０１５２】
（１）第１の視点の半導体装置において、
前記第１Ｎ型ＭＯＳトランジスタは、４つ以上の偶数からなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、２入力ＮＡＮＤ回路を構成する。
【０１５３】
（２）第１の視点の半導体装置において、
前記第１Ｎ型ＭＯＳトランジスタは、２つからなり、
前記第１Ｐ型ＭＯＳトランジスタは、２つからなり、
前記第２Ｐ型ＭＯＳトランジスタは、２つからなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、２入力ＮＯＲ回路を構成する。
【０１５４】
（３）第１の視点の半導体装置において、
前記第１Ｎ型ＭＯＳトランジスタは、２つ以上の偶数からなり、
前記第１Ｐ型ＭＯＳトランジスタと第２Ｐ型ＭＯＳトランジスタのうち少なくとも一方は、２つ以上からなり、
前記第１Ｎ型ＭＯＳトランジスタ、第１Ｐ型ＭＯＳトランジスタ及び第２Ｐ型ＭＯＳトランジスタは、２入力ＮＯＲ回路を構成する。
【図面の簡単な説明】
【０１５５】
【図１】本発明の第１の実施形態に係るＣＭＯＳデバイスの平面図。
【図２】図１に示したＣＭＯＳデバイスのII−II線に沿った断面図。
【図３】Ｐ型半導体領域６に１つのＮＭＯＳトランジスタ、Ｎ型半導体領域７及びＰ２ブロックに夫々１つのＰＭＯＳトランジスタを備えたＣＭＯＳデバイスの平面図。
【図４】図３に示したＣＭＯＳデバイスのIV−IV線に沿った断面図。
【図５】本発明の第２の実施形態に係るインバータ回路の平面図。
【図６】図５に示したインバータ回路のVI−VI線に沿った断面図。
【図７】図５に示したインバータ回路の等価回路図。
【図８】本発明の第３の実施形態に係る２入力ＮＡＮＤ回路の平面図。
【図９】図８に示した２入力ＮＡＮＤ回路のIX−IX線に沿った断面図。
【図１０】図８に示した２入力ＮＡＮＤ回路の等価回路図。
【図１１】２入力ＮＡＮＤ回路の他の一例を示す平面図。
【図１２】図１１に示した２入力ＮＡＮＤ回路の等価回路図。
【図１３】本発明の第４の実施形態に係る２入力ＮＯＲ回路の平面図。
【図１４】図１３に示した２入力ＮＯＲ回路のXIV−XIV線に沿った断面図。
【図１５】図１３に示した２入力ＮＯＲ回路の等価回路図。
【図１６】２入力ＮＯＲ回路の他の一例を示す平面図。
【図１７】図１６に示した２入力ＮＯＲ回路の等価回路図。
【図１８】２入力ＮＯＲ回路の他の一例を示す平面図。
【図１９】図１８に示した２入力ＮＯＲ回路のXIX−XIX線に沿った断面図。
【図２０】本発明の第５の実施形態に係る３入力ＮＡＮＤ回路の平面図。
【図２１】図２０に示した３入力ＮＡＮＤ回路のXXI−XXI線に沿った断面図。
【図２２】図２０に示した３入力ＮＡＮＤ回路の等価回路図。
【図２３】３入力ＮＡＮＤ回路の他の一例を示す平面図。
【図２４】３入力ＮＡＮＤ回路の他の一例を示す平面図。
【図２５】本発明の第６の実施形態に係る３入力ＮＯＲ回路の平面図。
【図２６】図２５に示した３入力ＮＯＲの等価回路図。
【図２７】３入力ＮＯＲ回路の他の一例を示す平面図。
【図２８】３入力ＮＯＲ回路の他の一例を示す平面図。
【図２９】３入力ＮＯＲ回路の他の一例を示す平面図。
【図３０】３入力ＮＯＲ回路の他の一例を示す平面図。
【図３１】本発明の第７の実施形態に係る２入力ＸＯＲ回路の平面図。
【図３２】図３１に示した２入力ＸＯＲ回路のXXXII−XXXII線に沿った断面図。
【図３３】図３１に示した２入力ＸＯＲ回路の等価回路図。
【図３４】２入力ＸＯＲ回路の他の一例を示す平面図。
【図３５】本発明の第８の実施形態に係るＡＮＤ−ＮＯＲ回路の回路図。
【図３６】ＡＮＤ回路をＮＡＮＤ回路とインバータ回路とで置き換えて図３５に示したＡＮＤ−ＮＯＲ回路を構成した回路図。
【図３７】図３６に示したＡＮＤ−ＮＯＲ回路のレイアウト図。
【図３８】半導体集積回路のレイアウト図。
【図３９】本発明の第１０の実施形態に係るＣＭＯＳデバイスの平面図。
【図４０】図３９に示したＣＭＯＳデバイスを用いて構成したＮＭＯＳトランジスタの平面図。
【図４１】図４０に示したＮＭＯＳトランジスタの等価回路図。
【図４２】図３９に示したＣＭＯＳデバイスを用いて構成したインバータ回路の平面図。
【図４３】図３９に示した素子領域が四角形である場合のＣＭＯＳデバイスの平面図。
【図４４】図３９に示したＣＭＯＳデバイスにおいてゲート電極が中央部で接続されていない場合のＣＭＯＳデバイスを示す平面図。
【図４５】図４４に示したＣＭＯＳデバイスを用いて構成した２入力ＮＡＮＤ回路の平面図。
【図４６】図４４に示した素子領域が四角形である場合のＣＭＯＳデバイスの平面図。
【図４７】本発明の第１１の実施形態に係るＣＭＯＳデバイスの平面図。
【図４８】図４７に示したＣＭＯＳデバイスを用いて構成したインバータ回路を示す平面図。
【図４９】図４７に示した素子領域が四角形である場合のＣＭＯＳデバイスの平面図。
【図５０】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとにおける素子領域端からの距離とトランジスタの電流駆動力との関係を示す図。
【図５１】インバータ回路の一例を示す平面図。
【符号の説明】
【０１５６】
ＮＭ１〜６…ＮＭＯＳトランジスタ、ＰＭ１〜８…ＰＭＯＳトランジスタ、ＮＭＴ１〜３…ＮＭＯＳトランジスタ、ＰＭＴ１〜３…ＰＭＯＳトランジスタ、ＩＮ，Ａ，Ｂ，Ｄ，Ｅ…入力部、Ｃ…接続部、ＯＵＴ…出力部、Ｖｄｄ…電源電圧、ｇｎｄ…接地電圧、Ｍ１〜Ｍ１５…配線、Ｎ１，Ｎ２，Ｎ３…ノード、ＢＣ…ベーシックセル、ＧＮ１〜６，ＧＰ１〜８…ゲート電極、ＤＮ１〜７…ｎ＋拡散層、ＤＰ１〜８…ｐ＋拡散層、１…基板、２…埋め込み絶縁層、３…活性層、４，１３，１５，１９，２４，２６，３１，３４，３５…素子領域、５，３６…素子分離領域、６，１６，２１，２３，２９…Ｐ型半導体領域、７，８，１４，１７，１８，２２，３０…Ｎ型半導体領域、９…ゲート絶縁膜、１０，１１，１２，２０，２５，２７，２８，３２，３３，３７，３８…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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