(57)【要約】【課題】  本発明は半導体素子と外部接続端子との間で配線の引き回しを行うビルドアップ層を有する半導体装置の製造方法に関し、高精度でかつ配線の自由度の高い半導体装置を容易に製造することを課題とする。【解決手段】  ウェハ１に再配線層７を形成する工程と、再配線層７が形成されたウェハ１をエキスパンドタイプのダイシングテープ１０に搭載してダイシング処理を行う工程と、ダイシングの値にダイシングテープ１０を拡張させて隣接する半導体素子１Ａ間に間隙１３を形成する工程と、間隙１３を含み半導体素子１Ａ上にビルドアップ層１６を形成することにより半導体装置連続体２５を形成する工程と、半導体装置連続体２５をダイシングすることにより半導体装置３０を形成する工程とを有する。【選択図】  図１０
2005322858.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子が形成された半導体基板の素子形成面側に第１の配線層を形成する工程と、
前記第１の配線層が形成された半導体基板の裏面側を拡張基材上に搭載し、該半導体基板を前記半導体素子単位に個片化する第１の分割処理を行う工程と、
前記分割処理する工程が終了した後、前記拡張基材を拡張することにより、隣接する前記半導体素子間に間隙を形成する工程と、
前記半導体素子間に形成された間隙を含み、分割された複数の前記半導体素子を樹脂により封止する工程と、
前記樹脂の前記第１の配線層と対応する位置にビアを形成する工程と、
前記ビアが形成された前記樹脂の表面に、該ビアを介して第１の配線層と接続する第２の配線層を形成することにより半導体装置連続体を形成する工程と、
前記半導体装置連続体を前記間隙内で切断処理することにより半導体装置を個片化する第２の分割処理工程と
を有すことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記拡張基材は、拡張可能なダイシングテープであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記第１の配線層を形成する工程は、
表面に、電極と、金属含有樹脂よりなる絶縁膜とが露出する構造を有する前記半導体基板を形成する工程と、
無電解めっきにより、前記絶縁膜及び前記電極上にシード層を形成する工程と、
前記シード層をめっき給電層として電解めっきを行うことにより、金属膜パターンを形成する工程と、
前記金属膜パターンをマスクにして前記シード層をエッチングすることにより、前記第１の配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記金属含有樹脂は、パラジウムを含有するエポキシ樹脂であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置連続体を形成する工程は、
前記ビアが形成された樹脂の上部にビルドアップ法を用いて前記第２の配線層を多層形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１及び第２の分割処理をダイシングにより行うことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の分割処理を行う前に、前記半導体基板の背面研磨処理を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に半導体素子と外部接続端子との間で配線の引き回しを行うビルドアップ層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、マルチメディア機器を実現すためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェースとなる実装技術の高密度化が進められている。そのような要求に応じる半導体パッケージとして、チップサイズと略同等の大きさにパッケージされたＣＳＰ（チップサイズパッケージ）がある。
【０００３】
このＣＳＰにも種々のタイプが提供されているが、一般にいずれのタイプのＣＳＰも、半導体素子と実装時に外部接続が行われる外部接続端子（例えば、はんだバンプ等）との間にインターポーザを配設した構成となっている。これは、半導体素子に形成されているパッドはウェハプロセスにより形成されるため高精度であるのに対し、外部接続端子は実装基板の配線ルールに基づいたピッチで足るため、パッドの精度に対して低い精度でよい。このため、半導体素子と外部接続端子との間にインターポーザが配設された構成とされている。
【０００４】
従来では、インターポーザとして通常樹脂基板を用いており、半導体素子とこの樹脂基板との接続はワイヤーボンディング法か或はフリップチップ接合法を用いていた。しかしながら、半導体素子と樹脂基板との間に精度差があるため、半導体素子の高密度化及び小型化に伴い、半導体素子のパッドに対応して樹脂基板に電極を形成することが困難となる。このため、ＣＳＰのインターポーザとして樹脂基板を用いることが困難となってきている。
【０００５】
そこで、例えば特許文献１に示されるように、ビルドアップ技術を用いてＣＳＰのインターポーザを作成することが考案されている。引用文献１に開示された半導体装置の製造方法では、先ずウェハをダイシングすることにより個片化された半導体素子を基板に形成された凹部内に搭載し、その上部に層間導通部を有した絶縁層を形成し、更にこの絶縁層の上部にビルドアップ技術を用いて層間導通部と電気的に接続されたビルドアップ層を形成する方法が採られていた。
【特許文献１】特開２００２−１６１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置の製造方法では、半導体基板を個片化し基板に搭載した後にビルドアップ処理を行うため、半導体素子が高密度化、高精度化されている場合には、やはり基板に対する半導体素子の位置決めを高精度に行う必要があり、その作業が困難となる。また、ビルドアップ処理の前に半導体素子を個片化するため、個片化後の半導体素子の取り扱いが面倒であるという問題点がある。
【０００７】
一方、この問題点を解決する方法として、ウェハ上の半導体素子を個片化することなく、ウェハレベルで半導体素子上にビルドアップ層を形成する、いわゆるウェハレベルプロセスで半導体装置を製造することが考えられる。しかしながら、従来のウェハレベルプロセスでの半導体装置の製造方法では、ビルドアップ層の形成領域がダイシングにより個片化される半導体素子の面積と同一であり、これより広くビルドアップ層を形成（ファンアウト）することができない。このため、従来のウェハレベルプロセスでは、ビルドアップ層に形成される配線の引き回しの自由度が低いという問題点があった。
【０００８】
本発明は上記の点に鑑みてなされたものであり、高精度でかつ配線の自由度の高い半導体装置を容易に製造しうる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１０】
請求項１記載の発明に係る半導体装置の製造方法は、
複数の半導体素子が形成された半導体基板の素子形成面側に第１の配線層を形成する工程と、
前記第１の配線層が形成された半導体基板の裏面側を拡張基材上に搭載し、該半導体基板を前記半導体素子単位に個片化する第１の分割処理を行う工程と、
前記分割処理する工程が終了した後、前記拡張基材を拡張することにより、隣接する前記半導体素子間に間隙を形成する工程と、
前記半導体素子間に形成された間隙を含み、分割された複数の前記半導体素子を樹脂により封止する工程と、
前記樹脂の前記第１の配線層と対応する位置にビアを形成する工程と、
前記ビアが形成された前記樹脂の表面に、該ビアを介して第１の配線層と接続する第２の配線層を形成することにより半導体装置連続体を形成する工程と、
前記半導体装置連続体を前記間隙内で切断処理することにより半導体装置を個片化する第２の分割処理工程とを有すことを特徴とするものである。
【００１１】
上記発明によれば、半導体基板の分割処理後に拡張基材を拡張することにより隣接する半導体素子間に間隙を形成し、この半導体素子間に形成された間隙を含んで半導体素子上に第２の配線層を形成するため、第２の配線層の形成領域は半導体素子の上部に加え、間隔の形成位置にも形成することが可能となる。これにより、第２の配線層を形成する際の自由度を高めることができる。また、半導体素子の大きさに拘束されることなく、第２の配線層の形成領域を設定できるため、半導体素子の大きさに変更があった場合であっても、これに容易に対応することが可能となる。
【００１２】
また、請求項２記載の発明は、
請求項１記載の半導体装置の製造方法において、
前記拡張基材は、拡張可能なダイシングテープであることを特徴とするものである。
【００１３】
上記発明によれば、ダイシングテープを利用して隣接する半導体素子間に間隙を形成することができるため、第１の分割処理と半導体素子間に間隙を形成する処理を連続的に行うことが可能となり、半導体装置の製造方法の効率化及び簡単化を図ることができる。
【００１４】
また、請求項３記載の発明は、
請求項１または２記載の半導体装置の製造方法において、
前記第１の配線層を形成する工程は、
表面に、電極と、金属含有樹脂よりなる絶縁膜とが露出する構造を有する前記半導体基板を形成する工程と、
無電解めっきにより、前記絶縁膜及び前記電極上にシード層を形成する工程と、
前記シード層をめっき給電層として電解めっきを行うことにより、金属膜パターンを形成する工程と、
前記金属膜パターンをマスクにして前記シード層をエッチングすることにより、前記第１の配線層を形成する工程とを有することを特徴とするものである。
【００１５】
上記発明によれば、シード層を形成するのに高価なスパッタ装置を特別に導入する必要がなく、一般的な実装ラインで膨大な設備投資を行うことなく極めて低コストでシード層を形成することができる。これにより、半導体装置の製造コストを大幅に低減することができる。
【００１６】
また、請求項４記載の発明は、
請求項３記載の半導体装置の製造方法において、
前記金属含有樹脂は、パラジウムを含有するエポキシ樹脂であることを特徴とするものである。
【００１７】
上記発明のように、金属含有樹脂としてはパラジウムを含有するエポキシ樹脂を用いることが望ましい。
【００１８】
また、請求項５記載の発明は、
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置連続体を形成する工程は、
前記ビアが形成された樹脂の上部にビルドアップ法を用いて前記第２の配線層を多層形成する工程とを有することを特徴とするものである。
【００１９】
上記発明によれば、第２の配線層をビルドアップ形成する前に、複数の半導体素子及び分割時に形成された間隔が樹脂により封止されるため、この封止された樹脂上に第２の配線層をビルドアップ形成することができる。これにより、第２の配線層を上記樹脂上に形成するこができるため、高精度で信頼性の高い第２の配線層を形成することが可能となる。
【００２０】
また、請求項６記載の発明は、
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１及び第２の分割処理をダイシングにより行うことを特徴とするものである。
【００２１】
上記発明によれば、第１及び第２の分割処理を共にダイシングにより行うことにより、単一のダイシング装置で各分割処理を行うことができ、低コストで各分割処理を行うことができる。
【００２２】
また、請求項７記載の発明は、
前記第１の分割処理を行う前に、前記半導体基板の背面研磨処理を行うことを特徴とするものである。
【００２３】
上記発明によれば、第１の分割処理を行う前に半導体基板の背面研磨処理を実施しておくことにより、分割処理時において半導体基板の切断量を少なくすることができ、よって効率よく分割処理を行うことができる。
【発明の効果】
【００２４】
本発明によれば、第２の配線層の形成領域は半導体素子の上部に加え、間隔の形成位置にも形成することが可能となるため、第２の配線層を形成する際の自由度を高めることができる。また、半導体素子の大きさに拘束されることなく、第２の配線層の形成領域を設定できるため、半導体素子の大きさに変更があった場合であっても、これに容易に対応することが可能となる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２６】
図１乃至図１７は、本発明である半導体装置の製造方法の一実施例を製造手順に沿って示す図である。本発明に係る半導体装置の製造方法では、先ず図１に示すような半導体基板１を用意する。
【００２７】
この半導体基板１はシリコンウェハ（以下、ウェハ１という）であり、予め別プロセスにより複数の半導体素子が形成されている。この各半導体素子は、例えばメモリとして機能するものであり、各素子領域の外周位置にはアルミ電極３が形成されている。また、ウェハ１の表面（素子形成面側）には、アルミ電極３の形成位置を除きパッシベーション膜２が形成されている。このパッシベーション膜２は、例えばシリコン窒化膜（ＳｉＮ）である。
【００２８】
尚、上記のようにウェハ１は多数の半導体素子が形成されてるが、以後の説明に用いる図１乃至図７においては、図示及び説明の便宜上、ウェハ１に複数形成された半導体素子の内、１個の半導体素子のみを拡大して示すものとする。また、図８乃至図１７においては、ウェハ１に複数形成された半導体素子の内、隣接した２個の半導体素子のみを拡大して示すものとする。
【００２９】
上記構成とされたウェハ１に対しては、先ず図２に示されるように、アルミ電極３上にニッケル膜４が無電解めっきにより形成される。これにより、パッシベーション膜２のアルミ電極３上に形成された孔はニッケル膜４により埋められた状態となる。
【００３０】
続いて、パッシベーション膜２の上面に感光性を有する樹脂の塗布液を塗布（又はフィルムを貼着）することにより、例えば１０〜２０μｍの厚さで絶縁膜５を形成する。この絶縁膜５の材質としては、金属含有樹脂又はシロキサン系樹脂が使用される。
【００３１】
金属含有樹脂としては、めっき触媒となる金属の粒子が分散された樹脂を使用することができる。また、めっき触媒となる金属の化合物（塩化物、水酸化物、酸化物等）も使用することができる。そのような金属としては、パラジウムや白金等があり、特にパラジウムが好適であり、塩化パラジウムや硫酸パラジウムが使用されている。
【００３２】
また、樹脂としてしは、好適にはエポキシ樹脂やポリイミド樹脂と等が使用されるが、特に限定されるものではない。つまり、金属含有樹脂は、何らかのめっき触媒が含有された樹脂を使用することができる。金属含有樹脂の好適な一例としては、無電解めっきの触媒作用を有するパラジウム（Ｐｄ）が１％前後含有され、ヤング率が４ＧＰａ程度の感光性を有するエポキシ系樹脂が使用される。
【００３３】
また、シロキサン系樹脂の好適な一例としては、高耐熱性芳香族樹脂成分により形成されたシロキサン樹脂を基本骨格とするネガ型の感光性材料（シロキサン成分量：１０〜７０％）で、ヤング率が９０〜５００ＭＰａのものが使用される。
【００３４】
次に、図３に示すように、絶縁膜５に対してフォトリソグラフィ法に基づいて露光・現像することにより、アルミ電極３上の絶縁膜５に開口部５ａを形成する。その後に、絶縁膜５を熱処理することにより硬化させる。よって、開口部５ａの形成位置では、ニッケル膜４が露出した状態となる。
【００３５】
次に、図４に示すように、絶縁膜５及びニッケル膜４の上部に無電解めっきにより膜厚が１μｍ程度のシード層６を形成する。本実施例では、シード層６としてニッケル（Ｎｉ）を用いている。このシード層６の無電解めっきの際、下地の絶縁膜５は前記のように金属含有樹脂よりなり、この金属含有樹脂の表面にはパラジウムが表出した状態となっている。よって、このような金属含有樹脂をシード層６として無電解めっきを実施することにより、信頼性よくめっきが施され所要の膜特性を有するシード層６を得ることができる。
【００３６】
上記のように本実施例では、無電解めっきの触媒作用を有するパラジウムを含有した絶縁膜５（金属含有樹脂）をウェハ1に形成しておくことにより、シード層６を無電解めっきにより形成することができる。このため、本実施例では高価なスパッタ装置を特別に導入することなくシード層６を形成できるようになり、製造コストの大幅な低減を図ることができる。
【００３７】
尚、シード層６の形成は、必ずしも本実施例のように絶縁膜５を形成した上でシード層６を無電解めっきにより形成する方法に限定されるものではない。具体的には、スパッタ法によりパッシベーション膜２及びニッケル膜４の上部に銅（Ｃｕ）等よりなるシード層を形成することとしてもよい。
【００３８】
上記のようにシード層６が形成されると、続いて後述する再配線層７に対応した開口部を有するレジスト（図示せず）をウェハ１上に形成する。そして、シード層６をめっき給電層として利用し、電解めっきによりレジストの開口部内に銅からなる膜厚が５〜２０μｍの再配線層７を形成する。
【００３９】
その後、レジストを除去することにより、図５に示すように、再配線層７の形成位置を除きシード層６が露出した状態のウェハ１が形成される。更に、再配線層７をマスクとしてシード層６をエッチング処理することにより、図６に示されるように、再配線層７の形成位置を除き絶縁膜５が露出した状態のウェハ１が形成される。これにより、再配線層７がウェハ１上に形成された状態となる。尚、図１乃至図６を用いて説明した各処理は、請求項に記載の「第１の配線層を形成する工程」に相当する。
【００４０】
上記のようにして再配線層７が形成されると、続いてウェハ１の再配線層７が形成された面にＢＧテープ８（バックグラインドテープ）が貼着されると共に、このウェハ１は研磨装置に装着されてウェハ１の背面研磨処理（バックグラインド処理）が実施される。これにより図７に示すようにウェハ１は薄型化し、ウェハ１の厚さＷは例えば２０〜５０μｍ程度となる。このように、ウェハレベルで各半導体素子の背面を背面研磨することにより、効率よく半導体素子の薄型化を図ることができる。
【００４１】
この背面研磨処理が終了すると、図８に示すように、ウェハ１はダイシングテープ１０に装着される。ダイシングテープ１０は、リング状のダイシングフレーム９に保持されている。また、ダイシングテープ１０の表面には貼着材が配設されており、これによりウェハ１の背面（裏面側）はダイシングテープ１０に貼着される。また、ウェハ１がダイシングテープ１０に貼着されると、ＢＧテープ８が剥がされる
このダイシングテープ１０は請求項に記載した拡張基材として機能するものであり、エキスパンドタイプのダイシングテープである。よって後述するように、このダイシングテープ１０に引っ張り力を印加することにより、ダイシングテープ１０はエキスパンドされる（拡張される）。
【００４２】
上記のようにウェハ１がダイシングテープ１０に貼着されると、ウェハ１はダイシング装置に装着され、図９に示すように、ダイシングブレード１２を用いて所定のダイシング位置１１においてダイシング処理（分割処理）が行われる。これにより、ウェハ１は各半導体素子単位に個片化される（以下、個片化された半導体手素子を半導体素子１Ａという）。
【００４３】
このダシング処理の際、ウェハ１には比較的大きな力作用するが、半導体素子１Ａはダイシングテープ１０に貼着された状態を維持しているため、ダイシング処理時に個片化された半導体素子１Ａがダイシングテープ１０から離脱するようなことはない。また本実施例では、ダイシング処理を実施する前にウェハ１の背面研磨処理を実施しているため、ダイシング処理時におけるウェハ１の切断量を少なくすることができ、よって効率よくダイシング処理を行うことができる。尚、図７乃至図９を用いて説明した各処理は、請求項に記載の「第１の分割処理を行う工程」に相当する。尚、ダイシング処理の際にダイシングテープ１０の厚さ方向の一部がブレード１２により切り込まれても、後工程でダイシングテープ１０を拡張するため問題はない。
【００４４】
ウェハ１に対するダイシング処理が終了すると、続いて図１０に示すように、ダイシングテープ１０に対して外側に向け引っ張り力を印加する（図中、引っ張り力を矢印で示す）。前記のようにダイシングテープ１０はエキスパンドタイプであるため、引っ張り力を印加することにより拡張する。この際、引っ張り力はダイシングテープ１０の全面において略均一に作用するよう設定されている。
【００４５】
このように、ダイシングテープ１０に対して外側に向け引っ張り力を印加して拡張処理を行うことにより、隣接する半導体素子１Ａの間には間隙１３が形成される。この間隙１３の寸法Ｌは、ダイシングテープ１０の拡張可能範囲において任意に設定することができる。具体的には、間隙１３の寸法Ｌは、半導体素子１Ａの大きさ、及び後述するビルドアップ層１６の形成面積等により設定される。
【００４６】
また、本実施例ではダイシングテープ１０を用いて間隙１３を形成する構成としている。このため、ダイシングテープ１０は、ダイシング処理時においてはその本来的な半導体素子１Ａの保持機能を奏し、また拡張処理時においては間隙１３を形成する機能を奏する。
【００４７】
このように、エキスパンドタイプのダイシングテープ１０を用いることにより、第１のダイシング処理と間隙１３を形成する処理を連続的に行うことが可能となり、半導体装置の製造効率の向上及び製造作業の簡単化を図ることができる。尚、図７乃至図１０を用いて説明した各処理は、請求項に記載の「半導体素子間に間隙を形成する工程」に相当する。
【００４８】
上記のように隣接する半導体素子１Ａの間に間隙１３が形成されると、続いてダイシングテープ１０上に各半導体素子１Ａを封止する封止樹脂１４を形成する。この封止樹脂１４は、バキュームラミネート法を用いてダイシングテープ１０上に配設される。
【００４９】
具体的には、例えばエポキシ系樹脂よりなる樹脂シートを半導体素子１Ａが搭載されているダイシングテープ１０上に配置し真空引きを行う。これにより、樹脂シートは半導体素子１Ａに密着した状態（ラミネート状態）となり、図１１に示すように半導体素子１Ａを封止した封止樹脂１４が形成される。尚、封止樹脂１４が形成された後、封止樹脂１４の表面を平坦化する処理を実施してもよい。
【００５０】
続いて、封止樹脂１４の再配線層７と対向する所定位置にスルーホール１５が形成される。本実施例では、レーザ加工を用いてスルーホール１５を形成している。しかしながら、スルーホール１５の形成はレーザ加工法に限定されるものではなく、エッチング法を用いて形成することも可能である。図１２は、封止樹脂１４の上記した所定位置にスルーホール１５が形成された状態を示している。
【００５１】
続いて、封止樹脂１４の上部にビルドアップ層１６が形成される。このビルドアップ層１６は、封止樹脂１４をベース基板として形成される。このビルドアップ層１６の形成方法は、周知のビルドアップ方法を適用することができる。また、ビルドアップ方法も特に種類を限定されるものではなく、アディティブ法或はサブトラクティブ法のいずれをも用いることができる。
【００５２】
本実施例では、セミアディティブ法を基本工程とするビルドアップ方法を用いてビルドアップ層１６を形成している。具体的には、封止樹脂１４の上部に銅パターンの形成処理、ビルドアップ層のラミネーション処理、レーザによるスルーホールの形成処理、無電解銅めっき処理、無電解銅めっきのエッチング処理等の各処理を繰り返し実施することにより、所定の積層数を有するビルドアップ層１６を形成している。ビルドアップ法により形成した配線層（第２の配線層）は、間隙１３内に充填された封止樹脂１４上にも延在した構成となる。
【００５３】
ビルドアップ層１６が形成されると、続いてビルドアップ層１６の上部にソルダーレジスト１７が形成される。このソルダーレジスト１７の形成方法としては、例えば印刷法を用いることができる。この印刷法を用いた場合には、ソルダーレジスト１７の形成時に開口部１８も同時に形成することができる。
【００５４】
この開口部１８は、後述するはんだバンプ２１（外部接続端子）の形成位置に形成されている。また、開口部１８の形成位置において、ビルドアップ層１６の最上層に形成された銅パターンが露出した状態となっている。
【００５５】
上記のように開口部１８を有するソルダーレジスト１７が形成されると、続いて開口部１８内にバリアメタル１９が形成される。本実施例のバリアメタル１９は、ニッケル（Ｎｉ）と金（Ａｕ）とを積層した構造とされている。このバリアメタル１９は、例えば無電解めっき法を用いて形成することができる。
【００５６】
このようにバリアメタル１９が形成されると、必要に応じてソルダーレジスト１７の上面にチップコンデンサー２０等の受動素子チップが配設される。図１４は、上記のようにしてソルダーレジスト１７，バリアメタル１９，及びチップコンデンサー２０が設けられた状態を示している。
【００５７】
次に、バリアメタル１９の上部にはんだバンプ２１が形成される。このはんだバンプ２１は、例えばはんだボールをバリアメタル１９上に配置した上でリフロー処理することによりバリアメタル１９上に接合される。図１５は、はんだバンプ２１が形成された状態を示している。
【００５８】
以上の工程を経ることにより、ビルドアップ層１６が形成された複数の半導体素子１Ａが一体化された構造の半導体装置連続体２５が形成される。尚、図１１乃至図１５を用いて説明した各処理は、請求項に記載の「半導体装置連続体を形成する工程」に相当する。
【００５９】
上記のように半導体装置連続体２５が形成されると、続いて図１６に示すようにダイシングブレード１２を用いて半導体装置連続体２５を各半導体装置３０の単位にダイシング処理（分割処理）を行う。この際、切断処理を行うダイシングライン２２は、間隙１３の間の位置（具体的には、間隙１３に延出した第２の配線層の外側部分）に設定されている。
これにより、半導体装置連続体２５は個々の半導体装置３０に個片化され、更にダイシングテープ１０からピックアップされることにより、図１７に示す半導体装置３０が製造される。
【００６０】
本実施例では、上記のように２回のダイシング処理が実施されるが、いずれも同一のダイシング装置を用いてダイシング処理が行われるため、特に設備を増大させる必要はない。よって、低コストでダイシング処理を行うことができる。尚、図１６及び図１７を用いて説明した各処理は、請求項に記載の「第２の分割処理工程」に相当する。
【００６１】
続いて、上記した半導体装置３０を製造するために実施される各工程において、特に図７乃至図１０を用いて説明し半導体素子１Ａ間に間隙１３を形成する工程と、図１１乃至図１５を用いて説明した半導体装置連続体２５を形成する工程とに注目し、以下詳述する。
【００６２】
前記したように本実施例では、図１０を用いて説明したように、ウェハ１をダイシング処理（第１の分割処理）することにより半導体素子１Ａを個片化した後、ダイシングテープ１０を拡張し、隣接する半導体素子１Ａ間に間隙１３を形成している。また、半導体素子１Ａ上にビルドアップ層１６を形成する際、間隙１３をも含めてダイシングテープ１０上に形成された封止樹脂１４をベース基板として形成される。
【００６３】
ここで、ダイシングテープ１０を拡張することなくビルドアップ層１６を形成する方法と、本実施例のようにダイシングテープ１０を拡張処理し間隙１３を形成した構成でビルドアップ層１６を形成する方法とを比較する。
【００６４】
ダイシングテープ１０を拡張することなくビルドアップ層１６を形成する場合、ビルドアップ層１６の形成領域は半導体素子１Ａの面積（図１５に矢印Ｓ１で示す領域）と等しくなる。即ち、半導体素子１Ａの面積よりも広い領域にビルドアップ層１６を形成することはできない。
【００６５】
これに対して本実施例では、ダイシングテープ１０を拡張することにより隣接する半導体素子１Ａ間に間隙１３が形成され、この間隙１３をも含めて半導体素子１Ａを封止するよう形成された封止樹脂１４をベース基板としてビルドアップ層１６を形成している。即ち、間隙１３に形成された封止樹脂１４上にもビルドアップ層１６を形成することが可能となるため、ビルドアップ層１６の形成領域は半導体素子１Ａの面積Ｓ１よりも広い面積（図１５に矢印Ｓ２で示す領域）となる。
【００６６】
これにより、ビルドアップ層１６を設計及び形成する際の自由度を高めることができ、半導体素子１Ａの高密度化に確実に対応することが可能となる。また、ウェハ１半導体素子１Ａの大きさに変更があっても、間隙１３の長さを調整することによりこれに容易に対応することができる。即ち、ビルドアップ層１６の形成領域は、半導体素子１Ａの大きさに拘束されることなく設定することが可能であるため、半導体素子１Ａの変更に容易に対応することができる。
【００６７】
また、ビルドアップ層１６を形成する際、各半導体素子１Ａ間に形成されている間隙１３は封止樹脂１４により埋められた状態であり、かつ、この封止樹脂１４の上面は平滑面となっている。よって、間隙１３上にビルドアップ層１６を形成する構成であっても、ビルドアップ層１６を高精度で、かつ高い信頼性を持って形成することができる。更に、半導体素子１Ａの側面を封止樹脂１４で封止することができ、半導体装置３０の物理的強度を向上することができる。
【図面の簡単な説明】
【００６８】
【図１】図１は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その１）。
【図２】図２は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その２）。
【図３】図３は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その３）。
【図４】図４は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その４）。
【図５】図５は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その５）。
【図６】図６は、本発明の一実施例である半導体装置の製造方法における、第１の配線層を形成する工程を説明するための図である（その６）。
【図７】図７は、本発明の一実施例である半導体装置の製造方法における、背面研磨処理工程を説明するための図である。
【図８】図８は、本発明の一実施例である半導体装置の製造方法における、第１の分割処理を説明するための図である（その１）。
【図９】図９は、本発明の一実施例である半導体装置の製造方法における、第１の分割処理を説明するための図である（その２）。
【図１０】図１０は、本発明の一実施例である半導体装置の製造方法における、隣接する半導体素子間に間隙を形成する工程を説明するための図である。
【図１１】図１１は、本発明の一実施例である半導体装置の製造方法における、半導体装置連続体を形成する工程を説明するための図である（その１）。
【図１２】図１２は、本発明の一実施例である半導体装置の製造方法における、半導体装置連続体を形成する工程を説明するための図である（その２）。
【図１３】図１３は、本発明の一実施例である半導体装置の製造方法における、半導体装置連続体を形成する工程を説明するための図である（その３）。
【図１４】図１４は、本発明の一実施例である半導体装置の製造方法における、半導体装置連続体を形成する工程を説明するための図である（その４）。
【図１５】図１５は、本発明の一実施例である半導体装置の製造方法における、半導体装置連続体を形成する工程を説明するための図である（その５）。
【図１６】図１６は、本発明の一実施例である半導体装置の製造方法における、第２の分割処理工程を説明するための図である（その１）。
【図１７】図１７は、本発明の一実施例である半導体装置の製造方法における、第２の分割処理工程を説明するための図である（その２）。
【符号の説明】
【００６９】
１  ウェハ
１Ａ  半導体素子
２  パッシベーション膜
３  アルミ電極
４  ニッケル膜
５  絶縁膜
６  シード層
７  再配線層
８  ＢＧテープ
１０  ダイシングテープ
１２  ダイシングブレード
１３  間隙
１４  封止樹脂
１５  ビア
１６  ビルドアップ層
２１  はんだバンプ
３０  半導体装置
【図１】
2005322858.tif 000003
【図２】
2005322858.tif 000004
【図３】
2005322858.tif 000005
【図４】
2005322858.tif 000006
【図５】
2005322858.tif 000007
【図６】
2005322858.tif 000008
【図７】
2005322858.tif 000009
【図８】
2005322858.tif 000010
【図９】
2005322858.tif 000011
【図１０】
2005322858.tif 000012
【図１１】
2005322858.tif 000013
【図１２】
2005322858.tif 000014
【図１３】
2005322858.tif 000015
【図１４】
2005322858.tif 000016
【図１５】
2005322858.tif 000017
【図１６】
2005322858.tif 000018
【図１７】
2005322858.tif 000019