(57)【要約】【課題】通常メモリ領域の一部をリダンダンシー領域として用いることで、リダンダンシー領域の増大を抑制する。【解決手段】半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。【選択図】      図１
2005310246.tif 000002
【特許請求の範囲】
【請求項１】
データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックと、複数のリダンダンシーブロックとを有するメモリセルアレイと、
前記ノーマルブロック内の不良ブロックの数が前記リダンダンシーブロックの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、複数の前記ノーマルブロックを夫々が有する複数のバンクにより構成され、且つ前記バンクのうち少なくとも１つは前記リダンダンシーブロックを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記置換回路は、前記メモリセルアレイのアドレス空間が連続になるように置換を行うことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記置換回路は、前記不良ブロックの第１アドレスを記憶する記憶回路と、
前記第１アドレスに基づいて前記不良ブロックが指定されたのを検知する検知回路とを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記不良ブロックと置換される前記ノーマルブロックを選択する選択回路をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の不揮発性メモリセルからなるメモリセルアレイを備えた半導体記憶装置に係り、特にメモリセルアレイの不良を救済するリダンダンシー回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
例えばフラッシュメモリにおいては、一般的に、一括消去の単位となる消去ブロックに不良が発生した場合に、予め用意された冗長なブロック（リダンダンシーブロック）にブロック単位で不良ブロックを置き換える機能を実現するためのリダンダンシー回路が搭載されている。このようなリダンダンシー回路を搭載することで、良品の歩留りを向上させることができる。
【０００３】
しかし、メモリ容量の増大とともに、チップに占めるリダンダンシー領域も増大する。これにより、チップの回路面積が増大してしまう。また、ユーザも多様化し、必ずしも仕様の全メモリ容量を必要としない場合も増加してきている。
【０００４】
このような問題を解決するために、不良ブロックを予備ブロックに置換してもなお不良が残る場合に、その不良領域分だけを非選択化する技術が開示されている（特許文献１参照）。
【０００５】
上記技術の半導体記憶装置は、不良ブロックが発生した場合に、アドレスを順次シフトするように構成されている。したがって、多くの不良ブロックが存在する場合にはアドレスをシフトする回数が増大し、またシフトするアドレス量が順次増大する。このため、データ読み出し等の時間が遅延してしまう。
【特許文献１】特開２００１−２９１３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、通常メモリ領域の一部をリダンダンシー領域として用いることで、リダンダンシー領域の増大を抑制し、さらに従来不良品として扱われていた製品を部分良品として救済することで、歩留りを向上することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックと、複数のリダンダンシーブロックとを有するメモリセルアレイと、前記ノーマルブロック内の不良ブロックの数が前記リダンダンシーブロックの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路とを含む。
【発明の効果】
【０００８】
本発明によれば、通常メモリ領域の一部をリダンダンシー領域として用いることで、リダンダンシー領域の増大を抑制し、さらに従来不良品として扱われていた製品を部分良品として救済することで、歩留りを向上することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
（第１の実施形態）
以下、半導体記憶装置として、電気的に書き換え可能な不揮発性メモリセルを有するフラッシュメモリを例に説明する。
【００１１】
図１は、本発明の第１の実施形態に係るフラッシュメモリの構成を示すブロック図である。
【００１２】
メモリセルアレイ１は、ｎ個のバンクにより構成されている。各バンクｉ（ｉ＝１〜ｎ）は、プリデコーダ２と、ｍ個のブロックＢＬＫ１〜ｍと、例えば１個のリダンダンシーブロックＲＢＬＫｉとにより構成されている。リダンダンシーブロックＲＢＬＫは、不良ブロックが発生した場合に、この不良ブロックと置換されるブロックである。
【００１３】
例えば、本実施形態のフラッシュメモリは、ｎ個のリダンダンシーブロックＲＢＬＫ１〜ｎを備えている。すなわち、不良ブロックがｎ個以下である場合には、不良ブロックと置換されるブロックとして上記リダンダンシーブロックＲＢＬＫ１〜ｎが使用される。さらに本実施形態では、最終バンクｎの一部或いは全部を超過リダンダンシーブロック領域として用いている。
【００１４】
すなわち、不良ブロックがｎ個を超え且つｎ＋ｍ個以下である場合には、不良ブロックと置換されるブロックとして超過リダンダンシーブロックＯＲＢＬＫ１〜ｍが使用される。なお、最終バンクｎは、他のバンク１〜ｎ−１と同じ構成である。また、超過リダンダンシーブロックＯＲＢＬＫは、ブロックＢＬＫと同じ構成である。
【００１５】
各バンクには、バンク内の各ブロックに対して共通に、ローカルアドレス線１３と、ローカル電源線１４と、ローカルデータ線１５とが配設されている。
【００１６】
ローカルアドレス線１３は、各ブロックにアドレス信号を転送する。ローカル電源線１４は、各ブロックにデータ読み出しと、データ書き込み又は消去とに必要な電源を供給する。ローカルデータ線１５は、各ブロックとの間で、読み出しデータと書き込みデータとの転送を行う。
【００１７】
フラッシュメモリには、全バンクに対して共通に、アドレス線１０と、電源線１１と、データ線１２とが配設されている。アドレス線１０は、各ローカルアドレス線１３に接続されている。電源線１１は、各ローカル電源線１４に接続されている。データ線１２は、各ローカルデータ線１５に接続されている。プリデコーダ２は、ローカルアドレス線１３，ローカル電源線１４，ローカルデータ線１５と、アドレス線１０，電源線１１，データ線とを夫々接続し、或いは切断を行う。
【００１８】
アドレス線１０は、全バンクにアドレス信号を転送する。電源線１１は、全バンクにデータ読み出しと、データ書き込み又は消去とに必要な電源を供給する。データ線１２は、全バンクとの間で、読み出しデータと書き込みデータとの転送を行う。
【００１９】
アドレス線１０には、アドレスバッファ３が接続されている。電源線１１には、電源回路４が接続されている。データ線１２には、センスアンプ回路ＳＡ５が接続されている。
【００２０】
アドレスバッファ３は、アドレス信号を出力する。アドレスバッファ３が出力するアドレス信号には、バンクを指定するバンクアドレス信号、ブロックを指定するブロックアドレス信号、ビット線ＢＬを選択するカラムアドレス信号及びワード線ＷＬを選択するロウアドレス信号が含まれる。
【００２１】
電源回路４は、データ読み出しと、データ書き込み又は消去とに必要な電源を供給する。ＳＡ５は、データ読み出し動作によりデータ線１２に読み出されたデータ、或いはベリファイ動作によりデータ線１２に読み出されたデータを検知増幅する。
【００２２】
インターフェース回路６は、外部回路（図示せず）との間でデータやアドレス信号等の授受を行う。インターフェース回路６は、アドレスバッファ３、電源回路４及びセンスアンプ回路ＳＡ５に接続されている。
【００２３】
また、フラッシュメモリは、リダンダンシーヒット回路７と、バンクデコーダ８と、ブロックデコーダ９とを備えている。リダンダンシーヒット回路７は、不良ブロックを指定するアドレス信号が入力された場合、不良ブロックとリダンダンシーブロックとを置換するためのヒット信号ＨＩＴＢＬＫを生成する。そして、このヒット信号ＨＩＴＢＬＫをバンクデコーダ８と、ブロックデコーダ９とに供給する。
【００２４】
バンクデコーダ８は、アドレスバッファ３から入力されるバンクアドレス信号、或いはヒット信号ＨＩＴＢＬＫに基づいてバンクを選択する。ブロックデコーダ９は、アドレスバッファ３から入力されるブロックアドレス信号、或いはヒット信号ＨＩＴＢＬＫ等に基づいてブロックを選択する。
【００２５】
次に、各バンクの構成について説明する。図２は、図１に示したバンクの構成を示すブロック図である。各ブロックＢＬＫは、データ消去の最小単位であり、複数のメモリセルＭＣがマトリックス状に配列されている。各ブロックＢＬＫには、複数のビット線ＢＬと複数のワード線ＷＬとが配設されている。ビット線ＢＬとワード線ＷＬとが交差する位置には、メモリセルＭＣが配置されている。
【００２６】
また、各バンクｉは、例えば１個のリダンダンシーブロックＲＢＬＫｉを備えている。リダンダンシーブロックＲＢＬＫｉは、不良ブロックが発生した場合に、この不良ブロックと置換されるブロックである。
【００２７】
各ブロックＢＬＫには、ロウデコーダ１６とカラムデコーダ１７とが配設されている。具体的には、各ブロックＢＬＫのワード線ＷＬの端部には、ロウデコーダ１６が配置されている。また各ブロックＢＬＫのビット線ＢＬの端部には、カラムデコーダ１７が配置されている。ロウデコーダ１６は、上記ロウアドレス信号に基づいてワード線ＷＬを選択する。カラムデコーダ１７は、上記カラムアドレス信号に基づいてビット線ＢＬを選択する。
【００２８】
また、各ブロックには、サブデコーダ１８が配設されている。サブデコーダ１８には、ブロックデコーダによりブロック選択信号が供給される。このサブデコーダ１８は、ブロック選択信号に基づいてブロックと、ローカルアドレス線１３，ローカル電源線１４，ローカルデータ線１５とを接続し、或いは切断を行う。なお、リダンダンシーブロックＲＢＬＫｉについても同様である。
【００２９】
次に、リダンダンシーヒット回路７の構成について説明する。図３は、図１に示したリダンダンシーヒット回路７の構成を示すブロック図である。リダンダンシーヒット回路７には、アドレスバッファ３から出力されたアドレス信号が入力されている。リダンダンシーヒット回路７は、不良ブロックアドレス記憶回路７ａと、ヒット検知回路７ｂとを備えている。
【００３０】
不良ブロックアドレス記憶回路７ａは、フラッシュメモリの動作確認テストを行った段階で、不良と判定されたブロックのアドレス信号を記憶している。また、不良ブロックアドレス記憶回路７ａは、ｎ個（リダンダンシーブロックＲＢＬＫの数である）の不良ブロックのアドレス信号に加えて、ｍ個（超過リダンダンシーブロックＯＲＢＬＫの数である）の不良ブロックのアドレス信号を記憶している。
【００３１】
ヒット検知回路７ｂは、アドレス信号と、不良ブロックアドレス記憶回路７ａに記憶された不良ブロックアドレス信号とを比較する。そして、一致した場合、ヒット検知回路７ｂは置換先のブロックを指定するヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ＋ｍ）を生成する。そして、このヒット信号ＨＩＴＢＬＫｉをバンクデコーダ８及びブロックデコーダ９に供給する。
【００３２】
次に、バンクデコーダ８の構成について説明する。図４は、図１に示したバンクデコーダ８の構成を示すブロック図である。バンクデコーダ８には、アドレスバッファ３から出力されたバンクアドレス信号と、ヒット信号ＨＩＴＢＬＫｉとが入力されている。バンクデコーダ８は、通常バンク選択回路８ａと、超過リダンダンシーバンク選択回路８ｂとを備えている。
【００３３】
通常バンク選択回路８ａは、バンクアドレス信号とヒット信号ＨＩＴＢＬＫｉとに基づいてバンク１〜ｎ−１の選択を行う。また通常バンク選択回路８ａは、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−１）を生成する。バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−１）は、夫々対応するバンクｉのプリデコーダ２に供給される。
【００３４】
超過リダンダンシーバンク選択回路８ｂは、バンクアドレス信号とヒット信号ＨＩＴＢＬＫｉとに基づいて超過リダンダンシーブロックを備えるバンクｎの選択を行う。また超過リダンダンシーバンク選択回路８ｂは、バンク選択信号ＭＢＬＫｎを生成する。バンク選択信号ＭＢＬＫｎは、バンクｎのプリデコーダ２に供給される。
【００３５】
図５は、プリデコーダ２の一例を示すブロック図である。プリデコーダ２は、スイッチ回路ＳＷ１〜３を備えている。スイッチ回路ＳＷ１〜３には、夫々バンク選択信号ＭＢＬＫが供給されている。スイッチ回路ＳＷ１は、ローカルアドレス線１３に接続されている。スイッチ回路ＳＷ２は、ローカル電源線１４に接続されている。スイッチ回路ＳＷ３は、ローカルデータ線１５に接続されている。スイッチ回路ＳＷ１は、バンク選択信号ＭＢＬＫが活性化されると、ローカルアドレス線１３とアドレス線１０とを接続する。スイッチ回路ＳＷ２及びＳＷ３についても同様である。
【００３６】
図６は、通常バンク選択回路８ａの一例を示す回路図である。なお、図６に示す回路は、１つのバンクｉ（ｉ＝１〜ｎ−１）を選択する回路である。すなわち、通常バンク選択回路８ａは、図６に示す回路を、バンク１〜ｎ−１に対応する数分備えている。
【００３７】
ＮＯＲ回路３０には、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが夫々入力されている。すなわち、ＮＯＲ回路３０は、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍのいずれかが活性化された否かを検出する。ＮＯＲ回路３０から出力された信号は、インバータ回路３１，３２を介してＮＡＮＤ回路３３に入力されている。また、ＮＡＮＤ回路３３には、バンクアドレス信号が入力されている。
【００３８】
ＮＡＮＤ回路３３から出力された信号は、インバータ回路３４を介してＮＯＲ回路３５に入力されている。また、ＮＯＲ回路３５には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ−１）が入力されている。ＮＯＲ回路３５から出力された信号は、インバータ回路３６を介してバンク選択信号ＭＢＬＫｉとして出力される。そして、このバンク選択信号ＭＢＬＫｉは、バンクｉのプリデコーダ２に供給される。
【００３９】
図６において、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化された場合、バンクアドレス信号は、ＮＡＮＤ回路３３により強制的に非選択状態にされる。この場合、バンクの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ−１）に基づいて行われる。
【００４０】
図７は、超過リダンダンシーバンク選択回路８ｂの一例を示す回路図である。ＮＯＲ回路３７には、ヒット信号ＨＩＴＢＬＫｎ〜ＨＩＴＢＬＫｎ＋ｍが夫々入力されている。ＮＯＲ回路３７から出力された信号は、インバータ回路３８を介してＮＯＲ回路３５に入力されている。ＮＯＲ回路３５から出力された信号は、インバータ回路３６を介してバンク選択信号ＭＢＬＫｎとして出力される。そして、このバンク選択信号ＭＢＬＫｎは、バンクｎのプリデコーダ２に供給される。その他の構成は、図６と同じである。
【００４１】
図７において、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化された場合、バンクアドレス信号は、ＮＡＮＤ回路３３により強制的に非選択状態にされる。この場合、バンクの選択は、ヒット信号ＨＩＴＢＬＫｎ〜ｎ＋ｍに基づいて行われる。すなわち、ヒット信号ＨＩＴＢＬＫｎ〜ＨＩＴＢＬＫｎ＋ｍのいずれか１つが活性化された場合、バンクｎが選択される。
【００４２】
次に、ブロックデコーダ９の構成について説明する。図８は、図１に示したブロックデコーダ９の構成を示すブロック図である。ブロックデコーダ９には、アドレスバッファ３から出力されたブロックアドレス信号と、ヒット信号ＨＩＴＢＬＫｉと、バンク選択信号ＭＢＬＫｉとが入力されている。ブロックデコーダ９は、通常ブロック選択回路９ａと、リダンダンシーブロック選択回路９ｂと、超過リダンダンシーブロック選択回路９ｃとを備えている。
【００４３】
通常ブロック選択回路９ａは、ブロックアドレス信号とバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ）とに基づいてブロックＢＬＫ１〜ｍの選択を行う。また通常ブロック選択回路９ａは、ブロック選択信号ＳＢＬＫｉ（ｉ＝１〜ｍ）を生成する。ブロック選択信号ＳＢＬＫｉは、リダンダンシーブロックとして使用されない通常ブロックのサブデコーダ１８に供給される。
【００４４】
リダンダンシーブロック選択回路９ｂは、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ）とヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）とに基づいてリダンダンシーブロックＲＢＬＫ１〜ｎの選択を行う。またリダンダンシーブロック選択回路９ｂは、ブロック選択信号ＳＲＢＬＫｉ（ｉ＝１〜ｎ）を生成する。ブロック選択信号ＳＲＢＬＫｉは、リダンダンシーブロックＲＢＬＫ１〜ｎのサブデコーダ１８に供給される。
【００４５】
超過リダンダンシーブロック選択回路９ｃは、ブロックアドレス信号、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ）、及びヒット信号ＨＩＴＢＬＫｉ（ｉ＝ｎ＋１〜ｎ＋ｍ）に基づいて超過リダンダンシーブロックＯＲＢＬＫの選択を行う。また超過リダンダンシーブロック選択回路９ｃは、ブロック選択信号ＳＯＲＢＬＫｉ（ｉ＝１〜ｍ）を生成する。ブロック選択信号ＳＯＲＢＬＫｉは、超過リダンダンシーブロックＯＲＢＬＫｉのサブデコーダ１８に供給される。
【００４６】
なお、具体的には、上記各ブロック選択信号は、各ブロックに配設されるサブデコーダ１８に供給される。各サブデコーダ１８は、ブロック選択信号に基づいて、ローカルアドレス線１３、ローカル電源線１４及びローカルデータ線１５と、ブロックとを接続し、或いは切断を行う。各サブデコーダ１８は、例えばアドレススイッチ、電源スイッチ及びデータ線スイッチを有し、これらのスイッチにより接続或いは切断を行う。
【００４７】
図９は、通常ブロック選択回路９ａの一例を示す回路図である。なお、図９に示す回路は、１つの通常ブロックＢＬＫｉ（ｉ＝１〜ｍ）を選択する回路である。すなわち、通常ブロック選択回路９ａは、図９に示す回路を、通常ブロックＢＬＫに対応する数分備えている。
【００４８】
ＮＯＲ回路４７には、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが夫々入力されている。ＮＯＲ回路４７から出力された信号は、インバータ回路４８を介してアドレス非選択端子Ａｄｄ_ｄｉｓに入力されている。アドレス非選択端子Ａｄｄ_ｄｉｓは、インバータ回路４０を介してＮＡＮＤ回路４１に入力されている。またブロックアドレス信号は、ＮＡＮＤ回路４１に入力されている。さらにバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ）は、ＮＡＮＤ回路４１に入力されている。ＮＡＮＤ回路４１から出力された信号は、インバータ回路４２を介してＮＯＲ回路４５に入力されている。
【００４９】
バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ）は、ＮＡＮＤ回路４３一方の入力部に入力されている。またＮＡＮＤ回路４３のもう一方の入力部には、接地電圧Ｖｓｓ（ローレベル）が供給されている。ＮＡＮＤ回路４３から出力された信号は、インバータ回路４４を介してＮＯＲ回路４５に入力されている。ＮＯＲ回路４５から出力された信号は、インバータ回路４６を介してブロック選択信号ＳＢＬＫｉとして出力される。
【００５０】
図９において、通常ブロック選択回路９ａは、ブロックアドレス信号により制御されるように構成されている。すなわち、通常ブロックの選択は、ブロックアドレス信号に基づいて行われる。
【００５１】
図１０は、リダンダンシーブロック選択回路９ｂの一例を示す回路図である。なお、図１０に示す回路は、１つのリダンダンシーブロックＲＢＬＫｉ（ｉ＝１〜ｎ）を選択する回路である。すなわち、リダンダンシーブロック選択回路９ｂは、図１０に示す回路を、リダンダンシーブロックＲＢＬＫに対応する数分備えている。
【００５２】
アドレス非選択端子Ａｄｄ_ｄｉｓには、電源電圧Ｖｄｄ（ハイレベル）が供給されている。また、ＮＡＮＤ回路４３には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）が入力されている。ＮＯＲ回路４５から出力された信号は、インバータ回路４６を介してブロック選択信号ＳＲＢＬＫｉとして出力される。その他の構成は、図９と同じである。
【００５３】
図１０において、ブロックアドレス信号は、ＮＡＮＤ回路４１により強制的に非選択状態にされる。この場合、リダンダンシーブロックＲＢＬＫの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）に基づいて行われる。
【００５４】
図１１は、超過リダンダンシーブロック選択回路９ｃの一例を示す回路図である。なお、図１１に示す回路は、１つの超過リダンダンシーブロックを選択する回路である。すなわち、超過リダンダンシーブロック選択回路９ｃは、図１１に示す回路を、超過リダンダンシーブロックに対応する数分備えている。
【００５５】
ＮＯＲ回路４７には、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが夫々入力されている。ＮＯＲ回路４７から出力された信号は、インバータ回路４８を介してアドレス非選択端子Ａｄｄ_ｄｉｓに入力されている。また、ＮＡＮＤ回路４３には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝ｎ＋１〜ｎ＋ｍ）が入力されている。ＮＯＲ回路４５から出力された信号は、インバータ回路４６を介してブロック選択信号ＳＯＲＢＬＫｉとして出力される。その他の構成は、図９と同じである。
【００５６】
図１１において、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化されていない場合、超過リダンダンシーブロックの選択は、ブロックアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫ１〜ＨＩＴＢＬＫｎ＋ｍが活性化された場合、ブロックアドレス信号は、ＮＡＮＤ回路４１により強制的に非選択状態にされる。この場合、超過リダンダンシーブロックの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝ｎ＋１〜ｎ＋ｍ）に基づいて行われる。
【００５７】
このように構成されたフラッシュメモリの動作について説明する。ここで、例えばフラッシュメモリの動作確認テストを行い、ブロック単位で置換する不良がｓブロック分発生したとする。
【００５８】
ｓがｎ以下である場合、不良ブロックはリダンダンシーブロックＲＢＬＫ１〜ｎで置換することができる。よって、超過リダンダンシーブロックＯＲＢＬＫ１〜ｍをリダンダンシー用として使用する必要がなく、通常ブロックとして使用することが可能である。これにより、フラッシュメモリを、全良品として救済することができる。具体的には、ｎ×ｍブロック分の記憶領域を確保することができる。
【００５９】
一方、ｓがｎより大きく且つ（ｎ＋ｍ）以下である場合、ｎ個の不良ブロックはリダンダンシーブロックＲＢＬＫ１〜ｎで置換することができる。また、（ｓ−ｎ）個の不良ブロックは超過リダンダンシーブロックＯＲＢＬＫ１〜ｍで置換することができる。よって、不良ブロックがリダンダンシーブロックＲＢＬＫ１〜ｎを超えた場合でも、部分良品として救済することが可能となる。具体的には、（ｎ×ｍ−（ｓ−ｎ））ブロック分の記憶領域を確保することができる。
【００６０】
さらに、ｓが（ｎ＋ｍ）より大きい場合、不良ブロックをリダンダンシーブロックＲＢＬＫ１〜ｎと超過リダンダンシーブロックＯＲＢＬＫ１〜ｍとで置換することができない。この場合、フラッシュメモリは不良品となる。
【００６１】
ところで、上記実施例では超過リダンダンシーブロック領域に使用するバンクは、１つに限られない。最終コアから２つ分を超過リダンダンシーブロック領域にする場合、リダンダンシーヒット回路７に（ｎ＋２ｍ）個の不良ブロックのアドレス信号を記憶する。このように構成することで、ｓがｎ以下ならば全良品（ｎ×ｍブロック良品）、ｓがｎよりも大きく且つ（ｎ＋２ｍ）以下ならば部分良品（（ｎ×ｍ−（ｓ−ｎ））ブロック良品）としてフラッシュメモリを救済することができる。また、ｓが（ｎ＋２ｍ）より大きければ、フラッシュメモリは不良品となる。
【００６２】
このように、超過リダンダンシーブロック領域として使用するブロック数には自由度がある。よって、製品とする記憶容量の判断基準は、任意に設定可能である。
【００６３】
また、本実施形態のフラッシュメモリは、アドレス空間として上位のアドレスに対応するバンクから順に超過リダンダンシーブロック領域を割り当てるよう構成する。これにより、アドレス空間の連続性は保持したまま、アドレス容量のみが小さくなったことになる。
【００６４】
図１２は、本実施形態のリダンダンシーブロック置換の動作を説明するためのメモリセルアレイ１の概略図である。本実施形態のフラッシュメモリは、リダンダンシーブロック置換を行う際、不良ブロックの内でアドレス空間が下位の不良ブロックから優先してリダンダンシーブロックＲＢＬＫに置換する。さらに、不良ブロックがリダンダンシーブロックＲＢＬＫを超過した場合、不良ブロックの内でアドレス空間が下位の不良ブロックを、最終バンクｎのうちアドレス空間が上位の超過リダンダンシーブロックＯＲＢＬＫから順に置換する。
【００６５】
図１２において、例えばメモリセルアレイ１の構成として、４つのバンク１〜４と、４つのリダンダンシーブロックＲＢＬＫ１〜４と、７つの不良ブロック１〜７とを有するものとする。この場合、不良ブロック１〜４は、夫々リダンダンシーブロックＲＢＬＫ１〜４と置換される。また、不良ブロック５は、超過リダンダンシーブロックＯＲＢＬＫｍと置換される。さらに、不良ブロック６は超過リダンダンシーブロックＯＲＢＬＫｍ−１と置換され、不良ブロック７は超過リダンダンシーブロックＯＲＢＬＫｍ−３と置換される。
【００６６】
このようにすることで、アドレス空間の連続性を保持したまま、且つアドレス容量がアドレス信号の上位から順に小さくなるようにフラッシュメモリを構成することができる。さらに、バンクをまたぐリダンダンシーブロック置換が可能となる。
【００６７】
なお、不良ブロックと置換された超過リダンダンシーブロックのアドレス空間は使用禁止にする。これは、部分良品のフラッシュメモリを使用するユーザ側で管理してもらう。
【００６８】
以上詳述したように本実施形態では、不良ブロックの数がリダンダンシーブロックＲＢＬＫの数を超えた場合、通常のブロックを超過リダンダンシーブロックとして使用するようにしている。さらに、アドレス空間の連続性を保持するように、超過リダンダンシーブロックを割り当てるようにしている。
【００６９】
したがって本実施形態によれば、従来不良品として扱われていた製品を良品として救済することが可能となる。これにより、良品の歩留りを向上することができる。
【００７０】
また、必ずしも使用するか不明なリダンダンシーブロックを多く確保しておく必要がない。これにより、予め用意しておくリダンダンシー領域の増大を抑制することができる。この結果、チップ面積を縮小することが可能となる。
【００７１】
また、アドレス空間の連続性を保持することが可能であるため、当該フラッシュメモリを使用するユーザへの負担が増加することはない。
【００７２】
なお、バンクデコーダ８を構成する通常バンク選択回路８ａと超過リダンダンシーバンク選択回路８ｂとは、対応するプリデコーダ２が夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【００７３】
また、ブロックデコーダ９を構成する通常ブロック選択回路９ａとリダンダンシーブロック選択回路９ｂと超過リダンダンシーブロック選択回路９ｃとは、対応するサブデコーダ１８が夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【００７４】
また、アドレス空間として下位のアドレスに対応するバンクから順に超過リダンダンシーブロック領域を割り当てるようにしてもよい。このように構成しても、アドレス空間の連続性を保持することが可能である。
【００７５】
（第２の実施形態）
第２の実施形態は、あるバンクにデータ書き込み又は消去を行いながら、他のバンクからデータ読み出しを行う（同時実行）ことができるフラッシュメモリに本発明を適用したものである。
【００７６】
図１３は、本発明の第２の実施形態に係るフラッシュメモリの構成を示すブロック図である。図１３に示したフラッシュメモリのリダンダンシーブロックＲＢＬＫは、バンクの制約を受けずに自由に不良ブロックと置換を可能にするために、リダンダンシーブロックにそれぞれ独立にプリデコーダ２ａを設け、且つバンクの外側に配置する構成（独立リダンダンシーブロック）となっている。
【００７７】
メモリセルアレイ１は、ｎ個のバンクにより構成されている。各バンクｉ（ｉ＝１〜ｎ）は、プリデコーダ２ａと、ｍ個のブロックＢＬＫ１〜ｍとにより構成されている。各バンクには、プリデコーダ２ａが配設されている。さらに、各ブロックＢＬＫには、ロウデコーダ１６、カラムデコーダ１７及びサブデコーダ１８が配設されている。
【００７８】
また、メモリセルアレイ１は、バンクと独立してリダンダンシーブロックＲＢＬＫ１〜ｔを有している。すなわち、不良ブロックがｔ個以下である場合には、不良ブロックと置換されるブロックとして上記リダンダンシーブロックＲＢＬＫ１〜ｔが使用される。各リダンダンシーブロックＲＢＬＫには、プリデコーダ２ａ、ロウデコーダ１６、カラムデコーダ１７及びサブデコーダ１８が配設されている。
【００７９】
さらに、本実施形態では、ｎ個のバンクのうちｏ個を超過リダンダンシーバンク領域として用いている。すなわち、不良ブロックがｔ＋ｏ個である場合には、最大で（ｎ−（ｏ−１））番目からｎ番目までのバンクを超過リダンダンシーバンク領域として用いる。そして、ｏ個の不良ブロックを含むバンクを、それぞれ最大でｏ個のバンクと置換する。
【００８０】
各バンクには、バンク内の各ブロックに対して共通に、リード用ローカルアドレス線１３ａと、自動用ローカルアドレス線１３ｂと、リード用ローカル電源線１４ａと、自動用ローカル電源線１４ｂと、リード用ローカルデータ線１５ａと、自動用ローカルデータ線１５ｂとが配設されている。上記各サブデコーダ１８は、ブロック選択信号に基づいて、ローカルアドレス線１３ａ，１３ｂ、ローカル電源線１４ａ，１４ｂ及びローカルデータ線１５ａ，１５ｂと、ブロックとを接続し、或いは切断を行う。
【００８１】
なお、フラッシュメモリのデータ書き込み動作は、外部から複数アドレス分のデータが連続して入力された場合に、当該メモリ内部で自動的に複数アドレス分のデータを書き込む動作をいう。具体的には、当該メモリが備えるデータレジスタ（図示せず）に複数アドレス分の書き込みデータを保持し、この書き込みデータを装置内部で自動的にメモリセルアレイ１に書き込む。
【００８２】
さらに、データ書き込み動作は、選択されたメモリセルに対して所定のデータが正確にプログラムされたか否かを検証するベリファイ動作を含む。以後、外部から複数データが入力されてから検証が終了するまでの動作を自動動作と称する。また、この自動動作に使用されるローカルアドレス線等を自動用ローカルアドレス線等と称する。
【００８３】
各リダンダンシーブロックＲＢＬＫは、リード用ローカルアドレス線１３ａと、自動用ローカルアドレス線１３ｂと、リード用ローカル電源線１４ａと、自動用ローカル電源線１４ｂと、リード用ローカルデータ線１５ａと、自動用ローカルデータ線１５ｂとに接続されている。
【００８４】
フラッシュメモリには、全バンクに対して共通に、リード用アドレス線１０ａと、自動用アドレス線１０ｂと、リード用電源線１１ａと、自動用電源線１１ｂと、リード用データ線１２ａと、自動用データ線１２ｂとが配設されている。リード用アドレス線１０ａは、各リード用ローカルアドレス線１３ａに接続されている。自動用アドレス線１０ｂは、各自動用ローカルアドレス線１３ｂに接続されている。リード用電源線１１ａは、各リード用ローカル電源線１４ａに接続されている。自動用電源線１１ｂは、各自動用ローカル電源線１４ｂに接続されている。リード用データ線１２ａは、各リード用ローカルデータ線１５ａに接続されている。自動用データ線１２ｂは、各自動用ローカルデータ線１５ｂに接続されている。
【００８５】
上記各プリデコーダ２ａは、バンク選択信号に基づいて、リード用アドレス線１０ａとリード用ローカルアドレス線１３ａとを接続し、或いは切断を行う。また、各プリデコーダ２ａは、他の線についても同様に、接続或いは切断を行う。
【００８６】
リード用アドレス線１０ａ及び自動用アドレス線１０ｂには、アドレスバッファ３が接続されている。リード用ローカル電源線１４ａには、リード用電源回路４ａが接続されている。自動用ローカル電源線１４ｂには、自動用電源回路４ｂが接続されている。リード用ローカルデータ線１５ａには、リード用センスアンプ回路ＳＡ５ａが接続されている。自動用ローカルデータ線１５ｂには、自動用センスアンプ回路ＳＡ５ｂが接続されている。
【００８７】
リード用電源回路４ａは、データ読み出しに必要な電源を供給する。自動用電源回路４ｂは、データ書き込み又は消去に必要な電源を供給する。リード用センスアンプ回路ＳＡ５ａは、リード用データ線１２ａに読み出されたデータを検知増幅する。自動用センスアンプ回路ＳＡ５ｂは、ベリファイ動作により自動用データ線１２ｂに読み出されたデータを検知増幅する。
【００８８】
また、フラッシュメモリは、リダンダンシーヒット回路７と、バンクデコーダ１９と、ブロックデコーダ２０とを備えている。リダンダンシーヒット回路７は、不良ブロックを指定するアドレス信号が入力された場合、不良ブロックとリダンダンシーブロックとを置換するためのヒット信号ＨＩＴＢＬＫを生成する。そして、このヒット信号ＨＩＴＢＬＫをバンクデコーダ１９と、ブロックデコーダ２０とに供給する。
【００８９】
リダンダンシーヒット回路７には、アドレスバッファ３から出力されたアドレス信号が入力される。リダンダンシーヒット回路７は、不良ブロックアドレス記憶回路７ａと、ヒット検知回路７ｂとを備えている。
【００９０】
不良ブロックアドレス記憶回路７ａは、フラッシュメモリの動作確認テストを行った段階で、不良と判定されたブロックのアドレス信号を記憶している。また、不良ブロックアドレス記憶回路７ａは、ｔ個（リダンダンシーブロックＲＢＬＫの数である）の不良ブロックのアドレス信号に加えて、ｏ個の不良ブロックを含むバンクのアドレス信号を記憶している。
【００９１】
ヒット検知回路７ｂは、アドレス信号と、不良ブロックアドレス記憶回路７ａに記憶された不良ブロックアドレス信号とを比較する。そして、一致した場合、ヒット検知回路７ｂは置換先のリダンダンシーブロック或いは超過リダンダンシーバンクを指定するヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）を生成する。
【００９２】
次に、バンクデコーダ１９について説明する。バンクデコーダ１９は、アドレスバッファ３から入力されるバンクアドレス信号やヒット信号ＨＩＴＢＬＫ等に基づいてバンクを選択する。
【００９３】
図１４は、図１３に示したバンクデコーダ１９の構成を示すブロック図である。バンクデコーダ１９には、アドレスバッファ３から出力されたバンクアドレス信号と、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）とが入力されている。バンクデコーダ１９は、通常バンク選択回路１９ａと、リダンダンシーブロック選択回路１９ｂと、超過リダンダンシーバンク選択回路１９ｃとを備えている。
【００９４】
通常バンク選択回路１９ａは、バンクアドレス信号或いはヒット信号ＨＩＴＢＬＫｉに基づいてバンク１〜ｎ−ｏの選択を行う。また通常バンク選択回路１９ａは、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）を生成する。バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、バンク１〜ｎ−ｏのうち夫々対応するバンクｉのプリデコーダ２ａに供給される。
【００９５】
リダンダンシーブロック選択回路１９ｂは、バンクアドレス信号或いはヒット信号ＨＩＴＢＬＫｉ等に基づいてリダンダンシーブロック（リダンダンシーブロックＲＢＬＫとプリデコーダ２ａとからなる）の選択を行う。またリダンダンシーブロック選択回路１９ｂは、バンク選択信号ＭＲＢＬＫｉ（ｉ＝１〜ｔ）を生成する。バンク選択信号ＭＲＢＬＫｉは、リダンダンシーブロックＲＢＬＫ１〜ｔのうち対応するリダンダンシーブロックＲＢＬＫｉのプリデコーダ２ａに供給される。
【００９６】
超過リダンダンシーバンク選択回路１９ｃは、バンクアドレス信号或いはヒット信号ＨＩＴＢＬＫｉ等に基づいて超過リダンダンシーバンクｎ−（ｏ−１）〜ｎの選択を行う。また超過リダンダンシーバンク選択回路１９ｃは、バンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）を生成する。バンク選択信号ＭＢＬＫｎは、超過リダンダンシーバンクｎ−（ｏ−１）〜ｎのうち対応するバンクのプリデコーダ２ａに供給される。
【００９７】
図１５は、通常バンク選択回路１９ａの一例を示す回路図である。なお、図１５に示す回路は、１つのバンクｉ（ｉ＝１〜ｎ−ｏ）を選択する回路である。すなわち、通常バンク選択回路１９ａは、図１５に示す回路を、バンク１〜ｎ−ｏに対応する数分備えている。
【００９８】
ＮＯＲ回路５０には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が夫々入力されている。すなわち、ＮＯＲ回路５０は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）のいずれかが活性化された否かを検出する。ＮＯＲ回路５０から出力された信号は、インバータ回路５１，５２を介してＮＡＮＤ回路５３に入力されている。また、ＮＡＮＤ回路５３には、バンクアドレス信号が入力されている。
【００９９】
ＮＡＮＤ回路５３から出力された信号は、インバータ回路５４を介してバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）として出力される。そして、このバンク選択信号ＭＢＬＫｉは、バンクｉのプリデコーダ２ａに供給される。
【０１００】
図１５において、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉが活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉが活性化された場合、バンク１〜ｎ−ｏの選択は行われない。
【０１０１】
図１６は、リダンダンシーブロック選択回路１９ｂの一例を示す回路図である。なお、図１６に示す回路は、１つのリダンダンシーブロックｉ（ｉ＝１〜ｔ）を選択する回路である。すなわち、リダンダンシーブロック選択回路１９ｂは、図１６に示す回路を、リダンダンシーブロックＲＢＬＫ１〜ｔに対応する数分備えている。
【０１０２】
電源電圧Ｖｄｄ（ハイレベル）は、インバータ回路５２を介してＮＡＮＤ回路５３に入力されている。また、ＮＡＮＤ回路５３には、バンクアドレス信号が入力されている。
【０１０３】
ＮＡＮＤ回路５３から出力された信号は、インバータ回路５４を介してＮＯＲ回路５５に入力されている。またＮＯＲ回路５５には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ）が入力されている。ＮＯＲ回路５５から出力された信号は、インバータ回路５６を介してバンク選択信号ＭＲＢＬＫｉ（ｉ＝１〜ｔ）として出力される。そして、このバンク選択信号ＭＲＢＬＫｉは、リダンダンシーブロックＲＢＬＫｉのプリデコーダ２ａに供給される。
【０１０４】
図１６において、バンクアドレス信号は、ＮＡＮＤ回路５３により強制的に非選択状態にされる。この場合、リダンダンシーブロックＲＢＬＫｉの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ）に基づいて行われる。
【０１０５】
図１７は、超過リダンダンシーバンク選択回路１９ｃの一例を示す回路図である。なお、図１７に示す回路は、１つの超過リダンダンシーバンクｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）を選択する回路である。すなわち、超過リダンダンシーバンク選択回路１９ｃは、図１７に示す回路を、バンクｎ−（ｏ−１）〜ｎに対応する数分備えている。
【０１０６】
ＮＯＲ回路５０には、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉが夫々入力されている。すなわち、ＮＯＲ回路５０は、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉのいずれかが活性化された否かを検出する。ＮＯＲ回路５０から出力された信号は、インバータ回路５１，５２を介してＮＡＮＤ回路５３に入力されている。また、ＮＡＮＤ回路５３には、バンクアドレス信号が入力されている。
【０１０７】
ＮＡＮＤ回路５３から出力された信号は、インバータ回路５４を介してＮＯＲ回路５５に入力されている。またＮＯＲ回路５５には、ヒット信号ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が入力されている。ＮＯＲ回路５５から出力された信号は、インバータ回路５６を介してバンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）として出力される。そして、このバンク選択信号ＭＢＬＫｉは、バンクｉのプリデコーダ２ａに供給される。
【０１０８】
図１７において、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉが活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫｉ，ＨＩＴＢＡＮＫｉが活性化された場合、バンクｎ−（ｏ−１）〜ｎの選択は、ヒット信号ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）に基づいて行われる。
【０１０９】
次に、ブロックデコーダ２０について説明する。ブロックデコーダ２０は、アドレスバッファ３から入力されるブロックアドレス信号やヒット信号ＨＩＴＢＬＫ等に基づいてブロックを選択する。図１８は、図１３に示したブロックデコーダ２０の構成を示すブロック図である。ブロックデコーダ２０には、アドレスバッファ３から出力されたブロックアドレス信号と、ヒット信号ＨＩＴＢＬＫｉと、バンク選択信号ＭＢＬＫｉ及びＭＲＢＬＫｉとが入力されている。ブロックデコーダ２０は、通常ブロック選択回路２０ａと、リダンダンシーブロック選択回路２０ｂと、超過リダンダンシーブロック選択回路２０ｃとを備えている。
【０１１０】
通常ブロック選択回路２０ａは、ブロックアドレス信号とバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）とに基づいてブロックＢＬＫ１〜ｍの選択を行う。また通常ブロック選択回路２０ａは、ブロック選択信号ＳＢＬＫｉ（ｉ＝１〜ｍ）を生成する。ブロック選択信号ＳＢＬＫｉは、超過リダンダンシーバンクとして使用されない通常バンク内のブロックＢＬＫのサブデコーダ１８に供給される。
【０１１１】
リダンダンシーブロック選択回路２０ｂは、バンク選択信号ＭＲＢＬＫｉ（ｉ＝１〜ｔ）とヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ）とに基づいてリダンダンシーブロックＲＢＬＫ１〜ｔの選択を行う。またリダンダンシーブロック選択回路２０ｂは、ブロック選択信号ＳＲＢＬＫｉ（ｉ＝１〜ｔ）を生成する。ブロック選択信号ＳＲＢＬＫｉは、リダンダンシーブロックＲＢＬＫｉのサブデコーダ１８に供給される。
【０１１２】
超過リダンダンシーブロック選択回路２０ｃは、ブロックアドレス信号、バンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）に基づいて超過リダンダンシーブロックの選択を行う。また超過リダンダンシーブロック選択回路２０ｃは、ブロック選択信号ＳＯＲＢＬＫｉ（ｉ＝１〜ｍ）を生成する。ブロック選択信号ＳＯＲＢＬＫｉは、超過リダンダンシーブロックＯＲＢＬＫｉのサブデコーダ１８に供給される。
【０１１３】
なお、具体的には、上記各ブロック選択信号は、各ブロックに配設されるサブデコーダ１８に供給される。各サブデコーダ１８は、ブロック選択信号に基づいて、ローカルアドレス線１３ａ，１３ｂ、ローカル電源線１４ａ，１４ｂ及びローカルデータ線１５ａ，１５ｂと、ブロックとを接続し、或いは切断を行う。各サブデコーダ１８は、例えばアドレススイッチ、電源スイッチ及びデータ線スイッチを有し、これらのスイッチにより接続或いは切断を行う。
【０１１４】
図１９は、通常ブロック選択回路２０ａの一例を示す回路図である。なお、図１９に示す回路は、１つの通常ブロックＢＬＫｉ（ｉ＝１〜ｍ）を選択する回路である。すなわち、通常ブロック選択回路２０ａは、図１９に示す回路を、通常ブロックＢＬＫに対応する数分備えている。
【０１１５】
アドレス非選択端子Ａｄｄ_ｄｉｓには、接地電圧Ｖｓｓ（ローレベル）が供給されている。アドレス非選択端子Ａｄｄ_ｄｉｓは、インバータ回路６０を介してＮＡＮＤ回路６１に入力されている。またブロックアドレス信号は、ＮＡＮＤ回路６１に入力されている。さらにバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、ＮＡＮＤ回路６１に入力されている。ＮＡＮＤ回路６１から出力された信号は、インバータ回路６２を介してＮＯＲ回路６５に入力されている。
【０１１６】
バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、ＮＡＮＤ回路６３一方の入力部に入力されている。またＮＡＮＤ回路６３のもう一方の入力部には、接地電圧Ｖｓｓ（ローレベル）が供給されている。ＮＡＮＤ回路６３から出力された信号は、インバータ回路６４を介してＮＯＲ回路６５に入力されている。ＮＯＲ回路６５から出力された信号は、インバータ回路６６を介してブロック選択信号ＳＢＬＫｉ（ｉ＝１〜ｍ）として出力される。
【０１１７】
図１９において、通常ブロック選択回路２０ａは、ブロックアドレス信号のみで制御されるように構成されている。すなわち、通常ブロックの選択は、ブロックアドレス信号に基づいて行われる。
【０１１８】
図２０は、リダンダンシーブロック選択回路２０ｂの一例を示す回路図である。なお、図２０に示す回路は、１つのリダンダンシーブロックＲＢＬＫｉ（ｉ＝１〜ｔ）を選択する回路である。すなわち、リダンダンシーブロック選択回路２０ｂは、図２０に示す回路を、リダンダンシーブロックＲＢＬＫに対応する数分備えている。
【０１１９】
アドレス非選択端子Ａｄｄ_ｄｉｓには、電源電圧Ｖｄｄ（ハイレベル）が供給されている。アドレス非選択端子Ａｄｄ_ｄｉｓは、インバータ回路６０を介してＮＡＮＤ回路６１に入力されている。またブロックアドレス信号は、ＮＡＮＤ回路６１に入力されている。さらに電源電圧Ｖｄｄ（ハイレベル）は、ＮＡＮＤ回路６１に入力されている。ＮＡＮＤ回路６１から出力された信号は、インバータ回路６２を介してＮＯＲ回路６５に入力されている。
【０１２０】
電源電圧Ｖｄｄ（ハイレベル）は、ＮＡＮＤ回路６３に入力されている。またＮＡＮＤ回路６３には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ）が入力されている。ＮＡＮＤ回路６３から出力された信号は、インバータ回路６４を介してＮＯＲ回路６５に入力されている。ＮＯＲ回路６５から出力された信号は、インバータ回路６６を介してブロック選択信号ＳＲＢＬＫｉ（ｉ＝１〜ｔ）として出力される。
【０１２１】
図２０において、ブロックアドレス信号は、ＮＡＮＤ回路６１により強制的に非選択状態にされる。この場合、リダンダンシーブロックＲＢＬＫの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｔ）に基づいて行われる。
【０１２２】
図２１は、超過リダンダンシーブロック選択回路２０ｃの一例を示す回路図である。なお、図２１に示す回路は、１つの超過リダンダンシーブロックを選択する回路である。すなわち、超過リダンダンシーブロック選択回路２０ｃは、図２１に示す回路を、超過リダンダンシーブロックに対応する数分備えている。
【０１２３】
ブロックアドレス信号は、ＮＡＮＤ回路６１に入力されている。またバンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）は、ＮＡＮＤ回路６１に入力されている。ＮＡＮＤ回路６１から出力された信号は、インバータ回路６２を介してＮＯＲ回路６５に入力されている。
【０１２４】
ＮＯＲ回路６５から出力された信号は、インバータ回路６２を介してブロック選択信号ＳＯＲＢＬＫｉ（ｉ＝１〜ｍ）として出力される。
【０１２５】
図２１において、バンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）が活性化されていない場合、超過リダンダンシーブロックの選択は行われない。一方、バンク選択信号ＭＢＬＫｉ（ｉ＝ｎ−（ｏ−１）〜ｎ）が活性化された場合、超過リダンダンシーブロックの選択は、ブロックアドレス信号に基づいて行われる。
【０１２６】
なお、ここでは使用回路を共通化することで設計量の削減を前提にして説明したが、機能を実現する範囲で回路を最適化し、素子数削減を行っても良い。
【０１２７】
このように構成されたフラッシュメモリの動作について説明する。
【０１２８】
不良ブロック数がｔ個以下である場合、不良ブロックはリダンダンシーブロックＲＢＬＫ１〜ｎで置換することができる。よって、バンク１〜ｎをリダンダンシー領域として使用する必要がなく、通常バンクとして使用することが可能である。これにより、フラッシュメモリを、全良品として救済することができる。具体的には、ｎ×ｍブロック分の記憶領域を確保することができる。
【０１２９】
一方、不良ブロック数が（ｔ＋ｏ）個発生した場合、ｔ個の不良ブロックはリダンダンシーブロックＲＢＬＫ１〜ｎで置換することができる。また、ｏ個の不良ブロックは、最大でバンクｎ−（ｏ−１）〜ｎで置換することができる。よって、不良ブロックがリダンダンシーブロックＲＢＬＫ１〜ｎを超えた場合でも、部分良品として救済することが可能である。具体的には、最小でも（（ｎ−ｏ）×ｍ）ブロック分の記憶領域を確保することができる。
【０１３０】
ここで、本実施形態では、上記第１の実施形態と異なり、リダンダンシーブロック数を超えた不良ブロックは、バンク単位で置換している。これは、ブロックＢＬＫ１〜ｍがバンク内でプリデコーダ２ａ及びデータ線１５ａ，１５ｂを共用しているために、上記第１の実施形態のようにブロック置換にすると、超過リダンダンシーブロックＯＲＢＬＫ同士での上記同時実行が不可能となるためである。
【０１３１】
また、アドレス空間として上位のアドレスに対応するバンクから順に超過リダンダンシーブロック領域を割り当てる。よって、アドレス空間の連続性は保持したまま、アドレス容量のみが小さくなったことになる。
【０１３２】
図２２は、本実施形態のリダンダンシーブロック置換の動作を説明するためのメモリセルアレイ１の概略図である。本実施形態のフラッシュメモリは、リダンダンシーブロック置換を行う際、不良ブロックの内でアドレス空間が下位の不良ブロックから優先してリダンダンシーブロックＲＢＬＫに置換する。さらに、不良ブロックがリダンダンシーブロックＲＢＬＫを超過した場合、不良ブロックの内でアドレス空間が下位の不良ブロックを含むバンクを、最終バンクｎから順にバンク置換する。
【０１３３】
図２２において、例えばメモリセルアレイ１の構成として、５つのバンク１〜５と、３つのリダンダンシーブロックＲＢＬＫ１〜３と、５つの不良ブロック１〜５とを有するものとする。この場合、不良ブロック１〜３は、夫々リダンダンシーブロックＲＢＬＫ１〜３と置換される。また、不良ブロック４を含むバンク２は、超過リダンダンシー用バンク５と置換される。さらに、不良ブロック５を含むバンク３は、超過リダンダンシー用バンク４と置換される。
【０１３４】
このようにすることで、アドレス空間の連続性を保持したまま、且つアドレス容量がアドレス信号の上位から順に小さくなるようにフラッシュメモリを構成することができる。この場合、メモリ容量は、３バンクとなる。
【０１３５】
また、その他の置換動作として、救済後のメモリ容量が最大になるように救済方法を最適化することも可能である。図２３は、本実施形態の他の置換動作を説明するためのメモリセルアレイ１の概略図である。
【０１３６】
図２３に示した不良ブロックの構成は、図２２と同じである。図２３において、不良ブロック１〜３を含むバンク１は、バンク５と置換される。不良ブロック４は、リダンダンシーブロックＲＢＬＫ１と置換される。また、不良ブロック５は、リダンダンシーブロックＲＢＬＫ２と置換される。
【０１３７】
このようにすることで、アドレス空間の連続性を保持したまま、且つアドレス容量がアドレス信号の上位から順に小さくなるようにフラッシュメモリを構成することができる。さらに、複数の不良ブロックを含むバンクを優先してバンク置換にすることで、救済後のメモリ容量を最大にすることができる。この場合、メモリ容量は、４バンクとなる。
【０１３８】
以上詳述したように本実施形態によれば、従来不良品として扱われていた製品を良品として救済することが可能となる。これにより、歩留りを向上することができる。
【０１３９】
また、あるバンクにデータ書き込み又は消去を行いながら、他のバンクからデータ読み出しを行う（同時実行）ことができるフラッシュメモリにおいても、歩留りを向上することができる。その他の効果についても上記第１の実施形態と同様である。
【０１４０】
なお、バンクデコーダ１９を構成する通常バンク選択回路１９ａとリダンダンシーブロック選択回路１９ｂと超過リダンダンシーバンク選択回路１９ｃとは、対応するプリデコーダ２ａが夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【０１４１】
また、ブロックデコーダ２０を構成する通常ブロック選択回路２０ａとリダンダンシーブロック選択回路２０ｂと超過リダンダンシーブロック選択回路２０ｃとは、対応するサブデコーダ１８が夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【０１４２】
また、アドレス空間として下位のアドレスに対応するバンクから順に超過リダンダンシーブロック領域を割り当てるようにしてもよい。このように構成しても、アドレス空間の連続性を保持することが可能である。
【０１４３】
（第３の実施形態）
第３の実施形態は、あるバンクにデータ書き込み又は消去を行いながら、他のバンクからデータ読み出しを行う（同時実行）ことができ、且つ各バンク内に例えば１個のリダンダンシーブロックを備えたフラッシュメモリに本発明を適用したものである。
【０１４４】
図２４は、本発明の第３の実施形態に係るフラッシュメモリの構成を示すブロック図である。このような構成のフラッシュメモリでは、不良ブロックと置換されるリダンダンシーブロックは、そのバンク内に限定される。さらに、同一バンク内で発生した不良ブロック数がリダンダンシーブロック数を超えた場合には、当該バンクは他のバンクと置換される。
【０１４５】
各バンクｉは、例えば１個のリダンダンシーブロックＲＢＬＫｉを備えている。本実施形態のフラッシュメモリは、例えば、ｎ個のリダンダンシーブロックＲＢＬＫ１〜ｎを備えている。すなわち、夫々のブロック内で不良ブロックが１個である場合には、不良ブロックと置換されるブロックとして上記リダンダンシーブロックＲＢＬＫ１〜ｎが使用される。
【０１４６】
リダンダンシーヒット回路７には、アドレスバッファ３から出力されたアドレス信号が入力される。リダンダンシーヒット回路７は、不良ブロックアドレス記憶回路７ａと、ヒット検知回路７ｂとを備えている。
【０１４７】
不良ブロックアドレス記憶回路７ａは、フラッシュメモリの動作確認テストを行った段階で、不良と判定されたブロックのアドレス信号を記憶している。また、不良ブロックアドレス記憶回路７ａは、ｎ個の不良ブロックのアドレス信号に加えて、ｏ個の不良バンクのアドレス信号を記憶している。
【０１４８】
ヒット検知回路７ｂは、アドレス信号と、不良ブロックアドレス記憶回路７ａに記憶された不良アドレス信号とを比較する。そして、一致した場合、ヒット検知回路７ｂは置換先のリダンダンシーブロックを指定するヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）、或いは超過リダンダンシーバンクを指定するヒット信号ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）を生成する。
【０１４９】
フラッシュメモリは、バンクデコーダ２１とブロックデコーダ２２とを備えている。バンクデコーダ２１は、アドレスバッファ３から入力されるバンクアドレス信号、或いはヒット信号ＨＩＴＢＬＫ等に基づいてバンクを選択する。ブロックデコーダ２２は、アドレスバッファ３から入力されるブロックアドレス信号、或いはヒット信号ＨＩＴＢＬＫ等に基づいてブロックを選択する。
【０１５０】
次に、バンクデコーダ２１の構成について説明する。図２５は、図２４に示したバンクデコーダ２１の構成を示すブロック図である。
【０１５１】
バンクデコーダ２１には、アドレスバッファ３から出力されたバンクアドレス信号と、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）とが入力されている。バンクデコーダ２１は、通常バンク選択回路２１ａと、超過リダンダンシーバンク選択回路２１ｂとを備えている。
【０１５２】
通常バンク選択回路２１ａは、バンクアドレス信号とヒット信号ＨＩＴＢＬＫｉとに基づいてバンクｉの選択を行う。また通常バンク選択回路２１ａは、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）を生成する。バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、夫々対応するバンクｉ（ｉ＝１〜ｎ−ｏ）のプリデコーダ２ａに供給される。
【０１５３】
超過リダンダンシーバンク選択回路２１ｂは、バンクアドレス信号とヒット信号ＨＩＴＢＬＫｉとに基づいて２個以上の不良ブロックを有するバンクと置換される超過リダンダンシー用バンクの選択を行う。また超過リダンダンシーバンク選択回路２１ｂは、バンク選択信号ＭＲＢＬＫｉ（ｉ＝ｎ−ｏ＋１〜ｎ）を生成する。バンク選択信号ＭＲＢＬＫｉは、夫々対応するバンクｉのプリデコーダ２ａに供給される。
【０１５４】
プリデコーダ２ａは、バンク選択信号ＭＢＬＫｉ或いはバンク選択信号ＭＲＢＬＫｉが入力された場合、リード用ローカルアドレス線１３ａとリード用アドレス線１０ａとを接続する。その他の線についても同様である。
【０１５５】
図２６は、通常バンク選択回路２１ａの一例を示す回路図である。なお、図２６に示す回路は、１つのバンクｉを選択する回路である。すなわち、通常バンク選択回路２１ａは、図２６に示す回路を、対応するバンク数分備えている。
【０１５６】
ＮＯＲ回路７０には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が夫々入力されている。すなわち、ＮＯＲ回路７０は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）のいずれかが活性化された否かを検出する。ＮＯＲ回路７０から出力された信号は、インバータ回路７１，７２を介してＮＡＮＤ回路７３に入力されている。また、ＮＡＮＤ回路７３には、バンクアドレス信号が入力されている。
【０１５７】
ＮＡＮＤ回路７３から出力された信号は、インバータ回路７４を介してＮＯＲ回路７５に入力されている。また、ＮＯＲ回路７５には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ−ｏ）が入力されている。ＮＯＲ回路７５から出力された信号は、インバータ回路７６を介してバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）として出力される。そして、このバンク選択信号ＭＢＬＫｉは、バンクｉのプリデコーダ２ａに供給される。
【０１５８】
図２６において、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が活性化された場合、バンクアドレス信号は、ＮＡＮＤ回路７３により強制的に非選択状態にされる。この場合、バンクの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ−ｏ）に基づいて行われる。
【０１５９】
図２７は、超過リダンダンシーバンク選択回路２１ｂの一例を示す回路図である。ＮＯＲ回路７７には、ヒット信号ＨＩＴＢＬＫｐと、ＨＩＴＢＡＮＫｐ（ｐ＝当該バンク番号）とが入力されている。ＮＯＲ回路７７から出力された信号は、インバータ回路７８を介してＮＯＲ回路７５に入力されている。ＮＯＲ回路７５から出力された信号は、インバータ回路７６を介してバンク選択信号ＭＲＢＬＫｉ（ｉ＝ｎ−ｏ＋１〜ｎ）として出力される。そして、このバンク選択信号ＭＲＢＬＫｉは、超過リダンダンシー用バンクのプリデコーダ２ａに供給される。その他の構成は、図２６と同じである。
【０１６０】
図２７において、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が活性化されていない場合、バンクの選択は、バンクアドレス信号に基づいて行われる。一方、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ），ＨＩＴＢＡＮＫｉ（ｉ＝１〜ｏ）が活性化された場合、バンクアドレス信号は、ＮＡＮＤ回路７３により強制的に非選択状態にされる。この場合、バンクの選択は、ヒット信号ＨＩＴＢＬＫｐ或いはＨＩＴＢＡＮＫｐ（ｐ＝当該バンク番号）に基づいて行われる。
【０１６１】
次に、ブロックデコーダ２２の構成について説明する。図２８は、図２４に示したブロックデコーダ２２の構成を示すブロック図である。ブロックデコーダ２２には、アドレスバッファ３から出力されたブロックアドレス信号と、ヒット信号ＨＩＴＢＬＫｉと、バンク選択信号ＭＢＬＫｉ，ＭＲＢＬＫｉとが入力されている。ブロックデコーダ２２は、通常ブロック選択回路２２ａと、リダンダンシーブロック選択回路２２ｂとを備えている。
【０１６２】
通常ブロック選択回路２２ａは、ブロックアドレス信号と、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）と、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）とに基づいてブロックＢＬＫ１〜ｍの選択を行う。また通常ブロック選択回路９ａは、ブロック選択信号ＳＢＬＫｉ（ｉ＝１〜ｍ）を生成する。ブロック選択信号ＳＢＬＫｉは、リダンダンシーブロックとして使用されない通常ブロックのサブデコーダ１８に供給される。
【０１６３】
リダンダンシーブロック選択回路２２ｂは、ブロックアドレス信号と、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）とヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）とに基づいてリダンダンシーブロックＲＢＬＫ１〜ｎの選択を行う。またリダンダンシーブロック選択回路２２ｂは、ブロック選択信号ＳＲＢＬＫｉ（ｉ＝１〜ｎ）を生成する。ブロック選択信号ＳＲＢＬＫｉは、対応するリダンダンシーブロックＲＢＬＫ１〜ｎのサブデコーダ１８に供給される。
【０１６４】
図２９は、通常ブロック選択回路２２ａの一例を示す回路図である。なお、図２９に示す回路は、１つの通常ブロックＢＬＫｉ（ｉ＝１〜ｍ）を選択する回路である。すなわち、通常ブロック選択回路９ａは、図２９に示す回路を、通常ブロックＢＬＫに対応する数分備えている。
【０１６５】
ヒット信号ＨＩＴＢＬＫ１〜ｎは、夫々ＮＯＲ回路８０に入力されている。ＮＯＲ回路８０から出力された信号は、インバータ回路８１を介してアドレス非選択端子Ａｄｄ_ｄｉｓに入力されている。アドレス非選択端子Ａｄｄ_ｄｉｓは、インバータ回路８２を介してＮＡＮＤ回路８３に入力されている。またブロックアドレス信号は、ＮＡＮＤ回路８３に入力されている。さらにバンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、ＮＡＮＤ回路８３に入力されている。ＮＡＮＤ回路８３から出力された信号は、インバータ回路８４を介してＮＯＲ回路８７に入力されている。
【０１６６】
バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）は、ＮＡＮＤ回路８５に入力されている。またＮＡＮＤ回路８５の入力部には、接地電圧Ｖｓｓ（ローレベル）が供給されている。ＮＡＮＤ回路８５から出力された信号は、インバータ回路８６を介してＮＯＲ回路８７に入力されている。ＮＯＲ回路８７から出力された信号は、インバータ回路８８を介してブロック選択信号ＳＢＬＫｉ（ｉ＝１〜ｍ）として出力される。
【０１６７】
図２９において、通常ブロック選択回路２２ａは、ヒット信号ＨＩＴＢＬＫ１〜ｎが活性化されていない場合に、ブロックアドレス信号のみで制御されるように構成されている。すなわち、通常ブロックの選択は、ブロックアドレス信号に基づいて行われる。また、ヒット信号ＨＩＴＢＬＫ１〜ｎが活性化された場合には、ブロック選択信号ＳＢＬＫｉは活性化されない。
【０１６８】
図３０は、リダンダンシーブロック選択回路２２ｂの一例を示す回路図である。なお、図３０に示す回路は、１つのリダンダンシーブロックＲＢＬＫｉ（ｉ＝１〜ｎ）を選択する回路である。すなわち、リダンダンシーブロック選択回路２２ｂは、図３０に示す回路を、リダンダンシーブロックＲＢＬＫに対応する数分備えている。
【０１６９】
アドレス非選択端子Ａｄｄ_ｄｉｓには、電源電圧Ｖｄｄ（ハイレベル）が供給されている。また、ＮＡＮＤ回路８５には、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）が入力されている。ＮＯＲ回路８７から出力された信号は、インバータ回路８８を介してブロック選択信号ＳＲＢＬＫｉ（ｉ＝１〜ｎ）として出力される。その他の構成は、図２９と同じである。
【０１７０】
図３０において、ブロックアドレス信号は、ＮＡＮＤ回路８３により強制的に非選択状態にされる。この場合、リダンダンシーブロックＲＢＬＫの選択は、ヒット信号ＨＩＴＢＬＫｉ（ｉ＝１〜ｎ）に基づいて行われる。
【０１７１】
超過リダンダンシー用バンク内のブロック選択回路は、バンク選択信号ＭＢＬＫｉ（ｉ＝１〜ｎ−ｏ）の代わりにバンク選択信号ＭＲＢＬＫｉ（ｉ＝ｎ−ｏ＋１〜ｎ）が供給される以外は、図２９及び図３０と同じ構成である。
【０１７２】
このように構成されたフラッシュメモリの動作について説明する。１つのバンクｉ内に１個以下の不良ブロックが発生した場合、この不良ブロックはリダンダンシーブロックＲＢＬＫｉと置換される。すなわち、通常バンク選択回路２１ａは、バンク選択信号ＭＢＬＫｉを生成する。バンク選択信号ＭＢＬＫｉは、不良ブロックが発生したバンクｉのプリデコーダ２ａに供給される。また、リダンダンシーブロック選択回路２２ｂは、ブロック選択信号ＳＲＢＬＫｉを生成する。ブロック選択信号ＳＲＢＬＫｉは、リダンダンシーブロックＲＢＬＫｉのサブデコーダ１８に入力される。
【０１７３】
バンクｉ内の不良ブロックが２個の場合、リダンダンシーブロックＲＢＬＫｉは既に使用されている。この場合、超過リダンダンシーバンク選択回路２１ｂは、２個目の不良ブロックと、超過リダンダンシー用バンクｎとを置換する。すなわち、超過リダンダンシーバンク選択回路２１ｂは、バンク選択信号ＭＲＢＬＫｎを生成する。バンク選択信号ＭＲＢＬＫｎは、最終バンクｎのプリデコーダ２ａに供給される。また、超過リダンダンシー用バンクｎ内のブロック選択は、ブロックアドレス信号により行われる。
【０１７４】
バンクｉ内の不良ブロックが２個を超えた場合或いは不良ブロックを２個有するバンクが複数有る場合、バンクｎ−１から順に置換される。この場合、例えばアドレスが下位の不良ブロックが、アドレスが上位のバンクと置換される。
【０１７５】
図３１は、本実施形態のリダンダンシーブロック置換の動作を説明するためのメモリセルアレイ１の概略図である。図３１において、例えばメモリセルアレイ１の構成として、４つのバンク１〜４と、４つのリダンダンシーブロックＲＢＬＫ１〜４と、３つの不良ブロック１〜５とを有するものとする。
【０１７６】
この場合、不良ブロック１は、同一バンク１内のリダンダンシーブロックＲＢＬＫ１と置換される。同様に、不良ブロック２は、同一バンク３内のリダンダンシーブロックＲＢＬＫ３と置換される。不良ブロック３は、同一バンク３内で置換可能なリダンダンシーブロックＲＢＬＫが存在しないため、バンク４と置換される。
【０１７７】
このようにすることで、アドレス空間の連続性を保持したまま、且つアドレス容量がアドレス信号の上位から順に小さくなるようにフラッシュメモリを構成することができる。この場合、メモリ容量は、３バンクとなる。
【０１７８】
以上詳述したように本実施形態によれば、従来不良品として扱われていた製品を良品として救済することが可能となる。これにより、歩留りを向上することができる。また、あるバンクにデータ書き込み又は消去を行いながら、他のバンクからデータ読み出しを行う（同時実行）ことができるフラッシュメモリにおいても、歩留りを向上することができる。
【０１７９】
また、バンクの外側に独立してリダンダンシーブロックを有していないフラッシュメモリにおいても、歩留りを向上することができる。
【０１８０】
なお、バンクデコーダ２１を構成する通常バンク選択回路２１ａと超過リダンダンシーバンク選択回路２１ｂとは、対応するプリデコーダ２ａが夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【０１８１】
また、ブロックデコーダ２２を構成する通常ブロック選択回路２２ａとリダンダンシーブロック選択回路２２ｂとは、対応するサブデコーダ１８が夫々備えていてもよい。このように構成しても、上記同様に実施可能である。
【０１８２】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１の実施形態に係るフラッシュメモリの構成を示すブロック図。
【図２】図１に示したバンクの構成を示すブロック図。
【図３】図１に示したリダンダンシーヒット回路７の構成を示すブロック図。
【図４】図１に示したバンクデコーダ８の構成を示すブロック図。
【図５】図１に示したプリデコーダ２の一例を示すブロック図。
【図６】図４に示した通常バンク選択回路８ａの一例を示す回路図。
【図７】図４に示した超過リダンダンシーバンク選択回路８ｂの一例を示す回路図。
【図８】図１に示したブロックデコーダ９の構成を示すブロック図。
【図９】図８に示した通常ブロック選択回路９ａの一例を示す回路図。
【図１０】図８に示したリダンダンシーブロック選択回路９ｂの一例を示す回路図。
【図１１】図８に示した超過リダンダンシーブロック選択回路９ｃの一例を示す回路図。
【図１２】リダンダンシーブロック置換の動作を説明するためのメモリセルアレイ１の概略図。
【図１３】本発明の第２の実施形態に係るフラッシュメモリの構成を示すブロック図。
【図１４】図１３に示したバンクデコーダ１９の構成を示すブロック図。
【図１５】図１４に示した通常バンク選択回路１９ａの一例を示す回路図。
【図１６】図１４に示したリダンダンシーブロック選択回路１９ｂの一例を示す回路図。
【図１７】図１４に示した超過リダンダンシーバンク選択回路１９ｃの一例を示す回路図。
【図１８】図１３に示したブロックデコーダ２０の構成を示すブロック図。
【図１９】図１８に示した通常ブロック選択回路２０ａの一例を示す回路図。
【図２０】図１８に示したリダンダンシーブロック選択回路２０ｂの一例を示す回路図。
【図２１】図１８に示した超過リダンダンシーブロック選択回路２０ｃの一例を示す回路図。
【図２２】リダンダンシーブロック置換動作の一例を説明するためのメモリセルアレイ１の概略図。
【図２３】リダンダンシーブロック置換動作の他の一例を説明するためのメモリセルアレイ１の概略図。
【図２４】本発明の第３の実施形態に係るフラッシュメモリの構成を示すブロック図。
【図２５】図２４に示したバンクデコーダ２１の構成を示すブロック図。
【図２６】図２５に示した通常バンク選択回路２１ａの一例を示す回路図。
【図２７】図２５に示した超過リダンダンシーバンク選択回路２１ｂの一例を示す回路図。
【図２８】図２４に示したブロックデコーダ２２の構成を示すブロック図。
【図２９】図２８に示した通常ブロック選択回路２２ａの一例を示す回路図。
【図３０】図２８に示したリダンダンシーブロック選択回路２２ｂの一例を示す回路図。
【図３１】リダンダンシーブロック置換動作の一例を説明するためのメモリセルアレイ１の概略図。
【符号の説明】
【０１８４】
ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、１…メモリセルアレイ、２，２ａ…プリデコーダ、３…アドレスバッファ、４，４ａ，４ｂ…電源回路、５，５ａ，５ｂ…ＳＡ、６…インターフェース回路、７…リダンダンシーヒット回路、７ａ…不良ブロックアドレス記憶回路、７ｂ…ヒット検知回路、８，１９，２１…バンクデコーダ、８ａ，１９ａ，２１ａ…通常バンク選択回路、８ｂ，１９ｃ，２１ｂ…超過リダンダンシーバンク選択回路、９，２０，２２…ブロックデコーダ、９ａ，２０ａ，２２ａ…通常ブロック選択回路、９ｂ，１９ｂ，２０ｂ，２２ｂ…リダンダンシーブロック選択回路、９ｃ，２０ｃ…超過リダンダンシーブロック選択回路、１０，１０ａ，１０ｂ…アドレス線、１１，１１ａ，１１ｂ…電源線、１２，１２ａ，１２ｂ…データ線、１３，１３ａ，１３ｂ…ローカルアドレス線、１４，１４ａ，１４ｂ…ローカル電源線、１５，１５ａ，１５ｂ…ローカルデータ線、１６…ロウデコーダ、１７…カラムデコーダ、１８…サブデコーダ、３０，３５，３７，４５，４７，５０，５５，６５，７０，７５，７７，８０，８７…ＮＯＲ回路、３３，４１，４３，５３，６１，６３，７３，８３，８５…ＮＡＮＤ回路、３１，３２，３４，３６，３８，４０，４２，４４，４６，４８，５１，５２，５４，５６，６０，６２，６４，６６，７１，７２，７４，７６，７８，８１，８２，８４，８６，８８…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2005310246.tif 000024
【図２３】
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【図２４】
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【図２５】
2005310246.tif 000027
【図２６】
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【図２７】
2005310246.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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