(57)【要約】【課題】  列方向の近接セル間干渉効果を抑制し、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供する。【解決手段】  ゲート絶縁膜２ 、このゲート絶縁膜２ 上の浮遊ゲート電極（３，８）、この浮遊ゲート電極（３，８）上の電極間絶縁膜１１、この電極間絶縁膜１１の制御ゲート電極（１２，１３，１４）とを備える積層構造（２，３，８，１１，１２，１３，１４）を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する。メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。【選択図】      図３
2005286155.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜 、該ゲート絶縁膜 上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備える積層構造を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する半導体記憶装置であって、前記メモリセルアレイは、
行方向に隣接したメモリセルトランジスタの前記浮遊ゲート電極の間に挿入された素子分離絶縁膜と、
列方向に隣接したメモリセルトランジスタの前記浮遊ゲート電極の間に挿入され、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記列方向セル分離絶縁膜は、前記積層構造の側壁に形成され、前記列方向セル分離絶縁膜より比誘電率が大きい側壁絶縁膜に両側を挟まれて、前記浮遊ゲート電極の間に挿入されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記側壁絶縁膜は、互いに材料の異なる複数の絶縁膜からなる複合膜であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記列方向セル分離絶縁膜は、炭素若しくはフッ素を添加した一酸化珪素、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテンのいずれかであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
ゲート絶縁膜 、該ゲート絶縁膜 上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備える積層構造を形成する工程と、
該積層構造に対し、行方向に走行するセル分離溝を形成し、該セル分離溝により前記浮遊ゲート電極を列方向において互いに対向した浮遊ゲート電極に分離する工程と、
前記セル分離溝に、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜を埋め込む工程
とを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及び半導体記憶装置の製造方法に係り、特に、浮遊ゲート電極を有する不揮発性半導体記憶装置全般に関する。
【背景技術】
【０００２】
半導体記憶装置は、高集積／微細化によってセル間の距離が年率約３０％で縮小している。図３２の断面図に示すような不揮発性半導体記憶装置では、浮遊状態にされた導電層（浮遊ゲート電極）（３，８）中に電荷を保持することでセルに情報を記憶することを可能にしている。図３２（ａ）は、図３３（ｂ）のワード線（Ｖpass，Ｖppw，・・・・・）方向に沿った切断面に相当し、図３２（ｂ）は図３３（ｂ）のビット線ＢＬ2，ＢＬ1，ＢＬ3，・・・・・方向に沿った切断面に相当する。図３２の断面図に示すように、ｐ型の半導体基板１の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域８１，８２，８３，・・・・・が形成され、それぞれのソース／ドレイン領域８１，８２，８３，・・・・・の間に定義されるチャネル領域上にゲート絶縁膜２が配置されている。そして、このゲート絶縁膜２上には、電荷を蓄積するための浮遊ゲート電極（３，８）と、浮遊ゲート電極（３，８）の電極間絶縁膜１１と、電極間絶縁膜１１上の制御ゲート電極（１２，１３）が配置され、それぞれのメモリセルトランジスタのゲート電極と、選択トランジスタのゲート電極を構成している。
【０００３】
図３２（ａ）に示すように、行方向（ワード線方向）に隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極（３，８）は、シャロー・トレンチ・アイソレション（ＳＴＩ）を構成する素子分離絶縁膜７を介して行方向（ワード線方向）に対向しているので、この互いに対向する浮遊ゲート電極間の対向側面間容量によって、行方向（ワード線方向）に隣接するメモリセルカラムの浮遊ゲート電極間で所謂「近接セル間干渉効果」が発生する。図３３（ｂ）に示すように、先ず初めにビット線ＢＬ2に接続されるセルカラムに対しプログラム（書き込み）、ベリファイをした後、ビット線ＢＬ1に接続されるセルカラムに対し同様のプログラム（書き込み）、ベリファイを行えば、最初に行ったビット線ＢＬ1に接続されるセルカラムのセルのしきい値電圧は、セル間の近接効果によって高く変動してしまい、最終的に必要とされるしきい値分布を超えてしまい、誤書き込みの原因となるという不具合がある。そこで、行方向（ワード線方向）に互いに隣接するメモリセルカラムのメモリセルトランジスタ間の干渉により誤書き込みを解消する技術として、素子分離絶縁膜７を形成するシリコン酸化膜に不純物としてＦ（フッ素）を添加する技術が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１５６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示された技術は、行方向（ワード線方向）に隣接するメモリセルカラムでの「近接セル間干渉効果」の抑制には効果が期待出来るものの、微細化が進むにつれ、同一カラム内に列方向に配列されたメモリセルトランジスタで「近接セル間干渉効果」が問題になってきた。図３２（ｂ）に示す列方向（ビット線方向）に沿った断面図に明らかなように、微細な不揮発性半導体記憶装置では、列方向に配列された各メモリセルトランジスタの浮遊ゲート電極（３，８）が複合絶縁膜（４６，４７，４８，４９）を介して対向している。図３２の断面図に示す構造では、この複合絶縁膜（４６，４７，４８，４９）は、シリコン酸化膜４６、シリコン窒化膜４７、シリコン窒化膜４８、ＢＰＳＧ膜４９とにより構成されている。シリコン酸化膜４６の比誘電率εr＝３．９程度であり、シリコン窒化膜４７，４８の比誘電率εr＝７程度である。ＢＰＳＧ膜４９の比誘電率εrは、シリコン酸化膜の比誘電率εrにほぼ等しい。このため、この互いに対向する浮遊ゲート電極間の対向側面間容量Ｃcにより、浮遊ゲート電極間で列方向の「近接セル間干渉効果」が発生する。
【０００５】
例えば、図３３（ｂ）に示すように、ビット線ＢＬ1に接続されるセルカラムにおいて、メモリセルトランジスタＴｒ１に“０”書き込み、メモリセルトランジスタＴｒ２に“１”書き込み、メモリセルトランジスタＴｒ３に“０”書き込みを行えば、メモリセルトランジスタＴｒ１及びメモリセルトランジスタＴｒ２のしきい値電圧は、セル間の近接効果によって高く変動してしまい、最終的に必要とされるしきい値分布を超えてしまい、誤書き込みの原因となるという不具合がある。このように、微細化が進んだ不揮発性半導体記憶装置においては、同一カラム内に列方向に配列されたメモリセルトランジスタでに「近接セル間干渉効果」が顕著になる。  
本発明は、上記従来の問題点に鑑みてなされたものであって、列方向の近接セル間干渉効果を抑制し、これにより、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の特徴は、ゲート絶縁膜 、このゲート絶縁膜 上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備える積層構造を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する半導体記憶装置に関する。即ち、本発明の第１の特徴は、このメモリセルアレイが、（イ）行方向に隣接したメモリセルトランジスタの浮遊ゲート電極の間に挿入された素子分離絶縁膜と、（ロ）列方向に隣接したメモリセルトランジスタの浮遊ゲート電極の間に挿入され、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜とを備えることを要旨とする。
【０００７】
本発明の第２の特徴は、以下の各工程を含む半導体記憶装置の製造方法であることを要旨とする。即ち、
（イ）ゲート絶縁膜 、このゲート絶縁膜 上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備える積層構造を形成する工程；
（ロ）この積層構造に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極を列方向において互いに対向した浮遊ゲート電極に分離する工程；
（ハ）セル分離溝に、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜を埋め込む工程
とを含む半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明の半導体記憶装置によれば、列方向の近接セル間干渉効果を抑制し、これにより、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
【００１０】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。メモリセルアレイ２０の周辺にはトップ・ページバッファ２１、ボトム・ページバッファ２２、レフト・ロウデコーダ／チャージポンプ２３、ライト・ロウデコーダ／チャージポンプ２４等の周辺回路（２１，２２，２３，２４）が配置されている。
【００１１】
メモリセルアレイ２０は、図２に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と、このワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１及び図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ２１及びボトム・ページバッファ２２は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ２３、ライト・ロウデコーダ／チャージポンプ２４はワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００１２】
図３（ａ）は図２のＢ−Ｂ方向（列方向）から見たメモリセルアレイ２０の一部を示す模式的な断面図、図３（ｂ）は図２のＡ−Ａ方向（行方向）から見たメモリセルアレイ２０の一部を示す模式的な断面図である。即ち、図３（ａ）は、図１のＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・方向に沿った切断面に相当し、図３（ｂ）は図１のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面に相当する。図３の断面図に示すように、ｐ型の半導体基板１の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域８１，８２，８３，・・・・・が形成され、それぞれのソース／ドレイン領域８１，８２，８３，・・・・・の間に定義されるチャネル領域上にゲート絶縁膜２が配置されている。ソース／ドレイン領域８１，８２，８３，・・・・・は、ｐ型の半導体基板１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。ソース／ドレイン領域８３は、ビット線コンタクト領域として機能している。ｐ型の半導体基板１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００１３】
そして、このゲート絶縁膜２上には、電荷を蓄積するための浮遊ゲート電極（３，８）と、浮遊ゲート電極（３，８）の電極間絶縁膜１１と、電極間絶縁膜１１上の制御ゲート電極（１２，１３，１４）が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。同様に、選択トランジスタも、図３（ｂ）に示すように、ゲート絶縁膜２、浮遊ゲート電極（３，８）、電極間絶縁膜１１、電極間絶縁膜１１中の開口部で浮遊ゲート電極（３，８）と電気的に導通した制御ゲート電極（１２，１３，１４）からなるゲート電極構造を備えているが、電極間絶縁膜１１の電極間絶縁膜短絡窓を介して、制御ゲート電極（１２，１３，１４）と浮遊ゲート電極（３，８）とが電気的に導通している。図３（ａ）に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極（３，８）は、ＳＴＩを構成する素子分離絶縁膜７を介して行方向（ワード線方向）に対向している。素子分離絶縁膜７は、図２の平面図に示すように、列方向（カラム方向）に平行に走行している。
【００１４】
なお、図３に示す構造は一例であり、素子分離絶縁膜７の高さは、図３（ａ）のように、電極間絶縁膜１１の最上部の位置より低い構造に限られるものではない。例えば、素子分離絶縁膜７の高さは、電極間絶縁膜１１の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜１１の最上部の位置よりも高い水平レベルであっても構わない。素子分離絶縁膜７の高さが、電極間絶縁膜１１の最上部の位置と同程度の水平レベル、或いは、この位置よりも高い水平レベルであれば、電極間絶縁膜１１は、図３（ａ）に示すように、行方向に隣接するメモリセルカラムに共通となるように、連続した膜として形成されている必要は、必ずしもない。
【００１５】
浮遊ゲート電極（３，８）は、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物をドープした第１の多結晶シリコン（以下において「ドープドポリシリコン」という。）膜３と、同様にｎ型不純物をドープした第２の多結晶シリコン膜８との２層構造で形成されている。第２の多結晶シリコン膜８の不純物密度を第１の多結晶シリコン膜３の不純物密度より高くしても良い。制御ゲート電極（１２，１３，１４）は、ｎ型不純物をドープした第３の多結晶シリコン膜１２、タングステンシリサイド（ＷＳｉ２）膜１３及びキャップ絶縁膜１４の３層構造から構成されている。シリサイド膜１３としては、タングステンシリサイド（ＷＳｉ２）膜１３の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜１３の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜１３の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜を第３の多結晶シリコン膜１２の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜１３の代わりに第３の多結晶シリコン膜１２の上に配置しても良い。なお、図示を省略しているが、周辺トランジスタは、図３に示した選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊ゲート電極（３，８）及び電極間絶縁膜１１分を除去した、制御ゲート電極（１２，１３，１４）のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【００１６】
図３（ａ）に示す構造では、隣接した第２の多結晶シリコン膜８の間に設けられた凹部に電極間絶縁膜１１と第３の多結晶シリコン膜１２とが下に凸となるトポロジーで挿入されているが、この隣接した第２の多結晶シリコン膜８の間に設けられた凹部に、絶縁膜を挿入しても良い。
【００１７】
図３（ｂ）に示すビット線方向に沿った断面図に明らかなように、第１の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊ゲート電極（３，８）が、３．９よりも比誘電率εrの低い列方向セル分離絶縁膜１６を介して対向している。「３．９よりも比誘電率εrの低い」とは、熱酸化膜（シリコン酸化膜）の比誘電率εr＝３．９よりも比誘電率εrが低いという意味と等価である。なお、シリコン酸化膜の比誘電率εrは、形成方法により異なり、例えば、プラズマＣＶＤで形成したシリコン酸化膜の比誘電率εr＝４．１〜４．２程度である。
【００１８】
このように、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊ゲート電極（３，８）間に、３．９よりも比誘電率εrの低い列方向セル分離絶縁膜１６の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
【００１９】
列方向セル分離絶縁膜１６として用いる「比誘電率εrの低い絶縁膜」としては、種々の絶縁膜が使用可能である。例えば、炭素（Ｃ）或いはフッ素（Ｆ）を添加した一酸化珪素(ＳｉＯＣ，ＳｉＯＦ）等の無機系絶縁材料、水素シルセスオキサンポリマー（ＨＳＱ）、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）、有機シリカ、多孔質ＨＳＱ、ベンゾシクロブテン（ＢＣＢ）等や、これらの材料を多孔質化した膜が使用可能である。例えば、ＳｉＯＦを用いれば、Ｆの添加量に依存して、比誘電率εr＝３．０〜３．７程度、ＳｉＯＣを用いれば、Ｃの添加量に依存して、比誘電率εr＝２．７〜２．９程度にすることが可能である。
【００２０】
Ｃ以外の有機物を含む一酸化珪素(ＳｉＯ）若しくは二酸化珪素(ＳｉＯ2）を用いても良い。即ち、純粋なＳｉＯＣ以外の低密度の有機物を含むシリコン酸化膜を、列方向セル分離絶縁膜１６として、使用することが可能である。
【００２１】
なお、図３（ｂ）では、第１の多結晶シリコン膜３、第２の多結晶シリコン膜８、電極間絶縁膜１１、第３の多結晶シリコン膜１２、シリサイド膜１３、キャップ絶縁膜１４及びセル分離下地膜１５からなる積層構造（３，８，１１，１２，１３，１４，１５）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜１５が形成されている。しかし、列方向セル分離絶縁膜１６と、積層構造（３，８，１１，１２，１３，１４，１５）の側壁との密着や界面状態の問題を問わなければ、セル分離下地膜１５を省略しても良い。或いは、セル分離下地膜１５として、比誘電率εrの低い絶縁膜を採用しても良い。
【００２２】
又、行方向（ワード線方向）に隣接するメモリセルカラムでの「近接セル間干渉効果」の抑制には、ＳＴＩを構成する素子分離絶縁膜７にも、これらの炭素若しくは有機物、或いはフッ素を添加したシリコン酸化膜等の低誘電率の絶縁膜を用いれば良い。図３（ａ）に示す構造と異なり、隣接した第２の多結晶シリコン膜８の間に設けられた凹部に、絶縁膜を挿入する場合は、炭素若しくは有機物、或いはフッ素を添加したシリコン酸化膜等の比誘電率εrの低い絶縁膜を挿入しても良い。行方向の「近接セル間干渉効果」の抑制には、図３（ａ）に示す構造と異なり、素子分離絶縁膜７の高さは、電極間絶縁膜１１の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜１１の最上部の位置よりも高い水平レベルとなるようにし、素子分離絶縁膜７に比誘電率εrの低い絶縁膜を用いれば良い。
【００２３】
行方向に隣接するセルカラムの選択トランジスタの間には、列方向セル分離絶縁膜１６とコア充填絶縁膜１８との２層構造が用いられている。コア充填絶縁膜としては、例えば、ＢＰＳＧ膜等が使用可能である。即ち、列方向セル分離絶縁膜１６の構成する凹部の中央を充填するように、コア充填絶縁膜１８が配置され、このコア充填絶縁膜１８の中央部を貫通して、コンタクトプラグ５２が埋め込まれている。コンタクトプラグ５２は、低いコンタクト抵抗で、ビット線コンタクト領域８３にオーミック接触をしている。コンタクトプラグ５２は、層間絶縁膜１９の上に配置されたビット線（ＢＬ2j）５１に接続されている。図３（ａ）では、ビット線ＢＬ2j，ＢＬ2j+1が層間絶縁膜１９の上に配置されているが、層間絶縁膜１９にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００２４】
電極間絶縁膜１１として用いる「高誘電率の絶縁膜」としては、種々の絶縁膜が使用可能である。微細化された半導体記憶装置では、浮遊ゲート電極（３，８）と制御ゲート電極（１２，１３，１４）の対向面積が小さくなる。しかし、半導体記憶装置として機能させるためには、浮遊ゲート電極（３，８）と制御ゲート電極（１２，１３，１４）の電極間絶縁膜１１を介した容量は一定の値を確保する必要がある。特に、最小線幅が１００ｎｍ程度以下に微細化された半導体記憶装置では、浮遊ゲート電極（３，８）と制御ゲート電極（１２，１３，１４）間の結合容量の関係から、ＳｉＯ2膜より比誘電率εrが大きい材料が好ましい。例えば、図３において、電極間絶縁膜１１として、シリコン酸化膜：５ｎｍ程度、シリコン窒化膜：７ｎｍ程度、シリコン酸化膜：５ｎｍ程度の３層構造により、所謂ＯＮＯ膜を構成すれば良い。上層のシリコン酸化膜、真ん中のシリコン窒化膜、下層のシリコン酸化膜の膜厚の比率は種々選択可能であるが、ＯＮＯ膜では、比誘電率εr＝５〜５．５程度が得られる。この他、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜１１として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００２５】
なお、以下の説明では、電極間絶縁膜１１にＯＮＯ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００２６】
次に、図４〜図８を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２７】
（イ）先ず、図４に示すように、ｐ型の半導体基板１上に、厚さ８ｎｍ程度のゲート絶縁膜２を形成し、その上に、減圧ＣＶＤ法により厚さ４０ｎｍ程度の第１の多結晶シリコン膜３を堆積する。引き続き、減圧ＣＶＤ法により、厚さ９０ｎｍ程度の第１のシリコン窒化膜４、厚さ２３０ｎｍ程度の第１のシリコン酸化膜５を堆積する。次に、８５０℃程度、３０分程度の水素燃焼酸化で処理後、フォトリソグラフィ技術を用いて、フォトレジストを所望のパターンに加工し、これをエッチングマスクとして反応性イオンエッチング（ＲＩＥ）法により、第１のシリコン窒化膜４及び第１のシリコン酸化膜５をエッチングする。又、酸素プラズマ処理と硫酸（Ｈ2ＳＯ4）、過酸化水素水（Ｈ2Ｏ2）の混合液にてフォトレジストを除去した後、第１の多結晶シリコン膜３をＲＩＥ法を用いてエッチングする。更にゲート絶縁膜２、半導体基板１を同様の方法でエッチングして半導体基板１に素子分離溝を形成する。
【００２８】
（ロ）引き続き、高密度プラズマ（ＨＤＰ）法等のプラズマＣＶＤ法により、図４に示すように、厚さ５５０ｎｍ程度のシリコン酸化膜７を堆積する。なお、図示を省略しているが、シリコン酸化膜７の堆積の前に、１０００℃程度の酸化性雰囲気で半導体基板１を加熱し、厚さ６ｎｍ程度の第２のシリコン酸化膜６を、露出した素子分離溝の側壁に形成しておけば、シリコン酸化膜（第３のシリコン酸化膜）７の素子分離溝の側壁への密着が良くなり、好ましい。その後、化学的機械研磨（ＣＭＰ）法により、第３のシリコン酸化膜７を第１のシリコン窒化膜４が露出するまで削って、平坦にし、素子分離溝に第３のシリコン酸化膜７を埋め込み、ＳＴＩ構造の素子分離絶縁領域を形成する。更に、緩衝フッ酸（ＢＨＦ）処理により、第３のシリコン酸化膜（素子分離絶縁膜）７を４４ｎｍ程度エッチングし、６０℃程度、２０分程度のリン酸（Ｈ3ＰＯ4）、処理により、第１のシリコン窒化膜４を選択的に除去する。
【００２９】
（ハ）次に、図５に示すように、減圧ＣＶＤ法により、厚さ６０ｎｍ程度の第２の多結晶シリコン膜８と、厚さ１３０ｎｍ程度の第４のシリコン酸化膜９を堆積する。その後、通常のフォトリソグラフィ技術により、素子分離絶縁膜７の上方に窓部が形成されるように、フォトレジストをパターニングする。このフォトレジストをエッチングマスクとして、ＲＩＥ法により、素子分離絶縁膜７の上部の第４のシリコン酸化膜９を選択的に除去する。次に、酸素プラズマ処理と硫酸、過酸化水素水の混合液にてフォトレジストを除去した後、減圧ＣＶＤ法にて厚さ４５ｎｍ程度の第５のシリコン酸化膜１０を堆積する。
【００３０】
（ニ）そして、図６に示すように、第５のシリコン酸化膜１０を、素子分離絶縁膜７の上方の第２の多結晶シリコン膜８が露出するまで、全面エッチバックする。これにより、第４のシリコン酸化膜９の上部の第５のシリコン酸化膜１０も除去される。更に、この全面エッチバックにより、図６（ｂ）に示すように、素子分離絶縁膜７の上方の第４のシリコン酸化膜９中の窓部の側壁に、第５のシリコン酸化膜側壁（サイドウォール）１０ａ，１０ｂ，１０ｃ，１０ｄを残留させる。側壁（サイドウォール）１０ａ，１０ｂ，１０ｃ，１０ｄにより、素子分離絶縁膜７の上方には、通常のフォトリソグラフィ技術によるよりも、狭い窓部を有したエッチングマスクが形成される。
【００３１】
（ホ）次に、図７（ａ）に示すように、素子分離絶縁膜７の上方に狭い窓部を有するエッチングマスクを用いて、ＲＩＥ法で、素子分離絶縁膜７上の第２の多結晶シリコン膜８を選択的に除去し、隣接するセルカラムの第２の多結晶シリコン膜８を互いに分離する。その後、図８に示すように、酸素プラズマ処理とＨＦ処理を用いて、第４のシリコン酸化膜９と、第５のシリコン酸化膜１０とを除去する。更に、減圧ＣＶＤ法により、厚さ１７ｎｍ程度の電極間絶縁膜１１を、セルカラム間で分離された第２の多結晶シリコン膜８の上に堆積する。電極間絶縁膜１１は、例えば、シリコン酸化膜：５ｎｍ程度、シリコン窒化膜：７ｎｍ程度、シリコン酸化膜：５ｎｍ程度の所謂ＯＮＯ膜とすれば良い。次に、図９（ｂ）に示すように、フォトレジスト５４を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト５４をパターニングし、このフォトレジスト５４をエッチングマスクとして、ＲＩＥ法により、後に選択トランジスタが出来る領域の電極間絶縁膜１１に電極間絶縁膜短絡窓６１ａ，６１ｂを設ける。図９（ｂ）では、右側に２つの電極間絶縁膜短絡窓６１ａ，６１ｂが設けられている。フォトレジスト５４を除去後、減圧ＣＶＤ法により、図１０に示すように、厚さ８０ｎｍ程度の第３の多結晶シリコン膜１２を堆積する。図１０（ｂ）の右側の２つの電極間絶縁膜短絡窓６１ａ，６１ｂを介して、第３の多結晶シリコン膜１２と第２の多結晶シリコン膜８とは、接続される。更に、第３の多結晶シリコン膜１２の上に、ＰＶＤ法により、厚さ７０ｎｍ程度のタングステンシリサイド（ＷＳｉ2）膜からなるシリサイド膜１３を堆積する。更に、図１０に示すように、この厚さ７０ｎｍ程度のシリサイド膜１３の上に、第２のシリコン窒化膜１４をキャップ絶縁膜として、減圧ＣＶＤ法にて厚さ３００ｎｍ程度堆積する。
【００３２】
（ヘ）その後、図１１（ｂ）に示すように、通常のフォトリソグラフィ技術を用いて新たなフォトレジストを所望のパターンに加工し、これをエッチングマスクとしてＲＩＥ法を用いて第２のシリコン窒化膜（キャップ絶縁膜）１４をエッチングし、カラム内セル分離用エッチングマスクを形成する。次に、酸素プラズマ処理と硫酸、過酸化水素水の混合液にて、カラム内セル分離用エッチングマスクの形成に用いた新たなフォトレジストを除去する。この後、キャップ絶縁膜１４をカラム内セル分離用エッチングマスクとして、ＲＩＥ法で、シリサイド膜１３、第３の多結晶シリコン膜１２、電極間絶縁膜１１、第２の多結晶シリコン膜８、及び第１の多結晶シリコン膜３を、ゲート絶縁膜２が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成し、セルカラム内のメモリセルトランジスタと選択トランジスタを分離する。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの第３の多結晶シリコン膜１２，シリサイド膜１３及び第２のシリコン窒化膜（キャップ絶縁膜）１４とからなる制御ゲート電極（１２，１３，１４）が互いに分離する。同様に、各メモリセルトランジスタの第１の多結晶シリコン膜３と第２の多結晶シリコン膜８とからなる浮遊ゲート電極（３，８）も、セルカラム内でセル分離溝により分離される。図１１（ｂ）の右側の、電極間絶縁膜１１に電極間絶縁膜短絡窓６１ａ，６１ｂを有する選択トランジスタもカラム方向（列方向）において、セル分離溝で互いに分離される。
【００３３】
（ト）次に、８００℃程度、１２０秒程度の窒素雰囲気で加熱し、更に１０００℃程度の酸化性雰囲気で加熱することで厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜１５を図１１に示すように、制御ゲート電極（１２，１３，１４）のセル分離溝に露出した側壁部、及び浮遊ゲート電極（３，８）のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された第１の多結晶シリコン膜３、第２の多結晶シリコン膜８、電極間絶縁膜１１、第３の多結晶シリコン膜１２、シリサイド膜１３、キャップ絶縁膜１４及びセル分離下地膜１５からなる積層構造（３，８，１１，１２，１３，１４，１５）をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜２を介して、半導体基板１に砒素イオン(75Ａｓ+）、或いは燐イオン(31Ｐ+）等のｎ型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図１１（ｂ）に示すように、半導体基板１の表面に、ソース／ドレイン領域８１，８２，８３，・・・・・を形成する。
【００３４】
（チ）次に、図１２に示すように、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、厚さ１０ｎｍ程度のＳｉＯＦ膜を列方向セル分離絶縁膜１６として堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。ＨＤＰ法のプラズマ源には、例えば、誘導結合型プラズマ（ＩＣＰ）等が使用可能である。その後、ＲＩＥ法による全面エッチバックを行い、図１３に示すように、キャップ絶縁膜１４の上部の列方向セル分離絶縁膜１６を除去する。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、カラム方向（列方向）に隣接する２つの選択トランジスタの間の列方向セル分離絶縁膜１６を選択的に除去する。例えば、新たなフォトレジストのエッチングマスクを用いて、希釈したＢＨＦによるウェット処理（ウェットエッチング）により、２つの選択トランジスタの間の列方向セル分離絶縁膜１６を図１３（ｂ）に示すように、選択的に除去する。更にフォトレジスト除去後、酸素雰囲気中でのランプ加熱（ＲＴＡ）により、列方向セル分離絶縁膜１６の緻密化と、ゲート絶縁膜２、電極間絶縁膜１１の回復とを行う。
【００３５】
（リ）次に、図１４に示すように、減圧ＣＶＤ法により、厚さ４０ｎｍ程度のシリコン窒化膜からなるストッパ膜１７を全面に堆積し、８５０℃程度の酸化性雰囲気で加熱する。更に、図１５に示すように、ストッパ膜１７の上に、コア充填絶縁膜（ＢＰＳＧ膜）１８を厚さ３００ｎｍ程度堆積する。更に、その後８００℃程度の窒素雰囲気で加熱することにより、コア充填絶縁膜（ＢＰＳＧ膜）１８をリフローさせる。次に、ＣＭＰ法を用いてコア充填絶縁膜１８を、ストッパ膜１７が露出するまで平坦化する。ストッパ膜１７は、ＣＭＰ法での対シリコン酸化膜の選択比が高ければ、シリコン窒化膜に限定されるものではない。この上に、プラズマＣＶＤ法を用いて、厚さ３５０ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１９を堆積し、窒素雰囲気で熱処理を行う。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ５２を埋め込み、更にビット線５１のパターニングをすれば、図３に示す第１の実施の形態に係る半導体記憶装置が完成する。コンタクトプラグ５２の埋め込み工程は、ストッパ膜１７であるシリコン窒化膜とコア充填絶縁膜１８であるＢＰＳＧ膜のエッチングの選択比を利用して、自己整合的にコンタクトホールを開口してから、行っても良い。
【００３６】
本発明の第１の実施の形態に係る半導体記憶装置の製造方法によれば、メモリセルトランジスタ間に、３．９よりも比誘電率εrの小さい列方向セル分離絶縁膜１６を、簡単に配設出来るので、同一カラム内で列方向に隣接するメモリセルトランジスタ間の列方向近接セル間干渉効果や誤書き込みを抑制した半導体記憶装置を製造することが出来る。
【００３７】
この３．９よりも小さい比誘電率εrを有する列方向セル分離絶縁膜１６の形成方法は、上述したジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法に限定されるものではない。ＳｉＨ2Ｆ2ガスの代わりに、４フッ化珪素（ＳｉＦ4）ガスとモノシラン（ＳｉＨ4）ガス、ジシラン（Ｓｉ2Ｈ6）、ジクロオシラン（ＳｉＨ2Ｃl2）ガス等の混合ガスを使用たＨＤＰ法で、ＳｉＯＦ膜を形成しても良い。
【００３８】
或いは、例えば、図１２に示す断面構造の工程段階でトリメチルシランを使用するＣＶＤ法を採用し、ＳｉＯＣ膜からなる列方向セル分離絶縁膜１６を、メモリセルトランジスタと選択トランジスタのそれぞれの間に埋め込んでも良い。
【００３９】
又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）等を使用する塗布法を採用することが可能である。即ち、先ず、これらのシロキサン成分と、溶媒としてのアルコール成分などから調整して、ＳＯＧ液を用意する。そして、図１２に示す断面構造の工程段階で、この溶液（ＳＯＧ液）をスピンコート法により基板上に塗布し、熱処理で溶媒などを蒸発させ、膜を硬化すると、ＳＯＧ絶縁膜からなる列方向セル分離絶縁膜１６を、メモリセルトランジスタと選択トランジスタのそれぞれの間に埋め込むことが出来る。
【００４０】
或いは、図１２に示す断面構造の工程段階で、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。                                                 上記の第１の実施の形態の説明においては、ＮＡＮＤ型のフラッシュメモリについて例示的に説明したが、本発明の半導体記憶装置のメモリセルトランジスタの構造は、図１６に示すようなＡＮＤ型のフラッシュメモリに適用可能である。更には、図示を省略したＤＩＮＯＲ型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。
【００４１】
（第２の実施の形態）  
図１７に示すように、本発明の第２の実施の形態に係る半導体記憶装置は、第１の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜２  、このゲート絶縁膜２  上の浮遊ゲート電極（３，８）、この浮遊ゲート電極（３，８）上の電極間絶縁膜１１、この電極間絶縁膜１１の制御ゲート電極（１２，１３，１４）とを備える積層構造（２，３，８，１１，１２，１３，１４）を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリである。即ち、このＮＡＮＤ型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜２１９とを備える。なお、本発明の第２の実施の形態に係る半導体記憶装置の平面図は、図２と同様であるので、重複した図示を省略するが、図１７（ａ）は図２のＢ−Ｂ方向（列方向）から見た断面図に相当し、図１７（ｂ）は図２のＡ−Ａ方向（行方向）から見た断面図に相当する。  図１７の断面図に示すように、ｐ型の半導体基板１の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域８１，８２，８３，・・・・・が形成され、それぞれのソース／ドレイン領域８１，８２，８３，・・・・・の間に定義されるチャネル領域上にゲート絶縁膜２が配置されている。ソース／ドレイン領域８３は、ビット線コンタクト領域として機能している。ｐ型の半導体基板１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００４２】
メモリセルトランジスタと同様に、選択トランジスタも、図１７（ｂ）に示すように、ゲート絶縁膜２、浮遊ゲート電極（３，８）、電極間絶縁膜１１、電極間絶縁膜１１中の開口部で浮遊ゲート電極（３，８）と電気的に導通した制御ゲート電極（１２，１３，１４）からなるゲート電極構造を備え、電極間絶縁膜１１の電極間絶縁膜短絡窓を介して、制御ゲート電極（１２，１３，１４）と浮遊ゲート電極（３，８）とが電気的に導通している。浮遊ゲート電極（３，８）は、第１の多結晶シリコン（ドープドポリシリコン）膜３と、第２の多結晶シリコン（ドープドポリシリコン）膜８との２層構造で形成されている。制御ゲート電極（１２，１３，１４）は、ｎ型不純物をドープした第３の多結晶シリコン（ドープドポリシリコン）膜１２、シリサイド膜１３及びキャップ絶縁膜１４の３層構造から構成されている。シリサイド膜１３の代わりに、高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜１３の代わりに、銅（Ｃｕ）等の高導電率の金属膜を第３の多結晶シリコン（ドープドポリシリコン）膜１２の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜１３の代わりに第３の多結晶シリコン（ドープドポリシリコン）膜１２の上に配置しても良い。
【００４３】
図１７（ｂ）に示すように、列方向セル分離絶縁膜２１９は、積層構造（２，３，８，１１，１２，１３，１４）の側壁に形成され、列方向セル分離絶縁膜２１９より比誘電率が大きい側壁絶縁膜（２１６，２１７，２１８）に両側を挟まれて、浮遊ゲート電極（３，８）の間に挿入されている。側壁絶縁膜（２１６，２１７，２１８）は、互いに材料の異なる複数の絶縁膜２１６，２１７，２１８からなる複合膜である。この複合膜は、例えば、厚さ２０ｎｍ程度のシリコン酸化膜からなる第１側壁絶縁膜２１６、厚さ２０ｎｍ程度のシリコン窒化膜からなる第２壁絶縁膜２１７及び厚さ２０ｎｍ程度のシリコン窒化膜からなる第３壁絶縁膜２１８とから構成出来る。
【００４４】
列方向セル分離絶縁膜２１９は、第１の実施の形態に係る半導体記憶装置と同様に、炭素若しくは有機物、或いはフッ素を添加した一酸化珪素が使用可能である。或いは、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテンのいずれかが使用可能である。他は、第１の実施の形態に係る半導体記憶装置と実質的に同様であるので、重複した説明を省略する。
【００４５】
図１７に示すように、列方向に配列された複数のメモリセルトランジスタ間に、３．９よりも比誘電率の低い列方向セル分離絶縁膜２１９の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
【００４６】
なお、図１７は、ＮＡＮＤ型のフラッシュメモリの断面図であると、例示的に説明しているが、本発明の第２の実施の形態に係る半導体記憶装置はＮＡＮＤ型のフラッシュメモリに限定されるものではない。第１の実施の形態で説明したと同様に、図１６に示すようなＡＮＤ型のフラッシュメモリに適用可能である。更には、図示を省略したＤＩＮＯＲ型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。  
次に、図１８〜図１３を用いて、第２の実施の形態に係る半導体記憶装置の製造方法を説明する。
【００４７】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明した図４〜図１０と同様な手順で、ゲート絶縁膜２ 、このゲート絶縁膜２ 上の浮遊ゲート電極（３，８）、この浮遊ゲート電極（３，８）上の電極間絶縁膜１１、この電極間絶縁膜１１の制御ゲート電極（１２，１３，１４）とを備える積層構造（２，３，８，１１，１２，１３，１４）を形成する。そして、図１１と同様な手順で、この積層構造（２，３，８，１１，１２，１３，１４）に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極（３，８）を列方向において互いに対向した浮遊ゲート電極（３，８）に分離する。更に、セル分離下地膜１５を制御ゲート電極（１２，１３，１４）のセル分離溝に露出した側壁部、及び浮遊ゲート電極（３，８）のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された積層構造（２，３，８，１１，１２，１３，１４）をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜２を介してｎ型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図１８（ｂ）に示すように、半導体基板１の表面に、ソース／ドレイン領域８１，８２，８３，・・・・・を形成する。更に、図１８に示すように、厚さ２０ｎｍ程度のシリコン酸化膜からなる第１側壁絶縁膜２１６を堆積する。
【００４８】
（ロ）そして、フォトレジスト５５を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト５５をパターニングする。このフォトレジスト５５をエッチングマスクとして、図１９に示すように、希釈したＢＨＦにより第１側壁絶縁膜２１６を除去する。その後、ＲＴＡ法により酸素雰囲気中での加熱で第１側壁絶縁膜２１６を緻密化する。更に、図２０に示すように、減圧ＣＶＤ法にて厚さ２０ｎｍ程度のシリコン窒化膜からなる第２壁絶縁膜２１７を全面に堆積する。そして、ＲＩＥ法により全面エッチバックを行い、図２１に示すように、セル分離溝の側壁、即ち、第１の多結晶シリコン膜３、第２の多結晶シリコン膜８、電極間絶縁膜１１、第３の多結晶シリコン膜１２、シリサイド膜１３、キャップ絶縁膜１４及びセル分離下地膜１５からなる積層構造のそれぞれの側壁に第２壁絶縁膜２１７を残す。その後、減圧ＣＶＤ法により、厚さ２０ｎｍ程度のシリコン窒化膜からなる第３壁絶縁膜２１８を図２２に示すように、全面に堆積する。その後、８５０℃程度の酸素雰囲気で加熱する。
【００４９】
（ハ）次に、図２３に示すように、第３壁絶縁膜２１８の上にＨＤＰ法により、厚さ２００ｎｍ程度のＳｉＯＦ膜を列方向セル分離絶縁膜２１９として堆積する。更に、ＣＭＰ法を用いて、列方向セル分離絶縁膜２１９をストッパ膜である第３壁絶縁膜２１８が露出するまで研磨し、図２４に示すように、平坦化する。なお、ＣＭＰの前に、列方向セル分離絶縁膜２１９の上に、厚さ３００ｎｍ程度のＢＰＳＧ膜を更に堆積し、８００℃程度の窒素雰囲気で加熱することにより、これをリフローさせて、その後、ＣＭＰ法を用いて、図２４に示すように、平坦化しても良い。その後、この上に、プラズマＣＶＤ法により厚さ３５０ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２２０を全面に堆積し、９７０℃程度の窒素雰囲気で加熱する。
【００５０】
（ニ）次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ５２を埋め込み、更にビット線５１のパターニングをすれば、図１７に示す第２の実施の形態に係る半導体記憶装置が完成する。
【００５１】
第２の実施の形態に係る半導体記憶装置の製造方法によれば、列方向に隣接したメモリセルトランジスタ間にシリコン酸化膜の比誘電率εr＝３．９よりも比誘電率εrの低いＳｉＯＦ膜を列方向セル分離絶縁膜２１９として簡単に埋め込むことが出来る。このため、同一カラム内で列方向に隣接するメモリセルトランジスタ間の列方向近接セル間干渉効果を阻止し、誤書き込みを抑制することが出来る半導体記憶装置を、安価で且つ高歩留まりで製造出来る。
【００５２】
第２の実施の形態に係る半導体記憶装置の製造方法において、３．９よりも小さい比誘電率εrを有する列方向セル分離絶縁膜２１９の形成方法は、上述したジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法に限定されるものではないことは、第１の実施の形態に係る半導体記憶装置の製造方法と同様である。図２３に示す断面図の工程段階において、ＳｉＨ2Ｆ2ガスの代わりに、４フッ化珪素（ＳｉＦ4）ガスとモノシラン（ＳｉＨ4）ガス等の混合ガスを使用たＨＤＰ法で、ＳｉＯＦ膜を形成し、列方向セル分離絶縁膜２１９として堆積しても良い。
【００５３】
或いは、トリメチルシランを使用するＣＶＤ法でＳｉＯＣ膜を形成し、列方向セル分離絶縁膜２１９として堆積しても良い。又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）等を使用する塗布法を、列方向セル分離絶縁膜２１９の堆積工程に使用しても良い。或いは、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。                                          
（第３の実施の形態）  
図２５に示すように、本発明の第３の実施の形態に係る半導体記憶装置は、第１及び第２の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜２ 、このゲート絶縁膜２ 上の浮遊ゲート電極（３，８）、この浮遊ゲート電極（３，８）上の電極間絶縁膜１１、この電極間絶縁膜１１の制御ゲート電極（１２，１３，１４）とを備える積層構造（２，３，８，１１，１２，１３，１４）を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリである。即ち、このＮＡＮＤ型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜３１７とを備える。なお、本発明の第３の実施の形態に係る半導体記憶装置の平面図は、図２と同様であるので、重複した図示を省略するが、図２５（ａ）は図２のＢ−Ｂ方向（列方向）から見た断面図に相当し、図２５（ｂ）は図２のＡ−Ａ方向（行方向）から見た断面図に相当する。  図２５の断面図に示すように、ｐ型の半導体基板１の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域８１，８２，８３，・・・・・が形成され、それぞれのソース／ドレイン領域８１，８２，８３，・・・・・の間に定義されるチャネル領域上にゲート絶縁膜２が配置されている。ソース／ドレイン領域８３は、ビット線コンタクト領域として機能している。ｐ型の半導体基板１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００５４】
メモリセルトランジスタと同様に、選択トランジスタも、図２５（ｂ）に示すように、ゲート絶縁膜２、浮遊ゲート電極（３，８）、電極間絶縁膜１１、電極間絶縁膜１１中の開口部で浮遊ゲート電極（３，８）と電気的に導通した制御ゲート電極（１２，１３，１４）からなるゲート電極構造を備え、電極間絶縁膜１１の電極間絶縁膜短絡窓を介して、制御ゲート電極（１２，１３，１４）と浮遊ゲート電極（３，８）とが電気的に導通している。浮遊ゲート電極（３，８）は、第１の多結晶シリコン（ドープドポリシリコン）膜３と、第２の多結晶シリコン（ドープドポリシリコン）膜８との２層構造で形成されている。制御ゲート電極（１２，１３，１４）は、ｎ型不純物をドープした第３の多結晶シリコン（ドープドポリシリコン）膜１２、シリサイド膜１３及びキャップ絶縁膜１４の３層構造から構成されている。シリサイド膜１３の代わりに、高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜１３の代わりに、銅（Ｃｕ）等の高導電率の金属膜を第３の多結晶シリコン（ドープドポリシリコン）膜１２の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜１３の代わりに第３の多結晶シリコン（ドープドポリシリコン）膜１２の上に配置しても良い。
【００５５】
図２５（ｂ）に示すように、列方向セル分離絶縁膜３１７は、積層構造（２，３，８，１１，１２，１３，１４）の側壁に形成され、列方向セル分離絶縁膜３１７より比誘電率が大きい側壁絶縁膜３１６に両側を挟まれて、浮遊ゲート電極（３，８）の間に挿入されている。列方向セル分離絶縁膜３１７は、第１及び第２の実施の形態に係る半導体記憶装置と同様に、炭素若しくは有機物、或いはフッ素を添加した一酸化珪素が使用可能である。この他、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテン等を使用しても良い。他は、第１及び第２の実施の形態に係る半導体記憶装置と実質的に同様であるので、重複した説明を省略する。
【００５６】
図２５に示すように、列方向に配列された複数のメモリセルトランジスタ間に、３．９よりも比誘電率の低い列方向セル分離絶縁膜３１７の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
【００５７】
なお、図２５は、ＮＡＮＤ型のフラッシュメモリの断面図であると、例示的に説明しているが、本発明の第３の実施の形態に係る半導体記憶装置は、図１６に示すようなＡＮＤ型のフラッシュメモリに適用可能であることは、第１の実施の形態での説明と同様である。更には、図示を省略したＤＩＮＯＲ型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。  次に、図２６〜図３０を用いて、第３の実施の形態に係る半導体記憶装置の製造方法を説明する。
【００５８】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明した図４〜図１０と同様な手順で、ゲート絶縁膜２ 、このゲート絶縁膜２ 上の浮遊ゲート電極（３，８）、この浮遊ゲート電極（３，８）上の電極間絶縁膜１１、この電極間絶縁膜１１の制御ゲート電極（１２，１３，１４）とを備える積層構造（２，３，８，１１，１２，１３，１４）を形成する。そして、図１１と同様な手順で、この積層構造（２，３，８，１１，１２，１３，１４）に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極（３，８）を列方向において互いに対向した浮遊ゲート電極（３，８）に分離する。更に、セル分離下地膜１５を制御ゲート電極（１２，１３，１４）のセル分離溝に露出した側壁部、及び浮遊ゲート電極（３，８）のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された積層構造（２，３，８，１１，１２，１３，１４）をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜２を介してｎ型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図２６（ｂ）に示すように、半導体基板１の表面に、ソース／ドレイン領域８１，８２，８３，・・・・・を形成する。更に、図２６に示すように、減圧ＣＶＤ法にて、厚さ４０ｎｍ程度のシリコン窒化膜からなる側壁絶縁膜３１６を全面に堆積する。
【００５９】
（ロ）次に、図２７に示すように、側壁絶縁膜３１６の上に、列方向セル分離絶縁膜３１７を堆積する。列方向セル分離絶縁膜３１７としては、例えば、ＨＤＰ法により、ＳｉＯＦ膜を厚さ３００ｎｍ程度堆積すれば良い。更に、図２８に示すように、列方向セル分離絶縁膜３１７の上に、厚さ３００ｎｍ程度のコア充填絶縁膜（ＢＰＳＧ膜）１８を更に堆積する。その後８００℃程度の窒素雰囲気で加熱させることによりこれをリフローさせ、図２９に示すように、コア充填絶縁膜（ＢＰＳＧ膜）１８の表面を平坦化する。
【００６０】
（ハ）次に、図３０に示すように、ＣＭＰ法を用いて、列方向セル分離絶縁膜３１７、及びコア充填絶縁膜１８を、ストッパ膜である側壁絶縁膜３１６が露出するまで平坦化する。次に、８００℃程度、１５分程度の窒素雰囲気で加熱して、リフローさせ、引き続き９５０℃程度の窒素雰囲気で加熱する。この上にプラズマＣＶＤ法により厚さ３５０ｎｍ程度のシリコン酸化膜からなる層間絶縁膜３１９を、図３１に示すように、全面に堆積する。
【００６１】
（ニ）次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ５２を埋め込み、更にビット線５１のパターニングをすれば、図２５に示す第３の実施の形態に係る半導体記憶装置が完成する。
【００６２】
第３の実施の形態に係る半導体記憶装置の製造方法によれば、列方向に隣接したメモリセルトランジスタ間にシリコン酸化膜の比誘電率εr＝３．９よりも比誘電率εrの低いＳｉＯＦ膜を列方向セル分離絶縁膜３１７として簡単に埋め込むことが出来る。このため、列方向近接セル間干渉効果を阻止し、誤書き込みを抑制することが出来る半導体記憶装置を、安価で且つ高歩留まりで製造出来る。
【００６３】
第３の実施の形態に係る半導体記憶装置の製造方法において、３．９よりも小さい比誘電率εrを有する列方向セル分離絶縁膜３１７の形成方法は、上述したジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法に限定されるものではないことは、第１及び第２の実施の形態に係る半導体記憶装置の製造方法と同様である。図２７に示す断面図の工程段階において、ＳｉＨ2Ｆ2ガスの代わりに、４フッ化珪素（ＳｉＦ4）ガスとモノシラン（ＳｉＨ4）ガス等の混合ガスを使用たＨＤＰ法で、ＳｉＯＦ膜を形成し、列方向セル分離絶縁膜３１７として堆積しても良い。或いは、トリメチルシランを使用するＣＶＤ法でＳｉＯＣ膜を形成し、列方向セル分離絶縁膜３１７として堆積しても良い。
【００６４】
又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）等を使用する塗布法を、列方向セル分離絶縁膜３１７の堆積工程に使用しても良い。或いは、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。                                          
（その他の実施の形態）  
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６５】
例えば、既に述べた第１〜第３の実施の説明においては、説明を簡略にするために、半導体基板をｐ型としたが、半導体基板はｎ型であっても差し支えがなく、ｐ型とｎ型とを全て逆転すれば、第１〜第３の実施の形態に係る半導体記憶装置及びその製造方法の趣旨は同様に生きることは明らかであろう。
【００６６】
又、既に述べた第１〜第３の実施の説明においては、制御ゲート電極（１２，１３，１４）は、第３の多結晶シリコン膜１２、シリサイド膜１３及びキャップ絶縁膜１４の３層構造から構成されていると説明したが、これは例示であり、キャップ絶縁膜１４を省略した２層構造や、多結晶シリコン膜（ドープドポリシリコン）からなる単層構造でも構わなし、４層以上の多層構造でも構わない。同様に、浮遊ゲート電極（３，８）は、第１の多結晶シリコン膜３と第２の多結晶シリコン膜８との２層構造で形成されていると説明したが、単一の多結晶シリコン膜（ドープドポリシリコン）からなる単層構造でも構わないし、３層以上の多層構造でも構わない。
【００６７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な平面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図３（ａ）は図２のＢ−Ｂ方向に沿った方向で切断した断面図、図３（ｂ）は図２のＡ−Ａ方向に沿った方向で切断した断面図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図で、図４（ａ）は図２のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図４（ｂ）は図２のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図５】図５（ａ）は、図４（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図５（ｂ）は、図４（ｂ）に続く、ワード線に沿った工程断面図である。
【図６】図６（ａ）は、図５（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図６（ｂ）は、図５（ｂ）に続く、ワード線に沿った工程断面図である。
【図７】図７（ａ）は、図６（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図７（ｂ）は、図６（ｂ）に続く、ワード線に沿った工程断面図である。
【図８】図８（ａ）は、図７（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図８（ｂ）は、図７（ｂ）に続く、ワード線に沿った工程断面図である。
【図９】図９（ａ）は、図８（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図９（ｂ）は、図８（ｂ）に続く、ワード線に沿った工程断面図である。
【図１０】図１０（ａ）は、図９（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１０（ｂ）は、図９（ｂ）に続く、ワード線に沿った工程断面図である。
【図１１】図１１（ａ）は、図１０（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１１（ｂ）は、図１０（ｂ）に続く、ワード線に沿った工程断面図である。
【図１２】図１２（ａ）は、図１１（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１２（ｂ）は、図１１（ｂ）に続く、ワード線に沿った工程断面図である。
【図１３】図１３（ａ）は、図１２（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１３（ｂ）は、図１２（ｂ）に続く、ワード線に沿った工程断面図である。
【図１４】図１４（ａ）は、図１３（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１４（ｂ）は、図１３（ｂ）に続く、ワード線に沿った工程断面図である。
【図１５】図１５（ａ）は、図１４（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１５（ｂ）は、図１４（ｂ）に続く、ワード線に沿った工程断面図である。
【図１６】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路である。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図１７（ａ）は図２のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図１７（ｂ）は図２のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図１８】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図で、図１８（ａ）は図２のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図１８（ｂ）は図２のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図１９】図１９（ａ）は、図１８（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１９（ｂ）は、図１８（ｂ）に続く、ワード線に沿った工程断面図である。
【図２０】図２０（ａ）は、図１９（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２０（ｂ）は、図１９（ｂ）に続く、ワード線に沿った工程断面図である。
【図２１】図２１（ａ）は、図２０（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２１（ｂ）は、図２０（ｂ）に続く、ワード線に沿った工程断面図である。
【図２２】図２２（ａ）は、図２１（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２２（ｂ）は、図２１（ｂ）に続く、ワード線に沿った工程断面図である。
【図２３】図２３（ａ）は、図２２（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２３（ｂ）は、図２２（ｂ）に続く、ワード線に沿った工程断面図である。
【図２４】図２４（ａ）は、図２３（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２４（ｂ）は、図２３（ｂ）に続く、ワード線に沿った工程断面図である。
【図２５】本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図２５（ａ）は図２のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図２５（ｂ）は図２のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図２６】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図で、図２６（ａ）は図２のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図２６（ｂ）は図２のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図２７】図２７（ａ）は、図２６（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２７（ｂ）は、図２６（ｂ）に続く、ワード線に沿った工程断面図である。
【図２８】図２８（ａ）は、図２７（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２８（ｂ）は、図２７（ｂ）に続く、ワード線に沿った工程断面図である。
【図２９】図２９（ａ）は、図２８（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図２９（ｂ）は、図２８（ｂ）に続く、ワード線に沿った工程断面図である。
【図３０】図３０（ａ）は、図２９（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図３０（ｂ）は、図２９（ｂ）に続く、ワード線に沿った工程断面図である。
【図３１】図３１（ａ）は、図３０（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図３１（ｂ）は、図３０（ｂ）に続く、ワード線に沿った工程断面図である。
【図３２】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図３２（ａ）はビット線に沿った方向で切断した断面図、図３２（ｂ）はワード線に沿った断面図である。
【図３３】従来の半導体記憶装置における列方向近接セル間干渉効果を説明する等価回路図である。
【符合の説明】
【００６９】
１…半導体基板
２…ゲート絶縁膜
３…浮遊ゲート電極（第１の多結晶シリコン膜）
４…第１のシリコン窒化膜
５…第１のシリコン酸化膜
６…第２のシリコン酸化膜
７…素子分離絶縁膜（第３のシリコン酸化膜）
８…浮遊ゲート電極（第２の多結晶シリコン膜）
９…第４のシリコン酸化膜
１０…第５のシリコン酸化膜
１１…電極間絶縁膜
１２…制御ゲート電極（第３の多結晶シリコン膜）
１３…制御ゲート電極（シリサイド膜）
１４…制御ゲート電極（キャップ絶縁膜）
１５…セル分離下地膜
１６，２１９，３１７…列方向セル分離絶縁膜
１７…ストッパ膜
１８…コア充填絶縁膜
１９，２２０，３１９…層間絶縁膜
２０…メモリセルアレイ
２１…ページバッファ
２２…ページバッファ
２３…レフト・ロウデコーダ／チャージポンプ
２４…ライト・ロウデコーダ／チャージポンプ
４６…シリコン酸化膜
４７，４８…シリコン窒化膜
４９…ＢＰＳＧ膜
５１…ビット線
５２…コンタクトプラグ
５４，５５…フォトレジスト
６１ａ，６１ｂ…電極間絶縁膜短絡窓
８１，８２，８３，…ソース／ドレイン領域
２１６…第１側壁絶縁膜
２１７…第２側壁絶縁膜
２１８…第３側壁絶縁膜
３１６…側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005286155.tif 000010
【図９】
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【図１０】
2005286155.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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