(57)【要約】【課題】  安定した動作条件を容易に実現できるＮＩＣ回路の実現。【解決手段】  定電流源21,22とトランジスタM1を直列に接続した第１の電流経路と、定電流源23,24とトランジスタM2を直列に接続し、第１の電流経路と対称に形成された第２の電流経路とを備え、差動入力信号の一方Vsig1を第１のバッファB1を介してM2の制御端子に入力し、Vsig1を第２のバッファB2を介して定電流源21とM1の接続ノードに接続し、差動入力信号の他方Vsig2を第３のバッファB3を介してM1の制御端子に入力し、Vsig2を第４のバッファB4を介して定電流源23とM2の接続ノードに接続するＮＩＣ回路。【選択図】      図９
2005286516.tif 000002
【特許請求の範囲】
【請求項１】
定電流源と第１のトランジスタを直列に接続した第１の電流経路と、
定電流源と第２のトランジスタを直列に接続し、前記第１の電流経路と対称に形成された第２の電流経路とを備え、
差動入力信号の一方を第１のバッファを介して前記第２のトランジスタの制御端子に入力し、
前記差動入力信号の一方を第２のバッファを介して前記第１の電流経路の前記定電流源と前記第１のトランジスタの接続ノードに接続し、
前記差動入力信号の他方を第３のバッファを介して前記第１のトランジスタの制御端子に入力し、
前記差動入力信号の他方を第４のバッファを介して前記第２の電流経路の前記定電流源と前記第２のトランジスタの接続ノードに接続したことを特徴とする差動型負性インピーダンス変換（ＮＩＣ）回路。
【請求項２】
第１の定電流源と第１のトランジスタと第２の定電流源とを直列に接続した第１の電流経路と、
第３の定電流源と第２のトランジスタと第４の定電流源とを直列に接続し、前記第１の電流経路と対称に形成された第２の電流経路とを備え、
差動入力信号の一方を、前記第１の定電流源と前記第１のトランジスタの接続ノード、及び前記第２のトランジスタの制御端子に接続し、
差動入力信号の他方を、前記第３の定電流源と前記第２のトランジスタの接続ノード、及び前記第１のトランジスタの制御端子に接続した差動型負性インピーダンス変換（ＮＩＣ）回路であって、
前記第１のトランジスタと前記第２の電流源の間に接続された第３のトランジスタと、
前記第２のトランジスタと前記第４の電流源の間に接続された第４のトランジスタとを備え、
前記第３のトランジスタの制御端子は、前記第２のトランジスタと前記第４の電流源の接続ノードに接続され、
前記第４のトランジスタの制御端子は、前記第１のトランジスタと前記第２の電流源の接続ノードに接続されることを特徴とする差動型負性インピーダンス変換（ＮＩＣ）回路。
【請求項３】
スイッチング信号に応じて入力信号を保持し、保持した入力信号値に応じた出力を行うトラック・アンド・ホールド（Ｔ／Ｈ）回路と、
前記Ｔ／Ｈ回路の出力が入力される負性インピーダンス変換（ＮＩＣ）回路と、
前記Ｔ／Ｈ回路の出力による駆動されるフラッシュ型アナログ・デジタル変換（ＡＤＣ）部とを備えることを特徴とするアナログ・デジタル変換回路。
【請求項４】
前記Ｔ／Ｈ回路、前記ＮＩＣ回路及び前記ＡＤＣ部は、ＭＯＳトランジスタで構成される請求項３に記載のアナログ・デジタル変換回路。
【請求項５】
前記ＡＤＣ部は、複数の比較用基準電位を出力する抵抗列と、前記Ｔ／Ｈ回路の出力を前記比較用基準電位と比較する複数のコンパレータと、前記複数のコンパレータの出力をデコードするデコーダとを備え、
各コンパレータは、入力段に並列に設けられた入力トランジスタを備え、一方の入力トランジスタのゲートは、前記Ｔ／Ｈ回路の出力及び前記ＮＩＣ回路を構成するトランジスタのドレインに接続され、他方の入力トランジスタのゲートは、前記ＮＩＣ回路の前記トランジスタのソースに接続され、前記他方の入力トランジスタが前記ＮＩＣ回路の容量として働く請求項４に記載のアナログ・デジタル変換回路。
【請求項６】
前記ＮＩＣ回路は、請求項１又は２に記載されたＮＩＣ回路である請求項３から５のいずれか１項に記載のアナログ・デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負性インピーダンス変換(NIC: Negative Impedance Converter)回路及びアナログ・デジタル変換(ADC: Analog-digital Converter)回路に関する。
【背景技術】
【０００２】
入力信号を反転する回路として、負性インピーダンス変換(NIC: Negative Impedance Converter)回路が知られている。図１の（Ａ）は、オペアンプ(Operational Amplifier)を使用した従来のＮＩＣ回路の構成例を示す図である。この回路は、抵抗１３と１４の抵抗値をＲ１とＲ２で表すと、ａノードの電位が上昇すると、ｂノードの電位は（１＋Ｒ２／Ｒ１）倍で上昇する。例えば、Ｒ１＝Ｒ２とすると、ｂノードの電位はａノードの電位の２倍で上昇する。この時、容量１２を通して電流Δｉが図示の方向に流れる。このように、ａノードの電位の上昇により、ＮＩＣ回路から電流が出る（ａノードに対して電流が流れ込む）ので、ａノードから見ると負の容量性負荷に見える。言い換えれば、この回路を接続することにより、負の容量性負荷が接続されて負荷容量が減少することになり、この回路を負性インピーダンス変換（ＮＩＣ）回路と呼ぶ。
【０００３】
このＮＩＣ回路は、オペアンプが正常に動作する範囲でＮＩＣ回路として働くが、オペアンプの動作範囲を超えると、ＮＩＣ回路として働かなくなる。そのため、高速動作が行えるＮＩＣ回路として、図１の（Ｂ）に示すような簡単な構成のカレントミラー回路で構成されたＮＩＣ回路が知られている。この回路の動作を簡単に説明する。
【０００４】
トランジスタＭ１１からＭ１４で構成されたカレントミラー回路により、電流Ｉ３とＩ４は同じ値である。また、定電流源１５と１６の電流値を等しく設定すれば、この回路の左右の２つの電流経路には同じ電流が流れる。仮に、ノードａの電位が上昇したとすると、左右対称に動作する回路であるから、ノードｂの電位も上昇する。ノードｂの電位の上昇に伴い、容量１７に電流Δｉが流れるので、ノードａからも電流Δｉが流れ出る。従って、ノードａの電位の上昇に伴い、図示の方向に電流Δｉが流れ出るため、ノードａから見るとこの回路は負性の容量性負荷に見える。
【０００５】
図１の（Ｂ）のＮＩＣ回路は、図１の（Ａ）のＮＩＣ回路に比べて、比較的簡単な構成の回路であるため、高速動作が可能な回路である。以上の説明は、信号が単信号の場合のＮＩＣ回路の例であるが、更に同相ノイズを除去できる差動型のＮＩＣ回路として、図２に示す回路が知られている。
【０００６】
図２の（Ａ）は、非特許文献１及び２に記載された回路であり、トランジスタのベース同士を相互に接続することによって、Ｓ１とＳ２端子間又はＳ３とＳ４端子間に接続されたインピーダンスが他端から見て負のインピーダンスに見える回路である。この回路は、図１の（Ｂ）と同様に、簡単な回路構成であるため、高速動作が可能である。また、この回路は、差動で負のインピーダンスを実現できることから、積分器（フィルタ）に応用されている。
【０００７】
図２の（Ｂ）は、ＣＭＯＳで構成した差動型ＮＩＣ回路の例を示す。図２の（Ｂ）の回路は、図２の（Ａ）と同様に、２つの電流経路が形成され、一方の経路のトランジスタのゲートが他方の経路に接続されている。差動信号の場合、ノードＮ１とＮ２の信号電流は、逆方向に入力される。例えば、Ｎ１の信号電位が上昇し、Ｎ２の信号電位が下降する場合、トランジスタＭ２を通して右側の容量２５は充電され、トランジスタＭ１を通して左側の容量２４は放電される。上下の定電流源により電流は一定値に固定されているので、この充放電電流はＮ１とＮ２から供給されることになる。従って、信号電位が上昇したＮ１から電流が流出し、信号電位が下降したＮ２から電流が流入するため、Ｎ１、Ｎ２は負性容量に見える。
【０００８】
以上、従来のＮＩＣ回路を説明したが、ＮＩＣ回路は単独で使用されることはなく、何らかの駆動回路に付加して使用される。そのため、ここでは上記のようなＮＩＣ回路と共に、ＮＩＣ回路が接続される駆動回路の駆動バッファを含めた部分を合わせてＮＩＣ回路と称する場合もある。言い換えれば、ＮＩＣ回路は、図１及び図２に示した回路部分を意味すると共に、図３に示したＮＩＣ回路に駆動回路の駆動バッファ２７と２８を含めた部分も意味する場合もある。
【０００９】
一方、高速なアナログ信号をデジタル信号に変換するアナログ・デジタル変換(ADC: Analog-digital Converter)回路は、フラッシュ型が一般的である。図４は、特許文献１に記載されたフラッシュ型ＡＤＣ回路の構成を示す図である。なお、ここでは説明を簡単にするために、単信号用ＡＤＣを例として説明するが、差動信号用ＡＤＣも同様である。図４に示すように、入力端子１０１から入力されたアナログ入力信号は、複数（ここでは２５５）のコンパレータＣＰ１からＣＰ２５５に同時に入力され、基準電圧端子１０２と１０３に入力された電圧を抵抗列Ｒ０からＲ２５５で分割した複数（ここでは２５５）の基準電圧と同時に比較される。アナログ入力信号の値により出力が反転するコンパレータの位置が変化するので、複数のコンパレータの出力を複数（ここでは２５５）のラッチＬ１からＬ２５５でラッチし、その出力をデコーダ１０４でデコードして複数ビット（ここでは８ビット）のデジタル信号を出力端子１０５に出力する。この時、複数のコンパレータとラッチにはクロックＣＬＫが与えられ、すべてのコンパレータとラッチはクロックに同期して動作し、信号を変換する。
【００１０】
フラッシュ型ＡＤＣ回路は、理想的にはトラック・アンド・ホールド（Ｔ／Ｈ）回路又はサンプル・アンド・ホールド（Ｓ／Ｈ）回路を必要としないが、数百Ｍサンプリング／ｓを超えるような高速な変換レートが要求される場合、配線による遅延やばらつきにより、図５の（Ａ）に示すように各コンパレータにアナログ入力信号が到達するタイミングのずれや、クロックスキューやジッタにより、コンパレータに入力されるクロックやラッチ回路に入力されるクロックのタイミングのずれが発生する。これらのタイミングのずれは、図５の（Ｂ）に示すように、比較するアナログ信号のずれになり、このずれが最小ビットＬＳＢの信号幅より大きいとＬＳＢより大きな誤差を生じることになり、ＡＤＣ回路の性能を劣化させる。
【００１１】
そこで、ＡＤＣ回路の前段に、アナログ入力信号をある期間（サンプリング期間）一定の信号値に保持するＴ／Ｈ回路又はＳ／Ｈ回路を挿入して、このタイミングのずれの影響を低減する構成が使用されている。
【００１２】
図６は、特許文献１に記載された半導体装置の構成例を示す図である。図６に示すように、半導体装置１１１は、端子１１６に入力されるアナログ入力信号ＡｉｎはＳ／Ｈ回路１１２を介してＡＤＣ１１３に入力される。ＡＤＣ１１３は端子１２０、１２１に入力される基準電圧とアナログ入力信号を比較してデジタル信号を生成する。論理回路１１４は、ＡＤＣ１１３からのデジタル化された入力信号及び端子１１８からのデジタル信号Ｄｉｎを受けて処理し、デジタル信号Ｄｏｕｔを端子１１９に出力し、更にデジタル信号値をデジタル・アナログ・コンバータ(DAC)１１５に出力する。ＤＡＣ１１５は、このデジタル信号値を、端子１２２と１２３からの基準電圧に従ってアナログ信号に変換して端子１１７からアナログ出力信号Ａｏｕｔを出力する。上記のように、ＡＤＣ１１３の前にはＳ／Ｈ回路１１２が設けられる。
【００１３】
フラッシュ型ＡＤＣ回路は、構造も簡単であり、更にアナログ信号を一度にデジタル化することが可能であるため高速化に適した回路構成の一つである。しかしながら、フラッシュ型ＡＤＣ回路は、入力側（Ｓ／Ｈ回路又はＴ／Ｈ回路側）から見ると、必要とされる分解能に対応する個数分のコンパレータを設ける必要があり、コンパレータの入力トランジスタが並列に見えるため、入力容量が大きいという問題がある。特に、入力信号が高速になると、この入力容量のために大きなＡＣ電流が流れる。従って、ＡＤＣ回路を駆動する前段には大きな駆動能力を有するバッファが必要になる。
【００１４】
図７は、Ｔ／Ｈ回路の構成例を示す図である。Ｓ／Ｈ回路とＴ／Ｈ回路は機能的に同じであるので、以降の説明ではＴ／Ｈ回路の語を使用する。図７のＴ／Ｈ回路は、最も簡単な構成の回路例である。図７において、トランジスタＭ２１と定電流源３１は入力バッファを、トランジスタＭ２３と定電流源３３は出力バッファを構成する。ＭＯＳスイッチドライバ３４を介してスイッチング信号ＶＳＷをスイッチングトランジスタＭ２２のゲートに印加し、Ｍ２２がオンすると入力バッファからの電流でホールド容量３２が充電され、ホールド容量３２の端子電圧が入力信号Ａｉｎに対応した値になる。Ｍ２２がオフすると、ホールド容量３２の端子電圧はこの値が維持され、Ｍ２３を介して出力端子にホールド容量３２の端子電圧に応じた電圧Ｖｓｉｇが現れる。この時、Ｍ２３にホールド容量３２の端子電圧に応じた電流が流れ、定電流源３３からは一定の電流が供給されるので、それからＭ２３に流れる電流を減じた電流が出力される。
【００１５】
トラック・アンド・ホールド動作できる信号の帯域は、スイッチングトランジスタＭ２２のオン抵抗とホールド容量３２の容量値により決定される時定数に対応する。従って、高速動作を行うためには、この時定数を小さくする必要がある。そのため、ホールド容量３２の容量値を小さくする必要があり、それが十分に小さくなると、ホールド容量３２をＭ２３のゲート容量で代用する場合もある。
【００１６】
次に、Ｔ／Ｈ回路の駆動能力について、ホールド容量３２をＭ２３のゲート容量で代用するような高速の場合について考える。例えば、ＡＤＣ回路の入力容量をＣａｄｃとすると、ＡＤＣ回路の入力インピーダンスは１／ｊωＣａｄｃと表されるので、このＴ／Ｈ回路でＡＤＣ回路を駆動するためには、Ｃａｄｃに反比例してＭ２３に流す電流を多くするために、Ｍ２３の駆動能力、すなわちＭ２３のサイズを大きくする必要がある。更に、Ｍ２３のサイズに比例してスイッチングトランジスタＭ２２が駆動するホールド容量が大きくなるため、時定数を小さくするためにはスイッチングトランジスタＭ２２の駆動能力、すなわちＭ２２のサイズを大きくする必要がある。これに応じて、更にＭ２２を駆動するためのスイッチドライバ３４も比例して大きくする必要がある。従って、Ｃａｄｃが大きくなると全体として消費電力、面積（サイズ）が増大する。また、Ｃａｄｃが一定の場合でも、ＡＤＣ回路の高速化に伴い、ＡＤＣ回路の入力インピーダンスが周波数に逆比例して下がるため、上記と同じ理由で、ＡＤＣ回路を駆動するための前段のＴ／Ｈ回路やＴ／Ｈ回路に使用されるスイッチドライバの消費電力、面積が増大する。ＡＤＣ本体の消費電力、面積も高速化に伴い増大するが、その増加の割合は、Ｔ／Ｈ回路やスイッチドライバでの増加ほど大きくはない。
【００１７】
高速化に適したフラッシュ型ＡＤＣ回路でも、これまではせいぜい数百Ｍサンプリング／ｓ程度の変換速度であった。そのため、上記のようにＡＤＣ回路の大きな入力容量に応じてＴ／Ｈ回路の消費電力、面積が増大しても、この変換速度での増大はＡＤＣ回路全体に対しては比較的影響が少なかったため、それほど大きな問題にはならなかった。しかし、近年半導体プロセスの微細化に伴い、フラッシュ型ＡＤＣ回路は、１Ｇサンプリング／ｓを超える高速で動作するものが要望されるようになってきた。このような１Ｇサンプリング／ｓを超える高速な領域においては、ＡＤＣ回路の入力容量によってＴ／Ｈ回路及びスイッチドライバの消費電力、面積のＡＤＣ回路全体に対する割合が無視できないほど大きくなってきた。例えば、変換速度（サンプリング速度）が４００Ｍサンプリング／ｓから４Ｇサンプリング／ｓになると、Ｔ／Ｈ回路及びスイッチドライバの消費電力、面積は共に１０倍になり、この時のＡＤＣ回路に対する消費電力の割合は全体の１／２以上になってしまう。今後更にＡＤＣ回路の変換速度が高速化すると、ＡＤＣ回路用のＴ／Ｈ回路及びスイッチドライバの消費電力がＡＤＣ回路と等価かそれ以上になってしまうことが予想される。
【００１８】
そこで、ＡＤＣ回路の入力容量を小さくする対策として、ＡＤＣ回路の入力段のトランジスタのサイズを小さくしたり、配線容量を低減するレイアウトを行うなどの方法が知られている。しかし、ＡＤＣ回路の入力段のトランジスタのサイズを小さくする方法は、ＡＤＣ回路の精度を劣化させるので、高速なＡＤＣ回路には適用するには限界がある。また、配線容量を低減するには限界があり、この対策だけでは十分ではない。
【００１９】
非特許文献３は、高速のＡＤＣ回路を記載しており、その中で図８に示すようなプリアンプを使用することを記載している。このプリアンプは、ＡＤＣ回路の入力段のトランジスタのゲート−ドレイン間に図示の容量Ｃｇｄを入れて、入力段のトランジスタの容量をキャンセルすることで、キックバックノイズを低減する。このような容量Ｃｇｄを入れることにより、入力から見える入力段のトランジスタの容量が見かけ上小さくなり、入力容量を低減できる。しかし、ゲート−ドレイン間容量により入力段の負荷が増加するため、Ｔ／Ｈ回路及びスイッチドライバの消費電力、面積を低減することはできない。
【００２０】
【非特許文献１】HISATOSHI HAGIWARA et al. "A Monolithic Video Frequency Filter Using NIC-Based Gyrators" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.23, NO.1, FEBRUARY 1988
【非特許文献２】高木茂孝、安西貴史、柳沢健「ＮＩＣにより特性を改善した平衡方積分器とそのフィルタへの応用」電子情報通信学会論文誌A Vol. J71-A No.2 pp.213-220
【非特許文献３】Lalitkumar et al. "A 20GHz Bandwidth, 4b Photoconductive-Sampling Time-interleaved CMOS ADC" ISSCC 2003/SESSION 18/NYQUIST A/D CONVERTERS/PAPER 18.2
【特許文献１】特開平６−１６３８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図２の（Ａ）及び（Ｂ）の従来の差動型ＮＩＣ回路は、高速動作が可能であるが、トランジスタのゲート又はベースが、他方の電流経路に相互に接続されており、内部で帰還をかけられるため、安定に動作する条件を注意深く設定する必要があり、設計が困難であった。特に、１ＧＨｚを超えるような高速で動作する用途の場合、配線容量、配線抵抗などの影響を受けやすくなり、安定に動作する条件を設定することが困難であり、実際に使用するのは困難であると考えられていた。以上のような理由で、これまでＮＩＣ回路はあまり利用されていなかったが、もし安定に使用できるのであれば、インピーダンスを低減できるので、広い用途が期待できる。
【００２２】
上記のように、フラッシュ型ＡＤＣ回路は、高速化に適しているが、数百Ｍサンプリング／ｓを超えるような高速動作の場合にはＴ／Ｈ回路が必要である。高分解能（高ビット数）のフラッシュ型ＡＤＣ回路の入力容量は大きく、Ｔ／Ｈ回路には大きな入力容量を高速で駆動できる出力バッファと、高速動作するＭＯＳスイッチと、ＭＯＳスイッチのドライバが必要である。このため、ＡＤＣ回路が高速になると、Ｔ／Ｈ回路やスイッチドライバの消費電力及び面積が増大して回路全体の消費電力及び面積が非常に大きくなるという問題があり、特に１ＧＨｚを超えるような高速で動作するフラッシュ型ＡＤＣ回路では無視できない問題になる。
【００２３】
本発明は、このような問題を解決するもので、第１の目的は、安定した動作条件を容易に実現できるＮＩＣ回路の実現であり、第２の目的は、１ＧＨｚを超えるような高速で動作可能な小型のフラッシュ型ＡＤＣ回路の実現である。
【課題を解決するための手段】
【００２４】
図９は、本発明の第１の態様のＮＩＣ回路の構成を示す図である。図９に示すように、本発明の第１の態様のＮＩＣ回路は、上記第１の目的を実現するため、差動入力信号の相手方の信号を使用してフィードフォワードする構成を有することを特徴とする。
【００２５】
すなわち、本発明の第１の態様のＮＩＣ回路は、定電流源２１、２２と第１のトランジスタＭ１を直列に接続した第１の電流経路と、定電流源２３、２４と第２のトランジスタＭ２を直列に接続し、前記第１の電流経路と対称に形成された第２の電流経路とを備え、差動入力信号の一方Ｖｓｉｇ１を第１のバッファＢ１を介して前記第２のトランジスタＭ２の制御端子に入力し、前記差動入力信号の一方Ｖｓｉｇ１を第２のバッファＢ２を介して前記第１の電流経路の前記定電流源２１と前記第１のトランジスタＭ１の接続ノードに接続し、前記差動入力信号の他方Ｖｓｉｇ２を第３のバッファＢ３を介して前記第１のトランジスタＭ１の制御端子に入力し、前記差動入力信号の他方Ｖｓｉｇ２を第４のバッファＢ４を介して前記第２の電流経路の前記定電流源２３と前記第２のトランジスタＭ２の接続ノードに接続したことを特徴とする。
【００２６】
本発明の第１の態様のＮＩＣ回路では、例えば、差動入力信号の一方Ｖｓｉｇ１の電位が上昇し、差動入力信号の他方Ｖｓｉｇ２の電位が下降する場合、Ｍ２を通して容量２６が充電され、Ｍ１を通して容量２５が放電される。定電流源２１，２２、２３及び２４の電流値は一定に固定されているので、この充放電電流は、Ｍ１とＭ２から供給される。従って、電位が上昇したＶｓｉｇ１が入力されたＢ２に向かってＮＩＣ回路から電流が流出し、電位が下降したＶｓｉｇ２が入力されたＢ２からＮＩＣ回路に電流が流出するため、負性容量として作用する。
【００２７】
本発明の第１の態様のＮＩＣ回路は、フィードフォワード構成であり、負帰還を使用しないため、接続する対象と切り離して条件を設定できるので、条件設定が容易になる。言い換えれば、ＮＩＣ回路が安定して動作可能な条件を精密なシミュレーションによりあらかじめ設定しておけば、他の回路に接続した場合でも、安定に動作する条件が他の回路に影響されないので、比較的容易に動作条件を設定できる。
【００２８】
図１０は、本発明の第１の態様のフィードフォワード型ＮＩＣ回路４２を駆動回路４１及び駆動対称４３と接続した状態を示す。ＮＩＣ回路４２をこのように接続することにより、駆動回路４１から見た駆動対象４３の負荷容量が小さくなるので、駆動回路４１のサイズ及び消費電力を低減できる。
【００２９】
図１１は、本発明の第２の態様のアナログ・デジタル変換（ＡＤＣ）回路の構成を示す図である。図１１に示すように、本発明の第２の態様のＡＤＣ回路は、スイッチング信号ＳＷＳに応じて動作するトラック・アンド・ホールド（Ｔ／Ｈ）（又はＳ／Ｈ）回路４４と、Ｔ／Ｈ回路４４により駆動されるフラッシュ型アナログ・デジタル変換（ＡＤＣ）部４６とで構成されるＡＤＣ回路に、ＮＩＣ回路４５を付加したことを特徴とする。
【００３０】
すなわち、本発明の第２の態様のアナログ・デジタル変換（ＡＤＣ）回路は、スイッチング信号ＳＷＳに応じて入力信号を保持し、保持した入力信号値に応じた出力を行うトラック・アンド・ホールド（Ｔ／Ｈ）回路４１と、前記Ｔ／Ｈ回路の出力が入力される負性インピーダンス変換（ＮＩＣ）回路４５と、前記Ｔ／Ｈ回路の出力による駆動されるフラッシュ型アナログ・デジタル変換（ＡＤＣ）部４６とを備えることを特徴とする。
【００３１】
前述のように、ＡＤＣ回路が高速になると、Ｔ／Ｈ回路４４やそれを駆動するスイッチドライバの消費電力及び面積が増大して回路全体の消費電力及び面積が非常に大きくなるという問題があるが、本発明の第２の態様によれば、ＮＩＣ回路４５を設けることにより、Ｔ／Ｈ回路４４の出力する駆動電流が低減できるので、Ｔ／Ｈ回路４４を小さくして消費電力を低減できる。
【００３２】
ＡＤＣ部４６を駆動するのに必要な駆動電流のうちＴ／Ｈ回路から供給される分を除いた分はＮＩＣ回路４５から供給される。従って、ＡＤＣ部４６の駆動信号だけを考えれば、必要な駆動信号をＴ／Ｈ回路４４とＮＩＣ回路４５に分け、ＮＩＣ回路４５はＴ／Ｈ回路４４の出力する駆動信号に応じて自動的に駆動電流を出力するだけである。しかし、Ｔ／Ｈ回路４４の出力する駆動電流が小さくなるので、Ｔ／Ｈ回路４４において駆動信号を出力するために付随する回路部分を小さくできる。１Ｇサンプリング／ｓを超えるような高速のＡＤＣ回路では、Ｔ／Ｈ回路４４において駆動信号を出力するために付随する回路部分の割合が大きくなるため、本発明が有用である。
【００３３】
Ｔ／Ｈ回路４４、ＮＩＣ回路４５及びＡＤＣ部４６は、ＭＯＳトランジスタで構成される。
【００３４】
ＡＤＣ部４６は、複数の比較用基準電位を出力する抵抗列と、Ｔ／Ｈ回路４４の出力を比較用基準電位と比較する複数のコンパレータと、複数のコンパレータの出力をデコードするデコーダとを備えるフラッシュ型であり、ＮＩＣ回路４５の容量は、複数のコンパレータのＴ／Ｈ回路４４の出力が入力されるトランジスタのゲートに接続されるようにする。これにより、ＮＩＣ回路４５の容量に要する面積を低減できるので、サイズが小さくなるとともに、ＮＩＣ回路４５内部の信号を使用するので、Ｓ／Ｎ比を向上できる。
【００３５】
ＮＩＣ回路４５は、前述の本発明の第１の態様のフィードフォワード型を使用することができるが、これに限定されず、安定に動作可能であればどのようなＮＩＣ回路を使用することも可能である。例えば、図２の（Ｂ）に示した従来から知られたＮＩＣ回路を使用することも可能である。
【００３６】
また、本発明の第３の態様のＮＩＣ回路は、図２の（Ｂ）の従来の差動型ＮＩＣ回路において、第１のトランジスタＭ１と第２の電流源２２の間に第３のトランジスタを接続し、第２のトランジスタＭ２と第４の電流源２４の間に第４のトランジスタを接続し、第３のトランジスタの制御端子は、第２のトランジスタＭ２と第４の電流源２４の接続ノードに接続し、第４のトランジスタの制御端子は、第１のトランジスタＭ１と第２の電流源２２の接続ノードに接続するようにする。
【００３７】
この構成により、ＮＩＣ回路で容量と直列に存在する抵抗成分を打ち消して、ＮＩＣ回路が純粋に負性容量だけを有するようになるので、抵抗による損失を低減できる。
【発明の効果】
【００３８】
本発明の第１の態様によれば、ＮＩＣ回路は、これまで安定に動作する条件の設定が難しく、あまり使用されていなかったが、安定して動作する条件が容易に設定できるようになるので、ＮＩＣ回路の実用性が向上する。これにより、これまで使用されていなかった広い分野でＮＩＣ回路を使用できるようになる。また、本発明のＮＩＣ回路を使用することにより、設計が容易になるので、設計に要するコストを低減できる。
【００３９】
本発明の第２の態様によれば、高分解能（多ビット）で高速のＡＤＣ回路のサイズ及び消費電力を低減できる。
【発明を実施するための最良の形態】
【００４０】
図１２は、本発明の第１実施例のＡＤＣ回路の構成を示す図であり、Ｔ／Ｈ回路、ＮＩＣ回路及びＡＤＣ部のコンパレータ群の部分を示す。
【００４１】
Ｔ／Ｈ回路は差動型であり、図において、ＴＨ１で示した部分が第１のＴ／Ｈ回路であり、Ｔ／Ｈ２で示した部分が第２のＴ／Ｈ回路である。また、ＮＩＣで示した部分がフィードフォワード型ＮＩＣ回路である。更に、参照番号６０はフラッシュ型ＡＤＣ部を示し、Ｃｐｎ−１、Ｃｐｎ、Ｃｐｎ＋１は入力段のコンパレータを示す。ＡＤＣ回路は、例えば６ビット構成であり、６３個のコンパレータが設けられている。なお、ここでは、１組のＴ／Ｈ回路とＮＩＣ回路で、６３個のコンパレータを駆動するように記載しているが、複数のＮＩＣ回路を設けることも可能であり、例えば、各コンパレータにそれぞれＮＩＣ回路を設けることも可能である。
【００４２】
図１２に示すように、Ｔ／Ｈ１回路とＴ／Ｈ２回路は、図７の従来のＴ／Ｈ回路とほぼ同様の構成を有するが、出力段がそれぞれ２系列になっている点が異なる。Ｔ／Ｈ１では、定電流源５７とトランジスタＭ３６が第１の出力バッファを構成し、定電流源５６とトランジスタＭ３５が第２の出力バッファを構成する。同様に、Ｔ／Ｈ２では、定電流源５９とトランジスタＭ３８が第３の出力バッファを構成し、定電流源５８とトランジスタＭ３７が第４の出力バッファを構成する。差動入力信号＋Ｖｓｉと−Ｖｓｉｇは、トランジスタタＭ３１と定電流源５２及びトランジスタタＭ３２と定電流源５３で構成される入力バッファにそれぞれ入力され、スイッチングトランジスタＭ３３とＭ３４により、容量４と５５にそれぞれ取り込まれて保持される。Ｍ３３とＭ３４は、スイッチドライバ５１と５２を介して、スイッチング信号Ｖｓｗに同期して動作する。以上の動作は従来例と同じである。
【００４３】
容量５４の電位は、第１及び第２の出力バッファを構成するＭ３６とＭ３５のゲートに印加され、第１及び第２の出力バッファから容量５４の電位に応じた駆動信号が出力される。同様に、第３及び第４の出力バッファから容量５５の電位に応じた駆動信号が出力される。
【００４４】
ＮＩＣ回路は、フィードフォワード型であり、第１の出力バッファの出力はＭ２のゲートに接続され、第２の出力バッファの出力は定電流源２１とＭ１の接続ノードに接続され、第３の出力バッファの出力はＭ１のゲートに接続され、第４の出力バッファの出力は定電流源２３とＭ２の接続ノードに接続される。言い換えれば、図９の構成が実現される。第２の出力バッファの出力（定電流源２１とＭ１の接続ノード）は、各コンパレータの差動入力段の一方のトランジスタのゲートに接続され、第４の出力バッファの出力（定電流源２３とＭ２の接続ノード）は、各コンパレータの差動入力段の他方のトランジスタのゲートに接続される。なお、容量２５と２６の容量値Ｃは、コンパレータ群の合計の入力容量と近い値になるように設定する。
【００４５】
前述のように、ＮＩＣ回路はＴ／Ｈ回路に対して負性容量、すなわち−１／ｊωＣのインピーダンスであるため、ＡＤＣ部６０の入力インピーダンス１／ｊωＣとＮＩＣ回路のインピーダンス−１／ｊωＣが並列であり、相互に打ち消し合うため、負荷容量成分が小さくなる。従って、Ｔ／Ｈ回路を構成するすべての回路と、Ｔ／Ｈ回路で使用されるスイッチドライバ５１、５２の面積及び消費電力を低減することができる。この面積及び消費電力の低減量は、ＮＩＣ回路の面積及び消費電力より大きいので、ＡＤＣ回路全体では面積及び消費電力を低減できる。
【００４６】
図１３は、本発明の第２実施例のＡＤＣ回路の構成を示す図である。第２実施例のＡＤＣ回路は、差動型のＴ／Ｈ回路６４でフラッシュ型ＡＤＣ部６１を駆動する構成に、図２の（Ｂ）のＮＩＣ回路を加えた構成を有する。Ｔ／Ｈ回路６４は、ＰＴ／Ｈ回路６５とＮＴ／Ｈ回路６６で構成され、ＰＴ／Ｈ回路６５とＮＴ／Ｈ回路６６は、図７のＴ／Ｈ回路と同様の構成を有する。また、フラッシュ型ＡＤＣ部６１は、複数のコンパレータＣｐｎ、Ｃｐｎ＋１、…と、複数のラッチ回路で構成されるラッチ部６２とデコーダ６３とを有する従来の構成を有する。この例では、ＡＤＣ回路は６ビットで、複数のコンパレータの合計の入力負荷容量は１ｐＦである。
【００４７】
前述のように、ＮＩＣ回路は安定した動作条件を設定するのが難しいとしう問題がある。本実施例では、各部を図示のような条件に設定することで安定して動作することをシミュレーションで確認した。すなわち、フラッシュ型ＡＤＣ部６１の入力負荷容量を１ｐＦとし、第１から第４の定電流源が４００μＡを流し、容量２５と２６の容量値が５２．３ｆＦで、ＮＭＯＳトランジスタＭ１とＭ２の幅／長さ（Ｗ／Ｌ）を２０μｍ／０．１μｍに設定することにより安定して動作した。
【００４８】
図１４は、第２実施例のＡＤＣ回路における入力信号の周波数を変化させた時のＮＩＣ回路から流出する電流及び信号に対するその位相のシミュレーション結果を示す図である。横軸は信号値を対数表示している。図示のように、位相は９０°異なっており、負性容量として動作することが分かる。また、４桁以上の動作範囲で、良好な特性が得られることが分かる。
【００４９】
例えば、第２実施例の回路構成で、４Ｇサンプリング／ｓを満たすＴ／Ｈ動作を可能にする場合、ＮＩＣ回路を設けない時にはＴ／Ｈ回路とスイッチドライバの合計の消費電力が約１００ｍＡであるのに対して、第２実施例の回路ではＴ／Ｈ回路とスイッチドライバとＮＩＣ回路の合計の消費電力が約５０ｍＡであり、約半減できる。ＡＤＣ部の消費電力が約２００ｍＡであり、本発明による効果が大きいことがわかる。また、消費電力だけでなく、レイアウト面積も約１／２にできる。
【００５０】
図１５は本発明の第３実施例のＡＤＣ回路の構成を示す図であり、図１６の（Ａ）は第３実施例のＡＤＣ回路のＮＩＣ部分の構成を簡略化して示した図であり、図１６の（Ｂ）はコンパレータの入力段の構成を簡略化して示した図である。図１５の各部の符号と図１６の（Ａ）及び（Ｂ）の各部の符号は対応している。図において、参照番号７１は、コンパレータの差動入力段の負荷回路を示す。トランジスタＴ１１とＴ１２は、それぞれ定電流源２２と２４として働く。
【００５１】
図１６の（Ａ）において、容量７２と７３は、コンパレータの入力段トランジスタＴ１とＴ２の入力容量及び配線容量の合計を表し、Ｒｓ１とＲｓ２は信号源（Ｔ／Ｈ回路）の出力抵抗と配線抵抗の合計を表す。ここで、第３実施例では、トランジスタＴ７とＴ８による容量がＮＩＣ回路の容量２５と２６として働く。図１５に示すように、Ｔ７は並列に設けられ、Ｔ８はＴ１に並列に設けられている。Ｔ７のゲートはＭ１のソースに接続されているが、Ｍ１のソースはＭ２のドレインと同じように変化するので、Ｔ７はＴ２と同様の働きをする。Ｔ８も同様の働きをする。このように、Ｔ７とＴ８は、コンパレータの入力段の駆動能力を向上するように動作する。更に、図１６の（Ａ）に示すように、容量２５と２６の一端はＧＮＤに接続されているが、Ｍ１及びＭ２を通して充放電が行えればどのような電位に接続されていてもよい。Ｔ７は容量を有し、Ｔ７のゲートはＭ１のソースに接続されているので、Ｔ２のドレインとＭ１のソースの間にＴ７の容量が接続されていることになり、これが容量２５として動作する。従って、容量２５を除くことが可能である。同様に、Ｔ８を設けることにより、容量２６を除くことも可能である。このように、ＮＩＣ回路の容量２５と２６がＡＤＣ部のコンパレータの入力トランジスタのゲートに接続されているので、配線容量を利用して容量２５と２６を形成する面積を低減できると共に、ＮＩＣ回路内部の信号を活用するのでＳ／Ｎを向上できる。
【００５２】
図１７の（Ａ）は、本発明の第４実施例のＮＩＣ回路の構成を、（Ｂ）はその片側の等価回路を、（Ｃ）は図２の（Ｂ）の従来の差動型ＮＩＣ回路の片側の等価回路を示す図である。第４実施例のＮＩＣ回路は、図２の（Ｂ）の従来の差動型ＮＩＣ回路において、第１のトランジスタＭ１と第２の電流源２２の間に第３のトランジスタＭ３を接続し、第２のトランジスタＭ２と第４の電流源２４の間に第４のトランジスタＭ４を接続し、第３のトランジスタＭ３の制御端子は、第２のトランジスタＭ２と第４の電流源２４の接続ノードに接続し、第４のトランジスタＭ４の制御端子は、第１のトランジスタＭ１と第２の電流源２２の接続ノードに接続する。
【００５３】
図２の（Ｂ）の従来の差動型ＮＩＣ回路は、図１７の（Ｃ）に示すような等価回路を有する。ここでは片側のみの等価回路を示すが、もう片側も同じである。図において、参照番号８０はＡＤＣ部のコンパレータの入力容量を示す。ＮＩＣ回路により、負性容量−ＣＬが設けられるが、同時にトランジスタＭ１又はＭ２の抵抗成分８１が直列に存在する。このため、コンパレータの入力容量８０を負性容量−ＣＬで打ち消しても、抵抗成分８１によるインピーダンスが残り、入力容量８０を完全に打ち消すことはできない。
【００５４】
これに対して、第４実施例では、トランジスタＭ３又はＭ４による抵抗成分８２が更に存在する。このＭ３又はＭ４による抵抗成分８２は、Ｍ１又はＭ２の抵抗成分８１に対して負性であるため、抵抗成分８１と８２は相互に打ち消し合う。従って、ＮＩＣ回路は純粋な負性容量だけが存在することになり、抵抗成分による損失が低減できる。
【００５５】
第４実施例のＮＩＣ回路は、第２及び第３実施例のＡＤＣ回路にも適用可能である。
【００５６】
以上、本発明の実施例を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第２及び第３実施例では、差動型を例として説明したが、単信号型を使用することも可能である。
【００５７】
また、ＭＯＳトランジスタを使用する場合の例はｎチャンネルトランジスタを使用する例を説明したが、ｐチャンネルトランジスタを使用しても同様の構成を実現できる。
【産業上の利用可能性】
【００５８】
超高速のアナログ信号による駆動回路、特にＡＤＣ回路を小さな面積で形成できるようになるので、これまで容易には捕らえられなかった超高速現象をデジタル的に捕らえて各種の処理を行うことが可能になる。
【図面の簡単な説明】
【００５９】
【図１】従来例のＮＩＣ回路の構成を示す図である。
【図２】従来例のＮＩＣ回路の構成を示す図である。
【図３】従来例のＮＩＣ回路の構成を示す図である。
【図４】フラッシュ型アナログ・デジタル変換（ＡＤＣ）回路の構成を示す図である。
【図５】フラッシュ型ＡＤＣ回路におけるジッタの発生を説明する図である。
【図６】フラッシュ型ＡＤＣ回路を含む従来の半導体装置の構成を示す図である。
【図７】従来のトラック・アンド・ホールド（Ｔ／Ｈ）回路の構成示す図である。
【図８】ＡＤＣ回路の入力段の容量をキャンセルして低減する従来の構成例を示す図である。
【図９】本発明の第１の態様のＮＩＣ回路の基本構成を示す図である。
【図１０】第１の態様のＮＩＣ回路を使用する構成を示す図である。
【図１１】本発明の第２の態様のＡＤＣ回路の基本構成を示す図である。
【図１２】本発明の第１実施例のＡＤＣ回路の構成を示す図である。
【図１３】本発明の第２実施例のＡＤＣ回路の構成を示す図である。
【図１４】第２実施例のＡＤＣ回路の特性のシミュレーション結果を示す図である。
【図１５】本発明の第３実施例のＡＤＣ回路の構成を示す図である。
【図１６】第３実施例のＡＤＣ回路のＮＩＣ回路とコンパレータ回路の各部を対応付ける概略構成を示す図である。
【図１７】本発明の第４実施例のＡＤＣ回路の構成を示す図である。
【符号の説明】
【００６０】
２１〜２４…定電流源
２５、２６…容量
Ｍ１、Ｍ２…ＮＩＣ回路トランジスタ
Ｂ１〜Ｂ４…出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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