(57)【要約】【課題】  チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図る。【解決手段】  パッド電極５３が形成されたシリコンウエハー５１の表面に支持体５６を接着する。次に、シリコンウエハー５１の裏面からパッド電極５３に到達するビアホール８１を形成する。次に、シリコンウエハー５１の裏面に、所定の深さを有した溝８２を形成する、そして、ビアホール８１内及び前記溝８２内を通してパッド電極５３と電気的に接続され、かつビアホール８１及び溝８２からシリコンウエハー５１の裏面上に延びる配線層６３を形成する。その後、ソルダーマスク６５及びハンダボール６６を形成する。最後に、ダイシングにより、支持体５６が接着されたシリコンウエハー５１を個々のシリコンチップ５１Ａに分割する。【選択図】  図９
2005260079.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの第１の主面上に形成されたパッド電極と、
前記半導体チップの第１の主面に接着された支持体と、
前記半導体チップの第２の主面から前記パッド電極上に到達するビアホールと、
前記半導体チップの第２の主面に所定の深さを有して形成された溝と、
前記ビアホール内及び前記溝内に形成されて前記パッド電極と電気的に接続され、かつ前記ビアホール及び前記溝から前記半導体チップの第２の主面上に延びる配線層と、を有することを特徴とする半導体装置。
【請求項２】
前記溝は、前記ビアホールと連結していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記溝は、前記所定の深さが前記配線層の膜厚よりも小さくなるようにして形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記溝内の前記配線層の両側端部は、当該溝の側壁部に接していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ビアホール及び前記溝を含む前記半導体チップの第２の主面上に、前記ビアホールの底部で前記パッド電極の一部を露出するようにして形成された絶縁膜を有し、
前記配線層は、前記絶縁膜上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記配線層を覆い、かつ前記配線層の一部を露出する開口部を有した保護層と、
前記開口部で露出する前記配線層上に形成された導電端子と、を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
パッド電極が形成された半導体基板を準備し、前記半導体基板の第１の主面に支持体を接着する工程と、
前記半導体基板の第２の主面から前記パッド電極上に到達するビアホールを形成する工程と、
前記半導体チップの第２の主面に、所定の深さを有した溝を形成する工程と、
前記ビアホール内及び前記溝内を通して前記パッド電極と電気的に接続され、かつ前記ビアホール及び前記溝から前記半導体基板の第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記溝は、前記ビアホールと連結するようにして形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記溝は、前記所定の深さが前記配線層の膜厚よりも小さくなるようにして形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記溝内の前記配線層の両側端部が当該溝の側壁部に接するようにして、前記配線層が形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記配線層を形成する工程の前に、
前記ビアホール及び前記溝を含む前記半導体基板の第２の主面の全面に絶縁膜を形成する工程と、
前記ビアホールの底部をエッチングして、前記パッド電極の一部を露出する工程と、を有することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１２】
前記配線層を形成する工程の後に、
前記配線層を覆う保護層を形成する工程と、
前記保護層の一部に前記配線層の一部を露出する開口部を形成して、当該開口部で露出する前記配線層上に、導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップサイズパッケージ型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、チップサイズパッケージ（ＣＳＰ；Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、チップサイズパッケージの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、ハンダ等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００６】
図１０は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１０（Ａ）はこのＢＧＡ型の半導体装置の表面側の斜視図である。また、図１０（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されて成る。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出された第１の配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図１１を参照して更に詳しく説明する。図１１はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
【００１０】
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１１０上には、ボール状の導電端子１０６が形成されている。
【００１１】
上述した技術は、例えば以下の特許文献１に記載されている。
【特許文献１】特表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。
【００１３】
また、第２の配線１１０の強度が充分でないため、本体である半導体装置をプリント基板へ実装する際などに生じるせん断応力（水平方向から加わる力）や衝撃により、第２の配線１１０に歪みが生じて、第２の配線１１０が変形、破損もしくは移動するなどの問題が生じていた。結果として、半導体装置の信頼性が低下していた。
【００１４】
そこで、本発明は、チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図る。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、上記課題に鑑みて為されたものであり、半導体チップの第１の主面上に形成されたパッド電極と、半導体チップの第１の主面に接着された支持体と、半導体チップの第２の主面からパッド電極上に到達するビアホールと、半導体チップの第２の主面に所定の深さを有して形成された溝と、ビアホール内及び溝内に形成されてパッド電極と電気的に接続され、かつビアホール及び溝から半導体チップの第２の主面上に延びる配線層と、を有することを特徴とするチップサイズパッケージ型の半導体装置である。
【００１６】
また、本発明の半導体装置は、上記構成において、上記溝がビアホールと連結していることを特徴とする。
【００１７】
また、本発明の半導体装置は、上記構成において、溝は、上記所定の深さが配線層の膜厚よりも小さくなるようにして形成されていることを特徴とする。
【００１８】
また、本発明の半導体装置は、上記構成において、溝内の配線層の両側端部が、当該溝の側壁部に接していることを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板を準備し、半導体基板の第１の主面に支持体を接着する工程と、半導体基板の第２の主面からパッド電極上に到達するビアホールを形成する工程と、半導体チップの第２の主面に、所定の深さを有した溝を形成する工程と、ビアホール内及び溝内を通してパッド電極と電気的に接続され、かつビアホール及び溝から半導体基板の第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、上記製造方法において、溝がビアホールと連結するようにして形成されることを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、上記製造方法において、溝は、上記所定の深さが配線層の膜厚よりも小さくなるようにして形成されることを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、上記製造方法において、溝内の配線層の両側端部が当該溝の側壁部に接するようにして、配線層が形成されることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線層がビアホールを介して形成されるため、上記配線層の断線やステップカバレージの劣化を防止することができる。
【００２４】
さらに、上記配線層は、半導体チップの第２の主面、即ち裏面に設けられた溝内に形成されているため、当該溝の側壁部によって固定される。これにより、配線層６３の強度が向上して、半導体装置をプリント基板へ搭載する際などに生じるせん断応力（水平方向から加わる力）や衝撃に対する配線層の歪み（配線層の変形や移動等）に対する耐久性が向上する。
【００２５】
また、溝内の配線層が当該溝の側壁部に接しているため、当該溝の側壁部において、半導体装置の動作時に生じる熱が、配線層から半導体チップに伝わって放熱される。
【００２６】
結果として、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２７】
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置の製造方法は、例えば以下のように行われる。図１乃至図９は、半導体基板であるシリコンウエハー５１の断面を示しており、後述するダイシング工程で分割される予定の隣接チップの境界（即ちダイシングライン領域ＤＬ近傍）の断面を示している。図１乃至図９では、シリコンウエハー５１の第１の主面、即ち表面には、不図示のデバイス（例えばＣＣＤイメージセンサ等）が形成されているものとする。なお、シリコンウエハー５１は、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料から成る半導体基板であってもよい。
【００２８】
最初に、図１に示すように、シリコンウエハー５１の表面にＢＰＳＧ等の層間絶縁膜５
２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン領域ＤＬのダイシングライン中心ＤＳの手前に配置している。
【００２９】
そして、一対のパッド電極５３を覆うようにして、シリコン窒化膜等から成る不図示のパッシベーション膜を形成し、さらにこのパッシベーション膜上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。
【００３０】
そして、この樹脂層５５を介して、シリコンウエハー５１の表面に支持体５６を接着する。この支持体５６は、シリコンウエハー５１を支持すると共に、シリコンウエハー５１を保護する機能を有するものである。
【００３１】
シリコンチップ５１ＡがＣＣＤイメージセンサ・チップの場合には、外部からの光をシリコンチップ５１Ａの表面のＣＣＤデバイスで受光する必要があるため、支持体５６としては、ガラス基板のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ５１Ａが受光や発光するものでない場合には、ガラス基板に限らず、不透明基板を用いてもよい。例えば、金属や有機物から成る基板状のもの、もしくはテープ状のものを用いてもよい。
【００３２】
そして、この支持体５６が接着された状態で、必要に応じてシリコンウエハー５１の裏面エッチング、いわゆるバックグラインドを行い、その厚さを、例えば１５０μｍ程度に加工する。
【００３３】
その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウエハー５１をエッチングする。これにより、バックグラインドによって生じたシリコンウエハー５１の機械的なダメージ層が除去され、シリコンウエハー５１の表面に形成されたデバイスの特性が改善される。本実施形態では、シリコンウエハー５１の最終仕上がりの厚さは１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる
次に、図２に示すように、シリコンウエハー５１の裏面上に第１のホトレジスト層５８を選択的に形成する。即ち、第１のホトレジスト層５８は、パッド電極５３に対応した位置に開口部を有して形成される。この第１のホトレジスト層５８をマスクとして、シリコンウエハー５１のエッチングを行う。このエッチングにより、シリコンウエハー５１を貫通するビアホール８１を形成する。ここで、ビアホール８１の底部には層間絶縁膜５２が露出され、それに接してパッド電極５３がある。
【００３４】
ビアホール８１を形成するエッチングの方法には、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。ビアホール８１の断面形状は、後述するシード層の被覆性を良くするために、順テーパー形状に加工してもよい。
【００３５】
次に、第１のホトレジスト層５８を除去した後、図３に示すように、シリコンウエハー５１の裏面上に第２のホトレジスト層５９を選択的に形成する。即ち、第２のホトレジスト層５９は、ビアホール８１の形成領域を含むシリコンウエハー５１の裏面上の一部の領域に開口部を有して形成される。この第２のホトレジスト層５９をマスクとして、シリコンウエハー５１のエッチングを行う。このエッチングにより、ビアホール８１の形成領域を含むシリコンウエハー５１の裏面上の一部の領域に、所定の深さを有した溝８２を形成する。また、このエッチングにより、ビアホール８１の底部の層間絶縁膜５２が除去され、当該底部においてパッド電極５３の一部が露出される。
【００３６】
この溝８２は、ビアホール８１と連結していることが好ましい。また、当該溝８２は、例えば、その底部がシリコンウエハー５１の表面（パッド電極５３が形成された側の主面）よりもシリコンウエハー５１の裏面に近い位置に存在するような所定の深さを有している。この所定の深さは、後述する配線層６３の膜厚よりも小さいものであることが好ましい。
【００３７】
次に、第２のホトレジスト層５９を除去した後、図４に示すように、上記工程によりビアホール８１内及び溝８２内を含むシリコンウエハー５１の裏面の全面に、絶縁膜５７を形成する。この絶縁膜５７は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。ここで、ビアホール８１の底部は、シリコンウエハー５１の裏面や溝８２の底部から遠方へ離間して存在している。そのため、シリコンウエハー５１の裏面上や溝８２内の絶縁膜５７は、ビアホール８１の底部に位置する絶縁膜５７に比して、厚く形成される。
【００３８】
次に、図５に示すように、ホトレジスト層を用いずに、異方性のドライエッチングを行う。これにより、ビアホール８１の底部に位置する絶縁膜５７が除去される。そして、ビアホール８１の底部では、パッド電極５３が露出される。
【００３９】
一方、ビアホール８１の側壁部及び溝８２の側壁部の絶縁膜５７は除去されずに残る。また、シリコンウエハー５１の裏面上、及び溝８２の底部の絶縁膜５７は、ビアホール８１の底部の絶縁膜５７よりも厚く形成されているため、完全には除去されずに残る。
【００４０】
もしくは、不図示のレジスト層を用いた異方性のドライエッチングにより、ビアホール８１の底部に位置する絶縁膜５７を除去してもよい。この場合、不図示のレジスト層は、ビアホール８１の形成領域のみを開口するようにして、溝８２内を含む絶縁膜５７上に形成される。そして、ドライエッチングの終了後、当該不図示のホトレジスト層を除去する。
【００４１】
次に、配線層６３を形成する工程を説明する。最初に、図６に示すように、絶縁膜５７の一部の領域に対して、選択的に第３のホトレジスト層６２を形成する。この領域は、後述する配線層６３及びハンダボール６６の形成領域を除く領域である。
【００４２】
次に、スパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法により、ビアホール８１内及び溝８２内を含むシリコンウエハー５１の裏面に、不図示のシード層を形成する。不図示のシード層は、ビアホール８１の底部で露出するパッド電極５３と電気的に接続され、かつ絶縁膜５７を覆うように形成される。
【００４３】
不図示のシード層は、例えば銅（Ｃｕ）層、もしくはチタンタングステン（ＴｉＷ）層やチタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層などのバリアメタル層、もしくは銅（Ｃｕ）層とバリアメタル層との積層構造から成る。
【００４４】
ここで、ビアホール８１内において、不図示のシード層を構成するバリアメタル層は、銅（Ｃｕ）が絶縁膜５７を通してシリコンウエハー５１中に拡散するのを防止する。ただし、絶縁膜５７がシリコン窒化膜（ＳｉＮ膜）で形成されている場合には、シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、シード層は銅（Ｃｕ）のみでも問題ない。
【００４５】
この不図示のシード層は、後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは１μｍ程度でよい。なお、ビアホール８１が順テーパーに加工されている場合には、シード層の形成にはスパッタ法を用いることができる。
【００４６】
次に、不図示のシード層に対して銅（Ｃｕ）の電界メッキを行う。即ち、銅（Ｃｕ）の電解メッキを行うことで配線層６３を形成する。配線層６３は、ビアホール８１内及び溝８２内からシリコンウエハー５１の裏面に延びて形成されて、不図示のシード層を介してパッド電極５３と電気的に接続される。
【００４７】
ここで、溝８２内の配線層６３は、当該溝８２を覆うようにして、当該溝８２の深さよりも厚い膜厚を有して形成されることが好ましい。溝８２の深さと、溝８２内の配線層６３の厚さとの比率は、おおよそ２対３程度であることが好ましい。もしくは、配線層６３は、上記比率に制限されずに、溝８２の深さよりも厚い膜厚を有して形成されてもよい。例えば、溝８２の形成時のスループットを向上させる場合、配線層６３の膜厚を５〜１５μｍ程度、溝８２の深さを１〜２μｍ程度としてもよい。
【００４８】
また、溝８２内の配線層６３は、当該配線層６３の両側端部が、溝８２の側壁部に接するようにして形成されることが好ましい。少なくとも、溝８２内の配線層６３の一方の側端部が、当該溝８２の一方の側壁部に接するようにして形成される。
【００４９】
一般に、ビアホールからシリコンウエハーの裏面に延びて形成される配線層は、その金属的特性により、半導体装置をプリント基板へ実装する際などに生じるせん断応力（水平方向から加わる力）や衝撃によって歪みが生じて、配線層が変形、破損もしくは移動するおそれがある。即ち、配線層の強度が充分ではなかった。これに対して本実施形態では、配線層６３が、ビアホール８１内のみならず、溝８２内においても形成されているため、その溝８２の側壁部によって配線層６３が固定される。これにより、上記せん断応力や衝撃に対する配線層６３の強度が向上して、配線層６３が変形、破損もしくは移動することを極力抑止することができる。
【００５０】
また、溝８２内の配線層６３が溝８２の側壁部に接しているため、溝８２の側壁部において、半導体装置の動作時に生じる熱が、配線層６３からシリコンウエハー５１（分割された後にはシリコンチップ５１Ａ）に伝わって放熱される。
【００５１】
なお、配線層６３は、シリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができる。
【００５２】
また、図６では、配線層６３は、銅（Ｃｕ）の電解メッキによりビアホール８１内及び溝８２内に形成されているが、これには限定されず、スズ（Ｓｎ）をメッキ形成した後、さらに銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。
【００５３】
また、配線層６３は、メッキ以外の他の方法により形成されてもよい。例えば、配線層６３は、ＣＶＤ法やＭＯＣＶＤ法によりビアホール８１内及び溝８２内に銅（Ｃｕ）が成膜されることで形成されてもよい。また、配線層６３は、アルミニウム（Ａｌ）等の金属によりスパッタ形成されてもよい。
【００５４】
また、図６では、シリコンウエハー５１の裏面側の一部の領域に第３のホトレジスト層６２を形成した後に、これをマスクとして配線層６３を形成しているが、本発明はこれに限定されず、配線層６３を、例えば以下のように形成してもよい。即ち、図示しないが、ビアホール８１及び溝８２を含むシリコンウエハー５１の裏面側の全面に配線層６３用の金属層を形成した後、当該金属層上にホトレジスト層を形成し、当該ホトレジスト層をマスクとしたパターニングにより、配線層６３を形成してもよい。
【００５５】
次に、第３のホトレジスト層６２を除去した後、図７に示すように、配線層６３上に、例えばニッケル（Ｎｉ）及び金（Ａｕ）から成るバリア層６４を形成する。ここでバリア層６４は、例えばニッケル（Ｎｉ）及び金（Ａｕ）の無電界メッキ、もしくはスパッタ法により形成される。
【００５６】
次に、図８に示すように、配線層６３及びバリア層６４上を含むシリコンウエハー５１の裏面上に、配線層６３を覆うようにして、保護層であるソルダーマスク６５を形成する。そして、配線層６３の形成位置に対応するソルダーマスク６５の一部の箇所を、例えばエッチング等により選択的に除去して、当該箇所において配線層６３を露出する開口部Ｋを設ける。
【００５７】
さらに、スクリーン印刷法を用いて、配線層６３の所定領域上、即ち開口部Ｋで露出する配線層６３上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。ハンダボール６６は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。また、開口部Ｋの数や形成領域を適宜選択することにより、ハンダボール６６は、その数や形成領域を自由に選択して形成することができる。なお、ハンダによるハンダボール６６の形成に替えて、メッキ形成による導電端子（ハンダボール６６の形成箇所に設けられる）の形成を行ってもよい。
【００５８】
そして、図９に示すように、ダイシングライン領域ＤＬのダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、ダイシングブレードを用いて切削している。こうして、本実施形態に係る半導体装置が完成する。
【００５９】
上述したように、本実施形態では、パッド電極５３からシリコンチップ５１Ａの裏面に形成されたハンダボール６６に至るまでの配線層６３を、ビアホール８１及び溝８２を通して配線しているので、配線層６３の断線が起こりにくくステップカバレージも優れている。さらに、配線層６３が溝８２内に形成されることにより、せん断応力（水平方向から加わる力）や衝撃に対する配線層６３の強度が向上すると共に、半導体装置の放熱性が向上する。結果として、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。
【００６０】
なお、上述した本実施形態では溝８２はビアホール８１と連結しているものとしたが、本発明はこれに限定されない。即ち、溝８２とビアホールは、互い離間した位置に形成されてもよい。この場合、シリコンウエハー５１の裏面上において、当該溝８２とビアホール８１の両者を覆うようにして配線層６３が形成される。
【００６１】
また、上述した本実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬまで拡張して成るパッド電極５３を形成しているが、これには限定されず、パッド電極５３の代わりにダイシングライン領域ＤＬまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホール８１の形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
【００６２】
また、上述した本発明は、ハンダボール６６が形成されたＢＧＡ型の半導体装置及びその製造方法に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、シリコンウエハーを貫通するビアホールに形成された配線層を有するものであれば、ハンダボールが形成されない半導体装置及びその製造方法にも適用されるものである。例えば、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置及びその製造方法にも適用される。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１０】従来に係る半導体装置を説明する図である。
【図１１】従来に係る半導体装置を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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