(57)【要約】【課題】結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能な不純物添加方法を提供する。【解決手段】半導体基板１に、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ半導体の導電性に寄与しない第２不純物元素のイオンを注入して半導体基板１の表面近傍に損傷層７を形成し、損傷層７を通して半導体基板１に第１不純物元素のイオンを注入して不純物注入層９を形成し、半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅で加熱して、第１不純物元素のイオンを活性化させることを含む。【選択図】図７
2005322893.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素のイオンを注入して前記半導体基板の表面近傍に損傷層を形成し、
前記損傷層を通して前記半導体基板に前記第１不純物元素のイオンを注入して不純物注入層を形成し、
前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記第１不純物元素のイオンを活性化させる
ことを含むことを特徴とする不純物添加方法。
【請求項２】
前記損傷層及び前記不純物注入層が、プラズマイオン注入法により形成されることを特徴とする請求項１に記載の不純物添加方法。
【請求項３】
前記第２不純物元素が、水素及びヘリウムのいずれかであることを特徴とする請求項１又は２に記載の不純物添加方法。
【請求項４】
半導体基板に素子領域を分離する素子分離領域を形成し、
前記素子領域の前記半導体基板上にゲート絶縁膜を堆積し、
前記ゲート絶縁膜の上にゲート電極を形成し、
前記ゲート電極をマスクとして、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素のイオンを注入して前記ゲート絶縁膜及び前記素子分離領域の間の前記半導体基板の表面近傍に損傷層を形成し、
前記損傷層を通して前記半導体基板に前記第１不純物元素のイオンを注入して不純物注入層を形成し、
前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記第１不純物元素のイオンを活性化させる
ことを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２不純物元素のイオンを注入する前に、
前記ゲート電極及び前記ゲート絶縁膜の側壁に側壁スペーサを形成するステップと、
前記ゲート電極及び前記側壁スペーサをマスクとして前記半導体基板に導電性に寄与する不純物元素のイオンを注入するステップと、
前記半導体基板を加熱するステップ
とにより、前記不純物元素のイオンを活性化してソース・ドレイン領域を形成することを、更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不純物添加方法に関し、特に高輝度光源で熱処理する不純物添加方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置である大規模集積回路（ＬＳＩ）の性能向上は、集積度を高めること、すなわち半導体装置を構成する素子の微細化により実現できる。このため、ＬＳＩはますます大規模化し、金属・酸化膜・半導体（ＭＯＳ）トランジスタ等の素子の微細化もさらに勢いを増して進んできている。そして、素子を微細化するためには、半導体基板の表面から２０ｎｍ以下程度の浅いところにｐｎ接合を形成する必要がある。素子が微細化されるに伴い、より浅いｐｎ接合の形成は困難になってきている。
【０００３】
浅いｐｎ接合を形成するためには、まず、浅い不純物添加領域を形成する。浅い不純物添加領域の形成には、低加速エネルギで不純物を半導体基板にイオン注入する方法がある。また、他の方法として、不純物の水素化物ガスをプラズマ中に導入して、プラズマに曝された半導体基板に不純物のプラズマイオンを注入しているものもある（例えば、特許文献１参照。）。半導体基板に添加された不純物を熱処理により活性化して、浅い不純物拡散領域が形成される。
【０００４】
しかし、不純物としてイオン注入されたボロン（Ｂ）等のｐ型不純物、及びリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物は、半導体基板のシリコン（Ｓｉ）結晶中での拡散係数が大きい。現行のハロゲンランプを用いた急速熱処理（ＲＴＡ）の処理時間では、不純物が半導体基板の内方及び外方へ拡散してしまう。そのため、高濃度の不純物を有する浅い不純物拡散領域を半導体基板に形成することができない。一方、不純物の拡散を抑制するために、ＲＴＡの熱処理温度を下げると、高濃度の不純物の活性化は望めない。このように、高濃度の不純物が活性化した低抵抗の浅い不純物拡散領域を半導体基板に形成することは困難であった。
【０００５】
近年、ＲＴＡの問題を解決するために、不純物の活性化に必要な熱エネルギを瞬時に供給することができる、キセノン（Ｘｅ）等のフラッシュランプを用いたフラッシュランプアニール法が検討されている（例えば、特許文献２参照。）。キセノンフラッシュランプは、管内にキセノンガスを封入した石英管を有し、コンデンサ等に蓄えられた電荷を管内で瞬時に放電させる。その結果、例えば数１００μｓ〜数１００ｍｓの時間の範囲で高輝度の白色光を発光させることが可能である。フラッシュランプ光を吸収した半導体基板は瞬時に発熱し、不純物の活性化に必要な熱エネルギを瞬時に得ることができる。したがって、半導体基板に注入された不純物の濃度プロファイルを変化させずに、高濃度の不純物を活性化することができる。
【０００６】
しかし、フラッシュランプアニール法には、フラッシュランプ光が半導体基板表面で反射されてしまうことにより、加熱効率が低下する問題がある。加熱効率の低下により、十分に不純物を活性化することができない。不純物を高濃度に活性化させるためには、３０Ｊ／ｃｍ2以上の大きな照射エネルギが必要となる。半導体装置は、凹凸を有する微細なパターンの異種材料を有している。高輝度の白色光であるフラッシュランプ光を半導体基板に照射すると、素子の異種材料の屈折率の違いにより、屈折して入射したフラッシュランプ光が半導体基板内で干渉する。フラッシュランプ光の照射エネルギが大きい場合、フラッシュランプ光が干渉により局所的に集中して温度の高い発熱点（ホットスポット）を形成することが懸念される。また、半導体装置の異種材料の加熱効率、比熱、熱伝導率、あるいは熱膨張率等の熱特性の違いにより、異種材料間に熱応力が生じると考えられる。その結果、半導体基板中に熱応力が発生し増大する。半導体基板には、熱応力により誘起されたスリップや転位等の結晶欠陥が生じ、生産歩留まりの低下を招く。
【０００７】
また、不純物の活性化濃度を上げるために、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等のIV族元素を用いたイオン注入で、半導体表面層をアモルファス化させ固溶度を上げる方法がある。しかし、活性化熱処理後に、IV族元素イオン注入起因の結晶欠陥が残りやすい。したがって、ｐｎ接合リーク電流、あるいはトランジスタのオフ電流の増大の要因となる。このように、現状のフラッシュランプアニール法では、浅いｐｎ接合を有する不純物拡散層は形成できても、結晶欠陥のない低抵抗拡散層を形成することは困難である。
【特許文献１】特開平７−１４２４２１号公報（第３−４ページ、第２図）
【特許文献２】特開Ｐ２００２−１４１２９８号公報（第４ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体基板に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能な不純物添加方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、（イ）半導体基板に、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素のイオンを注入して半導体基板の表面近傍に損傷層を形成し、（ロ）損傷層を通して半導体基板に第１不純物元素のイオンを注入して不純物注入層を形成し、（ハ）半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅で加熱して、第１不純物元素のイオンを活性化させることを含む不純物添加方法が提供される。
【００１０】
本発明の第２の態様によれば、（イ）半導体基板に素子領域を分離する素子分離領域を形成し、（ロ）素子領域の半導体基板上にゲート絶縁膜を堆積し、（ハ）ゲート絶縁膜の上にゲート電極を形成し、（ニ）ゲート電極をマスクとして、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素のイオンを注入してゲート絶縁膜及び素子分離領域の間の半導体基板の表面近傍に損傷層を形成し、（ホ）損傷層を通して半導体基板に第１不純物元素のイオンを注入して不純物注入層を形成し、（ヘ）半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅で加熱して、第１不純物元素のイオンを活性化させることを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、半導体基板に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能な不純物添加方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
本発明の実施の形態に係る熱処理装置は、図１に示すように、シリコン（Ｓｉ）等の半導体基板１に注入された不純物を活性化するための熱処理を行う処理室３０と、処理室３０内に配置され、半導体基板１を載置するサセプタ３１と、処理室３０に雰囲気ガスを供給する導入配管３５と、処理室３０から雰囲気ガスを排気する排気配管３６と、処理室３０の上部にサセプタ３１に対向して配置される透明窓３７と、透明窓３７から半導体基板１表面をパルス状に光照射する光源３８とを備えている。
【００１４】
処理室３０は、例えばステンレススチール等の金属製である。半導体基板１を載置するサセプタ３１は、処理室３０の底部に垂直に設置された支持軸３３の上部に配置されている。サセプタ３１には、アルミニウムナイトライド（ＡｌＮ）、セラミックスあるいは石英等が用いられ、サセプタ３１の内部に半導体基板１を加熱する加熱源３２が備えられている。サセプタ３１としては、ＡｌＮ、セラミックスあるいはステンレススチール等の表面を石英で保護したものでもよい。加熱源３２としては、ニクロム線等の埋め込み金属ヒータや加熱ランプ等が用いられ、処理室３０の外部に設置されている制御システム（図示省略）により温度制御が行われる。支持軸３３は、制御システムによりサセプタ３１を回転させることも可能である。導入配管３５には、半導体基板１の熱処理時に供給する不活性ガス等のガス源を備えるガス供給系３４が接続されている。
【００１５】
更に、処理室３０上には、半導体基板１表面をパルス状に光照射して加熱するフラッシュランプ等の光源３８が、合成石英等の透明窓３７を介して配置されている。光源３８には、光源３８を極短パルス状に駆動するパルス電源等の光源電源３９が接続されている。透明窓３７は、半導体基板１を照射する光源３８の出射光を透過させると共に、処理室３０を光源３８から隔離して気密保持の働きもする。
【００１６】
光源３８に用いているＸｅフラッシュランプによる加熱の温度プロファイルは、図２に示すように、ＲＴＡで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が得られる。Ｘｅフラッシュランプの発光スペクトルは、白色光に近く、ピーク波長は、４００ｎｍ〜５００ｎｍである。なお、半導体基板１の表面温度は、高速パイロメータにより測定している。例えば、ハロゲンランプ光では、５００℃〜１０５０℃間の昇降温時間は１０秒以上、例えば約１５秒である。その上、９５０℃〜１０５０℃の１００℃間の昇／降温時間が２〜３秒必要である。一方、フラッシュランプ光では、４５０℃〜１２００℃間の昇降温時間は、０．１ｍ秒〜１００ｍ秒、望ましくは０．５ｍ秒〜５０ｍ秒の間である。昇／降温時間が０．１ｍ秒未満では、最高到達温度が９００℃未満となり、半導体基板１に注入された不純物の活性化が不十分となる。また、昇／降温時間が１００ｍ秒を越えると、到達温度が１４００℃を越えてしまう。半導体基板１が１４００℃を越えて加熱されると、注入された不純物の拡散が顕著となる。その結果、半導体基板１に注入された不純物の拡散のために、半導体基板１の表面近傍に浅いｐｎ接合を形成することが困難となる。
【００１７】
本発明の実施の形態のフラッシュランプ光では、図３に示すように、４５０℃〜１０５０℃間の昇降温時間は、約５ｍ秒である。また、９５０℃〜１０５０℃の１００℃間の昇／降温時間は、例えば約１ｍ秒である。したがって、本発明の実施の形態によれば、半導体基板１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができるため、活性化熱処理による不純物の拡散長を５ｎｍ以下にでき、浅いｐｎ接合の形成が可能になる。なお、活性化熱処理では、サセプタ３１に載置された半導体基板１は、加熱源３２により、例えば３００〜６００℃、望ましくは４００〜５００℃の範囲で予備加熱されている。予備加熱時間は、例えば１０秒〜１２０秒程度が望ましい。予備加熱により、イオン注入によって半導体基板１に形成される損傷層が半導体基板１の表面までは回復されない温度と時間に設定されている。また、予備加熱温度が３００℃より低いと、最高到達温度が９００℃未満となる場合があり、半導体基板１に注入された不純物の活性化が不十分となる。また、予備加熱温度が６００℃を越えると、到達温度が１４００℃より高くなり、注入された不純物の拡散のために、半導体基板１の表面近傍に浅いｐｎ接合を形成することが困難となる。
【００１８】
本発明の実施の形態に係る不純物添加方法では、半導体基板１に、導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素のイオンを注入して半導体基板の表面近傍に損傷層を形成する。損傷層を通して半導体基板に第１不純物元素のイオンを注入して不純物注入層を形成する。その後、半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅で加熱して、第１不純物元素のイオンを活性化させる。本発明の実施の形態に係る不純物添加方法を、半導体装置のｐＭＯＳトランジスタの製造工程を例にして説明する。
【００１９】
（イ）まず、例えばｐ型Ｓｉ等の半導体基板１にｎ型不純物のV族原子、例えばＡｓをイオン注入し、ｎウェル層３が形成される。ｎウェル層３の周囲に、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）法等を用いてトレンチが形成される。設けられたトレンチに、例えば減圧気相成長（ＬＰＣＶＤ）法により酸化シリコン（ＳｉＯ2）等の絶縁膜が堆積して埋め込まれる。その後、化学機械研磨（ＣＭＰ）法等により半導体基板１表面に堆積した絶縁膜を除去し、図４に示すように、素子分離領域４が形成される。素子分離領域４の間に素子領域が形成される。
【００２０】
（ロ）半導体基板１の素子領域表面に、例えば熱酸化膜等の絶縁膜が形成される。絶縁膜上に、例えばＬＰＣＶＤ法により多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）膜が堆積される。フォトリソグラフィ及びＲＩＥ法によりｐｏｌｙ−Ｓｉ膜及び絶縁膜を選択的に除去し、図５に示すように、ゲート電極６及びゲート絶縁膜５が形成される。
【００２１】
（ハ）ゲート電極６をマスクとして、半導体基板１が露出した表面にプラズマイオン注入法により、半導体基板１の導電性に寄与する第１不純物元素よりも原子量が小さく、且つ導電性に寄与しない第２不純物元素、例えばヘリウム（Ｈｅ）のイオンが注入される。プラズマイオン注入法では、減圧下のプラズマイオン注入装置に導入されたＨｅガスが高周波電力によりプラズマ化される。発生したプラズマに対して、負の高パルス電圧が印加されたステージに搭載された半導体基板１の周囲にイオンシースが形成される。プラズマ中のＨｅ+がイオンシース内で、例えば１００ｅＶの加速エネルギで加速され、１×１０15ｃｍ-2のドーズ量で半導体基板１に注入される。その結果、図６に示すように、ゲート絶縁膜５の両端及び素子分離領域４の間に、半導体基板１の表面から１５ｎｍ以下、例えば約１０ｎｍの深さの非晶質化した損傷層７が形成される。注入されたＨｅのピーク濃度は、１×１０19ｃｍ-3〜１×１０21ｃｍ-3である。Ｈｅのプラズマイオン注入の過程で、プラズマに曝された半導体基板１、ゲート電極６、及び素子分離領域４のそれぞれの表面がスパッタされて、微細な凹凸が形成される。形成された凹凸の周期は、ゲート電極６や素子分離領域４のパターン周期に比べ小さい。例えば、パターン周期は１００ｎｍ〜１０００ｎｍと、フラッシュランプ光のピーク波長の４００ｎｍ〜５００ｎｍに近い。一方、形成された凹凸の周期は、フラッシュランプ光のピーク波長の１／１０以下である。
【００２２】
（ニ）引き続き、Ｈｅガスに代えて、半導体基板１の導電性に寄与する第１不純物元素、例えばＢを含むジボラン（Ｂ2Ｈ6）やデカボラン（Ｂ10Ｈ14）等の水素化ボロンガスがプラズマイオン注入装置に導入される。プラズマイオン注入法によりゲート電極６をマスクとして、半導体基板１に形成された損傷層７を通してＢ+が、例えば加速エネルギが２００ｅＶ、ドーズ量が１×１０15ｃｍ-2で注入される。Ｂのプラズマイオン注入により、図７に示すように、ゲート絶縁膜５の両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層９が形成される。また、半導体基板１、ゲート電極６、及び素子分離領域４のそれぞれの表面には、Ｂが堆積した不純物層２１が形成される。
【００２３】
（ホ）半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃で予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが２５Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層９及び損傷層７の再結晶化中に注入されたＢが格子位置に置換して取り込まれ、活性化する。その結果、図８に示すように、ゲート絶縁膜５の両端及び素子分離領域４の間にｐ型のエクステンション領域１１が形成される。なお、半導体基板１、ゲート電極６、及び素子分離領域４のそれぞれの表面に堆積した不純物層２１の一部は、活性化熱処理により気化したり、あるいはエクステンション領域１１の中に拡散する。表面に残留した不純物層２１は、ウェットあるいはドライエッチング等により除去される。
【００２４】
本発明の実施の形態に係る不純物添加方法によれば、図６に示したように、Ｈｅのプラズマイオン注入の過程で非晶質化した損傷層７が形成される。また、プラズマイオン注入の過程で、図７に示したように、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの表面には、スパッタによる微細な凹凸が形成され、また、不純物層２１が堆積している。フラッシュランプ光に対する損傷層７の吸収係数は、単結晶の半導体基板１よりも増加する。また、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの表面には、不純物層２１が堆積しているため、異種材料間のフラッシュランプ光の吸収効率の差が均等化される。更に、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの表面に形成された微細な凹凸は、ゲート電極６及び素子分離領域４の繰り返しパターンよりも短い周期である。微細な凹凸を介して入射したフラッシュランプ光は、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの内部でランダムな方向に散乱される。このように、不純物注入層９でのフラッシュランプ光の吸収係数が増大する。不純物注入層９に注入された不純物の活性化熱処理では、照射エネルギは２５Ｊ／ｃｍ2と、通常必要とされる３０Ｊ／ｃｍ2以上の照射エネルギに比べ小さくでき、異種材料間の熱特性の相異による熱応力が抑制される。また、半導体基板１に入射したフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。その結果、半導体基板に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。なお、上記の説明では、損傷層７は非晶質化しているとしている。しかし、損傷層７は、完全に非晶質化していなくてもよい。例えば、結晶欠陥を多数含み一部が非晶質化した層でもよい。また、結晶欠陥を多数含んだ単結晶層であってもよい。結晶欠陥により、フラッシュランプ光の吸収係数は増加するためである。
【００２５】
本発明の実施の形態に係る不純物添加方法の説明では、損傷層７及び不純物注入層９は、プラズマイオン注入法により形成している。しかし、通常のビームラインイオン注入法を用いることも可能である。例えば、イオン化室で第２不純物元素、例えばＨｅガスをプラズマ化させ、図９に示すように、ゲート電極６をマスクとしてＨｅ+が注入される。Ｈｅのイオン注入の条件は、例えば、加速エネルギが０．１ｋｅＶで、ドーズ量が１×１０15ｃｍ-2である。Ｈｅ+は、例えば半導体基板１の表面から約１０ｎｍの深さ及び１×１０19ｃｍ-3〜１×１０21ｃｍ-3の濃度で注入される。その結果、ゲート絶縁膜５の両端及び素子分離領域４の間に、半導体基板１の表面から約１０ｎｍの深さの非晶質化した損傷層１７が形成される。引き続き、第１不純物元素としてｐ型不純物となるIII族元素、例えばＢがイオン化され、図１０に示すように、ゲート電極６をマスクとしてＢ+が注入される。Ｂのイオン注入の条件は、例えば、加速エネルギが０．２ｋｅＶで、ドーズ量が１×１０15ｃｍ-2である。その結果、ゲート絶縁膜５の両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層１９が形成される。
【００２６】
不純物注入層１９の損傷層１７では、フラッシュランプ光の吸収係数が増加している。したがって、不純物注入層１９に注入された不純物の活性化熱処理では、照射エネルギは２５Ｊ／ｃｍ2と、通常必要とされる３０Ｊ／ｃｍ2以上の照射エネルギに比べ小さくできる。フラッシュランプ光の照射エネルギを２５Ｊ／ｃｍ2に減少させたため、半導体基板１の中でのフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。このように、ビームラインイオン注入法を用いても、半導体基板に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。
【００２７】
本発明の実施の形態に係る不純物添加方法で製造したｐＭＯＳトランジスタでは、不純物注入層９に注入された不純物が十分に活性化されるため、エクステンション領域１１のシート抵抗は低減する。例えば、プラズマイオン注入法及びビームラインイオン注入法で形成したエクステンション領域１１のＢ濃度分布を二次イオン質量分析法（ＳＩＭＳ）で測定した結果、図１１に示すように、エクステンション領域１１のｐｎ接合深さは約１２ｎｍとなっている。エクステンション領域１１のシート抵抗は、例えばビームラインイオン注入法で形成した場合で１２００Ω／□である。一方、プラズマイオン注入法で形成した場合では７００Ω／□まで低減させることができている。半導体基板１に配置された複数のエクステンション領域１１のシート抵抗の面内ばらつきσも１％未満に抑えられ、半導体装置の素子特性の向上が可能となる。なお、図１１に示した比較例では、図９に示した損傷層１７がＨｅのイオン注入で形成されているのに対し、Ｇｅをビームラインイオン注入法で注入している点が異なる。Ｇｅのイオン注入条件は、例えば加速エネルギが５ｋｅＶで、ドーズ量が１×１０14ｃｍ-2である。比較例でも、フラッシュランプ光で活性化熱処理を行うことにより、図１１に示したように、本発明の実施の形態に係る不純物添加方法で形成されたエクステンション領域１１と同等のｐｎ接合深さが実現できる。また、シート抵抗値も９００Ω／□に抑えることができる。このように、フラッシュランプ光で活性化熱処理を行うことにより、１５ｎｍ以下の浅いｐｎ接合を形成することができる。
【００２８】
本発明の実施の形態に係る不純物添加方法で製造したｐＭＯＳトランジスタでは、異種材料間の熱特性の違いによる熱応力が抑制され、半導体基板１にスリップや転位等の結晶欠陥は形成されない。図１２に、半導体基板１に作製された複数のｐＭＯＳトランジスタのエクステンション領域１１のｐｎ接合のリーク電流の半導体基板１の面内分布の累積確率が示されている。本発明の実施の形態に係る不純物添加方法で製造されたｐＭＯＳトランジスタの方が比較例よりもｐｎ接合のリーク電流が小さく良好なｐｎ接合が形成されていることが確認できる。例えば透過型電子顕微鏡（ＴＥＭ）により、エクステンション領域１１のｐｎ接合近傍の結晶欠陥の評価が実施されている。本発明の実施の形態に係る不純物添加方法で製造されたｐＭＯＳトランジスタのエクステンション領域１１に相当する半導体基板の断面ＴＥＭ像には、図１３に示すように、結晶欠陥はなく十分に結晶回復がなされていることが確認されている。なお、半導体基板１の表面には、配線のための絶縁膜が形成されている。一方、図１４に示すように、比較例のエクステンション領域の断面ＴＥＭ像では、Ｇｅ注入起因による転位等の欠陥がクラスタ化したエンドオブレンジ（ＥＯＲ）欠陥がエクステンション領域のｐｎ接合の境界に残留していることが確認されている。このように、比較例の場合には、結晶欠陥がｐｎ接合境界で電流パスをつくり、リーク電流の増大の原因となっていることが確認できる。
【００２９】
比較例では、損傷層を形成するイオン注入に半導体基板１と同じIV族元素のＧｅが用いられている。活性化熱処理で損傷層が再結晶化する際に、注入されたＧｅが半導体基板の格子位置に置換しても、例えば比較例のエクステンション領域で低シート抵抗が実現されているように、導電性に悪影響は及ぼさない。また、Ｇｅに代えて、半導体基板の母体原子であるＳｉを用いても同様の効果が得られる。しかし、本発明の実施の形態で用いているＨｅに比べ、ＧｅやＳｉ等のIV族元素の原子量は大きく、損傷層の近傍の半導体基板にクラスタ化した結晶欠陥を生成しやすい。Ｈｅのイオン注入で形成された損傷層７では、損傷層７の近傍に生成される結晶欠陥は少なく、クラスタ化する確率は小さい。更に、ＨｅのＳｉ結晶中の拡散係数は、活性化熱処理温度の範囲では第１不純物元素のＢ、Ｐ、やＡｓ等に比べて約６桁大きい。活性化熱処理中にＨｅの内方拡散あるいは外方拡散が生じ、エクステンション領域１１の近傍での不純物のクラスタ化も生じない。したがって、本発明の実施の形態に係る不純物添加法によれば、半導体基板１に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。
【００３０】
本発明の実施の形態に係る不純物添加法によれば、図１１に示したように、エクステンション領域１１の表面から２ｎｍ以上の深さでは、Ｂ濃度が比較例に比べて高くできる。特に、プラズマイオン注入法を用いれば、Ｂ濃度が顕著に高くでき、電気的に活性なＢ濃度の増加が可能となる。したがって、本発明の実施の形態では、プラズマイオン注入法を用いて形成したエクステンション領域１１のキャリア濃度の増大により、低抵抗化が実現されている。通常のビームラインイオン注入法に比べ、水素化ボロンガスをプラズマ化してドーピングするプラズマイオン注入法の場合には、不純物が不純物注入層９の中にガウス分布に近い形で散在するように注入されている。そのため、注入された不純物や結晶欠陥のクラスタ化が抑制され、空格子や格子間不純物原子等の点欠陥が不純物注入層９内に均等に散在している。フラッシュランプ光による極短時間の活性化熱処理でも、格子間不純物原子が近傍に存在する空格子に移動する確率が高い。このように、空格子や格子間不純物原子等の点欠陥が消失し、不純物の活性化が可能になるため、結晶欠陥のない良質かつ低抵抗な浅いｐｎ接合を形成することが可能となる。
【００３１】
本発明の実施の形態に係る不純物添加方法では、図７に示した不純物注入層９の活性化熱処理にフラッシュランプ光が用いられている。不純物注入層９の活性化熱処理を、フラッシュランプ光に代えてハロゲンランプによるスパイクＲＴＡで行って、エクステンション領域１１のＢ濃度分布がＳＩＭＳで測定されている。「スパイクＲＴＡ」とは、最高到達温度での保持時間を０とするＲＴＡである。１０５０℃でスパイクＲＴＡを実施した結果、図１５に示すように、エクステンション領域のｐｎ接合深さは約２３ｎｍとなっている。図１１に示したフラッシュランプ光による不純物注入層９の活性化熱処理に比べ、ｐｎ接合深さが約２倍深くなっている。図１５には、図１１で示した比較例による不純物注入層にスパイクＲＴＡを適用したエクステンション領域のＢ濃度分布も示してある。比較例のエクステンション領域のｐｎ接合深さも約２４ｎｍと、本発明の実施の形態によるエクステンション領域のｐｎ接合深さと差異がないことが確認できる。また、本発明の実施の形態及び比較例によるエクステンション領域のシート抵抗についても、１７８０Ω／□及び１８５０Ω／□と同様の値を示している。このように、浅いｐｎ接合は、単にビームラインイオン注入やプラズマイオン注入により形成された浅い不純物注入層によって導きだされる現象ではない。本発明の実施の形態に係る不純物添加方法では、フラッシュランプ光による０．１ｍｓ〜１００ｍｓの極短時間の活性化熱処理を適用することにより、浅いｐｎ接合の形成が可能となる。
【００３２】
次に、本発明の実施の形態に係る不純物添加方法を用いた半導体装置の製造方法を、半導体装置の基本素子の一つである相補型ＭＯＳ（ＣＭＯＳ）トランジスタの製造工程を例にして説明する。なお、半導体装置の基本素子は、ＣＭＯＳトランジスタに限定されない。例えば、上述したｐＭＯＳトランジスタやｎＭＯＳトランジスタ等であってもよい。また、酸化膜（ＳｉＯ2）に代えて、酸窒化シリコン（ＳｉＯＮ）膜、窒化シリコン（Ｓｉ3Ｎ4）膜等の絶縁膜や、ＳｉＯ2膜と、ＳｉＯＮ膜、Ｓｉ3Ｎ4膜、及び各種の金属酸化膜等との複合絶縁膜を用いた金属・絶縁膜・半導体（ＭＩＳ）トランジスタであってもよいことは勿論である。
【００３３】
（イ）まず、図１６に示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル層２を形成し、ｐＭＯＳ領域内にｎウェル層３を形成する。ｐウェル層２の周囲とｎウェル層３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。そして、半導体基板１の表面に、例えば熱酸化膜等の絶縁膜５５を形成する。
【００３４】
（ロ）絶縁膜５５上に、例えばＬＰＣＶＤ法によりｐｏｌｙ−Ｓｉ膜を堆積する。フォトリソグラフィ及びＲＩＥ法により、図１７に示すように、ｐｏｌｙ−Ｓｉ膜及び絶縁膜５５を選択的に除去し、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれに、ゲート電極６ａ及び６ｂ、ゲート絶縁膜５ａ及び５ｂを形成する。
【００３５】
（ハ）フォトリソグラフィにより、半導体基板１のｐＭＯＳ領域にフォトレジスト膜１６ａを形成する。プラズマイオン注入法により、フォトレジスト膜１６ａとｎＭＯＳ領域のゲート電極６ａをマスクとして、半導体基板１の導電性に寄与する第１不純物元素より原子量が小さく、且つ導電性に寄与しない第２不純物元素、例えばＨｅのイオンが注入される。イオン注入条件は、例えば加速エネルギが１００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｈｅは、半導体基板１の表面から約１０ｎｍの深さ及び１×１０19ｃｍ-3〜１×１０21ｃｍ-3の濃度で注入されている。引き続き、プラズマイオン注入法により第１不純物元素としてｎ型不純物のV族元素、例えばＡｓが、アルシン（ＡｓＨ3）ガスのプラズマにより、フォトレジスト膜１６ａとｎＭＯＳ領域のゲート電極６ａをマスクとして注入される。イオン注入条件は、例えば加速電圧が１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ａｓは、半導体基板１の表面から約１５ｎｍの深さで注入されている。Ｈｅ及びＡｓのプラズマイオン注入により、図１８に示すように、ゲート絶縁膜５ａの両端及び素子分離領域４の間に、半導体基板１の表面から約１０ｎｍの深さの損傷層７ａ及び約１５ｎｍの深さのｎ型の不純物注入層８が形成される。また、半導体基板１、ゲート電極６ａ、素子分離領域４、及びフォトレジスト膜１６ａのそれぞれの表面には、Ａｓが堆積した不純物層２０が形成される。その後、フォトレジスト膜１６ａが除去される。
【００３６】
（ニ）フォトリソグラフィにより、半導体基板１のｎＭＯＳ領域にフォトレジスト膜１６ｂを形成する。プラズマイオン注入法によりフォトレジスト膜１６ｂとｎＭＯＳ領域のゲート電極６ｂをマスクとして、半導体基板１の導電性に寄与しない第２不純物元素、例えばＨｅのイオンが注入される。イオン注入条件は、例えば加速エネルギが１００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｈｅは、半導体基板１の表面から約１０ｎｍの深さ及び１×１０19ｃｍ-3〜１×１０21ｃｍ-3の濃度で注入されている。引き続き、プラズマイオン注入法により第１不純物元素としてｐ型不純物のIII族元素、例えばＢが水素化ボロンガスのプラズマにより、フォトレジスト膜１６ｂとｎＭＯＳ領域のゲート電極６ｂをマスクとして注入される。イオン注入条件は、例えば加速エネルギが２００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｂは、半導体基板１の表面から約１５ｎｍの深さで注入されている。Ｈｅ及びＢのプラズマイオン注入により、図１９に示すように、ゲート絶縁膜５ｂの両端及び素子分離領域４の間に、半導体基板１の表面から約１０ｎｍの深さの損傷層７ｂ及び約１５ｎｍの深さのｐ型の不純物注入層９が形成される。また、半導体基板１、ゲート電極６ｂ、素子分離領域４、及びフォトレジスト膜１６ｂのそれぞれの表面には、Ｂが堆積した不純物層２１が形成される。その後、フォトレジスト膜１６ｂが除去される。
【００３７】
（ホ）半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃で予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが２５Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層８、９の損傷層７ａ、７ｂの再結晶化中に注入されたＡｓ及びＢが格子位置に置換して取り込まれ、活性化する。その結果、図２０に示すように、ゲート絶縁膜５ａ、５ｂのそれぞれの両端及び素子分離領域４の間にｎ型のエクステンション領域１０及びｐ型のエクステンション領域１１が形成される。なお、半導体基板１、ゲート電極６ａ、６ｂ、及び素子分離領域４のそれぞれの表面に堆積した不純物層２０、２１の一部は、活性化熱処理により気化したり、あるいはエクステンション領域１０、１１の中に拡散する。表面に残留した不純物層２０、２１は、ウェットあるいはドライエッチング等により除去される。
【００３８】
（ヘ）半導体基板１上に、図２１に示すように、ＳｉＯ2膜等の第１の絶縁膜１２ａ及びＳｉ3Ｎ4膜等の第２の絶縁膜１２ｂをＬＰＣＶＤ法により順次堆積する。ＲＩＥ等の指向性エッチングにより、第１及び第２の絶縁膜１２ａ、１２ｂ膜をエッチバックする。その結果、第１及び第２の絶縁膜１２ａ、１２ｂが、ゲート電極６ａ、６ｂとゲート絶縁膜５ａ、５ｂの側面にそれぞれ選択的に残り、図２２に示すように、Ｓｉ3Ｎ4膜及びＳｉＯ2膜の多層構造の側壁スペーサ１３ａ及び１３ｂがそれぞれ形成される。
【００３９】
（ト）ｐＭＯＳ領域をフォトレジスト膜で覆い、ビームラインイオン注入法により、ゲート電極６ａ及び側壁スペーサ１３ａをマスクとして、ｎＭＯＳ領域にｎ型のソース・ドレイン不純物となるV族元素、例えばＰのイオンを注入する。イオン注入の条件は、加速エネルギ１０ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。同様に、ｎＭＯＳ領域をフォトレジスト膜で覆い、ビームラインイオン注入法により、ゲート電極６ｂ及び側壁スペーサ１３ｂをマスクとして、ｐＭＯＳ領域にｐ型のソース・ドレイン不純物となるIII族元素、例えばＢのイオンを注入する。イオン注入の条件は、加速エネルギ４ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。その結果、側壁スペーサ１３ａの端部及び素子分離領域４の間に、エクステンション領域１０より深くＰイオンが注入された不純物注入層が、半導体基板１のｎＭＯＳ領域内に形成される。同様に、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、エクステンション領域１１より深くＢイオンが注入された不純物注入層が、ｐＭＯＳ領域内に形成される。また、ｎＭＯＳ領域ではゲート電極６ａ中にＰイオンが、ｐＭＯＳ領域ではゲート電極６ｂ中にＢイオンが注入される。
【００４０】
（チ）次に、半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃に予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが２５Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。その結果、図２３に示すように、側壁スペーサ１３ａの端部及び素子分離領域４の間に、エクステンション領域１０に接してｎ+型のソース・ドレイン領域１４が形成される。また、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、エクステンション領域１１に接してｐ+型のソース・ドレイン領域１５が形成される。
【００４１】
引き続き、半導体基板１の表面に、例えばＳｉＯ2膜等の層間絶縁膜を堆積する。そして、ゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域１４、１５の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域１４、１５に配線が接続される。このようにして、半導体装置が製造される。
【００４２】
本発明の実施の形態に係る半導体装置の製造方法によれば、図１８及び図１９に示したように、Ｈｅのプラズマイオン注入の過程で非晶質化した損傷層７ａ、７ｂが形成される。また、プラズマイオン注入の過程で、不純物注入層８、９、ゲート電極６ａ、６ｂ、及び素子分離領域４のそれぞれの表面には、スパッタによる微細な凹凸が形成され、また、不純物層２０、２１が堆積している。フラッシュランプ光に対する損傷層７ａ、７ｂの吸収係数は、単結晶の半導体基板１よりも増加する。また、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの表面には、不純物層２１が堆積しているため、異種材料間のフラッシュランプ光の吸収効率の差が均等化される。更に、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの表面に形成された微細な凹凸は、ゲート電極６ａ、６ｂ及び素子分離領域４の繰り返しパターンよりも短い周期である。微細な凹凸を介して入射したフラッシュランプ光は、不純物注入層９、ゲート電極６、及び素子分離領域４のそれぞれの内部でランダムな方向に散乱される。このように、不純物注入層９でのフラッシュランプ光の吸収係数が増大する。不純物注入層９に注入された不純物の活性化熱処理では、照射エネルギは２５Ｊ／ｃｍ2と、通常必要とされる３０Ｊ／ｃｍ2以上の照射エネルギに比べ小さくでき、異種材料間の熱特性の相異による熱応力が抑制される。また、半導体基板１に入射したフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。その結果、半導体基板１に発生する結晶欠陥を抑制して、浅いｐｎ接合を有するエクステンション領域を形成することが可能となる。
【００４３】
また、ｎ型及びｐ型のソース・ドレイン不純物Ｐ及びＢはそれぞれ、ビームラインイオン注入法により、１０ｋｅＶ及び４ｋｅＶと高い加速エネルギで注入される。ソース・ドレイン不純物が注入されたエクステンション領域１０、１１の表面層には損傷層が形成される。ソース・ドレイン不純物が注入されたエクステンション領域１０、１１の損傷層では、フラッシュランプ光の吸収係数が増加している。したがって、ソース・ドレイン不純物の活性化熱処理では、照射エネルギは２５Ｊ／ｃｍ2と、通常必要とされる３０Ｊ／ｃｍ2以上の照射エネルギに比べ小さくできる。フラッシュランプ光の照射エネルギを２５Ｊ／ｃｍ2に減少させたため、半導体基板１の中でのフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。このように、ビームラインイオン注入法を用いたソース・ドレイン領域１４、１５の形成でも、半導体基板に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。本発明の実施の形態に係る半導体装置の製造方法によれば、半導体基板１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を５ｎｍ以下にでき、浅いｐｎ接合の形成が可能になる。
【００４４】
（変形例）
本発明の実施の形態の変形例に係る半導体装置の製造方法を、ＣＭＯＳトランジスタの製造工程を例にして説明する。なお、半導体装置としては、ＣＭＯＳトランジスタに限定されない。例えば、ｐＭＯＳトランジスタやｎＭＯＳトランジスタ等であってもよい。また、ＭＩＳトランジスタであってもよいことは勿論である。
【００４５】
（イ）図２４に示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル層２を形成し、ｐＭＯＳ領域内にｎウェル層３を形成する。ｐウェル層２の周囲とｎウェル層３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。そして、半導体基板１の表面に、例えば熱酸化膜等の絶縁膜５５を形成する。
【００４６】
（ロ）絶縁膜５５上に、例えばＬＰＣＶＤ等によりｐｏｌｙ−Ｓｉ膜を堆積する。フォトリソグラフィ及びＲＩＥ等により、図２５に示すように、ｐｏｌｙ−Ｓｉ膜及び絶縁膜５５を選択的に除去し、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれに、ゲート電極６ａ及び６ｂ、ゲート絶縁膜５ａ及び５ｂを形成する。
【００４７】
（ハ）半導体基板１上にＬＰＣＶＤ等により、Ｓｉ3Ｎ4膜等の絶縁膜を堆積する。図２６に示すように、ＲＩＥ等の指向性エッチングにより、堆積した絶縁膜をエッチバックして、ゲート電極６ａ、６ｂ、及びゲート絶縁膜５ａ、５ｂそれぞれの側面に、絶縁膜の側壁スペーサ２７ａ、２７ｂを選択的に形成する。
【００４８】
（ニ）フォトリソグラフィ等により、ｐＭＯＳ領域をレジスト膜で覆う。ゲート電極６ａ及び側壁スペーサ２７ａをマスクとして、ｎ型のソース・ドレイン不純物となるＶ族元素、例えばＰイオンを選択的に注入する。イオン注入の条件は、加速エネルギー１０ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。ｐＭＯＳ領域のレジスト膜を除去する。フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ゲート電極６ｂ及び側壁スペーサ２７ｂをマスクとして、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオンを選択的に注入する。イオン注入の条件は、加速エネルギー４ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。ｎＭＯＳ領域のレジスト膜を除去する。スパイクＲＴＡ等により、約１０００℃で半導体基板１及びゲート電極６ａ、６ｂに注入されたソース・ドレイン不純物を活性化する。その結果、図２７に示すように、側壁スペーサ２７ａ、２７ｂの端部及び素子分離領域４の間に、例えば約１００ｎｍの深さでソース・ドレイン領域１４、１５が形成される。
【００４９】
（ホ）図２８に示すように、熱燐酸を用いるウェットエッチング等により、側壁スペーサ２７ａ、２７ｂを除去する。フォトリソグラフィにより、半導体基板１のｐＭＯＳ領域にフォトレジスト膜を形成する。プラズマイオン注入法により、フォトレジスト膜とｎＭＯＳ領域のゲート電極６ａをマスクとして、半導体基板１の導電性に寄与する第１不純物元素より原子量が小さく、且つ導電性に寄与しない第２不純物元素、例えばＨｅのイオンが注入される。イオン注入条件は、例えば加速エネルギが１００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｈｅは、半導体基板１の表面から約１０ｎｍの深さ及び１×１０19ｃｍ-3〜１×１０21ｃｍ-3の濃度で注入されている。引き続き、プラズマイオン注入法により第１不純物元素としてｎ型不純物のV族元素、例えばＡｓが、ＡｓＨ3ガスのプラズマにより、フォトレジスト膜とｎＭＯＳ領域のゲート電極６ａをマスクとして注入される。イオン注入条件は、例えば加速電圧が１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ａｓは、半導体基板１の表面から約１５ｎｍの深さで注入されている。その後、フォトレジスト膜が除去される。Ｈｅ及びＡｓのプラズマイオン注入により、図２９に示すように、ゲート絶縁膜５ａの両端及び素子分離領域４の間に、半導体基板１の表面から約１０ｎｍの深さの損傷層７ａ及び約１５ｎｍの深さのｎ型の不純物注入層８が形成される。また、半導体基板１、ゲート電極６ａ、及び素子分離領域４のそれぞれの表面には、Ａｓが堆積した不純物層２０が形成される。
【００５０】
（ヘ）フォトリソグラフィにより、半導体基板１のｎＭＯＳ領域にフォトレジスト膜を形成する。プラズマイオン注入法によりフォトレジスト膜とｎＭＯＳ領域のゲート電極６ｂをマスクとして、半導体基板１の導電性に寄与しない第２不純物元素、例えばＨｅのイオンが注入される。イオン注入条件は、例えば加速エネルギが１００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｈｅは、半導体基板１の表面から約１０ｎｍの深さ及び１×１０19ｃｍ-3〜１×１０21ｃｍ-3の濃度で注入されている。引き続き、プラズマイオン注入法により第１不純物元素としてｐ型不純物のIII族元素、例えばＢが水素化ボロンガスのプラズマにより、フォトレジスト膜１６ｂとｎＭＯＳ領域のゲート電極６ｂをマスクとして注入される。イオン注入条件は、例えば加速エネルギが２００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｂは、半導体基板１の表面から約１５ｎｍの深さで注入されている。その後、フォトレジスト膜が除去される。Ｈｅ及びＢのプラズマイオン注入により、図２９に示すように、ゲート絶縁膜５ｂの両端及び素子分離領域４の間に、半導体基板１の表面から約１０ｎｍの深さの損傷層７ｂ及び約１５ｎｍの深さのｐ型の不純物注入層９が形成される。また、半導体基板１、ゲート電極６ｂ、及び素子分離領域４のそれぞれの表面には、Ｂが堆積した不純物層２１が形成される。
【００５１】
（ト）半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃で予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが２５Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層８、９の損傷層７ａ、７ｂの再結晶化中に注入されたＡｓ及びＢが格子位置に置換して取り込まれ、活性化する。その結果、図３０に示すように、ゲート絶縁膜５ａ、５ｂのそれぞれの両端及び素子分離領域４の間にｎ型のエクステンション領域１０及びｐ型のエクステンション領域１１が形成される。なお、半導体基板１、ゲート電極６ａ、６ｂ、及び素子分離領域４のそれぞれの表面に堆積した不純物層２０、２１の一部は、活性化熱処理により気化したり、あるいはエクステンション領域１０、１１の中に拡散する。表面に残留した不純物層２０、２１は、ウェットあるいはドライエッチング等により除去される。
【００５２】
（チ）半導体基板１上に、図３１に示すように、Ｓｉ3Ｎ4膜等の絶縁膜１２をＬＰＣＶＤ法により順次堆積する。ＲＩＥ等の指向性エッチングにより、絶縁膜１２をエッチバックする。その結果、絶縁膜１２が、ゲート電極６ａ、６ｂとゲート絶縁膜５ａ、５ｂの側面にそれぞれ選択的に残り、図３２に示すように、Ｓｉ3Ｎ4膜の側壁スペーサ１３ａ及び１３ｂがそれぞれ形成される。
【００５３】
（リ）引き続き、スパッタ等により、半導体基板１の表面にニッケル（Ｎｉ）等の金属を堆積する。ＲＴＡ等により、ＳＴＩ４、及び側壁スペーサ１３ａ、１３ｂの間に露出したゲート電極６ａ、６ｂ、及びソース・ドレイン領域１４、１５のそれぞれの表面をシリサイド化する。ウェットエッチング等により、未反応のＮｉを除去する。半導体基板１の表面に、例えばＳｉＯ2膜等の層間絶縁膜を堆積する。そして、ゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域１４、１５の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域１４、１５に配線が接続される。このようにして、約２０ｎｍ以下の浅いエクステンション領域１０、１１を有する半導体装置が製造される。
【００５４】
本発明の実施の形態の変形例に係る半導体装置の製造方法によれば、半導体基板１に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。その結果、半導体装置の製造を均一性よく高歩留りで行うことが可能となる。
【００５５】
また、不純物のイオン注入深さが深いソース・ドレイン領域１４、１５では、フラッシュランプアニール等の超高速熱処理では、イオン注入により誘起された結晶欠陥が回復しにくい。特に、ｐｎ接合付近に転位や、積層欠陥が残りやすい。超高速熱処理では、熱が深いところまで到達しにくいことが原因である。フラッシュランプ光の照射エネルギ密度を増加すれば、結晶欠陥の回復は可能であるが、熱応力起因により半導体基板１にスリップ、転位等のダメージが発生し、生産歩留まりを低下させる。このため、ソース・ドレイン領域１４、１５の活性化はスパイクＲＴＡにより実施して、イオン注入起因の結晶欠陥を十分に回復させておく。深いソース・ドレイン領域１４、１５では、熱拡散は深刻な問題にはならないために、フラッシュランプアニールに比べ長時間を要するスパイクＲＴＡが使用できる。深いソース・ドレイン領域１４、１５を形成した後、浅いエクステンション領域１０、１１を形成する。浅いエクステンション領域１０、１１では、熱拡散が深刻な問題になるために、スパイクＲＴＡは使用できず、超高速熱処理技術が必須となる。不純物注入層８、９が浅いために、超高速熱処理法でも不純物注入層８、９全体に熱が伝わる。その結果、不純物注入層８、９の近傍に誘起された結晶欠陥も回復しやすい。このように、ソース・ドレイン領域１４、１５、及びエクステンション領域１０、１１が結晶欠陥を低減して、不純物を高濃度に活性化させることができるため、トランジスタ性能の向上が可能となる。
【００５６】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５７】
本発明の実施の形態においては、半導体基板１の導電性に寄与しない第２不純物元素としてＨｅを用いている。しかし、第２不純物元素はＨｅに限定されない。例えば、水素（Ｈ）、窒素（Ｎ）、フッ素（Ｆ）、及びネオン（Ｎｅ）等のように、原子量がｎ型及びｐ型不純物元素より小さく、且つ導電性に寄与しない不純物元素であれば適用が可能である。特に、Ｓｉ結晶中での拡散係数がＨｅと同様に大きいＨは、第２不純物元素として望ましい。
【００５８】
また、本発明の実施の形態の説明では、図１の光源３８としてＸｅフラッシュランプをもちいている。しかし、光源３８はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素等を用いたフラッシュランプ、あるいはレーザー光のような高輝度発光が可能な光源であってもよいことは勿論である。
【００５９】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る不純物添加方法で用いる熱処理装置の一例を示す概略図である。
【図２】本発明の実施の形態に係る不純物添加方法で用いる熱処理装置の加熱ランプと通常の赤外線ランプの加熱特性の比較を示す図である。
【図３】本発明の実施の形態に係る不純物添加方法で用いる熱処理装置の加熱ランプの加熱特性の一例を示す図である。
【図４】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の一例を示す断面工程図（その１）である。
【図５】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の一例を示す断面工程図（その２）である。
【図６】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の一例を示す断面工程図（その３）である。
【図７】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の一例を示す断面工程図（その４）である。
【図８】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の一例を示す断面工程図（その５）である。
【図９】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の他の例を示す断面工程図（その１）である。
【図１０】本発明の実施の形態に係る不純物添加方法の説明に用いる半導体装置の製造工程の他の例を示す断面工程図（その２）である。
【図１１】本発明の実施の形態に係る不純物添加方法により形成されたエクステンション領域の活性化熱処理後のＢ濃度分布を説明するグラフである。
【図１２】本発明の実施の形態に係る不純物添加方法により製造されたｐＭＯＳトランジスタのｐｎ接合リーク電流の半導体基板面内分布の累積確率を表すグラフである。
【図１３】本発明の実施の形態に係る不純物添加方法により形成されたエクステンション領域の断面ＴＥＭ像を示す図である。
【図１４】比較例による不純物添加方法により形成されたエクステンション領域の断面ＴＥＭ像を示す図である。
【図１５】本発明の実施の形態に係る不純物添加方法により形成された不純物注入層をスパイクＲＴＡにより活性化熱処理した後のＢ濃度分布を説明するグラフである。
【図１６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その１）である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その２）である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その３）である。
【図１９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その４）である。
【図２０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その５）である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その６）である。
【図２２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その７）である。
【図２３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面工程図（その８）である。
【図２４】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その１）である。
【図２５】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その２）である。
【図２６】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その３）である。
【図２７】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その４）である。
【図２８】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その５）である。
【図２９】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その６）である。
【図３０】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その７）である。
【図３１】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その８）である。
【図３２】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す断面工程図（その９）である。
【符号の説明】
【００６１】
１  半導体基板
４  素子分離領域
５、５ａ、５ｂ  ゲート絶縁膜
６、６ａ、６ｂ  ゲート電極
７、７ａ、７ｂ  損傷層
８、９  不純物注入層
１０、１１  エクステンション領域
１４、１５  ソース・ドレイン領域
１６ａ、１６ｂ  フォトレジスト膜
【図１】
2005322893.tif 000003
【図２】
2005322893.tif 000004
【図３】
2005322893.tif 000005
【図４】
2005322893.tif 000006
【図５】
2005322893.tif 000007
【図６】
2005322893.tif 000008
【図７】
2005322893.tif 000009
【図８】
2005322893.tif 000010
【図９】
2005322893.tif 000011
【図１０】
2005322893.tif 000012
【図１１】
2005322893.tif 000013
【図１２】
2005322893.tif 000014
【図１３】
2005322893.tif 000015
【図１４】
2005322893.tif 000016
【図１５】
2005322893.tif 000017
【図１６】
2005322893.tif 000018
【図１７】
2005322893.tif 000019
【図１８】
2005322893.tif 000020
【図１９】
2005322893.tif 000021
【図２０】
2005322893.tif 000022
【図２１】
2005322893.tif 000023
【図２２】
2005322893.tif 000024
【図２３】
2005322893.tif 000025
【図２４】
2005322893.tif 000026
【図２５】
2005322893.tif 000027
【図２６】
2005322893.tif 000028
【図２７】
2005322893.tif 000029
【図２８】
2005322893.tif 000030
【図２９】
2005322893.tif 000031
【図３０】
2005322893.tif 000032
【図３１】
2005322893.tif 000033
【図３２】
2005322893.tif 000034