(57)【要約】【課題】外部入力機能を備えたデジタル放送受信機において、システムクロックと外部入力信号の同期信号との差が大きい場合、クロックや同期信号の切り換え処理が必要であった。【解決手段】受信信号とは異なる映像信号を入力する機能を備えたデジタル放送受信装置であって、映像信号を記憶するメモリと、受信機内部で用いる基本クロックを生成するシステムクロック生成手段と、システムクロックを用いて読み出しクロックを生成する読み出しクロック生成手段と、映像信号の同期信号に同期して前記メモリに映像データを書き込む書き込み制御手段と、読み出しクロックに同期して前記メモリから映像データを読み出す読み出し制御手段と、前記書き込み制御手段と、読み出し制御手段で用いた同期信号または同期信号を生成する信号との差分を検出する差分検出手段と、差分検出手段の出力を用いて、システムクロックの周波数を補正する補正手段とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信信号とは異なる映像信号を入力する機能を備えたデジタル放送受信装置であって、
映像信号を記憶するメモリと、受信機内部で用いる基本クロックを生成するシステムクロック生成手段と、映像信号の同期信号に同期して前記メモリに映像データを書き込む書き込み制御手段と、前記システムクロックを用いて読み出しクロックを生成し前記読み出しクロックに同期して前記メモリから映像データを読み出す読み出し制御手段と、前記書き込み制御手段と前記読み出し制御手段で用いた同期信号または同期信号を生成する信号との差分を検出する差分検出手段と、前記差分検出手段の出力を用いて前記システムクロックの周波数を補正する補正手段とを備えたデジタル放送受信装置。
【請求項２】
前記システムクロック生成手段は、ＶＣＯ回路を備え、前記差分検出手段の出力を用いて前記ＶＣＯ回路の入力電圧を制御することで、前記メモリへの映像データの書き込みクロックと読み出しクロックが同期するように制御することを特徴とする請求項１記載のデジタル放送受信装置。
【請求項３】
前記差分検出手段は、前記書き込み制御手段で用いるＨカウンタと前記読み出し手段で用いるＨカウンタの差分を検出する事を特徴とする請求項２記載のデジタル放送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部入力機能を持つデジタル放送受信装置に関し、特に外部から入力した映像信号の同期周波数をフレームシンクロナイザで変える機能を備えたデジタル放送受信装置に関する。
【背景技術】
【０００２】
映像信号の同期周波数を変換する装置としてフレームシンクロナイザが知られている。
【０００３】
一般的なフレームシンクロナイザは、入力映像信号を入力同期信号から作成される書き込みクロックでフレームメモリに書き込み、基準同期信号から作成される読み出しクロックでフレームメモリから読み出すことで、基準同期信号に位相同期した映像信号を得るものである。
【０００４】
このようなフレームシンクロナイザでは、入力映像信号の同期信号が出力映像信号の同期信号よりも早い場合、フレーム単位、またはフィールド単位での間引き処理が発生する。
【０００５】
また逆に、入力映像信号の同期信号が出力映像信号の同期信号よりも遅い場合、フレーム単位、またはフィールド単位での２度読み処理が発生する。このように、フレームシンクロナイザでは、書き込みクロックと読み出しクロックの周波数差に応じて、メモリへの間引き制御や２度読み制御を行う必要があり、回路が複雑になる傾向がある。
【０００６】
そこで、あらかじめ入出力の映像信号の同期周波数の関係を特定する従来技術に係る発明として、読み出しクロックの周波数を制御する方法がある（例えば、特許文献１を参照）。この従来技術では、メモリへ書き込む映像信号の同期信号を生成するＶＣＯ回路の入力段に、任意のオフセット値を加算、または減算して、メモリからの読み出し映像信号の同期信号を作成する方法を開示している。
【０００７】
図３、図４は、従来技術におけるフレームシンクロナイザのブロック図である。以下、図３、４のフレームシンクロナイザについて説明する。なお、本実施形態は書き込みクロックが読み出しクロックよりも常に遅い場合を示したものである。以下、図３、４に従って従来のフレームシンクロナイザを説明する。
【０００８】
図３に示したフレームシンクロナイザは、メモリ３００、書き込み制御部３０２、補正回路３０３、読み出し制御部３０４から構成される。
【０００９】
入力端子３０１から入力された映像信号は、メモリ３００、及び書き込み制御部３０２に入力される。書き込み制御部３０２は、映像信号ＷＤを入力し、書き込みクロックＷＣＫと書き込み制御信号ＷＲ、及び書き込み補正信号ＷＯを生成する。書き込み補正信号ＷＯは、補正回路３０３で補正処理され、読み出し補正信号ＲＯを出力する。読み出し制御部３０４は、読み出し補正信号ＲＯを入力し、読み出しクロックＲＣＫ、読み出し制御信号ＲＲを生成する。入力映像信号は、書き込み制御部３０２の出力に応じてメモリに書き込まれ、読み出し制御部３０４の出力に応じて出力される。
【００１０】
図４は、書き込み制御部３０２、補正回路３０３、読み出し制御部３０４の詳細な構成を示したものである。
【００１１】
入力端子３０１から入力された映像信号は、同期分周期４００に入力され、水平同期信号ＨＳと垂直同期信号ＶＳが分離抽出される。書き込み信号生成部４０４は、映像信号をメモリに書き込むための制御信号ＷＲを生成し出力する。
【００１２】
水平同期信号ＨＳは、位相比較器４０１、ローパスフィルタ４０２、電圧制御発振回路（以下、ＶＣＯ回路）４０３から構成される位相同期ループ（以下、ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｏｋｅｄ  Ｌｏｏｐ）に入力される。ＰＬＬは、入力信号ＨＳとＶＣＯ回路の発振信号とが常に同相になるようにフィードバック制御を行う。位相比較器４０１は、水平同期信号ＨＳと、ＶＣＯ回路４０３の出力を比較し、その位相差に応じた直流電圧を出力する。ローパスフィルタ４０２は、位相比較器４０１の出力を受け、その振幅、位相特性によってＰＬＬの振幅特性、位相特性を決定し出力する。ＶＣＯ回路４０３は、ローパスフィルタ４０２の出力に応じた周波数の信号を発生し出力する。ローパスフィルタ４０２の出力ＷＯは、減算器４０４で一定時間、一定値（補正値）を減算され読み出し制御部３０４のＶＣＯ回路４０５へ入力される。ＶＣＯ回路４０５は、読み出しクロックＲＣＫを生成し、出力する。読み出し制御信号生成部４０６は、映像信号をメモリから読み出すための制御信号ＲＲを生成し出力する。
【００１３】
以上のように、補正回路３０３で補正値を減算する事で、読み出しクロックＲＣＫの周波数を書き込みクロックよりも常に一定値だけ低い周波数に設定する事が出来る。
【００１４】
このように、従来技術によれば、メモリへの書き込みクロックと読み出しクロックの関係を常に一定に保つことが出来るため、メモリからの間引き処理、２度読み処理に必要な周辺回路等が簡単な構成で実現できるとするものである。
【特許文献１】特開平１１−２６１８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
近年のデジタル放送受信装置では、外部入力端子から映像信号を入力して、接続した表示装置に外部入力映像信号を表示する機能が備わっている。デジタル放送受信装置は、２７ＭＨｚの基準カウンタから生成される基本クロック（以下システムクロック）で動作するため、入力映像信号とシステムクロックの同期信号の差は、フレームシンクロナイザで吸収する。
【００１６】
この際に、システムクロックと外部入力信号の差が大きい場合は、フレームの間引き処理や、２度読み処理が頻発するため、視聴者は映像に違和感を感じるという問題が発生する。この問題を解決する方法として、システムクロックの同期周波数を入力映像信号の同期周波数に近づけることが考えられる。
【００１７】
例えば、背景技術に示すように、読み出しクロックから書き込みクロックを決定すれば、間引き処理や２度読み処理を発生させないようにする事が可能である。しかしながら、この場合、クロックや同期信号の切り換え処理が発生するため、ミュート処理等の処理が必要になる。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明のデジタル放送受信装置は、受信信号とは異なる映像信号を入力する機能を有し、映像信号を記憶するメモリと、受信機内部で用いる基本クロックを生成するシステムクロック生成手段と、映像信号の同期信号に同期して前記メモリに映像データを書き込む書き込み制御手段と、前記システムクロックを用いて読み出しクロックを生成し前記読み出しクロックに同期して前記メモリから映像データを読み出す読み出し制御手段と、前記書き込み制御手段と前記読み出し制御手段で用いた同期信号または同期信号を生成する信号との差分を検出する差分検出手段と、前記差分検出手段の出力を用いて前記システムクロックの周波数を補正する補正手段とを備えたものである。
【発明の効果】
【００１９】
外部入力機能を備えたデジタル放送受信装置において、クロックの切り換え処理を行うことなく、システムクロックを外部入力信号の同期信号に近づけることで、フレームシンクロナイザで発生する間引き処理や２度読み処理を軽減することが出来る。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
図１は、本発明の第１の実施形態に係る映像信号処理装置の構成を示すブロック図である。図１に示すデジタル放送受信装置は、メモリ１００、書き込み制御部１０１、差分検出部１０２、システムクロック同期処理部１０３、読み出し制御信号生成部１０４、チューナ復調部１０５、ＰＩＤフィルタ部１０６、ＡＶデコーダ部１０７を備える。
【００２１】
本実施の形態におけるデジタル放送受信装置では、アンテナから受信して入力される映像信号と、外部入力端子から入力される外部入力映像信号の２つの入力映像信号をもつ。なお、デジタル放送受信装置へ接続した表示装置に外部入力映像を表示する場合には、アンテナ１０８で受信した映像信号の表示は行わない。
【００２２】
以下、図１の構成要素について説明を行う。
【００２３】
チューナ復調部１０５は、アンテナ１０８で受信した放送信号に対して選局・復調処理等を行ないトランスポートストリームＴＳを出力する。
【００２４】
ＰＩＤフィルタ部１０６は、入力したＴＳの中から映像・音声信号と共に多重して送られてくるＰＣＲ（Ｐｒｏｇｒａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）を分離・抽出処理し、出力する。
【００２５】
ＡＶデコーダ部１０７は、ＰＩＤフィルタ部が分離・抽出処理したＰＥＳの中で、ＡＶのＰＥＳを入力し、映像・音声信号のデコード処理を行う。
【００２６】
システムクロック同期処理部１０３は、ＰＩＤフィルタ部１０６が出力するＰＣＲと、差分検出部が出力する差分信号ＤＦ、外部入力モード起動信号を入力し、システムクロックＳＹＳＣＫを出力する。
【００２７】
書き込み制御部１０１は、外部入力水平同期信号ＨＳＹＮＣを入力し、書き込みクロックＷＣＫと書き込み制御信号ＷＣＮＴ、及び書き込みＨＶカウンタ信号ＨＶＷを生成し、出力する。
【００２８】
外部入力モード起動信号ＶＩＮは、外部入力映像データＷＤがデジタル放送受信装置へ入力された事をシステムクロック同期処理部１０３へ通知する信号であり、外部入力信号が受信機へ入力されるとＯＮになる。
【００２９】
メモリ１００は、複数枚のフレームデータを記憶する事が可能なフレームメモリであり、外部入力映像データＷＤを記憶し、読み出し映像データＲＤを出力する。
【００３０】
読み出し制御信号生成部１０４は、システムクロックＳＹＳＣＫを入力し、読み出しクロックＲＣＫと読み出し制御信号ＲＣＮＴと読み出しＨＶカウンタ信号ＨＶＲを出力する。
【００３１】
差分検出部１０２は、書き込みＨＶカウンタＨＶＷと、読み出しＨＶカウンタＨＶＲとを入力し、２つの信号に含まれるＨカウンタの差分値を検出して差分信号ＤＦを出力する。これらＨＶカウンタ信号、差分信号については後述する。
【００３２】
図２は、書き込み制御部１０１、差分検出部１０２、システムクロック生成部１０３、読み出し制御信号生成部１０４を詳細に示したものである。
【００３３】
以下に、書き込み制御部１０１の構成要素について説明する。
【００３４】
書き込み制御部１０１は、位相比較部２０１、ローパスフィルタ２０２、電圧制御水晶発振器（以下ＶＣＸＯ）２０３、書き込み制御信号発生器２０４で構成される．
位相比較器  ２０１、ローパスフィルタ２０２、ＶＣＸＯ２０３は、位相同期ループ（ＰＬＬ）を構成し、外部入力水平同期信号ＨＳＹＮＣと、ＶＣＸＯが生成する発振信号とが位相同期するようにフィードバック制御を行う。以下ＰＬＬの構成要素について説明する。
【００３５】
位相比較器２０１は、水平同期信号ＨＳＹＮＣと、ＶＣＯＸ２０３の出力を比較し、その位相差に応じた電圧信号を出力する。
【００３６】
ローパスフィルタ２０２は、位相比較器２０１の出力を受け、ＶＣＯＸの制御電圧として直流成分を取り出し、出力する。
【００３７】
ＶＣＸＯ２０３は、ローパスフィルタ２０２の出力に応じた周波数の信号を発生し出力する。ＶＣＸＯは、入力電圧が高くなるに従って、出力する発振信号の周波数を高くする。
【００３８】
書き込み制御信号生成部２０４は、書き込みクロックＷＣＫを入力し、映像信号をメモリに書き込むための制御信号ＷＣＮＴと、書き込みＨＶカウンタＨＶＷを生成し出力する
以下に、システムクロック同期処理部１０３の構成要素について説明する。
【００３９】
システムクロック同期処理部１０３は、比較部２０５、ローパスフィルタ２０６、ＶＣＸＯ２０７、カウンタ２０８、セレクタ２１１で構成される。
【００４０】
比較器２０５、ローパスフィルタ２０６、ＶＣＸＯ２０７、カウンタ２０８は、位相同期ループ（ＰＬＬ）を構成し、ＰＣＲの値とカウンタ２０８の値とが一致するようにフィードバック制御を行う。これは、ＰＣＲの値と、ＶＣＸＯ２０７でカウントされたカウント値を比較し差分が０になるように制御をかける事で、送出側と受信側のビデオ同期信号やオーディオのサンプリングクロックの同期を取るものである。
【００４１】
以下にＰＬＬの各構成要素について説明する。
【００４２】
まず、トランスポートストリームから抜き出されたＰＣＲは、比較器２０５とカウンタ２０８へ入力される。カウンタ２０８へのＰＣＲのロードは、電源ＯＮ直後に１度だけ行われる。
【００４３】
カウンタ２０８は、ＶＣＯＸから出力されるシステムクロックＳＹＳＣＫによって、カウントアップし、カウンタ値を出力する。
【００４４】
比較器２０５は、ＰＣＲとカウンタ２０８から入力されるカウンタ値の差分をとり、差分値ＣＯＵＴを出力する。
【００４５】
ローパスフィルタ２０６は、比較器２０５、または補正値算出部２１０の出力を受け、直流成分を取り出し、出力する。
【００４６】
ＶＣＸＯ２０７は、起動直後に２７ＭＨｚのシステムクロックを発生し、ローパスフィルタ２０６の出力ＶＣＯＩＮに応じて、その動作周波数を変化させる。
【００４７】
上記ＰＬＬは、セレクタ２１１によって、外部入力信号入力時にフィードバックループを切り換える。セレクタ２１１は、外部入力モード起動信号がＯＮになった場合、補正値算出部２１０の出力ＤＦを入力信号としてセレクトし、外部入力モードがＯＦＦになった場合、比較部２０５の出力ＣＯＵＴを入力信号としてセレクトし、出力する。外部入力モードがＯＮの場合は、ローパスフィルタ２０６、ＶＣＸＯ２０７、読み出し制御信号生成部１０４、ＨＶカウンタ比較部２０９、補正値算出部２１０から成るフィードバックループへ切り替わる。
【００４８】
つまり、外部入力モードがＯＦＦの場合、デジタル放送受信装置は、アンテナ１０８から入力される映像信号を表示するよう動作するため、ＰＣＲを入力してＶＣＸＯを制御する。
【００４９】
また、外部入力モードがＯＮの場合は、システムクロックを入力映像信号の同期信号へ近づけるように、ＨＶカウンタ比較部１０２の出力信号ＨＶＤを用いて生成した信号ＤＦによりＶＣＸＯを制御する。外部入力モードがＯＮの場合の動作は、後述する。
【００５０】
以下に、差分検出部１０２の構成要素について説明する。
【００５１】
差分検出部１０２は、ＨＶカウンタ比較器２０９と補正算出部２１０とで構成される。
【００５２】
ＨＶカウンタ２０９は、書き込み制御信号生成部２０４の出力する書き込みＨＶカウンタ信号ＨＶＷと、読み出し制御信号生成部１０４が出力する読み出しＨＶカウンタ信号ＨＶＲを入力し、Ｈカウンタ差分信号ＨＶＤを生成し、出力する。
【００５３】
書き込みＨＶカウンタ信号ＨＶＷは、書き込み制御信号生成部２０４で生成されるＨカウンタ、およびＶカウンタの情報を持つ信号である。
【００５４】
また、読み出しＨＶカウンタ信号ＨＶＲは、読み出し制御信号生成部１０４で生成されるＨカウンタ、およびＶカウンタの情報を持つ信号である。
【００５５】
ＨＶカウンタ比較器２０９は、ＨＶＷとＨＶＲから得られる、書き込み側と読み出し側のＨカウンタ、Ｖカウンタ値を用いて、書き込みクロックと読み出しクロックの周波数差を検出する。例えば、２つのＶカウンタ値が同じで、書き込み側の方がＨカウンタ値が大きければ、書き込みクロックが読み出しクロックよりも早い。ＨＶカウンタ比較部２０９は、両方のＶカウンタの値が等しい場合に、書き込み側と読み出し側のＨカウンタの差分値を計算し、ＨＶＤとして出力する。
【００５６】
補正値算出部２１０は、ＨＶカウンタ比較部２０９の出力を受け、補正信号ＤＦへと変換し、出力する。この際の変換方法は、ＨＶＤの値が大きくなるに従って、ＶＣＸＯへ与える制御電圧を大きくなるように変換する方法であれば何でも良い。
【００５７】
以下に、外部入力モードがＯＮの場合の動作例について説明する。
【００５８】
なお、外部入力モードがＯＦＦの場合は、セレクタ２１１が比較部２０５の出力を選択し、差分検出部１０２は動作しない。
【００５９】
前述したように、読み出し側のＰＬＬと書き込み側のＰＬＬは、それぞれ書き込みクロックＷＣＫと、システムクロックＳＹＳＣＫを生成する。
【００６０】
以下に、書き込みクロックＷＣＫが、システムクロックＳＹＳＣＫより早い場合の動作を説明する。
【００６１】
まず、差分検出部１０２は、ＨＶＷとＨＶＲから得られるＶカウンタ値が等しい場合に、以下の差分計算を行い、差分信号ＨＶＤとして正の値αを出力する。式（１）でＨＣＯＵＮＴＷは、ＨＶＷから得られるＨカウンタ値、ＨＣＯＵＮＴＲはＨＶＲから得られるＨカウンタ値である。
【００６２】
α  ＝  ＨＣＯＵＮＴＷ−ＨＣＯＵＮＴＲ  ・・・・・・  （１）
補正値算出部２１０は、ＨＶＤを入力し、システムクロックＳＹＳＣＫが、書き込みクロックＷＣＫへ近づくように、ＶＣＯＸＯ２０８の入力に対して以下の制御を行う。
【００６３】
ＶＣＯＩＮ＝（１＋Ｋ・α）・ＶＣＯＩＮ  ・・・・・（２）
Ｋ：補正係数
ＶＣＸＯ２０７は、式（１）により補正された制御電圧ＶＣＯＩＮを入力し、システムクロックＳＹＳＣＫを出力する。
【００６４】
書き込みクロックＷＣＫが、システムクロックＳＹＳＣＫより遅い場合は、ＨＶカウンタ比較部２０９、および補正値算出部２１０の動作は、前述の例と同じ（１）、（２）式で表されるが、（１）式のαの値が負の値となる点で異なる。
【００６５】
上述したように外部入力信号が受信機に入力された場合に、外部信号の同期信号とシステムクロックとの周波数の比較を行い、ＶＣＸＯ２０７の制御電圧に対してフィードバック処理を行う事で、システムクロックが外部入力信号の同期周波数へ近づくように制御する事が可能になる。これによりクロックの切り換え処理を行うことなく、フレームシンクロナイザで発生する間引き処理や２度読み処理を軽減することが出来る。
【産業上の利用可能性】
【００６６】
本発明に係るデジタル放送受信装置は、外部から入力した映像信号の同期周波数をフレームシンクロナイザで変えることができ、特に外部入力機能を備えたデジタル放送受信装置等において有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１に係るフレームシンクロナイザの構成を示すブロック図
【図２】本発明の実施の形態１に係る構成要素の詳細を示すブロック図
【図３】従来技術に係るフレームシンクロナイザの構成を示すブロック図
【図４】従来技術一部を詳細に示すブロック図
【符号の説明】
【００６８】
１００    メモリ
１０１    書き込み制御部
１０２    差分検出部
１０３    システムクロック同期処理部
１０４    読み出し制御信号生成部
１０５    チューナ復調部
１０６    ＰＩＤフィルタ部
１０７    ＡＶデコーダ部
１０８    アンテナ
２０１    位相比較部
２０２    ローパスフィルタ
２０３    ＶＣＸＯ
２０５    比較部
２０６    ローパスフィルタ
２０７    ＶＣＸＯ
２０８    カウンタ
２０９    ＨＶカウンタ比較部
２１０    補正値算出部
２１１    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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