(57)【要約】【課題】  回路面積が小さく、低消費電力でかつ高効率な画像処理が可能な画像処理装置及びそれを含む電子機器を提供すること。【解決手段】  画像処理装置１００は、ヘッダと画像データで構成されるパケットを生成して所与の通信規格に基づいてネットワークに送出する通信コントローラ３０と、プロセッサ１０に接続するための第1のバスＢＵＳ１と、少なくとも前記通信コントローラ３０と接続するための第２のバスＢＵＳ２と、前記第1のバスＢＵＳ１及び前記第2のバスＢＵＳ２に接続されるバススイッチ回路４０とを含み、前記通信コントローラ３０は、第１のＤＭＡ（Direct-Memory-Access）コントローラ３６を含み、前記第１のＤＭＡコントローラ３６は、前記第２のバスＢＵＳ２及び前記バススイッチ回路４０を介してメモリに直接アクセスして、前記メモリからヘッダと画像データを読み出し、読み出されたヘッダと画像データを結合して前記パケットを生成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ヘッダと画像データで構成されるパケットを生成して所与の通信規格に基づいてネットワークに送出する通信コントローラと、
プロセッサに接続するための第1のバスと、
少なくとも前記通信コントローラと接続するための第２のバスと、
前記第1のバス及び前記第2のバスに接続されるバススイッチ回路とを含み、
前記通信コントローラは、第１のＤＭＡ（Direct-Memory-Access）コントローラを含み、
前記第１のＤＭＡコントローラは、前記第２のバス及び前記バススイッチ回路を介してメモリに直接アクセスして、前記メモリからヘッダと画像データを読み出し、読み出されたヘッダと画像データを結合して前記パケットを生成することを特徴とする画像処理装置。
【請求項２】
請求項1において、
前記第２のバスに接続され、入力された画像データに対して画像処理を施す画像処理コントローラをさらに有し、
前記画像処理コントローラは、第２のＤＭＡコントローラを含み、
前記第２のＤＭＡコントローラは、画像処理が施された画像データを、前記第２のバス及び前記バススイッチ回路を介して前記メモリに直接に書き込むことを特徴とする画像処理装置。
【請求項３】
請求項２において、
前記ヘッダは、前記メモリに書き込まれた画像データに対応するように前記プロセッサによって生成され、前記第１のバス及び前記バススイッチ回路を介して、前記プロセッサにより前記メモリに書き込まれることを特徴とする画像処理装置。
【請求項４】
請求項１乃至３のいずれかにおいて
前記第１のＤＭＡコントローラは、ヘッダと画像データとを関連づけるテーブル情報を前記第２のバス及び前記バススイッチ回路を介して前記メモリから直接に読み出し、読み出されたテーブル情報に基づいて、ヘッダと画像データを結合し前記パケットを生成することを特徴とする画像処理装置。
【請求項５】
請求項４において、
前記テーブル情報は前記プロセッサによって生成され、前記第１のバス及び前記バススイッチ回路を介して、前記プロセッサにより前記メモリに書き込まれることを特徴とする画像処理装置。
【請求項６】
請求項４又は５において、
前記画像処理コントローラは、画像データを出力するイメージセンサを接続するためのインターフェースを有し、前記インターフェースを介して入力された１又は複数のライン分の画像データを記憶するラインバッファを有することを特徴とする画像処理装置。
【請求項７】
請求項６において、
前記画像処理コントローラは、前記ラインバッファに記憶されたデータに画像処理を施す画像処理回路を含み、
前記画像処理回路は、画像データを圧縮する処理、圧縮されたデータを伸張する処理、画像データの一部を切り取る処理及び画像データの画像サイズを縮小する処理の少なくとも１つの処理を行うことを特徴とする画像処理装置。
【請求項８】
請求項７において、
前記第２のＤＭＡコントローラは、前記画像処理回路によって画像処理が施されたデータを前記パケットを構成する画像データとして前記第２のバス及び前記バススイッチ回路を介してメモリに直接に書き込むことを特徴とする画像処理装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記通信コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成されていることを特徴とする画像処理装置。
【請求項１０】
請求項２乃至８のいずれかにおいて、
前記通信コントローラ、前記画像処理コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成されていることを特徴とする画像処理装置。
【請求項１１】
請求項９または１０において、
さらに、前記プロセッサが同一チップ上に形成されていることを特徴とする画像処理装置。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
前記ヘッダ、前記画像データが格納されるメモリが同一チップ上に形成されていることを特徴とする画像処理装置。
【請求項１３】
請求項４乃至８のいずれかにおいて、
前記通信コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成され、さらに、前記テーブル情報が格納されるメモリが同一チップ上に形成されていることを特徴とする画像処理装置。
【請求項１４】
請求項１乃至１３のいずれかに記載されている画像処理装置と、前記メモリと、ネットワークインターフェースとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置及びそれを含む電子機器に関する。
【背景技術】
【０００２】
近年の通信技術の発展に伴い、カメラ（イメージセンサ）等から入力された画像データを通信回線等を介して転送する通信モジュールが普及している。とくに、カメラにこの通信モジュールを組み合わせたデジタル画像通信機器に特許文献1に記載されたものがある。しかしながら、この種のデジタル画像通信機器は、画像処理や通信制御等を行うＩＣ等が複数搭載され、コスト削減の妨げや、パフォーマンスの低下を伴っていた。
【特許文献１】特表２００２−５４０６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積が小さく、低消費電力でかつ高効率な画像処理が可能な画像処理装置及びそれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、ヘッダと画像データで構成されるパケットを生成して所与の通信規格に基づいてネットワークに送出する通信コントローラと、プロセッサに接続するための第1のバスと、少なくとも前記通信コントローラと接続するための第２のバスと、前記第1のバス及び前記第2のバスに接続されるバススイッチ回路とを含み、前記通信コントローラは、第１のＤＭＡ（Direct-Memory-Access）コントローラを含み、前記第１のＤＭＡコントローラは、前記第２のバス及び前記バススイッチ回路を介してメモリに直接アクセスして、前記メモリからヘッダと画像データを読み出し、読み出されたヘッダと画像データを結合して前記パケットを生成することを特徴とする画像処理装置に関係する。
【０００５】
本発明によると、第１のＤＭＡコントローラは、プロセッサを介さずにヘッダと画像データをメモリから読み出すことができるので、プロセッサにかかる負荷を低減することができる。また、第１のＤＭＡコントローラによって、読み出されたヘッダと画像データからパケットが生成されるので、パケット生成の際にもプロセッサにかかる負荷を低減することができる。さらに、第１のＤＭＡコントローラとプロセッサは、それぞれが独立に第１及び第２のバスに接続されているので、第１のＤＭＡコントローラはプロセッサのバス占有率に左右されないで安定してパケットを生成できる。また、プロセッサが接続される第１のバスに影響を与えずにヘッダや画像データをメモリから読み出すことができるので、プロセッサのパフォーマンスを向上させることができる。
【０００６】
また、本発明では、前記第２のバスに接続され、入力された画像データに対して画像処理を施す画像処理コントローラをさらに有し、前記画像処理コントローラは、第２のＤＭＡコントローラを含み、前記第２のＤＭＡコントローラは、画像処理が施された画像データを、前記第２のバス及び前記バススイッチ回路を介して前記メモリに直接に書き込むようにしてもよい。
【０００７】
第２のＤＭＡコントローラは、プロセッサを介さずに画像処理が施された画像データをメモリに直接書き込むことができるので、プロセッサにかかる負荷を低減することができる。また、第２のＤＭＡコントローラは、プロセッサが接続される第１のバスとは独立した第２のバスに接続されているため、プロセッサのバス占有率に左右されないで安定して画像データをメモリに直接書き込むことができる。さらに、プロセッサが接続される第１のバスに影響を与えずに画像データをメモリに書き込むことができるので、プロセッサのパフォーマンスを向上させることができる。
【０００８】
また、本発明では、前記ヘッダは、前記メモリに書き込まれた画像データに対応するように前記プロセッサによって生成され、前記第１のバス及び前記バススイッチ回路を介して、前記プロセッサにより前記メモリに書き込まれてもよい。
【０００９】
これにより、パケットの生成に必要なヘッダを生成することができる。
【００１０】
また、本発明では、前記第１のＤＭＡコントローラは、ヘッダと画像データとを関連づけるテーブル情報を前記第２のバス及び前記バススイッチ回路を介して前記メモリから直接に読み出し、読み出されたテーブル情報に基づいて、ヘッダと画像データを結合し前記パケットを生成するようにしてもよい。
【００１１】
本発明によれば、メモリにはヘッダと画像データを関連づけるテーブル情報が格納されているので、このテーブル情報を読み出すことで第１のＤＭＡコントローラは、パケットを生成することができる。また、テーブル情報を読み出す際も、プロセッサを介さずにメモリから直接読み出すことができるので、プロセッサにかかる負荷を低減することができる。
【００１２】
また、本発明では、前記テーブル情報は前記プロセッサによって生成され、前記第１のバス及び前記バススイッチ回路を介して、前記プロセッサにより前記メモリに書き込まれてもよい。
【００１３】
これにより、テーブル情報を生成することができ、メモリにテーブル情報を格納することができる。
【００１４】
また、本発明では、前記画像処理コントローラは、画像データを出力するイメージセンサを接続するためのインターフェースを有し、前記インターフェースを介して入力された１又は複数のライン分の画像データを記憶するラインバッファを有することができる。
【００１５】
これにより、画像処理コントローラはイメージセンサ（撮像デバイス）から画像データを受けることができる。また、受けた画像データのうち１又は複数のライン分の画像データをラインバッファに格納することができるので、画像データに対して画像処理を行うことができる。
【００１６】
また、本発明では、前記画像処理コントローラは、前記ラインバッファに記憶されたデータに画像処理を施す画像処理回路を含み、前記画像処理回路は、画像データを圧縮する処理、圧縮されたデータを伸張する処理、画像データの一部を切り取る処理及び画像データの画像サイズを縮小する処理の少なくともいずれかの処理を行うようにしてもよい。
【００１７】
また、本発明では、前記第２のＤＭＡコントローラは、前記画像処理回路によって画像処理が施されたデータを前記パケットを構成する画像データとして前記第２のバス及び前記バススイッチ回路を介してメモリに直接に書き込むようにしてもよい。
【００１８】
本発明によれば、パケットを構成する画像データをメモリに直接書き込むことができるので、プロセッサにかかる負荷を低減することができる。
【００１９】
また、本発明では、前記通信コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成されていてもよい。
【００２０】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた画像処理装置を実現できる。
【００２１】
また、本発明では、前記通信コントローラ、前記画像処理コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成されていてもよい。
【００２２】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた画像処理装置を実現できる。
【００２３】
また、本発明では、さらに、前記プロセッサが同一チップ上に形成されていてもよい。
【００２４】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた画像処理装置を実現できる。
【００２５】
また、本発明では、前記ヘッダ、前記画像データが格納されるメモリが同一チップ上に形成されていてもよい。
【００２６】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた画像処理装置を実現できる。
【００２７】
また、本発明では、前記通信コントローラ、前記第１のバス、前記第２のバス及び前記バススイッチ回路は、同一チップ上に形成され、さらに、前記テーブル情報が格納されるメモリが同一チップ上に形成されていてもよい。
【００２８】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた画像処理装置を実現できる。
【００２９】
また、本発明は、前述の画像処理装置と、前記メモリと、ネットワークインターフェースとを含むことを特徴とする電子機器に関係する。
【００３０】
これにより、回路規模が小さく、低消費電力でありコストパフォーマンスに優れた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３２】
１．画像処理装置
図１は、画像処理装置１００の全体ブロック図である。画像処理装置１００は、プロセッサ１０、画像コントローラ２０、通信コントローラ３０、バススイッチ回路４０、内部メモリ５０、メモリコントローラ６０、バスＢＵＳ１（広義には第１のバス）及びバスＢＵＳ２（広義には第２のバス）を含む。以下の図において、同符号のものは同様の意味を表す。
【００３３】
イメージセンサ８０（広義には撮像デバイス）によって画像データが画像処理コントローラ２０に入力される。イメージセンサ８０は、例えばＣＣＤ（Charge-Coupled-Device）やＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）センサで構成されている。入力された画像データは画像処理コントローラ２０によって画像処理が施され、バスＢＵＳ２、バススイッチ回路４０及びメモリコントローラ６０を介して、外部メモリ７０に直接書き込まれる。変形例として、画像処理が施された画像データは、内部メモリ５０に直接書き込まれてもよい。
【００３４】
本明細書において、画像処理コントローラ２０や通信コントローラ３０が、内部メモリ５０や外部メモリ７０にデータを直接書き込む（読み出す）という処理は、プロセッサ１０を介さずに内部メモリ５０や外部メモリ７０にアクセス（読み出しや書き込み）を行うことを意味する。以下においても同様である。
【００３５】
プロセッサ１０は、ネットワークへ送出するためのパケットを構成するヘッダを生成する。このとき、プロセッサ１０は、内部メモリ５０または外部メモリ７０に格納されている画像処理が施された画像データに対応するヘッダを生成し、内部メモリ５０または外部メモリ７０に格納する。さらに、プロセッサ１０は、生成したヘッダと画像データとの関連（ｌｉｎｋ）づけるテーブル情報を生成し、内部メモリ５０または外部メモリ７０に格納する。
【００３６】
通信コントローラ３０は、内部メモリ５０または外部メモリ７０に格納されているテーブル情報を直接読み出し、そのテーブル情報に基づいて内部メモリ５０または外部メモリ７０に格納されているヘッダと画像データを直接読み出す。通信コントローラ３０は、読み出したヘッダと画像データを結合してパケットを生成し、生成したパケットを所与の通信規格に基づいてネットワークインターフェース９０に送出する。
【００３７】
なお、本実施形態では、前述のプロセッサ１０、画像コントローラ２０、通信コントローラ３０、バススイッチ回路４０、内部メモリ５０、メモリコントローラ６０、バスＢＵＳ１及びバスＢＵＳ２がワンチップ上（広義には同一チップ上）に形成されて一つのＩＣとして構成されているが、これに限定されない。例えば、プロセッサ１０を画像コントローラ２０等と同一チップ上に形成しなくてもよいし、内部メモリ５０を設けなくてもよい。また、メモリコントローラ６０を設けず、内部メモリ５０のサイズを大きくして、外部メモリ７０を用いないようにしてもよい。
【００３８】
２．画像処理コントローラ
図２は、画像処理コントローラ２０の詳細例を示すブロック図である。画像処理コントローラ２０は、画像処理用インターフェース２２（広義には、撮像デバイスを接続するためのインターフェース）、ラインバッファ２４、画像処理回路２６及び画像処理用ＤＭＡコントローラ（広義には、第２のＤＭＡコントローラ）２８を含む。
【００３９】
イメージセンサ８０から出力された画像データが画像処理用インターフェース２２に入力される。ここで、イメージセンサ８０が出力する画像データをローデータ（Raw-Data）と呼称する。画像処理用インターフェース２２に入力された画像データのうち、Ｎ（Ｎは自然数）ライン分の画像データ（例えば８ライン分、広義には１又は複数のライン分の画像データ）がラインバッファ２４に格納される。ここで、１ライン分の画像データとは、一画面（縦Ｌドット×横Ｍドット、Ｌ及びＭは自然数）の画像データ中の垂直方向１ドットにおける水平方向Ｍドット分、つまり水平方向１本分の画像データを表す。１画面分の画像データは、Ｎラインの画像データ毎に分割されて、順次ラインバッファ２４に出力される。
【００４０】
ラインバッファ２４は、格納されている画像データを画像処理回路２６に出力し、画像処理用インターフェース２２から順次に送られてくる画像データに対応して、ラインバッファ２４に格納されている画像データを順次に更新する。本実施形態ではラインバッファ２４には８ラインの画像データが格納されるが、ラインバッファ２４に格納される画像データは、例えば１６ライン分であってもよいし、一画面分の画像データが格納されてもよい。ラインバッファ２４に格納されたＮライン分の画像データは、画像処理回路２６にて画像処理が施される。
【００４１】
画像処理回路２６は、入力されたＮライン分の画像データに対して、入力された画像データを圧縮する画像圧縮処理、圧縮された画像データを伸張する画像伸張処理、入力された画像データの一部を切り取る画像切り取り処理及び入力された画像データの画像サイズを縮小する画像縮小処理の少なくとも１つの処理を行うことができる。本実施形態では、例えば画像圧縮処理を行うことができ、その際には、画像圧縮処理方式にＪＰＥＧ圧縮方式を用いることができる。変形例として、画像処理回路２６の画像圧縮処理方式に、ＭＰＥＧ方式（例えばＭＰＥＧ１、ＭＰＥＧ２、ＭＰＥＧ４）や、Ｈ．２６４／ＭＰＥＧ−４ＡＶＣ方式等、他の圧縮方式を用いてもよい。画像処理回路２６は、入力されたＮライン分の画像データに画像処理を施した後、画像処理が施された画像データを画像処理用ＤＭＡコントローラ２８に出力する。以下、画像処理回路２６によって画像処理が施された画像データを、画像処理化データともいう。
【００４２】
画像処理用ＤＭＡコントローラ２８は、画像処理回路２６から画像処理化データを受け、バススイッチ回路４０及びメモリコントローラ６０を介して外部メモリ７０に画像処理化データを直接書き込む。本実施形態では、外部メモリ７０に画像処理化データが書き込まれているが、画像処理化データは内部メモリ５０に直接書き込まれてもよい。前述同様、ここで内部メモリ５０及び外部メモリ７０に直接書き込む動作は、プロセッサ１０を介さずに行われる動作であり、直接書き込むという字句に含まれる直接という字句はプロセッサ１０を介さずにということを意味する。
【００４３】
画像処理用ＤＭＡコントローラ２８は、画像処理化データを所定のデータサイズに区切って内部メモリ５０又は外部メモリ７０に直接書き込んでもよい。
【００４４】
プロセッサ１０が内部メモリ５０にアクセスする場合、バスＢＵＳ１には内部メモリ５０に対応するアドレスが出力される。また、プロセッサ１０が外部メモリ７０にアクセスする場合は、外部メモリ７０に対応するアドレスがバスＢＵＳ１に出力される。
【００４５】
画像処理コントローラ２０が内部メモリ５０にアクセスする場合には、内部メモリ５０に対応するアドレスがバスＢＵＳ２に出力され、画像処理コントローラ２０が外部メモリ７０にアクセスする場合には、外部メモリ７０に対応するアドレスがバスＢＵＳ２に出力される。
【００４６】
バススイッチ回路（バスマルチプレクサともいう）４０は、バスＢＵＳ１及びバスＢＵＳ２に出力されたアドレスに従って、内部メモリ５０及びメモリコントローラ６０（外部メモリ７０）とバスＢＵＳ１及びバスＢＵＳ２との接続を行う。具体的には、バスＢＵＳ１に出力されているアドレスが内部メモリ５０に対応したアドレスの場合、バススイッチ回路４０はバスＢＵＳ１と内部メモリ５０とを接続する。バスＢＵＳ１に出力されているアドレスが外部メモリ７０に対応したアドレスの場合、バススイッチ回路４０はバスＢＵＳ１とメモリコントローラ６０とを接続する。メモリコントローラ６０の制御により、バスＢＵＳ１は外部メモリ７０と接続された状態になる。同様に、バスＢＵＳ２に出力されているアドレスが内部メモリ５０に対応したアドレスの場合、バスＢＵＳ２は内部メモリ５０に接続され、バスＢＵＳ２に出力されているアドレスが外部メモリ７０に対応したアドレスの場合は、バスＢＵＳ２はメモリコントローラ６０を介して外部メモリ７０に接続される。
【００４７】
なお、バスＢＵＳ１及びバスＢＵＳ２が同時に内部メモリ５０又は外部メモリ７０にアクセスした場合の対策として、バスＢＵＳ１及びバスＢＵＳ２に優先順位を設定し、バススイッチ回路４０に調停回路を設けてもよい。また、調停回路は、バススイッチ回路４０と内部メモリ５０との間及びバススイッチ回路４０とメモリコントローラ６０との間に設けられてもよい。調停回路の働きにより、優先順位の高い方のバスが先に内部メモリ５０または外部メモリ７０に接続される。
【００４８】
次に図３〜図５を参照しながら、画像処理化データ及びヘッダが外部メモリ７０に格納される動作の流れを説明する。
【００４９】
プロセッサ１０によって、画像処理コントローラ２０がアクティブにされると、イメージセンサ８０から入力されたローデータは、画像処理コントローラ２０により画像処理が施される。図３の符号Ａ１に示されるように、画像処理が施された画像データ（画像処理化データ）は、画像処理コントローラ２０の画像処理用ＤＭＡコントローラ２８の働きにより、バススイッチ回路４０及びメモリコントローラ６０を介して外部メモリ７０に格納される。このとき、外部メモリ７０に格納される画像データは所定のデータサイズに分割されていてもよい。
【００５０】
画像処理コントローラ２０は、１画面分のローデータをＮライン分の画像データ毎に画像処理を施し、外部メモリ７０に画像処理化データを格納する。外部メモリ７０に格納された画像処理化データが一定の量に達するとプロセッサ１０はヘッダを生成するために、外部メモリ７０に格納された画像処理化データに基づいて、ネットワークへ送出するためのパケットの数を決定する。前述の一定の量とは、例えば、画像処理が施された一画面分の画像データの量である。つまり、この場合、一画面分のローデータに対応する一画面分の画像処理化データが外部メモリ７０に格納されると、プロセッサ１０はヘッダの生成を開始する。本実施形態は前述の一定の量は１画面分の画像データの量に限定されず、例えば、前述の一定の量は、ｎ画面分（ｎは自然数）の画像データの量であってもよいし、１画面未満、例えばＮライン分の画像データの量であってもよい。
【００５１】
プロセッサ１０はパケットの数に対応したヘッダを生成し、バススイッチ回路４０及びメモリコントローラ６０を介して、外部メモリ７０に該ヘッダを格納する（図４の符号Ａ２参照）。変形例として、該ヘッダを内部メモリ５０に格納してもよい。例えば、ネットワークの規格がイーサネット（登録商標）であって、プロトコルがＴＣＰ／ＩＰである場合、該ヘッダにはＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダが含まれる。
【００５２】
プロセッサ１０は、ヘッダ生成後、外部メモリ７０に格納されているヘッダ及び画像処理化データを関連づける情報（Link情報）で構成されたテーブル情報を生成し、バススイッチ回路４０を介して内部メモリ５０に格納する（図５の符号Ａ３参照）。変形例として、プロセッサ１０は、バススイッチ回路４０及びメモリコントローラ６０を介して該テーブル情報を外部メモリ７０に格納してもよい。
【００５３】
なお、画像処理用インターフェース２２、ラインバッファ２４及び画像処理回路２６は、画像処理コントローラ２０から省略されてもよい。
【００５４】
３．通信コントローラ
図６は通信コントローラ３０の詳細例を示すブロック図である。通信コントローラ３０は、転送コントローラ３２、通信用バッファ３４及び通信用ＤＭＡコントローラ（広義には第１のＤＭＡコントローラ）３６を含む。転送コントローラ３２は通信用バッファ３４に格納されているパケットに対して媒体アクセス制御（ＭＡＣ：Media-access-Control）を行い、所与の通信規格に基づいてパケットをネットワークインターフェース９０に出力する。例えば通信規格がイーサネット（登録商標）である場合では、転送コントローラ３２は、通信用バッファ３４に格納されているパケットに、プリアンブル、ＳＦＤ（Start-Frame-Delimiter）及びＦＣＳ（Frame-Check-Sequence）を付与し、ネットワークインターフェース９０に出力する。
【００５５】
通信用バッファ３４は、通信用ＤＭＡコントローラ３６から出力されるパケットを格納する。通信用ＤＭＡコントローラ３６は、プロセッサ１０から通信用ＤＭＡコントローラ３６をアクティブにする信号を受けると、バスＢＵＳ２及びバススイッチ回路４０を介してプロセッサ１０を介さずに、直接内部メモリ５０にアクセスして格納されているテーブル情報を読み出す。本実施形態では、テーブル情報は内部メモリ５０に格納されているが、変形例としてテーブル情報が外部メモリ７０に格納されている場合は、通信用ＤＭＡコントローラ３６は外部メモリ７０に直接アクセスしテーブル情報を読み出してもよい。通信用ＤＭＡコントローラ３６は読み出したテーブル情報に基づいて、内部メモリ５０または外部メモリ７０に格納されているヘッダと画像処理化データ（広義には画像データ）を読み出し、読み出したヘッダと画像処理化データを結合してパケットを生成する。通信用ＤＭＡコントローラ３６によって生成されたパケットは、通信用バッファ３４に格納される。
【００５６】
次に図７から図９を参照しながら、内部メモリ５０または外部メモリ７０に格納された画像処理化データからパケットを生成する過程を説明する。
【００５７】
通信用ＤＭＡコントローラ３６は、プロセッサ１０から通信用ＤＭＡコントローラ３６をアクティブにする信号を受けると、まず、バススイッチ回路４０を介して内部メモリ５０に直接アクセスする。このとき、通信用ＤＭＡコントローラ３６は、内部メモリ５０に格納されているテーブル情報を読み出す（図７の符号Ａ４参照）。テーブル情報は、ヘッダが格納されている位置情報（例えばアドレス）、ヘッダのサイズ情報、ヘッダに対応した画像処理化データ（広義には画像データ）の位置情報及びヘッダに対応した画像処理化データのサイズ情報が関連づけされて構成されている。テーブル情報の詳細は後に説明する。
【００５８】
通信用ＤＭＡコントローラ３６はテーブル情報を読み出した後、バススイッチ回路４０及びメモリコントローラ６０を介して外部メモリ７０にアクセスする。このとき、通信用ＤＭＡコントローラ３６は、先に読み出したテーブル情報に基づいて、外部メモリ７０に格納されているヘッダをまず読み出す（図８の符号Ａ５参照）。テーブル情報にはヘッダが格納されている位置情報とヘッダのサイズ情報が含まれているので、これらに基づいて、通信用ＤＭＡコントローラ３６は外部メモリ７０からヘッダを読み出すことができる。
【００５９】
つぎに、通信用ＤＭＡコントローラ３６は、テーブル情報に基づいて、先に読み出したヘッダに対応する画像処理化データを外部メモリ７０から読み出す（図９の符号Ａ６参照）。テーブル情報にはヘッダに対応した画像処理化データに関する位置情報及びサイズ情報が含まれているので、それらに基づいて通信用ＤＭＡコントローラ３６は画像処理化データを読み出すことができる。その後、通信用ＤＭＡコントローラ３６は、読み出したヘッダ及び画像処理化データを結合してパケットを生成し、そのパケットを通信用バッファ３４に格納する。通信バッファ３４に格納されたパケットに対して、転送コントローラ３２は媒体アクセス制御（ＭＡＣ）を行い、媒体アクセス制御が行われたパケットをネットワークインターフェース９０に転送する。例えば、通信規格がイーサネット（登録商標）である場合、パケットは媒体アクセス制御によってプリアンブル、ＳＦＤ（Start-Frame-Delimiter）及びＦＳＣ（Frame-Check-Sequence）が付加される。
【００６０】
通信用ＤＭＡコントローラ３６は、テーブル情報に含まれている終了符号を確認するまで、図７から図９に示されるような動作を繰り返す。プロセッサ１０等による割り込み信号（例えば停止信号）を用いて、前述の動作の繰り返しを停止することもできる。
【００６１】
なお、転送コントローラ３２及び通信用バッファ３４は、通信コントローラ３０から省略されてもよい。
【００６２】
４．パケットの構成及びテーブル情報
図１０は、通信規格がイーサネット（登録商標）である場合のネットワーク上に送出されるデータの構成を示す図である。本実施形態では、通信用ＤＭＡコントローラ３６が生成するパケットは、図１０のＭＡＣヘッダ（広義にはヘッダ）及びＭＡＣフレームデータ（符号Ｂ１に示される部分）に相当する。ＭＡＣフレームデータはＩＰヘッダ（広義にはヘッダ）、ＴＣＰヘッダ（広義にはヘッダ）及びペイロードデータ（広義には画像データ）で構成されている。ＭＡＣフレームデータは４６〜１５００バイトのデータサイズに定義されているが、本実施形態はこれに限定されない。ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ及びペイロードデータによって構成されたパケットは、転送コントローラ３２によってプリアンブル及びＳＦＤ（符号Ｂ２で示される部分）と、ＦＣＳ（符号Ｂ３で示される部分）が付加される。
【００６３】
図１１は、テーブル情報の構成を示す図である。内部メモリ５０に格納されているテーブル情報は、図１１に示されるような各データで構成されている。なお、符号５２は内部メモリ５０のメモリ空間の一部を示し、図１１の各データ（送信コマンド、パケットサイズ、送信ディスクリプタ、送信バッファアドレス１〜ｍ及び送信バッファサイズ１〜ｍ、但しｍは２以上の自然数）はプロセッサ１０によって生成され、内部メモリ５０に格納される。図１１の送信コマンドは、通信用ＤＭＡコントローラ３６の動作モードを表す情報であり、この情報を読み出すことで、通信用ＤＭＡコントローラ３６は動作モードを確認する。
【００６４】
図１１のパケットサイズは、生成対象となるパケットのデータサイズを表す情報である。通信用ＤＭＡコントローラ３６は、パケットサイズを読み出すことで、生成対象となるパケットのデータサイズを確認する。
【００６５】
図１１の送信ディスクリプタ（Descriptor）は、現在の生成対象となるパケットの次に生成対象となるパケットに関するテーブル情報が格納されている場所を示す情報である。通信用ＤＭＡコントローラ３６は、送信ディスクリプタを読み出すことで、プロセッサ１０に依存せずに、次のパケットを生成するための準備に移行できる。
【００６６】
図１１の送信バッファアドレス１は、パケットを構成するためのデータ（例えばヘッダや画像データ）の格納場所を示す情報である。通信用ＤＭＡコントローラ３６は、バッファアドレス１を読み出すことで、パケットを構成するためのデータ（例えばヘッダや画像データ）が格納されている場所を確認する。
【００６７】
図１１の送信バッファサイズ１は、送信バッファアドレス１によって格納場所が示されるデータ（例えばヘッダや画像データ）のデータサイズを表す情報である。通信用ＤＭＡコントローラ３６は、各送信バッファアドレス１に基づいて、パケットを構成するための各データの格納場所を確認し、送信バッファサイズ１で指定されているデータサイズ分のデータ読み出しを行う。
【００６８】
送信バッファアドレス２〜ｍ及び送信バッファサイズ２〜ｍは、前述の送信バッファアドレス１及び送信バッファサイズ１と同様の働きをする。ｍは、パケットを構成するための各データ（例えばヘッダや画像データ）の種類の数だけ用意すればよい。通信規格がイーサネット（登録商標）である場合、パケットはＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ及びペイロードデータの４種類のデータで構成できるので、ｍは例えば４でよい。
【００６９】
図１２は、テーブル情報と、パケットを構成するための各データ（例えばヘッダや画像データ）の関係を示す図である。符号７２〜７８は、外部メモリ７０のメモリ空間の一部を示す。通信規格が例えばイーサネット（登録商標）である場合、ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ及びペイロードデータの４種類のデータがプロセッサ１０によって生成され、内部メモリ５０に格納される。プロセッサ１０によって、例えば、ＭＡＣヘッダはメモリ空間７２に格納され、ＩＰヘッダはメモリ空間７４に格納され、ＴＣＰヘッダはメモリ空間７６に格納され、ペイロードデータはメモリ空間７８に格納される。プロセッサ１０は、ヘッダ（ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ）及び画像データ（ペイロードデータ）の各々の格納場所及びデータサイズをテーブル情報に含めて、内部メモリ５０に格納する。このとき、プロセッサ１０は、ＭＡＣヘッダの格納場所を送信バッファアドレス１としてメモリ空間５２に格納し、ＭＡＣヘッダのデータサイズを送信バッファサイズ１としてメモリ空間５２に格納する。即ち送信バッファアドレス１はＭＡＣヘッダの格納場所を示す情報となる（図１２の符号Ｃ１参照）。
【００７０】
また、プロセッサ１０は、ＩＰヘッダの格納場所を送信バッファアドレス２としてメモリ空間５２に格納し、ＩＰヘッダのデータサイズを送信バッファサイズ１としてメモリ空間５２に格納する。即ち送信バッファアドレス２はＩＰヘッダの格納場所を示す情報となる（図１２の符号Ｃ２参照）。
【００７１】
また、プロセッサ１０は、ＴＣＰヘッダの格納場所を送信バッファアドレス３としてメモリ空間５２に格納し、ＴＣＰヘッダのデータサイズを送信バッファサイズ３としてメモリ空間５２に格納する。即ち送信バッファアドレス３はＴＣＰヘッダの格納場所を示す情報となる（図１２の符号Ｃ３参照）。
【００７２】
また、プロセッサ１０は、ペイロードデータの格納場所を送信バッファアドレス４としてメモリ空間５２に格納し、ペイロードデータのデータサイズを送信バッファサイズ４としてメモリ空間５２に格納する。即ち送信バッファアドレス４はペイロードデータの格納場所を示す情報となる（図１２の符号Ｃ４参照）。
【００７３】
図１３は、各パケットに対応する各テーブル情報の関連を示す図である。説明の簡素化のため、図１３には３つのパケット分に対応するテーブル情報が記載されているが、これに限定されない。図１３において、テーブル情報１は、１番目のパケットに対応したテーブル情報であり、テーブル情報２及び３は、同様にそれぞれ２番目のパケット、３番目のパケットに対応したテーブル情報である。
【００７４】
テーブル情報１の送信ディスクリプタには、テーブル情報２の格納場所を示す情報が格納されている。即ち、通信用ＤＭＡコントローラ３６はテーブル情報１の送信ディスクリプタに格納されている情報を読み出すことで、２番目のパケットを生成するためのテーブル情報２の格納場所を確認でき、プロセッサ１０に依存しないで、テーブル情報２を読み出すことができる。
【００７５】
テーブル情報２の送信ディスクリプタには、テーブル情報３の格納場所を示す情報が格納されている。通信用ＤＭＡコントローラ３６は、前述と同様にプロセッサ１０に依存しないでテーブル情報３の格納場所を確認できるので、プロセッサ１０に依存しないで３番目のパケットを生成することができる。
【００７６】
図１３では、テーブル情報３の送信ディスクリプタには、終了符号（例えば、空白情報、Ｎｕｌｌ）が格納されている。通信用ＤＭＡコントローラ３６は、この終了符号を読み出すと、その時点でのテーブル情報が最終のテーブル情報であることを確認する。即ち、通信用ＤＭＡコントローラ３６は、プロセッサ１０に依存しないで、最終のテーブル情報を確認することができる。つまり、プロセッサ１０からのイネーブル信号を受けると、通信用ＤＭＡコントローラ３６は、一定量の画像データをネットワークインターフェース９０に送出できるので、プロセッサ１０にかかる負荷が低減される。
【００７７】
図１３のテーブル情報３の送信ディスクリプタに終了符号が格納されているが、これに限定されない。終了符号は、最終のパケットに対応したテーブル情報の送信ディスクリプタに格納されればよい。
【００７８】
通信コントローラ３０は、ネットワークインターフェース９０からデータを受け取ることもできる。ネットワークインターフェース９０からデータを受け取る際は、転送コントローラ３２にて媒体アクセス制御が行われ、媒体アクセス制御が行われたデータ（受信パケット）は通信用バッファ３４に格納される。通信規格がイーサネット（登録商標）である場合は、通信用バッファ３４に格納されたデータは、ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ及びペイロードデータ（例えばアプリケーションデータ）を含む。ここで、アプリケーションデータには、例えば、ネットワークから画像処理装置１００を制御したりするデータ等が含まれる。
【００７９】
プロセッサ１０はあらかじめ受信用テーブル情報を生成し、内部メモリ５０に格納する。変形例として、プロセッサ１０は受信用テーブル情報を外部メモリ７０に格納してもよい。図１４は、受信用テーブル情報の構成を示す図である。図１４に示されている各データ（受信コマンド、パケットサイズ、受信ディスクリプタ、受信バッファアドレス１〜ｍ、受信バッファサイズ１〜ｍ）は、図１１に示されているテーブル情報の各データと同様の働きをする。但し、図１１のテーブル情報と図１４の受信用テーブル情報には、テーブル情報または受信用テーブル情報の対象となるデータが受信用のデータか送信用のデータかの違いがある。例えば、受信コマンドは通信用ＤＭＡコントローラ３６の動作モードを表す情報であり、図１６のパケットサイズは受信パケットのデータサイズを表す情報である。また、受信ディスクリプタは次に読み出すための受信パケットに関する受信用テーブル情報の格納場所を示す情報である。また、受信バッファアドレス１〜ｍ及び受信バッファサイズ１〜ｍは、受信パケットを構成する各データの格納先及びデータサイズを示す情報である。通信規格が例えばイーサネット（登録商標）である場合は、図１１と同様に、ｍは４である。
【００８０】
図１５は通信規格がイーサネット（登録商標）である場合の受信用テーブル情報と、通信用バッファ３４に格納されているパケットを構成する各データ（ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ、ペイロードデータ）との対応関係を示す図である。通信用ＤＭＡコントローラ３６は受信用テーブル情報に基づいて、通信用バッファ３４に格納されているパケットから各データ（ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ、ペイロードデータ）を読み出す。通信用ＤＭＡコントローラ３６は、読み出した各データ（ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ、ペイロードデータ）を外部メモリ７０に格納する。変形例として、通信用ＤＭＡコントローラ３６は、読み出した各データ（ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ、ペイロードデータ）を内部メモリ５０に格納してもよい。
【００８１】
通信用ＤＭＡコントローラ３６は、受信用テーブル情報に含まれる受信バッファアドレス１を読み出すことで、ＭＡＣヘッダの格納先を確認し、受信バッファサイズ１を読み出すことでＭＡＣヘッダのデータサイズを確認する。ＭＡＣヘッダの格納先及びデータサイズを確認した通信用ＤＭＡコントローラ３６は、通信用バッファ３４に格納されているパケットに含まれるＭＡＣヘッダを、外部メモリ７０のメモリ空間７２に格納する（図１５の符号Ｄ１参照）。
【００８２】
ＩＰヘッダ、ＴＣＰヘッダ及びペイロードデータに対しても、上述と同様の動作が通信用ＤＭＡコントローラ３６によって行われる。受信バッファアドレス２はＩＰヘッダの格納先（メモリ空間７４）を示し（図１５の符号Ｄ２参照）、受信バッファアドレス３はＴＣＰヘッダの格納先（メモリ空間７６）を示し（図１５の符号Ｄ３参照）、受信バッファアドレス４はペイロードデータの格納先（メモリ空間７８）を示す（図１５の符号Ｄ４参照）。
【００８３】
図１６は、各受信パケットに対応する各受信用テーブル情報の関連を示す図である。図１６には、説明を簡素化するために、３つの受信パケットに対応する受信用テーブル情報が示されている。図１６のテーブル情報４〜６は、１番目〜３番目の受信パケットに対応する受信用テーブル情報である。通信用ＤＭＡコントローラ３６は、テーブル情報４の受信ディスクリプタを読み出すことで、次に処理する受信パケットに関する受信用テーブル情報（即ち、テーブル情報５）の格納場所を確認する。さらに、テーブル情報５の受信ディスクリプタを読み出すことで、次に処理する受信パケットに関する受信用テーブル情報（即ち、テーブル情報６）の格納場所を確認する。さらに、通信用ＤＭＡコントローラ３６は、テーブル情報６の受信ディスクリプタを読み出す。例えば受信ディスクリプタに終了符号（例えば、空白情報、Ｎｕｌｌ）が格納されている場合、通信用ＤＭＡコントローラ３６は、現時点の受信用テーブル情報が最終の受信用テーブル情報であることを確認する。
【００８４】
つまり、通信用ＤＭＡコントローラ３６の働きにより、プロセッサ１０に依存せずに外部メモリ７０（または内部メモリ５０でもよい）に受信パケットに含まれる各データ（例えば、ＭＡＣヘッダ、ＩＰヘッダ、ＴＣＰヘッダ、ペイロードデータ）を格納できる。これは、プロセッサ１０にかける負荷を低減することを意味する。
【００８５】
５．画像処理装置を含む電子機器
図１７は、ネットワークカメラ２００（広義には画像処理装置１００を含む電子機器）のブロック図である。ネットワークカメラ２００は、イメージセンサ８０によって入力された画像をネットワーク上に送出することができる電子機器である。
【００８６】
例えば、ネットワーク上の端末から、ネットワークを経由してネットワークカメラ２００に命令（例えば画像送信を要求する命令等）を送出すると、その命令をネットワークカメラ２００が受信する。ネットワークカメラ２００は、例えば受信した命令が画像送信を要求する命令であった場合、受信した命令に基づいて、イメージセンサ８０から入力された画像データに画像処理を施し、ネットワークを経由して該端末に画像データを送出する。例えば遠隔地にネットワークカメラ２００が設置された場合、ネットワークカメラ２００を遠隔操作することで、遠隔地の画像データをネットワークを経由して受信することができる。
【００８７】
ネットワークカメラ２００は、本実施形態の画像処理装置１００を含むので、図１７に示されるように、少数の部品で構成されている。これにより、小さなネットワークカメラを製造することが可能となり、消費電力も低減させることができ、製造コスト削減の効果も奏する。また、画像処理装置１００は同一チップ上に製造することができるので、より効果的な製造コスト削減や、低消費電力化や、本体のコンパクト化が可能である。
【００８８】
図１７では、画像処理装置１００の外部に外部メモリ７０が設けられているが、変形例として外部メモリ７０を画像処理装置１００の内部に設けてもよい。
【００８９】
６．比較例との対比と効果
図１８は、本実施形態にかかる比較例であるネットワークカメラ３００の全体ブロック図である。比較例のネットワークカメラ３００は、イメージセンサ８０、ネットワークインターフェース９０、ＣＰＵ３１０、ＪＰＥＧエンコーダ３２０、ＲＡＭ３３０、３５０、ＲＯＭ３４０及びネットワークコントローラ３６０を含む。ＣＰＵ３１０、ＪＰＥＧエンコーダ３２０、ＲＡＭ３３０、３５０、ＲＯＭ３４０及びネットワークコントローラ３６０は、それぞれ独立したＩＣ等で構成され、ＣＰＵ３１０、ＪＰＥＧエンコーダ３２０、ＲＯＭ３４０、ＲＡＭ３５０及びネットワークコントローラ３６０は、共通バスＢＵＳ３に接続されている。
【００９０】
ネットワークカメラ３００は、イメージセンサ８０から入力された画像データを次々にＪＰＥＧエンコーダ３２０にて圧縮処理を行う。ＪＰＥＧエンコーダ３２０によって圧縮処理が施された画像データは、一時的にＲＡＭ３３０に格納される。ＣＰＵ３１０は、ＲＡＭ３３０に格納されている画像データを読み出し、読み出した画像データからネットワークプロトコルに従ってパケットを生成する。ＣＰＵ３１０は、生成したパケットを一時的にＲＡＭ３５０に格納する。ＣＰＵ３１０は、ＲＡＭ３５０に格納されているパケットを読み出し、ネットワークコントローラ３６０に出力する。ネットワークコントローラ３６０は、入力されたパケットを所与の通信規格に基づいてネットワークインターフェース９０に出力する。なお、ＲＯＭ３４０にはファームウェア（プログラム）等が格納されている。
【００９１】
前述の説明から、イメージセンサ８０によって出力される画像データが、ネットワークインターフェース９０に出力されるデータに変換されるまで、ＣＰＵ３１０は頻繁に演算を繰り返す。つまり、比較例のネットワークカメラ３００は、ＣＰＵ３１０に高度な処理能力を要求し、画像データ等を一時的に記憶するための記憶領域の容量を多く必要とする。そのため、回路規模は大きくなり、製造コストの増大を招き、消費電力も大きくなる。さらに、ネットワークカメラ３００では、ＣＰＵ３１０が頻繁にＲＡＭ３３０、３５０とアクセスするため、共通バスＢＵＳ３の占有率が高くなり、大容量の画像データ（高画質な画像データ）を処理することが難しい。
【００９２】
ところが本実施形態のネットワークカメラ２００は、画像処理装置１００を用いているため、上述の課題をすべて解決できる。画像処理装置１００は、画像処理用ＤＭＡコントローラ２８及び通信用ＤＭＡコントローラ３６を備えているので、画像処理装置１００のラインバッファ２４は、大容量の記憶領域を必要としない。即ち、ネットワークカメラ３００では大きな記憶領域が必要とされるＲＡＭ３３０を、画像処理装置１００は必要としない。
【００９３】
また、画像処理装置１００はプロセッサ１０に接続されるバスＢＵＳ１とは独立したバスＢＵＳ２を具備し、バスＢＵＳ２に画像処理用ＤＭＡコントローラ２８及び通信用ＤＭＡコントローラ３６が接続されている。そのため、画像処理用ＤＭＡコントローラ２８及び通信用ＤＭＡコントローラ３６の動作による影響をあまり受けずに、プロセッサ１０は効率よく処理を行える。
【００９４】
さらに、画像処理装置１００は、画像処理用ＤＭＡコントローラ２８及び通信用ＤＭＡコントローラ３６を具備することで、プロセッサ１０、画像処理コントローラ２０、通信コントローラ３０及び内部メモリ５０を同一チップ上に形成することができ、絶大な製造コスト削減効果を奏する。
【００９５】
また、比較例ではＣＰＵ３１０がパケットを生成するので、パケットを生成するたびにＣＰＵ３１０に負荷がかかる。ところが、本実施形態にかかるテーブル情報（または受信用テーブル情報）には送信ディスクリプタ（または受信ディスクリプタ）が含まれている。通信用ＤＭＡコントローラ３６は、この送信ディスクリプタ（又は受信ディスクリプタ）を読み出すことで次回のパケットを生成するためのヘッダ及び画像データの格納場所を確認できるので、プロセッサ１０に依存せずパケットを連続的に生成できる。即ち、プロセッサ１０が１回の処理命令を通信用ＤＭＡコントローラ３６に送出することで、通信用ＤＭＡコントローラ３６は複数のパケット（例えば画像データ１画面分に相当するパケット）を生成することができる。これにより、プロセッサ１０にかかる負荷を大幅に低減できる。
【００９６】
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【図面の簡単な説明】
【００９７】
【図１】本実施形態にかかる画像処理装置の全体ブロック図。
【図２】本実施形態にかかる画像処理コントローラを示すブロック図である。
【図３】本実施形態にかかる画像処理化データ及びヘッダが外部メモリに格納される動作の流れを説明する図。
【図４】本実施形態にかかる画像処理化データ及びヘッダが外部メモリに格納される動作の流れを説明する他の図。
【図５】本実施形態にかかる画像処理化データ及びヘッダが外部メモリに格納される動作の流れを説明する他の図。
【図６】通信コントローラの構成を示すブロック図。
【図７】本実施形態にかかる内部メモリまたは外部メモリに格納された画像処理化データからパケットを生成する過程を説明する図。
【図８】本実施形態にかかる内部メモリまたは外部メモリに格納された画像処理化データからパケットを生成する過程を説明する他の図。
【図９】本実施形態にかかる内部メモリまたは外部メモリに格納された画像処理化データからパケットを生成する過程を説明する他の図。
【図１０】本実施形態において、通信規格がイーサネット（登録商標）である場合のネットワーク上に送出されるデータの構成を示す図。
【図１１】本実施形態にかかるテーブル情報の構成を示す図。
【図１２】本実施形態にかかるテーブル情報と、パケットを構成するための各データの関係を示す図。
【図１３】本実施形態にかかる各パケットに対応する各テーブル情報の関連を示す図。
【図１４】本実施形態にかかる受信用テーブル情報の構成を示す図。
【図１５】本実施形態において、通信規格がイーサネット（登録商標）である場合の受信用テーブル情報と、通信用バッファに格納されているパケットを構成する各データとの対応関係を示す図。
【図１６】本実施形態にかかる各受信パケットに対応する各受信用テーブル情報の関連を示す図。
【図１７】本実施形態にかかる画像処理装置を含む電子機器のブロック図。
【図１８】本実施形態にかかる比較例を示すブロック図。
【符号の説明】
【００９８】
１０  プロセッサ、２０  画像処理コントローラ、２２  画像処理用インターフェース、
２４  ラインバッファ、２６  画像処理回路、
２８  画像処理用ＤＭＡコントローラ（第２のＤＭＡコントローラ）、
３０  通信コントローラ、３２  転送コントローラ、３４  通信用バッファ、
３６  通信用ＤＭＡコントローラ（第１のＤＭＡコントローラ）、
４０  バススイッチ回路、５０  内部メモリ、５２  メモリ空間、
６０  メモリコントローラ、７０  外部メモリ、８０  イメージセンサ、
９０  ネットワークインターフェース、１００  画像処理装置、
２００  ネットワークカメラ（画像処理装置１００を含む電子機器）、
３００  ネットワークカメラ、３１０  ＣＰＵ、３２０  ＪＰＥＧエンコーダ
３３０  メモリ、３４０  ＲＯＭ、３５０  メモリ、３６０  ネットワークコントローラ
ＢＵＳ１  第１のバス、ＢＵＳ２  第２のバス、ＢＵＳ３  共通バス
【図１】
2005244599.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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