(57)【要約】【課題】基板上の電極パターンと電極膜との間に空間部を有する構造の半導体装置において、空間部への静電気蓄積を防止して電極膜のスティッキングによる不良を防止する。【解決手段】本発明は、基板上に形成される電極パターン１０と、電極パターン１０の上に空間部を介して設けられる電極膜２０と、電極パターン１０および電極膜２０に各々に設けられ、電極パターン１０と電極膜２０と間を同電位にするヒューズ３０を取り付けるための取り付けパターン１１、２１とを備える半導体装置１である。また、基板上に電極パターン１０を形成する工程と、電極パターン１０の上に犠牲膜を介して電極膜２０を形成する工程と、電極パターン１０と電極膜２０との間を同電位にするヒューズ３０を形成する工程と、犠牲膜を除去し、電極パターン１０と電極膜２０との間に空間部を形成する工程と、ヒューズ３０を切断する工程とを備える半導体装置の製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成される電極パターンと、
前記電極パターンの上に空間部を介して設けられる電極膜と、
前記電極パターンおよび前記電極膜に各々設けられ、前記電極パターンと前記電極膜との間を同電位にするヒューズを取り付けるための取り付けパターンと
を備えることを特徴とする半導体装置。
【請求項２】
前記取り付けパターンにはヒューズが接続されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電極膜は振動子電極から成る
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電極パターンおよび前記電極膜の少なくとも一方は疎水性の材料によって構成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
基板上に電極パターンを形成する工程と、
前記電極パターンの上に犠牲膜を介して電極膜を形成する工程と、
前記電極パターンと前記電極膜との間を同電位にするヒューズを形成する工程と、
前記犠牲膜を除去し、前記電極パターンと前記電極膜との間に空間部を形成する工程と、
前記ヒューズを切断する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記ヒューズの切断は、前記電極パターンおよび前記電極膜に各々配線を施し、これらの上に保護膜を形成した後に行う
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記電極パターンおよび前記電極膜の少なくとも一方を疎水性の材料によって構成する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極パターン上に空間部を介して電極膜が形成される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体プロセスを用いて形成される微小振動子は、デバイスの占有面積が小さいこと、高いＱ値を実現できること、他の半導体デバイスとのインテグレーションが可能であること、という特長により、無線通信デバイスの中でも高周波フィルタとしての利用が各研究機関から提案されている（例えば、特許文献１参照。）。
【０００３】
微小振動子を有する半導体装置は、基板上に電極パターンを形成し、その上に犠牲膜を介して微小振動子となる電極膜を形成し、この状態で犠牲膜をエッチングによって除去することで、電極パターン上に空間部を介して電極膜が跨ぐ構造を構成している。微小振動子となる電極膜に電圧を印加すると電極膜の長さや幅、厚さ等に応じた固有周波数から成る振動が生じ、電極パターンに入力される信号に対してこの固有周波数に応じた特定周波数の信号のみを通過できるフィルタを構成できる。
【０００４】
【特許文献１】特開２００３−３０９４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、犠牲膜の除去して空間部を形成する構成では、次のような問題がある。すなわち、犠牲膜を除去後の微小振動子となる電極膜は静電気に対して非常に敏感であり、数十ボルトの電位差で基板上の電極パターンと接触してしまう、いわゆるスティッキングと言われる現象を引き起こす。このような半導体装置を実装する場合においては、静電対策は必須となる。
【０００６】
また、プロセス中においても犠牲膜を除去した後の静電対策が必要である。特に犠牲膜をＨＦ（フッ酸）等のウェットプロセスで除去する場合は、数十ナノメートル以下の膜厚のものに対しては、スティッキング現象を引き起こす。つまり、ウェットプロセスでのスティッキングは水の表面張力やウェットプロセス中に発生する静電気の影響によるものであると言われており、その対応策としてベーパーＨＦや超臨界乾燥が利用されている。しかしながら、これらの設備は従来のＣＭＯＳプロセスでは使われておらず、新規に設備を導入しなければならないという問題が生じる。このため、ウェットプロセスにおいてはそのプロセス中で発生する静電気の影響を回避できず、スティッキング現象による不良が大きな問題となっている。
【課題を解決するための手段】
【０００７】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、基板上に形成される電極パターンと、電極パターンの上に空間部を介して設けられる電極膜と、電極パターンおよび電極膜に各々に設けられ、電極パターンと電極膜と間を同電位にするヒューズを取り付けるための取り付けパターンとを備える半導体装置である。
【０００８】
また、本発明は、基板上に電極パターンを形成する工程と、電極パターンの上に犠牲膜を介して電極膜を形成する工程と、電極パターンと電極膜との間を同電位にするヒューズを形成する工程と、犠牲膜を除去し、電極パターンと電極膜との間に空間部を形成する工程と、ヒューズを切断する工程とを備える半導体装置の製造方法である。
【０００９】
このような本発明では、電極パターンの上に空間部を介して電極膜が設けられる構成において、電極パターンと電極膜とを同電位にするためのヒューズが取り付けパターンに設けられていることから、電極パターンの上に形成した犠牲膜を除去して空間部を形成した後に電極パターンと電極膜との間に静電気が蓄積されずに済む。また、所定の工程が終了した後でヒューズを切断すれば、電極パターンと電極膜との間の空間部を維持した状態で半導体装置を構成できるようになる。
【発明の効果】
【００１０】
したがって、本発明によれば、電極パターンと電極膜との間の空間部が狭くなっても電極パターンと電極膜とのスティッキング現象を発生させずに済むことから、狭ギャップの振動子電極を確実に実現することが可能となる。これにより、各種周波数特性を備えた微小フィルタを信頼性高く製造することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図に基づき説明する。図１は、本実施形態に係る半導体装置の主要部を説明する模式平面図、図２は図１におけるａ−ａ’断面図、図３は図１におけるｂ−ｂ’断面図、図４は図１におけるｃ−ｃ’断面図である。すなわち、この半導体装置１は、主として特定周波数の信号のみを通過させるフィルタから成るもので、基板Ｓ上に形成される電極パターン１０と、この電極パターン１１の上に所定の空間部Ｇを介して設けられる電極膜２０とを備えており、電極膜２０を微小振動子電極とし、電極膜２０と導通するパターン２０ａから入力される信号のうち、微小振動子電極での固有振動数に応じた周波数帯域の信号のみを電極パターン１０に出力するものである。
【００１２】
この構成においては、微小振動子電極の幅、厚さ、梁の長さおよび材質等によって信号の通過周波数帯域が変わるため、これらを的確に制御して製造する必要がある。特に、梁の長さが長く、空間部Ｇが狭くなると下側の電極パターン１０との間で静電気等に起因するスティッキング現象が発生しやすくなるため、本実施形態ではこれを回避できる点に特徴を有する。
【００１３】
本実施形態の半導体装置１では、上記の構成に加えて電極パターン１０と電極膜２０との間を同電位に保つ役目を果たすヒューズ３０を取り付けるための取り付けパターン１１、２１が設けられている。つまり、電極パターン１０と電極膜２０とは所定の空間部Ｇを介して直交する状態で配置されており、電極パターン１０からは取り付けパターン１１が延出し、電極膜２０と導通するパターン２０ａからは取り付けパターン２１が延出している。ヒューズ３０は、これらの取り付けパターン１１、１２を繋ぐ状態で取り付けられている。
【００１４】
このヒューズ３０が取り付けパターン１１、１２を繋ぐように接続されている状態では、電極パターン１０と電極膜２０とが同電位になっていることから、電極パターン１０と電極膜２０との間での静電気の蓄積を防止することができ、静電気によるスティッキング現象を抑制することが可能となる。なお、このヒューズ３０は、電極パターン１０と電極膜２０との間に空間部Ｇを形成した後、製造工程で静電気による影響がなくなった段階以降で切断されることになる。
【００１５】
図５は他の構造から成る半導体装置を説明する模式平面図、図６は図５におけるａ−ａ’断面図、図７は図５におけるｂ−ｂ’断面図、図８は図５におけるｃ−ｃ’断面図である。すなわち、この半導体装置１も先の構造例と同様に、主として特定周波数の信号のみを通過させるフィルタから成るもので、基板Ｓ上に形成される第１電極パターン１０１と、この第１電極パターン１０１との間に所定の間隔をあけて略平行に設けられる第２電極パターン１０２と、電極パターン１０１、１０２の上に所定の空間部Ｇを介して設けられる電極膜２０とを備えており、電極膜２０を微小振動子電極とし、第１電極パターン１０１から入力される信号のうち、微小振動子電極での固有振動数に応じた周波数帯域の信号のみを第２電極パターン１０２に出力するものである。
【００１６】
また、この半導体装置１では、上記の構成に加えて第１電極パターン１０１と電極膜２０との間を同電位に保つ役目を果たすヒューズ３０１を取り付けるための取り付けパターン１１１、１２１と、第２電極パターン１０２と電極膜２０との間を同電位に保つ役目を果たすヒューズ３０２を取り付けるための取り付けパターン１１２、１２２とが設けられている。
【００１７】
つまり、第１電極パターン１０１および第２電極パターン１０２と電極膜２０とは所定の空間部Ｇを介して直交する状態で配置されており、第１電極パターン１０１からは取り付けパターン１１１が延出し、電極膜２０と導通するパターン２０ａの第１電極パターン側からは取り付けパターン１２１が延出している。ヒューズ３０１は、これらの取り付けパターン１１１、１２１を繋ぐ状態で取り付けられている。
【００１８】
また、第２電極パターン１０２からは取り付けパターン１１２が延出し、電極膜２０と導通するパターン２０ａの第２電極パターン側からは取り付けパターン１２２が延出している。ヒューズ３０２は、これらの取り付けパターン１１２、１２２を繋ぐ状態で取り付けられている。
【００１９】
このヒューズ３０１、３０２が取り付けパターン１１１、１２１および取り付けパターン１１２、１２２を繋ぐように接続されている状態では、第１電極パターン１０１および第２電極パターン１０２と電極膜２０とが同電位になっていることから、第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間での静電気の蓄積を防止することができ、静電気によるスティッキング現象を抑制することが可能となる。なお、このヒューズ３０１、３０２は、第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間に空間部Ｇを形成した後、製造工程で静電気による影響がなくなった段階以降で切断されることになる。
【００２０】
図９は、保護膜が覆われた状態を説明する模式断面図である。第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間に空間部Ｇが形成された状態では、水分等を含んだ外気による振動子の特性劣化が問題となることから、空間部Ｇが形成された後には電極膜２０を覆うような保護膜５０が形成される。電極膜２０と保護膜５０との間にも空間が設けられているため、電極膜２０は保護膜５０で外部から保護されつつ、内部で振動可能になっている。保護膜５０を形成した後には、空間部Ｇを減圧に保つ為の封止膜６０が設けられる。これは、電極膜２０と導通する電極として機能することもできる。
【００２１】
次に、本実施形態に係る半導体装置の製造方法を説明する。図１０〜図１２は、本実施形態に係る半導体装置の製造方法を順に説明する模式断面図である。先ず、図１０（ａ）に示すように、Ｓｉ（シリコン）から成る基板Ｓ上にＳｉＯ２（酸化シリコン）膜５１およびＳｉＮ（窒化シリコン）膜５２を減圧ＣＶＤにより形成する。
【００２２】
次に、図１０（ｂ）に示すように、ＳｉＮ膜５２上にＰ（燐）を含有したＰｏｌｙ−Ｓｉ（多結晶シリコン）を形成後、リソグラフィを行い、ドライエッチング装置にて各配線（パターン２０ａ、第１電極パターン１０１、第２電極パターン１０２ならびに取り付けパターン１１１、１２１等）を形成する。
【００２３】
次いで、図１０（ｃ）に示すように、形成した各配線の上を覆うようにＳｉＯ２膜５３を減圧ＣＶＤにより形成した後、平坦化加工を行い、再びＳｉＯ２膜５３を減圧ＣＶＤにより形成後リソグラフィを行い、ドライエッチング装置にて加工する。なお、このＳｉＯ２膜５３は、後に空間部を形成するための犠牲膜となる。
【００２４】
次に、図１０（ｄ）に示すように、ＳｉＯ２膜５３の上に減圧ＣＶＤ法によりＰｏｌｙ−Ｓｉ膜を形成し、リソグラフィを行い、ドライエッチング装置にて配線を加工する。この配線加工によって、第１電極パターン１０１および第２電極パターン１０２の上にＳｉＯ２膜５３を介して電極膜２０が形成され、また、取り付けパターン１１１、１１２の間にヒューズ３０１が形成される。
【００２５】
次に、図１１（ａ）に示すように、電極膜２０およびヒューズ３０１の上を覆う状態にＳｉＯ２膜５４を減圧ＣＶＤにより形成後、リソグラフィを行い、ドライエッチング装置にて加工する。これにより、電極膜２０の側壁側に犠牲膜となる部分が形成される。
【００２６】
続いて、図１１（ｂ）に示すように、ＳｉＯ２膜５４の上にＳｉＮ膜５５を減圧ＣＶＤにより形成した後、リソグラフィを行い、ドライエッチング装置によって電極膜２０の両端位置に対応したＳｉＯ２膜（犠牲膜）５３までの貫通口ｈを形成する。
【００２７】
次に、図１１（ｃ）に示すように、ＤＨＦ溶液など、ＳｉＯ２を選択的に除去する溶液を貫通口ｈから浸透させることで犠牲膜であるＳｉＯ２膜５３を除去し、第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間に空間部Ｇを形成する。これにより、電極膜２０はＳｉＯ２膜５４の内側で振動可能な状態に保持されることになる。
【００２８】
次に、図１１（ｄ）に示すように、スパッタ膜（Ａｌ−Ｃｕ、Ａｌ−Ｓｉ）を形成後、リソグラフィを行い、ドライエッチング装置にて封止膜６０を加工形成する。これによって封止膜６０で貫通口が埋まる状態となるとともに、封止膜６０によって外部から電極膜２０との導通を得ることも可能となる。
【００２９】
次いで、図１２（ａ）に示すように、全体を覆うように保護膜５６（例えば、ＴＥＯＳ、ＮＳＧ、Ｐ−ＳｉＮ）を形成した後、リソグラフィを行い、ドライエッチング装置にて配線引き出し用窓およびヒューズ開口窓７０を加工する。ここまでの工程では、先に説明したヒューズ３０１によって第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間が同電位になっていることから、電極膜２０が周辺が中空構造となっていても静電気の蓄積を防止できるようになっている。つまり、犠牲膜の除去を行う際に摩擦が発生しても静電気が蓄積せず、微小振動子電極となる電極膜２０のスティッキング現象を抑制できるようになる。
【００３０】
その後、図１２（ｂ）に示すように、ヒューズ開口窓７０からヒューズ３０１を切断する処理を行う。この切断は、レーザ光照射による溶断や、ＸｅＦ２（フッ化キセノン）によるドライエッチングによって化学的に除去することで行う。ヒューズ３０１が切断されることで、第１電極パターン１０１および第２電極パターン１０２と電極膜２０との間の非導通状態が解除され、周波数フィルタとしての役目を果たす構造となる。
【００３１】
このような製造方法によって、製造工程中で静電気による影響を受けやすい段階ではヒューズ３０１を介して第１電極パターン１０１および第２電極パターン１０２と電極膜２０とが同電位に保たれるため、静電気による電極膜２０のスティッキングを防止でき、保護膜５６が形成された後にヒューズ３０１を切断することで、電極膜２０を微小振動子として利用できるようになる。
【００３２】
なお、第１電極パターン１０１および第２電極パターン１０２、もしくは電極膜２０の少なくとも１つを疎水性の材料で形成することにより、エッチング液の表面張力による電極膜２０のスティッキングも抑制することが可能となる。
【００３３】
図１３は、本実施形態に係る半導体装置の適用例を説明する模式平面図、図１４は、図１３に示す半導体装置の基本構成を示す模式平面図である。図１および図５に示す構造の半導体装置は共振器を構成する最小単位であるため、実際には図１３に示すような多段構成によってフィルタ装置を構成する。図１３に示す例では、電極パターン１０１１から入力した信号を多段構成の電極膜２０によってフィルタリングし、電極パターン１０２１から出力するものである。また、アース側の電極パターン１０３１および電極パターン１０４１にも多段構成の電極膜２０が設けられている。
【００３４】
このようなフィルタ装置でも、入力側の電極パターン１０１１および出力側の電極パターン１０２１と多段の電極膜２０とを同電位にするためのヒューズ３０１１およびヒューズ３０１２が設けられ、アース側の電極パターン１０３１および電極パターン１０４１と多段の電極膜２０との間を同電位にするためのヒューズ３０２１およびヒューズ３０２２が設けられているため、ヒューズ３０１１、３０１２、３０２１、３０２２が接続されている間は各電極膜２０と電極パターン１０１１、１０２１、１０３１、１０４１との間に静電気が蓄積されることを防止でき、各電極膜２０と電極パターン１０１１、１０２１、１０３１、１０４１との間のスティッキング現象を抑制することが可能となる。
【００３５】
また、製造工程において静電気の影響がなくなった段階以降で、ヒューズ３０１１、３０１２、３０２１、３０２２を切断することによって、各電極膜２０と電極パターン１０１１、１０２１、１０３１、１０４１との間の導通を一括して解除でき、複数の電極膜２０があっても容易に非導通状態にしてフィルタ装置を構成できるようになる。
【００３６】
図１５は、電極膜のBeam長とPull-In電圧との関係を示す図である。ここでは、電極膜を形成する際の犠牲膜の厚さが３０ｎｍ、電極膜の厚さ（Beam膜厚）が１．０μｍである。電極膜のBeam長が長いほどPull-In電圧は低くなっているが、ヒューズが設けられていない場合にはBeam長が１３μｍ以上になると電極膜が静電気によってスティッキング現象を起こし、ショートを起こしてしまう。一方、ヒューズが設けられている場合には、Beam長が１３μｍ以上になってもスティッキング現象を起こさず、所定のPull-In電圧を保つことができるようになっている。
【産業上の利用可能性】
【００３７】
なお、上記説明した実施形態では、主としてフィルタ装置から成る半導体装置の例を説明したが、本発明はこれに限定されず、空間部を介して２つの電極パターンが対向配置される構成の半導体装置であれば、本実施形態のヒューズを適用することで静電気による悪影響を防止することが可能である。特に、ＭＥＭＳ（Micro Electro Mechanical System）のような半導体製造技術を用いた微小素子へ適用すれば有効である。
【図面の簡単な説明】
【００３８】
【図１】本実施形態に係る半導体装置の主要部を説明する模式平面図である。
【図２】図１におけるａ−ａ’断面図である。
【図３】図１におけるｂ−ｂ’断面図である。
【図４】図１におけるｃ−ｃ’断面図である。
【図５】他の構造から成る半導体装置を説明する模式平面図である。
【図６】図５におけるａ−ａ’断面図である。
【図７】図５におけるｂ−ｂ’断面図である。
【図８】図５におけるｃ−ｃ’断面図である。
【図９】保護膜が覆われた状態を説明する模式断面図である。
【図１０】本実施形態に係る半導体装置の製造方法を順に説明する模式断面図（その１）である。
【図１１】本実施形態に係る半導体装置の製造方法を順に説明する模式断面図（その２）である。
【図１２】本実施形態に係る半導体装置の製造方法を順に説明する模式断面図（その３）である。
【図１３】本実施形態に係る半導体装置の適用例を説明する模式平面図である。
【図１４】本実施形態に係る半導体装置の適用例の基本構成を示す模式平面図である。
【図１５】電極膜のBeam長とPull-In電圧との関係を示す図である。
【符号の説明】
【００３９】
１…半導体装置、１０…電極パターン、１１…取り付けパターン、２０…電極膜、２０ａ…パターン、２１…取り付けパターン、３０…ヒューズ、１０１…第１電極パターン、１０２…第２電極パターン、１１１…取り付けパターン、１１２…取り付けパターン、１２１…取り付けパターン、１２２…取り付けパターン、３０１…ヒューズ、３０２…ヒューズ、Ｇ…空間部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005260398.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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