(57)【要約】【課題】プリアディング手法を用いたデジタルフィルタにおいて、高集積回路化が可能な半導体記憶装置の実現を図ること。【解決手段】メモリセルアレイは、行方向および列方向に２次元マトリクス状に配列された複数のメモリセル２０からなる。メモリセルアレイの行アドレスを選択するワード線３４群と、その列アドレスを選択するビット線３５群及びビット線３６群とを備えている。列方向に配列されるメモリセルのうち奇数番目のメモリセルはスイッチ２１を介してビット線３６に接続され、その偶数番目のメモリセルはスイッチ２１を介してビット線３５に接続されている。行デコーダ３１、３２などを用いて、ワード線３４群のうちの２つのワード線を所定の条件で同時に選択し、この選択されたメモリセル２０の格納データを、ビット線３５群とビット線３６群とに同時に読み出すようになっている。【選択図】図１
2005310250.tif 000002
【特許請求の範囲】
【請求項１】
行方向および列方向に２次元マトリクス状に配列された複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイの行アドレスを選択するワード線群と、
列方向に配列されるメモリセルのうち奇数番目のメモリセルと接続自在であって、前記メモリセルアレイの列アドレスを選択する第１のビット線群と、
列方向に配列されるメモリセルのうち偶数番目のメモリセルと接続自在であって、前記メモリセルアレイの列アドレスを選択する第２のビット線群と、
前記第１および第２のビット線群上の各出力データを、それぞれ出力するセンスアンプ群と、
前記ワード線群のうちの２つのワード線を所定の条件で同時に選択し、この選択に応じて選択されたメモリセルに格納されるデータを、前記第１のビット線群と前記第２のビット線群とに同時に読み出す読み出し手段と、
を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記読み出し手段は、
前記ワード線群のうちの所定の１つのワード線を選択する信号を生成して出力する第１の行デコーダと、
前記ワード線群のうちの所定の他の１つのワード線を選択する信号を生成して出力する第２の行デコーダと、
前記両行デコーダから出力される対応する各出力信号の論理和演算をそれぞれ行う複数のオア回路と、を備え、
前記複数のオア回路の各出力信号を前記ワード線群の各ワード線にそれぞれ供給するようになっていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２の行デコーダはそれぞれ第１および第２のシフトレジスタで構成され、
前記各シフトレジスタの最終段のフリップフロップの出力は初段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、
かつ、前記第１のシフトレジスタと前記第２のシフトレジスタのデータが循環する方向は、お互いに逆方向であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、１行目、（（Ｎ／２）＋１）行目、２行目、（（Ｎ／２）＋２）行目、・・・Ｉ行目、（（Ｎ／２）＋Ｉ）行目、・・・（（Ｎ／２）−１）行目、（Ｎ−１）行目、（Ｎ／２）行目、Ｎ行目という順序で並ぶＮ行から構成され、
前記第１および第２のシフトレジスタは、それぞれ、Ｎ行の半数のフリップフロップを直列に接続して構成され、
かつ、前記シフトレジスタの各フリップフロップは選択部をそれぞれ有し、１番目の選択部は１行目と（（Ｎ／２）＋１）行目のうちのいずれか一方を選択でき、２番目の選択部は２行目と（（Ｎ／２）＋２）行目のうちのいずれか一方を選択でき、以下Ｉ番目の選択部はＩ行目と（（Ｎ／２）＋Ｉ）行目のうちのいずれか一方を選択できるようになっていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
請求項１乃至請求項４うちのいずれかに記載の半導体記憶装置と
前記半導体記憶装置から出力される第１の出力と第２の出力を加算する加算手段と、
前記加算手段で加算された出力信号と係数を乗算する乗算手段と、
前記乗算手段で乗算された乗算結果を累積加算する累積加算手段と、
を備えていることを特徴とするデジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルポート型のメモリセルからなる半導体記憶装置とそれを利用したデジタルフィルタに関し、特に、ΔΣ型ＤＡコンバータのインターポレーションフィルタとして用いられるデジタルフィルタ等を構築する際に好適な半導体記憶装置とそれを利用したデジタルフィルタに関するものである。
【背景技術】
【０００２】
従来、ΔΣ型ＤＡコンバータのようなオーバーサンプルリング型ＤＡコンバータのインターポレーションデジタルフィルタ(Interpolation Digital Filter)として、下記の（１）式に示すような演算を行うハーフバンド(Half Band) のＦＩＲフィルタ(Finite Impulse Response Filter)が知られている。
【０００３】
【数１】
2005310250.tif 000003
【０００４】
上記の（１）式に示されるような演算は、最新の時系列データＸが入力されてから、次に最新の時系列データが入力されるまでの１サイクルの間に、図８の示すように、予め記憶装置（メモリ）７に記憶しておいた時系列データＸ（ｚ-k）（ｋはすなわちそのデータが記憶装置に何サイクル記憶保持されていたかを示す）をその記憶装置７から読み出し、その読み出した時系列データＸ（ｚ-k）に所定の係数ｈ2k-1を乗じ、その乗算結果を累積加算することにより可能である。このとき, 累積加算されるデータの総数は任意の偶数ｎ個である。
【０００５】
ここで、デジタルフィルタを実現する際に、時間対称な係数をもつＦＩＲフィルタの性質を利用して上記の（１）式を下記の（２）式に示すように変形し、同じ係数を乗ずる２個のデータを先に加算し、その後に加算結果に係数を乗ずることで乗算回数を半減することができる。
ここでいう時間対象な係数とは、（１）式の条件にあるようにｈn+m ＝ｈn-m （ただし、ｎは偶数、ｍは０か正の整数）となるようなｈn を中心に対称である係数をさす。以後、この手法をプリアディングと呼ぶ。
下記の（２）式は係数の時系列的な対称性を利用しているので、ハーフバンドＦＩＲフィルタに限らず係数が時系列的に対称な特徴を持つデジタルフィルタすべてにおいて同様に乗算回数の半減が可能である。
【０００６】
【数２】
2005310250.tif 000004
【０００７】
上記の（２）式に示されるような演算は、図９に示すように、予め記憶装置１２に記憶しておいた時系列データＸ（ｚ-k）とＸ（ｚ-(n-k+1)）とを２つ同時に読み出し、その読み出しておいた時系列データＸ（ｚ-k）とＸ（ｚ-(n-k+1)）とを加算し、その加算結果に所定の係数ｈ2k-1を乗じ、その乗算結果を累積加算することにより行われる。
１サイクルという時間的な制限があるなか、乗算回数を半減することは、ＦＩＲフィルタを構成するのに以下のいずれかの利点を生かしたフィルタのハード設計を行うことができる。
【０００８】
（１）演算回数を増やしてＦＩＲタップ数を多くでき、ＦＩＲフィルタの特性の高性能化に有利である。
（２）同一のハードウエアを多チャンネルで時分割利用する場合に、演算時間が短くなるので余った演算時間を他チャンネルの演算時間に割り当てることによって、多チャンネルハードウエアの共通化、集積回路化に有利である。
（３）同一のハードウエアを多チャンネルで時分割利用する場合に、演算時間が短くなるのでＦＩＲフィルタの高速化に有利である。
【０００９】
以上のようなデジタルフィルタに使用される半導体記憶装置について、以下に述べる。半導体記憶装置に記憶されている任意の偶数ｎ個の時系列データＸに対して上記の（２）式で示されるデジタルフィルタを実現する場合には、図１０のタイミングチャートに示すようになる。
すなわち、図１０に示すように、クロック信号ＣＬＫ１で示される１サイクル中に、（（ｎ／２）−１）回エッジのあるクロック信号ＣＬＫ２に応じて、半導体記憶装置１２から時系列データを出力Ａ及びＢとして２つづつ、つまりＸ（ｚ-(n/2)）とＸ（ｚ-(n/2+1)）、Ｘ（ｚ-(n/2-1)）とＸ（ｚ-(n/2+2)）、・・・Ｘ（ｚ-1）とＸ（ｚ-n）など同じ係数を乗ずべきデータ対を同時に加算器に出力する必要がある。
【００１０】
このような半導体記憶装置の一例として、図１１に示すようなものが知られている（例えば、特許文献１参照）。
この半導体記憶装置は、図１１および図１２に示すように、デュアルポートと呼ばれる２系統の出力を持ったメモリセル１７でメモリセルアレイを構成している。このデュアルポート型のメモリセル１７は、図１３に示すシングルポート型のメモリセル２０に対して、図１２に示すように１つのメモリセルが２系統の取り出し口を持っており、２系統のビット線を接続するとそのどちらからもデータを取り出すことができる。
【００１１】
図１１に示す半導体記憶装置は、ｎ個の時系列データを記憶可能なデュアルポート型のメモリセル１７を用いてメモリセルアレイを構成し、ワード線群のワード線を選択する行デコーダを２系統具備している。２系統の行デコーダは、第１の行デコーダ２２と第２の行デコーダ２３からなり、それぞれの出力を第１のワード線２４群と、第２のワード線２５とに供給するようになっている。
【００１２】
各メモリセル１７は、スイッチ１８、１９を有し、そのスイッチ１８はワード線２４上の信号によりオンオフ制御され、そのスイッチ１９はワード線２５上の信号によりオンオフ制御されるようになっている。
すなわち、各行方向に配列されるメモリセル１７のスイッチ１８は、ワード線２４群のうちのあるワード線２４の信号によってのみオンとなり、その各行方向に配列されるメモリセル１７のスイッチ１９は、ワード線２５群のうちのあるワード線２５の信号によってのみオンとなるように構成されている。
【００１３】
また、メモリセル１７のスイッチ１８はビット線２７と接続され、メモリセル１７のスイッチ１９はビット線２６と接続されている。さらに、各ビット線２６にはセンスアンプ２８がそれぞれ接続され、各ビット線２７にはセンスアンプ２９が接続されている。
すなわち、第１のワード線２４群内で選択されたメモリセル１７のデータは、メモリセルアレイ内の行方向に並んでいるすべてのメモリセル１７のスイッチ１８のオンにより接続された第１のビット線２７から前半部分（ここではＸ（ｚ-1）からＸ（ｚ-(n/2)））として第１のセンスアンプ２９を介して出力される。
【００１４】
一方、第２のワード線２５群内で選択されたメモリセル１７のデータは、メモリセルアレイ内の行方向に並んでいるすべてのメモリセル１７のスイッチ１９のオンにより接続された第２のビット線２６から後半部分（ここではＸ（ｚ-(n/2+1)）からＸ（ｚ-n））として第２のセンスアンプ２８を介して出力される。
ここで、あるアドレスのメモリセルに格納されたデータはプリアディングによって加算される時系列データの前半部分にもなり、後半部にもなる。前半部分として演算されるときの出力と後半部分として演算される時の出力とをそれぞれを別に持つために、デュアルポートセルを使用し、プリアディングに必要なデータ対の同時出力を可能にしていた。
【特許文献１】特開２００２−１３３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、多数のメモリセルから構成されるメモリセルアレイを備えた半導体記憶装置では、メモリセルアレイの規模が大きくなればなるほど、個々のメモリセルの面積が小さい方が集積回路化には有利となる。
しかし、特許文献１に記載の半導体記憶装置では、メモリセルがデュアルポート型のメモリセルのために、メモリセルの取り出し口が２系統となり、その分面積が大きく集積回路化、省面積化に不向きである。
そこで、本発明の目的は、上記の点に鑑み、高集積回路化が可能であるプリアディング用の２出力が得られる半導体記憶装置、およびその半導体記憶装置を含む小面積なデジタルフィルタを提供することにある。
【課題を解決するための手段】
【００１６】
本発明者は前記課題を解決するために、デュアルポート型のメモリセルよりも面積の小さい、シングルポート型のメモリセルを用いてメモリセルアレイのプリアディング用の２出力を得られる半導体記憶装置の構成と、それにともなう行デコーダの小規模な構成とを見出し、以下のような構成からなる本発明を完成するに至った。
【００１７】
すなわち、請求項１に係る発明は、行方向および列方向に２次元マトリクス状に配列された複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイの行アドレスを選択するワード線群と、列方向に配列されるメモリセルのうち奇数番目のメモリセルと接続自在であって、前記メモリセルアレイの列アドレスを選択する第１のビット線群と、列方向に配列されるメモリセルのうち偶数番目のメモリセルと接続自在であって、前記メモリセルアレイの列アドレスを選択する第２のビット線群と、前記第１および第２のビット線群上の各出力データを、それぞれ出力するセンスアンプ群と、前記ワード線群のうちの２つのワード線を所定の条件で同時に選択し、この選択に応じて選択されたメモリセルに格納されるデータを、前記第１のビット線群と前記第２のビット線群とに同時に読み出す読み出し手段と、を備えている。
【００１８】
請求項２に係る発明は、請求項１に記載の半導体記憶装置において、前記読み出し手段は、前記ワード線群のうちの所定の１つのワード線を選択する信号を生成して出力する第１の行デコーダと、前記ワード線群のうちの所定の他の１つのワード線を選択する信号を生成して出力する第２の行デコーダと、前記両行デコーダから出力される対応する各出力信号の論理和演算をそれぞれ行う複数のオア回路と、を備え、前記複数のオア回路の各出力信号を前記ワード線群の各ワード線にそれぞれ供給するようになっている。
このような構成によれば、必要な２出力を得ることのできる半導体記憶装置を、シングルポート型のメモリセルからなるメモリセルアレイで実現でき、高集積回路化が可能となる。
【００１９】
請求項３に係る発明は、請求項２に記載の半導体記憶装置において、前記第１および第２の行デコーダはそれぞれ第１および第２のシフトレジスタで構成され、前記各シフトレジスタの最終段のフリップフロップの出力は初段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、かつ、前記第１のシフトレジスタと前記第２のシフトレジスタのデータが循環する方向は、お互いに逆方向である。
ここで、循環する方向がお互いに逆方向とは、どちらかの行デコーダが上位の行の方向に順次選択してゆくとすると、もう一方の行デコーダが下位の行の方向に順次選択してゆくことを意味する。
このような構成によれば、複雑な行デコーダを有することなくメモリセルアレイの行に対して順次読み出しが可能である。
【００２０】
請求項４に係る発明は、請求項３に記載の半導体記憶装置において、前記メモリセルアレイは、１行目、（（Ｎ／２）＋１）行目、２行目、（（Ｎ／２）＋２）行目、・・・Ｉ行目、（（Ｎ／２）＋Ｉ）行目、・・・（（Ｎ／２）−１）行目、（Ｎ−１）行目、（Ｎ／２）行目、Ｎ行目という順序で並ぶＮ行から構成され、前記第１および第２のシフトレジスタは、それぞれ、Ｎ行の半数のフリップフロップを直列に接続して構成され、かつ、前記シフトレジスタの各フリップフロップは選択部をそれぞれ有し、１番目の選択部は１行目と（（Ｎ／２）＋１）行目のうちのいずれか一方を選択でき、２番目の選択部は２行目と（（Ｎ／２）＋２）行目のうちのいずれか一方を選択でき、以下Ｉ番目の選択部はＩ行目と（（Ｎ／２）＋Ｉ）行目のうちのいずれか一方を選択できるように構成するようにした。
このような構成によれば、行デコーダの選択先がＮ／２だけ離れた行に選択部の選択を変えるだけで移動でき、サイクル開始時に行デコーダの選択開始行（シフトレジスタのシフト開始行）を記憶しておく回路を必要とせず回路規模を小型化できる。
【００２１】
請求項５に係る発明は、請求項１乃至請求項４うちのいずれかに記載の半導体記憶装置と前記半導体記憶装置から出力される第１の出力と第２の出力を加算する加算手段と、前記加算手段で加算された出力信号と係数を乗算する乗算手段と、前記乗算手段で乗算された乗算結果を累積加算する累積加算手段と、を備えている
このような構成によれば、プリアディング手法のデジタルフィルタを小面積な回路で実現できる。
【発明の効果】
【００２２】
以上のような構成からなる本発明では、メモリセルアレイをシングルポート型のメモリセルで構成できるので、従来回路と比べて集積回路化が可能となり、行デコーダの構成においては行デコーダの選択開始行を記憶しておく回路等を必要とせず回路規模を削減できる。
このため、本発明によれば、プリアディング手法を用いたデジタルフィルタにおいて高集積回路化が可能な半導体記憶装置が実現できる上に、小面積なデジタルフィルタが実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照して具体的に説明する。
（半導体記憶装置の第１実施形態）
本発明の半導体記憶装置の第１実施形態の概略構成について、図１を参照しながら説明する。
この半導体記憶装置の第１実施形態は、図１に示すように、シングルポート型の複数のメモリセル２０が行方向（図中の横方向）および列方向（図中の縦方向）に２次元マトリクス状に配置されたメモリセルアレイを備えている。
【００２４】
メモリセル２０の配列に対応して、その行方向には、メモリセルアレイの行アドレスを選択するためのワード線３４群が、それぞれ配列されている。また、その列方向には、メモリセルアレイの列アドレスを選択するためのビット線３５群とビット線３６群とがそれぞれ配列されている。
ここで、ビット線３５とビット線３６とは、両者で１組のビット線を形成し、これによりメモリセルアレイの列アドレスを選択するようになっている。
【００２５】
各列方向に配列される各メモリセル２０は、図１および図２に示すように、スイッチ２１を介してビット線３５とビット線３６に交互に接続されている。すなわち、図２に示すように、列方向に配列される各メモリセル２０に対して、時系列に順番に格納されたデータに対して交互になるように、ビット線３５とビット線３６とが、各メモリセル２０に交互に接続されている。
【００２６】
各ビット線３５の先端には、その各ビット線３５上に読み出されたデータを出力するためのセンスアンプ３７がそれぞれ設けられている。また、各ビット線３６の先端には、その各ビット線３６上に読み出されたデータを出力するためのセンスアンプ３８がそれぞれ設けられている。そして、センスアンプ３７、３８から所望のデータ対３９が得られるようになっている。
【００２７】
また、この第１実施形態では、ワード線３４群のうちの所定の２つのワード線３４を使用して２つの行アドレスを選択（指定）するために、行デコーダ３１と、行デコーダ３２と、その両行デコーダ３１、３２の対応する各出力の論理和演算を行う複数のオア回路３３とを備え、その各オア回路３３の各出力を対応する各ワード線３４に供給するようになっている。そして、その各ワード線３４上の信号に従って、各メモリセル２０に対応する各スイッチ２１がオンオフ制御されるようになっている。
【００２８】
このような構成からなる第１実施形態によれば、必要な２出力を得ることのできる半導体記憶装置をシングルポート型からなるメモリセルのメモリセルアレイで実現でき、高集積回路化が可能となる。以下にその理由を説明する。
上記の（２）式より同時出力が必要とされる時系列データＸ（ｚ-k）とＸ（ｚ-(n-k+1)）に着目すると、データの総数であるｎは偶数であるので、ｋが偶数の場合（ｎ−ｋ＋１）は奇数、ｋが奇数の場合（ｎ−ｋ＋１）が偶数である。
【００２９】
すなわち、ある時間において半導体記憶装置が出力すべき第１のデータが奇数番目であるならば、対になる第２のデータは偶数番目、また第１のデータが偶数番目であるならば、対になる第２のデータは奇数番目である。プリアディングに必要なデータ対は両方とも奇数番目もしくは両方とも偶数番目になることはない。
したがって、メモリセルアレイにおいて、奇数番目のメモリセル群、偶数番目のメモリセル群でそれぞれビット線を有することによって従来技術と同様に必要な２系列出力データを取り出すことができる。
【００３０】
すなわち、この第１実施形態によれば、ワード線３４群中で２つの出力を得るために２アドレスが選択される。しかし、この２アドレスに格納されている２つのデータは必ず奇数番目と偶数番目のメモリセル２０であるので、異なるビット線３５、３６からそれぞれ出力される。このため、１つのビット線群に対して２つのアドレスが選択されても、出力データがぶつかることはない。
また、メモリセルアレイの行方向に対してデータが時系列に格納された場合（図２参照）、１組のビット線が交互に接続される形となる。さらに、メモリセルアレイに格納されたデータが時間的に連続するデータと同じビット線を共有しない方法であれば、データの格納方法は行方向に時系列でなくとも任意にできる。
【００３１】
次に、図１に示すメモリセル２０などの具体的な構成について、図３を参照して説明する。
図３は、メモリセル２０としてＭＯＳトランジスタを使用して集積回路化したものであり、スタティック・ランダムアクセスメモリ（ＳＲＡＭ）回路で構成した例である。
通常、ＳＲＡＭ回路では、図３に示すように、メモリセルアレイを構成する各メモリセルはインバータ２０ａおよびインバータ２０ｂからなり、正論理出力と負論理出力を１組とした１系統の出力を持つようになっている。
【００３２】
従って、シングルポート型のメモリセルでは、図示のようにＭＯＳトランジスタ２１ａ，２１ｂからなるスイッチを２個有し、そのＭＯＳトランジスタ２１ａ，２１ｂの各ゲートが対応するワード線３４にそれぞれ接続されている。そして、ビット線３５ａ，３５ｂのレベル差、およびビット線３６ａ，３６ｂのレベル差を、接続されたセンスアンプ３７、３８でそれぞれ増幅し、「Ｈ」レベルまたは「Ｌ」レベルのデジタル信号出力３９として出力するようになっている。
【００３３】
このように、図３に使用されるシングルポート型のメモリセルは、デュアルポート型のメモリセルに比べて１系統取り出し口が少ない。シングルポート型のメモリセルでは、通常、１系統の取り出し口に対して２つのＭＯＳトランジスタが必要である。このため、２つのＭＯＳトランジスタを省略できるシングルポート型のメモリセルで構成する場合には、デュアルポート型のメモリセルで構成する場合に比べて、約２／３の面積で記憶回路のメモリセルアレイを実現することが可能となった。
なお、図３はＳＲＡＭ回路による例であるが、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）回路でも実現するようにしても良い。
【００３４】
次に、図１に示す行デコーダ３１および行デコーダ３２の具体的な構成について、図４を参照して説明する。
行デコーダ３１は、図４に示すようなシフトレジスタからなる。すなわち、（Ｎ／２）個のフリップフロップ回路（ＦＦ回路）４１を直列に接続させるとともに、その最終段のＦＦ回路４１の出力を初段のＦＦ回路４１の入力側に帰還させ、かつ、各ＦＦ回路４１からの各出力を取り出すようになっている。また、各ＦＦ回路４１には、第１の方向基準クロック信号（以下、クロック信号）ＣＬＫＡがそれぞれ供給されるとともに、初段のＦＦ回路４１にはリセット信号ＲＥＳＥＴがインバータ４２を介して供給され、初段以外のＦＦ回路４１にはリセット信号ＲＥＳＥＴがそのまま供給されるようになっている。
【００３５】
すなわち、各ＦＦ回路４１には前段のＦＦ回路４１の出力とクロック信号ＣＬＫＡとが入力され、そのクロック信号ＣＬＫＡに同期してＦＦ回路４１の出力を順次シフトするとともに、最終段のＦＦ回路４１の出力が初段のＦＦ回路４１に入力され、ＦＦ回路４１の出力が循環するようになっている。ここで、クロック信号ＣＬＫＡは、所定周期を有する方形波が、１サイクル中に（（Ｎ／２）−１）回だけ繰り返される信号である。
【００３６】
このように構成される行デコーダ３１では、初期状態において（リセット信号ＲＥＳＥＴによりリセットされたとき）、連結されたＮ個のＦＦ回路４１のうち初段のＦＦ回路４１だけ「Ｈ」レベルが設定され、それ以外のＦＦ回路４１は「Ｌ」レベルにが設定される。このため、クロック信号ＣＬＫＡに同期してその「Ｈ」レベルがＦＦ回路４１を順次シフトしてゆき、クロック信号ＣＬＫＡに同期して現在選択されているワード線よりも１つ下位のワード線を順次選択することになる。
【００３７】
行デコーダ３２は、図４に示すようなシフトレジスタからなる。すなわち、（Ｎ／２）個のフリップフロップ回路（ＦＦ回路）回路４３を直列に接続させるとともに、その最終段のＦＦ回路４３の出力を初段のＦＦ回路４３の入力側に帰還させ、かつ、各ＦＦ回路４３からの各出力を取り出すようになっている。また、各ＦＦ回路４３には、第２の方向基準クロック信号（以下、クロック信号）ＣＬＫＢが供給されるとともに、初段のＦＦ回路４３にはリセット信号ＲＥＳＥＴがインバータ４４を介して供給され、初段以外のＦＦ回路４３にはリセット信号ＲＥＳＥＴがそのまま供給されるようになっている。
【００３８】
すなわち、各ＦＦ回路４３には前段のＦＦ回路４３の出力とクロック信号ＣＬＫＢとが入力され、そのクロック信号ＣＬＫＢに同期してＦＦ回路４３の出力を順次シフトするとともに、最終段のＦＦ回路４３の出力が初段のＦＦ回路４３に入力され、ＦＦ回路４３の出力が循環するようになっている。ここで、クロック信号ＣＬＫＢは、クロック信号ＣＬＫＡと同一の周期を有する方形波が、１サイクル中に（（Ｎ／２）−１）回だけ繰り返される信号である。
【００３９】
このように構成される行デコーダ３２では、初期状態において、連結されたＮ個のＦＦ回路４３のうち初段のＦＦ回路４３だけ「Ｈ」レベルが設定され、それ以外のＦＦ回路４３は「Ｌ」レベルにが設定される。このため、クロック信号ＣＬＫＢに同期してその「Ｈ」レベルがＦＦ回路４３を順次シフトしてゆき、クロック信号ＣＬＫＢに同期して現在選択されているワード線よりも１つ上位（行デコーダ３１とは反対方向）のワード線を順次選択することになる。
なお、行デコーダ３１の各出力と行デコーダ３２の対応する各出力とは、図１に示す複数のオア回路３３のうちの対応する各オア回路３３にそれぞれ供給されるようになっている。
【００４０】
（半導体記憶装置の第２実施形態）
本発明の半導体記憶装置の第２実施形態の構成について、図５など参照しながら説明する。
この半導体記憶装置の第２実施形態は、図１に示す第１実施形態を基本とするものであり、メモリセルアレイの行を選択（指定）する行デコーダとして、図５に示すように、図４に示す行デコーダ３１、３２に、選択回路６１、６２と選択制御回路６３、６４とをそれぞれ追加するようにしたものである。
また、この第２実施形態では、メモリセルアレイのワード線（行アドレス）が、１行目、（（Ｎ／２）＋１）行目、２行目、（（Ｎ／２）＋２）行目、・・・Ｉ行目、（（Ｎ／２）＋Ｉ）行目、・・・（（Ｎ／２）−１）行目、（Ｎ−１）行目、（Ｎ／２）行目、Ｎ行目という順序で並ぶＮ行から構成されるようになっている。
【００４１】
行デコーダ３１、３２は、図４に示す行デコーダ３１、３２の構成と同一であるので、同一の構成要素には同一符号を付してその説明は省略する。
選択回路６１は、図５に示すように、スイッチ４９群とスイッチ５０群とからなり、その各組のスイッチ４９、５０により、行デコーダ３１を構成する各ＦＦ回路４１の各出力を選択的に取り出すようになっている。すなわち、選択回路６１の選択部であるスイッチ４９、５０は、メモリセルアレイ上に隣り合う、順番的には（Ｎ／２）離れた２つの行のどちらかを選択するようになっている。
【００４２】
さらに、図５を参照して詳述すると、行デコーダ３１の初段のＦＦ回路４１に係るスイッチ４９、５０は、スイッチ４９が閉じたときにＮ行目を選択でき、スイッチ５０を閉じたときにＮ／２行目を選択できるようになっている。また、行デコーダ３１の２段目のＦＦ回路４１に係るスイッチ４９、５０は、スイッチ４９を閉じたときに（Ｎ−１）行目を選択でき、スイッチ５０を閉じたときに（（Ｎ／２）−１）行目を選択できるようになっている。そして、行デコーダ３１の最終段のＦＦ回路４１に係るスイッチ４９、５０は、スイッチ４９を閉じたときに（（Ｎ／２）＋１）行目を選択でき、スイッチ５０を閉じたときに１行目を選択できるようになっている。
【００４３】
選択制御回路６３は、スイッチ４９群とスイッチ５０群とを選択的にオンオフ制御するものである。このために、選択制御回路６３は、図５に示すように、クロック信号ＣＬＫ１と行デコーダ３１の最終段のＦＦ回路４１の出力との論理和演算を行うオア回路５３と、オア回路５３の出力信号を入力してスイッチ４９群とスイッチ５０群とを選択的にオンオフ制御させる信号を生成するトグルフリップフロップ回路（ＴＦＦ回路）５４とを備えている。
選択回路６２は、図５に示すように、スイッチ５１群とスイッチ５２群とからなり、その各組のスイッチ５１、５２により、行デコーダ３２を構成する各ＦＦ回路４３の各出力を選択的に取り出すようになっている。
【００４４】
さらに、図５を参照して詳述すると、行デコーダ３２の初段のＦＦ回路４３に係るスイッチ５１、５２は、スイッチ５１を閉じたときに（（Ｎ／２）＋１）行目を選択でき、スイッチ５２を閉じたときに１行目を選択できるようになっている。また、行デコーダ３２の最終段の１つ前のＦＦ回路４３に係るスイッチ５１、５２は、スイッチ５１を閉じたときに（Ｎ−１）行目を選択でき、スイッチ５２を閉じたときに（（Ｎ／２）−１）行目を選択できるようになっている。そして、行デコーダ３２の最終段のＦＦ回路４３に係るスイッチ５１、５２は、スイッチ５１を閉じたときにＮ行目を選択でき、スイッチ５２を閉じたときに（Ｎ／２）行目を選択できるようになっている。
【００４５】
選択制御回路６４は、スイッチ５１群とスイッチ５２群とを選択的にオンオフ制御するものである。このために、選択制御回路６４は、図５に示すように、クロック信号ＣＬＫ１と行デコーダ３２の初段のＦＦ回路４３の出力との論理和演算を行うオア回路５５と、オア回路５５の出力信号を入力してスイッチ５１群とスイッチ５２群とを選択的にオンオフ制御させる信号を生成するＴＦＦ回路５６とを備えている。
そして、選択回路６１で選択される行デコーダ３１のＦＦ回路４１の各出力と、選択回路６２で選択される行デコーダ３１のＦＦ回路４１の各出力とは、オア回路によって論理和演算されたものが、行を選択するワード信号として使用されるようになっている。
【００４６】
次に、図５に示すような構成からなる第２実施形態の行デコーダの動作例について、図６を参照して説明する。
図６に示すように、クロック信号ＣＬＫ１が立ち下がると、これにより選択制御回路６３は選択回路６１のスイッチ５０群をオンにする。このため、行デコーダ３１の初段のＦＦ回路４１の出力により、（Ｎ／２）番目の行アドレスに対応するワード線が選択されるとともに、その行のメモリセルが選択され、その選択された各メモリセルに記憶されているデータＸ（Ｎ／２）が出力される。
【００４７】
次に、クロック信号ＣＬＫＡの１クロックが経過すると、そのクロック信号ＣＬＫＡに同期してその初段のＦＦ回路４１の出力である「Ｈ」レベル信号が次段のＦＦ回路４１にシフトされて１つ下位のアドレス行である（（Ｎ／２）−１）行が選択され、上記と同様にデータＸ（Ｎ／２−１）が読み出される。
そして、図６に示すように、クロック信号ＣＬＫＡのクロックがなくなるまで上記手順が繰り返され、最下位アドレス行に対応するメモリセルに記憶されているデータＸ（１）が読み出されたところでアドレス行の選択及びデータの読み出しが終了する。
【００４８】
一方、これらの動作に並行して、図６に示すように、クロック信号ＣＬＫ１が立ち下がると、これにより選択制御回路６４は選択回路６１のスイッチ５１群をオンにする。このため、行デコーダ３２の初段のＦＦ回路４３の出力により、（（Ｎ／２）＋１）番目の行アドレスに対応するワード線が選択されるとともに、その行のメモリセルが選択され、その選択された各メモリセルに記憶されているデータＸ（Ｎ／２＋１）が出力される。
【００４９】
次に、クロック信号ＣＬＫＢの１クロックが経過すると、そのクロック信号ＣＬＫＢに同期してその初段のＦＦ回路４３の出力である「Ｈ」レベル信号が次段のＦＦ回路４３にシフトされて１つ上位のアドレス行である（（Ｎ／２）＋２）番目の行が選択され、上記と同様にデータＸ（Ｎ／２＋２）が読み出される。
そして、図６に示すように、クロック信号ＣＬＫＢが（（Ｎ／２）−１）クロック目になるまで上記手順が繰り返され、クロック信号ＣＬＫＢが（（Ｎ／２）−１）クロック目になったとき、つまり、このサイクルでは（（Ｎ／２）＋１）番目の行からスタートした時でのＮ行目に、最新のデータであるＸ（Ｎ）が書き込まれ、同時に読み出される。
【００５０】
その後、図６に示すように、クロック信号ＣＬＫＢが２クロック入力されると、ＦＦ回路４３の「Ｈ」レベルはあと２回シフトをする。そのうちクロック信号ＣＬＫＢの１回目のクロックでは、最上位のＦＦ回路４３から更に最上位にシフトする。このため、選択制御回路６４のＴＦＦ回路５６の出力ＱＡが「Ｈ」レベルから「Ｌ」レベルになり、スイッチ５２群がオンになり、選択回路６２は１行目のアドレスを選択する。さらに、クロック信号ＣＬＫＢの２回目のクロックでは、選択回路６２が２行目の行アドレスを選択し、このサイクルの動作を終了する。
【００５１】
その後、次のサイクルが始まったとすると、図６に示すように、クロック信号ＣＬＫ１の立ち下がりにより選択制御回路６３のＴＦＦ回路５４の出力ＱＡが「Ｌ」レベルから「Ｈ」レベルになり、スイッチ４９群がオンとなり、選択回路６１は（（Ｎ／２）＋１）番目の行を選択する。そして、その選択された行のメモリセルに記憶されているデータＸ（Ｎ／２＋１）が出力される。
【００５２】
次に、クロック信号ＣＬＫＡの１クロックが経過したとすると、そのクロック信号ＣＬＫＡに同期してＦＦ回路４１の出力である「Ｈ」レベル信号がシフトされて１つ下位のアドレス行が選択されるが、（（Ｎ／２）＋１）番目の行に対応するＦＦ回路４１は最下位である。このため、そのＦＦ回路４１の出力がシフトする際に、選択制御回路６３は、スイッチ５０群をオンにする。この結果、選択回路６１は、（Ｎ／２）番目の行を選択し、上記と同様の手順でその選択された行のメモリセルからデータＸ（Ｎ／２）が読み出される。
【００５３】
そして、図６に示すように、クロック信号ＣＬＫＡのクロックがなくなるまで上記手順が繰り返され、最下位アドレス行に対応するメモリセルに記憶されているデータＸ（２）が読み出されたところでアドレス行の選択及びデータの読み出しが終了する。
一方、これらの動作に並行して、図６に示すように、クロック信号ＣＬＫ１が立ち下がると、選択制御回路６４のＴＦＦ回路５６の出力ＱＢが「Ｌ」レベルから「Ｈ」レベルになり、スイッチ５１群がオンとなり、選択回路６２は（（Ｎ／２）＋２）番目の行を選択する。そして、その選択された行のメモリセルに記憶されているデータＸ（Ｎ／２＋２）が出力される。
【００５４】
次に、クロック信号ＣＬＫＢの１クロックが経過したとすると、そのクロック信号ＣＬＫＢに同期してＦＦ回路４３の出力である「Ｈ」レベル信号がシフトされて１つ上位のアドレス行である（（Ｎ／２）＋３）番目の行が選択され、上記と同様の手順でデータＸ（Ｎ／２＋３）が読み出される。
そして、図６に示すように、クロック信号ＣＬＫＢが（（Ｎ／２）−１）クロック目になるまで上記手順が繰り返され、クロック信号ＣＬＫＢが（（Ｎ／２）−１）クロック目になったとき、このサイクルでは（（Ｎ／２）＋２）番目の行からスタートしたので１行目に最新のデータであるＸ（Ｎ＋１）が書き込まれ、同時にそれが読み出される。
【００５５】
その後、図６に示すように、クロック信号ＣＬＫＢが２クロック入力されると、ＦＦ回路４３の「Ｈ」レベルはあと２回シフトをする。クロック信号ＣＬＫＢの２回目のクロックにより、選択回路６２が３行目の行アドレスを選択し、この２回目のサイクルの動作を終了する。
以後、クロック信号ＣＬＫ１にしたがって各サイクルの動作が開始され、３回目のサイクルの動作は図６に示すようになり、４回目以後の各サイクルの各動作も上記と同様になる。
以上説明したように、この第２実施形態によれば、行デコーダ３１、３２の選択先がＮ／２だけ離れた行に選択回路６１、６２の選択動作により移動でき、サイクル開始時に行デコーダの選択開始行（シフトレジスタのシフト開始行）を記憶しておく回路を必要とせず回路規模を削減できる。
【００５６】
次に、その動作について、表１を参照して説明する。
行デコーダ３１が下位の行にシフトするとすると、ある任意の行Ａ行からＸ（ｚ-(n/2+1)）から出力を開始する。行デコーダの選択行は１サイクルに（（Ｎ／２）−１）回シフトするので、Ａ−（（Ｎ／２）−１）行に移動して選択終了となる。
次のサイクルにＸ（ｚ-(n/2+1)）を出力するには、（Ａ＋１）行から選択を開始する必要があるが、これは選択回路６１、６２の選択部分であるスイッチの切り替えて実現できる。
したがって、（（Ｎ／２）−１）回のシフト後にＮ／２行離れた行に選択先を変えられれば、必ず選択開始行を１行ごとにずらしていけるので、毎サイクルにおいて同一の順番のデータから選択を開始できる。
【００５７】
【表１】
2005310250.tif 000005
【００５８】
（デジタルフィルタの実施形態）
次に、本発明のデジタルフィルタの実施形態について、図７を参照して説明する。
図７は、本発明のデジタルフィルタの実施形態を使用したΔΣ型ＤＡコンバータの概略構成図である。
このΔΣ型ＤＡDAコンバータは、図７に示すように、インターポレーションフィルタ１、２及び３と、ΔΣ変調器４と、ローパスフィルタ５ａ及び５ｂとを備えている。
インターポレーションフィルタ１〜３は、それぞれ入力されるデジタル信号を補間して、サンプリング周波数を高くし、所定の周波数特性を有するデジタルフィルタである。ΔΣ変調器４はノイズシェーパとも呼ばれ、ノイズを高域に押し上げて、１ビットもしくは多ビットの密度変調されたＰＤＭ信号を出力する。
【００５９】
図７に示すブロック図では、デジタル信号は主に時分割されて同一のハードウエアで処理され、ΔΣ変調器４の出力で多チャンネルに分離される。チャンネルごとに分離された後に、それぞれローパスフィルタ５ａ及び５ｂで高域ノイズを除去し、アナログ信号を出力する。インターポレーションフィルタ１〜３はそれぞれデジタルフィルタで構成され、ハーフバンドＦＩＲフィルタでプリアディング方式をとっている。
【００６０】
インターポレーションフィルタ１〜３は、図７に示すように、それぞれ入力されたデジタル信号を記憶保持する記憶装置１２と、乗算する係数が記憶された係数記憶装置１１、プリアディングするための加算器１３、データに乗算して累積加算する加算器１６とレジスタ１５とを備えている。ここで、記憶装置１２としては、上述した半導体記憶装置の各実施形態が使用される。
【００６１】
このような構成からなるインターポレーションフィルタ１〜３では、（２）式に示すように、記憶装置１２に記憶されているデータＸ（ｚ-k）とＸ（ｚ-(n-k+1)）とを２つ同時に読み出し、その読み出したデータ対を加算器１３で加算し、その加算結果に所定の係数ｈ2k-1を乗じ、その加算結果を累積加算して、インターポレーションフィルタで補間されたデータＹ（ｚ）を出力するようになっている。
【００６２】
以上説明したように、本発明のデジタルフィルタの実施形態では、記憶装置として本発明の実施形態に係る記憶装置を用いることによって、効果的に半導体回路の面積の縮小を行うことができる。
特に、デジタルフィルタを高性能化する場合に合っては、通常デジタルフィルタのタップ数を増やす手法がとられ、扱う係数の総数とデータの数が多くなるため、記憶装置の小面積化の効果がより大きくなる。
また本発明は、入力される時系列データに時間対称な係数を乗じて出力を得るデジタルフィルタを用いる場合においては、ΔΣ型ＤＡコンバータに限らず、ΔΣ型ＡＤコンバータのデシメーションフィルタ等にも用いることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体記憶装置の第１実施形態の概略構成を示す図である。
【図２】この第１実施形態に係るメモリセルアレイとビット線の関係を説明する図である。
【図３】この第１実施形態に係るメモリセルアレイの具体的な構成を示す回路図である。
【図４】この第１実施形態に係る行デコーダの具体的な構成を示す回路図である。
【図５】本発明の半導体記憶装置の第２実施形態に係る行デコーダの具体的な構成を示す回路図である。
【図６】その第２実施形態に係る行デコーダの動作を説明するためのタイムチャートである。
【図７】本発明のデジタルフィルタの実施形態を利用したΔΣ型ＤＡコンバータの概略構成図である。
【図８】プリアディング手法を用いない場合のデジタルフィルタの概略図である。
【図９】プリアディング手法を用いたデジタルフィルタの概略図である。
【図１０】プリアディング手法を説明するためのタイミングチャートである。
【図１１】従来手法のデジタルフィルタに用いられる半導体記憶装置の概略構成図である。
【図１２】デュアルポート型のメモリセルの概略構成図である。
【図１３】シングルポート型のメモリセルの概略構成図である。
【符号の説明】
【００６４】
１２  記憶装置
２０  メモリセル
２１  スイッチ
３１、３２  行デコーダ
３３  オア回路
３４  ワード線
３５、３６  ビット線
３７、３８  センスアンプ
４１、４３  フリップフロップ回路（ＦＦ回路）
４９〜５２  スイッチ
６１、６２  選択回路
６３、６４  選択制御回路
【図１】
2005310250.tif 000006
【図２】
2005310250.tif 000007
【図３】
2005310250.tif 000008
【図４】
2005310250.tif 000009
【図５】
2005310250.tif 000010
【図６】
2005310250.tif 000011
【図７】
2005310250.tif 000012
【図８】
2005310250.tif 000013
【図９】
2005310250.tif 000014
【図１０】
2005310250.tif 000015
【図１１】
2005310250.tif 000016
【図１２】
2005310250.tif 000017
【図１３】
2005310250.tif 000018