(57)【要約】【課題】  複数ビットデータの書き込みと読み出しとが可能なＦＥＴ型強誘電体メモリセルおよびＦＥＴ型強誘電体メモリを提供する。【解決手段】  半導体層１４０のうち、上部電極１５０下方の半導体領域１４０ａと、上部電極１６０下方の半導体領域１４０ｂとの平面形状等を変化させて、半導体領域１４０ａ、１４０ｂの抵抗値を異ならせる。半導体領域１４０ａ、１４０ｂの抵抗値は、隣接する強誘電体層１３０の分極方向によっても変化する。０又は１に対応させる強誘電体層１３０の分極方向を決めておき、各上部電極１５０、１６０の下方領域毎に分極方向を制御すれば、１つのＦＥＴ型強誘電体メモリセル１００に２ビットのデータを書き込むことができる。書き込まれたデータによって半導体層１４０の抵抗値が異なるので、上部電極１５０、１６０間への読み出し電圧印加時に検出される電流値から、書き込まれているデータを識別して読み出すことができる。【選択図】  図１
2005310881.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体層の分極状態を制御することによりデータの書き込みが行われ、半導体層を流れる電流値を検出することによりデータの読み出しが行われるＦＥＴ型強誘電体メモリセルであって、
下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に形成された半導体層と、
前記半導体層上に形成された２以上の上部電極とを備え、
前記半導体層は、前記各上部電極に対応した領域を有し、
データ書き込み後における前記半導体層の各領域の抵抗値が、互いに異なることを特徴とするＦＥＴ型強誘電体メモリセル。
【請求項２】
前記上部電極の個数がｎであり、前記下部電極と前記上部電極との間に正又は負の書き込み電圧を個別に印加するとした場合、２のｎ乗とおりの印加電圧の組み合わせに対し、前記半導体層の抵抗値が全て異なることを特徴とする、請求項１に記載のＦＥＴ型強誘電体メモリセル。
【請求項３】
前記半導体層の領域うち２以上の領域で、平面形状が互いに異なることを特徴とする、請求項１に記載のＦＥＴ型強誘電体メモリセル。
【請求項４】
前記半導体層の領域のうち２以上の領域で、幅が異なることを特徴とする、請求項３に記載のＦＥＴ型強誘電体メモリセル。
【請求項５】
前記半導体層の領域のうち２以上の領域で、長さが異なることを特徴とする、請求項３に記載のＦＥＴ型強誘電体メモリセル。
【請求項６】
前記半導体層の領域のうち２以上の領域で、膜厚が異なることを特徴とする、請求項１に記載のＦＥＴ型強誘電体メモリセル。
【請求項７】
前記半導体層の領域のうち２以上の領域で、不純物濃度が異なることを特徴とする、請求項１に記載のＦＥＴ型強誘電体メモリセル。
【請求項８】
下部電極と、前記下部電極上に形成された強誘電体層と、前記強誘電体層上に形成された半導体層と、前記半導体層上に形成された２以上の上部電極とを含むＦＥＴ型強誘電体メモリセルを複数備え、
前記半導体層は、前記各上部電極に対応した複数の領域を有し、データ書き込み後における前記各領域の抵抗値が互いに異なることを特徴とするＦＥＴ型強誘電体メモリ。
【請求項９】
前記上部電極に電圧を印加する電圧供給手段をさらに備え、
前記電圧供給手段は、データ書き込み時に、前記下部電極と前記上部電極との間に前記強誘電体層の分極方向を変化させる正又は負の書き込み電圧を、前記上部電極毎に印加することを特徴とする、請求項８に記載のＦＥＴ型強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ型強誘電体メモリセルおよびＦＥＴ型強誘電体メモリに関し、より特定的には、複数ビットデータの書き込みおよび読み出しが可能な、ＦＥＴ型強誘電体メモリセル、および、これを用いたＦＥＴ型強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体材料は、電圧を印加していなくとも自発分極し、外部から所定値以上の電圧を印加することによって分極方向を変化させられる。このような強誘電体材料の特性を利用し、従来から、分極方向をバイナリデータの“０”および“１”に対応させてデータを記憶する、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）が開発されてきた。強誘電体材料の分極方向は、電圧を印加しなくなっても変化しないため、強誘電体メモリは、低消費電力な不揮発性メモリとして注目されている。
【０００３】
強誘電体メモリは、その構造の違いから、キャパシタ型とＦＥＴ型とに大別される。キャパシタ型強誘電体メモリは、対面する２枚の電極間に強誘電体材料が挟まれた構造になっている。現在量産されている強誘電体メモリは、キャパシタ型である。一方、ＦＥＴ型強誘電体メモリは、電界効果型トランジスタ（ＦＥＴ；Field-Effect Transistor）のゲート絶縁膜を強誘電体物質に置き換えたような構造になっており、ゲート電極、ソース電極およびドレイン電極に相当する３つの電極を備えている。
【０００４】
図１０は、従来のＦＥＴ型強誘電体メモリセル１０の一例を示す概略断面図である（例えば、非特許文献１）。ＦＥＴ型強誘電体メモリセル１０は、基板１１、下部電極１２、強誘電体層１３、半導体層１４および上部電極１５、１６を備えている。強誘電体層１３は、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3等の強誘電体材料で形成されている。また半導体層１４は、ＳｎＯ2等の酸化物半導体材料で形成されている。下部電極１２は、ＳｒＲｕＯ3等の酸化物導電体で形成されている。ＦＥＴ型強誘電体メモリセル１０は、１ビットのバイナリデータを記憶するメモリセルである。
【０００５】
図１０に示すＦＥＴ型強誘電体メモリセル１０に対する、書き込み方法と読み出し方法とを簡単に説明する。データを記憶する場合、上部電極１５と上部電極１６とに同電圧を印加して、下部電極１２と上部電極１５、１６との間に抗電圧よりも大きな電位差を与える。抗電圧とは、強誘電体層１３の分極方向を変化させるために必要な電圧である。下部電極１２と上部電極１５、１６との間に与える電圧が正電圧の場合と負電圧の場合とでは、分極方向が逆向きになるので、例えば、分極方向が下向きのときはバイナリデータの“０”を表し、分極方向が上向きのときには“１”を表すと決めておく。そうすれば、下部電極１２および上部電極１５、１６に印加する電圧を調整することによって、ＦＥＴ型強誘電体メモリセル１０に、１ビットの所望値を書き込むことができる。
【０００６】
ＦＥＴ型強誘電体型メモリセル１０から、記憶されているデータを読み出す場合、上部電極１６に上部電極１５の電位より例えば０．１Ｖ程度高い読み出し電圧を印加して、上部電極１５から電流値を検出する。読み出し電圧を与えると、半導体層１４の全体がチャネルとなって、高電圧側の上部電極１６から低電圧側の上部電極１５に電流が流れる。
【０００７】
ここで例えば、半導体層１４がｎ型半導体層であるとき、強誘電体層１３における分極方向が下向きの場合には、キャリアである電子が追い出されるため半導体層は空乏状態になる。一方、強誘電体層１３における分極方向が上向きである場合、半導体層１４へ電子が誘起される。よって、強誘電体層１３における分極方向が下向きの場合には、分極方向が上向きの場合よりも、半導体層１４の抵抗値が高くなる。
【０００８】
このように、分極方向によって、チャネルである半導体層１４の抵抗値が変化するので、読み出し電圧印加時に検出される電流値は、分極方向によって変化する。よって、読み出し電圧印加時の電流値、または、読み出し電圧印加時から一定時間経過後の電圧の差を検出することによって、ＦＥＴ型強誘電体メモリセル１０に記憶されていた１ビットデータを読み出すことができる。
【０００９】
なお、読み出し時には、下部電極１２と上部電極１５、１６との間の電位差が抗電圧未満になるよう、つまり、強誘電体層１３の分極方向を変化させないように、読み出し電圧が印加される。よって、ＦＥＴ型強誘電体型メモリセルでは、読み出し時にデータが破壊されることがない。一方、キャパシタ型強誘電体メモリは、読み出し時に一旦データが破壊されるので、読み出し後に再書き込みを行う必要がある。強誘電体材料は、分極反転回数が増加すると残留分極量が減少していくため、分極反転回数が材料等に起因する所定回数を超えるとメモリとしての性能を保持できなくなる。同じようにデータの読み出しと書き込みとを行う場合、ＦＥＴ型強誘電体メモリは、キャパシタ型強誘電体メモリよりも分極反転回数が少なくて済むため、キャパシタ型強誘電体メモリよりも長寿命になる。また、ＦＥＴ型強誘電体メモリは、スケーリング則（比例縮小則）に従って小型化できるという利点も有している。
【非特許文献１】エム・ダブリュ・ジェー・プリンス(M.W.J.Ｐrins)他、「強誘電体絶縁薄膜を備えたデプレッション型トランジスタ（Depletion-type thin-film transistors with a ferroelectric insulator）」、アプライド  フィジックス  レター(Applied Physics Letters)、オランダ、ＶＯＬ．４、１９９７年１月、Ｐ．４５９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、強誘電体メモリ等各種メモリにおいては、小型化や大記憶容量化への要請が高い。単位メモリセルのサイズを小さくすることで同面積中に形成されるメモリセルの数が多くなれば、小型化と大容量化が可能であるが、さらに大容量化を行うためには、１つのメモリセルに多ビットデータを記憶できればよい。しかしながら、ＦＥＴ型強誘電体多値メモリは、未だ開発されていない。
【００１１】
それ故に、本発明の目的は、１つのメモリセルで複数ビットのデータを記憶するＦＥＴ型強誘電体多値メモリを提供することである。
【課題を解決するための手段】
【００１２】
本発明に係るＦＥＴ型強誘電体メモリセルは、強誘電体層の分極状態を制御することによりデータの書き込みが行われ、半導体層を流れる電流値を検出することによりデータの読み出しが行われるＦＥＴ型強誘電体メモリであって、下部電極と、下部電極上に形成された強誘電体層と、強誘電体層上に形成された半導体層と、半導体層上に形成された２以上の上部電極とを備え、半導体層は、各上部電極に対応した領域を有し、データ書き込み後における半導体層の各領域の抵抗値が、互いに異なることを特徴とする。
【００１３】
また、本発明に係るＦＥＴ型強誘電体メモリセルにおいて、上部電極の個数がｎであり、下部電極と上部電極との間に正又は負の書き込み電圧を個別に印加するとした場合、２のｎ乗とおりの印加電圧の組み合わせに対し、半導体層の抵抗値が全て異なっていてもよい。
【００１４】
半導体層の領域うち２以上の領域で、平面形状が互いに異なっていてもよい。この場合、半導体層の領域のうち２以上の領域で、幅又は長さを異ならせるようにしてもよい。
【００１５】
また、半導体層の領域のうち２以上の領域で、膜厚が異なっていてもよい。
【００１６】
また、半導体層の領域のうち２以上の領域で、不純物濃度が異なっていてもよい。
【００１７】
本発明に係る強誘電体メモリは、下部電極と、下部電極上に形成された強誘電体層と、強誘電体層上に形成された半導体層と、半導体層上に形成された２以上の上部電極とを含むＦＥＴ型強誘電体メモリセルを複数備え、半導体層は、各上部電極に対応した複数の領域を有し、データ書き込み後における各領域の抵抗値が互いに異なることを特徴とする。
【００１８】
また、本発明に係る強誘電体メモリは、上部電極に電圧を印加する電圧供給手段をさらに備え、電圧供給手段は、データ書き込み時に、下部電極と上部電極との間に強誘電体層の分極方向を変化させる正又は負の書き込み電圧を、上部電極毎に印加するようになっていてもよい。
【発明の効果】
【００１９】
本発明に係るＦＥＴ型強誘電体メモリは、１つのメモリセルに２ビット以上のバイナリデータを書き込め、書き込んだデータを識別して読み出すことができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係るＦＥＴ型強誘電体メモリセル１００の平面図を示している。図１（ｂ）は、図１（ａ）に示すＦＥＴ型強誘電体メモリセル１００におけるＡ−Ａ’線断面図を示している。また、図１（ｃ）は、半導体層１４０の平面図である。ＦＥＴ型強誘電体メモリセル１００は、基板１１０、下部電極１２０、強誘電体層１３０、半導体層１４０および、上部電極１５０、１６０を備えている。
【００２１】
強誘電体層１３０は、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9)等の強誘電体材料で形成されている。また半導体層１４０は、ＳｎＯ2等の酸化物半導体材料等で形成されている。半導体層１４０は、強誘電体層１３０上に一様な厚みＤで形成されている。下部電極１２０は、例えば、ＳｒＲｕＯ3、ＳｒＴｉＯ3、ＲｕＯ2、ＩｒＯ2、（Ｌａ，Ｓｒ）ＣｏＯ3等の酸化物導電体で形成されている。望ましくは、下部電極１２０に使用される材料は、分極反転回数を重ねることによって生じる強誘電体層１３０の膜疲労を低減させられるような材料であればよい。また、強誘電体層１３０の膜疲労を低減させるために、下部電極１２０を、例えばＩｒ／ＩｒＯ2や、Ｐｔ／ＩｒＯ2等の二層構造にしておいてもよい。また、半導体層１４０と強誘電体層１３０との間に、図１には示されていない、界面の密着性を向上させたり、界面での相互拡散を防止したりできる適当な層を設けるようにしてもよい。基板１１０は、半導体基板、セラミック基板、プラスチック基板等どのような基板であってもよい。なお、基板１１０は、ＦＥＴ型強誘電体メモリを形成するための土台であって、強誘電体層１３０に必ずしも必要な構成要素ではない。
【００２２】
図１（ｃ）に示すように、半導体層１４０は、半導体領域１４０ａと半導体領域１４０ｂとで構成されている。半導体領域１４０ａは、上部電極１５０の下方に形成されている。また、半導体領域１４０ｂは、上部電極１６０の下方に形成されている。半導体領域１４０ａと半導体領域１４０ｂとは、同じ厚みＤで形成されているが、平面形状が異なっている。半導体領域１４０ａの平面形状は、図１（ｃ）に示すように、幅Ｗａおよび長さＬａの四角形状になっている。また、半導体領域１４０ｂの平面形状は、幅Ｗｂおよび長さＬｂの四角形状になっている。
【００２３】
次に、図２、図３を用いて、ＦＥＴ型強誘電体メモリセル１００の製造方法を説明する。まず、図２（ａ）に示すように、基板１１０上に下部電極１２０を形成する。下部電極１２０は、例えば、基板１１０上に導電性材料を堆積させて薄膜を形成し、形成した薄膜上に所望の形状に加工されたフォトレジストを形成し、フォトレジストから露出した薄膜をエッチングすることによって形成できる。次に、図２（ｂ）に示すように、下部電極１２０が形成された基板１１０上に、強誘電体材料を堆積させて、強誘電体層１３０を形成する。
【００２４】
次に、図２（ｃ）に示すように、強誘電体層１３０の上に半導体材料を一様な厚みＤで堆積させて、半導体膜２４０を形成する。そして、図２（ｄ）に示すように、半導体膜２４０上にフォトレジスト２００を形成する。図２（ｅ）に示すように、フォトレジスト２００から露出した半導体膜２４０をエッチングしてフォトレジスト２００除去することにより、図１（ｃ）に示した所望の形状の半導体層１４０が形成される。
【００２５】
最後に、図２（ｆ）に示すように、上部電極１５０、１６０を形成する。上部電極１５０、１６０は、半導体層１４０や露出している強誘電体層１３０上にフォトレジストを形成して、電子ビーム蒸着法等で導電性材料の薄膜を成膜した後、フォトレジスト上の薄膜を除去することにより形成される。この後、必要に応じて熱処理を行えば、図１に示すＦＥＴ型強誘電体メモリセル１００が完成する。なお、上記した製造方法は、一例であり、上記以外の方法を用いてＦＥＴ型強誘電体メモリセル１００を製造してもよい。
【００２６】
ところで、抵抗率ρ、長さＬおよび断面積Ｓの物質の抵抗値Ｒは、一般に、次式（１）で表される。
Ｒ＝ρ・Ｌ／Ｓ      …（１）
強誘電体層１３０が形成されていることを考慮しないでよい場合、上式（１）から半導体領域１４０ａにおける抵抗値Ｒａ’は、次式（２）で表される。ここで、半導体層の抵抗率をρ、半導体層の厚みをＤとしている。
Ｒａ’＝（ρ／Ｄ）・Ｌａ／Ｗａ    …（２）
また、半導体領域１４０ｂの抵抗値Ｒｂ’は、次式（３）で表される。
Ｒｂ’＝（ρ／Ｄ）・Ｌｂ／Ｗｂ    …（３）
ただし、（Ｌａ／Ｗａ）≠（Ｌｂ／Ｗｂ）とする。
【００２７】
このように、本実施形態に係るＦＥＴ型強誘電体メモリセル１００では、上部電極１５０の下方の半導体領域１４０ａと、上部電極１６０の下方の半導体領域１４０ｂとで抵抗値が異なっている。
【００２８】
上部電極１５０、１６０には、それぞれ、例えば図３に示すように、下部電極１２０に印加される基準電圧に対して、＋Ｖ又は−Ｖの電圧を選択的に印加する電圧供給部３００が電気的に接続される。電圧Ｖは、強誘電体材料の分極反転に必要な抗電圧以上の大きさの電圧である。低消費電力化のためには、基準電圧は接地電圧であることが望ましい。図３において、電圧供給部３００には、＋Ｖの電圧を供給する電圧源３４０に電気的に接続された正電圧ラインと、−Ｖの電圧を供給する電圧源３３０に電気的に接続された負電圧ラインとが引き込まれている。電圧供給部３００の内部のスイッチ３１０、３２０を切り換えることにより、上部電極１５０、１６０と所望の電圧ラインとが電気的に接続される。
【００２９】
このように、上部電極１５０、１６０に、それぞれ所望の電圧±Ｖを選択的に供給すれば、上部電極１５０の下方における分極方向と、上部電極１６０の下方における分極方向とを、個別に制御できる。なお、各上部電極１５０、１６０に、選択的に所望の電圧を印加できる構成を備えていれば、電圧供給部３００の構成はどのようであってもよい。
【００３０】
以下に、半導体層１４０がｎ型である場合における、強誘電体層１３０の分極方向と、半導体領域１４０ａ、１４０ｂの抵抗値との関係を説明する。半導体領域１４０ａの直下の強誘電体層１３０における分極方向が下向きの場合、半導体領域１４０ａの抵抗値は、抵抗値Ｒａ’よりも大きいＲａになる。これは、半導体領域１４０ａの電子が追い出されて空乏化するためである。また、半導体領域１４０ａの直下の強誘電体層１３０における分極方向が上向きの場合、半導体領域１４０ａには電子が誘起されるために、半導体領域１４０ａにおける抵抗値は、上記の抵抗値Ｒａ’よりも小さいｒａになる。
【００３１】
同様に、半導体領域１４０ｂの直下の誘電体層における分極方向が下向きの場合、半導体領域１４０ｂの抵抗値は、抵抗値Ｒｂ’よりも大きいＲｂになる。また、半導体領域１４０ｂの直下の強誘電体層１３０における分極方向が上向きの場合、半導体領域１４０ｂにおける抵抗値は、上記の抵抗値Ｒｂ’よりも小さいｒｂになる。ここで、Ｒａ、Ｒｂ、ｒａおよびｒｂは全て異なるとする。
【００３２】
次に、ＦＥＴ型強誘電体メモリセル１００におけるデータの書き込み方法と読み出し方法とを、図４および図５を用いて説明する。例えば、ＦＥＴ型強誘電体メモリセル１００に、２ビットのバイナリデータ（０，０）を記憶する場合、図４（ａ）に示すように、下部電極１２０を接地した状態で、上部電極１５０と上部電極１６０との両方に、抗電圧以上の大きさの正電圧＋Ｖを印加する。強誘電体層１３０中の分極方向は、上部電極１５０の下側でも上部電極１６０の下側でも下向きになる。したがって、２ビットデータ（０，０）を記憶しているとき、半導体領域１４０ａにおける抵抗値はＲａになり、半導体領域１４０ｂにおける抵抗値はＲｂになる。
【００３３】
このＦＥＴ型強誘電体メモリセル１００からデータを読み出すには、上部電極１５０と上部電極１６０との間に電位差を与え、電流又は一定時間経過後の電圧の差を検出する。例えば、図４（ｂ）に示すように、上部電極１６０に上部電極１５０の電位よりも０．１〜０．２Ｖ程度高い読み出し電圧Ｖreadを印加する。読み出し電圧Ｖreadを与えると、半導体層１４０の上部電極１６０側から上部電極１５０側に、電流Ｉ00が流れる。半導体層１４０の抵抗値（以下、チャネル抵抗という）は、半導体領域１４０ａにおける抵抗値Ｒａと半導体領域１４０ｂにおける抵抗値Ｒｂとの直列抵抗値（Ｒａ＋Ｒｂ）で表されるので、上部電極１５０から検出される電流値Ｉ00は、次式（４）で表される。
Ｉ00＝Ｖread／（Ｒａ＋Ｒｂ）      …（４）
【００３４】
次に、２ビットのバイナリデータ（０，１）を書き込む場合、図４（ｃ）に示すように、下部電極１２０を接地した状態で、上部電極１５０に抗電圧以上の大きさの正電圧＋Ｖを印加し、上部電極１６０には抗電圧以上の大きさの負電圧−Ｖを印加する。このとき、強誘電体層１３０における分極方向は、図４（ｃ）に示すように上部電極１５０の下側で下向きに、上部電極１６０の下側で上向きになる。このように２ビットデータ（０，１）を記憶しているとき、半導体領域１４０ａにおける抵抗値はＲａになり、半導体領域１４０ｂにおける抵抗値はｒｂになる。したがって、チャネル抵抗は、（Ｒａ＋ｒｂ）になる。
【００３５】
図４（ｄ）に示すように、上部電極１６０に上述した読み出し電圧Ｖreadを印加してデータを読み出すとき、上部電極から検出される電流値Ｉ01は、次式（５）で表される。
Ｉ01＝Ｖread／（Ｒａ＋ｒｂ）      …（５）
【００３６】
また、２ビットのバイナリデータ（１，０）を書き込む場合、図５（ａ）に示すように、下部電極１２０を接地した状態で、上部電極１５０に抗電圧以上の大きさの負電圧−Ｖを印加し、上部電極１６０には抗電圧以上の大きさの正電圧＋Ｖを印加する。このとき、強誘電体層１３０における分極方向は、上部電極１５０の下側で上向きに、上部電極１６０の下側で下向きになる。このように２ビットデータ（１，０）を記憶しているとき、図５（ｂ）に示すように、半導体領域１４０ａにおける抵抗値はｒａになり、半導体領域１４０ｂにおける抵抗値はＲｂになる。したがって、チャネル抵抗は、（ｒａ＋Ｒｂ）になる。
【００３７】
図５（ｂ）に示すように、上部電極１６０に上述した読み出し電圧Ｖreadを印加してデータを読み出すとき、上部電極１５０から検出される電流値Ｉ01は、次式（６）で表される。
Ｉ01＝Ｖread／（ｒａ＋Ｒｂ）      …（６）
【００３８】
また、２ビットデータ（１，１）を書き込む場合、図５（ｃ）に示すように、下部電極１２０を接地した状態で、上部電極１５０と上部電極１６０とに抗電圧以上の大きさの負電圧−Ｖを印加する。このとき強誘電体層１３０における分極方向は、図５（ｄ）に示すように上部電極１５０の下側で上向きに、上部電極１６０の下側で上向きになる。このように２ビットデータ（１，１）を記憶しているとき、半導体領域１４０における抵抗値はｒａになり、半導体領域１４０ｂにおける抵抗値はｒｂになる。したがって、チャネル抵抗は、（ｒａ＋ｒｂ）になる。
【００３９】
図５（ｄ）に示すように、上部電極１６０に上述した読み出し電圧Ｖreadを印加してデータを読み出すとき、上部電極１５０から検出される電流値Ｉ11は、次式（７）で表される。
Ｉ11＝Ｖread／（ｒａ＋ｒｂ）      …（７）
【００４０】
このように、下部電極１２０と上部電極１５０および、下部電極１２０と上部電極１６０との間に抗電圧以上の大きさの正電圧又は負電圧を選択的に印加することにより、各上部電極に対応する領域毎に分極方向を制御できる。よって、バイナリデータの“０”又は“１”を示す分極方向を定めておけば、各上部電極１５０、１６０の下方で、それぞれ、１ビットのバイナリデータを記憶することができる。つまり、一つのメモリセルで２ビットのバイナリデータを記憶できる。記憶される２ビットデータは（０，０）、（０，１）、（１，０）、（１，１）の４種類である。別の言い方をすれば、１つのＦＥＴ型強誘電体メモリセル１００で、４種類の分極状態で表される４値のうち、１の値を記憶することができる。
【００４１】
また、ＦＥＴ型強誘電体メモリセル１００では、上部電極１５０の下方と上部電極１６０の下方とで、半導体層１４０の形状を変えているために、上記した４種類の分極状態のそれぞれについてチャネル抵抗値が異なる。よって、読み出し電圧印加時に検出される電流値の大きさから、記憶されているデータを判別することができる。
【００４２】
したがって、本実施形態に係るＦＥＴ型強誘電体メモリセル１００は、２ビットのバイナリデータの記憶と読み出しとができる不揮発性の多値メモリとなる。なお、読み出し電圧を印加する上部電極は、上部電極１５０でも上部電極１６０でもよい。また、本実施形態に係るＦＥＴ型強誘電体メモリ６００は、非破壊読み出しがされるため、読み出し回数が１０16回以上になっても、メモリとしての性能を保持し続けることができる。
【００４３】
ＦＥＴ型強誘電体メモリセル１００では、４つの分極状態に対応して、チャネル抵抗が４値に変調される。よって、ＦＥＴ型強誘電体メモリセル１００では、次式（８）で表される記憶効率Ｍが、１００％になる。なお、式（８）において、Ｃｒはチャネル抵抗の変調数、Ｃｐは分極状態数である。
Ｍ＝Ｃｒ／Ｃｐ×１００      …（８）
【００４４】
このＦＥＴ型強誘電体メモリセル１００は、図１０に示す従来のＦＥＴ型強誘電体メモリセル１０と同じ大きさであるが、記憶できる情報量は２倍になる。よって、ＦＥＴ型強誘電体メモリセル１００を図６に示すように行および列方向に並べて形成されるＦＥＴ型強誘電体メモリ６００のサイズは、記憶容量を同じにした場合には、従来のＦＥＴ型強誘電体メモリよりも小さくなる。また、サイズが同じ場合には、従来のＦＥＴ型強誘電体メモリよりも大容量のメモリとなる。
【００４５】
なお、図１（ｃ）に示す半導体層１４０における半導体領域１４０ａと半導体領域１４０ｂの平面形状はいずれも四角形状であるが、各上部電極１５０、１６０の下で抵抗値の違いが大きくなるような形状であれば、どのような形状であってもよい。例えば、多角形状や円形状等であってもよい。半導体層１４０は、図２に示すフォトレジスト２００のパターンを変えるだけで所望の形状にできる。また、上部電極１５０、１６０の大きさ、形状および形成位置は適宜調整するとよい。なお、本実施形態に係るＦＥＴ型強誘電体メモリセル１００は、可変抵抗素子としても利用することもできる。
【００４６】
なお、ＦＥＴ型強誘電体トランジスタには、ＭＯＳトランジスタのゲート絶縁膜を、強誘電体材料に置き換えたタイプ（以下ＭＯＳトランジスタタイプという）もある。このＭＯＳトランジスタタイプの場合、ゲート電極が本実施例における下部電極１２０に対応し、ゲート絶縁膜が強誘電体層１３０に対応し、ドレイン電極とソース電極とがそれぞれ上部電極１５０、１６０に対応し、Ｓｉ基板が半導体層１４０に対応する。ＭＯＳトランジスタタイプの場合、本実施例に係るＦＥＴ型強誘電体メモリの上部電極に対応した電極を、３個以上形成することができない。一方、本実施形態に係るＦＥＴ型強誘電体メモリセル１００では、半導体層上に３個以上の電極を形成することができる。また、本実施形態に係るＦＥＴ型強誘電体メモリセル１００では、図１等に示すように基板１１０上に半導体層１４０を形成するために、半導体層１４０を容易に所望の形状に形成することができる。半導体層１４０を所望の形状に形成することによって、上部電極１５０と上部電極１６０との下方で抵抗値を異ならせることができる。また、抵抗値を異ならせることができれば、半導体領域１４０ａと半導体領域１４０ｂの直列抵抗値が、各上部電極１５０、１６０の下方における分極方向の組み合わせの数だけできるので、記憶されているデータをすべて識別して読み出すことができる。
【００４７】
なお、図１０に示す従来のＦＥＴ型強誘電体メモリセルに図３に示すような電圧供給部３００を設け、上部電極１５と上部電極１６とにそれぞれ個別に電圧を供給する場合、４種の２ビットのデータ（０，０）、（０，１）、（１，０）、（１，１）を書き込めるが、３通りの値しか読み出せず、多値メモリとして使うことができない。これは、上部電極１５の下方と上部電極１６の下方とで同じ分極方向のときに、従来のＦＥＴ型強誘電体メモリセルにおける半導体層の抵抗値が上部電極１５の下方と上部電極１６の下方とで同じ値になるためである。つまり記憶データ（０，０）、（０，１）、（１，０）、（１，１）に対し、抵抗値は、例えば、（Ｒ，Ｒ）、（Ｒ，ｒ）、（ｒ，Ｒ）、（ｒ，ｒ）となる。よって記憶データが（０，１）および（１，０）のときには、チャネル抵抗がいずれも（Ｒ＋ｒ）になり、記憶データの違いを判別することができない。よって、分極状態数Ｃｐが４、チャネル抵抗の変調数Ｃｒが３となり、上述の式（８）から求められる記憶効率は７５％になる。
【００４８】
（第２の実施形態）
図７（ａ）は、本発明の第２の実施形態に係るＦＥＴ型強誘電体メモリセル７００の平面図を示している。また、図７（ｂ）は、図２（ａ）に示すＦＥＴ型強誘電体メモリセル７００におけるＢ−Ｂ’線断面図を示している。また、図７（ｃ）は、半導体層７４０の平面図である。ＦＥＴ型強誘電体メモリは、このＦＥＴ型強誘電体メモリセル７００を、行および列方向に配置したものである。
【００４９】
ＦＥＴ型強誘電体メモリセル７００は、基板１１０、下部電極１２０、強誘電体層１３０、半導体層７４０および上部電極１５０、１６０を備えている。ＦＥＴ型強誘電体メモリセル７００の各構成要素のうち、第１の実施形態で説明した構成要素と同じものには、同一の参照符号を付して説明を省略する。また、本実施形態に係るＦＥＴ型強誘電体メモリセル７００のデータ書き込み方法および読み出し方法は、第１の実施形態で図４、５等を用いて説明した書き込み方法および読み出し方法と同じであるため、説明を省略する。
【００５０】
半導体層７４０は、上部電極１５０の下方に形成された半導体領域７４０ａと、上部電極１６０の下方に形成された半導体領域７４０ｂとで構成されている。半導体領域７４０ａの厚みＤａは、半導体領域７４０ｂの厚みＤｂよりも薄くなっている。また、半導体領域７４０ａの不純物濃度と半導体領域７４０ｂの不純物濃度は異なっているので、半導体領域７４０ａ、７４０ｂの抵抗率ρａ、ρｂは異なる。半導体領域７４０ａと半導体領域７４０ｂの幅Ｗと長さＬとは、同じである。
【００５１】
次に、図８を用いて、ＦＥＴ型強誘電体メモリセル７００の製造方法を説明する。まず、図８（ａ）に示すように、基板１１０上に、下部電極１２０、強誘電体層１３０を形成し、その上に、半導体材料で薄膜８４０を形成する。次に、図８（ｂ）に示すように、薄膜８４０の上に所望のパターンのフォトレジスト８００を形成し、フォトレジスト８００をエッチマスクとして、薄膜８４０の一部表面をエッチングする。
【００５２】
次に、図８（ｃ）に示すように、フォトレジスト８００をマスクとして、イオン注入法又はイオン拡散法により、フォトレジスト８００から露出した薄膜８４０の部分に、イオンまたは原子を注入することによって、半導体領域７４０ａ、７４０ｂを形成する。なお、図８（ｃ）に示す工程において、注入するイオンまたは原子は、半導体領域７４０ａと半導体領域７４０ｂの抵抗値の違いをより顕著にさせるものであればよい。例えば、薄膜８４０の導電型がｎ型である場合、図８（ｃ）に示すフォトレジスト８００から露出している薄膜８４０の部分に、薄膜８４０の導電型がｐ型になるような不純物を注入すれば、半導体領域７４０ａの抵抗率ρａは、半導体領域７４０ｂの抵抗率ρｂよりも高くなる。この場合、半導体領域７４０ａ、７４０ｂの不純物濃度の違いと、半導体領域７４０ａ、７４０ｂの厚みの違いとの相乗効果により、半導体領域７４０ａの抵抗値を、半導体領域７４０ｂの抵抗値よりもより大きくすることができる。
【００５３】
次に、図８（ｄ）に示すように、半導体領域７４０ａ、７４０ｂの上にフォトレジスト８１０を形成し、フォトレジスト８１０から露出した半導体領域７４０ａ、７４０ｂをエッチングする。次に、図８（ｅ）に示すようにフォトレジスト８２０を形成した後、電子ビーム蒸着法によって電極膜を形成する。この後、リフトオフ技術によってフォトレジスト上の電極膜を除去することにより、上部電極１５０、１６０を形成する。最後に、必要に応じて熱処理を行えば、図７に示すＦＥＴ型強誘電体メモリセル７００が完成する。
【００５４】
強誘電体層１３０が形成されていることを考慮しなくともよい場合、半導体領域７４０ａの抵抗値Ｒａ’は、次式（９）で表される。
Ｒａ’＝（Ｌ／Ｗ）・ρａ／Ｄａ    …（９）
また、半導体領域７４０ｂの抵抗値Ｒｂ’は、次式（１０）で表される。
Ｒｂ’＝（Ｌ／Ｗ）・ρｂ／Ｄｂ    …（１０）
ただし、（ρａ／Ｄａ）≠（ρｂ／Ｄｂ）である。
このように、本実施形態に係るＦＥＴ型強誘電体多値メモリでは、上部電極１５０の下方に形成された半導体領域７４０ａと、上部電極１５０の下方に形成された半導体領域７４０ｂとの抵抗値が互いに異なっている。
【００５５】
第１の実施形態で説明したように、各上部電極１５０、１６０への印加電圧を制御して、上部電極１５０の下方における強誘電体層１３０の分極方向と、上部電極１６０の下方における強誘電体層１３０の分極方向との組み合わせを変えることにより、４つの分極状態が作り出される。ＦＥＴ型強誘電体メモリセル７００では、４つの分極状態に対してそれぞれ半導体領域７４０ａ、７４０ｂの直列抵抗値が異なるので、読み出し電圧印加時に一方の上部電極から検出される電流値から、記憶されているデータを識別することができる。よって、ＦＥＴ型強誘電体メモリセル７００は、２ビットのバイナリデータの記憶と読み出しとができる不揮発性の多値メモリになる。
【００５６】
（第３の実施形態）
図９（ａ）は、本発明の第３の実施形態に係るＦＥＴ型強誘電体メモリセル９００の平面図を示している。また、図９（ｂ）は、図９（ａ）に示すＦＥＴ型強誘電体メモリセル９００におけるＣ−Ｃ’線断面図を示している。図９（ｃ）は、半導体層９４０の平面図を示している。ＦＥＴ型強誘電体メモリは、複数のＦＥＴ型強誘電体メモリセル９００を、行および列方向に配置したものである。
【００５７】
ＦＥＴ型強誘電体メモリセル９００は、基板１１０、下部電極１２０、強誘電体層１３０、半導体層９４０および上部電極９５０、９６０、９７０を備えている。ＦＥＴ型強誘電体メモリの各構成要素のうち、第１の実施形態で説明した構成要素と同じものには、同一の参照符号を付して説明を省略する。また、本実施形態に係るＦＥＴ型強誘電体メモリセルのデータ書き込み方法および読み出し方法は、第１の実施形態で説明した書き込み方法および読み出し方法と同じであるため、説明を省略する。ただし、データ読み出し時に読み出し電圧を印加する電極と、電流を検出する電極は、両端に位置する上部電極９５０、９７０である。
【００５８】
半導体層９４０は、半導体領域９４０ａ、９４０ｂ、９４０ｃで構成されている。半導体層９４０のうち上部電極９５０の下方に形成された半導体領域９４０ａと、上部電極９６０の下方に形成された半導体領域９４０ｂと、上部電極９７０の下方に形成された半導体領域９４０ｃとで、平面形状が異なっている。半導体領域９４０ａは、幅Ｗａおよび長さＬになっている。また、半導体領域９４０ｂは、幅Ｗｂおよび長さＬになっている。半導体領域９４０ｃは、幅Ｗｃおよび長さＬになっている。半導体層９４０を構成する材料の抵抗率をρ、半導体層の厚みをＤとすると、各領域の抵抗値Ｒａ、Ｒｂ、Ｒｃは、それぞれ以下の式（１１）、（１２）および（１３）で表される。
Ｒａ＝（ρ・Ｌ／Ｄ）／Ｗａ    …（１１）
Ｒｂ＝（ρ・Ｌ／Ｄ）／Ｗｂ    …（１２）
Ｒｃ＝（ρ・Ｌ／Ｄ）／Ｗｃ    …（１３）
このように、本実施形態に係るＦＥＴ型強誘電体メモリセル９００では、上部電極９５０の下方と、上部電極９６０の下方と、上部電極９７０の下方とで半導体層９４０の抵抗値が異なっている。また、第１の実施形態で説明したように、各半導体領域９４０ａ、９４０ｂ、９４０ｃの下方における強誘電体層１３０の分極方向が上向きの場合と、下向きの場合とでは、上記Ｒａ、Ｒｂ、Ｒｃの値は変化する。よって、本実施形態のＦＥＴ型強誘電体メモリセル９００では、分極状態数もチャネル変調数も８値になる。したがって、ＦＥＴ型強誘電体メモリセル９００は、３ビットのバイナリデータの書き込みと読み出しとができる不揮発性の多値メモリとなる。
【００５９】
本実施形態に係るＦＥＴ型強誘電体メモリセル９００は、３個の上部電極９５０、９６０、９７０が形成されているので、同じデザインルールで形成したときには、２個の上部電極を備えたメモリセルよりも長さ（面積）が多少長くなることがある。しかしながら、１つのメモリセル当たりに記憶できるデータ量が、従来の１ビット記憶のメモリセルの３倍になっているので、単位面積当たりの記憶量は、従来のメモリセルよりも大きくなる。
【００６０】
なお、ＦＥＴ型強誘電体メモリセル９００では、各半導体領域９４０ａ、９４０ｂ、９４０ｃの平面形状のみを異ならせているが、膜厚や不純物濃度を変化させることにより、各半導体領域９４０ａ、９４０ｂ、９４０ｃの抵抗値を異ならせてもよい。また、例えば、半導体領域９４０ａと半導体領域９４０ｂとの平面形状を同じにして、膜厚や不純物濃度を異ならせ、半導体領域９４０ｂと半導体領域９４０ｃとは、膜厚や不純物濃度を同じにして、平面形状を異ならせるようにしてもよい。
【００６１】
なお、本実施形態にかかるＦＥＴ型強誘電体メモリセル９００よりも、上部電極の数をさらに多くすれば、１つのメモリセル当たりに記憶できる情報量をさらに増加させることができる。半導体層の平面形状、厚みおよび抵抗率は、上部電極の個数ｎに対して、２n個のチャネル抵抗が得られるように調整すればよい。
【産業上の利用可能性】
【００６２】
本発明に係るＦＥＴ型強誘電体メモリセルとＦＥＴ型強誘電体メモリは、高速大容量の不揮発性メモリ等として有用である。なお、本発明に係るＦＥＴ型強誘電体メモリセルは可変抵抗素子としても利用することができる。
【図面の簡単な説明】
【００６３】
【図１】第１の実施形態に係るＦＥＴ型強誘電体メモリセルの平面図、断面図および半導体層の平面図
【図２】図１に示すＦＥＴ型強誘電体メモリセルの製造方法を説明する図
【図３】書き込み時の電圧印加方法を説明する図
【図４】データ書き込み方法および読み出し方法を説明する図
【図５】図４の続図
【図６】ＦＥＴ型強誘電体メモリの概略平面図
【図７】第２の実施形態に係るＦＥＴ型強誘電体メモリセルの平面図、断面図および、半導体層の平面図
【図８】図７に示すＦＥＴ型強誘電体メモリセルの製造方法を説明する図
【図９】第３の実施形態に係るＦＥＴ型強誘電体メモリセルの平面図、断面図および、半導体層の平面図
【図１０】従来のＦＥＴ型強誘電体メモリの断面図
【符号の説明】
【００６４】
１００  ＦＥＴ型強誘電体メモリセル
１１０  基板
１２０  下部電極
１３０  強誘電体層
１４０  半導体層
１４０ａ  半導体領域
１４０ｂ  半導体領域
１５０  上部電極
１６０  上部電極
【図１】
2005310881.tif 000003
【図２】
2005310881.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005310881.tif 000008
【図７】
2005310881.tif 000009
【図８】
2005310881.tif 000010
【図９】
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【図１０】
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