(57)【要約】【課題】半導体メモリデバイスに不要な個別パターンを書き込むことを防ぎ、効率よく試験を行う試験装置を提供する。【解決手段】共通のアドレスを有する複数の半導体メモリデバイスを平行して試験する試験装置であって、半導体メモリデバイスのアドレスを順次生成するアドレス生成部と、複数の半導体メモリデバイスにおける、アドレス生成部が生成したアドレスに書き込むべき入力パターンを生成するパターン生成部と、入力パターンを、複数の半導体メモリデバイスにおいてアドレス生成部が順次生成するアドレスに、平行して順次書き込むパターン入力部と、入力パターンを半導体メモリデバイスに書き込むか否かを、それぞれの半導体メモリデバイスのアドレス毎に選択し、入力パターンを書き込まない旨を選択した場合に、パターン入力部が、当該半導体メモリデバイスの当該アドレスに入力パターンを書き込む動作を禁止する制御部とを備える試験装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通のアドレスを有する複数の半導体メモリデバイスを平行して試験する試験装置であって、
前記半導体メモリデバイスのアドレスを順次生成するアドレス生成部と、
前記複数の半導体メモリデバイスにおける、前記アドレス生成部が生成したアドレスに書き込むべき入力パターンを生成するパターン生成部と、
前記入力パターンを、前記複数の半導体メモリデバイスにおいて前記アドレス生成部が順次生成する前記アドレスに、平行して順次書き込むパターン入力部と、
前記入力パターンを前記半導体メモリデバイスに書き込むか否かを、それぞれの前記半導体メモリデバイスのアドレス毎に選択し、前記入力パターンを当該半導体メモリデバイスの当該アドレスに書き込まない旨を選択した場合に、前記パターン入力部が、当該半導体メモリデバイスの当該アドレスに前記入力パターンを書き込む動作を禁止する制御部と
を備える試験装置。
【請求項２】
前記パターン生成部は、
前記複数の半導体メモリデバイスの第１アドレス領域に共通して書き込むべき共通パターンを生成する共通パターン生成部と、
それぞれの前記半導体メモリデバイスの第２アドレス領域に個別に書き込むべき個別パターンをそれぞれの前記半導体メモリデバイス毎に生成する個別パターン生成部と
を有し、
前記制御部は、それぞれの前記個別パターンに基づいて、当該個別パターンを対応する前記半導体メモリデバイスの前記第２アドレス領域に書き込むか否かを選択する
請求項１に記載の試験装置。
【請求項３】
前記半導体メモリデバイスの前記第１アドレス領域のアドレス毎に、パス又はフェイルを判定する判定部を更に備え、
前記個別パターン生成部は、それぞれの前記半導体メモリデバイスのアドレス毎の判定結果に基づいて、パス又はフェイルを示す前記個別パターンを生成し、
前記制御部は、前記個別パターンがフェイルを示す場合に、前記パターン入力部に、当該個別パターンを対応する前記半導体メモリデバイスに書き込ませ、前記個別パターンがパスを示す場合に、前記パターン入力部が、当該個別パターンを対応する前記半導体メモリデバイスに書き込む動作を禁止する
請求項２に記載の試験装置。
【請求項４】
前記判定部は、前記第１アドレス領域の複数のアドレスブロック毎に、パス又はフェイルを判定し、
前記個別パターン生成部は、それぞれの前記アドレスブロックに対応する前記第２領域のアドレスに書き込むべき、それぞれの前記アドレスブロックの判定結果を示す複数の前記個別パターンを、それぞれの前記半導体メモリデバイス毎に生成する
請求項３に記載の試験装置。
【請求項５】
前記試験装置が行う試験より前に行われたそれぞれの前記半導体メモリデバイスの前記アドレスブロック毎の試験結果を予め格納するフェイル解析メモリを更に備え、
前記個別パターン生成部は、前記フェイル解析メモリが格納したそれぞれの前記アドレスブロック毎の試験結果に更に基づいて、前記個別パターンを生成する
請求項４に記載の試験装置。
【請求項６】
前記個別パターン生成部は、
前記判定部の判定結果がパスである場合に前記半導体メモリデバイスに書き込むべきパスコードを格納するパスコードレジスタと、
前記判定部の判定結果がフェイルである場合に前記半導体メモリデバイスに書き込むべきフェイルコードを格納するフェイルコードレジスタと、
前記判定部の判定結果に基づいて、前記パスコード又は前記フェイルコードのいずれかを選択し、前記個別パターンとして出力するコード選択部と
を有する請求項５に記載の試験装置。
【請求項７】
前記コード選択部は、前記フェイル解析メモリが格納したそれぞれの前記アドレスブロック毎の試験結果に更に基づいて、前記パスコード又は前記フェイルコードのいずれかを選択する請求項６に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスを試験する試験装置に関する。特に、本発明は共通のアドレスを有する複数の半導体メモリデバイスを平行して試験する試験装置に関する。
【背景技術】
【０００２】
従来、同一の半導体メモリデバイスを試験する場合、複数の半導体メモリデバイスを平行して試験している。例えば、複数の半導体メモリデバイスに共通の試験パターンを入力し、半導体メモリデバイスが出力する信号に基づいて、それぞれの半導体メモリデバイスの良否を判定している。
【０００３】
また、半導体メモリデバイスの一部のセルが不良である場合、当該セルが不良である旨を半導体メモリデバイスに書込み、当該セルを使用することを防いでいる。従来の試験においては、半導体メモリデバイスのアドレスを複数のブロックに分割し、それぞれのブロック毎にパス又はフェイル示す個別情報を書き込んでいる。これらの個別情報は、それぞれの半導体メモリデバイスによって異なるため、個別情報の書込は、それぞれの半導体メモリデバイス毎に行う必要がある。
【０００４】
現在、関連する特許文献等は認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、従来の試験においては、半導体メモリデバイスのブロック毎に、パス又はフェイルを示す個別情報を書き込んでいる。しかし、半導体メモリデバイスのブロックに不良がない、即ちパスである場合、当該ブロックがパスである情報を書き込むことは必ずしも必要ではなく、フェイルであるブロックにフェイルである情報を書き込めばよい場合もある。しかし、従来の試験においては、ブロックがパスである場合にも当該ブロックに対応して個別情報を書き込んでいるため、試験時間が増大し、効率よく試験を行うことが困難であった。
【０００６】
また、半導体メモリデバイスのユーザによっては、ブロックがパスである場合には、個別情報を書き込まず、フェイルであるブロックのみに、個別情報を書き込むことを希望する場合もある。しかし、従来の試験装置においては、パス及びフェイルを含む個別情報を生成して書き込んでいるため、このような希望に沿うことが困難であった。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、共通のアドレスを有する複数の半導体メモリデバイスを平行して試験する試験装置であって、半導体メモリデバイスのアドレスを順次生成するアドレス生成部と、複数の半導体メモリデバイスにおける、アドレス生成部が生成したアドレスに書き込むべき入力パターンを生成するパターン生成部と、入力パターンを、複数の半導体メモリデバイスにおいてアドレス生成部が順次生成するアドレスに、平行して順次書き込むパターン入力部と、入力パターンを半導体メモリデバイスに書き込むか否かを、それぞれの半導体メモリデバイスのアドレス毎に選択し、入力パターンを当該半導体メモリデバイスの当該アドレスに書き込まない旨を選択した場合に、パターン入力部が、当該半導体メモリデバイスの当該アドレスに入力パターンを書き込む動作を禁止する制御部とを備える試験装置を提供する。
【０００８】
パターン生成部は、複数の半導体メモリデバイスの第１アドレス領域に共通して書き込むべき共通パターンを生成する共通パターン生成部と、それぞれの半導体メモリデバイスの第２アドレス領域に個別に書き込むべき個別パターンをそれぞれの半導体メモリデバイス毎に生成する個別パターン生成部とを有し、制御部は、それぞれの個別パターンに基づいて、当該個別パターンを対応する半導体メモリデバイスの第２アドレス領域に書き込むか否かを選択してよい。
【０００９】
また試験装置は、半導体メモリデバイスの第１アドレス領域のアドレス毎に、パス又はフェイルを判定する判定部を更に備え、個別パターン生成部は、それぞれの半導体メモリデバイスのアドレス毎の判定結果に基づいて、パス又はフェイルを示す個別パターンを生成し、制御部は、個別パターンがフェイルを示す場合に、パターン入力部に、当該個別パターンを対応する半導体メモリデバイスに書き込ませ、個別パターンがパスを示す場合に、パターン入力部が、当該個別パターンを対応する半導体メモリデバイスに書き込む動作を禁止してよい。
【００１０】
判定部は、第１アドレス領域の複数のアドレスブロック毎に、パス又はフェイルを判定し、個別パターン生成部は、それぞれのアドレスブロックに対応する第２領域のアドレスに書き込むべき、それぞれのアドレスブロックの判定結果を示す複数の個別パターンを、それぞれの半導体メモリデバイス毎に生成してよい。
【００１１】
また試験装置は、試験装置が行う試験より前に行われたそれぞれの半導体メモリデバイスのアドレスブロック毎の試験結果を予め格納するフェイル解析メモリを更に備え、個別パターン生成部は、フェイル解析メモリが格納したそれぞれのアドレスブロック毎の試験結果に更に基づいて、個別パターンを生成してよい。
【００１２】
個別パターン生成部は、判定部の判定結果がパスである場合に半導体メモリデバイスに書き込むべきパスコードを格納するパスコードレジスタと、判定部の判定結果がフェイルである場合に半導体メモリデバイスに書き込むべきフェイルコードを格納するフェイルコードレジスタと、判定部の判定結果に基づいて、パスコード又はフェイルコードのいずれかを選択し、個別パターンとして出力するコード選択部とを有してよい。
【００１３】
コード選択部は、フェイル解析メモリが格納したそれぞれのアドレスブロック毎の試験結果に更に基づいて、パスコード又はフェイルコードのいずれかを選択してよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１５】
本発明によれば、半導体メモリデバイスに不要な個別パターンを書き込むことを防ぎ、効率よく試験を行うことができる。また、使用者の希望に応じた任意のパスコード及びフェイルコードを書き込むことができる。
【発明を実施するための最良の形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、共通のアドレスを有する複数の半導体メモリデバイス２００に共通パターンを平行して入力して試験し、試験結果に応じたパス又はフェイル等の情報を含む個別パターンをそれぞれの半導体メモリデバイス２００に書き込む。また試験装置１００は、本体部１１０、それぞれの半導体メモリデバイス２００に対応する複数の処理部１２０、フェイル解析メモリ１５０、テスタ制御部１６０、ドライバ部１６２、デバイス接触部１６６、及びコンパレータ部１６４を備える。
【００１８】
本体部１１０は、アドレス生成部１１２、共通パターン生成部１１４、コントロール信号生成部１１６、及び期待値生成部１１８を有する。共通パターン生成部１１４は、複数の半導体メモリデバイス２００に共通して供給するための共通パターンを生成する。例えば、共通パターンは、半導体メモリデバイス２００を試験するための試験パターンである。
【００１９】
アドレス生成部１１２は、半導体メモリデバイス２００のアドレスを順次生成する。またコントロール信号生成部１１６は、後述する制御部１３６を制御するコントロール信号を生成する。期待値生成部１１８は、半導体メモリデバイス２００が、共通パターンに応じて出力するべき期待値信号を生成し、後述する判定部１４０に供給する。
【００２０】
それぞれの処理部１２０は、ドライバ部１６２、コンパレータ部１６４、及びデバイス接触部１６６を介して、対応する半導体メモリデバイス２００と電気的に接続する。また、それぞれの処理部１２０は、個別パターン生成部１２２、パターン選択部１３０、波形整形部１３２、パターン入力部１３４、制御部１３６、論理和回路１３８、及び判定部１４０を有する。
【００２１】
個別パターン生成部１２２は、半導体メモリデバイス２００毎に書き込むべき個別パターンを生成する。例えば、個別パターンは、半導体メモリデバイス２００の所定のアドレス領域に書き込むためのパスフェイル情報、半導体メモリデバイス２００を識別するための識別情報等を含む。本例において、共通パターン生成部１１４及び個別パターン生成部１２２はパターン生成部を構成し、半導体メモリデバイス２００に入力する入力パターンとして共通パターン及び個別パターンを生成する。
【００２２】
パターン選択部１３０は、共通パターン又は個別パターンのいずれかを選択し、波形整形部１３２に供給する。以下、それぞれの半導体メモリデバイス２００のセルの良否を判定する場合の動作について説明する。
【００２３】
まず、パターン選択部１３０が、共通パターンを選択し、波形整形部１３２、パターン入力部１３４、ドライバ部１６２、及びデバイス接触部１６６を介して、共通パターンを対応する半導体メモリデバイス２００に供給する。
【００２４】
判定部１４０は、対応する半導体メモリデバイス２００が、共通パターンに応じて出力する出力信号を、コンパレータ部１６４を介して受け取り、出力信号と期待値信号とを比較することにより、半導体メモリデバイス２００のアドレス毎にパスであるか又はフェイルであるかを判定する。そして、判定部１４０は、半導体メモリデバイス２００のアドレス毎の判定結果に応じたフェイル信号をフェイル解析メモリ１５０に記憶する。このような動作を複数の処理部１２０が平行して行うことにより、試験装置１００は、それぞれの半導体メモリデバイス２００の試験を平行して行う。
【００２５】
次に、それぞれの半導体メモリデバイス２００に個別パターンを書き込む場合の動作について説明する。個別パターン生成部１２２は、判定部１４０における判定結果に基づいて、対応する半導体メモリデバイス２００に書き込むべき個別パターンを生成する。本例において、個別パターン生成部１２２は、フェイルコードレジスタ１２４、パスコードレジスタ１２６、及びコード選択部１２８を有する。
【００２６】
フェイルコードレジスタ１２４は、判定部１４０の判定結果がフェイルである場合に半導体メモリデバイス２００に書き込むべきフェイルコードを格納し、パスコードレジスタ１２６は、判定部１４０の判定結果がパスである場合に半導体メモリデバイス２００に書き込むべきパスコードを格納する。ここで、フェイルコードレジスタ１２４及びパスコードレジスタ１２６は、複数ビットの情報を有するフェイルコード又はパスコードを格納する。また、フェイルコード及びパスコードは、使用者によって任意に変更可能な情報であってよい。また、フェイルコードレジスタ１２４及びパスコードレジスタ１２６は、試験するべき半導体メモリデバイス２００の種類に応じた複数のフェイルコード及びパスコードを格納し、与えられる半導体メモリデバイス２００の種類の情報に応じたフェイルコード及びパスコードを出力してもよい。
【００２７】
コード選択部１２８は、半導体メモリデバイス２００のアドレス毎の試験結果に応じて、フェイルコード又はパスコードのいずれかを選択し、個別パターンとして出力する。例えば、判定部１４０が、半導体メモリデバイスのアドレス領域を複数のアドレスブロックに分割して、アドレスブロック毎にパス又はフェイルかを判定する場合、コード選択部１２８は、アドレスブロックの判定結果毎にフェイルコード又はパスコードのいずれかを選択し、それぞれのアドレスブロックに対応する半導体メモリデバイス２００のそれぞれのアドレスに書き込むべき個別パターンを生成する。
【００２８】
そして、パターン選択部１３０は、個別パターン生成部１２２が生成した個別パターンを選択し、波形整形部１３２に供給する。パターン選択部１３０がいずれのパターンを選択するかは、コントロール信号生成部１１６から与えられるコントロール信号に基づいて、制御部１３６が行う。
【００２９】
また、フェイル解析メモリ１５０は、試験装置１００が行う試験より前に行われたそれぞれの半導体メモリデバイス２００のアドレスブロック毎の試験結果を予め格納していてよい。この場合、論理和回路１３８は、フェイル解析メモリ１５０に格納された試験結果、及び判定部１４０における判定結果に基づいて、コード選択部１２８を制御する。例えば、論理和回路１３８は、フェイル解析メモリ１５０が格納した試験結果と判定部１４０における判定結果が共にパスであるアドレスブロックに対しては、コード選択部１２８にパスコードを選択させ、フェイル解析メモリ１５０が格納した試験結果と判定部１４０における判定結果の少なくともいずれかがフェイルであるアドレスブロックに対しては、コード選択部１２８にフェイルコードを選択させる。
【００３０】
また、テスタ制御部１６０は、半導体メモリデバイス２００を試験するべき試験プログラムに基づいて、本体部１１０及び処理部１２０を制御する。例えば、テスタ制御部１６０は、本体部１１０及び処理部１２０の各構成要素が動作するタイミングを制御する。
【００３１】
また、制御部１３６は、入力パターンを半導体メモリデバイス２００に書き込むか否かを、それぞれの半導体メモリデバイス２００のアドレス毎に選択する。制御部１３６は、入力パターンを対応する半導体メモリデバイス２００の当該アドレスに書き込まない旨を選択した場合に、パターン入力部１３４が、当該半導体メモリデバイス２００の当該アドレスに入力パターンを書き込む動作を禁止する。
【００３２】
本例において、半導体メモリデバイス２００に接続される／ＷＥピン又は／ＣＥピンに対応するパターン入力部１３４は、制御部１３６から受け取るＤＲＩＮＨ信号に基づいて、入力パターンの書き込みの可否を制御するドライバ禁止制御部である。例えば、入力パターンを半導体メモリデバイス２００に書き込む場合、制御部１３６はＬ論理を示すＤＲＩＮＨ信号をパターン入力部１３４に供給し、パターン入力部１３４は、ドライバ部１６２に、入力パターンを書き込ませる。また、入力パターンを半導体メモリデバイス２００に書き込まない場合、制御部１３６はＨ論理を示すＤＲＩＮＨ信号をパターン入力部１３４に供給し、パターン入力部１３４は、ドライバ部１６２による入力パターンの書き込みを禁止する。
【００３３】
また、試験装置１００は、全ての入力パターンを半導体メモリデバイス２００に書き込むモードと、入力パターンを半導体メモリデバイス２００に書き込むか否かを選択するモードとの２つの動作モードを有してよい。これらのモードの切り替えは、テスタ制御部１６０がユーザの設定に応じて行ってよい。前者のモードの場合、制御部１３６は、常にＬ論理を示すＤＲＩＮＨ信号をパターン入力部１３４に供給し、後者のモードの場合、制御部１３６は、コントロール信号生成部１１６から受け取るコントロール信号に応じたＤＲＩＮＨ信号をパターン入力部１３４に供給する。
【００３４】
例えば、制御部１３６は、入力パターンが共通パターンである場合、コントロール信号生成部１１６から入力パターンを半導体メモリデバイス２００に書き込む旨のコントロール信号を受け取り、Ｌ論理を示すＤＲＩＮＨ信号をパターン入力部１３４に供給して、共通パターンをそれぞれの半導体メモリデバイスに供給させる。また、制御部１３６は、入力パターンが個別パターンである場合、コントロール信号生成部１１６から個別パターンに応じて書き込むか否かを選択するべき旨のコントロール信号を受け取り、個別パターンに応じたＤＲＩＮＨ信号をパターン入力部１３４に供給する。本例においては、制御部１３６は、個別パターンがパスを示す場合に、Ｈ論理を示すＤＲＩＮＨ信号を出力して、パターン入力部１３４の出力をマスクし、個別パターンがフェイルを示す場合に、Ｌ論理を示すＤＲＩＮＨ信号を出力して個別パターンを書き込ませる。
【００３５】
このような動作により、半導体メモリデバイス２００に不要な個別パターンを書き込むことを防ぎ、効率よく試験を行うことができる。また、従来の試験装置は、パス又はフェイルを示す情報として、アドレスブロック毎に１ビットの個別パターンを書き込んでいたが、本例における試験装置１００では、使用者の希望に応じた任意のパスコード及びフェイルコードを書き込むことができる。
【００３６】
図２は、半導体メモリデバイス２００のアドレス領域を説明する概念図である。半導体メモリデバイス２００は、記憶装置として使用される第１アドレス領域と、対応する第１アドレス領域のパスフェイル情報を書き込むべき第２アドレス領域とを有する。また、第１アドレス領域及び第２アドレス領域は、予め定められたビット数の情報を格納できるページを有し、予め定められたページ数毎に、複数のアドレスブロックに分割される。
【００３７】
アドレス生成部１１２は、まず第１アドレス領域におけるアドレスを順次生成し、共通パターン生成部１１４は、複数の半導体メモリデバイス２００の第１アドレス領域に共通して書き込むべき共通パターンを生成する。そして、それぞれの処理部１２０は、対応する半導体メモリデバイス２００の第１アドレス領域に、共通パターンを平行して書き込む。そして、それぞれの判定部１４０は、書き込んだ共通パターンが正しく出力されるか否かを、アドレス毎に判定する。また、前述したように、判定部１４０は、書き込んだ共通パターンが正しく出力されるか否かを、アドレスブロック毎に判定してもよい。
【００３８】
そして、アドレス生成部１１２は、第２アドレス領域におけるアドレスを順次生成し、それぞれの個別パターン生成部１２２は、対応するそれぞれの半導体メモリデバイス２００の第２アドレス領域に個別に書き込むべき個別パターンを、それぞれの半導体メモリデバイス２００毎に生成する。例えば、個別パターン生成部１２２は、判定部１４０の判定結果及びフェイル解析メモリ１５０が格納した試験結果に基づいて、アドレス毎又はアドレスブロック毎に、当該アドレス又は当該アドレスブロックがパスであるか又はフェイルであるかを示す複数の個別パターンを生成し、それぞれの処理部１２０は、これらの個別パターンを、アドレス生成部１１２が生成するアドレスに書き込む。また前述したように、制御部１３６は、それぞれの個別パターンがパス又はフェイルのいずれを示すかに基づいて、当該個別パターンを対応する半導体メモリデバイス２００の第２アドレス領域に書き込むか否かを選択する。例えば、制御部１３６は、個別パターンがパスを示す場合に、第２アドレス領域の当該個別パターンを書き込むべきアドレスに、パターン入力部１３４が個別パターンを書き込む動作を禁止する。
【００３９】
次に、図３及び図４を用いて、試験装置１００が行う試験の概要を説明する。図３は、試験装置１００が行う試験の概要を示すチャート図である。また、図４は、試験される複数の半導体メモリデバイス２００（ＤＵＴ１〜ＤＵＴ３）のアドレス領域を示す図である。まず、試験装置１００は、複数の半導体メモリデバイス２００に対して順次生成した第１アドレス領域のアドレスに、平行して共通パターンＡを書き込み、アドレス毎又はアドレスブロック毎にパス又はフェイルを判定する。本例においては、ＤＵＴ１のアドレスブロックＮの一部のアドレスに対してフェイル（”Ｆ”）と判定したものとする。
【００４０】
そして、試験装置１００は、順次生成した第２アドレス領域のアドレスに、平行して個別パターンを書き込む。ここで、生成したアドレスに書き込むべき個別パターンがパスを示す場合、制御部１３６は前述したように、当該個別パターンを対応する半導体メモリデバイス２００の当該アドレスに書き込むことを禁止する。これにより、複数の半導体メモリデバイス２００に対して、フェイルを示すアドレスブロックにのみ個別パターンを効率よく書き込むことができる。
【００４１】
本例においては、ＤＵＴ１のみがアドレスブロックＮにおいてフェイルと判定されたため、ＤＵＴ１のアドレスブロックＮに対応する第２アドレス領域に、フェイルを示す個別パターンを書き込み、ＤＵＴ２及びＤＵＴ３の第２アドレス領域に対する書き込みを禁止する。
【００４２】
そして同様に、次に試験するべきアドレスブロックＮ＋１に共通パターンＢを平行して書き込み、パス又はフェイルを判定する。本例においては、ＤＵＴ２及びＤＵＴ３のアドレスブロックＮ＋１の一部のアドレスに対してフェイルと判定したものとする。そして同様に、アドレスブロックＮ＋１に対応するそれぞれのＤＵＴの第２アドレス領域に対して個別パターンを書き込むが、ＤＵＴ１についてはフェイルを検出していないため、その書き込みを禁止する。このような動作を、試験するべき全てのアドレスブロックに対して行う。
【００４３】
また、個別パターン生成部１２２は、個別パターンとして常にフェイルを示すパターンを生成し、パスであるアドレスブロックに対応する第２アドレス領域のアドレスに個別パターンを書き込むタイミングで、制御部１３６がパターン入力部１３４の書き込み動作を禁止してもよい。
【００４４】
図５は、個別パターン生成部１２２の構成の他の例を示す。本例において、個別パターン生成部１２２は、フェイルアドレスレジスタ１４２、パスアドレスレジスタ１４４、コード選択部１２８、アドレス制御部１４６、及びエキストラバッファメモリ１４８を有する。
【００４５】
エキストラバッファメモリ１４８は、それぞれの半導体メモリデバイス２００の第２アドレス領域（エキストラエリア）に書き込むべき複数の情報を格納する。例えば、エキストラバッファメモリ１４８は、アドレスブロックがパスである場合に書き込むべき複数ビットから成るパスコードを記憶エリア１、アドレスブロックがフェイルである場合に書き込むべき複数ビットから成るフェイルコードを記憶エリア２に格納する。またエキストラバッファメモリ１４８は、半導体メモリデバイス２００毎に定められる識別情報等を格納してもよい。例えば、半導体メモリデバイス２００が携帯電話等に使用されるメモリである場合において、エキストラバッファメモリ１４８は、当該携帯電話の電話番号等の、それぞれの半導体メモリデバイス２００に個別に記憶させるべき情報を格納するメモリである。
【００４６】
フェイルアドレスレジスタ１４２は、エキストラバッファメモリ１４８がフェイルコードを格納した記憶エリア２の先頭アドレスを格納し、パスアドレスレジスタ１４４は、エキストラバッファメモリ１４８がパスコードを格納した記憶エリア１の先頭アドレスを格納する。そして、コード選択部１２８は、個別パターンに基づいて、記憶エリア１の先頭アドレス又は記憶エリア２の先頭アドレスを選択し、アドレス制御部１４６に供給する。アドレス制御部１４６は、受け取った先頭アドレスから所望の長さのバーストアドレスを生成し、エキストラバッファメモリ１４８に供給する。そして、エキストラバッファメモリ１４８は、与えられるアドレスに応じた記憶エリアから、パスコード又はフェイルコードを読み出し、パターン選択部１３０に出力する。このような構成によっても、図１に関連して説明した試験装置１００と同様に、複数ビットから成るパスコード又はフェイルコードを含む個別パターンを生成することができる。
【００４７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】半導体メモリデバイス２００のアドレス領域を説明する概念図である。
【図３】試験装置１００が行う試験の概要を示すチャート図である。
【図４】試験される複数の半導体メモリデバイス２００（ＤＵＴ１〜ＤＵＴ３）のアドレス領域を示す図である。
【図５】個別パターン生成部１２２の構成の他の例を示す図である。
【符号の説明】
【００４９】
１００・・・試験装置、１１０・・・本体部、１１２・・・アドレス生成部、１１４・・・共通パターン生成部、１１６・・・コントロール信号生成部、１１８・・・期待値生成部、１２０・・・処理部、１２２・・・個別パターン生成部、１２４・・・フェイルコードレジスタ、１２６・・・パスコードレジスタ、１２８・・・コード選択部、１３０・・・パターン選択部、１３２・・・波形整形部、１３４・・・パターン入力部、１３６・・・制御部、１３８・・・論理和回路、１４０・・・判定部、１４２・・・フェイルアドレスレジスタ、１４４・・・パスアドレスレジスタ、１４６・・・アドレス制御部、１４８・・・エキストラバッファメモリ、１５０・・・フェイル解析メモリ、１６０・・・テスタ制御部、１６２・・・ドライバ部、１６４・・・コンパレータ部、１６６・・・デバイス接触部、２００・・・半導体メモリデバイス
【図１】
2005037261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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