(57)【要約】【課題】  電源電圧変動時の出力を安定にする定電圧出力回路を提供すること。【解決手段】  第１の入力端子を基準電圧に接続する差動増幅回路と、ソース端子が電源電圧に接続され、ドレイン端子が出力端子に接続され、ゲート端子が前記差動増幅回路の出力端子に接続される出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の第２の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が前記電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする。【選択図】    図１
2005322105.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子を基準電圧に接続する差動増幅回路と、
ソース端子が電源電圧に接続され、ドレイン端子が出力端子に接続され、ゲート端子が前記差動増幅回路の出力端子に接続される出力トランジスタと、
一端が前記出力端子に接続され、他の一端が前記差動増幅回路の第２の入力端子に接続される第１の抵抗素子と、
一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、
一端が前記電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする定電圧出力回路。
【請求項２】
第１の入力端子を基準電圧に接続する差動増幅回路と、
ソース端子を電源電圧に接続し、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、
一端が接地され、他の一端を前記トランジスタのドレイン端子に接続する定電流回路と、
ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのドレイン端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、
一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、
一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、
一端が電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする定電圧出力回路。
【請求項３】
第１の入力端子を基準電圧に接続する差動増幅回路と、
ソース端子を電源電圧に接続し、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、
一端が接地され、他の一端を前記トランジスタのドレイン端子に接続する定電流回路と、
ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのドレイン端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、
一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、
一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、
一端が正の電源電圧に接続され、他の一端が前記出力トランジスタのゲート端子に接続される容量素子を具備したことを特徴とする定電圧出力回路。
【請求項４】
第１の入力端子を基準電圧に接続する差動増幅回路と、
ドレイン端子が接地され、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、
一端を電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、
ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、
一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、
一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、
一端が電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする定電圧出力回路。
【請求項５】
第１の入力端子を基準電圧に接続する差動増幅回路と、
ドレイン端子を接地し、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、
一端を電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、
ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、
一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、
一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、
一端が正の電源電圧に接続され、他の一端が前記出力トランジスタのゲート端子に接続される容量素子を具備したことを特徴とする定電圧出力回路。
【請求項６】
前記トランジスタおよび出力トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１乃至請求項５記載の定電圧出力回路。
【請求項７】
前記容量素子の容量値は、寄生容量値よりも大きい値であることを特徴とする請求項１乃至請求項５記載の定電圧出力回路。
【請求項８】
前期定電流回路がＰＭＯＳデプレショントランジスタであることを特徴とする請求項１乃至請求項５記載の定電圧出力回路。
【請求項９】
前期定電流回路がカレントミラー構成であることを特徴とする請求項１乃至請求項５記載の定電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧変動時の出力を安定にする定電圧出力回路に関する。
【背景技術】
【０００２】
従来の定電圧出力回路の例を図４に示す。
【０００３】
入力端子を基準電圧ＶＲＥＦに接続した差動増幅回路４０１の出力端子４１１は出力トランジスタであるＰＭＯＳトランジスタ４３１のゲートに接続される。ＰＭＯＳトランジスタ４３１のソース端子は電源電圧ＶＤＤに接続され、ドレイン端子は出力端子ＶＯＵＴに接続される。抵抗素子４４１の一端は出力端子４４１に接続され、他の一端は差動増幅回路４０１の他の入力端子と抵抗素子４４２に接続される。抵抗素子４４２の他端は接地電位ＶＳＳに接続される。
【０００４】
図４のように構成された定電圧回路において、ノード４２２の電位がＶＲＥＦよりも低い状態では、差動増幅回路４０１の出力４１１の電位は下がり、ＰＭＯＳトランジスタ４３１のゲートソース間電圧は大きくなり、電流が増加する。これにより、ＶＯＵＴおよび、ノード４２２の電位が上昇する。逆に、ノード４２２の電位がＶＲＥＦよりも高い状態では、差動増幅回路４０１の出力４１１の電位は上がり、ＰＭＯＳトランジスタ４３１のゲートソース間電圧は小さくなり、電流が減少する。これにより、ＶＯＵＴおよび、ノード４２２の電位が下降する。この機構により、ノード４２２の電位はＶＲＥＦと同じ電位に安定し、ＶＯＵＴも抵抗４４１と抵抗４４２の比によって一定の電圧となる。
【０００５】
この安定状態から電源電圧ＶＤＤが上昇した場合、一時的にＰＭＯＳトランジスタ４３１のゲートソース間電圧が大きくなり、電流が増加し、ＶＯＵＴは上昇する。この後は前記した機構により、ノード４２２はＶＲＥＦと同じ電位に安定する。
【０００６】
逆に、電源電圧が下降した場合、一時的にＰＭＯＳトランジスタ４３１のゲートソース間電圧が小さくなり、電流が減少し、ＶＯＵＴは下降する。この後は前記した機構により、ノード４２２はＶＲＥＦと同じ電位に安定する。
【０００７】
このような定電圧出力回路において電源変動時の出力を安定させる手段として、特許文献１のような手段を用いる方法もあるが、素子数が多くなってしまうという問題があった（例えば、特許文献１参照。）。
【特許文献１】特開平５−４０５３５号公報（図１)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図５を用いて従来の課題を説明する。従来の定電圧出力回路では、図５のＡ点で示されるように電源電圧ＶＤＤが変動した場合、差動増幅回路４０１の出力端子４１１の電位は点線で示されるようにＢ点までしばらくの期間そのまま安定しているため、ＰＭＯＳトランジスタ４３１のゲート−ソース間電圧が変動してしまい、ＰＭＯＳトランジスタ４３１に流れる電流が変化する。このため出力端子ＶＯＵＴの出力電圧が点線で示されるように一時的に大きく変動してしまう。定電圧出力回路では、この出力電圧値の変動が小さいことが望ましく、素子数を増やさずに変動を抑えることが課題となる。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決するために以下の構成を採用した。すなわち、第１の入力端子を基準電圧に接続する差動増幅回路と、ソース端子が電源電圧に接続され、ドレイン端子が出力端子に接続され、ゲート端子が前記差動増幅回路の出力端子に接続される出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の第２の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が前記電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする。
【００１０】
この発明では、電源電圧が変動した際に出力トランジスタのゲート電圧が電源変動に追従して変動するため、出力トランジスタのゲート−ソース間電圧が一定になり、出力電圧が安定する。
【００１１】
また、本発明にかかる定電圧出力回路は、第１の入力端子を基準電圧に接続する差動増幅回路と、ドレイン端子が接地され、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、一端を前記電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする。
【００１２】
また、本発明にかかる定電圧出力回路は、第１の入力端子を基準電圧に接続する差動増幅回路と、ドレイン端子を接地し、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、一端を電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が正の電源電圧に接続され、他の一端が前記出力トランジスタのゲート端子に接続される容量素子を具備したことを特徴とする。
【００１３】
また、本発明にかかる定電圧出力回路は、第１の入力端子を基準電圧に接続する差動増幅回路と、ドレイン端子が接地され、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、一端を電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が電源電圧に接続され、他の一端が前記差動増幅回路の出力端子に接続される容量素子を具備したことを特徴とする。
【００１４】
また、本発明にかかる定電圧出力回路は、第１の入力端子を基準電圧に接続する差動増幅回路と、ドレイン端子を接地し、ゲート端子が前記差動増幅回路の出力端子に接続されるトランジスタと、一端を電源電圧に接続し、他の一端を前記トランジスタのソース端子に接続する定電流回路と、ソース端子を電源電圧に接続し、ゲート端子を前記トランジスタのソース端子に接続し、ドレイン端子を出力端子に接続する出力トランジスタと、一端が前記出力端子に接続され、他の一端が前記差動増幅回路の他の入力端子に接続される第１の抵抗素子と、一端が前記第１の抵抗素子と前記差動増幅回路の第２の入力端子に接続され、他の一端が接地される第２の抵抗素子と、一端が正の電源電圧に接続され、他の一端が前記出力トランジスタのゲート端子に接続される容量素子を具備したことを特徴とする。
【００１５】
この発明では、同様に電源電圧が変動した際に出力トランジスタのゲート電圧が電源変動に追従して変動するため、出力トランジスタのゲート−ソース間電圧が一定になり、出力電圧が安定する。
また、本発明にかかる定電圧出力回路のトランジスタおよび出力トランジスタはＰＭＯＳトランジスタであることを特徴とする。
また、本発明にかかる定電圧出力回路の容量素子の容量値は、寄生容量値よりも大きい値であることを特徴とする。
また、本発明にかかる定電圧出力回路は、定電流回路がＰＭＯＳデプレショントランジスタであることを特徴とする。
また、本発明にかかる定電圧出力回路は、定電流回路がカレントミラー構成であることを特徴とする。
【発明の効果】
【００１６】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。すなわち、電源電圧端子と出力トランジスタのゲート電位を制御する端子との間に容量素子を挿入する。この容量素子により、電源電圧が変動した際に、出力トランジスタのゲートソース間電圧を固定し、電源電圧変動時にも安定した出力を可能にする。
【発明を実施するための最良の形態】
【００１７】
【実施例１】
【００１８】
図１は本発明による定電圧出力回路の第１の実施例で、２段増幅回路により構成された定電圧出力回路である。
基準電圧ＶＲＥＦを第１の入力端子３２１に入力する差動増幅回路３０１と、ソース端子が電源電圧ＶＤＤに、ドレイン端子が出力端子ＶＯＵＴに、ゲート端子が差動増幅回路３０１の出力端子３１１に夫々接続される出力トランジスタであるＰＭＯＳトランジスタ３３１と、一端が出力端子ＶＯＵＴに接続され、他の一端が差動増幅回路３０１の第２の入力端子３２２に接続される第１の抵抗素子３４１と、一端が第１の抵抗素子３４１と前記差動増幅回路３０１の第２の入力端子３２２に接続され、他の一端がＶＳＳに接地される第２の抵抗素子３４２と、一端が電源電圧ＶＤＤに接続され、他の一端が差動増幅回路３０１の出力端子３１１に接続される容量素子３５１を備えている。
【００１９】
図１の定電圧出力回路において、入力端子３２１、３２２が等しい電圧で差動増幅回路３０１の出力端子３１１が安定し、出力端子ＶＯＵＴの出力電圧が安定する。図５に示すように電源電圧ＶＤＤが変動した際に、容量素子３５１では電荷が保存されているため、差動増幅回路３０１の出力端子３１１の電位は図５の実線に示すように電源に追従し素早く変動する。このため電源電圧ＶＤＤが変動した時もＰＭＯＳトランジスタ３３１のゲート−ソース間電圧は一定となり、図５の実線に示すように出力の変動は素早く収まり、その変化値も小さくなる。
【実施例２】
【００２０】
図２は本発明による定電圧出力回路の第２の実施例で、３段増幅回路により構成された定電圧出力回路である。
基準電圧ＶＲＥＦを第１の入力端子１２１に入力する差動増幅回路１０１と、ソース端子を電源電圧ＶＤＤに接続し、ゲート端子が差動増幅回路１０１の出力端子１１１に接続される第1のＰＭＯＳトランジスタ１３２と、一端が接地され、他の一端を第1のＰＭＯＳトランジスタ１３２のドレイン端子に接続する定電流回路１０２と、ソース端子を電源電圧ＶＤＤに接続し、ゲート端子を前記第1のＰＭＯＳトランジスタ１３２のドレイン端子に接続し、ドレイン端子を出力端子ＶＯＵＴに接続する出力トランジスタである第２のＰＭＯＳトランジスタ１３１と、一端が出力端子ＶＯＵＴに接続され、他の一端が差動増幅回路１０１の他の入力端子１２２に接続される第１の抵抗素子１４２と、一端が第１の抵抗素子と差動増幅回路１０１の第２の入力端子１２２に接続され、他の一端がＶＳＳに接地される第２の抵抗素子１４２と、一端が電源電圧ＶＤＤに接続され、他の一端が差動増幅回路１０１の出力端子１１１に接続される容量素子１５１を備えている。
【００２１】
前記第1のＰＭＯＳトランジスタ１３２と前記定電流回路１０２により構成された増幅団を有する３段増幅回路は増幅段のトータルゲインを高域まで高くすることができるため、前述の２段増幅回路による定電圧出力回路よりもリップル・リジェクション・レシオ特性を向上させることができるものである。
【００２２】
図２の定電圧出力回路において、入力端子１２１、１２２が等しい電圧で差動増幅回路１０１の出力端子１１１が安定し、出力端子ＶＯＵＴの出力電圧が安定する。図５に示すように電源電圧ＶＤＤが変動した際に、容量素子１５１では電荷が保存されているため、差動増幅回路１０１の出力端子１１１の電位は図５の実線に示すように電源に追従し素早く変動する。更にＰＭＯＳトランジスタ１３２には定電流回路１０２により一定の電流が流れるため、ＰＭＯＳトランジスタのゲート−ソース間電圧は一定になり、ノード１１２の電圧は出力端子１１１の電圧に追従し変動し、電源電圧変動時もＰＭＯＳトランジスタ１３１のゲート−ソース間電圧は一定となり、出力端子ＶＯＵＴの電位の変動を小さく抑えることが可能となる。
【実施例３】
【００２３】
図３は本発明による定電圧出力回路の第３の実施例であり、３段増幅回路により構成された定電圧出力回路である。
基準電圧ＶＲＥＦを第１の入力端子２２１に入力する差動増幅回路２０１と、ソース端子を電源電圧ＶＤＤに接続し、ゲート端子が差動増幅回路２０１の出力端子２１１に接続される第1のＰＭＯＳトランジスタ２３２と、一端が接地され、他の一端を第1のＰＭＯＳトランジスタ２３２のドレイン端子に接続する定電流回路２０２と、ソース端子を電源電圧ＶＤＤに接続し、ゲート端子を前記第1のＰＭＯＳトランジスタ２３２のドレイン端子に接続し、ドレイン端子を出力端子ＶＯＵＴに接続する出力トランジスタである第２のＰＭＯＳトランジスタ２３１と、一端が出力端子ＶＯＵＴに接続され、他の一端が差動増幅回路２０１の他の入力端子２２２に接続される第１の抵抗素子２４１と、一端が第１の抵抗素子２４１と差動増幅回路２０１の第２の入力端子２２２に接続され、他の一端がＶＳＳに接地される第２の抵抗素子２４２と、一端が電源電圧ＶＤＤに接続され、他の一端が第２のＰＭＯＳトランジスタ２３１のゲート端子に接続される容量素子２５１を備えている。
【００２４】
前記第１のＰＭＯＳトランジスタ２３２と前記定電流回路２０２により構成された増幅団を有する３段増幅回路は増幅段のトータルゲインを高域まで高くすることができるため、前述の２段増幅回路による定電圧出力回路よりもリップル・リジェクション・レシオ特性を向上させることができるものである。
【００２５】
図３の定電圧出力回路において、端子２２１、２２２が等しい電圧で差動増幅回路２０１の出力端子２１１が安定し、出力端子ＶＯＵＴの出力電圧が安定する。図５に示すように電源電圧ＶＤＤが変動した際に、容量２５１の両端の電荷は保存されており、第２のＰＭＯＳトランジスタ２３１のゲート端子２１２の電位は電源に追従し変動する。このため電源電圧変動時もＰＭＯＳトランジスタ２３１のゲートソース間電圧は一定となり、出力は変動しない。
【実施例４】
【００２６】
第４、第５の実施例として、定電流回路を電源側に接続する例を図６、図７に示す。動作は第２、第３の実施例と同等であり、ここでは説明は省略する。
【図面の簡単な説明】
【００２７】
【図１】本発明の定電圧出力回路の第１の実施例の構成図である。
【図２】本発明の定電圧出力回路の第２の実施例の構成図である。
【図３】本発明の定電圧出力回路の第３の実施例の構成図である。
【図４】従来の定電圧出力回路の構成図である。
【図５】本発明および従来の定電圧出力回路の説明図である。
【図６】本発明の定電圧出力回路の第４の実施例の構成図である。
【図７】本発明の定電圧出力回路の第５の実施例の構成図である。
【符号の説明】
【００２８】
１０１、２０１、３０１、４０１  差動増幅回路  
１０２、２０２  定電流回路
１１１、２１１、３１１、４１１  差動増幅回路の出力端子
１１２、２１２  ゲート端子
１２１、２２１、３２１、４２１  差動増幅回路の第１の入力端子
１２２、２２２、３２２、４２２  差動増幅回路の第２の入力端子
１３１、１３２、２３１、２３２、３３１、４３１  ＰＭＯＳトランジスタ
１４１、１４２、２４１、２４２、３４１、３４２、４４１、４４２  抵抗素子
１５１、２５１、３５１  容量素子
【図１】
2005322105.tif 000003
【図２】
2005322105.tif 000004
【図３】
2005322105.tif 000005
【図４】
2005322105.tif 000006
【図５】
2005322105.tif 000007
【図６】
2005322105.tif 000008
【図７】
2005322105.tif 000009