(57)【要約】【課題】  従来では、形成過程の加熱環境下による半導体ウエハの反りを防止するため、半導体ウエハ保護用粘着シートを作成し、半導体ウエハに貼り合わせていたが、製造コストが高く、粘着剤が残存するという問題があった。【解決手段】  本発明では、半導体ウエハ４１の裏面に、例えば、シリコン窒化膜から成る反り防止層１６を、配線層を構成する金属層を堆積する前の工程で形成する。つまり、半導体ウエハ４１を、予め、配線層による反り上がる方向と逆方向へと反らせた状態で、多層の配線層を形成する。そのことで、本発明では、配線層の形成により半導体ウエハ４１は反り上がるが、その反り量Ｘを大幅に低減でき、露光装置では、半導体ウエハ４１を確実に吸着し、固定することができる。【選択図】    図１１
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【特許請求の範囲】
【請求項１】
半導体素子形成領域と成る第１主面と該第１主面と対向する第２主面とを有する半導体ウエハを準備し、少なくとも前記第１主面に対し前記半導体ウエハが上に凸な曲線を描くように反らせる反り防止層を前記第２主面に形成し、
前記第１主面側から少なくとも２層以上の配線層を形成した後、前記反り防止層を除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１主面上に前記配線層と成る金属層を堆積する前に、前記反り防止層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層となる金属層を堆積し、前記第２主面には前記反り防止層を形成した状態で、前記半導体ウエハを露光装置に設置することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記反り防止層は、シリコン窒化膜層、ポリシリコン層またはＴＥＯＳ膜層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１主面側にＬＯＣＯＳ酸化膜を形成した後に、前記反り防止層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子形成工程時の半導体ウエハの反り上がりを低減することを目的とする。
【背景技術】
【０００２】
近年、半導体ウエハの大型化、またＩＣカード用途などのウエハの薄型化が進んでいる。しかしながら、大型化、薄型化した半導体ウエハは、配線層となるアルミ（Ａｌ）層等の積層工程時の加熱環境下において、その熱により反りが生じ、破損し易かった。また、露光工程では、半導体ウエハの端部等を吸着し、半導体ウエハを固定した後、露光作業を行うが、半導体ウエハの反り上がりのために、吸着できず、露光が行えないという問題があった。
【０００３】
そこで、従来の半導体装置の製造方法では、例えば、基材フィルムの表面に、粘着剤溶液を塗布し、乾燥させて（必要に応じて加熱架橋させて）粘着剤層を形成していた。そして、必要に応じてこの粘着剤層の表面にセパレータを貼り合わせることにより、半導体ウエハ保護用粘着シートを作成していた。その後、該半導体ウエハ保護用粘着シートを半導体ウエハに貼り合わせ、半導体ウエハの反り上がり等を防止する技術があった（例えば、特許文献１参照。）。
【特許文献１】特開平０３−２０６６７１号公報（第２頁、第８−１１頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置の製造方法では、半導体ウエハに素子を形成する過程の加熱環境下における、半導体ウエハの反りを防止するため、半導体ウエハ保護用粘着シートを作成し、半導体ウエハに貼り合わせていた。しかしながら、半導体ウエハ保護用粘着シートを作成することで、コストが余分に掛かるという問題があった。また、半導体ウエハ保護用粘着シートを貼り付け、該粘着シートを剥がす工程が余計に発生するという問題があった。
【０００５】
また、従来の半導体装置の製造方法では、半導体ウエハ保護用粘着シートを剥がした後、半導体ウエハ裏面には粘着剤が残存する場合があった。例えば、裏面電極を形成する場合には、残存した粘着剤を除去する工程が必要となり、工程数が増え、コスト的にも問題があった。
【課題を解決するための手段】
【０００６】
本発明は、上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体素子形成領域と成る第１主面と該第１主面と対となる第２主面とを有する半導体ウエハを準備し、少なくとも前記第１主面に対し前記半導体ウエハが上に凸な曲線を描くように反らせる反り防止層を前記第２主面に形成し、前記第１主面側から少なくとも２層以上の配線層を形成した後、前記反り防止層を除去することを特徴とする。従って、本発明では、半導体ウエハの第２主面に反り防止層を形成することで、半導体ウエハに、その第１主面に対して上に凸な反りを発生させる。そのことで、第１主面上に配線層を形成する金属層を堆積し、硬化すると、半導体ウエハに、その第１主面に対して下に凸な曲線を描く反りが発生するが、その反り量を緩和させることができる。
【０００７】
また、本発明の半導体装置の製造方法では、前記第１主面上に前記配線層と成る金属層を堆積する前に、前記反り防止層を形成することを特徴とする。従って、本発明では、半導体ウエハの第１主面に対して下に凸な曲線を描く反りが発生する前に、予め、半導体ウエハの第１主面に対して上に凸な反りを発生させることができる。
【０００８】
また、本発明の半導体装置の製造方法では、前記配線層となる金属層を堆積し、前記第２主面には前記反り防止層を形成した状態で、前記半導体ウエハを露光装置に設置することを特徴とする。従って、本発明では、半導体ウエハの第２主面に反り防止層を形成した状態で金属層の露光工程を行うので、半導体ウエハの反り量が低減され、露光装置では、確実に、半導体ウエハを固定することができる。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法では、半導体ウエハの第２主面に反り防止層を形成する。そのことで、配線層を構成する金属層の硬化により、半導体ウエハが、その第１主面に対して下に凸な曲線を描くように反り上がる量を低減することができる。
【００１０】
本発明の半導体装置の製造方法では、配線層を形成する前に、予め、半導体ウエハの第２主面に反り防止層を形成する。そのことで、配線層を構成する金属層の硬化により、半導体ウエハが、その第１主面に対して下に凸な曲線を描くように反り上がる力に対抗することができる。
【００１１】
本発明の半導体装置の製造方法では、半導体ウエハの第２主面に反り防止層を形成した状態で、半導体ウエハを露光装置へと設置する。そのことで、露光装置では、半導体ウエハの反り上がりに対しても、半導体ウエハを確実に固定することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図９を参照し、詳細に説明する。
【００１３】
図１から図９は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、素子形成領域の１領域に、例えば、Ｎチャネル型ＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、ＮＰＮトランジスタ、横型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００１４】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。図示した基板１は、半導体ウエハの一部を示したものであり、以下の説明でも同様である。この基板１の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の埋め込み層２を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１５】
次に、図２に示す如く、図１において形成したシリコン酸化膜を利用し、公知のフォトリソグラフィ技術により、第１の分離領域３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１６】
次に、図３に示す如く、図２において形成したシリコン酸化膜を全て除去し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層４を成長させる。その後、エピタキシャル層４の表面を熱酸化してシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により、第２の分離領域５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００１７】
次に、図４に示す如く、エピタキシャル層４の所望の領域にＬＯＣＯＳ酸化膜７を形成する。先ず、シリコン酸化膜６上にシリコン窒化膜（図示せず）を、例えば、０．０５〜０．２μｍ程度形成する。その後、ＬＯＣＯＳ酸化膜７を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。
【００１８】
そして、このシリコン窒化膜をマスクとして用い、シリコン酸化膜６上から、例えば、８００〜１２００℃程度でスチーム酸化により酸化膜付けを行う。そして、同時に、基板１全体に熱処理を与えＬＯＣＯＳ酸化膜７を形成する。このとき、特に、Ｐ型分離領域８上にはＬＯＣＯＳ酸化膜７を形成することで、より素子間分離が成される。そして、ＬＯＣＯＳ酸化膜７は、平坦部では、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００１９】
次に、図５に示す如く、エピタキシャル層４表面にシリコン酸化膜９を、例えば、０．０１〜０．２０μｍ程度形成する。そして、このシリコン酸化膜９をゲート電極１１（図６参照）下部ではゲート酸化膜として用いる。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域１０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２０】
次に、図６に示す如く、図５において形成したシリコン酸化膜９上にポリシリコン（ＰｏｌｙＳｉ）膜を、例えば、０．２〜０．３μｍ程度堆積させる。その後、このポリシリコン膜に、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、ゲート電極１１形成領域以外のＰｏｌｙＳｉ膜を公知のフォトリソグラフィ技術により除去する。
【００２１】
その後、図示の如く、図５において形成したシリコン酸化膜９を利用し、公知のフォトリソグラフィ技術により、Ｐ型の拡散領域１２を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。このとき、ゲート電極１１をマスクとして利用することで、より正確にイオン注入を行うことができる。
【００２２】
次に、図７に示す如く、図５において形成したシリコン酸化膜９を利用し、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域１３、１４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００２３】
次に、図８に示す如く、エピタキシャル層４上面の略全面に、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜層（図示せず）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜層１５等を形成する。
【００２４】
このとき、本実施の形態では、ＢＰＳＧ膜層１５上面側から、そして、基板２裏面側からシリコン窒化膜（ＳｉＮ）を堆積する。つまり、基板１の両面からシリコン窒化膜を堆積する。その後、ＢＰＳＧ膜層１５上面に形成したＳｉＮのみ除去し、基板１裏面には、ＳｉＮ層から成る反り防止層１６が形成される。
【００２５】
そして、本実施の形態では、第１配線層及び各電極を構成する金属層、例えば、Ａｌ層を堆積工程前に、反り防止層１６を形成する。そのことで、詳細は後述するが、半導体ウエハ４１（図１０参照）は、その表面に対して、上に凸となる曲線を描くように反り曲がる。その結果、多層の配線層を形成することで、最終的には、半導体ウエハ４１は、その表面に対して反り上がるが、その反り上がり量を、より効率的に低減することができる。
【００２６】
一方、ＳｉＮが除去されたＢＰＳＧ膜層１５上面では、ＭＯＳトランジスタのソース電極２２またはドレイン電極２３用のコンタクトホール１７、１８をＢＰＳＧ膜層１５等に、例えば、公知のフォトリソグラフィ技術により形成する。
【００２７】
次に、スパッタリング法により、バリアメタル層１９、タングステン（Ｗ）層２０及びＡｌ層２１を堆積する。このとき、バリアメタル層１９は、チタン（Ｔｉ）層及びチタンナイトライド（ＴｉＮ）層を積層し、形成する。そして、Ｗ層２０は、コンタクトホール１７、１８形成領域に選択的に形成され、Ａｌ層２１は、電極及び第１の配線層形成領域に選択的に形成される。そして、本実施の形態では、この工程により、ＭＯＳトランジスタのソース電極２２、ドレイン電極２３が形成される。その他、図示していないが、半導体装置の１層目の配線層が形成される。
【００２８】
次に、図９に示す如く、１層目の配線層と２層目の配線層２４との間の層間絶縁層、２層目の配線層２４と３層目の配線層２５との間の層間絶縁層及び３層目の配線層２５を形成する。１層目の配線層等の上面に、ＴＥＯＳ膜層２６を堆積する。そして、ＴＥＯＳ膜層２６は、１層目の配線層等によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜層２７を形成する。その後、ＳＯＧ膜層２７上に、再び、ＴＥＯＳ膜層２８を堆積する。そのことで、２層目の配線層２４は、平坦性の維持されて形成されるので、配線層２４が短絡されるのを防止することができる。
【００２９】
その後、上述した製造方法により、２層目の配線層２４上面に、ＴＥＯＳ膜層２９、ＳＯＧ膜層３０、ＴＥＯＳ膜層３１、３層目の配線層２５を形成する。そして、３層目の配線層２５上面に、例えば、減圧状態で、形成温度が４５０℃以下で、プラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮ層３２を略全面に堆積する。このとき、ＳｉＮ層３２の膜厚は、３０００Å〜１００００Å程度で堆積される。その後、基板１裏面に形成した反り防止層１６を除去し、半導体装置が完成する。
【００３０】
次に、図１０及び図１１を参照し、半導体ウエハの反り量と縮小投影露光装置（以下、ステッパと呼ぶ）での吸着工程との関係を説明する。
【００３１】
図１０は半導体ウエハの反り量を説明するための断面図である。図１１は、半導体ウエハ表面に形成する配線形成工程とウエハの反り量との関係を説明するための説明図である。
【００３２】
上述したように、例えば、配線層２４、２５形成工程時のように、マスクに描画されたパターンをフォトレジスト上に転写する際には、半導体ウエハ４１表面の略全面に、例えば、Ａｌ層を形成した後に、該Ａｌ層表面をフォトレジストで被覆する。そして、フォトレジストで被覆された半導体ウエハ４１は、ステッパのステージ上に固定され、紫外線を光源に用いた投影光学系を介して、マスクに描画されたパターンが転写される。このとき、本実施の形態では、真空中で、半導体ウエハ４１に対して電気的なクーロン力を利用して吸着する静電チャックにより、半導体ウエハ４１を固定する。
【００３３】
ここで、半導体ウエハ４１上面には、それぞれ熱膨張係数の異なる配線層２４、２５等を構成するＡｌ層、ＴＥＯＳ膜層、ＳＯＧ膜層が堆積され、それぞれの材料が硬化する。すると、図１０に示すように、半導体ウエハ４１の端部４２周辺が反り上がる。
【００３４】
具体的には、例えば、半導体ウエハ４１を構成するシリコンの熱膨張係数は２．４２Ｅ６（／ｄｅｇ）であり、Ａｌの熱膨張係数は２．３１３Ｅ５（／ｄｅｇ）でる。そして、積層される材料の熱膨張係数の違いにより、堆積時の温度が低下するにつれて、材料が収縮しながら硬化し、半導体ウエハ４１には、圧縮応力が加わる。特に、配線層２４、２５は、半導体ウエハ４１の広い領域に渡り配置されるので、半導体ウエハ４１の反り量Ｘに与える影響が大きい。尚、同様に、半導体ウエハ４１裏面に形成される反り防止層１６の収縮による圧縮応力により、半導体ウエハ４１は、その表面に対して上に凸な曲線を描くように反る。
【００３５】
図１１では、半導体ウエハ４１裏面に、シリコン窒化膜層から成る反り防止層１６が形成された場合と反り防止層１６が形成されない場合との、半導体ウエハ４１の反り量Ｘを比較している。具体的には、実線ラインは反り防止層１６が形成されない場合であり、一点鎖線ラインは反り防止層１６が１０００Å程度形成された場合であり、二点鎖線ラインは反り防止層１６が２０００Å程度形成された場合である。
【００３６】
尚、以下の説明では、半導体ウエハ４１の表面に対して、下に凸な曲線を描く場合を反り上がると記載し、上に凸な曲線を描く場合を反り下がると記載する。
【００３７】
図示したように、先ず、反り防止層１６を形成する前には、３つの場合とも、半導体ウエハ４１の自重により、半導体ウエハ４１は３０μｍ程度反り下がる。そして、半導体ウエハ４１裏面に反り防止層を形成すると、その厚みが１０００Å程度の場合には、半導体ウエハ４１は４２μｍ程度反り下がり、その厚みが２０００Å程度の場合には、半導体ウエハ４１は４８μｍ程度反り下がる。
【００３８】
次に、１層目の配線層等を形成する金属層を堆積し、該金属層を被覆するようにフォトレジストを形成した状態において、反り防止層１６を形成しない場合には、半導体ウエハ４１は３５μｍ程度反り上がる。一方、反り防止層１６を形成すると、その厚みが１０００Å程度の場合には、半導体ウエハ４１は１３μｍ程度反り上がり、その厚みが２０００Å程度の場合には、半導体ウエハ４１は１０μｍ程度反り上がる。
【００３９】
次に、２層目の配線層等を形成する金属層を堆積し、該金属層を被覆するようにフォトレジストを形成した状態において、反り防止層１６を形成しない場合には、半導体ウエハ４１は８０μｍ程度反り上がる。一方、反り防止層１６を形成すると、その厚みが１０００Å程度の場合には、半導体ウエハ４１は５７μｍ程度反り上がり、その厚みが２０００Å程度の場合には、半導体ウエハ４１は４４μｍ程度反り上がる。
【００４０】
最後に、３層目の配線層等を形成する金属層を堆積し、該金属層を被覆するようにフォトレジストを形成した状態において、反り防止層１６を形成しない場合には、半導体ウエハ４１は１２０μｍ程度反り上がる。一方、反り防止層１６を形成すると、その厚みが１０００Å程度の場合には、半導体ウエハ４１は１００μｍ程度反り上がり、その厚みが２０００Å程度の場合には、半導体ウエハ４１は８５μｍ程度反り上がる。
【００４１】
上述したように、本実施の形態では、半導体ウエハ４１の裏面に反り防止層１６を形成しない場合には、１層目から３層目の金属層を堆積する過程で、半導体ウエハ４１は、それぞれ３５μｍ程度、８０μｍ程度、１２０μｍ程度反り上がっている。特に、本実施の形態のように、３層から成る多層配線構造では、３層目の金属層では、電源ライン等の配線層を形成するため、その電流量を確保するため、その層厚は厚く堆積される。そのため、３層目の金属層を堆積した後には、半導体ウエハ４１は、１２０μｍ程度反り上がってしまい、この段階での露光装置での半導体ウエハ４１の固定が問題となる。
【００４２】
一方、３層目の金属層を堆積した後において、半導体ウエハ４１の裏面に反り防止層１６を形成した場合を計測する。すると、反り防止層１６の厚みが１０００Å程度の場合には、半導体ウエハ４１は１００μｍ程度反り上がり、その厚みが２０００Å程度の場合には、半導体ウエハ４１は８５μｍ程度反り上がる。つまり、反り防止層１６を形成しない場合と比較すると、反り防止層１６の厚みが１０００Å程度の場合には、２０μｍ程度反り上がりを低減でき、反り防止層１６の厚みが２０００Å程度の場合には、３５μｍ程度反り上がりを低減できる。
【００４３】
また、１層目及び２層目の金属層を堆積した後においても、反り防止層１６を形成することで、２０〜３０μｍ程度の半導体ウエハ４１の反り上がりを低減することができる。
【００４４】
つまり、本実施の形態では、使用される半導体ウエハのサイズ、ステッパの固定能力等の使用条件に応じて、半導体ウエハの裏面に形成される反り防止層の層厚を調整することができる。そして、半導体ウエハ上面のフォトレジストに配線層等のパターンを転写する際には、ステッパでは、半導体ウエハの反り量を低減することで、半導体ウエハを確実にステージ上に固定することができる。
【００４５】
尚、本実施の形態では、反り防止膜としてシリコン窒化膜を用いる場合について説明したが、この場合に限定する必要はない。例えば、ポリシリコン膜層、ＴＥＯＳ膜層を反り防止膜として用いることもできる。
【００４６】
また、反り防止層を、多層配線形成工程と共通工程として形成することで、製造工程を簡略化することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体ウエハの反り量を説明する断面図である。
【図１１】本発明の実施の形態における半導体ウエハ表面に形成する配線形成工程とウエハの反り量との関係を説明するための説明図である。
【符号の説明】
【００４８】
１    Ｐ型の単結晶シリコン基板
４    エピタキシャル層
７    ＬＯＣＯＳ酸化膜
１５  ＢＰＳＧ膜層
１６  反り防止層
１９  バリアメタル層
２０  タングステン層
２１  アルミ層
２４  ２層目の配線層
２５  ３層目の配線層
２６  ＴＥＯＳ膜層
２７  ＳＯＧ膜層
２８  ＴＥＯＳ膜層
２９  ＴＥＯＳ膜層
３０  ＳＯＧ膜層
３１  ＴＥＯＳ膜層
３２  シリコン窒化膜層
４１  半導体ウエハ
４２  端部
【図１】
2005286091.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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