(57)【要約】【課題】最小化された寄生効果を有するトランジスタを提供すること。【解決手段】このトランジスタは、凹んだ外因性エミッタ部分を真性エミッタ部分の上に有するエミッタと、真性エミッタ部分と電気的に接触した真性ベース部分および真性ベース部分と電気的に接触した外因性ベース部分を含み、凹んだ外因性エミッタ部分から一組のエミッタ／ベース・スペーサによって電気的に分離されたベースと、真性ベース部分と電気的に接触したコレクタとを含む。このトランジスタはさらに、エミッタ／ベース・スペーサに達するまで完全にシリサイド化された上面を有する外因性ベースを含むことができる。さらにこのトランジスタは、トランジスタの活性領域内にベース窓開口を含むことができる。上記のトランジスタを形成する方法も提供される。【選択図】図２
2005244225.tif 000002
【特許請求の範囲】
【請求項１】
真性エミッタ部分と外因性エミッタ部分とを含むエミッタと、
前記真性エミッタ部分と電気的に接触した真性ベース部分と、前記真性ベース部分と電気的に接触した外因性ベース部分とを含み、エミッタ／ベース・スペーサによって前記外因性エミッタ部分から電気的に分離され、前記外因性エミッタ部分が前記外因性ベース部分の上面よりも凹んでいる、ベースと、
前記真性ベース部分と電気的に接触したコレクタと、
を備えたバイポーラ・トランジスタ。
【請求項２】
前記外因性ベース部分が、前記エミッタ／ベース・スペーサに達するまでシリサイド化された上面を含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項３】
前記コレクタがさらに、垂直に幅の狭いペデスタル・ドーパント領域を含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項４】
前記エミッタ／ベース・スペーサのそれぞれのエミッタ／ベース・スペーサが約２２．５ｎｍから約２７．５ｎｍの幅を有する、請求項１に記載のバイポーラ・トランジスタ。
【請求項５】
エミッタと、
前記エミッタと電気的に接触した真性ベース部分と、前記真性ベース部分と電気的に接触した外因性ベース部分とを含み、エミッタ／ベース・スペーサによって前記エミッタから電気的に分離され、前記外因性ベース部分の上面が前記エミッタ／ベース・スペーサに達するまでシリサイド化されているベースと、
前記真性ベース部分と電気的に接触したコレクタと
を備えたバイポーラ・トランジスタ。
【請求項６】
前記エミッタが、前記外因性ベース部分の前記上面よりも凹んでいる、請求項５に記載のバイポーラ・トランジスタ。
【請求項７】
エミッタと、
前記エミッタと電気的に接触した真性ベース部分と、前記真性ベース部分と電気的に接触した外因性ベース部分とを含み、前記エミッタから電気的に分離されたベースと、
外因性コレクタによって取り囲まれた真性コレクタ部分を含み、前記真性コレクタ部分が前記真性ベース部分と電気的に接触したコレクタであって、バイポーラ・トランジスタの活性領域が前記真性コレクタ部分および前記真性ベース部分を少なくとも含む、コレクタと、
前記外因性コレクタと前記外因性ベース部分との間に配置され、前記バイポーラ・トランジスタの前記活性領域内へ延びるベース窓誘電体と、
を備えたバイポーラ・トランジスタ。
【請求項８】
前記エミッタが、前記外因性ベース部分の上面よりも凹んでいる、請求項７に記載のバイポーラ・トランジスタ。
【請求項９】
前記外因性ベース部分の表面全体をシリサイド領域が実質的に覆っている、請求項７に記載のバイポーラ・トランジスタ。
【請求項１０】
前記コレクタがさらに、前記外因性コレクタに隣接したところにドーパント濃度のピークを有する幅の狭いペデスタル注入領域を含む、請求項７に記載のバイポーラ・トランジスタ。
【請求項１１】
コレクタを形成するステップと、
前記コレクタよりも上に真性ベースを形成するステップと、
エミッタ・チャネルによって分離された外因性ベース領域を形成するステップであって、前記エミッタ・チャネルが前記真性ベースの上面を露出させているステップと、
それぞれの前記外因性ベース領域のそれぞれの垂直面にエミッタ／ベース・スペーサを形成するステップと、
前記エミッタ・チャネル内に、前記外因性ベース領域の上面よりも凹んだエミッタを形成するステップと、
少なくとも前記外因性ベース領域および前記エミッタの上に分離スタックを形成するステップと、
前記分離スタックの上に誘電体層を形成するステップと、
前記誘電体層および前記分離スタックを貫通するエミッタ・ビアを形成して、前記エミッタおよび前記外因性ベース領域の一部分を露出させるステップと、
前記エミッタ・ビア内にコンタクト分離スペーサを形成して、前記凹んだエミッタと前記外因性ベース領域との間を電気的に分離するステップであって、前記凹んだエミッタの一部分を露出したままにしておくステップと
を含むバイポーラ・トランジスタの形成方法。
【請求項１２】
前記エミッタ、前記外因性ベース領域および前記コレクタへの電気接続をするステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記エミッタ・チャネル内に前記エミッタを形成する前記ステップが、
少なくとも前記エミッタ・チャネルの上にポリシリコン層を堆積するステップと、
前記ポリシリコン層を平坦化して、前記ポリシリコン層を前記外因性ベース領域の水平面と同一平面にするステップと、
選択エッチングによって前記ポリシリコン層を凹ませるステップと
を含む、請求項１１に記載の方法。
【請求項１４】
前記エミッタの上面および前記外因性ベース領域の水平面がシリサイド化され、前記シリサイド領域が前記エミッタ／ベース・スペーサまで延びる、請求項１１に記載の方法。
【請求項１５】
前記コレクタがさらにペデスタル・ドーパント領域を含み、前記ペデスタル・ドーパント領域が、２×１０１１原子／ｃｍ２から約１×１０１３原子／ｃｍ２の濃度、約３０ｋｅＶから約５０ｋｅＶのエネルギーでｎ型ドーパントを注入することによって形成される、請求項１１に記載の方法。
【請求項１６】
コレクタを形成するステップと、
前記コレクタよりも上に真性ベースを形成するステップと、
エミッタ・チャネルによって分離された外因性ベース領域を形成するステップであって、前記エミッタ・チャネルが前記真性ベースの上面を露出させているステップと、
前記外因性ベース領域の垂直面にエミッタ／ベース・スペーサを形成するステップと、
前記エミッタ・チャネル内にエミッタを形成するステップと、
少なくとも前記外因性ベースおよび前記エミッタの上にシリサイド・コンタクトを形成するステップであって、前記外因性ベースの上面が前記エミッタ／ベース・スペーサに達するまでシリサイド化されるステップと、
少なくとも前記外因性ベース領域および前記エミッタの上に分離スタックを形成するステップと、
前記分離スタックの上に誘電体層を形成するステップと、
前記誘電体層および前記分離スタックを貫通するビアを形成して、前記エミッタおよび前記外因性ベース領域の一部分を露出させるステップと、
前記ビア内にコンタクト分離スペーサを形成して、前記エミッタと前記外因性ベース領域との間を電気的に分離するステップであって、前記エミッタの一部分を露出したままにしておくステップと
を含むバイポーラ・トランジスタの形成方法。
【請求項１７】
第１の導電性エピタキシャル成長シリコン含有層を基板の第２の導電性部分の上に形成するステップと、
前記第１の導電性エピタキシャル成長シリコン含有層の中に少なくとも２つの分離領域を形成するステップであって、前記少なくとも２つの分離領域の間に活性領域が形成されるステップと、
前記第１の導電性エピタキシャル成長シリコン含有層および前記少なくとも２つの分離領域の上にベース窓誘電体層を形成するステップであって、前記ベース窓誘電体層が前記活性領域内に延びるステップと、
一組の第１の導電性外因性ベース領域を形成するステップであって、前記第１の導電性外因性ベース領域の第１の導電性エピタキシャル・ベース領域のそれぞれがエミッタ・チャネルによって分離され、前記エミッタ・チャネルが前記第１の導電性エピタキシャル成長シリコン含有層の一部分を露出させているステップと、
前記エミッタ・チャネル内に第２の導電性エミッタを形成するステップであって、エミッタ／ベース・スペーサによって前記エミッタが前記第１の導電性外因性ベース領域から分離されているステップと
を含む方法。
【請求項１８】
前記第１の導電性エピタキシャル成長シリコン含有層の厚さが約０．６μｍ未満である、請求項１７に記載の方法。
【請求項１９】
前記エミッタを、前記一組の第１の導電性外因性ベース領域の水平面よりも凹ませる、請求項１７に記載の方法。
【請求項２０】
前記一組の第１の導電性外因性ベース領域の前記水平面を前記エミッタ／ベース分離スペーサに達するまでシリサイド化する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバイポーラ・トランジスタ（ＢＪＴ）に関し、詳細には、害の少ない寄生効果（parasiticeffect）を示し改良された性能を示すＢＪＴ構造及びその製造方法に関する。
【背景技術】
【０００２】
電気的にはバイポーラ・トランジスタは２つのダイオードを背中合わせにしたものと考えることができる。電流は、エミッタ領域からベースを通り抜けてコレクタへと流れる。ベースに電流が流れていないとき、そのトランジスタはオフである。トランジスタがオンのときに電流は流れる。ベースをオンにしてトランジスタ全体に電流が流れるようにするのに必要な電流はわずかである。
【０００３】
大部分のバイポーラ回路はＮＰＮトランジスタを用いて設計される。ＮＰＮはそれぞれエミッタ、ベースおよびコレクタの導電型を表している。バイポーラ・トランジスタの特徴はそのスイッチング速度の速さである。バイポーラ・トランジスタの速度および性能は、ベース・ドーパント膜の縦方向の厚さ（ベース幅）、ベース抵抗（Ｒｂ）およびコレクタ−ベース静電容量（Ｃｃｂ）を含むいくつかの因子によって決定される。遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）は、高速トランジスタの動作速度の最も代表的な尺度である。したがって、高速トランジスタの設計および最適化のための努力は主に上記パラメータの最大化に向けられている。
【０００４】
デバイス内の電流利得の尺度である遮断周波数（ｆＴ）は、エミッタからベースを経てコレクタまでの寸法を小さくすることによってデバイスを縦方向に縮めることによって向上させることができる。遮断周波数（ｆＴ）はより大きな電流でデバイスを駆動することによっても増大させることができる。より大きな電流を流す１つの方法は、エミッタがより小さな横方向の（lateral）寸法を有するようにデバイスを横方向に縮小する方法である。この横方向のスケーリング（scaling）は、デバイスを流れる絶対電流を増大させる必要なしに高い電流密度を提供し、したがって、よりいっそう高い遮断周波数（ｆＴ）でデバイスを動作させることを可能にする。さらに遮断周波数（ｆＴ）は、カーク（Kirk）効果を相殺するためにコレクタ内のドーパントの量を増大させることによっても高めることができる。
【０００５】
遮断周波数（ｆＴ）を増大させる上記の修正は、最大発振周波数（ｆｍａｘ）に不利な影響を及ぼすデバイス内の寄生効果も高める可能性がある。遮断周波数（ｆＴ）が電流利得の尺度であるのに対して、電力利得ユニティ遮断周波数（power gain unity cut off frequency）とも呼ばれる最大発振周波数（ｆｍａｘ）は電力利得の尺度である。用語「デバイスの寄生成分」は、理想的なＮＰＮデバイスと、理想的なデバイスを実際に実現する際に生み出される任意の追加の値との差と定義される。デバイスの寄生効果には例えば、ベース抵抗（Ｒｂ）、コレクタ抵抗（Ｒｃ）、コレクタ−エミッタ静電容量（Ｃｃｅ）、コレクタ−ベース静電容量（Ｃｃｂ）およびコレクタ−基板静電容量（Ｃｃｓ）の寄生部分が含まれる。上記の寄生に加えて、エミッタ−ベース静電容量（Ｃｅｂ）およびエミッタ抵抗（Ｒｅ）の寄生成分は、特に低電流で、遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）に不利な影響を及ぼす可能性がある。
【０００６】
ＮＰＮデバイスでは現在、既存の製造手段によって１つまたは複数の寄生成分を低減させることができるが、不利なことに、その代わりに他の寄生効果が増大し、その結果デバイスの全体性能が低下する。例えば図１に示した従来技術のＮＰＮ  ＢＪＴ（バイポーラ接合トランジスタ）構造を参照すると、所与のエミッタ領域サイズに対して寄生ベース抵抗を低減する方法は例えば、スペーサ１４の幅を小さくすることによって外因性ベース（extrinsic base）１５をデバイスの真性部分（intrinsic portion）１６のすぐ近くに形成することを含み得る。用語「デバイスの真性部分」は、ＮＰＮバイポーラ・トランジスタのＮＰおよびＰＮ接合を形成するデバイスの部分を意味し、これには例えば真性エミッタ、真性ベースおよび真性コレクタが含まれる。デバイスの外因性部分はデバイスの真性部分への電気的連結を行う。外因性ベース１５を真性ベースのすぐ近くに置くと、ベース抵抗（Ｒｂ）を低減させることができる。しかし、外因性ベース１５をデバイスの真性部分１６の近くに配置すると、寄生コレクタ−ベース静電容量（Ｃｃｂ）が増大する。これは、濃くドープされた外因性ベース１５とコレクタ・ペデスタル（collectorpedestal）領域１７との間の相互作用によって生じる。この寄生コレクタ−ベース静電容量（Ｃｃｂ）は、コレクタ・ペデスタル１７に最も近い部分の外因性ベース１５のドーパントを減らすことによって最小化することができるが、不利なことに、外因性ベース領域１５のドーパントを減らすと寄生ベース抵抗（Ｒｂ）が増大する。したがって、コレクタ−ベース静電容量（Ｃｃｂ）の寄生成分とベース抵抗（Ｒｂ）の寄生成分の間にはトレードオフの関係が存在する。
【０００７】
図１に示した従来技術のトランジスタ構造をさらに参照すると、エミッタ１８のコンタクト・パッド部分１９と外因性ベース１５との間に不利な寄生エミッタ−ベース静電容量（Ｃｅｂ）が存在する。コンタクト・パッド１９はエミッタの一部分であり、外因性ベース領域１５の上面の一部分の上まで延びている。従来技術のトランジスタでは、エミッタ１８に確実に電気的接触をするためにコンタクト・パッド部分１９が必要であった。コンタクト・パッド１９はさらに、外因性ベース１５との短絡を同時に生み出すことなくエミッタ１８の外因性部分を増大させることによって、寄生エミッタ抵抗（Ｒｅ）に不利に寄与し、特に処理中にコンタクトの位置合せ不良が生じた場合にそうなる。さらに、エミッタ１８のコンタクト・パッド部分１９は、外因性ベース１５の一部分の上に延びることによって寄生ベース抵抗（Ｒｂ）を増大させ、シリサイド化する（silicide）ことができない外因性ベース１５の高抵抗領域２２を生み出すことになる。
【０００８】
米国公開特許公報第２００３／００５７４５８号は、シャロー・ジャンクション・レイズド外因性ベース（shallow junction raised extrinsic base）を有する１つの従来型のＮＰＮトランジスタを開示し、コレクタ・ペデスタルと外因性ベースとの距離を増大させることによってコレクタ−ベース静電容量（Ｃｃｂ）を低減させるが、不利なことに寄生ベース抵抗（Ｒｂ）を増大させる傾向があるとしている。さらにエミッタが、外因性ベースの一部分の上に広がるエミッタ・コンタクト・パッドを含んでいる。
【０００９】
米国特許第６３４６４５３号は、寄生エミッタ−ベース静電容量（Ｃｅｂ）およびエミッタ抵抗（Ｒｅ）を不利に増大させるエミッタ・コンタクト・パッド部分を含むエミッタを有する別のトランジスタを開示している。さらに、米国特許第６３４６４５３号に開示されたエミッタのコンタクト・パッド領域の一部分は外因性ベースの上に位置しており、外因性ベースの非シリサイド化部分が寄生ベース抵抗（Ｒｂ）をさらに増大させる。
【００１０】
米国特許第５９６２８８０号は、大きなエミッタ構造を有し、さらにエミッタとベースの間に大きな分離スペーサが組み込れており、したがってベース抵抗（Ｒｂ）、エミッタ−ベース静電容量（Ｃｅｂ）およびエミッタ抵抗（Ｒｂ）の寄生部分を低減することができないデバイスを生み出す従来のトランジスタの別の例を示している。
【００１１】
従来技術のバイポーラ・トランジスタに関して述べた以上の欠点を考慮すれば、トランジスタの高速性能を向上させるためにトランジスタ構造の寄生効果（抵抗および静電容量）を同時に低減することができる、改良型の新しいバイポーラ・トランジスタを開発することが求められている。
【特許文献１】米国公開特許公報第２００３／００５７４５８号
【特許文献２】米国特許第６３４６４５３号
【特許文献３】米国特許第５９６２８８０号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の１つの目的は、低い寄生効果を有し、それによって最適化された遮断周波数および最大発振周波数を備える、高性能バイポーラ・トランジスタを提供することにある。
【００１３】
本発明の他の目的は、ベース抵抗（Ｒｂ）、コレクタ抵抗（Ｒｃ）、エミッタ抵抗（Ｒｅ）、エミッタ−ベース静電容量（Ｃｅｂ）、コレクタ−エミッタ静電容量（Ｃｃｅ）、コレクタ−ベース静電容量（Ｃｃｂ）、コレクタ−基板静電容量（Ｃｃｓ）などの寄生効果を同時に最小化する、新しいＮＰＮトランジスタ・デバイス構造を形成する方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明において、これらの目的および利点ならびにこの他の目的および利点は、エミッタの外因性部分を小さくし、ベース／エミッタ・スペーサの幅を狭くするためにエミッタ領域を凹ませたバイポーラ・トランジスタを形成することによって達成される。外因性ベース領域の水平面よりもエミッタを凹ませると、寄生エミッタ−ベース静電容量（Ｃｅｂ）およびエミッタ直列抵抗（Ｒｅ）が実質的に低減する。大まかに言えば本発明のこのバイポーラ・トランジスタは、
真性エミッタ部分と外因性エミッタ部分とを含むエミッタと、
真性エミッタ部分と電気的に接触した真性ベース部分と、真性ベース部分と電気的に接触した外因性ベース部分とを含み、エミッタ／ベース・スペーサによってエミッタ部分から電気的に分離されたベースであって、前記エミッタが、外因性ベース部分の上面よりも凹んでいる、ベースと、
真性ベース部分と電気的に接触したコレクタと、
を備える。
【００１５】
本発明の他の態様は、凹型エミッタ（recessed emitter）を有する上記のトランジスタ構造を製造する方法である。大まかに言えば本発明のこの方法は、
コレクタを形成するステップと、
コレクタよりも上に真性ベースを形成するステップと、
エミッタ・チャネルによって分離された一組の外因性ベース領域を形成するステップであって、エミッタ・チャネルが真性ベースの上面を露出させているステップと、
外因性ベース領域のそれぞれの垂直面に分離スペーサを形成するステップと、
エミッタ・チャネル内に、外因性ベース領域の上面よりも凹んだエミッタを形成するステップと、
少なくとも外因性ベース領域およびエミッタの上に分離スタックを形成するステップと、
分離スタックの上に誘電体層を形成するステップと、
誘電体層および分離スタックを貫通するエミッタ・ビア（via）を形成して、エミッタおよび外因性ベース領域の一部分を露出させるステップと、
エミッタ・ビア内にコンタクト分離スペーサを形成して、エミッタと外因性ベース領域との間を電気的に分離するステップであって、エミッタの一部分を露出したままにしておくステップと
を含む。
【００１６】
本発明の他の態様は、シリサイド化された外因性ベース領域を備え、シリサイド化されたこの領域が、外因性ベース領域の水平面全体の上に実質的に位置し、エミッタ／ベース分離スペーサに隣接したバイポーラ・トランジスタである。外因性ベース領域の水平面全体をシリサイド化すると、デバイスの寄生ベース抵抗（Ｒｂ）が実質的に低減する。大まかに言えば本発明のこのバイポーラ・トランジスタは、
エミッタと、
エミッタと電気的に接触した真性ベース部分と、真性ベース部分と電気的に接触した外因性ベース部分とを含み、エミッタ／ベース・スペーサによってエミッタから電気的に分離され、外因性ベース部分の上面がエミッタ／ベース・スペーサに達するまでシリサイド化されているベースと、
真性ベース部分と電気的に接触したコレクタと
を備える。
【００１７】
本発明の他の態様は、完全にシリサイド化された外因性ベース領域を有する上記のトランジスタ構造を製造する方法である。大まかに言えば本発明のこの方法は、
コレクタを形成するステップと、
コレクタよりも上に真性ベースを形成するステップと、
エミッタ・チャネルによって分離された外因性ベース領域を形成するステップであって、エミッタ・チャネルが真性ベースの上面を露出させているステップと、
外因性ベース領域の垂直面にエミッタ／ベース・スペーサを形成するステップと、
エミッタ・チャネル内にエミッタを形成するステップと、
少なくとも外因性ベースおよびエミッタの上にシリサイド・コンタクトを形成するステップであって、外因性ベース領域の上面がエミッタ／ベース・スペーサに達するまでシリサイド化されるステップと、
少なくとも外因性ベース領域およびエミッタの上に分離スタックを形成するステップと、
分離スタックの上に誘電体層を形成するステップと、
誘電体層および分離スタックを貫通するビアを形成して、エミッタおよび外因性ベース領域の一部分を露出させるステップと、
ビア内にコンタクト分離スペーサを形成して、エミッタと外因性ベース領域との間を電気的に分離するステップであって、エミッタの一部分を露出したままにしておくステップと
を含む。
【００１８】
本発明の他の態様は、コレクタ−ベース静電容量（Ｃｃｂ）を最小化するバイポーラ・トランジスタである。具体的には、ペデスタル注入領域（pedestal implant region）２７の面積を小さくすることによってコレクタ−ベース静電容量の真性成分（Ｃｃｂ、ｉｎｔ）を低減させ、ベース・コンタクト窓（basecontact window）（ＢＸ）の長さを短くしてベース・コンタクト窓（ＢＸ）の領域がデバイスの活性領域（ＲＸ）よりも小さくなるようにすることによって、コレクタ−ベース静電容量の外因性成分（Ｃｃｂ、ｅｘｔ）を低減させることができる。大まかに言えば本発明のこのバイポーラ・トランジスタ構造は、
エミッタと、
エミッタと電気的に接触した真性ベース部分と、真性ベース部分と電気的に接触した外因性ベース部分とを含み、エミッタから電気的に分離されたベースと、
外因性コレクタによって取り囲まれた真性コレクタ部分を含み、真性コレクタ部分が真性ベース部分と電気的に接触したコレクタであって、バイポーラ・トランジスタの活性領域が真性コレクタ部分および真性ベース部分を少なくとも含む、コレクタと、
外因性コレクタと外因性ベースとの間に配置され、バイポーラ・トランジスタの活性領域内へ延びるベース窓誘電体と
を備える。
【００１９】
本発明の他の態様は、外因性ベースとコレクタの間にベース窓誘電体層を有する上記のトランジスタ構造を製造する方法である。大まかに言えば本発明のこの方法は、
第１の導電性エピタキシャル成長シリコン含有層を基板の第２の導電性部分の上に形成するステップと、
第１の導電性エピタキシャル成長シリコン含有層の中に少なくとも２つの分離領域を形成するステップであって、少なくとも２つの分離領域の間に活性領域が形成されるステップと、
第１の導電性エピタキシャル成長シリコン含有層および少なくとも２つの分離領域の上にベース窓誘電体層を形成するステップであって、ベース窓誘電体層が活性領域内に延びるステップと、
一組の第１の導電性外因性ベース領域を形成するステップであって、第１の導電性外因性ベース領域のそれぞれの第１の導電性エピタキシャル・ベース領域がエミッタ・チャネルによって分離され、エミッタ・チャネルが第１の導電性エピタキシャル成長シリコン含有層の一部分を露出させているステップと、
エミッタ・チャネル内に第２の導電性エミッタを形成するステップであって、エミッタ／ベース分離スペーサによって第２の導電性エミッタが第１の導電性外因性ベース領域から分離されているステップと、
デバイスの活性領域への電気的連結を行うステップと
を含む。
【００２０】
さらに、深いトレンチの充填物として低誘電体材料を使用することによって、コレクタ−基板静電容量（Ｃｃｓ）を低減させることができる。
【発明を実施するための最良の形態】
【００２１】
本発明は、改善された最大発振周波数（ｆｍａｘ）を有するバイポーラ・トランジスタを対象とし、以下では、改善された最大発振周波数（ｆｍａｘ）を有するバイポーラ・トランジスタを製造する方法を本出願に添付の図面を参照して詳細に説明する。分かりやすくするため、図面には単一のバイポーラ・デバイス領域を示す。別のバイポーラ・デバイス領域およびディジタル論理回路（図示せず）を、図面に示すバイポーラ・デバイス領域の隣りに形成することができることを理解されたい。添付図面では、同じ要素または対応する要素が同じ参照符号によって指示されている。
【００２２】
本発明の一実施形態を示す図２を参照すると、凹んだ（凹型）エミッタ２０および最適化されたエミッタ−ベース・スペーサ１４（以下エミッタ／ベース・スペーサ）を有するバイポーラ・トランジスタが示されている。凹型エミッタ２０はエミッタ抵抗（Ｒｅ）およびエミッタ−ベース静電容量（Ｃｅｂ）を低減させる。最適化されたエミッタ／ベース・スペーサ１４は、従来のバイポーラ・トランジスタで可能であったよりも、外因性ベース領域１５をデバイスの真性部分９０に近づけて配置することを可能にする。用語「デバイスの真性部分」は、ＮＰＮバイポーラ・トランジスタのＮＰおよびＰＮ接合を形成するデバイスの部分を意味し、これには例えば真性エミッタ、真性ベースおよび真性コレクタが含まれる。ＰＮＰデバイスが得られるようにドーパントおよびＳｉＧｅプロファイル（profile）を選択することもできる。したがって、本発明の範囲にはＰＮＰデバイスとＮＰＮデバイスの両方が含まれる。デバイスの外因性部分は、デバイスの真性部分への電気的な連結を行う。最適化されたエミッタ／ベース・スペーサ１４は、外因性ベースから真性ベースへの電流の流れる寸法を低減することによってベース抵抗（Ｒｂ）を低減させ、同時にエミッタ−ベース絶縁破壊（breakdown）およびリーク（leakage）が最小化されることを保証する。
【００２３】
凹型エミッタ２０がエミッタ−ベース静電容量（Ｃｅｂ）を実質的に低減させるので、デバイスの全体的な静電容量を増大させることなく外因性ベース１５をデバイスの真性部分９０に近づけることができる。図１に示した従来のトランジスタは、一部が外因性ベース領域１５の上に広がった幅の広いコンタクト・パッド１９を有するエミッタ１８を必要とした。コンタクト・パッド１９は、続いて形成される相互接続ビア（interconnect via）への接触面の働きをする部分を含み、エミッタ１８と外因性ベース１５が短絡することを防ぐように設計されている。次に図２を参照すると、従来のトランジスタとは対照的に、本発明のエミッタ２０は外因性ベース部分１５の上面よりも下に凹ませることができ、したがって従来のトランジスタで利用されているコンタクト・パッドをなくし、エミッタ抵抗（Ｒｅ）およびエミッタ−ベース静電容量（Ｃｅｂ）を低減させることができる。
【００２４】
図２をさらに参照する。エミッタ１８の上面とエミッタの真性部分との間の距離を短くしてエミッタの外因性部分を小さくすることによって、エミッタ抵抗（Ｒｅ）は低下する。用語「エミッタの真性部分」は、真性ベースと直接接触したエミッタ構造の部分を意味し、そこでエミッタからベースへ拡散したドーパントはＮＰ接合を形成する。このＮＰ接合に電流を供給するエミッタの残りの部分が「外因性部分」である。図２に示した凹型エミッタ２０は、図１に示した従来のトランジスタの垂直高さＤ１よりも少なくとも５０％小さい垂直高さＤ２を有することができる。凹型エミッタ２０の高さは約６００Åから約１，０００Åであることが好ましい。
【００２５】
上述にように、エミッタ２０を陥凹させるとエミッタ−ベース静電容量（Ｃｅｂ）が低下する。図１に示したような従来のトランジスタでは、エミッタ１８と外因性ベース１５の間に寄生静電容量が形成される。エミッタ１８および外因性ベース１５はキャパシタの極板（plate）の働きをし、エミッタ／ベース分離スペーサ１４およびエミッタ・パッド・コンタクト／外因性ベース誘電体１３はキャパシタの誘電体の働きをする。本発明の一実施形態では、エミッタ−ベース静電容量（Ｃｅｂ）のうち従来のトランジスタのエミッタのコンタクト・パッド１９と外因性ベース１５の間に形成される部分が、図２に示した凹型エミッタ２０を利用することによって除去される。
【００２６】
さらに、外因性ベース領域１５の垂直高さよりもエミッタ２０を凹ませる、したがってキャパシタ誘電体の働きをするエミッタ／ベース・スペーサ１４の長さ（垂直方向に測定した長さ）を短くすることによって、エミッタ−ベース静電容量（Ｃｅｂ）をさらに低減させることができる。キャパシタ誘電体の働きをするエミッタ／ベース・スペーサ１４の部分を短くすることによって、寄生エミッタ−ベース静電容量は低下する。キャパシタ誘電体として機能しうるエミッタ／ベース・スペーサ１４の長さは凹型エミッタ２０の高さに対応し、約６００Åから約１，０００Åとすることができる。
【００２７】
凹型エミッタ２０に起因するこのエミッタ−ベース静電容量（Ｃｅｂ）の低減は、デバイス全体の寄生静電容量を増大させることなく、従来のトランジスタで可能であったよりも外因性ベース１５をデバイスの真性部分９０に近づけることを可能にする。一実施形態では、エミッタ／ベース・スペーサ１４の幅Ｗ１を短くすることによって外因性ベース１５をデバイスの真性部分に近づけることができる。エミッタ−ベースのリークおよびエミッタ−ベースの絶縁破壊が起こらないのであれば、エミッタ／ベース・スペーサ１４の幅Ｗ１を約３００Å程度にすることが好ましい。エミッタ／ベース・スペーサ１４の幅Ｗ１は約４００Åから約８００Åとすることができる。したがって、外因性ベース１５のエッジ（edge）とエミッタ開口３４のエッジとの間の距離は約４００Åから約８００Å程度である。
【００２８】
エミッタ／ベース・スペーサ１４の幅Ｗ１を小さくするとエミッタ２０と外因性ベース１５の間の静電容量が増大する可能性があるが、エミッタ／ベース・スペーサの幅Ｗ１の低減に起因するエミッタ−ベース静電容量（Ｃｅｂ）の増大は、凹型エミッタ２０に起因するエミッタ−ベース静電容量（Ｃｅｂ）の低減によって十分以上に補償される。さらに、外因性ベース１５をコレクタ・ペデスタル・ドーパント領域２７に近づけて配置することによって生じる可能性があるコレクタ−ベース静電容量（Ｃｃｂ）の増大は、凹型エミッタ２０に起因するエミッタ−ベース静電容量（Ｃｅｂ）の低減によって十分以上に補償される。したがって、性能を低下させるような影響をデバイスの全体的な静電容量に対して実質的に及ぼすことなく外因性ベース１５とデバイスの真性部分９０との間の距離（およびコレクタ・ペデスタル・ドーパント領域２７までの距離も同様に）を短くすることによって、ベース抵抗（Ｒｂ）を低減させることができる。
【００２９】
図２をさらに参照する。外因性ベース１５の上面をシリサイド化することによって、バイポーラ・トランジスタの寄生ベース抵抗（Ｒｂ）をさらに低下させることができる。シリサイド材料２１はエミッタ／ベース・スペーサ１４まで延びている。シリサイド材料の抵抗は、その下の外因性ベース１５よりも少なくとも１桁小さいので、シリサイド層２１は、デバイスの真性部分９０への低抵抗電流経路となる。
【００３０】
再び図１を参照する。従来のトランジスタでは、エミッタ１８のコンタクト・パッド部分１９が外因性ベース１５の一部分の上まで延びており、そこではコンタクト・パッド部分１９が、その下の外因性ベース１５の部分のシリサイド化を妨げる。したがって、従来のトランジスタは、シリサイド化することができないエミッタ１８のコンタクト・パッド１９の下に、外因性ベース１５の高抵抗部分２２を有する。再び図２を参照する。本発明は、上記の従来のトランジスタの外因性ベース領域１５の高抵抗部分をシリサイド化することによって、従来のトランジスタに固有のベース抵抗（Ｒｂ）を実質的に低減させる。
【００３１】
本発明の他の態様では、外因性ベース１５とエピタキシャルＳｉＧｅベース層２３との間の界面の質を犠牲（sacrificial）高品質酸化物によって改善することによって、ベース抵抗（Ｒｂ）をさらに低減させることができる。用語「高品質酸化物」は熱成長させた酸化層を意味し、この酸化物は表面汚染物質などの不純物を集める。この高品質酸化物を除去することによって集められた不純物も除去され、したがって本来の純粋な表面が得られる。
【００３２】
本発明のバイポーラ・トランジスタ構造の第１の実施形態の他の態様は、コレクタ−ベース静電容量（Ｃｃｂ）に不利な影響を与えることなくコレクタ抵抗（Ｒｃ）を低減させることができることである。図２を参照する。コレクタ・ペデスタル・ドーパント領域２７を介してトランジスタの真性部分９０をサブコレクタ２４に電気的に接続することができる。サブコレクタ２４は濃くドープされた基板の低抵抗部分である。コレクタ・ペデスタル領域２７は、サブコレクタ２４の上に位置する低導電性のエピタキシャル成長Ｓｉ含有層２５（コレクタとも呼ばれる）の中に形成されている。
【００３３】
コレクタ抵抗（Ｒｃ）は、サブコレクタ２４がある側のコレクタ・ペデスタル・ドーパント領域２７のドーパント濃度を増大させることによって、したがってサブコレクタ２４への電気的キャリアを増大させることによって低減させることができる。ドーパント濃度の増大はコレクタのサブコレクタ２４により近い位置に存在するので、コレクタの真性側の場合とは違い、コレクタ−ベース静電容量（Ｃｃｂ）は実質的に増大しない。
【００３４】
コレクタ・ペデスタル・ドーパント領域２７が形成されたエピタキシャルＳｉ含有層２５の厚さＴ１を小さくすることによって、コレクタ抵抗（Ｒｃ）はさらに低減される。エピタキシャルＳｉ含有層２５の厚さＴ１を小さくすると、デバイスの真性部分９０からコレクタ・コンタクト２８までの電流経路が短くなり、したがってコレクタ抵抗（Ｒｃ）の寄生部分が低減する。
【００３５】
コレクタ−ベース静電容量（Ｃｃｂ）の真性成分は、コレクタ・ペデスタル・ドーパント領域２７を小さくすることによって低減させることができる。コレクタ・ペデスタル・ドーパント領域２７は例えば、図２に示すような幅の狭い薄いコレクタ・ペデスタル・ドーパント・プロファイルを提供することによって小さくすることができる。従来のバイポーラ・トランジスタは一般に、図１に示したコレクタ・ペデスタル１７と同様の幅の広いコレクタ・ドーパント・プロファイルを含む。ペデスタル領域２７の幅を小さくするとコレクタ抵抗は増大するが、この増大は、エピタキシャル領域２５を薄くすることによる対応するコレクタ抵抗（Ｒｃ）の低下によって十分以上に補償される。したがって、コレクタ抵抗（Ｒｃ）を犠牲にすることなくコレクタ−ベース静電容量（Ｃｃｂ）を低減させることができる。
【００３６】
図３を参照する。本発明の他の実施形態では、デバイスの活性領域（Ｒｘ）内に誘電体層を延ばすことによって、コレクタ−ベース静電容量（Ｃｃｂ）をさらに低減させることができる。この誘電体層は、外因性ベース１５およびエピタキシャルＳｉＧｅベース層２３の下に配置される。この誘電体層は、ベース・コンタクト窓（Ｂｘ）を備えるベース窓誘電体３２、３３であることが好ましい。ベース窓誘電体３２、３３はデバイスの活性領域（Ｒｘ）内へ延びることが好ましい。ベース・コンタクト窓（Ｂｘ）の幅は活性領域（Ｒｘ）よりも小さい。活性領域（Ｒｘ）は少なくともデバイスの真性部分９０を含み、分離領域３１の間に配置される。
【００３７】
この追加の誘電体が外因性ベース１５及びエピタキシャルＳｉＧｅベース層２３の組合せからコレクタを分離する距離を増大させるので、ベース窓誘電体層３２、３３はコレクタ−ベース静電容量（Ｃｃｂ）を低減させる。デバイスの活性領域（Ｒｘ）内へのベース窓誘電体層３２、３３の延長は、凹型エミッタ２０の有無にかかわらず実施することができる。デバイスの活性領域（Ｒｘ）内へのベース窓誘電体層３２、３３の延長は、完全にシリサイド化された外因性ベース領域の有無にかかわらず実施することができる。
【００３８】
本発明の他の態様では、低ｋ誘電体材料を深いトレンチ（図示せず）誘電体充填物として組み込むことによってコレクタ−基板静電容量（Ｃｃｓ）を低減させることができる。トレンチの深さは約２μｍから約８μｍとすることができ、約４μｍから約６μｍであることが好ましい。
【００３９】
次に、図２および３に示したバイポーラ・トランジスタの製造方法を図４〜３５に示す。図４、６、８、１０、１２、１４、１６、１８、２０、２２、２４、２６、２８、３０、３２、３４は図２に示したバイポーラ・トランジスタの形成方法を示し、図５、７、９、１１、１３、１５、１７、１９、２１、２３、２５、２７、２９、３１、３３、３５は図３に示したバイポーラ・トランジスタの形成方法を示す。
【００４０】
最初に図４を参照すると、Ｓｉを含有する基板が準備されている。このＳｉ含有基板の上面は、低抵抗のサブコレクタ領域２４を形成するために濃くドープされている。本明細書で使用する用語「Ｓｉ含有」はシリコンを含む任意の半導電体（semiconducting）材料を意味する。例示的な例にはＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣが含まれる。ただしこれらに限定されるわけではない。
【００４１】
サブコレクタ２４にドーピングを実施してｎ＋型シリコンを提供することができる。ヒ素（Ａｓ）、アンチモン（Ｓｂ）またはリン（Ｐ）を含む元素周期表のＶ族元素をサブコレクタ領域２４にドープすることが好ましい。ただしこれらに限定されるわけではない。ドーパントの濃度は約１０２０原子／ｃｍ３から約１０２１原子／ｃｍ３程度とすることができる。サブコレクタ領域２４のドーピングは、従来のイオン注入プロセスによって、またはｉｎ  ｓｉｔｕでドープすることができる。サブコレクタ２４はさまざまな厚さを有することができるが、約０．５μｍから約２．０μｍの厚さを有することが好ましい。
【００４２】
次いで、サブコレクタ領域２４の上にエピタキシャル成長Ｓｉ含有層２５を形成する。エピタキシャル成長Ｓｉ含有層２５は、低温エピタキシャル成長プロセスを使用して形成することが好ましく、このプロセスは一般に約４５０℃から約７００℃の温度で実施される。エピタキシャル成長Ｓｉ含有層２５には意図的なドーピングを実施しないことが好ましい。エピタキシャル成長Ｓｉ含有層には一般に、ヒ素（Ａｓ）、アンチモン（Ｓｂ）またはリン（Ｐ）を含むｎ型ドーパントが自動的にドープされる。ただしドーパントはこれらに限定されるわけではない。ドーパント濃度は１０１５原子／ｃｍ３未満、好ましくは１０１４原子／ｃｍ３未満に制限することが好ましい。コレクタ抵抗（Ｒｃ）の寄生部分を最小化するため、エピタキシャル成長Ｓｉ含有層２５の厚さＴ１は約０．６μｍ未満、好ましくは約０．３μｍから約０．５μｍとすることができる。
【００４３】
エピタキシャル成長Ｓｉ含有層２５の厚さは、後に形成するペデスタル・コレクタ領域２７のデバイスの上面からの深さ、より重要には真性ベースからサブコレクタ２４までの寸法を決定し、したがって外因性コレクタ領域の大きな部分（component）を構成する。エピタキシャル成長Ｓｉ含有層２５の厚さを小さくすることによってコレクタ抵抗を低減させることができる。
【００４４】
図４をさらに参照する。次いで、従来のプロセス・ステップによって分離領域３１、すなわち浅いトレンチ分離（ＳＴＩ）領域を形成する。ＳＴＩ領域は、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチングなどの従来のドライ・エッチング・プロセスを利用してエピタキシャル成長シリコン含有層２５にトレンチをエッチングすることによって形成することができる。任意選択でこのトレンチを従来のライナ材料、例えば酸化物で内張りする（line）ことができ、次いでこのトレンチに、ポリシリコンまたは他のＳＴＩ誘電体材料をＣＶＤまたは他の付着プロセスを使用して充填する。付着後、任意選択でこのＳＴＩ誘電体を高密度化することができる。任意選択で、化学機械的研摩（ＣＭＰ）などの従来の平坦化プロセスを使用して平面構造を形成してもよい。あるいは、分離領域３１をフィールド分離（fieldisolation）領域とすることもできる。フィールド分離領域は、局所的なシリコン酸化プロセスを使用して形成することができる。
【００４５】
分離領域３１の形成に続いて、エピタキシャル成長Ｓｉ含有層２５にコレクタ・ペデスタル・ドーパント領域２７を導入することができる。このコレクタ・ペデスタル・ドーパントはベース−コレクタ接合を形成し、サブコレクタ２４へ電流を導く。ベース・プッシュアウト（push-out）とも呼ばれるデバイス動作中のカーク効果を低減するために、このコレクタ・ドーピングは十分に高濃度でなければならない。コレクタ・ペデスタル・ドーパント領域２７は、注入する選択領域を露出させるパターン形成されたブロック・マスクを使用して、２つの分離領域３１の間のエピタキシャル成長シリコン層２５の内部に選択的に注入することができる。このブロック・マスクは、従来のフォトリソグラフィおよびエッチング・プロセスを使用して形成することができる。ブロック・マスクの開口は、後に注入するコレクタ・ペデスタル・ドーパント領域２７に一致し、約０．２μmから約０．８μmの幅を有する。
【００４６】
コレクタ・ペデスタル・ドーパント領域２７をドーピングして、ｎ−型シリコン含有領域を生み出すことができる。コレクタ・ペデスタル・ドーパント領域２７は、寄生コレクタ−ベース静電容量（Ｃｃｂ）を低減させる十分に狭い幅を有し、かつ、デバイス動作中のベースの拡幅を制限し、低コレクタ抵抗（Ｒｃ）を保証する十分に高いドーピング濃度を有することが好ましい。ペデスタル領域は、２段階（two stage）イオン注入プロセスを使用して形成することが好ましい。このプロセスは、コレクタ−ベース静電容量（Ｃｃｂ）に対する影響を防ぐための低エネルギー、低濃度注入を含む浅い第１の注入と、その下にあるサブコレクタ２４に最も近い部分のペデスタル・コレクタ領域２７のコレクタ抵抗（Ｒｃ）を低減させるための高エネルギー、高濃度注入を含む深い第２の注入とを含む。
【００４７】
本発明ではコレクタ・ペデスタル・ドーパント領域２７を、Ａｓ、Ｓｂなどのｎ型ドーパントを使用した従来のイオン注入プロセスを使用して形成する。本発明の好ましい一実施形態では、コレクタ・ペデスタル・ドーパント領域２７の浅い注入がＳｂからなる。Ｓｂが好ましいのは、注入後に最も狭いプロファイルが得られ、Ａｓよりもはるかに拡散しにくく、Ｐよりもかなり拡散しにくいからである。この浅い注入領域は、約２×１０１１原子／ｃｍ２から約１×１０１３原子／ｃｍ２のイオン注入ドーズ量、約２０ｋｅＶから約１５０ｋｅＶのエネルギーを使用して形成する。コレクタ・ペデスタル・ドーパント領域２７の浅い注入領域は、約５×１０１１原子／ｃｍ２から約５×１０１２原子／ｃｍ２のＳｂイオン・ドーズ量、約３０ｋｅＶから約５０ｋｅＶのエネルギーを使用して形成することがより好ましい。
【００４８】
本発明によれば、ペデスタル・コレクタ領域２７の真性ベースに近い領域の幅が約０．８μｍ未満である。ペデスタル・コレクタ領域２７の真性ベースに近い領域の幅が約０．１μｍから約０．５μｍであるとさらに好ましい。低減したペデスタル・コレクタ領域２７を形成することによって、コレクタ−ベース静電容量（Ｃｃｂ）の寄生部分を最小化することができる。
【００４９】
コレクタ・ペデスタル・ドーパント領域２７のうちサブコレクタ領域２４に最も近い部分を形成する深い第２の注入は、約１０１６原子／ｃｍ３程度の注入濃度を含む。
【００５０】
コレクタ・ペデスタル・ドーパント領域２７は省略することができる。さらに、コレクタ・ペデスタル・ドーパント領域２７は深い注入だけを使用して実現することができ、浅い注入は省略することができる。一実施形態では、深い注入だけを含むコレクタ・ドーパント領域によって、コレクタ−ベース絶縁破壊電圧（breakdown voltage）を改善することができる。
【００５１】
デバイスの真性部分９０が位置するエピタキシャル成長Ｓｉ含有層２５の部分とは反対側のエピタキシャル成長Ｓｉ含有層２５の部分にコレクタ・リーチスルー（reach through）領域１２を形成することができる。コレクタ・リーチスルー領域１２は後に形成するコレクタ相互接続の接触面となり、好ましくはサブコレクタ領域２４と同様のドーパント型およびドーパント濃度を含む。
【００５２】
次のプロセス・ステップでは、エピタキシャル成長Ｓｉ含有層２５の上面および分離領域３１の上面全体にわたって、酸化物またはエッチング・ストップ（etch-stop）を提供する能力を有する他の材料からなるエッチング・ストップ層３２を付着または成長させる。エッチング・ストップ層３２は厚さ約１０ｎｍから約５０ｎｍの二酸化シリコン（ＳｉＯ２）であることが好ましい。続いて、エッチング・ストップ誘電体層３２の上にシード層３３を付着させる。ただしシード層３３は省略してもよい。シード層３３はポリシリコンまたはアモルファス・シリコンを含み、厚さは約１０ｎｍから約１００ｎｍであることが好ましい。
【００５３】
次いで従来のフォトリソグラフィおよびエッチング技法を使用して、シード層３３およびエッチング・ストップ誘電体３２の一部分を除去する。シード層３３およびエッチング・ストップ誘電体３２が除去された部分は、後にバイポーラ・トランジスタの真性部分となるエピタキシャル成長Ｓｉ含有層２５の部分の上にベース窓（Ｂｘ）を提供する。さらに、このベース窓（Ｂｘ）によって分離領域３１の一部分も露出させる。コレクタ・リーチスルー領域の上のエッチング・ストップ誘電体３２およびシード層３３はそのまま残す。残りのエッチング・ストップ誘電体３２およびシード層３３は後に除去され得る。
【００５４】
図４を参照する。図２に示したようなデバイスに対応する本発明の一実施形態のベース窓（Ｂｘ）は約０．５μｍから約１μｍの幅を有する。次に図５を参照する。図３のデバイスに対応する本発明の他の実施形態では、ベース窓（Ｂｘ）の幅がデバイスの活性領域（Ｒｘ）の幅よりも小さい。活性領域（Ｒｘ）はデバイスの真性部分を含み、両側（側面）には図４に関して説明したとおりに形成された分離領域３１がある。ベース窓（Ｂｘ）は約０．３μｍから約０．５μｍの幅を有することが好ましい。そこでは、ＳｉＯ２エッチング・ストップ誘電体３２またはポリシリコン・シード層３３、あるいはその両方を含むベース窓誘電体３２、３３の一部分が分離領域３１を越えてデバイスの活性領域（Ｒｘ）内へ横方向に延びている。活性領域（Ｒｘ）は約０．３μｍから約０．８μｍの幅を有することができ、この幅は０．６μｍ未満であることが好ましい。
【００５５】
図５に示すようにデバイスの活性領域（Ｒｘ）内へベース窓誘電体３２、３３の部分を延ばすと、外因性コレクタの部分と後に形成する外因性ベース領域との間に誘電体材料が配置される。このベース領域とコレクタ領域とを分離する誘電体材料の厚さを増大させることによって、コレクタ−ベース静電容量（Ｃｃｂ）は低減する。
【００５６】
図６を参照する。図４に示した構造の上面にエピタキシャル・シリコン・ゲルマニウム（ＳｉＧｅ）層２３を成長させる。エピタキシャル・シリコン・ゲルマニウム（ＳｉＧｅ）層２３は低温エピタキシャル成長プロセスを使用して成長させることが好ましい。温度は約４５０℃から約７００℃とすることができる。あるいは、デバイスの真性部分が形成されたエピタキシャル成長シリコン含有層２５の領域の上にエピタキシャルＳｉＧｅが形成されるのであれば、分離領域３１の上にポリシリコン・ゲルマニウム（ポリＳｉＧｅ）を形成してもよい。エピタキシャル成長ＳｉＧｅ層２３はｐ型にドープすることができる。ｐ型ドーパントは元素周期表のIIIＡ族元素を含むことができるが、ホウ素（Ｂ）であることが好ましい。この低温ＳｉＧｅエピタキシャル層は、真性ベースの所望のドーパント濃度および種に合わせてドープする。
【００５７】
エピタキシャルＳｉ含有層２５上でのエピタキシャルＳｉＧｅの形成と、分離領域３１の酸化物上でのエピタキシャルＳｉＧｅの形成の間の成長差のため、エピタキシャル成長Ｓｉ含有層２５とトレンチ分離領域３１との間のそれぞれの界面の上のＳｉＧｅエピタキシャル層２３内にディボット（divot）３５が形成される。
【００５８】
図７は、ベース窓（Ｂｘ）の横方向の寸法がデバイスの活性領域Ｒｘよりも小さいときのこのプロセス・ステップを表している。この実施形態では、ディボット領域３５の頂点（apex）がベース窓誘電体３２、３３の端部と整列して（align）いる。デバイスの活性領域（Ｒｘ）内にベース窓誘電体３２、３３を延ばすと、デバイスの真性部分９０が形成されたＳｉＧｅエピタキシャル層２３の幅Ｗ３が、ベース窓（Ｂｘ）が活性領域（Ｒｘ）よりも小さくないデバイスのＳｉＧｅエピタキシャル層２３の幅Ｗ２よりも小さくなる。デバイスの活性領域（Ｒｘ）内に収まるようにベース窓（Ｂｘ）を小さくすると、外因性ベース１５からディボット領域３５へのドーパントの外部拡散（outdiffusion）、およびシリコンに沿った分離領域界面へのドーパントの外部拡散が低減する。この拡散を抑えると外因性コレクタ−ベース静電容量（Ｃｃｂ、ｉｎｔ）が低減する。
【００５９】
図８および９を参照する。次いでＳｉＧｅエピタキシャル層２３の上に犠牲酸化膜３６を付着させる。犠牲酸化膜３６は高圧酸化プロセスを使用して形成することが好ましい。あるいは、約７００℃から約７４０℃の低サイクル熱酸化によって酸化膜３６を形成してもよい。酸化膜３６の厚さは一般に約５ｎｍから約２０ｎｍとする。犠牲酸化膜３６の質は、ＳｉＧｅエピタキシャル層２３と後に形成する外因性ベース領域１５との間の界面に影響を及ぼす。高品質の犠牲酸化膜３６は、ＳｉＧｅエピタキシャル層／外因性ベース界面を改善し、ベース抵抗（Ｒｂ）を低下させる。高品質犠牲酸化膜３６は熱成長させた酸化層であり、表面汚染物質などの不純物を集める。高品質犠牲酸化膜３６を除去することによって集められた不純物も除去され、本来の純粋な表面が得られる。
【００６０】
図１０を参照する。次のプロセス・ステップでは、エピタキシャル成長ＳｉＧｅ層２３の上に外因性ベース領域１５を形成する。最初に、従来のフォトリソグラフィおよびエッチング・プロセス・ステップを使用して、エピタキシャル成長ＳｉＧｅ層２３の上面から犠牲酸化膜３６の一部分を除去する。犠牲酸化膜３６の一部分の除去に続いて、盛り上がった（raised）外因性ベース領域１５を形成する外因性層または膜をデバイスの上面に付着させる。この外因性層は濃くドープしたポリシリコンまたはアモルファス・シリコンとすることができ、ｉｎ  ｓｉｔｕでドープしまたはしなくてもよい。外因性層のドーパント型はエピタキシャル成長ＳｉＧｅ層と同じ導電型とすることができる。ＮＰＮトランジスタではこのドーパントが一般にホウ素である。この外因性層の厚さは一般に約１００ｎｍから約６５０ｎｍである。付着に続いて、この外因性層または膜をエッチングし平坦化して外因性ベース領域１５を形成する。別の処理ステップでエミッタ・チャネル３４を形成し、外因性ベース領域１５どうしを分離する。
【００６１】
次いで、外因性ベース１５の側壁に隣接して誘電体スペーサ１４、３７を形成する。誘電体スペーサ１４、３７は、従来の付着およびエッチング・プロセス・ステップを使用して形成する。誘電体スペーサ１４、３７は酸化物、窒化物または酸窒化物材料から構成することができるが、Ｓｉ３Ｎ４であることが好ましい。後に形成するエミッタから外因性ベース１５を分離する本明細書では以後エミッタ／ベース・スペーサ１４と呼ぶ誘電体スペーサ１４は一般に、約４００Åから約８００Åの幅Ｗ１を有することができる。一実施形態では、エミッタ−ベースのリークおよびエミッタ−ベースの絶縁破壊が回避される限りにおいて、エミッタ／ベース・スペーサ１４の幅Ｗ１を約３００Å程度またはそれ以下とし、それによって外因性ベース１５を従来のトランジスタで可能であるよりもデバイスの真性部分９０に近づけることができる。
【００６２】
誘電体スペーサ１４、３７の形成に続いて、外因性ベース１５の上に外因性ベース分離膜３８を形成する。外因性ベース分離膜３８は酸化物、窒化物および酸窒化物材料を含むことができるが、テトラエチルオルソシリケート（ＴＥＯＳ）前駆物質（precursor）から形成されたＳｉＯ２であることが好ましい。図１１は、ベース窓Ｂｘの横方向の寸法がデバイスの活性領域Ｒｘよりも小さいときの上記プロセス・ステップを表す。
【００６３】
図１２および１３を参照する。次いで、図１０および１１に示したデバイスの上面にポリシリコンまたはアモルファス・シリコン膜３９をブランケット（blanket：全面）付着（堆積）させる。ポリシリコンまたはアモルファス・シリコン膜３９の厚さは約３０ｎｍから約２００ｎｍとすることができる。ポリシリコンまたはアモルファス・シリコン膜３９はｉｎ  ｓｉｔｕでドープし、あるいはイオン注入によってドープすることができる。ドーパントはｉｎ  ｓｉｔｕでドープしたリン（Ｐ）であることが好ましい。リン（Ｐ）は、エピタキシャル成長ＳｉＧｅ層２３の真性部分にドーパントをわずかに拡散させるのに必要な温度を最小化し、より高い温度を必要とするヒ素（Ａｓ）またはアンチモン（Ｓｂ）とは対照的である。図１３は、ベース窓（Ｂｘ）の横方向の寸法がデバイスの活性領域（Ｒｘ）よりも小さいときの上記プロセス・ステップを表す。
【００６４】
次に図１４を参照する。次のプロセス・ステップでは、従来の平坦化プロセスによってポリシリコンまたはアモルファス・シリコン膜３９を平坦化する。平坦化プロセスには化学機械的平坦化（ＣＭＰ）が含まれる。ただしこれに限定されるわけではない。ポリシリコンまたはアモルファス・シリコン層３９を、外因性ベース分離誘電体３８の上面が露出するまで平坦化して、外因性ベース分離誘電体３８の表面と同一平面（coplanar）のエミッタ・プラグ（plug）４０を形成する。図１４に示すように、盛り上がった外因性ベース領域の両側（面）のデバイス領域にはポリシリコンまたはアモルファス・シリコン膜３９の残りの部分がそのまま残っている。あるいは、反応性イオン・エッチングによってポリシリコンまたはアモルファス・シリコン膜３９を平坦化してもよい。図１５は、ベース窓（Ｂｘ）の横方向の寸法がデバイスの活性領域（Ｒｘ）よりも小さいときの上記プロセス・ステップを表す。
【００６５】
図１６および１７を参照する。次のプロセス・ステップでは、エミッタ・プラグ４０を凹ませて凹型エミッタ２０を形成する。エミッタは、外因性ベース領域１５の上面よりも凹ませる。エミッタ・プラグは、ドライ・エッチング・プロセスおよびウェット・エッチング・プロセスを含む従来のエッチング・プロセスによって凹ませることができる。ただしプロセスはこれらに限定されるわけではない。このエッチング・プロセスは、外因性ベース分離誘電体３８のＳｉＯ２およびエッチング・ストップ層３６のＳｉＯ２に対してポリシリコン・エミッタ・プラグを選択的に凹ませるエッチング化学作用（chemistry）を使用した反応性イオン・エッチングであることが好ましい。エッチング化学作用はＫＯＨを含むことができる。図１７は、ベース窓（Ｂｘ）の横方向の寸法がデバイスの活性領域（Ｒｘ）よりも小さいときの上記プロセス・ステップを表す。
【００６６】
エピタキシャル成長Ｓｉ含有材料の上に成長させたポリシリコンと酸化物材料の上に成長させたポリシリコンとの間の成長差のため、エミッタ・チャネル３４内のポリシリコンは、分離領域３１の上に成長させたポリシリコンよりも厚い。したがって、エミッタの凹みをエッチングしている間に分離領域３１の上のポリシリコン層３９は完全に除去され得るが、エミッタ・プラグ４０は一部が残って凹型エミッタ２０を形成する。凹型エミッタ２０は、後に外因性ベース領域１５となる層から形成されたエミッタ・チャネル３４内に形成されるので、凹型エミッタ２０は外因性ベース１５と自己整合する（self-aligned）。エミッタ／ベース・スペーサ１４は凹型エミッタ２０と外因性ベース１５を分離する。
【００６７】
凹型外因性エミッタ２０の垂直高さは約５０ｎｍから約５００ｎｍ、好ましくは約６０ｎｍから８０ｎｍとすることができる。エミッタ２０を凹ませるとエミッタの外因性部分が低減され、したがってエミッタの真性部分への電流経路が短くなり、エミッタ抵抗（Ｒｅ）が最小化する。外因性エミッタ２０を凹ませることでさらに、エミッタ／ベース・スペーサ１４の幅Ｗ１を小さくしてもデバイスの全体性能に不利な影響が及ばないレベルまでエミッタ−ベース静電容量（Ｃｅｂ）が実質的に低減する。エミッタ／ベース・スペーサ１４の幅Ｗ１が小さくなると外因性ベース１５が真性ベースに近づき、したがってベース抵抗（Ｒｂ）が低減する。
【００６８】
図１８および１９を参照する。次のプロセス・ステップでは、従来の選択エッチング法を使用して、外因性ベース１５の上面およびエピタキシャル成長ＳｉＧｅ層２３の上面からエミッタ−ベース分離誘電体３８およびエッチング・ストップ層３６を除去する。誘電体スペーサ１４、３７のＳｉ３Ｎ４およびｎ型ドープ・エピタキシャル成長ＳｉＧｅ層２３に対して、ＴＥＯＳ  ＳｉＯ２エミッタ−ベース分離誘電体３８およびＳｉＯ２エッチング・ストップ層３６を選択的にエッチングすることが好ましい。このエッチング・プロセスはウェットおよびドライ・プロセスを含むことができるが、反応性イオン・エッチングであることが好ましい。
【００６９】
次いで、外因性ベース領域１５の露出面およびエピタキシャル成長ＳｉＧｅ層２３の露出面を含むデバイスの表面にハードマスク酸化層４０を共形に、好ましくはテトラエチルオルソシリケート（ＴＥＯＳ）前駆物質を使用して成長させる。あるいは、従来の低温熱成長プロセス、または化学的気相堆積法およびプラズマ増強化学的気相堆積法を含む従来の低温付着プロセスを使用してハードマスク酸化層４０を形成してもよい。ただしプロセスはこれらに限定されるわけではない。用語「低温」は約４５０℃から約５００℃の温度を意味する。
【００７０】
ポリシリコンの付着に続いて、外因性ベース領域１５の外側壁に位置する誘電体スペーサ３７に位置を合わせてフォトレジスト・ブロック・マスク４１を形成する。具体的には、このフォトレジスト・ブロック・マスク４１の形成は、構造全体にフォトレジスト層をブランケット付着させることによって開始される。次いでこのフォトレジスト層を選択的に露光、現像して、基板の少なくとも１つの第１の領域を保護し、基板の少なくとも１つの第２の領域を露出させるブロック・マスク４１のパターンを形成する。次いで、フォトレジスト・ブロック・マスク４１の下にある領域を保護しながら、デバイスの露出領域を処理する。
【００７１】
フォトレジスト・ブロック・マスク４１の形成に続いて、ハードマスク酸化層４０の露出領域を、誘電体スペーサ３７およびその下のエピタキシャル成長ＳｉＧｅ層２３に対して選択的にエッチングする。酸化物ハードマスク層４０の露出領域は、誘電体スペーサ１４のＳｉ３Ｎ４およびフォトレジスト・ハード・マスク４１に対して選択的なエッチング化学作用を使用した反応性イオン・エッチングによってエッチングすることが好ましい。
【００７２】
次のプロセス・ステップでは、化学的剥離、好ましくはＨＦを含む化学的剥離を使用してフォトレジスト・ブロック・マスク４１を除去する。フォトレジスト・ブロック・マスク４１の除去に続いて、エピタキシャル成長ＳｉＧｅ層２３の露出部分をエッチングして、その下のエッチング・ストップ層３２を露出させる。この場合、酸化物ハードマスク層４０の残りの部分がその下の外因性ベース領域１５を保護している。エピタキシャル成長ＳｉＧｅ層２３の露出部分は、その下のＳｉＯ２エッチング・ストップ層３２に対して選択的なエッチング化学作用を使用した反応性イオン・エッチングによって除去することが好ましい。
【００７３】
次いで、従来の選択エッチング・プロセスによって酸化物ハード・マスク４０の残りの部分を除去して外因性ベース１５の上面を露出させる。図２０および２１に示すように、誘電体スペーサ１４、３７の部分４４が外因性ベース１５の上面よりも高く垂直に延びる。酸化物ハードマスク層４０のＴＥＯＳ酸化物はポリシリコン・シード層３３に対して選択的に除去することが好ましい。その後、ＳｉＯ２エッチング・ストップ層３２、ＳｉＧｅ外因性ベース領域１５および誘電体スペーサ１４、３７のＳｉ３Ｎ４に対してポリシリコン・シード層３３を選択的にエッチングする。
【００７４】
次に図２２および２３を参照する。次いで誘電体スペーサ１４、３７に接して絶縁スペーサ４２、４３を形成する。絶縁スペーサ４２、４３を使用して、後に形成するシリサイド・コンタクト（silicide contact）が外因性ベース領域１５とエミッタ２０とを短絡しないようにすることができる。絶縁スペーサ４２、４３はＮｉシリサイド・コンタクトを形成するときに使用することが好ましい。例えばＣｏシリサイドを利用するときには絶縁スペーサ４２、４３を省略することができる。
【００７５】
外側絶縁スペーサ４２は、外側誘電体スペーサ３７の外側壁およびエピタキシャル成長ＳｉＧｅ層２３に隣接して形成される。内側絶縁スペーサ４３は、外因性ベース領域１５の上面よりも上に延びる誘電体スペーサ部分４４の内側壁に隣接して形成される。スペーサ材料は窒化物、酸化物、酸窒化物またはこれらの組合せなどの誘電体を含むことができるが、Ｓｉ３Ｎ４であることが好ましい。絶縁スペーサ４２、４３は従来の付着およびエッチング・プロセスによって形成することができる。外側絶縁スペーサ４２の幅は約２２．５ｎｍから約２７．５ｎｍとすることができる。内側絶縁スペーサ４３の幅は約２２．５ｎｍから約２７．５ｎｍとすることができる。凹型エミッタ２０の上にも絶縁キャップ（insulating cap）を形成する。この絶縁キャップは、エミッタ・ドーパントのドライブイン（drive-in）アニールの間のエミッタ・ドーパントの外部拡散を制限する。エミッタ２０の上の絶縁キャップ（図示せず）はＳｉ３Ｎ４などの窒化物であることが好ましい。
【００７６】
次のプロセス・ステップでは、１０００℃程度の急熱（rapid thermal）アニール・プロセスを約１０秒程度使用して従来のエミッタ・ドーパント・ドライブイン・アニールを実施する。このエミッタ・ドライブイン・アニールの間に、エミッタ２０からのドーパントはその下のベース材料に拡散する。拡散したドーパントは真性エミッタを生成する。ｎ型ドーパントがその下のｐ型ＳｉＧｅベース材料の部分に拡散してｎ型真性エミッタを形成することが好ましい。エミッタ・ドライブイン・アニールに続いてエミッタの上のキャップ層を除去する。その後、酸化物エッチング・ストップ層３２を選択的にエッチングして、コレクタのリーチスルー部分１２を露出させる。この上には後にシリサイド層２８を形成する。
【００７７】
次に図２４および２５を参照する。次のプロセス・ステップでは、コレクタ・リーチスルー１２、外因性ベース領域１５および凹型エミッタ２０の上にシリサイド・コンタクト２１、２８、４５を形成する。シリサイドの形成には一般に、Ｎｉ、ＣｏまたはＴｉなどの高融点金属をＳｉ含有材料の表面に付着させることが必要である。シリサイドは、コレクタ、エミッタおよびベース領域を分離する絶縁スペーサ上には形成されないので、スペーサ１４、３７、４２、４３は、シリサイド・コンタクトがコレクタ、エミッタおよびベース領域を短絡させないことを保証する。金属の付着に続いて、この構造を、急熱アニールなどの従来のステップを使用したアニール・ステップにかける。ただしアニールはこれに限定されるわけではない。熱アニール中に、付着金属はＳｉと反応して金属シリサイドを形成する。
【００７８】
エミッタ、ベースおよびコレクタに対するシリサイド・コンタクトの形成によって、エミッタ抵抗（Ｒｅ）、ベース抵抗（Ｒｂ）およびコレクタ抵抗（Ｒｃ）の寄生部分は低減する。図１に示した構造と同様の従来のトランジスタ構造に比べて、本発明はさらに、外因性ベース領域１５の上面全体を実質的にシリサイド化することによってベース抵抗（Ｒｂ）を低減させる。
【００７９】
次に図２６および２７を参照する。次いで、図２４に示した構造の上面に、酸化物、窒化物および酸窒化物などの絶縁材料の分離スタック４９を付着させる。分離スタック４９は、分離酸化物層４６の上に形成された分離窒化物層４７を含むことが好ましい。分離酸化物層４６は、プラズマ増強化学的気相堆積法（ＰＥＣＶＤ）によってテトラエチルオルソシリケート（ＴＥＯＳ）前駆物質から形成されたＳｉＯ２を含む。あるいは、低温付着および熱成長プロセスを使用して分離酸化物層４６を形成してもよい。分離酸化物層４６の厚さは約４０ｎｍから約６０ｎｍとする。
【００８０】
分離窒化物層４７は、化学的気相堆積法（ＣＶＤ）およびプラズマ増強化学的気相堆積法（ＰＥＣＶＤ）を含む従来の付着プロセスを使用して分離酸化物層４６の上に付着させる。ただしプロセスはこれらに限定されるわけではない。分離窒化物層４７の厚さは約８０ｎｍから約１２０ｎｍとする。
【００８１】
次いで、スピン・コーティングまたは同様のプロセスによって分離スタック４９の上にフォトレジスト層４８を塗布する。次いでフォトレジスト層４８にパターンを形成しこれを現像して、デバイスの真性部分９０の上の分離スタック４９を露出させる。
【００８２】
図２８および２９を参照する。次いで選択エッチング・プロセス、好ましくは反応性イオン・エッチングを使用して分離スタック４９の露出部分を除去する。残ったフォトレジスト４８の下の分離スタック４９は保護される。露出した分離ポリシリコン層４７は、パターン形成されたフォトレジスト４８およびその下のＳｉＯ２分離酸化物層４６に対して選択的なエッチング化学作用によって除去することが好ましい。その後、パターン形成されたフォトレジスト４８、Ｓｉ３Ｎ４スペーサ１４、４２およびポリシリコンの凹型外因性エミッタ２０に対して選択的なエッチング化学作用を使用して、ＳｉＯ２分離酸化物層４６を除去することが好ましい。凹型エミッタ２０の両側のエッチングされた分離スタックとスペーサ１４、４２の間に凹み５１が形成される。次いでウェット（湿式）化学的剥離を使用してパターン形成されたフォトレジスト４８を除去する。
【００８３】
次に図３０および３１を参照する。次いでコンタクト分離スペーサ６０を形成して凹み５１を埋め、後に形成するエミッタ相互接続６３が凹型エミッタ２０と外因性ベース領域１５とを短絡しないようにする。最初に、凹み５１を含む図２８および図２９に示した構造の上面に絶縁材料、好ましくはＳｉ３Ｎ４の層を付着させる。従来のフォトリソグラフィおよびエッチング・プロセスを使用してこの絶縁材料層をエッチングして、凹み１５を埋めるコンタクト分離スペーサ６０を形成し、同時に最も幅の狭いエミッタ・コンタクト領域が生成されるようにする。コンタクト分離スペーサ６０はさらに、外因性ベース１５の上面を後に形成するエミッタ相互接続６３から電気的に分離する。凹型エミッタ２０の接触面の幅Ｗ４は約６０ｎｍから約２００ｎｍとすることができるが、１００ｎｍであることが好ましい。
【００８４】
図３２および３３を参照する。コンタクト分離スペーサ６０の形成に続いて、誘電体材料の層を基板全体にブランケット付着させ、これを平坦化する。ブランケット誘電体層６１は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、ＳｉＣＨ化合物などのシリコン含有材料；一部または全部のＳｉをＧｅに置き換えた上記のシリコン含有材料；炭素をドープした酸化物；無機酸化物；無機ポリマー；ハイブリッド・ポリマー；ポリアミド、ＳｉＬＫ（商標）などの有機ポリマー；他の炭素含有材料；スピンオン・ガラス、シルセスキオキサン・ベースの材料などの有機無機（organo-inorganic）材料；およびアモルファス水素化炭素としても知られているダイヤモンドライク・カーボン（ＤＬＣ）からなるグループから選択することができる。ブランケット誘電体６１の追加の選択肢には、多孔質の形態の上記の任意の材料、あるいは処理中に多孔質もしくは浸透性またはその両方の形態に変化し、あるいは多孔質もしくは浸透性またはその両方の形態から非多孔質もしくは非浸透性またはその両方の形態へ変化する上記の任意の材料が含まれる。
【００８５】
ブランケット誘電体層６１は当業者に周知のさまざまな方法によって形成することができ、これには溶液のスピン塗布（spinning）、溶液の吹付け（spraying）、化学的気相堆積法（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、スパッタ付着、反応性スパッタ付着、イオン・ビーム付着および蒸着が含まれる。ただしこれらに限定されるわけではない。好ましい一実施形態では、誘電体層６１がスピンオン・ガラスを含み、ホウ素リン・ケイ酸塩ガラス（ＢＰＳＧ）であることが最も好ましい。
【００８６】
図３２および３３をさらに参照する。次いで、付着させた誘電体６１にパターンを形成し、これをエッチングして、凹型エミッタ２０に達するエミッタ・コンタクト・ビア６２を形成する。分離スタック４９およびコンタクト分離スペーサ６０が、後にエミッタ・コンタクト・ビア６２内に形成されるエミッタ相互接続６３と外因性ベース領域１５とを電気的に分離するので、エミッタ・コンタクト・ビア６２の幅Ｗ５は、凹型エミッタ２０の接触面の幅Ｗ４より大きくてよい。
【００８７】
エミッタ・コンタクト・ビア６２の形成に続き、ＣＶＤ、めっきなどの従来の処理を使用してエミッタ・コンタクト・ビア６２の中に導電性金属を付着させることによってエミッタ相互接続６３を形成する。導電性金属にはタングステン、銅、アルミニウム、銀、金およびこれらの合金が含まれる。ただしこれらに限定されるわけではない。次のプロセス・ステップでは、図３４および３５に示すように、コレクタ・コンタクト・シリサイド２８へのコレクタ領域相互接続６４、および外因性ベース・シリサイド２１へのベース領域相互接続６５を従来のプロセス・ステップを使用して形成する。
【００８８】
本発明をその好ましい実施形態に関して詳細に示し説明したが、形態および詳細の上記の変更およびその他の変更を、本発明の趣旨および範囲から逸脱することなく実施できることを当業者は理解されたい。したがって本発明は、説明し図示した形態および詳細に限定されるものではなく、添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００８９】
【図１】従来技術のバイポーラ・トランジスタを示す図（断面図）である。
【図２】凹型エミッタ、幅の狭いペデスタル・ドーパント・コレクタ領域および完全にシリサイド化された外因性ベース領域を含む、本発明のバイポーラ・トランジスタの一実施形態を示す図（断面図）である。
【図３】バイポーラ・トランジスタの活性領域内へ延びるベース窓誘電体を含む、本発明のバイポーラ・トランジスタの他の実施形態を示す図（断面図）である。
【図４】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図５】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図６】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図７】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図８】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図９】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１０】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１１】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１２】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１３】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１４】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１５】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１６】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１７】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１８】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図１９】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２０】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２１】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２２】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２３】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２４】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２５】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２６】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２７】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２８】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図２９】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３０】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３１】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３２】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３３】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３４】図２に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【図３５】図３に示したバイポーラ・トランジスタを製造するための処理ステップの１つを示す図（断面図）である。
【符号の説明】
【００９０】
１３  エミッタ・パッド・コンタクト／外因性ベース誘電体
１４  エミッタ／ベース分離スペーサ
１５  外因性ベース
１６  デバイスの真性部分
１７  コレクタ・ペデスタル領域
１８  エミッタ
１９  エミッタのコンタクト・パッド
２０  凹型エミッタ
２１  シリサイド・コンタクト
２２  外因性ベースのシリサイド化されていない高抵抗領域
２３  エピタキシャルＳｉＧｅベース層
２４  サブコレクタ
２５  エピタキシャル成長Ｓｉ含有層
２７  コレクタ・ペデスタル・ドーパント領域
２８  コレクタ・コンタクト
３１  分離領域
３２  ベース窓誘電体層
３３  ベース窓誘電体層
３５  ディボット
３６  犠牲酸化膜
３７  誘電体スペーサ
３８  外因性ベース分離膜
３９  ポリシリコンまたはアモルファス・シリコン膜
４０  エミッタ・プラグ
４１  フォトレジスト・ブロック・マスク
４２  絶縁スペーサ
４３  絶縁スペーサ
４４  誘電体スペーサの部分
４５  シリサイド・コンタクト
４６  分離酸化物層
４７  分離窒化物層
４８  フォトレジスト
４９  分離スタック
５１  凹み
６０  コンタクト分離スペーサ
６１  ブランケット誘電体層
６２  エミッタ・コンタクト・ビア
６３  エミッタ相互接続
６４  コレクタ領域相互接続
６５  ベース領域相互接続
９０  トランジスタの真性部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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