(57)【要約】【課題】コストが低減され、種々の仕様の固体撮像素子へ容易に適用できる固体撮像素子の検査装置を提供する。【解決手段】ＣＣＤ５０を駆動するタイミング信号を生成するタイミングジェネレータ１２を有し、タイミングジェネレータ１２は、タイミング信号のうちの、高速系の信号を記憶するメモリ回路２２と、低速系の信号を生成するプログラミング可能な信号生成回路２４と、メモリ回路２２および信号生成回路２４へ所定周波数のクロック信号ＣＬＫを共通に与え、クロック信号ＣＬＫに応じて高速系信号、低速系信号をＣＣＤ５０へ出力させるクロック回路２０とを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
固体撮像素子の各画素の光電変換特性を検査する固体撮像素子の検査装置であって、
前記固体撮像素子を駆動するタイミング信号を生成するタイミングジェネレータを有し、
前記タイミングジェネレータは、前記タイミング信号のうちの、第１の信号を記憶するメモリ回路と、
前記タイミング信号のうちの、前記第１の信号よりも変化の頻度が低い第２の信号を生成するプログラミング可能な信号生成回路と、
前記メモリ回路および前記信号生成回路へ所定周波数のクロック信号を共通に与え、前記メモリ回路および前記信号生成回路からそれぞれ前記クロック信号に応じて前記第１の信号および第２の信号を前記固体撮像素子へ出力させるクロック回路と
を有する固体撮像素子の検査装置。
【請求項２】
前記第２の信号は、前記固体撮像素子のマトリックス上に配列された各フォトダイオードで光電変換され、蓄積された電荷を撮像面の垂直方向に転送するための垂直レジスタへ与えられ、
前記第１の信号は、前記垂直レジスタによって転送された電荷を前記固体撮像素子の出力部へ転送する水平レジスタへ与えられる
請求項１に記載の固体撮像素子の検査装置。
【請求項３】
前記タイミングジェネレータ、前記固体撮像素子との間で電気的接続を行う接続手段および前記接続手段を通じて前記固体撮像素子との間で信号を授受する信号処理回路とが搭載されたマザーボードをさらに有し、
前記タイミングジェネレータは、前記マザーボードに対して着脱自在となっている
請求項１または２に記載の固体撮像素子の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ(Charge Coupled Device) やＣＭＯＳ(Complementary Metal Oxide Semiconductor) 等の撮像素子の特性を検査する検査装置に関する。
【背景技術】
【０００２】
ＣＣＤやＣＭＯＳ等の撮像素子の製造工程においては、撮像素子に種々の条件の光を照射し、その光電変換特性を検査する必要がある。
ＣＣＤやＣＭＯＳ等の撮像素子は、マトリクス状に配列された多数の受光素子を有している。これらの受光素子の特性がそれぞれ要求される範囲の特性をもっているかを検査するためには、撮像素子に光を照射した状態で、必要な信号を撮像素子に与えて撮像素子を動作させる必要がある。
撮像素子を動作させるためには、２０チャンネル程度のタイミング信号が必要である。  従来において、タイミング信号を生成するタイミングジェネレータは、たとえば、専用のＬＳＩを設計し、このＬＳＩから必要な信号を撮像素子に与えていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、撮像素子を動作させるために用いられる専用のＬＳＩは、非常に高価であり、また、汎用性がないので撮像素子の仕様毎に必要である。
一方、タイミング信号を生成する他の方法としては、たとえば、プログラム可能な回路を使って必要なタイミング信号を生成し、これをＳＲＡＭ(Static Random Access Memory) 等の高速メモリに書き込み、所定のクロックに同期させて撮像素子に与えることも考えられる。
しかし、撮像素子を動作させるためのタイミング信号のすべてを書き込むには、非常に大容量のＳＲＡＭが必要となり、コストがかかるという不利益がある。
【０００４】
本発明は、上記した従来の問題に鑑みてなされたものであって、その目的は、コストが低減され、種々の仕様の固体撮像素子へ容易に適用できる固体撮像素子の検査装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の固体撮像素子の検査装置は、固体撮像素子の各画素の光電変換特性を検査する固体撮像素子の検査装置であって、前記固体撮像素子を駆動するタイミング信号を生成するタイミングジェネレータを有し、前記タイミングジェネレータは、前記タイミング信号のうちの、第１の信号を記憶するメモリ回路と、前記タイミング信号のうちの、前記第１の信号よりも変化の頻度が低い第２の信号を生成する信号生成回路と、前記メモリ回路および前記信号生成回路へ所定周波数のクロック信号を共通に与え、前記メモリ回路および前記信号生成回路からそれぞれ前記クロック信号に応じて前記第１の信号および第２の信号を前記固体撮像素子へ出力させるクロック回路とを有する。
【０００６】
好適には、前記第２の信号は、前記固体撮像素子のマトリックス上に配列された各フォトダイオードで光電変換され、蓄積された電荷を撮像面の垂直方向に転送するための垂直レジスタへ与えられ、前記第１の信号は、前記垂直レジスタによって転送された電荷を前記固体撮像素子の出力部へ転送する水平レジスタへ与えられる。
【０００７】
さらに好適には、本発明の固体撮像素子の検査装置は、前記タイミングジェネレータ、前記固体撮像素子との間で電気的接続を行う接続手段および前記接続手段を通じて前記固体撮像素子との間で信号を授受する信号処理回路とが搭載されたマザーボードをさらに有し、前記タイミングジェネレータは、前記マザーボードに対して着脱自在となっている。
【０００８】
本発明では、タイミングジェネレータは固体撮像素子を駆動するタイミング信号を発生し、このタイミング信号を構成する信号のうち、第１の信号をメモリ回路に記憶するとともに、第２の信号を信号生成回路で生成する。すなわち、本発明では、タイミングジェネレータのタイミング信号のうち、変化の頻度が高い高速系の第１の信号をメモリ回路に記憶し、変化の頻度が低い低速系の第２の信号をプログラミング可能な信号生成回路で生成する。そして、メモリ回路と信号生成回路へ共通のクロック信号を与えることにより、第１および第２の信号が固体撮像素子へ出力される。
本発明では、タイミング信号を構成する変化の頻度が高い高速系の第１の信号と、変化の頻度が低い低速系の第２の信号とを分離し、高速系の第１の信号のみをメモリ回路に記憶するので、メモリ回路が有効に活用され、メモリ容量を低減できる。
また、本発明では、タイミングジェネレータをマザーボードに対して着脱自在としているので、固体撮像素子の仕様にあわせてタイミングジェネレータの信号生成回路のプログイラミングを変更するとともに、メモリ回路の記憶内容を変更すれば容易に対応可能である。
【発明の効果】
【０００９】
本発明によれば、固体撮像素子の検査装置のコストが低減されるとともに、種々の仕様の固体撮像素子へ容易に適用可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明が適用される固体撮像素子の検査装置の構成図である。
図１に示す検査システム１は、ＣＣＤ(charge coupled device) イメージセンサ５０（以下、ＣＣＤ５０という）の光電変換特性を検査する。
検査システム１は、ハンドラ２、マザーボード１０、光源装置３０、ハンドラ用コントローラ４５、ボード用コントローラ４６、光源用コントローラ４７、処理装置４０Ａ〜４０Ｄ等から構成される。
【００１１】
ここで、図２はマザーボード１０の構成を示す図である。
マザーボード１０は、プリント配線板からなる。マザーボード１０の中心部には、円形の開口１０Ａが形成されている。この開口１０ＡはＣＣＤ５０に照射する光を通過させるためのものである。
マザーボード１０上には、タイミングジェネレータ１３、ソケット１５、および、信号処理回路１７が搭載されている。
なお、タイミングジェネレータ１３は本発明のタイミングジェネレータ、ソケット１５は本発明の接続手段、信号処理回路１７は本発明の信号処理回路のそれぞれ一実施態様である。
【００１２】
ソケット１５は、複数のコネクタ１７を介してマザーボード１０と電気的に接続されている。
このソケット１５は、ＣＣＤ５０を搭載するための搭載部１６を複数箇所（４箇所）に備えている。この搭載部１６は、開口１６ａを備えている。この開口１６ａを通じて後述する光源装置３０からの光が搭載部１６に搭載されたＣＣＤ５０の撮像面に照射される。なお、ＣＣＤ５０は撮像面がマザーボード１０側に向かうように搭載される。
搭載部１６へＣＣＤ５０が搭載されると、ＣＣＤ５０はマザーボード１０に搭載された各回路と電気的に接続される。  
【００１３】
タイミングジェネレータ１２は、後述するように、ＣＣＤ５０を駆動するタイミング信号を発生する。
このタイミングジェネレータ１２は、４つのＣＣＤ５０に対応して設けられており、コネクタ１３を介してマザーボード１０に電気的に接続されている。タイミングジェネレータ１２は、マザーボード１０に対して着脱自在となっている。
【００１４】
信号処理回路１７は、４つのＣＣＤ５０に対応して設けられており、搭載部１６に搭載された固体撮像素子５０との間で各種信号の授受を行う。信号処理回路１７は、ＣＣＤ５０から得られた撮像信号をディジタル信号として処理装置４０Ａ〜４０Ｄへ出力する。
【００１５】
図１において、マザーボード１０は、ハンドラ２の支持部３に搭載されている。
ハンドラ２は、検査すべきＣＣＤ５０をマザーボード１０上のソケット１５の各搭載部１６へ搭載し、検査の完了したＣＣＤ５０をソケット１５上から移動させる。なお、ハンドラ２は、周知の技術であるので、詳細説明は省略する。
【００１６】
光源装置３０は、ハンドラ２の支持部３の下方に設けられている。この光源装置３０は、支持部３に形成された開口３Ａ、マザーボード１０の開口１０Ａおよびソケット１５の搭載部１６の開口部１６ａを通じて、ＣＣＤ５０へ光を照射する。なお、光源装置３０は、ハロゲンランプ等の光源から出力された光をＣＣＤ５０の検査に必要な条件の光に変換する光学系を内蔵している。
【００１７】
ハンドラ用コントローラ４５は、ハンドラー２の動作を制御する。ハンドラ用コントローラ４５は、たとえば、パーソナルコンピュータで構成される。
ボード用コントローラ４６は、マザーボード１０上の、たとえば、タイミングジェネレータ１２等の回路との間で信号を授受し、これらを制御する。ボード用コントローラ４６は、たとえば、パーソナルコンピュータで構成される。
光源用コントローラ４７は、光源装置３０の動作を制御する。光源用コントローラ４７は、たとえば、パーソナルコンピュータで構成される。
【００１８】
処理装置４０Ａ〜４０Ｄは、マザーボード１０に電気的に接続されており、ソケット１５に搭載された各ＣＣＤ５０が撮像した画像信号が入力される。処理装置４０Ａ〜４０Ｄは、入力された各画像信号に基づいて、ＣＣＤ５０の各画素の光電変換特性等について検査し、検査結果を表示等する。処理装置４０Ａ〜４０Ｄは、たとえば、パーソナルコンピュータで構成される。
【００１９】
ここで、上記のタイミングジェネレータの構成を説明する前に、被検査対象であるＣＣＤ５０の構造および動作について説明する。  
図３は、ＣＣＤ５０の概略構成図である。
ＣＣＤ５０は、マトリックス状に配置された画素ＰＸを有しており、画素ＰＸはフォトダイオードＰＤおよび垂直レジスタＶＲを有する。
【００２０】
ＣＣＤ５０は、基本的には、各画素ＰＸのフォトダイオードＰＤにおいて光電変換および電荷蓄積を行い、蓄積された電荷を出力部ＯＵＴへ転送する。
電荷の転送は、垂直レジスタＶＲおよび水平レジスタＨＲによって行われる。この垂直レジスタＶＲおよび水平レジスタＨＲによる電荷の転送に、上記したタイミングジェネレータ１２からの信号が使用される。タイミングジェネレータ１２の出力する信号は、垂直駆動信号Ｖ１〜Ｖ４と、水平駆動信号Ｈ１，Ｈ２からなる。
【００２１】
垂直転送は、一般的には、４相のクロックパルスを与えることで、また、水平転送は２相のクロックパルスを与えることで行われる。クロックパルスが決められたタイミングで端子に付加されることにより、電荷がバケツリレー式に出力部へ運ばれる。
具体的には、電荷は、以下のような手順により出力部ＯＵＴまで運ばれる。
たとえば、６４０（縦）×４８０（横）画素のＣＣＤ５０の場合、（１）６４０×４８０個の画素ＰＸのフォトダイオードＰＤが光を受けて一定期間、光電変換および電荷蓄積動作が行われる。（２）読み出しタイミングにおいて、６４０×４８０の電荷が同時に隣接する垂直レジスタＶＲに転送される。（この間、水平レジスタＨＲの動作は停止している）。これが「垂直転送」である。（３）４８０個の電荷が垂直駆動信号Ｖ１〜Ｖ４のタイミングで水平レジスタＨＲに転送される。これが「水平転送」である。（４）次の４８０個の電荷が水平レジスタＨＲに転送されてくる間に、既に水平レジスタＨＲに転送された４８０個の電荷が１電荷づつ出力部ＯＵＴへ転送される。
上記（３）、（４）を６４０回繰り返すことにより、１フレームの画像が得られる。これを６４０回繰り返している間に次の６４０×４８０個の電荷蓄積がフォトダイオードＰＤで行われる。
これらの動作は、すべてタイミングの同期が取れていなければならないので、所定周期のクロック信号に同期して行われる。
【００２２】
図４は垂直駆動信号Ｖ１〜Ｖ４および水平駆動信号Ｈ１，Ｈ２の一例である。
なお、図４に示す垂直駆動信号Ｖ１〜Ｖ４および水平駆動信号Ｈ１，Ｈ２はＣＣＤ５０を駆動するための信号の一部であり、実際には２０ｃｈ程度の信号が必要である。
また、図４（ａ）は、垂直転送時に信号波形の一例であり、図４（ｂ）は  水平転送時の信号波形の一例である。
【００２３】
図４に示す各信号は、所定周期のクロック信号ＣＬＫに同期している。
図４（ａ）に示す垂直駆動信号Ｖ１〜Ｖ４と図４（ｂ）に示す水平駆動信号Ｈ１，Ｈ２とを比較すると、水平駆動信号Ｈ１，Ｈ２は比較的高い頻度で変化し、周波数の高い信号（高速系信号）であるが、垂直駆動信号Ｖ１〜Ｖ４は比較的高い頻度で変化し、周波数の低い信号（低速系信号）であることがわかる。これは、垂直方向においては、取り扱う電荷量が多く、転送に時間がかかることから低速信号である必要があり、水平方向においては、取り扱う電荷量が少なく、高速動作が求められることから高速系信号となっている。  一般に、ＣＣＤ５０を動作させるためには、２０チャンネル程度のタイミング信号が必要であるが、そのうち高速系の信号は数チャンネル程度であり、低速系の信号が圧倒的に多い。一方、全ての信号は、クロックに同期して発生するが、高速系の信号は比較的高い頻度で変化し、低速系の信号は比較的低い頻度で変化する。
このため、本実施形態では、タイミングジェネレータ１２において、高速系の信号はＳＲＡＭ(Static Random Access Memory) 等の高速メモリに書き込み、所定のクロックに同期させてＣＣＤ５０に与える。一方、低速系信号は、たとえば、ＦＰＧＡ(Field Programable GateArray) を使用して生成する。
【００２４】
タイミングジェネレータ１２の構成について図５を参照して説明する。
図５に示すように、タイミングジェネレータ１２は、クロック回路２０と、低速系信号生成回路２４と、コントロール回路２５と、メモリ回路２２とを有する。
なお、低速系信号生成回路２４は本発明の信号生成回路、メモリ回路２２は本発明のメモリ回路、クロック回路２０は本発明のクロック回路のそれぞれ一実施形態である。
【００２５】
クロック回路２０は、水晶発振器２１から供給される一定周波数の信号に基づいて、所定周波数のクロック信号ＣＬＫを生成し、低速系信号生成回路２４およびメモリ回路２２に供給する。
【００２６】
メモリ回路２２には、たとえば、ＳＲＡＭ等の高速にデータの読み出しが可能なメモリ装置が使用される。このメモリ回路２２には、図４（ｂ）に示した水平駆動信号Ｈ１，Ｈ２、すなわち、高速系信号が書き込まれる。したがって、メモリ回路２２にクロック信号ＣＬＫが供給されると、このクロック信号ＣＬＫに同期して水平駆動信号Ｈ１，Ｈ２がコントロール回路２５へ出力される。
【００２７】
低速系信号生成回路２４およびコントロール回路２５は、ＦＰＧＡ２３によって構成される。後述するように、ＦＰＧＡ２３をプログラミングして所望のカウンタ回路およびロジック回路を構成する。なお、ＦＰＧＡは周知の技術であるので詳細説明は省略する。
低速系信号生成回路２４は、クロック信号ＣＬＫに同期して図４（ａ）に示した垂直駆動信号Ｖ１〜Ｖ４のような低速系信号を生成し、ＣＣＤ５０へ出力する。
【００２８】
コントロール回路２５は、まず、ボード用コントローラ４６からクロックＣＬＫに同期してタイミング信号を生成するためのデータを読み取り、これをメモリ回路２２に書き込む。
コントロール回路２５は、メモリ回路２２に上記のデータが書き込まれた状態においうて、クロックＣＬＫに同期してメモリ回路２２の所望のアドレスからデータを読み出し、ＣＣＤ５０へ出力する。また、コントロール回路２５は、ボード用コントローラ４６との間でデータの授受を行う。
【００２９】
図６は、ＦＰＧＡ２３内に形成される低速系信号生成回路２４の構成の一例である。
低速系信号生成回路２４は、複数の分周回路２７Ａ〜２７Ｃ、複数の排他的論理和回路（ＥＸＯＲ回路）２７Ｄ，２７Ｅ等から構成される。
分周回路２７Ａ〜２７Ｃには、それぞれクロック信号ＣＬＫが入力される。
【００３０】
図７に、分周回路２７Ａ〜２７ＣおよびＥＸＯＲ回路２７Ｄ，２７Ｅの出力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅを示す。
分周回路２７Ａは、クロック信号ＣＬＫの入力により出力信号Ａをハイレベルにしたのち、入力３６クロック目からクロック信号ＣＬＫをカウントし、８９クロック目まで出力信号Ａをローレベルにする。
分周回路２７Ｂは、クロック信号ＣＬＫの入力により出力信号Ｂをハイレベルにしたのち、入力５４クロック目からクロック信号ＣＬＫをカウントし、８９クロック目まで出力信号Ｂをローレベルにする。
分周回路２７Ｃは、クロック信号ＣＬＫの入力により出力信号Ｂをハイレベルにしたのち、入力７２クロック目からクロック信号ＣＬＫをカウントし、８９クロック目まで出力信号Ｃをローレベルにする。
【００３１】
ＥＸＯＲ回路２７Ｄは、出力信号Ａ，Ｂの排他的論理和を出力信号Ｄとして出力する。  ＥＸＯＲ回路２７Ｅは、出力信号Ｄと出力信号Ｃとの排他的論理和を出力信号Ｅとして出力する。
【００３２】
図７からわかるように、分周回路２７Ａ〜２７Ｃにおけるカウント開始時点を適宜設定することにより、任意の低速系信号を生成することができる。すなわち、図４（ａ）に示した垂直駆動信号Ｖ１〜Ｖ４のような低速系信号を任意に生成することができる。また、図７に示した各信号は、クロック信号ＣＬＫに同期しているため、メモリ回路２２から読み出される高速系信号と完全に同期をとることができる。
【００３３】
本実施形態では、ＣＣＤ５０を駆動するタイミング信号を、垂直駆動信号Ｖ１〜Ｖ４のような低速系信号と、水平駆動信号Ｈ１，Ｈ２のような高速系信号とに区別し、これらの信号の生成する際に、高速系信号のみ高速メモリを用いて生成し、低速系信号はＦＰＧＡのロジック回路等で生成する。この結果、メモリ資源の大幅な節約ができ、検査装置のコストを削減することができる。
また、ＣＣＤ５０を駆動するタイミング信号の生成に、メモリとＦＰＧＡとを用いることで高速系信号、低速系信号ともに任意の波形を生成することができ、また、チャンネル数も可変でき、ＣＣＤ５０の仕様に合わせた設計が非常に容易となる。
【００３４】
また、本実施形態では、タイミングジェネレータ１２がマザーボード１０に着脱自在に搭載されているので、ＣＣＤ５０の仕様に合わせてタイミングジェネレータ１２を交換すれば、種々の仕様に迅速かつ容易に対応することができる。
【００３５】
なお、上述した実施形態では、パッケージングされたＣＣＤに適用した場合について説明したが、本発明はパッケージングされる前の固体撮像素子にも適用可能である。また、ＣＣＤ以外の固体撮像素子にも適用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明が適用される固体撮像素子の検査装置の構成図である。
【図２】マザーボードの構成を示す図である。
【図３】ＣＣＤの概略構成図である
【図４】垂直駆動信号および水平駆動信号の一例を示す図である。
【図５】タイミングジェネレータの構成を示す図である。
【図６】ＦＰＧＡ内に形成される低速系信号生成回路の構成の一例を示す図である。
【図７】低速系信号生成回路から出力される信号の一例を示す図である。
【符号の説明】
【００３７】
１…検査装置、２…ハンドラ、１０…マザーボード、１２…タイミングジェネレータ、１５…ソケット、１８…信号処理回路、３０…光源装置、４５…ハンドラ用コントローラ、４６…ボード用コントローラ、４７…光源用コントローラ、４０Ａ〜４０Ｄ…処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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