(57)【要約】【課題】複数の増幅回路を備えるＡＤ変換器を効率的に設計する。【解決手段】ＡＤ変換器は、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１といったように複数の増幅回路を備える。複数の増幅回路の内、実質的に同一の増幅率を有する増幅回路の間でも、精度が要求される増幅回路の回路定数および回路構成の少なくとも一方を、許容される範囲内において、高い仕様にした。また、精度が要求されない増幅回路の回路定数および回路構成の少なくとも一方を、許容される範囲内において、低い仕様にした。入力アナログ信号が最初に入力される増幅回路の回路定数および回路構成の少なくとも一方を、他の増幅回路の回路定数および回路構成の少なくとも一方より高い仕様にした。【選択図】図１
2005260723.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を複数回に分けて複数ビットのデジタル信号に変換するアナログデジタル変換器であって、
複数の増幅回路を有し、該複数の増幅回路の内、実質的に同一の増幅率を有する２個以上の増幅回路の回路定数および回路構成の少なくとも一方が異なることを特徴とするアナログデジタル変換器。
【請求項２】
前記入力アナログ信号が最初に入力される増幅回路の回路定数および回路構成の少なくとも一方を、他の回路定数および回路構成の少なくとも一方よりも、高い仕様にしたことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記入力アナログ信号が前記複数の増幅回路を伝達する順に、該複数の増幅回路の回路定数および回路構成の少なくとも一方を高い仕様にしたことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項４】
前記複数の増幅回路は、オペアンプを構成素子に含み、
前記オペアンプの回路構成が、前記実質的に同一の増幅率を有する増幅回路ごとに異なることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
【請求項５】
前記複数の増幅回路は、スイッチトキャパシタオペアンプで構成されており、
前記スイッチトキャパシタオペアンプは、オペアンプと、該オペアンプの入力端子に接続された１つ以上の第１容量と、前記オペアンプの入力端子と出力端子との間に接続された１つ以上の第２容量と、を含み、
前記第１容量および前記第２容量の容量値が、前記実質的に同一の増幅率を有する増幅回路ごとに異なることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
【請求項６】
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
前記複数のステージの内の１以上のステージは、前記複数の増幅回路の内の１つの増幅回路を含み、
前記１つの増幅回路は、前記入力されるアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分を増幅し、自己のステージの入力にフィードバックすることを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【請求項７】
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
前記複数ステージの内の１以上のステージは、前記複数の増幅回路の内の２つの増幅回路を含み、
前記２つの増幅回路の内の第１増幅回路は、前記入力されるアナログ信号を所定の増幅率で増幅し、
前記２つの増幅回路の内の第２増幅回路は、前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された、自己のステージの変換デジタル値をアナログ値に変換した信号と、の差分を所定の増幅率で増幅し、自己のステージの入力にフィードバックすることを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【請求項８】
入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記複数の増幅回路の内の第１増幅回路は、前記入力されるアナログ信号を所定の増幅率で増幅し、
前記複数の増幅回路の内の第２増幅回路は、前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、前記ＡＤ変換回路および前記第１増幅回路に出力することを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、アナログ信号を複数回に分けて変換するパイプライン型やサイクリック型のアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化、高精度化、高速化、省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、アナログ信号を複数回に分けて変換し、サイクリックステージを設けることにより小型化しているＡＤ変換器が知られている（例えば、特許文献１参照）。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の第１図において、前段ステージにはサンプル・ホールド回路Ｓ／Ｈ１および増幅機能を備えた減算回路ＳＵＢ１が設けられており、後段ステージにはサンプル・ホールド回路Ｓ／Ｈ３、サンプル・ホールド回路Ｓ／Ｈ４および増幅機能を備えた減算回路ＳＵＢ２が設けられている。ここで、サンプル・ホールド回路Ｓ／Ｈ１およびサンプル・ホールド回路Ｓ／Ｈ３のゲインは、共に１倍である。このような場合、サンプル・ホールド回路Ｓ／Ｈ１とサンプル・ホールド回路Ｓ／Ｈ３とには、同様の回路が使用されていると想定される。
【０００４】
上記第１図に示したＡＤ変換回路のような複数回に分けてＡＤ変換を行う回路において、一般的に上位ビットからのＡＤ変換が進むにつれて、伝達されるアナログ信号への要求精度も低減されていく。したがって、サンプルホールド回路を含む同じゲインを有する増幅回路に同じ回路を使用した場合、最も精度が要求される増幅回路と同様の回路を他の増幅回路にも転用されるため、オーバースペックな設計になってしまうという問題点がある。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、オーバースペックを排し、ＡＤ変換器の設計を効率的に行う点にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けて複数ビットのデジタル信号に変換するアナログデジタル変換器であって、複数の増幅回路を有し、該複数の増幅回路の内、実質的に同一の増幅率を有する２個以上の増幅回路の回路定数および回路構成の少なくとも一方が異なる。
【０００７】
複数回に分けて複数ビットのデジタル信号に変換するパイプライン型やサイクリック型やそれらの混合型のアナログデジタル変換器の複数の増幅回路は、均一に精度が要求される訳ではない。上位ビットに近い部分の増幅を行う増幅回路ほど高い精度が要求され、下位ビットに近づくほど精度の要求が緩くなっていく。本態様によれば、実質的に同一の増幅率を有する増幅回路の間でも、異なる仕様の回路定数および回路構成の少なくとも一方を選択するため、高精度が要求される増幅回路の回路定数および回路構成の少なくとも一方の仕様を高くし、精度が要求されない増幅回路の回路定数および回路構成の少なくとも一方の仕様を落とすことができる。よって、精度を確保しながら省電力や小面積化を実現することができ、ＡＤ変換器全体を効率的に設計することができる。なお、「実質的に同一の増幅率」には、増幅回路等の理想的な性能の設計仕様が同一であるが、現実的な性能上の増幅率に差がある場合を含む。なお、「増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。
【０００８】
入力アナログ信号が最初に入力される増幅回路の回路定数および回路構成の少なくとも一方を、他の増幅回路の回路定数および回路構成の少なくとも一方よりも、高い仕様にするとよい。これによれば、最も大きな信号を扱う増幅回路の精度を向上させることができる。また、入力アナログ信号が複数の増幅回路を伝達する順に、複数の増幅回路の回路定数および回路構成の少なくとも一方を高い仕様にするとよい。これによれば、上位ビットの変換から下位ビットの変換に遷移するにつれて、増幅回路への精度要求が低くなることに対応して、設計を効率化することができる。なお、「高い仕様」には、増幅回路の精度や速度等の性能を上げることを含む。
【０００９】
複数の増幅回路は、オペアンプを構成素子に含み、オペアンプの回路構成が、実質的に同一の増幅率を有する増幅回路ごとに異なってもよい。オペアンプを構成するトランジスタの数、その接続形態、各トランジスタの仕様、電源電圧等により増幅回路の精度を調節することができ、ＡＤ変換器全体の効率化設計を実現することができる。
【００１０】
複数の増幅回路は、スイッチトキャパシタオペアンプで構成されており、スイッチトキャパシタオペアンプは、オペアンプと、該オペアンプの入力端子に接続された１つ以上の第１容量と、オペアンプの入力端子と出力端子との間に接続された１つ以上の第２容量と、を含み、第１容量および第２容量の容量値が、実質的に同一の増幅率を有する増幅回路ごとに異なる。スイッチトキャパシタオペアンプの回路定数である第１容量および第２容量の容量値を大きくすると、第１容量の前段のスイッチの抵抗成分による熱雑音を低減することができる。第１容量および第２容量の容量値を増幅回路ごとに任意に調整することにより、ＡＤ変換器全体の効率化設計を実現することができる。なお、「第１容量」および「第２容量」は、それぞれ複数の容量で構成してもよい。
【００１１】
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、複数のステージの内の１以上のステージは、複数の増幅回路の内の１つの増幅回路を含み、この増幅回路は、入力されるアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分を増幅し、自己のステージの入力にフィードバックするとよい。このように、１ステップ増幅のサイクリックステージを備える複数ステージからなるパイプライン型のＡＤ変換器の増幅回路の回路定数および回路構成の少なくとも一方を任意に選択したことにより、ＡＤ変換器全体を効率的に設計することができる。
【００１２】
入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、複数のステージの内の１以上のステージは、複数の増幅回路の内の２つの増幅回路を含み、２つの増幅回路の内の第１増幅回路は、入力されるアナログ信号を所定の増幅率で増幅し、２つの増幅回路の内の第２増幅回路は、第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された、自己のステージの変換デジタル値をアナログ値に変換した信号と、の差分を所定の増幅率で増幅し、自己のステージの入力にフィードバックするとよい。このように、２ステップ増幅のサイクリックステージを備える複数ステージからなるパイプライン型のＡＤ変換器の増幅回路の回路定数および回路構成の少なくとも一方を任意に選択したことにより、ＡＤ変換器全体を効率化に設計することができる。なお、「第１増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。
【００１３】
入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、複数の増幅回路の内の第１増幅回路は、入力されるアナログ信号を所定の増幅率で増幅し、複数の増幅回路の内の第２増幅回路は、第１増幅回路の出力アナログ信号と、所定の増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、ＡＤ変換回路および第１増幅回路に出力するとよい。このように、サイクリック型のＡＤ変換器の増幅回路の回路定数および回路構成の少なくとも一方を任意に選択したことにより、ＡＤ変換器全体を効率化に設計することができる。なお、「第１増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。
【００１４】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、複数の増幅回路を含むＡＤ変換器の精度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
第１実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。
【００１７】
図１は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。なお、第１減算回路１４および第２増幅回路１５は、一体型の第１減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。
【００１８】
次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージから第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第２ＡＤ変換回路１７も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路１７を構成している電圧比較素子に供給されるリファレンス電圧は、第１ＡＤ変換回路１２を構成している電圧比較素子に供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路１７は、２ビット変換のため、第１ＡＤ変換回路１２での変換後のアナログ信号を実質４（２の２乗）倍に増幅しなければならない。しかしながら、第２増幅回路１５が２倍の増幅率であるため、リファレンス電圧を１／２にすることにより、調整している。第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。
【００１９】
第３増幅回路１９は、入力されたアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２減算回路２０は、第３増幅回路１９の出力から、第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。ここで、第２ＤＡ変換回路１８の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路１７の基準電圧レンジと、第２ＤＡ変換回路１８の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路１７の入力をシングルで行い、第２ＤＡ変換回路１８の出力を差動で構成すれば、１：２に設定することができる。
【００２０】
第４増幅回路２１は、第２減算回路２０の出力を２倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。なお、第２減算回路２０および第４増幅回路２１は、一体型の第２減算増幅回路２２を用いてもよい。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。
【００２１】
図２は、第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第２増幅回路１５、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路１９、第４増幅回路２１、第２ＡＤ変換回路１７および第２ＤＡ変換回路１８の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。
【００２２】
第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。
【００２３】
第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路１１は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路１５は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路１９および第２ＡＤ変換回路１７に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。
【００２４】
第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。
【００２５】
第３増幅回路１９および第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路１９は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路１７が最下位ビットＤ１〜０を変換する期間は、増幅しない。第４増幅回路２１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＡＤ変換回路１７がＤ１〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。
【００２６】
第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を除いて２ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路１８は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路１７の出力がＤ１〜Ｄ０のときは変換動作を行わない。
【００２７】
第１増幅回路１１、第２増幅回路１５、第３増幅回路１９、第４増幅回路２１、第１ＡＤ変換回路１２および第２ＡＤ変換回路１７のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路１７がＤ５〜Ｄ４およびＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００２８】
次に、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の詳細な構成について説明する。図３は、これらの増幅回路をシングルエンドのスイッチトキャパシタオペアンプで構成した場合を示す図である。図４は、スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。図３において、オペアンプ１００の反転入力端子には、入力用コンデンサＣ１が接続されており、Ｖｉｎ１用スイッチＳＷ１２を介して入力電圧Ｖｉｎ１が入力され、Ｖｉｎ２用スイッチＳＷ１３を介して入力電圧Ｖｉｎ２が入力される。なお、入力電圧Ｖｉｎ１は、入力アナログ信号Ｖｉｎや前段から入力されるアナログ信号が該当し、入力電圧Ｖｉｎ２は、第１ＤＡ変換回路１３および第２ＤＡ変換回路１８の出力アナログ信号やリファレンス電圧が該当する。オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用コンデンサＣ２を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１１が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。
【００２９】
次に、図４を参照しながら図３に示したシングルエンドのスイッチトキャパシタオペアンプの動作を説明する。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１をオンにする。この状態において、入力側ノードＮ１および出力側ノードＮ２は、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２をオンにし、Ｖｉｎ２用スイッチＳＷ１３をオフする。このとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。
【００３０】
ＱＡ＝Ｃ２（Ｖｉｎ１−Ｖａｇ）…（Ａ１）
【００３１】
次に、仮想接地して増幅するために、オートゼロ用スイッチＳＷ１１をオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２をオフにし、Ｖｉｎ２用スイッチＳＷ１３をオンにする。このとき、入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。
【００３２】
ＱＢ＝Ｃ２（Ｖｉｎ２−Ｖａｇ）＋Ｃ１（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）
【００３３】
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。
【００３４】
Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ１−Ｖｉｎ２）＋（Ｃ１Ｖａｇ）…（Ａ３）
【００３５】
したがって、当該シングルエンドのスイッチトキャパシタオペアンプは、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用コンデンサＣ１と帰還用コンデンサＣ２との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。
【００３６】
次に、オペアンプ１００をＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成した例について説明する。図５は、シングルエンドにおけるオペアンプ１００の差動増幅部分の等価回路を示す図である。オペアンプ１００は、Ｐチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ３，Ｍ４、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ１，Ｍ２、および定電流源１０１を備える。
【００３７】
１対のＰＭＯＳトランジスタＭ３，Ｍ４は、ドレインに電源電圧Ｖｄｄが与えられ、ゲートにバイアス電圧が与えられる。１対のＰＭＯＳトランジスタＭ３，Ｍ４は、カレントミラー回路を構成しており、両方のソースに等しいドレイン電流が流れる。１対のＮＭＯＳトランジスタＭ１，Ｍ２は、ドレインがそれぞれ１対のＰＭＯＳトランジスタＭ３，Ｍ４に接続され、ソースが定電流源１０１に接続される。ゲートには差動入力ＩＮ１，ＩＮ２が与えられる。そして、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から出力ＯＵＴを得ている。ＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４の相互コンダクタンスおよび出力抵抗によりゲインが決まる。定電流源１０１には、ＮＭＯＳトランジスタを使用することができる。当該ＮＭＯＳトランジスタのゲートにはバイアス電圧が与えられ、飽和領域で動作する。
【００３８】
図６は、完全差動方式のスイッチトキャパシタオペアンプで構成した場合を示す図である。完全差動方式は、シングルエンド方式と比較し、ノイズ耐性があり、出力振幅も大きくとれる。図６において、オペアンプ１１０の非反転入力端子には、入力用コンデンサＣ１ａが接続されており、Ｖｉｎ１用スイッチＳＷ１２ａを介して入力電圧Ｖｉｎ１（＋）が入力され、Ｖｉｎ２用スイッチＳＷ１３ａを介して入力電圧Ｖｉｎ２（＋）が入力される。オペアンプ１１０の反転入力端子には、入力用コンデンサＣ１ｂが接続されており、Ｖｉｎ１用スイッチＳＷ１２ｂを介して入力電圧Ｖｉｎ１（−）が入力され、Ｖｉｎ２用スイッチＳＷ１３ｂを介して入力電圧Ｖｉｎ２（−）が入力される。オペアンプ１１０の反転出力端子と非反転入力端子とは、帰還用コンデンサＣ２ａを介して接続されている。オペアンプ１１０の非反転出力端子と反転入力端子とは、帰還用コンデンサＣ２ｂを介して接続されている。また、入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂには、オートゼロ用スイッチＳＷ１１ａ〜ｄが接続される。オートゼロ用スイッチＳＷ１１ａ〜ｄは同じタイミングで動作し、オン時には入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂの電位は、オートゼロ電位Ｖａｇとなる。
【００３９】
次に、図６の当該完全差動方式のスイッチトキャパシタオペアンプの動作を説明する。動作タイミングは、図４に示したタイミングと同様である。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１ａ〜ｄをオンにする。この状態において、入力側ノードＮ１ａ，ｂおよび出力側ノードＮ２ａ，ｂは、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオンにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオフする。このとき、入力側ノードＮ１ａの電荷ＱＡＡは次式（Ａ４）のようになり、入力側ノードＮ１ｂの電荷ＱＡＢは次式（Ａ５）のようになる。
【００４０】
ＱＡＡ＝Ｃ２｛Ｖｉｎ１（＋）−Ｖａｇ｝…（Ａ４）
ＱＡＢ＝Ｃ２｛Ｖｉｎ１（−）−Ｖａｇ｝…（Ａ５）
【００４１】
次に、仮想接地状態にして増幅するために、オートゼロ用スイッチＳＷ１１ａ〜ｄをオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオフにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオンにする。このとき、入力側ノードＮ１ａの電荷ＱＢＡは次式（Ａ６）のようになり、入力側ノードＮ１ｂの電荷ＱＢＢは次式（Ａ７）のようになる。
【００４２】
ＱＢＡ＝Ｃ２｛Ｖｉｎ２（＋）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（＋）−Ｖａｇ｝…（Ａ６）
ＱＢＢ＝Ｃ２｛Ｖｉｎ２（−）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（−）−Ｖａｇ｝…（Ａ７）
【００４３】
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式（Ａ８），（Ａ９）が成立する。
【００４４】
Ｖｏｕｔ（＋）＝Ｃ２／Ｃ１｛Ｖｉｎ１（＋）−Ｖｉｎ２（＋）｝＋（Ｃ１Ｖａｇ）…（Ａ８）
Ｖｏｕｔ（−）＝Ｃ２／Ｃ１｛Ｖｉｎ１（−）−Ｖｉｎ２（−）｝＋（Ｃ１Ｖａｇ）…（Ａ９）
【００４５】
２つの出力側ノードＮ２ａ，Ｎ２ｂの差分電圧Ｖｏｕｔは次式（Ａ１０）で表される。
【００４６】
Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）＝Ｃ２／Ｃ１［｛Ｖｉｎ１（＋）−Ｖｉｎ１（−）｝−｛Ｖｉｎ２（＋）−Ｖｉｎ２（−）｝］…（Ａ１０）
【００４７】
したがって、完全差動方式のスイッチトキャパシタオペアンプは、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用コンデンサＣ１と帰還用コンデンサＣ２との容量比によって、増幅することができる。
【００４８】
図７は、完全差動方式におけるオペアンプ１１０の差動増幅部分の等価回路を示す図である。基本的に図５の説明と同様である。ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続点、およびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から、差動出力ＯＵＴ１，２を得ている。また、電源側から接地側に貫通電流が流れる。
【００４９】
図１に示したＡＤ変換器を構成している複数の増幅回路１１，１５，１９，２１において、要求される精度は、一般的にアナログ信号が伝達される経路の順である。即ち、第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１である。より上位ビットに近いビットを変換する際に、より高い精度が要求されるためである。増幅回路１１，１５，１９，２１への要求精度が低減されると、そのオフセットやＤＣゲイン等の要求仕様が低減される。ここでのオフセットとは、増幅回路を構成しているオペアンプの入力端子間の電圧である。この値が大きくなってしまうと、オペアンプの仮装接地が崩れてしまい精度が悪化する。
【００５０】
図１において、４つの増幅回路１１，１５，１９，２１を構成しているオペアンプ、容量値、スイッチサイズ等を、それぞれの要求精度によって変更することが可能である。また、各増幅回路への要求精度によっては、実質的に同一の増幅率であり同じ機能を実現する増幅回路の回路定数を異なる値に設定したり、それらの増幅回路を異なる回路構成で設計することも可能である。即ち、複数の増幅回路を、例えば２倍や４倍といったように、同一の増幅率の仕様で設計しても、実際には各増幅回路等の性能に依存して、精度誤差が１％、０．１％等、発生する。ここで、実質的に同一の増幅率とは、増幅回路等の理想的な性能の設計仕様が同一であるが、現実的な性能上の増幅率に差がある場合も同一とみなす趣旨である。
【００５１】
以下、実質的に同一の増幅率を有する増幅回路でも、高い仕様の増幅回路と、低い仕様の増幅回路を設ける例を説明する。ここで、高い仕様とは、増幅回路の性能を上げることである。性能には、主に精度性能と速度性能がある。まず、精度性能について説明する。上述したように、増幅率の仕様が同一でも精度仕様が異なる場合がある。当然のことながら、１％の誤差より０．１％の誤差に抑えるほうが設計困難である。この場合、上述した高い仕様にするためには、高精度な仕様にする必要がある。増幅回路の場合、オープンループゲインを上げれば、高精度にすることができる。次に、速度性能について説明する。精度に加え、負荷が違えば増幅率の仕様は同じでも、増幅回路に要求される速度仕様が変わる。この場合、上述した高い仕様にするためには、高速な仕様にする必要がある。増幅回路の場合、スルーレートを上げれば、高速化することができる。
【００５２】
次に、回路定数、回路構成を調整して増幅率以外の仕様を調整する具体的手法について説明する。回路定数とは、トランジスタのサイズ、抵抗値、容量値等の設定値である。まず、図４および図６に示したオペアンプ１００，１１０のオープンループゲインの特性は、増幅回路１１，１５，１９，２１の特性に影響する。即ち、オペアンプ１００，１１０のオープンループゲインが低下すると、増幅回路１１，１５，１９，２１の仮装接地が崩れ、精度が悪化する。そこで、図５または図７に示したオペアンプ１００，１１０を構成している各種のＰＭＯＳトランジスタＭ３，Ｍ４、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート幅を大きく設計すれば、大きなドレイン電流が流れ、ゲインが大きくなる。よって、増幅回路１１，１５，１９，２１の精度が向上する。
【００５３】
ゲート幅を大きくすれば、当然回路面積が増大する。そこで、要求精度が高い増幅回路を構成しているトランジスタのゲート幅を大きくし、余り精度が要求されない増幅回路を構成しているトランジスタのゲート幅を小さく設計するとよい。例えば図１において、要求精度の順にしたがって、第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順にゲート幅を小さくしていくことができる。これによれば、高精度化、小面積化および省電力化を実現でき、ＡＤ変換器全体を効率的に設計することができる。
【００５４】
次に、図４および図６に示した入力用コンデンサＣ１および帰還用コンデンサＣ２の容量値は、増幅回路１１，１５，１９，２１の特性に影響する。図４および図６に示した増幅回路１１，１５，１９，２１は、入力用コンデンサＣ１および帰還用コンデンサＣ２の容量比によって、ゲインを調整した。したがって、入力用コンデンサＣ１および帰還用コンデンサＣ２の容量の絶対値については、特に考察しなかった。
【００５５】
この点、Ｖｉｎ１用スイッチＳＷ１２およびＶｉｎ２用スイッチＳＷ１３のオン抵抗等抵抗成分の熱雑音に対しては、入力用コンデンサＣ１の容量の絶対値が影響する。この抵抗成分と入力用コンデンサＣ１とにより形成されるＲＣ回路の雑音電力はｋＴ／Ｃ１と近似される。ここで、定数ｋは、ボルツマン定数であり、変数Ｔは、絶対温度である。入力用コンデンサＣ１の容量を小さくすると抵抗成分の熱雑音が大きくなり、当該容量を大きくすると当該熱雑音が小さくなることが分かる。このような熱雑音は、信号サンプリング時の入力用コンデンサＣ１への入力電圧に誤差を発生させ、増幅回路１１，１５，１９，２１の精度を劣化させる。
【００５６】
入力用コンデンサＣ１の容量値を大きくすれば、帰還用コンデンサＣ２の容量値も大きくなり、当然回路面積が増大する。また、パイプライン型のＡＤ変換器のように複数のステージが直列に接続された構成においては、容量値の増加は、増幅回路の負荷容量の増加を招き、電流が増加する。そこで、要求精度が高い増幅回路の容量値を大きくし、余り精度が要求されない増幅回路の容量値を小さく設定するとよい。例えば図１において、要求精度の順にしたがって、第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順に容量値を小さくしていくことができる。これによれば、高精度化、小面積化、および省電力化を実現でき、ＡＤ変換器全体を効率的に設計することができる。
【００５７】
なお、Ｖｉｎ１用スイッチＳＷ１２およびＶｉｎ２用スイッチＳＷ１３のサイズを小さくすれば、オン抵抗が小さくなるが、熱雑音に対しては影響しない。ただし、上記ＲＣ回路の時定数が小さくなるため、当該ＲＣ回路のローパスフィルタ効果による入力用コンデンサＣ１の入力電圧の遅延を低減することができる。
【００５８】
次に、図５や図７に示したオペアンプ１００，１１０の電源電圧Ｖｄｄは、増幅回路１１，１５，１９，２１の特性に影響する。電源電圧Ｖｄｄも、５Ｖ，３．３Ｖ，２．５Ｖといったように種々の設定が可能である。例えば、要求精度が高い増幅回路の電源電圧Ｖｄｄを高くし、余り精度が要求されない増幅回路の電源電圧Ｖｄｄを低く設定することができる。これによれば、高精度化と省電力化を両立でき、ＡＤ変換器全体を効率的に設計することができる。
【００５９】
次に、オペアンプ１００，１１０を図５や図７のように、各種のトランジスタを折り返して作成しても、ＮＭＯＳトランジスタＭ１，Ｍ２の特性が同じになるとは限らない。ＮＭＯＳトランジスタＭ１，Ｍ２のゲート電圧の閾値にオフセットがあると、オペアンプ１００，１１０の仮想接地に影響を与え、増幅回路１１，１５，１９，２１の特性を悪化させる。ゲートの面積を大きくする程、１対のＮＭＯＳトランジスタＭ１，Ｍ２間の特性のバラツキを抑えることができるため、当該オフセットが小さくなる。そこで、要求精度が高い増幅回路を構成しているトランジスタのゲート面積を大きくし、余り精度が要求されない増幅回路を構成しているトランジスタのゲート面積を小さく設計することができる。これによれば、高精度化、小面積化および省電力化を両立でき、ＡＤ変換器全体を効率的に設計することができる。
【００６０】
これらの回路定数は、実質的に同じゲインを有する増幅回路にも当てはまる。図１において、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の増幅率は、２倍である。しかしながら、要求される精度は異なる。そこで、第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順にゲート幅を小さくしたり、入力用コンデンサＣ１および帰還用コンデンサＣ２の容量値を大きくしたりすることができる。これにより、ＡＤ変換器全体を効率的に設計することができる
【００６１】
次に、回路構成について説明する。上述したように、図４および図６に示したオペアンプ１００，１１０のオープンループゲインの特性が劣化すると、増幅回路１１，１５，１９，２１の精度が悪化する。そこで、図５および図７に示したオペアンプ１００，１１０のオープンループゲインを増大させると、増幅回路１１，１５，１９，２１の精度が向上する。
【００６２】
図８は、シングルエンドにおけるオペアンプ１００の差動増幅部分の等価回路の第１変形例を示す図である。図８に示すオペアンプ１００は、図５に示したオペアンプ１００に１対のＰＭＯＳトランジスタＭ５，Ｍ６および１対のＮＭＯＳトランジスタＭ７，Ｍ８が追加接続された構成である。ＰＭＯＳトランジスタＭ５，Ｍ６およびＮＭＯＳトランジスタＭ７，Ｍ８のゲートには所定のバイアス電圧が与えられている。
【００６３】
２対のＰＭＯＳトランジスタＭ３〜Ｍ６は、カスコード接続されたカレントミラー回路を構成しており、両側のソースに等しいドレイン電流が流れる。２対のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ７，Ｍ８も、それぞれカスコード接続されている。これらが追加された図８のオペアンプ１００は、図５のオペアンプ１００と比較し、追加されたＰＭＯＳトランジスタＭ６およびＮＭＯＳトランジスタＭ８の相互コンダクタンスおよび出力抵抗により、回路全体の相互コンダクタンスおよび出力抵抗が増大して、ゲインが増大する。このように、オペアンプ１００を構成するトランジスタの数を増やせば、ゲインを増大させることができる。ただし、ＰＭＯＳトランジスタＭ５，Ｍ６およびＮＭＯＳトランジスタＭ７，Ｍ８が追加された分、確保すべきオーバードライブ電圧用のレンジも増大してしまうため、回路全体の出力許容電圧範囲は狭まる。この出力許容電圧範囲は、電源電圧Ｖｄｄを高くすれば、広げることができる。その場合、消費電力は増大する。
【００６４】
図９は、シングルエンドにおけるオペアンプ１００の差動増幅部分の等価回路の第２変形例を示す図である。図９に示すオペアンプ１００は、図５に示したオペアンプ１００にカスコード接続されたＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ１０，Ｍ１１が追加接続された構成である。ＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ１０，Ｍ１１のゲートには所定のバイアス電圧が与えられている。ＮＭＯＳトランジスタＭ１１は、定電流源として機能としている。
【００６５】
ＮＭＯＳトランジスタＭ２のドレインから取り出している出力は、ＰＭＯＳトランジスタＭ９のドレインに入力されて増幅される。そして、図９に示した回路全体の出力ＯＵＴは、ＮＭＯＳトランジスタＭ１０のドレインから取り出される。このような回路によれば、図８に示した回路のゲインと同様のゲインを得ることができる。しかも、出力許容電圧範囲は、図５に示した回路の出力許容電圧範囲と同様の範囲を確保することができる。ただし、回路の出力ＯＵＴは、上記カスコード接続されたＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ１０，Ｍ１１が追加された分、遅延する。また、消費電力も増大する。
【００６６】
このように、オペアンプ１００は、種々の回路構成が可能である。上述した変形例以外にも、例えばトランジスタの数を増やしたり、段数を増やしたりしてさらにゲインを増大させることができる。これらの回路構成により、ゲイン、出力許容電圧範囲、速度、および消費電力といった性能パラメータが変化する。本実施形態においては、４つの増幅回路１１，１５，１９，２１のそれぞれの用途や要求精度にしたがい、それらの回路構成を使い分けることができる。
【００６７】
例えば図１において、要求される精度の順は、一般的に第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順である。したがって、第１増幅回路１１は、上述したカスコード構成にしてゲインを増大させる。また、最も大きな信号が入力されるので、出力電圧範囲が広い構成にする。動作時間は比較的長くとることができるので、一定以上の速度が確保されていればよい。第４増幅回路２１は、大きな信号も入力されず、余り精度が要求されないので、ゲインを増大させたり、出力許容範囲を広げるために、トランジスタの数を増やしたり、電源電圧Ｖｄｄを高くする必要はない。ここではＡＤ変換器全体の効率化のために、簡素な回路構成とし、回路面積や消費電力を抑える。
【００６８】
これらの回路構成は、実質的に同じゲインを有する増幅回路にも当てはまる。図１において、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の増幅率は、２倍である。しかしながら、要求される精度は異なる。そこで、第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順に簡素な回路構成とすることができる。これにより、ＡＤ変換器全体を効率的に設計することができる。
【００６９】
（第２実施形態）
第２実施形態は、サイクリック型のＡＤ変換器であり、最初に４ビットを変換し、それ以降３周回して２ビットずつ変換し、合計１０ビットを出力する例である。
【００７０】
図１０は、第２実施形態におけるＡＤ変換器の構成を示す。第１スイッチＳＷ３および第２スイッチＳＷ４は、交互にオンオフするスイッチである。初期状態において、第１スイッチＳＷ３がオン、第２スイッチＳＷ４がオフの状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ３を介して、第１増幅回路３１およびＡＤ変換回路３２に入力される。ＡＤ変換回路３２は、フラッシュ型のものであり、その最大分解能、即ち変換ビット数は４ビットである。ＡＤ変換回路３２は、第１スイッチＳＷ３を介して入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３は、ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。第１増幅回路３１は、入力されたアナログ信号を２倍に増幅して、減算回路３４に出力する。減算回路３４は、第１増幅回路３１の出力から、ＤＡ変換回路３３の出力を減算する。ここで、ＤＡ変換回路３３の出力は、実質２倍に増幅されている。これは、ＡＤ変換回路３２の基準電圧レンジと、ＤＡ変換回路３３の基準電圧レンジとの比を１：２に設定すれば実現することができる。第２増幅回路３５は、減算回路３４の出力を２倍に増幅する。なお、減算回路３４および第２増幅回路３５は、一体型の減算増幅回路３６であってもよい。これによれば、回路を簡素化することができる。
【００７１】
この段階において、第１スイッチＳＷ３がオフ、第２スイッチＳＷ４がオンの状態に遷移している。第２増幅回路３５の出力アナログ信号は、第２スイッチＳＷ４を介して、第１増幅回路３１およびＡＤ変換回路３２にフィードバックされる。ＡＤ変換回路３２は、第２スイッチＳＷ４を介して入力されるアナログ信号を、冗長１ビットを除いて２ビット変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３、第１増幅回路３１、減算回路３４および第２増幅回路３５の動作は、１回目の変換のときと同様である。ＡＤ変換回路３２が２回目以降２ビット変換になるため、第１増幅回路３１および第２増幅回路３５は、合計で実質４（２の２乗）倍に増幅する。以下、上記の処理が繰り返され、ＡＤ変換回路３２は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。
【００７２】
第１増幅回路３１および第２増幅回路３５の詳細な構成については、第１実施形態の説明と同様である。また、２つの第１増幅回路３１および第２増幅回路３５の回路定数、回路構成の設定、設計も第１実施形態の説明と基本的に同様である。第２増幅回路３５は、第１増幅回路３１より簡素な回路構成であり、回路定数の設定も緩いものでよい。
【００７３】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７４】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。
【００７５】
第１実施形態において、第１増幅回路１１は除去されてもよい。第２増幅回路１５または第１減算増幅回路１６の入力アナログ信号Ｖｉｎのサンプルタイミングを調整するか、第１ＡＤ変換回路１２を構成している電圧比較素子への入力アナログ信号Ｖｉｎとリファレンス電圧との入力タイミングを切り替えれば、第１増幅回路１１を除去してもＡＤ変換器全体の動作が保証される。これによれば、回路面積を縮小することができる。この場合、一般的に精度が要求される順は、第２増幅回路１５→第３増幅回路１９→第４増幅回路２１となる。また同様に、第３増幅回路１９を除去してもよい。この場合、一般的に精度が要求される順は、第１増幅回路１１→第２増幅回路１５→第４増幅回路２１となる。
【００７６】
また、各実施形態においては入力される信号のサンプルのタイミングを向上させるために、各増幅回路をスイッチトキャパシタオペアンプで構成する例を説明した。この点、増幅回路はこれに限るものではなく、主に抵抗を用いた一般的な増幅回路でもよい。
【００７７】
さらに、各実施形態においては増幅回路をＣＭＯＳプロセスで構成する例を説明した。この点、ＴＴＬ（Transistor Transistor Logic）プロセスで構成してもよい。
【図面の簡単な説明】
【００７８】
【図１】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図２】第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。
【図３】シングルエンドのスイッチトキャパシタオペアンプの構成を示す図である。
【図４】スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。
【図５】シングルエンドにおけるオペアンプの差動増幅部分の等価回路を示す図である。
【図６】完全差動方式のスイッチトキャパシタオペアンプの構成を示す図である。
【図７】完全差動方式におけるオペアンプの差動増幅部分の等価回路を示す図である。
【図８】シングルエンドにおけるオペアンプの差動増幅部分の等価回路の第１変形例を示す図である。
【図９】シングルエンドにおけるオペアンプの差動増幅部分の等価回路の第２変形例を示す図である。
【図１０】第２実施形態におけるＡＤ変換器の構成を示す図である。
【符号の説明】
【００７９】
１１  第１増幅回路、  １２  第１ＡＤ変換回路、  １３  第１ＤＡ変換回路、  １４  第１減算回路、  １５  第２増幅回路、  １６  第１減算増幅回路、  １７  第２ＡＤ変換回路、  １８  第２ＤＡ変換回路、  １９  第３増幅回路、  ２０  第２減算回路、  ２１  第４増幅回路、  ２２  第２減算増幅回路、  １００，１１０  オペアンプ、  １０１  定電流源、  ＳＷ１〜ＳＷ４，ＳＷ１１〜１３  スイッチ、  Ｃ１，Ｃ２  コンデンサ、  Ｍ１，Ｍ２，Ｍ７，Ｍ８，Ｍ１０，Ｍ１１  ＮＭＯＳトランジスタ、  Ｍ３〜Ｍ６，Ｍ９  ＰＭＯＳトランジスタ。
【図１】
2005260723.tif 000003
【図２】
2005260723.tif 000004
【図３】
2005260723.tif 000005
【図４】
2005260723.tif 000006
【図５】
2005260723.tif 000007
【図６】
2005260723.tif 000008
【図７】
2005260723.tif 000009
【図８】
2005260723.tif 000010
【図９】
2005260723.tif 000011
【図１０】
2005260723.tif 000012
【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ１−Ｖｉｎ２）＋Ｖａｇ…（Ａ３）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
Ｖｏｕｔ（＋）＝Ｃ２／Ｃ１｛Ｖｉｎ１（＋）−Ｖｉｎ２（＋）｝＋Ｖａｇ…（Ａ８）
Ｖｏｕｔ（−）＝Ｃ２／Ｃ１｛Ｖｉｎ１（−）−Ｖｉｎ２（−）｝＋Ｖａｇ…（Ａ９）
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2005260723.tif 000013
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2005260723.tif 000014