(57)【要約】【課題】  素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子を提供する。【解決手段】  半導体基板３と、半導体基板３の主面１２および裏面１３のそれぞれに設けられた一対の電極１，２と、半導体基板３の主面１２および裏面１３の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化するｎ型半導体層４およびｐ型半導体層５を交互に配置した並列ｐｎ層と、前記並列ｐｎ層を取り囲むように形成される絶縁膜６とを備え、絶縁膜６は所定の位置に形成される。【選択図】  図１
2005286023.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
当該半導体基板の主面および裏面のそれぞれに設けられた一対の電極と、
前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層と、
前記並列ｐｎ層を取り囲むように前記半導体基板上に形成される絶縁膜と、
前記絶縁膜の少なくとも一部を覆うように形成されるフィールドプレートと、を含み、
前記絶縁膜の前記並列ｐｎ層側の端部は、前記第二導電型仕切り領域の最外郭の仕切り領域内、または前記最外郭の仕切り領域が完全に空乏化したしたときに当該最外郭の仕切り領域近傍の第一導電型ドリフト領域の空乏化領域内のいずれかに配置されることを特徴とする超接合半導体素子。
【請求項２】
請求項１に記載の超接合半導体素子において、
前記絶縁膜は、下記式（１）を満たす位置に形成されることを特徴とする超接合半導体素子：
ｘF＜ｘD                  （１）
ただし、ｘD＝（ＮA／２ＮD）×ｘA
（式中、ｘFは前記最外郭の第二導電型仕切り領域の前記並列ｐｎ層側ではない外側の端部から前記絶縁膜の前記並列ｐｎ層側端部までの距離を表し、ｘDは前記空乏化領域の厚さを表し、ｘAは当該最外郭の第二導電型仕切り領域の厚さを表し、ＮAは当該最外郭の第二導電型仕切り領域の不純物濃度を表し、ＮDは当該第一導電型ドリフト領域の不純物濃度を表す）。
【請求項３】
請求項１または２に記載の超接合半導体素子において、前記絶縁膜の膜厚ｔoxと、前記最外郭の第二導電型仕切り領域の深さｔsjとの関係が、下記式（２）の関係を満たすことを特徴とする超接合半導体素子：
εox／（２εsi）＜ｔox／ｔsj    （２）
（式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す）。
【請求項４】
請求項３に記載の超接合半導体素子において、前記絶縁層の比誘電率εoxが３．９より小さいことを特徴とする超接合半導体素子。
【請求項５】
請求項１に記載の超接合半導体素子において、
前記最外郭の第二導電型仕切り領域の深さが、隣接する第二導電型仕切り領域の深さよりも小さいことを特徴とする超接合半導体素子。
【請求項６】
請求項５に記載の超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、
前記最外郭の第二導電型仕切り領域の深さｔsjが、下記式（３）の関係を満たすことを特徴とする超接合半導体素子：
ｔsj’−ｔsj＜（２εsi／εox）×ｔox  （３）
（式中、ｔsj’は前記隣接する第二導電型仕切り領域の深さを表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表し、εoxは絶縁膜の比誘電率を表し、ｔoxは前記絶縁膜の平均厚さを表す）。
【請求項７】
請求項５に記載の超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、
当該絶縁層の厚さが、当該覆う部分において前記並列ｐｎ層から離れる部分ほど大きくなることを特徴とする超接合半導体素子。
【請求項８】
請求項５に記載の超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、
当該最外郭の第二導電型仕切り領域の深さが、当該覆う部分において前記並列ｐｎ層から離れる部分ほど小さくなることを特徴とする超接合半導体素子。
【請求項９】
請求項１に記載の超接合半導体素子において、前記最外郭の第二導電型仕切り領域が帯状に形成されたことを特徴とする超接合半導体素子。
【請求項１０】
半導体基板にイオン注入を行って第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層を形成するための領域を取り囲むように予め絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜およびフィールドプレートが形成された半導体基板の第二導電型仕切り領域を形成するための領域にイオン注入を行って並列ｐｎ層を形成するイオン注入工程とを含み、
前記イオン注入工程では、最外郭の第二導電型仕切り領域を形成するためのイオン注入を前記絶縁膜を通して行って、当該最外郭の第二導電型仕切り領域を他の第二導電型仕切り領域よりも浅く形成することを特徴とする超接合半導体素子の製造方法。
【請求項１１】
請求項１０に記載の超接合半導体素子の製造方法において、
前記絶縁膜形成工程の後、前記イオン注入工程の前に、前記形成された絶縁膜の少なくとも一部を覆うようにフィールドプレートを形成するフィールドプレート形成工程を行って、
前記イオン注入工程では、最外郭の第二導電型仕切り領域を形成するためのイオン注入を前記絶縁膜およびフィールドプレートを通して行って、当該最外郭の第二導電型仕切り領域を他の第二導電型仕切り領域よりも浅く形成することを特徴とする超接合半導体素子の製造方法。
【請求項１２】
請求項１０に記載の超接合半導体素子の製造方法において、前記イオン注入工程では、複数回にわたり、各回のイオン注入エネルギーを変更してイオン注入を行うことを特徴とする超接合半導体素子の製造方法。
【請求項１３】
請求項１０に記載の超接合半導体素子の製造方法において、前記絶縁膜形成工程では、熱酸化法により絶縁膜を形成することを特徴とする超接合半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超接合半導体素子およびその製造方法に関し、特にオン状態では電流を流すとともにオフ状態では空乏化する並列ｐｎ層からなる構造を含む超接合半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
一般に半導体素子は、片面に電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。特に縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とがともに基板の厚み方向（縦方向）である。この相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の比抵抗を大きく、厚みを持たせなければならなかった。このため、高耐圧の素子ほど、オン抵抗が大きくなることとなり、素子耐圧とオン抵抗とはトレードオフの関係にある。低消費電力の素子を実現するためには、高耐圧を維持しつつ、低抵抗を実現する必要がある。
【０００３】
特許文献１には、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える超接合半導体素子の電流が流れる素子活性部を囲む素子外周部にｎ層で構成される第一導電型ドリフト領域と、ｐ層で構成される第二導電型仕切り領域とを交互に繰り返し配置された並列ｐｎ層を設けることで、高耐圧を維持しつつ、低抵抗を実現する技術が開示されている。
【０００４】
特許文献２には、超接合半導体素子の素子活性部を囲む素子外周部にｐ型ベース層を設けて、このｐ型ベース層をｐ型ドリフト層と離散的に接続させて、さらにｐ型ベース層上の一部の領域を除いて絶縁膜を形成して、この絶縁膜の上にフィールド電極を素子活性部を囲むように形成することで、高耐圧を維持しつつ、低抵抗を実現する技術が開示されている。
【特許文献１】特開２００１−１３５８１９号公報
【特許文献２】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１および特許文献２のいずれに記載の技術においても、超接合半導体素子の素子外周部の表面積を大きくとる必要があり、素子の小型化を図る上で改善の余地を有していた。
【０００６】
本発明は上述したような実情に鑑みてなされたものであり、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る超接合半導体素子は、上述した課題を解決するために、半導体基板と、当該半導体基板の主面および裏面のそれぞれに設けられた一対の電極と、前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層と、前記並列ｐｎ層を取り囲むように前記半導体基板上に形成される絶縁膜と、前記絶縁膜の少なくとも一部を覆うように形成されるフィールドプレートと、を含み、前記絶縁膜の前記並列ｐｎ層側の端部は、前記第二導電型仕切り領域の最外郭の仕切り領域内、または前記最外郭の仕切り領域が完全に空乏化したしたときに当該最外郭の仕切り領域近傍の第一導電型ドリフト領域の空乏化領域内のいずれかに配置されることを特徴としている。
【０００８】
このような構成にすることにより、絶縁膜の並列ｐｎ層側端部（立ち上がり）を最外郭の仕切り領域内、すなわち表面上に位置させることで並列ｐｎ層の終端で電界が集中してブレークダウンを起こすのを防ぐことができる。一方で、絶縁膜の立ち上がりを、最外郭の仕切り領域を空乏化したときに生じるドリフト領域内での空乏化領域の表面上に位置させても、実質同様の効果を得ることができる。このように、素子端部における電界集中を防ぐためにこの端部に形成した絶縁膜の外側にも並列ｐｎ層を形成しなくても、素子の高耐圧を実現することができるため、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子とすることができる。
【０００９】
また、この超接合半導体素子において、前記絶縁膜は、下記式（１）を満たす位置に形成されることが好ましい：
ｘF＜ｘD                  （１）
ただし、ｘD＝（ＮA／２ＮD）×ｘA
（式中、ｘFは前記最外郭の第二導電型仕切り領域の前記並列ｐｎ層側ではない外側の端部から前記絶縁膜の前記並列ｐｎ層側端部までの距離を表し、ｘDは前記空乏化領域の厚さを表し、ｘAは当該最外郭の第二導電型仕切り領域の厚さを表し、ＮAは当該最外郭の第二導電型仕切り領域の不純物濃度を表し、ＮDは当該第一導電型ドリフト領域の不純物濃度を表す）。
【００１０】
また、この超接合半導体素子において、前記絶縁膜の膜厚ｔoxと、前記最外郭の第二導電型仕切り領域の深さｔsjとの関係が、下記式（２）の関係を満たすことが好ましい
εox／（２εsi）＜ｔox／ｔsj    （２）
（式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す）。
【００１１】
このように絶縁膜の膜厚を、当該絶縁膜および半導体基板の比誘電率を考慮した一定の関係を満たすようにすることにより、絶縁膜を最適な条件で薄くすることができるようになるため、素子面積の縮小化を図りつつ、高耐圧および低抵抗の超接合半導体素子とすることができる。
【００１２】
また、この超接合半導体素子において、前記絶縁層の比誘電率εoxが３．９より小さいことが好ましい。
【００１３】
また、この超接合半導体素子において、前記最外郭の第二導電型仕切り領域の深さが、隣接する第二導電型仕切り領域の深さよりも小さいことが好ましい。
【００１４】
このように、前記最外郭の第二導電型仕切り領域を、隣接する第二導電型仕切り領域よりも浅く設けることで、並列ｐｎ層の終端で電界が集中してブレークダウンを起こすのを防ぐことができる。このように、素子端部における電界集中を防ぐためにこの端部に形成した絶縁膜の外側にも並列ｐｎ層を形成しなくても、素子の高耐圧を実現することができるため、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子とすることができる。
【００１５】
また、この超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、前記最外郭の第二導電型仕切り領域の深さｔsjが、下記式（３）の関係を満たすことが好ましい：
ｔsj’−ｔsj＜（２εsi／εox）×ｔox  （３）
（式中、ｔsj’は前記隣接する第二導電型仕切り領域の深さを表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表し、εoxは絶縁膜の比誘電率を表し、ｔoxは前記絶縁膜の平均厚さを表す）。
【００１６】
また、前記超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、当該絶縁層の厚さが、当該覆う部分において前記並列ｐｎ層から離れる部分ほど大きくなることが好ましい。
【００１７】
また、前記超接合半導体素子において、前記絶縁層が前記最外郭の第二導電型仕切り領域の少なくとも一部を覆うように形成され、
当該最外郭の第二導電型仕切り領域の深さが、当該覆う部分において前記並列ｐｎ層から離れる部分ほど小さくなることが好ましい。
【００１８】
また、前記超接合半導体素子において、前記最外郭の第二導電型仕切り領域が帯状に形成されたことが好ましい。
【００１９】
また、本発明に係る超接合半導体素子の製造方法は、半導体基板にイオン注入を行って第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層を形成するための領域を取り囲むように予め絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜およびフィールドプレートが形成された半導体基板の第二導電型仕切り領域を形成するための領域にイオン注入を行って並列ｐｎ層を形成するイオン注入工程とを含み、前記イオン注入工程では、最外郭の第二導電型仕切り領域を形成するためのイオン注入を前記絶縁膜を通して行って、当該最外郭の第二導電型仕切り領域を他の第二導電型仕切り領域よりも浅く形成することを特徴としている。
【００２０】
また、この超接合半導体素子の製造方法において、前記絶縁膜形成工程の後、前記イオン注入工程の前に、前記形成された絶縁膜の少なくとも一部を覆うようにフィールドプレートを形成するフィールドプレート形成工程を行って、前記イオン注入工程では、最外郭の第二導電型仕切り領域を形成するためのイオン注入を前記絶縁膜およびフィールドプレートを通して行って、当該最外郭の第二導電型仕切り領域を他の第二導電型仕切り領域よりも浅く形成することが好ましい。
【００２１】
また、この超接合半導体素子の製造方法において、前記イオン注入工程では、複数回にわたり、各回のイオン注入エネルギーを変更してイオン注入を行うことが好ましい。
【００２２】
また、この超接合半導体素子の製造方法において、前記絶縁膜形成工程では、熱酸化法により絶縁膜を形成することが好ましい。
【００２３】
このようにすることにより、超接合半導体素子を形成する際に、最外郭の第二導電型仕切り領域のみを、隣接する第二導電型仕切り領域よりも浅く形成することができるようになる。
【発明の効果】
【００２４】
本発明によれば、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る超接合半導体素子およびその製造方法の実施形態について、図面を参照しながら詳細に説明する。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２６】
（第一の実施形態）
図１は、前記超接合半導体素子の第一の実施形態の最外郭部分の構成を示す部分断面図である。
図１に示したように、第一の実施形態には、高濃度のｎ型（ｎ+型）半導体層６２および当該ｎ+型半導体層６２の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層６０からなる半導体基板３の主面１２に第１電極（ソース電極）１および裏面１３に第２電極（ドレイン電極）２がそれぞれ形成されている。また、主面１２および裏面１３の間であってｎ+型半導体層６２の上方には、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域としてのｎ型半導体層４および第二導電型仕切り領域としてのｐ型半導体層５を交互に配置した並列ｐｎ層が形成されている。
【００２７】
また、前記並列ｐｎ層を取り囲むように絶縁膜６が形成され、この絶縁膜６を覆うようにフィールドプレートであるフィールド電極７が形成され、さらにフィールド電極７を覆うように層間絶縁膜８が形成されている。なお、フィールド電極７は、絶縁膜６の少なくとも一部を覆っていればよく、並列ｐｎ層の最外郭に形成される最外郭ｐ型半導体層１４とは電気的に接続していなくても、本発明の効果を得ることができる。なお、図ではフィールド電極７が半導体基板３と接するように示されているが、実際には、フィールド電極７と半導体基板３との間で通電しない程度に極薄いＳｉＯ2などの酸化膜で構成された薄層の絶縁膜が形成されている。
【００２８】
また、最外郭ｐ型半導体層１４よりも内側に位置するｐ型半導体層５同士はｐベースを形成しており、最外郭ｐ型半導体層１４とは接続しない。
【００２９】
一方、ｎ型半導体層４には、トレンチが形成されたところにゲート電極１１が接続されており、半導体基板３の主面近くでこのゲート電極１１の周囲に、ソース電極９が形成され、さらにソース電極９の表面にはゲート絶縁膜１５が形成されている。また、層間絶縁膜８およびゲート絶縁膜１５の間、および隣り合うゲート絶縁膜１５の間には、第１電極１がｐ型半導体層５と接続するためのｐコンタクト１０が形成されている。ｐベースを形成するｐ型半導体層５が形成される領域は、ゲート電極９から印加された電圧により電流が流れることから素子活性部２０と呼ぶ。
【００３０】
また、絶縁膜６の前記並列ｐｎ層側の端部は、最外郭ｐ型半導体層１４が完全に空乏化したしたときに当該最外郭ｐ型半導体層１４の近傍に生じるｎ型半導体層４内の空乏化領域内に配置されるようになっている。
【００３１】
ここで、オフ状態とは、ゲート電極９からの電圧印加がなく接合部分に電流が流れずに、ソース−ドレイン間にかかっている電圧が接合部分にかかっている状態をいう。オン状態とは、ゲート電極９に電圧が印加されてｐベースが反転した結果抵抗が低くなり、ソース−ドレイン間の電圧も非常に小さくなった結果、接合部分に電流が流れる状態をいう。
【００３２】
以下に、この空乏化領域の具体例について説明する。
図２は、絶縁膜６が立ち上がる位置である最外郭ｐ型半導体層１４の空乏化領域を示す図であり、フィールド電極７から電圧を印加して最外郭ｐ型半導体層１４が完全に空乏化したと仮定したときに当該最外郭ｐ型半導体層１４近傍で生じる空乏層２１の厚さをｘDとし、最外郭ｐ型半導体層１４の厚さをｘAとし、ｎ型半導体層の不純物濃度をＮDとし、最外郭ｐ型半導体層１４の不純物濃度をＮAとし、最外郭ｐ型半導体層１４の外側端部から絶縁膜６の端部までの距離をｘFとしたとき、下記式（１）の関係を満たす。すなわち、絶縁膜６は、最外郭ｐ型半導体層１４の外側の端部から距離ｘFだけ離れた位置から立ち上がるように形成されるようになっている。
【００３３】
ｘF＜ｘD                  （１）
ただし、ｘD＝（ＮA／２ＮD）×ｘA
【００３４】
このように、絶縁膜６の並列ｐｎ層側端部（立ち上がり）を、最外郭ｐ型半導体層１４を空乏化したときに生じるｎ型半導体層４内での空乏化領域の表面上に位置させることで、並列ｐｎ層の終端で電界が集中してブレークダウンを起こすのを防ぐことができる。このように、素子端部における電界集中を防ぐためにこの端部に形成した絶縁膜の外側にも並列ｐｎ層を形成しなくても、素子の高耐圧を実現することができるため、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子とすることができる。
【００３５】
また、絶縁膜６の膜厚ｔoxと、終端ｐ型半導体層１４の深さｔsjとの関係が、下記式（２）の関係を満たすことが素子面積の縮小化を図る上で好ましい。
【００３６】
εox／２εsi＜ｔox／ｔsj    （２）
（式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す）。
【００３７】
以下に、この関係について説明する。
電極１とフィールド電極７をゼロ電位として、ドレイン電極２に正の電圧を印加するとき、ブレークダウン直前には最外郭ｐ型半導体層１４の直下には、臨界電界ＥCがかかる。このとき素子のブレークダウン電圧をＶbとすると、ＶbとＥCの間に次の関係が成り立つ。
【００３８】
Ｖb=ＥC×ｔsj＋(ＥC／２)×(ｔsi-ｔsj)
【００３９】
ここで、ｔsiは半導体基板のエピタキシャル層６０の厚さである。
一方、素子のブレークダウン直前に、絶縁膜６の直下に最大電界Ｅmaxがかかるとすると、ＶbとＥmaxの間に次の関係が成り立つ。
【００４０】
Ｖb=Ｅmax×(εsi/εox)×ｔox＋(Ｅmax／２)×ｔsi
【００４１】
ここで、絶縁膜６の比誘電率はεox、半導体基板３の比誘電率をεsiとする。
絶縁膜領域でブレークダウンが起こらないためには、Ｅmax＜ＥCを満たす必要があり、上の２式を用いて、上記式（２）の関係を導くことできる。
【００４２】
これにより、絶縁膜６を当該絶縁膜６および半導体基板３の比誘電率を考慮した条件で従来よりも薄くすることができるようになるため、素子面積の縮小化を図りつつ、高耐圧および低抵抗の超接合半導体素子とすることができる。
【００４３】
なお、絶縁膜６は低比誘電率であるものが好ましく、具体的には通常の酸化膜３の比誘電率よりも小さいものが好ましく、特に３．９より小さいものが好ましい。すなわち、半導体および絶縁膜界面では電束は連続するものの電界が大きく変化する（電束Ｄ＝比誘電率ε×電界Ｅ）。この式によれば、電束が一定であるので、比誘電率εが小さいほど電界Ｅが大きくなる。一方で、ある膜のブレークダウン電圧Ｖはこの膜の膜厚をｔとして、Ｖ＝Ｅ×ｔとなることから、膜厚ｔを一定と仮定すると、比誘電率εが小さいほど、同じ膜厚で高耐圧を実現することができるようになる。
【００４４】
したがって、本実施形態では比誘電率が低い絶縁膜を用いることが可能であり、このように比誘電率が低い絶縁膜を用いることにより、通常と同じ膜厚の酸化膜を用いても、前記式（２）の関係を満たすような最外郭ｐ型半導体層１４の深さｔsjが大きくてもよいことになり、すなわち特に厚い酸化膜を用いなくても最外郭ｐ型半導体層１４を深くすることができるため、高耐圧を実現することが可能になり、低抵抗を実現しながらより有効な素子の小型化が可能になる。
【００４５】
図３は、第一の実施形態においてｐ型半導体層の形状がわかるように互いの位置関係を示す上面から見た透視図である。図３において、最外郭ｐ型半導体層１４が帯状に形成されており、この最外郭ｐ型半導体層１４を覆うようにフィールド電極７が形成されている。
【００４６】
図４は、第一の実施形態の変形例においてｐ型半導体層の形状がわかるように互いの位置関係を示す上面から見た透視図である。図４示したように、複数の最外郭ｐ型半導体層１４を、素子活性部２０内に形成されている他のｐ型半導体層５と同様に、例えば円筒状のコラムで形成された仕切り領域の群としてもよい。この場合においても、前記絶縁膜６が最外郭ｐ型半導体層１４を取り囲むように形成されていることから、フィールド電極７は、この絶縁膜６を覆うように帯状に形成することが好ましい。
【００４７】
なお、本実施形態では、絶縁膜６の立ち上がり位置として、最外郭ｐ型半導体層１４の外側に生じる空乏化領域内である例を示したが、これに限られることはなく、絶縁膜６は最外郭ｐ型半導体層１４の内側に生じる空乏化領域内から立ち上がっても同様の効果を得ることができる。
【００４８】
（第二の実施形態）
図５は、前記超接合半導体素子の第二の実施形態の最外郭部分の構成を示す部分断面図である。
図５に示したように、第二の実施形態では、第一の実施形態の絶縁膜６のかわりに最外郭ｐ型半導体層１４の少なくとも一部を覆う絶縁膜２６とした以外は、第一の実施形態と同様の構成がとられる。
【００４９】
このように、絶縁膜２６の立ち上がりを最外郭ｐ型半導体層１４の表面上に位置させることで並列ｐｎ層の終端で電界が集中してブレークダウンを起こすのを防ぐことができる。このように、素子端部における電界集中を防ぐためにこの端部に形成した絶縁膜の外側にも並列ｐｎ層を形成しなくても、素子の高耐圧を実現することができるため、素子面積の縮小化を図りつつ、高耐圧、低抵抗の超接合半導体素子とすることができる。ここでは、絶縁膜２６を最外郭ｐ型半導体層１４の一部を覆うように設けた例を説明しているが、最外郭ｐ型半導体層１４の全部を覆うように絶縁膜２６を形成してもよい。
【００５０】
また、絶縁膜２６の膜厚と、最外郭ｐ型半導体層１４の深さとの関係が、上述した観点から上記式（２）の関係を満たすことが好ましい。
【００５１】
また、第二の実施形態においても、最外郭ｐ型半導体層１４を図３に示したように帯状に形成してもよいし、図４に示したように円筒状のコラムで形成してもよい。また、フィールド電極７はいずれの場合においても帯状に形成することが好ましい。
【００５２】
なお、半導体基板３の中における電界が絶縁膜２６の立ち上がり位置に集中することが考えられるため、絶縁膜２６は最外郭ｐ型半導体層１４の全部を覆うよりも一部を覆う態様の方が、絶縁膜２６の立ち上がり位置が最外郭ｐ型半導体層１４の上に立ち上がり位置が隠れるようになるため、電界が集中することに起因するブレークダウンに対して耐性が高くなるため好ましいと考えられる。
【００５３】
また、絶縁膜２６の膜厚ｔoxを、絶縁膜２６および半導体基板３の比誘電率を考慮した上記式（２）の関係を満たすようにすることにより、絶縁膜を最適な条件で薄くすることができるようになるため、高耐圧および低抵抗を実現しながら、素子に印加する電圧に対して最適な条件での素子の小型化が可能になる。また、本実施形態においても、上述したような低誘電率の絶縁膜２６を用いることができる。
【００５４】
（第三の実施形態）
図６は、前記超接合半導体素子の第三の実施形態の最外郭部分の構成を示す部分断面図である。
図６に示したように、第三の実施形態では、第一の実施形態の絶縁膜６のかわりにｐベースの端部より外側に生じる最外郭ｐ型半導体層１４の空乏化領域内から立ち上がるように形成される、すなわち最外郭ｐ型半導体層３５を覆う絶縁膜３６とし、フィールド電極７のかわりに当該絶縁膜３６を覆うように形成されるフィールド電極３７とし、さらに最外郭ｐ型半導体層１４のかわりに深さｔsjが、隣接するｐ半導体層３４の深さｔsj’よりも小さい最外郭ｐ型半導体層３５とした以外は、第一の実施形態と同様の構成がとられる。
【００５５】
また、最外郭ｐ型半導体層３５の深さｔsjが、下記式（３）の関係を満たすことが好ましい。
ｔsj’−ｔsj＜（２εsi／εox）×ｔox  （３）
（式中、ｔsj’は最外郭ｐ型半導体層３５に隣接するｐ型半導体層３４の深さを表し、εsiは絶縁膜３６の直下における半導体基板３の比誘電率を表し、εoxは絶縁膜３６の比誘電率を表し、ｔoxは絶縁膜３６の平均厚さを表す）。
【００５６】
以下に、この関係について説明する。
また、第１電極１から、素子活性部２０の中では最外郭であり、最外郭ｐ型半導体層３５に隣接するｐ型半導体層３４を通じて半導体基板３３に電圧を印加するとき、ブレークダウン直前にはｐ型半導体層３４の直下にはブレークダウン電界ＥCがかかる。このときの半導体基板３３のブレークダウン電圧ＶB1は、ｐ型半導体層３４の深さをｔsj’としたとき、下記のように近似することができる。
【００５７】
ＶB1＝ｔsj’×ＥC＋(ＥC／２)×(ｔsi-ｔsj’)
【００５８】
一方で、最外郭ｐ型半導体層３５でも、ブレークダウン直前に最外郭ｐ型半導体層３５の直下の電界が最大となり、このときの最大電界をＥmaxとする。この部分での半導体基板３３のブレークダウン電圧ＶB2は、最外郭ｐ型半導体層３５の深さをｔsjとし、最外郭ｐ型半導体層３５の直上の絶縁膜３６の膜厚をｔoxとし、絶縁膜３６のこの部分にかかる電界をＥoxとしたとき、下記のように近似することができる。
【００５９】
ＶB2＝ｔsj×Ｅmax＋ｔox×Ｅox＋(Ｅmax／２)×(ｔsi-ｔsj)
【００６０】
また、最外郭ｐ型半導体層３５の比誘電率をεsjとし、絶縁膜３６の比誘電率をεoxとしたとき、この部分の垂直方向の電束密度の連続性から下記式が成立する。
【００６１】
εsj×Ｅmax＝εox×Ｅox
【００６２】
したがって、ブレークダウン電圧ＶB2は、下記のようになる。
【００６３】
ＶB2＝{ｔsj＋（εsj／εox）×ｔox＋ (１／２)×(ｔsi-ｔsj)}×Ｅmax
【００６４】
並列ｐｎ層の中で電界分布を滑らかにするためにＶB1＝ＶB2として、さらにこの超接合半導体素子が最外郭ｐ型半導体層３５で破壊されない条件としてＥmax＜ＥCとすると、上記式（３）の関係を導くことができる。
【００６５】
なお、図６では、絶縁膜３６が最外郭ｐ型半導体層３５の内側に生じる空乏化領域内より立ち上げる例を示しているが、これに限られることはなく、絶縁膜３５を外側に生じる空乏化領域内より立ち上がるように形成してもよく、また最外郭ｐ型半導体層３５の上面の領域内から立ち上がるように形成してもよい。
【００６６】
図７は、第三の実施形態の絶縁膜の形状を変えた変形例の最外郭部分の構成を示す部分断面図である。
この変形例では、図７に示したように、第三の実施形態での絶縁層３６のかわりに、バーズピーク部分が最外郭ｐ型半導体層４５の少なくとも一部を覆うように形成される絶縁層４６とし、フィールド電極３７のかわりにｐチャンネル端部より外側に立ち上がり、半導体基板４３、最外郭ｐ型半導体層４５および絶縁層４６を覆うように形成されるフィールド電極４７とした以外は、第三の実施形態と同様の構成がとられる。また、この絶縁層は、厚さが最外郭ｐ型半導体層４５を覆う部分において、前記並列ｐｎ層から離れる外側の部分ほど大きくなるように形成されることが好ましく、例えば熱酸化法により形成されるＬＯＣＯＳ（シリコン局所酸化法：local oxidation of silicon）により形成されるＬＯＣＯＳ膜で形成されることが好ましい。
【００６７】
図８は、第三の実施形態の絶縁膜の形状を変えた第二の変形例の最外郭部分の構成を示す部分断面図である。
この変形例では、図８に示したように、前記変形例での絶縁層４６を最外郭ｐ型半導体層４９の外側近傍から形成される絶縁層４８とした以外は、図５に示した変形例と同様の構成がとられる。
【００６８】
図９は、第三の実施形態の絶縁膜の形状を変えた第三の変形例の最外郭部分の構成を示す部分断面図である。
この変形例では、図９に示したように、ＬＯＣＯＳ膜で形成した絶縁膜５１を最外郭ｐ型半導体層５０の素子活性部２０側の端部から設け、当該最外郭ｐ型半導体層５０は外側の部分ほど深さを小さくした以外は他の変形例と同様の構成がとられる。
【００６９】
なお、半導体基板３の中における電界が絶縁膜２６の立ち上がり位置に集中することが考えられるため、絶縁膜４６は最外郭ｐ型半導体層４５の全部を覆うよりも一部を覆う態様の方が、絶縁膜４６の立ち上がり位置が最外郭ｐ型半導体層４５の上に立ち上がり位置が隠れるようになるため、電界が集中することに起因するブレークダウンに対して耐性が高くなるため好ましいと考えられる。
【００７０】
また、第三の実施形態およびその他の変形例においても、最外郭ｐ型半導体層３５，４５，４９を図３に示したように帯状に形成してもよいし、図４に示したように円筒状のコラムで形成してもよい。また、フィールド電極３７，４７はいずれの場合においても帯状に形成することが好ましい。
【００７１】
このように、最外郭ｐ型半導体層３５，４５，４９を、隣接するｐ型半導体層３４よりも浅く設けることにより、素子の高耐圧を実現することができるようになる。
【００７２】
また、最外郭ｐ型半導体層３５の深さと、この最外郭ｐ型半導体層３５に隣接するｐ型半導体層３４の深さと、絶縁層３６の膜厚とに上記式（３）の関係が成立するようにすることで、絶縁膜を最適な条件で薄くすることができるようになるため、高耐圧および低抵抗を実現しながら、素子に印加する電圧に対して最適な条件での素子の小型化が可能になる。
【００７３】
ここで、通常絶縁膜の比誘電率と半導体基板の比誘電率とが異なるため電圧を印加したときには両者の界面で電界が集中するところ、最外郭ｐ型半導体層の深さと、絶縁膜の厚さとの関係および絶縁膜を形成する位置の関係を一定範囲にすることにより、当該電界に基づく負担を絶縁膜にさせることができる。さらに、通常最外郭ｐ型半導体層を設けないと半導体素子の最外郭部分で電界が連続せず絶縁膜との境界で集中してブレークダウンが生じるおそれのあるところ、本実施形態のように最外郭ｐ型半導体層および絶縁膜の形成条件を一定の関係に保つことにより、最外郭部分でも電界を連続させて素子内の急激な電界の変化を防ぐとともに、ｎ型半導体層内部での電界の集中をさけて、高耐圧化を実現することができるようになっている。
【００７４】
（第一および第二の実施形態の超接合半導体素子の製造方法）
図１０および図１１は、第一の実施形態および第二の実施形態の超接合半導体素子の製造方法を示す図であり、これら超接合半導体素子は公知の個別のプロセスの組み合わせにて作製される。なお、図１０および図１１においては、図１で示した超接合半導体素子を例にとって説明する。
【００７５】
図１０（ａ）に示した、ｎ+型半導体層６２および当該ｎ+型半導体層６２の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層６０からなる半導体基板３に、フォトリソグラフィ技術により選択的にエッチングしてトレンチが形成され、熱酸化法により当該トレンチの内周面にゲート酸化膜（図示せず）が形成される。次に、ポリシリコンをＣＶＤ法により成長させることにより、トレンチ内にポリシリコンが埋め込まれ、エッチバックによりトレンチ内に埋め込まれたポリシリコンのみを残して成長したポリシリコンが除去される。このようにして、トレンチ内に残されたポリシリコンが、ゲート電極１１を構成する（図１０（ｂ））。続いて、ゲート電極１１をマスクして、ボロンをイオン注入して熱処理を行って、第二導電型仕切り領域としてのｐ型半導体層５，１４、およびｐ型半導体層５間にはｐベース１６が形成される（図１０（ｃ））。なお、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことが、コラム状のｐ型半導体層を形成するという観点から好ましい。
【００７６】
次に、ｐ型半導体層５に選択的にフォトリソグラフィ技術により選択的にＡｓ（砒素）を注入して熱処理を行って、ｐ型半導体層５の周縁部における上層部（ｐベース１６の上層部）をｎ+型半導体層に変化させて、ソース電極９が形成される（図１１（ａ））。また、最外郭ｐ型半導体層１４の並列ｐｎ層から離れる外側近傍に、例えばソース電極９およびゲート電極１１をマスクするＣＶＤ法によりＳｉＯ2を成膜することにより絶縁膜６が形成される（図１１（ａ））。
【００７７】
続いて、当該最外郭ｐ型半導体層１４およびその近傍に形成された絶縁膜６を覆うようにフィールド電極７が、例えばポリシリコン膜を形成するＣＶＤ法により形成される（図１１（ｂ））。
【００７８】
ＢＰＳＧをＣＶＤ法で成長させることにより、層間絶縁膜を形成して、この層間絶縁膜をフォトリソグラフィ技術で選択的にエッチングすることにより、ｐ型半導体層５の中央部表面に該当する領域にコンタクトホール１０が形成され、結果としてゲート電極９を覆う絶縁膜１５および層間絶縁膜８が形成される（図１１（ｃ））。
【００７９】
さらに、コンタクトホール１０の内側を含む表面にアルミニウムをターゲットとしたスパッタ法により第１電極（ソース電極）１が形成され、半導体基板３の裏面１３には、同様にして、第２電極（ドレイン電極）２がそれぞれ形成されて、第一の実施形態の超接合半導体素子が得られる（図１１（ｄ））。
【００８０】
（第三の実施形態の超接合半導体素子の製造方法）
図１２，図１３は、第三の実施形態の超接合半導体素子の第三の実施形態の製造方法を示す。なお、ここでは、図６に示した超接合半導体素子について説明する。
図１２（ａ）に示したように、ｎ+型半導体層６２および当該ｎ+型半導体層６２の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層６０からなる半導体基板３に、フォトリソグラフィ技術により選択的にエッチングしてトレンチが形成され、熱酸化法により当該トレンチの内周面にゲート酸化膜（図示せず）が形成される。次に、ポリシリコンをＣＶＤ法により成長させることにより、トレンチ内にポリシリコンが埋め込まれ、エッチバックによりトレンチ内に埋め込まれたポリシリコンのみを残して成長したポリシリコンが除去される。このようにして、トレンチ内に残されたポリシリコンが、ゲート電極１１を構成する（図１２（ｂ））。続いて、半導体基板３にイオン注入を行う領域であって第一導電型ドリフト領域であるｎ型半導体層および第二導電型仕切り領域であるｐ型半導体層を交互に配置した並列ｐｎ層を形成するための領域を取り囲むように、例えばゲート電極１１をマスクするＣＶＤ法によりＳｉＯ2を成膜することにより絶縁膜３６が形成される（図１２（ｂ））。
【００８１】
また、絶縁膜３６の少なくとも一部（図では全部）を覆うように、フィールドプレートであるフィールド電極３７が、例えばポリシリコン膜を形成するＣＶＤ法により形成される（図１２（ｃ））。
【００８２】
続いて、ゲート電極１１をマスクして、ボロンをイオン注入して熱処理を行って、第二導電型仕切り領域としてのｐ型半導体層３４，３５、およびｐ型半導体層５間にはｐベース１６が形成される（図１２（ｄ））。なお、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことが、コラム状のｐ型半導体層を形成するという観点から好ましい。
【００８３】
このとき、最外郭ｐ型半導体層３５は、他のｐ型半導体層３４とは異なり上面に絶縁膜３６およびフィールド電極３７が形成されていることから、他のｐ型半導体層３４よりも浅く形成されるようになる。
【００８４】
なお、ここでは、イオン注入を行う前にフィールド電極３７を形成した例を示しているが、イオン注入後にフィールド電極３７を形成しても、最外郭ｐ型半導体層３５を他のｐ型半導体層３４よりも浅く形成される。
【００８５】
次に、ｐ型半導体層３４に選択的にフォトリソグラフィ技術により選択的にＡｓ（砒素）を注入して熱処理を行って、ｐ型半導体層３４の周縁部における上層部（ｐベース１６の上層部）をｎ+型半導体層に変化させて、ソース電極９が形成される（図１３（ａ））。
【００８６】
ＢＰＳＧをＣＶＤ法で成長させることにより、層間絶縁膜を形成して、この層間絶縁膜をフォトリソグラフィ技術で選択的にエッチングすることにより、ｐ型半導体層３４の中央部表面に該当する領域にコンタクトホール１０が形成され、結果としてゲート電極９を覆う絶縁膜１５および層間絶縁膜３８が形成される（図１３（ｂ））。
【００８７】
さらに、コンタクトホール１０の内側を含む表面にアルミニウムをターゲットとしたスパッタ法により第１電極（ソース電極）１が形成され、半導体基板３の裏面１３には、同様にして、第２電極（ドレイン電極）２がそれぞれ形成されて、第三の実施形態の超接合半導体素子が得られる（図１３（ｃ））。
【００８８】
以上、超接合半導体素子の実施形態について説明したが、これに限定されることはなく、例えば各実施形態ではｎ型の半導体基板を用いてｎ型半導体層からなるドリフト領域に対してｐ型半導体層からなる仕切り領域を形成した超接合半導体素子について説明したが、ｎ型およびｐ型の半導体層を入れ替えた超接合半導体素子にしても本発明と同様の効果がえられることはいうまでもない。
【００８９】
また、超接合半導体素子の実施形態として、パワーＭＯＳＦＥＴを例に挙げて説明したが、これに限定されることはなく、例えばＩＧＢＴ、ｐｎダイオード、ショットキーバリアダイオード、バイポーラトランジスタとして構成しても同様の効果が得られる。
【図面の簡単な説明】
【００９０】
【図１】超接合半導体素子の第一の実施形態の最外郭部分の構成を示す部分断面図である。
【図２】絶縁膜６および最外郭ｐ型半導体層１４との位置関係を示す図である。
【図３】第一の実施形態の上面図の一例を示す。
【図４】第一の実施形態の上面図の他の一例を示す。
【図５】超接合半導体素子の第二の実施形態の最外郭部分の構成を示す部分断面図である。
【図６】超接合半導体素子の第三の実施形態の最外郭部分の構成を示す部分断面図である。
【図７】前記第三の実施形態の変形例の最外郭部分の構成を示す部分断面図である。
【図８】前記第三の実施形態の第二の変形例の最外郭部分の構成を示す部分断面図である。
【図９】前記第三の実施形態の第三の変形例の最外郭部分の構成を示す部分断面図である。
【図１０】前記第一の実施形態および第二の実施形態の超接合半導体素子の製造方法の一部を示す図である。
【図１１】前記第一の実施形態および第二の実施形態の超接合半導体素子の製造方法の一部を示す図である。
【図１２】前記第三の実施形態の超接合半導体素子の製造方法の一部を示す図である。
【図１３】前記第三の実施形態の超接合半導体素子の製造方法の一部を示す図である。
【符号の説明】
【００９１】
１  第１電極（ソース電極）
２  第２電極（ドレイン電極）
３，４３  半導体基板
４  ｎ型半導体層
５，３４  ｐ型半導体層
６，２６，３６，４６，４８，５１  絶縁膜
１２  主面
１３  裏面
１４，３５，４５，４９，５０  最外郭ｐ型半導体層
【図１】
2005286023.tif 000003
【図２】
2005286023.tif 000004
【図３】
2005286023.tif 000005
【図４】
2005286023.tif 000006
【図５】
2005286023.tif 000007
【図６】
2005286023.tif 000008
【図７】
2005286023.tif 000009
【図８】
2005286023.tif 000010
【図９】
2005286023.tif 000011
【図１０】
2005286023.tif 000012
【図１１】
2005286023.tif 000013
【図１２】
2005286023.tif 000014
【図１３】
2005286023.tif 000015