(57)【要約】      （修正有）【課題】  トンネル酸化膜の質及び厚さの統一性に影響を及ぼすことを防止するフラッシュメモリ素子の製造方法を提供する。【解決手段】  半導体基板１０の全面に高電圧用ゲート酸化膜１２を形成する段階と、前記高電圧用ゲート酸化膜が露出するようにフォトレジストパターンを形成した後、これをマスクとしてウェットエッチング工程を行い、高電圧用ゲート酸化膜が所定の深さエッチングされるようにする段階と、洗浄工程を行い、高電圧用ゲート酸化膜が全て除去されるようにする段階と、前記フォトレジストパターンを除去する段階と、前記結果物の全面にトンネル酸化膜１４、第１ポリシリコン膜１６、第２ポリシリコン膜１８、誘電体膜２０、第３ポリシリコン膜２２及び金属シリサイド膜２４を順次形成した後、パターニングしてフローティングゲート電極及びコントロールゲート電極を形成する段階と、前記ゲート電極をイオン注入マスクとしてイオン注入してソース／ドレイン領域２８を形成する段階とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
セル領域、低電圧領域及び高電圧領域が備えられた半導体基板の全面に高電圧用ゲート酸化膜を形成する段階と、
前記セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が露出するようにフォトレジストパターンを形成した後、これをエッチングマスクとしてウェットエッチング工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が所定の深さエッチングされるようにする段階と、
前記結果物に洗浄工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が全て除去されるようにする段階と、
前記フォトレジストパターンを除去する段階と、
前記結果物の全面にトンネル酸化膜、第１ポリシリコン膜、第２ポリシリコン膜、誘電体膜、第３ポリシリコン膜及び金属シリサイド膜を順次形成した後、パターニングしてフローティングゲート電極及びコントロールゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとしてイオン注入してソース／ドレイン領域を形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項２】
前記高電圧用ゲート酸化膜は、７５０℃以上、且つ８００℃以下程度の温度でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で約２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行って３００Å以上、且つ４００Å以下程度の厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記ウェットエッチング工程は、前記高電圧用ゲート酸化膜が１５Å以上、且つ４５Å以下程度の厚さだけ残るように行うもので、ＢＯＥ、Ｈ２ＳＯ４及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）が混合されたエッチング液を用いて行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記洗浄工程は、ＤＨＦ及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いて行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記トンネル酸化膜は、７５０℃以上、且つ８００℃以下の温度でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で約２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行って、純粋酸化膜で６０Å以上、且つ９０Å以下の厚さに形成した後、８００℃以上、且つ１０００℃以下程度の温度で約１０分間以上、且つ３０分間以下、Ｎ２Ｏガスアニーリングを行う窒化工程によって７０Å以上、且つ１００Å以下程度の厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第２ポリシリコン膜を形成する段階の前に、
前記第１ポリシリコン膜の形成された結果物に対して素子分離領域を定義するように前記第１ポリシリコン膜、トンネル酸化膜及び半導体基板を所定の深さパターニングしてトレンチを形成する段階と、
前記トレンチ内に酸化膜を埋め込んで素子分離膜を形成する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記トレンチに酸化膜を埋め込む前に、
トレンチの側壁に酸化膜を形成する工程を８００℃程度の温度で前記トレンチの側壁に酸化膜を形成する工程をさらに行うことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子のトンネル酸化膜形成工程において、まず半導体基板の全面に高電圧用ゲート酸化膜を形成し、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜を除去した後、セル領域及び低電圧領域に適した厚さのトンネル酸化膜を形成する。
【０００３】
ところが、従来の技術では、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜を除去する工程の際に、高電圧用ゲート酸化膜が完全に除去されず残存するが、この残存した高電圧用ゲート酸化膜によって、以後形成されるトンネル酸化膜の良質(quality)及び厚さの統一性を低下させるという問題点があった。
【０００４】
したがって、トンネル酸化膜の良質及び厚さの統一性に影響を及ぼさないようにするフラッシュメモリ素子の製造方法が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためのもので、その目的は、トンネル酸化膜の良質及び厚さの統一性に影響を及ぼすことを防止するフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、セル領域、低電圧領域及び高電圧領域が備えられた半導体基板の全面に高電圧用ゲート酸化膜を形成する段階と、前記セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が露出するようにフォトレジストパターンを形成した後、これをエッチングマスクとしてウェットエッチング工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が所定の深さエッチングされるようにする段階と、前記結果物に洗浄工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が全て除去されるようにする段階と、前記フォトレジストパターンを除去する段階と、前記結果物の全面にトンネル酸化膜、第１ポリシリコン膜、第２ポリシリコン膜、誘電体膜、第３ポリシリコン膜及び金属シリサイド膜を順次形成した後、パターニングしてフローティングゲート電極及びコントロールゲート電極を形成する段階と、前記ゲート電極をイオン注入マスクとしてイオン注入してソース／ドレイン領域を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００７】
前記高電圧用ゲート酸化膜は、７５０℃以上、且つ８００℃以下程度の温度でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で約２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行って３００Å以上、且つ４００Å以下程度の厚さに形成することが好ましい。
【０００８】
前記ウェットエッチング工程は、前記高電圧用ゲート酸化膜が１５Å以上、且つ４５Å以下程度の厚さだけ残るように行うもので、ＢＯＥ（Buffered Oxide Etch）、Ｈ２ＳＯ４及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）が混合されたエッチング液を用いて行うことが好ましい。
【０００９】
前記洗浄工程はＤＨＦ（Dilute ＨＦ）及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いて行うことが好ましい。
【００１０】
前記トンネル酸化膜は７５０℃以上、且つ８００℃以下程度の温度でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で約２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行って、厚さ６０Å以上、且つ９０Å以下程度の純粋酸化膜で形成した後、８００℃以上、且つ１０００℃以下程度の温度で約１０分間以上、且つ３０分間以下、Ｎ２Ｏガスアニーリングを行う窒化工程によって７０Å以上、且つ１００Å以下程度の厚さに形成することが好ましい。
【００１１】
前記第２ポリシリコン膜を形成する段階の前に、前記第１ポリシリコン膜の形成された結果物に対して素子分離領域を定義するように前記第１ポリシリコン膜、トンネル酸化膜及び半導体基板を所定の深さパターニングしてトレンチを形成する段階と、前記トレンチ内に酸化膜を埋め込んで素子分離膜を形成する段階とをさらに含むことが好ましい。
【００１２】
前記トレンチに酸化膜を埋め込む前に、トレンチの側壁に酸化膜を形成する工程を８００℃程度の温度で前記トレンチの側壁に酸化膜を形成する工程をさらに行うことが好ましい。
【発明の効果】
【００１３】
本発明によれば、セル領域及び低電圧領域に位置した高電圧用ゲート酸化膜の所定の厚さを前記ウェットエッチング工程によって残存させた後、洗浄工程によって残存の高電圧用ゲート酸化膜を完全に除去する工程を行うことにより、以後形成されるトンネル酸化膜の良質及び厚さの統一性に影響を及ぼすことを防止するという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、図面における膜の厚さなどはより明確な説明を強調するために誇張されたもので、図面上において、同一の符号は同一の要素を示す。また、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。
【００１５】
図１は本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１６】
図１（ａ）を参照すると、半導体基板１０の所定の領域にフォトエッチング工程を用いてＰＭＯＳ及びＮＭＯＳ領域それぞれにウェルを形成するためのウェル形成イオン注入工程としきい値電圧調節用イオン注入工程をそれぞれ行い、各領域にウェル領域（図示せず）及びしきい値電圧調節用イオンが注入された領域（図示せず）をそれぞれ形成する。前記半導体基板１０は、ＰＭＯＳ領域、すなわちＰ型トランジスタ形成領域及びＮＭＯＳ領域、すなわちＮ型トランジスタ形成領域及びセル領域ＣＲ、高電圧領域ＨＶＲ及び低電圧領域ＬＶＲに区分して定義されている。
【００１７】
一方、前記ウェル領域は、トリプルＮウェルの内部にＰウェルを形成するが、ＰＭＯＳ領域のウェル領域を形成するためのイオン注入ドーパントは、ホウ素（Ｂ）イオンを用いて、１．０Ｅ１３〜３．０Ｅ１３程度のドーズ量及び５００ＫｅＶ〜６００ＫｅＶ程度のエネルギー、１．０Ｅ１３〜３．０Ｅ１２程度のドーズ量及び２００ＫｅＶ〜３００ＫｅＶ程度のエネルギー、そして２．０Ｅ１２〜７．０Ｅ１２程度のドーズ量及び５０ＫｅＶ〜２００ＫｅＶ程度のエネルギーで行い、ＮＭＯＳ領域のウェル領域を形成するためのイオン注入ドーパントは、リン（Ｐ）イオンを用いて、１．０Ｅ１３〜３．０Ｅ１３程度のドーズ量、１．０ＭｅＶ〜２．０ＭｅＶ程度のエネルギーで行うことができる。また、前記各領域のイオン注入角度は０°〜４５°程度チルト(Tilt)されるように、０°〜２７０°程度ツイスト(Twist)されるようにすることができる。
【００１８】
次に、トリプルＮウェルの内部にＰウェルを形成して定義するウェル領域（図示せず）の形成工程が完了した後、しきい値電圧調節用イオンが注入された領域（図示せず）を形成するが、５．０Ｅ１１〜８．０Ｅ１２程度のドーズ量及び３０ＫｅＶ〜７０ＫｅＶ程度のエネルギー、そして５．０Ｅ１２〜８．０Ｅ１４程度のドーズ量及び１０ＫｅＶ〜３０ＫｅＶ程度のエネルギーで行うことができる。また、前記領域のイオン注入角度は０°〜４５°程度チルトされるように、０°〜２７０°程度ツイストされるようにすることができる。
【００１９】
次に、しきい値電圧調節用イオンの注入された領域が形成された半導体基板１０の上部全面に高電圧用ゲート酸化膜１２を形成する。この高電圧用ゲート酸化膜１２は、３００Å以上、且つ４００Å以下程度の厚さに形成するが、７５０℃以上、且つ８００℃以下程度の温度でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行うことが好ましい。
【００２０】
その後、形成された高電圧用ゲート酸化膜１２が高電圧領域ＨＶＲにのみ残って露出するようにフォト工程を行い、フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてエッチング工程を行い、セル領域ＣＲ及び低電圧領域ＬＶＲに形成された高電圧用ゲート酸化膜１２を除去する。このセル領域ＣＲ及び低電圧領域ＬＶＲに形成された高電圧用ゲート酸化膜１２の第１除去は１５Å以上、且つ４５Å以下程度の厚さが残るようにウェットエッチング工程で行うが、ＢＯＥ、Ｈ２ＳＯ４及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）が混合されたエッチング液を使用する。次に、前記形成されたフォトレジストパターン（図示せず）をエッチング工程によって除去する。
【００２１】
図１（ｂ）を参照すると、高電圧用ゲート酸化膜１２が所定の厚さ除去された結果物に洗浄工程を行い、セル領域ＣＲ及び低電圧領域ＬＶＲに１５Å以上、且つ４５Å以下程度の厚さが残った高電圧用ゲート酸化膜１２が全て除去される第２除去が行われる。この洗浄工程はＤＨＦ（５０：１）及びＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いて行う。
【００２２】
セル領域及び低電圧領域に位置した高電圧用ゲート酸化膜１２の所定の厚さを前記ウェット酸化工程によって残存させた後、洗浄工程によって残存した高電圧用ゲート酸化膜１２を完全に除去する工程を行うことにより、以後形成されるトンネル酸化膜の良質及び厚さの統一性に影響を及ぼすことを防止する。
【００２３】
図１（ｃ）を参照すると、前記結果物にトンネル酸化膜１４、フローティングゲート用第１ポリシリコン膜１６及びパッド窒化膜（図示せず）を形成する。
【００２４】
前記トンネル酸化膜１４は、７５０℃以上、且つ８００℃以下程度の温度内でウェット酸化工程を行い、９００℃以上、且つ９１０℃以下程度の温度で２０分間以上、且つ３０分間以下、Ｎ２アニーリング工程を行って、厚さ６０Å以上、且つ９０Å以下程度の純粋酸化膜で形成した後、８００℃以上、且つ１０００℃以下程度の温度で１０分間以上、且つ３０分間以下、Ｎ２Ｏガスアニーリングを行う窒化(Nitridation)工程によって７０Å以上、且つ１００Å以下程度の厚さに形成する。
【００２５】
このトンネル酸化膜１４の形成時に窒化工程をもう一度行うことにより、トンネル酸化膜の特性低下の原因となるデータリテンションフェール(data retention fail)特性が防止され、トンネル酸化膜の良質特性が優れる。
【００２６】
フローティングゲート電極の一部として用いられる前記第１ポリシリコン膜１６は２００Å〜８００Å程度の厚さに形成するが、５３０℃〜６８０℃程度の温度、０．１ｔｏｒｒ〜３ｔｏｒｒ程度の圧力で形成してグレーンサイズが最小化されるようにし、電界集中を防止するようにする。
【００２７】
前記パッド窒化膜（図示せず）は５００Å〜１０００Å程度の厚さに形成する。
【００２８】
次に、前記パッド窒化膜（図示せず）の所定の領域にフォトエッチング工程を行って、素子分離領域を定義するトレンチ（図示せず）を形成する。即ち、第１ポリシリコン膜１６の形成された結果物に対して素子分離領域を定義するように第１ポリシリコン膜１６、トンネル酸化膜１４及び半導体基板１０を所定の深さパターニングしてトレンチを形成する。
【００２９】
このトレンチ（図示せず）を形成した後、トレンチ側壁のエッチング損傷を補償するために側壁酸化膜形成酸化工程を行ってトレンチの側壁に酸化膜を形成する。この側壁酸化膜形成酸化工程は８００℃程度の温度で行うが、この８００℃程度の温度で行われる側壁酸化膜形成工程により、前記形成されたトンネル酸化膜１４の特性低下を防止することができる。したがって、窒化工程によって強化されたトンネル酸化膜のデータリテンション特性が保存される。
【００３０】
このトレンチ（図示せず）内にＨＤＰ（High Density Plasma）酸化膜を蒸着して埋め込んでＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）工程のような平坦化工程を行った後、パッド窒化膜（図示せず）を除去して素子分離膜（図示せず）の形成を完了する。
【００３１】
図１（ｄ）を参照すると、トンネル酸化膜１４、第１ポリシリコン膜１６及び素子分離膜（図示せず）が形成された半導体基板１０の全面にフローティングゲート電極用第２ポリシリコン膜１８、ＯＮＯ構造からなる誘電体膜２０、コントロールゲート電極用第３ポリシリコン膜２２、金属シリサイド膜となるタングステンシリサイド膜２４及びハードマスク２６を順次形成する。
【００３２】
前記第２ポリシリコン膜１８は１０００Å〜２０００Å程度の厚さに形成する。
【００３３】
前記ＯＮＯ誘電体膜２０は、８００℃〜８５０℃程度の温度でＤＣＳ−ＨＴＯ（ＤＣＳ；Dichlorosilane；SiH2Cl2／ＨＴＯ；high temperature oxide）酸化膜によって４０Å〜６０Å程度の厚さに形成した第１酸化膜と、６００℃〜７００℃程度の温度で窒化膜によって４０Å〜８０Å程度の厚さに形成した窒化膜と、８００℃〜８５０℃程度の温度でＤＣＳ−ＨＴＯ酸化膜によって４０Å〜６０Å程度の厚さに形成した第２酸化膜とからなる。
【００３４】
前記第３ポリシリコン膜２２は、０．５ｅ２０〜５．０ｅ２０程度のイオン濃度、４００℃〜５００℃程度の温度で５００Å〜２０００Åの厚さに形成する。
【００３５】
前記タングステンシリサイド膜２４は、４００℃〜５００℃程度の温度で５００Å〜２０００Å程度の厚さに形成する。
【００３６】
前記ハードマスク２６は、８００Å〜２０００Å程度の厚さを有するＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl Ortho Silicate）酸化膜及び３００Å〜１５００Å程度の厚さを有するアークオキシナイトライド膜(Arcoxynitride)を順次形成する。
【００３７】
次に、前記ハードマスク２６まで形成された半導体基板１０にゲート電極形成用フォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチングしてパターニングし、フローティングゲート電極パターン及びコントロールゲート電極パターンＧをそれぞれ形成する。
【００３８】
前記形成されたゲート電極パターンＧをイオン注入マスクとして半導体基板１０にイオン注入してフローティングゲート電極パターンとオーバーラップするソース／ドレイン領域２８を形成することにより、本工程を完了する。前記ソース／ドレイン領域２８は、２．０Ｅ１２〜８．０Ｅ１４程度のドーズ量及び５ＫｅＶ〜３０ＫｅＶ程度のエネルギーで形成することができ、前記領域のイオン注入角度は０°〜４５°程度チルトされるように、０°〜２７０°程度ツイストされるようにすることができる。
【００３９】
以上説明した本発明によって次の効果を得ることができる。
【００４０】
一番目、半導体基板の損傷を防いで、以後形成されるトンネル酸化膜及び第１ポリシリコンとの界面特性を強化させ、トンネル酸化膜に対するＣＣＳＴ（Constant Current Stress Test）特性に対して累積確率の統一性を有する特性を得ることができる。
【００４１】
図２（ａ）に示したグラフを考察すると、従来の技術によって、セル及び低電圧領域にトンネル酸化膜を形成する前に、まず形成された高電圧用ゲート酸化膜を除去しなければならないが、セル及び低電圧領域に一部残存する高電圧用ゲート酸化膜の完全除去のために過度なエッチング時間を有することにより、半導体基板に損傷を与え、以後形成されるトンネル酸化膜及び第１ポリシリコンとの界面特性が悪くなり、トンネル酸化膜のＣＣＳＴ特性（一定のストレスを加えてトンネル酸化膜の特性を確認）に対して累積確率の統一性が欠如される特性が発生する。
【００４２】
したがって、本発明によって、前記セル及び低電圧領域に一部残存する高電圧用ゲート酸化膜の完全除去のための過度なエッチング時間調節によって、セル及び低電圧領域のトンネル酸化膜形成領域のエッチング時間を調節し、適切な残存トンネル酸化膜をコントロールし、以後のトンネル酸化膜の形成時に洗浄工程によって残存トンネル酸化膜を除去することにより、半導体基板の損傷を防いで、以後形成されるトンネル酸化膜及び第１ポリシリコンとの界面特性を強化させ、図２（ｂ）に示されたグラフのようにトンネル酸化膜に対するＣＣＳＴ特性に対して累積確率の統一性を有する特性を得ることができる。
【００４３】
二番目、トンネル酸化膜の特性向上によってセルサイクリング特性及びリテンション特性が向上する。
【００４４】
図３（ａ）のグラフは、従来の技術に係る、データリテンションに対する早期信頼性の確保のために消去／書き込みサイクリング後に記録されたベークリテンションテスト(bake retention)結果である。これは、データリテンションに対する信頼性の確保条件で１０Ｋサイクリング後にベークリテンションからプログラムＶｔが１．０Ｖ移動し、これはプログラムＶｔ条件が１．０Ｖ〜３．０Ｖであって、現在のプログラムされたセルの分布が１．５Ｖ程度でＶｔの移動に対するマージンが０．５Ｖにしかならないため、フェールが発生し、本グラフには示されていないが、消去(erase)に対して同様の場合が発生する。したがって、１０Ｋ消去／書き込み(erase/write)サイクル後にプログラムと消去を繰り返し行うので、この際のトンネル酸化膜内のトラップされた電子がデトラップされながら、しきい値電圧Ｖｔが過度に移動し、ベークリテンションフェール特性の低下を誘発するという問題点が発生した。
【００４５】
これに対し、図３（ｂ）のグラフは、本発明に係る、データリテンションに対する早期信頼性の確保のために消去／書き込みサイクリング後に記録されたベークリテンションテスト結果である。したがって、１０Ｋ消去／書き込みサイクル後にプログラムと消去を繰り返し行うことにより、この際のトンネル酸化膜内のトラップされた電子のデトラップを防止すると同時に、しきい値電圧Ｖｔの過度な移動を防止し、ベークリテンションフェール特性の向上をもたらす。
【００４６】
また、図４のグラフを考察すると、従来の技術によって形成された消去／書き込みサイクル後にトンネル酸化膜内のトップされた電子が移動することにより、しきい値電圧Ｖｔが過度に移動し、トンネル酸化膜におけるサイクリング特性の低下を誘発する反面、図５のグラフを考察すると、本発明によって形成された消去／書き込みサイクル後にトンネル酸化膜内におけるサイクリング特性の低下を防止する。
【００４７】
本発明によれば、セル領域及び低電圧領域に位置した高電圧用ゲート酸化膜の所定の厚さを前記ウェットエッチング工程によって残存させた後、洗浄工程で残存の高電圧用ゲート酸化膜を完全に除去する工程を行うことにより、以後形成されるトンネル酸化膜の良質及び厚さの統一性に影響を及ぼすことを防止する。
【００４８】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲から逸脱することなく変形または変更が可能なのは当該分野で通常の知識を有する者には明らかなことであり、その変形または変更は特許請求の範囲に属する。
【産業上の利用可能性】
【００４９】
本発明の活用例として、半導体素子の製造方法に適用することが出来、さらに詳しくは、フラッシュメモリ素子の製造方法に適用することが出来る。
【図面の簡単な説明】
【００５０】
【図１】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】（ａ）は従来の技術のトンネル酸化膜特性を説明するためのグラフ、（ｂ）は本発明に係るトンネル酸化膜特性を説明するためのグラフである。
【図３】（ａ）は従来の技術のトンネル酸化膜特性を説明するためのグラフ、（ｂ）は本発明に係るトンネル酸化膜特性を説明するためのグラフである。
【図４】従来の技術のトンネル酸化膜特性を説明するためのグラフである。
【図５】本発明に係るトンネル酸化膜特性を説明するためのグラフである。
【符号の説明】
【００５１】
１０…半導体基板
１２…高電圧用ゲート酸化膜
１４…トンネル酸化膜
１６…第１ポリシリコン膜
１８…第２ポリシリコン膜
２０…ＯＮＯ誘電体膜
２２…第３ポリシリコン膜
２４…タングステンシリサイド膜
２６…ハードマスク
２８…ソース／ドレイン領域
Ｇ…ゲート電極パターン 
【図１】
2005286302.tif 000003
【図２】
2005286302.tif 000004
【図３】
2005286302.tif 000005
【図４】
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【図５】
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