(57)【要約】【課題】共振部と増幅部とを有し、増幅部を構成する第１のＭＯＳＦＥＴを基準電流源によって定電流バイアスし、第２のＭＯＳＦＥＴを自己バイアスさせ、交流的に両方のＭＯＳＦＥＴに発振振幅を入力する水晶発振回路において、直流バイアスが基準電位側に自動的に設定されるため、発振起動の遅延、定常発振時の動作点のずれによって安定した発振特性が得られないという不具合があった。【解決手段】本発明の水晶発振回路では、第２のＭＯＳＦＥＴの基板電位を基板電位制御手段により任意の電位に制御することによって、直流バイアスを最適に設定することができる。それによって、水晶発振回路の発振起動性の改善、定常発振時の安定性と信頼性とが向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
共振部と増幅部とを有し、該増幅部は第1のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを有し、該第１のＭＯＳＦＥＴを基準電流源によって定電流バイアスし、前記第２のＭＯＳＦＥＴを自己バイアスさせ、交流的に両方のＭＯＳＦＥＴに発振振幅を入力する水晶発振回路において、
前記第２のＭＯＳＦＥＴの基板電位を基板電位制御手段により任意の電位に制御することを特徴とする水晶発振回路。
【請求項２】
前記基板電位制御手段は、任意電圧発生回路であることを特徴とする請求項１に記載の水晶発振回路。
【請求項３】
前記任意電圧発生回路は、前記基準電位と電源電位との間の電位を任意の抵抗比で分割する抵抗手段を有することを特徴とする請求項２に記載の水晶発振回路。
【請求項４】
前記任意電圧発生回路は、バンドギャップリファレンス型の定電圧源と差動増幅回路とアクチュエータとを有する定電圧発生回路であることを特徴とする請求項２に記載の水晶発振回路。
【請求項５】
前記基板電位制御手段は、前記第２のＭＯＳＦＥＴの閾値電圧を設計値に対して高くする方向に制御することを特徴とする請求項１または請求項２のいずれか１つに記載の水晶発振回路。
【請求項６】
前記基板電位制御手段は、前記第２のＭＯＳＦＥＴの直流バイアスを前記基準電位と前記電源電位との間のほぼ１／２の電位に制御することを特徴とする請求項１または請求項２のいずれか１つに記載の水晶発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型電界効果型トランジスタ（ＣＭＯＳＦＥＴという）から構成する増幅部で発振容量と水晶振動子とを有する共振部を励振する水晶発振回路の構成に関する。
【背景技術】
【０００２】
一般的に電子時計に用いられる水晶発振回路の構成と動作について図８を用いて説明する。９は水晶発振回路、１０は共振部、１１は第１の発振容量、１２は第２の発振容量、１３は水晶振動子、２１は第１のＭＯＳＦＥＴ、２２は第２のＭＯＳＦＥＴ、２３は帰還抵抗、１２０は増幅部、１２３ａは入力端子、１２３ｂは出力端子、１３０は発振回路、９０は定電圧手段、９１は基準電位、９２はレギュレート電圧、９３は電源電圧である。
【０００３】
図８に示す水晶発振回路９は、増幅部１２０と共振部１０とを有する発振回路１３０と定電圧手段９０とから構成されている。
なお、この水晶発振回路９は、電池などの電源電圧９３を定電圧手段９０によってレギュレート電圧９２に降圧し、それを電源としている。
【０００４】
共振部１０は、第１の発振容量１１と第２の発振容量１２と水晶振動子１３とからなり、その共振周波数を３２．７６８ｋＨｚになるように調整している。
増幅部１２０は、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２と帰還抵抗２３とからなり、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２とでＣＭＯＳＦＥＴを構成し、その入出力間に帰還抵抗２３を接続している。
水晶振動子１３の機械振動の減衰量を増幅部１２０によって増幅し、共振部１０と増幅部１２０間とで正帰還をかけることによって発振が継続するものである。
【０００５】
腕時計など携帯型機器の電源には、１．２Ｖから３．０Ｖ程度の電圧範囲の銀電池またはリチウムイオン電池が使用される。
特に駆動電力をできるだけ小さく抑え、電池寿命を延ばし、電池廃棄による環境破壊低減や、使用者に対しての電池交換回数低減が望まれるため、発振回路１３０や後段に接続される分周回路（図示しない）の電圧を、電池電圧から降圧する定電圧手段９０を設けて、駆動電力を小さく抑える手法が取られる。
定電圧手段９０は、基準電位９１と電源電圧９３とからレギュレート電圧９２を発生させるものである。
【０００６】
しかし、電子時計が完全に停止している状態から駆動する場合や、正常駆動状態から何らかの外乱を受けて一時的に停止した状態が起こった場合、発振開始初期段階から定電圧手段９０で駆動しようとすると、発振起動に時間がかかったり、発振が開始しないという現象が発生する。
【０００７】
これは、増幅部１２０の入力端子１２３ａと出力端子１２３ｂとの間に高抵抗である帰還抵抗２３を接続しているため、常に電源電圧９３の１／２に増幅部１２０の直流的なバイアスが決まる。
そのため、増幅部１２０を構成する第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２との閾値電圧の２倍程度の電圧が、発振回路１３０の電源として供給されないと動作し得ないことになる。  
これは、ＭＯＳＦＥＴの動作特性として、電源電圧が閾値電圧よりも高い領域である、線形領域または飽和領域で動作することを意味する。
【０００８】
増幅部１２０による信号の増幅率が最大になるのは、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２とがハイレベルからローレベル、ローレベルからハイレベルへと相補的に切り替わる動作状態近傍であり、その動作領域である飽和領域は電源電圧に比例して増幅率が増加する。
この第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２とが相補的に切り替わる動作状態を直流的なバイアス点という。
つまり、発振回路１３０の発振開始初期段階で発振起動に時間がかかったり、発振しないという現象は、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２との増幅率が小さいことが起因している。
【０００９】
そこで、発振回路１３０の発振が停止している時は、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２との増幅率を増加する手段をとることがある。
これは、発振回路１３０の発振と非発振とを検出し、発振が停止しているときは電源電圧９３で回路を動作し、定常的に発振しているときは、消費電力を抑えるため電源電圧９３から定電圧手段９０でレギュレート電圧９２に降圧して回路を駆動する。
【００１０】
しかしながら、図８に示す発振回路１３０は、前述のように直流的なバイアス点が電源電圧９３の１／２に決まるため、安定した発振動作を得るには、発振回路１３０に印加する電源電圧９３を第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２との閾値電圧以下に設定することはできない。その為、低電力駆動で発振回路１３０を発振させるには限界がある。
【００１１】
さらに、発振回路１３０を発振起動時には電源電圧とし、定常発振時には定電圧手段９０によってレギュレート電圧９２に降圧すると、発振起動時から定常発振時への電圧降下時に、定電圧手段９０の周波数に対する応答性不足からレギュレート電圧９２の変動が起こり、発振が停止したり、発振が安定しないという不具合が起こる。
定電圧手段９０の周波数に対する応答性を上げるには、定電圧手段９０の駆動電流を増加させ周波数特性を向上させればよいが、これでは、水晶発振回路９全体の消費電流が増加してしまい、低電力駆動には不利である。
この電源変動は、電源電圧９３とレギュレート電圧９２との電圧差が大きいほど顕著になって現れる。
また、一般に集積回路を構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとは、周囲温度や製造的な変動によって加工寸法誤差が生じ、レギュレート電圧９２や増幅部１２０の特性が変動するため安定した発振特性を得ることができない。
【００１２】
この課題を解決する一例として、筆者が先に発明した発振回路がある（例えば、特許文献１参照）。
【００１３】
特許文献１に示した従来の技術を図９を用いて説明する。８は水晶発振回路、１０は共振部、１１は第１の発振容量、１２は第２の発振容量、１３は水晶振動子、２０は増幅部、２１は第１のＭＯＳＦＥＴ、２２は第２のＭＯＳＦＥＴ、２３ａは入力端子、２３ｂは出力端子、２４は第１のバイアス抵抗、２５は第２のバイアス抵抗、２６は第１のカップリング容量、２７は第２のカップリング容量、３０は発振回路、４１は制御用のＰＭＯＳＦＥＴ、４２は第１の基準抵抗、４３は第２の基準抵抗、４３ａは接続点、４４は基準電流制御手段、４５はＰＭＯＳＦＥＴ、４６はＮＭＯＳＦＥＴ、４７はＰＭＯＳＦＥＴ、４８はＮＭＯＳＦＥＴ、４９は第１のカラム、５０は第２のカラム、５０ａは出力、５１は基準電流源、５２は基準電流発生手段、６０は制御信号発生手段、９１は基準電位、９３は電源電圧である。
【００１４】
この水晶発振回路８は、基準電流源５１と発振回路３０と制御信号発生手段６０とから
構成している。
この回路の特徴は、直流バイアスを電源電圧に関係なく決めることができるため、図８に示した従来の技術の水晶発振回路９と比べて、低電圧で動作させることができる。
図８に示した従来の技術の水晶発振回路９では、電源電圧９３が、増幅部１２０を構成するＭＯＳＦＥＴの閾値電圧の２倍程度必要であったのに対して、特許文献１に示した従来の技術は、閾値電圧の２倍以下でも発振することができる。これは、閾値電圧以下のゲート電圧領域での動作領域で、サブスレッショルド領域と呼ばれる動作領域で発振することができるからである。
ＭＯＳＦＥＴにおけるサブスレッショルド領域での増幅率は、バイポーラトランジスタの特性と同様に、電源電圧やＭＯＳＦＥＴのサイズによらず、ＭＯＳＦＥＴに流れる電流のみに比例して増加する。
特許文献１に示した従来の技術は、その特性を利用し、発振初期段階では発振起動時間を速く、定常発振時には駆動電力を下げるという方法を採用している。
【００１５】
すなわち、発振回路３０の出力端子２３ｂの状態を制御信号発生手段６０で検出し、その結果に応じた信号を出力して基準電流源５１に流れる電流を可変する。
基準電流源５１に流れる電流によって、基準電流源５１の出力５０ａの電圧が変化し、発振回路３０の第１のＭＯＳＦＥＴ２１のゲート電圧を変化させる。
第１のＭＯＳＦＥＴ２１のゲート電圧が変化することは、第１のＭＯＳＦＥＴ２１に流れる電流が変化することになるので、サブスレッショルド領域での増幅率を変化させることができる。
【００１６】
制御信号発生手段６０が、発振回路３０の出力端子２３ｂから発振停止信号を受けると、制御信号発生手段６０はローレベルの信号を出力して、基準電流源５１の制御用のＰＭＯＳＦＥＴ４１をオンにする。
この時、第１の基準抵抗４２を第２の基準抵抗４３に比べて１桁程度、低抵抗に設定しておく。制御用のＰＭＯＳＦＥＴ４１がオンであるので、第１の基準抵抗４２と第２の基準抵抗４３との合成抵抗は、ほぼ第１の基準抵抗４２で決まる。
基準抵抗の値が低くなると、基準電流源５１に流れる電流が増加、基準電流源５１の出力５０ａの電圧は、より電源電圧９３に近い電圧を出力して、増幅部２０の第１のＭＯＳＦＥＴ２１に流れる電流を増加させる。
つまり、発振停止時には、発振回路３０の増幅率が増加することになる。
【００１７】
しだいに発振振幅が増加して、制御信号発生手段６０が、発振回路３０の出力端子２３ｂから発振信号を検出すると、制御信号発生手段６０の出力はハイレベルを出力し、基準電流源５１の制御用のＰＭＯＳＦＥＴ４１をオフさせる。
制御用のＰＭＯＳＦＥＴ４１がオフになると、制御用のＰＭＯＳＦＥＴ４１のオフ抵抗は無限大になり、第２の基準抵抗４３との合成抵抗は、ほぼ第２の基準抵抗４３で決まるようになる。
第２の基準抵抗４３は、最低限発振に必要な電流が第１のＭＯＳＦＥＴ２１に流れるように設定する。
基準電流源５１に流れる電流が減少すると、出力５０ａの電圧は、発振停止時に比べて、基準電位９１側にシフトし、第１のＭＯＳＦＥＴ２１に流れる電流を減少させる。
つまり、第１のＭＯＳＦＥＴ２１の増幅率が低下する。
【００１８】
このように、特許文献１に示した従来の技術では、電源電圧とは独立して直流バイアスを設定でき、ＭＯＳＦＥＴのサブスレッショルド領域で水晶発振回路が動作するように構成されている。
サブスレッショルド領域での増幅率は、ＭＯＳＦＥＴに流れる電流のみに比例することから、発振停止状態と発振状態を検出して増幅率を可変するようにした。
このような構成をもつ水晶発振回路は、安定した発振起動性と定常発振を実現する一つの方法である。
【００１９】
特許文献１に示す従来の技術の水晶発振回路８は、第１のＭＯＳＦＥＴ２１に流れる電流を基準電流源５１によって決定し、その電流に応じて第２のＭＯＳＦＥＴ２２のゲート電圧が自己的に決定するようになっている。
つまり、第１のＭＯＳＦＥＴ２１に流れる一定電流に対して、ゲート−ドレイン間が第２のバイアス抵抗２５によって接続された第２のＭＯＳＦＥＴ２２のダイオード特性とが交差した点がこの発振回路の直流バイアスとなる点である。
直流バイアスの点は、第１のＭＯＳＦＥＴ２１の直線領域から飽和領域に移行するピンチオフ点となる。
直流バイアスの制御性という点では、第１のＭＯＳＦＥＴ２１に流れる電流だけを決めれば、第２のＭＯＳＦＥＴ２２のゲート電圧も決定することから非常に安定した構成である。
【００２０】
【特許文献１】特開２００２−３５９５２４号公報（第３−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、定常発振時においては、第１のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２との増幅率が等しく、直流バイアスは電源電圧の１／２近傍に設定されるのがより安定した発振を可能とする。
インバータの増幅率は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの平均値であり、直流バイアスが、基準電位もしくは電源電位に偏っているということは、互いのＭＯＳＦＥＴの増幅率のバランスが崩れていることを意味している。
【００２２】
解決しようとする問題点は、バランスの崩れた直流バイアスによって何らかの外乱などの影響を受け発振特性が低下してしまう点と、発振回路の増幅部を構成するＭＯＳＦＥＴの特性を最大限引き出すことができないという点とである。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明は次のような構成を採用する。
【００２４】
共振部と増幅部とを有し、増幅部は第1のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを有し、第１のＭＯＳＦＥＴを基準電流源によって定電流バイアスし、第２のＭＯＳＦＥＴを自己バイアスさせ、交流的に両方のＭＯＳＦＥＴに発振振幅を入力する水晶発振回路において、
第２のＭＯＳＦＥＴの基板電位を基板電位制御手段により任意の電位に制御することを特徴とする。
【００２５】
基板電位制御手段は、任意電圧発生回路であることを特徴とする。
【００２６】
任意電圧発生回路は、基準電位と電源電位との間の電位を任意の抵抗比で分割する抵抗手段を有することを特徴とする。
【００２７】
任意電圧発生回路は、バンドギャップリファレンス型の定電圧源と差動増幅回路とアクチュエータとを有する定電圧発生回路であることを特徴とする。
【００２８】
基板電位制御手段は、第２のＭＯＳＦＥＴの閾値電圧を設計値に対して高くする方向に制御することを特徴とする。
【００２９】
基板電位制御手段は、第２のＭＯＳＦＥＴの直流バイアスを基準電位と電源電位との間の１／２の電位に制御することを特徴とする。
【発明の効果】
【００３０】
本発明の水晶発振回路は、発振回路の増幅部を構成する第２のＭＯＳＦＥＴの基板電位を基板電位制御手段を用いて任意の電位に制御するものである。このような構成にすることによって、ＭＯＳＦＥＴの特性を低下させることなく電源電圧とは独立して直流バイアスを設定することができる。
本発明の水晶発振回路は、最も発振起動時間が速く、定常発振が安定するように直流バイアスを設定することができるという利点がある。しかも、発振初期段階から定常発振に至るまで、直流バイアスを適正な位置に設定することによって発振回路を構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの増幅率のバランスがとれることにより、安定性が高く信頼性に優れた発振特性を得ることができるとともに、極低電圧動作も併せ持つという従来にはない優れた効果を有するのである。
【発明を実施するための最良の形態】
【００３１】
以下、図面を用いて本発明の実施形態における水晶発振回路の構成について説明する。図１は、本発明の水晶発振回路のブロック図を示したものである。
８は水晶発振回路、１０は共振部、１１は第１の発振容量、１２は第２の発振容量、１３は水晶振動子、２０は増幅部、２１は第１のＭＯＳＦＥＴ、２２は第２のＭＯＳＦＥＴ、２３ａは入力端子、２３ｂは出力端子、２４は第１のバイアス抵抗、２５は第２のバイアス抵抗、２６は第１のカップリング容量、２７は第２のカップリング容量、３０は発振回路、４３は基準抵抗、４３ａは接続点、４５はＰＭＯＳＦＥＴ、４６はＮＭＯＳＦＥＴ、４７はＰＭＯＳＦＥＴ、４８はＮＭＯＳＦＥＴ、４９は第１のカラム、５０は第２のカラム、５０ａは出力、５１は基準電流源、５２は基準電圧発生手段、９０は定電圧手段、９１は基準電位、９３は電源電位、１０１は基準電位制御手段である。
【００３２】
図１に示す水晶発振回路は、基準電流源５１と発振回路３０と定電圧手段９０と基板電位制御手段１０１とから構成している。
定電圧手段９０は、全ての駆動電源である電池などの電源電圧９３の電圧を降圧するためのもので、基準電流源５１と発振回路３０とは、定電圧手段９０の出力を電源として動作する。
一般的に腕時計などの携帯端末機器では、電池電圧などをそのまま電源にしないと動作しない回路ブロック以外の回路ブロックは、消費電力を下げるため電池電圧などを降圧して用いている。
【００３３】
基準電流源５１は、バンドギャップリファレンス型の定電圧回路で、発振回路３０の第１のＭＯＳＦＥＴ２１に流れる電流を決定するものであり、基準電流源５１の出力電圧に応じた電圧が第１のＭＯＳＦＥＴ２１のゲート電圧として印加される。
基準電流源５１が定常動作している場合は、出力点５０ａは、常に一定の電圧を出力する。
【００３４】
基準電流源５１の出力点５０ａが一定電圧を出力すれば、その電圧は、第１のＭＯＳＦＥＴ２１のゲート電圧であるので、第１のＭＯＳＦＥＴ２１には、一定の電流が流れることになる。
第１のＭＯＳＦＥＴ２１に流れる電流は、第１のＭＯＳＦＥＴ２１とＰＭＯＳＦＥＴ４７とがカレントミラー接続されているので、両者のＭＯＳＦＥＴのサイズ比Ｗ／ＬとＰＭＯＳＦＥＴ４７に流れる電流とで決まる。
第２のＭＯＳＦＥＴ２２のゲート電圧は、第１のＭＯＳＦＥＴ２１に流れる電流が決ま
れば自動的に決まるものである。
特許文献１に示した従来の技術で説明したように、第１のＭＯＳＦＥＴ２１に定電流を流し、第２のＭＯＳＦＥＴ２２を自己バイアスするとその直流バイアスは、第１のＭＯＳＦＥＴ２１の定電流特性と第２のＭＯＳＦＥＴ２２のダイオード特性とが交差した点に決まる。
【００３５】
本発明の特徴は、第２のＭＯＳＦＥＴ２２の基板電位を基板電位制御手段１０１によって制御し、発振回路３０の直流バイアスを自由に設定できる点にある。
【実施例１】
【００３６】
次に、基板電位制御手段１０１を任意の電圧を発生する回路とした場合の実施例を図２を用いて説明する。図２は、本発明の実施例１における水晶発振回路８の構成を示した図である。
９４は第１の定電圧発生回路、１０２は任意電圧発生回路である。１０２ａと１０２ｂとは任意電圧発生回路１０２を構成する抵抗である。なお、水晶発振回路８、基準電流源５１、発振回路３０とそれらを構成する要素と基準電位９１、電源電圧９３は、図１と同じ構成であり、同じ符合をつけてあるため、その説明を省略する。
図２に示す水晶発振回路８は、基準電流源５１と発振回路３０と第１の定電圧発生回路９４と任意電圧発生回路１０２とから構成している。
ここでは、任意電圧発生回路１０２として抵抗を用いた場合について説明する。また、ＭＯＳＦＥＴの導電型、電源電圧の正負、回路を作製するシリコン結晶基板の導電型などの組み合わせが一意で決まらないので、以後、次のような条件であるとして説明する。
第１のＭＯＳＦＥＴはＰＭＯＳＦＥＴ、第２のＭＯＳＦＥＴはＮＭＯＳＦＥＴとする。基準電位は０Ｖ、電源電位は負電圧とする。回路は、Ｎ型導電型のシリコン結晶基板に作製するものとする。
【００３７】
[基準電流源５１の説明]
まず、始めに基準電流源５１の構成について説明する。基準電流源５１は、基準抵抗４３と基準電流発生手段５２とから構成している。
【００３８】
基準抵抗４３は、基準電位９１と接続点４３ａ間に接続している。基準電流発生手段５２は、第１のカラム４９と第２のカラム５０とで構成している。
第１のカラム４９は、ＰＭＯＳＦＥＴ４５とＮＭＯＳＦＥＴ４６とで構成し、第２のカラム５０は、ＰＭＯＳＦＥＴ４７とＮＭＯＳＦＥＴ４８とで構成している。
第１のカラム４９と第２のカラム５０とは、ＰＭＯＳＦＥＴ４５とＰＭＯＳＦＥＴ４７及び、ＮＭＯＳＦＥＴ４６とＮＭＯＳＦＥＴ４８とが各々対向するように位置している。
ＰＭＯＳＦＥＴ４７およびＮＭＯＳＦＥＴ４６は、各々ゲートとドレインとを接続した、いわゆるダイオード接続になっている。
ＰＭＯＳＦＥＴ４５のソースは、接続点４３ａを介して基準抵抗４３に接続し、ＰＭＯＳＦＥＴ４７のソースは基準電位９１に接続している。
ＮＭＯＳＦＥＴ４６のソースとＮＭＯＳＦＥＴ４８のソースとは、第1の低電圧発生回路９４の出力に接続する。
【００３９】
この基準電流源５１は、一般的に知られたバンドギャップリファレンス型の定電圧回路で、基準抵抗４３によって基準電流源５１に流れる電流を変化させ、出力端子５０ａの電圧を決定する。
この基準電流源５１の出力電圧が発振回路３０の第1のＭＯＳＦＥＴ２１のゲート電圧となり、第1のＭＯＳＦＥＴ２１に流れる電流を決定する。
これが定電流バイアスであり、発振回路３０に印加される電源電圧（ここでは、電源電圧９３から第１の定電圧発生回路９４によって降圧された電圧）に関係なく常に一定の電
流が第1のＭＯＳＦＥＴ２１に流れるのである。
【００４０】
[発振回路３０の説明]
続いて、図２に示す発振回路３０の構成について説明する。発振回路３０は、共振部１０と増幅部２０とから構成されている。共振部１０は、第１の発振容量１１と第２の発振容量１２と水晶振動子１３とから構成されている。
第１の発振容量１１は、基準電位９１と増幅部２０の入力端子２３ａ間に接続し、第２の発振容量１２は基準電位９１と増幅部２０の出力端子２３ｂ間に接続している。
水晶振動子１３は、増幅部２０の入力端子２３ａと出力端子２３ｂ間に接続している。
【００４１】
増幅部２０は、入力信号に対して相補的に動作する第1のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２と第１のバイアス抵抗２４と第２のバイアス抵抗２５と第１の結合容量２６と第２の結合容量２７とから構成している。
【００４２】
第１のバイアス抵抗２４と第２のバイアス抵抗２５とは、発振回路３０の交流信号が基準電流源５１にフィードバックしないように抵抗の温度係数と製造ばらつきを考慮し、数百ＭΩの抵抗値とする。
第１の結合容量２６と第２の結合容量２７とは、発振回路３０で生成する交流成分を第1のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２とのゲートに伝達させるためのもので、ゲート容量との分圧比から、第1のＭＯＳＦＥＴ２１と第２のＭＯＳＦＥＴ２２とのゲート容量の１０倍以上の容量値に設定する。例えば、ゲート容量を１ｐＦとすれば、第１の結合容量２６と第２の結合容量２７とは１０ｐＦの設定とする。
【００４３】
第１の結合容量２６と第２の結合容量２７との一方の端子は、増幅部２０の入力端子２３ａと接続し、第１の結合容量２６の他方の端子は、第1のＭＯＳＦＥＴ２１のゲートと接続し、第２の結合容量２７の他方の端子は、第２のＭＯＳＦＥＴ２２のゲートと接続している。
この第１の結合容量２６と第２の結合容量２７とによって、増幅部２０の入力端子２３ａが湿度などで漏れ電流が流れるような場合に起こる入力端子２３ａの直流的なバイアス変動を小さくすることができる。
【００４４】
第１のバイアス抵抗２４は、基準電流源５１の出力端子５０ａと第1のＭＯＳＦＥＴ２１のゲートとの間に接続し、第２のバイアス抵抗２５は、増幅部２０の出力端子２３ｂと第２のＭＯＳＦＥＴ２２のゲートとの間に接続する。
これによって、第1のＭＯＳＦＥＴ２１は、第１のバイアス抵抗２４を介して基準電流源５１によって定電流バイアスされ、第２のＭＯＳＦＥＴ２２は、第２のバイアス抵抗２５で直流的に電圧負帰還を与えることで、第1のＭＯＳＦＥＴ２１でバイアスされた結果に応じて自己バイアスされる。
【００４５】
本発明の実施例１における発振回路の電源は、第１の定電圧発生回路９４によって出力される電圧が印加される。
【００４６】
[任意電圧発生回路１０２の説明]
次に、増幅部２０を構成するＮＭＯＳＦＥＴ２２の基板電位を決定するための任意電圧発生回路１０２について説明する。
任意電圧発生回路１０２は、基準電位９１と電源電圧９４との間に直列に抵抗１０２ａ、１０２ｂを接続したものである。
この抵抗を任意の分割比で分割して、その分割点を第２のＭＯＳＦＥＴ２２の基板電位端子に接続する。
【００４７】
ここで、電源電圧９３を−１．２Ｖとし、第１の定電圧発生回路９４によって−１．２Ｖから−０．５Ｖに降圧するものとする。この時、基準電流源５１と発振回路３０とには、−０．５Ｖが印加されることになる。
基準電流源５１から出力される電圧によって、第1のＭＯＳＦＥＴ２１のゲートに−０．３Ｖが印加されると自己バイアスされる第２のＭＯＳＦＥＴ２２のゲートには、約−０．１５Ｖ程度の電圧が印加される。
この時の直流バイアスは、第1のＭＯＳＦＥＴ２１の定電流特性に第２のＭＯＳＦＥＴ２２のダイオード特性が交差する点、つまり第1のＭＯＳＦＥＴ２１の直線領域から飽和領域に移行するピンチオフ点となる。
第1のＭＯＳＦＥＴ２１に流れる電流を増加させても、第２のＭＯＳＦＥＴ２２のダイオード特性と交差する点は、第1のＭＯＳＦＥＴ２１のピンチオフ点となる。
このように、第1のＭＯＳＦＥＴ２１に流れる電流を決めることで、自動的に直流バイアスの点が決まるが、その点が第1のＭＯＳＦＥＴ２１のピンチオフ点であるので、電源電圧９３に対して基準電位９１側に偏っていることが理解できる。
つまり、発振回路の動作点としては非常にバランスの崩れた位置に設定されていると言える。
【００４８】
この直流バイアスを発振回路の動作点としてバランスのよい位置に設定するために、第２のＭＯＳＦＥＴ２２の基板電位を電源電位側にシフトさせることが本発明の重要な点である。
第２のＭＯＳＦＥＴ２２の電流特性を電源電位側にシフトさせるには、第２のＭＯＳＦＥＴ２２の閾値電圧の絶対値を設計値に対して高くすることである。
本実施例の場合、第２のＭＯＳＦＥＴ２２の閾値電圧を高くするには、第２のＭＯＳＦＥＴ２２の基板電極に逆バイアスを印加してやればよい。
【００４９】
本発明の実施例１の場合、基準電位を０Ｖ、発振回路に印加される電圧を−０．５Ｖとしている。また、水晶発振回路８は、Ｎ型導電型のシリコン基板を用いており、シリコン基板との電気的分離のためにシリコン基板に対して逆導電型、つまり、Ｐ型導電型のウェルと呼ばれる領域を作製している。すなわち、第２のＭＯＳＦＥＴ２２の基板電極はＰ型導電型のウェル内に作製されている。
この場合、第２のＭＯＳＦＥＴ２２の基板電極には、発振回路３０に印加されている電圧よりも低い電圧をバイアスすることによってゲート側から見た閾値電圧が高くなるのである。
【００５０】
以上の説明で明らかなように、第２のＭＯＳＦＥＴ２２の基板電極に印加するバイアスを発振回路３０に印加する電圧に対して逆方向にバイアスするには、基準電位９１と電源電圧９３との間に抵抗を接続し、抵抗１０２ａ、１０２ｂを任意の分割比によって分割し、その分割点を第２のＭＯＳＦＥＴ２２の基板電極に接続してやればよい。
抵抗を任意の分割比で分割することで、いかようにも第２のＭＯＳＦＥＴ２２の閾値電圧を制御することができる。
【００５１】
次に、発振回路３０の直流バイアスを基準電位９１側から電源電圧９３側にシフトさせていった場合の発振起動時間の変化について説明する。図３は、本測定を行った時の測定回路を示す回路図である。
１１０は第１の外部電源、１１１は第２の外部電源である。発振回路３０を構成する共振部１０、増幅部２０およびその構成要素と基準電位９１、電源電位９３については、前述したものと同一であるのでその説明を省略する。
第１の外部電源１１０は、第１のバイアス抵抗２４を介して第１のＭＯＳＦＥＴ２１のゲートに印加する。
第２の外部電源は、第２のＭＯＳＦＥＴ２２の基板電極に電源電圧９３に対して低い電
圧を印加することができる。
基準電位９１は０Ｖ、電源電圧９３は−０．５Ｖとした。
第１のＭＯＳＦＥＴ２１のゲートには、第１の外部電源１１０によって−０．３Ｖを印加している。その時の第１のＭＯＳＦＥＴ２１のソースおよび基板電極は０Ｖである基準電位９３とする。
第２のＭＯＳＦＥＴ２２の基板電極は、第２の外部電源１１１によって電気的に分離されているＰ型導電型のウェルに逆バイアスする。
【００５２】
このような測定回路によって、第２のＭＯＳＦＥＴ２２の基板電位に対する閾値電圧の変化と、第１の発振容量１１と第２の発振容量１２と水晶振動子１３とで構成される共振部１０とを接続したときの発振起動時間を測定した。
【００５３】
まず、第２のＭＯＳＦＥＴ２２の基板バイアスに対するゲートから見た閾値電圧の変化を図４に示す。
図４の横軸は、発振回路３０に印加されている電圧と第２のＭＯＳＦＥＴ２２の基板バイアスとの差分の電圧を表している。図４の縦軸は、第２のＭＯＳＦＥＴ２２のゲートから見た閾値電圧を表し、図の下方に近づくほど閾値電圧が高くなることを示している。
図４に示すように、第２のＭＯＳＦＥＴ２２の基板バイアスを増加させていくと、ゲートから見た閾値電圧が高くなることがわかる。
この場合、基板バイアスを増加するとは、第２のＭＯＳＦＥＴ２２が形成されているＰ型導電型のウェルに対して逆バイアスを印加していくことである。
【００５４】
次に、共振部１０を接続したときの第２のＭＯＳＦＥＴ２２の基板バイアスと発振起動時間との関係を図５に示す。
図５の横軸は、発振回路３０に印加されている電圧と第２のＭＯＳＦＥＴ２２の基板バイアスとの差分の電圧を表している。図５の縦軸は、電源投入後、水晶発振回路８の出力が検出されるまでの時間を表し、これを発振起動時間と定義する。
第２のＭＯＳＦＥＴ２２の基板バイアスを増加していくと発振起動時間が速くなることがわかる。しかし、直流バイアスは、発振回路に印加している電圧の１／２を越えて電源電位側にシフトさせても発振起動時間は速くならない。
むしろ、第２のＭＯＳＦＥＴ２２に流れる電流が減少する、または、直流バイアスが今度は電源電圧側にシフトし、動作点が逆にずれることによって発振起動性が悪化することを示している。
測定結果が示すように、第２のＭＯＳＦＥＴ２２の基板電極への適正な印加電圧は、ある程度の幅を持っており、大まかには、基準電位９１と発振回路３０とに印加される電圧の１／２近傍に印加するとよいことがわかる。
【００５５】
この測定結果により、図２に示す本発明の実施例１において基準電位９１と電源電圧９３との間に抵抗を接続し、任意の分割比で分割した構成を任意電圧発生回路１０２とした場合についての具体例をまとめると次のようなものである。
【００５６】
抵抗は、基準電位９１と電源電圧９３との間に接続し、２つに分割した抵抗の分割点を第２のＭＯＳＦＥＴ２２の基板電極に接続する。
抵抗が、基準電位９１と電源電圧９３との間に接続することになるので、常時一定の電流が流れてしまうため、水晶発振回路３０の消費電流に対して１／１０程度になるような高抵抗を設定する。
例えば、水晶発振回路８の消費電流が２０ｎＡ程度とすると、この抵抗に流れる電流は２ｎＡ程度に抑えるようにする。
本発明の実施例１では、電源電圧９３を−１．２Ｖとすると約６００ＭΩ程度を設定する。このとき、この抵抗を介して電源に流れる電流は、２ｎＡである。
【００５７】
前述の測定結果から、第２のＭＯＳＦＥＴ２２の基板バイアスを−０．６Ｖにしたときが発振起動時間が最も速くなることから、抵抗６００ＭΩの接続点の電圧が−０．６Ｖになるように抵抗の分割比を決める。
その結果、６００ＭΩの１／２、つまり３００ＭΩずつに分割し、その分割点を第２のＭＯＳＦＥＴ２２の基板電極に接続する。
このように、設定した図２に示す水晶発振回路８は、基板バイアスを設定しない場合に比較して、５秒程度速く発振起動し、直流バイアスは、発振回路３０に印加されている電源電圧側にシフトしたことによって、より最適な動作点で発振が継続するようになった。
【００５８】
図６は、第２のＭＯＳＦＥＴ２２の基板バイアスを印加しない場合と、実施例１で説明したように、基板バイアスを最適化した場合の発振回路３０の直流バイアスの変化を示した図である。
２０１は曲線、２０１ａは交点、２０２は曲線、２０２ａは交点である。
発振回路３０に印加する電圧に対して定電流特性を示しているのが、第１のＭＯＳＦＥＴ２１の電流特性であり、ダイオード特性を示しているのが第２のＭＯＳＦＥＴ２２の電流特性である。
曲線２０１は、第２のＭＯＳＦＥＴ２２に基板バイアスを印加しない場合であり、曲線２０２は、最適な基板バイアスを印加した場合を示している。
図６に示すように、直流バイアスは、交点２０１ａから交点２０２ａと発振回路に印加されている電源電圧側にシフトする。
シフト位置は、発振回路３０に印加されている電位のほぼ１／２近傍であることがわかる。
【００５９】
このように、第２のＭＯＳＦＥＴ２２の基板バイアスを、基準電位９１と電源電位９３との間に接続した任意電圧発生回路１０２の抵抗１０２ａ、１０２ｂを任意の分割比で分割することによって設定する方法は簡便であるが、ＬＳＩ製造工程においては、高抵抗素子の形成は、特性バラツキを生じる。
本回路は、最適な直流バイアスが一意に決定するわけではなく、ある程度の幅を持っているため、最適な直流バイアス範囲に設定できる程度の抵抗バラツキは吸収することができる。
【実施例２】
【００６０】
次に、本発明の実施例２として、本発明の実施例１とは異なる任意電圧発生回路１０２を説明する。任意電圧発生回路１０２を抵抗分割以外の方法によって基板バイアス電圧を発生し、第２のＭＯＳＦＥＴ２２の基板バイアスを印加する方法である。図７は、本発明の実施例２を示した回路図である。
１０３は第２の定電圧発生回路である。水晶発振回路８、基準電流源５１、発振回路３０とその構成要素および第１の低電圧発生回路９４と基準電位９１、電源電圧９３については前述しており、同一符合をつけているのでその説明を省略する。
【００６１】
図７は、任意電圧発生回路１０２として、第２の定電圧発生回路１０３を第２のＭＯＳＦＥＴ２２の基板バイアス設定に用いた例を示している。基準電流源５１および発振回路３０に印加されている第１の定電圧発生回路９４とは別に設ける。
第１の定電圧発生回路９４は、電池電圧−１．２Ｖから−０．５Ｖに降圧し出力する。同様に第２の定電圧発生回路１０３は、電池電圧−１．２Ｖから−０．６Ｖに降圧し出力する。
一般的な定電圧発生回路は、バンドギャップリファレンス型の定電圧回路と差動増幅回路と電流供給能力を持たせたアクチュエータとで構成している。
アクチュエータは、定電圧発生回路から出力される電圧で後段にどの程度の負荷を接続
するかによって能力を決定する。
定電圧発生回路の出力電圧は、バンドギャップリファレンス型の定電圧回路の設定値を変えることによって容易に変化させることができる。
このようにして、第２の定電圧発生回路１０３で生成した−０．６Ｖを第２のＭＯＳＦＥＴ２２の基板電極に接続することによっても、本発明の実施例１と同様な効果が得られる。
【００６２】
先に説明したとおり、本発明の実施例１および実施例２では、第１のＭＯＳＦＥＴ２１をＰＭＯＳＦＥＴ、第２のＭＯＳＦＥＴ２２をＮＭＯＳＦＥＴとし、第１のＭＯＳＦＥＴ２１の直流バイアスを基準電流源５１によって設定して、第２のＭＯＳＦＥＴ２２を自己バイアスする場合について述べたが、この設定が逆になっても本発明の趣旨が変わることはない。
さらに基準電位は０Ｖ、電源電位は負電圧、シリコン結晶基板はＮ型導電型の場合として説明したが、この設定も一例であることは言うまでもない。
【００６３】
本発明は、発振回路の増幅部の第１のＭＯＳＦＥＴを定電流バイアスし、第２のＭＯＳＦＥＴを自己バイアスする水晶発振回路において、第２のＭＯＳＦＥＴの基板バイアスを制御する基板電位制御手段を有し、第２のＭＯＳＦＥＴのゲートからみた閾値電圧を制御可能とした。
このような構成にすることによって、発振回路を構成するＣＭＯＳＦＥＴの閾値電圧の２倍以下の電源電圧でも発振可能となる水晶発振回路の直流バイアスの最適化が可能となった。これにより、発振起動時間の向上と、より安定した定常発振とを両立する水晶発振回路が可能となった。
【産業上の利用可能性】
【００６４】
通常の電子機器、とくに時刻情報を取り扱う計時装置や時計における水晶発振回路は、一度電源が投入された後は、常に動作し続けるものでなくてはならない。そのため、水晶発振回路は、安定性と信頼性とを兼ね備えたものであることが望ましい。
本発明の水晶発振回路は、発振起動時間の向上と安定した定常発振とを両立しており、腕時計に代表される携帯型電子機器に搭載することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の水晶発振回路を示すブロック図である。
【図２】本発明の実施例１における水晶発振回路を示す回路図である。
【図３】本発明の実施例１における水晶発振回路の特性測定を行う測定回路図である。
【図４】本発明の実施例１における水晶発振回路の特性測定結果を示す図である。
【図５】本発明の実施例１における水晶発振回路の特性測定結果を示す図である。
【図６】本発明の実施例１における水晶発振回路の特性測定結果を示す図である。
【図７】本発明の実施例２における水晶発振回路を示す回路図である。
【図８】従来の技術における水晶発振回路を示す回路図である。
【図９】従来の技術における水晶発振回路を示す回路図である。
【符号の説明】
【００６６】
１０  共振部
２０  増幅部
３０  発振回路
４１  制御用のＭＯＳＦＥＴ
４２  基準抵抗
４４  基準電流制御手段
５１  基準電流源
９１  基準電位
９２  レギュレート電圧
９３  電源電圧
９４  第１の定電圧発生回路
１０１  基板電位制御手段
１０２  任意電圧発生回路
１０２ａ  抵抗
１０２ｂ  抵抗
１０３  第２の定電圧発生回路
【図１】
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【図２】
2005244546.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005244546.tif 000008
【図７】
2005244546.tif 000009
【図８】
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【図９】
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