(57)【要約】  【課題】並列使用する電力半導体の電気的特性選別を行うことなく、並列素子間の電流分担を理論的に完全に平衡にできる制御装置を提案する。【解決手段】所定の周期で位相制御される並列配置された複数個のサイリスタと、各サイリスタの所定の位相制御周期毎にゲートパルスを発生するゲートパルス発生回路と、各サイリスタにゲートパルス発生回路で発生するゲートパルスを順次出力して、各サイリスタを所定の周期で順次導通させる同期制御回路とを備えて、並列使用される複数個のサイリスタのそれぞれの平均電流を一致させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の周期で位相制御される並列配置された複数個のサイリスタと、
前記各サイリスタの前記所定の位相制御周期毎にゲートパルスを発生するゲートパルス発生回路と、
前記各サイリスタに前記ゲートパルス発生回路で発生するゲートパルスを順次出力して、前記各サイリスタを所定の周期で順次導通させる同期制御回路と
を備えて、
前記並列使用される複数個のサイリスタのそれぞれの平均電流を一致させることを特徴とする並列使用電力半導体の電流平衡制御装置。
【請求項２】
前記同期制御回路は、同期電源の位相制御周期毎にパルス発生回路がゲートパルスを発生し、ループカウンタが順次選択信号を出力し、前記ゲートパルスと前記選択信号とのＡＮＤ信号により、順次ゲートパルスを出力することを特徴とする請求項１に記載の並列使用電力半導体の電流平衡制御装置。
【請求項３】
所定の周期で位相制御される並列配置された複数個のＩｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（以下ＩＥＧＴと略す）と、
前記各ＩＥＧＴの前記所定の位相制御周期毎にゲートを制御駆動するゲート制御駆動回路と、
前記ゲート制御駆動回路により、前記各ＩＥＧＴのゲート制御駆動を順次行って、前記各ＩＥＧＴを所定の周期で順次導通させる同期制御回路と
を備えて、
前記並列使用される複数個のＩＥＧＴのそれぞれの平均電流を一致させることを特徴とする並列使用電力半導体の電流平衡制御装置。
【請求項４】
前記同期制御回路は、同期電源の位相制御周期毎にパルス発生回路がゲート信号を発生し、ループカウンタが順次選択信号を出力し、前記ゲート信号と前記選択信号とのＡＮＤ信号により、順次ゲート信号を出力することを特徴とする請求項３に記載の並列使用電力半導体の電流平衡制御装置。
【請求項５】
所定の周期でＰＷＭ制御される並列配置された複数個のＩｎｓｕｌａｔｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ（以下ＩＧＢＴと略す）と、
前記各ＩＧＢＴのＰＷＭ制御回路のゲート幅を前記所定の制御周期毎に制御するゲート制御駆動回路と、
前記ゲート制御駆動回路により、前記各ＩＧＢＴのゲート制御駆動を順次行って、前記各ＩＧＢＴを所定の周期で順次導通させるＰＷＭ制御回路と
を備えて、
前記並列使用される複数個のＩＧＢＴのそれぞれの平均電流を一致させることを特徴とする並列使用電力半導体の電流平衡制御装置。
【請求項６】
前記ＰＷＭ制御回路は、ゲート信号発生回路がＰＷＭ制御周期毎にゲート信号を発生し、ループカウンタが選択信号を出力し、前記ゲート信号と前記選択信号とのＡＮＤ信号により、順次ゲート信号を出力することを特徴とする請求項５に記載の並列使用電力半導体の電流平衡制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列使用電力用半導体の電流分担平衡制御装置に関する。
【背景技術】
【０００２】
図９は、従来のサイリスタを使って交流電源を直流電源に変換する交直変換装置を示す。  
Ｕ相、Ｖ相、Ｗ相、Ｘ相、Ｙ相及びＺ相のそれぞれのア−ムには、複数個のサイリスタ、例えばＵ相の場合、ＴＵ1、ＴＵ２〜ＴＵＮのサイリスタが並列に使用される。  
それぞれのサイリスタには、保護のためにヒュ−ズが直列に接続される。例えば、Ｕ相の場合、サイリスタＴＵ１にはヒュ−ズＦＵ１、サイリスタＴＵ２にはヒュ−ズＦＵ２、サイリスタＴＵＮにはヒュ−ズＦＵＮが接続される。
【０００３】
交直変換装置は、６個のア−ムで構成されており、３相同期電源３００の３相出力が、Ｕ相ア−ムのアノ−ド及びＸ相ア−ムのカソード、Ｖ相ア−ムのアノ−ド及びＹ相ア−ムのカソード、Ｗ相ア−ムのアノ−ド及びＺ相ア−ムのカソードに接続され、これらの６個のア−ムが位相制御されることにより、直流電圧に変換される。
【０００４】
サイリスタを位相制御するゲートには、それぞれのサイリスタにゲート回路、例えばＵ相の場合、ＧＵ１、ＧＵ２〜ＧＵＮが接続される。
【０００５】
同期電源３００から同期制御回路３０７に同期信号が印加され、この同期制御回路３０７には、同期制御された６個のゲ−トパルス発生回路（Ｕ相ゲ−トパルス発生回路３０Ｕ、Ｖ相パルス発生回路３０Ｖ〜Ｚ相ゲ−トパルス発生回路３０Ｚ）が装備される。
【０００６】
各相のゲ−トパルス発生回路は、それぞれのア−ムの並列のＮ個のサイリスタのゲ−ト回路に一括して同時にゲ−トパルスを供給する。例えば、Ｕ相ではＵ相ゲ−トパルス発生回路３０ＵからＵ相のＮ個のゲ−ト回路ＧＵ１、ＧＵ２およびＧＵＮにゲ−トパルスを供給する。
【０００７】
ここで、Ｕ相を例にして、図１０と図１１により、各並列サイリスタに流れる電流について説明する。  
図１０に示すように、ＩＵ１、ＩＵ２およびＩＵＮは、それぞれ、サイリスタＴＵ１、ＴＵ２及びＴＵＮに流れる電流であり、ＩＵはこれらの電流ＩＵ１からＩＵＮまでの合計電流である。サイリスタＴＵ１からＴＵＮまでのＮ個のサイリスタすべてに、同期電源３００の毎周期ごとに電流が流れて、各サイリスタは合計電流ＩＵを分担する。
【０００８】
一方、図１１に示すように、サイリスタＴＵ１からＴＵＮは電圧・電流特性に違いがあるため、ＩＵ１からＩＵＮは同じ値ではない。電流の分担をできるだけ平衡させるためには、サイリスタＴＵ１からＴＵＮの電圧・電流特性ができるだけ近いものを選択する必要がある。
【０００９】
また、一般的には、特性が近いものを選別しても電流分担は１５％から３０％程度のバラツキが発生すると言われており、この電流不平衡を考慮してサイリスタの並列素子数を計算するので、並列素子数が多くなる場合が多々ある。
【００１０】
さらに、並列接続されたサイリスタを長時間使用後、一部の素子に異常あるいは特性の変化が発生したにもかかわらず、当該素子の交換だけではバランスが取れない場合も出ていた。当該個所のサイリスタは当初から継続使用されている並列使用のサイリスタとの特性が近い必要があるからである。
【００１１】
この改善策として、例えば、第１整流器と第２整流器とを並列接続して、３相交流電源からの交流電力を直流電力に変換して負荷に供給する場合に、全体で１２パルス点弧回路を設け、モード切替えスイッチを操作することにより、６パルス信号を2組の整流器にそれぞれ送出する。すなわち、１２パルス点弧回路が出力する点弧信号を、１パルス毎に、2組の整流器に交互に与えることで、2組の整流器は、ともに６パルス整流動作を行うことになる。
【００１２】
その結果、点弧信号が2組の整流器に時分割されて与えられることにより、両整流器は同一容量の負荷を分担することになることを開示している（特許文献１参照）。
【００１３】
しかしながら、上記2組の整流器を構成している6個ずつの要素整流器については、依然同時にパルス信号が与えられている。すなわち、整流器が３個以上、一般的には複数個の電力半導体が並列配置された場合には、各電力半導体に時分割を行う方法は、何ら開示されていない。
【特許文献１】実開平２−７９１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来、電力半導体を並列使用する場合には、電流分担をできるだけ平衡にするために電気的特性が近い電力半導体を選定する必要があり、このため部品の歩留まりが悪くなるという問題があった。また、後日並列素子の一部を交換する場合は継続使用の素子との電流分担の平衡維持が難しく、並列素子全てを交換する必要がある等の問題もあった。
【００１５】
上述したように、点弧信号が２組の整流器に時分割されて与えられることにより、両整流器は同一容量の負荷を分担することは開示されているが、一般的に、並列使用される複数個の電力半導体において、それぞれの電流平衡制御を行う対策は講じられていない。
【００１６】
そこで、本発明は、並列使用される電力半導体の電気的特性選別を行うことなく、並列素子間の電流分担を一般的に完全に平衡にできる制御装置を提案することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を解決するために、本発明の請求項１に記載の並列使用電力半導体の電流平衡制御装置は、所定の周期で位相制御される並列配置された複数個のサイリスタと、各サイリスタの所定の位相制御周期毎にゲートパルスを発生するゲートパルス発生回路と、各サイリスタにゲートパルス発生回路で発生するゲートパルスを順次出力して、各サイリスタを所定の周期で順次導通させる同期制御回路とを備えて、並列使用される複数個のサイリスタのそれぞれの平均電流を一致させることを特徴とする。
【００１８】
上記同期制御回路は、同期電源の位相制御周期毎にパルス発生回路がゲートパルスを発生し、ループカウンタが順次選択信号を出力し、ゲートパルスと選択信号とのＡＮＤ信号により、順次ゲートパルスを出力してもよい。
【００１９】
本発明の請求項３に記載の並列使用電力半導体の電流平衡制御装置は、所定の周期で位相制御される並列配置された複数個のＩｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（以下ＩＥＧＴと呼ぶ）と、各ＩＥＧＴの所定の位相制御周期毎にゲートを制御駆動するゲート制御駆動回路と、ゲート制御駆動回路により、各ＩＥＧＴのゲート制御駆動を順次行って、各ＩＥＧＴを所定の周期で順次導通させる同期制御回路と
を備えて、並列使用される複数個のＩＥＧＴのそれぞれの平均電流を一致させることを特徴とする。
【００２０】
上記同期制御回路は、同期電源の位相制御周期毎にパルス発生回路がゲート信号を発生し、ループカウンタが順次選択信号を出力し、ゲート信号と選択信号とのＡＮＤ信号により、順次ゲート信号を出力してもよい。
【００２１】
本発明の請求項５に記載の並列使用電力半導体の電流平衡制御装置は、所定の周期でＰＷＭ制御される並列配置された複数個のＩＧＢＴと、各ＩＧＢＴのＰＷＭ制御回路のゲート幅を所定の制御周期毎に制御するゲート制御駆動回路と、ゲート制御駆動回路により、各ＩＧＢＴのゲート制御駆動を順次行って、各ＩＧＢＴを所定の周期で順次導通させるＰＷＭ制御回路とを備えて、並列使用される複数個のＩＧＢＴのそれぞれの平均電流を一致させることを特徴とする。
【００２２】
上記ＰＷＭ制御回路は、ゲート信号発生回路がＰＷＭ制御周期毎にゲート信号を発生し、ループカウンタが選択信号を出力し、前記ゲート信号と前記選択信号とのＡＮＤ信号により、順次ゲート信号を出力してもよい。
【００２３】
請求項１から請求項６の発明は、上記のように並列使用する電力半導体を順次１素子ずつ導通させる切り替え機能を設けるようにしたものである。
【発明の効果】
【００２４】
請求項１から請求項６の並列使用電力半導体の制御装置によれば、並列使用の半導体を制御周期毎に順次１つずつ選択して導通させるため、並列接続された個々の電力半導体の平均電流が一致するので、電流分担を平衡にすることができる。
【発明を実施するための最良の形態】
【００２５】
並列使用される電力半導体の電気的特性選別を行うことなく、並列素子間の電流分担を一般的に完全に平衡にするという目的を、並列使用の半導体を制御周期毎に順次１つずつ選択して導通させて、電流分担を平衡にすることができるように実現した。
【００２６】
半導体の許容電流を支配する大きな要素は、ジャンクション部の温度である。電力用半導体を並列に用いる目的は、並列素子間で電流を分担し、単一素子の通電電流を低減して温度上昇を抑制することである。本発明では、温度上昇を抑制するという目的で、半導体の熱抵抗が小さい時間領域内で通電時間責務を分担することにより、電流の分配をしようとするものである。
【００２７】
図１２は、電力用サイリスタの最大過渡熱インピーダンス（熱抵抗）の特性図の一例である。連続定格での熱抵抗は、０．０３０℃／Ｗとなっているが、５０Ｈｚの３相交流電圧をサイリスタで直流に変換する場合は、各相のサイリスタは、１０ｍＳ以下しか導通しない。このときの熱抵抗は、０．００３℃／Ｗ以下であり、連続定格の１０倍程度の電流を通電することが可能である。このため、並列使用する電力半導体を順次１素子ずつ導通させても、ジャンクション部の温度を許容範囲内に収めることができる。
【実施例１】
【００２８】
以下、本発明の実施例１について図面を参照して説明する。  
図１は、本発明の実施例１を示す制御装置の構成図である。図９の従来例と異なる点は、同期制御回路３０７が同期制御回路３０１に置換わった点と、Ｕ相パルス発生回路３０ＵからＺ相パルス発生回路３０Ｚまでが、Ｕ相パルス発生回路ＰＧＵからＺ相パルス発生回路ＰＧＺまでに置換わった点と、例えばＵ相では、Ｕ相ゲート回路ＧＵ１からＺ相ゲート回路ＧＺＮまでがＵ相ゲート回路ＰＧＵ１からＺ相ゲート回路ＰＧＺＮに置換わった点である。
【００２９】
Ｕ相に着目して説明すると、図１０の従来例では、Ｕ相パルス発生回路３０Ｕは、Ｕ相ゲート回路ＧＵ１からＵ相ゲート回路ＧＵＮに対して、一括して同じゲートパルスを出力している。
【００３０】
これに比べて、図２の本発明では、Ｕ相パルス発生回路ＰＧＵでは、Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮに対して、同期電源３００（図示していない）の位相制御周期毎にパルス発生回路３０１Ｇがゲートパルスを発生し、ループカウンタ３０１−Ｊが１からＮまでの選択信号を出力する。
【００３１】
このゲートパルスと選択信号に対して、ＡＮＤ回路３０１−１からＡＮＤ回路３０１−Ｎにより、ＡＮＤを取ることで、Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮへ順次１つずつ選択してゲートパルスを出力する。
【００３２】
Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮは、ゲートパルスを受けると、Ｕ相サイリスタＴＵ１からＵ相サイリスタＴＵＮを導通させ、それぞれＵ相サイリスタ電流ＩＵ１からＵ相サイリスタ電流ＩＵＮが流れる。これらのサイリスタ電流の合計がＵ相電流ＩＵとなる。
【００３３】
図３は、Ｕ相アームの電流分布を位相制御周期毎に示したものである。周期１では、Ｕ相電流ＩＵはＵ相サイリスタ電流ＩＵ１のみとなり、周期２では、Ｕ相サイリスタ電流ＩＵ２のみとなる。
【００３４】
上記した構成によれば、各相のゲートパルス発生回路は、位相制御周期毎に順次１つのサイリスタを選択してゲートパルスを出力することで、並列使用されたサイリスタのうち１つだけ導通することになり、このとき選択されたサイリスタの電流が相電流となるので、並列使用されたサイリスタそれぞれの平均電流は、すべて相電流の１／Ｎであり、電流分担を平衡にすることができる。
【００３５】
以上説明したように、本実施例によれば、位相制御周期毎に並列使用したサイリスタを１つずつ順次導通するようにしたので、並列使用したサイリスタの電圧・電流特性がそれぞれ一致していなくても、並列使用したサイリスタの電流分担を理論的には完全に平衡にすることができる。
【実施例２】
【００３６】
以下、本発明の実施例２について図面を参照して説明する。なお、ここで用いるＩＥＧＴは、ＩＧＢＴの改良型のInjection  Enhanced  Gate  Transistorであり、電子注入促進効果を生かして、ＩＧＢＴのイオン電圧の低減を図ったデバイスである。
【００３７】
図４は、本発明の実施例２を示す制御装置の構成図である。同図が図１０の従来例と異なる点は、図１０のサイリスタＴＵ１からＴＺＮまでが、ＩＥＧＴのＥＵ１からＩＥＧＴのＥＺＮに置き換わり、図１０の同期制御回路３０７が、同期制御回路３０２に置き換わり、図１０のＵ相パルス発生回路３０ＵからＺ相パルス発生回路３０Ｚまでが、Ｕ相ゲート信号発生回路ＰＧＵからＺ相ゲート信号発生回路ＰＧＺまでに置き換わり、図１０のＵ相ゲート回路ＧＵ１からＺ相ゲート回路ＧＺＮまでが、Ｕ相ゲート回路ＰＧＵ１からＺ相ゲート回路ＰＧＺＮまでに置き換わった点である。
【００３８】
ここで、Ｕ相に着目して説明すると、図１０の従来例では、Ｕ相パルス発生回路３０Ｕは、Ｕ相ゲート回路ＧＵ１からＵ相ゲート回路ＧＺＮに対して一括して同じゲートパルスを出力する。
【００３９】
これに比べて、図５の本発明では、Ｕ相ゲート信号発生回路ＰＧＵは、Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮまでに対して、同期電源３００（図示していない）の位相制御周期毎にパルス発生回路３０２Ｇがゲート信号を発生し、ループカウンタ３０２−Ｊが１からＮまで選択信号を出力する。この選択信号とゲート信号をＡＮＤ回路３０２−１からＡＮＤ回路３０２−ＮのＡＮＤを取ることで、Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮへ順次１つずつ選択してゲート信号を出力する。
【００４０】
Ｕ相ゲート回路ＰＧＵ１からＵ相ゲート回路ＰＧＵＮはゲート信号を受けると、Ｕ相ＩＥＧＴのＥＵ１からＵ相ＩＥＧＴのＥＵＮを導通させ、それぞれＵ相ＩＥＧＴ電流ＩＵ１からＵ相ＩＥＧＴ電流ＩＵＮが流れる。これらのＩＥＧＴ導通電流の合計がＵ相電流ＩＵとなる。図６は、Ｕ相アームの電流分布を位相制御周期毎に示したものである。周期１ではＵ相電流ＩＵはＵ相ＩＥＧＴ電流ＩＵ１のみとなり、周期２ではＵ相ＩＥＧＴ電流ＩＵ２のみとなる。
【００４１】
上記構成に基づいて、各相のゲート駆動回路は、位相制御周期毎に順次１つのＩＥＧＴを選択しゲート信号を出力することで、並列使用されたＩＥＧＴのうち１つだけ導通することになり、このとき選択されたＩＥＧＴの電流が相電流となるため、並列使用されたＩＥＧＴそれぞれの平均電流はすべて相電流の１／Ｎであり、電流分担を平衡にすることができる。
【００４２】
以上説明したように本実施例によれば、位相制御周期毎に並列使用したＩＥＧＴを１つずつ順次導通するようにしたので、並列使用したＩＥＧＴの電圧・電流特性がそれぞれ一致していなくても、並列使用したＩＥＧＴの電流分担を理論的には完全に平衡にできる。
【実施例３】
【００４３】
以下、本発明の実施例３について図面を参照して説明する。  
図７は、本発明の実施例３を示す制御装置の構成図である。同期電源３００を整流器３０４で直流電圧に変換し、ＰＷＭ制御回路３０３を用いて、ゲート信号発生回路ＰＧ１からゲート信号発生回路ＰＧＮへゲート信号を出力し、ゲート信号発生回路ＰＧ１からゲート信号発生回路ＰＧＮは、ＩＧＢＴのＥ１からＩＧＢＴのＥＮへ増幅されたゲート信号を出力する。このＰＷＭ制御された直流電源に負荷３０６が接続されている。また、ゲートブロック時のＩＧＢＴ保護のためにフライホイールダイオード３０５が接続される。
【００４４】
図８は、ＰＷＭ制御回路３０３とＩＧＢＴの接続を詳細に示した図である。  
ゲート信号発生回路ＰＧ１からＰＧＮは、ＰＷＭ制御周期毎にゲート信号発生回路３０３Ｇがゲート信号を発生し、ループカウンタ３０３−Ｊが１からＮまで選択信号を出力する。このゲート信号と選択信号とのＡＮＤを取ることで、ゲート回路ＰＧ１からゲート回路ＰＧＮへ順次１つずつ選択してゲート信号を出力する。ゲート回路ＰＧ１からゲート回路ＰＧＮはゲート信号を受けるとＩＧＢＴのＥＵ１からＩＧＢＴのＥＵＮを導通させ、それぞれＩＧＢＴ電流ＩＵ１からＩＧＢＴ電流ＩＵＮが流れる。これらのＩＧＢＴ導通電流の合計が電流ＩＵとなる。
【００４５】
上記構成に基づいて、ゲート駆動回路は、ＰＷＭ制御周期毎に順次１つのＩＧＢＴを選択し、ゲート信号を出力することで、並列使用されたＩＧＢＴのうち１つだけ導通することになり、このとき選択されたＩＧＢＴの電流のみが負荷電流となるため、並列使用されたＩＧＢＴそれぞれの平均電流はすべて負荷電流の１／Ｎであり、電流分担を平衡にすることができる。
【００４６】
以上説明したように、本実施例によれば、ＰＷＭ制御周期毎に並列使用したＩＧＢＴのうち１つずつ順次導通するようにしたので、並列使用したＩＧＢＴの電圧・電流特性がそれぞれ一致していなくても、並列使用したＩＧＢＴの電流分担を理論的には完全に平衡にできる。
【産業上の利用可能性】
【００４７】
並列使用電力半導体の制御装置において、各半導体を制御周期毎に順次１つずつ選択して導通させることにより、個々の電力半導体の平均電流を一致させて、電流分担を平衡にすることができるので、半導体の種類に関わらず、種々の並列使用電力半導体を用いた装置に応用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す電力半導体の制御装置の構成図
【図２】本発明の実施例１を示す同期制御回路の構成図
【図３】本発明の実施例１を示すＵ相アームの電流分布図
【図４】本発明の実施例２を示す電力半導体の制御装置の構成図
【図５】本発明の実施例２を示す同期制御回路の構成図
【図６】本発明の実施例２を示すＵ相アームの電流分布図
【図７】本発明の実施例３を示す電力半導体の制御装置の構成図
【図８】本発明の実施例３を示すＰＷＭ制御回路の構成図
【図９】従来例を示す電力半導体の制御装置の構成図
【図１０】従来例を示すＵ相アームの構成図
【図１１】従来例を示すＵ相アームの電流分布図
【図１２】電力半導体の熱抵抗相関図
【符号の説明】
【００４９】
300…同期電源、301，302…同期制御回路、303…ＰＷＭ制御回路、304…整流器、305…フライホイールダイオード、306…負荷、307…同期制御回路、
30U…Ｕ相ゲートパルス発生回路、30V…V相ゲートパルス発生回路、30W…W相ゲートパルス発生回路、30X…X相ゲートパルス発生回路、30Y…Y相ゲートパルス発生回路、30Z…Z相ゲートパルス発生回路、
GU1…サイリスタTU1のゲート回路、GU2…サイリスタTU2のゲート回路、GUN…サイリスタTUNのゲート回路、GV1…サイリスタTV1のゲート回路、GV2…サイリスタTV2のゲート回路、GVN…サイリスタTVNのゲート回路、GW1…サイリスタTW1のゲート回路、GW2…サイリスタTW2のゲート回路、GWN…サイリスタTWNのゲート回路、GX1…サイリスタTX1のゲート回路、GX2…サイリスタTX2のゲート回路、GXN…サイリスタTXNのゲート回路、GY1…サイリスタTY1のゲート回路、GY2…サイリスタTY2のゲート回路、GYN…サイリスタTYNのゲート回路、GZ1…サイリスタTZ1のゲート回路、GZ2…サイリスタTZ2のゲート回路、GZN…サイリスタTZNのゲート回路、TU1，TU2，TUN…U相のサイリスタ、TV1，TV2，TVN…V相のサイリスタ、TW1，TW2，TWN…W相のサイリスタ、TX1，TX2，TXN…X相のサイリスタ、TY1，TY2，TYN…Y相のサイリスタ、TZ1，TZ2，TZN…Z相のサイリスタ、
FU1…サイリスタTU1のFUSE、FU2…サイリスタTU2のFUSE、FUN…サイリスタTUNのFUSE、FV1…サイリスタTV1のFUSE、FV2…サイリスタTV2のFUSE、FV3…サイリスタTVNのFUSE、FW1…サイリスタTW1のFUSE、FW2…サイリスタTW2のFUSE、FW3…サイリスタTWNのFUSE、FX1…サイリスタTX1のFUSE、FX2…サイリスタTX2のFUSE、FXN…サイリスタTXNのFUSE、FY1…サイリスタTY1のFUSE、FY2…サイリスタTY2のFUSE、FYN…サイリスタTYNのFUSE、FZ1…サイリスタTZ1のFUSE、FZ2…サイリスタTZ2のFUSE、FZN…サイリスタTZNのFUSE、
ＥU1，ＥU2，ＥUN…U相のＩＥＧＴ、ＥV1，ＥV2，ＥVN…V相のＩＥＧＴ、ＥW1，ＥW2，ＥWN…W相のＩＥＧＴ、ＥX1，ＥX2，ＥXN…X相のＩＥＧＴ、ＥY1，ＥY2，ＥYN…Y相のＩＥＧＴ、ＥＺ1，ＥＺ2，ＥＺＮ…Ｚ相のＩＥＧＴ、
PGU…Ｕ相パルス発生回路、PGＶ…Ｖ相パルス発生回路、PGＷ…Ｗ相パルス発生回路、PGＸ…Ｘ相パルス発生回路、PGＹ…Ｙ相パルス発生回路、PGＺ…Ｚ相パルス発生回路、
PGU1…サイリスタTU1のゲート回路、PGU2…サイリスタTU2のゲート回路、PGUN…サイリスタTUNのゲート回路、PGV1…サイリスタTV1のゲート回路、PGV2…サイリスタTV2のゲート回路、PGVN…サイリスタTVNのゲート回路、PGW1…サイリスタTW1のゲート回路、PGW2…サイリスタTW2のゲート回路、PGWN…サイリスタTWNのゲート回路、PGX1…サイリスタTX1のゲート回路、PGX2…サイリスタTX2のゲート回路、PGXN…サイリスタTXNのゲート回路、PGY1…サイリスタTY1のゲート回路、PGY2…サイリスタTY2のゲート回路、PGYN…サイリスタTYNのゲート回路、PGZ1…サイリスタTZ1のゲートト回路、PGZ2…サイリスタTZ2のゲート回路、PGZN…サイリスタTZNのゲート回路、
PG1…IGBT E1のゲート信号発生回路、PG2…IGBT E2のゲート信号発生回路、PGN…IGBT ENのケ゛ート信号発生回路、
E1…IGBT、E2…IGBT、EN…IGBT、
F1…IGBT E1のFUSE、F2…IGBT E2のFUSE、FN…IGBT ENのFUSE
301G，302G，303G…パルス発生回路、301-1,2,N，302-1,2,N，303-1,2,N…AND回路、301-J，302-J，303-J…ループカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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