(57)【要約】【課題】  電流駆動型のＥＬ表示装置において、列制御回路から出力される電流信号のばらつきを効率よく検出する。【解決手段】  画素回路８と列制御回路４との間にスイッチ５を設け、列制御回路４から出力される電流信号を該スイッチ５の切り替えによって共通出力線１３に総和電流Ｉｏｕｔとして出力する構造とし、列走査制御回路１においては、シフトレジスタ２の進みと、ゲート回路３からのサンプリング信号の出力タイミングとを独立して制御することにより、検査対象となる列制御回路４にのみ所定のサンプリング信号を入力してサンプリングを行い、電流信号を検出する。【選択図】      図１
2005173420.tif 000002
【特許請求の範囲】
【請求項１】
画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
データ線毎に、
該当映像信号のサンプリングを制御するサンプリング信号を出力する列走査制御回路と、
列走査制御回路から出力されたサンプリング信号によって、映像信号をサンプリングして各画素回路に入力する電流信号をデータ線に出力する列制御回路と、
該列制御回路から出力された電流信号の転送先を、共通出力線と画素回路に接続されたデータ線との間で切り替えるスイッチと、
を有し、
第１の期間において、上記各列走査制御回路が、第１の制御信号の入力によって順次サンプリング信号を出力し、上記スイッチが列制御回路と画素回路とを接続し、
第２の期間において、第２の制御信号の入力によって、任意の列走査制御回路が任意の期間にサンプリング信号を出力し、上記スイッチが全列制御回路と共通出力線とを接続し、各列制御回路から出力された電流信号を該共通出力線より総和電流として出力することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部より入力された映像信号に基づいて、各画素回路に表示に応じた電流信号を入力して画像を表示する表示装置、特に、エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置に関する。
【背景技術】
【０００２】
ＥＬ素子や液晶素子などを用いて構成されたフラットな表示装置においては、複数行、複数列に配置した画素を、行毎に走査線に、列毎にデータ線に共通に接続し、行走査回路より各走査線を選択すると同時に、列走査回路より各データ線に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせるマトリクス駆動が一般的である。
【０００３】
図９に、従来の電流駆動型ＥＬ表示装置の表示パネルの構成例を示す。図中、１は列走査制御回路、２はシフトレジスタ、３はゲート回路、４は列制御回路、６は表示部、８は画素回路、９はタイミング制御回路、１０は行走査制御回路、１１はデータ線、１２は走査線である。
【０００４】
図９において、列走査制御回路１はシフトレジスタ２とゲート回路３で構成され、当該表示パネル外部より入力されるクロック信号Ｋ、スタート信号ＳＰ、及びタイミング制御回路９より入力される制御信号Ｌｘにより、サンプリング信号ｓｐ（１）〜ｓｐ（ｎ）を順次列制御回路４に出力する。
【０００５】
列制御回路４には、列走査制御回路１から出力されたサンプリング信号ｓｐ（ｑ）（ｑ＝１〜ｎ）と、当該表示パネル外部より映像信号（点順次ＲＧＢビデオ電圧信号；Ｖｉｄｅｏ）、基準電圧信号ＲＥＦ、及び、タイミング制御回路９より制御信号Ｌａ，Ｌｂが入力される。各列制御回路４においては、サンプリング信号ｓｐ（ｑ）の入力タイミングに応じて、映像信号Ｖｉｄｅｏをサンプルホールドし、電圧−電流変換した電流信号ｉ（ｄａｔａ）をデータ線１１に出力する。
【０００６】
各列制御回路４は、サンプルホールド及び電圧−電流変換にかかる回路を２系統有し、各回路において行毎に相補的にサンプルホールドを行う。さらに、各列制御回路４から出力される電流信号ｉ（ｄａｔａ）は、映像信号Ｖｉｄｅｏを線順次化した信号である。
【０００７】
表示部６は、複数の画素回路８をｎ列×ｍ行に配置し、同一行の画素回路８は共通に走査線１２に接続し、同一列の画素回路８は共通にデータ線１１に接続されている。表示部６においては、各データ線１１への電流信号ｉ（ｄａｔａ）の出力に応じて、行走査制御回路１０より、各行の走査線１２に順次走査信号Ｐ１（ｒ），Ｐ２（ｒ）（ｒ＝１〜ｍ）が出力され、該当行の画素回路８において電流プログラミング動作が行われ、入力された電流信号ｉ（ｄａｔａ）が記憶され、該電流プログラミング動作終了後に記憶された電流信号ｉ（ｄａｔａ）のレベルに応じた電流がＥＬ素子に供給されて、該ＥＬ素子が所定の輝度で発光する。
【０００８】
図１０に、図９の列走査制御回路１の構成例を示す。
【０００９】
図１０の回路において、シフトレジスタ２はクロックドインバータによるフリップフロップの縦続接続により構成されている。図中のＫｂはクロック信号Ｋの極性反転信号であり、クロック信号Ｋ，Ｋｂが、縦続接続される隣接フリップフロップで互いに逆の入力となっている。ゲート回路３は、ＡＮＤゲートで構成されており、対応するシフトレジスタ２のフリップフロップ出力と、該フリップフロップの入力側クロックドインバータに入力されるクロック信号Ｋ，Ｋｂとは逆極性のクロック信号が入力される。
【００１０】
図１１に、図９の列制御回路４の構成例を示す。図中１１１は電圧電流変換回路、Ｍ１〜Ｍ８はトランジスタ、Ｃ１〜Ｃ４は容量である。尚、以下の説明において、トランジスタのソース、ドレイン、ゲートをそれぞれ、／Ｓ、／Ｄ、／Ｇと記載する。
【００１１】
図１１の回路において、入力された映像信号Ｖｉｄｅｏと基準電圧信号ＲＥＦはそれぞれ、Ｍ１／Ｓ，Ｍ２／Ｓ、及び、Ｍ５／Ｓ，Ｍ６／Ｓに入力される。ｓｐａ（ｑ），ｓｐｂ（ｑ）は、列走査制御回路１から出力されたサンプリング信号ｓｐ（ｑ）であり、図１１の回路のＭ１／Ｇ，Ｍ５／Ｇ、及び、Ｍ２／Ｇ，Ｍ６／Ｇに入力される。Ｍ１／Ｄ，Ｍ２／Ｄ，Ｍ５／Ｄ，Ｍ６／ＤにはそれぞれＣ１，Ｃ２，Ｃ３，Ｃ４が接続されるとともに、Ｍ３／Ｓ，Ｍ４／Ｓ，Ｍ７／Ｓ，Ｍ８／Ｓが接続される。Ｍ３／ＤとＭ４／Ｄ、及び、Ｍ７／ＤとＭ８／Ｄは各々接続されてｖ（ｄａｔａ）及びｖ（ＲＥＦ）として電圧電流変換回路１１１に入力される。電圧電流変換回路１１１には基準電流設定バイアスＶＢが入力され、制御信号Ｌａ及びＬｂに応じて電流信号ｉ（ｄａｔａ）を出力する
図１１の列制御回路４中の電圧電流変換回路１１１の構成例を図１３に示す。図中、Ｍ１〜Ｍ１０はトランジスタである。
【００１２】
図１３の回路において、第１のソースカップル回路Ｍ２，Ｍ３の各ドレインにＭ６／Ｄ，Ｍ７／Ｄが接続されており、Ｍ６，Ｍ７はそれぞれソースが接地され、ドレインとゲートが短絡されている。さらに、ソースが電源ＶＣＣに接続され、ゲートが基準電流バイアスＶＢに接続された第２の基準電流源として動作するＭ８を設け、Ｍ８／Ｄを第２のソースカップル回路Ｍ９，Ｍ１０のソースに接続し、Ｍ９／Ｇ及びＭ１０／Ｇを各々Ｍ７／Ｄ，Ｍ６／Ｄに接続する。そして、Ｍ１０／ＤからＭ４及びＭ５のカレントミラー回路を介して、電流データｉ（ｄａｔａ）を出力する。図１３において、Ｍ６及びＭ７の電流駆動能力をＭ９及びＭ１０より小さくするため、Ｍ６及びＭ７のゲート領域のＷ／Ｌ比を、Ｍ９及びＭ１０のゲート領域のＷ／Ｌ比より小さくしておく。このように設計された図１３の電圧電流変換回路の電圧電流変換特性を図１４に示す。当該回路によれば、電圧電流変換特性の線形性を崩すことなく、黒レベルＶ１における黒電流Ｉ１を小さくすることができる。
【００１３】
図１１の列制御回路４の動作を図１２のタイムチャートにより説明する。
【００１４】
時刻ｔ１において、制御信号Ｌａ，Ｌｂは各々Ｌ、Ｈに変化する。時刻ｔ１〜ｔ４間の有効期間において、サンプリング信号ｓｐａが発生する。時刻ｔ２〜ｔ３において、該当列のｓｐａ（ｑ）が発生し、この時点の映像信号Ｖｉｄｅｏ及び基準電圧信号ＲＥＦを容量Ｃ１及びＣ３にサンプリングして、時刻ｔ３以降ホールドする。時刻ｔ４において、制御信号Ｌａ，Ｌｂは各々Ｈ、Ｌに変化し、電圧電流変換回路１１１に入力されるｖ（ｄａｔａ）−ｖ（ＲＥＦ）はｄ１となり、時刻ｔ２〜ｔ３間にサンプリングされた映像信号Ｖｉｄｅｏに基づいた電流信号ｉ（ｄａｔａ）を、時刻ｔ４〜ｔ７の間、データ線１１に出力する。
【００１５】
時刻ｔ４〜ｔ７間の有効期間において、サンプリング信号ｓｐｂが発生し、時刻ｔ５〜ｔ６において、該当列のｓｐｂ（ｑ）が発生し、この時点の映像信号Ｖｉｄｅｏ及び基準電圧信号ＲＥＦを容量Ｃ２及びＣ４にサンプリングして、時刻ｔ６以降ホールドする。時刻ｔ７において、制御信号Ｌａ，Ｌｂは再びＬ、Ｈに変化し、電圧電流変換回路１１１に入力されるｖ（ｄａｔａ）−ｖ（ＲＥＦ）はｄ２となり、時刻ｔ５〜ｔ６間にサンプリングされた映像信号Ｖｉｄｅｏに基づいた電流信号ｉ（ｄａｔａ）を、時刻ｔ７以降、データ線１１に出力する。
【００１６】
上記ｔ１〜ｔ７間の動作をｔ７以降、繰り返し、映像信号Ｖｉｄｅｏは水平走査周期毎に更新される線順次信号に変換される。
【００１７】
図１５に、図９の画素回路８の構成例を示す。図中、１５１はＥＬ素子、Ｍ１〜Ｍ４はトランジスタ、Ｃ１は容量である。
【００１８】
図１５の画素回路８は、電流設定方式の構成例であり、走査線１２より走査信号Ｐ１（ｒ），Ｐ２（ｒ）（ｒ＝１〜ｍ）が、データ線１１より電流信号ｉ（ｄａｔａ）が入力される。Ｍ４／Ｄは接地されたＥＬ素子１５１の電流注入端子に接続されている。当該画素回路８の動作を図１６のタイムチャートにより説明する。
【００１９】
時刻ｔ０以前において、該当ｒ行のＰ１（ｒ），Ｐ２（ｒ）はＨ及びＬであるので、Ｍ２及びＭ３はともにオフであり、Ｍ４がオンであるため、容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によってＥＬ素子１５１に電流が注入され、これに応じて該ＥＬ素子１５１は発光している。時刻ｔ０において、該当ｒ行のＰ１（ｒ），Ｐ２（ｒ）がＬ、Ｈに変化するとともに、ｒ行目の電流信号ｉ（ｒ）が確定する。Ｍ２，Ｍ３がともにオンし、Ｍ４がオフするため、該当ｒ行のＥＬ素子１５１への電流注入は停止して、ＥＬ素子１５１は消灯する。さらに、Ｍ２に電流信号ｉ（ｒ）が供給されるため、これに応じてＭ２／Ｇ電圧が設定され、容量Ｃ１及びＭ１のゲート容量が充電される。電流信号ｉ（ｒ）が確定している時刻ｔ１において、Ｐ１（ｒ）は再びＨに変化してＭ２はオフとなり、Ｍ１／Ｇ電圧の設定動作が終了して保持動作に移行する。時刻ｔ２において、Ｐ２（ｒ）はＬに変化してＭ１への電流供給を停止するとともにＭ４がオンしてＭ１／Ｇ電圧で設定されたＭ１のドレイン電流がＥＬ素子１５１に注入され、ＥＬ素子１５１が発光を開始する。
【００２０】
アクティブマトリクス駆動する表示装置において、表示パネルはＴＦＴ回路までの製造工程で不良品の検査を行うことが望まれており、画素回路の検査を行うことを目的として、画素回路の駆動トランジスタの電流を、シフトレジスタ等の走査信号で開閉される点順次スイッチを介して共通線に出力して検査する方法が、特許文献１に開示されている。また、画素回路の駆動トランジスタのソースまたはドレインに接続されるデータドライバと、該駆動トランジスタのゲートに接続される走査線ドライバの不良を検査することを目的として、各データ線ドライバの出力をスイッチを介して共通線に出力する方法が特許文献２に開示されている。
【００２１】
さらに、アクティブマトリクス駆動のＥＬ表示装置は、列制御回路に含まれる電圧電流変換回路のトランジスタ特性ばらつきが列単位の輝度ばらつきとなり、縦縞の画像劣化となるため、映像信号レベルに対する電流変換出力を補正することが望まれており、電圧プログラミング型パネルにおける補正方法が特許文献３に開示されている。
【００２２】
【特許文献１】特開平９−２６５０６３号公報
【特許文献２】特公平８−２７４６３号公報
【特許文献３】特開２００２−２７８５１３公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
電流プログラミング型のＥＬ表示装置においては、図９に示したように、列制御回路４がデータ線１１に線順次化電流信号ｉ（ｄａｔａ）を出力し、一般にその１列あたりの電流値は数μＡ以下と非常に小さい。
【００２４】
先に示した特許文献１に開示された方法では、点順次動作する水平切り替えスイッチを介して電流信号を出力するため、非常に小さい１画素（列）の電流を共通線に出力しなければならず、共通線または外部の検出系回路まで含んだ経路の容量負荷を駆動するのに長時間が必要となってしまう。
【００２５】
また、特許文献２に開示された方法は、特定の画素回路において点順次動作の出力を共通線に出力したものであり、同一時間では１つのデータ線の画素情報を共通線に出力していることになるため、非常に小さな１画素（列）の電流を共通線に出力しなければならず、やはり長時間が必要になってしまう。
【００２６】
特許文献３に開示された技術は、電圧プログラミング型における画素回路の電力供給線の電流測定に関するものであるが、実動作時の電流測定素子が影響し、階調性を崩す原因となる。また、電流プログラミング型ＥＬ表示装置において映像信号を線順次化する場合には、階調性への影響の問題に加え、列制御回路の線順次化電流出力を測定することは、例えば図１３のＭ５のソースのみに電力を供給する電力線の電流を測定することになり、新たな電力線が必要となる。
【００２７】
本発明の課題は、上記問題を解決し、製造工程において、列制御回路や列制御回路による電圧−電流変換特性のばらつきを、簡易な構成によって高精度に、且つ短時間で検出する手段を提供し、表示のばらつきのない表示装置を提供することにある。
【課題を解決するための手段】
【００２８】
本発明は、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
データ線毎に、
該当映像信号のサンプリングを制御するサンプリング信号を出力する列走査制御回路と、
列走査制御回路から出力されたサンプリング信号によって、映像信号をサンプリングして各画素回路に入力する電流信号をデータ線に出力する列制御回路と、
該列制御回路から出力された電流信号の転送先を、共通出力線と画素回路に接続されたデータ線との間で切り替えるスイッチと、
を有し、
第１の期間において、上記各列走査制御回路が、第１の制御信号の入力によって順次サンプリング信号を出力し、上記スイッチが列制御回路と画素回路とを接続し、
第２の期間において、第２の制御信号の入力によって、任意の列走査制御回路が任意の期間にサンプリング信号を出力し、上記スイッチが全列制御回路と共通出力線とを接続し、各列制御回路から出力された電流信号を該共通出力線より総和電流として出力することを特徴とする表示装置。
【発明の効果】
【００２９】
本発明によれば、列制御回路出力電流を共通出力線に出力できるようにすることにより、列制御回路からの出力電流値を比較的大きな総和電流値として検出することが可能な構成にできる。そのため、外部容量負荷のドライブ能力を上げ、上記電流値の検出時間を短縮することができる。さらに、シフトレジスタの進みと該シフトレジスタを含む列制御回路からのサンプリング信号の出力とを独立して制御するため、必要な列制御回路のみサンプリングを行い、他の列制御回路ではサンプリング動作を省略することができるため、検出時間を大幅に短縮することができる。よって、本発明によれば、表示装置製造工程におけるＴＦＴパネルの検査時間、輝度ムラ補正のための電流ばらつき検出時間を大幅に短縮し、製造コストを削減して、高画質の画像表示が可能な表示パネルをより安価に提供することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の表示装置は、サンプリング信号を出力する列走査制御回路において、第１の制御信号と第２の制御信号を切り替えて入力しうるように構成し、第１の制御信号が入力される第１の期間においては、従来と同様の列毎に順次サンプリング信号を出力する構成とし、第２の制御信号が入力される第２の期間においては、任意の列走査制御回路において、任意の期間にサンプリング信号が出力されるように構成したことに特徴を有する。即ち、本発明にかかる列走査制御回路においては、第２の期間において、各シフトレジスタを独立に動作させる。さらに、本発明においては、映像信号をサンプリングする列制御回路と画素回路との間にスイッチを設け、該スイッチの切り替えによって、上記第１の期間においては、列制御回路から出力された電流信号をそのまま画素回路に転送するが、第２の期間においては、全てのデータ線を共通出力線に接続し、列制御回路から出力された電流信号を総和電流として出力する。
【００３１】
上記構成により、本発明においては、通常の表示駆動時には、上記第１の期間の動作を行うが、列制御回路のばらつき等を検査する際には、上記第２の期間の動作を行う。従来、同様の検査を行う場合には、シフトレジスタが順次動作することから、１列のデータ線のみから電流信号を取り出すか、或いは、１列のデータ線にのみ所定のレベルの電流信号が出力されるような映像信号を列制御回路に供給し、サンプリング動作は全ての列制御回路で行っていた。本発明においては、上記したように、各シフトレジスタを独立して動作させるため、検査対象の列制御回路のみサンプリング動作を行い、検査対象でない列制御回路のサンプリング動作を省略することができる。即ち、省略したサンプリング動作にかかる期間分、検査にかかる時間を短縮することができる。
【００３２】
図１に、本発明の表示装置の一実施形態のＥＬ表示パネルの構成例を示す。図中、５，７はスイッチ、１３は共通出力線であり、図９と同じ部材には同じ符号を付した。図９の従来の表示パネルとの違いを説明する。
【００３３】
図１において、スイッチ７の共通端子はシフトレジスタ２のクロック入力端子に接続され、被選択端子の一方には、従来同様のクロック信号Ｋ（第１の制御信号）が、他方には制御信号Ｋｔｅｓｔ（第２の制御信号）が入力される。スイッチ７は、制御信号Ｔ１＝Ｌの時（第１の期間）にクロック信号Ｋを、Ｔ１＝Ｈの時（第２の期間）にＫｔｅｓｔを選択してシフトレジスタ２に入力させる。
【００３４】
さらに、図１において、列制御回路４と画素回路８との間には、スイッチ５が配置され、その共通端子が、各列制御回路４の出力側に接続され、被選択端子の一方が画素回路８に接続されたデータ線１１に、他方が共通出力線１３に接続されている。スイッチ５は、制御信号Ｌｙ＝Ｌの時（第１の期間）に各列制御回路４をデータ線１１に接続し、Ｌｙ＝Ｈの時（第２の期間）に全列制御回路４を共通出力線１３に接続する。
【００３５】
図２に、図１の列走査制御回路１の構成例を示す。
【００３６】
図２の回路が、図１０の従来の列走査制御回路と異なる点は、ＡＮＤゲート回路が３入力となっており、２入力ＮＡＮＤゲートが追加されている点である。２入力ＮＡＮＤゲートの一方の入力端子には、制御信号Ｔ１が入力され、他方の入力端子には各列のシフトレジスタの出力が入力される。また、ＮＡＮＤゲートの出力端子は、前段のＡＮＤゲートの入力端子に接続されている。
【００３７】
図２の回路において、制御信号Ｔ１＝Ｌの時、ＮＡＮＤゲートの出力は、もう一方の入力に係わらずＨであるので、当該回路においては、図１０の回路と全く同じ動作を行う。即ち、通常の表示動作である。
【００３８】
図２の回路において、制御信号Ｔ１＝Ｈの時、シフトレジスタ２においては、制御信号Ｔ１によって制御されるスイッチ７より制御信号Ｋｔｅｓｔが入力される。クロックドインバータにより構成されるシフトレジスタ２は、スタート信号ＳＰの入力後、シフトを制御する制御信号Ｋｔｅｓｔの立ち上がり、立ち下がりに応じてシフトレジスト信号Ｈ（ｑ）を出力する。列走査制御回路１の出力はＡＮＤゲート出力であり、制御信号Ｔ１がＬの時は、該当列のシフトレジスタ出力がＨの期間において、クロック信号Ｋ、Ｋｂに応じたパルスが出力される。制御信号Ｔ１＝Ｈの時は、該当列のシフトレジスタ出力がＨ、且つ、１つ後段のシフトレジスタ出力がＬの期間においてクロック信号Ｋ，Ｋｂに応じたパルスが出力される。
【００３９】
以上の構成により、制御信号Ｔ１＝Ｌの第１の期間においては、シフトレジスタ２と列走査制御回路１の出力のタイミングは、同一のクロック信号Ｋ，Ｋｂにより制御され、第ｑ列のサンプリング信号の立ち下がりと同時に、第ｑ＋１列のサンプリング信号出力が立ち上がり、第ｑ列目の列制御回路４において、第ｑ列目の映像信号Ｖｉｄｅｏのサンプリング及び電圧−電流変換動作後、第ｑ＋１列目のサンプリング信号出力の立ち上がりにおいて、第ｑ＋１列目の列制御回路４は、第ｑ＋１列目の映像信号サンプリング及び電圧−電流変換動作を開始する。
【００４０】
また、制御信号Ｔ１＝Ｈの第２の期間においては、シフトレジスタ２の進みと、列走査制御回路１の出力タイミングを独立に制御可能となるため、第ｑ列の列走査制御回路１の出力の立ち下がりにおいて、第ｑ＋１列目の列走査制御回路１の出力の立ち上がりが発生することはなく、第ｑ列目の映像信号サンプリング及び電圧−電流変換動作後、第ｑ＋１列目の列制御回路４は、サンプリング信号の入力待機状態でいることができる。
【００４１】
図１の列制御回路４の構成例を図３に示す。図中、ＭＮ１ａ〜ＭＮ５ａ，ＭＮ１ｂ〜ＭＮ５ｂはｎ型トランジスタ、ＭＰ１ａ，ＭＰ１ｂはｐ型トランジスタ、Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂは容量、ＶＣＣは電源であり、点線で囲まれたｇｍａとｇｍｂは同じ構成の電圧電流変換回路である。図３の列制御回路の動作において、前記列走査制御回路の出力サンプリング信号は、図２に図示しないＯＲ回路によってブランキング信号ＢＬが選択的に論理加算される。
【００４２】
図３の構成において、ＭＮ１ａはｇｍａ回路のサンプリングスイッチ、ＭＮ１ｂはｇｍｂ回路のサンプリングスイッチである。サンプリングスイッチＭＮ１ａ，ＭＮ１ｂのゲートには、それぞれサンプリング信号ｓｐａ（ｑ），ｓｐｂ（ｑ）が入力される。ＭＮ１ａ，ＭＮ１ｂのソース（またはドレイン）は映像信号Ｖｉｄｅｏが入力される。ＭＮ１ａ，ＭＮ１ｂのドレイン（またはソース）は、それぞれｇｍａ，ｇｍｂの容量Ｃ１ａ，Ｃ１ｂの一端に接続されている。以下、ｇｍａについて説明する。
【００４３】
Ｃ１ａの他端は、一方が接地された容量Ｃ２ａの他端に接続されると同時に、ソースが接地されているＭＮ２ａのゲートに接続されている。ＭＮ２ａのゲート−ドレイン間を接続するＭＮ３ａのゲートには、制御信号ＢＬａが入力される。ＭＮ２ａ／ＤはさらにＭＮ４ａ，ＭＮ５ａに接続されており、ＭＮ４ａ／Ｇに入力される制御信号ＬＤａに応じて、ダイオード接続されたＭＰ１ａを介して電源ＶＣＣとの間の経路を形成する。また、ＭＮ２ａ／Ｄは、制御信号Ｌｂでオン・オフを制御されるＭＮ５ａを介してデータ線１１に接続されている。
【００４４】
図３の回路の動作を図４のタイムチャートにより説明する。尚、トランジスタのゲート−ソース間電圧をＶｇｓ（ｘ）、ドレイン電流をＩｄ（ｙ）と記す（ｘ、ｙはトランジスタ番号）。
【００４５】
時刻ｔ０〜ｔ１間において、ＭＮ１ａ，ＭＮ３ａ，ＭＮ４ａがオンとなり、ＭＮ５ａがオフとなる。この状態において、映像信号Ｖｉｄｅｏには基準電位Ｖｒｅｆが設定されていて、ＭＮ２ａはダイオード接続されているため、ＭＮ２ａのゲート電圧は、
ＶＣＣ−Ｖｇｓ（ＭＰ１ａ）＝Ｖｇｓ（ＭＮ２ａ）＋ＧＮＤ    （１）
の関係である、スレッシュ電圧Ｖｔｈ以上の電圧Ｖ１ａとなる。
【００４６】
時刻ｔ１〜ｔ２間において、ＭＮ１ａ，ＭＮ３ａがオンとなり、ＭＮ４ａ，ＭＮ５ａがオフとなる。この状態において、映像信号Ｖｉｄｅｏには変更はなく、基準電位Ｖｒｅｆが設定されていて、ＭＮ２ａのドレイン電流の電流供給経路は、ＭＮ３ａを介し、ＭＮ２ａのゲートが接続されたＣ１ａ，Ｃ１ｂとなる。Ｖｇｓ（ＭＮ２ａ）は、Ｉｄ（ＭＮ２ａ）による容量Ｃ１ａ，Ｃ２ａが放電されるため、Ｉｄ（ＭＮ２ａ）＝０になるまで降下する。時刻ｔ１〜ｔ２間の時間が十分であれば、Ｉｄ（ＭＮ２ａ）＝０または、Ｉｄ（ＭＮ２ａ）≒０となり、Ｖｇｓ（ＭＮ２ａ）はスレッシュ電圧Ｖｔｈまたはスレッシュ電圧Ｖｔｈに非常に近い電圧となる。よって、時刻ｔ１〜ｔ２間の動作をＶｔｈリセット動作とする。このＶｔｈリセット動作終了時のＭＮ２ａゲート電圧をＶｔとする。
【００４７】
時刻ｔ２〜ｔ３間において、ＭＮ１ａ，ＭＮ３ａ，ＭＮ４ａ，ＭＮ５ａはオフとなり、Ｖｇｓ（ＭＮ２ａ）はＶｔｈリセット動作終了の状態を保持する。
【００４８】
時刻ｔ３〜ｔ４間において、ＭＮ４ａはオンし、ＭＮ１ａ，ＭＮ３ａ，ＭＮ５ａがオフであり、Ｖｇｓ（ＭＮ２ａ）は、Ｖｔｈリセット動作終了の状態を保持し、ドレイン電流Ｉｄ（ＭＮ２ａ）＝０である。
【００４９】
時刻ｔ４〜ｔ５間において、ＭＮ１ａ，ＭＮ４ａはオンし、ＭＮ３ａ，ＭＮ５ａはオフであり、映像信号Ｖｉｄｅｏの入力端子には、該当する列に表示する映像電圧信号が入力され、サンプリング動作が行われる。サンプリング動作が十分定常状態に収束した時刻ｔ５において、Ｖｇｓ（ＭＮ２ａ）は、Ｖｉｄｅｏ入力レベルＶ（Ｖｉｄｅｏ）と、Ｖｔｈリセット動作時のＶｉｄｅｏ入力レベルＶｒｅｆに応じて、
【００５０】
【数１】
2005173420.tif 000003
となり、電圧−電流変換結果ｉ（ｄａｔａ）となるＭＮ２ａのドレイン電流は、Ｖｔ＝Ｖｔｈであるので、
【００５１】
【数２】
2005173420.tif 000004
β＝μ・Ｃｏｘ
μ：移動度、Ｃｏｘ：ゲート酸化膜容量、Ｗ：ゲート幅、Ｌ：ゲート長
となる。ドレイン電流Ｉｄ（ＭＮ２ａ）は、Ｖｔｈリセット動作時のＶｉｄｅｏ入力電圧と差電圧の二乗に応じた電流に変換される。また、各列及びｇｍａ−ｇｍｂによる電圧−電流変換ばらつきは、βが支配的となることが上記式（３）よりわかる。
【００５２】
時刻ｔ５〜ｔ６間においては、時刻ｔ３〜ｔ４間と同様の状態であり、ＭＮ２ａのドレイン電流は、時刻ｔ５の状態を保持する。
【００５３】
時刻ｔ６〜ｔ１２間においては、ＭＮ５ａがオンし、ＭＮ１ａ，ＭＮ３ａ，ＭＮ４ａがオフであり、ＭＮ２ａのドレインは、ＭＮ５ａを介して、データ線１１に接続されている。この時、Ｉｄ（ＭＮ２ａ）は時刻ｔ５の状態を保持している。ｇｍｂは時刻ｔ６〜ｔ１２間において、ｇｍａの時刻ｔ０〜ｔ６と同様の動作を行う。
【００５４】
以上の動作によって、列制御回路４においては、ｇｍａ，ｇｍｂがそれぞれ相補的にサンプリングホールドを担当し、映像信号Ｖｉｄｅｏを電圧−電流変換した線順次電流ｉ（ｄａｔａ）をデータ線１１に出力する。
【００５５】
次に、制御信号Ｌｙ＝Ｈの時の動作を図５のタイムチャートにより説明する。
【００５６】
制御信号Ｌｙは、外部より入力される制御信号Ｔ１により制御され、Ｔ１＝Ｌの時、Ｌｙ＝Ｌで、Ｔ１＝Ｈの時、Ｌｙ＝Ｈである。Ｔ１＝Ｈとなると、シフトレジスタ２のクロック入力端子には、制御信号Ｋｔｅｓｔが入力される。
【００５７】
図５において、時刻ｔ０以前に、スタート信号ＳＰ及び制御信号ＫｔｅｓｔがいずれもＨとなることによって、第１列のシフトレジスタ２の出力Ｈ（１）＝Ｈとなり、第２列目のシフトレジスタ２は出力Ｈ（２）＝Ｈとなるための、Ｋｔｅｓｔ＝Ｈの入力待機状態である。
【００５８】
時刻ｔ０〜ｔ１間において、ブランキング信号ＢＬ＝Ｈ、次いでクロック信号Ｋ＝Ｈが入力されると、第１列のサンプリング信号ｓｐａ（１）には、ブランキング信号ＢＬ＝Ｈ入力期間にＶｔｈリセット動作用パルス、及び、クロック信号Ｋ＝Ｈ入力期間に映像信号Ｖｉｄｅｏサンプリング用パルスがそれぞれ出力される。第１列目以外のサンプリング信号ｓｐａ（２）〜ｓｐａ（ｎ）には、ブランキング信号ＢＬ＝Ｈ入力期間に、Ｖｔｈリセット動作用のパルスのみが出力される。
【００５９】
時刻ｔ１〜ｔ２間において、ブランキング信号ＢＬ＝Ｈ、次いでクロック信号Ｋ＝Ｈが入力されると、第１列のサンプリング信号ｓｐｂ（１）には、ブランキング信号ＢＬ＝Ｈ入力期間にＶｔｈリセット動作用パルス、及び、クロック信号Ｋ＝Ｈ入力期間に映像信号Ｖｉｄｅｏサンプリング用パルスがそれぞれ出力される。第１列目以外のサンプリング信号ｓｐｂ（２）〜ｓｐｂ（ｎ）には、ブランキング信号ＢＬ＝Ｈ入力期間に、Ｖｔｈリセット動作用のパルスのみが出力される。また、第１列目の列制御回路４からは、時刻ｔ０〜ｔ１間にｇｍａによりサンプリングされた第１列目の線順次電流ｉ（ｄａｔａ）が出力され、第２列目〜第ｎ列目の列制御回路４からは、該当するｇｍａのＶｔｈリセット電流即ちゼロ電流が出力される。Ｔ１＝Ｈにおいては、図１のスイッチ５が、全列制御回路４からの出力電流を共通出力線１３に出力するように切り替えられているため、共通出力線１３には、第１列目の線順次電流ｉ（ｄａｔａ）と、第２列目〜第ｎ列目のゼロ電流の総和電流がＩｏｕｔとして出力される。
【００６０】
時刻ｔ２〜ｔ３間において、ブランキング信号ＢＬ＝Ｌ、クロック信号Ｋ＝Ｌ、制御信号Ｋｔｅｓｔ＝Ｌの状態で、制御信号Ｔ２＝Ｈが入力されると、通常の表示駆動動作とは異なり、制御信号Ｌａ，ＬｂがいずれもＨとなり、図３のｇｍａ，ｇｍｂはそれぞれ、第１列目については時刻ｔ０〜ｔ１間、ｔ１〜ｔ２間に映像信号Ｖｉｄｅｏよりサンプリングした電流ｉ（ｄａｔａ）、及び、第２列目〜第ｎ列目についてはＶｔｈリセット電流（ゼロ電流）をホールドして共通出力線１３に出力する。
【００６１】
時刻ｔ３〜ｔ６間において、Ｋｔｅｓｔ＝Ｈが入力されると、シフトレジスタ２は１段進み、第２列目がアクティブとなり、ｔ０〜ｔ３間の第１列目の列制御回路１と同様の動作を、第２列目の列制御回路１が行う。具体的に説明する。
【００６２】
時刻ｔ３〜ｔ４間において、ブランキング信号ＢＬ＝Ｈ、次いでクロック信号Ｋ＝Ｈが入力されると、第２列のサンプリング信号ｓｐａ（２）には、ブランキング信号ＢＬ＝Ｈ入力期間にＶｔｈリセット動作用パルス、及び、クロック信号Ｋ＝Ｈ入力期間に映像信号Ｖｉｄｅｏサンプリング用パルスがそれぞれ出力される。第２列目以外のサンプリング信号ｓｐａ（１），ｓｐａ（３）〜ｓｐａ（ｎ）には、ブランキング信号ＢＬ＝Ｈ入力期間に、Ｖｔｈリセット動作用のパルスのみが出力される。
【００６３】
また、当該期間には、時刻ｔ１〜ｔ２間にｇｍｂによりサンプリングされた第１列目の線順次電流ｉ（ｄａｔａ）、及び、第２列目〜第ｎ列目のｇｍｂのＶｔｈリセット電流（ゼロ電流）の総和電流が共通出力線１３に出力されている。
【００６４】
時刻ｔ４〜ｔ５間において、ブランキング信号ＢＬ＝Ｈ、次いでクロック信号Ｋ＝Ｈが入力されると、第２列のサンプリング信号ｓｐｂ（２）には、ブランキング信号ＢＬ＝Ｈ入力期間にＶｔｈリセット動作用パルス、及び、クロック信号Ｋ＝Ｈ入力期間に映像信号Ｖｉｄｅｏサンプリング用パルスがそれぞれ出力される。第２列目以外のサンプリング信号ｓｐｂ（１），ｓｐｂ（３）〜ｓｐｂ（ｎ）には、ブランキング信号ＢＬ＝Ｈ入力期間に、Ｖｔｈリセット動作用のパルスのみが出力される。
【００６５】
また、当該期間には、時刻ｔ３〜ｔ４間にｇｍａによりサンプリングされた第２列目の線順次電流ｉ（ｄａｔａ）、及び、第１列目と第３列目〜第ｎ列目のｇｍａのＶｔｈリセット電流（ゼロ電流）の総和電流が共通出力線１３に出力されている。
【００６６】
時刻ｔ５〜ｔ６間において、ブランキング信号ＢＬ＝Ｌ、クロック信号Ｋ＝Ｌ、制御信号Ｋｔｅｓｔ＝Ｌの状態で、制御信号Ｔ２＝Ｈが入力されると、通常の表示駆動動作とは異なり、制御信号Ｌａ，ＬｂがいずれもＨとなり、図３のｇｍａ，ｇｍｂはそれぞれ、第２列目については時刻ｔ３〜ｔ４間、ｔ４〜ｔ５間に、映像信号Ｖｉｄｅｏよりサンプリングした電流ｉ（ｄａｔａ）、及び、第１列目，第３列目〜第ｎ列目についてはＶｔｈリセット電流（ゼロ電流）をホールドして共通出力線１３に出力する。
【００６７】
時刻ｔ６以降は、対象列を順次、第３列、第４列と、クロック信号Ｋの立ち上がり、立ち下がりに応じて進めながら、時刻ｔ０からの動作を繰り返す。
【００６８】
以上の動作により、図５のＩｏｕｔに示されるように、順次、
第１列目のｇｍａ出力電流と、他の列のｇｍａのＶｔｈリセット電流の総和電流
第１列目のｇｍａ，ｇｍｂ出力電流と、他の列のｇｍａ，ｇｍｂのＶｔｈリセット電流の総和電流
第１列目のｇｍｂ出力電流と、他の列のｇｍｂのＶｔｈリセット電流の総和電流
第２列目のｇｍａ出力電流と、他の列のｇｍａのＶｔｈリセット電流の総和電流
第２列目のｇｍａ，ｇｍｂ出力電流と、他の列のｇｍａ，ｇｍｂのＶｔｈリセット電流の総和電流
第２列目のｇｍｂ出力電流と、他の列のｇｍｂのＶｔｈリセット電流の総和電流
第３列目のｇｍａ出力電流と、他の列のｇｍａのＶｔｈリセット電流の総和電流
第３列目のｇｍａ，ｇｍｂ出力電流と、他の列のｇｍａ，ｇｍｂのＶｔｈリセット電流の総和電流
第３列目のｇｍｂ出力電流と、他の列のｇｍｂのＶｔｈリセット電流の総和電流
と、各タイミングにおいて列走査制御回路１の出力によって選択された列制御回路１の電圧−電流変換出力ｉ（ｄａｔａ）を、他の列のＶｔｈリセット電流との総和電流として共通出力線１３に出力することができ、Ｖｔｈリセット電流は、理想的にはゼロであるため、総和電流は１列ごとの電圧−電流変換出力を示すことになる。
【００６９】
また、通常、表示パネルには、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色に相当する例えば３本の映像信号Ｖｉｄｅｏが入力される。上記説明において、ＲＧＢ３本の映像信号Ｖｉｄｅｏに有効レベルを入力すれば、ｇｍａ，ｇｍｂの和電流を出力するタイミング（例えば、図５のｔ２〜ｔ３間）では、ｇｍａ，ｇｍｂのＲＧＢ分の計６回路分の電圧−電流変換出力ｉ（ｄａｔａ）を取り出すことができ、画素回路８に供給されるべき電流信号ｉ（ｄａｔａ）の６倍の電流をパネル外部に出力することにより、外部の容量性負荷のドライブ能力も６倍にでき、検出時間を短縮することができる。必要に応じて、例えばＲＧＢ３本の映像信号Ｖｉｄｅｏのうち、１本のみ有効レベルを印加し、他の２本には、Ｖｔｈリセット時の印加電圧を与えておけば、有効レベルを印加した系の列制御回路の出力のみを評価することもできる。
【００７０】
図６に、本発明の表示装置における列毎の電流信号のばらつきの補正のシステムを示す。図中、６１は表示パネル、６２は外部制御部、６３はＡ／Ｄコンバータ、６４，６６は演算回路、６５はメモリ、６７はＤＡＣである。
【００７１】
図６において、図５で説明したタイミング及び動作によって、制御信号Ｔ１＝Ｈにおいて、各列に同一レベルの映像信号Ｖｉｄｅｏを入力したときの各列制御回路４の出力電流ｉ（ｄａｔａ）をＩｏｕｔに出力させることができる。Ｉｏｕｔに出力された総和電流を、例えば抵抗によって電圧変換し、外部制御部６２に取り込み、演算回路６４において各列の電流値のばらつきを検出し、表示パネル６１における電流値が均一になるような映像信号Ｖｉｄｅｏに対する補正係数を算出し、各列補正係数をメモリ６５に格納する。補正係数は例えば、各列の電流値が検出した総和電流の最小値となるように、電流値が大きい列の映像信号Ｖｉｄｅｏを圧縮する係数を演算する。制御信号Ｔ１＝Ｌにおける通常の表示駆動において、外部制御部６２に入力されるデジタル映像信号Ｖｄａｔは、メモリ６５に格納された各列の補正係数に応じて演算回路６６において圧縮され、ＤＡＣ６７によってＤ／Ａ変換されたアナログの映像信号Ｖｉｄｅｏが表示パネル６１に出力される。
【００７２】
図７に、本発明の表示装置の製造時における列制御回路の検査システムを示す。図中、７１は検査装置であり、図６と同じ部材には同じ符号を付した。
【００７３】
図７において、図５で説明したタイミング及び動作によって、制御信号Ｔ１＝Ｈにおいて、各列に同一レベルの映像信号Ｖｉｄｅｏを入力したときの各列制御回路４の出力電流ｉ（ｄａｔａ）をＩｏｕｔに出力させることができる。Ｉｏｕｔに出力された総和電流を、例えば抵抗によって電圧変換し、検査装置７１に取り込み、演算回路６４において各列の電流値を検出し、前列の検出値の最大値、最小値、平均値を演算し、これらの値の比較によって、列制御回路の良否を判定する。例えば、任意の列のＲＧＢ及びｇｍａ，ｇｍｂの６回路分の電流信号と、その他の列のＶｔｈリセット電流の総和電流を検出する場合、（該当列の検出値／平均値）＜（５／６）の場合を不合格とする、（最大値／最小値）＜（６／５）で不合格とする、或いは、８０％＜（第ｑ列目の検出値／第ｑ＋１列目の検出値）＜１２０％以外を不合格とする、などである。判定基準は、各列の検出値、及び最大値、最小値、平均値によって様々に設定することができる。列制御回路４の６回路分以下の電流を検出する場合でも、第ｑ列目の検出において、１列分のサンプリング信号を出力すればよいので、全列分のサンプリング信号を出力させて、該当列以外のゼロ電流をサンプリングし、該当列及び電圧−電流結果を検出することに比べると、サンプリングに必要な時間は、例えば３２０列の表示パネルでは、１／３２０となる。検出時間は、例えば列制御回路の２回路分のサンプリング期間と列制御回路の総和電流の出力期間の和となる。従って、従来におけるサンプリング期間と総和電流の出力期間を同じとすると、本発明によればサンプリング期間が１／３２０となりほぼ無視できるため、検出時間を約１／３とすることができる。
【００７４】
図８に、本発明の表示装置を用いたデジタルビデオカメラ或いはデジタルスチルカメラの構成例を示す。図中８０はシステム全体、８１は撮影部、８２は映像信号処理部、８３は表示パネル、８５はメモリ、８６はＣＰＵ、８７は操作部である。
【００７５】
図８のシステムにおいては、撮影部８１で撮影した映像またはメモリ８５に記憶された映像を、映像信号処理部８２で信号処理し、表示パネル８３で見ることができる。ＣＰＵ８６では、操作部８７からの入力によって、撮影部８１、メモリ８５、映像信号処理部８６などを制御して、状況に適した撮影、記録、再生、表示を行う。映像信号処理部８２〜表示パネル８３間において、Ｉｏｕｔによる列電流の総和電流検出及び補正を行い、良好な画像を表示する。総和電流の検出（第２の期間）は、電源起動時または、垂直ブランキング期間など、画面に画像を表示しない期間に行う。
【００７６】
上記本発明の説明においては、画素回路がＥＬ素子を備えたＥＬ表示装置を例に挙げて述べたが、本発明の表示装置はこれに限定されるものではなく、電流プログラミング方式の表示装置であれば、好ましく適用される。
【図面の簡単な説明】
【００７７】
【図１】本発明の表示装置の一実施形態のＥＬ表示パネルの構成を示す図である。
【図２】図１の表示パネルの列走査制御回路の構成例を示す図である。
【図３】図１の表示パネルの列制御回路の構成例を示す図である。
【図４】図３の回路の動作のタイムチャートである。
【図５】図１，図３の回路の動作のタイムチャートである。
【図６】本発明の表示装置における列毎の電流信号のばらつきの補正のシステムを示す図である。
【図７】本発明の表示装置の製造時における列制御回路の検査システムを示す図である。
【図８】本発明の表示装置を用いたデジタルビデオカメラ或いはデジタルスチルカメラの構成例を示す図である。
【図９】従来の電流駆動型ＥＬ表示装置の表示パネルの構成例を示す図である。
【図１０】図９の表示パネルの列走査制御回路の構成例を示す図である。
【図１１】図９の表示パネルの列制御回路の構成例を示す図である。
【図１２】図１１の列制御回路の動作のタイムチャートである。
【図１３】図１１の列制御回路中の電圧電流変換回路の構成例を示す図である。
【図１４】図１３の電圧電流変換回路の電圧−電流変換特性を示す図である。
【図１５】図９の表示パネルの画素回路８の構成例を示す図である。
【図１６】図１５の画素回路の動作のタイムチャートである。
【符号の説明】
【００７８】
１  列走査制御回路
２  シフトレジスタ
３  ゲート回路群
４  列制御回路
５，７  スイッチ
６  表示部
８  画素回路
９  タイミング制御回路
１０  行走査制御回路
１１  データ線
１２  走査線
１３  共通出力線
６１  表示パネル
６２  外部制御回路
６３  Ａ／Ｄコンバータ
６４，６６  演算回路
６５  メモリ
６７  ＤＡＣ
７１  検査装置
８０  システム
８１  撮影部
８２  映像信号処理回路
８３  表示パネル
８５  メモリ
８６  ＣＰＵ
８７  操作部
１１１  電圧電流変換回路
１５１  ＥＬ素子
ＢＬ  ブランキング信号
ＢＬａ、ＢＬｂ  制御信号
Ｃ１〜Ｃ４，Ｃ１ａ，Ｃ２ａ，Ｃ１ｂ，Ｃ２ｂ  容量
Ｋ、Ｋｂ  クロック信号
ｇｍａ，ｇｍｂ  電圧電流変換回路
ｉ（ｄａｔａ）  電流信号
Ｉｏｕｔ  共通出力線出力
Ｋｔｅｓｔ  制御信号
ＬＤａ，ＬＤｂ  制御信号
Ｌｘ，Ｌｙ  制御信号
Ｌａ，Ｌｂ  制御信号
Ｍ１〜Ｍ８，ＭＮ１ａ〜ＭＮ５ａ，ＭＮ１ｂ〜ＭＮ５ｂ，ＭＰ１ａ，ＭＰ１ｂ  トランジスタ
Ｐ１（ｒ）、Ｐ２（ｒ）  走査信号
ＲＥＦ  基準電圧信号
ＳＰ  スタート信号
ｓｐ、ｓｐａ（ｑ）、ｓｐｂ（ｑ）  サンプリング信号
Ｔ１，Ｔ２制御信号，
ＶＢ  基準電流設定バイアス
ＶＣＣ  電源線
Ｖｄａｔ  デジタル映像信号
Ｖｉｄｅｏ  映像信号
【図１】
2005173420.tif 000005
【図２】
2005173420.tif 000006
【図３】
2005173420.tif 000007
【図４】
2005173420.tif 000008
【図５】
2005173420.tif 000009
【図６】
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【図７】
2005173420.tif 000011
【図８】
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【図９】
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【図１０】
2005173420.tif 000014
【図１１】
2005173420.tif 000015
【図１２】
2005173420.tif 000016
【図１３】
2005173420.tif 000017
【図１４】
2005173420.tif 000018
【図１５】
2005173420.tif 000019
【図１６】
2005173420.tif 000020