(57)【要約】【課題】  単一の回路構成により、９×７構成も、５×３構成も実現することのできるウェーブレット変換装置を提供する。【解決手段】  ウェーブレット変換装置は、所定の順序で入力する第１の入力信号と第２の入力信号とを加算する第１の加算器と、前記第１の加算器の出力に係数を乗算する第１の乗算器と、前記第１の加算器の出力に定数を加算する第２の加算器と、前記第１の加算器の出力と前記第２の加算器の出力とを切り換える第１のスイッチと、  前記第１のスイッチの出力を受け、係数を乗算する第２の乗算器と、前記第１の乗算器の出力と、前記第２の乗算器の出力とを切り換える第２のスイッチと、  前記第２のスイッチの出力に所定の順序の第３の入力信号を加算する第３の加算器と、を有するユニットを含む。【選択図】  図４
2005268908.tif 000002
【特許請求の範囲】
【請求項１】
所定の順序で入力する第１の入力信号と第２の入力信号とを加算する第１の加算器と、
前記第１の加算器の出力に係数を乗算する第１の乗算器と、
前記第１の加算器の出力に定数を加算する第２の加算器と、
前記第１の加算器の出力と前記第２の加算器の出力とを切り換える第１のスイッチと、
前記第１のスイッチの出力を受け、係数を乗算する第２の乗算器と、
前記第１の乗算器の出力と、前記第２の乗算器の出力とを切り換える第２のスイッチと、
前記第２のスイッチの出力に所定の順序の第３の入力信号を加算する第３の加算器と、
を有するユニットを含むウェーブレット変換装置。
【請求項２】
前記第１の入力信号と前記第２の入力信号とは連続する奇数番の入力信号であり、前記第３の入力信号は前記第１の入力信号と前記第２の入力信号の中間の偶数番の入力信号である請求項１記載のウェーブレット変換装置。
【請求項３】
前記第１のスイッチは、入力信号の偶奇によって入力を選択する請求項１または２記載のウェーブレット変換装置。
【請求項４】
前記第２の乗算器は、入力信号の偶奇によって係数を変化させる請求項１〜３のいずれか１項記載のウェーブレット変換装置。
【請求項５】
前記第２の乗算器の係数は１／２と１／４である請求項４記載のウェーブレット変換装置。
【請求項６】
前記第２の乗算器は、入力信号の桁を変更するシフト／フロア回路である請求項１〜５のいずれか１項記載のウェーブレット変換装置。
【請求項７】
前記第２のスイッチは、９×７構成の時、前記第１の乗算器の出力を選択し、５×３構成の時、前記第２の乗算器の出力を選択する請求項１〜６のいずれか１項記載のウェーブレット変換装置。
【請求項８】
前記第２の加算器の定数は２である請求項１〜７のいずれか１項に記載のウェーブレット変換装置。
【請求項９】
前記第１の加算器は、一方の入力にバッファメモリを備える請求項１〜８のいずれか１項記載のウェーブレット変換装置。
【請求項１０】
さらに前記ユニットと同一構成の他のユニットを有し、前記ユニットの第３の加算器の出力信号が、前記他のユニットの第１の加算器の入力信号となる請求項１〜９のいずれか１項記載のウェーブレット変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル画像信号のデータ圧縮技術に関し、特にウェーブレット変換に関する。
【背景技術】
【０００２】
画像、特に多値画像は非常に多くの情報を含んでおり、入力信号を蓄積、伝送する際にはデータ量が膨大であるという問題がある。このため、画像信号の蓄積、伝送に際しては、画像の持つ冗長性を省く、或いは画像の劣化が認識されにくい程度の簡単化を行うことでデータ量を圧縮する高能率符号化が行われる。
【０００３】
従来、ＪＰＥＧ規格では、画像データを８×８画素のブロックに分割し、各ブロックで離散コサイン変換（ＤＣＴ）を行って、ＤＣＴ係数に変換し、量子化し、さらにエントロピ符号化を行って、データ圧縮を行っている。量子化に於ける圧縮度を大きくすれば、データ圧縮度が大きくなる。量子化後の値の小さいデータを廃棄するので不可逆変換となる。ＤＣＴでは、ブロックごとにデータ圧縮を行うのでブロックの境界で所謂ブロック歪が現れることがある。
【０００４】
ＪＰＥＧ２０００では、量子化の前に行う変換処理としてウェーブレット変換が提案されている。ウェーブレット変換はブロック毎に処理を行うのではなく、入力データを連続的に処理する。このため、複合画像の劣化を視覚的に判りにくくすることができる。
【０００５】
図６Ａはウェーブレット変換装置の概略を示すブロック図である。入力信号Ｘは、ラスタスキャン形式の画像信号である。１連の画像信号は低域濾波器（ローパスフィルタ、ＬＰＦ）６１と高域濾波器（ハイパスフィルタ、ＨＰＦ）６２に供給され、それぞれウェーブレット変換係数の低周波成分Ｙ，高周波成分Ｙ−１を出力する。
【０００６】
図６Ｂは、ウェーブレット変換された画像信号を概略的に示す平面図である。ウェーブレット変換係数の低周波成分Ｌと高周波成分Ｈとは、それぞれ水平方向で分離された領域６５、６６に配列され、ウェーブレット変換係数の画面６４を構成する。
【０００７】
ウェーブレット変換は水平方向のみでなく、垂直方向にも行われる。垂直方向のウェーブレット変換によって、領域６５の水平方向低周波成分Ｌは、領域６５−１の水平垂直方向の低周波成分ＬＬと、領域６５−２の水平方向は低周波、垂直方向は高周波の成分ＬＨに分けられる。同様、領域６６の水平方向高周波成分Ｈは、領域６６−１の水平方向は高周波、垂直方向は低周波の成分ＨＬと、領域６６−２の水平垂直方向高周波の成分ＨＨに分けられる。
【０００８】
このようにして得た各成分に対してさらに周波数分解を行える。ウェーブレット変換を繰り返すことにより、画像信号内の周波数成分を所望の程度まで分解することができる。
【０００９】
ウェーブレット変換としては９×７構成と、５×３構成とが知られている。ウェーブレット変換においては１連の画像信号に対して高周波成分、低周波成分を抽出する演算が繰り返し行われる。演算装置を簡単化するため、後の演算に必要なウェーブレット係数を記憶装置に保持して、演算装置の構成を簡略化する提案（例えば特許文献１）や、縦横変換の回転ユニットを用い、同一構成の演算回路で縦方向、横方向のウェーブレット変換を行う提案（例えば特許文献２）などが行われている。
【００１０】
【特許文献１】特開２００１−２８５６４３号公報
【特許文献２】特開２００２−３５９８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ウェーブレット変換としては、９×７構成と５×３構成とが用いられるが、各構成において用いられるフィルターは、異なる構成を有する。従って、９×７構成と５×３構成とをともに実現できるウェーブレット変換装置を構成すると、その構成要素の数は増大し、構成が複雑化する。
【００１２】
本発明の目的は、単一の回路構成により、９×７構成も、５×３構成も実現することのできるウェーブレット変換装置を提供することである。
【００１３】
本発明の他の目的は、９×７構成のウェーブレット変換装置と、５×３構成のウェーブレット変換装置とをそれぞれ別個に構成するよりも、構成が簡単化でき、９×７構成も、５×３構成も実現することのできるウェーブレット変換装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の１観点によれば、所定の順序で入力する第１の入力信号と第２の入力信号とを加算する第１の加算器と、前記第１の加算器の出力に係数を乗算する第１の乗算器と、前記第１の加算器の出力に定数を加算する第２の加算器と、前記第１の加算器の出力と前記第２の加算器の出力とを切り換える第１のスイッチと、  前記第１のスイッチの出力を受け、係数を乗算する第２の乗算器と、前記第１の乗算器の出力と、前記第２の乗算器の出力とを切り換える第２のスイッチと、  前記第２のスイッチの出力に所定の順序の第３の入力信号を加算する第３の加算器と、を有するユニットを含むウェーブレット変換装置が提供される。
【発明の効果】
【００１５】
９×７構成のウェーブレット変換装置も、５×３構成のウェーブレット変換装置も実現でき、それぞれ別個に構成するよりも、構成を簡単化することができる。
【発明を実施するための最良の形態】
【００１６】
まず、９×７構成のウェーブレット変換装置について説明する。図１Ａの９×７構成のウェーブレット変換装置のリフティング構造を示すブロック図である。入力信号Ｘは分類ユニット１１に供給され、奇数番目と偶数番目とが分類され、奇数信号線路Ｘｏ上に奇数番目の信号Ｘ２ｎ＋１が、偶数信号線路Ｘｅ上に偶数番目の信号Ｘ２ｎが供給される。
【００１７】
奇数信号線路Ｘｏには、加算器１３が接続される。偶数信号線路Ｘｅには、乗算器１２と加算器１５とが並列に接続される。乗算器１２は、係数αを乗算し、その出力を加算器１３に供給する。加算器１３は、奇数番目の入力信号Ｘ２ｎ＋１と、係数αを乗算した偶数番目の入力信号Ｘ２ｎ・αとを入力し、加算した信号Ｄ２ｎ＋１出力する。加算器１３の出力信号は、乗算器１４と加算器１７とに供給される。
【００１８】
加算器１５は、偶数番目の入力信号Ｘ２ｎと、係数βを乗算した信号Ｄ２ｎ＋１とを入力し、加算した出力Ｅ２ｎを出力する。加算器１５の出力信号は、乗算器１６と加算器１９とに供給される。乗算器１６は、加算器１５の出力信号Ｅ２ｎに、係数γを乗算し、Ｅ２ｎ・γを加算器１７に供給する。加算器１７は、加算器１３の出力信号Ｄ２ｎ＋１と、乗算器１６の出力信号Ｅ２ｎ・γとを入力し、加算した信号Ｈ２ｎ＋１を出力する。加算器１７の出力信号は、乗算器１８と、正規化回路２２に供給される。正規化回路２２は正規化を行って、高周波出力信号Ｙ−１を供給する。
【００１９】
乗算器１８は、加算器１７の出力信号Ｈ２ｎ＋１に係数δを乗算し、Ｈ２ｎ＋１・δを加算器１９に供給する。加算器１９は、加算器１５の出力信号Ｅ２ｎと、乗算器１８の出力信号Ｈ２ｎ＋１・δとを受け、加算した出力信号Ｌ２ｎを出力する。加算器１９の出力信号は、正規化回路２１を介して低周波出力信号Ｙを構成する。
【００２０】
ここで、加算器１３、１５、１７、１９は、それぞれ水平方向に示す一方の入力の連続する２入力を入力して加算し、この和信号に垂直方向に示す他方の入力の１入力（乗算器１２、１４、１６、１８の出力信号）を加減算する加算器である。この加算器を以下マクロＳと呼ぶ。
【００２１】
図１Ｂは、図１Ａに示すリフティング構造が行う演算の内容を概略的に示すブロック図である。入力信号Ｘ−４、Ｘ−３、Ｘ−２・・・は、順次入力される入力信号を示す。マクロＳは、３つの入力信号と係数を入力し、出力を供給する。正規化回路Ｋ及び１／Ｋは、正規化を行う回路である。正規化回路Ｋの出力は、低周波成分Ｙを構成し、正規化回路１／Ｋの出力は、高周波成分Ｙ−１を構成する。
【００２２】
入力信号Ｘはタイミング信号とともに順次供給される信号であり、図１Ｂに示す演算は、タイミング信号に従って順次実行される演算である。タイミング毎に演算を行う演算回路を考慮すると、図に示す回路が同時に存在しなくてもよい。たとえば、破線Ｔで囲まれる回路があれば、演算結果をバッファメモリに保持することなどにより、必要な演算を行うことができる。
【００２３】
図３−１は、９×７非可逆フィルターの変換式を示す。図３−１ａは、順変換の変換式（１）〜（６）であり、図３−１ｂは逆変換の変換式（１１）〜（１６）である。順変換と逆変換は対照的な式であり、同一の回路を用いて演算することができる。以下、主に順変換を例にとって説明する。式（１）〜（４）は、加算器１３，１５，１７，１９の行う演算である。式（５）、（６）は正規化回路２２，２１の行う演算である。
【００２４】
図１Ｃは、Ｓマクロ演算回路の機能を概略的に示す。入力信号Ａ、Ｂ、Ｃを入力し、定数Ｄを入力し、出力Ｅを出力する。
【００２５】
図１Ｄは、Ｓマクロ演算回路の論理演算を示すブロック図である。加算器２４は、入力Ａ、Ｂを入力し、和信号を出力する。乗算回路２５は、加算回路２４の和信号をうけ、定数Ｄを乗算して出力を供給する。加算回路２６は、乗算回路２５の出力と、入力信号Ｃを入力し、和信号Ｅを出力する。
【００２６】
ここで、入力信号Ａ、Ｂ、Ｃは、順次入力される信号であり、その入力順序はＡ、Ｃ、Ｂである。加算回路２４は、入力信号Ａ、Ｂを加算するためには、入力信号Ａをいずれかに保持する必要がある。このために、バッファー回路を用いることができる。
【００２７】
図１Ｅは、バッファー回路を明示した回路構成を示す。例えば、入力端子Ｉ１には奇数番目の入力信号が供給され、入力端子Ｉ２には偶数番目の入力信号が供給される。
【００２８】
バッファー回路２３は、最初の奇数番面の入力信号Ａを保持する。入力信号Ａに続き、入力信号Ｃ、Ｂが入力される。入力信号Ｃは加算回路２６用のバッファー回路２７に保持される。入力信号Ｂが供給されると、加算回路２４は、バッファー回路２３に保持された入力信号Ａと、新たに入力された入力信号Ｂとを加算し、出力和信号を乗算回路２５に供給する。乗算回路２５は、加算回路２４の出力和信号に係数Ｄを乗算し、その出力信号を加算回路２６に供給する。加算回路２６は、バッファー回路２７に保持された入力信号Ｃと、新たに供給された入力信号Ｄとを加算し、出力信号Ｅを形成する。このように、演算回路の入力は必要に応じてバッファメモリを有するものである。
【００２９】
５×３構成のウェーブレット変換装置は、リフティング構造として図１Ａに示す９×７構成のウェーブレット変換装置の乗算回路１６、１８、加算回路１７，１９を省略した構成に対応する。
【００３０】
図２Ａに示すように、入力信号Ｘは分類ユニット３１により、奇数番目の入力信号Ｘ２ｎ＋１と、偶数番目の入力信号Ｘ２ｎとが分類され、それぞれ信号線路Ｘｏ，Ｘｅに供給される。偶数番目の入力信号Ｘ２ｎは、乗算回路３２及び加算回路３５に供給される。乗算回路３２においては、供給される入力信号Ｘ２ｎに、係数αを乗算し、加算回路３３に供給する。加算回路３３は、乗算回路３２から供給されたα・Ｘ２ｎと、分類ユニット３１から供給された奇数番目の入力信号Ｘ２ｎ＋１とを加算し、その出力信号Ｄ２ｎ＋１を乗算回路３４、正規化ユニット３８に供給する。乗算回路３４は、加算回路３３から供給された出力信号Ｄ２ｎ＋１に、係数βを乗算し、その出力信号β・Ｄ２ｎ＋１を加算回路３５に供給する。加算回路３５は、乗算回路３４の出力信号β・Ｄ２ｎ＋１と、分類ユニット３１からの入力信号Ｘ２ｎとを加算し、出力信号Ｅ２ｎを正規化ユニット３７に供給する。
【００３１】
図２Ｂは、図２Ａのリフティング構造が実行する演算を示す。連続する３入力信号Ｘ−２、Ｘ−１、ＸがマクロＳ１に供給され、３入力Ｘ、Ｘ＋１、Ｘ＋２が次のマクロＳ１に供給される。マクロＳ２は、入力信号Ｘと、２つのマクロＳ１の出力信号とを受け、演算を行う。マクロＳ２の出力信号が低周波成分Ｙであり、マクロＳ１の出力信号は高周波成分Ｙ−１である。１つのマクロＳ１と１つのマクロＳ２とを有する論理回路Ｕがあれば、論理演算を実行することができる。
【００３２】
図３−２は、５×３可逆フィルターの変換式を示す。図３−２ａが順変換の変換式（２１）、（２２）を示し、図３−２ｂが逆変換の変換式（２６）、（２７）を示す。変換式（２１）はマクロＳ１の行う演算を示し、変換式（２２）はマクロＳ２の行う演算を示す。なお、式中の括弧に似た記号はフロア演算を示す記号である。９×７構成の場合と同様、順変換と逆変換は対照的な式であり、同一の回路を用いて、演算することができる。
【００３３】
図２Ｃは、マクロＳ１の論理記号を示す。入力Ａ、Ｂ、Ｃが与えられ、出力Ｅを供給する。
【００３４】
図２Ｄは、マクロＳ１の演算を分解して示すブロック図である。加算器４１に入力信号Ａ、Ｂが供給され、その出力がシフト／フロア回路４２で1桁下位に移動され（１／２の乗算）、加算器４３に供給される。加算器４３は、シフト／フロア回路４２の出力と入力信号Ｃを加算し出力信号Ｅを形成する。シフト／フロア回路はバイナリ信号の桁移動（シフト）やビット数変更（フロア）を行うことができる。
【００３５】
図２Ｅは、マクロＳ２の論理記号を示す。入力信号Ａ、Ｂ、Ｃをうけての出力信号Ｅを供給する。
【００３６】
図２Ｆは、マクロＳ２の論理演算を分解して示すブロック図である。入力信号Ａ、Ｂが加算器４５に供給され、和信号を加算器４６に供給する。加算器４６は、和信号に定数（＋２）を加算し、出力をシフト／フロア回路４７に供給する。シフト／フロア回路４７は、バイナリー信号を２ビット下位に移動させ（１／４の乗算）、加算器４８に供給する。加算器４８は、桁を移動した和信号からＣを減算し、出力Ｅを形成する。
【００３７】
５×３構成の場合、マクロＳ１とマクロＳ２は構成が同一ではない。マクロＳ２においては、加算器４６を必要とする。
【００３８】
本発明者は、９×７構成の演算も、５×３構成の演算も行うことのできるウェーブレット変換装置を構成することを検討した。
【００３９】
図４Ａは、９×７構成の演算も、５×３構成の演算も行うことのできる基本ユニットの構成を示す。加算器１は、入力信号Ａ、Ｂを加算する。乗算器２は、加算器１の出力である和信号をうけ、定数Ｄを乗算する。加算器３は、加算器１の出力信号である和信号に定数＋２を加算し、切替スイッチＳＷ１に供給する。切替スイッチＳＷ１は、加算器１の出力信号と、加算器３の出力信号を信号順序の偶奇に従って切り替える。シフト／フロア回路４は、切替スイッチＳＷ１の出力信号を受け、偶奇に従ったシフト／フロア演算を行う。切替スイッチＳＷ２は、乗算器２の出力信号と、シフト／フロア回路４の出力信号を、演算構成に従って切り替える。すなわち、９×７構成の演算を行う場合は乗算器２の出力信号を通過させ、５×３構成の演算を行う場合は、シフト／フロア回路４の出力信号を通過させる。加算器５は、切替スイッチＳＷ２の出力信号と入力信号Ｃを加算し、出力信号Ｅを形成する。
【００４０】
図４Ｂは、切替スイッチＳＷ２が９×７構成を選択している場合のユニットの機能を示す。図中右側の構成要件は、破線で示すように機能しなくなる。加算器１が入力信号Ａ、Ｂをうけ、和信号を乗算器２に供給する。乗算器２は、和信号に定数Ｄを乗算し、加算器５に供給する。加算器５は、乗算器２の供給する信号と入力信号Ｃを加算して出力Ｅを形成する。
【００４１】
図４Ｃは、切替スイッチＳＷ２が５×３構成を選択し、切替スイッチＳＷ１が入力信号の偶奇に従ってマクロＳ１の演算を行う選択を行った場合を示す。破線で示す部分は回路として機能しなくなる。加算器１が入力信号Ａ、Ｂを加算し、シフト／フロア回路４に供給する。シフト／フロア回路は、入力信号を１ビット下位に移動させ（１／２の乗算）その出力信号を加算器５に供給する。加算器５は入力信号Ｃからシフト／フロア回路４の出力信号を減算し、出力信号Ｅを形成する。
【００４２】
図４Ｄは、切替スイッチＳＷ２が５×３構成を選択し、切替スイッチＳＷ１が入力信号の偶奇に従ってマクロＳ２として機能する選択を行った場合を示す。破線部分は回路として機能しなくなる。加算器１が入力信号Ａ、Ｂを加算し、和信号を加算器３に供給する。加算器３は、定数＋２を入力信号に加算し、出力信号をシフト／フロア回路４に供給する。シフト／フロア回路４は、入力信号を２ビット分下位に移動させ（１／４の乗算）、出力信号を加算器５に供給する。加算器５は、入力信号Ｃと、シフト／フロア回路４の出力信号とを加算し、出力Ｅを形成する。
【００４３】
このように、スイッチ回路ＳＷ１、ＳＷ２を切り替え、シフト／フロア回路４の機能をスイッチ回路ＳＷ１同様切り替えることにより、図４Ａに示すユニット回路は図４Ｂ、４Ｃ、４Ｄに示す３種類の論理回路として機能する。９×７構成の回路と５×３構成の回路を別個に設ける時と比べ、加算器１、５が共通に使用できる。また、５×３構成の演算を行う場合、同一の回路でマクロＳ１とマクロＳ２を実現することができる。
【００４４】
なお、９×７構成の場合は図１Ｂに示す演算回路Ｔが回路として必要な部分であるが、演算回路Ｔに含まれる演算が同時に行われる必要はない。回路Ｔ−１と回路Ｔ−２の部分は同等の構成を有する。回路ユニットとしてＴ−１に相当する回路に、必要なバッファメモリ、切換タップを備えれば、同一回路でＴ−１とＴ−２の演算を行うこともできる。図４Ａに示す回路ユニットを用いれば、同一回路で種々の機能を実現できるので、簡単な回路構成で種々のウェーブレット変換を行うことができる。
【００４５】
図５は、ウェーブレット演算回路を備えた画像処理装置の構成例を示す。汎用バス５０に、ＣＰＵ５１、ＤＲＡＭインターフェース５３、ダイレクトメモリアクセスコントローラ５４、ディスクリートウェーブレット変換器５５、ＭＱコーダ５９が接続されている。ＤＲＡＭインターフェース５３には、ＤＲＡＭ５２が接続されている。例えば、ＤＲＡＭに蓄積された画像信号に対し、ディスクリートウェーブレット変換器５５がウェーブレット変換を行い、データ圧縮した画像信号をＭＱコーダに供給し、ＪＰＥＧ２０００の符号化処理を行う。ＤＲＡＭ５２からの画像信号の読出し書き込みは、ダイレクトメモリアクセスコントローラ５４が制御する。ＣＰＵ５１の演算とは別個に、ＪＰＥＧ２０００の圧縮伸張システムを備えることにより、高速度の画像信号処理が可能となる。
【００４６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものでない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４７】
【図１】９×７構成のウェーブレット変換を説明するためのブロック図である。
【図２】５×３構成のウェーブレット変換を説明するためのブロック図である。
【図３】９×７構成と５×３構成の変換式を示す表である。
【図４】実施例によるウェーブレット変換装置の構成を示すブロック図である。
【図５】ウェーブレット変換機能を備えた画像処理装置の構成を示すブロック図である。
【図６】従来の技術によるウェーブレット変換を概略的に示すブロック図及び平面図である。
【符号の説明】
【００４８】
１、３、５  加算器
２  乗算器
４  シフト／フロア回路（乗算器）
１１  偶奇分類ユニット
１２、１４、１６、１８  乗算器
１３、１５、１７、１９  加算器
２１、２２  正規化回路
２３  バッファーメモリ
２４、２６  加算器
２５  乗算器
３１  偶奇分類ユニット
３２、３４  乗算器
３３、３５  加算器
３７、３８  正規化回路
４１、４３  加算器
４２  シフト／フロア回路
４５、４６、４８  加算器
４７  シフト／フロア回路
５０  汎用バス
５１  ＣＰＵ
５２  ＤＲＡＭ
５３  ＤＲＡＭインターフェース
５４  ダイレクトメモリアクセスコントローラ
５５  ディスクリートウェーブレット変換器
５６  ＭＱコーダ
６０  偶奇分類ユニット
６１  ローパスフィルタ
６２  ハイパスフィルタ
６５  低周波成分
６６  高周波成分
６５−１  水平垂直低周波成分
６５−２  水平低周波−垂直高周波成分
６６−１  水平高周波−垂直低周波成分
６６−２  水平垂直高周波成分
【図１】
2005268908.tif 000003
【図２】
2005268908.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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