(57)【要約】  【課題】振動子クロックとネットワーククロックとの切り替えをスイッチにより切り替える方式では、光回線ループ試験等のネットワークに異種のクロック源を有しない回路ループを行う場合は、スイッチにより入手を介したセッティングが必要となる。このため、ループ試験等を実施する際に誤った設定にした場合、動作エラーになってしまう問題がある。  【解決手段】振動子クロックと、装置の主制御を行うＦＰＧＡと、光ネットワークに出力するデータのフレーミングを行うフレーマと、光入力と光出力を行い、電気的信号を光に変換するトランスポンダとよりなり、上記ＦＰＧＡに上記振動子クロックとのクロック同期を行うＤＣＭと、ネットワーククロックとのクロック同期を行うＤＣＭと、このＤＣＭがネットワーククロックとの同期がとれているかを検出する同期検出回路および上記両ＤＣＭの出力クロックの切り替えを行うクロックセレクタを設けたことを特徴とする。  【選択図】        図１
2005123912.tif 000002
【特許請求の範囲】
【請求項１】
振動子クロックと、
装置の主制御を行う主制御部と、
光ネットワークに出力するデータのフレーミングを行うフレーマと、
光入力と光出力を行い、電気的信号を光に変換するトランスポンダとからなり、
前記主制御部にあっては、
前記振動子クロックとのクロック同期を行う第１のクロック同期部と、
ネットワーククロックとのクロック同期を行う第２のクロック同期部と、
第２のクロック同期部がネットワーククロックと同期がとれているか否かを検出する同期検出部と、
前記同期検出部の結果に基づき、前記両クロック同期部の出力クロックの切り替えを行うクロックセレクタとを設けたことを特徴とするネットワーククロックの切替装置。
【請求項２】
振動子クロックと、
装置の主制御を行う主制御部と、
光ネットワークに出力するデータのフレーミングを行うフレーマと、
光入力と光出力を行い、電気的信号を光に変換するトランスポンダとからなり、
前記主制御部にあっては、
前記振動子クロックとのクロック同期を行う第１のクロック同期部と、
ネットワーククロックとのクロック同期を行う第２のクロック同期部と、
第２のクロック同期部の出力クロックをカウントする周波数カウンタと、
前記周波数カウンタの結果に基づき、前記両クロック同期部の出力クロックの切り替えを行うクロックセレクタを設けたことを特徴とするネットワーククロックの切替装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ネットワークを用いたデータ伝送における遅延の補正，リアルタイムのデータ伝送及びネットワーク上のデータロス補正を行う装置に関する。
【背景技術】
【０００２】
リング型ネットワーク上で安定な同期網を実現する方法としては、一定時間毎にその一定時間内に生じる網同期基準クロック切替回数をカウントし、許容回数を超える切り替えが発生した場合は、処理が無限ループに陥ったとして内部クロック生成部からの内部クロックをノード内基準クロックとして選択する制御を行い、切替処理をある所定時間、強制停止させる技術がある（例えば、特許文献１参照。）。
【０００３】
しかし、この技術は、複数ある網の同期クロックを選択する方式であり、装置内部クロックとネットワーククロックを切り替えることはできない。
また、このような装置内部クロックとネットワーククロックを切り替える一般的な切替方式として図３に示すような装置がある。
図において、１は１５５．５２ＭＨZの振動子（ＯＳＣ）クロック、２は装置の主制御を行う主制御部であり、一般に、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）等で構成される。
【０００４】
３は光ネットワークに出力するデータのフレーミングを行うフレーマ、４は電気的信号を光に変換するトランスポンダである。
５は振動子クロック１とのクロック同期を行う第１のクロック同期部としてのＤＣＭ（Ｄａｔａ  Ｃｅｎｔｅｒ  Ｍａｎａｇｅｍｅｎｔ）、６はネットワーククロックとのクロック同期を行う第２のクロック同期部としてのＤＣＭである。
【０００５】
７は第１のクロック同期部５と第２のクロック同期部６の出力クロックの切り替えをするクロックセレクタである。
８はリファレンスクロックの１５５．５２ＭＨZを１６倍に逓倍する２．５ＧＨZＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）である。
このような構成によって、ＯＣ―４８ネットワーク接続装置内に有する振動子（ＯＳＣ）クロックと光回線で接続するネットワークから入力されるクロックとの切り替えを切替スイッチによって行っている。例えば、保守時のループ試験の際には切替スイッチを第１のクロック同期部５側に設定し、運用時に第２のクロック同期部６側に設定する。
【特許文献１】特開２００１−５３７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の技術においては、１５５．５２ＭＨZの振動子クロックとネットワーククロックとの切り替えをスイッチにより切り替える方式では、光回線ループ試験等のネットワークに異種のクロック源を有しない回路ループを行う場合は、スイッチにより人手を介したセッティングが必要となる。このため、ループ試験等を実施する際に誤った設定にした場合、動作エラーになってしまう問題がある。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、クロックセレクタをネットワーククロックから１５５．５２ＭＨZの振動子クロックに自動的に切り替えることを可能とし、これによってデータ送信量を一定に保つ手段を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、振動子クロックと、装置の主制御を行う主制御部と、光ネットワークに出力するデータのフレーミングを行うフレーマと、光入力と光出力を行い、電気的信号を光に変換するトランスポンダとからなり、前記主制御部に前記振動子クロックとのクロック同期を行う第１のクロック同期部と、ネットワーククロックとのクロック同期を行う第２のクロック同期部と、第２のクロック同期部がネットワーククロックとの同期がとれているか否かを検出する同期検出部と、前記同期検出部の結果に基づき前記両クロック同期部の出力クロックの切り替えを行うクロックセレクタを設けたことを特徴とする。
【０００９】
また、前記主制御部に前記振動子クロックとのクロック同期を行う第１のクロック同期部と、ネットワーククロックとのクロック同期を行う第２のクロック同期部と、第２のクロック同期部の出力クロックをカウントする周波数カウンタと、前記周波数カウンタの結果に基づき、前記両クロック同期部の出力クロックの切り替えを行うクロックセレクタを設けたことを特徴とする。
【発明の効果】
【００１０】
これにより、本発明は、クローズドループに２個のＰＬＬが入って不安定な状態になった場合、主制御部内のクロック同期部がアンロック状態になったことをロック信号により検知するか、主制御部内のクロック同期部の出力周波数をカウントすることにより、クロックセレクタをネットワーククロックから振動子クロックに自動的に切り替えることが可能となる。これによって、データ送信量を一定に保つことができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明の実施例について説明する。
【実施例１】
【００１２】
図１は本発明の第１実施例を示す機能ブロック図である。
なお、以下の説明において、上記従来技術で説明したと同様の個所は同一の符号を用いて説明する。
図において、１は１５５．５２ＭＨZの振動子（ＯＳＣ）クロック、２は装置の主制御を行う主制御部であり、一般に、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）等で構成される。
【００１３】
３は光ネットワークに出力するデータのフレーミングを行うフレーマ、４は電気的信号を光に変換するトランスポンダである。
５は振動子クロック１とのクロック同期を行う第１のクロック同期部であるＤＣＭ、６はネットワーククロックとのクロック同期を行う第２のクロック同期部であるＤＣＭである。
【００１４】
９は第２のクロック同期部６がネットワーククロックとの同期がとれているかを検出する同期検出部であり、７は第１のクロック同期部５と第２のクロック同期部６の出力クロックの切り替えをするクロックセレクタである。
８はリファレンスクロックの１５５．５２ＭＨZを１６倍に逓倍する２．５ＧＨZＰＬＬである。
【００１５】
このような構成において、初期状態として、クロックセレクタ７はＤＣＭ６のクロックが選択されている。
そこで、図１に示すように光出力と光入力が独立してネットワークに接続されている場合は、オープンループ系になるため、第２のクロック同期部６と２．５ＧＨZＰＬＬ８が互いに干渉することはない。
【００１６】
しかし、光出力と光入力を光ケーブルにより接続してループを形成すると、第１のクロック同期部５と２．５ＧＨZＰＬＬ８が１つのループ系に直列に挿入される。この時、第２のクロック同期部６と２．５ＧＨZＰＬＬ８が互いに出力を制御することで、一方のＰＬＬがロックすると、他方のＰＬＬがアンロック状態となる。
第２のクロック同期部６のＰＬＬがアンロック状態になると、トランスポンダ４に供給されるリファレンスクロックが正確な１５５．５２ＭＨZでなくなり、単位時間当たりのデータ送信量が一定でなくなってしまう。つまり、１５５．５２ＭＨZのクロックでは、１５５．５２Ｍ×１６ｂｉｔ＝２．４８８３２Ｇｂｉｔのデータが１秒間に送信されることになるが、リファレンスクロックが正確でなくなると２．４８８３２Ｇｂｉｔでのデータが１秒間に送信されなくなる。
【００１７】
第２のクロック同期部６がアンロックになったことを同期検出部９が検出すると、クロックセレクタ７にクロック切替信号を送信し、クロックセレクタ７をＤＣＭ５のクロックに切り替える。
以上の動作により、光ループ試験等を実施する場合、光出力と光入力を接続し、クローズドループに２個のＰＬＬが入り、主制御部２内のＰＬＬである第２のクロック同期部６がアンロックになっても、主制御部２内の第２のクロック同期部６がアンロック状態になったことを主制御部２のロック信号を検知することで、クロックセレクタ７をネットワーククロックから１５５．５２ＭＨZの振動子クロックに自動的に切り替えることが可能となる。これによって、データ送信量を一定に保つことができる。
【実施例２】
【００１８】
図２は本発明の第２実施例を示す機能ブロック図である。
なお、上記第１実施例と同様の部分は、同一の符号を付してその説明を省略する。
本実施例は、周波数をカウントしてその違いからクロックセレクタ７をネットワーククロックから１５５．５２ＭＨZの振動子クロックに自動的に切り替えることができるようにしたものである。
【００１９】
図において、上記の実施例の構成において、同期検出部９を、第２のクロック同期部６の出力クロックをカウントする周波数カウンタ１０とした構成であり、その他の構成は第１実施例の構成と同様である。
このような構成によると、初期状態として、クロックセレクタ７は第２のクロック同期部６のクロックが選択されている。
【００２０】
そこで、図２に示すように光出力と光入力が独立してネットワークに接続されている場合は、オープンループ系になるため、第２のクロック同期部６と２．５ＧＨZＰＬＬ８が互いに干渉することはない。
しかし、光出力と光入力を光ケーブルにより接続してループを形成すると、第２のクロック同期部６と２．５ＧＨZＰＬＬ８が１つのループ系に直列に挿入される。この時、第２のクロック同期部６と２．５ＧＨZＰＬＬ８が互いに出力を制御することで、一方のＰＬＬがロックすると、他方のＰＬＬがアンロック状態となる。
【００２１】
第２のクロック同期部６のＰＬＬがアンロック状態になると、トランスポンダ４に供給されるリファレンスクロックが正確な１５５．５２ＭＨZでなくなり、単位時間当たりのデータ送信量が一定でなくなってしまう。つまり、１５５．５２ＭＨZのクロックでは、１５５．５２Ｍ×１６ｂｉｔ＝２．４８８３２Ｇｂｉｔのデータが１秒間に送信されることになるが、リファレンスクロックが正確でなくなると、２．４８８３２Ｇｂｉｔでのデータが１秒間に送信されなくなる。
【００２２】
周波数カウンタ１０は第２のクロック同期部６が出力するクロックをカウントしており、そこで周波数カウンタ１０が１秒間に１５５．５２×１０6個のカウントがなかった場合は、第２のクロック同期部６のＰＬＬがアンロックになったと判定し、クロックセレクタ７にクロック切替信号を送信してクロックセレクタ７を第１のクロック同期部５のクロックに切り替える。
【００２３】
以上の動作により、光ループ試験等を実施する場合、光出力と光入力を接続し、クローズドループに２個のＰＬＬが入り、主制御部２内のＰＬＬである第２のクロック同期部６がアンロックになっても主制御部２内の第２のクロック同期部６がアンロック状態になったことを主制御部２の出力周波数をカウントすることで、周波数出力が正常に動作しているかを検出し、異常周波数であると判定した場合は、クロックセレクタ７をネットワーククロックから１５５．５２ＭＨZの振動子クロックに自動的に切り替えることが可能となる。これによって、データ送信量を一定に保つことができる。
【００２４】
第１、第２実施例では、第１、第２のクロック同期部、クロックセレクタ、同期検出部、あるいは周波数カウンタを主制御部内に置く構成にして説明したが、必ずしも主制御部内に置かなくてもよく、フレーマやトランスポンダもしくは他の部分に配置しても同様の作用・効果がある。
【図面の簡単な説明】
【００２５】
【図１】第１実施例を示す機能ブロック図
【図２】第２実施例を示す機能ブロック図
【図３】従来技術を示す機能ブロック図
【符号の説明】
【００２６】
１  振動子クロック
２  主制御部
３  フレーマ
４  トランスポンダ
５  第１のクロック同期部
６  第２のクロック同期部
７  クロックセレクタ
８  ＰＬＬ
９  同期検出部
１０  周波数カウンタ
【図１】
2005123912.tif 000003
【図２】
2005123912.tif 000004
【図３】
2005123912.tif 000005