(57)【要約】【課題】高い動作性能を有する電界効果型トランジスタを提供する。【解決手段】電界効果型トランジスタは、（Ａ）ソース／ドレイン電極１４、（Ｂ）該ソース／ドレイン電極１４の間に形成されたチャネル形成領域層１６、及び、（Ｃ）ゲート絶縁膜１３を介してチャネル形成領域層１６に対向して設けられたゲート電極１２を備えており、チャネル形成領域層１６は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜１５から構成されている。【選択図】  図６
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【特許請求の範囲】
【請求項１】
電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成ることを特徴とする分離積層型の電荷移動錯体薄膜。
【請求項２】
ドナー分子層及びアクセプター分子層は、それぞれ、エピタキシャル成長法若しくは自己組織化法にて形成されていることを特徴とする請求項１に記載の電荷移動錯体薄膜。
【請求項３】
ドナー分子層を構成するドナー分子のイオン化ポテンシャルをＩD、アクセプター分子層を構成するアクセプター分子の電子親和力をＥAとしたとき、（ＩD−ＥA）＝０．３±０．１（Ｖ）を満足することを特徴とする請求項１に記載の電荷移動錯体薄膜。
【請求項４】
ドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子との間に化学的結合を生じさせる官能基を、ドナー分子層を構成するドナー分子及びアクセプター分子層を構成するアクセプター分子が有していることを特徴とする請求項１に記載の電荷移動錯体薄膜。
【請求項５】
（ドナー分子層を構成するドナー分子の有する官能基）／（アクセプター分子層を構成するアクセプター分子の有する官能基）の組合せは、（−Ｃ＝Ｏ−Ｏ−Ｃ＝Ｏ−）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＯＨ）、（−ＣＯＣｌ）／（−ＯＨ）であることを特徴とする請求項４に記載の電荷移動錯体薄膜。
【請求項６】
（Ａ）ソース／ドレイン電極、
（Ｂ）該ソース／ドレイン電極の間に形成されたチャネル形成領域層、及び、
（Ｃ）ゲート絶縁膜を介してチャネル形成領域層に対向して設けられたゲート電極、
を備えた電界効果型トランジスタであって、
チャネル形成領域層は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜から構成されていることを特徴とする電界効果型トランジスタ。
【請求項７】
ゲート電極への電圧の印加によってチャネル形成領域層の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態を誘発させ、以て、チャネル形成領域層を低抵抗状態とすることを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項８】
前記ゲート電極と対向した第２のゲート電極が、第２のゲート絶縁膜を介して前記チャネル形成領域層に対向して設けられていることを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項９】
ゲート電極及び第２のゲート電極への電圧の印加によってチャネル形成領域層の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態を誘発させ、以て、チャネル形成領域層を低抵抗状態とすることを特徴とする請求項８に記載の電界効果型トランジスタ。
【請求項１０】
ドナー分子層及びアクセプター分子層は、それぞれ、エピタキシャル成長法若しくは自己組織化法にて形成されていることを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項１１】
ドナー分子層を構成するドナー分子のイオン化ポテンシャルをＩD、アクセプター分子層を構成するアクセプター分子の電子親和力をＥAとしたとき、（ＩD−ＥA）＝０．３±０．１（Ｖ）を満足することを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項１２】
ドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子との間に化学的結合を生じさせる官能基を、ドナー分子層を構成するドナー分子及びアクセプター分子層を構成するアクセプター分子が有していることを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項１３】
（ドナー分子層を構成するドナー分子の有する官能基）／（アクセプター分子層を構成するアクセプター分子の有する官能基）の組合せは、（−Ｃ＝Ｏ−Ｏ−Ｃ＝Ｏ−）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＯＨ）、（−ＣＯＣｌ）／（−ＯＨ）であることを特徴とする請求項１２に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷移動錯体薄膜及び電界効果型トランジスタに関する。
【背景技術】
【０００２】
従来のシリコン半導体基板等から半導体装置を製造する場合、フォトリソグラフィ技術や各種の薄膜形成技術が用いられている。ところが、これらの生産技術は複雑であり、半導体装置の製造に長時間を必要とし、半導体装置の製造コストの低減に対する大きな障害となっている。また、従来の半導体装置は所謂バルクであり、可撓性や柔軟性が要求される分野への応用が困難である。更には、ムーアの法則に象徴されるように、高速化（集積）の限界が見えつつある。
【０００３】
このような従来のシリコン半導体基板等に基づく半導体装置に代わる電子素子、例えば、電界効果型トランジスタ（ＦＥＴ）として、導電性高分子材料を用いた素子の研究、開発が鋭意進められており、柔軟、且つ、安価な有機エレクトロニクスという新しい分野が拓かれつつある。このような有機エレクトロニクスの一分野である電界効果型トランジスタが、例えば、特開平７−２２１３１３や特開平７−２４９７７５から公知である。
【０００４】
【特許文献１】特開平７−２２１３１３
【特許文献２】特開平７−２４９７７５
【非特許文献１】"Organic Field Effect Transistors", by Yuval Ofir, Vladimir Burtman, and Shlomo Yitzchaik, in The 66th Annual Meeting of the Israel Chemical Society, Tel-Aviv, February 2001、［平成１５年３月１７日検索］、インターネット＜ＵＲＬ：http://www.weizmann.ac.il/ICS/chemistry66/024Ofir.html＞
【非特許文献２】"Organic Quantum-Confined Structures through Molecular Layer Epitaxy", by V. Burtman, A. Zelichenok, and S. Yitzchaik, Angew. Chem. Int. Ed. 38, 2041-2045 (1999)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
有機エレクトロニクスはポスト・シリコン・テクノロジーの候補の１つであるが、実際には、実現している例は未だ極めて少ない。チャネル形成領域層に従来の有機化合物を用いた電界効果型トランジスタ（ＦＥＴ）においては、その動作メカニズム自体、未だ統一的な解釈が得られるには至っておらず、また、その特性も無機物質であるシリコン系の材料から見ると、キャリア移動度で３桁以上も劣るのが現状である。
【０００６】
エピタキシャル成長させた有機薄膜から成るチャネル形成領域層と絶縁層とを交互に積層した構造を有する有機ＦＥＴは、量子閉じ込め効果により、従来の有機ＦＥＴのキャリア移動度を２桁も上回るという最新の報告がある（"Organic Field Effect Transistors", by Yuval Ofir, Vladimir Burtman, and Shlomo Yitzchaik, in The 66th Annual Meeting of the Israel Chemical Society, Tel-Aviv, February 2001.（http://www.weizmann.ac.il/ICS/chemistry66/024Ofir.html)を参照）。しかしながら、この文献において報告されているチャネル形成領域層を構成する材料はポリアセン等の芳香族縮環化合物のみであり、また、この高いキャリア移動度の検証もされていない。
【０００７】
従って、本発明の目的は、高い動作性能を有する電界効果型トランジスタ、及び、限定するものではないが、係る電界効果型トランジスタのチャネル形成領域層を構成するのに適した電荷移動錯体薄膜を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明の電荷移動錯体薄膜は、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成ることを特徴とする分離積層型の電荷移動錯体薄膜である。
【０００９】
また、上記の目的を達成するための本発明の電界効果型トランジスタは、
（Ａ）ソース／ドレイン電極、
（Ｂ）該ソース／ドレイン電極の間に形成されたチャネル形成領域層、及び、
（Ｃ）ゲート絶縁膜を介してチャネル形成領域層に対向して設けられたゲート電極、
を備えた電界効果型トランジスタであって、
チャネル形成領域層は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜から構成されていることを特徴とする。
【００１０】
本発明の電界効果型トランジスタにあっては、ゲート電極への電圧の印加によってチャネル形成領域層の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態を誘発させ、以て、チャネル形成領域層を低抵抗状態とする構成とすることができる。
【００１１】
あるいは又、本発明の電界効果型トランジスタにおいては、前記ゲート電極と対向した第２のゲート電極が、第２のゲート絶縁膜を介して前記チャネル形成領域層に対向して設けられている構成とすることもできる。そして、このような構成にあっては、ゲート電極及び第２のゲート電極への電圧の印加によってチャネル形成領域層の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態を誘発させ、以て、チャネル形成領域層を低抵抗状態とする構成とすることができる。尚、ゲート電極、第２のゲート電極、チャネル形成領域等が、それぞれ、異なる水平面内に配され、しかも、チャネル形成領域の上方にゲート電極あるいは第２のゲート電極が配置され、チャネル形成領域の下方に第２のゲート電極あるいはゲート電極が配置された構造とすることもできるし、ゲート電極、第２のゲート電極、チャネル形成領域等が、それぞれ、異なる垂直面内に配され、しかも、チャネル形成領域の一方の垂直面に沿ってゲート電極あるいは第２のゲート電極が配置され、チャネル形成領域の他方の垂直面に沿って第２のゲート電極あるいはゲート電極が配置された構造とすることもできる。
【００１２】
ここで、不完全な電荷移動状態とは、電荷移動量をρとしたとき、０＜ρ＜１、好ましくは、０．５＜ρ＜１であることを意味する。
【００１３】
本発明の電荷移動錯体薄膜、あるいは、上記の好ましい形態を含む本発明の電界効果型トランジスタ（以下、これらを総称して、単に本発明と呼ぶ場合がある）においては、ドナー分子層は、そのＺ方向（厚さ方向）が１ドナー分子から形成されており、そのＸＹ方向にはドナー分子のみが存在していることが好ましく、アクセプター分子層も、そのＺ方向（厚さ方向）が１アクセプター分子から形成されており、そのＸＹ方向にはアクセプター分子のみが存在していることが好ましい。即ち、ドナー分子層を形成しているドナー分子を［Ｄ］で表記し、アクセプター分子層を形成しているアクセプター分子を［Ａ］で表記し、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との化学的結合を「＝」で表記した場合、本発明において、「ドナー分子層とアクセプター分子層とが順次積層されている」とは、電荷移動錯体薄膜が、その厚さ方向において［Ａ］＝［Ｄ］の状態にあり（即ち、ドナー分子層が１層であり、アクセプター分子層も１層であり、ドナー分子層とアクセプター分子層とが積層された構成）、あるいは又、［Ａ］＝［Ｄ］＝［Ａ］の状態にあり（即ち、ドナー分子層が１層であり、アクセプター分子層が２層であり、アクセプター分子層、ドナー分子層、アクセプター分子層が順次積層された構成）、あるいは又、［Ｄ］＝［Ａ］＝［Ｄ］の状態にあり（即ち、ドナー分子層が２層であり、アクセプター分子層が１層であり、ドナー分子層、アクセプター分子層、ドナー分子層が順次積層された構成）、あるいは又、［Ａ］＝［Ｄ］＝［Ａ］＝［Ｄ］の状態にあり（即ち、ドナー分子層が２層であり、アクセプター分子層も２層であり、アクセプター分子層、ドナー分子層、アクセプター分子層、ドナー分子層が順次積層された構成）、あるいは又、［Ａ］＝［Ｄ］＝［Ａ］＝［Ｄ］・・・・・の状態にあること（即ち、ドナー分子層が２層以上の多層であり、アクセプター分子層も２層以上の多層であり、しかも、ドナー分子層とアクセプター分子層の層数の合計が５以上である構成）を意味する。このような状態は、分離積層型（Segregated stack）と呼ばれる。尚、この分離積層型と対照的な概念として、交互積層型（Mixed stack）が知られている。ここで交互積層型の電荷移動錯体薄膜とは、１つの層内において［Ａ］＝［Ｄ］＝［Ａ］＝［Ｄ］・・・・・の状態にあり、このような層が多数積層された薄膜を指す。交互積層型にあっては、同種の分子のみによって形成された層が積層された構造を取ることはない。
【００１４】
本明細書において、ドナー分子層を「構成する」ドナー分子とは、アクセプター分子等と反応する前のドナー分子を指し、アクセプター分子層を「構成する」アクセプター分子とは、ドナー分子等と反応する前のアクセプター分子を指す。一方、ドナー分子層を「形成している」ドナー分子とは、アクセプター分子等と反応した後のドナー分子であり、電荷移動錯体薄膜を形成している状態のドナー分子を指し、アクセプター分子層を「形成している」アクセプター分子とは、ドナー分子等と反応した後のアクセプター分子であり、電荷移動錯体薄膜を形成している状態のアクセプター分子を指す。
【００１５】
本発明における電荷移動錯体薄膜は、例えば、分子エピタキシャル成長法（Molecular Layer Epitaxy 法，ＭＬＥ法）により形成することができるし、また、溶液プロセスによる自己組織化によって形成することもできる。このＭＬＥ法については、"Organic Quantum-Confined Structures through Molecular Layer Epitaxy", by V. Burtman, A. Zelichenok, and S. Yitzchaik, Angew. Chem. Int. Ed. 38, 2041-2045 (1999) にその詳細が記述されている。その概略を述べると、先ず、例えばＯＨ末端処理された基体に、シランカップリング剤を反応させて末端にアミノ基を露出させる。これにアミノ基と反応するような官能基、例えばカルボキシル基又は酸無水物基（カルボキシル基２つから水１分子が脱水したもの）を有するドナー分子若しくはアクセプター分子を気相中で導入し、シランカップリング処理した表面に一層だけドナー分子若しくはアクセプター分子を成長させる。カルボキシル基同士又は酸無水物基同士は反応しないから、この成長は一層のみに限られる。引き続いて、今度は、カルボキシル基又は酸無水物基と反応するような官能基を有するアクセプター分子若しくはドナー分子を気相中で導入し、新しい下地となったドナー分子上若しくはアクセプター分子上に一層だけ成長させる。この操作を繰り返すことにより、例えば、［Ｄ］＝［Ａ］＝［Ｄ］＝［Ａ］・・・・の構造を有する電荷移動錯体薄膜を得ることができる。
【００１６】
上記の好ましい形態を含む本発明にあっては、ドナー分子層を構成するドナー分子のイオン化ポテンシャルをＩD、アクセプター分子層を構成するアクセプター分子の電子親和力をＥAとしたとき、（ＩD−ＥA）＝０．３±０．１（Ｖ）を満足することが好ましい。（ＩD−ＥA）の値をこのように規定することによって、確実に中性−イオン性相転移を得ることができる。このような（ＩD−ＥA）の値を有するドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子との組合せを図８に示す。尚、図８の縦軸はアクセプター分子の電子親和力（単位：ボルト）であり、横軸はドナー分子のイオン化ポテンシャル（単位：ボルト）である。また、図８に示した各種のドナー分子の一部等の分子構造を図９及び図１０に示し、アクセプター分子の一部等の分子構造を図１１、図１２、図１３に示す。
【００１７】
上記の各種の好ましい形態を含む本発明にあっては、ドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子との間に化学的結合を生じさせる官能基を、ドナー分子層を構成するドナー分子及びアクセプター分子層を構成するアクセプター分子が有していることが好ましく、官能基として、具体的には、−ＮＨ2、−ＣＯＯＨ、−ＯＨ、−ＣＯＣｌ、−Ｃ＝Ｏ−Ｏ−Ｃ＝Ｏ−を例示することができる。ここで、（ドナー分子層を構成するドナー分子の有する官能基）／（アクセプター分子層を構成するアクセプター分子の有する官能基）の組合せとして、具体的には、（−Ｃ＝Ｏ−Ｏ−Ｃ＝Ｏ−）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＮＨ2）、（−ＣＯＯＨ）／（−ＯＨ）、（−ＣＯＣｌ）／（−ＯＨ）を挙げることができる。あるいは又、（ドナー分子層を構成するドナー分子）／（アクセプター分子層を構成するアクセプター分子）の組合せとして、以下の構造を有する組合せを例示することができる。但し、但し、Ｒ、Ｒ’、Ｒ”は炭素数ｎ＝０〜１０の炭化水素鎖である。尚、Ｒ、Ｒ’、Ｒ”の鎖中又は鎖端にエーテル基、チオエーテル基、カルボニル基、チオカルボニル基を有することができ、あるいは又、この鎖中又は鎖端にフェニル基等の芳香族置換基を有していてもよい。また、ｎ＝０であるとは、官能基が、直接、母骨格に付いている状態を表す。
【００１８】
（−Ｒ−Ｃ＝Ｏ−Ｏ−Ｃ＝Ｏ−Ｒ’）／（−Ｒ”−ＮＨ2）
（−Ｒ−ＣＯＯＨ）／（−Ｒ’−ＮＨ2）
（−Ｒ−ＣＯＯＨ）／（−Ｒ’−ＯＨ）
（−Ｒ−ＣＯＣｌ）／（−Ｒ’−ＯＨ）
【００１９】
上記の各種の好ましい形態を含む本発明にあっては、電荷移動錯体薄膜あるいはチャネル形成領域層を基体上に形成する必要がある。ここで、基体として、ＳｉＯ2系材料を例示することができる。また、基体とドナー分子層を構成するドナー分子とを化学的に結合させる必要があり、あるいは又、基体とアクセプター分子層を構成するアクセプター分子とを化学的に結合させる必要がある。そのためには、基体の表面を、例えば、シランカップリング処理することが好ましい。尚、本発明の電荷移動錯体薄膜にあっては、最表面がＯＨ基で終端されていればシランカップリング処理が可能であるので、最表面にＯＨ基を有していれば、本質的にどのような材料から基体が構成されていてもよく、ＳｉＯ2系材料以外にも、ＭＯX（ここで、Ｍは金属を意味し、Ｘ＞０であり、より具体的には、例えば、ＺｒＯ2、ＳｎＯ2、Ｉｎ2Ｏ3、Ｎｂ2Ｏ5、ＺｎＯ）を挙げることができるし、あるいは又、ポリビニルフェノール（ＰＶＰ）やポリヒドロキシアルキルメタクリレートにて例示される有機系絶縁材料を挙げることもできる。また、本発明の電界効果型トランジスタにあっては、基体として、その他、ゲート絶縁膜を挙げることができる。
【００２０】
ここで、ＳｉＯ2系材料として、二酸化シリコン（ＳｉＯ2）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、酸化窒化シリコン（ＳｉＯＮ）、ＳＯＧ（スピンオングラス）、低誘電率を有するＳｉＯ2系材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー及びベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、有機ＳＯＧ）を例示することができる。
【００２１】
ＳｉＯ2系材料から構成される基体やゲート絶縁膜を、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法、Physical Vapor Deposition 法）；各種の化学的気相成長法（ＣＶＤ法、Chemical Vapor Deposition 法）；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；後述する各種コーティング法；浸漬法（ディッピング法）；キャスティング法；スプレー法等の公知のプロセスによって形成することができる。
【００２２】
あるいは又、ゲート絶縁膜を、ゲート電極の表面を酸化することによって形成することができる。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、熱酸化法、Ｏ2プラズマを用いた酸化法、陽極酸化法を例示することができる。更には、例えば、金（Ａｕ）からゲート電極を構成する場合、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面にゲート絶縁膜を形成することもできる。
【００２３】
シランカップリング剤は、一般に、Ｘ−Ｓｉ（ＯＲ）3で表すことができる。ここで、「Ｘ」は、チオール基（メルカプト基）、アミノ基、ビニル基、エポキシ基、クロル基、メタクリル基といった官能基を意味し、「ＯＲ」は加水分解可能な基（例えば、メトキシ基やエトキシ基）を意味する。シランカップリング剤として、具体的には、［（Ｒ−Ｏ）3Ｓｉ−（ＣＨ2）n−ＮＨ2］（但し、Ｒ＝ＣＨ3，Ｃ2Ｈ5等）を例示することができる。
【００２４】
シランカップリング処理の方法として、基体やゲート絶縁膜を、シランカップリング剤の蒸気に暴露する方法、シランカップリング剤溶液に浸漬する方法（ディッピング法）、シランカップリング剤溶液を各種のコーティング法にて塗布する方法、各種の印刷法、シランカップリング剤溶液をスピンコートする方法を挙げることができる。ここで、コーティング法として、エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法を例示することができる。
【００２５】
本発明の電界効果型トランジスタにおけるゲート電極やソース／ドレイン電極の構成材料として、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ルビジウム（Ｒｂ）、ロジウム（Ｒｈ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、錫（Ｓｎ）等の金属や、各種の合金、あるいは又、これらの金属から成る導電性粒子、あるいは、これらの金属を含む合金の導電性粒子を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった各種の導電性高分子を挙げることもできる。
【００２６】
ソース／ドレイン電極やゲート電極の形成方法として、これらを構成する材料にも依るが、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；ＭＯＣＶＤ法を含む各種のＣＶＤ法；スピンコート法；各種導電性ペーストや各種導電性高分子溶液を用いたスクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；リフトオフ法；シャドウマスク法；電解メッキ法や無電解メッキ法あるいはこれらの組合せといったメッキ法；及び、スプレー法の内のいずれか、あるいは、更には必要に応じてパターニング技術との組合せを挙げることができる。尚、ＰＶＤ法として、（ａ）電子ビーム加熱法、抵抗加熱法、フラッシュ蒸着等の各種真空蒸着法、（ｂ）プラズマ蒸着法、（ｃ）２極スパッタリング法、直流スパッタリング法、直流マグネトロンスパッタリング法、高周波スパッタリング法、マグネトロンスパッタリング法、イオンビームスパッタリング法、バイアススパッタリング法等の各種スパッタリング法、（ｄ）ＤＣ(direct current)法、ＲＦ法、多陰極法、活性化反応法、電界蒸着法、高周波イオンプレーティング法、反応性イオンプレーティング法等の各種イオンプレーティング法を挙げることができる。
【００２７】
本発明の電界効果型トランジスタの具体的な構造として、以下の２種類の構造を例示することができる。
【００２８】
即ち、第１の構造を有する電界効果型トランジスタは、所謂ボトムゲート型であり、且つ、トップコンタクト型であり、
（Ａ）支持体上に形成されたゲート電極、
（Ｂ）ゲート電極上に形成されたゲート絶縁膜（基体に相当する）、
（Ｃ）ゲート絶縁膜上に形成され、分離積層型の電荷移動錯体薄膜から構成されたチャネル形成領域層、並びに、
（Ｄ）電荷移動錯体薄膜上に形成されたソース／ドレイン電極、
を備えている。
【００２９】
また、第２の構造を有する電界効果型トランジスタは、所謂トップゲート型であり、且つ、トップコンタクト型であり、
（Ａ）基体上に形成され、分離積層型の電荷移動錯体薄膜から構成されたチャネル形成領域層、
（Ｂ）分離積層型の電荷移動錯体薄膜上に形成されたソース／ドレイン電極、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域層上に形成されたゲート絶縁膜、並びに、
（Ｄ）ゲート絶縁膜上に形成されたゲート電極、
を備えている。
【００３０】
尚、電界効果型トランジスタとして、その他、ボトムゲート型でボトムコンタクト型の電界効果型トランジスタやトップゲート型でボトムコンタクト型の電界効果型トランジスタを挙げることもできる。ここで、ボトムゲート型でボトムコンタクト型の電界効果型トランジスタは、
（Ａ）支持体上に形成されたゲート電極、
（Ｂ）ゲート電極上に形成されたゲート絶縁膜（基体に相当する）、
（Ｃ）ゲート絶縁膜上に形成されたソース／ドレイン電極、並びに、
（Ｄ）少なくともゲート絶縁膜上に形成され、分離積層型の電荷移動錯体薄膜から構成されたチャネル形成領域層、並びに、
を備えている。また、トップゲート型でボトムコンタクト型の電界効果型トランジスタは、
（Ａ）基体上に形成されたソース／ドレイン電極、
（Ｂ）少なくとも基体上に形成され、分離積層型の電荷移動錯体薄膜から構成されたチャネル形成領域層、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域層上に形成されたゲート絶縁膜、並びに、
（Ｄ）ゲート絶縁膜上に形成されたゲート電極、
を備えている。
【００３１】
本発明の電界効果型トランジスタは、より具体的には、支持体や支持部材の上に設けられるが、支持体や支持部材として、各種ガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。尚、表面に絶縁層が形成された各種ガラス基板、表面に絶縁層が形成された石英基板、あるいは、表面に絶縁層が形成されたシリコン基板は、それ自体が基体を構成し得る。更には、支持体や支持部材として、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート、ポリエチレンテレフタレート（ＰＥＴ）に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された支持体や支持部材を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。また、電界効果型トランジスタを樹脂にて封止してもよい。
【００３２】
本発明の電界効果型トランジスタを、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体や支持部材に多数の電界効果型トランジスタを集積したモノリシック集積回路としてもよいし、各電界効果型トランジスタを切断して個別化し、ディスクリート部品として使用してもよい。
【発明の効果】
【００３３】
本発明の電荷移動錯体薄膜は、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜であり、本発明の電界効果型トランジスタのチャネル形成領域層は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜から構成されている。そして、このような構造を有する分離積層型の電荷移動錯体薄膜あるいはチャネル形成領域層においては、これらの厚さ方向に電界を加えることによって、中性−イオン性相転移を生じさせることができる。即ち、ドナー分子層とアクセプター分子層との界面において、電荷の移動を生じさせることができる。尚、電界は、例えばゲート電極に電圧を印加することで生じさせることができる。そして、その結果、電界を加える前には高抵抗状態であった分離積層型の電荷移動錯体薄膜あるいはチャネル形成領域層は、低抵抗状態となる。これによって、本発明の電界効果型トランジスタにおいてはオン／オフ動作を行うことができる。しかも、このような相転移は速やかに生じるが故に、本発明の電界効果型トランジスタは高い動作性能を有する。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して、好ましい実施例に基づき本発明を説明する。
【実施例１】
【００３５】
実施例１は、本発明の分離積層型の電荷移動錯体薄膜及び電界効果型トランジスタ（以下、ＦＥＴと呼ぶ）に関する。この分離積層型の電荷移動錯体薄膜は、電子供与性のドナー分子層と電子受容性のアクセプター分子層が順次積層されて成る。実施例１においては、ドナー分子層を構成するドナー分子（アクセプター分子等と反応する前のドナー分子）は、図１に示す式（１）の構造を有し、アクセプター分子層を構成するアクセプター分子（ドナー分子等と反応する前のアクセプター分子）は、図１に示す式（２）の構造を有する。
【００３６】
実施例１の分離積層型の電荷移動錯体薄膜は、ドナー分子層を形成しているドナー分子（アクセプター分子等と反応した後のドナー分子）を［Ｄ］で表記し、アクセプター分子層を形成しているアクセプター分子（ドナー分子等と反応した後のアクセプター分子）を［Ａ］で表記し、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との化学的結合を「＝」で表記した場合、電荷移動錯体薄膜の厚さ方向において、［Ｄ］＝［Ａ］＝［Ｄ］＝［Ａ］の状態にある。即ち、ドナー分子層が２層であり、アクセプター分子層が２層であり、合計４層構造を有し、ドナー分子層、アクセプター分子層、ドナー分子層、アクセプター分子層が順次積層された構成を有する。しかも、各層は、同種の分子のみによって形成されている。
【００３７】
実施例１のＦＥＴは、ソース／ドレイン電極１４、ソース／ドレイン電極１４の間に形成されたチャネル形成領域層１６、及び、ゲート絶縁膜１３を介してチャネル形成領域層に対向して設けられたゲート電極１２を備えている。そして、チャネル形成領域層１６は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜１５から構成されている。尚、分離積層型の電荷移動錯体薄膜１５は、上述した構造、構成を有する。
【００３８】
より具体的には、ゲート電極の延びる方向と直角の仮想垂直面でＦＥＴを切断したときの模式的な一部断面図を図６の（Ｂ）に示すように、第１の構造を有する実施例１のＦＥＴは、所謂、ボトムゲート型であり、且つ、トップコンタクト型の薄膜トランジスタ（ＴＦＴ）であり、
（Ａ）支持体上に（より具体的には、支持部材１０上に設けられた支持体１１の上に）形成されたゲート電極１２、
（Ｂ）ゲート電極１２上及び支持体１１上に形成されたゲート絶縁膜１３（基体に相当する）、
（Ｃ）ゲート絶縁膜１３上に形成され、分離積層型の電荷移動錯体薄膜１５から構成されたチャネル形成領域層１６、並びに、
（Ｄ）電荷移動錯体薄膜１５上に形成されたソース／ドレイン電極１４、
を備えている。
【００３９】
実施例１のＦＥＴにあっては、ゲート電極１２への電圧の印加によってチャネル形成領域層１６の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態（具体的には、電荷移動量をρとしたとき、ρの値は０．５＜ρ＜１）を誘発させる。その結果、チャネル形成領域層１６が高抵抗状態から低抵抗状態へと変化する。より具体的には、ゲート電極１２へ電圧を印加しない場合のチャネル形成領域層１６の抵抗値をＲ0、ゲート電極１２へ１０ボルトの電圧を印加したときのチャネル形成領域層１６の抵抗値をＲ1としたとき、Ｒ1／Ｒ0の値は概ね１０6以上である。
【００４０】
以下、先ず、図２の（Ａ）、（Ｂ）、図３及び図４の概念図を参照して、実施例１の分離積層型の電荷移動錯体薄膜の形成方法を説明する。
【００４１】
［工程−１０］
先ず、ＳｉＯ2層から成る基体１の表面を水素末端化する（図２の（Ａ）参照）。これによって、基体１の表面は水酸基で終端される。水素末端化の方法として、具体的には、ピランハ溶液処理、酸素プラズマ処理、ＵＶ−オゾン処理を挙げることができる。
【００４２】
［工程−２０］
次に、基体１であるＳｉＯ2層に対してシランカップリング剤を用いた表面処理を行う（図２の（Ｂ）参照）。これによって、次の工程で電荷移動錯体薄膜を形成する際、電荷移動錯体薄膜を自己組織化（エピタキシャル成長）させることが可能となる。シランカップリング剤は、例えば、以下の式（３）の構造式を有する。但し、Ｒは、ＣＨ3，Ｃ2Ｈ5等のアルキル基を意味する。例えば、３−アミノプロピルトリメトキシシランの乾燥トルエン溶液（濃度３ミリモル、温度８０〜１００゜Ｃ）中に基体１を６〜１０時間浸漬することで、シランカップリング剤のアルコキシ基と基体１の水酸基とが反応して化学的結合を形成し、基体１の表面は、アミノ基が末端に現れた構造を有するものとなる。尚、式（３）における（ＣＨ2）nを、図面においては「Ｒ0」で表示している。
【００４３】
（Ｒ−Ｏ）3Ｓｉ−（ＣＨ2）n−ＮＨ2    （３）
【００４４】
［工程−３０］
その後、シランカップリング剤で表面処理した基体１の表面に、ドナー分子層あるいはアクセプター分子層を、化学反応に基づき１層のみエピタキシャル成長させる。図１の式（１）にて示したドナー分子層を構成するドナー分子に基づき、ドナー分子層を１層のみエピタキシャル成長させた状態を、図３に示す。尚、積層させるドナー分子層を構成するドナー分子は、例えばヒドロキシ基と反応して化学的結合を生じさせるような官能基、例えば、−ＣＯＣｌを分子の両端に有することが好ましい。具体的には、気相プロセスにおける分子エピタキシャル成長法（Molecular Layer Epitaxy 法）を用いることができるし、また、液相プロセスにおける自己組織化法を用いることができる。これらの方法においては、ドナー分子同士又はアクセプター分子同士は互いに結合を形成することがなく、ドナー分子の有する官能基とアクセプター分子の有する官能基の間においてのみ化学結合が形成され得るという原理に基づき、基体１の表面に、ドナー分子層を１層のみエピタキシャル成長させることができる。
【００４５】
次に、ドナー分子層を１層のみエピタキシャル成長させた場合には、例えば、ヒドロキシ基を両端に有し、アクセプター分子層を構成するアクセプター分子（図１の式（２）にて示したアクセプター分子）に基づき、アクセプター分子層を１層のみ、ドナー分子層上にエピタキシャル成長させる。この状態を、図４に示す。尚、アクセプター分子層を１層のみエピタキシャル成長させた場合には、例えば、−ＣＯＣｌを両端に有し、ドナー分子層を構成するドナー分子に基づき、ドナー分子層を１層のみ、アクセプター分子層上にエピタキシャル成長させる。具体的には、気相プロセスにおける分子エピタキシャル成長法（Molecular Layer Epitaxy 法）を用いることができるし、また、液相プロセスにおける自己組織化法を用いることができる。これらの方法においては、ドナー分子同士又はアクセプター分子同士は互いに結合を形成することがなく、ドナー分子の有する官能基とアクセプター分子の有する官能基の間においてのみ化学結合が形成され得るという原理に基づき、ドナー分子層上に、アクセプター分子層を１層のみエピタキシャル成長させることができる。
【００４６】
以下、順次、ドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子とを化学反応させることにより、所望の積層数（実施例１においては、２層のアクセプター分子層と２層のドナー分子層）を有する分離積層型の電荷移動錯体薄膜を形成することができる。
【００４７】
以下、支持体等の模式的な一部断面図である図５の（Ａ）〜（Ｄ）、図６の（Ａ）〜（Ｂ）を参照して、実施例１のＦＥＴの製造方法を説明する。
【００４８】
［工程−１００］
先ず、支持体上にゲート電極を形成する。具体的には、シリコン基板から成る支持部材１０に接着されたポリエーテルスルホン（ＰＥＳ）から成る支持体１１上に、レジスト層２１に基づきゲート電極形成用のパターンを形成する（図５の（Ａ）参照）。
【００４９】
次いで、密着層としてのチタン（Ｔｉ）層、ゲート電極１２としての金（Ａｕ）層を、支持体１１及びレジスト層２１上に真空蒸着法によって形成する（図５の（Ｂ）参照）。図面においては、密着層の図示を省略した。蒸着を行う際、支持体１１が接着されている支持部材１０は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、支持体１１の変形を最小限に抑えた成膜を行うことができる。
【００５０】
その後、リフトオフ法によりレジスト層２１を除去することで、ゲート電極１２を得ることができる（図５の（Ｃ）参照）。
【００５１】
［工程−１１０］
次に、ゲート電極１２上を含む支持体１１上に、基体に相当するゲート絶縁膜１３を形成する（図５の（Ｄ）参照）。具体的には、ＳｉＯ2から成るゲート絶縁膜１３を、スパッタリング法に基づき、ゲート電極１２及び支持体１１上に形成する。ゲート絶縁膜１３の成膜を行う際、ゲート電極１２の一部をハードマスクで覆うことによって、ゲート電極１２の取出部（図示せず）をフォトリソグラフィ・プロセス無しで形成することができる。また、ゲート絶縁膜１３の成膜時、支持体１１が接着されている支持部材１０は温度を調整することができる支持体ホルダーに載置されており、ＳｉＯ2の成膜中の支持体温度の上昇を抑制することができるので、支持体１１の変形を最小限に抑えた成膜を行うことができる。
【００５２】
［工程−１２０］
次に、基体に相当するゲート絶縁膜１３上に電荷移動錯体薄膜１５を形成する（図６の（Ａ）参照）。具体的には、［工程−１０］〜［工程−３０］を実行すればよい。
【００５３】
［工程−１３０］
次いで、密着層としてのチタン（Ｔｉ）層、ソース／ドレイン電極１４としての金（Ａｕ）層を、電荷移動錯体薄膜１５上に真空蒸着法によって形成する（図６の（Ｂ）参照）。図面においては、密着層の図示を省略した。電荷移動錯体薄膜１５の一部をハードマスクで覆うことによって、ソース／ドレイン電極１４をフォトリソグラフィ・プロセス無しで形成することができる。蒸着を行う際、支持体１１が接着されている支持部材１０は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、支持体１１の変形を最小限に抑えた成膜を行うことができる。
【００５４】
［工程−１４０］
その後、全面に層間絶縁層を形成し、ソース／ドレイン電極、ゲート電極に接続された配線を層間絶縁層上に形成することで、ＦＥＴ（より具体的には、ＴＦＴ）を完成することができる。
【実施例２】
【００５５】
実施例２は実施例１のＦＥＴの変形である。実施例２のＦＥＴは第２の構造を有する。即ち、ゲート電極の延びる方向と直角の仮想垂直面でＦＥＴを切断したときの模式的な一部断面図を図７の（Ａ）に示すように、実施例２のＦＥＴは、所謂、トップゲート型であり、且つ、トップコンタクト型のＴＦＴであり、
（Ａ）基体１１１上に形成され、分離積層型の電荷移動錯体薄膜１５から構成されたチャネル形成領域層１６、
（Ｂ）分離積層型の電荷移動錯体薄膜１５上に形成されたソース／ドレイン電極１４、
（Ｃ）ソース／ドレイン電極１４及びチャネル形成領域層１６上に形成されたゲート絶縁膜１３、並びに、
（Ｄ）ゲート絶縁膜１３上に形成されたゲート電極１２、
を備えている。
【００５６】
尚、実施例２のＦＥＴは、このように、構造上、実施例１のＦＥＴと異なっているが、各構成要素を構成する材料等は実施例１のＦＥＴと同じとすることができる。それ故、実施例２のＦＥＴの詳細な説明は省略する。以下、実施例２のＦＥＴの製造方法の概要を説明する。
【００５７】
［工程−２００］
先ず、実施例１の［工程−１２０］と同様にして、ＳｉＯ2から成る基体１１１上に電荷移動錯体薄膜１５を形成する。尚、このＳｉＯ2から成る基体１１１は、シリコン基板から成る支持部材１０の表面に形成されている。
【００５８】
［工程−２１０］
次に、実施例１の［工程−１３０］と同様にして、電荷移動錯体薄膜１５上にソース／ドレイン電極１４を形成する。
【００５９】
［工程−２２０］
その後、実施例１の［工程−１１０］と同様にして、ソース／ドレイン電極１４及び電荷移動錯体薄膜１５上にゲート絶縁膜１３を形成する。
【００６０】
［工程−２３０］
次いで、実施例１の［工程−１００］と同様にして、ゲート絶縁膜１３上にゲート電極１２を形成する。
【００６１】
［工程−２４０］
その後、全面にＳｉＯ2から成る層間絶縁層３０を形成した後、ゲート電極１２及びソース／ドレイン電極１４の上方の層間絶縁層３０に開口部を形成し、これらの開口部内を含む層間絶縁層３０上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極１２に接続された配線（図示せず）、及び、ソース／ドレイン電極１４に接続された配線３１を形成する。こうして、図７の（Ａ）に示した実施例２のＦＥＴを得ることができる。
【実施例３】
【００６２】
実施例３も実施例１のＦＥＴの変形である。ゲート電極の延びる方向と直角の仮想垂直面でＦＥＴを切断したときの模式的な一部断面図を図７の（Ｂ）に示すように、実施例３のＦＥＴは、ゲート電極１２と対向した第２のゲート電極４１が、第２のゲート絶縁膜４０を介してチャネル形成領域層１６に対向して設けられている。尚、ゲート電極１２、第２のゲート電極４１、チャネル形成領域１６等は、それぞれ、異なる水平面内に配され、しかも、チャネル形成領域１６の上方に第２のゲート電極４１が配置され、チャネル形成領域１６の下方にゲート電極１２が配置された構造を有する。
【００６３】
具体的には、実施例３のＦＥＴは、
（Ａ）支持体上に（より具体的には、支持部材１０上に設けられた支持体１１の上に）形成されたゲート電極１２、
（Ｂ）ゲート電極１２上及び支持体１１上に形成されたゲート絶縁膜１３（基体に相当する）、
（Ｃ）ゲート絶縁膜１３上に形成され、分離積層型の電荷移動錯体薄膜１５から構成されたチャネル形成領域層１６、
（Ｄ）電荷移動錯体薄膜１５上に形成されたソース／ドレイン電極１４、
（Ｅ）ソース／ドレイン電極１４及びチャネル形成領域層１６上に形成された第２のゲート絶縁膜４０、並びに、
（Ｆ）第２のゲート絶縁膜４０上に形成された第２のゲート電極４１、
を備えている。
【００６４】
実施例３のＦＥＴにおいても、ゲート電極１２及び第２のゲート電極４１への電圧の印加によってチャネル形成領域層１６の厚さ方向に電界を生ぜしめることで、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に不完全な電荷移動状態を誘発させ、以て、チャネル形成領域層１６を低抵抗状態とする。
【００６５】
実施例３のＦＥＴは、実施例１の［工程−１００］〜［工程−１３０］を実行し、その後、実施例２の［工程−２２０］〜［工程−２４０］を実行することで得ることができるので、詳細な説明は省略する。
【００６６】
以上、本発明を、好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例１〜実施例３においては、ドナー分子層を２層、アクセプター分子層を２層の４層構造としたが、電荷移動錯体薄膜、あるいは、電界効果型トランジスタにおけるチャネル形成領域層の構造は、これに限定するものではなく、最低、ドナー分子層を１層、アクセプター分子層を１層とする２層構成であればよい。電荷移動錯体薄膜の構成材料や作製方法、電界効果型トランジスタの構造、構成材料や作製方法は例示であり、適宜変更することができる。
【図面の簡単な説明】
【００６７】
【図１】図１は、実施例１の分離積層型の電荷移動錯体薄膜の形成にて使用したドナー分子層を構成するドナー分子及びアクセプター分子層を構成するアクセプター分子の構造式を示す図である。
【図２】図２の（Ａ）及び（Ｂ）は、実施例１の分離積層型の電荷移動錯体薄膜の形成工程を説明するための概念図である。
【図３】図３は、図２の（Ｂ）に引き続き、実施例１の分離積層型の電荷移動錯体薄膜の形成工程を説明するための概念図である。
【図４】図４は、図３に引き続き、実施例１の分離積層型の電荷移動錯体薄膜の形成工程を説明するための概念図である。
【図５】図５の（Ａ）〜（Ｄ）は、実施例１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図６】図６の（Ａ）及び（Ｂ）は、図５の（Ｄ）に引き続き、実施例１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、それぞれ、実施例２及び実施例３の電界効果型トランジスタの模式的な一部断面図である。
【図８】図８は、（ＩD−ＥA）＝０．３±０．１（Ｖ）の値を満足するドナー分子層を構成するドナー分子とアクセプター分子層を構成するアクセプター分子との組合せを例示するグラフである。
【図９】図９は、図８に示した各種のドナー分子の分子構造を示す図である。
【図１０】図１０は、図８に示した各種のドナー分子の分子構造を示す図である。
【図１１】図１１は、図８に示した各種のアクセプター分子の分子構造を示す図である。
【図１２】図１２は、図８に示した各種のアクセプター分子の分子構造を示す図である。
【図１３】図１３は、図８に示した各種のアクセプター分子の分子構造を示す図である。
【符号の説明】
【００６８】
１・・・基体、１０・・・支持部材、１１・・・支持体、１１１・・・基体、１２・・・ゲート電極、１３・・・ゲート絶縁膜、１４・・・ソース／ドレイン電極、１５・・・分離積層型の電荷移動錯体薄膜、１６・・・チャネル形成領域層、２１・・・レジスト層、３０・・・層間絶縁層、３１・・・配線、４０・・・第２のゲート絶縁膜、４１・・・第２のゲート電極
【図１】
2005123354.tif 000003
【図２】
2005123354.tif 000004
【図３】
2005123354.tif 000005
【図４】
2005123354.tif 000006
【図５】
2005123354.tif 000007
【図６】
2005123354.tif 000008
【図７】
2005123354.tif 000009
【図８】
2005123354.tif 000010
【図９】
2005123354.tif 000011
【図１０】
2005123354.tif 000012
【図１１】
2005123354.tif 000013
【図１２】
2005123354.tif 000014
【図１３】
2005123354.tif 000015