(57)【要約】【課題】  信号増幅用の増幅素子及び利得制御用の増幅素子に印加する電圧を高くして、電源の電圧が低くても十分に性能を引き出せるようにする。【解決手段】  第一の定電流源４１に差動接続された信号増幅用の第一及び第二の増幅素子４２、４３と、信号入力端において差動接続され、該信号入力端が第二の定電流源４４に接続された利得制御用の第三及び第四の増幅素子４５、４６と、信号入力端において差動接続され、該信号入力端が第三の定電流源４７に接続された利得制御用の第五及び第六の増幅素子４８、４９とを備え、第一の増幅素子４２の出力端を第二の定電流源４４に接続すると共に、第二の増幅素子４３の出力端を第三の定電流源４７に接続し、第一の定電流源４１を電源の高電位端に接続し、第二及び第三の定電流源４４、４７を電源の低電位端に接続した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一の定電流源に差動接続された信号増幅用の第一及び第二の増幅素子と、信号入力端において差動接続され、該信号入力端が第二の定電流源に接続された利得制御用の第三及び第四の増幅素子と、信号入力端において差動接続され、該信号入力端が第三の定電流源に接続された利得制御用の第五及び第六の増幅素子とを備え、前記第一の増幅素子の出力端を前記第二の定電流源に接続すると共に、前記第二の増幅素子の出力端を前記第三の定電流源に接続し、前記第一の定電流源を電源の高電位端に接続し、前記第二及び第三の定電流源を電源の低電位端に接続したことを特徴とする可変利得増幅器。
【請求項２】
前記第一の定電流源と前記第一及び第二の増幅素子とをＰチャンネルＭＯＳ電界効果トランジスタで構成し、前記第二及び第三の定電流源と前記第三乃至第六の増幅素子とをＮチャンネルＭＯＳ電界効果トランジスタで構成したことを特徴とする請求項１に記載の可変利得増幅器。
【請求項３】
前記第一の定電流源と前記第一及び第二の増幅素子とをＰＮＰトランジスタで構成し、前記第二及び第三の定電流源と前記第三乃至第六の増幅素子とをＮＰＮトランジスタで構成したことを特徴とする請求項１に記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型の可変利得増幅器、すなわち、可変利得差動増幅器に関する。
【背景技術】
【０００２】
図２に従来の可変利得差動増幅器の構成を示す。定電流源８によって差動接続された信号増幅用トランジスタ７，７ａのベースには平衡信号が入力される。コレクタにはそれぞれ可変利得増幅器Ａ、Ｂが接続される。可変利得増幅器Ａは正相信号を増幅し、可変利得増幅器Ｂは逆相信号を増幅する。可変利得増幅器Ａは利得制御トランジスタ６、１０からなり、可変利得増幅器Ｂは利得制御トランジスタ１０ａ、６ａを有する。利得制御トランジスタ６、６ａのベースに利得制御電圧１２が印加され、利得制御トランジスタ１０、１０ａのベースに利得制御電圧１１が印加される。
【０００３】
利得制御トランジスタ６、６ａのコレクタはそれぞれ負荷抵抗４、４ａを介して電源端子３３に接続され、利得制御トランジスタ１０、１０ａのコレクタは直接電源端子３４に接続される。電源端子３３、３４と電源１との間にはそれぞれ配線のインダクタンス２３、２４が介在する。そして、利得制御トランジスタ６のコレクタは出力端子５に接続され、利得制御トランジスタ６ａのコレクタは出力端子５ａに接続される。
【０００４】
以上の構成では、信号増幅用トランジスタ７、７ａで増幅された信号は可変利得増幅器Ａ、Ｂで利得制御され、出力端子５、５ａ間に平衡出力される（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特開２００１−００７６６７号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記構成では、電源端子３３の電圧は定電流源８、信号増幅用トランジスタ７、７ａ、可変利得増幅器Ａ、Ｂの利得制御トランジスタ６、６ａ、負荷抵抗４、４ａに４分割して振り分けられるので、それぞれに振り分けられた電圧が低くなり、信号増幅用トランジスタ７、７ａ、利得制御トランジスタ６、６ａは電圧が不足して十分な性能が得られなかった。これを避けるためには、電源の電圧を高くする必要があるが、電池を電源とする携帯機器には不向きであった。
【０００７】
本発明は、信号増幅用の増幅素子及び利得制御用の増幅素子に印加する電圧を高くして、電源の電圧が低くても十分に性能を引き出せるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
上記課題の解決するため、第一の定電流源に差動接続された信号増幅用の第一及び第二の増幅素子と、信号入力端において差動接続され、該信号入力端が第二の定電流源に接続された利得制御用の第三及び第四の増幅素子と、信号入力端において差動接続され、該信号入力端が第三の定電流源に接続された利得制御用の第五及び第六の増幅素子とを備え、前記第一の増幅素子の出力端を前記第二の定電流源に接続すると共に、前記第二の増幅素子の出力端を前記第三の定電流源に接続し、前記第一の定電流源を電源の高電位端に接続し、前記第二及び第三の定電流源を電源の低電位端に接続した。
【０００９】
また、前記第一の定電流源と前記第一及び第二の増幅素子とをＰチャンネルＭＯＳ電界効果トランジスタで構成し、前記第二及び第三の定電流源と前記第三乃至第六の増幅素子とをＮチャンネルＭＯＳ電界効果トランジスタで構成した。
【００１０】
また、前記第一の定電流源と前記第一及び第二の増幅素子とをＰＮＰトランジスタで構成し、前記第二及び第三の定電流源と前記第三乃至第六の増幅素子とをＮＰＮトランジスタで構成した。
【発明の効果】
【００１１】
本発明では、第一の定電流源に差動接続された信号増幅用の第一及び第二の増幅素子と、信号入力端において差動接続され、該信号入力端が第二の定電流源に接続された利得制御用の第三及び第四の増幅素子と、信号入力端において差動接続され、該信号入力端が第三の定電流源に接続された利得制御用の第五及び第六の増幅素子とを備え、第一の増幅素子の出力端を第二の定電流源に接続すると共に、第二の増幅素子の出力端を第三の定電流源に接続し、第一の定電流源を電源の高電位端に接続し、第二及び第三の定電流源を電源の低電位端に接続したので、第一の定電流源から第二及び第三の定電流源に至る電流通流経路をみると、電源の電圧は第一の定電流源と、第一及び第二の増幅素子と、第二及び第三の定電流源との３段に分割される。また、第一及び第二の負荷抵抗から第二及び第三の定電流源に至る電流通流経路をみると、電源の電圧は第一及び第二の負荷抵抗と、第三乃至第六の増幅素子と、第二及び第三の定電流源との３段に分割される。従って、分割された１段当たりの電圧は従来よりも大きくなって、電源の電圧を低くしても十分な性能を引き出せる。よって電源が低電圧化された携帯機器に好適な可変利得増幅器が得られる。
【００１２】
また、第一の定電流源と第一及び第二の増幅素子とをＰチャンネルＭＯＳ電界効果トランジスタで構成し、第二及び第三の定電流源と第三乃至第六の増幅素子とをＮチャンネルＭＯＳ電界効果トランジスタで構成したので、ＭＯＳ集積回路化が可能である。
【００１３】
また、第一の定電流源と第一及び第二の増幅素子とをＰＮＰトランジスタで構成し、第二及び第三の定電流源と第三乃至第六の増幅素子とをＮＰＮトランジスタで構成したので、バイポーラの集積回路化が可能である。
【発明を実施するための最良の形態】
【００１４】
本発明の可変利得増幅器の構成を図１に示す。第一の定電流源４１は、例えばＰチャンネルＭＯＳ電界効果トランジスタ（以下、電界効果トランジスタをＦＥＴと略す）からなり、そのソースは電源の高電位端Ｖｄｄに接続され、ゲートには定電流を流すためのバイアス電圧Ｖｂｉａｓ１が印加される。第一の増幅素子４２及び第二の増幅素子４３も、例えばＰチャンネルＭＯＳＦＥＴからなり、ソースによって差動接続される。そして、それらのソースが第一の定電流源４１のドレインに接続される。
【００１５】
第二の定電流源４４及び第三の定電流源４７は、例えばＮチャンネルＭＯＳＦＥＴで構成され、それらのソースは電源の低電位端（グランド）に接続され、各ゲートには同じ定電流を流すためのバイアス電圧Ｖｂｉａｓ２、Ｖｂｉａｓ３がそれぞれ印加される。そして、第一の増幅素子４２のドレインが第二の定電流源４４のドレインに接続され、第二の増幅素子４３のドレインが第三の定電流源４７のドレインに接続される。そして、第一の増幅素子４２の入力端であるゲートと第二の増幅素子４３の入力端であるゲートとの間に高周波信号が平衡入力される。
【００１６】
利得制御用の第三の増幅素子４５と第四の増幅素子４６とはＮチャンネルＭＯＳＦＥＴからなり、入力端であるソースにおいて差動接続されると共に、第二の定電流源４４のドレインに接続される。そして、第三の増幅素子４５の出力端であるドレインが高電位端Ｖｄｄに接続され、第四の増幅素子４６の出力端であるドレインが第一の負荷抵抗５０を介して高電位端Ｖｄｄに接続される。
【００１７】
また、利得制御用の第五の増幅素子４８と第六の増幅素子４９とはＮチャンネルＭＯＳＦＥＴからなり、入力端であるソースにおいて差動接続されると共に、第三の定電流源４７のドレインに接続される。そして、第五の増幅素子４８の出力端であるドレインが第二の負荷抵抗５１を介して高電位端Ｖｄｄに接続され、第六の増幅素子４９の出力端であるドレインが高電位端Ｖｄｄに接続される。
【００１８】
第三の増幅素子４５の制御端であるゲートと第六の増幅素子４９の制御端であるゲートとが互いに接続され、第四の増幅素子４６の制御端であるゲートと第五の増幅素子４８の制御端であるゲートとが互いに接続される。そして、第三及び第六の増幅素子４５、４９のゲートと、第四及び第五の増幅素子４６、４８のゲートとの間に利得制御電圧が平衡入力される。また、第四の増幅素子４６のドレインと第五の増幅素子４８のドレインとの間から信号が平衡出力される。
【００１９】
以上の構成によれば、第一の定電流源４１から第二及び第三の定電流源４４、４５に至る電流通流経路をみると、電源の電圧は第一の定電流源４１と、第一及び第二の増幅素子４２、４３と、第二及び第三の定電流源４４、４７との３段に分割される。また、第一及び第二の負荷抵抗５０、５１から第二及び第三の定電流源４４、４７に至る電流通流経路をみると、電源の電圧は第一及び第二の負荷抵抗５０、５１と、第三乃至第六の増幅素子４５、４６、４８、４９と、第二及び第三の定電流源４４、４７との３段に分割される。従って、分割された１段当たりの電圧は従来よりも大きくなっている。
【００２０】
以上の構成において、第一の定電流源４１に流れる電流は第一の増幅素子４２と第二の増幅素子４３とに振り分けられる。また、第二の定電流源４４に流れる電流は第一の増幅素子４２に流れる電流と第三及び第四の増幅素子４５、４６に流れる合計電流との和の電流と等しくなる。同様に、第三の定電流源４７に流れる電流は第二の増幅素子４３に流れる電流と第五及び第六の増幅素子４８、４９に流れる合計電流との和の電流と等しくなる。
【００２１】
そして、第一の増幅素子４２のドレインから出力された信号が第三及び第四の増幅素子４５、４６のソースに入力され、第二の増幅素子４３のドレインから出力された信号が第五及び第六の増幅素子４８、４９のソースに入力される。
【００２２】
第三の増幅素子４５の利得と第四の増幅素子４６の利得は利得制御電圧によって逆方向に変化し、同様に、第五の増幅素子４８の利得と第六の増幅素子４９の利得も利得制御電圧によって逆方向に変化するが、第四の増幅素子４６の利得と第五の増幅素子４８の利得は利得制御電圧によって同じ方向に変化し、第三の増幅素子４５の利得と第六の増幅素子４９の利得も利得制御電圧によって同じ方向に変化する。したがって、第四の増幅素子４６と第五の増幅素子４８のドレインからは利得制御電圧によって変化する信号が出力される。
【００２３】
なお、図１においては第一の定電流源４１と第一及び第二の増幅素子４２、４３がＰチャンネルＭＯＳＦＥＴで構成され、第二及び第三の定電流源４４、４７と第三及び第四の各増幅素子４５、４６と第五及び第六の増幅素子４８、４９とがＮチャンネルＭＯＳＦＥＴで構成されたが、これらをバイポーラトランジスタに置換することが可能である。この場合は、第一の定電流源４１と第一及び第二の増幅素子４２、４３とをＰＮＰトランジスタで構成し、第二及び第三の定電流源４４、４７と第三及び第四の各増幅素子４５、４６と第五及び第六の増幅素子４８、４９とをＮＰＮトランジスタで構成すればよい。そして、バイポーラトランジスタのエミッタ、ベース、コレクタをそれぞれＦＥＴのソース、ゲート、ドレインに対応させればよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の可変利得増幅器の構成を示す回路図である。
【図２】従来の可変利得増幅器の構成を示す回路図である。
【符号の説明】
【００２５】
４１：第一の定電流源
４２：第一の増幅素子
４３：第二の増幅素子
４４：第二の定電流源
４５：第三の増幅素子
４６：第四の増幅素子
４７：第三の定電流源
４８：第五の増幅素子
４９：第六の増幅素子
５０：第一の負荷抵抗
５１：第二の負荷抵抗
【図１】
2005123821.tif 000003
【図２】
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