(57)【要約】 【課題】  搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化する。【解決手段】  アナログ・ディジタル変換器（６）と、中央処理装置（２）と、プログラムメモリ（４）とを有し、前記アナログ・ディジタル変換器は、多入力セレクタ（ＰＯＲＴ１〜ＰＯＲＴ８）を有すると共に、多入力セレクタとアナログ入力パッドとの配線（Ｌ１〜Ｌ８）の各々に設けられた電流設定素子（Ｍ１〜Ｍ８）と、電流設定素子のオン・オフを制御するレジスタ（７）とを有し、前記レジスタの設定はプログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にする。【選択図】        図１
2005123989.tif 000002
【特許請求の範囲】
【請求項１】
アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタとアナログ入力パッドとの配線の各々に設けられた電流設定素子と、前記電流設定素子のオン・オフを制御するレジスタとを有し、
前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にすることを特徴とする半導体集積回路。
【請求項２】
前記電流設定素子はプルアップトランジスタ又はプルダウントランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記中央処理装置は半導体集積回路のパワーオンリセットの指示に応答して前記設定プログラムを実行することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記中央処理装置は半導体集積回路のパワーオンリセットの後に間欠的に前記設定プログラムを実行することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記多入力セレクタの各入力チャネルは、サンプルホールド回路へ接続するトランスファゲートに並列接続されたバッファアンプを有することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記電流設定素子はバッファアンプの入力側に接続されることを特徴とする請求項５記載の半導体集積回路．
【請求項７】
アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御するレジスタとを有し、
前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、前記トランスファゲートのスイッチ状態をチェック可能にすることを特徴とする半導体集積回路。
【請求項８】
アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御する外部端子とを有し、
外部から前記外部端子に与えられる信号の状態に従って前記トランスファゲートのスイッチ状態をチェック可能にすることを特徴とする半導体集積回路。
【請求項９】
前記プルアップ素子及びプルダウン素子はテストモードが設定されていることを条件にオン・オフ制御可能にされることを特徴とする請求項７又は８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換器（Ａ／Ｄ変換器）を備えた半導体集積回路、特に、アナログ入力パッドに外部で接続するアナログ入力配線の断線、アナログ入力パッドに内部で接続するアナログ入力セレクタのスイッチ不良のチェックを可能にするテスト対応技術に関し、例えば、車載用のマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されたＡ／Ｄ変換器のアナログ入力パッドに外部で接続するアナログ入力配線の断線チェックを可能にするのに、半導体集積回路の実装ボード上で前記アナログ入力パッドにプルアップ抵抗又はプルダウン抵抗を外付けし、プルアップ抵抗又はプルダウン抵抗をオン動作させる。この状態でＡ／Ｄ変換によるチェック動作を行なうと、断線時にはＡ／Ｄ変換結果はプルアップ又はプルダウンの状態で決まり、非断線時にはＡ／Ｄ変換結果はアナログ入力に応答する。この相違によって断線チェックを行なうことができる。特許文献１にはプルダウン抵抗を用いたアナログ入力の断線チェックについて記載があり、特許文献２にはプルアップ抵抗を用いたアナログ入力の断線チェックについて記載がある。
【０００３】
【特許文献１】特開平１１−２７８２３７号公報（段落３７、図１、図３）
【０００４】
【特許文献２】特開２０００−２０９０９０号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は半導体集積回路に搭載されたＡ／Ｄ変換器のアナログ入力に対する外部の断線チェックと、内部におけるアナログ入力セレクタによる選択・非選択チェックについて検討した。これによれば、前者においては、断線チェック用のプルアップ素子又はプルダウン素子を半導体集積回路に形成すれば、外付け部品点数の減少に資することができるが、更に、多数のアナログ入力チャネルに対する断線チェックの効率化と、チェックを行なう時期の妥当性について考慮することの必要性が本発発明者によって見出された。
【０００６】
後者の選択・非選択チェックについては、アナログ入力を一つずつ選択していけば選択・非選択チェックは可能であるが、多数のアナログ入力チャネルに対してはテスト時間が長くなる。テスト時間短縮のために、全アナログ入力チャネルを並列選択した状態で各アナログ入力チャネルの入力抵抗を順次計測する全チャネル選択テストを行なえばよいが、常時オフ状態の故障に対して不具合を検出することができない。また、後者の接続チェックとして、全アナログ入力チャネルを非選択した状態で隣接アナログ入力端子間のリーク電流値を計測する全チャネル非選択テストを行なうことも可能であるが、この場合は複数チャネルが常時オン状態の故障に対して不具合を検出することができない。
【０００７】
本発明の目的は、搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができ、チェックを行なう時期の妥当性について考慮された半導体集積回路を提供することにある。
【０００８】
本発明の別の目的は、搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックにつて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することを可能にする半導体集積回路を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕半導体集積回路は、アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタとアナログ入力パッドとの配線の各々に設けられた電流設定素子と、前記電流設定素子のオン・オフを制御するレジスタとを有し、前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にする。前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行なうから，搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
【００１２】
本発明の具体的な形態として、前記電流設定素子はプルアップトランジスタ又はプルダウントランジスタである。
【００１３】
本発明の具体的な形態として、前記中央処理装置は半導体集積回路のパワーオンリセットの指示に応答して前記設定プログラムを実行する。例えば半導体集積回路がエアバッグやエンジンの制御に用いられる車載用途等とされることを考慮すれば、パワーオンリセットの指示に応答して前記設定プログラムを実行することは、半導体集積回路による制御対象が動作可能にされる当初においてそのチェックを行なうことができるという点において、チェックを行なう時期の妥当性が考慮されている。パワーオンリセット後は、前記中央処理装置は半導体集積回路のパワーオンリセットの後に間欠的に前記設定プログラムを実行してもよい。その後の不具合についても即座に対処可能になる。
【００１４】
本発明の具体的な形態として、前記多入力セレクタの各入力チャネルは、サンプルホールド回路へ接続するトランスファゲートに並列接続されたバッファアンプを有する。アナログサンプル動作において、最初はバッファアンプの増幅出力をサンプル入力とし、その後、サンプル入力をトランスファゲートの出力に切り換える。これにより、アナログサンプル入力の初期的信号量が大きくなるからアナログサンプル動作の高速化に資することができる。
【００１５】
このとき、前記電流設定素子はバッファアンプの入力側に接続される。仮に前記電流設定素子がバッファアンプの出力側に接続されるとすると、バッファアンプは断線に応ずる入力を増幅するから、バッファアンプの出力をプルアップ又はプルダウンによって速やかに強制することは難しいからである。
【００１６】
〔２〕本発明の別の観点による半導体集積回路は、アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御するレジスタとを有し、前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、前記トランスファゲートのスイッチ状態をチェック可能にする。これによれば、搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタのトランスファゲートに対する全選択、全非選択において、プルアップトランジスタからの電流供給、プルダウントランジスタへの電流引き込みが利用可能になるから、アナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックにつて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することが可能になる。前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行なうから，搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
【００１７】
本発明の更に別に観点による半導体集積回路では、前記プルアップ素子及びプルダウン素子のオン・オフを制御する外部端子を採用し、外部から前記外部端子に与えられる信号の状態に従って前記トランスファゲートのスイッチ状態をチェック可能にする。
【００１８】
前記プルアップ素子及びプルダウン素子はテストモードが設定されていることを条件にオン・オフ制御可能にされるのがよい。通常動作で前記プルアップ素子又はプルダウン素子がオン状態におかれると、アナログ・ディジタル変換動作に誤りを生ずるからである。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができ、チェックを行なう時期の妥当性について考慮された半導体集積回路を実現することができる。
【００２１】
搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックについて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することを可能にする半導体集積回路を実現することができる。
【発明を実施するための最良の形態】
【００２２】
図１には本発明の一例に係るマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、相補型ＭＯＳ集積回路製造技術などにより単結晶シリコン等の１個の半導体基板に形成される。
【００２３】
マイクロコンピュータ１は、代表的に示された中央処理装置（ＣＰＵ）２、ランダム・アクセス・メモリ（ＲＡＭ）３、リード・オンリ・メモリ（ＲＯＭ）４、バス・ステート・コントローラ（ＢＳＣ）５、アナログ・ディジタル（Ａ／Ｄ）変換器（ＡＤＣ）６、コントロールレジスタ（ＣＲＥＧ）７及びアナログポート８等を内部回路モジュールとして有する。前記ＲＡＭ３、ＲＯＭ４、ＢＳＣ５、ＡＤＣ６及びＣＲＥＧ７はアドレスバス９及びデータバス１０を介してＣＰＵ２によりアクセス可能にされる。ＲＡＭ３はＣＰＵ２のワーク領域とされ、ＲＯＭ４はＣＰＵ２の動作プログラムなどを保有する。
【００２４】
ＡＤＣ６は特に制限されないが、逐次比較型Ａ／Ｄ変換器の回路構成を有し、アナログ入力をサンプルホールド回路の容量素子にサンプルホールドし、ホールドした電荷によって得られる電圧を２分法による比較電圧と逐次比較し、順次上位ビットよりディジタル値を決めていく。
【００２５】
ＡＤＣ６には多入力セレクタ若しくはアナログ入力セレクタとして例えば８個のアナログ入力ポートＰＯＲＴ１〜ＰＯＲＴ８が割当てられる。各々のアナログ入力ポートＰＯＲＴ１〜ＰＯＲＴ８は代表的に示されたトランスファゲートＴＧ１〜ＴＧ８と、ｎチャンネル型のプルダウンＭＯＳトランジスタＭ１〜Ｍ８を有する。
【００２６】
前記トランスファゲートＴＧ１〜ＴＧ８は、一端が対応するアナログ入力パッドＡＮ１〜ＡＮ８に接続され、他端がＡＤＣ６のアナログ入力端子Ａｉｎに共通接続され、対応するチャネル制御信号ＣＴＲｃ１〜ＣＴＲｃ８によってスイッチ制御される。Ａ／Ｄ変換動作が選択されるアナログ入力ポートのトランスファゲートがオン状態にされ、それ以外のアナログ入力ポートのトランスファゲートはオフ状態にされる。アナログ入力パッドＡＮ１〜ＡＮ８には例えば各種センサＳＥＮ１〜ＳＥＮ８が配線Ｌ１〜Ｌ８を介して接続され、Ａ／Ｄ変換されるべきアナログ信号が供給される。マイクロコンピュータ１が例えば自動車のエアバッグ制御システムに実装される場合に前記センサＳＥＮ１〜ＳＥＮ８は車内の随所に配置されて衝撃を感知する重力センサなどとされる。各々のアナログ入力ポートＰＯＲＴ１〜ＰＯＲＴ８と、対応するアナログ入力パッドＡＮ１〜ＡＮ８とが夫々アナログ入力チャネルとして位置付けられる。
【００２７】
プルダウンＭＯＳトランジスタＭ１〜Ｍ８は前記ＣＲＥＧ７に設定される制御データに従って生成されるプルダウン制御信号ＣＴＲｐ１〜ＣＴＲｃ８によってスイッチ制御される。前記ＣＲＥＧ７の設定は前記ＲＯＭ４に格納された設定プログラムを前記ＣＰＵ２が実行することによって行ない、アナログパッドＡＮ１〜ＡＮ８の外部における配線Ｌ１〜Ｌ８の断線をチェック可能にする。プルダウンＭＯＳトランジスタＭ１〜Ｍ８はオン状態で１００キロオーム以上の高抵抗とされる。プルダウンＭＯＳトランジスタＭ１〜Ｍ８の内の１つのプルダウンＭＯＳトランジスタＭｉ（ｉ＝１，２，…，８）がオン状態にされたアナログ入力チャネルのアナログ入力パッドＡＮｉに接続する配線Ｌｉが断線していなければ、ＡＤＣ６はセンサＳＥＮｉからのアナログ出力に応じたディジタル出力を得ることができる。これに対し、当該配線Ｌｉが断線していれば、回路の接地電位に収束するディジタル出力が得られることになり、断線時を正常時と明確に区別可能になる。
【００２８】
図２には図１のマイクロコンピュータ１を適用した制御システムの概略が例示される。同図に示される制御システム２０は、特に制限されないが、自動車のエアバッグ制御システムに利用される。制御システム２０は、代表的に示される電源電圧検出回路２１、重力センサＳＥＮｉ、メータパネルの表示装置２２、及びエアバッグ起動回路２３及びマイクロコンピュータ１等を有する。マイクロコンピュータ１は図１で説明した構成を有するが、図２では更には、電源電圧検出回路２１から出力されるパワーオンリセット信号ＲＥＳの入力バッファ１２、メータパネルの表示装置２１に対する表示データの出力ポート１３、エアバッグ起動回路２２に対する制御データの出力ポート１４が追加的に図示される。パワーオンリセット信号ＲＥＳによってリセットが指示されるとマイクロコンピュータ１の各種内部ノード等が初期化され、この後、パワーオンリセット信号ＲＥＳによるリセット指示が解除されると、ＣＰＵ２はＲＯＭ４が保有する初期化プログラムを所定の番地から実行開始する。
【００２９】
図３にはＣＰＵ２によるアナログ入力配線Ｌｉの断線チェック処理手順が例示される。パワーオンリセットの解除によって（Ｓ１）マイクロコンピュータの初期化処理が開始される（Ｓ２）。初期化処理はＣＰＵ２が所定の初期化プログラムを実行することによって行なわれる。初期化プログラムの実行処理では、内部レジスタの初期化（Ｓ２ａ）、ＲＡＭの初期化（Ｓ２ｂ）が行なわれ、アナログ入力配線の断線チェック処理が行なわれる。断線チェック処理はＣＰＵ２が断線チェックプログラムを実行することによって行なわれる。断線チェックは全てのアナログ入力チャネル（パッドＡＮ１〜ＡＮ８）に対して順次行なわれる。先ず最初に断線チェックを行なうアナログ入力チャネルとしてアナログ入力パッドＡＮ１を持つアナログ入力チャネルが選択され（Ｓ２ｃ）、制御レジスタ７に、プルダウンＭＯＳトランジスタＭ１をオン状態とし、その他のプルダウンＭＯＳトランジスタＭ２〜Ｍ８をオフ状態にする制御データが設定される（Ｓ２ｄ）。設定後、トランスファゲートＴＧ１を介してアナログ入力パッドＡＮ１からの入力をサンプルホールドして、Ａ／Ｄ変換を行なう（Ｓ２ｅ）。Ａ／Ｄ変換結果に対して断線又は非断線の何れであるかを判定し（Ｓ２ｆ）、断線であればエラー処理として例えばアナログ入力の断線ワーニング信号をポートから出力して、当該断線のエラー表示を表示装置２１に表示させて、当該アナログ入力チャネルに対する断線チェック処理を終了する（Ｓ２ｇ）。非断線であれば、残りのアナログ入力パッドAN2〜AN8に対して同様の断線チェック処理を繰り返す（Ｓ２ｈ）。全てのアナログ入力パッドＡＮ１〜ＡＮ８に対して断線を生じていなければ断線チェック処理を終了する。断線チェック処理を終了した後、その他の処理ルーチンの実行に遷移してその他の内部回路に対する初期化もしくはエラーチェックなどが行なわれる（Ｓ２ｉ）。一旦表示装置２１に表示されたアナログ入力の断線ワーニングは制御システムの電源遮断まで維持されてよい。初期化処理の後はメインプログラムの実行に遷移し（Ｓ３）、過大な衝撃の発生、高温化、電圧低下などの規定のイベントの発生を待ち（Ｓ４）、イベントの発生を検出すると、当該イベントに応答する処理ルーチンを実行して応答する（Ｓ５）。電源が遮断されるまで、イベント発生待ち（Ｓ４）とイベント処理（Ｓ５）のループを繰り返す。
【００３０】
プルダウンＭＯＳトランジスタのＭ１〜Ｍ８スイッチ制御を行なう前記コントロールレジスタ７の設定や断線チェックのためのＡ／Ｄ変換動作等の断線チェック処理は前記ＲＯＭ４に格納された断線チェックプログラムを前記ＣＰＵ２が実行することによって行なうから、搭載されたＡ／Ｄ変換器６における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
【００３１】
図４にはメインプログラムに遷移した後に定期的にアナログ入力配線の断線チェック処理Ｓ６を行なうようにした処理手順が例示される。図３との相違点は、イベント待ち（Ｓ４）で規定時間を経過する毎にアナログ入力配線の断線チェック処理（Ｓ６）に遷移して、図３と同様の断線チェック（Ｓ２ｃ〜Ｓ２ｈ）を行なうようにした点である。断線チェックを行なっている間に、Ａ／Ｄ変換を要求するイベントが発生したときは、断線チェック処理を中断し、当該イベントを優先させる。当該イベントによるＡ／Ｄ変換処理が終了した後に断線チェックに復帰される。パワーオンリセット後の不具合についても即座に対処可能になる。
【００３２】
図５にはアナログ入力ポートの別の例が示される。図１との相違点は、Ａ／Ｄ変換器６のサンプルホールド回路３１へ接続するトランスファゲートＴＧｉに並列接続されたバッファアンプ３０を有する。バッファアンプ３０は例えばボルテージフォロアアンプで構成される。アナログサンプル動作において、最初はバッファアンプ３０の増幅出力をサンプル入力とし、その後、サンプル入力をトランスファゲートＴＧｉの出力に切り換える。これにより、アナログサンプル入力の初期的信号量が大きくなるからアナログサンプル動作の高速化に資することができる。このとき、前記プルダウンＭＯＳトランジスタＭｉはバッファアンプ３０の入力側に接続される。仮に前記プルダウンＭＯＳトランジスタＭｉがバッファアンプ３０の出力側に接続されるとすると、バッファアンプ３０は断線に応ずる入力を増幅するから、バッファアンプ３０の出力をプルダウンによって速やかに強制することは難しくなるからである。要する断線チェックの信頼性を向上し、且つチェック時間を短縮するのに好適である。バッファアンプ３０のアンプ活性化制御信号φａｍｐはサンプルホールドタイミングの前半でイネーブルにされてＡＤＣ６から出力される。
【００３３】
尚、図５のトランスファゲートは２個のＣＭＯＳトランスファゲートを直列接続した回路として図示されているがこれに限定されるものではない。また、アナログ入力パッドＡＮｉの近傍にはＥＳＤ（electrostatic discharge）保護回路３２が図示されている。
【００３４】
図６にはアナログ入力セレクタとしてのアナログ入力ポートとＡ／Ｄ変換器との接続チェックのための構成が例示される。図６に示される構成は図１と同様にマイクロコンピュータにオンチップされたＡ／Ｄ変換器のための構成とされる。
【００３５】
各々のトランスファゲートＴＧ１〜ＴＧｘをサンプルホールド回路に接続する配線経路にｐチャンネル型のプルアップＭＯＳトランジスタＭ１０及びｎチャンネル型のプルダウンＭＯＳトランジスタＭ１１が接続される。前記トランスファゲートＴＧ１〜ＴＧｘ、プルアップＭＯＳトランジスタＭ１０、及びプルダウンＭＯＳトランジスタＭ１１はコントロールレジスタ４０の設定値に基づいてオン・オフが制御される。前記コントロールレジスタ４０の設定は前記ＲＯＭ４に格納された接続チェックプログラムを前記ＣＰＵ２が実行する。コントロールレジスタ４０のビット７はＡ／Ｄ変換チャンネルの全選択ビット（ａｌｌｓｅｌ）とされ、テストモード時のみ書き換え可能とされる。テストモード時以外はａｌｌｓｅｌ＝０、テストモードで全選択テストする場合にａｌｌｓｅｌ＝１とされる。ビット６はＭＯＳ制御ビット（ｐｕｌｌｕｐ）でありテストモード時のみ書き換え可能にされる。ｐｕｌｌｕｐ＝１時プルアップＭＯＳトランジスタＭ１０のオン状態が可能にされ、ｐｕｌｌｕｐ＝０のときプルダウンＭＯＳトランジスタＭ１１のオン状態が可能にされる。ビット５はＡ／Ｄ変換器６によるＡ／Ｄ変換動作のスタートビット（ＡＤＳＴ）であり、ＡＤＳＴ＝１の時Ａ／Ｄ変換開始、ＡＤＳＴ＝０の時Ａ／Ｄ変換停止を指示する。ビット０〜ビット１はＡ／Ｄ変換チャネルの選択ビット（ＣＨ，ＣＨ１）とされる。この場合は４個のＡ／Ｄ変換チャネルが存在する場合を想定している。ビット２〜ビット５はその他のＡ／Ｄ変換動作制御、例えば変換モード、変換スピード等に用いるビットとされる。ＴＭはテストモード信号であり、モード信号生成論理４１が出力する。モード端子ＭＤ０，ＭＤ１にテストモードが指定されることによりテストモード信号がイネーブル（＝１）にされる。
【００３６】
トランスファゲートＴＧ１〜ＴＧｘはＣＨ０，ＣＨ１，ＡＤＳＴ，ａｌｌｓｅｌの各ビットを入力するセレクタロジック４２によりスイッチ制御される。トランスファゲートＴＧ１〜ＴＧｘとセレクタロジック４２の具体例が図７に示される。ＡＤＣＯＭは各Ａ／Ｄ変換チャネルに共通のアナログ入力ノードである。
【００３７】
プルアップＭＯＳトランジスタＭ１０は３入力ナンドゲートＮＡＮＤ１の出力によってスイッチ制御される。ナンドゲートＮＡＮＤ１には前記ビットａｌｌｓｅｌ，ｐｕｌｌｕｐとテストモード信号ＴＭが入力される。プルダウンＭＯＳトランジスタＭ１１は４入力ナンドゲートＮＡＮＤ２の出力によってスイッチ制御される。ナンドゲートＮＡＮＤ２には前記ビットａｌｌｓｅｌ，ｐｕｌｌｕｐ，ＡＤＳＴとテストモード信号ＴＭが入力される。尚、ＡＩＮＳＷは選択されたＡ／Ｄ変換チャネルから入力されたアナログ信号のサンプリングスイッチ、ＲＥＦＳＷはサンプリングされた電圧を比較されるリファレンス電圧の印加スイッチである。
【００３８】
図８にはレジスタ４０の設定状態に対するトランスファゲートＴＧ１〜ＴＧｘの選択状態とプルアップ・プルダウン状態が示される。図における上向き矢印は矢印の上欄に記載の論理値と同じであることを意味する。通常モードではトランスファゲートＴＧ１〜ＴＧｘとプルアップＭＯＳトランジスタＭ１０及びプルダウンＭＯＳトランジスタＭ１１は全てオフ状態にされる。テストモードにおいて全アナログ入力チャネル選択テスト（全チャネル選択テスト）では全てのトランスファゲートＴＧ１〜ＴＧｘがオン状態にされ、プルアップＭＯＳトランジスタＭ１０及びプルダウンＭＯＳトランジスタＭ１１は共にオフ状態にされる。テストモードにおいて全アナログ入力チャネル非選択テスト（全チャネル非選択テスト）では全てのトランスファゲートＴＧ１〜ＴＧｘがオフ状態にされ、ビットｐｕｌｌｕｐの論理値に応じてｐチャンネル型プルアップＭＯＳトランジスタＭ１０又はｎチャンネル型プルダウンＭＯＳトランジスタＭ１１の何れか一方がオン状態にされる。
【００３９】
図９にはアナログ入力ポートとＡ／Ｄ変換器との接続チェック処理手順が例示される。モード端子にテストモードが設定されると（Ｓ１０）、その後、ＣＰＵ２によって制御レジスタ４０に全チャネル選択テストのための制御データが設定される（Ｓ１１）。そしてアナログ入力パッドの２端子に測定系を接続し、各端子間に流れる電流を測定する（Ｓ１２）。
【００４０】
次に、ＣＰＵ２によって全チャネル非選択テストのための制御データ及びプルアップＭＯＳトランジスタをオン動作させる制御データがレジスタ４０設定される（Ｓ１３）。そして、全アナログ入力パッドに測定系を介して回路の接地電圧ＶＳＳを接続し、電流が流れないか否かを確認する（Ｓ１４）。次に、ＣＰＵ２によって全チャネル非選択テストのための制御データ及びプルダウンＭＯＳトランジスタをオン動作させる制御データがレジスタ４０に設定される（Ｓ１５）。そして、全アナログ入力パッドに測定系を介して電源電圧ＶＤＤを接続し、電流が流れないか否かを確認する（Ｓ１６）。何れのステップにおいても電流が流れなければトランスファゲートのスイッチング動作は正常である。
【００４１】
全チャネル選択テストのテスト状態は図１０に例示される。各端子間に流れる電流を測定して抵抗値を算出することにより、トランスファゲートＴＧ１〜ＴＧｘのオン動作異常を検出することができる。
【００４２】
全チャネル非選択テストのテスト状態は図１１に例示される。これにより、各トランスファゲートＴＧ１〜ＴＧｘのオフ動作異常を検出することができる。要するに、トランスファゲートＴＧ１〜ＴＧｘに対する全非選択において、プルアップトランジスタＭ１０からの電流供給、プルダウントランジスタＭ１１への電流引き込みが利用可能になるから、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対して不具合を検出することができる。プルアップＭＯＳトランジスタＭ１０及びプルダウンＭＯＳトランジスタＭ１１を採用しない場合には図１２の比較例に示されるように全チャネル非選択テストを行なわなければならず、端子間のリーク電流を検出できるには少なくとも一対のトランスファゲートに故障が生じている場合だけである。
【００４３】
上記テストによって検出される不良の一つとして、図１３に示されるＡ／Ｄ変換時のスイッチング不良を想定することができる。即ち、複数のＡ／Ｄ変換チャンネルの選択を切り換えてＡ／Ｄ変換するとき、選択されたＡ／Ｄ変換チャネルはアナログ入力のサンプリング、サンプリング信号に対するＡ／Ｄ変換を行なう。非選択のＡ／Ｄ変換チャネルではトランスファゲートはオフ状態でなければならない。例えばＡＮ２のアナログ入力に対して、時刻ｔｊでトランスファゲートのＴＧ１が即座にオフ動作せずに大幅に遅延すると、ＡＮ２からのアナログ入力に対するＡ／Ｄ変換動作中に、ＡＮ１側のサンプリング容量電圧がトランスファゲートＴＧ１を介してＡ／Ｄ変換動作中のサンプリング容量にリークし、Ａ／Ｄ変換精度が低下する事態を生ずる。トランスファゲートに関するそのようなオフ動作不良の検出に役立つ。斯くオフ動作不良は例えばトランスファゲートのスイッチ制御信号線上の異物などによって寄生容量成分が過大になったとき等に生ずると考えられる。
【００４４】
図１４にはアナログ入力セレクタとしてのアナログ入力ポートとＡ／Ｄ変換器との接続チェックのための別の構成が例示される。図６との相違点は、前記プルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタのオン・オフを制御する外部端子ＴＭ０，ＴＭ１を採用し、外部から前記外部端子ＴＭ０，ＴＭ１に与えられる信号の状態に従って前記トランスファゲートＴＧ１〜ＴＧｘのスイッチ状態をチェック可能にする。その他の構成は図６と同様であるからその詳細な説明は省略する。
【００４５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４６】
例えば、アナログ・ディジタル変換器は逐次比較型に限定されず、並列比較型であってもよい。プログラムメモリはマスクＲＯＭであってもよいし、電気的に書き換え可能なフラッシュメモリに代表されるようなプログラマブルＲＯＭであってもよい。また、図１の電流設定素子はプルダウンＭＯＳトランジスタに限定されず、プルアップＭＯＳトランジスタに変更してもよい。本発明は自動車のエアバッグシステムに適用する場合に限定されず、その他の車載多システム、家電製品、事務機器などにも広く適用することが可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一例に係るマイクロコンピュータのブロック図である。
【図２】図１のマイクロコンピュータを適用した制御システムの概略を例示するブロック図である。
【図３】ＣＰＵによるアナログ入力配線の断線チェック処理手順を例示するフローチャートである。
【図４】メインプログラムに遷移した後に定期的にアナログ入力配線の断線チェック処理を行なうようにした処理手順を例示するフローチャートである。
【図５】アナログ入力ポートの別の例を示すブロック図である。
【図６】アナログ入力セレクタとしてのアナログ入力ポートとＡ／Ｄ変換器との接続チェックのための構成を例示するブロック図である。
【図７】トランスファゲートとセレクタロジックの具体例を示す論理回路図である。
【図８】レジスタ設定状態に対するトランスファゲートの選択状態とプルアップ・プルダウン状態が示される説明図である。
【図９】アナログ入力ポートとＡ／Ｄ変換器との接続チェック処理手順を例示するフローチャートである。
【図１０】全チャネル選択テストのテスト状態を例示する説明図である。
【図１１】全チャネル非選択テストのテスト状態を例示する説明図である。
【図１２】プルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタを採用しない場合の比較例に係る全チャネル非選択テスト状態を示す説明図である。
【図１３】全チャネル非選択テストによって検出されるＡ／Ｄ変換時のスイッチング不良の説明図である。
【図１４】アナログ入力セレクタとしてのアナログ入力ポートとＡ／Ｄ変換器との接続チェックのための別の構成を例示するブロック図である。
【符号の説明】
【００４８】
１  マイクロコンピュータ
２  ＣＰＵ
４  ＲＯＭ
６  Ａ／Ｄ変換器
７  コントロールレジスタ
ＰＯＲＴ１〜ＰＯＲＴ８  アナログ入力ポート
ＴＧ１〜ＴＧ８  トランスファゲート
ＡＮ１〜ＡＮ８  アナログ入力パッド
ＳＥＮ１〜ＳＥＮ８  センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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