(57)【要約】【課題】      小型で、周囲のデバイスの影響を受けにくい多層基板及びパワーアンプモジュールを提供する。【解決手段】  第８の誘電体層の表面に形成されている導体パターンは電極領域Ｃ１ａと共に電極領域Ｃ１ａとビア５とを電気的に接続する引出電極領域を含んでいる。半導体素子Ｓ１及びＳ２と外部接続端子Ｖｃｃとを接続するビア５から引き出された信号ラインである引出電極領域によって、電極領域Ｃ１ａと半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃとを電気的に接続する。このようにして、誘電体基板の内層に、自己共振周波数の高いバイパスコンデンサを形成することができ、この結果、小型で、外部接続端子Ｖｃｃのインピーダンスの影響、換言すれば周囲のデバイスの影響を受けにくいパワーアンプモジュールを提供することができる。【選択図】      図１４
2005210074.tif 000002
【特許請求の範囲】
【請求項１】
表面に電極を備える複数の誘電体層を積層して形成した多層基板であって、
前記多層基板の一主面に搭載されている半導体素子と他主面に付与されている電源端子とをビアホールを介して電気的に接続するビアを備え、
前記誘電体層を挟む第１及び第２の電極のうち、前記第１の電極を前記ビアから引き出された信号ラインにより前記半導体素子と前記電源端子とに電気的に接続すると共に、第２の電極を接地することによって、前記多層基板の内層にバイパスコンデンサを形成した、
ことを特徴とする多層基板。
【請求項２】
前記バイパスコンデンサを形成する前記第１の電極は、前記多層基板内部に形成されており、且つ、前記ビアホールを介して前記半導体素子と接続し、
前記バイパスコンデンサを形成する前記第２の電極は、前記多層基板に形成され、前記第１の電極よりも面積が大きいグランド電極である、
ことを特徴とする請求項１に記載の多層基板。
【請求項３】
前記バイパスコンデンサを形成する前記第１の電極は、前記多層基板内部に形成されており、且つ、前記ビアホールを介して前記半導体素子と接続し、
前記バイパスコンデンサを形成する前記第２の電極は、前記多層基板に形成され、前記第１の電極よりも面積が大きいグランド電極であり、
前記バイパスコンデンサを形成する第３の電極は、前記第１の電極を挟むように、前記第２の電極と反対側の層に形成されたグランド電極である、
ことを特徴とする請求項１又は２に記載の多層基板。
【請求項４】
前記バイパスコンデンサを形成する前記第１の電極に対してＩＣ実装側に形成されたグランド電極を前記バイパスコンデンサの静電容量電極の一部とし、前記グランド電極に対して電気的に絶縁され、且つ直行貫通するように形成された前記ビアホールを介して、該第１の電極と前記半導体素子とが電気的に接続された、
ことを特徴とする請求項１，２又は３に記載の多層基板。
【請求項５】
前記バイパスコンデンサは、前記複数の誘電体層のうち、グランド付近にある下層の誘電体層を用いて形成されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の多層基板。
【請求項６】
前記バイパスコンデンサを構成する誘電体層は、他の誘電体層の誘電率より高い、
ことを特徴とする請求項１乃至５のいずれか１項に記載の多層基板。
【請求項７】
前記バイパスコンデンサを構成する誘電体層は、他の誘電体層より薄い、
ことを特徴とする請求項１乃至６のいずれか１項に記載の多層基板。
【請求項８】
通信端末装置の送信部に用いられるパワーアンプモジュールであって、
前記半導体素子から構成され、入力された信号を増幅して出力する増幅回路部と、
前記バイパスコンデンサを含み、前記半導体素子を増幅素子として動作させるバイアス回路部と、
を備え、
前記バイアス回路部を構成する複数の回路要素のうち、少なくとも一部の回路要素は、請求項１乃至７のいずれか１項に記載の多層基板の内層に形成されている、
ことを特徴とするパワーアンプモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層基板及びパワーアンプモジュールに関する。
【背景技術】
【０００２】
近年、通信端末装置、特に携帯電話では、形状の小型化が急速に進展しており、当然の帰結として、携帯電話の一部品であるパワーアンプモジュールにも小型化が強く求められている。パワーアンプモジュールは通信端末装置としては一部品であり、マザーボードにパワーアンプモジュールとその他のデバイスが接続されることになる。そのため、外部接続端子のインピーダンスがずれてしまい、発振を含めた特性劣化の原因となってしまう。従って、周囲のデバイスの影響を受けずに、本来の特性を満足できるパワーアンプモジュールが要求される。
【０００３】
上記問題を解決するため、従来のパワーアンプモジュール（例えば特許文献１参照）に、バイパスコンデンサ付き多層基板（例えば特許文献２及び３参照）を適用して、その特性を調べてみた。
【特許文献１】特開２００２−１４１７５７号公報（第４−６頁、第３−１１図）。
【特許文献２】特開平８−２０４３４１号公報（第２−３頁、第１−３図）。
【特許文献３】特開２００２−２０８７７６号公報（第５−７頁、第１−２図）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図３は、バイパスコンデンサ付き多層基板を適用したパワーアンプモジュールの具体的な構成を示す回路図である。パワーアンプモジュール２００は、図３に示すように、入力整合回路部１０１と、半導体回路部１０２と、段間整合回路部１０３と、バイアス回路部１０４と、出力整合回路部１０５と、から構成されている。
【０００５】
入力整合回路部１０１は、Ｐｉｎ端子でのインピーダンス（５０［Ω］）を半導体回路部１０２の入力インピーダンスに整合させ、Ｐｉｎ端子から入力された信号をインピーダンス未整合による損失なく半導体回路部１０２の入力へ伝送する。
【０００６】
半導体回路部１０２は、２段構成の半導体素子Ｓ１及びＳ２を備え、入力整合回路部１０１から入力される信号を増幅して出力する。
【０００７】
段間整合回路部１０３は、半導体素子Ｓ１の出力インピーダンスを半導体素子Ｓ２の入力インピーダンスに整合させ、半導体素子Ｓ１から出力された信号をインピーダンス未整合による損失なく、半導体素子Ｓ２の入力へ伝送する。
【０００８】
バイアス回路部１０４は、３つのインダクタンス素子Ｌ１〜Ｌ３と、接地キャパシタンス素子Ｃ１と、を備えており、半導体回路１０２の半導体素子Ｓ１及びＳ２を増幅素子として動作させるものである。インダクタンス素子Ｌ１〜Ｌ３は、半導体回路部１０２の各段で増幅された信号をＶｃｃやＶｒｅｇ等の電源端子へ漏洩させないよう、インピーダンスを理想的には無限大とすることが求められる。接地キャパシタンス素子Ｃ１は、高周波信号を減衰させると同時に、半導体素子Ｓ１の出力部Ａと半導体素子Ｓ２の出力部Ｂとの間でアイソレーションがとれるようになっている。
【０００９】
図３に示す出力整合回路部１０５は、半導体素子Ｓ２の出力インピーダンスをＰｏｕｔ端子で見たインピーダンス（５０［Ω］）に整合させ、半導体素子Ｓ２から出力された信号をインピーダンス未整合による損失なく、Ｐｏｕｔ端子へ伝送する。
【００１０】
図２３は、図３に示すパワーアンプモジュールの正面図である。パワーアンプモジュール２００は、誘電体基板１と、ＭＭＩＣ（Microwave Monolithic IC）２と、チップコンデンサ６と、から構成されている。また、誘電体基板１の面内には、サーマルビア３と長孔スルーホール４とビアホール５とが形成されており、パワーアンプモジュール１００は、ビアホール５の内部にビア７を備えている。
【００１１】
誘電体基板１は、上から見て、第１の誘電体層２１と、第２の誘電体層２２と、第３の誘電体層２３と、第４の誘電体層２４と、第５の誘電体層２５と、第６の誘電体層２６と、第７の誘電体層２７と、を積層した構成となっている。具体的には、誘電体基板１は、第４の誘電体層２４をコア基板として、その上に第３の誘電体層２３、第２の誘電体層２２及び第１の誘電体層２１を順次積層し、その下に第５の誘電体層２５、第６の誘電体層２６及び第７の誘電体層２７を順次積層することによって形成される。また、第１〜第７の誘電体層２１〜２７は、エポキシ樹脂等によって構成されている。
【００１２】
コア基板である第４の誘電体層２４は、比誘電率がεｒ＝９．５で、厚さが１５５[μｍ]の誘電体から構成されており、第１〜第３の誘電体層２１〜２３及び第５〜第７の誘電体層２５〜２７は、比誘電率がεｒ＝１０．５で、厚さが４０[μｍ]の誘電体から構成されている。
【００１３】
第１〜第７の誘電体層２１〜２７には、図３に示す回路図に含まれる回路部品のうち、ＭＭＩＣ２に含まれる第１及び第２の半導体素子Ｓ１及びＳ２を除いたチップ部品が搭載されており、これらのチップ部品は、所望の回路構成となるように接続されている。回路部品の配置については、特に限定はないが、採用し得る一例を、図５〜図１１及び図１３を参照して説明する。尚、本発明に関係する箇所のみ、下層に接続されるビアを×、ビアの受け側を○とし、図５〜図１１及び図１３に示す。
【００１４】
図５は第１の誘電体層２１を表面側から見た平面図、図６は第２の誘電体層２２を表面側から見た平面図、図７は第３の誘電体層２３を表面側から見た平面図、図８は第４の誘電体層２４を表面側から見た平面図、図９は第５の誘電体層２５を表面側から見た平面図、図１０は第６の誘電体層２６を表面側から見た平面図、図１１は第７の誘電体層２７を表面側から見た平面図、図１３は第７の誘電体層２７を裏面側から見た平面図である。
【００１５】
図７〜図１１に示す第３〜第７の誘電体層２３〜２７の表面には、それぞれ導体パターンが形成されている。図７〜図１０に示す第３〜第６の誘電体層２３〜２６の表面に形成されている導体パターンは、インダクタンス素子Ｌ１及びＬ２の一部を構成しており、図１１に示す第７の誘電体層２７の表面に形成されている導体パターンは、インダクタンス素子Ｌ２の一部を構成している。これらの導体パターンによって、インダクタンス素子Ｌ１及びＬ２が取得される。
【００１６】
図２３に示す誘電体基板１には、信号入力用端子Ｐｉｎ、信号出力用端子Ｐｏｕｔ、接地端子ＧＮＤ及び外部接続端子Ｖｃｃ等が側面電極もしくは裏面電極の形態で付与されている。
【００１７】
ＭＭＩＣ２は、図３に示す回路図に含まれる回路部品のうち、第１及び第２の半導体素子Ｓ１及びＳ２から構成される半導体回路部１０２の回路部品を搭載するものであり、その電極は、ワイヤーボンディング、フリップチップ実装等により、誘電体基板１上に形成された導体パターンに接続される。また、ＭＭＩＣ２は、その信頼性確保のため、封止用樹脂により、封止された状態で実装される。
【００１８】
サーマルビア３は、ＭＭＩＣ２の搭載領域内において、第１〜第７の誘電体層２１〜２７の層間を連続して貫通するように、適当な間隔をあけて複数設けられている。サーマルビア３の内部には、Ａｇペースト等の導電性ペーストによる充填材が充填されている。
【００１９】
長孔スルーホール４は、誘電体基板１の側面付近において、第１〜第７の誘電体層２１〜２７の層間を連続して貫通するように設けられている。
【００２０】
ビアホール５は、第１〜第７の誘電体層２１〜２７の層間を連続して貫通するように設けられている。
【００２１】
チップコンデンサ６は、誘電体基板１の表面に搭載されており、図３に示す回路図に含まれる回路部品のうち、接地キャパシタンス素子Ｃ１を構成している。チップコンデンサ６は、電源電圧の変動を緩和し、電源ノイズを抑制するバイパスコンデンサとして機能するものである。
【００２２】
ビア７は、第１の誘電体層２１の表面に搭載されているチップコンデンサ６と、第７の誘電体層２７の裏面に付与されている外部電源端子Ｖｃｃと、をビアホール５を介して電気的に接続している。
【００２３】
図２４は、バイアス回路部１０４の一部である。図２５は、０６０３サイズで電気容量が１００［ｐＦ］のチップコンデンサ６を図２３に示す接地キャパシタンス素子Ｃ１として用いた場合のＰｏｒｔ１−２間のアイソレーション特性と、電気容量１００［ｐＦ］の理想コンデンサを用いた場合のアイソレーション特性と、を示すグラフである。
【００２４】
チップコンデンサ６を用いた場合のアイソレーション特性は、図２５に示すように、理想コンデンサを用いた場合のアイソレーション特性、即ちコンデンサ本来の特性とはほど遠いことがわかる。これは、チップコンデンサ６の自己共振周波数が低いためである。
【００２５】
また、チップコンデンサ６が有する微小インダクタンスＬ６、グランド電極ＧＮＤの引回しや長孔スルーホール４が有するインダクタンスＬ４等のため、実際のバイアス回路部１０４のＰｏｒｔ１−２間には、図２６に示すような、直列共振回路が形成される。このため、誘電体基板１表面でのグランド電極のインピーダンスは高くなってしまう。
【００２６】
上述のような事情のため、接地キャパシタンス素子Ｃ１はコンデンサ本来の特性を発揮し得ず、パワーアンプモジュール２００に広い帯域を有するバイパスコンデンサを形成することは困難であった。
【００２７】
本発明は、上記課題を解決するためになされたものであり、小型で、周囲のデバイスの影響を受けにくい多層基板、パワーアンプモジュール及び通信端末装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するため、本発明の第１の観点に係る多層基板は、表面に電極を備える複数の誘電体層を積層して形成した多層基板であって、前記多層基板の一主面に搭載されている半導体素子と他主面に付与されている電源端子とをビアホールを介して電気的に接続するビアを備え、前記誘電体層を挟む第１及び第２の電極のうち、前記第１の電極を前記ビアから引き出された信号ラインにより前記半導体素子と前記電源端子とに電気的に接続すると共に、第２の電極を接地することによって、前記多層基板の内層にバイパスコンデンサを形成した、ことを特徴とする。
【００２９】
また、上記多層基板において、前記バイパスコンデンサは、前記複数の誘電体層のうち、グランド付近にある下層の誘電体層を用いて形成されている、ことが望ましい。場合によっては前記ビアから引き出した信号側のコンデンサ電極を接地されたグランド電極で上下層から挟み、コンデンサを形成することで容量値を稼ぐ事が出来、更に上下をグランド電極で挟んだ事で信号電極と他のパターンとのアイソレーション効果にもつながる。また、その他の例として、図２７に示すように、積層基板内部に対称にバイパスコンデンサを形成する事で、基板に反り等がない高品質な基板を提供出来る。
１．コンデンサは何層で形成しても構わない。
２．信号側のコンデンサ電極を上下のグランド電極で挟む事でバイパスコンデンサと多層基板内の他の層に形成された各種回路パターンとを電磁気的に遮蔽できるので、他の電極とのアイソレーション効果も期待出来る。
３．基板内部に対称にバイパスコンデンサを形成する事で、高品質な基板を提供出来る。
【００３０】
また、上記多層基板において、前記バイパスコンデンサを構成する誘電体層は、その比誘電率が他に使用している層よりも高く、４０以上である事が望ましい。
【００３１】
さらに、上記多層基板において、前記バイパスコンデンサを構成する誘電体層は、その厚さが他に使用している層よりも薄く、１０［μｍ］以下である事が望ましい。
【００３２】
また、本発明の第２の観点に係るパワーアンプモジュールは、通信端末装置の送信部に用いられるパワーアンプモジュールであって、前記半導体素子から構成され、入力された信号を増幅して出力する増幅回路部と、前記バイパスコンデンサを含み、前記半導体素子を増幅素子として動作させるバイアス回路部と、を備え、前記バイアス回路部を構成する複数の回路要素のうち、少なくとも一部の回路要素は、請求項１乃至４のいずれか１項に記載の多層基板の内層に形成されている、ことを特徴とする。
【発明の効果】
【００３３】
本発明により、小型で、周囲のデバイスの影響を受けにくい多層基板及びパワーアンプモジュールを提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態に係る通信端末装置を図面を参照して説明する。
【００３５】
図１は、本発明の実施の形態に係る通信端末装置の構成を示すブロック図である。通信端末装置は、例えば携帯電話等であって、図１に示すように、ＲＦ（Radio Frequency）部１０と、ベースバンド部２０と、を備え、ＲＦ部１０は、アンテナ１１と、スイッチ１２と、送信部１３と、分配器１４と、受信部１５と、ＩＦ（Intermediate Frequency）部１６と、から構成されている。
【００３６】
送信部１３は、ミキサ１３１と、電力増幅部１３２と、を備えている。ミキサ１３１は、図示しない変調器から供給される信号と、分配器１４から供給される信号と、をミキシングし、ミキシングして得られた信号を電力増幅部１３２に供給する。電力増幅部１３２は、ミキサ１３１から供給される信号を増幅し、増幅した信号をスイッチ１２を介してアンテナ１１に伝送する。
【００３７】
なお、本実施の形態において、電力増幅部１３２において使用される周波数帯は、８８０〜９１５[ＭＨｚ］または１７１０〜１７８５[ＭＨｚ］であり、電力増幅部１３２に要求される出力は、３５［ｄＢｍ］または３２［ｄＢｍ］である。
【００３８】
受信部１５は、増幅器１５１と、ミキサ１５２と、を備えている。増幅器１５１は、アンテナ１１からスイッチ１２を介して入力された信号を増幅し、増幅した信号からノイズ成分が除去された所定の周波数成分の信号を抽出する。ミキサ１５２は、増幅器１５１から出力された受信信号と、分配器１４から供給される信号と、をミキシングし、ミキシングして得られた信号をＩＦ部１６に供給する。
【００３９】
図２は、電力増幅部１３２の内部構成を示すブロック図である。電力増幅部１３２は、図２に示すように、パワーアンプモジュール１００と、バンドパスフィルタ１１０と、電力検出部１２０と、ローパスフィルタ１３０と、電力制御部１４０と、から構成されている。電力制御部１４０は、電力検出部１２０から供給される電力検出信号に基づき、パワーアンプ１００から出力される送信信号の電力を制御する。
【００４０】
なお、本実施の形態において、１系の電力増幅部を有する回路構成を示しているが、ＧＳＭ／ＤＣＳデュアルバンド対応の電力増幅部も知られており、そのような電力増幅部にも、本願発明は適用可能である。
【００４１】
図３は、図２に示すパワーアンプモジュール１００の具体的な構成を示す回路図である。パワーアンプモジュール１００は、図３に示すように、入力整合回路部１０１と、半導体回路部１０２と、段間整合回路部１０３と、バイアス回路部１０４と、出力整合回路部１０５と、から構成されている。
【００４２】
入力整合回路部１０１は、Ｐｉｎ端子でのインピーダンス（５０［Ω］）を半導体回路部１０２の入力インピーダンスに整合させる機能を有し、Ｐｉｎ端子から入力された信号をインピーダンス未整合による損失なく半導体回路部１０２の入力へ伝送する。
【００４３】
半導体回路部１０２は、２段構成の半導体素子Ｓ１及びＳ２を備え、入力整合回路部１０１から入力される信号を増幅して出力する。
【００４４】
また、Ｖｒｅｆ端子は、出力制御用に設けられた端子であり、パワーアンプモジュール１００の出力は、Ｖｒｅｆ端子に印加される電圧レベルにより制御される。Ｖｒｅｆ端子に印加される電圧は、図２に示す電力検出部１２０によって得られた信号が、電力制御部１４０に帰還されることにより得られ、電力制御部１４０からの出力であるＶｒｅｆ信号により、パワーアンプモジュール１００の出力が、常に、一定となるように動作する。
【００４５】
段間整合回路部１０３は、半導体素子Ｓ１の出力インピーダンスを半導体素子Ｓ２の入力インピーダンスに整合させ、半導体素子Ｓ１から出力された信号をインピーダンス未整合による損失なく、半導体素子Ｓ２の入力へ伝送する。
【００４６】
バイアス回路部１０４は、３つのインダクタンス素子Ｌ１〜Ｌ３と、接地キャパシタンス素子Ｃ１と、を備えており、半導体回路１０２の半導体素子Ｓ１及びＳ２を増幅素子として動作させるものである。インダクタンス素子Ｌ１〜Ｌ３は、半導体回路部１０２の各段で増幅された信号をＶｃｃやＶｒｅｇ等の電源端子へ漏洩させないよう、インピーダンスを理想的には無限大とすることが求められる。このため、通常、バイアス回路１０４を構成するインダクタンス素子Ｌ１〜Ｌ３は、（λ／４）長パターン又は（λ／４）長パターンに相当するインピーダンスを有する。接地キャパシタンス素子Ｃ１は、高周波信号を減衰させると同時に、半導体素子Ｓ１の出力部Ａと半導体素子Ｓ２の出力部Ｂとの間でアイソレーションがとれるようになっている。
【００４７】
出力整合回路部１０５は、半導体素子Ｓ２の出力インピーダンスをＰｏｕｔ端子で見たインピーダンス（５０［Ω］）に整合させ、半導体素子Ｓ２から出力された信号をインピーダンス未整合による損失なく、Ｐｏｕｔ端子へ伝送する。
【００４８】
図４は、図２に示すパワーアンプモジュール１００の正面図である。パワーアンプモジュール１００は、誘電体基板１と、ＭＭＩＣ（Microwave Monolithic IC）２と、から構成されている。誘電体基板１の面内には、サーマルビア３と長孔スルーホール４とビアホール５とが形成されており、パワーアンプモジュール１００は、ビアホール５の内部にビア７を備えている。
【００４９】
誘電体基板１は、上から見て、第１の誘電体層２１と、第２の誘電体層２２と、第３の誘電体層２３と、第４の誘電体層２４と、第５の誘電体層２５と、第６の誘電体層２６と、第７の誘電体層２７と、第８の誘電体層２８と、を積層した構成となっている。具体的には、誘電体基板１は、第４の誘電体層２４をコア基板として、その上に第３の誘電体層２３、第２の誘電体層２２及び第１の誘電体層２１を順次積層し、その下に第５の誘電体層２５、第６の誘電体層２６、第７の誘電体層２７及び第８の誘電体層２８を順次積層することによって形成される。なお、誘電体基板１は互いに独立する第１〜第８の誘電体層２１〜２８を順次に積層し、加圧及び加熱することによって、第１〜第８の誘電体層２１〜２８を構成する誘電体層及び必要な導体パターンを形成してもよい。
【００５０】
誘電体基板１は、第１〜第８の誘電体層２１〜２８のうち少なくとも１つ、特に、第６の誘電体層２６，第７の誘電体層２７及び第８の誘電体層２８は、ポリビニルベンジルエーテル化合物とチタン酸バリウム等のセラミック誘電体粉末とを含むハイブリット層によって構成されている。本実施の形態において、第１〜第８の誘電体層２１〜２８は、全てポリビニルベンジルエーテル化合物とチタン酸バリウム等のセラミック誘電体粉末とを含むハイブリット層によって構成されている。無機フィラーを適宜添加してすることも可能である。例えば、コンデンサの容量を高めるため、ＢａＯ-ＴｉＯ２−Ｎｄ２Ｏ３系、ＢａＯ−ＴｉＯ２−ＳｎＯ２系、ＢａＯ−ＴｉＯ２−Ｓｍ２Ｏ３系、ＰｂＯ−ＢａＯ−Ｎｄ2Ｏ３−ＴｉＯ２系、ＢａＴｉＯ３系、ＰｂＴｉＯ３系、ＳｒＴｉＯ３系、ＣａＴｉＯ３系、（Ｂａ，Ｓｒ）ＴｉＯ３系、Ｂａ（Ｔｉ，Ｚｒ）Ｏ３系、ＢａＴｉＯ３−ＳｉＯ２系、ＳｒＺｒＯ３系、ＢｉＴｉＯ４系、（Ｂｉ２Ｏ３，ＰｂＯ）−ＢａＯ−ＴｉＯ２系、Ｌａ２Ｔｉ２Ｏ７系、Ｎｄ２ＴｉＯ７系、（Ｌｉ，Ｓｍ）ＴｉＯ３系、ＭｇＴｉＯ３系、Ｍｇ２Ｏ４系、Ａｌ２Ｏ３系、ＴｉＯ２系、ＢａＯ−ＳｉＯ２系、ＰｂＯ−ＣａＯ系、ＢａＷＯ４系、ＣａＷＯ４系、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系、ＢＡ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系、Ｓｒ（Ｍｇ，Ｎｂ）Ｏ３系、Ｂａ（Ｚｎ，Ｔａ）Ｏ３系、Ｂａ（Ｚｎ，Ｎｂ）Ｏ３系、Ｓｒ（Ｚｎ，Ｎｂ）Ｏ３系、Ｂａ（Ｍｇ，Ｗ）Ｏ４系、Ｂａ（Ｇａ，Ｔａ）Ｏ３系、ＺｎＴｉＯ３系、ＺｒＴｉＯ４系、（Ｚｒ，Ｓｎ）ＴｉＯ４系等の誘電体材料を添加する。これらは、単独で或いは２種類以上混合して添加して良く、これらの材料から得たい特性により適宜選択することが可能である。ポリビニルベンジルエーテル化合物で構成されるがこの他に、例えばエポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、シアネート樹脂及びポリブタジエン樹脂等が使用可能である。なお、第１〜第８の誘電体層２１〜２８は、樹脂とセラミック誘電体粉末とを含むハイブリット層によって構成されることが好ましいが、エポキシ樹脂等の有機材料単独で構成されるものであってもよい。
【００５１】
本実施の形態において、コア基板である第４の誘電体層２４は、比誘電率がεｒ＝９．５で、厚さが１５５[μｍ]の誘電体から構成されており、第１〜第３の誘電体層２１〜２３及び第５〜第７の誘電体層２５〜２７は、比誘電率がεｒ＝１０．５で、厚さが４０[μｍ]の誘電体から構成されている。そして、第８の誘電体層２８は、比誘電率が他の誘電体層２１〜２７よりも高く、厚さが他の誘電体層２１〜２７よりも薄い誘電体、具体的には比誘電率がεｒ＝４０で、厚さが１０[μｍ]の誘電体、から構成されている。
【００５２】
なお、第１〜第７の誘電体層２１〜２７に、第８の誘電体層２８と同様に厚さが１０[μｍ]程度の誘電体を用いてもよいが、薄い誘電体を用いると、その分積層工程での難度が増す。このため、本実施の形態のように、必要な層、即ち第８の誘電体層２８のみに、厚さの薄い誘電体を用いた方が好ましい。また、第１〜第７の誘電体層２１〜２７に、第８の誘電体層２８と同様に比誘電率がεｒ＝４０程度の誘電体を用いてもよいが、このようにすると、基板の特性が制限され、設計の自由度が小さくなる。このため、本実施の形態のように、必要な層、即ち第８の誘電体層２８のみに、比誘電率の高い誘電体を用いた方が好ましい。
【００５３】
また、第７の誘電体層２７の表面と第８の誘電体層２８の裏面とは、グランド端子ＧＮＤに接続されている。
【００５４】
第１〜第８の誘電体層２１〜２８には、図３に示す回路図に含まれる回路部品のうち、ＭＭＩＣ２に含まれる第１及び第２の半導体素子Ｓ１及びＳ２を除いたチップ部品が搭載されており、これらのチップ部品は、所望の回路構成となるように接続されている。回路部品の配置については、特に限定はないが、採用し得る一例を、図５〜図１３を参照して説明する。尚、本発明に関係する箇所のみ、下層に接続されるビアを×、ビアの受け側を○とし、図５〜図１１及び図１３に示す。
【００５５】
図５は第１の誘電体層２１を表面側から見た平面図、図６は第２の誘電体層２２を表面側から見た平面図、図７は第３の誘電体層２３を表面側から見た平面図、図８は第４の誘電体層２４を表面側から見た平面図、図９は第５の誘電体層２５を表面側から見た平面図、図１０は第６の誘電体層２６を表面側から見た平面図、図１１は第７の誘電体層２７を表面側から見た平面図、図１２は第８の誘電体層２８を表面側から見た平面図、図１３は第８の誘電体層２８を裏面側から見た平面図である。
【００５６】
図７〜図１２に示す第３〜第８の誘電体層２２〜２８の表面と図１３に示す第８の誘電体層２８の裏面とには、それぞれ導体パターンが形成されている。
【００５７】
図７〜図１０に示す第３〜第６の誘電体層２２〜２６の表面に形成されている導体パターンは、インダクタンス素子Ｌ１及びＬ２の一部を構成しており、図１１に示す第７の誘電体層２７の表面に形成されている導体パターンは、インダクタンス素子Ｌ２の一部を構成している。これらの導体パターンによって、インダクタンス素子Ｌ１及びＬ２が取得される。
【００５８】
また、図１２に示す第８の誘電体層２８の表面に形成されている導体パターンは、接地キャパシタンス素子Ｃ１の電極領域Ｃ１ａを構成している。この電極領域Ｃ１ａとグランド端子ＧＮＤに接続された第７の誘電体層２７の表面領域との対向及び電極領域Ｃ１ａとグランド端子ＧＮＤに接続された第８の誘電体層２８の裏面領域との対向によって、バイパスコンデンサとして機能する接地キャパシタンス素子C１が取得される。
【００５９】
このように、バイパスコンデンサとして機能する接地キャパシタンス素子C１を誘電体基板１の内層に形成することで、パワーアンプモジュール１００は、バイパスコンデンサとしてチップコンデンサ６を誘電体基板１の表面に搭載するパワーアンプモジュール２００に比べて、小型にすることができる。
【００６０】
また、第８の誘電体層２８は、比誘電率が高く、厚さが薄い誘電体から構成されているため、パワーアンプモジュールは、電極領域Ｃ１ａと第７の誘電体層２７の表面領域との対向及び電極領域Ｃ１ａと第８の誘電体層２８の裏面領域との対向によって取得される接地キャパシタンス素子Ｃ１の電気容量を大きくすることができる。本実施の形態では２つの誘電体層を用いて容量を形成しているが、２層以上で容量を形成してもかまわない。また、必要以上の容量値をとる事が出来るならば、１層で容量を形成してもかまわない。また、このバイパスコンデンサを形成する層に比誘電率の高いセラミック粒子を含有したハイブリット材を用いることが好ましい。
【００６１】
図４に示す誘電体基板１には、信号入力用端子Ｐｉｎ、信号出力用端子Ｐｏｕｔ、接地端子ＧＮＤ及び外部接続端子Ｖｃｃ等が側面電極もしくは裏面電極の形態で付与されている。なお、本実施の形態において、外部接続端子Ｖｃｃは、裏面電極に付与されている。
【００６２】
ＭＭＩＣ２は、図３に示す回路図に含まれる回路部品のうち、第１及び第２の半導体素子Ｓ１及びＳ２から構成される半導体回路部１０２の回路部品を搭載するものであり、その電極は、ワイヤーボンディング、フリップチップ実装等により、誘電体基板１上に形成された導体パターンに接続される。また、ＭＭＩＣ２は、その信頼性確保のため、封止用樹脂により、封止された状態で実装される。
【００６３】
サーマルビア３は、ＭＭＩＣ２の搭載領域内において、第１〜第７の誘電体層２１〜２７の層間を連続して貫通するように、適当な間隔をあけて複数設けられている。サーマルビア３の内部には、Ａｇペースト等の導電性ペーストによる充填材が充填されている。なお、サーマルビア３の内部に充填される充填材は、熱伝導性に優れているものであれば、非導電性材料であってもよい。
【００６４】
長孔スルーホール４は、誘電体基板１の側面付近において、第１〜第８の誘電体層２１〜２８の層間を連続して貫通するように設けられている。このサーマルビア３とスルーホール４とによって、パワーアンプモジュール１００の放熱性を高めることができる。
【００６５】
ビアホール５は、第１〜第８の誘電体層２１〜２８の層間を連続して貫通するように設けられている。
【００６６】
ビア７は、第１の誘電体層２１の表面に搭載されている半導体素子Ｓ１及びＳ２と、第８の誘電体層２８の裏面に付与されている外部接続端子Ｖｃｃと、をビアホール５を介して電気的に接続するものである。
【００６７】
図１４は、接地キャパシタンス素子Ｃ１と、半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃと、の接続構成を示す図である。図１４に示すように、第８の誘電体層２８の表面に形成されている導体パターンは、電極領域Ｃ１ａと共に、この電極領域Ｃ１ａとビア５とを電気的に接続する引出電極領域を含んでいる。接地キャパシタンス素子Ｃ１は、この引出電極領域とビア５とから構成される信号ラインにより半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃと電気的に接続されている。なお、引出電極領域の幅Ｗは、ビア７の最小径よりも大きく形成される。
【００６８】
このように半導体素子Ｓ１及びＳ２と外部接続端子Ｖｃｃとを接続する信号ライン（ビア５）から引き出された信号ライン（引出電極領域）により、電極領域Ｃ１ａを半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃに接続しているため、パワーアンプモジュール１００は、長孔スルーホール４を含んだグランド電極の引回しや接地キャパシタンス素子Ｃ１に対して直列のインダクタンス成分をもつスルーホール等の電極の引回しを減らすことができる。この結果、パワーアンプモジュール１００は、バイパスコンデンサとして機能するキャパシタンス素子Ｃ１の自己共振周波数を高めることができる。
【００６９】
なお、本実施の形態において、誘電体基板１の最下層である第８の誘電体層付近に、換言すれば接地面付近に、バイパスコンデンサとして機能するキャパシタンス素子Ｃ１を形成したのは、グランド電極のインピーダンスが高くなった場合における接地キャパシタンス素子Ｃ１の自己共振周波数の低下を防止するためである。
【００７０】
次に、上述のように内層にバイパスコンデンサを形成したパワーアンプモジュール１００（図４）と、バイパスコンデンサとしてチップコンデンサ６を表面に搭載したパワーアンプモジュール２００（図２３）と、のバイアス回路部１０４における出力部Ａと出力部Ｂとの間のアイソレーション特性を比較してみた。なお、この比較において、パワーアンプモジュール１００の内層に形成したバイパスコンデンサと、パワーアンプモジュール２００の表面にバイパスコンデンサとして搭載されたチップコンデンサ６と、の電気容量は、共に約１２０［ｐＦ］である。
【００７１】
図１５は、パワーアンプモジュール１００と、パワーアンプモジュール２００と、のバイアス回路部１０４における出力部Ａと出力部Ｂとの間のアイソレーション特性を示すグラフである。パワーアンプモジュール１００は、バイパスコンデンサとして機能するキャパシタンス素子Ｃ１の自己共振周波数を高めることにより、図１５に示すように、パワーアンプモジュール２００よりも広い帯域でアイソレーションを得ることができる。
【００７２】
続いて、図１６に示すように、バイアス回路１０４に０６０３サイズのチップコンデンサＣｓを接続し、このチップコンデンサＣｓの電気容量を変化させることにより、外部接続端子Ｖｃｃのインピーダンスが変化したときの出力部Ａと出力部Ｂとの間のアイソレーション特性を求めてみる。図１７は、この場合のパワーアンプモジュール２００におけるアイソレーション特性を示すグラフであり、図１８は、パワーアンプモジュール１００におけるアイソレーション特性を示すグラフである。
【００７３】
パワーアンプモジュール１００及び２００の基本波となる９００［ＭＨｚ］帯において、バイパスコンデンサとしてチップコンデンサ６を搭載するパワーアンプモジュール２００では、図１７に示すように、外部のインピーダンスの影響を受けてアイソレーションが大きく変化している。一方、バイパスコンデンサを内層するパワーアンプモジュール１００では、図１８に示すように、外部のインピーダンスが変化しても、一定以上のアイソレーションを得ることができる。
【００７４】
このように、内層に自己共振周波数の高いバイパスコンデンサを形成することにより、パワーアンプモジュール１００は、広い帯域でアイソレーションを得ることができ、外部接続端子Ｖｃｃのインピーダンスの影響、換言すれば周囲のデバイスの影響を受けにくくなる。
【００７５】
なお、本発明は、上記実施の形態に限定されず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【００７６】
上記実施の形態において、第８の誘電体層２８の表面に形成されている導体パターンは、電極領域Ｃ１ａと共に、この電極領域Ｃ１ａとビア５とを電気的に接続する引出電極領域を含んでおり、接地キャパシタンス素子Ｃ１は、この引出電極領域とビア５とから構成される信号ラインにより半導体素子Ｓ１及びＳ２や外部接続端子Ｖｃｃと電気的に接続されていた。しかしながら、本発明は、これに限定されず、ビア５から引き出された位置に形成されたキャパシタンス素子Ｃ１を、半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃに接続する手法であれば任意である。
【００７７】
例えば、図１９及び図２０に示すように、導体パターンに電極領域Ｃ１ａの一部として引出電極領域を形成することによって、キャパシタンス素子Ｃ１を半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃに接続してもよい。
【００７８】
また、図２１に示すように、半導体素子Ｓ１及びＳ２と外部接続端子Ｖｃｃとを接続する信号ラインに電極領域Ｃ１ａを含めることによって、キャパシタンス素子Ｃ１を半導体素子Ｓ１，Ｓ２及び外部接続端子Ｖｃｃに接続してもよい。
【００７９】
さらに、上記実施の形態において、外部接続端子Ｖｃｃは、裏面電極に付与されていたが、本発明は、これに限定されず、側面電極に付与してもよい。この場合の信号ラインを、図２２に示すように、第１の誘電体層２１の表面に搭載されている半導体素子Ｓ１及びＳ２と第８の誘電体層２８の表面の電極領域Ｃ１ａとを接続するビア５と、電極領域Ｃ１ａと、側面電極の態様で付与された外部接続端子Ｖｃｃと電極領域Ｃ１ａとを接続するビア５と、によって構成することで、積層方向に対して表層側でビア５を用いたグランドのもつインダクタンス成分を減らすことができる。更には、外部接続端子に接続される側のビア５をそのまま半スルーホールと言った形状にして側面端子にすることも可能である。このため、本変形態様によっても、上記実施の形態と同様の効果を奏することができる。
【図面の簡単な説明】
【００８０】
【図１】本実施の形態における通信端末装置の構成を示すブロック図である。
【図２】図１に示す電力増幅部の構成を示すブロック図である。
【図３】図２に示すパワーアンプモジュールの構成を示す回路図である。
【図４】図２に示すパワーアンプモジュールの正面図である。
【図５】図４に示す第１の誘電体層を表面側から見た平面図である。
【図６】図４に示す第２の誘電体層を表面側から見た平面図である。
【図７】図４に示す第３の誘電体層を表面側から見た平面図である。
【図８】図４に示す第４の誘電体層を表面側から見た平面図である。
【図９】図４に示す第５の誘電体層を表面側から見た平面図である。
【図１０】図４に示す第６の誘電体層を表面側から見た平面図である。
【図１１】図４に示す第７の誘電体層を表面側から見た平面図である。
【図１２】図４に示す第８の誘電体層を表面側から見た平面図である。
【図１３】図４に示す第８の誘電体層を裏面側から見た平面図である。
【図１４】接地キャパシタンス素子と半導体素子及び外部接続端子との接続構成を示す図である。
【図１５】バイアス回路部の出力部間におけるアイソレーション特性を示すグラフである。
【図１６】チップコンデンサを備えるバイアス回路部の構成を示す回路図である。
【図１７】チップコンデンサを備えるバイアス回路部の出力部間におけるアイソレーション特性を示すグラフである。
【図１８】チップコンデンサを備えるバイアス回路部の出力部間におけるアイソレーション特性を示すグラフである。
【図１９】図１４に示す接続構成の変形態様を示す図である。
【図２０】図１４に示す接続構成の変形態様を示す図である。
【図２１】図１４に示す接続構成の変形態様を示す図である。
【図２２】図１４に示す接続構成の変形態様を示す図である。
【図２３】チップコンデンサを搭載するパワーアンプモジュールの正面図である。
【図２４】バイアス回路部の構成の一部を示す回路図である。
【図２５】理想コンデンサとチップコンデンサとのアイソレーション特性を示すグラフである。
【図２６】バイアス回路部の実際の回路構成を示す等価回路図である。
【図２７】図４に示すパワーアンプモジュールの変形態様を示す図である。
【符号の説明】
【００８１】
１  誘電体基板
２  ＭＭＩＣ
３  サーマルビア
４  長孔スルーホール
５  ビアホール
６  チップコンデンサ
７  ビア
２１  第１の誘電体層
２２  第２の誘電体層
２３  第３の誘電体層
２４  第４の誘電体層
２５  第５の誘電体層
２６  第６の誘電体層
２７  第７の誘電体層
２８  第８の誘電体層
１００  パワーアンプモジュール
１０１  入力整合回路部
１０２  半導体回路部
１０３  段間整合回路部
１０４  バイアス回路部
１０５  出力整合回路部
Ｃ１  接地キャパシタンス素子
Ｃ１ａ電極領域
Ｓ１  半導体素子
Ｓ２  半導体素子
Ｖｃｃ外部接続端子
【図１】
2005210074.tif 000003
【図２】
2005210074.tif 000004
【図３】
2005210074.tif 000005
【図４】
2005210074.tif 000006
【図５】
2005210074.tif 000007
【図６】
2005210074.tif 000008
【図７】
2005210074.tif 000009
【図８】
2005210074.tif 000010
【図９】
2005210074.tif 000011
【図１０】
2005210074.tif 000012
【図１１】
2005210074.tif 000013
【図１２】
2005210074.tif 000014
【図１３】
2005210074.tif 000015
【図１４】
2005210074.tif 000016
【図１５】
2005210074.tif 000017
【図１６】
2005210074.tif 000018
【図１７】
2005210074.tif 000019
【図１８】
2005210074.tif 000020
【図１９】
2005210074.tif 000021
【図２０】
2005210074.tif 000022
【図２１】
2005210074.tif 000023
【図２２】
2005210074.tif 000024
【図２３】
2005210074.tif 000025
【図２４】
2005210074.tif 000026
【図２５】
2005210074.tif 000027
【図２６】
2005210074.tif 000028
【図２７】
2005210074.tif 000029