(57)【要約】【課題】  優良な静電容量検出装置を実現する。【解決手段】  Ｍ行Ｎ列の行列状に配置されたＭ本の行線と、Ｎ本の列線、Ｎ個の出力信号用パスゲート、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子と列選択素子と行選択素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、出力信号用パスゲートと信号増幅素子と列選択素子と行選択素子とは薄膜半導体装置からなる。【選択図】    図６
2005098979.tif 000002
【特許請求の範囲】
【請求項１】
対象物との距離に応じて変化する静電容量を検出する事により、該対象物の表面形状を読み取る静電容量検出装置において、
該静電容量検出装置はＭ本の行線と、Ｎ本の列線、および該行線と該列線との交点に設けられ、Ｍ行Ｎ列の行列状に配置された静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と行選択素子と列選択素子を含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ薄膜半導体装置であり、
該行選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る行選択用ＭＩＳ薄膜半導体装置であり、
該列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ薄膜半導体装置である事を特徴とする静電容量検出装置。
【請求項２】
前記信号増幅用ＭＩＳ薄膜半導体装置と前記行選択用ＭＩＳ薄膜半導体装置と前記列選択用ＭＩＳ薄膜半導体装置とが直列に接続されていることを特徴とする請求項１記載の静電容量検出装置。
【請求項３】
前記信号増幅用ＭＩＳ薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記行選択用ＭＩＳ薄膜半導体装置のゲート電極は前記行線に接続され、
前記列選択用ＭＩＳ薄膜半導体装置のゲート電極は前記列線に接続される事を特徴とする請求項２記載の静電容量検出装置。
【請求項４】
電源線の本数ｘがｘ＝Ｍであることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項５】
電源線の本数ｘがｘ＝Ｍ／２であることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項６】
電源線の本数ｘがＭ／２＜ｘ＜Ｍであることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項７】
出力線の本数ｙがｙ＝Ｎであることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項８】
出力線の本数ｙがｙ＝Ｎ／２であることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項９】
出力線の本数ｙがＮ／２＜ｙ＜Ｎであることを特徴とする請求項１〜３記載の静電容量検出装置。
【請求項１０】
対象物との距離に応じて変化する静電容量を検出する事により、該対象物の表面形状を読み取る静電容量検出装置において、
該静電容量検出装置はＭ本の行線と、Ｎ本の列線、出力信号用パスゲート、および該行線と該列線との交点に設けられ、Ｍ行Ｎ列の行列状に配置された静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と行選択素子と列選択素子を含み、
該出力信号用パスゲートはゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用ＭＩＳ薄膜半導体装置であり、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ薄膜半導体装置であり、
該行選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る行選択用ＭＩＳ薄膜半導体装置であり、
該列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ薄膜半導体装置から成る事を特徴とする静電容量検出装置。
【請求項１１】
前記信号増幅用ＭＩＳ薄膜半導体装置と前記行選択用ＭＩＳ薄膜半導体装置と前記列選択用ＭＩＳ薄膜半導体装置とが直列に接続されていることを特徴とする請求項１０記載の静電容量検出装置。
【請求項１２】
前記信号増幅用ＭＩＳ薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記行選択用ＭＩＳ薄膜半導体装置のゲート電極は前記行線に接続され、
前記列選択用ＭＩＳ薄膜半導体装置のゲート電極は前記列線に接続される事を特徴とする請求項１１記載の静電容量検出装置。
【請求項１３】
電源線の本数ｘがｘ＝Ｍであることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１４】
電源線の本数ｘがｘ＝Ｍ／２であることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１５】
電源線の本数ｘがＭ／２＜ｘ＜Ｍであることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１６】
出力線の本数ｙがｙ＝Ｎであることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１７】
出力線の本数ｙがｙ＝Ｎ／２であることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１８】
出力線の本数ｙがＮ／２＜ｙ＜Ｎであることを特徴とする請求項１０〜１２記載の静電容量検出装置。
【請求項１９】
Ｍ本の行線とＮ本の列線、ｘ本の電源線、ｙ本の出力線を有するＭ行Ｎ列の静電容量検出装置において、
前記行線に行選択信号を供給しＭ本の行から特定の一行を選択して、前記列線に列選択信号を供給しＮ本の列から特定の一列を選択して、電源線から電源を供給し、出力線から出力を取り出すことによって、Ｍ行Ｎ列の行列上に配置された各静電容量検出素子から対象物の表面形状を得ることを特徴とする静電容量検出装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、指紋などの微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することにより読み取る静電容量検出装置に関する。
【背景技術】
【０００２】
従来、指紋センサなどに用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶珪素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサーの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣFは誘電体膜表面に接地した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣSを成すコンデンサーを準備し、これら二つのコンデンサーを直列に接続して、所定の電圧を印加する。こうする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷を通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【特許文献１】特開平１１−１１８４１５号公報
【特許文献２】特開２０００−３４６６０８号公報
【特許文献３】特開２００１−５６２０４号公報
【特許文献４】特開２００１−１３３２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながらこれら従来の静電容量検出装置は当該装置が単結晶珪素基板上に形成されているために、指紋センサとして用いると指を強く押し付けた際に当該装置が割れてしまうとの課題を有していた。
【０００４】
さらに指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶珪素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶珪素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じていない。すなわち従来の静電容量検出装置は高価なだけではなく、多大なる無駄と浪費の上に形成されているとの課題を有する。さらに従来の静電容量検出装置では微小な電荷Ｑを読むために検出感度が悪いとの課題も有している。電荷Ｑは誘電体膜の容量にて定まるので、当該装置の保護膜としても機能している誘電体膜を厚くすると、電荷Ｑはますます小さくなる。換言すれば、従来の静電容量検出装置では検出感度を上げると、保護膜（誘電体膜）が薄くなって当該装置の耐久性が悪化するとの課題も有している。
【０００５】
加えて近年、クレジットカードやキャッシュカードなどのカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶珪素基板上に作られた静電容量検出装置は柔軟性に欠けるために、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とするところは安定に動作し、さらに製造時に不要なエネルギーや労力を削減し得、また単結晶珪素基板以外にも作成し得る優良な静電容量検出装置とその駆動方法とを提供することにある。
【０００７】
また本発明の別な目的は保護膜を厚くして当該装置の耐久性を改善しても、検出感度が高い優れた静電容量検出装置とその駆動方法とを提供することにもある。
【課題を解決するための手段】
【０００８】
本発明は、対象物との距離に応じて変化する静電容量を検出する事により、対象物の表面形状を読み取る静電容量検出装置において、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線（ｉ行目の行線ＲＬi、ｉは１からＭまでの整数）と、Ｎ本の列線（ｊ列目の列線ＣＬj、ｊは１からＮまでの整数）、ｘ本の電源線（ｉ行目の電源線ＰＬi、ｉは適当な整数）、ｙ本の出力線（ｊ列目の出力線ＯＬj、ｊは適当な整数）、および各行線（ＲＬi）と各列線（ＣＬj）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥij）とを具備し、この静電容量検出素子（ＥＣＳＥij）は信号検出素子（ＳＳＥij）と信号増幅素子（ＳＡＥij）と行選択素子（ＲＳＥij）と列選択素子（ＣＳＥij）を含み、信号検出素子（ＳＳＥij）は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）であり、行選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）であり、列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）である事を特徴とする。さらに、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）と行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）と列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）が直列に接続されていることをも特徴とする。また、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート電極は容量検出電極に接続され、行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のゲート電極は行線（ＲＬi）に接続され、列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のゲート電極は列線（ＣＬj）に接続される事をも特徴とする。また、電源線の本数がＭ／２≦ｘ≦Ｍ、出力線の本数がＮ／２≦ｙ≦Ｎであることをも特徴とする。また、行線（ＲＬi）に行選択信号を供給しＭ本の行から特定の一行を選択して、列線（ＣＬj）に列選択信号を供給しＮ本の列から特定の一列を選択して、電源線から静電容量検出素子（ＥＣＳＥij）に電源を供給し出力線から出力を取り出すことによってＭ行Ｎ列の行列上に配置された各静電容量検出素子から対象物の表面形状を得ることをも特徴とする。
【０００９】
本発明は上述の構成に更にＮ個の出力信号用パスゲート（ｊ列目の出力信号用パスゲートＰＧ−ＯＬj、ｊは１からＮまでの整数）を設ける事をも特徴とする。この出力信号用パスゲート（ＰＧ−ＯＬj）はゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＰＧj）である。また、行線（ＲＬi）は行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）を選択する機能と静電容量検出素子へ電源を供給する電源線の機能を併せ持つこともできる。
【発明の効果】
【００１０】
本願により薄膜半導体装置にて高感度の静電容量検出素子が実現した。従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、例えばスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。また、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用しておらず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明ではこのような浪費を排除し、地球環境の保全に役立つとの効果を有する。
【発明を実施するための最良の形態】
【００１１】
本発明は対象物との距離に応じて変化する静電容量を検出することにより、対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜からなるＭＩＳ型薄膜半導体装置にて作成する。薄膜半導体装置は通常ガラス基板上に作成されるために、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置などに応用されている。したがって、指紋センサなどに適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶珪素基板といった多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費することなく安価に当該装置を作成し得る。また、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やS.Utsunomiya et al. Society for Information Display p.916(2000)）と呼ばれる転写技術を適応することで、半導体集積回路をプラスティック基板上に形成し得るのである。
【００１２】
さて、図１に示してある従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術をもってしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さいために、高感度感知を可能とする単結晶珪素ＬＳＬ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶珪素ＬＳＩ技術ほどには優れず、また薄膜半導体装置間の特性偏差も大きいがゆえに電荷Ｑを精確に読み取れない。
【００１３】
そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線（ｉ行目の行線ＲＬi、ｉは１からＭまでの整数）と、Ｎ本の列線（ｊ列目の列線ＣＬj、ｊは１からＮまでの整数）、および各行線（ＲＬi）と各列線（ＣＬj）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥij）とを具備し、この静電容量検出素子（ＥＣＳＥij）は信号検出素子（ＳＳＥij）と信号増幅素子（ＳＡＥij）と行選択素子（ＲＳＥij）と列選択素子（ＣＳＥij）とを含む構成とする。信号検出素子は容量検出電極と容量検出誘電体膜とを含み、容量検出電極には測定すべき静電容量に応じて電圧Ｖが発生する。本発明ではこの電圧Ｖを各静電容量検出素子に設けられた信号増幅素子にて増幅し、電流に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなる信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）からなり、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート電極が容量検出電極に接続される。
【００１４】
図２に本願発明の動作原理を示す。基準静電容量ＣSを持つコンデンサーと、対象物の表面形状に応じて変化する静電容量ＣFを有するコンデンサーとの間に適当な電圧Ｖ0を印加すると、この電圧Ｖ0は容量に応じて分割される。こうして発生した電圧Ｖを信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート電位として利用する。この状態にて薄膜半導体装置のドレイン領域に所定の電圧を印加すると、誘起された電圧Ｖに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉは著しく増幅される。容量検出電極に誘起された電荷Ｑ自体はどこにも流れずに保存されるので、ドレイン電圧を高くしたりあるいは測定時間を長くしたりするなどで電流Ｉの測定も容易になり、したがって薄膜半導体装置を用いても対象物の表面形状を十分正確に計測できるようになる。
【００１５】
前述のように本発明では信号増幅素子として信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）を用いている。この場合、静電容量ＣSを持つコンデンサーを信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）そのもので兼用し得る。すなわち静電容量ＣSに代わる新たな静電容量を信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のトランジスタ容量ＣTとするのである。こうすることで静電容量検出素子から静電容量ＣSを持つコンデンサーを省略でき、構造が簡素化されると同時に製造工程も容易と化す。加えて図２に描かれている二つの電源を共通の電源Ｖddとしてまとめることも静電容量検出装置内における余計な配線を省略しうるとの観点で効果的といえる。
【００１６】
このような状態における動作原理に関する等価回路図を図３に示す。対象物の表面形状に応じて変化する静電容量ＣFを有するコンデンサーとトランジスタ容量ＣTを有するコンデンサー（信号増幅用ＭＩＳ薄膜半導体装置そのもの）とが直列に接続されている。厳密にはトランジスタ容量ＣTは、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のドレイン電極とゲート電極との間に形成される静電容量である。図３の構成を最も簡便に実現させるには信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のソース領域を出力線（ＯＬj）に接続し、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のドレイン領域を電源線（ＰＬi）に接続した上で、電源線（ＰＬi）に電源Ｖddを印加し、出力線（ＯＬj）より対象物の表面形状に応じて変化する電流Ｉを取り出せばよい。（本願では便宜上ソース・ドレイン電極の一方をソースと呼び他方をドレインと呼んでいる。従って、本願のソースとドレインは常に入れ替え可能である。）ただしこうした簡便な素子構造では信号出力に長時間要したり、静電容量検出素子間で情報が干渉したりするとの課題が生ずるので、本発明では静電容量検出素子に行選択素子（ＲＳＥij）として行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）、列選択素子（ＣＳＥij）として列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）を具備せしめ、電源線（ＰＬi）から直列に接続された信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）と行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）と列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）へ電圧Ｖddを印加させる。こうすることで静電容量に応じた信号を短時間で取り出せ、さらに静電容量検出素子（ＥＣＳＥij）間に生ずる情報の干渉を防ぐことが可能となる。
【００１７】
本発明を具現化する静電容量検出素子の構造を、図４を用いて説明する。なお、図４に示されている薄膜半導体装置はすべてＮ型として示してあるが、Ｐ型の薄膜半導体装置を用いることも可能である。静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥij）の信号増幅素子（ＳＡＥij）を成す信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）と行選択素子（ＲＳＥij）を成す行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）と列選択素子（ＣＳＥij）を成す列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）は、ソース領域とチャネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。半導体膜には多結晶半導体膜や単結晶半導体膜が用いられる。これらの材質は珪素を主体とし、純珪素（Ｓｉ）や珪素とホウ素（Ｂ）、リン（Ｐ）、ゲルマニウム（Ｇｅ）などの混合半導体材料も利用される。図４の構成例では、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）と行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）と列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）を第一層間絶縁膜が被っている。行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のソース領域と列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のゲート電極には第一配線が接続され、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のドレイン領域と行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のゲート電極には第二配線が接続され、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート領域には第三配線が接続される。（第一配線と第二配線とを入れ替えることも可能である。また、行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のドレイン領域と列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のソース領域は共通領域である。列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のドレイン領域と信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のソース領域との関係も同様である。）第一配線と第二配線との間には第二層間絶縁膜が設けられ、第一配線と第二配線とを電気的に分離している。静電容量検出素子の信号検出素子を成す容量検出電極は信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート電極に第三配線にて接続される。第二配線と容量検出電極との間には第三層間絶縁膜が設けられ、第二配線と容量検出電極とを電気的に分離している。本発明では微小信号を検出することを目的としているために第一配線や第二配線と静電容量検出電極間はできるだけ不要な寄生容量が形成されぬ構造をとっている。具体的には容量検出電極とその最近の下層に位置する配線（図４では第二配線）とを分離する絶縁膜（図４では第三層間絶縁膜）が有する単位面積あたりの静電容量（ＣID＝ε0εID／ｄID、ε0は真空の誘電率、εIDは分離絶縁膜の比誘電率、ｄIDは分離絶縁膜の厚さ）と、容量検出誘電体膜が有する単位面積あたりの静電容量（ＣCD＝ε0εCD／ｄCD、εCDは容量検出誘電体膜の比誘電率、ｄCDは容量検出誘電体膜の厚さ）との比（ＣID／ＣCD＝εID・ｄCD／εCD・ｄID）が０．２５程度以下となるようにする。こうすることで容量検出電極を３０μｍ×３０μｍ程度まで小さくしても配線容量（図４では第二配線と容量検出電極との寄生容量）を無視しうるほど小さくでき、精密な静電容量の検出が可能となる。この関係を満たせば容量検出電極面積が９００μｍ2程度以上あれば高感度の静電容量検出が可能となる。容量検出電極上は容量検出誘電体膜が被い、容量検出誘電体膜は静電容量検出装置の最表面に位置する。容量検出誘電体膜は静電容量検出装置の保護膜の役割も同時に演ずる。
【００１８】
なお、図４の静電容量検出素子の構成例では向かって左側から行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）、列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）の順に示してあるが、この順番は変更することが可能である。たとえば向かって左側から列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）、行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）としてもよい。したがって静電容量検出素子の構成の数はこれら三つの薄膜半導体装置の順列の数、すなわち六つ存在する。なお、三種の直列接続された薄膜半導体装置で行選択素子とはゲート電極が行線に接続するものを指し、列選択素子とはゲート電極が列線に接続するものを指し、信号増幅素子とはゲート電極が容量検出電極に接続するものを指す。図５にはこれら３素子が出力線と電源線との間でいかに配置され得るかを示す。図５（ａ）〜（ｆ）に画かれているように３素子が出力線と電源線との間で直列接続されておればその配列順は問わない。これら３素子の導電型は特に問わないが、素子を小さくして容量検出電極を大きくし、検出感度を上げる効果を得るには３素子はすべて同一導電型が好ましい。
【００１９】
次に本発明による静電容量検出装置の全体構成を図６を用いて説明する。ここでは、電源線の本数（ｘ）を行線の本数（Ｍ）と同じ（ｘ＝Ｍ）にし、出力線の本数（ｙ）を列線の本数（Ｎ）と同じ（ｙ＝Ｎ）とし、更に静電容量検出素子として図５（ａ）の構成を適応した例を説明する。対象物の表面形状を読み取る静電容量検出装置はＭ行Ｎ列の行列状に配置されたｘ本の電源線（ｉ行目の電源線ＰＬi、ｉは１からｘまでの整数）と、Ｍ本の行線（ｉ行目の行線ＲＬi、ｉは１からＭまでの整数）、ｙ本の出力線（ｊ列目の出力線ＯＬj、ｊは１からｙまでの整数）、Ｎ本の列線（ｊ列目の列線ＣＬj、ｊは１からＮまでの整数）、及び各行線（ＲＬi）と各列線（ＣＬj）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥij）とを最小限の構成要素としている。これらに加えて本発明による静電容量検出装置は電源線とＭ本の行線（ＲＬi）に接続する行選択回路と、出力線とＮ本の列線（ＣＬj）に接続する列選択回路を具備してもよい。図６の例では電源線の本数ｘ本を行線と同じＭ本としているが、２行に１本（Ｍが偶数の場合ｘ＝Ｍ／２、Ｍが奇数の場合ｘ＝（Ｍ＋１）／２）またはｍ行（２＜ｍ≦Ｍ）にｍ−１本（Ｍが偶数の場合Ｍ／２＜ｘ＜Ｍ、Ｍが奇数の場合（Ｍ＋１）／２＜ｘ＜Ｍ）（例えば３行に２本、４行に３本など）の電源線としてもよい。同様に図６の例では出力線の本数ｙ本を列線と同じＮ本としているが２列に１本（Ｎが偶数の場合ｙ＝Ｎ／２、Ｎが奇数の場合ｙ＝（Ｎ＋１）／２）またはｎ列（２＜ｎ≦Ｎ）にｎ−１本（Ｎが偶数の場合Ｎ／２＜ｙ＜Ｎ、Ｎが奇数の場合（Ｎ＋１）／２＜ｙ＜Ｎ）（例えば３列に２本、４列に３本など）の出力線としてもよい。
【００２０】
図７は図６の構成をもとに電源線の本数を２行に１本にした場合を示している。この場合、例えば行線（ＲＬ2i-1）と行線（ＲＬ2i）との隣り合う２本の行線に対して１本電源線（ＰＬi）を配置している。２ｉ−１行ｊ列目の静電容量検出素子が行線と列線によって選択されたとき、２ｉ−１行ｊ列目の信号増幅素子のドレイン領域は電源線（ＰＬi）に接続されているので２ｉ−１行ｊ列目の静電容量検出素子の電源は電源線（ＰＬi）から供給されることになる。次に２ｉ行ｊ列目の静電容量検出素子が行線と列線によって選択されたとき、２ｉ行ｊ列目の信号増幅素子のドレイン領域も同じ電源線（ＰＬi）に接続されているので２ｉ行ｊ列目の静電容量検出素子の電源も電源線（ＰＬi）から供給されることになる。
【００２１】
図８は図６の構成をもとに出力線の本数を２列に１本にした場合を示している。この場合、例えば列線（ＣＬ2j-1）と列線（ＣＬ2j）との隣り合う２本の列線に対して１本の出力線（ＯＬj）を配置している。また、列線（ＣＬ2j-1）と列線（ＣＬ2j）のそれぞれに対応して出力信号用パスゲート（ＰＧ−ＯＬ2j-1）と出力信号用パスゲート（ＰＧ−ＯＬ2j）が共通出力線と出力線（ＯＬj）との間に配置される。従って出力信号用パスゲート（ＰＧ−ＯＬ2j）の数は列線（ＣＬ2j）の数と同じになる。また、この二つの出力信号用パスゲートは並列に接続されており、列線（ＣＬ2j-1）か列線（ＣＬ2j）のどちらかが選択されたときにその一方の出力信号用パスゲートが導通するようになっている。具体的には出力信号用パスゲート（ＰＧ−ＯＬj）は出力信号パスゲート用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＰＧj）からなり、ｊ列目の出力信号パスゲート用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＰＧj）のゲート電極はｊ列目の列線（ＣＬj）に接続される。ｉ行ｊ列に位置する静電容量検出素子（ＥＣＳＥij）内の列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のゲート電極もｊ列目の列線（ＣＬj）に接続されているので、ｊ列目の列選択素子（ＣＳＥij）とｊ列目の出力信号用パスゲート（ＰＧ−ＯＬj）とは同じスイッチング動作を行うことになる。図８の例では、２ｊ−１列目の出力信号用パスゲート（ＰＧ−ＯＬ2j-1）のゲート電極が２ｊ−１列目の列線（ＣＬ2j-1）に接続され、ソース電極が共通出力線に接続され、ドレイン電極がｊ列目の出力線（ＯＬj）に接続されている。このため、列線（ＣＬ2j-1）が選択されると２ｊ−１列に位置するすべての列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij、ｉは１からＭのすべての値）がスイッチオンの動作をし、同時に出力信号用パスゲート（ＰＧ−ＯＬ2j-1）もスイッチオンの動作をする。ｉ行２ｊ−１列目の静電容量検出素子が行線と列線によって選択されたとき、ｉ行２ｊ−１列目の行選択素子のソース領域は出力線（ＯＬj）に接続されているのでｉ行２ｊ−１列目の静電容量検出素子の出力情報は順に出力線（ＯＬj）、出力信号用パスゲート（ＰＧ−ＯＬ2j-1）、共通出力線へと出力される。次にｉ行２ｊ列目の静電容量検出素子が行線と列線によって選択されたとき、ｉ行２ｊ列目の行選択素子のソース領域も同じ出力線（ＯＬj）に接続されているのでｉ行２ｊ列目の静電容量検出素子の出力情報は順に出力線（ＯＬj）、出力信号用パスゲート（ＰＧ−ＯＬ2j）、共通出力線へと出力される。このような構成とすることで、共通出力線には常に選択された１本の出力線のみが導通し、非選択の残りのｙ−１本の出力線と共通出力線は電気的に遮断される。共通出力線は電圧比較器などの判定回路の入力ノードにつながるので、本願構成により判定回路の入力ノードにおける物理量変化（電圧変化や電流変化）を迅速と化し、対象物の静電容量を高速に検出可能となる。例えば判定回路として電圧比較器を用いた場合、入力ノードがＨＩＧＨ（Ｖdd近傍）になるかＬＯＷ（ＶSS近傍）になるかの変化が速くなり、それゆえ判定回路からの出力も高速となるのである。
【００２２】
本願構成では、行線（ＲＬi）は行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）を選択する機能と静電容量検出素子へ電源を供給する電源線の機能を併せ持つこともできる。図９は図６の構成をもとに行線が電源線の機能を併せ持った場合を示している。この場合、図６の電源線に相当するものはなくなり行線が電源線の機能を併せ持つこととなる。したがって、行選択用ＭＩＳ薄膜半導体装置のゲート電極は行線に接続され、信号増幅用ＭＩＳ半導体装置のドレイン領域も行線に接続される。Ｍ行Ｎ列に配置された静電容量検出素子のうちｉ−１行目の行線が選択されたとき、ｉ−１行目にあるＮ個の静電容量検出素子（ＥＣＳＥi-1j）に電源が供給されると同時にｉ−１行目に位置するすべての行選択素子（ＲＳＥi-1j）がスイッチオン状態になる。この状態で列線を順次操作することによってｉ−１行目の静電容量検出素子（ＥＣＳＥi-1j）の出力情報は順に共通出力線へと出力される。続いて、Ｍ行Ｎ列に配置された静電容量検出素子のうちｉ行目の行線が選択されると、ｉ−１行目にあるＮ個の静電容量検出素子（ＥＣＳＥi-1j）への電源の供給が絶たれると同時にｉ行目に位置する行選択素子（ＲＳＥij）がスイッチオフ状態になり、ｉ行目にあるＮ個の静電容量検出素子（ＥＣＳＥij）に電源が供給されると同時に行選択素子（ＲＳＥij）がスイッチオン状態になる。この状態で列線をｉ−１行目のときと同様に順次操作することによってｉ行目の静電容量検出素子（ＥＣＳＥij）の出力情報は順に共通出力線へと出力される。また、このように行線が電源線の機能を併せ持った場合でも、出力線の本数を図８のように２列に１本にしたり、ｎ列（２＜ｎ≦Ｎ）にｎ−１本（Ｎが偶数の場合Ｎ／２＜ｙ＜Ｎ、Ｎが奇数の場合（Ｎ＋１）／２＜ｙ＜Ｎ）（例えば３列に２本、４列に３本など）とすることもできる。また、電源線を任意の本数（０≦ｘ≦Ｍ）追加することも可能である。つまり、例えばｉ−２行目とｉ−１行目とｉ＋１行目の行選択用ＭＩＳ半導体装置のゲート電極と信号増幅用ＭＩＳ半導体装置のドレイン領域は電源線の機能を併せ持った行線に接続され、ｉ行目の行選択用ＭＩＳ半導体装置のゲート電極は行線に接続され、ｉ行目の信号増幅用ＭＩＳ半導体装置のドレイン領域は電源線に接続される構成とすることも可能である。
【００２３】
静電容量検出素子は容量検出電極と容量検出誘電体膜からなる信号検出素子（ＳＳＥij）と信号増幅素子（ＳＡＥij）と行選択素子（ＲＳＥij）と列選択素子（ＣＳＥij）を含み、対象物の表面形状を読み取るには行と列とをそれぞれ順次走査してＭ×Ｎ個の静電容量検出素子を適当な順番に選択していかねばならない。各静電容量検出素子にいかなる順序にて行選択信号を供給するかを定めるのが行選択回路である。行選択回路には少なくとも共通電源線を含んでおり、行列内に張り巡らされた電源線につながる。電源としては正電源も負電源も使用し得る。静電容量検出素子を構成する半導体装置がＮ型である場合正電源はプラスの電位（例えば+２．５Ｖか+３．３Ｖ）で負電源は接地電位（ゼロボルト）となる。反対に、静電容量検出素子を構成する半導体装置がＰ型である場合には、正電源は接地電位（ゼロボルト）で、負電源はマイナスの電位（例えば−２．５Ｖか−３．３Ｖ）となる。電源線電位と共通出力線の先に接続される電位は常に反対となる。例えば静電容量検出素子がＮ型半導体装置で電源線に正電位がつながれると共通出力線の先には負電源がつながれ、静電容量検出素子内の電流の向きは電源線から共通出力線へとなる。此とは対照的に電源線に負電位がつながれると共通出力線の先には正電源がつなげられ、静電容量検出素子内の電流の向きは共通出力線から電源線へとなる。
【００２４】
行選択回路はＭ本の行線（ＲＬi）のいずれかに選択信号を供給するかを選択する。即ち行選択回路は、Ｍ本の行線から選択された特定の一本の行線に正電源電位を付与し、その他の非選択状態にある行線を負電源電位に維持する。この結果、選択された行線に繋がる行選択素子がスイッチオン状態になり、此等の行選択素子はその電気伝導度を上げる事に成る。
【００２５】
各静電容量検出素子にいかなる順序にて列選択信号を供給するかを定めるのが列選択回路である。列選択回路は、Ｎ本の列線から選択された特定の一本の列線に正電源電位を付与し、その他の非選択状態にある列線を負電源電位に維持する。斯うすると選択された列線に繋がる列選択素子がスイッチオン状態になり、此等の列選択素子はその電気伝導度を上げる事に成る。行選択素子と列選択素子と信号増幅素子とが直列に接続されているので、行選択と列選択が同時になされた静電容量検出素子のみが電源線と出力線との電気伝導度を信号増幅素子に応じて変化させることになる。
【００２６】
列選択回路は少なくとも出力信号用パスゲートと共通出力線を含んでおり、Ｎ本の列線（ＣＬj）のいずれかに選択信号を供給すると同時に何れの列から出力信号を取り出すかを選択する。静電容量検出装置内に張り巡らされた出力線は出力信号用パスゲートを介して共通出力線につながる。j列目に位置する出力信号用パスゲート（ＰＧ−ＯＬj）のゲート電極はj列目の列線（ＣＬj）に接続され、ソース電極は共通出力線に接続され、ドレイン電極はj列目の静電容量検出素子が接続する出力線（ＯＬj）に接続する。図６の構成例では出力線が各列線に対して一対一に設けられて居るので（ｙ＝Ｎ）、出力信号用パスゲート（ＰＧ−ＯＬj）のソース電極はj列目の出力線（ＯＬj）に接続している。出力線を２列に１本とした場合には、２ｊ−１列目の静電容量検出素子群と２ｊ列目の静電容量検出素子群とでｊ列目の出力線（ＯＬj）を共有し、此のｊ列目の出力線（ＯＬj）に２ｊ−１列目の出力信号用パスゲート（ＰＧ−ＯＬ2j-1）と２ｊ列目の出力信号用パスゲート（ＰＧ−ＯＬ2j）とが並列に接続される。無論２ｊ−１列目の出力信号用パスゲート（ＰＧ−ＯＬ2j-1）のゲート電極は２ｊ−１列目の列線（ＣＬ2j-1）に接続され、２ｊ列目の出力信号用パスゲート（ＰＧ−ＯＬ2j）のゲート電極は２ｊ列目の列線（ＣＬ2j）に接続される。出力信号用パスゲートと列選択素子とは列線に供給される列選択信号に依り同じスイッチング動作を行う。即ちj列目に位置する列選択素子（ＣＳＥj）がスイッチオン状態になっている時にはｊ列目の出力信号用パスゲート（ＰＧ−ＯＬj）もスイッチオン状態になる。本願発明では各静電容量検出素子が行選択素子と列選択素子とを含み、行線と列線との適時選択に依り特定の静電容量検出素子のみが選択されるので、原理的には総ての出力線を直接共通出力線に纏めて接続し、共通出力線の先に計測器を設ける事で対象物の凹凸に応じて変化する静電容量を検出する事が可能である。しかしながら斯様な構成では総ての出力線が繋がっている為に、選択された静電容量検出素子から出力される電流は総ての出力線に付随する全寄生静電容量を充電せねばならず、検出速度を遅くしてしまう。其処で本願では列選択と同時に出力信号用のパスゲートをも選択する。斯うすると特定の列線を選択した際に、その列線に繋がる出力線だけが共通出力線と導通するので、出力線に付随する寄生容量が著しく小さくなり、短時間に静電容量情報を取得出来る様になる。出力線がｙ本で有れば、上述の本願構成に依り出力線に付随する寄生容量を凡そｙ分の１に減少出来る。行列状の静電容量検出装置では通常列線の数が数百本（２００本から１０００本）程度有り、此に伴い出力線の数も数百本程度となる（ｙは１００本から１０００本）。従って本願構成に依り、出力線に付随しており充電せねばならない寄生容量は１００分の１から１０００分の１へと低減される。換言すれば、測定時間を固定すると検出感度は１００倍から１０００倍向上することになり、検出感度を固定した際には測定時間が１００分の１から１０００分の１へと短縮される。此の様に本願構成により静電容量の高速高感度検出が実現する。
【００２７】
各静電容量検出素子内に於いては、行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のゲート電極は行線（ＲＬi）に接続され、列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のゲート電極は列線（ＣＬj）に接続され、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のゲート領域は容量検出電極に接続される。斯うした状態で三つの薄膜半導体装置が電源線と出力線との間で直列接続される。図６の例では行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のソース領域は出力線（ＯＬj）に接続され、行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）のドレイン領域は列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のソース領域に接続され、列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）のドレイン領域は信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のソース領域に接続され、信号増幅用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＳＡij）のドレイン領域は電源線（ＰＬi）に接続される。こうして電源線（ＰＬi）と出力線（ＯＬj）とは、容量検出電極にて検出された電荷Ｑに感応するチャネル形成領域を介在してお互いに接続される。
【００２８】
行線（ＲＬi）および列線（ＣＬj）は一例としてシフトレジスタの各出力段となし得るし、あるいはシフトレジスタに代わるデコーダーの各出力段ともなし得る。シフトレジスタはＭ個またはＮ個の出力段に転送されてきた選択信号を順次供給していく。また、デコーダーはデコーダーへの入力信号に応じてＭ個またはＮ個の出力段から特定の出力段を選定する。こうしてｉ番目の行線（ＲＬi）に適時選択信号が入力され、Ｎ個の行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）が選択される。続いて、ｊ番目の列線（ＣＬj）に順次選択信号が入力され、ｊ番目の出力信号用パスゲートと唯一の列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）が選択され、対象物の表面形状に応じた電流が出力線（ＯＬj）と出力信号用パスゲートを通って共通出力線に供給される。以降同様にして、Ｍ本の行線（ＲＬi）の内の一本が選択された状態にてＮ本の列線（ＣＬj）を順次走査していくことで、Ｍ行Ｎ列の行列状静電容量検出素子からの信号が順番に共通出力線に供給されていくのである。具体的には、静電容量検出素子を構成する半導体装置がＮ型である場合、選択された行線（ＲＬi）に接地電圧に対して高電圧が印可されると行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）が導通しスイッチオン状態となる。さらに選択された列線（ＣＬj）に接地電圧に対して高電圧が印可されると列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）が導通しスイッチオン状態となる。このようにして選択された行線（ＲＬi）と選択された列線（ＣＬj）に接続している信号増幅素子（ＳＡＥij）のみが対象物の表面形状に応じた電流（信号電流）を出力線に供給する。出力線には出力信号パスゲートが設けられており、選択された列線（ＣＬj）に接続している出力信号用パスゲート（ＰＧ−ＯＬj）が導通しスイッチオン状態となる。斯うして信号電流は出力信号用パスゲート（ＰＧ−ＯＬj）を通過して共通出力線に到る。静電容量検出素子を構成する半導体装置がＰ型である場合、選択された行線（ＲＬi）に接地電圧に対してマイナスの電位が印可されると行選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＲＳij）が導通する。さらに選択された列線（ＣＬj）に接地電圧に対してマイナスの電位が印可されると列選択用ＭＩＳ薄膜半導体装置（ＭＩＳ−ＣＳij）が導通する。このようにして選択された行線（ＲＬi）と選択された列線（ＣＬj）に接続している信号増幅素子（ＳＡＥij）のみが対象物の表面形状に応じた電流（信号電流）を出力線に供給する。出力線には出力信号パスゲートが設けられており、選択された列線（ＣＬj）に接続している出力信号用パスゲート（ＰＧ−ＯＬj）が導通しスイッチオン状態となる。斯うして信号電流は出力信号用パスゲート（ＰＧ−ＯＬj）を通過して共通出力線に到る。なお、上述では行を選択した後列を走査したが、列を選択した後行を走査してもかまわない。
【００２９】
なお、これまでの説明では薄膜半導体装置は主としてＮ型として説明してきたが（例えば図６）、Ｐ型の薄膜半導体装置を用いることももちろん可能である。また、これまでの説明では電源線を行側に、出力線を列側に配置して説明してきたが、電源線を列側に、出力線を行側に配置することも可能である。
【００３０】
此の様に本願発明の静電容量検出装置は薄膜トランジスタにて形成されるので、前述のＳＵＦＴＬＡ技術を用いてプラスティック基板上に静電容量検出装置を作成出来る。単結晶珪素技術に基づく指紋センサはプラスティック上ではすぐに割れてしまったり、あるいは十分な大きさを有さぬがために実用性に乏しい。これに対して本願発明によるプラスティック基板上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカードやクレジットカード、身分証明書などで使用され、これらのセキュリティーレベルを著しく高めた上でなお、個人指紋情報をカード外に流出させずに保護する、との優れた機能を有する。
【実施例１】
【００３１】
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、この静電容量検出装置を、ＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３０４行３０４列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０．３２ｍｍ角の正方形である。
【００３２】
基板は厚み４００μｍのポリエーテルスルフォン（ＰＥＳ）である。行選択素子も列選択素子も信号増幅素子もシフトレジスタを構成するＭＩＳ型半導体装置もすべて同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図４に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により約３．９と求められた。第一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラエチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ2ＣＨ3）4）と酸素とを用いてＣＶＤ法にて形成した酸化硅素膜である。第一層間絶縁膜はゲート電極（本実施例では４００ｎｍ）よりも２０％程度以上厚く、第二層間絶縁膜よりも薄いのが望ましい。こうするとゲート電極を確実に覆って、ゲート電極と第一配線ないし第二配線との短絡を防止し、同時に第二層間絶縁膜を厚くし得るからである。本実施例では第一層間絶縁膜を５００ｎｍとした。第三層間絶縁膜は第二配線と容量検出電極とを分離し短絡を防止している。第一配線と容量検出電極とは第二層間絶縁膜と第三層間絶縁膜とによって分離されている。従って第一配線と容量検出電極との間に生ずる寄生容量を最小とし、好感度の静電容量検出装置を実現するには第二層間絶縁膜の誘電率と第三層間絶縁膜の誘電率とは出来る限り小さく、その厚みは出来る限り厚い方が好ましい。しかし、ＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程度を越えると酸化膜に亀裂が生ずる場合があり、歩留まりの低下をもたらす。従って第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下とする。こうする事で静電容量検出装置の生産性が向上する。先にも述べた様に第二層間絶縁膜と第三層間絶縁膜とは厚い方が好ましいので、第一層間絶縁膜よりも厚くする。第一層間絶縁膜はゲート電極よりも２０％程度以上厚く、第二層間絶縁膜と第三層間絶縁膜とは第一層間絶縁膜よりも厚く、第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下が理想的といえる。本実施例では第二層間絶縁膜の厚みを１μｍとした。第一配線と第二配線は何れも５００ｎｍ厚のアルミニウムより成り、配線幅は５μｍである。第一配線により共通出力線と出力線と列線が形成され、第二配線にて共通電源線と電源線と行線が形成され、第三配線にて容量検出電極が形成された。電源線と容量検出電極との間隔は５μｍで、出力線と容量検出電極との間隔もやはり５μｍである。本実施例では静電容量検出装置を成す行列のピッチを６６．７μｍとし、解像度を３８１ｄｐｉ（dots per inch）としている。従って容量検出電極は５５．０μｍ×５５．０μｍの大きさとなる。容量検出誘電体膜は厚み４００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は約７．５であったから、素子容量ＣDはおおよそ５７４ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程��なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣAは０．５４ｆＦと計算される。一方、信号増幅用ＭＩＳ半導体装置のゲート電極長Ｌを７μｍとし、ゲート電極幅Ｗを１０μｍとしたから、トランジスタ容量ＣTはおおよそ５３．７ｆＦとなる。電源電圧Ｖddを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ半導体装置のゲート電極に印可される電圧ＶGTは０．１６Ｖとなり、指紋の谷が来た時にこのゲート電極に印可される電圧ＶGVは３．２２Ｖとなる。
【００３３】
行選択素子と列選択素子と信号増幅素子は互いに直列に接続され、電源線と出力線との間に配置された。これらの素子配置関係は図５（ａ）とした。行選択素子と列選択素子と信号増幅素子とはいずれもＮＭＯＳ薄膜トランジスタにて形成され、電源線には負電源（接地電位）が付与された。出力線は出力用パスゲートを介して共通出力線に接続し、共通出力線の先には電流計からなる計測器が設けられ、さらにその先が正電源（Ｖｄｄ＝+３．３Ｖ）に接続された。従って本願の静電容量検出装置を指紋センサとして使用し、指紋の谷がセンサ表面にきたときに正電源から電流計を介して共通出力線、出力用パスゲート、出力線、行選択素子、列選択素子、信号増幅素子の順に電流は伝播し、負電源に接続した電源線に到達する。
【００３４】
図１０には本実施例にて用いたＭＩＳ型半導体装置の伝達特性を示す。出力信号用シフトレジスタはＣＭＯＳ構成とされ、信号増幅用ＭＩＳ型半導体装置と行選択用ＭＩＳ型半導体装置と列選択用ＭＩＳ型半導体装置はＮＭＯＳトランジスタで形成された。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は５．６×１０-13Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．４×１０-5Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【産業上の利用可能性】
【００３５】
指紋などの微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することにより読み取る静電容量検出装置に利用される。具体的には指紋センサ等の静電容量採像装置として利用される。
【図面の簡単な説明】
【００３６】
【図１】従来の動作原理を適応した静電容量検出装置。
【図２】本発明の動作原理を適応した静電容量検出装置。
【図３】図２において共通電源を用いたときの等価回路図。
【図４】本発明を具現化する静電容量検出装置の構造。
【図５】本発明で可能な静電容量検出装置の構成。
【図６】本発明による静電容量検出装置の全体構成。
【図７】電源線の本数が２行に１本のときの本発明による静電容量検出装置の全体構成。
【図８】出力線の本数が２列に１本のときの本発明による静電容量検出装置の全体構成。
【図９】行線が電源線の機能を併せ持つときの本発明による静電容量検出装置の全体構成。
【図１０】本実施例にて用いた薄膜半導体装置の伝達特性図。
【図１】
2005098979.tif 000003
【図２】
2005098979.tif 000004
【図３】
2005098979.tif 000005
【図４】
2005098979.tif 000006
【図５】
2005098979.tif 000007
【図６】
2005098979.tif 000008
【図７】
2005098979.tif 000009
【図８】
2005098979.tif 000010
【図９】
2005098979.tif 000011
【図１０】
2005098979.tif 000012