(57)【要約】【課題】高速中性子に起因するソフトエラーを低減する。【解決手段】半導体装置は、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレーム７０と、このリードフレーム７０上に設けられ、高速中性子２０とシリコンとの核反応により発生する粒子３０の最大飛程よりも薄い膜厚を有するシリコン基板１１と、このシリコン基板１１の表面に形成された半導体素子１４とを具備する。【選択図】      図１９
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【特許請求の範囲】
【請求項１】
原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレームと、
前記リードフレーム上に設けられ、高速中性子とシリコンとの核反応により発生する粒子の最大飛程よりも薄い膜厚を有するシリコン基板と、
前記シリコン基板の表面に形成された半導体素子と
を具備することを特徴とする半導体装置。
【請求項２】
前記シリコン基板の膜厚は、３０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板の膜厚は、２ｎｍ乃至６μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記シリコン基板の膜厚は、０．５μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記シリコン基板は島状であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速中性子に起因するソフトエラーを低減する半導体装置に関する。
【背景技術】
【０００２】
半導体メモリの一種であるＳＲＡＭ（Static Random Access Memory）及びＤＲＡＭ（Dynamic Random Access Memory）では、保持しているデータが自然に破壊される現象が発生することが知られており、この現象は「ソフトエラー」と呼ばれている。
【０００３】
ソフトエラーの原因としては、はんだ等の半導体装置に用いられる材料に含まれる放射性物質から放出されたα線に起因するものと、宇宙線として飛来する高速中性子等に起因するものとが知られている。
【０００４】
α線に起因するソフトエラーは、半導体装置に含まれる放射性物質を低減することや、α線が入射してもデータ破壊が発生しないように膜厚を設定する等、予め半導体素子を設計することで、比較的容易に回避できる。また、後述する高速中性子に起因するソフトエラーで発生する電子・正孔対に比べれば、α線に起因するソフトエラーで発生する電子・正孔対の絶対量は少ないため、この意味でもα線に起因するソフトエラーは回避しやすい。
【０００５】
一方、高速中性子に起因するソフトエラーでは、高速中性子自身がＳｉ（シリコン）内を通過しても半導体装置への影響はほとんどない。しかしながら、高速中性子が半導体装置内のＳｉ原子と衝突して核破砕が発生すると、衝突したＳｉ原子の原子番号以下の２次粒子が飛び出し、この２次粒子の軌跡に沿って電子・正孔対が発生するという問題がある。つまり、この２次粒子が、半導体素子のＰＮ接合を貫通したり又はＰＮ接合の近傍を通過したりすると、α線に起因するソフトエラーと同様に、２次粒子の軌跡に沿って発生した電子・正孔対は、ＰＮ接合に加えられたバイアスの影響を受けて移動する。その結果、電子・正孔対は、ノイズ電流となって素子を誤動作させる。このような問題は、前述したように、α線に起因するソフトエラーの場合と比べて、この過程で発生する電子・正孔対の絶対量がオーダーで大きいので、深刻となっている。
【０００６】
尚、ソフトエラーに関する文献としては、以下のような特許文献１、特許文献２及び特許文献３があげられる。
【特許文献１】特開平11-354690号公報
【特許文献２】特開平8-330478号公報
【特許文献３】特開平9-260427号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、高速中性子に起因するソフトエラーを低減することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の一視点による半導体装置は、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレームと、前記リードフレーム上に設けられ、高速中性子とシリコンとの核反応により発生する粒子の最大飛程よりも薄い膜厚を有するシリコン基板と、前記シリコン基板の表面に形成された半導体素子とを具備する。
【発明の効果】
【００１０】
本発明によれば、高速中性子に起因するソフトエラーを低減することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を以下に図面を参照して説明する。
【００１２】
［第１の実施形態］
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、半導体素子を形成するシリコン基板の厚さを、シリコンと高速中性子との核破砕により発生する粒子の最大飛程よりも薄くする。このようなシリコン基板について、以下に具体的に説明する。
【００１３】
（ａ）シリコン基板の厚さ
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図１に示すように、シリコン基板１１上にゲート絶縁膜を介してゲート電極１２が形成され、このゲート電極１２の両側のシリコン基板１１内にソース／ドレイン拡散層１３ａ，１３ｂが形成されることで、半導体素子であるＭＯＳＦＥＴ１４が形成されている。シリコン基板１１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１５が形成され、シリコン基板１１上には、層間絶縁膜１６が形成されている。この層間絶縁膜１６内には、ソース／ドレイン拡散層１３ａ，１３ｂに接続するコンタクト１７ａ，１７ｂ及び配線１８ａ，１８ｂが形成されている。
【００１４】
このような半導体装置において、高速中性子２０がシリコン基板１１のＳｉ原子と衝突して核反応（核破砕）が発生すると、Ｓｉ原子の原子番号より小さな原子番号の２次粒子３０が発生する。つまり、原子番号が１から１３までの原子である、Ｈ（水素），Ｈｅ（ヘリウム），Ｌｉ（リチウム），Ｂｅ（ベリリウム），Ｂ（ホウ素），Ｃ（炭素），Ｎ（窒素），Ｏ（酸素），Ｆ（フッ素），Ｎｅ（ネオン），Ｎａ（ナトリウム），Ｍｇ（マグネシウム），Ａｌ（アルミニウム）の２次粒子３０が発生する。このような２次粒子３０は、核反応により、図２及び図３に示すような角度及びエネルギーを持って飛び出す。
【００１５】
ここで、図２に示すように、α粒子（Ｈｅ）はほぼ等方向に飛び、重粒子（Ｓｉ）は前方へ多く飛ぶことが分かる。また、図３に示すように、α粒子（Ｈｅ）は、重粒子（Ｓｉ）よりも高エネルギー成分が多いことが分かる。このようなことから、α粒子（Ｈｅ）は、２次粒子３０の中で核反応による飛程距離が最も長い粒子であると考えられる。そこで、３０ＭｅＶの初期エネルギーを持つα粒子（Ｈｅ）の最大飛程は約３０μｍであることから、シリコン基板１１の厚さＸは例えば３０μｍ以下にするとよい。
【００１６】
また、シリコン基板１１の厚さＸは、シリコンと高速中性子との核破砕により発生する２次粒子の最大飛程（例えば３０μｍ）よりも薄ければ、半導体素子を形成できる最小限の厚さまで薄くしてもよく、例えば、２ｎｍ≦Ｘ≦６μｍが望ましい。これは以下の理由による。
【００１７】
まず、図４乃至図６を用いて、シリコン基板１１の厚さＸが２ｎｍ以上であることが望ましい理由について説明する。尚、ソフトエラーの観点からすると、シリコン基板１１の厚さは薄いほどよいので、ここでは、シリコン基板１１の最小膜厚は別の観点から決めている。
【００１８】
図４乃至図６は、ＳＯＩ（Silicon On Insulator）膜の膜厚とキャリアの移動度との関係を示す。これらの図は、高木等による文献（S.Takagi et. al. , Jpn. J. Appl. Phys. 37, p.1289(1998)）に開示されたものであり、詳細についてはこの文献を参照されたい。
【００１９】
図４乃至図６に示すように、高木等による理論的な計算によれば、ＳＯＩ構造のＭＯＳＦＥＴにおいて、シリコンのＳＯＩ膜を薄くすると、サブバンドが変調され、キャリアの移動度が変化する。すなわち、ＳＯＩ膜を２０ｎｍから５ｎｍ程度まで薄くすると、キャリアの移動度が一旦低下する（図４参照）。その後、ＳＯＩ膜を５ｎｍから４ｎｍ程度まで薄くすると、キャリアの移動度が増加して、ＳＯＩ膜が３ｎｍ程度になると、キャリアの移動度がピークに達する（図５参照）。さらに、ＳＯＩ膜を３ｎｍよりも順に薄くし、ＳＯＩ膜が２．５乃至２ｎｍ程度になると、キャリアの移動度はＳＯＩ膜が５ｎｍ程度の移動度まで低下する（図６参照）。以上のように、これらの関係を考慮すると、シリコン基板１１の厚さＸは、２ｎｍ以上にするとよいと考えられる。
【００２０】
次に、図７乃至図１０を用いて、シリコン基板１１の厚さＸが６μｍ以下であることが望ましい理由について説明する。
【００２１】
米国の電子デバイス関係の標準化機関：ＪＥＤＥＣ(http://www.jedec.org/)において、JESD89:“Measurement and Reporting of Alpha Particles and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices”の４４ページに、ＳＥＲ（Soft Error Rate）の標準的な計算式が、以下の式（１）のように定義されている。この式（１）において、σはＳＥＲ断面積（単位フラックスあたりの不良率）、＃は数（number）を示している。
【数１】
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【００２２】
この式（１）によれば、宇宙線に含まれる高速中性子によるデバイスのＳＥＲは、１４ＭｅＶ，５０ＭｅＶ，１００ＭｅＶ，１５０ＭｅＶの中性子を照射して、それぞれのエネルギーにおけるＳＥＲ断面積σを算出し、それらに重み付けをして足し合わせることになる。ここで、上記４つのエネルギーの中で一番重みが大きいのが１５０ＭｅＶの場合である。このことから、一番重みが大きい１５０ＭｅＶの中性子のデータを用いて、シリコン基板１１の厚さを考える。
【００２３】
図７は、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す。図７に示すように、１５０ＭｅＶの中性子における核破砕のシミュレーションによれば、中性子がＳｉへ衝突した場合に発生した粒子毎に、初期エネルギーに対する微分断面積が異なることが分かる。
【００２４】
図８は、図７の各粒子の生成量が２５％，５０％，７５％低下する場合のエネルギーを示す。図８では、図７の分布に対して、発生する粒子の総数が無限大から０に向かって、２５％，５０％，７５％と減少するエネルギーを各粒子に対して算出している。
【００２５】
図９は、図８のエネルギーに対する各粒子のＳｉ中の飛程を示す。図９では、図８のエネルギーを初速度として各粒子が持つ場合、各粒子のＳｉ中の平均的な飛程を算出している。ここで、各粒子の飛程は、シリコン基板１１の膜厚として考えることができるため、図の縦軸は基板膜厚と記している。
【００２６】
図１０は、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す。図１０は、図７のグラフをエネルギーに対して積分して各粒子の１５０ＭｅＶにおける断面積を求めている。
【００２７】
図１０に示すように、上位２位までの断面積の大きな粒子は、ＰｒｏｔｏｎとＨｅである。これらＰｒｏｔｏｎとＨｅの断面積の和は、Ｃより大きい原子番号の粒子における断面積の和とほぼ等しくなっている。そこで、それらの粒子の生成量が２５％以下となるシリコン基板１１の厚さを基板膜厚の最大値とする。従って、図９から、Ｃの生成量が７５％（２５％Ｏｆｆ）になる膜厚を読み取ればよいことになるため、シリコン基板１１の膜厚の最大値は６μｍとなる。
【００２８】
尚、ＳＥＲだけに着目した場合、シリコン基板１１の最適な膜厚は、図９に示すＳｉで２５％ＯＦＦとなる膜厚がよい。従って、この場合は、シリコン基板１１の厚さＸは約０．５μｍが最適値であると言える。
【００２９】
（ｂ）シリコン基板の形状
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、シリコン基板１１を素子形成するだけの領域に限定し、それ以外の領域にはシリコン基板１１を設けないことが望ましい。
【００３０】
そこで、図１１に示すように、絶縁膜３１上に島状のシリコン基板１１を設け、このシリコン基板１１にＭＯＳＦＥＴ１４を形成し、そして、シリコン基板１１の周囲を絶縁膜３２で囲む。従って、ＳＯＩ基板を用いた構造のように、ＭＯＳＦＥＴ１４が形成される領域のシリコン基板１１のみを残し、それ以外の領域は絶縁膜３１，３２を形成するとよい。ここで、絶縁膜３１，３２は、後述する保護膜４１で形成するとよいが、これについては第２の実施形態で詳説する。
【００３１】
尚、シリコン基板１１を島状に形成する場合、基板上部から見た平面形状は、図１１のような四角形に限定されず、ＬＳＩの回路設計によって種々変更することが可能である。
【００３２】
また、シリコン基板１１の形状は必ずしも板状である必要はなく、半導体素子の特性に大きな影響を与えない限り、例えばソース／ドレイン拡散層１３ａ，１３ｂから最も遠いシリコン領域を削って、この遠方のシリコン領域をソース／ドレイン拡散層１３ａ，１３ｂの形成されたシリコン領域よりも小さくすることも可能である。
【００３３】
以上のような第１の実施形態によれば、半導体素子を形成するシリコン基板１１の厚さを、シリコンと高速中性子２０との核破砕により発生する２次粒子３０の最大飛程よりも薄くする。これにより、２次粒子３０がＰＮ接合近傍等の感応領域内を通過する確立を低減し、感応領域を通過してもその領域内に発生する電子・正孔対の量を低減することができる。このため、高速中性子に起因するソフトエラーを低減することができる。
【００３４】
［第２の実施形態］
第２の実施形態は、第１の実施形態の半導体装置において、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜をさらに備えたものである。このような保護膜について、以下に具体的に説明する。
【００３５】
（ａ）保護膜の材料
ある１次粒子と高速中性子とによる核反応で発生する２次粒子は、１次粒子の原子番号よりも小さい原子番号を持つ粒子である。つまり、高速中性子がＳｉ原子と衝突して核反応（核破砕）が発生すると、Ｓｉ原子の原子番号より小さな原子番号の２次粒子が全て発生する可能性がある。このため、ソフトエラーを低減するためには、核反応によって生じる２次粒子の種類を減らすことが有効であると言える。
【００３６】
また、核反応の全断面積σと質量数（原子番号Ｚと中性子の数Ｎとを加えた数）Ａとは式（２）の関係が成り立つ。従って、式（２）に示すように、核反応の全断面積σは質量数Ａに比例するため、質量数Ａが小さいものほど、発生する２次粒子の種類が少ないと言える。
【数２】
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【００３７】
また、図１２に示すように、原子番号Ｚが大きいものほど単位長さあたりのエネルギーロスが多く、一般にエネルギーロス３．６ｅＶに１つの電子・正孔対が発生することが知られているので、原子番号Ｚが大きい原子ほど生成する電子・正孔対は多くなる。従って、核反応によって発生する２次粒子の原子番号は小さいほど良いと言える。尚、図１２の詳細については、以下のＵＲＬの文献を参照されたい。「http://lithonet.eecs.Berkeley.edu/variations/presentations/Intel_C.Dai_Soft%20Errors.pdf」
以上のことを踏まえて、第２の実施形態では、Ｓｉよりも原子番号の小さい１３個の原子のいずれかで形成された保護膜を半導体装置に備える。換言すると、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜を備えている。
【００３８】
ここで、原子番号が１から１３までの原子とは、図１３に示すように、原子番号１から順に、Ｈ（水素），Ｈｅ（ヘリウム），Ｌｉ（リチウム），Ｂｅ（ベリリウム），Ｂ（ホウ素），Ｃ（炭素），Ｎ（窒素），Ｏ（酸素），Ｆ（フッ素），Ｎｅ（ネオン），Ｎａ（ナトリウム），Ｍｇ（マグネシウム），Ａｌ（アルミニウム）である。以下、このような原子番号が１から１３までの原子を原子群３５と称す。
【００３９】
保護膜は、上記原子群３５中の１つの原子で形成されてもよいし、上記原子群３５中の複数の原子で形成されてもよく、例えばポリイミド等で形成されるとよい。
【００４０】
尚、上記原子群３５において、原子番号が同じで中性子の数が異なる同位体であっても、原子の質量数（原子番号＋中性子数）の違いによる効果の差は無視できる程度である。但し、α崩壊しない原子である必要がある。
【００４１】
また、上記原子群３５において、金属元素（Ｌｉ，Ｂｅ，Ｎａ，Ｍｇ，Ａｌ）と非金属元素（Ｈ，Ｈｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅ）という属性が異なっても同様の効果を得ることができる。
【００４２】
また、保護膜には、上記原子群３５以外の原子は含まれていないことが望ましいが、上記原子群３５以外の原子はわずか（数％程度）であれば含まれていてもよい。この点について以下に説明する。
【００４３】
まず、図１４に示す感応領域６０は、この感応領域６０内に発生したキャリアが全てＰＮ接合を介して収集される領域のことをいう（図１４の場合はドレインへ収集される）。この概念を用いて、ソフトエラーが発生する割合（Fit率：Fit）について考える。
【００４４】
核反応によって発生する２次粒子３０が１種類のみのとき又は複数種類のときに、平均操作等によって、実効的に１種類の粒子で近似可能である場合、ターゲットとなる膜に含まれる原子が１種類の時にソフトエラーが発生する割合（Fit率：Fit）は、次の式（３）のように表せる。ここで、PGは２次粒子３０が発生する確率、PPはその２次粒子３０が感応領域６０を通過する確率、PCは感応領域６０中に発生した電荷量の総量が臨界電量を超える確率、αは比例係数を示している。
【数３】
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【００４５】
この式（３）において、PGは、式（４）のように表せる。ここで、Fnはターゲットへ入射する中性子のフラックス、ρtはターゲットとなる膜の密度、σrは核反応による２次粒子３０の発生面積、βは比例定数を示している。
【数４】
2005268730.tif 000006
【００４６】
さらに、ターゲットとなる膜に含まれる原子が複数種類の場合には、式（４）は、式（５）のようになる。ここで、Aはターゲットに含まれる原子、rAはターゲットに含まれる原子の組成比（式（６）の関係が成り立つ）、σrAは原子Aの核反応による２次粒子３０の発生断面積を示している。
【数５】
2005268730.tif 000007
【数６】
2005268730.tif 000008
【００４７】
これらのことから、核反応によって発生する２次粒子が実効的に１種類と近似できる場合のFit率は、式（７）のようになる。
【数７】
2005268730.tif 000009
【００４８】
従って、保護膜に上記原子群３５以外の原子のうち１種類が混入した場合のFit率は式（８）のようになる。ここで、Iは保護膜に混入した上記原子群３５以外の原子、rIはその組成比（膜の密度が一定の場合は式（９）の関係が成り立つ）、σrIはその核反応による２次粒子３０の発生断面積を示している。
【数８】
2005268730.tif 000010
【数９】
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【００４９】
このことから、保護膜に上記原子群３５以外の原子が混入した場合のFit率の増加分ΔFitは、式（１０）のようになる。
【数１０】
2005268730.tif 000012
【００５０】
ここで、ΔFitは、半導体素子のスペックによって、どの程度にするべきかを決めることになる。例えば、ΔFitを上記原子群３５以外の原子が混在しない純粋な膜の１％以下とするのであれば、式（１０）を用いて、式（１２）のようになるように、rIを求めればよい。
【数１１】
2005268730.tif 000013
【数１２】
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【００５１】
さらに、保護膜が１種類の原子から構成される場合は、式（１３）のようになる。
【数１３】
2005268730.tif 000015
【００５２】
ここで、例えば、Aを炭素１２、Iをシリコン２８とし、１５０ＫｅＶの中性子が入射する場合を考えると、rIは式（１４）のようになり、約０．５５％以下のシリコンが混在してもよいことになる。また、ΔFitを上記原子群３５以外の原子が混入しない純粋な膜の１０％以下まで許容できる場合は、約５．５％の混入まで許すことができる。
【数１４】
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【００５３】
（ｂ）保護膜の形成位置
図１５は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図１５に示すように、第２の実施形態では、シリコン基板１１の裏面（半導体素子が形成された表面と反対側の面）に、上記原子群３５のうち少なくとも１つの原子を含む材料で形成された保護膜４１が設けられている。
【００５４】
尚、保護膜４１は、シリコン基板１１の裏面だけでなく、以下のような位置に設けることも可能である。
【００５５】
例えば、図１５に示すように、シリコン基板１１内に形成したＳＴＩ構造の素子分離領域４２を、上記保護膜で形成してもよい。この場合、素子分離領域４２は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
【００５６】
また、図１５に示すように、ＭＯＳＦＥＴ１４上や配線間に形成された絶縁膜４３，４４を、上記保護膜で形成してもよい。この場合、絶縁膜４３，４４は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
【００５７】
また、図１５に示すように、ＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３ａ，１３ｂに接続する配線４６ａ，４６ｂ及びコンタクト４５ａ，４５ｂや上層配線４７を、上記保護膜で形成してもよい。この場合、配線４６ａ，４６ｂ，４７及びコンタクト４５ａ，４５ｂは、上記原子群３５のうち導電体として機能する金属原子を用いるとよい。
【００５８】
また、図１５に示すように、ＭＯＳＦＥＴ１４の上方の最上層配線上に形成されたパッシベーション膜４８を、上記保護膜で形成してもよい。この場合、パッシベーション膜４８は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
【００５９】
また、図１６に示すように、図１５の半導体装置を搭載した半導体チップ５０の側面に、保護膜５１を形成することも可能である。
【００６０】
（ｃ）保護膜の厚さ
保護膜４１の厚さＹは、保護膜材の原子の種類と構成比（組成）及び密度によって変化する。そこで、ここでは、α線を阻止するために最低限必要な膜厚を検討することで、保護膜の厚さを規定する。尚、α線を基準としたのは、放射性物質から放射される放射線のうちα線は軽いことから物質を貫通する能力が高く、また、宇宙線に含まれる高速中性子に起因して発生するα線のエネルギーは高いからである。
【００６１】
まず、α線の典型的なエネルギーは１〜１１ＭｅＶと言われている。そこで、最も低いエネルギーである１ＭｅＶのα線を阻止するための膜厚を最低値として、保護膜４１の厚さはその最低値以上となるように規定する。従って、保護膜４１がポリイミドの場合、１ＭｅＶのα線を阻止するために、ポリイミドからなる保護膜４１は約２．１μｍ以上の膜厚にするとよい。
【００６２】
また、はんだバンプ等でよく使用しているはんだが含有する鉛等に含まれる放射性物質から放出されるα線のエネルギーは５．５ＭｅＶ程度と言われている。そこで、５．５ＭｅＶのα線を阻止するために、ポリイミドからなる保護膜４１は約４．７μｍ以上の膜厚にするとよい。
【００６３】
以上のことから、保護膜４１の厚さＹは、最低２μｍ以上であることが望ましく、５μｍ以上にするとさらによい。
【００６４】
尚、ここでは、シリコン基板１１の裏面に形成された保護膜４１を例にあげて説明したが、その他の位置に設けられた保護膜であっても、上記のような保護膜４１の厚さＹを適用することは可能である。
【００６５】
（ｄ）保護膜の張り付け方法
保護膜４１は、次のように張り付けることが可能である。例えば、真空張り合わせによる方法（http://www.technorise.ne.jp/item/02.html）や、「Rao R. Tsummala et. al.（香山監訳）、マイクロエレクトロニクス・パッケージング・ハンドブック、日経ＢＰ社（１９９１）の第６章チップとパッケージの接続」に書かれている方法等がある。
【００６６】
ここで、物体同士を張り付ける（接合する）には、物体同士の原子を原子間隔まで近づける必要がある。原子同士が原子間隔まで近づくと、１）化学結合（金属結合）、２）共有結合、３）イオン結合、４）物理的結合、５）機械的結合により、物質同士が結合される。物体の表面は通常吸着層や酸化膜等があり、それらの障害を除去して張り付ける手段としては、図１７に示すように、１）融接（Welding）、２）圧接（Diffusion Bonding）、３）ろう接（Brazing）、４）接着が知られている。尚、図１７については、「http://www.avio.co.jp/products/assem/basic.pdf」のP3を参照されたい。
【００６７】
これらの張り付け方法において、本発明の第２の実施形態に関しては、保護膜４１の材料によって勿論種々の方法が考えられるが、例えばダイボンディングが有望であると考えられる。つまり、第２の実施形態に係る張り付け方法としては、ａ）エポキシ樹脂（ポリイミドを含む）接合等の接着、ｂ）共晶接合が望ましい。
【００６８】
（ｅ）保護膜の張り付け材料
接着剤を用いて保護膜４１をシリコン基板１１に張り付ける場合、接着剤は、上記原子群３５のうち少なくとも１つの原子を含む材料で形成するのが望ましい。
【００６９】
ここで、接着剤として考えられる具体例としては、例えば、図１８に示すように、「Rao R. Tsummala et. al.（香山監訳）、マイクロエレクトロニクス・パッケージング・ハンドブック、日経ＢＰ社（１９９１）」のP442の表8-5に開示されているような、エポキシやポリイミド等が考えられる。
【００７０】
尚、シリコン基板１１が比較的厚く、基板コンタクトが必要な場合は、導電性の接着剤を用いることが望ましく、シリコン基板１１が薄く、基板コンタクトが取れない場合は、絶縁性の接着剤を用いることが望ましい。
【００７１】
以上のような第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。
【００７２】
第２の実施形態では、保護膜４１をシリコン基板１１の裏面に設けることで、薄く形成されたシリコン基板１１の補強板として機能し、さらに、その保護膜４１は上記原子群３５のうち少なくとも１つの原子を含む材料で形成されているため、この保護膜４１内で核反応が発生しても２次粒子３０の発生を低減することができる。
【００７３】
尚、フリップチップのように、チップの表と裏を入れ替えて実装する場合には、素子が形成されていないシリコン基板側に保護膜４１を形成してもよい。
【００７４】
［第３の実施形態］
第３の実施形態は、第１の実施形態に係る半導体装置をリードフレーム上に設けたものである。
【００７５】
図１９は、本発明の第３の実施形態に係るリードフレームを備えた半導体装置の断面図を示す。図１９に示すように、第３の実施形態では、シリコン基板１１とリードフレーム７０との間に酸化膜や支持基板等が存在せずに、シリコン基板１１がリードフレーム７０上に形成されている。このリードフレーム７０は、上記原子群３５のうち少なくとも１つの原子を含む材料で形成するのが望ましい。
【００７６】
以上のような第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００７７】
尚、第３の実施形態では、リードフレーム７０とシリコン基板１１との間に、上記第２の実施形態で示した保護膜４１を形成することも可能である。この場合は、リードフレーム７０の材質は上記原子群３５のうち少なくとも１つの原子を含む材料で形成されていなくてもよい。
【００７８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係わる図であり、２次粒子の核反応による飛び出す角度を示す図。
【図３】本発明の第１の実施形態に係わる図であり、２次粒子の核反応による飛び出すエネルギーを示す図。
【図４】本発明の第１の実施形態に係わる図であり、ＳＯＩ膜の膜厚（５〜２０ｎｍ）とキャリアの移動度との関係を示す図。
【図５】本発明の第１の実施形態に係わる図であり、ＳＯＩ膜の膜厚（３〜５ｎｍ）とキャリアの移動度との関係を示す図。
【図６】本発明の第１の実施形態に係わる図であり、ＳＯＩ膜の膜厚（２〜３ｎｍ）とキャリアの移動度との関係を示す図。
【図７】本発明の第１の実施形態に係わる図であり、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す図。
【図８】図７の各粒子の生成量が２５％，５０％，７５％低下する場合のエネルギーを示す図。
【図９】図８のエネルギーに対する各粒子のＳｉ中の飛程を示す図。
【図１０】本発明の第１の実施形態に係わる図であり、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す図。
【図１１】本発明の第１の実施形態に係わる島状のシリコン基板を有する半導体装置を示す斜視図。
【図１２】本発明の第２の実施形態に係わる図であり、原子番号毎のエネルギーロスを示す図。
【図１３】本発明の第２の実施形態に係わる原子番号表を示す図。
【図１４】本発明の第２の実施形態に係わる感応領域を有する半導体装置を示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置を示す断面図。
【図１６】本発明の第２の実施形態に係る半導体装置を備えた半導体チップを示す断面図。
【図１７】本発明の第２の実施形態に係る保護膜の張り付け方法を示す図。
【図１８】本発明の第２の実施形態に係る保護膜の接着剤を示す図。
【図１９】本発明の第３の実施形態に係るリードフレームを備えた半導体装置を示す断面図。
【符号の説明】
【００８０】
１１…シリコン基板、１２…ゲート電極、１３ａ，１３ｂ…ソース／ドレイン拡散層、１４…ＭＯＳＦＥＴ、１５…素子分離領域、１６，３１，３２…絶縁膜、１７ａ，１７ｂ…コンタクト、１８ａ，１８ｂ…配線、２０…高速中性子、３０…２次粒子、３５…原子群、４１，５１…保護膜、４２…保護膜材からなる素子分離領域、４３，４４…保護膜材からなる絶縁膜、４５ａ，４５ｂ…保護膜材からなるコンタクト、４６ａ，４６ｂ，４７…保護膜材からなる配線、４８…保護膜材からなるパッシベーション膜、４９…配線領域、５０…半導体チップ、６０…感応領域、７０…リードフレーム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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