(57)【要約】【課題】  ジッタの測定を容易に行う。【解決手段】  被測定信号Ｓinを１周期遅延させた遅延出力Ｓout1を出力するＶＣＤＬ１１と、被測定信号Ｓin及び前記遅延出力Ｓout1とを位相比較する位相比較器１２と、位相比較器１２の出力を位相差に応じたパルス幅の電流信号に変換するチャージポンプ１３と、チャージポンプ１３の出力を入力としその出力に応じてＶＣＤＬ１１の遅延時間を調整する低域通過フィルタ１４と、からＤＬＬ回路１０を構成する。ＤＬＬ回路１０がロックとなった状態で、前記位相比較器１２の出力をチャージポンプ２１で位相差に応じたパルス幅の電流信号に変換しこれを積分回路２２で積分し、その積分値出力Ｓintegをジッタに相当する値とし、これが基準電圧Ｖrefを上回るときジッタが許容範囲を超えたと判断する。【選択図】            図１
2005049233.tif 000002
【特許請求の範囲】
【請求項１】
入力される被測定信号とこれ以前に入力され遅延回路で所定周期遅延させた被測定信号との位相差を検出し、
この位相差信号に応じて前記位相差がなくなるように前記遅延回路の遅延時間を調整し、
前記遅延時間の調整が終了した状態で前記位相差信号を積分手段で積分した積分値出力を前記被測定信号のジッタ相当値として測定するようにしたジッタ測定方法であって、
前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴とするジッタ測定方法。
【請求項２】
被測定信号を入力し当該被測定信号を所定周期遅延させた信号を帰還信号として出力する遅延回路、前記被測定信号と前記帰還信号との位相を比較しその位相差に応じた位相差信号を出力する位相比較手段、及び当該位相比較手段から出力される位相差信号に応じて前記遅延回路の遅延時間を調整する調整手段を有する遅延ロックループ回路と、
前記位相比較手段から出力される位相差信号を積分する積分手段と、
前記遅延ロックループ回路により前記被測定信号及び前記帰還信号がロックされた状態で前記積分手段の積分値出力を前記被測定回路のジッタ相当値として測定する測定手段と、を備え、
前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴とするジッタ測定回路。
【請求項３】
前記調整手段は、前記位相差信号に含まれる前記被測定信号のジッタ成分を除去するフィルタ手段を備え、当該フィルタ手段の出力に基づいて前記遅延時間の調整を行うようになっていることを特徴とする請求項２記載のジッタ測定回路。
【請求項４】
前記ジッタの測定周期に応じたタイミングで前記積分手段をリセットするリセット手段を備えることを特徴とする請求項２又は３記載のジッタ測定回路。
【請求項５】
前記被測定信号を半周期遅延させる半周期遅延回路を備え、
前記リセット手段は、前記半周期遅延回路の半周期遅延信号に同期して前記積分手段をリセットするようになっていることを特徴とする請求項４記載のジッタ測定回路。
【請求項６】
前記遅延回路は、遅延素子を複数直列に接続し且つ前記被測定信号を半周期遅延した信号を取り出し可能に構成され、
前記リセット手段は、前記遅延回路から取り出した半周期遅延した信号を前記半周期遅延信号として用いるようになっていることを特徴とする請求項５記載のジッタ測定回路。
【請求項７】
前記請求項２乃至６の何れかに記載のジッタ測定回路を同じ基板上に備えたことを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に組み込まれた発振回路についてそのジッタを測定するジッタ測定方法、ジッタ測定回路、及びこのジッタ測定回路を備えた発振回路に関する。
【背景技術】
【０００２】
従来、ＰＬＬ回路を用いたＰＬＬ発振器は、コンピュータや通信の分野で基準信号発生回路として広く用いられている。このようにコンピュータや通信の分野で用いられる発振器は、低ノイズであることが求められているが、ＩＣで作られた発振器は様々な要因で変調を受け、クロックの時間方向の揺らぎであるジッタが発生してしまう。このジッタが規格値を超えると、コンピュータ等では、クロック供給先の回路の誤動作や、通信分野ではエラーレートの増加を招くことになる。
【０００３】
これを回避するために、ＰＬＬ発振器のジッタが、このＰＬＬ発振器を使用するアプリケーションの規格値内であるかを判定する必要があり、例えば、その出力を高速オシロスコープ等の測定器で測定する方法や、ＰＬＬ発振器と同一の半導体基板上に測定回路を内蔵する方法、いわゆるＢＩＳＴ回路を搭載する方法等が提案されている。
【０００４】
このＢＩＳＴ回路を備えたＰＬＬ発振器としては、例えば図６に示すように、被測定回路としてのＰＬＬ発振器１１０の出力（被測定信号）と、基準周波数ｆref（基準信号）とを比較し、Adjustable Delay１２０の遅延量を微少に変化させながら、被測定信号であるＰＬＬ発振器１１０の出力と基準信号ｆrefとの時間的前後関係を調べ、ジッタを測定するようにしたものが提案されている（例えば、特許文献１）。
【０００５】
また、図６に示す方法においては、ＰＬＬ発振器１１０を構成する電圧制御発振器ＶＣＯ１１１の出力を分周器（１／Ｎ）１１２で分周した信号についてジッタを測定するようにしている。このため、例えば図７に示すように、真に測定する必要のある電圧制御発振器ＶＣＯ１１１の出力を抽出し、これと電圧制御発振器ＶＣＯ１１１の出力信号自身を半周期或いは一周期遅延させたものとを比較することで、より高精度にジッタの検出を行うと共に、基準信号ｆrefを用いずに位相差信号を得ることで、ＰＬＬ発振器以外の発振器に対してもジッタ測定を行うことができるようにしたＢＩＳＴ回路等も提案されている（例えば、特許文献２）。
【特許文献１】米国特許第６３９６８８９号明細書
【特許文献２】特開２００３−１２１５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記高速オシロスコープ等の測定器で測定する方法を用いた場合、スループットが悪いことから、全数検査を行う場合等には多大な検査時間がかかることになる。
【０００７】
また、ジッタの測定には、通常高性能な測定器を必要とすることからコストがかかるという問題がある。このため、ジッタを測定する方法として、前述のＢＩＳＴ回路を設ける方法を採用する方が有利である。
【０００８】
前述のように、ＢＩＳＴ回路を用いる方法においては、例えば図７に示すように、被測定信号を１周期遅延させることにより、基準信号ｆrefを用いずにジッタの測定を行うことができる。しかしながら、この場合、１周期遅延させた被測定信号を得るためには、まず、Adjustable Delay１３１を調整し、１周期遅延させた被測定信号を得た後、さらに、Adjustable Delay１３１を調整してジッタの測定を行う必要がある。このため、検査のスループットを十分上げることができないという問題がある。
【０００９】
そこで、この発明は上記従来の未解決の問題に着目してなされたものであり、スループットの向上を図ることの可能なジッタ測定方法、ジッタ測定回路及びこれを用いた発振器を提供することを目的としている。
【課題を解決するための手段】
【００１０】
第１の技術手段は、入力される被測定信号とこれ以前に入力され遅延回路で所定周期遅延させた被測定信号との位相差を検出し、この位相差信号に応じて前記位相差がなくなるように前記遅延回路の遅延時間を調整し、前記遅延時間の調整が終了した状態で前記位相差信号を積分手段で積分した積分値出力を前記被測定信号のジッタ相当値として測定するようにしたジッタ測定方法であって、前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴としている。
【００１１】
この第１の技術手段は、入力される被測定信号と、これ以前に入力された被測定信号を遅延回路で所定周期遅延した信号との位相差を検出し、この位相差信号に応じて前記位相差がなくなるように遅延回路の遅延時間を調整する。そして、遅延時間の調整が終了した状態、つまり前記位相差がなくなるように調整された状態で、前記位相差信号を積分手段で積分した積分値出力を、被測定信号のジッタ相当値として測定する。
【００１２】
このとき、積分手段は、被測定信号に含まれるジッタ成分を積分するように構成しているから、前記積分値出力はすなわち被測定信号に含まれるジッタに相当する値となる。よって、前記遅延回路の遅延時間の調整を、人手を介さずに位相差信号に応じて自動的に行うことができると共に、ジッタの測定を的確に行うことができる。
【００１３】
また、第２の技術手段は、被測定信号を入力し当該被測定信号を所定周期遅延させた信号を帰還信号として出力する遅延回路、前記被測定信号と前記帰還信号との位相を比較しその位相差に応じた位相差信号を出力する位相比較手段、及び当該位相比較手段から出力される位相差信号に応じて前記遅延回路の遅延時間を調整する調整手段を有する遅延ロックループ回路と、前記位相比較手段から出力される位相差信号を積分する積分手段と、前記遅延ロックループ回路により前記被測定信号及び前記帰還信号がロックされた状態で前記積分手段の積分値出力を前記被測定回路のジッタ相当値として測定する測定手段と、を備え、前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴としている。
【００１４】
この第２の技術手段では、位相比較手段で、被測定信号と、この被測定信号を所定周期遅延させた帰還信号との位相を比較してその位相差に応じた位相差信号を出力し、この位相差信号に応じて調整手段で遅延回路の遅延時間を調整し、被測定信号と帰還信号との位相差がなくなるように遅延時間を調整する。
【００１５】
そして、遅延時間の調整が終了した状態で、前記位相差信号を積分手段で積分した積分値出力を、被測定回路のジッタ相当値として測定手段により測定する。
【００１６】
ここで、積分手段は被測定信号のジッタ成分を積分するようになっているから、前記積分手段の積分値出力はすなわちジッタに相当する値となる。よって、前記遅延回路の遅延時間の調整を、人手を介さずに位相差信号に応じて自動的に行うことができると共に、ジッタの測定を的確に行うことができる。
【００１７】
また、第３の技術手段は、前記調整手段は、前記位相差信号に含まれる前記被測定信号のジッタ成分を除去するフィルタ手段を備え、当該フィルタ手段の出力に基づいて前記遅延時間の調整を行うようになっていることを特徴としている。
【００１８】
この第３の技術手段では、調整手段はフィルタ手段を備え、このフィルタ手段の出力に基づいて遅延時間の調整を行う。ここで、前記フィルタ手段は、位相差信号に含まれる被測定信号のジッタ成分を除去するように構成されているから、ジッタ成分によって遅延時間の調整が行われることが回避され、つまり、ジッタ成分によって前記帰還信号の位相が変化することが回避されるから、ジッタの測定を的確に行うことができる。
【００１９】
また、第４の技術手段は、前記ジッタの測定周期に応じたタイミングで前記積分手段をリセットするリセット手段を備えることを特徴としている。
【００２０】
この第４の技術手段では、リセット手段によって、ジッタの測定周期に応じたタイミングで積分手段をリセットするようにしたから、例えば、積分手段を測定周期毎にリセットすれば、１周期当たりの位相差に応じた位相差信号の積分値出力が得られることになるから、すなわち被測定信号の１周期当たりのジッタを測定することができる。同様に、ｎ測定周期毎にリセットすることで、ｎ周期分の位相差信号の積分値出力が得られることになるから、被測定信号のｎ周期間におけるジッタの総和を測定することができる。
【００２１】
また、第５の技術手段は、前記被測定信号を半周期遅延させる半周期遅延回路を備え、前記リセット手段は、前記半周期遅延回路の半周期遅延信号に同期して前記積分手段をリセットするようになっていることを特徴としている。
【００２２】
この第５の技術手段では、半周期遅延回路によって被測定信号が半周期遅延され、リセット手段では、この半周期遅延回路の半周期遅延信号に同期して積分手段をリセットするようにしたから、ジッタの測定が行われる被測定信号の立ち上がり或いは立ち下がりタイミングよりも半周期遅延したタイミングに同期して積分手段をリセットすることで、ジッタの測定が終了した時点であり且つジッタの測定が開始される前の、的確なリセットタイミングで、積分手段のリセットを行うことができる。
【００２３】
また、第６の技術手段は、前記遅延回路は、遅延素子を複数直列に接続し且つ前記被測定信号を半周期遅延した信号を取り出し可能に構成され、前記リセット手段は、前記遅延回路から取り出した半周期遅延した信号を前記半周期遅延信号として用いるようになっていることを特徴としている。
【００２４】
この第６の技術手段では、複数の遅延素子を直列に接続して遅延回路が構成され、且つ、被測定信号を半周期遅延した信号を取り出し可能に形成されている。そして、リセット手段では、この遅延回路から取り出した半周期遅延した信号を半周期遅延信号として用いるようにしたから、半周期遅延信号を容易に得ることができると共に、半周期遅延信号を得るための回路を新たにに追加することなく、実現することができる。
【００２５】
さらに、第７の技術手段は、発振回路であって、前記請求項２乃至６の何れかに記載のジッタ測定回路を同じ基板上に備えたことを特徴としている。
【００２６】
この第７の技術手段では、前記請求項２乃至６の何れかに記載のジッタ測定回路を、発振回路と同じ基板上に備えている。このとき、ジッタ測定回路は外部からの調整を行うことなく、ジッタ測定を行うことが可能であるから、ジッタ測定回路が発振回路と同じ基板上に組み込まれている場合であっても容易にジッタ測定を行うことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を説明する。
【００２８】
図１は、本発明の一例を示す、ジッタ測定回路の概略構成図である。
【００２９】
このジッタ測定回路１００は、遅延ロックループ回路１０及びジッタ測定部２０とから構成され、例えばＰＬＬ発振器等の発振回路からなる被測定回路５０と同じ基板上に配置されている。
【００３０】
前記遅延ロックループ回路（以後、ＤＬＬ回路ともいう。）１０は、前記被測定回路５０からの被測定信号Ｓinの位相を遅延させる電圧制御ディレイライン（以後、ＶＣＤＬともいう。）１１と、前記被測定信号Ｓinと前記電圧制御ディレイライン１１の出力信号との位相を比較し、位相差に応じた位相差信号を出力する位相比較器（ＰＤ）１２と、位相比較器１２の位相差信号に応じた電流信号を出力するチャージポンプ（ＣＰ）１３と、チャージポンプ１３の出力信号を積分する低域通過フィルタ（ＬＰＦ）１４とから構成されている。
【００３１】
前記電圧制御ディレイライン１１は、公知の電圧制御ディレイラインと同等に構成され、例えば図２に示すように、遅延素子をｋ段（図２では、４段）接続して構成され、且つ、入力される被測定信号Ｓinを、前記ｋ段の遅延素子によって１周期遅延させるように構成されている。なお、前記ｋは、偶数値である。そして、最終段であるｋ段目の出力をＳout1とし、ｋ／２段目（図２では、２段目）の出力をＳout2として取り出すようになっている。
【００３２】
したがって、前記出力Ｓout1（以後、遅延出力Ｓout1という。）は被測定信号Ｓinを１周期遅延させた信号、前記出力Ｓout2（以後、遅延出力Ｓout2という。）は被測定信号Ｓinを半周期遅延させた信号となる。この半周期遅延させた遅延出力Ｓout2は、前記ジッタ測定部２０において、時間軸方向で半周期の時点でリセット信号を生成するための信号として用いられる。
【００３３】
そして、この電圧制御ディレイライン１１は、前記低域通過フィルタ１４からの制御信号に応じて遅延時間の調整を行うようになっている。
【００３４】
なお、図２においては、遅延素子としてノンインバートタイプの素子を用いた場合について説明しているが、これに限るものではなく、インバータタイプの素子を用いてもよい。
【００３５】
また、前記位相比較器１２は、位相進み及び位相遅れを通知するための２つの信号線を有し、前記被測定信号Ｓinと前記電圧制御ディレイライン１１の遅延出力Ｓout1との位相を比較し、例えば被測定信号Ｓinの方が、遅延出力Ｓout1よりも位相が進んでいる場合には、位相進みを通知するための信号線を、位相差に応じた期間ＨＩＧＨレベルに維持し、逆に被測定信号Ｓinの方が、遅延出力Ｓout1よりも位相が遅れている場合には、位相遅れを通知するための信号線を、位相差に応じた期間ＨＩＧＨレベルに維持する。
【００３６】
前記チャージポンプ１３は、位相進みを通知するための信号線及び位相遅れを通知するための信号線の何れがＨＩＧＨレベルとなったかに基づいて位相進み及び位相遅れを認識し、被測定信号Ｓinの方が位相が進んでいる場合には、前記ＨＩＧＨレベルの期間に相当する正値の電流信号を発生し、逆に被測定信号Ｓinの方が位相が遅れている場合には、前記ＨＩＧＨレベルの期間に相当する負値の電流信号を発生する。
【００３７】
前記低域通過フィルタ（ＬＰＦ）１４は、前記チャージポンプ１３の出力、つまり前記被測定信号Ｓin及び前記遅延出力Ｓout1との位相差に応じた電流信号を積分して電圧値に変換し、これを、前記電圧制御ディレイライン１１への制御信号として出力する。
【００３８】
つまり、このＤＬＬ回路１０では、被測定信号Ｓinとその遅延出力Ｓout1との位相差に応じて電圧制御ディレイライン１１の遅延時間を調整し、これら間の位相差がなくなるように動作する。
【００３９】
一方、前記ジッタ測定部２０は、前記位相比較器１２からの位相差信号を入力しこれに応じた電流信号を出力する、前記チャージポンプ１３と同様のチャージポンプＣＰ２１と、チャージポンプＣＰ２１からの位相差に応じた電流信号を積分する積分回路２２と、この積分回路２２をリセットするためのリセット信号Ｓresを生成するリセット信号発生回路２３と、前記積分回路２２の出力をもとに、ジッタの大きさを判定する測定回路２４とから構成されている。
【００４０】
前記積分回路２２は、例えば図３に示すように、公知の積分回路と同様に構成され、非反転入力端子に抵抗Ｒの一端を接続し、この抵抗Ｒの他端とオペアンプＯＰの出力端子間にキャパシタＣを接続すると共に、前記キャパシタＣと並列にスイッチング素子ＳＷが接続されている。また、オペアンプＯＰの反転入力端子は接地されている。そして、リセット信号発生回路２３からのリセット信号Ｓresに応じてこのスイッチング素子ＳＷがオンオフ動作し、スイッチング素子ＳＷがオン状態となったとき、オペアンプＯＰの入力及び出力端子間が短絡されてその出力が初期値にリセットされるようになっている。
【００４１】
そして、この積分回路２２で積分処理を行う帯域及び前記低域通過フィルタＬＰＦ１４の通過帯域は、前記低域通過フィルタＬＰＦ１４の通過帯域の最大値が前記積分回路２２の通過帯域の最大値よりも十分低くなるように設定される。具体的には、前記積分回路２２は、チャージポンプ２１の出力信号中の、前記被測定信号Ｓinに含まれるジッタ成分を積分する帯域に設定される。一方、前記低域通過フィルタＬＰＦ１４は、チャージポンプ１３の出力信号中の、前記被測定信号Ｓin及びその遅延出力Ｓout1の位相差に相当する位相差成分の通過を阻害せず且つ前記被測定信号Ｓinに含まれるジッタに相当するジッタ成分の通過を阻止し得る通過帯域に設定される。
【００４２】
なお、ここでは、低域通過フィルタＬＰＦ１４を用いているが、前記位相差成分の通過を阻害せず且つ前記被測定信号Ｓinに含まれるジッタに相当するジッタ成分の通過を阻止し得る通過帯域を有するフィルタ手段であれば適用することができる。
【００４３】
なお、前記積分回路２２は、図３に示す構成のものに限るものではなく、積分機能及びその積分値を外部からリセット可能に構成された積分回路であれば適用することができる。
【００４４】
前記リセット信号発生回路２３は、前記ＤＬＬ回路１０の電圧制御ディレイライン１１で被測定信号Ｓinを半周期遅延させた遅延出力Ｓout2を入力し、遅延出力Ｓout2の立ち上がりをトリガとして、前記積分回路２２のスイッチング素子ＳＷを導通制御するリセット信号Ｓresを生成する。
【００４５】
前記測定回路２４は、例えば図４に示すように、前記積分回路２２の積分値出力Ｓintegと、基準電圧Ｖrefとを比較する比較器３１と、この比較器３１の出力をラッチするＤ型フリップフロップ３２とで構成されている。
【００４６】
前記比較器３１は、前記積分値出力Ｓintegを非反転入力端子に、また前記基準電圧Ｖrefを反転入力端子に入力し、前記積分値出力Ｓintegが前記基準電圧Ｖrefを超えるときＨＩＧＨレベルの比較信号を出力する。また、前記Ｄ型フリップフロップ３２は、信号入力端子ＤにＨＩＧＨレベルの規定電圧を入力し、クロック入力端子ＣＬＫに前記比較器３１の出力を入力する。そして、その出力端子Ｑからの出力を測定結果信号Ｓｍとして出力する。
【００４７】
つまり、比較器３１の出力の立ち上がりで、Ｄ型フリップフロップ３２に規定電圧が読み込まれて測定結果信号ＳｍとしてＨＩＧＨレベルの信号が出力される。そして、Ｄ型フリップフロップ３２の出力である測定結果信号ＳｍはＨＩＧＨレベルに維持される。
【００４８】
次に、上記実施の形態の動作を図５のタイミングチャートを伴って説明する。
【００４９】
図５は、被測定信号Ｓinにジッタが生じている場合の各部の信号を表すタイミングチャートである。なお、図５において、（ａ）は被測定信号Ｓin、（ｂ）は１周期前の被測定信号であるＶＣＤＬ１１の遅延出力Ｓout1、（ｃ）は半周期前の被測定信号であるＶＣＤＬ１１の遅延出力Ｓout2、（ｄ）はチャージポンプ２１の出力、（ｅ）は積分回路２２の積分値出力Ｓintegである。
【００５０】
被測定回路５０からの被測定信号Ｓinに対してジッタの測定を行うものとすると、まず、被測定回路５０を例えば予めテスト用の発振モードとして設定したテストモードで発振させ、ＤＬＬ回路１０によって、入力される被測定信号Ｓinと、その１周期前の被測定信号との位相差がなくなるように電圧制御ディレイライン１１の遅延時間を調整し、これらの位相差がなくなりロック状態となった時点で、ジッタ測定回路２０によるジッタの計測を行う。
【００５１】
例えば、入力される被測定信号Ｓinと、その１周期前の被測定信号つまりＳout1との間に位相のずれがある場合には、位相比較器１２で位相差が検出され、これに応じた電流信号がチャージポンプ１３から出力され、この電流信号が低域通過フィルタ１４によって積分されて電圧信号に変換され、この電圧信号に応じて電圧制御ディレイライン１１の遅延時間が調整される。そして、現時点の被測定信号Ｓinと１周期前の被測定信号（＝Ｓout1）との位相差がなくなった時点で、ロック状態となる。
【００５２】
そして、例えば、ＤＬＬ回路１０がロック状態となったときにロック検出信号を出力する図示しないロック検出回路等により、前記ＤＬＬ回路１０がロック状態となったことが検出されたとき、ジッタ測定回路２０によるジッタの計測を開始する。
【００５３】
ここで、入力される被測定信号Ｓinが、理想的なクロック信号である場合には、現時点における被測定信号Ｓinと１周期前の被測定信号との間に位相差は生じない。このため、位相比較器１２の出力は略零、チャージポンプ２１の出力は略零となり、積分回路２２の積分値出力Ｓintegは略零を維持する。
【００５４】
したがって、積分値出力Ｓintegが基準電圧Ｖrefよりも小さいから、Ｄ型フリップフロップ３２の出力はＬＯＷレベルを維持し、すなわち、測定回路２４における出力はＬＯＷレベルを維持する。
【００５５】
なお、前記Ｄ型フリップフロップ３２は、起動時には、ＬＯＷレベルの信号を出力するように構成されている。或いは、Ｄ型フリップフロップ３２として、リセット機能付きのＤ型フリップフロップ３２を適用し、被測定回路５０に対するジッタ計測を開始する際に、Ｄ型フリップフロップ３２へリセット信号を出力するようにし、Ｄ型フリップフロップ３２の出力をＬＯＷレベルにリセットするようにしてもよい。
【００５６】
そして、被測定信号Ｓinを半周期遅延させた信号によりリセット信号Ｓresが生成され、このリセット信号Ｓresによって、積分回路２２の内部積分値がリセットされるが、このとき積分値出力Ｓintegは略零であって、比較器３１の出力は引き続きＬＯＷレベルを維持するから、測定回路２４の出力は引き続きＬＯＷレベルを維持する。したがって、測定結果信号ＳｍはＬＯＷレベルを維持することから、被測定信号Ｓinはジッタの許容範囲Ｖref以内であることがわかる。
【００５７】
一方、被測定信号Ｓinにジッタが生じている場合には、被測定信号Ｓinとその１周期前の信号である遅延出力Ｓout1との間に位相差が生じることから、これが位相比較器１２において検出され、チャージポンプ１３の出力が位相差に応じたパルス幅の電流信号となると共に、チャージポンプ２１の出力が位相差に応じたパルス幅の電流信号となる。
【００５８】
例えば、チャージポンプ２１の出力は、図５（ｄ）に示すように、遅延出力Ｓout1の立ち上がりの方が、被測定信号Ｓinの立ち上がりよりも早い場合には、負の電流信号となり、逆に、遅延出力Ｓout1の立ち上がりの方が、被測定信号Ｓinの立ち上がりよりも遅い場合には、正の電流信号となる。また、仕様によって電流値は異なるものの、チャージポンプ１３の出力も同様の波形となる。そして、これらチャージポンプ１３及び２１の出力は、それぞれ低域通過フィルタ１４及び積分回路２２に出力される。
【００５９】
ここで、前記低域通過フィルタ１４の通過帯域幅は、前記積分回路２２の帯域幅に比較して十分小さく設定している。また、前記被測定信号Ｓinと遅延出力Ｓout1とはロック状態となっている。したがって、前記位相比較器１２で検出される位相差は、ジッタに相当する位相差であるとみなすことができる。また、ジッタは、比較的高い周波数で周期的に発生する。
【００６０】
したがって、位相比較器１２で検出された位相差信号、つまり、ジッタに相当するチャージポンプ１３の出力は、低域通過フィルタ１４において積分されない。このため、低域通過フィルタ１４の出力は略一定を維持することになり、ＶＣＤＬ１１の遅延時間は略一定に保たれる。したがって、位相比較器１２の出力である位相差に、ＶＣＤＬ１１での遅延時間の調整に伴う変動分が含まれることはない。
【００６１】
そして、チャージポンプ２１の出力は積分回路２２で積分され、測定回路２４において積分値出力Ｓintegと基準電圧Ｖrefとが比較される。図５（ｅ）の場合には、積分値出力Ｓintegは基準電圧Ｖrefを下回るから、比較器３１の出力はＬＯＷレベルを維持し、したがって、Ｄ型フリップフロップ３２の出力もＬＯＷレベルを維持する。したがって、図５の場合には、ジッタは発生してはいるがジッタの大きさが基準電圧Ｖrefで特定される許容範囲内に収まるから、測定結果信号ＳｍはＬＯＷレベルを維持する。
【００６２】
このとき、基準電圧として、図５（e）に示すように、前記基準電圧Ｖrefよりも値の小さなＶref′が設定された場合には、積分値出力Ｓintegは、基準電圧Ｖref′を上回ることから、積分値出力Ｓintegが基準電圧Ｖref′を上回った時点ｔ３で比較器３１の出力がＨＩＧＨレベルに切り替わり、Ｄ型フリップフロップ３２のクロック入力端子ＣＬＫへの入力信号が立ち上がる。このため、Ｄ型フリップフロップ３２の出力がＨＩＧＨレベルに切り替わり、すなわち、測定結果信号ＳｍがＨＩＧＨレベルとして出力される。
【００６３】
そして、遅延出力Ｓout2がＬＯＷレベルに切り替わるタイミングでリセット信号Ｓresによって積分回路２２がリセットされるから、この時点で、一旦比較器３１の出力がＬＯＷレベルに切り替わるが、Ｄ型フリップフロップ３２の信号入力端子Ｄには、ＨＩＧＨレベルの電圧信号が入力されているから、Ｄ型フリップフロップ３２は、ＨＩＧＨレベルを維持することになる。
【００６４】
つまり、Ｄ型フリップフロップ３２は、その出力が一旦ＨＩＧＨレベルに切り替わると、ＨＩＧＨレベルを維持し、すなわち、測定結果信号Ｓｍは、ＨＩＧＨレベルを維持することになる。
【００６５】
なお、図５のｔ１に示すように、遅延出力Ｓout1の立ち上がりのタイミングが、被測定信号Ｓinの立ち上がりのタイミングよりも遅れた場合には、チャージポンプ２１の出力が負値となり、その積分値出力も負値となる。このため、位相差のずれ量は、許容範囲を超えているにも関わらず、積分値出力Ｓintegが基準電圧Ｖref′を上回らないことから許容範囲内と判定されることになる。
【００６６】
しかしながら、一般に、ジッタは、位相の進み及び位相の遅れが同等に発生し、このため、図５（ｄ）に示すように、チャージポンプ２１の出力は、周期的に、負値及び正値を繰り返すことになるから、時点ｔ２で遅延出力Ｓout1の立ち上がりタイミングが被測定信号Ｓinの立ち上がりタイミングよりも遅れ、時点ｔ３で積分値出力Ｓintegが基準電圧Ｖref′を上回った時点でジッタが許容範囲を超えたことが検出されることになる。
【００６７】
このように、被測定信号Ｓinに含まれるジッタの大きさが、基準電圧Ｖrefで特定される許容範囲を超えるかどうかを検出することができる。したがって、例えば、基準電圧Ｖrefとして、被測定回路５０の被測定信号Ｓinに基づいて動作するアプリケーションで規定されるジッタ量に応じた値を設定することによって、被測定回路５０が、その利用先のアプリケーションで要求される仕様を満足するかどうかを容易に検出することができる。
【００６８】
また、このとき、被測定信号Ｓinと、１周期前の被測定信号Ｓinとの位相差に応じてＶＣＤＬ１１の遅延時間を調整するようにしているから、遅延時間の調整をＤＬＬ回路１０内で行うことができる。したがって、人手を介さずに自動的に調整することができるから、その分、遅延時間の調整に要する処理時間を大幅に短縮することができる。
【００６９】
このため、被測定回路５０に対するジッタの測定、つまりジッタが許容範囲を満足しているかどうかを検出するための検査に要する所要時間の短縮を図ることができる。特に、ＰＬＬ発振回路等の発振器においては全数検査が行われることが多いが、上述のように、１つ当たりの検査に要する所要時間を短縮することができるから、全数検査全体に要する所要時間を大幅に短縮することができ効果的である。
【００７０】
また、ＤＬＬ回路１０によって、現時点における被測定信号Ｓinと、この被測定信号の１周期前の信号とを一旦ロック状態にした状態で、これら被測定信号Ｓinとその１周期前の遅延出力Ｓout1との位相差を検出することで、ジッタを検出するようにしているから、ジッタを検出するための基準となる基準信号を必要とすることなく、実現することができる。したがって、ＰＬＬ回路等に限定されることなくどのような発振回路のジッタであっても測定することができる。
【００７１】
また、上記実施の形態においては、被測定回路５０と同一基板上にジッタ測定回路１００を組み込むようにしている。したがって、ジッタ測定を行う場合には、例えば前記被測定回路５０を予め設定したテストモードで発振させるだけで、容易にジッタ測定を行うことができる。また、このとき、この被測定回路５０が適用されるアプリケーションで要求される仕様に応じて基準電圧Ｖrefを設定するようにしているから、外部から何ら調整を行うことなく、ジッタが許容範囲内かどうかを容易に判定することができる。
【００７２】
したがって、オペレータは、前記被測定回路５０を駆動させるだけでよいから、特に全数検査を行う場合等、検査に要する所要時間を大幅に短縮することができるだけでなく、オペレータの負荷を軽減することができる。
【００７３】
また、上記実施の形態においては、遅延回路として複数の遅延素子で構成した電圧制御ディレイライン１１を用い、この電圧制御ディレイライン１１から、１周期遅延させた遅延出力Ｓout1及び半周期遅延させた遅延出力Ｓout2を取り出すようにしたから、１周期遅延させた信号及び半周期遅延させた信号をそれぞれ取り出すための遅延回路を個別に設けることなく、一つの遅延回路によって生成することができ、その分、構成品点数の削減を図ることができる。
【００７４】
また、被測定信号Ｓinを半周期遅延させた遅延出力Ｓout2の立ち上がりタイミングで積分回路２２をリセットするようにしているから、的確なタイミングでリセットを行うことができる。つまり、ジッタの測定を、被測定信号Ｓinの立ち上がりのタイミングで行うようにした場合、積分回路２２では、被測定信号Ｓinの立ち上がりでチャージポンプ２１の出力を積分することになるから、積分回路２２のリセットは、被測定信号Ｓinの立ち上がりと立ち上がりの間で行う必要がある。したがって、被測定信号Ｓinを半周期遅延した信号に同期してリセットを行うことによって、的確なタイミングでリセットを行うことができる。
【００７５】
なお、上記実施の形態においては、測定回路２４における基準電圧Ｖrefを予め設定した場合について説明したがこれに限るものではなく、外部から変更可能に構成し、被発振回路５０が適用されるアプリケーションで要求される仕様に応じて基準電圧Ｖrefを変更するようにしてもよい。このようにすることによって、例えば、積分値出力Ｓintegと同等となる基準電圧Ｖrefを選定するようにすれば、被測定信号Ｓinのジッタ量を推定することも可能である。
【００７６】
また、上記実施の形態においては、測定回路２４における基準電圧を正の電圧“Ｖref”とした場合について説明したが、負の電圧“−Ｖref”を基準電圧として設定するようにしてもよい。
【００７７】
また、上記実施の形態においては、被測定回路５０とジッタ測定回路１００とを同一基板上に搭載し、ジッタ測定回路１００を被測定回路５０に組み込むようにした場合について説明したが、これに限るものではない。例えば前記ジッタ測定回路１００を単体で構成し、測定対象の被測定回路５０から被測定信号Ｓinを前記ＤＬＬ回路１０に入力するようにしてもよい。このようにすることによって、所望の被測定回路５０に対してそのジッタ測定を行うことができる。
【００７８】
また、上記実施の形態においては、積分値出力Ｓintegが、基準電圧Ｖrefを上回った時点で、これをラッチし、ジッタが許容範囲を超えたとして測定結果信号Ｓｍによって通知するようにした場合について説明したが、これに限るものではなく、例えば、Ｄ型フリップフロップ３２に替えてカウンタ回路を設け、積分値出力Ｓintegが基準電圧Ｖrefを上回る回数を計測し、この回数値に基づいてジッタが許容範囲を超えたとみなすかどうかを判定するようにしてもよい。
【００７９】
また、上記実施の形態においては、ＶＣＤＬ１１によって被測定信号Ｓinを１周期遅延させ、１周期遅延させたＳout1と被測定信号Ｓinとの間の位相差を積分することで、いわゆるピリオドジッタを検出するようにした場合について説明したが、これに限るものではない。例えば、被測定信号Ｓinを２周期以上のｎ周期（ｎは整数）だけ遅延させ、このｎ周期遅延させた信号と被測定信号Ｓinとの間でジッタを測定するようにしてもよい。
【００８０】
また、上記実施の形態においては、被測定信号Ｓinを半周期遅延させた遅延出力Ｓout2のタイミングで積分回路２２をリセットするようにした場合について説明したが、これに限るものではない。
【００８１】
例えば、リセット信号発生回路２３にカウンタを設け、前記遅延出力Ｓout2の立ち上がりパルスを計測する。そして、パルス数がｎとなったときに、積分回路２２へのリセット信号Ｓresを発生させると共にカウンタをリセットすることで、ｎ周期の期間におけるジッタの和を検出することも可能である。
【００８２】
また、上記実施の形態においては、被測定信号Ｓinと遅延出力Ｓout1と立ち上がりのタイミングでこれらの位相差を求めるようにした場合について説明したが、これに限るものではなく、立ち下がりのタイミングで位相差を求めるようにすることも可能である。
【００８３】
また、上記実施の形態においては、遅延回路として電圧制御ディレイライン１１を用いるようにした場合について説明したが、これに限るものではなく、電圧制御によって遅延時間を調整することができ、また、ｎ周期遅延信号及び半周期遅延信号を取り出すことの可能な遅延回路であれば適用することができる。
【００８４】
なお、上記実施の形態において、電圧制御ディレイライン１１が遅延回路及び半周期遅延回路に対応し、積分回路２２が積分手段に対応し、位相比較器１２が位相比較手段に対応し、チャージポンプ１３及び低域通過フィルタ１４が調整手段に対応し、低域通過フィルタ１４がフィルタ手段に対応し、遅延出力Ｓout1が帰還信号に対応し、測定回路２４が測定手段に対応し、リセット信号発生回路２３がリセット手段に対応している。
【図面の簡単な説明】
【００８５】
【図１】本発明によるジッタ測定回路の一例を示すブロック図である。
【図２】図１のＶＣＤＬの一例を示す回路図である。
【図３】図１の積分回路２２の一例を示す回路図である。
【図４】図１の測定回路２４の一例を示す回路図である。
【図５】本発明の動作を説明するためのタイミングチャートである。
【図６】従来のジッタ測定回路の一例である。
【図７】従来のジッタ測定回路のその他の例である。
【符号の説明】
【００８６】
１０  ＤＬＬ回路、１１  電圧制御ディレイラインＶＣＤＬ、１２  位相比較器、１３  チャージポンプ、１４  低域通過フィルタ、２０  ジッタ測定部、２１  チャージポンプ、２２  積分回路、２３  リセット信号発生回路、２４  測定回路、５０  被測定回路、１００  ジッタ測定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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