(57)【要約】      （修正有）【課題】ＮＡＮＤフラッシュメモリ素子のＤＳＬ及びＳＳＬの抵抗を減少させてＤＳＬ及びＳＳＬのローディングタイムを減少させるＮＡＮＤフラッシュメモリ素子を提供する。【解決手段】多数のメモリセルが直列に接続されて一つのストリングを成し、Ｘデコーダから提供されるバイアスを伝達するためのドレイン選択ライン及びソース選択ラインを含むＮＡＮＤフラッシュメモリ素子において、前記Ｘデコーダ側と前記Ｘデコーダの反対側との間の一定地点に、前記ドレイン選択ライン及び前記ソース選択ラインを成すポリ層とシリサイド層を互いに電気的に接続させて多数のバッティングタップを形成するが、前記バッティングタップの中のいずれか一つは前記Ｘデコーダ側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの先端に形成され、他の一つは前記Ｘデコーダの反対側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの終端に形成される。【選択図】図１
2005328022.tif 000002
【特許請求の範囲】
【請求項１】
多数のメモリセルが直列に接続されて一つのストリングを成し、前記ストリングが複数から構成されてなるメモリセルアレイを含み、前記ストリングを選択するためにＸデコーダから提供されるバイアスを前記Ｘデコーダから反対側へ伝達するためのドレイン選択ライン及びソース選択ラインを含むＮＡＮＤフラッシュメモリ素子において、
前記Ｘデコーダ側と前記Ｘデコーダの反対側との間の一定地点に、前記ドレイン選択ライン及び前記ソース選択ラインを成すポリ層とシリサイド層をメタルコンタクトを介して互いに電気的に接続させて多数のバッティングタップを形成するが、前記バッティングタップの中のいずれか一つは前記Ｘデコーダ側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの先端に形成され、他の一つは前記Ｘデコーダの反対側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの終端に形成されたことを特徴とするＮＡＮＤフラッシュメモリ素子。
【請求項２】
前記バッティングタップが５１２個の前記メモリセル毎に形成されることを特徴とする請求項１記載のＮＡＮＤフラッシュメモリ素子。
【請求項３】
前記ドレイン選択ライン及び前記ソース選択ラインの先端及び終端に形成された前記バッティングタップは、それぞれトランジスタに接続され、前記トランジスタを介して前記ドレイン選択ライン及び前記ソース選択ラインにそれぞれバイアスが印加されることを特徴とする請求項１記載のＮＡＮＤフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子に係り、特に、ＮＡＮＤフラッシュメモリ素子のＤＳＬ(Drain Select Line)及びＳＳＬ(Source Select Line)の抵抗を減少させてＤＳＬ及びＳＳＬのローディングタイム(loading time)を減少させるＮＡＮＤフラッシュメモリ素子に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ素子(NAND flash memory device)のメモリセル動作は、ブロック(block)単位で行われる。メモリセル動作は、選択されたブロックと選択されていないブロックに区分して行われる。メモリセル動作の際に、選択されたブロックのＤＳＬ(Drain Select Line)／ＳＳＬ(Source Select Line)には表１のようなバイアスが入力される。これに反し、選択されていないブロックのＤＳＬ／ＳＳＬは接地される。ここで、図１３に示すように、ＤＳＬ／ＳＳＬはストリング(string)のトップ(top)とボトム(bottom)にそれぞれ位置し、前記ストリングが選択されるようにする。そして、ストリングは１６個または３２個のメモリセルが直列に接続されてなされる。
【０００３】
【表１】
2005328022.tif 000003
【０００４】
ＮＡＮＤフラッシュメモリ素子は直列に動作するので、ブロック単位で順次進行しながら動作する。したがって、ＤＳＬ／ＳＳＬは電源電圧から接地電圧に変わるか、或いは接地電圧から電源電圧に変わる。ところが、現在使用中のＮＡＮＤフラッシュメモリ素子のＤＳＬ／ＳＳＬ構造は、Ｘデコーダ２０に隣接し、各位置に応じてＲＣ遅延差が発生する。言い換えれば、Ｘデコーダ２０と近い部分に位置したセルに比べて最も遠い部分に位置したセルが最も悪い影響を受ける。その理由は第１ポリ抵抗のみを使用し、バイアス入力部分から最も遠く離れているためである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、ＮＡＮＤフラッシュメモリ素子のＤＳＬ(Drain Select Line)及びＳＳＬ(Source Select Line)の抵抗を減少させてＤＳＬ及びＳＳＬのローディングタイム(loading time)を減少させるＮＡＮＤフラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、多数のメモリセルが直列に接続されて一つのストリングを成し、前記ストリングが複数から構成されてなるメモリセルアレイを含み、前記ストリングを選択するためにＸデコーダから提供されるバイアスを前記Ｘデコーダから反対側へ伝達するためのドレイン選択ライン及びソース選択ラインを含むＮＡＮＤフラッシュメモリ素子において、前記Ｘデコーダ側と前記Ｘデコーダの反対側との間の一定地点に、前記ドレイン選択ライン及び前記ソース選択ラインを成すポリ層とシリサイド層をメタルコンタクトを介して互いに電気的に接続させて多数のバッティングタップ(butting tap)を形成するが、前記バッティングタップの中のいずれか一つは前記Ｘデコーダ側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの先端に形成され、他の一つは前記Ｘデコーダの反対側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの終端に形成された、ＮＡＮＤフラッシュメモリ素子を提供する。
【発明の効果】
【０００７】
本発明によれば、ＮＡＮＤフラッシュメモリ素子のＤＳＬ及びＳＳＬの終端を含む一定地点に、ポリ層とシリサイド層をメタルコンタクトを介して互いに電気的に接続させる方式でバッティングタップを形成することにより、ＤＳＬ及びＳＳＬの抵抗を減少させてＤＳＬ及びＳＳＬのローディングタイムを減少させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【０００９】
図１は本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ素子を説明するために示す構成図である。図２は図１に示した破線を拡大して示す平面図、図３は図１に示したＤＳＬ及びＳＳＬの等価回路図、図４は図２に示したＤＳＬ及びＳＳＬを簡略に示す平面図である。
【００１０】
図１〜図４を参照すると、本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ素子では、ＤＳＬ及びＳＳＬの一定地点にバッティングタップＢｔ０〜Ｂｔ４が形成される。バッティングタップＢｔ０〜Ｂｔ４は、図８に示すように、第１ポリ層１０３とタングステンシリサイド層１０６が金属層１０７を介して電気的に接続されて形成される。
【００１１】
バッティングタップＢｔ０〜Ｂｔ４は５１２セル毎に一つずつ形成できる。このようなバッティングタップＢｔ０〜Ｂｔ４は、Ｘデコーダ１２０側だけでなく、その反対側にも形成される。図３に示すように、「Ｂｔ０」はＸデコーダ１２０側と最も隣接したＤＳＬ及びＳＳＬに形成されたバッティングタップであり、「Ｂｔ４」はＸデコーダ１２０側から最も遠く離れているＤＳＬ及びＳＳＬの終端に形成されたバッティングタップである。このようなバッティングタップＢｔ０〜Ｂｔ４は次のような方法で製造できる。図８に示すように、半導体基板１０１上に順次トンネル酸化膜１０２、第１ポリ層１０３、ＯＮＯ(Oxide/Nitride/Oxide)層１０４、第２ポリ層１０５及びタングステンシリサイド層１０６を蒸着する。その後、タングステンシリサイド層１０６、第２ポリ層１０５及びＯＮＯ層１０４をエッチングして第１ポリ層１０３を露出させる。その後、露出部位にメタルコンタクト用金属層１０７を蒸着する。この金属層１０７を介して第１ポリ層１０３とタングステンシリサイド層１０６を電気的に連結する。
【００１２】
このようにバッティングタップＢｔ０〜Ｂｔ４はタングステンシリサイド層１０６と第１ポリ層１０３を電気的に接続させて形成する。このようにすることにより、ＤＳＬ及びＳＳＬの抵抗を減少させることが可能である。これを図３を参照して説明する。５１２個のセル毎にバッティングタップＢｔ０〜Ｂｔ４を用いてＤＳＬ及びＳＳＬを実現する場合の総抵抗ＲBtと、単に第１ポリ層１０３のみを用いてＤＳＬ及びＳＳＬを実現する場合の総抵抗Ｒ、すなわち第１ポリ層１０３とタングステンシリサイド層１０６を連結させない場合の総抵抗Ｒは下記数式１の通りである。
【００１３】
【数１】
2005328022.tif 000004
【００１４】
前記数式１において、「Ｒｗ＝Ｒｗ０＝Ｒｗ１＝Ｒｗ２＝Ｒｗ３」であり、「Ｒｐ＝Ｒｐ０＝Ｒｐ１＝Ｒｐ２＝Ｒｐ３」と仮定する。そして、前記数式１において、「Ｒｐ」は≦１７０Ωであり、「Ｒｗ」は≦１０Ωである。
【００１５】
前記数式１に示すように、バッティングタップＢｔ０〜Ｂｔ４を形成する場合、バッティングタップを使用しない場合に比べてＤＳＬ及びＳＳＬの全体抵抗は大幅減少することが分かる。
【００１６】
そして、ＤＳＬ及びＳＳＬにバイアスが入力されてチャージアップ(charge-up)されるためのローディングタイムｔ（図７参照）は下記数式２の通りである。
【００１７】
【数２】
2005328022.tif 000005
【００１８】
前記数式２において、「Ｒ」はＤＳＬ及びＳＳＬのゲートラインの全体抵抗である。「Ｃ」はＤＳＬ及びＳＳＬと周辺ラインの全体キャパシタンス(capacitance)である。ローディングタイムｔは短い程よい。前記数式２のように、ローディングタイムｔはＤＳＬ及びＳＳＬの全体抵抗で決定される。
【００１９】
一方、本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ素子では、Ｘデコーダ１２０側の反対側のＤＳＬ及びＳＳＬの終端にもバッティングタップＢｔ４を形成する。これについては図５及び図６を参照して説明する。図５及び図６に示すように、バッティングタップＢｔ４を形成しない場合、「ｂ」部位に位置したセルは最後のバッティングタップＢｔ３で第１ポリ層１０３のみの抵抗Ｒｐ３を有するため、さらにローディングの面で不利になる。これは、ローディングタイムが悪くなる場合、動作に多くの問題を引き起こすのは勿論のこと、動作の均一性においても多くの問題を引き起こすためである。しかも、ＮＡＮＤフラッシュメモリ素子の高集積化に伴ってＤＳＬ及びＳＳＬのゲート長さが段々短くなり、全体抵抗が急激に増加している。そして、隣接のワードラインＷＬ０〜ＷＬ１５とのスペースが狭くなり、窒化膜のような高誘電率物質を使用するにつれて全体キャパシタンスが増加して全体的にローディングタイムが増加するという問題点が発生する。これにより、適切なタイミングにＤＳＬ及びＳＳＬを接地電位に処理することが難しくなる実情である。
【００２０】
図５に示した「ａ」、「ｂ」の位置でローディング差によってバイアスが入力された場合、電圧クランピングに差異を示すが、これはＲＣ遅延によって示された値である。「ａ」の場合には、バイアス入力と隣接しているため、ＲＣ遅延なくクランピングされるが、「ｂ」の場合には、バイアス入力端子との距離が遠くてＲＣ遅延が発生し、クランピングに遅延が発生する。もしビットラインＢＬｅ、ＢＬｏとのタイミングが不一致する場合に漏れ電流が発生し、チップ動作においても時間遅延などが発生する要因となる。
【００２１】
そして、本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ素子は、図９及び図１２に示すように、Ｘデコーダ１２０側とその反対側のバッティングタップＢｔ０、Ｂｔ４にそれぞれトランジスタＤＴ、ＣＴを連結する。通常、Ｘデコーダ１２０側にはデコーディングトランジスタＤＴが接続され、このデコーディングトランジスタＤＴを介してＤＳＬ及びＳＳＬにバイアス電圧を印加する。本発明の好適な実施例では、前述したように、デコーディングトランジスタＤＴの他にＸデコーダ１２０の反対側に形成されたバッティングタップＢｔ４にもクランピングトランジスタＣＴを連結する。勿論、デコーディングトランジスタＤＴと同様に、クランピングトランジスタＣＴを介してＤＳＬ及びＳＳＬにバイアス電圧を印加する。これにより、ローディングタイムを１／４に減少させることが可能である。
【００２２】
一方、図１０及び図１１は「Ｒ＝（Ｒｗ×Ｒｐ）／（Ｒｗ＋Ｒｐ）」であり、この際のキャパシタンスを「Ｃｉ」とすると、ＤＳＬ及びＳＳＬのローディング等価回路図である。ここで、「Ｒ＝Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４」である。そして、「Ｃｉ」において、「ｉ」は１〜４であり、「Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４」である。図１０に示した等価回路の一側にバイアスを印加する場合、その時のローディングタイムｔ１は下数式３で表わされる。そして、図１１に示した等価回路の両側にバイアスを印加する場合、その時のローディングタイムｔ２は下記数式４で表わされる。
【００２３】
【数３】
2005328022.tif 000006
【００２４】
【数４】
2005328022.tif 000007
【００２５】
数式３及び数式４において、「０.３８」は定数である。
【００２６】
数式３及び数式４に示すように、ＤＳＬ及びＳＳＬの両端からバイアスを印加すると、プリチャージ及びディスチャージ時のローディングタイムを減少させることができる。
【００２７】
上述した本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するためのものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱することなく様々な実施が可能であることを理解できよう。
【図面の簡単な説明】
【００２８】
【図１】本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ素子の構成図である。
【図２】図１に示した破線を拡大して示す平面図である。
【図３】図１に示したＤＳＬ(Drain Select Line)及びＳＳＬ(Source Select Line)の等価回路図である。
【図４】図２に示したＤＳＬ及びＳＳＬを簡略に示す平面図である。
【図５】図３に示したＤＳＬ及びＳＳＬと比較するために示す等価回路図である。
【図６】図５に示したＤＳＬ及びＳＳＬの平面図である。
【図７】ＤＳＬ及びＳＳＬに印加されるバイアス電圧を示す波形図である。
【図８】図３に示したバッティングタップの断面図である。
【図９】本発明の他の実施例に係るＮＡＮＤフラッシュメモリ素子の等価回路図である。
【図１０】図３に示したＤＳＬ及びＳＳＬの等価回路図である。
【図１１】図３に示したＤＳＬ及びＳＳＬの等価回路図である。
【図１２】図９に示したＮＡＮＤフラッシュメモリ素子の概念図である。
【図１３】一般的なＮＡＮＤフラッシュメモリ素子の構成図である。
【符号の説明】
【００２９】
１０、１１０    メモリセルアレイ
２０、１２０    Ｘデコーダ
１０１    半導体基板
１０２    トンネル酸化膜
１０３    第１ポリ層
１０４    ＯＮＯ層
１０５    第２ポリ層
１０６    タングステンシリサイド層
１０７    金属層
【図１】
2005328022.tif 000008
【図２】
2005328022.tif 000009
【図３】
2005328022.tif 000010
【図４】
2005328022.tif 000011
【図５】
2005328022.tif 000012
【図６】
2005328022.tif 000013
【図７】
2005328022.tif 000014
【図８】
2005328022.tif 000015
【図９】
2005328022.tif 000016
【図１０】
2005328022.tif 000017
【図１１】
2005328022.tif 000018
【図１２】
2005328022.tif 000019
【図１３】
2005328022.tif 000020