(57)【要約】【課題】カレントミラー電流制限回路を備えたリングオシレータ型の発振回路において、リングオシレータの異常発振や発振停止を防止する。【解決手段】ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ５が縦列に接続され、最終段のＣＭＯＳインバータＩＮＶ５の出力が初段のＣＭＯＳインバータＩＮＶ１の入力に帰還されて成るリングオシレータを設ける。また、ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ５に流れる電流を制限するためのカレントミラー電流制限回路１０を設ける。そして、最終段のＣＭＯＳインバータＩＮＶ５より２段前のＣＭＯＳインバータＩＮＶ３の出力に応じて、このＣＭＯＳインバータＩＮＶ５の出力が電源電位Ｖｄｄまでフルスイングするのを補助するための補助トランジスタＴ１、このＣＭＯＳインバータＩＮＶ５の出力が接地電位Ｖｓｓまでフルスイングするのを補助するための補助トランジスタＴ２を設ける。【選択図】  図１
2005184793.tif 000002
【特許請求の範囲】
【請求項１】
奇数段のインバータが縦列に接続され最終段のインバータの出力が初段のインバータの入力に帰還されて成るリングオシレータと、前記複数のインバータに流れる電流を制限するためのカレントミラー電流制限回路と、前記最終段のインバータより偶数段前のインバータの出力に応じて、この最終段のインバータの出力が電源電位又は接地電位までフルスイングするのを補助するための補助トランジスタとを備えることを特徴とする発振回路。
【請求項２】
前記補助トランジスタは、第１のＰチャネル型ＭＯＳトランジスタで構成されたことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記補助トランジスタのゲートには、前記最終段のインバータより偶数段前のインバータの出力が印加され、そのソースには電源電位が印加され、そのドレインが前記最終段のインバータの前段のインバータの出力が印加された第２のＰチャネル型ＭＯＳトランジスタのソースに接続されたことを特徴とする請求項２に記載の発振回路。
【請求項４】
前記補助トランジスタは、第１のＮチャネル型ＭＯＳトランジスタで構成されたことを特徴とする請求項１に記載の発振回路。
【請求項５】
前記補助トランジスタのゲートには、前記最終段のインバータより偶数段前のインバータの出力が印加され、そのソースには接地電位が印加され、そのドレインが前記最終段のインバータの前段のインバータの出力が印加された第２のＮチャネル型ＭＯＳトランジスタのソースに接続されたことを特徴とする請求項４に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー電流制限回路を備えたリングオシレータ型の発振回路に関する。
【背景技術】
【０００２】
従来、リングオシレータは種々の半導体集積回路の発振回路として用いられている。ＤＲＡＭ等のメモリにおいてセルフリフレッシュ用の発振回路として用いる場合には、低周波数の発振クロック信号を得る必要がある。そこで、カレントミラー電流制限回路によってリングオシレータの電流を抑えることで低周波の発振を実現していた。
【０００３】
図３は、本発明者が検討したカレントミラー電流制限回路を設けたリングオシレータ型の発振回路を示す回路図である。この発振回路は、ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５が縦列に接続され、最終段のＣＭＯＳインバータＩＮＶ５の出力が初段のＣＭＯＳインバータＩＮＶ１の入力に帰還され、リングオシレータを構成している。
【０００４】
カレントミラー電流制限回路１０は、Ｐチャネル型ＭＯＳトランジスタＰＭ１、直列に接続され、それぞれのゲートに電源電位Ｖｄｄが印加された複数のＮチャネル型ＭＯＳトランジスタから成る抵抗回路２０、Ｎチャネル型ＭＯＳトランジスタＮＭ１を備えている。Ｐチャネル型ＭＯＳトランジスタＰＭ１は、ドレインとゲートが相互接続され、ソースに電源電位Ｖｄｄが印加され、ドレインは抵抗回路２０に接続されている。
【０００５】
また、Ｎチャネル型ＭＯＳトランジスタＮＭ１は、ドレインとゲートが相互接続され、ソースに接地電位ＧＮＤが印加され、ドレインは抵抗回路２０に接続されている。Ｐチャネル型ＭＯＳトランジスタＰＭ１及びＮチャネル型ＭＯＳトランジスタＮＭ１に流れる電流は、抵抗回路２０の抵抗値によって調整される。抵抗回路２０の抵抗値はＮチャネル型ＭＯＳトランジスタの縦積み段数によって調整可能である。
【０００６】
そして、Ｐチャネル型ＭＯＳトランジスタＰＭ１のゲートは、各ＣＭＯＳインバータの電源電位Ｖｄｄ側に設けられたＰチャネル型ＭＯＳトランジスタＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６のゲートと接続されている。これにより、Ｐチャネル型ＭＯＳトランジスタＰＭ１とＰチャネル型ＭＯＳトランジスタＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６とはそれぞれカレントミラーを構成し、Ｐチャネル型ＭＯＳトランジスタＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６には、Ｐチャネル型ＭＯＳトランジスタＰＭ１に流れる電流と等しい電流が流れるようにすることで電流制限が行われている。
【０００７】
そして、Ｎチャネル型ＭＯＳトランジスタＮＭ１のゲートは、各ＣＭＯＳインバータの接地電位Ｖｓｓ側に設けられたＮチャネル型ＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６のゲートと接続されている。これにより、Ｎチャネル型ＭＯＳトランジスタＮＭ１とＮチャネル型ＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６とはそれぞれカレントミラーを構成し、Ｎチャネル型ＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６には、Ｎチャネル型ＭＯＳトランジスタＮＭ１に流れる電流と等しい電流が流れるようにすることで電流制限が行われている。
【０００８】
また、リングオシレータの最終段のＣＭＯＳインバータＩＮＶ５の出力は、出力段のＣＭＯＳインバータＩＮＶ６のＰチャネル型ＭＯＳトランジスタＰＭ７とＮチャネル型ＭＯＳトランジスタＮＭ７のそれぞれのゲートに印加され、その前々段のＣＭＯＳインバータＩＮＶ３の出力は、このＣＭＯＳインバータＩＮＶ６のＰチャネル型ＭＯＳトランジスタＰＭ８とＮチャネル型ＭＯＳトランジスタＮＭ８のゲートにそれぞれに印加されている。
【０００９】
このようにＣＭＯＳインバータＩＮＶ３の出力を用いて、Ｐチャネル型ＭＯＳトランジスタＰＭ８とＮチャネル型ＭＯＳトランジスタＮＭ８を、Ｐチャネル型ＭＯＳトランジスタＰＭ７とＮチャネル型ＭＯＳトランジスタＮＭ７よりも早くスイッチングさせることで、ＣＭＯＳインバータＩＮＶ６の貫通電流をなくし、発振波形の整形を行っている。そして、ＣＭＯＳインバータＩＮＶ６の出力はさらにＣＭＯＳインバータＩＮＶ７の入力に印加されている。そして、このＣＭＯＳインバータＩＮＶ７の出力から発振クロック信号ＲＣＬＫが得られる。
【００１０】
なお、初段のＣＭＯＳインバータＩＮＶ１の出力に設けられたＰチャネル型ＭＯＳトランジスタＰＭ９、ＣＭＯＳインバータＩＮＶ１の電流経路に挿入されたＮチャネル型ＭＯＳトランジスタＮＭ９は、リセット信号ＳＲＥによって制御されたリセット用トランジスタである。
【００１１】
図４は、回路シミュレーションによる上記の発振回路の発振波形を示す図である。図４の（ａ）はＣＭＯＳインバータＩＮＶ３の出力であるノードＮ５の波形、（ｂ）は最終段のＣＭＯＳインバータＩＮＶ５の出力であるノードＮ７の波形、（ｃ）はＣＭＯＳインバータＩＮＶ７の出力である発振クロック信号ＲＣＬＫの波形をそれぞれ示している。また、図４の（ａ）の波形図において、Ｐチャネル型ＭＯＳトランジスタＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６のゲートであるノードＮ１の電位、Ｎチャネル型ＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６のゲートであるノードＮ２の電位を示している。カレントミラー電流制限回路を備えた発振回路は、例えば以下の特許文献１に記載されている。
【特許文献１】特開平８−１８６４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図３の発振回路によれば、カレントミラー電流制限回路１０により、ノードＮ１及びノードＮ２の電位を一定に制御することで、リングオシレータのＣＭＯＳインバータＩＮＶ１〜ＩＮＶ５に流れる電流を適切に制限している。
【００１３】
しかしながら、プロセスパラメータ等の変動やパターンレイアウトの影響によっては、ノードＮ１、ノードＮ２の電位のバランスが崩れるおそれがある。すると、ノードＮ１の電位が印加されるＰチャネル型ＭＯＳトランジスタＰＭ２〜ＰＭ６とノードＮ２の電位が印加されるＮチャネル型ＭＯＳトランジスタＮＭ２〜ＮＭ６の駆動能力比が変動してしまう。
【００１４】
そうすると、リングオシレータを構成するＣＭＯＳインバータＩＮＶ１〜ＩＮＶ５の出力が完全にＬｏｗレベル又はＨｉｇｈレベルにならない状態が生じ、発振サイクルを重ねる毎にその状態は悪化し、最終的にはあるＣＭＯＳインバータの出力が次段のＣＭＯＳインバータのしきい値を超えなくなり、リングオシレータの異常発振や発振停止を招いてしまう。
【００１５】
図５は、そのような発振の不具合を示す波形図である。図５の（ａ）はＣＭＯＳインバータＩＮＶ３の出力であるノードＮ５の波形、（ｂ）は最終段のＣＭＯＳインバータＩＮＶ５の出力であるノードＮ７の波形、（ｃ）はＣＭＯＳインバータＩＮＶ７の出力である発振クロック信号ＲＣＬＫの波形をそれぞれ示している。ノードＮ１の電位が僅かに上昇すると、Ｐチャネル型ＭＯＳトランジスタＰＭ２〜ＰＭ６のインピーダンスが高くなり、Ｎチャネル型ＭＯＳトランジスタＮＭ２〜ＮＭ６に比して駆動能力が低下する。
【００１６】
すると、図５の（ａ）に示すように、インバータＩＮＶ３の出力であるノードＮ５のＨｉｇｈレベルは、電源電位Ｖｄｄまで上がらなくなる。図５の（ｂ）に示す、インバータＩＮＶ５の出力であるノードＮ７のＨｉｇｈレベルも同様である。こうして、図５の（ｃ）に示すように、発振クロック信号ＲＣＬＫが停止してしまう。
【課題を解決するための手段】
【００１７】
本発明の発振回路は、上述した課題に鑑みてなされたものであり、奇数段のインバータが縦列に接続され最終段のインバータの出力が初段のインバータの入力に帰還されて成るリングオシレータと、前記複数のインバータに流れる電流を制限するためのカレントミラー電流制限回路と、前記最終段のインバータより偶数段前のインバータの出力に応じて、この最終段のインバータの出力が、電源電位又は接地電位までフルスイングするのを補助するための補助トランジスタとを備えることを特徴とするものである。
【発明の効果】
【００１８】
本発明によれば、カレントミラー電流制限回路を備えたリングオシレータ型の発振回路において、プロセスパラメータ等の変動やパターンレイアウトによって、カレントミラーのバランスが崩れた場合であっても、リングオシレータの異常発振や発振停止を防止することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施形態に係る発振回路について図面を参照しながら説明する。図１は、この発振回路の回路図である。この発振回路は、最終段のＣＭＯＳインバータＩＮＶ５より、２段前のＣＭＯＳインバータＩＮＶ３の出力に応じて、この最終段のＣＭＯＳインバータＩＮＶ５の出力が、電源電位Ｖｄｄまでフルスイングするのを補助するための第１の補助トランジスタＴ１、接地電位Ｖｓｓまでフルスイングするのを補助するための第２の補助トランジスタＴ２を備えている。他の回路構成は、図３の回路と同じである。
【００２０】
第１の補助トランジスタＴ１は、Ｐチャネル型ＭＯＳトランジスタで構成され、そのソースには電源電位Ｖｄｄが印加され、そのゲートにはＣＭＯＳインバータＩＮＶ３の出力が印加され、そのドレインは、前段のＣＭＯＳインバータＩＮＶ４の出力が印加されたＰチャネル型ＭＯＳトランジスタＰＭ１０のソースに接続されている。Ｐチャネル型ＭＯＳトランジスタＰＭ１０のソースは、カレントミラーを構成するＰチャネル型ＭＯＳトランジスタＰＭ６のドレインに接続されている。
【００２１】
また、第２の補助トランジスタＴ２は、Ｎチャネル型ＭＯＳトランジスタで構成され、そのソースには接地電位Ｖｓｓが印加され、そのゲートにはＣＭＯＳインバータＩＮＶ３の出力が印加され、そのドレインは、前段のＣＭＯＳインバータＩＮＶ４の出力が印加されたＮチャネル型ＭＯＳトランジスタＮＭ１０のソースに接続されている。Ｎチャネル型ＭＯＳトランジスタＮＭ１０のソースは、カレントミラーを構成するＮチャネル型ＭＯＳトランジスタＮＭ６のドレインに接続されている。
【００２２】
次に、この発振回路の動作を説明する。カレントミラー電流制限回路１０が正常に動作している時は、ノードＮ１の電位とノードＮ２の電位のバランスは保たれ、リングオシレータは正常に発振する。この時、ＣＭＯＳインバータＩＮＶ３の出力であるノードＮ５は電源電位Ｖｄｄと接地電位Ｖｓｓの間でフルスイングするので、第１及び第２の補助トランジスタＴ１，Ｔ２はリングオシレータの動作に特に影響を与えない。
【００２３】
一方、プロセスパラメータ等の変動やパターンレイアウトの影響によって、ノードＮ１が僅かに上昇した場合の動作について、図２のシミュレーション波形図を参照して説明する。この場合、Ｐチャネル型ＭＯＳトランジスタＰＭ２〜ＰＭ６のインピーダンスが高くなり、Ｎチャネル型ＭＯＳトランジスタＮＭ２〜ＮＭ６に比して駆動能力が低下する。すると、図２の（ａ）の波形に示すように、インバータＩＮＶ３の出力であるノードＮ５のＨｉｇｈレベルは、電源電位Ｖｄｄまで上がらなくなる。
【００２４】
しかしながら、この発振回路によれば、ノードＮ５の十分に上昇しきらないＨｉｇｈレベルを受けて、第１の補助トランジスタＴ１がオンすることで、ＣＭＯＳインバータＩＮＶ５のＰチャネル型ＭＯＳトランジスタＰＭ１０への電源電位Ｖｄｄが低インピーダンスで供給されるようになる。そのため、図２の（ｂ）の波形に示すように、このＣＭＯＳインバータＩＮＶ５の出力であるノードＮ７は、電源電位Ｖｄｄと接地電位Ｖｓｓの間でフルスイングするようになる。従って、図２の（ｃ）に示すように、ＣＭＯＳインバータＩＮＶ７から正常な発振クロック信号ＲＣＬＫを得ることができる。
【００２５】
一方、プロセスパラメータ等の変動やパターンレイアウトの影響によって、ノードＮ２が僅かに下降した場合には、逆に、Ｎチャネル型ＭＯＳトランジスタＮＭ２〜ＮＭ６のインピーダンスが高くなり、Ｐチャネル型ＭＯＳトランジスタＰＭ２〜ＰＭ６に比して駆動能力が低下する。すると、インバータＩＮＶ３の出力であるノードＮ５のＬｏｗレベルは、接地電位Ｖｓｓまで下がらなくなる。
【００２６】
しかしながら、この発振回路によれば、ノードＮ５の十分に下降しきらないＬｏｗレベルを受けて、第２の補助トランジスタＴ２がオンすることで、ＣＭＯＳインバータＩＮＶ５のＮチャネル型ＭＯＳトランジスタＮＭ１０への電接地位Ｖｓｓが低インピーダンスで供給されるようになる。そのため、このＣＭＯＳインバータＩＮＶ５の出力であるノードＮ７は、電源電位Ｖｄｄと接地電位Ｖｓｓの間でフルスイングするようになる。従って、この場合にも、ＣＭＯＳインバータＩＮＶ７から正常な発振クロック信号ＲＣＬＫを得ることができる。
【００２７】
なお、この実施形態によれば、リングオシレータを構成するＣＭＯＳインバータは５段であるが、これに限らず３段以上の奇数段であればよい。また、この実施形態によれば、第１の補助トランジスタＴ１のゲートには、最終段のＣＭＯＳインバータＩＮＶ５の前々段のＣＭＯＳインバータＩＮＶ３の出力が印加されているが、一般にはＣＭＯＳインバータの段数にもよるが、最終段のＣＭＯＳインバータＩＮＶ５の偶数段（２段、４段、・・・）前のＣＭＯＳインバータの出力を印加してもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係る発振回路の回路図である。
【図２】本発明の実施形態に係る発振回路の回路シミュレーションによる波形図である。
【図３】背景技術に係る発振回路の回路図である。
【図４】背景技術に係る発振回路の回路シミュレーションによる波形図である。
【図５】背景技術に係る発振回路の回路シミュレーションによる他の波形図である。
【符号の説明】
【００２９】
１０  カレントミラー電流制限回路      ２０  抵抗回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ＩＮＶ４，ＩＮＶ５  ＣＭＯＳインバータ
Ｔ１  第１の補助トランジスタ          Ｔ２  第２の補助トランジスタ
【図１】
2005184793.tif 000003
【図２】
2005184793.tif 000004
【図３】
2005184793.tif 000005
【図４】
2005184793.tif 000006
【図５】
2005184793.tif 000007