(57)【要約】【課題】共通の処理ブロックを設けたときに、より少ないビット数で制御し、制御を簡単にするとともにゲート数を削減し、低コスト化を図る。【解決手段】クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。前記２ビットの制御信号は、例えば“００”で圧縮、“０１”で伸張、“１１”で全てオフを示す。そこで、ＣＰＵ１２０からの指示によりデコーダ１２１から“００”が制御部１２２に出力された場合には、圧縮処理部１２３と共通処理部１２４にクロックＣＬＫＡ、ＣＬＫＣがそれぞれ供給され、両者が作動して画像データを圧縮し、セレクタ１２７側に送り、最終的にメモリ１３２に格納される。伸張の場合には逆の動作が実行される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ個のデータ処理ブロックを備えたデータ処理装置のデータ処理方法において、
前記ｎ個のデータ処理ブロックの１つを共通処理ブロックとし、ｎ個のデータ処理ブロックに対して（ｎ−１）ビットでクロックの停止制御を実行することを特徴とするデータ処理方法。
【請求項２】
前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、動作するデータ処理ブロックのグループにはクロックを供給し、動作しないデータ処理ブロックのグループにはクロックの供給を停止することを特徴とする請求項１記載のデータ処理方法。
【請求項３】
前記ｎ個のデータ処理ブロックの中で同時に動作するブロックと同時に動作しないグループの前記各ブロックをグループ分けし、同時に動作するデータ処理ブロックのグループにはクロックを供給し、同時に動作しないデータ処理ブロックのグループにはクロックの供給を停止することを特徴とする請求項１記載のデータ処理方法。
【請求項４】
ｎ個のデータ処理ブロックと、
前記ｎ個のデータ処理ブロックにｎ個のクロックを供給し、ｎ個のそれぞれのクロックを停止する電力制御モードを有するクロック制御部と、
を備えたデータ処理装置において、
前記ｎ個のうち１つを少なくとも他のブロックの１つと共通に構成し、前記クロック制御部が前記クロックのすべてを停止する電力制御モードを備えていることを特徴とするデータ処理装置。
【請求項５】
前記電力制御モードが、
前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、
動作するデータ処理ブロックのグループにはクロックを供給し、
動作しないデータ処理ブロックのグループにはクロックの供給を停止する電力制御モードを備えていることを特徴とする請求項４記載のデータ処理装置。
【請求項６】
前記電力制御モードが、
前記ｎ個のデータ処理ブロックの中で同時に動作するブロックと同時に動作しないグループの前記各ブロックをグループ分けし、
同時に動作するデータ処理ブロックのグループにはクロックを供給し、
同時に動作しないデータ処理ブロックのグループにはクロックの供給を停止する電力制御モードを備えていることを特徴とする請求項４記載のデータ処理装置。
【請求項７】
前記ｎが３であることを特徴とする請求項４ないし６のいずれか１項に記載のデータ処理装置。
【請求項８】
前記ｎ個のデータ処理ブロックが圧縮処理ブロックと、伸張処理ブロックと、圧縮処理と伸張処理で共通の処理を行う共通処理ブロックを含むことを特徴とする請求項４ないし６のいずれか１項に記載のデータ処理装置。
【請求項９】
請求項４ないし８のいずれか１項に記載のデータ処理装置を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたデータ、例えば画像データに対して所定の処理を施して出力するデータ処理方法、データ処理装置及び画像形成装置に係り、特に、複数のデータ処理ブロックを備え、各ブロック毎に異なる処理を行うデータ処理装置の省エネルギ、省資源化を意図したデータ処理方法、データ処理装置及び画像形成装置に関する。
【背景技術】
【０００２】
例えば、画像形成装置に使用される画像処理装置では、大量の画像データを処理することから入力された画像データを圧縮し、出力する際に伸張することが行われている。入力画像データがスキャナから読み込んだ画像データである場合には、スキャナで読み取ってデジタル信号に変換された画像データに対して可視画像として出力するための処理の画像処理を施し、画像処理された画像データを圧縮した記憶装置に格納する。そして、格納された画像データは画像出力するときに読み出され、伸張される。
【０００３】
このときの概念図を図５に示す。図は圧縮処理と伸張処理を行うＡＳＩＣ１００の概略構成を示すブロック図である。同図において、画像データに対して圧縮処理を行う圧縮処理ブロック１００Ａと、伸張処理を行う伸張処理ブロック１００Ｂは、１つのＡＳＩＣ１００上に設けられ、図示しないクロック制御部から動作用のクロックＣＬＫが各ブロック１００Ａ，１００Ｂに供給されている。このクロックは圧縮処理ブロック１００Ａ及び伸張処理ブロック１００Ｂにパラレルに供給されている。圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂは動作上は排他的な関係にあり、圧縮処理が実行されているときは、伸張処理は停止しており、伸張処理が実行されているときは圧縮処理は停止する。
【０００４】
しかし、図５から分かるように圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂには、同一のクロックＣＬＫが供給されている。このことは動作が停止したブロックにもクロックＣＬＫが供給されていることを示しており、省エネルギの点から見ると無駄なエネルギを消費していることになる。また、圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂには、共通の回路構成（共通の処理構成）を取る部分もあり、図５の構成では、同一のＡＳＩＣ１００に同一の回路構成が重複して形成されている部分があることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような点から図６に示すように圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び両者の共通処理を行う共通処理ブロック１００Ｃに分けて、ＡＳＩＣ１００の構成を簡素化することが行われている。すなわち、圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００Ｃの３つのブロックから処理ブロックを構成し、各処理ブロックにはクロック制御部１１０からそれぞれ独立してクロックＣＬＫを供給する。このように構成すると、共通処理部分が重複することはないのでその分ＡＳＩＣ１００の構成は簡単になる。
【０００６】
一方、このような構成の場合には、クロック制御部１１０には、３ビットの制御信号が入力され、動作が制御される。このときの信号の状態を図７に示す。この図では圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００ＣのクロックＣＬＫＡ、、ＣＬＫＢ、ＣＬＫＣのオンオフを制御する１ビットの信号と、その信号の組み合わせに基づいて実行される処理の状態を示す図である。この図からモード（Ｍｏｄｅ）０はＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣの全てが０であることから、圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００Ｃの各ブロックにはＣＬＫが供給されないので全てオフに、モード３はＣＬＫＢ、ＣＬＫＣが１でＣＬＫＡは０であることから、圧縮処理ブロックＡにはＣＬＫＡは供給されず、伸張処理ブロックＢ及び共通処理ブロックＣにＣＬＫＢ及びＣＬＫＣがそれぞれ供給されるので伸張処理に、モード５はＣＬＫＡ及びＣＬＫＣが共に１でＣＬＫＢが０であることから圧縮処理ブロックＡ及び共通処理ブロックＣにＣＬＫＡ及びＣＬＫＣが供給され、伸張処理ブロックＢにはＣＬＫＢが供給されないので圧縮処理に設定されたことを示す。
【０００７】
図７から図６のように共通処理ブロック１００Ｃを設け、ＡＳＩＣ１００の構成を簡略化したにもかかわらず、処理ブロックの選択は３ビットで行われ、しかも、そのうちの３つの組み合わせしか使用していないことが分かる。ここで、制御は３通りであり、２ビットあれば十分であることも理解できる。
【０００８】
そこで、本発明の目的は、共通の処理ブロックを設けたときに、より少ないビット数で制御し、制御を簡単にするとともにゲート数を削減し、低コスト化を図ることができるようにすることにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、第１の手段は、ｎ個のデータ処理ブロックを備えたデータ処理装置のデータ処理方法において、前記ｎ個のデータ処理ブロックの１つを共通処理ブロックとし、ｎ個のデータ処理ブロックに対して（ｎ−１）ビットでクロックの停止制御を実行することを特徴とする。
【００１０】
第２の手段は、第１の手段において、前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、動作するデータ処理ブロックのグループにはクロックを供給し、動作しないデータ処理ブロックのグループにはクロックの供給を停止することを特徴とする。
【００１１】
第３の手段は、第１の手段において、前記ｎ個のデータ処理ブロックの中で同時に動作するブロックと同時に動作しないグループの前記各ブロックをグループ分けし、同時に動作するデータ処理ブロックのグループにはクロックを供給し、同時に動作しないデータ処理ブロックのグループにはクロックの供給を停止することを特徴とする。
【００１２】
第４の手段は、ｎ個のデータ処理ブロックと、前記ｎ個のデータ処理ブロックにｎ個のクロックを供給し、ｎ個のそれぞれのクロックを停止する電力制御モードを有するクロック制御部とを備えたデータ処理装置において、前記ｎ個のうち１つを少なくとも他のブロックの１つと共通に構成し、前記クロック制御部が前記クロックのすべてを停止する電力制御モードを備えていることを特徴とする。
【００１３】
第５の手段は、第４の手段において、前記電力制御モードが、前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、動作するデータ処理ブロックのグループにはクロックを供給し、動作しないデータ処理ブロックのグループにはクロックの供給を停止する電力制御モードを備えていることを特徴とする。
【００１４】
第６の手段は、第４の手段において、前記電力制御モードが、前記ｎ個のデータ処理ブロックの中で同時に動作するブロックと同時に動作しないグループの前記各ブロックをグループ分けし、同時に動作するデータ処理ブロックのグループにはクロックを供給し、同時に動作しないデータ処理ブロックのグループにはクロックの供給を停止する電力制御モードを備えていることを特徴とする。
【００１５】
第７の手段は、第４ないし第６のいずれかの手段において、前記ｎが３であることを特徴とする。
【００１６】
第８の手段は、第４ないし第６のいずれかの手段において、前記ｎ個のデータ処理ブロックが圧縮処理ブロックと、伸張処理ブロックと、圧縮処理と伸張処理で共通の処理を行う共通処理ブロックを含むことを特徴とする。
【００１７】
第９の手段は、第４ないし第８のいずれかの手段に係るデータ処理装置を備えて画像形成装置を構成したことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、共通の処理ブロックを設けたときに、より少ないビット数で制御し、制御を簡単にするとともにゲート数を削減し、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について図面に基づいて説明する。
【００２０】
図１は本発明の実施形態に係る画像形成装置に備えられる画像処理装置の要部の構成を示すブロック図である。同図において画像処理装置は、ＣＰＵ１２０、デコーダ１２１、クロック制御部１２２、圧縮処理部１２３、共通処理部１２４、伸張処理部１２５、ＲＡＭ１２６、セレクタ１２７、第１及び第２のＤＭＡ（Direct Memory Access）１２８，１２９、アービタ１３０、メモリコントローラ１３１及びメモリ１３２から基本的に構成され、入力された画像データを圧縮処理部１２３で圧縮してメモリ１３２に格納し、画像出力する際にメモリ１３２から読み出して伸張し、図示しない画像形成処理部に渡すものである。
【００２１】
この実施形態では、クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理、伸張処理、あるいは無処理が設定され、前記処理に必要なクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを送る。デコーダ１２１はＣＰＵ１２０によって制御され、図示しない各制御ブロックにＣＰＵ１２０から制御信号をデコードして出力し、ＣＰＵ１２０の制御を可能とする。圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。
【００２２】
デコーダ１２１からクロック制御部１２２に出力される制御信号は、図２に示すように２ビットであり、例えば“００”で圧縮、“０１”で伸張、“１０”または“１１”で全てオフを示す。そこで、ＣＰＵ１２０からの指示によりデコーダ１２１から“００”が制御部１２２に出力された場合には、圧縮処理部１２３と共通処理部１２４にクロックＣＬＫＡ、ＣＬＫＣがそれぞれ供給され、両者が作動して図示しないインターフェイスから送られてくる画像データを圧縮し、セレクタ１２７側に送る。ＲＡＭ１２６は圧縮処理時あるいは後述の伸張処理時にデータバッファあるいは制御のためのデータ保持に使用される。
【００２３】
圧縮処理部１２３から出力された圧縮画像データはセレクタ１２７に入力され、このセレクタで第１あるいは第２のＤＭＡ１２８，１２９が選択され、アービタ１３０によって必要なデータの調停が行われ、メモリコントローラ１３１に入力され、メモリコントローラ１３１によりメモリ１３２へ圧縮データが格納される。格納されたデータのアドレスはメモリコントローラ１３１によって管理される。
【００２４】
一方、ＣＰＵ１２０からの指示によりデコーダ１２１から“０１”が制御部１２２に出力された場合には、伸張処理部１２５と共通処理部１２４にクロックＣＬＫＢ、ＣＬＫＣがそれぞれ供給され、両者が作動して伸張処理が実行される。伸張処理はメモリコントローラ１３１がメモリ１３２のアドレスを指定して、メモリ１３２に格納されていた必要な圧縮画像データを読み出し、アービタ１３０から第１あるいは第２のＤＭＡ１２８，１２９及びセレクタ１２７を介して伸張処理部１２５に入力する。セレクタ１２７はデコーダ１２１から選択信号によりアービタ１３０が送り出した第１あるいは第２のＤＭＡ１２８，１２９のいずれかを選択する。伸張処理部１２５では、伸張した８ビットの画像データを制御部１２２を介して画像形成処理部側に出力する。
【００２５】
圧縮処理と伸張処理は排他的な処理であり両者が同時に実行されることはなく、セレクタ１２７及びアービタ１３０の機能及び制御により回路内で圧縮データと伸張データが衝突を生じることなく処理が行われる。
【００２６】
また、圧縮処理も伸張処理も行わない場合には、デコーダ１２１から“１０”または“１１”を制御部１２２に出力すれば、いずれの処理部１２３，１２４，１２５にもクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣが供給されないので、いずれの処理も行われることはない。
【００２７】
このように構成すると、従来においては、前記図  に示したように３ビットで圧縮処理、伸張処理、何の処理も行わないという制御を行っていたものが、２ビットで同じ制御を行うことが可能になり、制御線及びゲート数を削減することができる。これにより、回路をさらに簡素化することが可能となる。
【００２８】
以下、本実施形態に係る画像形成装置について説明する。  
図３は図１に示した画像処理装置を備えた画像形成装置の一例を示す概略構成図である。自動原稿送り装置（以後ＡＤＦ）１にある原稿台２に原稿の画像面を上にして置かれた原稿束は、操作部３０上のスタートキーが押下されると、一番下の原稿から給送ローラ３、給送ベルト４によってコンタクトガラス６上の所定の位置に給送される。読み取りユニット５０によってコンタクトガラス６上の原稿の画像データを読み取り後、読み取りが終了した原稿は、給送ベルト４及び排送ローラ５によって排出される。さらに、原稿セット検知センサ７によって原稿台２に次の原稿があることを検知した場合、前原稿と同様にコンタクトガラス６上に給送される。給送ローラ３、給送ベルト４、排送ローラ５は搬送モータ２６によって駆動される。
【００２９】
第１トレイ８、第２トレイ９、第３トレイ１０に積載された転写紙は、各々第１給紙装置１１、第２給紙装置１２、第３給紙装置１３によって給紙され、縦搬送ユニット１４によって感光体１５に当接する位置まで搬送される。読み取りユニット５０によって読み込まれた画像データは、書き込みユニット５７からのレーザによって感光体１５に書き込まれ、現像ユニット２７を通過することによってトナー像が形成される。そして、転写紙は感光体１５の回転と等速で搬送ベルト１６によって搬送されながら、感光体１５上のトナー像が転写される。その後、定着ユニット１７にて画像を定着させ、排紙ユニット１８によって後処理装置のフィニシャ６０に排出される。
【００３０】
後処理装置のフィニシャ６０は、本体の排紙ローラ１９によって搬送された転写紙を、通常排紙ローラ６２方向と、ステープル処理部方向へに導くことができる。切り替え板６１を上に切り替えると、搬送ローラ６３を経由して通常排紙トレイ６４側に排紙し、切り替え板６１を下方向に切り替えると、搬送ローラ６５，６７を経由して、ステープル台６８に搬送することができる。
【００３１】
ステープル台６８に積載された転写紙は、一枚排紙されるごとに紙揃え用のジョガー６９によって、紙端面が揃えられ、一部のコピー完了と共にステープラ６６によって綴じられる。ステープラ６６で綴じられた転写紙群は自重によって、ステープル完了排紙トレイ７０に収納される。
【００３２】
一方、通常の排紙トレイ６４は前後に移動可能な排紙トレイである。前後に移動可能な排紙トレイ部６４は、原稿毎、あるいは、画像メモリによってソーティングされたコピー部毎に、前後に移動し、簡易的に排出されてくるコピー紙を仕分ける機能を有する。
【００３３】
転写紙の両面に画像を作像する場合は、各給紙トレイ８〜１０から給紙され作像された転写紙を排紙トレイ６４側に導かないで、経路切り替えの為の分岐爪４１を上側にセットすることにより、一旦両面給紙ユニット８０にストックする。その後、両面給紙ユニット８０にストックされた転写紙は再び感光体１５に作像されたトナー画像を転写するために、両面給紙ユニット８０から再給紙され、経路切り替えの為の分岐爪４１を下側にセットし、排紙トレイ６４に導く。この様に転写紙の両面に画像を作成する場合に両面給紙ユニット８０は使用される。
【００３４】
感光体１５、搬送ベルト１６、定着ユニット１７、排紙ユニット１８、現像ユニット２７はメインモータ２５によって駆動され、各給紙装置１１〜１３はメインモータ２５の駆動を各々給紙クラッチ２２〜２４によって伝達駆動される。縦搬送ユニット１４はメインモータ２５の駆動を中間クラッチ２１によって伝達駆動される。
【００３５】
図４はメインコントローラを中心に、制御装置を図示したものである。メインコントローラ２０は画像形成装置全体を制御する。メインコントローラ２０には、紙搬送等に必要なメインモータ２５、各種クラッチ２１〜２４が接続されている。また、オペレータに対する表示、オペレータからの機能設定入力制御を行う操作部３０、スキャナの制御、原稿画像を画像メモリに書き込む制御、画像メモリからの作像を行う制御等を行う画像処理ユニット（ＩＰＵ）４９、原稿自動送り装置（ＡＤＦ）１、等の分散制御装置が接続されている。前記表示は液晶ディスプレイ３１を介して行われ、オペレータからの機能設定入力はキー入力手段３２によって行われる。各分散制御装置とメインコントローラ２０は必要に応じて機械の状態、動作司令のやりとりを行っている。各分散制御装置が実行する制御プログラムは各分散制御装置内部のＲＯＭに格納されている。メインコントローラ２０にはＩＣカードスロット２７が接続されており、ＩＣカードスロット２７を介して、画像形成装置外部のＩＣカードに格納されている制御プログラムデータを分散制御装置内部のＲＯＭにダウンロードし、制御プログラムを変更することが可能である。なお、図１の画像処理装置はＩＰＵ４９に備えられる。
【００３６】
再び図３を用いて画像形成装置における画像読み取りから画像の書き込みまでの動作を説明する。
【００３７】
読み取りユニット５０は、原稿を載置するコンタクトガラス６と光学走査系で構成されており、光学走査系には、露光ランプ５１、第１ミラー５２、レンズ５３、ＣＣＤイメージセンサ５４等々で構成されている。露光ランプ５１及び第１ミラー５２は図示しない第１キャリッジ上に固定され、第２ミラー５５及び第３ミラー５６は図示しない第２キャリッジ上に固定されている。原稿像を読み取るときには、光路長が変わらないように、第１キャリッジと第２キャリッジとが２対１の相対速度で前述のように機械的に走査される。
【００３８】
この光学走査系は、図示しないスキャナ駆動モータにて駆動される。原稿画像は、ＣＣＤイメージセンサ５４によって読み取られ、電気信号に変換されて処理される。レンズ５３及びＣＣＤイメージセンサ５４を図７において左右方向に移動させることにより、画像倍率が変わる。すなわち、指定された倍率に対応してレンズ５３及びＣＣＤイメージセンサ５４の左右方向に位置が設定される。
【００３９】
書き込みユニット５７はレーザ出力ユニット５８、結像レンズ５９、ミラーで構成され、レーザ出力ユニット５８の内部には、レーザ光源であるレーザダイオード及びモータによって高速で定速回転する回転多面鏡（ポリゴンミラー）が備わっている。
【００４０】
レーザ出力ユニット５８より照射されるレーザ光は、定速回転するポリゴンミラーで偏向され、結像レンズ５９を通り、ミラーで折り返され、感光体１５面上に集光結像する。
【００４１】
偏向されたレーザ光は感光体１５が回転する方向と直行する方向（主走査方向）に露光走査され、後述する画像処理部のセレクタより出力された画像信号のライン単位の記録を行う。感光体１５の回転速度と記録密度に対応した所定の周期で主走査を繰り返すことによって、感光体面上に画像（静電潜像）が形成される。
【００４２】
上述のように、書き込みユニット５８から出力されるレーザ光が、画像作像系の感光体１５に照射される。図示しないが感光体１５の一端近傍のレーザビームを照射される位置に、主走査同期信号を発生するビームセンサが配置されている。
【００４３】
なお、上記実施形態では、画像処理の圧縮処理及び伸張処理を例に取り、３つのブロックに対して２ビットで制御する例であるが、４以上の処理ブロックがあり、そのうちの１つが共通処理を行う場合に拡張することも可能である。すなわち、ｎ個の処理ブロックがある場合に、１つの処理ブロックが共通であれば、（ｎ−１）ビットで動作の制御を行うことができる。
【００４４】
以上のように本実施形態によれば、共通処理ブロックを設けて３つのブロックを制御する際に、３−１＝２ビットで制御することができ、その分制御線の数とゲートの数を削減することが可能となり、回路をより簡素化することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。
【図２】図１の制御部での処理を選択する２ビットの信号の状態を示す図である。
【図３】図１に示した画像処理装置を備えた本発明の実施形態に係る画像形成装置の一例を示す概略構成図である。
【図４】メインコントローラを中心にして構成された制御装置の概略構成を示すブロック図である。
【図５】圧縮処理と伸張処理を行うＡＳＩＣの従来構成を示すブロック図である。
【図６】圧縮処理部、伸張処理部及び共通処理部を設けたときのＡＳＩＣの従来構成を示すブロック図である。
【図７】クロック制御部に出力される３ビットの信号の状態を処理との関係を示す図である。
【符号の説明】
【００４６】
１００  ＡＳＩＣ
１２０  ＣＰＵ
１２１  デコーダ
１２２  クロック制御部
１２３  圧縮処理部
１２４  共通処理部
１２５  伸張処理部
１２６  ＲＡＭ
１２７  セレクタ
１２８，１２９  ＤＭＡ
１３０  アービタ
１３１  メモリコントローラ
１３２  メモリ
【図１】
2005268934.tif 000003
【図２】
2005268934.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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