(57)【要約】【課題】ＩＣ検査の効率向上、ＬＳＩテスタのハードウェアの複雑化防止および検査コストの削減を図る。【解決手段】従来、パッケージング後のＩＣにおける、アナログインタフェース関連の回路等の検査に用いられていた検査補助装置（ＢＯＳＴユニット）を半導体ウェハ２０内に組み込む。複数のＩＣチップ２２ａ〜２２ｆと半導体ウェハ２０内に組み込まれた検査補助装置（組み込みＢＯＳＴユニット）２４は、配線Ｌで電気的に接続されており、時分割方式あるいは同時方式にて検査が実行される。測定機としての検査補助装置２４の精度を保障するために、ＩＣチップの検査を行う前に、必要に応じて検査補助装置２４自体のトリミング等を実施する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップと、前記複数の半導体チップの検査を行う、少なくとも一つのＢＯＳＴ（Built Off Self Test）用の検査補助装置とを備える半導体ウェハ。
【請求項２】
請求項１記載の半導体ウェハであって、
前記半導体チップは、アナログ信号の入出力インタフェース回路を搭載しており、前記検査補助装置は、前記半導体チップに搭載される前記アナログ信号の入出力インタフェース回路の検査を補助する半導体ウェハ。
【請求項３】
請求項１または請求項２記載の半導体ウェハであって、
前記検査補助装置は、前記複数の半導体チップの検査に共通に用いられる、アナログ信号の入出力インタフェース回路を備え、前記半導体ウェハには、前記複数の半導体チップの少なくとも一つを選択的に前記検査補助装置に接続するためのスイッチ手段が、前記複数の半導体チップの各々毎に設けられており、前記スイッチ手段の制御により、前記複数の半導体チップの各々を順次、検査する半導体ウェハ。
【請求項４】
請求項１または請求項２記載の半導体ウェハであって、
前記検査補助装置は、前記複数の半導体チップの各々に対応した入出力インタフェース回路を備え、これらの入出力インタフェース回路の各々を介して、前記複数の半導体チップの各々への信号出力、または前記複数の半導体チップの各々からの信号の取り込みを一括して行う半導体ウェハ。
【請求項５】
請求項３または請求項４のいずれかに記載の半導体ウェハであって、
前記複数の半導体チップの各々は、前記検査補助装置の周囲において、かつ、前記検査補助装置から前記複数の半導体チップの各々に至る各配線の長さのばらつきが抑制されるように配置される半導体ウェハ。
【請求項６】
請求項３から請求項５のいずれか一項記載の半導体ウェハであって、
一枚の半導体ウェハ上に、複数の前記検査補助装置が設けられる半導体ウェハ。
【請求項７】
請求項６記載の半導体ウェハであって、
前記一枚の半導体ウェハのスクライブ領域に、前記複数の検査補助装置の少なくとも一つが設けられる半導体ウェハ。
【請求項８】
請求項１から請求項７のいずれか一項記載の半導体ウェハであって、
前記検査補助装置は、測定機としての機能を維持するためのトリミング手段を備える半導体ウェハ。
【請求項９】
請求項８記載の半導体ウェハであって、
前記検査補助装置における前記トリミング手段によるトリミングができない場合、あるいはトリミングが不成功の場合に、その検査補助装置に代替して使用するための予備の検査補助装置を備える半導体ウェハ。
【請求項１０】
請求項１から請求項９のいずれか一項記載の半導体ウェハに形成されている前記複数の半導体チップの電気特性を検査する半導体装置の検査方法であって、
ＬＳＩテスタのプローブ針を、半導体ウェハ上の前記検査補助装置および検査対象の前記半導体チップに電気的に接続し、前記ＬＳＩテスタから、検査に必要な情報または信号を前記検査補助装置に与えるステップと、
前記検査補助装置が、前記複数の半導体チップの各々に信号を供給し、その結果として各半導体チップから出力される信号を受信し、受信した信号をメモリに蓄積し、その蓄積された信号に基づく検査の判定結果、または前記メモリに蓄積された前記信号自体を、前記プローブ針を介して前記ＬＳＩテスタに送るステップと、を含む半導体装置の検査方法。
【請求項１１】
請求項１０記載の半導体装置の検査方法を実施するための、前記半導体ウェハ上の前記検査補助装置および検査対象である前記半導体チップに直接に接触する複数のプローブ針を備える検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ、半導体装置の検査方法および検査装置に関する。
【背景技術】
【０００２】
複雑なＩＣの検査をＬＳＩテスタのみで行おうとすると、ＬＳＩテスタの負担が重くなる。そこで、検査補助装置を利用することで、ＬＳＩテスタの負担を軽減する手法が用いられている。検査補助装置を用いる検査方式としては、ＢＩＳＴ（Built In Self Test：組み込み自己テスト）と、ＢＯＳＴ（Built Off Self Test：外部自己テスト）とがあり、ＢＩＳＴは、主として、メモリやマイクロプロセッサなどのデジタルＩＣの検査に用いられている。一方、例えば、アナログ／デジタル混在ＩＣに搭載されるアナログ入出力インタフェース回路（Ａ／Ｄ変換器、Ｄ／Ａ変換器、高周波増幅アンプ等を含む）の検査は、デジタル信号に比べて取り扱いが困難なアナログ信号の処理を伴うものであるため、半導体ウェハからＩＣチップを切り出し、パッケージングした後に（あるいは、ベアチップ状態で）、ＢＯＳＴを利用して行われる。ＢＯＳＴ方式の検査を行う検査補助装置（以下、ＢＯＳＴユニットという）は、ＬＳＩテスタに内蔵される場合もあるが、テスタのハードウェアのコスト削減、テスト時間削減、ノイズ削減等の目的で、評価治具（テストボード）上に搭載される場合が多い。
【０００３】
図１１はＢＯＳＴ用の検査装置の構成を示す図である。図示されるように、ＬＳＩテスタ１０１上に評価治具１０２が設けられ、評価治具１０２上にＢＯＳＴユニット（検査補助装置）１０４が搭載される。ＢＯＳＴユニット（検査補助装置）１０４は、信号線１１０を介して検査対象であるＩＣ（ここでは、アナログ／デジタル混在ＩＣとする）１０３に接続される。
【０００４】
ＩＣ１０３に内蔵されるＤ／Ａ変換器の検査を行う場合を考えると、ＢＯＳＴユニット（検査補助装置）１０４から検査用のアナログ信号を与え、この結果としてＩＣ１０３から出力される信号をＢＯＳＴユニット１０４に取り込み、取り込まれた信号を、ＢＯＳＴユニット１０４に内蔵されるＡ／Ｄ変換器（デジタイザ）によりデジタル信号化した後、直線性を検査する。そして、検査結果（ＰＡＳＳ／ＦＡＩＬ）を、ＬＳＩテスタ１０１に送る。ＢＯＳＴを用いた、パッケージング後のＩＣの検査方法、およびその方法に用いられるソケット等については、特許文献１に記載されている。
【０００５】
【特許文献１】特開２００１−１８３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＢＯＳＴユニットを用いたＩＣの検査は、半導体ウェハからＩＣチップを切り出し、パッケージングした後に（あるいは、ベアチップ状態で）行われるため、複数のＩＣを一括して検査することができない。また、ダイシングやパッケージングの後に、ＢＯＳＴユニットを用いた検査を行った結果として、例えば、アナログインタフェース関連の回路の不具合が発見された場合には、そのＩＣを不良品として廃棄することになり、結局、ＩＣ製造の後工程の処理が無駄になってしまう。また、ＬＳＩテスタと検査対象のＩＣとの間には、ＢＯＳＴユニット（すなわち、評価治具等）が介在するため、検査に関するアナログ信号が歪んだり、ノイズの影響を受ける場合もあり得る。また、検査効率（および検査精度）を向上させようとすると、ＬＳＩテスタのハードウエアが複雑化し、コストの上昇を招きやすい。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、ＩＣ検査の効率向上、ＬＳＩテスタのハードウェアの複雑化防止、検査コストの削減、ノイズの影響の低減等を図ることができる半導体ウエハ、半導体装置の検査方法および検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体ウエハは、複数の半導体チップと、前記複数の半導体チップの検査を行う少なくとも一つのＢＯＳＴ（Built Off Self Test）用の検査補助装置とを備える。ＢＯＳＴユニット（検査補助装置）を半導体ウェハ上に組み込むこと（つまり、ＢＯＳＴユニットのＢＩＳＴ化）により、半導体ウェハの状態で、複数のＩＣチップについて、アナログ入出力インタフェースに関連する回路の検査を実施することができ、前工程の段階で良品／不良品の選別を行うことができ、したがって、検査効率が格段に向上する。また、ＬＳＩテスタは、半導体ウェハに組み込まれたＢＯＳＴユニット（以下、組み込みＢＯＳＴユニットという）に検査に必要な情報等を与え、また、検査結果を受け取ればよく、ＬＳＩテスタのハードウェアの複雑化防止、検査コストの削減を図ることができる。また、ＬＳＩテスタと半導体ウェハ上の回路とが直接に接続され、評価治具等が介在しないため、アナログ信号の歪みやノイズを抑制することができる。また、近年の半導体ウェハの大口径化に伴い、一枚のウェハ上における歩留まりのばらつきが顕在化することも予想されるが、本発明の半導体ウェハを用いれば、不良品が半導体ウェハ上のどの位置に発生し易いかといった情報も容易に取得でき、このようにして取得された情報を、製造装置の動作条件や半導体製造プロセスの条件の改善に役立てることもできる。
【０００９】
また、本発明の半導体ウェハの一態様は、前記半導体チップは、アナログ信号の入出力インタフェース回路を搭載しており、前記検査補助装置は、前記半導体チップに搭載される前記アナログ信号の入出力インタフェース回路の検査を補助する。これにより、デジタル回路に比べ、検査がむずかしいアナログインタフェース関連の回路の検査をウェハ状態で行うことができ、したがって、検査の効率化が達成される。
【００１０】
また、本発明の半導体ウェハの他の態様は、前記複数の半導体チップの検査に共通に用いられる、アナログ信号の入出力インタフェース回路を備えると共に、前記半導体ウェハには、前記複数の半導体チップの少なくとも一つを選択的に前記検査補助装置に接続するためのスイッチ手段が、前記複数の半導体チップの各々毎に設けられており、前記スイッチ手段の制御により、前記複数の半導体チップの各々を順次、検査する。これにより、一つの検査補助装置（組み込みＢＯＳＴユニット）を複数のＩＣチップに順次、接続して試験を行うことができる。
【００１１】
また、本発明の半導体ウェハの他の態様では、前記検査補助装置は、前記複数の半導体チップの各々に対応した入出力インタフェース回路を備え、これらの入出力インタフェース回路の各々を介して、前記複数の半導体チップの各々への信号出力、または前記複数の半導体チップの各々からの信号の取り込みを一括して行う。これにより、一つの検査補助装置（組み込みＢＯＳＴユニット）を複数のＩＣチップに同時に接続して、一括して検査を行うことができる。したがって、検査効率が格段に向上する。
【００１２】
また、本発明の半導体ウェハの他の態様では、前記複数の半導体チップの各々を、前記検査補助装置の周囲において、かつ、前記検査補助装置から前記複数の半導体チップの各々に至る各配線の長さのばらつきが抑制されるように配置する。一つの検査補助装置（組み込みＢＯＳＴユニット）と複数のＩＣチップの半導体ウェハ上における配置を工夫することにより、信号経路の長さのばらつきが許容範囲内に抑えられる。これにより、信号（特に、アナログ信号）の減衰、歪み、ノイズ等に関する各ＩＣチップ間におけるばらつきを抑制することができる。このことは、所望の検査精度の実現に寄与する。
【００１３】
また、本発明の半導体ウェハの他の態様では、一枚の半導体ウェハ上に、複数の前記検査補助装置が設けられる。一枚の半導体ウェハに複数の検査補助装置（組み込みＢＯＳＴユニット）を配置し、各検査補助装置が分担して検査を行うことで、無理なく、効率的に検査を行うことができる。
【００１４】
また、本発明の半導体ウェハの他の態様では、前記一枚の半導体ウェハのスクライブ領域に、前記複数の検査補助装置の少なくとも一つが設けらる。検査補助装置（組み込みＢＯＳＴユニット）は、ウェハ段階での検査が終了した後は不要である点に着目し、半導体ウェハ上の空き領域であるスクライブ領域に検査補助装置を設けることで、デッドスペースを有効活用することができる。これにより、半導体ウェハから取得することができるＩＣチップの数（歩留まり）の減少を防止することができる。
【００１５】
また、本発明の半導体ウェハの他の態様では、前記検査補助装置は、測定機としての機能を維持するためのトリミング手段を備える。正確な検査を行うためには、まず、測定機としての検査補助装置自体の精度が保障されていなければならない。例えば、ＩＣチップに搭載されるアナログインタフェース回路の検査を行う場合には、半導体ウェハ上に形成される検査補助装置（組み込みＢＯＳＴユニット）に搭載されるＡ／Ｄ変換器またはＤ／Ａ変換器自体の精度が保障されることが条件となることから、検査に先立ち、検査補助装置の内部のＡ／Ｄ変換器やＤ／Ａ変換器等をトリミング（キャリブレーション）できるようにしたものである。これにより、半導体ウェハ上に形成された検査補助装置の素子の特性ばらつきを電気的に校正することができ、したがって、検査精度の低下を防止することができる。
【００１６】
また、本発明の半導体ウェハの他の態様では、前記検査補助装置における前記トリミング手段によるトリミングができない場合、あるいはトリミングが不成功の場合に、その検査補助装置に代替して使用するための予備の検査補助装置を、さらに備える。これにより、検査補助装置のトリミングが不能、不調に終わった場合でも、予備の検査補助装置に切り替え、その予備の検査補助装置をトリミングして使用することができる。すなわち、検査補助装置の冗長性が高められる。したがって、一つの検査補助装置が壊れてしまったような場合でも、ＩＣチップの検査ができなくなるといった事態が生じない。
【００１７】
本発明の半導体装置の検査方法は、ＬＳＩテスタのプローブ針を、半導体ウェハ上の前記検査補助装置および検査対象の前記半導体チップに電気的に接続し、前記ＬＳＩテスタから、検査に必要な情報または信号を前記検査補助装置に与えるステップと、前記検査補助装置が、前記複数の半導体チップの各々に信号を供給し、その結果として各半導体チップから出力される信号を受信し、受信した信号をメモリに蓄積し、その蓄積された信号に基づく検査の判定結果、または前記メモリに蓄積された前記信号自体を、前記プローブ針を介して前記ＬＳＩテスタに送るステップとを含む。これにより、ＬＳＩテスタを半導体ウェハにダイレクトに接続して、複数のＩＣチップの検査（特に、アナログインタフェース関連の検査）を効率的に行う新規な半導体装置の検査方法が実現される。
【００１８】
また、本発明のＬＳＩテスタは、本発明の半導体装置の検査方法を実施するための、前記一枚の半導体ウェハ上の前記検査補助装置および検査対象の前記半導体チップに直接に接触する複数のプローブ針を備える。これにより、半導体ウェハ上の複数のＩＣチップに、直接かつ同時にコンタクトするためのプローブ針を有する新規なＬＳＩテスタが実現される。検査の基礎となるデータ収集または良否判定等は、半導体ウェハ上に設けられた検査補助装置が行うため、ＬＳＩテスタの負担が軽減される。したがって、大口径ウェハ用のＬＳＩテスタであっても、コスト上昇を抑制することができる。
【発明の効果】
【００１９】
本発明によれば、ＢＯＳＴ用の検査補助装置（ＢＯＳＴユニット）の半導体ウェハへの組み込みにより、半導体ウェハの状態で、複数のＩＣチップについての、アナログ入出力インタフェースに関連する回路等の検査を実施することができ、したがって、前工程の段階で良品／不良品の選別を行うことができ、検査効率が格段に向上する。また、検査補助装置とＩＣチップとの相対的な位置関係を工夫したり、検査補助装置の内部回路のトリミング（キャリブレーション）や予備回路への切替を実施することで、検査精度を保障することができる。また、ＬＳＩテスタは、組み込みＢＯＳＴユニットに対して検査に必要な情報を与え、また、検査結果を受け取ればよく、ＬＳＩテスタのハードウェアの複雑化防止、検査コストの削減を図ることができる。また、ＬＳＩテスタと半導体ウェハ上の回路とが直接に接続され、評価治具等が介在しないため、アナログ信号の歪みやノイズを抑制することができる。また、近年の半導体ウェハの大口径化に伴い、一枚のウェハ上における歩留まりのばらつきが顕在化することも予想されるが、本発明の半導体ウェハを用いれば、不良品が半導体ウェハ上のどの位置に発生し易いかといった情報も取得でき、このようにして取得された情報を、製造装置の動作条件や半導体製造プロセスの条件の改善に役立てることもできる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１は、ＬＳＩテスタのウェハ載置台に載置された半導体ウェハにおける、ＩＣチップと検査補助装置の配置および接続関係を示す図である。図示されるように、半導体ウェハ２０は、位置決め板１０により位置決めされて載置されている。
【００２１】
半導体ウェハ２０には、被検査対象である複数のＩＣチップ２２ａ〜２２ｆと、検査補助装置（組み込みＢＯＳＴユニット）２４と、が形成されており、各ＩＣチップ２２ａ〜２２ｆと検査補助装置２４は、配線Ｌで電気的に接続されている。なお、「ＩＣチップ」という用語は、一般には、ダイシングにより個別化された半導体チップのことをいうが、本明細書では、説明の便宜上、半導体ウェハに形成されているダイシング前の各半導体装置も、ＩＣチップということにする。
【００２２】
検査補助装置２４は、各ＩＣチップ２２ａ〜２２ｆに搭載されているアナログ入出力インタフェース回路関連の回路（Ａ／Ｄ変換器、Ｄ／Ａ変換器、高周波アンプ等）の検査の他、各種のデジタル回路の検査（例えば、ＬＳＩテスタの動作クロックの周波数を越える高速クロックによる回路検査等）を行うこともできる。ただし、以下の説明では、特に重要な、アナログ入出力インタフェース関連の回路についての検査を行う場合について説明する。
【００２３】
各ＩＣチップ２２ａ〜２２ｆに搭載されているＡ／Ｄ変換器やＤ／Ａ変換器の検査を、一つの検査補助装置２４で行う方法としては、ＩＣチップ２２ａ〜２２ｆを選択的に検査補助装置２４に接続して、順次、検査していく方法（順次検査方式）と、各ＩＣチップ２２ａ〜２２ｆについて、並列に検査を行う方法（同時検査方式）とがある。
【００２４】
図２は、各ＩＣチップを順次、検査する方式を実現するための構成を説明するための図である。図２では、説明の便宜上、２つのＩＣチップ２２ｄ、２２ｅのみを描いてある。図示されるように、ＩＣチップ２２ｄ、２２ｅは各々、接続端子（接続パッド）Ｔ１〜Ｔ３、Ｔ７〜Ｔ９を備える。ここでは、接続端子Ｔ２、Ｔ８は、各ＩＣチップ２２ｄ、２２ｅに搭載されるＤ／Ａ変換器（図２では不図示）の検査用のパッドであるとする。
【００２５】
各接続端子Ｔ２、Ｔ８と検査補助装置（組み込みＢＯＳＴユニット）２４との間には、検査対象のＩＣチップを選択するためのスイッチ手段（例えば、ＭＯＳトランジスタを用いたトランスファーゲートからなる）２９ａ、２９ｃが介在している。スイッチ手段２９ａ、２９ｃの開閉を、隣に位置する接続端子Ｔ１、Ｔ７を介して制御する（例えば、ＬＳＩテスタに内蔵されるプローブカードのプローブ針を接続端子Ｔ１、Ｔ７に接触させて電源電圧（ＶＤＤ）を供給すると、これによってスイッチ手段２９ａ、２９ｃが閉じるようにする）ことで、一つのＩＣチップのみを検査補助装置２４に接続することができる。このようにして、スイッチ手段を順次、切り替えていくことで、各ＩＣチップを時分割で検査することができる。
【００２６】
図３は、検査補助装置（組み込みＢＯＳＴユニット）を備える半導体ウェハにおける主要な回路構成、および半導体ウェハとプローバ（ＬＳＩテスタ）との接続関係を示す回路図である。図３において、図１、図２の各部と同じ部分には、同じ参照符号を付して説明する。図３に示されるように、半導体ウェハ２０には、ＩＣチップ（ここでは、アナログ／デジタル混在ＩＣとする）２２ｄ、２２ｅと、検査補助装置（組み込みＢＯＳＴユニット）２４と、が形成されている。
【００２７】
ＩＣチップ（２２ｄ、２２ｅ）および検査補助装置（組み込みＢＯＳＴユニット）２４には、プローバ（ＬＳＩテスタであり、プローブカード２１０を内蔵する）２１０のプローブ針Ｐ１〜Ｐ７（Ｐ１、Ｐ２、Ｐ６、Ｐ７は太い実線で示され、Ｐ３、Ｐ４は、太い点線で示されている）が接触する。
【００２８】
検査補助装置（組み込みＢＯＳＴユニット）２４は、プローバ２００からの指示を受け、ＩＣチップ２２ｄ、２２ｅに搭載されるアナログ入出力インタフェース回路としてのＡ／Ｄ変換器２５ａ、２５ｂおよびＤ／Ａ変換器２３ａ、２３ｂの特性（主に直線性）の検査を実施する。
【００２９】
検査補助装置（組み込みＢＯＳＴユニット）２４は、トリミング機能付Ａ／Ｄ変換器３０と、トリミング機能付Ｄ／Ａ変換器３２と、各回路の動作を統括的に制御する制御回路３４と、測定データメモリ３６と、データ出力回路３８と、判定部４０とを備える。
【００３０】
Ａ／Ｄ変換器３０やＤ／Ａ変換器３２にトリミング機能（キャリブレーション機能）を付加しているのは、半導体ウェハ上に形成された回路素子の特性のばらつきにより、各変換器３０、３２の性能が低下する場合があることを考慮し、ＩＣチップ２２ｄ、２２ｅの検査に先立ち、まず、検査補助装置２４内部の各変換器３０、３２の校正を行えるようにするためである。
【００３１】
すなわち、検査補助装置（組み込みＢＯＳＴユニット）２４は測定機として機能するため、絶対的な特性、精度が保障される必要がある。しかし、半導体ウェハ２０上に形成されたままの検査補助装置２４は、特性に不具合がある可能性がある。このため、ＩＣチップを検査する前に、検査補助装置の特性を測定し、必要に応じトリミングを行うことで、絶対的な特性を保障するものである。
【００３２】
なお、トリミング機能付Ａ／Ｄ変換器３０ならびにトリミング機能付Ｄ／Ａ変換器３２の具体的な回路構成とトリミング動作については、図４、図５を参照して、後に説明する。また、図３中、参照符号２９ａ〜２９ｄは、検査対象のＩＣチップを切り替えるためのスイッチ手段である。なお、スイッチ手段２９ａは、トランスファーゲートからなるスイッチＳＷ１、ＳＷ２を備える。同様に、スイッチ手段２９ｂはスイッチＳＷ３、ＳＷ４を備え、スイッチ手段２９ｃはスイッチＳＷ５、ＳＷ６を備え、スイッチ手段２９ｄはスイッチＳＷ７、ＳＷ８を備える。
【００３３】
スイッチ手段２９ａ〜２９ｄ（スイッチＳＷ１〜ＳＷ８）は、プルダウントランジスタ２７ａ〜２７ｄ（図中、ＰＴＲと記載される）によって駆動される。例えば、ＩＣチップ２２ｄに搭載されるＤ／Ａ変換器２３ａの検査をするときは、プローバ２００に内蔵されるプローバ２１０のプローブ針Ｐ１をＩＣチップ２２ｄの接続端子Ｔ１に接続し、プローブ針Ｐ１より電源電圧（ＶＤＤ）を供給する。
【００３４】
これにより、ＩＣチップ２２ｄのＤ／Ａ変換器２３ａが動作可能状態となり、同時に、プルダウントランジスタ（ＰＴＲ）２７ａがオンしてスイッチ手段２９ａが駆動され、スイッチ手段２９ａに含まれるスイッチＳＷ１およびＳＷ２が閉じる。これにより、Ｄ／Ａ変換器２３ａは、検査補助装置（組み込みＢＯＳＴ回路）に接続され、検査可能状態となる。同様に、Ａ／Ｄ変換器２５ａを検査するときは、スイッチ手段２９ｂに含まれるスイッチＳＷ３、ＳＷ４が閉じる。ＩＣチップ２２ｅに搭載されるＤ／Ａ変換器２３ｂ、Ａ／Ｄ変換器２５ｂの検査を行う場合も同様である。図３中、Ｔ１〜Ｔ１９は接続端子を示し、Ｌ１〜Ｌ８は、ＩＣチップ（２２ｄ、２２ｅ）と検査補助装置（組み込みＢＯＳＴユニット）２４とを電気的に接続するための配線を示す。
【００３５】
次に、検査補助装置（組み込みＢＯＳＴユニット）２４に内蔵されるトリミング機能付Ａ／Ｄ変換器３０、トリミング機能付Ｄ／Ａ変換器３２の構成について、図４，図５を参照して説明する。図４は、トリミング機能付Ａ／Ｄ変換器の構成を示すブロック図である。このＡ／Ｄ変換器は逐次比較型Ａ／Ｄ変換器である。図示されるように、トリミング機能付Ａ／Ｄ変換器３０は、セレクタ５０と、複数のコンパレータＣＭＰ（１）〜ＣＭＰ（ｎ）と、これらのコンパレータに供給する基準電圧を発生させるための抵抗Ｒ１〜Ｒｎと、エンコーダ５２と、ラッチ５４と、誤差検出回路５６と、制御回路５８と、基準電圧選択回路６０と、を備える。
【００３６】
基準電圧選択回路６０は、出力電圧を変化させることができる可変電圧源であり、制御回路５８からの指示を受け、予め設定されている、入力信号Ｖref1の近傍の電圧（複数の電圧）を随時、選択して出力する。基準電圧選択回路６０の出力電圧が変化すると、複数のコンパレータＣＭＰ（１）〜ＣＭＰ（ｎ）の各々に供給される基準電圧が変化し、この結果、Ａ／Ｄ変換出力の微調整がなされる。
【００３７】
セレクタ５０は、正規のアナログ入力信号と、校正用の基準信号Ｖref1を、選択的に複数のコンパレータＣＭＰ（１）〜ＣＭＰ（ｎ）に与える働きをする。トリミング（校正）モードでは、校正用の基準信号Ｖref1が選択される。セレクタ５０の動作は、制御回路５８により制御される。
【００３８】
エンコーダ５２が、複数のコンパレータＣＭＰ（１）〜ＣＭＰ（ｎ）の各出力信号をエンコードし、これにより、Ａ／Ｄ変換されたデジタル信号が得られる。誤差検出回路５６は、トリミング（校正）モード時において、Ａ／Ｄ変換の誤差を検出する。制御回路５８は、検出された誤差を低減すべく、基準電圧選択回路６０に、予め設定されている、入力信号Ｖref1の近傍の電圧の逐次出力を指示する。
【００３９】
基準電圧源６０の出力電圧が変化すると、複数のコンパレータＣＭＰ（１）〜ＣＭＰ（ｎ）の各々に供給される基準電圧が変化し、この結果、Ａ／Ｄ変換出力の微調整がなされる。そして、Ａ／Ｄ変換出力の微調整がなされる毎に、誤差検出回路５６が誤差を検出し、制御回路５８は、検出された誤差をウオッチングしながら、校正ループを回してトリミングを進めていき、最終的に、変換誤差が最も小さくなる、基準電圧選択回路６０の出力電圧を決定する。このようにして、Ａ／Ｄ変換器のトリミングがなされる。
【００４０】
図５は、トリミング機能付Ｄ／Ａ変換器の構成を示すブロック図である。このＤ／Ａ変換器は逐次比較型Ｄ／Ａ変換器である。図示されるように、トリミング機能付Ｄ／Ａ変換器３２は、デコーダ６０と、ラダー抵抗（Ｒ１〜Ｒｎ）と、スイッチ手段６２（トランスファースゲートＭ１〜Ｍｎを備える）と、トリミング用抵抗（ＲＣ１〜ＲＣ４）およびトリミング用スイッチ手段６４（スイッチＳＷ１０〜ＳＷ１３を備える）と、プルダウン抵抗ＲＳと、誤差検出回路６６と、セレクタ６８と、トリミング制御回路７０とを備える。
【００４１】
セレクタ６８は、通常モード（すなわち、ＩＣチップの検査モードである）とトリミング（キャリブレーション）モードを切り換える働きをし、その動作は、切換信号により制御される。トリミングモードのとき、セレクタ６８は、誤差検出回路６６の出力信号をトリミング制御回路７０に供給し、通常モードのときは、スイッチ手段６４から出力されるＤ／Ａ変換出力を、検査対象のＩＣチップ２２ｄに搭載されるＡ／Ｄ変換器２５ａに与える。
【００４２】
デコーダ６０は、データ出力回路３８から出力されるデータＤinをデコードし、そのデコード出力により、スイッチ手段６２の各スイッチＭ１〜Ｍｎの開閉を制御する。これにより、Ｄ／Ａ変換出力が得られる。
【００４３】
トリミング用抵抗（ＲＣ１〜ＲＣ４）は、電圧降下量を調整するための抵抗であり、４つのスイッチ（ＳＷ１０〜ＳＷ１３）のどれを選択するかにより、電圧降下量が決定される。スイッチ（ＳＷ１０〜ＳＷ１３）の開閉は、トリミング制御回路７０により制御される。トリミングモード時には、誤差検出回路６６により変換誤差が検出され、検出された誤差量がセレクタ６８を介してトリミング制御回路７０に送られる。トリミング制御回路７０は、誤差が低減されるように、スイッチ（ＳＷ１０〜ＳＷ１３）の開閉を制御する。このようにして、Ｄ／Ａ変換器３２のトリミングがなされる。
【００４４】
次に、図３に戻り、検査補助装置（組み込みＢＯＳＴユニット）２４を用いて、ＩＣチップ（２２ｄ、２２ｅ）に搭載されるＤ／Ａ変換器（２３ａ、２３ｂ）、Ａ／Ｄ変換器（２５ａ、２５ｂ）の特性の検査を行うための動作を説明する。まず、プローバ２００に内蔵されるプローブカード２１０のプローブ針Ｐ１〜Ｐ２、Ｐ５〜Ｐ７（図３中、太い実線で示される）が、半導体ウェハ２０に形成されているＩＣチップ２２ｄおよび検査制御装置（組み込みＢＯＳＴユニット）２４の接続端子（Ｔ１、Ｔ４、Ｔ１３、Ｔ１８、Ｔ１９）に接続される。プローバ２００から、ＩＣチップ（２２ｄ、２２ｅ等）や検査補助装置２４への電源電圧（ＶＤＤ）の供給や、検査補助装置２４の制御回路３４への検査情報（上位命令）の入力が行われる。
【００４５】
検査に先立ち、まず、検査補助装置（組み込みＢＯＳＴユニット）２４のトリミング機能付Ａ／Ｄ変換器３０、トリミング機能付Ｄ／Ａ変換器３２の性能のチェックが行われ、必要に応じて、トリミングが、図３、図４を用いて説明した手順で行われる。その後、ＩＣチップ２２ｄの検査に移行する。以下の説明では、ＩＣチップ２２ｄのＤ／Ａ変換器２３ａ、Ａ／Ｄ変化器２５ａの検査を行う場合について説明する。
【００４６】
この場合、スイッチ手段２９ａ（スイッチＳＷ１、ＳＷ２）、スイッチ手段２９ｂ（スイッチＳＷ３、ＳＷ４）が閉じられ、これにより、ＩＣチップ２２ｄが、検査補助装置（組み込みＢＯＳＴユニット）２４に接続される。ＩＣチップ２２ｄにおけるＤ／Ａ変換器２３ａの検査は、以下のように行われる。
【００４７】
すなわち、検査補助装置（組み込みＢＯＳＴユニット）２４のデータ出力回路３８から出力されるデータは、接続端子Ｔ１５、配線Ｌ２、スイッチＳＷ２、接続端子Ｔ３を介してＩＣチップ２２ｄ内のＤ／Ａ変換器２３ａに与えられる。
【００４８】
Ｄ／Ａ変換器２３ａの変換出力（アナログ信号）は、接続端子Ｔ２、スイッチＳＷ１、配線Ｌ１、接続端子Ｔ１４を介して、検査補助装置（組み込みＢＯＳＴユニット）２４内のトリミング機能付Ａ／Ｄ変換器３０に与えられる。トリミング機能付Ａ／Ｄ変換器３０の変換出力（デジタル信号）は、測定データメモリ３６に蓄積される。そして、蓄積されたデータに基づき、判定部４０が良否判定を行う。その判定結果は、接続端子Ｔ１８、プローブ針Ｐ６を介して、プローバ２００に搭載されるプローブカード２１０に送られる。
【００４９】
同様に、ＩＣチップ２２ｄにおけるＡ／Ｄ変換器２５ａの検査は、以下のように行われる。すなわち、検査補助装置（組み込みＢＯＳＴユニット）２４のデータ出力回路３８から出力されるデータが、トリミング機能付Ｄ／Ａ変換器３２によりアナログ信号に変換される。変換されたアナログ信号は、接続端子Ｔ１７、配線Ｌ４、スイッチＳＷ４、接続端子Ｔ６を介してＩＣチップ２２ｄ内のＡ／Ｄ変換器２５ａに与えられる。
【００５０】
Ａ／Ｄ変換器２５ａの変換出力（デジタル信号）は、接続端子Ｔ５、スイッチＳＷ３、配線Ｌ３、接続端子Ｔ１６を介して、検査補助装置（組み込みＢＯＳＴユニット）２４内の測定データメモリ３６に送られ、蓄積される。そして、蓄積されたデータに基づき、判定部４０が良否判定を行う。その判定結果は、接続端子Ｔ１８、プローブ針Ｐ６を介して、プローバ２００に搭載されるプローブカード２１０に送られる。
【００５１】
なお、以上の説明では、検査補助装置（組み込みＢＯＳＴユニット）２４において、良品／不良品の判定までを行っているが、必ずしもこれに限定されるわけではなく、検査補助装置２４では、検査対象のＩＣチップに関するデータ収集のみを行い、収集されたデータに基づく、演算、解析、良否判定等は、ＬＳＩテスタ（プローバ）２００にて行ってもよい。
【００５２】
このように、ウェハ２０上に形成された検査補助装置（組み込みＢＯＳＴユニット）２４を用いることで、ＩＣチップ２２ｄ、２２ｅに搭載されるＤ／Ａ変換器２３ａ、Ａ／Ｄ変換器２５ａの検査を効率的に行うことができる。すなわち、ＢＯＳＴユニット（検査補助装置）２４を半導体ウェハ上に組み込むことにより、半導体ウェハの状態で、複数のＩＣチップについて、アナログ入出力インタフェースに関連する回路の検査を実施することができる。すなわち、前工程の段階で良品／不良品の選別を行うことができ、検査効率が向上する。
【００５３】
また、ＬＳＩテスタ（プローバ）２００は、半導体ウェハ２０に組み込まれた検査補助装置（組み込みＢＯＳＴユニット）２４に検査に必要な情報を与え、また、検査結果を受け取ればよく、したがって、ＬＳＩテスタ（プローバ）２００のハードウェアの複雑化防止、検査コストの削減を図ることができる。また、ＬＳＩテスタ２００と半導体ウェハ２０上の回路（２２ｄ、２２ｅ、２４等）とが、評価治具等を介することなく直接に接続されるため、配線長が格段に短くなり、ノイズの影響をより受けにくくなって、アナログ信号の歪みを抑制することができる。また、近年の半導体ウェハの大口径化に伴い、一枚のウェハ上における歩留まりのばらつきが顕在化することも予想されるが、本発明の半導体ウェハ２０を用いれば、不良品が半導体ウェハ上のどの位置に発生し易いかといった情報も取得でき、このようにして取得された情報を、例えば、製造装置の動作条件や半導体製造プロセスの条件の改善に役立てることもできる。
【００５４】
次に、半導体ウェハ上の検査補助装置（組み込みＢＯＳＴユニット）と検査対象である複数のＩＣチップとの相対的な位置関係（半導体ウェハ上のレイアウト）について、図６を参照して説明する。図６に示されるように、ＩＣチップ２２ａ〜２２ｈは、検査補助装置（組み込みＢＯＳＴユニット）２４を取り囲むように配置される。すなわち、ＩＣチップ８個に対し、検査補助装置が１個けられる。検査は、この９チップを単位として行われる。ウェハ検査用のプローブ針は、これらの９チップに同時に接続され、９チップを単位として検査を行う。
【００５５】
図６のような配置とすることで、検査補助装置（組み込みＢＯＳＴユニット）２４と、周囲のＩＣチップ２２ａ〜２２ｈの各々までの配線の長さのばらつきは、最小限に抑えられる。したがって、各ＩＣチップ２２ａ〜２２ｈの配置に起因して、アナログ信号の歪みやノイズが大きくばらつくというような事態が生じない。
【００５６】
（第２の実施形態）
第１の実施形態では、複数のＩＣチップを順次、検査する方式（順次検査方式）を採用していたが、本実施形態では、複数のＩＣチップを同時に検査する方式（同時検査方式）を採用する。同時検査方式を実現するために、本実施形態では、検査補助装置（組み込みＢＯＳＴユニット）に、複数のＩＣチップの各々に対応する、複数のＤ／Ａ変換器やＡ／Ｄ変換器を搭載する構成を採用する。
【００５７】
図７は、本実施形態にかかる半導体ウェハにおける主要な回路構成、および半導体ウェハとプローバ（ＬＳＩテスタ）との接続関係を示す回路図である。図７の基本的な構成は図３と同じであるが、図７では、検査補助装置（組み込みＢＯＳＴユニット）８２に、複数のＩＣチップ（２２ｄ、２２ｅ）の各々に対応する、複数のＤ／Ａ変換器（３０ａ、３０ｂ）、Ａ／Ｄ変換器（３２ａ、３２ｂ）を搭載している点が異なる。図７の基本的な構成は図３と同じであるため、説明の便宜上、図７では一部の構成の記載を省略している。また、図７において、図３と同じ部分には、同じ参照符号を付してある。
【００５８】
図７において、検査補助装置（組み込みＢＯＳＴユニット）８２内のＡ／Ｄ変換器３０ａおよびＤ／Ａ変換器３２ａは各々、ＩＣチップ２２ｄに搭載されているＤ／Ａ変換器２３ａ、Ａ／Ｄ変換器２５ａに対応して設けられている。配線Ｌ２は、ＩＣチップ２２ｄに搭載されているＤ／Ａ変換器２３ａへデータを入力するための配線であり、配線Ｌ１は、Ｄ／Ａ変換器２３ａから出力されるアナログ信号を、検査補助装置（組み込みＢＯＳＴユニット）８２内のＡ／Ｄ変換器３０ａに伝達するための配線である。配線Ｌ４は、ＩＣチップ２２ｄに搭載されていＡ／Ｄ変換器２５ａへアナログ信号を入力するための配線であり、配線Ｌ３は、Ａ／Ｄ変換器２５ａから出力されるデジタル信号を、検査補助装置（組み込みＢＯＳＴユニット）８２内の測定データメモリ３６に伝達するための配線である。
【００５９】
同様に、検査補助装置（組み込みＢＯＳＴユニット）８２内のＡ／Ｄ変換器３０ｂおよびＤ／Ａ変換器３２ｂは各々、ＩＣチップ２２ｅに搭載されているＤ／Ａ変換器２３ｂ、Ａ／Ｄ変換器２５ｂに対応して設けられている。配線Ｌ１１は、ＩＣチップ２２ｅに搭載されているＤ／Ａ変換器２３ｂにデータを入力するための配線であり、配線Ｌ１０は、Ｄ／Ａ変換器２３ｂから出力されるアナログ信号を、検査補助装置（組み込みＢＯＳＴユニット）８２内のＡ／Ｄ変換器３０ｂに伝達するための配線である。配線Ｌ１２は、ＩＣチップ２２ｅに搭載されていＡ／Ｄ変換器２５ｂへアナログ信号を入力するための配線であり、配線Ｌ１３は、Ａ／Ｄ変換器２５ｂから出力されるデジタル信号を、検査補助装置（組み込みＢＯＳＴユニット）８２内の測定データメモリ３６に伝達するための配線である。
【００６０】
このように、検査対象のＩＣチップに搭載されるＤ／Ａ変換器、Ａ／Ｄ変換器に１対１に対応するＡ／Ｄ変換器、Ｄ／Ａ変換器を検査補助装置８２内に設け、かつ、検査用の信号を伝達する配線を独立に設けることにより、複数の検査対象に並列に信号を入力し、その結果として検査対象から出力される信号を、測定データメモリ３６に同時に収集することができる。したがって、収集されたデータに基づき、判定部４０が、各検査対象について、同時に良否判定を行うことができる。なお、判定部４０が、各検査対象について、順次（つまり、時分割で）、良否判定を行うこともできる。このように、複数のＩＣチップの同時検査が実現されることにより、検査効率が格段に向上する。
【００６１】
（第３の実施形態）
図８は、複数の検査補助装置が設けられた半導体ウェハにおける、検査補助装置およびＩＣチップの配置を示す図である。図示されるように、複数の検査補助装置８２ａ〜８２ｅは、半導体ウェハ２０上に分散して設けられている。そして、各検査補助装置８２ａ〜８２ｅの周囲に、ＩＣチップＣ１〜Ｃ２８が設けられている。一つの検査補助装置ですべてのＩＣチップの検査を行うこともできないわけではないが、これでは、ウェハ検査用プローブカード（図３、図７の参照符号２１０）を作成する際の物理的な限界が顕在化するおそれがあり、また、検査補助装置の負担も大きくなる。したがって、一つの半導体ウェハ上に、検査補助装置を複数、設けることで、多数のＩＣチップの検査を、無理なく、効率的に行うことができる。
【００６２】
（第４の実施形態）
図９は、複数の検査補助装置がスクライブ領域に設けられている半導体ウェハにおける、検査補助装置およびＩＣチップの配置を示す図である。図中、ＳＣＬ１〜ＳＣＬ４はスクライブ領域を示す。複数の検査補助装置８４ａ〜８４ｌは、これらのスクライブ領域（ＳＣＬ１〜ＳＣＬ４）に設けられている。検査補助装置は、ウェハ段階での検査終了後は不要となる点に着目し、スクライブ領域に検査補助装置を配置することで、デッドスペースの有効利用を図ることができる。これにより、一つの半導体ウェハから取得できるＩＣチップの数の減少（つまり、歩留まりの低下）を防止することができる。
【００６３】
（第５の実施形態）
本実施形態では、半導体ウェハに形成された検査補助装置が壊れていてトリミングができない、あるいはトリミングによっても特性の改善ができなかった場合に、予備の検査補助装置に切り換えることができるようにする。
【００６４】
図１０は、半導体ウェハにおける、ＩＣチップと検査補助装置の配置および接続関係を示す図である。図１０における図１との相違点は、正規の検査補助装置（組み込みＢＯＳＴユニット）２４の他に、予備の検査補助装置９０ａ、９０ｂが設けられ、スイッチＳＷ２０〜ＳＷ２２の操作により、正規の検査補助装置２４に代えて、予備の検査補助装置９０ａ、９０ｂを使用できる冗長構成が採用されている点である。検査補助装置２４は測定機として機能するため、その検査補助装置自体が壊れたり、あるいはトリミングが不調に終わった場合でも、ＩＣチップの検査ができないという事態が生じないようにする必要がある。
【００６５】
そこで、本実施形態では、予備の検査補助装置９０ａ、９０ｂを設けて冗長性を付与しておき、正規の検査補助装置２４を使用できない場合に、スイッチＳＷ２０を開状態とし、スイッチＳＷ２１、ＳＷ２２のいずれかを閉状態とし、予備の検査補助装置９０ａ、９０ｂのいずれかを配線Ｌに接続して、使用可能状態とする。配線Ｌに接続された予備の検査補助装置（９０ａ、９０ｂのいずれか）について、必要ならばトリミングを施した後、ＩＣチップ２２ａ〜２２ｆの検査を実行する。なお、スイッチＳＷ２０〜ＳＷ２２による開閉制御の代わりに、ヒューズカットの手法を用いることもできる。
【００６６】
以上説明したように、本発明では、従来のＢＯＳＴユニットを半導体ウェハに取り込むと共に、必要に応じてトリミング調整や予備の検査補助装置への切り換えを行い、半導体ウェハに形成せれている複数のＩＣチップについて、順次、あるいは同時の検査を実施する。したがって、従来、パッケージング後の検査しかできなかったＢＯＳＴユニットを用いた検査を、ウェハ状態で行うことが可能となる。
【００６７】
本発明によれば、特に、パッケージ後の検査では不可能であった、複数のＩＣチップの同時検査が可能となる。これにより、検査効率の格段の向上、ＬＳＩテスタのハードウェアコストの低減、テスト時間の短縮、検査に用いられる信号に対するノイズの影響の低減等を実現することができる。
【００６８】
具体的には、以下の効果を得ることができる。すなわち、半導体ウェハの状態で、複数のＩＣチップについてのアナログ入出力インタフェースに関連する回路の検査を実施することができ、したがって、前工程の段階で良品／不良品の選別を行うことができ、検査効率が向上する。
【００６９】
また、検査補助装置とＩＣチップとの相対的な位置関係を工夫したり、検査補助装置の内部回路のトリミング（キャリブレーション）や予備回路への切替を実施することで、検査精度を保障することができる。また、ＬＳＩテスタは、組み込みＢＯＳＴユニットに対して検査に必要な情報を与え、また、検査結果を受け取ればよく、ＬＳＩテスタのハードウェアの複雑化防止、検査コストの削減を図ることができる。また、ＬＳＩテスタと半導体ウェハ上の回路とが直接に接続され、評価治具等が介在しないため、アナログ信号の歪みやノイズを抑制することができる。また、近年の半導体ウェハの大口径化に伴い、一枚のウェハ上における歩留まりのばらつきが顕在化することも予想されるが、本発明の半導体ウェハを用いれば、不良品が半導体ウェハ上のどの位置に発生し易いかといった情報も取得でき、このようにして取得された情報を、製造装置の動作条件や半導体製造プロセスの条件の改善に役立てることもできる。したがって、半導体ウェハの大口径化への対応も容易となる。
【産業上の利用可能性】
【００７０】
本発明の半導体ウエハ、半導体装置の検査方法および検査装置は、ＢＯＳＴ用の検査補助装置（ＢＯＳＴユニット）の半導体ウェハへの組み込みにより、半導体ウェハの状態で、複数のＩＣチップについての、アナログ入出力インタフェースに関連する回路等の検査を実施することができ、したがって、前工程の段階で良品／不良品の選別を行うことができ、検査効率が格段に向上する等の効果を有し、半導体ウエハ、半導体装置の検査方法および検査装置等として有用である。
【図面の簡単な説明】
【００７１】
【図１】ＬＳＩテスタのウェハ載置台に載置された半導体ウェハにおける、ＩＣチップと検査補助装置の配置および接続関係を示す図
【図２】各ＩＣチップを順次、検査する方式を実現するための構成を説明するための図
【図３】検査補助装置（組み込みＢＯＳＴユニット）を備える半導体ウェハにおける主要な回路構成、および半導体ウェハとプローバ（ＬＳＩテスタ）との接続関係を示す回路図
【図４】トリミング機能付Ａ／Ｄ変換器の構成を示すブロック図
【図５】トリミング機能付Ｄ／Ａ変換器の構成を示すブロック図
【図６】半導体ウェハ上の検査補助装置（組み込みＢＯＳＴユニット）と検査対象である複数のＩＣチップとの相対的な位置関係（半導体ウェハ上のレイアウト）を示す図
【図７】本実施形態にかかる半導体ウェハにおける主要な回路構成、および半導体ウェハとプローバ（ＬＳＩテスタ）との接続関係を示す回路図
【図８】複数の検査補助装置が設けられた半導体ウェハにおける、検査補助装置およびＩＣチップの配置を示す図
【図９】複数の検査補助装置がスクライブ領域に設けられている半導体ウェハにおける、検査補助装置およびＩＣチップの配置を示す図
【図１０】半導体ウェハにおける、ＩＣチップと検査補助装置の配置および接続関係を示す図
【図１１】従来のＢＯＳＴ用の検査装置の構成例を示す図
【符号の説明】
【００７２】
１０  位置決め板
２０  半導体ウェハ
２２ａ〜２２ｆ  半導体チップ
２４  検査補助装置（組み込みＢＯＳＴユニット）
【図１】
2005147679.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005147679.tif 000009
【図８】
2005147679.tif 000010
【図９】
2005147679.tif 000011
【図１０】
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【図１１】
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