(57)【要約】      （修正有）【課題】広い入力電圧範囲を有する好適なオフセット調整回路を提供する。【解決手段】２系統のオフセット制御回路６１，６２を準備し、６１は入力信号１にオフセットを重畳し、６２は基準となるオフセット電圧Ｖｒｅｆをを生成する。そして６１と６２はバイアス制御回路５６によって帰還され、６１のオフセット電圧が常にＶｒｅｆとなるオフセット調整回路。【選択図】図１
2005098908.tif 000002
【特許請求の範囲】
【請求項１】
一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、
前記入力電圧を入力電流に変換する第１抵抗と、
所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、
オフセット電圧をオフセット電流に変換する第２抵抗と、
所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、
前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、
前記第２トランジスタの制御端子及び前記第４トランジスタの制御端子に接続するゲート電源と
を備えることを特徴とするオフセット調整回路。
【請求項２】
一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、
前記入力電圧を入力電流に変換する第１抵抗と、
所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、
オフセット電圧をオフセット電流に変換する第２抵抗と、
所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、
前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、
一方の入力は前記第２抵抗と前記第３トランジスタと前期第４トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第２トランジスタの制御端子及び前記第４トランジスタの制御端子に接続する演算増幅器と
を備えることを特徴とするオフセット調整回路。
【請求項３】
一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、
前記入力電圧を入力電流に変換する第１抵抗と、
所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、
オフセット電圧をオフセット電流に変換する第２抵抗と、
所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、
前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、
一方の入力は前記第１抵抗と前記第１トランジスタと前期第２トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第２トランジスタの制御端子に接続する第１の演算増幅器と、
一方の入力は前記第２抵抗と前記第３トランジスタと前期第４トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第４トランジスタの制御端子に接続する第２の演算増幅器と
を備えることを特徴とするオフセット調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オシロスコープ等の入力回路に用いるオフセット調整回路に関し、特に、広い入力電圧範囲を有するオフセット調整回路に関する。
【背景技術】
【０００２】
従来のオフセット調整回路は、ソースフォロワ回路を備えるものであった（例えば、特許文献１参照。）。その詳細について、図４を用いて説明する。図４は従来のオフセット調整回路の構成図である。
【０００３】
同図において、入力電圧Ｖｉｎ’は、入力端子１００ａを介して、容量２０の一端とソースフォロワ回路５２の入力とに接続する。また、ソースフォロワ回路５２の出力はオフセット制御回路５４の入力に接続する。さらに、オフセット制御回路５４の出力は容量２０の他端と出力電圧Ｖｏｕｔ’とに接続する。
【０００４】
また、ソースフォロワ回路５２の構成を詳しく説明する。
ＦＥＴ（Metal Oxide Semiconductor field Effect TransistorまたはＭＯＳ電界効果トランジスタ）２１のゲートは、信号源１ａと容量２０の一端との接続点（入力電圧Ｖｉｎ）に接続する。さらに、ＦＥＴ２１のソースは定電流源２２を介して、正電源Ｖｄｄに接続する。また、ＦＥＴ２１のドレインは負電源Ｖｓｓに接続する。
【０００５】
このような図４の従来例の動作を説明する。
入力電圧Ｖｉｎ’の信号成分は、容量２０を介して、出力電圧Ｖｏｕｔ’となる。また、入力電圧Ｖｉｎ’の直流成分は、ソースフォロワ回路５２及びオフセット制御回路５４を介して、出力電圧Ｖｏｕｔ’となる。
【０００６】
【特許文献１】特開２０００−２９５０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４の従来例は入力電圧範囲が狭いという課題がある。
【０００８】
詳しくは、図４の従来例の入力電圧範囲Ｖｉｎｐｐ’は、正電源Ｖｄｄ、負電源Ｖｓｓ、電圧Ｖｓｇ２１をＦＥＴ２１のソース・ゲート間電圧、電圧Ｖｃｐ２２を定電流源２２のコンプライアンス電圧とすると、次式（１）を満足する。
Ｖｉｎｐｐ’＝（Ｖｄｄ−Ｖｓｓ）−（Ｖｓｇ２１＋Ｖｃｐ２２）  （１）
【０００９】
また、近年のＣＭＯＳプロセスを想定すると、（Ｖｄｄ−Ｖｓｓ）＝１．８Ｖ、Ｖｓｇ２１＝０．７Ｖ、Ｖｃｐ２２＝０．２Ｖである。これらを式（１）に代入すれば、式（２）を満足する。
Ｖｉｎｐｐ’＝１．８Ｖ−（０．７Ｖ＋０．２Ｖ）＝０．９Ｖ  （２）
【００１０】
即ち、電源電圧（Ｖｄｄ−Ｖｓｓ）＝１．８Ｖのとき、図４の従来例の入力電圧範囲Ｖｉｎｐｐ’は０．９Ｖである。即ち、図４の従来例の入力電圧範囲Ｖｉｎｐｐ’は、電源電圧（Ｖｄｄ−Ｖｓｓ）の半分である。
【００１１】
また、図４の従来例は、入力電圧範囲が狭いため、電源電圧（Ｖｄｄ−Ｖｓｓ）が低い回路に適していないという課題がある。即ち、図４の従来例は、特に、電源電圧（Ｖｄｄ−Ｖｓｓ）が低い回路において、相対的に入力電圧範囲が狭くなるという課題がある。
【００１２】
本発明の目的は、以上説明した課題を解決するものであり、広い入力電圧範囲を有する好適なオフセット調整回路を提供することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成する本発明は、次の通りである。
（１）一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、前記入力電圧を入力電流に変換する第１抵抗と、所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、オフセット電圧をオフセット電流に変換する第２抵抗と、所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、前記第２トランジスタの制御端子及び前記第４トランジスタの制御端子に接続するゲート電源とを備えることを特徴とするオフセット調整回路。
【００１４】
（２）一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、前記入力電圧を入力電流に変換する第１抵抗と、所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、オフセット電圧をオフセット電流に変換する第２抵抗と、所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、一方の入力は前記第２抵抗と前記第３トランジスタと前期第４トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第２トランジスタの制御端子及び前記第４トランジスタの制御端子に接続する演算増幅器とを備えることを特徴とするオフセット調整回路。
【００１５】
（３）一端に入力電圧を接続し他端に出力電圧を接続する容量を備え、前記入力電圧のオフセットを所定の値に調整し前記出力電圧を生成するオフセット調整回路において、前記入力電圧を入力電流に変換する第１抵抗と、所定の電流を供給する第１トランジスタと、前記第１トランジスタの電流と前記入力電流との和を供給し前記出力電圧を生成する第２トランジスタとを有する第１のオフセット制御回路と、オフセット電圧をオフセット電流に変換する第２抵抗と、所定の電流を供給し、その特性が前記第１トランジスタの特性と整合する第３トランジスタと、前記第３トランジスタの電流と前記オフセット電流との和を供給し、フィードバック電圧を生成し、その特性が前記第２トランジスタの特性と整合する第４トランジスタとを有する第２のオフセット制御回路と、前記フィードバック電圧に基づき、前記第１トランジスタの電流及び前記第３トランジスタの電流を安定化するバイアス制御回路と、一方の入力は前記第１抵抗と前記第１トランジスタと前期第２トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第２トランジスタの制御端子に接続する第１の演算増幅器と、一方の入力は前記第２抵抗と前記第３トランジスタと前期第４トランジスタとの接続点に接続し、他方の入力は共通電位に接続し、出力は前記第４トランジスタの制御端子に接続する第２の演算増幅器とを備えることを特徴とするオフセット調整回路。
【発明の効果】
【００１６】
本発明によれば次のような効果がある。
本発明によれば、広い入力電圧範囲を有するオフセット調整回路を提供できる。
【００１７】
また、本発明のオフセット調整回路は、低い電源電圧で動作することができる。そして、本発明のオフセット調整回路は、低電源電圧の回路システムにおいて、広帯域・広い入力電圧範囲の好適な特性を提供する。なお、低電源電圧の回路システムは、装置の小形・低消費電力に好適である。
【００１８】
さらに、本発明のオフセット調整回路は、素子間の相対精度で高い安定性が得られる構成であり、集積化に適する。特に、オフセット調整回路の後段に形成するアンプ及びＡ／Ｄ変換器と一体化して集積化すると、簡便・低コストなり、好適である。
【００１９】
また、本発明のオフセット調整回路は、オシロスコープの入力回路において、広帯域・広い入力電圧範囲の特性を提供する。詳しくは、入力電圧の直流成分をレベルシフトし、後段のアンプに電位を整合させる。こうして、後段のアンプが狭い入力電圧範囲のものであっても、全体としては広い入力電圧範囲に対応できる。
【００２０】
同様に、本発明のオフセット調整回路は、ロジックアナライザ、周波数カウンタ、その他直流成分を有する信号の測定器等の入力回路において、広帯域・広い入力電圧範囲の好適な特性を提供する。
【発明を実施するための最良の形態】
【００２１】
以下に、図１に基づいて本発明を詳細に説明する。図１は本発明に係るオフセット調整回路の一実施例を示す構成図である。なお、図４の従来例と同一の要素には同一の符号を付し、説明を省略する。
【００２２】
図１の実施例の特徴は、第１抵抗である抵抗４３と、オフセット制御回路６１と、第２抵抗である抵抗４６と、オフセット制御回路６２と、バイアス制御回路５６と、ゲート電源４７（ゲート電圧Ｖｇａｔｅ）との構成にある。
【００２３】
同図において、信号源１は入力電圧Ｖｉｎを生成し、可変電圧源３３はオフセット電圧Ｖｏｆｓを生成し、基準電源３２は基準電圧Ｖｒｅｆを生成し、ゲート電源４７はゲート電圧Ｖｇａｔｅを生成する。
【００２４】
また、信号源１（入力電圧Ｖｉｎ）の負極は共通電位ＣＯＭに接続する。さらに、信号源１（入力電圧Ｖｉｎ）の正極は、入力端子１００を介して、コンデンサ２０の一端と抵抗４３の一端とに接続する。また、コンデンサ２０の他端は出力電圧Ｖｏｕｔに接続する。さらにまた、出力電圧Ｖｏｕｔは出力端子１０１に接続する。
【００２５】
さらに、抵抗４３の他端は第１トランジスタであるＦＥＴ２３のドレインと第２トランジスタであるＦＥＴ４１のソースとの接続点（電圧Ｖｓ４１）に接続する。また、ＦＥＴ２３のソースは正電源Ｖｄｄに接続する。さらに、ＦＥＴ４１のドレインは抵抗４２の一端と定電流源２５のシンクとの接続点（出力電圧Ｖｏｕｔ）に接続する。さらにまた、抵抗４２の他端と定電流源２５のソースとは負電源Ｖｓｓに接続する。
【００２６】
また、可変電圧源３３（オフセット電圧Ｖｏｆｓ）の負極は共通電位ＣＯＭに接続する。さらにまた、可変電圧源３３（オフセット電圧Ｖｏｆｓ）の正極は、オフセット電圧入力端子１０２を介して、抵抗４６の一端に接続する。
【００２７】
さらに、抵抗４６の他端は第３トランジスタであるＦＥＴ２６のドレインと第４トランジスタであるＦＥＴ４５のソースとの接続点（電圧Ｖｓ４５）に接続する。また、ＦＥＴ２６のソースは正電源Ｖｄｄに接続する。さらに、ＦＥＴ４５のドレインはフィードバック電圧Ｖｐと抵抗４４の一端と定電流源２９のシンクと演算増幅器３１の非反転入力との接続点（フィードバック電圧Ｖｐ）に接続する。さらにまた、抵抗４４の他端と定電流源２９のソースとは負電源Ｖｓｓに接続する。
【００２８】
また、基準電源３２（基準電圧Ｖｒｅｆ）の負極は共通電位ＣＯＭに接続する。さらに、基準電源３２（基準電圧Ｖｒｅｆ）の正極は、基準電圧入力端子１０３を介して、演算増幅器３１の反転入力に接続する。また、演算増幅器３１の出力はＦＥＴ２３のゲート（制御端子）とＦＥＴ２６のゲート（制御端子）とに接続する。さらにまた、ＦＥＴ２３の特性はＦＥＴ２６の特性と整合する。
【００２９】
さらに、ゲート電源４７（ゲート電圧Ｖｇａｔｅ）の負極は共通電位ＣＯＭに接続する。また、ゲート電源４７（ゲート電圧Ｖｇａｔｅ）の正極は、ゲート電圧入力端子１０４を介して、ＦＥＴ４１のゲート（制御端子）とＦＥＴ４５のゲート（制御端子）とに接続する。さらに、ＦＥＴ４５の特性はＦＥＴ４１の特性と整合する。
【００３０】
また、図１の実施例において、ＦＥＴ２３とＦＥＴ４１と定電流源２５と抵抗４２とはオフセット制御回路６１を形成する。
【００３１】
さらに、図１の実施例において、ＦＥＴ２６とＦＥＴ４５と定電流源２９と抵抗４４とはオフセット制御回路６２を形成する。
【００３２】
また、演算増幅器３１と基準電圧Ｖｒｅｆとはバイアス制御回路５６を形成する。
【００３３】
このような、図１の実施例の動作を説明する。
入力電圧Ｖｉｎの信号成分は、容量２０を介して、出力電圧Ｖｏｕｔとなる。また、入力電圧Ｖｉｎの直流成分は、抵抗４３及びオフセット制御回路６１を介して、出力電圧Ｖｏｕｔとなる。
【００３４】
詳しくは、ＦＥＴ４１のソース電流Ｉ４１は、ＦＥＴ４１のドレイン電流Ｉ２３と抵抗４３を流れる入力電流Ｉ４３との和である。即ち、次式（３）を満足する。
Ｉ４１＝Ｉ２３＋Ｉ４３  （３）
【００３５】
また、抵抗４２を流れる電流Ｉ４２は、ソース電流Ｉ４１と定電流源２５の電流Ｉ２５との差である。即ち、次式（４）を満足する。
Ｉ４２＝Ｉ４１−Ｉ２５  （４）
【００３６】
さらに、入力電流Ｉ４３は、入力電圧Ｖｉｎ、ＦＥＴ４１のソース電圧Ｖｓ４１及び抵抗４３の抵抗値Ｒ４３に対して、次式（５）を満足する。
Ｉ４３＝（Ｖｉｎ−Ｖｓ４１）／Ｒ４３  （５）
【００３７】
また、式（４）に式（３）及び式（５）を代入して整理すると、次式（６）を満足する。
Ｉ４２＝Ｉ２３−Ｉ２５＋（Ｖｉｎ−Ｖｓ４１）／Ｒ４３  （６）
【００３８】
さらに、出力電圧Ｖｏｕｔは、負電源Ｖｓｓ、抵抗４２の抵抗値Ｒ４２及び電流Ｉ４２に対して、次式（７）を満足する。
Ｖｏｕｔ＝Ｖｓｓ＋Ｒ４２・Ｉ４２  （７）
【００３９】
よって、式（７）に式（６）を代入して整理すると、次式（８）を満足する。
Ｖｏｕｔ＝Ｖｉｎ・Ｒ４２／Ｒ４３
＋Ｖｓｓ＋Ｒ４２（Ｉ２３−Ｉ２５−Ｖｓ４１／Ｒ４３）  （８）
【００４０】
また、式（８）は、抵抗値Ｒ４２と抵抗値Ｒ４３とが等しい場合（Ｒ４２＝Ｒ４３）において、次式（９）を満足する。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｓ４１＋Ｖｓｓ＋Ｒ４２（Ｉ２３−Ｉ２５）  （９）
【００４１】
そして、式（９）に基づいて、ドレイン電流Ｉ２３により、出力電圧Ｖｏｕｔは制御される。また、演算増幅器３１の出力が一定であれば、ＦＥＴ２３のゲートの値は一定となり、ドレイン電流Ｉ２３は一定となる。さらに、ゲート電圧Ｖｇａｔｅが一定であれば、ＦＥＴ４１のゲートの値は一定となり、ソース電圧Ｖｓ４１は一定となる。
【００４２】
同様にして、可変電圧源３３の電圧Ｖｏｆｓ、ＦＥＴ４５のソース電圧Ｖｓ４５、抵抗４４の抵抗値Ｒ４４、抵抗４６の抵抗値Ｒ４６、ＦＥＴ２６ドレイン電流Ｉ２６、定電流源２９の電流Ｉ２９とし、抵抗値Ｒ４４と抵抗値Ｒ４６とが等しい場合（Ｒ４４＝Ｒ４６）において、オフセット制御回路６２の出力のフィードバック電圧Ｖｐは次式（１０）を満足する。
Ｖｐ＝Ｖｏｆｓ−Ｖｓ４５＋Ｖｓｓ＋Ｒ４４（Ｉ２６−Ｉ２９）  （１０）
【００４３】
そして、式（１０）に基づいて、ドレイン電流Ｉ２６により、フィードバック電圧Ｖｐは制御される。また、演算増幅器３１の出力が一定であれば、ＦＥＴ２６のゲートの値は一定となり、ドレイン電流Ｉ２６は一定となる。さらに、ゲート電圧Ｖｇａｔｅが一定であれば、ＦＥＴ４５のゲートの値は一定となり、ソース電圧Ｖｓ４５は一定となる。
【００４４】
また、フィードバック電圧Ｖｐが基準電圧Ｖｒｅｆよりも大きいときは、演算増幅器３１の出力は増加し、ＦＥＴ２３のゲート電圧及びＦＥＴ２６のゲート電圧は上昇し、電流Ｉ２３及び電流Ｉ２６は減少し、電流Ｉ４１及び電流Ｉ４５は減少し、電流Ｉ４２及び電流Ｉ４４は減少し、出力電圧Ｖｏｕｔ及びフィードバック電圧Ｖｐは減少する。
【００４５】
さらに、フィードバック電圧Ｖｐが基準電圧Ｖｒｅｆよりも小さいときは、バイアス制御回路５６の演算増幅器３１の出力は減少し、ＦＥＴ２３のゲート電圧及びＦＥＴ２６のゲート電圧は減少し、電流Ｉ２３及び電流Ｉ２６は増加し、電流Ｉ４１及び電流Ｉ４５は増加し、電流Ｉ４２及び電流Ｉ４４は増加し、出力電圧Ｖｏｕｔ及びフィードバック電圧Ｖｐは増加する。
【００４６】
こうして、フィードバック電圧Ｖｐは基準電圧Ｖｒｅｆと等しくなるように制御される。そして、次式（１１）を満足する。
Ｖｐ＝Ｖｒｅｆ＝Ｖｏｆｓ＋（Ｖｒｅｆ−Ｖｏｆｓ）  （１１）
【００４７】
そして、式（１１）より、フィードバック電圧Ｖｐは、温度変動、正電源Ｖｄｄの変動、負電源Ｖｓｓの変動、オフセット電圧Ｖｏｆｓ等の変動に影響されない値となる。
【００４８】
また、フィードバック電圧Ｖｐが安定となれば、演算増幅器３１の出力は安定となり、ＦＥＴ２３のゲートの値は安定となり、ドレイン電流Ｉ２３は安定となり、ソース電流Ｉ４１は安定となり、電流Ｉ４２は安定となり、出力電圧Ｖｏｕｔは安定となる。
【００４９】
したがって、図１の実施例の出力電圧Ｖｏｕｔは、温度変動、正電源Ｖｄｄの変動、負電源Ｖｓｓの変動、オフセット電圧Ｖｏｆｓの変動等に影響されない値となる。
【００５０】
また、オフセット制御回路６１の回路定数とオフセット制御回路６２の回路定数とが整合しているときは、以下の式（１２）から式（１５）を満足する。
Ｉ２６＝Ｉ２３  （１２）
Ｉ２９＝Ｉ２５  （１３）
Ｒ４４＝Ｒ４２  （１４）
Ｖｓ４５＝Ｖｓ４１  （１５）
【００５１】
式（９）から式（１５）を整理すると式（１６）となる。
Ｖｏｕｔ＝Ｖｉｎ＋（Ｖｒｅｆ−Ｖｏｆｓ）  （１６）
【００５２】
そして、式（１６）により、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと所定の電圧（Ｖｒｅｆ−Ｖｏｆｓ）との和となる。
【００５３】
さらに、抵抗４３は、入力電圧Ｖｉｎを入力電流Ｉ４３に変換する。また、オフセット制御回路６１は、入力電流Ｉ４３と電流Ｉ２３とを加算して電流Ｉ４１を生成し、電流Ｉ４２を生成し、出力電圧Ｖｏｕｔを生成する。
【００５４】
詳しくは、ＦＥＴ２３は所定の電流Ｉ２３を供給する。さらに、ＦＥＴ４１は電流Ｉ２３と入力電流Ｉ４３との和を供給する。また、ＦＥＴ４１と定電流源２５と抵抗４２とは出力電圧Ｖｏｕｔを生成する。
【００５５】
また、抵抗４６は、オフセット電圧Ｖｏｆｓをオフセット電流Ｉ４６に変換する。さらにまた、オフセット制御回路６２は、オフセット電流Ｉ４６と電流Ｉ２６とを加算して電流Ｉ４５を生成し、電流Ｉ４４を生成し、フィードバック電圧Ｖｐを生成する。
【００５６】
詳しくは、ＦＥＴ２６は所定の電流Ｉ２６を供給する。さらに、ＦＥＴ４５は電流Ｉ２６とオフセット電流Ｉ４６との和を供給する。また、ＦＥＴ４５と定電流源２９と抵抗４４とはフィードバック電圧Ｖｐを生成する。
【００５７】
さらに、バイアス制御回路５６は、フィードバック電圧Ｖｐに基づき、電流Ｉ２３及び電流Ｉ２６を安定化する。さらにまた、ゲート電圧Ｖｇａｔｅは、ＦＥＴ４１のゲート及びＦＥＴ４５のゲートを安定化し、電圧Ｖｓ４１及び電圧Ｖｓ４５を安定化する。
【００５８】
このようにして、図１の実施例は、入力電圧Ｖｉｎの直流成分を所定の値にレベルシフトする。即ち、図１の実施例は、入力電圧Ｖｉｎのオフセットを所定の値に調整し出力電圧Ｖｏｕｔを生成する。
【００５９】
また、図１の実施例の入力電圧範囲Ｖｉｎｐｐは、電源電圧（Ｖｄｄ−Ｖｓｓ）と等しくなり、次式（１７）を満足する。
Ｖｉｎｐｐ＝（Ｖｄｄ−Ｖｓｓ）  （１７）
【００６０】
さらに、近年のＣＭＯＳプロセスを想定すると、（Ｖｄｄ−Ｖｓｓ）＝１．８Ｖであり、次式（１８）を満足する。
Ｖｉｎｐｐ＝１．８Ｖ  （１８）
【００６１】
そして、図１の実施例の入力電圧範囲Ｖｉｎｐｐと図４の従来例の入力電圧範囲Ｖｉｎｐｐ’とを比較すると、図１の実施例の入力電圧範囲Ｖｉｎｐｐ（＝１．８Ｖ）は、図４の従来例の入力電圧範囲Ｖｉｎｐｐ’（＝０．９Ｖ）に対して２倍となる。即ち、図１の実施例の入力電圧範囲Ｖｉｎｐｐは、電源電圧（Ｖｄｄ−Ｖｓｓ）と等しい。
【００６２】
したがって、図１の実施例は広い入力電圧範囲を提供する。
【００６３】
さらに、前述の例とは別に、定電流源２５の特性と定電流源２９の特性とが整合し、トラッキングするように形成する（図示せず）と、一層、安定な特性となる。
【００６４】
また、図２は、本発明の第２の実施例を示す構成図である。図１の実施例と同一要素には同一符号を付し、説明を省略する。
【００６５】
図２の実施例の特徴は、演算増幅器７１を有する入力電流制御回路８１を備える点にある。
【００６６】
同図において、演算増幅器７１の反転入力は、抵抗４６の他端とＦＥＴ２６のドレインとＦＥＴ４５のソースとの接続点（電圧Ｖｓ４５）に接続する。また、演算増幅器７１の非反転入力は、入力基準電圧入力端子１０５を介して、共通電位ＣＯＭに接続する。さらに、演算増幅器７１の出力は、ゲート電圧入力端子１０４を介して、ＦＥＴ４１のゲート（制御端子）とＦＥＴ４５のゲート（制御端子）とに接続する。
【００６７】
また、図２の実施例において、演算増幅器７１は入力電流制御回路８１を形成する。
【００６８】
このような、図２の実施例の動作は、図１の実施例の動作と同様となる。したがって、図２の実施例は、図１の実施例と同様に、広い入力電圧範囲を提供する。
【００６９】
さらに、電圧Ｖｓ４５が共通電位ＣＯＭよりも大きいときは、演算増幅器７１の出力は減少し、ＦＥＴ４１のゲート電圧及びＦＥＴ４５のゲート電圧は減少し、電圧Ｖｓ４１及び電圧Ｖｓ４５は減少する。
【００７０】
また、電圧Ｖｓ４５が共通電位ＣＯＭよりも小さいときは、演算増幅器７１の出力は増加し、ＦＥＴ４１のゲート電圧及びＦＥＴ４５のゲート電圧は増加し、電圧Ｖｓ４１及び電圧Ｖｓ４５は増加する。
【００７１】
こうして、電圧Ｖｓ４５は共通電位ＣＯＭと等しくなるように制御される。よって、図２の実施例の電圧Ｖｓ４１及び電圧Ｖｓ４５は、温度変動及び可変電圧源３３（オフセット電圧Ｖｏｆｓ）の変更等の影響を受けることがなく、安定に動作する。そして、入力電流制御回路８１は、ＦＥＴ４１のゲート及びＦＥＴ４５のゲートを安定化し、電圧Ｖｓ４１及び電圧Ｖｓ４５を安定化する。
【００７２】
そしてまた、図２の実施例において、入力電圧Ｖｉｎがゼロのとき、入力端子１００を流れる電流及び入力電流Ｉ４３は、温度変動及び可変電圧源３３（オフセット電圧Ｖｏｆｓ）の変更等の影響を受けることがなく、ゼロとなる。
【００７３】
さらに、図３は、本発明の第３の実施例を示す構成図である。図１の実施例と同一要素には同一符号を付し、説明を省略する。
【００７４】
図３の実施例の特徴は、第１の演算増幅器９１と第２の演算増幅器９２とを備える点にある。
【００７５】
同図において、演算増幅器９１の反転入力は、抵抗４３の他端とＦＥＴ２３のドレインとＦＥＴ４１のソースとの接続点（電圧Ｖｓ４１）に接続する。また、演算増幅器９１の非反転入力は、ゲート電圧入力端子１０４を介して、共通電位ＣＯＭに接続する。さらに、演算増幅器９１の出力は、ＦＥＴ４１のゲートに接続する。
【００７６】
また、演算増幅器９２の反転入力は、抵抗４６の他端とＦＥＴ２６のドレインとＦＥＴ４５のソースとの接続点（電圧Ｖｓ４５）に接続する。また、演算増幅器９２の非反転入力は、ゲート電圧入力端子１０４を介して、共通電位ＣＯＭに接続する。さらに、演算増幅器９２の出力は、ＦＥＴ４５のゲートのゲートに接続する。
【００７７】
このような、図３の実施例の動作は、図１の実施例の動作と同様となる。したがって、図３の実施例は、図１の実施例と同様に、広い入力電圧範囲を提供する。
【００７８】
また、電圧Ｖｓ４１が共通電位ＣＯＭよりも大きいときは、演算増幅器９１の出力は減少し、ＦＥＴ４１のゲート電圧は減少し、電圧Ｖｓ４１は減少する。さらにまた、電圧Ｖｓ４１が共通電位ＣＯＭよりも小さいときは、演算増幅器９１の出力は増加し、ＦＥＴ４１のゲート電圧は増加し、電圧Ｖｓ４１は増加する。
【００７９】
さらに、電圧Ｖｓ４５が共通電位ＣＯＭよりも大きいときは、演算増幅器９２の出力は減少し、ＦＥＴ４５のゲート電圧は減少し、電圧Ｖｓ４５は減少する。さらにまた、電圧Ｖｓ４５が共通電位ＣＯＭよりも小さいときは、演算増幅器９２の出力は増加し、ＦＥＴ４５のゲート電圧は増加し、電圧Ｖｓ４５は増加する。
【００８０】
こうして、電圧Ｖｓ４１及び電圧Ｖｓ４５は、それぞれ共通電位ＣＯＭと等しくなるように制御される。よって、図３の実施例の電圧Ｖｓ４１及び電圧Ｖｓ４５は、温度変動及び可変電圧源３３（オフセット電圧Ｖｏｆｓ）の変更等の影響を受けることがなく、安定に動作する。
【００８１】
そして、図３の実施例において、入力電圧Ｖｉｎがゼロのとき、入力端子１００を流れる電流及び入力電流Ｉ４３は、温度変動及び可変電圧源３３（オフセット電圧Ｖｏｆｓ）の変更等の影響を受けることがなく、ゼロとなる。
【００８２】
また、図３の実施例は、ＦＥＴ４１、ＦＥＴ４５の相互コンダクタンスの影響によるわずかなゲイン誤差があるようなときであっても、入力電圧Ｖｉｎがゼロのとき、入力端子１００を流れる電流及び入力電流Ｉ４３は、ゼロとなる。よって、図３の実施例は、一層、高精度のオフセット調整ができる。
【００８３】
また、前述の例では、ＦＥＴ２３，ＦＥＴ２６，ＦＥＴ４１及びＦＥＴ４５は、ｎ形チャネルのＭＯＳ電界効果トランジスタで形成したが、この構成とは別に、ｐ形チャネルのＭＯＳ電界効果トランジスタ、バイポーラトランジスタ等で同等の構成を形成できる。この場合の作用及び効果は、前述の例の場合と同様になる。
【００８４】
以上のように、本発明は前述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】本発明の第３の実施例を示す構成図である。
【図４】従来のオフセット調整回路を示す構成図である。
【符号の説明】
【００８６】
２０  容量
２３  ＦＥＴ（第１トランジスタ）
２６  ＦＥＴ（第３トランジスタ）
４１  ＦＥＴ（第２トランジスタ）
４５  ＦＥＴ（第４トランジスタ）
２５，２９  定電流源
３１，７１，９１，９２  演算増幅器
４２，４３，４４，４６  抵抗
１  信号源
３３  可変電圧源
３２  基準電源
４７  ゲート電源
５６  バイアス制御回路
６１，６２  オフセット制御回路
８１  入力電流制御回路
１００  入力端子
１０１  出力端子
１０２  オフセット電圧入力端子
１０３  基準電圧入力端子
１０４  ゲート電圧入力端子
１０５  入力基準電圧入力端子
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｏｆｓ  オフセット電圧
Ｖｒｅｆ  基準電圧
Ｖｇａｔｅ  ゲート電圧
Ｖｐ  フィードバック電圧
Ｖｄｄ  正電源
Ｖｓｓ  負電源
ＣＯＭ  共通電位
Ｉ４３  入力電流
Ｉ４６  オフセット電流
【図１】
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【図２】
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【図３】
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【図４】
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