(57)【要約】  【課題】  従来の構成では、あらかじめテストして不良論理アドレスを特定しなければならない。つまり、動作中に欠陥が発生した場合、それに対処できない  【解決手段】  様々な論理を実装できる複数のブロックと、前記ブロックを電気的に接続させる第一の配線と、前記第一の配線の接続を切り替えられる第一の配線切替回路と、検査回路を備えるリコンフィギュラブルLSIにおいて、前記ブロックが、制御信号に応じて論理機能が決定される複数のセルと、前記セルを電気的に接続する第二の配線と、前記第二の配線の接続を切り替えられる第二の配線切替回路と、アドレス記憶回路と、セル制御回路とを備え、前記検査回路が、前記セルを検査し、動作しているセルの機能を、検査が終わって空いているセルへ移動することで、回路全体が動作しながら、個々のセルを検査することが可能となる【選択図】  図１
2005127772.tif 000002
【特許請求の範囲】
【請求項１】
様々な論理を実装できる複数のブロックと、
前記ブロックを電気的に接続させる第一の配線と、
前記第一の配線の接続を切り替えられる第一の配線切替回路と、
検査回路を備えることを特徴とするリコンフィギュラブルLSI。
【請求項２】
請求項１に記載のリコンフィギュラブルLSIにおいて、
前記ブロックが、
制御信号に応じて論理機能が決定される複数のセルと、
前記セルを電気的に接続する第二の配線と、
前記第二の配線の接続を切り替えられる第二の配線切替回路と、
アドレス記憶回路と、セル制御回路と
を備えることを特徴とするリコンフィギュラブルLSI。
【請求項３】
請求項２に記載のリコンフィギュラブルLSIにおいて、
前記検査回路が、前記セルを検査することを特徴とするリコンフィギュラブルLSI。
【請求項４】
請求項３に記載のリコンフィギュラブルLSIにおいて、
前記アドレス記憶回路が不揮発性記憶素子によって構成され、
前記検査回路によって正常なセルと判定されたセルのアドレス値を記憶することを特徴とするリコンフィギュラブルLSI。
【請求項５】
請求項４に記載のリコンフィギュラブルLSIにおいて、
前記セル制御回路が、前記アドレス記憶回路に記憶されているセルのアドレスによって、
論理を実現するよう制御することを特徴とするリコンフィギュラブルLSI。
【請求項６】
請求項５に記載のリコンフィギュラブルLSIにおいて、
前記セルが論理変換回路と入力バッファと出力バッファと制御バッファを備え、
前記論理変換回路の入力部に前記入力バッファが接続され、
前記論理変換回路の出力部に前記出力バッファが接続され、
前記論理変換回路の制御部に前記制御バッファが接続され、
前記制御バッファの制御信号により、前記論理変換回路の論理機能が制御されることを特徴とするリコンフィギュラブルLSI。
【請求項７】
請求項６に記載のリコンフィギュラブルLSIにおいて、
前記論理変換回路が、電界効果型トランジスタをツリー状に接続させた構造になっていることを特徴とするリコンフィギュラブルLSI。
【請求項８】
請求項６に記載のリコンフィギュラブルLSIにおいて、
前記論理変換回路が、AND平面とOR平面で構成されることを特徴とするリコンフィギュラブルLSI。
【請求項９】
請求項５に記載のリコンフィギュラブルLSIにおいて、
前記セルがプロセッサと入力バッファと出力バッファと制御バッファを備え、
前記プロセッサの入力部に前記入力バッファが接続され、
前記プロセッサの出力部に前記出力バッファが接続され、
前記プロセッサの制御部に前記制御バッファが接続され、
前記制御バッファの制御信号により、前記プロセッサの論理機能が制御されることを特徴とするリコンフィギュラブルLSI。
【請求項１０】
請求項５に記載のリコンフィギュラブルLSIにおいて、
前記ブロック内のすくなくとも一つの前記セルが、前記検査回路によって検査することを特徴とするリコンフィギュラブルLSIの駆動方法。
【請求項１１】
請求項６に記載のリコンフィギュラブルLSIにおいて、
前記検査回路から検査用入力信号を前記入力バッファに入力させ、
前記論理変化回路から出力した前記出力バッファへの検査用出力信号を前記検査回路が検査することを特徴とするリコンフィギュラブルLSIの駆動方法。
【請求項１２】
請求項７に記載のリコンフィギュラブルLSIにおいて、
制御信号に論理値“１”を設定し、
入力信号として、すべての論理値の組み合わせを順番に与え、
出力信号に論理値“１”が出力されることを検査することを特徴とするリコンフィギュラブルLSIの駆動方法。
【請求項１３】
請求項１1に記載のリコンフィギュラブルLSIの駆動方法において、
制御信号に論理値“０”を設定することを特徴とするリコンフィギュラブルLSIの駆動法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理機能を可変に設定できる論理ブロックおよび配線の切替を設定できる配線切替ブロックを備えたリコンフィギュラブルLSIに関わり、特にそのLSIの一部に不良があっても当該LSIを利用可能にする駆動方法に関する。
【背景技術】
【０００２】
リコンフィギュラブルLSIは、ユーザがその論理機能をプログラマブルに設定できる。このようなLSIは、特定用途向け論理LSIの開発初期の段階において、その論理機能を検証するのに用いられる。また、論理仕様の変更に即座に対処することが可能である。リコンフィギュラブルLSIの例として、FPGA(Field Programmable Gate Array)が挙げられる。
【０００３】
リコンフィギュラブルLSIに、欠陥が生じた不良論理ブロックのアドレスをあらかじめ記憶することで、不良論理ブロックを避けて論理を機能させることが可能となる。（例えば、特許文献１参照）。図６は、特許文献1 に記載された従来のFPGAの全体的な構成図を示すものである。
【０００４】
図６に示す回路構成は、論理モジュール１０１と配線経路モジュール１２４とが繰り返し並んで構成されている。論理モジュール１０１と配線経路モジュール１２４とによって、様々な機能を実現することが可能となる。
【０００５】
まず、論理モジュール１０１と配線経路モジュール１２４とをあらかじめテストを行い、不良論理ブロックのアドレスを不揮発性記憶回路１０６に書き込ませる。次に、この不良論理ブロックのアドレスを避けることで、正常なブロックのみで、論理回路を構築することが可能となる。
【０００６】
以上のように、不良論理ブロックのアドレスを避けることで、論理ブロックに欠陥が発生しても、回路を正常に動作させることが可能となる。これにより、論理ブロックに欠陥が発生したLSIを不良品として廃棄せずにすみ、LSIの歩留まりを高めることができる。
【特許文献１】特開平１０−３１３０６１号公報（第３−４頁、図１−２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の構成では、あらかじめテストして不良論理アドレスを特定しなければならない。つまり、動作中に欠陥が発生した場合、それに対処できないという課題を有していた。
【０００８】
本発明は、前記従来の課題を解決するもので、LSIの動作中においても、欠陥を見つけ、それに対処するリコンフィギュラブルLSIおよびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記従来の課題を解決するために、様々な論理を実装できる複数のブロックと、
前記ブロックを電気的に接続させる第一の配線と、前記第一の配線の接続を切り替えられる第一の配線切替回路と、検査回路を備えるリコンフィギュラブルLSIにおいて、
前記ブロックが、制御信号に応じて論理機能が決定される複数のセルと、前記セルを電気的に接続する第二の配線と、前記第二の配線の接続を切り替えられる第二の配線切替回路と、アドレス記憶回路と、セル制御回路とを備え、
前記検査回路が、前記セルを検査し、
前記アドレス記憶回路が不揮発性記憶素子によって構成され、前記検査回路によって正常なセルと判定されたセルのアドレス値を記憶し、
前記セル制御回路が、前記アドレス記憶回路に記憶されているセルのアドレスによって、
論理を実現するよう制御し、
前記セルが、論理変換回路と入力バッファと出力バッファと制御バッファを備え、
前記論理変換回路の入力部に前記入力バッファが接続され、
前記論理変換回路の出力部に前記出力バッファが接続され、
前記論理変換回路の制御部に前記制御バッファが接続され、
前記制御バッファの制御信号により、前記論理変換回路の論理機能が制御され、
また、前記論理変換回路が、電界効果型トランジスタをツリー状に接続させた構造になっていることを特徴とする。
【００１０】
また、前記リコンフィギュラブルLSIの駆動方法において、
前記ブロック内のすくなくとも一つの前記セルが、前記検査回路によって検査し、
前記検査回路から検査用入力信号を前記入力バッファに入力させ、前記論理変化回路から出力した前記出力バッファへの検査用出力信号を前記検査回路が検査し、
制御信号に論理値“１”を設定し、入力信号として、すべての論理値の組み合わせを順番に与え、出力信号に論理値“１”が出力されることを検査することを特徴とする。
【発明の効果】
【００１１】
本発明のリコンフィギュラブルLSIによれば、動作中に欠陥を見つけ、それに対処することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
（実施の形態１）
図１は、本実施形態のリコンフィギュラブルLSIの回路全体の一例である。１はブロック、２は第一の配線切替路回路であるグローバル配線切替回路、３は第一の配線であるグローバル配線、４は入出力用回路、５は検査回路である。
【００１４】
図１のように、ブロック1が、マトリクス状に多数配置されている。ブロック１同士は、グローバル配線切替回路２を介して、グローバル配線３によって接続されている。グローバル配線切替回路２によって、任意のブロック１同士を接続させることが可能となる。また、入出力用回路４は、多数の外部入出力に対するバッファ等を備える。検査回路５は、ブロック１の中にあるセル１１を検査する回路である。検査方法については、後述する。
【００１５】
図２は、ブロック1の詳細の一例である。１１−１から１１−９まではセル、１２はアドレス記憶回路、１３は第二の配線切替回路であるローカル配線切替回路、１４は第二の配線であるローカル配線、１５はセル制御回路である。
【００１６】
図２のように、ブロック１は、セル１１−１から１１−９までの９個のセルがマトリクス状に配置されている。セル１１は、ローカル配線切替回路１３を介して、ローカル配線１４によって接続されている。また、セルの入出力部には、セル制御回路１５が接続されている。さらに、セル制御回路１５は、アドレス記憶回路１２に接続されている。
【００１７】
セル１１は、様々な論理を実現させることができる。その実現方法については、後述する。これにより、ユーザは自分の設計に応じて回路を自由に変更することが可能となる。さらに、ローカル配線切替回路１３により、ブロック１内の任意のセル１１間を接続させることで、より複雑な機能を実現することができる。
【００１８】
セル制御回路１５により、回路が動作中に、検査するブロック１内のセルの一つを指定する。この図では、検査中のセルは、セル１１−５である。セルの検査の方法については、後述する。検査により、検査中のセルが問題なければ、そのセルは正常とする。そのセルのアドレス値をアドレス記憶回路１２に書き込む。アドレス記憶回路１２から正常のセル１１のアドレス値をセル制御回路１５へ送信する。送信された正常のセル１１を用いて、論理を合成する。
【００１９】
アドレス記憶回路１２は、電気的に書き込み可能な不揮発性記憶素子によって構成される。本実施例では、一例として、強誘電体を用いた不揮発性メモリーFeRAM (Ferroelectric Random Access Memory)を用いた。なお、不揮発性メモリーとして、EEPROM (Electrically Erasable Programmable Read Only Memory)やMRAM (Magnetic Random Access Memory)などであっても構わない。
【００２０】
図３では、検査中のセルは、セル１１−５からセル１１−２へ変化している。これは、図２のときは、セル１１−２が動作していた。図３では、セル１１−２の動作をセル１１−５へ移行することで、セル１１−２を検査することが可能となった。このように、動作しているセルの機能を、検査が終わって空いているセルへ移動することで、回路全体が動作しながら、個々のセルを検査することが可能となる。
【００２１】
図４は、セル１１の検査の方法を示した図である。セル１１は、論理変換回路２１、入力バッファ２２、出力バッファ２３、制御バッファ２４によって構成されている。論理変換回路２１は、制御バッファ２４より受け取る検査用制御信号２５によって、制御される。入力バッファ２２は、別のセルの出力を受け取り、その信号を論理変換回路２１へ入力信号として入力する。また、出力バッファ２３は、論理変換回路２１の出力を受け取り、次段の回路へその信号を出力する。
【００２２】
セルの検査するとき、入力バッファ２２には、検査回路５からの検査用入力信号２６が入力される。また、出力バッファ２３からの出力は、検査用出力信号２７として、検査回路５に出力される。
【００２３】
検査用入力信号２６を入力したときに出力される検査用出力信号２７を検査回路５によって、判定する。この検査に合格すると、アドレス記憶回路１６に当該セルのアドレスを書き込む。検査方法については、論理変化回路２１の説明で述べる。
【００２４】
図５に、論理変換回路２１の回路図の一例を示す。MT1からMT６まで６個のパストランジスタがツリー状に接続されている。入力信号IN1、IN２によって、制御信号CO1からCO4のどれかが出力OUTに達するようになっている。制御信号CO1からCO4の値を変化させることによって、2入力の16種類の論理をすべて表現できる。
【００２５】
この論理変換回路２１を検査方法の一例として、以下の方法を用いた。図５の制御信号CO1からCO４には、論理値“１”を与える。検査用入力信号２６として、(ＩＮ１、ＩＮ２)  ＝  （“０”、“０”）、  （“０”、“１”）、  （“１”、“０”）、  （“１”、“１”）を順番に与える。このとき、それぞれの検出用入力信号２７に対し、端子ｏｕｔに出力される検査用出力信号２７が論理値“１”であれば、その論理変換回路２１を含むセル１１を合格とする。
【００２６】
なお、本実施形態では、制御信号ＣＯ１からＣＯ４に、論理値“１”を与えたが、論理値“０”を与えても良い。また、論理値“１”、“０”の両方を用いて、検査しても構わない。制御信号が、どのパストランジスタを通っても、確実に出力に伝達されるのを検査するような方法であれば、どのような方法でも構わない。
【００２７】
また、本実施形態では、セル中にツリー状に接続されるパストランジスタで構成される論理変換回路を用いたが、AND平面とOR平面で構成されるPLA(Programmable Logic Array)を用いても構わない。さらに、論理変換回路の換わりに、プロセッサを用いても構わない。
【００２８】
以上のように、本発明のリコンフィギュラブルLSIおよびその駆動方法によって、回路全体が動作中で各々のセルを検査することが可能となる。従来では、回路の動作を一旦止めて、各々セルを検査し、合格したアドレス情報を一括に記憶する。そのため、回路動作中、不具合が発生した場合、対処できなかった。しかし、本実施形態のリコンフィギュラブルLSIでは、各ブロック毎に、検査するセルをすることで、回路全体が動作しながら、各々のセルを検査できるという利点がある。
【００２９】
なお、本実施形態では、ブロックに９個のセルを設けたが、その数には限られない。また、本実施形態では、ブロック内の検査するセルの数を1つとしたが、複数のセルがあっても構わない。
【産業上の利用可能性】
【００３０】
本発明にかかるリコンフィギュラブルLSIは、仕様が変更されるような電子機器に搭載されるLSI等として有用である。また、高い信頼性を要求される精密機器等の用途にも応用できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１におけるリコンフィギュラブルLSIの回路全体の構成図
【図２】本発明の実施の形態１におけるリコンフィギュラブルLSIのブロックの構成図(検査セルが１１−５である場合を示す図)
【図３】本発明の実施の形態１におけるリコンフィギュラブルLSIのブロックの構成図(検査セルが１１−２である場合を示す図)
【図４】本発明の実施の形態１におけるリコンフィギュラブルLSIのセルの構成図と検査方法を示した図
【図５】本発明の実施の形態１におけるリコンフィギュラブルLSIの論理変換回路の構成図
【図６】従来例におけるリコンフィギュラブルLSIの全体の構成図
【符号の説明】
【００３２】
１  ブロック
２  グローバル配線切替回路
３  グローバル配線
４  入出力回路
５  検査回路
１１−１〜１１−９  セル
１２  アドレス記憶回路
１３  ローカル配線切替回路
１４  ローカル配線
１５  セル制御回路
２１  論理変換回路
２２  入力バッファ
２３  出力バッファ
２４  制御バッファ
２５  検査用制御信号
２６  検査用入力信号
２７  検査用出力信号
１０１  論理モジュール
１０２  アドレスデコード論理回路
１０６  不揮発性記憶回路
１０８  アドレス発生回路
１０９  制御データ書込み回路
１２４  配線経路モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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