(57)【要約】【課題】画素領域の切り出し時に読出を行わない画素による悪影響の防止。【解決手段】  有効画素領域の内の一部について画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対しては画素リセットのみを行う。これにより有効画素領域内の全ての画素は、それぞれ所定のタイミングで画素リセットが行われるようにし、リセットされずに継続して電荷が蓄積される画素は発生しないようにする。【選択図】      図１１
2005184358.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段と、
上記画素センサ手段の行を選択し、選択行の各列の固体撮像素子から上記画素信号の読み出しを実行させる垂直走査手段と、
上記垂直走査手段によって読み出された上記画素信号に対する処理を行って撮像画像信号を出力する出力手段とを備え、
上記垂直走査手段は、上記画素センサ手段の有効画素領域の内の一部について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対して、画素リセットのみを実行させることを特徴とする固体撮像装置。
【請求項２】
上記垂直走査手段は、
上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、
画素リセットのみを実行させる行を順次選択するリセットアドレスデコーダと、
を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
上記垂直走査手段は、
上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、
画素信号の読出が行われる画素を含まない行を一括選択する一括リセット回路と、
を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
制御用通信期間とフレーム読出期間から成るフレーム周期単位において、
上記画素センサ手段、上記垂直操作手段、及び上記出力手段による撮像画像信号の出力は、上記フレーム読出期間に行われるとともに、
上記垂直操作手段による、画素信号の読出が行われる画素を含まない行に対する画素リセットは、上記制御用通信期間に行われることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
制御用通信期間とフレーム読出期間から成るフレーム周期単位において、
上記画素センサ手段、上記垂直操作手段、及び上記出力手段による撮像画像信号の出力は、上記フレーム読出期間に行われるとともに、
上記垂直操作手段による、画素信号の読出が行われる画素を含まない行に対する画素リセットも、上記フレーム読出期間に行われることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
上記画素センサ手段の１行の読出動作を行うライン読出期間が、選択された行の画素から画素信号を垂直転送して読み出すカラム読出期間と、該カラム読出期間に読み出された画素信号を順次水平転送して１行分の撮像画像信号として出力する水平転送期間とから成り、
上記垂直操作手段による、画素信号の読出が行われる画素を含まない行に対する画素リセットは、上記水平転送期間に行われることを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
上記画素センサ手段は、上記有効画素領域が行方向と列方向に４：３の画素配列とされているとともに、
上記垂直走査手段は、上記有効画素領域内から切り出される１６：９の領域について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、上記１６：９の領域に含まれない行に対して、画素リセットのみを実行させることを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段に対して、
上記画素センサ手段の有効画素領域の内の一部について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対して、画素リセットのみを実行させることを特徴とする画素信号読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳイメージセンサ等の固体撮像画素を用いた画素センサを有する固体撮像装置、及びその画素信号読み出し方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００１−８６３９１号公報
【特許文献１】特開２００３−１８９１８４号公報
【０００３】
例えばＣＭＯＳイメージセンサ等の固体撮像素子を用いた固体撮像装置（カメラ装置）においては、固体撮像素子が行方向及び列方向にアレイ状に配されることで、１画面を形成する各画素を有する画素センサ部が形成される。
また固体撮像装置の分野においては、例えば日本や北米で普及しているＮＴＳＣ方式(Standers Definition：ＳＤ規格)と高詳細なＨＤＴＶ方式（High Definition TV：ＨＤ規格）の両方など、複数の映像信号規格に対応することが近年重要となっている。
この場合において、例えば固体撮像装置にＳＤ規格用とＨＤ規格用の別々の撮像素子を搭載することは、コスト的、構成的に不利であることから、１つの撮像素子アレイを用いて、ＳＤ規格撮像とＨＤ規格撮像を使い分けることが適切である。
そして例えばＣＭＯＳイメージセンサとして１つの撮像素子アレイにおいてＳＤ規格とＨＤ規格とを両立させたい場合、予め片方の規格の画素配列で撮像素子アレイを作り、他方の規格で使用する時は、撮像素子アレイ内で領域を切り出して読み出しを行う手法が考えられる。
【０００４】
図２２に撮像素子アレイ（画素アレイ）の領域構造を示した。
図２２（ａ）は、撮像素子アレイの有効領域（画素信号読出に使用される有効画素領域）として、ＳＤ規格に合わせて行方向：列方向に４：３の画素配列が形成されている状態を示している。つまりＳＤ規格のアスペクト比４：３に準拠した撮像素子アレイの場合である。
なお、有効領域の周囲にはＯＰＢ（オプティカルブラック）領域としての画素が形成される。
ＯＰＢ領域とは、遮光マスクにより受光不能としたり、製造プロセスにより受光しても電荷が蓄積されないようにするなどし、出力される画素信号のレベルが常に規定の黒レベルとなるようにした領域である。
一方、有効領域の画素は、当然ながら、入射光に応じて電荷が蓄積され、その電荷に応じた画素信号を出力するものとなる。
この図２２（ａ）のＳＤ規格準拠の撮像素子アレイを用いて、アスペクト比１６：９のＨＤ規格の撮像画像信号を得ようとする場合、例えば図２２（ｂ）の領域Ａとして示すように、有効領域内で所定数の行を切り出すことになる。即ち１６：９となる領域Ａの各画素から画素信号を読み出して、１画面を形成する撮像画像信号を得る。領域Ｂの画素については画素信号の読出は行わない。
【０００５】
また図２２（ｃ）は、撮像素子アレイの有効領域が、ＨＤ規格に合わせて行方向：列方向に１６：９の画素配列として形成されている状態を示している。つまりＨＤ規格のアスペクト比１６：９に準拠した撮像素子アレイの場合である。
この図２２（ｃ）のＨＤ規格準拠の撮像素子アレイを用いて、アスペクト比４：３のＳＤ規格の撮像画像信号を得ようとする場合、例えば図２２（ｄ）の領域Ａとして示すように、有効領域内で所定数の列を切り出すことになる。即ち４：３となる領域Ａの各画素から画素信号を読み出して、１画面を形成する撮像画像信号を得る。この場合も領域Ｂの画素については画素信号の読出は行わない。
【０００６】
なお、このようなＳＤ／ＨＤ規格の共用のためではないが、有効領域の一部の画素について読出を行う技術については、例えば上記特許文献１，２に縮小読出や間引き読出として記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここでＣＭＯＳイメージセンサの構成の一例を図２３（ａ）に示す。図のように、１つの画素は、例えば入射光に応じた電荷を蓄積するフォトダイオードＰＤと、選択トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３を有して構成される。
通常、画素のシャッター動作はＨブランキング期間に行う。Ｈブランキング期間で、読み出す画素の行を選択し、選択行の各画素から画素信号を読み、カラム処理部、例えばＣＤＳ（相関２重サンプリング）回路部へ転送する。その次に、各画素のリセット動作を行う。つまりフォトダイオードＰＤとフローティングディフュージョンＦＤをリセットし初期化する。
初期化されたフォトダイオードＰＤは入射光を受け、電荷の蓄積を開始し、次の読み出し時に行が選択されるまで蓄積を続ける。
【０００８】
この場合、行方向に並ぶ画素においては、図に示す信号ＴＧ、信号ＲＳＴ、信号ＳＥＬは共通に与えられる。詳しくは後に図２でも説明するが、或る選択された行の各画素に対して、まず信号ＲＳＴが与えられて、それらの画素からリセットレベルの読出（Ｐ相読出）が行われ、次に信号ＴＧが与えられて信号レベルの読出（Ｄ相読出）が行われる。この信号レベルとリセットレベルの差分がＣＤＳ回路部で検出される画素信号となる。その後、信号ＴＧ、信号ＲＳＴが同時に与えられることで、その行の各画素は、上記初期化として全てリセット（画素リセット）される。
【０００９】
このような読出動作が行われるため、読出のために選択された行の各画素は、読出と共に画素リセットが行われるものとなる。
この点を踏まえて、図２２（ｂ）のようなＨＤ規格読出を行う場合を考える。図２２（ｂ）の場合、領域Ａの各行に対して上記の読出動作を実行させ、一方、領域Ｂの各行に対しては読出を実行させない。つまり、有効領域内であるにもかかわらず、画素信号読出時に全く選択されない行が存在する。そして上記のように画素は、行が選択されて画素信号読出が行われる際に画素リセットも行われるが、領域Ｂの各行の画素は、行が選択されないことから、ＨＤ規格読出時には画素リセットが行われる機会がないことになる。
【００１０】
このように領域Ｂの各画素で画素リセットが行われないことから次のような問題が生ずる。
図２３（ｂ）に画素の断面構成示す。図のように例えばＰ型シリコン基板におけるＮ型拡散層が配されて、フォトダイオードＰＤ、選択トランジスタＴＲ１、リセットトランジスタＴＲ２が形成される。ここで領域Ｂの画素で画素リセットが行われないと図中（１）〜（５）として示す動作で、その悪影響が発生する。
（１）上記の領域Ｂの行の画素は有効領域であるため、その画素のフォトダイオードＰＤには光が常にあたり続ける。
（２）すると、その画素は画素リセットが行われないため、画素内のフォトダイオードＰＤは常に光電変換を続け、電荷がオーバーフローする。
（３）電荷のオーバーフローの影響で、フローティングディフュージョン（ＦＤ）の電位が変化する。
（４）ＦＤ電位の変動によって増幅トランジスタＴＲ３が動作する。
（５）増幅トランジスタＴＲ３の動作により、画素信号の信号ラインである垂直信号線ＶＬの電位変化が生ずる。
【００１１】
垂直信号線ＶＬには全ての行の同列の画素が接続されているため、このような領域Ｂの画素による垂直信号線の電位変動は、そのときに読出を行っている行の画素からの画素信号に影響を与えてしまうことになる。
このように、領域Ｂの画素がリセットされないことで、領域Ａからの画素信号に悪影響を与えてしまい、信号品質を損ね、ひいては画質劣化につながる。
【００１２】
また、画素リセットが行われず、常に光が当たり続けて電荷が生成されるということは、画素内のフォトダイオードＰＤ、転送ゲート（ＴＲ１〜ＴＲ３）の劣化要因ともなる。
【００１３】
このような問題に対しては、例えば図２２（ｂ）のようにＨＤ規格の読出を行う場合でも有効領域の全画素について読出（及び画素リセット）を行わせ、データとして出力する時に、ＨＤ規格とは無関係な部分（つまり領域Ｂの画素からの画素信号）を出力しないという方法が考えられる。この方法であれば、領域Ｂの画素も画素リセットされるため、上記問題を解消できる。しかしながらこの場合、全行の読出を行うことから、フレームレートを上げられないという欠点があり、ＨＤ規格で必要な高精細な映像のための高フレームレート動作が難しくなってしまう。
【００１４】
なお、図２２（ｄ）のようにＨＤ規格の有効領域からＳＤ規格読出のために領域Ａの画素を読み出す場合には、上記問題は発生しない。即ち、図２２（ｄ）の場合、領域Ａは有効画素の全行にわたっており、この領域Ａの画素の読出時に、領域Ｂの画素も画素リセットされるためである。
【課題を解決するための手段】
【００１５】
本発明では、上記のようにＳＤ規格の画素配列で構成されている撮像素子をＨＤ規格として使用するときなど、読出のために選択されない行が発生する場合に、その行の画素について適切にリセットが行われるようにし、リセットが行われないことによる悪影響を防止することを目的とする。
【００１６】
このため本発明の固体撮像装置は、固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段と、上記画素センサ手段の行を選択し、選択行の各列の固体撮像素子から上記画素信号の読み出しを実行させる垂直走査手段と、上記垂直走査手段によって読み出された上記画素信号に対する処理を行って撮像画像信号を出力する出力手段とを備える。そして上記垂直走査手段は、上記画素センサ手段の有効画素領域の内の一部について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対して、画素リセットのみを実行させる。
【００１７】
この場合上記垂直走査手段は、上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、 画素リセットのみを実行させる行を順次選択するリセットアドレスデコーダとを備える。
又は、上記垂直走査手段は、上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、画素信号の読出が行われる画素を含まない行を一括選択する一括リセット回路とを備える。
【００１８】
画素信号の読出が行われる画素を含まない行に対する画素リセットのタイミングは次のようにする。
即ち、制御用通信期間とフレーム読出期間から成るフレーム周期単位において、上記制御用通信期間に行われる。
或いは、通常の読出を行うフレーム読出期間に行われるようにする。
また、上記画素センサ手段の１行の読出動作を行うライン読出期間が、選択された行の画素から画素信号を垂直転送して読み出すカラム読出期間と、該カラム読出期間に読み出された画素信号を順次水平転送して１行分の撮像画像信号として出力する水平転送期間とから成る場合、画素信号の読出が行われる画素を含まない行に対する画素リセットは、上記水平転送期間に行われるようにする。
【００１９】
また上記画素センサ手段は、上記有効画素領域が行方向と列方向に４：３の画素配列とされているとともに、上記垂直走査手段は、上記有効画素領域内から切り出される１６：９の領域について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、上記１６：９の領域に含まれない行に対して、画素リセットのみを実行させる。
【００２０】
本発明の画素信号読み出し方法は、固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段に対して、上記画素センサ手段の有効画素領域の内の一部について上記画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対して、画素リセットのみを実行させる。
【００２１】
以上の本発明によれば、画素センサ手段の所要行について、画素信号の読出を伴わない画素リセットを実行させることができる。そして例えば有効画素領域がＳＤ規格の画素配列とされた画素センサ手段からＨＤ規格の撮像画像信号を得るために、有効画素領域の内の一部について画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対して、画素リセットのみを行うことで、有効画素領域内でリセットされない画素を発生させないようにできる。
【発明の効果】
【００２２】
本発明によれば、有効画素領域の内の一部について画素信号の読出及び画素リセットを実行させる際に、上記有効画素領域内で、画素信号の読出が行われる画素を含まない行に対しては画素リセットのみを行うため、有効画素領域内の全ての画素は、それぞれ所定のタイミングで画素リセットが行われる。つまり、リセットされずに継続して電荷が蓄積される画素は発生しないため、それによる画素信号への悪影響は解消され、品質の良い撮像画像信号を得ることができる。またリセットされないことによる画素の劣化進行も防止されるため、信頼性も向上される。
さらに、例えばＳＤ規格の画素配列とされた画素センサ手段からＨＤ規格の撮像画像信号を得る場合など、画素センサ手段の一部の領域を切り出す場合に、全画素のリセットを目的として有効画素領域の全ての行について読出動作を実行させる必要もなくなるため、フレームレートを上げることも容易となる。特にＨＤ規格の高精細な映像のための高フレームレートの動作を行うことにも好適である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態として、ＣＭＯＳセンサアレイを用いた固体撮像装置について、次の順序で説明する。
１．固体撮像装置の要部の構成
２．垂直走査回路の構成
３．通信期間での画素リセット
４．フレーム読出期間での画素リセット
５．水平転送期間での画素リセット
６．実施の形態の効果及び変形例
【００２４】
１．固体撮像装置の要部の構成
図１は本実施の形態の固体撮像装置の要部のブロック図である。
図１における画素アレイ１には、図示しないレンズ系によって被写体からの光が入射される。この画素アレイ１は例えばＣＭＯＳセンサアレイとされ、固体撮像素子（ＣＭＯＳセンサ）としての撮像画素ＧＳが、行方向及び列方向に多数配されて形成されている。ここでは行数はｎ行、列数はｍ列としている。
なお、この画素アレイ１は、図４（ａ）に示すように、ＯＰＢ領域と有効領域とを有する。上述したようにＯＰＢ領域とは、黒レベルの信号を得るための画素が配された領域であり、例えば光は入射されない構成とされている。一方有効領域は、入射光に応じた画素信号を出力する画素が配された領域である。そして本例の場合、有効領域は行方向：列方向に画素が４：３の割合で配設されており、即ちＳＤ規格の画面に即した構成とされている。
【００２５】
図１の垂直走査回路３は、タイミングジェネレータ２から供給されるアドレス及び制御信号に基づいて、画素アレイ１における行を選択し、走査を行う。詳しくは後述するが、本例では有効領域の画素に対して列並列方式で読出を行うように、各行を順次選択する走査を行うとともに、例えば上記４：３の有効領域の画素アレイ１から１６：９の領域を切り出してＨＤ規格の撮像画像信号を得る場合には、読出を行わない行に対して所定のタイミングで画素リセットを実行させる。
そしてこれらの動作のため垂直走査回路３は、垂直走査線Ｌ１〜Ｌｎを駆動する。垂直走査線Ｌ１〜Ｌｎに与える信号（パルス）は、垂直走査回路３では論理回路レベルの電圧として発生され、これが電圧レベルシフタ４で走査線駆動レベルの電圧にシフトされて各垂直走査線Ｌ１〜Ｌｎに与えられることになる。
ＳＤ規格の撮像画像信号を出力する場合は、画素アレイ１の有効画素の第１行から第ｎ行が、垂直走査線Ｌ１〜Ｌｎにより順次選択される（以下、「ＳＤ規格読出」ともいう）。
ＨＤ規格の撮像画像信号を出力する場合は、画素アレイ１の有効画素の第１行から第ｎ行のうちで、切り出しを行う範囲の行が、対応する垂直走査線により順次選択される（以下、「ＨＤ規格読出」ともいう）。
【００２６】
図１に示す垂直走査線Ｌ１〜Ｌｎは、ぞれぞれ３本の信号線を有し、信号ＳＥＬ、信号ＲＳＴ、信号ＴＧを画素ＧＳに供給することになる。図２に画素ＧＳの構造と各信号の関係を示している。
画素ＧＳは、例えば図２のようにフォトダイオードＰＤ、選択トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３を有して構成されている。
選択トランジスタＴＲ１のゲートには信号ＴＧの信号線が接続される。またリセットトランジスタＴＲ２のゲートには信号ＲＳＴの信号線が接続される。また、リセットトランジスタＴＲ２のソース（又はドレイン）と、増幅トランジスタＴＲ３のソース（又はドレイン）は、信号ＳＥＬが接続される。
このような画素ＧＳに対して信号ＳＥＬ、信号ＲＳＴ、信号ＴＧがそれぞれ所定のタイミングで与えられることによって、画素信号の読出や画素リセットが行われることになる。
【００２７】
入射光はフォトダイオードによって光電変換され、フォトダイオードに電荷が蓄積される。信号ＴＧによって選択トランジスタがオンされることで、フォトダイオードの電荷が読み出される。増幅トランジスタＴＲ３は、読み出したレベル（ＦＤ）を増幅して垂直信号線ＶＬに信号を転送する。また信号ＲＳＴによりリセットトランジスタＴＲ２がオンとされることで、ＦＤレベルが初期化（リセット）される。信号ＳＥＬは通常０Ｖとされており、この信号ＳＥＬの電圧が初期電圧となる。
垂直信号線ＶＬは定電流源に接続されており、つまり増幅トランジスタＴＲ３は、ＦＤレベルが初期電圧レベルから読出電荷による電圧レベルに変化することに応じて、垂直信号線ＶＬの電流変化を与えることになる。この電流変化が読み出された画素信号となる。
【００２８】
本例では、列並列方式の画素読出を行う。このため画素アレイ１において行方向に並ぶ画素Ｇからの信号電荷が同時に読み出されて、各垂直信号線ＶＬ（ＶＬ１，ＶＬ２・・・）に与えられることになる。
より具体的には、垂直走査回路３は、まず選択した行の各画素ＧＳからリセットレベルの信号（上記ＦＤレベルが初期化された際の信号）を各垂直信号線ＶＬに与えさせ（いわゆるＰ相読出）、その後、フォトダイオードＰＤに蓄積された電荷に応じた画素信号を垂直信号線ＶＬに与える動作（いわゆるＤ相読出）を実行させる。垂直走査回路３はこのような読み出し動作を順次実行させることになる。
【００２９】
選択された或る行の画素ＧＳからの画素信号の読出は、１水平期間内の水平ブランキング期間に行われる。つまり水平ブランキング期間においては、垂直信号駆動回路２によって選択された行の各画素ＧＳからの画素信号が、各垂直信号線ＶＬ１，ＶＬ２・・・に対して並列的に出力されることになる。
また、水平ブランキング期間には、以上のようにＰ相読出、Ｄ相読出が行われた後、画素リセットが行われる。画素リセットは、信号ＲＳＴ、信号ＴＧが同時に立ち上げられることで実行される。
【００３０】
図１の画素アレイ１から各垂直信号線ＶＬに転送される各画素信号は、カラムＣＤＳ部５で処理される。
カラムＣＤＳ部５では、各垂直信号線ＶＬ（各列）に対して、例えば容量素子やスイッチ素子から成るＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路が形成されており、画素信号のサンプリングを行う。具体的にはＰ相読出レベルとＤ相読出レベルの差を、画素信号としてサンプリングする。
上述のように水平周期内での水平ブランキング期間に選択された行から並列読み出しされ、カラムＣＤＳ部５でサンプリングされた各列の画素信号は、水平周期内の水平転送期間において、水平走査回路６によって順次選択され、水平信号線ＨＬに転送され、出力回路７に供給される。
出力回路７では、ＡＧＣ処理、クランプ処理等を行って、シリアル信号としての１水平期間の撮像画像信号を出力する。各水平周期で以上の動作が行われることで、１フレーム期間に１フレームの撮像画像信号が出力されることになる。
なお、ここでいう「フレーム」とは、例えばＮＴＳＣ方式の１／６０秒単位のフィールドに相当するものとなる。
【００３１】
垂直走査回路３、水平走査回路６、カラムＣＤＳ部５、出力回路７での動作タイミングは、タイミングジェネレータ２によって制御される。タイミングジェネレータ２は、垂直同期信号、水平同期信号に基づいて、各部の動作タイミングを制御する。
【００３２】
出力回路７から出力される撮像画像信号は、図示しないＡ／Ｄ変換器でデジタル信号に変換され、さらにデジタルゲイン処理、ホワイトバランス処理等が施される。さらに、表示用の信号処理が行われて表示部で画像表示が行われたり、フォーマット処理、圧縮処理等のエンコード処理が行われて記録メディアに記録されたり、或いは送信部から送信出力される。
【００３３】
以上の読出動作のための動作周期を図３に示す。
フレーム周期はＶスタートパルスＸＶＳで規定され、１つのフレーム周期が例えば１／６０秒に相当する。
このフレーム周期では通信期間とフレーム読出期間としての動作が行われる。
通信期間とは、制御用の通信期間であり、例えばタイミングジェネレータ２と図示しない制御部（制御用ＤＳＰやマイクロコンピュータ）の通信が行われる。
フレーム読出期間は、１フレームの撮像画像信号の読出を行う期間である。このフレーム読出期間においては、各水平期間毎に１行（１水平ライン）づつ撮像画像信号の読出が行われ、ｎ行の撮像画像信号が読み出されることで、１フレームの撮像画像信号が出力されるものとなる。
１水平期間となるライン読出期間は、カラム読出期間と水平転送期間としての動作が行われる。カラム読出期間とは、或る選択された行の各画素ＧＳからの画素信号が読み出されて列並列方式でカラムＣＤＳ部５に垂直転送される期間である。この期間は水平ブランキング期間に相当する。
水平転送期間は、カラムＣＤＳ部５に保持された各列の画素信号が水平走査回路６によって順次選択され、水平信号線ＨＬにより出力回路７に転送され、出力処理される期間である。
【００３４】
ところで上記のように画素アレイ１の有効画素は図４（ａ）に示す４：３の画素配列とされるが、この画素アレイ１からＨＤ規格読出を行う場合の例を図４（ｂ）（ｃ）（ｄ）に示す。
図４（ｂ）は第１行〜第ｎ行とされる有効画素の中央の１６：９の範囲を切り出してＨＤ規格の撮像画像信号を出力する場合を示している。
図４（ｃ）は有効画素の下部において１６：９の範囲を切り出してＨＤ規格の撮像画像信号を出力する場合を示している。
図４（ｄ）は有効画素の上部において１６：９の範囲を切り出してＨＤ規格の撮像画像信号を出力する場合を示している。
いずれの場合も考えられるが、いずれの場合も、垂直走査回路３は、切り出しを行う領域Ａにおける各行を順次選択し、各画素について画素信号の読出及び画素リセットが行われるように走査する。
また、いずれの場合も、領域Ｂに含まれる行は読出が行われない画素のみによる行となる。本例では、この領域Ｂの各行に対して、所定タイミングで画素リセットを行わせるようにする。
【００３５】
なお、以下の説明ではＨＤ規格読出の場合には図４（ｂ）のような中央の領域Ａが切り出される場合を例とする。この場合有効領域の第１行〜第ｎ行において、図示するように第ｑ行〜第ｒ行が、読出対象となる領域Ａとし、第１行〜第ｐ行、及び第ｓ行〜第ｎ行を、読出対象とならない領域Ｂとする。
【００３６】
２．垂直走査回路の構成
ＳＤ規格読出、ＨＤ規格読出、及びＨＤ規格読出の場合の上記領域Ｂの各行に対する画素リセットを実行させるようにする垂直走査回路３の構成例を説明する。
なお垂直走査回路３としては、ＨＤ規格読出の場合の領域Ｂの画素リセットについて、１行づつ順次画素リセットを行う構成と、領域Ｂの全行を一括して画素リセットさせる構成が考えられるため、それぞれを図５、図８で説明する。また、それらを含めて垂直走査回路３としての構成のバリエーションを図１０で説明する。
【００３７】
垂直走査回路３は、選択した行の信号ＲＳＴを立ち上げることでＰ相読出を実行させ、信号ＴＧを立ち上げることでＤ相読出を実行させる。また、信号ＲＳＴ、信号ＴＧを同時に立ち上げることで画素リセットを実行させる。
そこで以下では、垂直走査回路３の構成として、特に信号ＴＧ、信号ＲＳＴを出力するための構成を説明していく。
【００３８】
まず図５に、１行毎に画素リセットさせる行を選択できるようにした垂直走査回路３の構成例を示す。
この場合、垂直走査回路３は、リセットアドレスデコーダ３ａ、読出アドレスデコーダ３ｂとしての構成部分を備える。
【００３９】
読出アドレスデコーダ３ｂは、画素信号の読み出しを行う行を選択するデコーダである。読出アドレスデコーダ３ｂによって、或る行が読出のために選択され、その行の各画素ＧＳのリセット読出（Ｐ相読出）、画素読出（Ｄ相読出）、及び画素リセットが行われるように信号ＴＧ、信号ＲＳＴが発生される。
読出アドレスデコーダ３ｂには、タイミングジェネレータ２から、走査する行のアドレス（読出アドレスRD-Ad）が供給される。この読出アドレスRD-Adは、読出行選択デコーダ３１に入力される。読出行選択デコーダ３１は、画素アレイ１の各行（各垂直走査線Ｌ１〜Ｌｎ）に対応して出力端子ＲＤ１〜ＲＤｎを有し、読出アドレスRD-Adによって指定された行、つまり出力端子ＲＤ１〜ＲＤｎのうちで選択された端子から読出行選択信号としてのＨレベルのパルスを発生させる。
【００４０】
また、図では出力端子ＲＤｎに対応してのみ示しているが、読出行選択デコーダ３１の各出力端子ＲＤ１〜ＲＤｎに対応して、それぞれＡＮＤゲート３２，３４、ＯＲゲート３３，３５が設けられる。
図示する、出力端子ＲＤｎに対応して説明すると、ＡＮＤゲート３２には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３２には、タイミングジェネレータ２からのＴＧ制御信号TRTG、SHTGがＯＲゲート３８を介して入力される。
図６に示しているが、ＴＧ制御信号TRTGは、毎水平周期において、水平ブランキング期間内で画素信号読出（Ｄ相読出）のために信号ＴＧを立ち上げるタイミングを規定するパルスである。またＴＧ制御信号SHTGは、毎水平周期において、水平ブランキング期間内で画素リセットのために信号ＴＧを立ち上げるタイミングを規定するパルスである。
このＡＮＤゲート３２の出力は、ＯＲゲート３３を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＴＧとなる。
従って、読出アドレスRD-Adとして第ｎ行が選択され、読出行選択デコーダ３１の出力端子ＲＤｎがＨレベルとされている水平期間においては、ＡＮＤゲート３２のＨ出力に基づいて、図６に示す画素読出（Ｄ相読出）のための信号ＴＧのパルス、及び画素リセットの際の信号ＴＧのパルスが、第ｎ行の各画素ＧＳに与えられることになる。
【００４１】
またＡＮＤゲート３４には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３４には、タイミングジェネレータ２からのＲＳＴ制御信号TRRST、
SHRSTがＯＲゲート３９を介して入力される。
ＲＳＴ制御信号TRRSTは、毎水平周期の水平ブランキング期間内で、リセット読出（Ｐ相読出）のために信号ＲＳＴを立ち上げるタイミングを規定するパルスである。またＲＳＴ制御信号SHRSTは、毎水平周期において、水平ブランキング期間内で画素リセットのために信号ＲＳＴを立ち上げるタイミングを規定するパルスである。
このＡＮＤゲート３４の出力は、ＯＲゲート３５を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＲＳＴとなる。
従って、読出アドレスRD-Adとして第ｎ行が選択され、読出行選択デコーダ３１の出力端子ＲＤｎがＨレベルとされている水平期間においては、ＡＮＤゲート３４のＨ出力に基づいて、図６に示すリセット読出（Ｐ相読出）のための信号ＲＳＴのパルス、及び画素リセットの際の信号ＲＳＴのパルスが、第ｎ行の各画素ＧＳに与えられることになる。
【００４２】
つまり、読出アドレスRD-Adにより第ｎ行が選択された場合は、第ｎ行に対する垂直走査線Ｌｎにより、図６に「RD-Adで選択された行」として示すように、信号ＲＳＴ、信号ＴＧが与えられ、第ｎ行の各画素ＧＳにおいて画素信号の読出及び画素リセットが実行される。
【００４３】
一方、リセットアドレスデコーダ３ａは、画素リセットのみを行う行を選択するデコーダである。なお、画素リセットは通常、読出を行った行において、読出直後に実行されるが、本例ではリセットアドレスデコーダ３ａによって、読出を伴わないでリセットのみが行われる行が発生することになる。
リセットアドレスデコーダ３ａには、タイミングジェネレータ２から、リセットする行のアドレス（リセットアドレスRST-Ad）が供給される。このリセットアドレスRST-Adは、リセット行選択デコーダ２１に入力される。リセット行選択デコーダ２１は、画素アレイ１の各行（各垂直走査線Ｌ１〜Ｌｎ）に対応して出力端子ＲＳ１〜ＲＳｎを有し、リセットアドレスRST-Adによって指定された行、つまり出力端子ＲＳ１〜ＲＳｎのうちで選択された端子からリセット行選択信号としてのＨレベルのパルスを発生させる。
【００４４】
また、図では出力端子ＲＳｎに対応してのみ示しているが、リセット行選択デコーダ２１の各出力端子ＲＳ１〜ＲＳｎに対応して、それぞれＡＮＤゲート２２，２３が設けられる。
図示する、出力端子ＲＳｎに対応して説明すると、ＡＮＤゲート２２には出力端子ＲＳｎからのリセット行選択信号が入力される。また、このＡＮＤゲート２２には、タイミングジェネレータ２から、画素リセットタイミングを規定するＴＧ制御信号SHTGが入力される。
このＡＮＤゲート２２の出力は、ＯＲゲート３３に供給される。
【００４５】
またＡＮＤゲート２３には出力端子ＲＤｎからのリセット行選択信号が入力される。また、このＡＮＤゲート２３には、タイミングジェネレータ２から画素リセットタイミングを規定するＲＳＴ制御信号SHRSTが入力される。
ＡＮＤゲート２３の出力は、ＯＲゲート３５に供給される。
【００４６】
従って、今、第ｎ行がリセットアドレスRST-Adによって選択されて出力端子ＲＳｎがＨレベルとなっており、一方、読出アドレスRD-Adによっては第ｎ行が選択されていない（出力端子ＲＤｎがＬ）とすると、第ｎ行の各画素に対しては、図６のリセット読出のための信号ＲＳＴのパルスと、画素読出のための信号ＴＧのパルスは与えられず、画素リセットのための信号ＲＳＴ及び信号ＴＧのパルスが与えられることになる。
つまり、リセットアドレスRST-Adにより第ｎ行が選択された場合は、第ｎ行に対する垂直走査線Ｌｎにより、図６に「RST-Adで選択された行」として示すように、信号ＲＳＴ、信号ＴＧが与えられ、第ｎ行の各画素ＧＳにおいて読出を伴わない画素リセットが実行される。
【００４７】
このように垂直走査回路３によっては、画素信号の読出及び画素リセットを行う行が読出アドレスデコーダ３ｂによって選択され、また画素リセットのみを行う行がリセットアドレスデコーダ３ａによって選択される。
従って、例えば図４（ｂ）〜（ｄ）のようにＨＤ規格読出を行う場合、領域Ａの各行に対応して順次、行アドレスが読出アドレスRD-Adとして与えられることで、領域Ａの画素信号読出が実行され、また領域Ｂの各行に対応して順次、行アドレスがリセットアドレスRST-Adとして与えられることで、領域Ｂの各行の画素ＧＳのリセットが行われることになる。
【００４８】
ところで、後述するが、領域Ｂの各行の画素ＧＳを画素リセットするタイミングは１Ｈ期間中で言えば、カラム読出期間に限られず、例えば水平転送期間に行われても良い。
ところが図５の構成の場合、リセットアドレスデコーダ３ａと読出アドレスデコーダ３ｂに共通にＲＳＴ制御信号SHRSTとＴＧ制御信号SHTGが供給されるため、その場合、図６のように領域Ｂの各行の画素ＧＳは、領域Ａの画素と同じタイミング（カラム読出期間内）で画素リセットされることになる。
ここで、タイミングジェネレータ２から、読出アドレスデコーダ３に対するＲＳＴ制御信号SHRST１、ＴＧ制御信号SHTG１、リセットアドレスデコーダ３ａに対するＲＳＴ制御信号SHRST２、ＴＧ制御信号SHTG２を、それぞれ独立して供給するようにすれば、領域Ｂの画素ＧＳのリセットタイミングを任意に設定できる。例えば図７にＲＳＴ制御信号SHRST１、ＴＧ制御信号SHTG１、ＲＳＴ制御信号SHRST２、ＴＧ制御信号SHTG２を示すが、例えばこの図のようにＲＳＴ制御信号SHRST２、ＴＧ制御信号SHTG２をリセットアドレスデコーダ３ａに与えるようにすれば、水平転送期間に領域Ｂの画素ＧＳをリセットさせることになる。つまりＲＳＴ制御信号SHRST２、ＴＧ制御信号SHTG２のパルスタイミングで、任意に領域Ｂの画素ＧＳのリセットタイミングを設定できる。
【００４９】
次に図８に、領域Ｂの全行を一括して画素リセットさせるようにした垂直走査回路３の構成例を示す。
この場合、垂直走査回路３は、読出アドレスデコーダ３ｂ、一括リセット回路３ｃとしての構成部分を備える。
【００５０】
読出アドレスデコーダ３ｂは、上記図５の場合と同様に画素信号の読み出しを行う行を選択するデコーダであり、読出アドレスデコーダ３ｂによって、或る行が読出のために選択され、その行の各画素ＧＳのリセット読出（Ｐ相読出）、画素読出（Ｄ相読出）、及び画素リセットが行われるように信号ＴＧ、信号ＲＳＴが発生される。
読出アドレスデコーダ３ｂには、タイミングジェネレータ２から、走査する行のアドレス（読出アドレスRD-Ad）が供給され、この読出アドレスRD-Adに応じて、読出行選択デコーダ３１の出力端子ＲＤ１〜ＲＤｎのうちの或る端子から読出行選択信号としてのＨレベルのパルスを発生される。
なお、図８では、出力端子ＲＤ１〜ＲＤｎのうちで、出力端子ＲＤ１，ＲＤ２，ＲＤn-1、ＲＤｎは、画素アレイ１の領域Ｂの行に対応し、出力端子ＲＤｘ，ＲＤX+1は領域Ａの行に対応するものとして示している。
【００５１】
読出行選択デコーダ３１の各出力端子ＲＤ１〜ＲＤｎに対応しては、それぞれＡＮＤゲート３２，３４が設けられる。
出力端子ＲＤｎに対応して説明すると、ＡＮＤゲート３２には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３２には、タイミングジェネレータ２からのＴＧ制御信号TRTG、SHTGがＯＲゲート３８を介して入力される。
このＡＮＤゲート３２の出力は、一括リセット回路３ｃのＯＲゲート４１を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＴＧとなる。
またＡＮＤゲート３４には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３４には、タイミングジェネレータ２からのＲＳＴ制御信号TRRST、
SHRSTがＯＲゲート３９を介して入力される。
このＡＮＤゲート３４の出力は、一括リセット回路３ｃのＯＲゲート４２を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＲＳＴとなる。
従って、読出アドレスRD-Adとして第ｎ行が選択され、読出行選択デコーダ３１の出力端子ＲＤｎがＨレベルとされている水平期間においては、ＡＮＤゲート３２のＨ出力に基づいて、図９に示す画素読出（Ｄ相読出）のための信号ＴＧのパルス、及び画素リセットの際の信号ＴＧのパルスが、第ｎ行の各画素ＧＳに与えられ、またＡＮＤゲート３４のＨ出力に基づいて、図９に示すリセット読出（Ｐ相読出）のための信号ＲＳＴのパルス、及び画素リセットの際の信号ＲＳＴのパルスが、第ｎ行の各画素ＧＳに与えられることになる。
つまり、上記図５の構成例の場合と同様に、読出アドレスRD-Adにより第ｎ行が選択された場合は、第ｎ行に対する垂直走査線Ｌｎにより、図９に「RD-Adで選択された行」として示すように、信号ＲＳＴ、信号ＴＧが与えられ、第ｎ行の各画素ＧＳにおいて画素信号の読出及び画素リセットが実行される。
【００５２】
一方、一括リセット回路３ｃは、領域Ｂの行に対する垂直走査線経路にＯＲゲート４１、４２が設けられ、領域Ａの行に対する垂直走査線経路にＯＲゲート４３、４４が設けられて構成されている。
全てのＯＲゲート４１、４３は読出アドレスデコーダ３ｂの各ＡＮＤゲート３２の出力が入力される。つまり信号ＴＧの経路に配される。
また全てのＯＲゲート４２、４４は読出アドレスデコーダ３ｂの各ＡＮＤゲート３４の出力が入力される。つまり信号ＲＳＴの経路に配される。
【００５３】
全てのＯＲゲート４１，４２，４３，４４にはタイミングジェネレータ２からオールリセット制御信号ALRSTが入力される。
オールリセット制御信号ALRSTは、いわゆるグローバルシャッタとして画素アレイ１の有効領域の全画素をリセットさせる制御信号である。即ちオールリセット制御信号ALRSTがＨレベルとされると、全ての行に対する垂直走査線Ｌ１〜Ｌｎにおいて、信号ＴＧ、信号ＲＳＴが同時に立ち上がることになり、全画素のシャッタ動作が行われる。
【００５４】
本例ではこのような構成に加えて、領域Ｂの行に対応するＯＲゲート４１、４２に対して、タイミングジェネレータ２からＨＤリセット制御信号HDRSTが入力される。
ＨＤリセット制御信号HDRSTは、いわゆるＨＤ規格読出を行う場合に読出を行わない領域Ｂの全画素をリセットさせる制御信号である。即ちＨＤリセット制御信号HDRSTがＨレベルとされると、領域Ｂの全ての行に対する垂直走査線Ｌ１〜Ｌｎにおいて、信号ＴＧ、信号ＲＳＴが同時に立ち上がることになり、領域Ｂの全画素の画素リセットが行われる。
例えば図９のようにＨＤリセット制御信号HDRSTが与えられると、「領域Ｂに含まれる全ての行」として示すように、領域Ｂの各行に図示する信号ＲＳＴ、信号ＴＧが与えられ、領域Ｂの画素ＧＳが一括して画素リセットされる。
【００５５】
このように垂直走査回路３によっては、画素信号の読出及び画素リセットを行う行が読出アドレスデコーダ３ｂによって選択され、また領域Ｂの全画素を一括リセット回路３ｃにより同時に一括して画素リセットさせることができる。
従って、例えば図４（ｂ）〜（ｄ）のようにＨＤ規格読出を行う場合、領域Ａの各行に対応して順次、行アドレスが読出アドレスRD-Adとして与えられることで、領域Ａの画素信号読出が実行され、また或るタイミングでＨＤリセット制御信号HDRSTが与えられることで、領域Ｂの全画素ＧＳのリセットが行われることになる。
なお、この場合、領域Ｂの一括リセットのタイミングは、ＨＤリセット制御信号HDRSTのタイミング設定により、任意に設定できる。図９ではカラム読出期間に一括リセットを行う例を示しているが、これに限られず、どのようなタイミングでも一括リセットは可能である。
また図８ではグローバルシャッター機能を有する場合で示したが、この機能を設けない場合は、オールリセット制御信号ALRSTの信号線と、ＯＲゲート４３、４４は不要となる。
【００５６】
ここまで、図５，図８でそれぞれ垂直走査回路３の構成例を示したが、この図５、図８の例に基づく垂直走査回路３の構成としては、図１０（ａ）（ｂ）（ｃ）を想定することができる。
図１０（ａ）は、リセットアドレスデコーダ３ａと読出アドレスデコーダ３ｂを備えた構成である。つまり図５の構成であり、この構成の場合、領域Ｂの各行に対して１行づつ画素リセット（順次リセット）を実行させる構成となる。
図１０（ｂ）は、読出アドレスデコーダ３ｂと一括リセット回路３ｃを備えた構成である。つまり図８の構成であり、この構成の場合、領域Ｂの各行に対しては全行一括して画素リセットを実行させる構成となる。
図１０（ｃ）は、リセットアドレスデコーダ３ａ、読出アドレスデコーダ３ｂ、一括リセット回路３ｃを備えた構成、つまり図５、図８を合成した構成である。具体的には、図５の構成に、図８の一括リセット回路３ｃの構成部分をそのまま付加すればよい（図５のＯＲゲート３３、３５の出力が、図８のＯＲゲート４１（４３）、４２（４４）に入力されるようにする）。
この構成の場合、領域Ｂの各行に対して１行づつ画素リセットを実行させる動作と、一括リセットさせる動作を選択できるものとなる。
例えば領域Ｂに対する画素リセットをどのように行うかは、固体撮像装置としての機種ベルでの動作性能や処理レート、読出動作など、様々な要因に基づいて設定されることが必要である。例えば機種によっては順次リセットが良いが、機種によっては一括リセットが良いということも考えられる。また１つの機種によっても、その時々の動作モードなどの状態によって順次リセット／一括リセットを切り換えたい場合もあり得る。そこで、図１０（ｃ）のような構成としてリセットモードを順次リセット／一括リセットで選択できる垂直走査回路３を設計すれば、各種の事情に対応できるものとなる。
【００５７】
ところで、読出アドレスデコーダ３ｂ、リセットアドレスデコーダ３ａの数は、選択する行数や動作設定に応じて変更されるべきものである。例えばリセットアドレスデコーダ３ａを複数備えれば、複数行ずつリセット行を選択することもできる。
また、もちろんリセットアドレスデコーダ３ａ、読出アドレスデコーダ３ｂ、一括リセット回路３ｃの構成は図５，図８の例に限られるものではない。例えば論理ゲート構成は多様に考えられる。
【００５８】
３．通信期間での画素リセット
以下では、ＨＤ規格読出を行う場合の、領域Ｂの画素リセットタイミングとしての各種の例を説明していく。
図３で説明したように、フレーム周期内には制御用の通信期間が設けられている。ここでは、この通信期間内に領域Ｂの画素リセットを行う例を説明する。
図１１は、縦軸に画素アレイ１の各行を、横軸に時間（フレーム周期）をとり、画素読出とリセット動作を各行について模式的に示している。
縦軸上では、図４（ｂ）に対応させて、第１行〜第ｐ行、第ｓ行〜第ｎ行が領域Ｂの行となり、第ｑ行〜第ｒ行が領域Ａの行となるとしている。
【００５９】
図１１は、垂直走査回路３が図１０（ａ）又は図１０（ｃ）の構成とされ、領域Ｂに対して順次リセットが行われる場合を示している。
フレーム読出期間は、ＨＤ規格読出として切り出される領域Ａの読出が行われる。つまりフレーム読出期間においては、各水平期間（横軸の１目盛りが１水平期間）において、□で読出行として示すように、第ｑ行から第ｒ行までが１行づつ順次選択されて画素読出（Ｐ相読出／Ｄ相読出）及び画素リセットが行われる。
これに対して領域Ｂの各行は、図で斜線入りの□でリセット行として示すように、通信期間内で第１行〜第ｐ行、第ｓ行〜第ｎ行が１行づつ順次選択されて画素リセットが行われる。
なお、この例では第１行〜第ｐ行、第ｓ行〜第ｎ行の順で１行づつ選択されている（リセットアドレスデコーダ３ａに対するリセットアドレスRST-Adで選択される）が、その順序は任意に設定されればよい。例えば第ｎ行側から順に選択されてリセットされるものでも良い。
【００６０】
このように通信期間内で領域Ｂの全行を順次リセットさせる例が考えられるが、この場合注意したいのは、通信期間の長さである。通信期間に十分な余裕があれば、このように１行ずつ選択しても問題ないが、通信期間に余裕がないと、通信期間内に全ての行の選択が終了できないことも考えられる。これは通信期間と行数、１行辺りのサイクルタイムで決まってくる。
もし通信期間内での順次リセットに不都合がある場合は、一括リセットとしての動作が行われるようにすればよい。
【００６１】
図１２は、垂直走査回路３が図１０（ｂ）又は図１０（ｃ）の構成とされ、領域Ｂに対して一括リセットが行われる場合を示している。
フレーム読出期間は、上記図１１と同様に、各水平期間において、第ｑ行から第ｒ行までが１行づつ順次選択されて画素読出（Ｐ相読出／Ｄ相読出）及び画素リセットが行われる。
なお、後述する図１３〜図２０の各例においても、領域Ａの第ｑ行から第ｒ行までの読出走査タイミングは同様である。
【００６２】
図１２の場合、領域Ｂの各行は、通信期間内の開始時点で第１行〜第ｐ行、第ｓ行〜第ｎ行の全てにおいて一括して画素リセットが行われる。つまり図９に示したようなＨＤリセット制御信号HDRSTが、通信期間の開始時点で発生され、これにより一括リセット回路３ｃにより領域Ｂの各行に信号ＴＧ、信号ＲＳＴとしてのパルスが出力されることで、領域Ｂの全ての行が画素リセットされる。
なお、この例では通信期間の開始時点で一括リセットしているが、もちろん開始時点に限らず、通信期間内のどの時点で一括リセットが行われても良い。つまりＨＤリセット制御信号HDRSTのパルスタイミングは任意である。
【００６３】
４．フレーム読出期間での画素リセット
次に、フレーム読出期間に領域Ｂの画素リセットを行う例を説明する。つまり、ＨＤ規格読出の際に、読出を行う領域Ａの各行の走査と同時に、領域Ｂの画素リセットを行う例である。
【００６４】
図１３〜図１６は、それぞれ垂直走査回路３が図１０（ａ）又は図１０（ｃ）の構成とされ、領域Ｂに対して順次リセットが行われる場合を示している。
図１３の例では、フレーム読出期間において領域Ａの読出が水平期間毎に第ｑ行から第ｒ行まで１行づつ順次行われる際に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が１行づつ順次選択されて画素リセットが行われる。
つまり、第ｑ行の読出及び画素リセットが行われる水平期間に第１行が画素リセットされ、第ｑ＋１行の読出及び画素リセットが行われる水平期間に第２行が画素リセットされ・・・というように、フレーム期間の最初から順次領域Ｂの各行の画素リセットが行われる。
【００６５】
図１４は、同じくフレーム読出期間に領域Ｂの行が順次、画素リセットされる例であるが、これはフレーム読出期間の終端側の各水平期間に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が１行づつ順次選択されて画素リセットが行われる例である。
図１５も、同じくフレーム読出期間に領域Ｂの行が順次、画素リセットされる例であるが、これはフレーム読出期間の最初において、領域Ｂの第１行〜第ｐ行の画素リセットが順次行われ、またフレーム読出期間の終端の所定期間に第ｓ行〜第ｎ行の画素リセットが順次行われる例である。
図１６も、同じくフレーム読出期間に領域Ｂの行が順次、画素リセットされる例であるが、これはフレーム読出期間の中央の所定期間において、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行の画素リセットが順次行われる例である。
例えば以上の例のように、フレーム読出期間の各水平期間において領域Ｂの各行を順次リセットさせることができる。もちろん領域Ｂの各行をどのような順序でリセットさせるかは、リセットアドレスRST-Adの発生順序により任意に設定できる。
【００６６】
図１７〜図１９は、それぞれ垂直走査回路３が図１０（ｂ）又は図１０（ｃ）の構成とされ、領域Ｂに対して一括リセットが行われる場合を示している。
図１７の例では、領域Ａの読出が水平期間毎に第ｑ行から第ｒ行まで１行づつ順次行われるフレーム読出期間において、例えば第ｑ行の読出が行われるのと同じ水平期間に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が一括して画素リセットされる例である。
また図１８は、フレーム読出期間において、例えば第ｒ行の読出が行われるのと同じ水平期間に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が一括して画素リセットされる例である。
さらに図１９は、フレーム読出期間において、領域Ａの或る中間の行の読出が行われるのと同じ水平期間に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が一括して画素リセットされる例である。
ＨＤリセット制御信号HDRSTのパルスタイミングの設定により、これらの例の如く、フレーム読出期間内での任意のタイミングで領域Ｂの一括画素リセットを実行させることができる。
【００６７】
５．水平転送期間での画素リセット
次に、水平期間内の水平転送期間のタイミングで領域Ｂの画素リセットを行う例を説明する。
例えば上記図１３〜図１９のようにフレーム読出期間に領域Ｂの画素リセットを行う場合において、例えば図６のＲＳＴ制御信号SHRST、ＴＧ制御信号SHTGによれば、各水平期間のカラム読出期間に領域Ｂの順次リセットが行われ、また図９のＨＤリセット制御信号HDRSTによれば、カラム読出期間に領域Ｂの一括リセットが行われる。
これに対して、例えば図７のＲＳＴ制御信号SHRST２、ＴＧ制御信号SHTG２によれば、各水平期間の水平転送期間に領域Ｂの順次リセットが行われ、また図示していないが、図９のＨＤリセット制御信号HDRSTが水平転送期間内にアクティブにされるようにすれば、水平転送期間に領域Ｂの一括リセットが行われることになる。
【００６８】
図２０（ａ）は、１水平周期内で、水平転送期間に順次リセットが行われる例を示している。
例えばフレーム読出期間における最初の水平期間に第ｑ行の画素について、カラム読出期間に画素信号読出及び画素リセットが行われ、続く水平転送期間に、その第ｑ行の各画素信号が水平信号線ＨＬで水平転送される。この水平転送期間に、領域Ｂの第１行が画素リセットされる。
次の水平期間には、カラム読出期間に第ｑ＋１行の画素について画素信号読出及び画素リセットが行われ、続く水平転送期間に、その第ｑ＋１行の各画素信号が水平信号線ＨＬで水平転送される。この水平転送期間に、領域Ｂの第２行が画素リセットされる。
例えばこのように、領域Ｂの各行は、各水平期間における水平転送期間毎に、順次画素リセットされるようにする。
【００６９】
図２０（ｂ）は、或る水平期間における水平転送期間に一括リセットが行われる例を示している。
例えばフレーム読出期間における最初の水平期間に第ｑ行の画素について、カラム読出期間に画素信号読出及び画素リセットが行われ、続く水平転送期間に、その第ｑ行の各画素信号が水平信号線ＨＬで水平転送されるが、この水平転送期間に、領域Ｂの第１行〜第ｐ行、第ｓ行〜第ｎ行が全て画素リセットされるようにする。
【００７０】
例えば以上のように、カラム読出期間（水平ブランキング期間）終了後、カラムＣＤＳ部５に保持されているデータを出力回路７に転送して出力する、水平転送期間を利用して、領域Ｂの行の画素リセットを行うことも可能である。
【００７１】
６．実施の形態の効果及び変形例
以上の実施の形態によれば、ＨＤ規格読出のため有効領域の内の一部である領域Ａについて画素信号の読出及び画素リセットを実行させる際に、有効領域内で、画素信号の読出が行われる画素を含まない行（領域Ｂの行）に対しては画素リセットのみを行うため、有効画素領域内の全ての画素は、それぞれ所定のタイミングで画素リセットが行われることになる。
このためリセットされずに継続して電荷が蓄積される画素は発生しないため、それによる画素信号への悪影響は解消され、品質の良い撮像画像信号を得ることができる。またリセットされないことによる画素の劣化進行も防止されるため、信頼性も向上される。
【００７２】
さらにＨＤ規格読出の際に、全画素のリセットを目的として有効画素領域の全ての行について読出動作を実行させる必要もなくなるため、フレームレートを上げることも容易となる。特にＨＤ規格の高精細な映像のための高フレームレートの動作を行うことにも好適である。
【００７３】
また、順次リセット、一括リセットのどちらも好適なリセット動作として適用できると共に、図１０（ｃ）のように構成すれば、機種或いは動作モード等に応じて一括リセット／順次リセットを選択でき、汎用性が高いものとなる。
また、例えば図８のように、いわゆるグローバルシャッタとしての全行リセットの構成を応用すれば、一括リセット回路３ｃを容易に実現できるという利点もある。
【００７４】
また、リセット動作タイミングも、通信期間、フレーム読出期間としたり、或いは水平期間内でいえばカラム読出期間、水平転送期間など、多様な例が可能であり、処理の都合に合わせて選択されればよいものとなり、設計の自由度も高くなる。
また、ノイズレベル等を考慮して、一括リセット／順次リセットの別や、リセットタイミングの設定を行うことで、最適なリセットモード、リセットタイミングを設定することもできる。
【００７５】
ところで本発明は、ＨＤ規格読出の場合だけでなく、有効領域内で、画素信号の読出が行われる画素を含まない行が存在するような読出を行う場合に、全て適用できる。
例えば窓読出として、図２１の領域Ａ１のように有効領域の一部を読み出すような動作モードも知られている。
この場合、領域Ａ１の画素のみが出力される撮像画像信号とされる。そして領域Ａ２の画素は、領域Ａ１の画素読出の際に同時に走査されるため、周期的にリセットされる。一方、領域Ｂの画素は、走査しないとすると、リセットの機会がなくなる。
このため、従来、このような窓読出を行う場合は、読まない領域Ｂの行のリセットの問題から全ての行をアクセスし、必要な部分だけ読み出すという方法を用いていた。
しかしその方法では、１フレームに必要な時間は、画素を全て読む時間と変わらず、窓読み出しにおけるフレームレートをあげることができない。
ところが、このような窓読出の場合にも、領域Ｂの画素リセットを上記実施の形態と同様に実行させれば、そのような問題も解消される。つまり読まない行のリセット機能は、窓読出時のフレームレートをあげるという点で有効であり、高速撮像、高速ＡＦ機能を持たせる際に適切な手法といえる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態の固体撮像装置の要部のブロック図である。
【図２】実施の形態の画素の説明図である。
【図３】実施の形態の読出動作周期の説明図である。
【図４】実施の形態の画素領域の切り出しの説明図である。
【図５】実施の形態のリセットアドレスデコーダを備えた垂直走査回路のブロック図である。
【図６】実施の形態の垂直走査回路による走査波形の説明図である。
【図７】実施の形態の垂直走査回路による他の走査波形の例の説明図である。
【図８】実施の形態の一括リセット回路を備えた垂直走査回路のブロック図である。
【図９】実施の形態の垂直走査回路による走査波形の説明図である。
【図１０】実施の形態の垂直走査回路の構成例の説明図である。
【図１１】実施の形態の通信期間での順次リセット動作の説明図である。
【図１２】実施の形態の通信期間での一括リセット動作の説明図である。
【図１３】実施の形態のフレーム読出期間での順次リセット動作の説明図である。
【図１４】実施の形態のフレーム読出期間での順次リセット動作の説明図である。
【図１５】実施の形態のフレーム読出期間での順次リセット動作の説明図である。
【図１６】実施の形態のフレーム読出期間での順次リセット動作の説明図である。
【図１７】実施の形態のフレーム読出期間での一括リセット動作の説明図である。
【図１８】実施の形態のフレーム読出期間での一括リセット動作の説明図である。
【図１９】実施の形態のフレーム読出期間での一括リセット動作の説明図である。
【図２０】実施の形態の水平転送期間での順次／一括リセット動作の説明図である。
【図２１】実施の形態の変形例の画素領域の切り出しの説明図である。
【図２２】画素領域の切り出しの説明図である。
【図２３】画素構成及び電荷蓄積継続による影響の説明図である。
【符号の説明】
【００７７】
１  画素アレイ、２  タイミングジェネレータ、３  垂直走査回路、３ａ  リセットアドレスデコーダ、３ｂ  読出アドレスデコーダ、３ｃ  一括リセット回路、４  電圧レベルシフタ、５  カラムＣＤＳ部、６  水平走査回路、７  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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