(57)【要約】【課題】  シングルポリＯＴＰセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子と、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。【解決手段】  ＥＰＲＯＭ素子は、半導体基板上において、ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの両側壁を覆う絶縁スペーサと、前記フローティングゲート及び絶縁スペーサの真上に形成されているＰＥＯＸ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘｉｄｅ）膜とを備える。【選択図】  図５
2005142560.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上でゲート絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲートの両側壁を覆う絶縁スペーサと、
前記フローティングゲート及び前記絶縁スペーサの真上に形成されているＰＥＯＸ膜と、
を備えることを特徴とするＥＰＲＯＭ素子。
【請求項２】
前記フローティングゲートはドーピングされたポリシリコンよりなる単一層で構成されていることを特徴とする請求項１に記載のＥＰＲＯＭ素子。
【請求項３】
前記ＰＥＯＸ膜は５００〜１０００Åの厚さを有することを特徴とする請求項１に記載のＥＰＲＯＭ素子。
【請求項４】
前記フローティングゲートの上部に形成される層間絶縁膜をさらに備え、
前記ＰＥＯＸ膜は前記層間絶縁膜のうち前記フローティングゲートに隣接した最下端部を構成することを特徴とする請求項１に記載のＥＰＲＯＭ素子。
【請求項５】
前記層間絶縁膜はＨＤＰ絶縁膜、Ｐ−ＴＥＯＳ絶縁膜またはＰＳＧ膜のいずれかを含むことを特徴とする請求項４に記載のＥＰＲＯＭ素子。
【請求項６】
前記絶縁スペーサはシリコン窒化膜よりなることを特徴とする請求項１に記載のＥＰＲＯＭ素子。
【請求項７】
前記絶縁スペーサは窒化膜と酸化膜との組み合わせで構成されることを特徴とする請求項１に記載のＥＰＲＯＭ素子。
【請求項８】
ＯＴＰセル領域及びメインチップ領域を有する半導体基板と、
前記半導体基板のＯＴＰセル領域でＯＴＰセルトランジスタを構成するために第１ゲート絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲートの両側壁を覆う第１絶縁スペーサと、
前記半導体基板のメインチップ領域でトランジスタを構成するために第２ゲート絶縁膜上に形成されたゲートと、
前記ゲートの両側壁を覆う第２絶縁スペーサと、
前記フローティングゲート及び前記第１絶縁スペーサを近接した状態で覆うと同時に、前記ゲート及び前記第２絶縁スペーサを所定の距離離隔された状態で覆うように、前記ＯＴＰセル領域及び前記メインチップ領域にわたって延びているＰＥＯＸ膜と、
前記メインチップ領域で前記ゲートと前記ＰＥＯＸ膜との間に介在しているＳｉＯＮ膜と、
を備えることを特徴とする半導体素子。
【請求項９】
前記ＯＴＰセル領域に形成された前記フローティングゲートはドーピングされたポリシリコンよりなる単一層で構成され、
前記メインチップ領域に形成された前記ゲートはドーピングされたポリシリコン膜及び金属シリサイド膜が順に積層された構造であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ＰＥＯＸ膜は５００〜１０００Åの厚さを有することを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記ＳｉＯＮ膜は５００〜１０００Åの厚さを有することを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記第１絶縁スペーサ及び前記第２絶縁スペーサは相異なる構造を有することを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記第１絶縁スペーサは窒化膜と酸化膜との組み合わせで構成され、
前記第２絶縁スペーサは酸化膜のみで構成されていることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記メインチップ領域はＨＶ素子領域またはＬＶ素子領域を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１５】
半導体基板のＯＰＴセル領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にフローティングゲートを形成する段階と、
前記フローティングゲートの両側壁を覆う第１絶縁スペーサを形成する段階と、
前記半導体基板で前記フローティングゲートの両側にソース／ドレーン領域を形成する段階と、
前記フローティングゲート及び前記第１絶縁スペーサを覆うＰＥＯＸ膜を形成する段階と、
前記ＰＥＯＸ膜上に層間絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記フローティングゲートはドーピングされたポリシリコンよりなる単一層で構成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１絶縁スペーサは窒化膜、酸化膜、またはこれらの組み合わせのいずれかよりなることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記半導体基板は前記ＯＴＰセル領域の付近にあるメインチップ領域を有し、
前記第１絶縁スペーサを形成した後、前記メインチップ領域にトランジスタを構成するためのゲート、及び前記ゲートの両側壁を覆う第２絶縁スペーサを形成する段階と、
前記ソース／ドレーン領域を形成した後、前記ＰＥＯＸ膜を形成する前に、前記フローティングゲートと前記フローティングゲートの周囲の一部領域とを除いた残り領域で、前記ゲート及び前記第２絶縁スペーサを覆うＳｉＯＮ膜パターンを形成する段階と、
をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記メインチップ領域は前記ＯＴＰセル領域に隣接しているＨＶ素子領域またはＬＶ素子領域を含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記ＳｉＯＮ膜パターンを形成する段階は、
前記ＯＴＰセル領域のフローティングゲート及び第１絶縁スペーサと前記メインチップ領域のゲート及び第２絶縁スペーサとを同時に覆うＳｉＯＮ膜を形成する段階と、
前記ＯＴＰセル領域のフローティングゲート及び第１絶縁スペーサを露出させるように前記ＳｉＯＮ膜の一部を選択的に除去する段階と、
を含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、特にシングルポリＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）セルとして使われるＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）素子、それを含む半導体素子、並びにその製造方法に関わる。
【背景技術】
【０００２】
ＥＰＲＯＭは電気的にデータの保存及び除去が可能であり、電源の供給がなくてもデータの保存が可能という利点があって、最近多様なロジック素子に内蔵されて広く利用されている。ＥＰＲＯＭは、例えばコンピュータを制御する中央処理装置（ＣＰＵ）のように、家庭用設備、リモコン、カラーＴＶのようなあらゆる電気、電子製品を制御するマイクロコントローラユニット（ＭＣＵ）を構成する核心的な素子である。
【０００３】
ＥＰＲＯＭの一種であるＯＴＰ製品は、設備利用者が直接システム上でプログラムデータをコーディングすることによって開発期間を短縮でき、不揮発性メモリ応用製品として製品を開発した後にマスクＲＯＭのバージョンとして大量生産しうる。
ＥＰＲＯＭトランジスタの１つとして完全な絶縁ゲートを有するシングルポリＯＴＰセルを備えた集積回路が広く使われており、これと関連して多様な技術が開発されている（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００４】
シングルポリＯＴＰセルはＵＶ光を通じて除去が可能であり、ユーザによる１回のプログラミングが可能である。したがって、ユーザの１回のプログラミングの後に半永久的にデータ保存をするためには、セルデータリテンション特性を確保することが必須的である。一般的に、シングルポリＯＴＰセルにおけるセルデータリテンション特性はシングルポリＯＴＰセルを覆う層間絶縁膜の膜質に大きく左右される。
【０００５】
図１は従来技術によるシングルポリＯＴＰセルの構造を示す断面図であり、ＬＤＩ（ＬＣＤ ｄｒｉｖｅｒ ＩＣ）製品に適用されるシングルポリＯＴＰセルの構造を例示したものである。
図１を参照すれば、従来のシングルポリＯＴＰセル１０は半導体基板１２上に離隔されて形成されたソース領域１６及びドレーン領域１８を含む。前記ソース領域１６とドレーン領域１８間にチャンネル領域２０が定義される。前記チャンネル領域２０上にはゲート酸化膜２２が形成されており、前記ゲート酸化膜２２上にフローティングゲート３０が形成されている。前記フローティングゲート３０の側壁には絶縁スペーサ３２が形成されている。
【０００６】
前記フローティングゲート３０及び絶縁スペーサ３２は層間絶縁膜４０によって完全に被覆され、前記フローティングゲート３０は周囲の絶縁膜によって完全に絶縁される。前記フローティングゲート３０を覆っている層間絶縁膜４０は、その下端に前記フローティングゲート３０に隣接しているＳｉＯＮ膜４２を含み、その上にＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）絶縁膜４４及びＰ−ＴＥＯＳ絶縁膜４７が順に積層されている構造を有する。
【０００７】
前記のように、ＳｉＯＮ膜４２が前記フローティングゲート３０に隣接した状態で前記層間絶縁膜４０の下端部を構成している従来の構造では、前記ＳｉＯＮ膜４２が前記シングルポリＯＴＰセルにおける荷電された電子の損失を招く主な原因として作用する。すなわち、従来技術によるＯＴＰセルにおいては、初期プログラムによって前記フローティングゲート３０に荷電された電子が時間の経過に伴って前記フローティングゲート３０を覆っているＳｉＯＮ膜４２に漏れることにより、プログラムしきい電圧が低くなって、その結果、データリテンション特性が脆弱になる問題が発生する。
【０００８】
前記のような問題を解決するために、前記ＳｉＯＮ膜４２の代わりに他の膜を使用してシングルポリＯＴＰセルにおけるデータリテンション特性を確保することはできる。しかし、半導体基板上のＯＴＰセル領域を除いた他の領域において前記ＳｉＯＮ膜４２と同一レベル上に形成される層間絶縁膜の下端膜質を考慮する時、ＯＴＰセル領域を除いた他の領域においてメインチップを構成するトランジスタに要求されるＨＣＩ（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）特性及び絶縁特性を確保する側面では、ＳｉＯＮ膜に代替できる水準の他の膜を見つけることは現実的に非常に難しい。
【０００９】
【特許文献１】国際公開第ＷＯ１９９９／１７７５０号パンフレット
【特許文献２】米国特許第６，３９９，４４２号明細書
【特許文献３】米国特許第６，４２１，２９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、シングルポリＯＴＰセルにおけるデータリテンション特性を向上させられるように、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子を提供するところにある。
本発明が解決しようとする他の課題は、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる構造を有する半導体素子を提供するところにある。
【００１１】
本発明が解決しようとするさらに他の課題は、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる構造を有する半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記の課題を達成するために、本発明によるＥＰＲＯＭ素子は、半導体基板上において、ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの両側壁を覆う絶縁スペーサと、前記フローティングゲート及び絶縁スペーサの真上に形成されているＰＥＯＸ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘｉｄｅ）膜とを備える。
【００１３】
また、本発明によるＥＰＲＯＭ素子は、前記フローティングゲートの上部に形成される層間絶縁膜をさらに備える。ここで、前記ＰＥＯＸ膜は前記層間絶縁膜のうち、前記フローティングゲートに隣接した最下端部を構成する。
前記の他の課題を達成するために、本発明による半導体素子はＯＴＰセル領域及びメインチップ領域を有する半導体基板を備える。前記半導体基板のＯＴＰセル領域には、ＯＴＰセルトランジスタを構成するために、第１ゲート絶縁膜上にフローティングゲートが形成されている。前記フローティングゲートの両側壁は第１絶縁スペーサによって覆われている。前記半導体基板のメインチップ領域にはトランジスタを構成するために、第２ゲート絶縁膜上にゲートが形成されている。前記ゲートの両側壁は第２絶縁スペーサによって覆われている。ＰＥＯＸ膜がＯＴＰセル領域及びメインチップ領域にわたって延びており、前記ＰＥＯＸ膜は前記フローティングゲート及び前記第１絶縁スペーサを近接した状態で覆うと同時に、前記ゲート及び前記第２絶縁スペーサを所定の距離離隔された状態で覆う。前記メインチップ領域においては、前記ゲートと前記ＰＥＯＸ膜間にＳｉＯＮ膜が介在している。
【００１４】
前記さらに他の課題を達成するために、本発明による半導体素子の製造方法では、半導体基板のＯＴＰセル領域上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にフローティングゲートを形成する。前記フローティングゲートの両側壁を覆う第１絶縁スペーサを形成する。前記半導体基板において、前記フローティングゲートの両側にソース／ドレーン領域を形成する。前記フローティングゲート及び第１絶縁スペーサを覆うＰＥＯＸ膜を形成する。前記ＰＥＯＸ膜上に層間絶縁膜を形成する。
【００１５】
前記半導体基板は前記ＯＴＰセル領域の付近にあるメインチップ領域を有する。本発明による半導体素子の製造方法では、前記第１絶縁スペーサを形成した後、前記メインチップ領域にトランジスタを構成するためのゲート、及び前記ゲートの両側壁を覆う第２絶縁スペーサを形成する。また、前記ソース／ドレーン領域を形成した後、前記ＰＥＯＸ膜を形成する前に、前記フローティングゲート及びその周囲の一部領域を除いた残り領域において、前記ゲート及び第２絶縁スペーサを覆うＳｉＯＮ膜パターンを形成する。
【００１６】
前記ＳｉＯＮ膜パターンを形成するために、まず前記ＯＴＰセル領域のフローティングゲート及び第１絶縁スペーサと、前記メインチップ領域のゲート及び第２絶縁スペーサとを同時に覆うＳｉＯＮ膜を形成する。その後、前記ＯＴＰ領域のフローティングゲート及び第１絶縁スペーサを露出させるように前記ＳｉＯＮ膜の一部を選択的に除去する。
【００１７】
本発明によれば、ＯＴＰセルトランジスタにおいては、フローティングゲートの上部にＳｉＯＮ膜の代わりにＰＥＯＸ膜を形成し、メインチップ領域においてはトランジスタを構成するゲートの上部にＳｉＯＮ膜を形成する。これにより、ＯＴＰセルトランジスタを構成するフローティングゲートから荷電された電子が漏れることを防止して、ＯＴＰセルトランジスタにおけるデータリテンション特性を改善できると同時に、メインチップ領域ではＳｉＯＮ膜によってトランジスタにおけるＨＣＩ特性及び絶縁特性を維持しうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付された図面を参照しつつ、本発明の実施例を詳細に説明する。
図２から図５は、本発明の望ましい実施例によるＥＰＲＯＭ素子であるシングルポリＯＴＰセルの製造方法を工程順に示した断面図である。
図２に示すように、素子分離工程によって半導体基板１００上に活性領域を定義した後、前記半導体基板１００の活性領域内のＯＴＰセル領域にゲート酸化膜１０２を約１４０Åの厚さに形成する。前記ゲート酸化膜１０２上に導電層、例えばドーピングされたポリシリコン層を約２０００Åの厚さに形成した後、これをパターニングしてフローティングゲート１１０を形成する。次いで、前記フローティングゲート１１０を覆うように絶縁膜を全面に蒸着した後、これをエッチングバックして前記フローティングゲート１１０の両側壁を覆う絶縁スペーサ１１２を形成する。例えば、前記絶縁スペーサ１１２はシリコン窒化膜よりなりうる。または、前記絶縁スペーサ１１２は窒化膜と酸化膜との組み合わせ、例えばシリコン窒化膜とＭＴＯ（ｍｅｄｉｕｍｔ ｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜との組み合わせよりなりうる。
【００１９】
次に、前記半導体基板１００においてフローティングゲート１１０の両側にソース領域１１４及びドレーン領域１１６を形成する。
図３に示すように、前記フローティングゲート１１０、絶縁スペーサ１１２、ソース領域１１４及びドレーン領域１１６を覆うＰＥＯＸ膜１２０を約５００〜１０００Å、望ましくは約６００〜８００Åの厚さに形成する。前記ＰＥＯＸ膜１２０は前記フローティングゲート１１０上に形成される層間絶縁膜のうち、前記フローティングゲート１１０に隣接した最下端部を構成する。
【００２０】
図４に示すように、前記ＰＥＯＸ膜１２０上に絶縁物質を蒸着して上部層間絶縁膜１３０を形成する。前記上部層間絶縁膜１３０は前記ＰＥＯＸ膜１２０の真上に形成されるものであり、例えば前記ＰＥＯＸ膜１２０上に順に形成された第１絶縁膜１３４及び第２絶縁膜１３６で構成できる。
例えば、前記第１絶縁膜１３４は約５０００Å厚さのＨＤＰ絶縁膜で構成され、前記第２絶縁膜１３６は約１１０００Å厚さのＰ−ＴＥＯＳ絶縁膜で構成されうる。また、前記上部層間絶縁膜１３０のギャップフィリング特性を向上させるために、前記ＰＥＯＸ膜１２０と、ＨＤＰ絶縁膜で構成される前記第１絶縁膜１３４との間に約３０００Å厚さのＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（図示せず）をさらに形成してもよい。このように、約３０００Å厚さのＰＳＧ膜を前記ＰＥＯＸ膜１２０と第１絶縁膜１３４間に追加する場合、前記第２絶縁膜１３６を構成するＰ−ＴＥＯＳ絶縁膜の厚さを約８０００Åに減らせる。前記ＰＳＧ膜はＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することが望ましい。
【００２１】
前記上部層間絶縁膜１３０を形成するための他の例として、前記第１絶縁膜１３４をＡＰＣＶＤ法で形成されたＰＳＧ膜で構成し、前記第２絶縁膜１３６をＰ−ＴＥＯＳ絶縁膜で構成することも可能である。
前記第２絶縁膜１３６を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程によって前記上部層間絶縁膜１３０の上面を平坦化する。
【００２２】
図５に示すように、前記上部層間絶縁膜１３０及びＰＥＯＸ膜１２０をパターニングして、前記ソース領域１１４及びドレーン領域１１６上のコンタクト部分を露出させるコンタクトホールを形成した後、前記コンタクトホール内に導電物質、例えば金属を充填してコンタクトプラグ１４２、１４４を形成し、前記コンタクトプラグ１４２、１４４と電気的に連結される配線層１５２、１５４を前記上部層間絶縁膜１３０上に形成する。
【００２３】
前記の説明通りに、本実施例によるシングルポリＯＴＰセルにおいては、フローティングゲート１１０上に形成される層間絶縁膜のうち、前記フローティングゲート１１０に隣接した層間絶縁膜の下端部がＰＥＯＸ膜１２０で構成される。したがって、本実施例によるシングルポリＯＴＰセルにおいては、前記ＰＥＯＸ膜１２０の絶縁効果によって前記フローティングゲート１１０に荷電された電子が漏れることが防止され、プログラムしきい電圧が低くならず、その結果、ＯＴＰセルトランジスタにおけるデータリテンション特性が改善されうる。
【００２４】
図６から図１１は、本発明の望ましい実施例による半導体素子の製造方法を工程順に示した断面図である。
図６に示すように、まずシングルポリＯＴＰセルが形成されるＯＴＰセル領域（以下、ＯＴＰ領域）、及びＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）素子またはＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ）素子のようなメインチップを構成する素子のトランジスタが形成されるメインチップトランジスタ領域（以下、メインチップ領域）を有する半導体基板２００を準備する。前記半導体基板２００に、例えばＰＳＬ（ｐｏｌｙ−ｓｐａｃｅｒ ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によって素子分離領域２０２を形成して活性領域を限定する。
【００２５】
前記半導体基板２００のＯＴＰ領域にて、約１４０Åの厚さを有する第１ゲート絶縁膜２０４、及びその上に約２０００Åの厚さに積層されるフローティングゲート２１０を形成する。
図７に示すように、ＯＴＰ領域で前記フローティングゲート２１０が形成された結果物の上にＭＴＯ膜２１２を約１５０Åの厚さに形成し、その上にシリコン窒化膜２１４を約１２５０Åの厚さに形成した後、これらの膜を再びエッチングバックして前記フローティングゲート２１０の側壁に前記ＭＴＯ膜２１２及びシリコン窒化膜２１４よりなる第１絶縁スペーサ２１６を形成する。前記第１絶縁スペーサ２１６が形成された後、前記フローティングゲート２１０の上面には前記ＭＴＯ膜２１２の一部が残留されることもある。この場合、前記ＭＴＯ膜２１２の残留量は数十Å程度で無視可能なほどに薄く、トランジスタの特性には特別な影響を及ぼさない。
【００２６】
図８に示すように、前記半導体基板１００のメインチップ領域において製造しようとする素子の形成に必要なトランジスタを形成するために、第２ゲート絶縁膜２２０、その上の約２０００Å厚さのドーピングされたポリシリコン膜２２２、及び１０００Å厚さの金属シリサイド膜、例えばタングステンシリサイド膜２２４が順に積層されたゲート２２６を形成する。ここで、前記ゲート２２６を形成するためのパターニング工程の際、例えばＰＥＯＸよりなるハードマスク層２２８をエッチングマスクとして使用しうる。前記ゲート２２６は、例えばＨＶトランジスタを構成しうる。
【００２７】
図９に示すように、ＯＴＰ領域にソース／ドレーン領域２３５を形成した後、メインチップ領域の前記ゲート２２６が形成された結果物上にＨＴＯ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜を約１５００Åの厚さに形成し、これを再びエッチングバックして前記フローティングゲート２１０の側壁に前記ＨＴＯ膜よりなる第２絶縁スペーサ２３０を形成する。この時、前記第１絶縁スペーサ２３０の側壁にも前記第２絶縁スペーサ残留層２３０ａが残っていることがある。その後、イオン注入工程によってメインチップ領域にソース／ドレーン領域２３５を形成する。
【００２８】
図１０に示すように、前記半導体基板２００上に全面にわたってＳｉＯＮ膜２４０を約５００〜１０００Å、望ましくは約６００Åの厚さに形成する。前記ＳｉＯＮ膜２４０を形成することによって前記メインチップ領域に形成されるトランジスタの場合に要求されるＨＣＩ特性及び絶縁特性の確保が有利である。
【００２９】
図１１に示すように、ＯＴＰ領域で前記フローティングゲート及びその周辺を含む所定範囲の領域Ａでのみ前記ＳｉＯＮ膜２４０を露出させるフォトレジストパターン２５０を形成する。その後、前記フォトレジストパターン２５０をエッチングマスクとして前記ＳｉＯＮ膜２４０の露出された部分のみをドライエッチング方法によって選択的に除去し、ＳｉＯＮ膜パターン２４０ａを形成する。このように、ＯＴＰ領域でのみ選択的に前記ＳｉＯＮ膜２４０を除去することによって、メインチップ領域では前記ゲート２２６上に形成されるＳｉＯＮ膜パターン２４０ａにより、前記トランジスタにおいて要求されるＨＣＩ特性及び絶縁特性を確保すると同時に、ＯＴＰ領域では前記フローティングゲート２１０から荷電された電子が漏れることを防止する。
【００３０】
図１２に示すように、前記フォトレジストパターン２５０を除去して前記ＳｉＯＮ膜パターン２４０ａの上面を露出させた後、ＯＴＰ領域にある前記フローティングゲート２１０の上部、及び前記ＳｉＯＮ膜パターン２４０ａの上面を覆うように、前記半導体基板２００の全面にＰＥＯＸ膜２６０を約５００〜１０００Å、望ましくは約６００Åの厚さに形成する。前記ＰＥＯＸ膜２６０はＯＴＰ領域及びメインチップ領域にわたって延びる。この状態で、前記ＰＥＯＸ膜２６０は前記フローティングゲート２１０及び前記第１絶縁スペーサ２１６を近接した状態で覆うと同時に、前記ゲート２２６及び前記第２絶縁スペーサ２３０を所定の距離離隔された状態で覆う。
【００３１】
図１３に示すように、前記ＰＥＯＸ膜２６０上に平坦化された層間絶縁膜２７０を形成する。前記平坦化された層間絶縁膜２７０を形成するために、まず前記ＰＥＯＸ膜２６０上に第１絶縁膜２７２及び第２絶縁膜２７４を順に形成した後、ＣＭＰ工程によって前記第２絶縁膜２７４の上面を平坦化する。前記平坦化された層間絶縁膜２７０は図４を参照して前記上部層間絶縁膜１３０について説明したような構造で形成しうる。
【００３２】
前記の通りに、本実施例によればＯＴＰセルトランジスタを構成する前記フローティングゲート２１０の上部では、データリテンション特性に不利に作用するＳｉＯＮ膜２４０を除去してＰＥＯＸ膜２６０を形成することにより、前記フローティングゲート２１０から荷電された電子が漏れることを防止してＯＴＰセルトランジスタにおけるデータリテンション特性を改善する。それと同時に、メインチップ領域に形成されるトランジスタではゲート２２６上にＳｉＯＮ膜パターン２４０ａをそのまま残して置くことにより、前記ＳｉＯＮ膜パターン２４０ａによって前記トランジスタにおいて要求されるＨＣＩ特性及び絶縁特性を維持する。
【００３３】
図１４は本発明によるＥＰＲＯＭ素子を構成するシングルポリＯＴＰセルにおけるデータリテンション特性を評価するために、ベーク時間の延長につれて現れるプログラムしきい電圧Ｖｔｈの変化を従来技術と比較して示したたグラフである。
図１４の評価のために、フローティングゲートの上面が６００ÅのＰＥＯＸ膜で覆われている本発明の実施例によるシングルポリＯＴＰセルトランジスタを製造した。また、比較例として、フローティングゲートの上面が６００ÅのＳｉＯＮ膜で覆われている従来技術によるシングルポリＯＴＰセルトランジスタを製造した。これらセルをそれぞれ１２．５Ｖのゲート電圧Ｖｇ及び６．０Ｖのドレーン電圧Ｖｄを利用してプログラムさせた後、２５０℃の温度で強制的にベークしつつ経時的なフローティングゲートにおける荷電された電子の損失程度を評価した。
【００３４】
図１４で、本実施例によるＯＴＰセルの場合には、プログラムしきい電圧がベーク時間の延長につれて飽和領域に収束してデータリテンション特性が従来技術に比べて非常に向上されたことを確認しうる。
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形及び変更が可能である。
【００３５】
（産業上の利用可能性）
本発明によるＥＰＲＯＭ素子及びこれを含む半導体素子は、例えばコンピュータを制御するＣＰＵのように家庭用設備、リモコン、カラーＴＶのようなあらゆる電気、電子製品を制御するマイクロコントローラユニットを構成する核心的な素子として、多様なロジック素子に内蔵されて広く利用しうる。
【図面の簡単な説明】
【００３６】
【図１】従来技術によるシングルポリＯＴＰセルの構造を示す断面図である。
【図２】本発明の望ましい実施例によるシングルポリＯＴＰセルの製造方法を示す断面図である。
【図３】本発明の望ましい実施例によるシングルポリＯＴＰセルの製造方法を示す断面図である。
【図４】本発明の望ましい実施例によるシングルポリＯＴＰセルの製造方法を示す断面図である。
【図５】本発明の望ましい実施例によるシングルポリＯＴＰセルの製造方法を示す断面図である。
【図６】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図７】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図８】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図９】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図１０】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図１１】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図１２】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図１３】本発明の望ましい実施例による半導体素子の製造方法を示す断面図である。
【図１４】本発明の実施例によるシングルポリＯＴＰセルにおけるデータリテンション特性を評価するために、ベーク時間の延長につれて現れるプログラムしきい電圧Ｖｔｈの変化を従来技術と比較して示すグラフである。
【符号の説明】
【００３７】
１００  半導体基板、１０２  ゲート絶縁膜、１１０  フローティングゲート、１１２  絶縁スペーサ、１２０  ＰＥＯＸ膜、２００  半導体基板、２０２素子分離領域、２０４  第１ゲート絶縁膜、２１０  フローティングゲート、２１２  ＭＴＯ膜、２１４  シリコン窒化膜、２１６  第１絶縁スペーサ、２２０  第２ゲート絶縁膜、２２２  ポリシリコン膜、２２４  タングステンシリサイド膜、２２６  ゲート、２２８  ハードマスク層、２３０  第２絶縁スペーサ、２３０ａ  第２絶縁スペーサ残留層、２３５  ソース／ドレーン領域、２４０ａ  ＳｉＯＮ膜パターン、２６０  ＰＥＯＸ膜、２７０  層間絶縁膜、２７２  第１絶縁膜、２７４  第２絶縁膜
【図１】
2005142560.tif 000003
【図２】
2005142560.tif 000004
【図３】
2005142560.tif 000005
【図４】
2005142560.tif 000006
【図５】
2005142560.tif 000007
【図６】
2005142560.tif 000008
【図７】
2005142560.tif 000009
【図８】
2005142560.tif 000010
【図９】
2005142560.tif 000011
【図１０】
2005142560.tif 000012
【図１１】
2005142560.tif 000013
【図１２】
2005142560.tif 000014
【図１３】
2005142560.tif 000015
【図１４】
2005142560.tif 000016