(57)【要約】【課題】  信号の切換タイミングを調整するときの分解能や各種の信号線が変更可能で、適用範囲の広いインターフェース装置を提供する。【解決手段】  高周波信号ＲＦを送信、受信するＲＦモジュール１には、ＩＱ信号、中間周波信号ＩＦを変調、復調するベースバンド処理回路３１を接続する。また、ベースバンド処理回路３１のタイミング制御部３３にはインターフェース装置４１を接続し、このインターフェース装置４１を用いてＲＦモジュール１を制御する。このとき、インターフェース装置４１はその論理回路が書換え可能なＰＬＤによって構成したから、ＲＦモジュール１を制御するパルス信号の切換タイミングを高分解能で調整できると共に、シリアル信号の信号線を変更することができ、ＲＦモジュール１の適用範囲を広げることができる。【選択図】        図１
2005210410.tif 000002
【特許請求の範囲】
【請求項１】
外部からの基準タイミング信号を介して、Ｈｉｇｈ状態とＬｏｗ状態との切換タイミングが制御されたパルス信号を生成するタイミング生成回路と、
該タイミング生成回路によるパルス信号をトリガとしてシリアル信号を生成するＮ線（但し、Ｎは自然数）からなるＮ線式シリアルインターフェース回路と、
前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてＤ／Ａ変換器を制御するためのＤ／Ａ変換器制御信号を生成するＤ／Ａ変換器インターフェース回路と、
前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてＡ／Ｄ変換器を制御するためのＡ／Ｄ変換器制御信号を生成すると共に、前記Ａ／Ｄ変換器によって変換されたデジタル値からなる変換値を抽出するＡ／Ｄ変換器インターフェース回路と、
前記外部からの基準タイミング信号を介して、Ｈｉｇｈ状態とＬｏｗ状態との切換タイミングを制御するパルス信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＮ線式シリアルインターフェース制御用のシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＤ／Ａ変換器制御用のパラレル信号またはシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＡ／Ｄ変換器制御用のパラレル信号またはシリアル信号のパラメータとを格納するパラメータ格納用レジスタとを備え、
前記タイミング生成回路、Ｎ線式シリアルインターフェース回路、Ｄ／Ａ変換器インターフェース回路、Ａ／Ｄ変換器インターフェース回路およびパラメータ格納用レジスタを書換え可能なプログラマブルロジックデバイスを用いて構成してなるインターフェース装置。
【請求項２】
前記プログラマブルロジックデバイスは、外部からの入力信号または前記パラメータ格納用レジスタに格納されたパラメータに応じて外部への出力信号または前記パラメータ格納用レジスタに格納されたパラメータ値に反映させる信号処理回路を備える構成としてなる請求項１に記載のインターフェース装置。
【請求項３】
前記プログラマブルロジックデバイスには、回路モジュールを接続して設け、
該回路モジュールは、前記タイミング生成回路とＮ線式シリアルインターフェース回路とに接続され、Ｄ／Ａ変換器を介して前記Ｄ／Ａ変換器インターフェース回路に接続されると共に、Ａ／Ｄ変換器を介して前記Ａ／Ｄ変換器インターフェース回路に接続される構成としてなる請求項１または２に記載のインターフェース装置。
【請求項４】
前記回路モジュールは、入力された送信ＩＱ信号に基く高周波信号を送信し、受信した高周波信号に基く受信ＩＱ信号またはＩＦ信号を出力するＲＦモジュールによって構成してなる請求項３に記載のインターフェース装置。
【請求項５】
前記ＲＦモジュールには、前記送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としてなる請求項４に記載のインターフェース装置。
【請求項６】
前記ベースバンド処理回路は特定用途向け集積回路またはデジタル信号を処理するデジタル信号処理装置を用いて形成すると共に、該ベースバンド処理回路と前記プログラマブルロジックデバイスとを統合して単一のＬＳＩを構成してなる請求項５に記載のインターフェース装置。
【請求項７】
前記ＲＦモジュールとプログラマブルロジックデバイスとを統合してＲＦモジュール装置を構成すると共に、該ＲＦモジュール装置には前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを接続してなる請求項４または５に記載のインターフェース装置。
【請求項８】
前記ＲＦモジュールとプログラマブルロジックデバイスとを統合したＲＦモジュール装置を複数個設け、これら複数個のＲＦモジュール装置は前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して前記単一のベースバンド処理回路に接続する構成としてなる請求項５に記載のインターフェース装置。
【請求項９】
前記ＲＦモジュールには、前記送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と、前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備え、ＲＦモジュールの特性を測定する測定器を接続する構成としてなる請求項４に記載のインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波信号を送受信するＲＦモジュール等の回路モジュールの制御に用いるインターフェース装置に関し、特に各種回路モジュールに柔軟に対応可能なインターフェース装置に関する。
【背景技術】
【０００２】
一般に、無線信号（高周波信号）を送信、受信するモジュール無線部と、該モジュール無線部に接続され高周波信号の変調、復調を行う信号処理部とを互いに分離した別ユニットとして構成したものが知られている（例えば、特許文献１参照）。このような従来技術では、信号処理部には、高周波信号の変調、復調を行うためのデジタルシグナルプロセッサ（Digital Signal Processor：以下、ＤＳＰという）と該ＤＳＰおよびモジュール無線部の動作を制御するための制御部とを備える構成としていた。この場合、信号処理部の制御部は、モジュール無線部の種類に応じたソフトウエアをメモリ等から読込むことにより、異なる種類のモジュール無線部であっても制御することができる。このため、１台の信号処理部を用いて複数種類のモジュール無線部を制御することができる構成となっていた。
【０００３】
【特許文献１】特開平１１−５５１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来技術では、信号処理部の制御部は、ソフトウエアに応じてその制御動作を変更し、複数種類のモジュール無線部に対応させる構成となっていた。しかし、制御部の構成自体（ハードウエア）は変化しないから、変更可能な信号の範囲が限られる傾向があり、例えばモジュール無線部等を制御するためのタイミング信号では数百ｎｓ程度しか切換タイミングを変更することができなかった。このため、従来技術では、例えばモジュール無線部の仕様変更に伴って制御部からモジュール無線部へのタイミング信号の仕様が大幅に変更された場合（切換タイミングを数μｓ程度変更した場合等）には、そのような仕様のモジュール無線部には適用できないという問題があった。
【０００５】
また、従来技術では、タイミング信号の調整可能な分解能は制御部の構成によって予め決められているから、モジュール無線部に応じて高分解能でタイミング信号を調整したい場合であっても、調整可能な分解能を変更することができなかった。さらに、モジュール無線部に応じてタイミング信号に限らず各種の信号を伝送するための信号線を増加したい場合であっても、信号線は制御部の構成によって予め設定されているから、信号線の大幅な増加には対応できないという問題があった。
【０００６】
本発明は上述した従来技術の問題に鑑みなされたもので、本発明の目的は、信号の切換タイミングを調整するときの分解能や各種の信号線が変更可能で、適用範囲の広いインターフェース装置を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、請求項１の発明によるインターフェース装置は、外部からの基準タイミング信号を介して、Ｈｉｇｈ状態とＬｏｗ状態との切換タイミングが制御されたパルス信号を生成するタイミング生成回路と、該タイミング生成回路によるパルス信号をトリガとしてシリアル信号を生成するＮ線（但し、Ｎは自然数）からなるＮ線式シリアルインターフェース回路と、前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてＤ／Ａ変換器を制御するためのＤ／Ａ変換器制御信号を生成するＤ／Ａ変換器インターフェース回路と、前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてＡ／Ｄ変換器を制御するためのＡ／Ｄ変換器制御信号を生成すると共に、前記Ａ／Ｄ変換器によって変換されたデジタル値からなる変換値を抽出するＡ／Ｄ変換器インターフェース回路と、前記外部からの基準タイミング信号を介して、Ｈｉｇｈ状態とＬｏｗ状態との切換タイミングを制御するパルス信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＮ線式シリアルインターフェース制御用のシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＤ／Ａ変換器制御用のパラレル信号またはシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するＡ／Ｄ変換器制御用のパラレル信号またはシリアル信号のパラメータとを格納するパラメータ格納用レジスタとを備え、前記タイミング生成回路、Ｎ線式シリアルインターフェース回路、Ｄ／Ａ変換器インターフェース回路、Ａ／Ｄ変換器インターフェース回路およびパラメータ格納用レジスタを書換え可能なプログラマブルロジックデバイスを用いて構成している。
【０００８】
請求項２の発明では、前記プログラマブルロジックデバイスは、外部からの入力信号または前記パラメータ格納用レジスタに格納されたパラメータに応じて外部への出力信号または前記パラメータ格納用レジスタに格納されたパラメータ値に反映させる信号処理回路を備える構成としている。
【０００９】
請求項３の発明では、前記プログラマブルロジックデバイスには、回路モジュールを接続して設け、該回路モジュールは、前記タイミング生成回路とＮ線式シリアルインターフェース回路とに接続され、Ｄ／Ａ変換器を介して前記Ｄ／Ａ変換器インターフェース回路に接続されると共に、Ａ／Ｄ変換器を介して前記Ａ／Ｄ変換器インターフェース回路に接続される構成としている。
【００１０】
請求項４の発明では、前記回路モジュールは、入力された送信ＩＱ信号に基く高周波信号を送信し、受信した高周波信号に基く受信ＩＱ信号またはＩＦ信号を出力するＲＦモジュールによって構成している。
【００１１】
請求項５の発明では、前記ＲＦモジュールには、前記送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としている。
【００１２】
請求項６の発明では、前記ベースバンド処理回路は特定用途向け集積回路またはデジタル信号を処理するデジタル信号処理装置を用いて形成すると共に、該ベースバンド処理回路と前記プログラマブルロジックデバイスとを統合して単一のＬＳＩを構成している。
【００１３】
請求項７の発明では、前記ＲＦモジュールとプログラマブルロジックデバイスとを統合してＲＦモジュール装置を構成すると共に、該ＲＦモジュール装置には前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを接続している。
【００１４】
請求項８の発明では、前記ＲＦモジュールとプログラマブルロジックデバイスとを統合したＲＦモジュール装置を複数個設け、これら複数個のＲＦモジュール装置は前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して前記単一のベースバンド処理回路に接続する構成としている。
【００１５】
請求項９の発明では、前記ＲＦモジュールには、前記送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と、前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備え、ＲＦモジュールの特性を測定する測定器を接続する構成としている。
【発明の効果】
【００１６】
請求項１の発明によれば、タイミング生成回路、Ｎ線式シリアルインターフェース回路、Ｄ／Ａ変換器インターフェース回路、Ａ／Ｄ変換器インターフェース回路およびパラメータ格納用レジスタをプログラマブルロジックデバイス（Programmable Logic Device：以下、ＰＬＤという）を用いて構成したから、例えばタイミング生成回路では切換タイミングの分解能を変更することができ、切換タイミングの調整範囲の変更が可能になる。また、Ｎ線式シリアルインターフェース回路では、１線式以上のシリアルインターフェース仕様に柔軟に対応することができる。さらに、Ｄ／Ａ変換器インターフェース回路、Ａ／Ｄ変換器インターフェース回路では、Ｄ／Ａ変換器、Ａ／Ｄ変換器がパラレル信号とシリアル信号とのいずれの信号形式であっても対応することができる。また、パラメータ格納用レジスタはレジスタ数を変更することができるから、レジスタ数を増加することによってパラメータの種類と数を増加させることができる。この結果、インターフェース装置の仕様変更の自由度を高めることができる。
【００１７】
このとき、例えばインターフェース装置の接続対象としてのＲＦモジュールが同一通信方式でその仕様が変更となった場合には、送信ＩＱ信号、受信ＩＱ信号の仕様は変更がないのに対して、各種のデジタル信号やアナログ信号のタイミング仕様が大幅に変更されるときがある。この場合であっても、ＰＬＤからなるインターフェース装置の論理回路を変更する（書換える）ことによって、該インターフェース装置を適用することができる。
【００１８】
請求項２の発明によれば、ＰＬＤは信号処理回路を備える構成としたから、信号処理回路を用いて、外部からの入力信号等に応じて出力信号やパラメータ値を可変に設定することができる。また、信号処理回路もタイミング生成回路等と同様に書換えることができるから、外部からの入力信号等の仕様が変更されたときでも、該入力信号等に信号処理回路を対応させることができる。
【００１９】
請求項３の発明によれば、ＰＬＤには回路モジュールを接続して設ける構成としたから、回路モジュールにＰＬＤのタイミング生成回路等を接続することによって、ＰＬＤは回路モジュールの各種の制御を行うことができる。また、仕様の異なる回路モジュールを接続するときには、ＰＬＤの書換えによって回路モジュールに対応したＰＬＤを構成することができるから、単一のＰＬＤで接続可能な回路モジュールの仕様の範囲を広げることができる。
【００２０】
請求項４の発明によれば、回路モジュールは送信ＩＱ信号、受信ＩＱ信号、ＩＦ信号を授受するＲＦモジュールによって構成したから、ＲＦモジュールで用いる高周波信号の周波数、増幅利得等をＰＬＤによって制御することができる。また、ＰＬＤはＲＦモジュールの仕様に応じて書換えることができるから、単一のＰＬＤで接続可能なＲＦモジュールの仕様の範囲を広げることができる。
【００２１】
請求項５の発明によれば、ＲＦモジュールには、送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としたから、ベースバンド処理回路の変復調部を用いてＲＦモジュールから送信、受信されるＩＱ信号等の変調、復調を行うことができると共に、タイミング制御部を用いてタイミング生成回路に向けて基準タイミング信号を出力し、ＰＬＤやＲＦモジュールの各種動作のタイミングを設定することができる。
【００２２】
請求項６の発明によれば、ベースバンド処理回路は特定用途向け集積回路（Application Specific Integrated Circuit：以下、ＡＳＩＣという）またはデジタル信号を処理するデジタル信号処理装置（ＤＳＰ：Digital Signal Processor）を用いて形成すると共に、該ベースバンド処理回路とＰＬＤとを統合して単一のＬＳＩ（大規模集積回路）を構成したから、ＬＳＩのうちＰＬＤを書換えることによって、単一のＬＳＩを複数種類のＲＦモジュールに適用することができる。このため、ＬＳＩが適用可能なＲＦモジュールの範囲を広げることができるから、ＬＳＩの量産効果によってその製造コストを低減することができる。
【００２３】
請求項７の発明によれば、ＲＦモジュールとＰＬＤとを統合してＲＦモジュール装置を構成したから、ＲＦモジュール装置内には、ＲＦモジュールを動作させるために最適な切換タイミングのパルス信号を出力するタイミング生成回路を含んだＰＬＤを取込むことができる。このため、例えばベースバンド処理回路とＲＦモジュール装置とをパラメータ設定ラインを用いて接続した場合には、ベースバンド処理回路は、パラメータ設定ラインを介してＲＦモジュール側から指定されたパラメータをＰＬＤ内に設定することができるから、異なる種類のベースバンド処理回路であってもＲＦモジュール装置を動作させることができる。この結果、ＲＦモジュール装置内のＰＬＤによってベースバンド処理回路の違いを吸収することができるから、ＲＦモジュール装置とベースバンド処理回路とを別個独立して設計することができ、ＲＦモジュール装置とベースバンド処理回路との整合を不要にでき、設計工程における労力を軽減することができる。また、ＲＦモジュール装置を汎用部品として供給することができるから、製造コストも低減することができる。
【００２４】
請求項８の発明によれば、ＲＦモジュールとプログラマブルロジックデバイスとを統合したＲＦモジュール装置を複数個設け、これら複数個のＲＦモジュール装置はパラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して単一のベースバンド処理回路に接続する構成としたから、例えば携帯電話の仕様（Personal Digital Cellular：ＰＤＣ、International Mobile Telecommunications-2000：ＩＭＴ−２０００等）となったＲＦモジュール装置とＰＨＳ（Personal Handy-phone System）の仕様となったＲＦモジュール装置とのように、仕様の異なる複数種類のＲＦモジュール装置を単一のベースバンド処理回路を用いて動作制御することができる。
【００２５】
請求項９の発明によれば、ＲＦモジュールには、送信ＩＱ信号を変調し受信ＩＱ信号またはＩＦ信号を復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えた測定器を接続する構成としたから、変復調部とタイミング制御部とを用いてＲＦモジュールの動作を制御しつつ、例えばＲＦモジュールから出力される高周波信号を測定することができ、ＲＦモジュールの性能評価、検査等を行うことができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態によるインターフェース装置について、通信装置等に適用した場合を例に挙げて、添付図面を参照しつつ詳細に説明する。
【００２７】
ここで、図１ないし図３は第１の実施の形態を示し、１は高周波信号ＲＦを送信、受信するＲＦモジュールで、該ＲＦモジュール１は、後述のベースバンド処理回路３１とインターフェース装置４１とに対して例えば実装基板上の配線パターンやケーブル、コネクタ等（いずれも図示せず）を介して電気的に接続されている。また、ＲＦモジュール１は、ベースバンド処理回路３１による送信ＩＱ信号に基く高周波信号ＲＦを送信し、受信した高周波信号ＲＦに基く中間周波信号ＩＦ（ＩＦ信号）をベースバンド処理回路３１に向けて出力すると共に、インターフェース装置４１によってその動作が制御されている。そして、ＲＦモジュール１は、後述の送信部２、受信部１３、発振器部１９等によって構成されている。
【００２８】
なお、ＲＦモジュール１は、ベースバンド処理回路３１とインターフェース装置４１と一緒に単一の実装基板（図示せず）に実装されてもよく、これらとは別個の部品として例えば携帯電話、ＰＨＳ等のケーシング内に搭載されてもよい。
【００２９】
２はＲＦモジュール１内に設けられた送信部で、該送信部２は、後述の変調用ミキサ３，４、加算器６、増幅器７、アップコンバート用ミキサ８、電力増幅器９等によって構成されている。
【００３０】
３，４はベースバンド処理回路３１によって変調された送信ＩＱ信号の同相信号Ｉ、直交信号Ｑに対して発振器部１９から出力される第２の局部発振信号ＬＯ2をそれぞれ混同する変調用ミキサで、該変調用ミキサ３，４は、位相器５を介して発振器部１９に接続され、変調用ミキサ３，４には９０度の位相差をもった局部発振信号ＬＯ2（搬送波）が入力されている。また、変調用ミキサ３には、同相信号Ｉの正成分（Ｉ＋）と負成分（Ｉ−）とが分離して入力され、変調用ミキサ４には、直交信号Ｑの正成分（Ｑ＋）と負成分（Ｑ−）とが分離して入力されるものである。
【００３１】
６は変調用ミキサ３，４に接続された加算器で、該加算器６は、各変調用ミキサ３，４から出力された変調後の送信ＩＱ信号を加算した変調信号を出力している。
【００３２】
７は加算器６から出力された変調信号を増幅する増幅器で、該増幅器７は、後述するインターフェース装置４１側のＤ／Ａ変換器４８に接続され、該Ｄ／Ａ変換器４８から出力される利得調整信号ＰＣＴＲＬに応じてその増幅利得が設定（制御）されている。
【００３３】
８は増幅器７の出力側に接続されたアップコンバート用ミキサで、該アップコンバート用ミキサ８は、増幅器７によって増幅された変調信号に対して発振器部１９から出力される第１の局部発振信号ＬＯ1を混合し、変調信号を高周波信号ＲＦにアップコンバートしている。
【００３４】
９は帯域通過フィルタ１０を介してアップコンバート用ミキサ８の出力側に接続された電力増幅器で、該電力増幅器９は、後述するインターフェース装置４１のタイミング生成回路４２に接続され、該タイミング生成回路４２から出力されるパルス信号ＰＬＳ中の増幅器電源スイッチ信号ＳＷ−ＰＡに応じてその電源電圧の供給、停止が制御されている。このため、電力増幅器９は、増幅器電源スイッチ信号ＳＷ−ＰＡに応じてその駆動、停止が制御されるものである。
【００３５】
１１は後述のアンテナ切換スイッチ１２を介して電力増幅器９の出力側に接続されたアンテナで、該アンテナ１１は、アンテナ切換スイッチ１２によって電力増幅器９（送信部２）に接続されたときには、電力増幅器９によって電力増幅した高周波信号ＲＦを外部に向けて送信する。一方、アンテナ１１は、アンテナ切換スイッチ１２によって後述の受信部１３に接続されたときには、外部の高周波信号ＲＦを受信して受信部１３に向けて出力する。
【００３６】
１２はアンテナ１１に対して送信部２と受信部１３とのうちいずれか一方を選択的に接続するアンテナ切換スイッチで、該アンテナ切換スイッチ１２は、後述するインターフェース装置４１のタイミング生成回路４２に接続され、該タイミング生成回路４２から出力されるパルス信号ＰＬＳ中のアンテナスイッチ信号ＳＷ−ＡＴに応じてアンテナ１１の接続対象（送信部２、受信部１３）を切換える。
【００３７】
１３はＲＦモジュール１内に設けられた受信部で、該受信部１３は、後述のダウンコンバート用ミキサ１４，１５、増幅器１７等によって構成されている。そして、受信部１３は、インターフェース装置４１のタイミング生成回路４２に接続され、該タイミング生成回路４２から出力されるパルス信号ＰＬＳ中の受信部電源スイッチ信号ＳＷ−ＲＸに応じてその電源電圧の供給、停止が制御されている。このため、受信部１３は、受信部電源スイッチ信号ＳＷ−ＲＸに応じてその駆動、停止が制御されるものである。
【００３８】
１４はアンテナ切換スイッチ１２を介してアンテナ１１に接続されると共に発振器部１９に接続されたダウンコンバート用ミキサで、該ダウンコンバート用ミキサ１４は、アンテナ１１から受信した高周波信号ＲＦに対して発振器部１９から出力される第１の局部発振信号ＬＯ1を混合し、高周波信号ＲＦを最初の中間周波信号ＩＦ′にダウンコンバートしている。
【００３９】
１５は帯域通過フィルタ１６を介してミキサ１４に接続されたダウンコンバート用ミキサで、該ダウンコンバート用ミキサ１５も、ミキサ１４と同様に発振器部１９に接続されている。そして、ダウンコンバート用ミキサ１５は、ミキサ１４から出力される最初の中間周波信号ＩＦ′に対して発振器部１９から出力される第２の局部発振信号ＬＯ2を混合し、最初の中間周波信号ＩＦ′を最終的な中間周波信号ＩＦ（ＩＦ信号）にダウンコンバートしている。
【００４０】
１７は帯域通過フィルタ１８を介してダウンコンバート用ミキサ１５の出力側に接続された増幅器で、該増幅器１７は、中間周波信号ＩＦを増幅して後述のベースバンド処理回路３１に向けて出力している。また、増幅器１７は、インターフェース装置４１側のＡ／Ｄ変換器４９に接続され、該Ａ／Ｄ変換器４９に向けて高周波信号ＲＦの受信電界強度に応じた受信電界強度信号ＲＳＳＩを出力している。
【００４１】
１９はＲＦモジュール１内に設けられた発振器部で、該発振器部１９は、後述の基準発振器２０、電圧制御発振器２１，２３、ＰＬＬ（Phase Locked Loop）制御用ＩＣ２５（以下、ＰＬＬＩＣ２５という）等によって構成されている。
【００４２】
２０は発振器部１９に設けられた基準発振器で、該基準発振器２０は、例えば水晶発振器等によって構成され、予め決められた基準周波数Ｆrefをもった基準信号Ｖ0を出力している。
【００４３】
２１は第１の局部発振信号ＬＯ1を出力する第１の電圧制御発振器で、該電圧制御発振器２１は、その制御電圧端子が例えば低域通過フィルタ等からなるループフィルタ２２を介して後述のＰＬＬＩＣ２５に接続されると共に、出力端子がＰＬＬＩＣ２５とミキサ８，１４に接続されている。そして、電圧制御発振器２１は、ＰＬＬＩＣ２５との間でフィードバックループを形成し、基準周波数Ｆrefの定数Ｍ1倍の周波数をもった第１の局部発振信号ＬＯ1を出力する。
【００４４】
２３は第２の局部発振信号ＬＯ2を出力する第２の電圧制御発振器で、該電圧制御発振器２３の制御電圧端子は、第１の電圧制御発振器２１とほぼ同様にその制御電圧端子が例えば低域通過フィルタ等からなるループフィルタ２４を介して後述のＰＬＬＩＣ２５に接続されている。また、電圧制御発振器２３の出力端子は、ＰＬＬＩＣ２５とミキサ１５とに接続されると共に、位相器５を介してミキサ３，４に接続されている。そして、電圧制御発振器２３は、ＰＬＬＩＣ２５との間でフィードバックループを形成し、基準周波数Ｆrefの定数Ｍ2倍の周波数をもった第２の局部発振信号ＬＯ2を出力する。
【００４５】
２５は基準信号Ｖ0と局部発振信号ＬＯ1，ＬＯ2を分周した比較信号との位相差を比較して、この位相差に応じた差信号を出力するＰＬＬＩＣで、該ＰＬＬＩＣ２５は、例えば局部発振信号ＬＯ1，ＬＯ2を分周する分周器と、該分周器から出力された比較信号と基準信号Ｖ0との位相差を比較して該位相差に応じた差信号を出力する位相比較器等によって構成され、電圧制御発振器２１，２３に対応して２つのフィードバックループを形成している。
【００４６】
そして、ＰＬＬＩＣ２５は、電圧制御発振器２１から出力された第１の局部発振信号ＬＯ1に対してその１／Ｍ1の周波数の信号を比較信号として出力すると共に、該比較信号と基準信号との位相差に応じた差信号を出力する。このとき、ループフィルタ２２は、この差信号から交流成分を除去して（直流化して）制御電圧信号として電圧制御発振器２１に入力する。これにより、電圧制御発振器２１は、位相差が一定（例えば零）となるようにフィードバック制御されるから、基準周波数Ｆrefの定数Ｍ1倍の周波数をもった第１の局部発振信号ＬＯ1を出力する。
【００４７】
同様に、ＰＬＬＩＣ２５は電圧制御発振器２３をフィードバック制御するから、電圧制御発振器２３は基準周波数Ｆrefの定数Ｍ2倍の周波数をもった第２の局部発振信号ＬＯ2を出力するものである。
【００４８】
また、ＰＬＬＩＣ２５は、Ｎ線（但し、Ｎは自然数）のシリアル信号線を介して後述するインターフェース装置４１のＮ線式シリアルインターフェース回路４３が接続されると共に、信号処理回路４６が接続されている。そして、ＰＬＬＩＣ２５は、Ｎ線式シリアルインターフェース回路４３から例えばクロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＢからなる３線式シリアル信号ＳＤが入力され、該シリアル信号ＳＤによって分周器の定数Ｍ1，Ｍ2が設定され、局部発振信号ＬＯ1，ＬＯ2の発振周波数が設定される構成となっている。
【００４９】
なお、クロック信号ＣＬＫはデータ伝送用のクロックパルスをなし、データ信号ＤＡＴＡは定数Ｍ1，Ｍ2を示す時系列な情報をなし、ストローブ信号ＳＴＢはデータ信号ＤＡＴＡを確定するための信号をなすものである。また、本実施の形態では、３線のシリアル信号線を介して伝送する３線式シリアル信号ＳＤを用いるものとした。しかし、本発明はこれに限らず、例えばデータ信号ＤＡＴＡ用の線を増加させることによって４線以上のシリアル信号線を介して伝送するシリアル信号を用いることもでき、１線のシリアル信号線を介して伝送する１線式シリアル信号を用いることもできる。
【００５０】
また、ＰＬＬＩＣ２５は、局部発振信号ＬＯ1，ＬＯ2と基準信号との位相差が一定になり、発振状態が安定したときには、周波数がロックされたことを示すロック検出信号ＬＤを出力する。これにより、信号処理回路４６は、ロック検出信号ＬＤに応じて後述のパラメータ格納用レジスタ４７内のレジスタ等を設定する。
【００５１】
３１はＲＦモジュール１と後述のインターフェース装置４１とに接続されたベースバンド処理回路で、該ベースバンド処理回路３１は例えばＡＳＩＣ、ＤＳＰ等を用いて形成され、後述の変復調部３２とタイミング制御部３３とによって構成されている。
【００５２】
３２はベースバンド処理回路３１に設けられた変復調部で、該変復調部３２は、マイク等から入力される音声、データ等に基いて送信ＩＱ信号を変調し、該送信ＩＱ信号をＲＦモジュール１（送信部２）に向けて出力すると共に、ＲＦモジュール１（受信部１３）から入力される中間周波信号ＩＦに基づいて受信ＩＱ信号を復調すると共に、該受信ＩＱ信号に基いて音声、データ等を復調し、該音声等をスピーカ、外部接続端子等に向けて出力する。
【００５３】
また、変復調部３２は、タイミング制御部３３に接続され、タイミング制御部３３から出力される基準タイミング信号ＴＳ0に従って音声、データ等の入力、出力、ＩＱ信号の変調、復調等の動作タイミングが決められている。
【００５４】
３３はベースバンド処理回路３１に設けられたタイミング制御部で、該タイミング制御部３３は、変復調部３２に接続されると共に、後述するインターフェース装置４１のタイミング生成回路４２に接続されている。そして、タイミング制御部３３は、ＲＦモジュール１、変復調部３２、インターフェース装置４１等の動作タイミングの基準となる基準タイミング信号ＴＳ0を出力している。これにより、ＲＦモジュール１は、基準タイミング信号ＴＳ0に基いてインターフェース装置４１から出力されるパルス信号ＰＬＳ等に応じて動作すると共に、変復調部３２は、基準タイミング信号ＴＳ0に応じて送信ＩＱ信号、受信ＩＱ信号を変調、復調する。
【００５５】
４１はＲＦモジュール１とベースバンド処理回路３１とに接続されたインターフェース装置で、該インターフェース装置４１は、後述のタイミング生成回路４２、Ｎ線式シリアルインターフェース回路４３、Ｄ／Ａ変換器インターフェース回路４４、Ａ／Ｄ変換器インターフェース回路４５、信号処理回路４６、パラメータ格納用レジスタ４７等によって構成されている。また、インターフェース装置４１は論理回路を自由に書換えることが可能なＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）からなるＰＬＤを用いて形成されている。このため、インターフェース装置４１の回路４２〜４６は、回路情報書込みライン４１Ａを通じて入力される回路情報に基いて、その構成自体（ハードウエア）が更新可能（書換え可能）となっている。
【００５６】
なお、インターフェース装置４１は、ＲＦモジュール１、ベースバンド処理回路３１等と接続された実装状態で書換える構成としてもよく、例えばＲＦモジュール１等と接続する前（実装前）に予めＲＦモジュール１等に適合した状態に書換える構成としてもよい。
【００５７】
４２はインターフェース装置４１に設けられたタイミング生成回路で、該タイミング生成回路４２は、タイミング制御部３３から出力された基準タイミング信号ＴＳ0を検出し、該基準タイミング信号ＴＳ0を基準時刻として、デジタル信号（パルス信号ＰＬＳ）のＨｉｇｈ状態からＬｏｗ状態への立下り切換タイミングとＬｏｗ状態からＨｉｇｈ状態への立上り切換タイミングとを制御可能な機能を有している。このとき、タイミング生成回路４２は、切換タイミングを後述するパラメータ格納用レジスタ４７に格納された第１のパラメータＸ1に応じて設定する。このため、タイミング生成回路４２は、第１のパラメータＸ1に応じた切換タイミングをもつパルス信号ＰＬＳを生成し、該パルス信号ＰＬＳをインターフェース装置４１内の回路４３〜４６とＲＦモジュール１の電力増幅器９、アンテナ切換スイッチ１２、受信部１３とに向けてそれぞれ出力している。
【００５８】
４３はタイミング生成回路４２によるパルス信号ＰＬＳをトリガとし、第２のパラメータＸ2に応じたシリアル信号ＳＤを生成するＮ線式シリアルインターフェース回路で、該Ｎ線式シリアルインターフェース回路４３は、シリアル信号ＳＤを例えばクロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＢの３つの信号によって構成すると共に、これらの信号ＣＬＫ、ＤＡＴＡ、ＳＴＢをそれぞれ伝送する３線のシリア信号線を介してＲＦモジュール１のＰＬＬＩＣ２５に接続されている。
【００５９】
そして、Ｎ線式シリアルインターフェース回路４３は、パルス信号ＰＬＳの立上りまたは立下りの切換タイミングに合わせてクロックパルスをなすクロック信号を出力すると共に、第２のパラメータＸ2に基いて周波数設定用の定数Ｍ1，Ｍ2を時系列な情報に変換してデータ信号ＤＡＴＡを生成して出力する。そして、Ｎ線式シリアルインターフェース回路４３は、データ信号ＤＡＴＡの伝送が終了したときにはデータ信号ＤＡＴＡを確定するためのストローブ信号ＳＴＢを出力する。これにより、Ｎ線式シリアルインターフェース回路４３は、ＰＬＬＩＣ２５を制御して電圧制御発振器２１，２３の発振周波数を設定している。
【００６０】
なお、シリアル信号ＳＤのデータレート、ビット長、送出ビット列もパラメータ化され、パラメータ格納用レジスタ４７に格納された第２のパラメータＸ2によって設定される構成となっている。また、Ｎ線式シリアルインターフェース回路４３は、ＰＬＤによって形成されているから、そのインターフェース仕様を適宜変更することができる。このため、Ｎ線式シリアルインターフェース回路４３は、３線式シリアル信号ＳＤを用いる構成としたが、そのハードウエアを書換えることによって、１線式や４線式以上のシリアル信号を用いることも可能である。
【００６１】
４４は後述のＤ／Ａ変換器４８に接続されたＤ／Ａ変換器インターフェース回路で、該Ｄ／Ａ変換器インターフェース回路４４は、第３のパラメータＸ3に基いてＤ／Ａ変換器４８を制御するためのＤ／Ａ変換器制御信号ＣＳ1を生成すると共に、タイミング生成回路４２によるパルス信号ＰＬＳをトリガとして該Ｄ／Ａ変換器制御信号ＣＳ1をＤ／Ａ変換器４８に向けて出力し、Ｄ／Ａ変換器制御信号ＣＳ1の動作を開始させる。これにより、Ｄ／Ａ変換器インターフェース回路４４は、Ｄ／Ａ変換器制御信号ＣＳ1を用いてＤ／Ａ変換器４８の動作を制御し、Ｄ／Ａ変換器４８から利得調整信号ＰＣＴＲＬを出力させる構成となっている。
【００６２】
なお、Ｄ／Ａ変換器制御信号ＣＳ1は、Ｎ線式シリアルインターフェース回路４３と同様な回路であるＤ／Ａ変換器インターフェース回路４４を用いて生成する。即ち、第３のパラメータＸ3をＤ／Ａ変換器インターフェース回路４４に入力すると、Ｄ／Ａ変換器インターフェース回路４４は、パラメータＸ3に基いてデータレート、ビット長等が決められたシリアル信号を生成し、該シリアル信号をＤ／Ａ変換器制御信号ＣＳ1として出力するものである。
【００６３】
また、Ｄ／Ａ変換器制御信号ＣＳ1は、シリアル信号に限らずパラレル信号を用いて生成する構成としてもよい。この場合、パラレル信号は、第３のパラメータＸ3に基いてＤ／Ａ変換器インターフェース回路４４内で生成される構成としてよい。
【００６４】
４５は後述のＡ／Ｄ変換器４９に接続されたＡ／Ｄ変換器インターフェース回路で、該Ａ／Ｄ変換器インターフェース回路４５は、第４のパラメータＸ4に基いてＡ／Ｄ変換器４９を制御するためのＡ／Ｄ変換器制御信号ＣＳ2を生成すると共に、タイミング生成回路４２によるパルス信号ＰＬＳをトリガとして該Ａ／Ｄ変換器制御信号ＣＳ2をＡ／Ｄ変換器４９に向けて出力し、Ａ／Ｄ変換器制御信号ＣＳ2の動作を開始させる。これにより、Ａ／Ｄ変換器インターフェース回路４５は、Ａ／Ｄ変換器制御信号ＣＳ2を用いてＡ／Ｄ変換器４９の動作を制御し、Ａ／Ｄ変換器４９を用いて受信電界強度信号ＲＳＳＩをアナログ値からデジタル値に変換する。
【００６５】
また、Ａ／Ｄ変換器インターフェース回路４５は、Ａ／Ｄ変換器４９によってデジタル値に変換された受信電界強度信号ＲＳＳＩの変換値ＲＳＳＩｄを抽出し、パラメータ格納用レジスタ４７に格納する構成となっている。
【００６６】
なお、Ａ／Ｄ変換器制御信号ＣＳ2は、他のシリアル信号と同様にＡ／Ｄ変換器インターフェース回路４５に第４のパラメータＸ4を供給することによって生成する。また、Ａ／Ｄ変換器４９からのデジタル値（変換値ＲＳＳＩｄ）はシリアル信号を用いてＡ／Ｄ変換器インターフェース回路４５に入力される。なお、シリアル信号に限らずパラレル信号を用いてデジタル値（変換値ＲＳＳＩｄ）を抽出する構成としてもよい。
【００６７】
４６はＲＦモジュール１からのロック検出信号ＬＤに応じてパラメータ格納用レジスタ４７に格納された第５のパラメータＸ5の値に反映させる信号処理回路で、該信号処理回路４６は、タイミング生成回路４２によるパルス信号ＰＬＳをトリガとして動作を開始すると共に、ＰＬＬＩＣ２５からのロック検出信号ＬＤを検出したときには、第５のパラメータＸ5にロック状態を示すフラグを格納し、ロック検出信号ＬＤを検出しなかったときには、第５のパラメータＸ5にアンロック状態を示すフラグを格納する。これにより、ベースバンド処理回路３１や外部の回路等は、パラメータ格納用レジスタ４７内に格納された第５のパラメータＸ5を参照することによって、電圧制御発振器２１，２３が定常状態で発振しているか否かを認識することができる。
【００６８】
なお、信号処理回路４６は、ロック検出信号ＬＤに応じて第５のパラメータＸ5の値を設定するものとしたが、ロック検出信号ＬＤに応じて外部への出力信号の値を設定する構成としてもよい。また、信号処理回路４６は、外部からのロック検出信号ＬＤを第５のパラメータＸ5等の値に反映させる構成とした。しかし、本発明はこれに限らず、例えば他のパラメータＸ1〜Ｘ4等の値を第５のパラメータＸ5等の値に反映させる構成としてもよい。
【００６９】
４７は第１〜第５のパラメータＸ1〜Ｘ5を格納するパラメータ格納用レジスタで、該パラメータ格納用レジスタ４７は、複数のレジスタによって構成されると共に、パラメータ設定ライン４７Ａが接続されている。これにより、パラメータ格納用レジスタ４７内のパラメータＸ1〜Ｘ5は、パラメータ設定ライン４７Ａを介して入力されるパラメータ信号ＰＸ1〜ＰＸ5に応じて設定可能な構成となっている。なお、パラメータ設定ライン４７Ａは、外部装置のインターフェース仕様（バスインターフェース／Ｎ線シリアルインターフェース）に対応する構成となっている。
【００７０】
４８はＤ／Ａ変換器インターフェース回路４４によって制御されるＤ／Ａ変換器で、該Ｄ／Ａ変換器４８は、Ｄ／Ａ変換器制御信号ＣＳ1に基いてＲＦモジュール１の増幅器７に向けて利得調整信号ＰＣＴＲＬを出力している。これにより、増幅器７は、利得調整信号ＰＣＴＲＬに応じた利得をもって加算器６から出力される変調信号を増幅している。
【００７１】
４９はＡ／Ｄ変換器インターフェース回路４５によって制御されるＡ／Ｄ変換器で、該Ａ／Ｄ変換器４９は、Ａ／Ｄ変換器制御信号ＣＳ2に基いてＲＦモジュール１の増幅器１７から入力される受信電界強度信号ＲＳＳＩをアナログ値からデジタル値に変換し、Ａ／Ｄ変換器インターフェース回路４５に向けて出力している。これにより、Ａ／Ｄ変換器インターフェース回路４５は、Ａ／Ｄ変換器４９によってデジタル値に変換された受信電界強度信号ＲＳＳＩの変換値ＲＳＳＩｄを抽出する構成となっている。
【００７２】
本実施の形態によるインターフェース装置４１を用いて通信装置は上述の如き構成を有するもので、次にその作動について説明する。
【００７３】
まず、外部からベースバンド処理回路３１に音声、データ等が入力されると、ベースバンド処理回路３１の変復調部３２は、音声等に基いて送信ＩＱ信号を変調し、該送信ＩＱ信号をＲＦモジュール１に出力する。これにより、ＲＦモジュール１は、インターフェース装置４１によってその動作が制御され、送信ＩＱ信号に基く高周波信号ＲＦをアンテナ１１を通じて外部に送信する。
【００７４】
一方、アンテナ１１から高周波信号ＲＦを受信したときには、ＲＦモジュール１は、インターフェース装置４１によってその動作が制御され、高周波信号ＲＦに基く中間周波信号ＩＦを出力する。これにより、ベースバンド処理回路３１の変復調部３２は、中間周波信号ＩＦに基いて音声等を復調し、外部のスピーカ等を通じて出力する。
【００７５】
然るに、本実施の形態によれば、タイミング生成回路４２、Ｎ線式シリアルインターフェース回路４３、Ｄ／Ａ変換器インターフェース回路４４、Ａ／Ｄ変換器インターフェース回路４５、パラメータ格納用レジスタ４７等からなるインターフェース装置４１をＰＬＤを用いて構成したから、例えばタイミング生成回路４２では切換タイミングの分解能を変更することができ、切換タイミングの調整範囲の変更が可能になる。また、Ｎ線式シリアルインターフェース回路４３では、３線式に限らず１線式以上のシリアルインターフェース仕様に柔軟に対応することができる。さらに、Ｄ／Ａ変換器インターフェース回路４４、Ａ／Ｄ変換器インターフェース回路４５では、Ｄ／Ａ変換器４８、Ａ／Ｄ変換器４９がＮ線式シリアル信号とパラレル信号とのいずれの信号形式であっても対応することができる。また、パラメータ格納用レジスタ４７はレジスタ数を変更することができるから、レジスタ数を増加することによって５個のパラメータＸ1〜Ｘ5に限らず、その種類と数を増加させることができる。この結果、インターフェース装置４１の仕様変更の自由度を高めることができる。
【００７６】
このとき、同一通信方式でＲＦモジュール１の仕様が変更となった場合では、送信ＩＱ信号、中間周波信号ＩＦ（受信ＩＱ信号）の仕様は変更がないのに対して、各種のデジタル信号やアナログ信号のタイミング仕様が大幅に変更されるときがある。これに対し、このような仕様変更があった場合でも、ＰＬＤからなるインターフェース装置４１の論理回路を変更する（書換える）ことによって、該インターフェース装置４１を適用することができる。
【００７７】
このため、従来はＲＦモジュール１の仕様毎にインターフェース装置を個別に設計、製造していたのに対し、各種仕様のＲＦモジュール１にインターフェース装置４１を適用することができるから、インターフェース装置４１の設計等の期間を短縮できると共に、インターフェース装置４１を汎用部品として供給でき、製造コストを低減することができる。
【００７８】
また、タイミング生成回路４２はパルス信号の切換タイミングを調整するときの分解能を変更することができるから、タイミング生成回路４２のパルス信号をトリガとして動作するＮ線式シリアルインターフェース回路４３、Ｄ／Ａ変換器インターフェース回路４４、Ａ／Ｄ変換器インターフェース回路４５、信号処理回路４６等のタイミングを正確に合わせて動作させることができる。このため、インターフェース装置４１に接続されたＲＦモジュール１を正確なタイミングで動作させることができる。
【００７９】
例えば、従来技術のようにソフトウエアを変更する方法を用いても、インターフェース装置等のハードウエアに十分な冗長性を持たせれば、ハードウエアの変更を必要とすることなく、広範囲のＲＦモジュール１等に適用することも可能である。しかし、この場合には、インターフェース装置のハードウエアに十分な冗長性を持たれるために、その回路規模が大きくなる、実現するＬＳＩが高コスト、大面積となるという問題がある。これに対し、本実施の形態では、インターフェース装置４１をハードウエアの書換えが可能なＰＬＤを用いて構成したから、回路規模が必要以上に大きくなることがなく、低コスト化、小型化を図りつつ、広範囲のＲＦモジュール１に対応することが可能になる。
【００８０】
また、ＰＬＤからなるインターフェース装置４１は信号処理回路４６を備える構成としたから、信号処理回路４６を用いて、ロック検出信号ＬＤ等に応じてパラメータＸ5等の値を可変に設定することができる。また、信号処理回路４６もタイミング生成回路４２等と同様に書換えることができるから、ロック検出信号ＬＤ等の仕様が変更されたときでも、該ロック検出信号ＬＤ等に信号処理回路４６を対応させることができる。
【００８１】
また、インターフェース装置４１には送信ＩＱ信号、中間周波信号ＩＦを授受するＲＦモジュール１を接続する構成としたから、ＲＦモジュール１で用いる高周波信号ＲＦの周波数、増幅利得等をＰＬＤからなるインターフェース装置４１によって制御することができる。また、インターフェース装置４１はＲＦモジュール１の仕様に応じて書換えることができるから、単一のインターフェース装置４１で接続可能なＲＦモジュール１の仕様の範囲を広げることができる。
【００８２】
さらに、ＲＦモジュール１には、送信ＩＱ信号を変調し中間周波信号ＩＦを復調する変復調部３２と、タイミング生成回路４２に向けて基準タイミング信号ＴＳ0を出力するタイミング制御部３３とを備えたベースバンド処理回路３１を接続する構成としたから、ベースバンド処理回路３１の変復調部３２を用いてＲＦモジュール１から送信、受信されるＩＱ信号、中間周波信号ＩＦの変調、復調を行うことができると共に、タイミング制御部３３を用いてタイミング生成回路４２に向けて基準タイミング信号ＴＳ0を出力し、インターフェース装置４１やＲＦモジュール１の各種動作のタイミングを設定することができる。
【００８３】
次に、図４は本発明による第２の実施の形態を示し、本実施の形態の特徴は、ベースバンド処理回路、インターフェース装置、Ｄ／Ａ変換器およびＡ／Ｄ変換器を統合して単一のＬＳＩからなるベースバンド処理装置を構成したことにある。なお、本実施の形態では前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００８４】
５１はベースバンド処理回路３１、インターフェース装置４１、Ｄ／Ａ変換器４８およびＡ／Ｄ変換器４９を統合したベースバンド処理装置で、該ベースバンド処理装置５１は、ＡＳＩＣ、ＤＳＰからなるベースバンド処理回路３１とＰＬＤからなるインターフェース装置４１とを統合したＬＳＩによって構成されている。そして、ベースバンド処理装置５１は、ＲＦモジュール１に接続され、該ＲＦモジュール１の動作を制御すると共に、ＲＦモジュール１との間でＩＱ信号、中間周波信号ＩＦを授受する構成となっている。
【００８５】
かくして、このように構成される本実施の形態でも、第１の実施の形態とほぼ同様の作用効果を得ることができる。そして、特に本実施の形態では、ベースバンド処理回路３１はＡＳＩＣまたはＤＳＰを用いて形成すると共に、該ベースバンド処理回路３１とＰＬＤからなるインターフェース装置４１とを統合して単一のＬＳＩからなるベースバンド処理装置５１を構成したから、ベースバンド処理装置５１のうちＰＬＤからなるインターフェース装置４１を書換えることによって、単一のベースバンド処理装置５１を複数種類のＲＦモジュール１に適用することができる。このため、ベースバンド処理装置５１が適用可能なＲＦモジュール１の範囲を広げることができるから、ベースバンド処理装置５１をなすＬＳＩの量産効果によってその製造コストを低減することができる。
【００８６】
次に、図５は本発明による第３の実施の形態を示し、本実施の形態の特徴は、ＲＦモジュールとインターフェース装置とを統合してＲＦモジュール装置を構成したことにある。なお、本実施の形態では前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００８７】
６１はＲＦモジュール１とインターフェース装置４１とを統合したＲＦモジュール装置で、該ＲＦモジュール装置６１は、ＲＦモジュール１とＰＬＤからなるインターフェース装置４１とを統合し、ＲＦモジュール１側に無線制御機能をもったインターフェース装置４１を取込む構成となっている。そして、ＲＦモジュール装置６１は、ベースバンド処理回路３１との間でＩＱ信号、中間周波信号ＩＦを授受するものである。
【００８８】
また、ＲＦモジュール装置６１のインターフェース装置４１は、パラメータ設定ライン４７Ａを用いてベースバンド処理回路３１に接続されている。これにより、ベースバンド処理回路３１は、パラメータ設定ライン４７Ａを通じてパラメータ信号ＰＸ1〜ＰＸ5を入力し、インターフェース装置４１のパラメータＸ1〜Ｘ5が設定可能となっている。
【００８９】
かくして、このように構成される本実施の形態でも、第１の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、ＲＦモジュール１とインターフェース装置４１とを統合したから、ＲＦモジュール装置６１内には、ＲＦモジュール１を動作させるために最適な範囲の制御機能（例えば最適な切換タイミングのパルス信号を出力するタイミング生成回路等）を含んだインターフェース装置４１を取込むことができる。このため、ベースバンド処理回路３１は、パラメータ設定ライン４７Ａを介してＲＦモジュール１側から指定されたパラメータＸ1〜Ｘ5をＰＬＤ内に設定するだけで、異なる種類のベースバンド処理回路３１であってもＲＦモジュール装置６１を動作させることができる。この結果、ＲＦモジュール装置６１とベースバンド処理回路３１との整合を不要にでき、設計工程における労力を軽減することができる。
【００９０】
また、ＲＦモジュール装置６１内のＰＬＤによってベースバンド処理回路３１の違いを吸収することができるから、ＲＦモジュール装置６１とベースバンド処理回路３１とを別個独立して設計することができると共に、ＲＦモジュール装置６１とベースバンド処理回路３１とはそれぞれの機能分担が明確になり、並行して設計することも可能になる。さらに、ＲＦモジュール装置６１を汎用部品として供給することができるから、製造コストも低減することができる。
【００９１】
次に、図６は本発明による第４の実施の形態を示し、本実施の形態の特徴は、ＲＦモジュールとＰＬＤからなるインターフェース装置とを統合したＲＦモジュール装置を複数個設けると共に、これら複数個のＲＦモジュール装置はパラメータ設定ラインを介して単一のベースバンド処理回路に接続する構成としたことにある。なお、本実施の形態では前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００９２】
７１〜７３はＲＦモジュール１とインターフェース装置４１とをそれぞれ統合した３個のＲＦモジュール装置で、該各ＲＦモジュール装置７１〜７３は、第３の実施の形態によるＲＦモジュール装置６１とほぼ同様に、ＲＦモジュール１とＰＬＤからなるインターフェース装置４１とを統合し、ＲＦモジュール１側に無線制御機能をもったインターフェース装置４１を取込む構成となっているものの、各ＲＦモジュール装置７１〜７３は、それぞのＲＦモジュール１が互いに異なる方式（周波数、変復調方式等）で高周波信号を送信、受信する構成となっている。そして、各ＲＦモジュール装置７１〜７３は、ベースバンド処理回路３１との間でＩＱ信号、中間周波信号ＩＦを授受するものである。
【００９３】
また、ＲＦモジュール装置７１〜７３のインターフェース装置４１は、パラメータ設定ライン４７Ａを用いて単一のベースバンド処理回路３１にそれぞれ接続されている。これにより、ベースバンド処理回路３１は、パラメータ設定ライン４７Ａを通じてパラメータ信号ＰＸ1〜ＰＸ5を入力し、インターフェース装置４１のパラメータＸ1〜Ｘ5が設定可能となっている。
【００９４】
かくして、このように構成される本実施の形態でも、第１の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、ＲＦモジュール１とインターフェース装置４１とを統合した複数個のＲＦモジュール装置７１〜７３を設け、これら複数個のＲＦモジュール装置７１〜７３はパラメータ格納用レジスタ（図示せず）に格納されたパラメータＸ1〜Ｘ5を設定するためのパラメータ設定ライン４７Ａを介して単一のベースバンド処理回路３１に接続する構成としたから、ＲＦモジュール装置７１〜７３の仕様が例えば携帯電話の仕様（ＰＤＣ、ＩＭＴ−２０００等）とＰＨＳの仕様となっているときでも、これら仕様の異なる複数種類のＲＦモジュール装置７１〜７３を単一のベースバンド処理回路３１を用いて動作制御することができる。
【００９５】
なお、前記第４の実施の形態では、ベースバンド処理回路３１には３個のＲＦモジュール装置７１〜７３を接続する構成としたが、２個のＲＦモジュール装置を接続する構成としてもよく、４個以上のＲＦモジュール装置を接続する構成としてもよい。
【００９６】
次に、図７は本発明による第５の実施の形態を示し、本実施の形態の特徴は、ＲＦモジュールには、高周波信号を測定する測定部と、送信ＩＱ信号を変調し中間周波信号ＩＦを復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えた測定器を接続する構成としたことにある。なお、本実施の形態では前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００９７】
８１はＲＦモジュール１とインターフェース装置４１とに接続された測定器で、該測定器８１は、送信ＩＱ信号を変調し中間周波信号ＩＦを復調する変復調部８２と、タイミング生成回路（図示せず）に向けて基準タイミング信号ＴＳ0を出力するタイミング制御部８３とを備えている。また、測定器８１は、ＲＦモジュール１の送信部（図示せず）に接続され、ＲＦモジュール１から出力された高周波信号ＲＦの信号強度等を測定する測定部８４を備えている。そして、測定器８１は、変復調部８２とタイミング制御部８３とを用いてＲＦモジュール１の動作を制御しつつ、測定部８４を用いてＲＦモジュール１から出力される高周波信号ＲＦを測定するものである。
【００９８】
かくして、このように構成される本実施の形態でも、第１の実施の形態とほぼ同様の作用効果を得ることができる。そして、特に本実施の形態では、ＲＦモジュール１には、変復調部８２とタイミング制御部８３とを備えた測定器８１を接続する構成としたから、ＲＦモジュール１の仕様が変更された場合でも、変復調部８２とタイミング制御部８３とを用いてＲＦモジュール１の動作を制御することができる。このため、広範囲のＲＦモジュール１に対して、測定部８４を用いて高周波信号ＲＦを測定し、ＲＦモジュール１の性能評価、検査等を行うことができる。
【００９９】
なお、前記第５の実施の形態では、測定器８１はＲＦモジュール１の高周波信号ＲＦの特性を測定するものとした。しかし、本発明はこれに限らず、測定器は、例えばＲＦモジュール１の受信部に予め決められた高周波信号ＲＦを入力し、該高周波信号ＲＦを変復調部を用いて復調したときの復調信号を測定する構成としてもよい。
【０１００】
次に、図８は本発明による第６の実施の形態を示し、本実施の形態の特徴は、インターフェース装置には、タイミング生成回路とＮ線式シリアルインターフェース回路とに接続され、Ｄ／Ａ変換器を介してＤ／Ａ変換器インターフェース回路に接続されると共に、Ａ／Ｄ変換器を介してＡ／Ｄ変換器インターフェース回路に接続された回路モジュールを接続する構成としたことにある。なお、本実施の形態では前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【０１０１】
９１は例えば電源モジュール、センサモジュール等の各種の回路モジュールで、該回路モジュールは、インターフェース装置４１のタイミング生成回路とＮ線式シリアルインターフェース回路とに接続され、Ｄ／Ａ変換器４８を介してＤ／Ａ変換器インターフェース回路に接続されると共に、Ａ／Ｄ変換器４９を介してＡ／Ｄ変換器インターフェース回路（いずれも図示せず）に接続されている。そして、インターフェース装置４１は、タイミング生成回路等を用いて回路モジュール９１の制御を行う構成となっている。
【０１０２】
かくして、このように構成される本実施の形態でも、第１の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、インターフェース装置４１には回路モジュール９１を接続する構成としたから、インターフェース装置４１は回路モジュール９１の各種の制御を行うことができる。また、仕様の異なる回路モジュール９１を接続するときには、インターフェース装置４１の書換えによって回路モジュール９１に対応することができるから、単一のインターフェース装置４１で接続可能な回路モジュール９１の仕様の範囲を広げることができる。
【０１０３】
なお、前記第１ないし第５の実施の形態では、ＲＦモジュール１は、高周波信号ＲＦを受信したときに、該高周波信号ＲＦをダウンコンバートして中間周波信号ＩＦを出力する構成とした。しかし、本発明はこれに限らず、例えば受信した高周波信号ＲＦから受信ＩＱ信号を復調するＲＦモジュールを用いる構成としてもよい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施の形態によるインターフェース装置を適用した通信装置を示すブロック図である。
【図２】図１中のＲＦモジュールを示すブロック図である。
【図３】図１中のインターフェース装置を示すブロック図である。
【図４】第２の実施の形態によるインターフェース装置を適用した通信装置を示すブロック図である。
【図５】第３の実施の形態によるインターフェース装置を適用した通信装置を示すブロック図である。
【図６】第４の実施の形態によるインターフェース装置を適用した通信装置を示すブロック図である。
【図７】第５の実施の形態によるインターフェース装置を適用した測定装置を示すブロック図である。
【図８】第６の実施の形態によるインターフェース装置を適用した回路モジュール装置を示すブロック図である。
【符号の説明】
【０１０５】
１  ＲＦモジュール
２  送信部
１１  アンテナ
１３  受信部
１９  発振器部
３１  ベースバンド処理回路
３２，８２  変復調部
３３，８３  タイミング制御部
４１  インターフェース装置（ＰＬＤ）
４２  タイミング生成回路
４３  Ｎ線式シリアルインターフェース回路
４４  Ｄ／Ａ変換器インターフェース回路
４５  Ａ／Ｄ変換器インターフェース回路
４６  信号処理回路
４７  パラメータ格納用レジスタ
４８  Ｄ／Ａ変換器
４９  Ａ／Ｄ変換器
５１  ベースバンド処理装置（ＬＳＩ）
６１，７１〜７３  ＲＦモジュール装置
８１  測定器
８４  測定部
９１  回路モジュール
Ｘ1〜Ｘ4  パラメータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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