(57)【要約】【課題】  オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図るとともに、高速動作を実現する。【解決手段】  電流の進行方向に沿ってストライプ状に形成されたｎ型エレベーテッド半導体層７をｎ型オフセットドレイン層６上に積層し、ストライプ状に形成されたｎ型エレベーテッド半導体層７上の絶縁層２１にトレンチ２１ａを形成し、絶縁層２１を介してトレンチ２１ａに埋め込み電極２２を埋め込む。【選択図】      図１
2005268696.tif 000002
【特許請求の範囲】
【請求項１】
オフセットドレインに埋め込み電極を持つ電界効果型トランジスタが形成された半導体装置において、
前記オフセットドレインが設けられた半導体層の膜厚がソース側の半導体層の膜厚に比べて厚いことを特徴とする半導体装置。
【請求項２】
前記ソース側には、ソースタイ構造が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記オフセットドレインの不純物濃度はドレインからゲートに向かって徐々に薄くなっていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記埋め込み電極はソースと接続されていることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記埋め込み電極はゲートと接続されていることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項７】
絶縁体上に積層された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に設けられ、前記ゲート電極下に配置された第１導電型ボディ領域と、
前記半導体層に設けられ、前記ゲート電極の一方の側に配置された第２導電型ソース領域と、
前記ゲート電極の他方の側に配置された第２導電型オフセットドレイン層と、
前記第２導電型オフセットドレイン層上に配置され、電流の進行方向に沿ってストライプ状に形成された第２導電型エレベーテッド半導体層と、
前記ストライプ状に形成された第２導電型エレベーテッド半導体層内に絶縁膜を介して埋め込まれた埋め込み電極と、
前記ゲート電極から所定間隔だけ隔てて配置された第２導電型ドレイン領域とを備えることを特徴とする半導体装置。
【請求項８】
前記第２導電型ソース領域に設けられ、前記第１導電型ボディ領域に接するように配置された第１導電型ソースボディ接続領域と、
前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトとを備えることを特徴とする請求項７記載の半導体装置。
【請求項９】
絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型オフセットドレイン層を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
電流の進行方向に沿ってストライプ状に配置された第２導電型エレベーテッド半導体層を前記第２導電型オフセットドレイン層上に形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとしてソース側の前記第２導電型半導体層にイオン注入を行うことにより、第２導電型ソース領域を形成する工程と、
前記ゲート電極から所定間隔だけ隔てて配置された第２導電型ドレイン領域を形成する工程と、
前記第２導電型エレベーテッド半導体層上に絶縁膜を堆積する工程と、
前記第２導電型エレベーテッド半導体層の隙間に配置されたトレンチを前記絶縁膜に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型オフセットドレイン層を形成する工程と、
前記ゲート電極をマスクとしてソース側の前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが交互に配置されたオフセットソース層を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
電流の進行方向に沿ってストライプ状に配置された第２導電型エレベーテッド半導体層を前記第２導電型オフセットドレイン層上に形成する工程と、
前記第２導電型エレベーテッド半導体層のゲート寄りの領域および前記オフセットソース層の第１導電型領域を覆う第１レジストパターンを形成する工程と、
第１レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、第２導電型ソース領域および第２導電型ドレイン領域を形成する工程と、
前記第２導電型エレベーテッド半導体層および前記オフセットソース層の第２導電型領域を覆う第２レジストパターンを形成する工程と、
前記第２レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、前記オフセットソース層の第１導電型領域に第１導電型ソースボディ接続領域を形成する工程と、
前記第２導電型エレベーテッド半導体層上に絶縁膜を堆積する工程と、
前記第２導電型エレベーテッド半導体層の隙間に配置されたトレンチを前記絶縁膜に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み電極を形成する工程と、
前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記ストライプ状に配置された第２導電型エレベーテッド半導体層を形成する工程は、
前記第２導電型オフセットドレイン層の表面が露出するようにパターニングされた酸化膜を形成する工程と、
前記第２導電型オフセットドレイン層上にエレベーテッド半導体層をエピタキシャル成長させる工程と、
前記エレベーテッド半導体層に第２導電型不純物のイオン注入を行うことにより、第２導電型エレベーテッド半導体層を形成する工程と、
前記第２導電型エレベーテッド半導体層をストライプ状にエッチング加工する工程とを備えることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記ストライプ状に配置された第２導電型エレベーテッド半導体層を形成する工程は、
前記第２導電型オフセットドレイン層の表面がストライプ状に露出するようにパターニングされた酸化膜を形成する工程と、
前記酸化膜をマスクとしたエピタキシャル成長により、ストライプ状に配置されたエレベーテッド半導体層を前記オフセットドレイン層上に形成する工程と、
前記エレベーテッド半導体層に第２導電型不純物のイオン注入を行うことにより、第２導電型エレベーテッド半導体層を形成する工程とを備えることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１３】
前記半導体層はＳｉ、前記エレベーテッド半導体層はＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造であることを特徴とする請求項９〜１２のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、マルチリサーフＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔｉｖｅ  Ｔｒａｎｓｉｓｔｏｒ）に適用して好適なものである。
【背景技術】
【０００２】
移動体通信端末装置の送受信回路などに使われるトランジスタでは、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることが要求されている。このようなトレンジスタを実現するために、例えば、特許文献１には、マルチリサーフ構造を持つオフセットドレインをＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に設ける方法が開示されている。
【０００３】
このマルチリサーフ構造を持つオフセットドレインは、ｎ型領域とｐ型領域とが電流の進行方向に沿ってストライプ状に配置されている。このため、ゲート電圧が０ボルト以下のオフ状態では、ｎ型領域とｐ型領域とがストライプ状に交互に配置されたオフセットドレインのｐｎ接合界面、オフセットドレインのｐ型領域とドレイン電極のｎ+型領域との接合界面、オフセットドレインのｎ型領域とｐ型ボディとの接合界面、オフセットドレインのｎ型領域とＢＯＸ層の界面で空乏層を広げることができる。このため、オフセットドレインのｎ型領域およびｐ型領域の濃度と深さを最適化することにより、オフセットドレインの表面電界を緩和することができる。この結果、耐圧を劣化させることなく、オフセットドレインのｎ型領域の不純物濃度を高くすることができ、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることができる。
【０００４】
また、例えば、特許文献２には、マルチリサーフ構造を持つオフセットドレインにおいて、ｐ型領域の代わりに埋め込み電極を配置し、ｎ型領域とシリコン酸化膜で覆われた埋め込み電極を電流の進行方向に沿ってストライプ状に配置する方法が開示されている。
この特許文献２に開示された方法では、ゲート電圧が０ボルト以下のオフ状態では、オフセットドレインのｎ型領域と埋め込み電極を覆うシリコン酸化膜との界面、オフセットドレインのｎ型領域とｐ型ボディとの接合界面、オフセットドレインのｎ型領域とＢＯＸ層の界面で空乏層を広げることができる。このため、オフセットドレインのｎ型領域の濃度と深さを最適化することにより、オフセットドレインの表面電界を緩和することができる。この結果、耐圧を劣化させることなく、オフセットドレインのｎ型領域の不純物濃度を高くすることができ、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることができる。
【０００５】
また、シリコン酸化膜の誘電率はシリコンの誘電率の１／３程度であるため、ｎ型領域とｐ型領域との接合容量に比べて、ｎ型領域と埋め込み電極との間の容量を低減することができる。このため、ｎ型領域とｐ型領域とを交互に配置したマルチリサーフ構造をオフセットドレインに適用した場合に比べて、ソース／ドレイン間の容量を低減させることができ、高速動作を実現することができる。
【特許文献１】特開２０００−２８６４１７号公報
【特許文献２】特開２０００−２８９８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された方法では、ｎ型領域とｐ型領域との接合面積に比例した接合容量がオフセットドレインに発生するために、ソース／ドレイン間の容量が増大する。このため、電界効果型トランジスタの出力容量が大きくなり、高速動作が困難になるという問題があった。
また、特許文献２に開示された方法では、ＳＯＩ構造の上部シリコン層が薄くなると、オフセットドレインの厚さが薄くなり、オン抵抗が増加する。一方、オン抵抗を低減させるため、オフセットドレインのｎ型領域の不純物濃度をさらに高くすると、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動、スタンバイ電流の増加として知られる短チャネル効果などが発生するという問題があった。
【０００７】
また、オフセットドレインのシリコン層にトレンチを掘ることにより、埋め込み電極が形成されているので、オフセットドレイン、チャネル領域およびボディ領域のシリコン層に欠陥が発生し易いという問題もあった。さらに、この埋め込み電極を覆うシリコン酸化膜がＬＯＣＯＳにより形成されているので、これらの欠陥がさらに深刻化するという問題があった。
【０００８】
そこで、本発明の目的は、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図るとともに、高速動作を実現することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、オフセットドレインに埋め込み電極を持つ電界効果型トランジスタが形成された半導体装置において、前記オフセットドレインが設けられた半導体層の膜厚がソース側の半導体層の膜厚に比べて厚いことを特徴とする。
これにより、ソース側の半導体層の薄膜化を可能としつつ、オフセットドレインが形成された半導体層を厚膜化することが可能となるとともに、ソース／ドレイン間の容量の増大を抑制しつつ、オフセットドレインに空乏層を広げることができる。このため、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗および出力容量を低減させることが可能となるとともに、オフセットドレインの電界を緩和することを可能としつつ、電界効果型トランジスタを完全空乏モードで動作させることが可能となる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記ソース側には、ソースタイ構造が設けられていることを特徴とする。
これにより、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記オフセットドレインの不純物濃度はドレインからゲートに向かって徐々に薄くなっていることを特徴とする。
これにより、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となり、ボディ領域のドレイン端における電界集中を緩和させることを可能として、ドレイン耐圧を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み電極はソースと接続されていることを特徴とする。
これにより、電界効果型トランジスタがオフ状態では、オフセットドレインの半導体層と埋め込み電極を覆う絶縁膜との界面、オフセットドレインとボディとの接合界面、オフセットドレインの半導体層とＢＯＸ層の界面で空乏層を広げることができる。このため、オフセットドレインの電界を緩和することができ、オフ耐圧を向上させることができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み電極はゲートと接続されていることを特徴とする。
これにより、電界効果型トランジスタがオフ状態では、オフセットドレインの半導体層と埋め込み電極を覆う絶縁膜との界面、オフセットドレインとボディとの接合界面、オフセットドレインの半導体層とＢＯＸ層の界面で空乏層を広げることができる。また、電界効果型トランジスタがオン状態では、ゲートと同電位の電圧を埋め込み電極にかけることができる。このため、電界効果型トランジスタがオフ状態だけでなく、電界効果型トランジスタがオン状態においても、オフセットドレインの電界を緩和することができ、オフ耐圧だけでなく、オン耐圧も向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に積層された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に設けられ、前記ゲート電極下に配置された第１導電型ボディ領域と、前記半導体層に設けられ、前記ゲート電極の一方の側に配置された第２導電型ソース領域と、前記ゲート電極の他方の側に配置された第２導電型オフセットドレイン層と、前記第２導電型オフセットドレイン層上に配置され、電流の進行方向に沿ってストライプ状に形成された第２導電型エレベーテッド半導体層と、前記ストライプ状に形成された第２導電型エレベーテッド半導体層内に絶縁膜を介して埋め込まれた埋め込み電極と、前記ゲート電極から所定間隔だけ隔てて配置された第２導電型ドレイン領域とを備えることを特徴とする。
【００１６】
これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、第２導電型オフセットドレイン層にかかるダメージを抑制しつつ、第２導電型オフセットドレイン層上に埋め込み電極を形成することができる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、第２導電型オフセットドレイン層の欠陥の増大およびソース／ドレイン間の容量の増大を抑制しつつ、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記第２導電型ソース領域に設けられ、前記第１導電型ボディ領域に接するように配置された第１導電型ソースボディ接続領域と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトとを備えることを特徴とする。
これにより、ボディ領域がソース領域およびドレイン領域で分断された場合においても、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型オフセットドレイン層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、電流の進行方向に沿ってストライプ状に配置された第２導電型エレベーテッド半導体層を前記第２導電型オフセットドレイン層上に形成する工程と、前記ゲート電極および前記サイドウォールをマスクとしてソース側の前記第２導電型半導体層にイオン注入を行うことにより、第２導電型ソース領域を形成する工程と、前記ゲート電極から所定間隔だけ隔てて配置された第２導電型ドレイン領域を形成する工程と、前記第２導電型エレベーテッド半導体層上に絶縁膜を堆積する工程と、前記第２導電型エレベーテッド半導体層の隙間に配置されたトレンチを前記絶縁膜に形成する工程と、前記トレンチ内に埋め込まれた埋め込み電極を形成する工程とを備えることを特徴とする。
【００１９】
これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、第２導電型オフセットドレイン層にかかるダメージを抑制しつつ、第２導電型オフセットドレイン層上に埋め込み電極を形成することができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となるとともに、高速動作を安定して実現することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型オフセットドレイン層を形成する工程と、前記ゲート電極をマスクとしてソース側の前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが交互に配置されたオフセットソース層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、電流の進行方向に沿ってストライプ状に配置された第２導電型エレベーテッド半導体層を前記第２導電型オフセットドレイン層上に形成する工程と、前記第２導電型エレベーテッド半導体層のゲート寄りの領域および前記オフセットソース層の第１導電型領域を覆う第１レジストパターンを形成する工程と、第１レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、第２導電型ソース領域および第２導電型ドレイン領域を形成する工程と、前記第２導電型エレベーテッド半導体層および前記オフセットソース層の第２導電型領域を覆う第２レジストパターンを形成する工程と、前記第２レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、前記オフセットソース層の第１導電型領域に第１導電型ソースボディ接続領域を形成する工程と、前記第２導電型エレベーテッド半導体層上に絶縁膜を堆積する工程と、前記第２導電型エレベーテッド半導体層の隙間に配置されたトレンチを前記絶縁膜に形成する工程と、前記トレンチ内に埋め込まれた埋め込み電極を形成する工程と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトを形成する工程とを備えることを特徴とする。
【００２１】
これにより、第２導電型オフセットドレイン層にかかるダメージを抑制しつつ、第２導電型オフセットドレイン層上に埋め込み電極を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造を設けることができる。このため、オン抵抗の増加を抑制しつつ、大電流化、高耐圧化および高速化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ストライプ状に配置された第２導電型エレベーテッド半導体層を形成する工程は、前記第２導電型オフセットドレイン層の表面が露出するようにパターニングされた酸化膜を形成する工程と、前記第２導電型オフセットドレイン層上にエレベーテッド半導体層をエピタキシャル成長させる工程と、前記エレベーテッド半導体層に第２導電型不純物のイオン注入を行うことにより、第２導電型エレベーテッド半導体層を形成する工程と、前記第２導電型エレベーテッド半導体層をストライプ状にエッチング加工する工程とを備えることを特徴とする。
【００２３】
これにより、第２導電型オフセットドレイン層のエッチングを行うことなく、第２導電型オフセットドレイン層上に埋め込み電極を形成することが可能となる。このため、第２導電型オフセットドレイン層の欠陥の発生を抑制しつつ、電界効果型トランジスタの出力容量を低減させることが可能となるとともに、オフセットドレインの電界を緩和することが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ストライプ状に配置された第２導電型エレベーテッド半導体層を形成する工程は、前記第２導電型オフセットドレイン層の表面がストライプ状に露出するようにパターニングされた酸化膜を形成する工程と、前記酸化膜をマスクとしたエピタキシャル成長により、ストライプ状に配置されたエレベーテッド半導体層を前記オフセットドレイン層上に形成する工程と、前記エレベーテッド半導体層に第２導電型不純物のイオン注入を行うことにより、第２導電型エレベーテッド半導体層を形成する工程とを備えることを特徴とする。
【００２５】
これにより、第２導電型エレベーテッド半導体層のエッチング加工を行うことなく、第２導電型エレベーテッド半導体層をストライプ状に形成することができ、第２導電型オフセットドレイン層だけでなく、第２導電型エレベーテッド半導体層にかかるダメージを抑制しつつ、第２導電型オフセットドレイン層上に埋め込み電極を形成することが可能となる。このため、第２導電型オフセットドレイン層および第２導電型エレベーテッド半導体層の欠陥の発生を抑制しつつ、電界効果型トランジスタの出力容量を低減させることが可能となるとともに、オフセットドレインの電界を緩和することが可能となる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層はＳｉ、前記エレベーテッド半導体層はＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造であることを特徴とする。
これにより、半導体層上に積層されるエレベーテッド半導体層の格子整合をとることを可能としつつ、電子の移動度を向上させることができる。このため、エレベーテッド半導体層を半導体層上に安定して形成することを可能としつつ、オフセットドレインの抵抗を低減することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図２（ａ）は、図１のＡ１−Ａ２線で切断した断面図、図２（ｂ）は、図１のＢ１−Ｂ２線で切断した断面図、図２（ｃ）は、図１のＣ１−Ｃ２線で切断した断面図である。
【００２８】
図１および図２において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。なお、ｐ型半導体層２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、ｐ型半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、ｐ型半導体層２としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２９】
そして、ｐ型半導体層２上には、ゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、サイドウォール１０ａ、１０ｂがそれぞれ形成されている。そして、ソース側のｐ型半導体層２には、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂが交互に配置されている。なお、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂは、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂの底面はＢＯＸ層１に接触させることができる。そして、ｎ型オフセットソース層５ａには、ソース側のサイドウォール１０ａに自己整合的にｎ+型ソース層８ａが形成され、ｐ型ソースボディ接続層５ｂには、ソース側のサイドウォール１０ａに自己整合的にｐ+型ソースボディ接続層８ｂが形成されている。そして、ｎ+型ソース層８ａおよびｐ+型ソースボディ接続層８ｂには、ｎ+型ソース層８ａとｐ+型ソースボディ接続層８ｂとに跨るように配置されたコンタクトＫ１が形成されている。
【００３０】
また、ドレイン側のｐ型半導体層２には、ｎ型オフセットドレイン層６が形成されている。なお、ｎ型オフセットドレイン層６は、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットドレイン層６の底面はＢＯＸ層１に接触させることができる。
そして、ｎ型オフセットドレイン層６上には、ゲート電極４からサイドウォール１０ｂを隔てるようにして、電流の進行方向に沿ってストライプ状に形成されたｎ型エレベーテッド半導体層７が積層されている。また、ストライプ状に形成されたｎ型エレベーテッド半導体層７上には絶縁層２１が積層されている。そして、絶縁層２１には、ｎ型エレベーテッド半導体層７の間に配置されたトレンチ２１ａが形成され、トレンチ２１ａには絶縁層２１を介して埋め込み電極２２が埋め込まれている。そして、ｎ型エレベーテッド半導体層７には、ゲート電極４から所定間隔だけ隔たるようにしてｎ+型ドレイン層９が形成されている。なお、ｎ+型ドレイン層９は、ｎ型エレベーテッド半導体層７だけでなく、ｎ型オフセットドレイン層６に形成するようにしてもよい。そして、ｎ+型ドレイン層９には、ｎ+型ドレイン層９から電極を引き出すためのコンタクトＫ２が形成されている。
【００３１】
ここで、ｎ型エレベーテッド半導体層７をｎ型オフセットドレイン層６ａ上にストライプ状に形成し、ｎ型エレベーテッド半導体層７に埋め込み電極２２を埋め込むことにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、ｎ型オフセットドレイン層６ａにかかるダメージを抑制しつつ、ｎ型オフセットドレイン層６ａ上に埋め込み電極を形成することができる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、ｎ型オフセットドレイン層６ａの欠陥の増大およびソース／ドレイン間の容量の増大を抑制しつつ、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【００３２】
また、オフセットドレインをせり上げ構造とすることにより、オフセットドレインでホットキャリアが発生した場合においても、半導体層と絶縁膜との界面にホットキャリアがトラップされることを抑制することができ、オン抵抗の増加を抑制することができる。
また、埋め込み電極２２をｎ+型ソース層８ａと接続することにより、図１および図２の斜線で示すように、ｎ型オフセットドレイン層６と埋め込み電極２２を覆う絶縁膜２１との界面、ｎ型オフセットドレイン層６とｐ型半導体層２との接合界面、ｎ型オフセットドレイン層６とＢＯＸ層１との界面で空乏層を広げることができる。このため、オフセットドレインの電界を緩和することができ、オフ耐圧を向上させることができる。
【００３３】
一方、埋め込み電極２２をゲート電極４と接続することにより、ゲート電圧が０ボルト以下のオフ状態では、ｎ型オフセットドレイン層６と埋め込み電極２２を覆う絶縁膜２１との界面、ｎ型オフセットドレイン層６とｐ型半導体層２との接合界面、ｎ型オフセットドレイン層６とＢＯＸ層１との界面で空乏層を広げることができる。また、ゲート電圧が０ボルトより大きなオン状態では、ゲート電極４と同電位の電圧を埋め込み電極２２にかけることができる。このため、電界効果型トランジスタがオフ状態だけでなく、電界効果型トランジスタがオン状態においても、オフセットドレインの電界を緩和することができ、オフ耐圧だけでなく、オン耐圧も向上させることができる。
【００３４】
また、ｐ型ソースボディ接続層５ｂおよびｐ+型ソースボディ接続層８ｂをソース側に設けることにより、ソースタイ構造を形成することが可能となる。このため、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【００３５】
なお、ｎ型オフセットドレイン層６およびｎ型エレベーテッド半導体層７の不純物濃度はｎ+型ドレイン層９からゲート電極４に向かって徐々に薄くなるようにしてもよい。
これにより、オフセットドレインの抵抗の増大を抑制しつつ、ボディ端またはドレイン端における不純物濃度を低下させることが可能となる。このため、ｎ型エレベーテッド半導体層７をオフセットドレインに設けた場合においても、ボディ端またはドレイン端における電界集中を緩和させることが可能となり、ドレイン耐圧を向上させることができる。
【００３６】
図３〜図５は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ１）〜図３（ｃ１）において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。そして、ｐ型半導体層２の熱酸化を行うことにより、ｐ型半導体層２上にゲート絶縁膜３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３が形成されたｐ型半導体層２上に多結晶シリコン層を積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート電極４をゲート絶縁膜３上に形成する。
【００３７】
そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂが形成される領域を第１レジストパターンで覆う。そして、その第１レジストパターンおよびゲート電極４をマスクとして、Ａｓ、Ｐなどの不純物をｐ型半導体層２内にイオン注入することにより、ｎ型オフセットソース層５ａをソース側に形成するとともに、ｎ型オフセットドレイン層６をドレイン側に形成する。
【００３８】
次に、第１レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａおよびｎ型オフセットドレイン層６が形成された領域を第２レジストパターンで覆う。そして、その第２レジストパターンおよびゲート電極４をマスクとして、Ｂなどの不純物をｐ型半導体層２内にイオン注入することにより、ｐ型ソースボディ接続層５ｂをソース側に形成する。
【００３９】
次に、第２レジストパターンを除去した後、ＣＶＤなどの方法により、ｐ型半導体層２上の全面に絶縁膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール１０ａ、１０ｂをそれぞれ形成する。そして、熱酸化などの方法により、酸化膜１１を全面に形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化膜１１をパターニングすることにより、ｎ型オフセットドレイン層６の表面を露出させる。
【００４０】
次に、図３（ａ２）〜図３（ｃ２）に示すように、エピタキシャル成長により、ｎ型オフセットドレイン層６上にエレベーテッド半導体層を形成し、Ａｓ、Ｐなどの不純物をエレベーテッド半導体層内にイオン注入することにより、ｎ型エレベーテッド半導体層７をドレイン側に形成する。ここで、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂに酸化膜１１を形成するとともに、ｎ型オフセットドレイン層６の表面が露出された状態でエピタキシャル成長を行うことにより、ｎ型オフセットドレイン層６上にエレベーテッド半導体層を選択的に形成することができる。
【００４１】
なお、ｎ型エレベーテッド半導体層７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。特に、ｐ型半導体層２がＳｉの場合、ｎ型エレベーテッド半導体層７として、ＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造を用いることにより、ｎ型オフセットドレイン層６上にｎ型エレベーテッド半導体層７を安定して形成することを可能としつつ、電子の移動度を向上させることを可能として、オフセットドレインの抵抗を低減することができる。
【００４２】
また、エレベーテッド半導体層内にイオン注入する場合、エレベーテッド半導体層の表面に薄い酸化膜を形成するようにしてもよい。これにより、ｎ型エレベーテッド半導体層７の側壁部の不純物濃度を均一化することができる。
次に、図３（ａ３）〜図３（ｃ３）に示すように、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂ上の酸化膜１１を除去する。そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂおよびｎ型エレベーテッド半導体層７を覆う第３レジストパターンを形成する。そして、その第３レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ａｓ、Ｐなどの不純物をｎ型オフセットソース層５ａ内にイオン注入することにより、ｎ+型ソース層８ａをソース側に形成する。
【００４３】
次に、第３レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａおよびｎ型エレベーテッド半導体層７を覆う第４レジストパターンを形成する。そして、その第４レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ｂなどの不純物をｐ型ソースボディ接続層５ｂ内にイオン注入することにより、ｐ+型ソースボディ接続層８ｂをソース側に形成する。
【００４４】
次に、第４レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ゲート電極４から所定間隔だけ隔ててｎ型エレベーテッド半導体層７を露出させる第５レジストパターンを形成する。そして、その第５レジストパターンをマスクとして、Ａｓ、Ｐなどの不純物をｎ型エレベーテッド半導体層７内にイオン注入することにより、ゲート電極４から所定間隔だけ隔てて配置されたｎ+型ドレイン層９を形成する。
【００４５】
次に、第５レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型エレベーテッド半導体層７をストライプ状に露出させる第６レジストパターンを形成する。そして、第６レジストパターンをマスクとしてｎ型エレベーテッド半導体層７のエッチングを行うことにより、ｎ型エレベーテッド半導体層７をストライプ状に加工する。
【００４６】
ここで、ｎ型エレベーテッド半導体層７をストライプ状に加工することにより、ｎ型オフセットドレイン層６にエッチングダメージを及ぼすことなく、ｎ型オフセットドレイン層６上に埋め込み電極２２を形成することが可能となる。このため、ｎ型オフセットドレイン層６の欠陥の発生を抑制しつつ、電界効果型トランジスタの出力容量を低減させることが可能となるとともに、オフセットドレインの電界を緩和することが可能となる。
【００４７】
次に、図４（ａ１）〜図４（ｃ１）に示すように、第６レジストパターンを除去した後、ＣＶＤなどの方法により、絶縁膜２１を全面に堆積する。なお、絶縁膜２１としては、例えば、シリコン酸化膜などを用いることができる。
次に、図４（ａ２）〜図４（ｃ２）に示すように、フォトリソグラフィー技術を用いることにより、ｎ型エレベーテッド半導体層７の隙間上の絶縁膜２１をストライプ状に露出させる第７レジストパターンを形成する。そして、第７レジストパターンをマスクとして絶縁膜２１のハーフエッチングを行うことにより、ｎ型エレベーテッド半導体層７の隙間に対応して配置されたトレンチ２１ａを絶縁膜２１に加工する。
【００４８】
次に、図４（ａ３）〜図４（ｃ３）に示すように、第７レジストパターンを除去した後、スパッタなどの方法により、Ａｌなどの金属膜を全面に形成する。そして、フォトリソグラフィー技術を用いることにより、トレンチ２１ａ内に埋め込まれた金属膜を覆う第８レジストパターンを形成する。そして、第８レジストパターンをマスクとして金属膜をエッチングすることにより、絶縁膜２１を介してトレンチ２１ａに埋め込まれた埋め込み電極２２を形成する。
【００４９】
なお、ｎ型エレベーテッド半導体層７と、埋め込み電極２２との間の酸化膜を、ｎ型エレベーテッド半導体層７の表面の酸化により形成してもよい。オフセットドレインをせり上げているため、酸化によりチャネル領域に生じる欠陥を軽減することができる。
次に、図５（ａ）〜図５（ｃ）に示すように、第８レジストパターンを除去した後、ＣＶＤなどの方法により、絶縁膜２３を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、埋め込み電極２２の表面を露出させる開口部２３ａを絶縁膜２３に形成するとともに、ｎ+型ソース層８ａおよびｐ+型ソースボディ接続層８ｂの表面を露出させる開口部２３ｂを絶縁膜２３に形成する。そして、スパッタなどの方法により、Ａｌなどの金属膜を全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、ｎ+型ソース層８ａ、ｐ+型ソースボディ接続層８ｂおよび埋め込み電極２２を接続する配線層２４を形成する。
【００５０】
これにより、ｎ型オフセットドレイン層６にかかるダメージを抑制しつつ、ｎ型オフセットドレイン層６上に埋め込み電極２２を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造を設けることができる。このため、オン抵抗の増加を抑制しつつ、大電流化、高耐圧化および高速化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。
【００５１】
また、埋め込み電極２２を埋め込むための絶縁膜２１としてシリコン酸化膜を用いた場合、シリコン酸化膜の誘電率はシリコンの誘電率の１／３程度であるため、ｎ型領域とｐ型領域との接合容量に比べて、ｎ型オフセットドレイン層６またはｎ型エレベーテッド半導体層７と埋め込み電極２２との間の容量を低減することができる。このため、ｎ型領域とｐ型領域とを交互に配置したマルチリサーフ構造をオフセットドレインに適用した場合に比べて、ソース／ドレイン間の容量を低減させることができ、高速動作を実現することができる。
【００５２】
図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図６（ａ）〜図６（ｃ）において、埋め込み電極２２が形成されると、ＣＶＤなどの方法により、絶縁膜２５を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、埋め込み電極２２およびゲート電極４の表面を露出させる開口部２５ａ、２５ｂを絶縁膜２５にそれぞれ形成する。そして、スパッタなどの方法により、Ａｌなどの金属膜を全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、埋め込み電極２２およびゲート電極４を接続する配線層２６を形成する。
【００５３】
これにより、電界効果型トランジスタがオフ状態だけでなく、電界効果型トランジスタがオン状態においても、オフセットドレインの電界を緩和することができ、オフ耐圧だけでなく、オン耐圧も向上させることができる。
図７は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図７（ａ１）〜図７（ｃ１）において、ゲート電極４の側壁にサイドウォール１０ａ、１０ｂがそれぞれ形成されると、熱酸化などの方法により、ｐ型半導体層２の全面に酸化膜１１´を形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化膜１１´をパターニングすることにより、ｎ型オフセットドレイン層６の表面をストライプ状に露出させる。
【００５４】
次に、図７（ａ２）〜図７（ｃ２）に示すように、エピタキシャル成長により、ｎ型オフセットドレイン層６上にエレベーテッド半導体層を形成し、Ａｓ、Ｐなどの不純物をエレベーテッド半導体層内にイオン注入することにより、ｎ型エレベーテッド半導体層７をドレイン側に形成する。ここで、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂに酸化膜１１´を形成するとともに、ｎ型オフセットドレイン層６の表面がストライプ状に露出された状態でエピタキシャル成長を行うことにより、ｎ型オフセットドレイン層６上にエレベーテッド半導体層をストライプ状に形成することができる。そして、ｎ型エレベーテッド半導体層７がｎ型オフセットドレイン層６上にストライプ状に形成されると、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂ上の酸化膜１１を除去する。
【００５５】
これにより、ｎ型エレベーテッド半導体層７のエッチング加工を行うことなく、ｎ型エレベーテッド半導体層７をストライプ状に形成することができ、ｎ型オフセットドレイン層６だけでなく、ｎ型エレベーテッド半導体層７にかかるダメージを抑制しつつ、ｎ型エレベーテッド半導体層７内に埋め込み電極２２を形成することが可能となる。このため、ｎ型オフセットドレイン層６および、ｎ型エレベーテッド半導体層７の欠陥の発生を抑制しつつ、電界効果型トランジスタの出力容量を低減させることが可能となるとともに、オフセットドレインの電界を緩和することが可能となる。
【００５６】
なお、上述した実施形態では、ｎチャンネルＭＯＳトランジスタを例にとって説明したが、ｐチャンネルＭＯＳトランジスタに適用するようにしてもよい。また、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。また、上述した実施形態では、ソースタイ構造をソース側に設ける方法について説明したが、ソースタイ構造は省略してもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す平面図。
【図２】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００５８】
１  ＢＯＸ層、２  ｐ型半導体層、３  ゲート絶縁膜、４  ゲート電極、５ａ  ｎ型オフセットソース層、５ｂ  ｐ型ソースボディ接続層、６  ｎ型オフセットドレイン層、７  ｎ型エレベーテッド半導体層、８ａ  ｎ+型ソース層、８ｂ  ｐ+型ソースボディ接続層、９  ｎ+型ドレイン層、１０ａ、１０ｂ  サイドウォール、Ｋ１、Ｋ２  コンタクト、１１、１１´  酸化膜、２１、２３、２５  絶縁膜、２１ａ  トレンチ、２２  埋め込み電極、２３ａ、２３ｂ、２５ａ、２５ｂ  開口部、２４、２６  配線層
【図１】
2005268696.tif 000003
【図２】
2005268696.tif 000004
【図３】
2005268696.tif 000005
【図４】
2005268696.tif 000006
【図５】
2005268696.tif 000007
【図６】
2005268696.tif 000008
【図７】
2005268696.tif 000009