(57)【要約】【課題】微細なゲート形状をトランジスタの特性を損なうことなく実現する。【解決手段】半導体基体３上にＳｉＯ２膜４を形成する工程と、ＳｉＯ２膜４上に形成したレジスト膜５に開口６を形成する工程と、レジスト膜５をマスクとしてエッチングによりＳｉＯ２膜４を除去し、開口７を形成する工程と、開口７直下の半導体基体３の表面領域を、ＳｉＯ２膜４をマスクとしてエッチングにより除去し、該表面領域にリセス部８を形成する工程と、開口７直下のリセス部８と、開口７脇のＳｉＯ２膜４の縁を覆うようにＢＣＢ膜９を形成する工程と、ＢＣＢ膜９上にレジスト膜１０を形成し、第２の開口７の上で該第２の開口７より小さい第３の開口１１を形成する工程と、レジスト膜１０をマスクとして、異方性エッチングにより開口１１直下のリセス部８に形成されたＢＣＢ膜９を除去し、開口１２を形成する工程と、開口１２に対してゲート電極１３を形成する工程とを有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基体の上に第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜の上に第１のレジスト膜を形成し、該第１のレジスト膜に第１の開口を形成する第２の工程と、
前記第１のレジスト膜をマスクとして、エッチングにより前記第１の開口直下の前記第１の絶縁膜を除去し、該第１の絶縁膜に第２の開口を形成する第３の工程と、
該第３の工程により露出された前記第２の開口直下の前記半導体基体の表面領域を、前記第１の絶縁膜をマスクとしてエッチングにより除去し、前記表面領域にリセス部を形成する第４の工程と、
前記第２の開口直下の前記リセス部と、前記第２の開口脇の前記第１の絶縁膜の縁を覆うように第２の絶縁膜を形成する第５の工程と、
前記第２の絶縁膜の上に第２のレジスト膜を形成し、前記第２の開口の上で該第２の開口より小さい第３の開口を、該第２のレジスト膜に形成する第６の工程と、
前記第２のレジスト膜をマスクとして、異方性エッチングにより前記第３の開口直下の前記リセス部に形成された前記第２の絶縁膜を除去し、第４の開口を形成する第７の工程と、
前記第４の開口に対してゲート電極形成用の導電膜を形成する第８の工程と
を含んでなることを特徴とするトランジスタの製造方法。
【請求項２】
前記第１のレジスト膜および前記第２のレジスト膜は、それぞれレジストを塗布した後、フォトリソグラフィ法または電子線描画法を用いて、前記第１の開口および前記第３の開口を形成することを特徴とする請求項１記載のトランジスタの製造方法。
【請求項３】
前記第１の絶縁膜に前記第２の開口を形成し、前記第２の絶縁膜に前記第４の開口を形成するのに、反応性イオンエッチング法を用いることを特徴とする請求項１または２記載のトランジスタの製造方法。
【請求項４】
前記半導体基体の表面領域に形成する前記リセス部は、前記第２の開口より大きく形成することを特徴とする請求項１ないし３のいずれか記載のトランジスタの製造方法。
【請求項５】
前記第２のレジスト膜に形成する前記第３の開口は、前記第１の絶縁膜に形成した前記第２の開口の中心よりトランジスタのソース側へずらせた位置に形成することを特徴とする請求項１ないし４のいずれか記載のトランジスタの製造方法。
【請求項６】
前記ゲート電極形成用の導電膜を形成するのに、スパッタ法または蒸着法を用いることを特徴とする請求項１ないし５のいずれか記載のトランジスタの製造方法。
【請求項７】
前記ゲート電極形成用の導電膜を形成した後、前記第２の絶縁膜をエッチングにより除去することを特徴とする請求項１ないし６のいずれか記載のトランジスタの製造方法。
【請求項８】
前記ゲート電極形成用の導電膜を形成した後、前記第１の絶縁膜および前記第２の絶縁膜をエッチングにより除去することを特徴とする請求項１ないし６のいずれか記載のトランジスタの製造方法。
【請求項９】
前記第１の絶縁膜としてＳｉＯ２膜を、前記第２の絶縁膜としてＢＣＢ膜を用いることを特徴とする請求項１ないし８のいずれか記載のトランジスタの製造方法。
【請求項１０】
前記第１の絶縁膜および前記第２の絶縁膜としてＢＣＢ膜を用いることを特徴とする請求項１ないし８のいずれか記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの製造方法に関する。
【背景技術】
【０００２】
図６（ａ）〜（ｆ）は、従来のトランジスタの製造方法を示す工程断面図である。  
従来技術では、まず、図６（ａ）に示すように、基板５１上に半導体層５２を設けた電界効果型トランジスタ（ＦＥＴ）構造を構成する半導体基体５３上に、ＳｉＯ２膜５４、ＳｉＮ膜５５を順次積層する。次に、その上にレジスト膜５６を設け、フォトリソグラフィ法または電子線描画法を用いて、レジスト膜５６の所定位置に所定パタンの開口５７を設ける。  
次に、図６（ｂ）に示すように、レジスト膜５６をマスクとして等方性エッチングにより、開口５７の直下および側方のＳｉＮ膜５５をエッチングし、開口５７よりも寸法の大きい開口５８を設ける。  
次に、図６（ｃ）に示すように、レジスト膜５６をマスクとしてＲＩＥ（Reactive Ion Etching）等の異方性エッチングによりＳｉＯ２膜５４をエッチングし、開口５７とほぼ同じ寸法の開口５９を設ける。このようにして、ＳｉＮ膜５５とＳｉＯ２膜５４に断面Ｔ字形の開口６０を形成する。  
次に、図６（ｄ）に示すように、レジスト膜５６を除去する。  
次に、図６（ｅ）に示すように、ＳｉＮ膜５５とＳｉＯ２膜５４をマスクとして、半導体層５２の表面領域をエッチングし、リセス部６１を設ける。  
次に、図６（ｆ）に示すように、ＳｉＮ膜５５とＳｉＯ２膜５４をマスクとして、スパッタ法または蒸着法によりゲート電極用の金属を堆積してゲート電極６２を設ける。
【０００３】
このように従来技術では、図６（ａ）〜（ｆ）に示したように、ＦＥＴ構造を構成する半導体基体５３上に、ＳｉＯ２膜５４、ＳｉＮ膜５５という種類の異なる絶縁膜を堆積する。そして、エッチングの速度・等方性・異方性の違いや、異なる種類のエッチングガス等を利用することで、２種類の絶縁膜を連続的にエッチングして断面Ｔ字形の開口６０を得る。すなわち、はじめに最表面のＳｉＮ膜５５を等方的にエッチングが進む条件を用いて除去し、引き続いて、半導体層５２直上のＳｉＯ２膜５４を異方的にエッチングが進む条件を用いて除去することで、断面Ｔ字形の開口６０を形成する。その後、開口６０の直下および側方の半導体層５２をリセスエッチしてリセス部６１を設け、そこへ、スパッタ法または蒸着法によりゲート電極用の金属を堆積する工程を用いて、ゲート電極６２を形成する。
【０００４】
【非特許文献１】T. Enoki, H. Ito, K. Ikuta and Y. Ishii: Proc. Int. Conf. Indium Phosphide and Related Materials,1995, p.81
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の方法を用いた場合、半導体層５２をリセスエッチしてリセス部６１を設ける際、エッチングは必ず横方向にも進むため、絶縁膜（ＳｉＯ２膜５４）とエッチング終了後の半導体層５２表面の間に空隙が生じることになる。ゲート電極６２の形成用金属の堆積の際には、少なからず堆積方向に垂直な方向への金属の拡がりがあるため、ＳｉＯ２膜５４の開口５９部で微細な形状を形成しても、実際に得られるゲート長が長くなってしまう。例えば、片側に１０ｎｍの金属の堆積拡がりがあると仮定すると、ＳｉＯ２膜５４の開口５９部が１００ｎｍとしても得られるゲート長は１２０ｎｍとなってしまい、ゲート長１０ｎｍを実現しようとしても、せいぜい３０ｎｍ程度のゲート長しか得られなくなってしまう。また、仮りに拡がりなく、１０ｎｍ程度の幅を維持して金属が堆積されたとしても、アスペクト比の高い形状となるため、ゲート抵抗が高くなってしまう。すなわち、ゲート抵抗は、ゲート幅方向の抵抗成分と、高さ方向の抵抗成分との合成で得られる。微細化が進むにつれ、ＳｉＯ２膜５４の開口５９部の幅が縮小し、ゲート電極６２の高さ方向のアスペクト比が高くなると、高さ方向の抵抗成分の寄与が大きくなり、ゲート抵抗が増大する。  
また、リセス部６１の中心にゲート電極６２が堆積されることになり、ゲート長の短縮を実現しようとしても、耐圧向上と寄生抵抗低減のトレードオフ問題が生じることとなる。すなわち、一般にゲートの微細化に伴い、耐圧は低下する。ソース抵抗における寄生成分の低減には、リセスエッチ時のソース側横方向へのエッチング拡がり幅を小さくする必要がある。耐圧向上には、ドレイン側横方向へのエッチング拡がり幅を大きくする必要がある。リセス部６１の中心にゲート電極６２を形成することは、ソース側、ドレイン側のサイドエッチ量が等しいことにほかならず、ゲートの微細化を進めるほど、耐圧向上と寄生抵抗低減が両立しにくくなる。  
工程に起因する以上のような問題により、ゲート長の短縮が困難となり、結果としてトランジスタの速度性能や耐圧の向上が制限されることになる。
【０００６】
このような問題を回避するためには、１）金属の堆積方向の垂直性をより高める、２）金属のアスペクト比を低くし、ゲート抵抗の増大を抑制する、３）リセスエッチ後の半導体層５２上に直接、パタン転写用の絶縁膜等を堆積し、微細な開ロパタンを得た後、そこへ金属を堆積する、などの方法が挙げられる。  
しかしながら、１）の手法では垂直性を高めることはできても、金属の横方向への拡がりを完全に抑えることは不可能である。また、２）の方法では、絶縁膜を極限まで薄くする必要があるが、結果として寄生容量の増大につながり、速度性能の向上が望めなくなる。すなわち、絶縁膜の形状を利用して断面Ｔ字形のゲート電極形状を得るが、第１の絶縁膜の膜厚で「Ｔ」の縦棒の長さが決まる。絶縁膜を薄くすることにより「Ｔ」の縦棒の長さが短くなり、アスペクト比の縮小につながる。また、３）の方法では、結果として、非対称リセス構造が得られ、耐圧と寄生抵抗のトレードオフ問題を解決できるものの、半導体と絶縁膜が接することによるトランジスタの寄生抵抗の増加、また、リセス部全体が絶縁膜で覆われることによる寄生容量の増加、などが起こり、特性向上の効果が得られにくくなる、という問題がある。以上のように、極短ゲートを有するトランジスタの作製は、現在の作製技術の延長では困難であることがわかる。  
本発明は、微細なゲート形状をトランジスタの特性を損なうことなく実現できるトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のトランジスタの製造方法は、半導体基体の上に第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜の上に第１のレジスト膜を形成し、該第１のレジスト膜に第１の開口を形成する第２の工程と、前記第１のレジスト膜をマスクとして、エッチングにより前記第１の開口直下の前記第１の絶縁膜を除去し、該第１の絶縁膜に第２の開口を形成する第３の工程と、該第３の工程により露出された前記第２の開口直下の前記半導体基体の表面領域を、前記第１の絶縁膜をマスクとしてエッチングにより除去し、前記表面領域にリセス部を形成する第４の工程と、前記第２の開口直下の前記リセス部と、前記第２の開口脇の前記第１の絶縁膜の縁を覆うように第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜の上に第２のレジスト膜を形成し、前記第２の開口の上で該第２の開口より小さい第３の開口を、該第２のレジスト膜に形成する第６の工程と、前記第２のレジスト膜をマスクとして、異方性エッチングにより前記第３の開口直下の前記リセス部に形成された前記第２の絶縁膜を除去し、第４の開口を形成する第７の工程と、前記第４の開口に対してゲート電極形成用の導電膜を形成する第８の工程とを含んでなるという構成になっている。
【０００８】
また、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれレジストを塗布した後、フォトリソグラフィ法または電子線描画法を用いて、前記第１の開口および前記第３の開口を形成するという構成になっている。  
また、前記第１の絶縁膜に前記第２の開口を形成し、前記第２の絶縁膜に前記第４の開口を形成するのに、反応性イオンエッチング法を用いるという構成になっている。  
また、前記半導体基体の表面領域に形成する前記リセス部は、前記第２の開口より大きく形成するという構成になっている。  
また、前記第２のレジスト膜に形成する前記第３の開口は、前記第１の絶縁膜に形成した前記第２の開口の中心よりトランジスタのソース側へずらせた位置に形成するという構成になっている。  
また、前記ゲート電極形成用の導電膜を形成するのに、スパッタ法または蒸着法を用いるという構成になっている。  
また、前記ゲート電極形成用の導電膜を形成した後、前記第２の絶縁膜をエッチングにより除去するという構成になっている。  
また、前記ゲート電極形成用の導電膜を形成した後、前記第１の絶縁膜および前記第２の絶縁膜をエッチングにより除去するという構成になっている。  
また、前記第１の絶縁膜としてＳｉＯ２膜を、前記第２の絶縁膜としてＢＣＢ膜を用いるという構成になっている。  
さらに、前記第１の絶縁膜および前記第２の絶縁膜としてＢＣＢ膜を用いるという構成になっている。
【０００９】
本発明では、まず、第１の絶縁膜の開口後に、開口部直下の半導体基体の表面領域にリセス部を形成する。その後、リセス部に第２の絶縁膜を形成し、該リセス部の第２の絶縁膜にエッチングにより微細な開口パタンを形成する。その後、該開口部にゲート電極を形成するので、該開口部の両側に残る第２の絶縁膜により、ゲート電極の堆積の際の横方向への拡がりを抑制できる。また、リセス部に生じる空隙が完全に絶縁膜で埋まることを防止できるので、寄生抵抗や寄生容量の増加を回避できる。また、第２の絶縁膜の膜厚を抑制することが可能であるため、ゲート長を短縮した際にも、ゲート電極形成用の導電膜のアスペクト比を小さく保つことができ、該導電膜の良好な堆積状態を実現し、ゲート抵抗の増加を抑制することが可能となる。さらに、リセス部の任意の位置に、ゲート電極を形成することができるため、非対称リセス構造を容易に得ることができ、耐圧と寄生抵抗のトレードオフ問題を解決できる。このようにして微細なゲート形状をトランジスタの特性を損なうことなく実現できる。
【発明の効果】
【００１０】
本発明によれば、微細なゲート形状をトランジスタの特性を損なうことなく実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
実施の形態１
図１（ａ）〜図２（ｈ）は本発明の実施の形態１のトラジスタの製造方法を示す工程断面図である。  
まず、図１（ａ）に示すように、所定材料（半導体や絶縁物等）からなる基板１上に所定材料からなる半導体層２が結晶成長された電界効果型トランジスタ（ＦＥＴ）構造を構成する半導体基体３上に、第１の絶縁膜としてＳｉＯ２膜４を公知の方法により堆積する。  
次に、図１（ｂ）に示すように、その上にレジスト膜５を塗布して設け、フォトリソグラフィ法または電子線描画法を用いて、レジスト膜５の所定位置にゲートパタンを転写する所定パタンの開口６を設ける。このときの開口６のパタン寸法は、最終的に得たいゲート長を例えば１０ｎｍとする場合、それと必ずしも同じである必要はなく、むしろある程度大きくするのが好ましい。ここでは開口６のパタン寸法を例えば１２０ｎｍとする。また、レジスト膜５の厚みを２００ｎｍ、ＳｉＯ２膜４の膜厚を３５ｎｍとする。現像して得られるレジスト膜５の開口６部には、ＳｉＯ２膜４が露出している。
【００１２】
次に、レジスト膜５をマスクとして反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングにより、図１（ｃ）に示すように、ＳｉＯ２膜４の除去を行う。このエッチングは、半導体基体３に対して主に垂直方向にエッチングが進むような条件で行い、開口６とほぼ同じ寸法の開口７をＳｉＯ２膜４に設ける。  
次に、図１（ｄ）に示すように、レジスト膜５を除去した後、ＳｉＯ２膜４をマスクとして半導体層２の表面領域をエッチングし、リセス部８を設ける。  
次に、図１（ｅ）に示すように、得られた構造に対して、第２の絶縁膜としてＢＣＢ（ベンゾシクロブテン(benzocyclobutene)樹脂）膜９を堆積する。例えば、ＢＣＢ膜９の膜厚を３５ｎｍとする。このとき、第１の絶縁膜であるＳｉＯ２膜４の開口７は、ＢＣＢ膜９の側壁方向からの堆積により、１０〜２０ｎｍ程度狭窄する。
【００１３】
次に、図２（ｆ）に示すように、その上にレジスト膜１０を塗布して設け、フォトリソグラフィ法または電子線描画法を用いて、ＳｉＯ２膜４の開口７部上の所定の位置、例えば開口７の中心よりソース側にずらした位置に、レジスト膜１０にゲートパタンを転写する所定パタンの開口１１を設ける。このときの開口１１のパタン寸法は、最終的に得たいゲート長が例えば１０ｎｍとする場合、それと同じとする。また、レジスト膜５の厚みを２００ｎｍとする。現像して得られるレジスト膜１０の開口１１部には、ＢＣＢ膜９が露出している。  
次に、レジスト膜１０をマスクとして反応性イオンエッチング等の異方性エッチングにより、図２（ｇ）に示すように、ＢＣＢ膜９の除去を行う。このエッチングは、半導体基体３に対して主に垂直方向にエッチングが進むような条件で行い、開口１１とほぼ同じ寸法の開口１２をＢＣＢ膜９に設ける。その結果、開口１２の両側に第２の絶縁膜であるＢＣＢ膜９が残る形で半導体基体３上に、微細なゲート開口形状が得られる。
【００１４】
次に、図２（ｈ）に示すように、得られた構造、すなわち、開口１２に対して、ＢＣＢ膜９をマスクとして、スパッタ法または蒸着法によりゲート電極形成用の導電膜、例えば金属を堆積してゲート電極１３を設けることで、極短ゲート電極構造が得られる。
【００１５】
実施の形態２、３
図３（ａ）〜図５（ｊ）は本発明の実施の形態２、３のトラジスタの製造方法を示す工程断面図である。  
図３（ａ）〜図４（ｈ）までは、図１（ａ）〜図２（ｈ）に示した実施の形態１と全く同様である。  
図５（ｉ）に示す実施の形態２は、ゲート電極１３の堆積後に、例えば反応性イオンエッチング法により、第２の絶縁膜であるＢＣＢ膜９を除去したものである。これにより、より寄生容量の低減を図ることが可能となる。また、図５（ｊ）に示す実施の形態３は、ゲート電極１３の堆積後に、例えば反応性イオンエッチング法により、第２の絶縁膜であるＢＣＢ膜９および第１の絶縁膜であるＳｉＯ２膜４を除去したものである。これにより、より寄生容量の低減をさらに図ることが可能となる。なお、図５（ｉ）、（ｊ）に示すように、半導体基体３の表面近傍のＢＣＢ膜９は多少残ることがある。
【００１６】
以上のように上記実施の形態１〜３のトランジスタの製造方法は、半導体基体３上に第１の絶縁膜としてＳｉＯ２膜４を形成する第１の工程と、ＳｉＯ２膜４上に第１のレジスト膜５を形成し、該第１のレジスト膜５に第１の開口６を形成する第２の工程と、第１のレジスト膜５をマスクとして、エッチングにより第１の開口６直下のＳｉＯ２膜４を除去し、該ＳｉＯ２膜４に第２の開口７を形成する第３の工程と、該第３の工程により露出された第２の開口７直下の半導体基体３の表面領域を、ＳｉＯ２膜４をマスクとしてエッチングにより除去し、該表面領域にリセス部８を形成する第４の工程と、第２の開口７直下のリセス部８と、第２の開口７脇のＳｉＯ２膜４の縁を覆うように第２の絶縁膜としてＢＣＢ膜９を形成する第５の工程と、ＢＣＢ膜９上に第２のレジスト膜１０を形成し、第２の開口７の上で該第２の開口７より小さい第３の開口１１を、該第２のレジスト膜１０に形成する第６の工程と、第２のレジスト膜１０をマスクとして、異方性エッチングにより第３の開口１１直下のリセス部８に形成されたＢＣＢ膜９を除去し、第４の開口１２を形成する第７の工程と、第４の開口１２に対してゲート電極形成用の導電膜を形成し、ゲート電極１３を形成する第８の工程とを含んでなる。このような製造工程を経ることで、ゲート電極１３の拡がりを抑制することができ、また、電界効果トランジスタの素子特性を損なわずに、極微細ゲート形状が得られるため、素子の高周波性能の向上を目的としたゲート微細化が実現できる。すなわち、ＦＥＴのゲート形成工程として、２種の絶縁膜を堆積し、独立した工程でエッチングを行い、半導体基体３上の第２の絶縁膜（ＢＣＢ膜９）を堆積する際にリセス部８の空隙を埋めることなく、また、ゲート電極１３堆積の際に、開口１２の両側に残る第２の絶縁膜がゲート電極１３の堆積拡がりを抑制し、さらには、第２の絶縁膜の開口１２の位置を任意に定めることで、非対称リセス構造を得、特性劣化のない、極短ゲートトランジスタを得ることができる。なお、ゲート長１０ｎｍとした場合の、本発明の効果、すなわち、ゲート電極拡がりの抑制により、従来技術では設計ゲート長１０ｎｍとしても、でき上がり寸法が３０ｎｍ程度となることから、高周波特性にして数十％程度の向上が見込まれる。
【００１７】
また、以上説明した実施の形態１〜３は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態１〜３に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。  
例えば、上記実施の形態１〜３では、第１の絶縁膜としてＳｉＯ２膜４を、第２の絶縁膜としてＢＣＢ膜９を用いたが、第１の絶縁膜と第２の絶縁膜の両方にＢＣＢ膜を用いることも可能である。この場合、ＢＣＢ膜の比誘電率はＳｉＯ２より低いため、ゲート寄生容量の低減が期待できる。加えて、図５（ｉ）、（ｊ）に示した実施の形態２、３のように、第２の絶縁膜であるＢＣＢ膜９を除去、または第２の絶縁膜であるＢＣＢ膜９および第１の絶縁膜であるＳｉＯ２膜４を除去することで、さらなる寄生容量の低減を図ることが可能となる。さらに、上記実施の形態１〜３における半導体基体３は、基板１がない場合もあり得る。  
また、以上、ゲート長を１０ｎｍとした場合について説明したが、従来技術によるゲート電極形成の場合、設計ゲート長によらず、片側１０ｎｍ程度のゲート電極拡がりがあることを考慮すると、それが抑制される、という意味においては、特に効果の得られるゲート長に上限はない。しかし、例えば、ゲート長２００ｎｍを作製する場合においては、拡がり抑制による２０ｎｍのゲート短縮（高周波特性にして、１０％程度の性能向上）が見込まれることから、発明の効果の実際上の有用性を考慮すると、少なくとも２００ｎｍ程度が発明の効果を得られる上限と言える。また、ゲート長を短縮すればするほど、ゲート電極拡がりの抑制効果は顕著になることから、本発明の効果の及ぶ範囲という意味において、下限は特に存在せず、下限は電子線描画技術や、ＲＩＥにおけるパタン変換差によって決定される。
【図面の簡単な説明】
【００１８】
【図１】（ａ）〜（ｅ）は本発明の実施の形態１のトラジスタの製造方法を示す工程断面図である。
【図２】（ｆ）〜（ｈ）は本発明の実施の形態１のトラジスタの製造方法を示す工程断面図である。
【図３】（ａ）〜（ｅ）は本発明の実施の形態２、３のトラジスタの製造方法を示す工程断面図である。
【図４】（ｆ）〜（ｈ）は本発明の実施の形態２、３のトラジスタの製造方法を示す工程断面図である。
【図５】（ｉ）〜（ｊ）は本発明の実施の形態２、３のトラジスタの製造方法を示す工程断面図である。
【図６】（ａ）〜（ｆ）は、従来のトランジスタの製造方法を示す工程断面図である。
【符号の説明】
【００１９】
１…基板                      ２…半導体層
３…半導体基体                ４…ＳｉＯ２膜
５…レジスト膜                ６…開口
７…開口                      ８…リセス部
９…ＢＣＢ膜                １０…レジスト膜
１１…開口                    １２…開口
１３…ゲート電極
５１…基板                    ５２…半導体層
５３…半導体基体              ５４…ＳｉＯ２膜
５５…ＳｉＮ膜                ５６…レジスト膜
５７…開口                    ５８…開口
５９…開口                    ６０…断面Ｔ字形の開口
６１…リセス部                ６２…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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