(57)【要約】  【課題】  ゲルマニウムが導入された高移動度チャネルを有するにもかかわらず低抵抗なシリサイド相の形成が可能な半導体装置及びその製造方法を提供することを目的とする。  【解決手段】  半導体基板１０１と、半導体基板の上に形成されたゲート電極２と、半導体基板の平面視におけるゲート電極の両側に位置する部分に形成された一対のソース及びドレイン電極３と、ゲート電極との間にゲート絶縁膜１０６を挟むようにして該ゲート電極の下方に位置しかつ一対のソース及びドレイン電極の間に位置するように形成されたゲルマニウムを含むチャネル層１０５と、を備え、ソース及びドレイン電極の少なくとも一部を構成するシリサイド層１１１のゲルマニウム濃度がチャネル層のゲルマニウム濃度より低い。  【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に形成された一対のソース及びドレイン電極と、
前記ゲート電極との間にゲート絶縁膜を挟むようにして該ゲート電極の下方に位置しかつ前記一対のソース及びドレイン電極の間に位置するように形成されたチャネル層と、を備え、
前記チャネル層及び該チャネル層の直下層の少なくともいずれかがゲルマニウムを含み、
前記ソース及びドレイン電極の少なくとも一部を構成するシリサイド層のゲルマニウム濃度が前記チャネル層及び直下層のいずれかのゲルマニウム濃度より低い、半導体装置。
【請求項２】
前記シリサイド層のゲルマニウム濃度が０原子濃度％を越えかつ５原子濃度％以下である、請求項１記載の半導体装置。
【請求項３】
前記シリサイド層がゲルマニウムを実質的に含まない、請求項１記載の半導体装置。
【請求項４】
前記チャネル層が、シリコンと、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層とのヘテロ接合を有している、請求項１記載の半導体装置。
【請求項５】
前記チャネル層が、その導通時にｐ型チャネルを形成するものである、請求項４記載の半導体装置。
【請求項６】
前記直下層がシリコン・ゲルマニウム緩和層であり、前記チャネル層が該シリコン・ゲルマニウム緩和層の上に形成された歪みシリコン層である、請求項１記載の半導体装置。
【請求項７】
前記ソース及びドレイン電極が不純物拡散領域からなるソース及びドレイン領域を有し、
該ソース及びドレイン領域と異なる導電型を有するボディ領域が前記チャネル層の下方に該ソース及びドレイン領域に接するように形成され、
前記ゲート電極が前記ボディ領域と電気的に接続されている、請求項１記載の半導体装置。
【請求項８】
前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜が形成され、
前記側面保護膜の下方に位置するように一対のエクステンション層が形成され、
前記一対のエクステンション層によって前記チャネル層が前記一対のソース及びドレイン電極に電気的に接続されている、請求項１記載の半導体装置。
【請求項９】
半導体基板に少なくともいずれかがゲルマニウムを含むチャネル層及び該チャネル層の直下層を形成する工程Ａと、
前記チャネル層の上にゲート絶縁膜を形成する工程Ｂと、
前記ゲート絶縁膜の上にゲート電極を形成する工程Ｃと、
前記半導体基板の平面視における前記ゲート電極の両側に位置する部分にその表面から前記チャネル層より下方の位置に渡るように不純物拡散層からなるエクステンション層を形成する工程Ｄと、
前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｅと、
前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｆと、
前記半導体基板の、前記ゲート絶縁膜及び前記チャネル層が除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｇと、
前記半導体基板の前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層とが除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｈと、を含む、半導体装置の製造方法。
【請求項１０】
前記工程Ｅ及び工程Ｆにおいて、前記工程Ｄが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜及び前記チャネル層の平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去する、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記異方性エッチングがドライエッチングである、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記工程Ｈにおいて、前記工程Ｇの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、
その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成する、請求項９記載の半導体装置の製造方法。
【請求項１３】
前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層と、シリコン層とを順にエピタキシャル成長させ、それにより、シリコンとシリコン・ゲルマニウムもしくはシリコン・ゲルマニウム・カーボンとのヘテロ接合を有する前記チャネル層を形成する、請求項９記載の半導体装置の製造方法。
【請求項１４】
前記チャネル層が、その導通時にｐ型チャネルを形成するものである、請求項９記載の半導体装置の製造方法。
【請求項１５】
前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム緩和層とシリコン層とを順にエピタキシャル成長させ、それにより、前記直下層及び前記チャネル層を形成する、請求項９記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極と、前記チャネル層の下方に形成され前記ソース及びドレイン領域と異なる導電型を有するボディ領域とを電気的に接続する工程をさらに含む、請求項９記載の半導体装置の製造方法。
【請求項１７】
ゲルマニウム又はシリコン・ゲルマニウムからなる半導体基板の上にゲート絶縁膜を形成する工程Ａと、
前記ゲート絶縁膜の上にゲート電極を形成する工程Ｂと、
前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に第１の所定の深さに渡るように不純物拡散層からなるエクステンション層を形成する工程Ｃと、
前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｄと、
前記ゲート絶縁膜と前記半導体基板の第２の所定深さに渡る部分との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｅと、
前記半導体基板の、前記除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｆと、
前記半導体基板の前記除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｇと、を含む、半導体装置の製造方法。
【請求項１８】
前記工程Ｄ及び工程Ｅにおいて、前記工程Ｃが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜と前記半導体基板との平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去する、請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記工程Ｇにおいて、前記工程Ｆの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、
その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成する、請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲルマニウムを有する半導体層を含んだトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
国際半導体技術ロードマップ（ITRS2001）によれば、設計ルールの世代交代の加速だけでなく、65nm世代のプロセス以降、新材料及び新構造の導入が加速される。この原因の一つとして、電源電圧のスケーリングやキャリア移動度の劣化等によりこれまでと比べて電流駆動力が得られにくくなったことが挙げられる。これらの課題を解決するため、歪みシリコンやシリコン・ゲルマニウム（SiGe）といったキャリア移動度が高い新材料をチャネルに導入したデバイス（例えば、非特許文献１参照）の提案がなされている。
【０００３】
シリコン・ゲルマニウムはシリコンに比較してキャリア（正孔）の移動度が高い。このため、電界効果トランジスタのp型チャネルに用いると、微細化によらずに更なる高速化が実現できる。
【０００４】
なお、シリコン・ゲルマニウム層を含むヘテロ接合チャネルを有するトランジスタの高性能化を図った技術として、ヘテロ接合ダイナミックスレッショルドMOSトランジスタが提案されている（特許文献１参照）。
【０００５】
また、シリコン・ゲルマニウム層を基板に用いた歪みシリコンチャネルを有する高性能トランジスタ技術が提案されている（非特許文献１参照）。
【０００６】
また、ゲルマニウムを含んだコバルトシリサイド相形成技術として、シリサイド層の抵抗値を低減するにはアニール温度を高くすればよいことが報告されている。（非特許文献２参照）
また、ソース及びドレインの寄生抵抗を低減する技術として、シリコン層の選択エピタキシャル成長によるせり上げソース及びドレイン構造が提案されている（特許文献２参照）。
【特許文献１】特開２００２−３１４０８９号公報
【特許文献２】特許第２９６４９２５号公報
【非特許文献１】J.L.Hoyt、他7名、"Strained Silicon MOSFET Technology",International Electron Device Meeting (IEDM) 2002, P23-26
【非特許文献２】R.A.Donaton、他６名、"Co silicide formation on SiGeC/Si and SiGe/Si layers", Applied Physics letter 70(10), 10 March 1997, P1266-1268
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、チャネルに用いるシリコン・ゲルマニウムは、現状、ソース及びドレイン電極を形成するシリサイド材料としてよく用いられているコバルトとの反応温度がシリコンと異なる。その結果、CoSi2相と同じ低抵抗なCo(SiGe)相を得るには従来のアニール温度（600〜700℃程度）よりも100〜200℃高くしなければならない。よって、プロセス温度履歴が高くなってしまうため、不純物拡散や格子歪み緩和などが生じて所望の不純物濃度プロファイル及び電気特性が得られないおそれがある。一方、歪みシリコンを用いたトランジスタを作製するには、特殊な緩和シリコン・ゲルマニウム基板が現状では必要であり、20nm程度の薄い歪みシリコン層下の基板内にシリコン・ゲルマニウム層がμmオーダーの厚みで存在するため、同様に低抵抗シリサイド相の形成温度が高くなるといった課題が生じる。
【０００８】
また、ゲルマニウムはシリコンプロセスにとって汚染源であり、デバイスの信頼性に影響を与えることが懸念される。よって、上記のようなデバイスには、ゲルマニウムによる汚染を防止できるように工夫した素子構造及び作製プロセスが必須となっている。
【０００９】
本発明は、このような課題を解決するためになされたもので、ゲルマニウムが導入された高移動度チャネルを有するにもかかわらず低抵抗なシリサイド相の形成が可能な半導体装置及びその製造方法を提供することを第１の目的とする。
また、ゲルマニウム汚染を最小限に抑えることができる半導体装置の製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に形成された一対のソース及びドレイン電極と、前記ゲート電極との間にゲート絶縁膜を挟むようにして該ゲート電極の下方に位置しかつ前記一対のソース及びドレイン電極の間に位置するように形成されたチャネル層と、を備え、前記チャネル層及び該チャネル層の直下層の少なくともいずれかがゲルマニウムを含み、前記ソース及びドレイン電極の少なくとも一部を構成するシリサイド層のゲルマニウム濃度が前記チャネル層及び直下層のいずれかのゲルマニウム濃度より低い。
【００１１】
このような構成とすると、ソース電極及びドレイン電極のシリサイド層のゲルマニウム濃度が、チャネル層及び該チャネル層の直下層のいずれかより小さいので、低抵抗のシリサイド相を、従来例より低い温度で形成することができる。その結果、プロセス温度マージンを確保することが可能になり、不純物拡散による濃度プロファイルの変化や格子歪みの緩和を抑制することが可能となる。
【００１２】
前記シリサイド層のゲルマニウム濃度が０原子濃度％を越えかつ５原子濃度％以下であることが好ましい。このような構成とすると、低抵抗のシリサイド相を、低い温度で確実に形成することができるので、高駆動力トランジスタを確実に形成することができる。
【００１３】
前記シリサイド層がゲルマニウムを実質的に含まないことがより好ましい。
【００１４】
前記チャネル層が、シリコンと、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層とのヘテロ接合を有していてもよい。このような構成とすると電流駆動力が向上する。
【００１５】
前記チャネル層が、その導通時にｐ型チャネルを形成するものであってもよい。
【００１６】
前記直下層がシリコン・ゲルマニウム緩和層であり、前記チャネル層が該シリコン・ゲルマニウム緩和層の上に形成された歪みシリコン層であってもよい。このような構成とすると電流駆動力が向上する。
【００１７】
前記ソース及びドレイン電極が不純物拡散領域からなるソース及びドレイン領域を有し、
該ソース及びドレイン領域と異なる導電型を有するボディ領域が前記チャネル層の下方に該ソース及びドレイン領域に接するように形成され、前記ゲート電極が前記ボディ領域と電気的に接続されていてもよい。このような構成とすると、ゲート電極のしきい値電圧が低下するため、トランジスタからなる半導体装置の低電圧動作が可能となる。
【００１８】
前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜が形成され、前記側面保護膜の下方に位置するように一対のエクステンション層が形成され、前記一対のエクステンション層によって前記チャネル層が前記一対のソース及びドレイン電極に電気的に接続されていてもよい。
【００１９】
また、本発明に係る半導体装置の製造方法は、半導体基板に少なくともいずれかがゲルマニウムを含むチャネル層及び該チャネル層の直下層を形成する工程Ａと、前記チャネル層の上にゲート絶縁膜を形成する工程Ｂと、前記ゲート絶縁膜の上にゲート電極を形成する工程Ｃと、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分にその表面から前記チャネル層より下方の位置に渡るように不純物拡散層からなるエクステンション層を形成する工程Ｄと、前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｅと、前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｆと、前記半導体基板の、前記ゲート絶縁膜及び前記チャネル層が除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｇと、前記半導体基板の前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層とが除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｈと、を含む、。
【００２０】
このような構成とすると、半導体基板のシリサイド層が形成される領域のゲルマニウムを含んだチャネル層を除去した後、当該領域にシリサイド層を形成するため、シリサイド層を形成する際に、低抵抗相の形成を阻害するゲルマニウムがエクステンション層との接続部分を除いて存在しない。その結果、ソース及びドレイン電極の寄生抵抗の発生を抑制しつつ、ゲルマニウムを含んだ高移動度チャネルを形成することが実現できる。その結果、従来例に比べて高駆動力のトランジスタからなる半導体装置を得ることが可能となる。
【００２１】
前記工程Ｅ及び工程Ｆにおいて、前記工程Ｄが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜及び前記チャネル層の平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去してもよい。このような構成とすると、ゲルマニウムを含む半導体層（チャネル層及び直下層の少なくともいずれか）を一つの工程で除去してしまうことから、その工程以降はエクステンション層との接続部分を除いて、作製中の半導体装置が直接ゲルマニウムに晒されることが無くなるため、ゲルマニウム汚染のリスクを低減することができる。
【００２２】
前記異方性エッチングがドライエッチングであってもよい。
【００２３】
前記工程Ｈにおいて、前記工程Ｇの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成してもよい。このような構成とすると、ゲルマニウムを含んだ半導体層が除去されてできる段差をシリコン層で埋めることができるので、より低抵抗なシリサイド層を形成することができる。
【００２４】
前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層と、シリコン層とを順にエピタキシャル成長させ、それにより、シリコンとシリコン・ゲルマニウムもしくはシリコン・ゲルマニウム・カーボンとのヘテロ接合を有する前記チャネル層を形成してもよい。
【００２５】
前記チャネル層が、その導通時にｐ型チャネルを形成するものであってもよい。
【００２６】
前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム緩和層とシリコン層とを順にエピタキシャル成長させ、それにより、前記直下層及び前記チャネル層を形成してもよい。
【００２７】
前記ゲート電極と、前記チャネル層の下方に形成され前記ソース及びドレイン領域と異なる導電型を有するボディ領域とを電気的に接続する工程をさらに含んでもよい。
【００２８】
また、本発明に係る半導体装置の製造方法は、ゲルマニウム又はシリコン・ゲルマニウムからなる半導体基板の上にゲート絶縁膜を形成する工程Ａと、前記ゲート絶縁膜の上にゲート電極を形成する工程Ｂと、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に第１の所定の深さに渡るように不純物拡散層からなるエクステンション層を形成する工程Ｃと、前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｄと、前記ゲート絶縁膜と前記半導体基板の第２の所定深さに渡る部分との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｅと、前記半導体基板の、前記除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｆと、前記半導体基板の前記除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｇと、を含む。
【００２９】
前記工程Ｄ及び工程Ｅにおいて、前記工程Ｃが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜と前記半導体基板との平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去してもよい。このような構成とすると、従来例に比べて高駆動力のゲルマニウム又はシリコン・ゲルマニウム電界効果トランジスタからなる半導体装置を得ることが可能となる。
【００３０】
前記工程Ｇにおいて、前記工程Ｆの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成してもよい。
【発明の効果】
【００３１】
本発明は以上に説明した構成を有し、ゲルマニウムが導入された高移動度チャネルを有するにもかかわらず低抵抗なシリサイド相の形成が可能な半導体装置及びその製造方法を提供できるという効果を奏する。
【００３２】
また、ゲルマニウム汚染を最小限に抑えることができる半導体装置の製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の好ましい実施形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
【００３４】
図１に示すように、本実施形態の半導体装置はｐチャネル型へテロ接合電界効果型トランジスタで構成されている。この半導体装置はｐ型の不純物（例えばB：ボロン）を導入（ドープ）されたbulkシリコン基板（以下、単に基板という）１０１を有している。基板１０１には表面から所定の深さに渡って開口を有する素子分離膜１０２が形成されている。素子分離膜１０２は、ここではシリコン酸化膜からなり、膜厚200〜500nmに形成されている。そして、基板１０１の、素子分離膜１０２の開口内に位置する領域が活性領域１を構成している。この活性領域１の表面上にゲート電極本体１０７が形成されている。ゲート電極本体１０７は、例えば、5x1019atoms/cm2以上にボロンを導入され、高濃度に縮退したｐ型ポリシリコンで構成されている。ゲート電極本体１０７の上面にはシリサイド層１１２が形成されている。シリサイド層１１２は、膜厚40nm以下（ここでは約25nm）のコバルトシリサイド層（CoSi2）で構成されている。ゲート電極本体１０７とシリサイド層１１２とがゲート電極２を構成している。ゲート電極２、すなわち、ゲート電極本体１０７及びシリサイド層１１２の側面は側壁保護膜１０９によって覆われている。側壁保護膜１０９は、約100nm以下の幅を有するシリコン窒化膜もしくはシリコン酸化膜で構成されている。ゲート電極本体１０７及び側壁保護膜１０９の直下にはゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６は、シリコン酸化膜もしくはシリコン酸窒化膜、もしくはHfO2などの高誘電率を有する絶縁膜などで構成され、酸化膜換算膜厚：EOT＝約1〜6nmの厚みに形成されている。
【００３５】
活性領域１のゲート絶縁膜１０６の下方に位置する部分にはシリコン層１０４、シリコン・ゲルマニウム層１０３、及びエクステンション層１０８が形成されている。エクステンション層１０８は、概ね、側壁保護膜１０９の下方に位置するように、平面視におけるゲート電極２の両側にそれぞれ形成されている。エクステンション層１０８は、1x1019atoms/cm2以上にボロンを導入され、高濃度に縮退したｐ型不純物拡散層で構成されている。そして、ゲート電極２の下方に位置しかつ２つのエクステンション層１０８，１０８に両端が接続するようにアンドープのシリコン層１０４が形成されている。シリコン層１０４は、15nm以下（ここでは3nm）の厚みに形成されている。シリコン・ゲルマニウム層１０３は、２つのエクステンション層１０８，１０８に両端が接続しかつシリコン層１０４に接合するように形成されている。シリコン・ゲルマニウム層１０３は、膜厚20nm以下（ここでは10nm）、ゲルマニウム濃度15〜50％（ここでは約30％）に形成されている。このシリコン・ゲルマニウム層１０３とシリコン層１０４とがヘテロ接合しかつチャネル層１０５を構成している。なお、シリコン層１０４とシリコン・ゲルマニウム層１０３とは、共にエクステンション層１０８，１０８中まで延びている（特に、シリコン・ゲルマニウム層１０３は図１でもそのように見える）が、これらの延長部分は、不純物が拡散されていて、エクステンション層１０８，１０８の一部を構成している。従って、図１に示す完成された半導体装置においては、これらの延長部分は、シリコン層１０４及びシリコン・ゲルマニウム層１０３を構成しない。また、本発明において、チャネル層とは、チャネルとして機能する領域を含む層を意味する。本実施形態では、シリコン・ゲルマニウム層１０３とシリコン層１０４との接合の近傍領域にチャネルが形成されるので、シリコン・ゲルマニウム層１０３とシリコン層１０４とがチャネル層に相当する。
【００３６】
そして、活性領域１の、平面視におけるゲート電極２及び側壁保護膜１０９の両側に位置する部分に、表面から所定の深さに渡ってシリサイド層１１１が形成されている。シリサイド層１１１は、膜厚40nm以下（ここでは約25nm）のコバルトシリサイド層（CoSi2）で構成されている。各シリサイド層１１１の下方には高濃度不純物拡散領域からなるソース及びドレイン領域１１０が形成されている。ソース及びドレイン領域１１０は、ｐ型不純物であるボロンを5x1019atoms/cm2以上に導入され、高濃度に縮退したｐ型不純物拡散層で構成されている。このソース及びドレイン領域１１０とシリサイド層１１１とがソース及びドレイン電極３を構成している。このソース及びドレイン電極３は、使用時に、一方がソースとなり、他方がドレインとなる。活性領域１の、シリコン・ゲルマニウム層１０３とエクステンション層１０８とソース及びドレイン領域１１０とでその上面を区画された領域にｎ型ウェル４が形成され、これがボディ領域を構成している。
【００３７】
次に、以上のように構成された半導体装置の製造方法を説明する。
【００３８】
図２〜図１１は図１の半導体装置の製造方法を工程別に示す断面図である。
【００３９】
まず、図２に示す工程において、従来のbulkシリコン基板１０１（ｐ型（100））上にSTI（Shallow Trench Isolation）等で素子分離膜１０２（膜厚200〜500nm）を形成する。これにより、活性領域１が形成される。その後、トランジスタのｎ型ウェル４をここではリンのイオン注入と活性化アニールにより形成する。
【００４０】
次いで、図３に示す工程において、UHV-CVD法等を用いて活性領域１の表面上に選択的にアンドープのシリコン・ゲルマニウム層１０３（膜厚15nm以下、Ge濃度１５〜５０％）及びアンドープのシリコン層１０４（膜厚15nm以下）を順にエピタキシャル成長させる。これにより、シリコン層０１４とシリコンゲルマニム層１０３とからなるヘテロ接合が形成される。シリコン層０１４及びシリコンゲルマニム層１０３の膜厚（以下、Si/SiGeと記載する）は、ここでは、それぞれ約5nm及び10nm（以下、約5/10nmのように記載する）であり、シリコン・ゲルマニウム層１０３のGe濃度は約30％である。
【００４１】
その後、図４に示工程において、基板１０１の表面の清浄化を行った後、ゲート絶縁膜となるシリコン酸窒化膜１０６’（酸化膜換算膜厚約1〜6nm、ここでは約2nm）をシリコン層１０４上に形成する。この時、シリコン層１０４及びシリコン・ゲルマニウム層１０３の膜厚は最終設計値のSi/SiGe=約3/10nmとなる。
【００４２】
その後、図５に示す工程において、ゲート電極本体となるポリシリコン膜を基板１０１の全表面にLPCVD法等で堆積し、イオン注入及びドライエッチングを行って高濃度に縮退したｐ型ポリシリコンからなるゲート電極本体１０７を形成する。
【００４３】
次に、図６に示す工程において、ゲート電極本体１０７越しに基板１０１にp型不純物であるボロンをイオン注入して、1x1019atoms/cm2以上の高濃度p型不純物拡散層からなるエクステンション層１０８を形成する。この時、エクステンション層１０８にはシリコン・ゲルマニウム層１０３の一部が存在している（従って、この部分もエクステンション層１０８の一部を構成する）。
【００４４】
次に、図７に示す工程において、基板１０１の全表面に、側壁保護膜となるシリコン酸化膜もしくはシリコン窒化膜１０９’（膜厚200nm以下）を堆積する。
【００４５】
次に、図８に示す工程において、基板１０１の全表面をドライエッチングによりエッチバックすることによって、ゲート電極本体１０７の側壁部分に側壁保護膜１０９（幅100nm以下）を形成する。
【００４６】
これに連続して、図９に示す工程において、基板１０１の全表面を故意にオーバーエッチングすることにより、シリコン酸窒化膜１０６’、シリコン層１０４、及びシリコン・ゲルマニウム層１０３までを除去する。これにより、ゲート電極本体１０７及び側壁保護膜１０９とその下方に位置するシリコン層１０４とシリコン・ゲルマニウム層１０３との積層体２０２の周囲に環状の凹部２０１が形成される。
【００４７】
次に、図１０に示す工程において、基板１０１に、p型不純物であるボロン等を上記積層体２０２の頭越しにイオン注入し、その後９００℃以上で６０秒以内の急速熱処理（ＲＴＡ：Rapid Thermal Annealing）を施す。これにより、凹部２０１の直下に、シリコンのみからなる、5x1019atoms/cm2以上の高濃度のｐ型不純物拡散層１１０が形成される。このｐ型不純物拡散層１１０がソース及びドレイン領域を構成する。
【００４８】
次に、図１１に示す工程において、ソース及びドレイン領域１１０上及びゲート電極本体１０７上にコバルトシリサイド層１１１及び１１２（CoSi2相、膜厚40nm以下、ここ
では約25nm）を形成する。
【００４９】
具体的には、まず、コバルトを20nm以下、ここでは約10nmの厚みにスパッタ等を用いて堆積した後、600℃以下の温度（400℃以上が好ましい）、ここでは500℃で1分程度の急速熱処理（RTA：rapid thermal annealing）を施し、それにより、ソース及びドレイン領域１１０及びゲート電極本体１０７を構成するシリコンとコバルトとを反応させて高抵抗（数十Ω/□）なCoSi2相を形成する。その後、素子分離膜１０２や側壁保護膜１０９上に残留した未反応のコバルトを洗浄により除去する。これにより、ソース及びドレイン電極とゲート電極との短絡が防止される。その後、600℃以上の温度、ここでは700℃で1分程度のRTAを行い、低抵抗（数Ω/□）なCoSi2相からなるコバルトシリサイド層１１１及び１１２が形成される。このRTAの温度は、600℃以上でかつ800℃未満の温度が好ましく、600℃以上でかつ750℃以下の温度がより好ましい。また、コバルトシリサイド層１１１は凹部２０１を埋めるように形成される。
【００５０】
その後、図示されない、層間絶縁膜、コンタクトホール、配線形成などのプロセスを経てpチャネル型ヘテロ接合電界効果トランジスタからなる半導体装置が完成される。
【００５１】
次に、以上のように構成され製造された半導体装置の効果を従来例と比較して説明する。図１７は従来例としてのpチャネル型ヘテロ接合電界効果トランジスタの構造を示す断面図である。
【００５２】
この従来例は、コバルトシリサイド層２０１が、ゲルマニウムを含んだコバルトジャーマノシリサイドCo(SiGe)で構成されている点を除き、本実施形態（図１）のpチャネル型ヘテロ接合電界効果トランジスタと同様の構成を有する。この従来例は、製造時に、本実施形態の図８の工程において、シリコン・ゲルマニウム層１０３を除去せず、その後、シリコン・ゲルマニウム層１０３が存在する高濃度ｐ型不純物拡散層１１０にコバルトシリサイド層２０１を形成する。このため、コバルトシリサイドの形成時に低抵抗相の形成をゲルマニウムが阻害してしまう。その結果、同じアニール温度で形成した場合はコバルトシリサイド層２０１の抵抗は本実施形態のトランジスタにおけるコバルトシリサイド層１１１より高くなってしまう。つまり、実質的に寄生抵抗が発生してしまう。
【００５３】
この寄生抵抗の影響で、使用時において、所望の電圧がソースとドレインとの間に印加されず、その結果、電流駆動力が低下する。一方、この不具合を防止するために、ゲルマニウムを含んだコバルトシリサイド層の抵抗を下げようとすると、そのためには100℃以上アニール温度を高くする必要があり、不純物拡散による濃度プロファイルの変化やシリコン・ゲルマニウム層がもつ格子歪みの緩和といった熱による構造変化が懸念される。このため、この従来例は、非常に作製しにくい構造を有している。
【００５４】
これに対し、本実施形態の半導体装置では、コバルトシリサイド層１１１が形成される高濃度ｐ型不純物拡散層１１０はシリコンで形成され、低抵抗相であるCoSi2相の形成を阻害するゲルマニウムはエクステンション層１０８との接続部分に極僅かにしか存在しない。
すなわち、シリコン・ゲルマニウム層１０３はゲート電極１０７本体及び側壁保護膜１０９の下方にのみ形成されている。このため、コバルトシリサイド層１１１内にはエクステンション１０８との接続領域の極一部のゲルマニウムしか存在しない。
【００５５】
ここで、本件発明者の検討結果によれば、コバルトシリサイド層１１１のゲルマニウム濃度は、略1011atoms/cm2以下であると推測される。請求の範囲において「シリサイド層が実質的にゲルマニウムを含まない」とは、このようにシリサイド層のゲルマニウム濃度が略1011atoms/cm2以下であることをいう。
【００５６】
また、本件発明者の検討結果によれば、低抵抗相であるCoSi2相の形成を阻害しないためには、シリサイド層のゲルマニウム濃度が０原子濃度％を越えかつ５原子濃度％以下であることが好ましい。
【００５７】
以上のことから、チャネル層１０５にシリコン・ゲルマニウムを含んだヘテロ接合１０５を用いているにもかかわらず、ソース及びドレイン電極３には低抵抗なコバルトシリサイド相であるCoSi2が形成される。その結果、低寄生抵抗で電流駆動力が高いトランジスタ（ここではpチャネル型電界効果トランジスタ）を得ることができる。また、本実施形態の電界効果トランジスタを用いれば、シリコン・ゲルマニウムのチャネル層１０５を有しながら、作製時のプロセス温度を上げる必要がなく、作製しやすいといった利点もある。
【００５８】
また、本実施形態の半導体装置の製造方法によると、シリコンプロセスで汚染源となるゲルマニウムが表面に一度も露出することなくドライエッチングで除去されるため、その後の工程の汚染を防ぎ、汚染工程をドライエッチング１工程に集約して最小限に抑えることができる。その結果、ゲルマニウム汚染に対するリスクを低減することが可能となる。
【００５９】
次に、本実施形態の変形例を説明する。
【００６０】
第１の変形例として、不純物の極性（導電型）を反対にしてトランジスタを形成することにより、ｎチャネル型ヘテロ接合電界効果トランジスタを得ることができる。
【００６１】
第２の変形例として、ｎチャネル型ヘテロ接合電界効果トランジスタとｐチャネル型ヘテロ接合電界効果トランジスタとを同時に作製することにより、本実施形態のヘテロ接合電界効果トランジスタからなるCMOSを得ることができる。
【００６２】
第３の変形例として、基板１０１のボディ領域４とゲート電極３とを配線などで短絡することにより、本実施形態のヘテロ接合電界効果トランジスタを用いたDTMOS（Dynamic threshold voltage MOSFET）を得ることができる。このDTMOSによれば、ボディ領域４がゲート電極２と常に同じ電位になるので、さらに電流駆動力が高く、寄生抵抗が小さなトランジスタとして動作させることができる。
【００６３】
第４の変形例として、シリコン・ゲルマニウム層１０３に代えて、シリコン・ゲルマニウム・カーボン層を形成してもよい。このような構成としても、図１の構成と同様の効果を得ることができる。
（第２の実施形態）
図１２は本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１２において図１と同一符号は同一又は相当する部分を示す。
【００６４】
本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、ソース及びドレイン領域１１０上に、シリコン層からなる高濃度ｐ型不純物拡散層３０１が形成され、ゲート電極本体１０７上に高濃度ｐ型ポリシリコン層３０２が形成されている。さらに、高濃度ｐ型不純物拡散層３０１及び高濃度ｐ型ポリシリコン層３０２の表面にはコバルトシリサイド層３０３及び３０４がそれぞれ形成されている。そして、ゲート電極本体１０７、高濃度ｐ型ポリシリコン層３０２、及びコバルトシリサイド層３０４がゲート電極２を構成し、ソース及びドレイン領域１１０、ｐ型不純物拡散層３０１、及びコバルトシリサイド３０３がソース及びドレイン電極３を構成している。
【００６５】
次に、このように構成された本実施形態の半導体装置の製造方法を説明する。
【００６６】
図１３及び図１４は、本実施形態の半導体装置の製造方法の特徴的工程を示す断面図である。
【００６７】
本実施形態の製造方法は、第１の実施形態の図１０の工程までは、第１の実施形態の製造方法と同じである。すなわち、図８の工程において、基板１０１の全表面を故意にオーバーエッチングすることにより、図９に示すように凹部２０１を形成し、その後、凹部の直下にソース及びドレイン領域１１０を形成する。次に、図１３に示す工程において、UHV-CVD法などを用いて、凹部２０１に露出したソース及びドレイン領域１１０の上及びゲート電極本体１０７の上に、それぞれ、膜厚60nm以下（ここでは30nm程度）のシリコン層３０１及びポリシリコン層３０２を選択的に成長させる。この場合、塩素もしくは塩化水素などを添加すれば選択成長したシリコン層をより得やすくなる。その後、p型不純物であるボロン等のイオン注入と９００℃以上で６０秒以内のRTAによって、シリコン層３０１及びポリシリコン層３０２を、それぞれ、5x1019atoms/cm2以上に高濃度に縮退したｐ型のものとする。
【００６８】
次いで、図１４に示す工程において、シリコン層３０１及びポリシリコン層３０２上に、それぞれ、コバルトシリサイド層３０３及び３０４を形成する。この時、シリサイド化が行なわれるシリコン層３０１及びポリシリコン層３０２には全くゲルマニウムは含まれない。
【００６９】
具体的には、まず、基板１０１の全表面上に、コバルトを20nm以下（ここでは約10nm）の厚みにスパッタ等を用いて堆積する。その後、600℃以下の温度（400℃以上が好ましい：ここでは500℃）で1分程度のRTAを施して、シリコン層３０１及びポリシリコン層３０２のシリコンとコバルトとを反応させて高抵抗（数十Ω/□）なCoSi2相を形成する。
【００７０】
その後、素子分離膜１０２や側壁保護膜１０９上に残留した未反応のコバルトを洗浄により除去し、使用時におけるソース及びドレイン電極とゲート電極との短絡を防止する。
【００７１】
その後、600℃以上の温度、ここでは700℃で1分程度のRTAを行い、低抵抗（数Ω/
□）なCoSi2相からなるコバルトシリサイド層３０３及び３０４を得る。
【００７２】
その後、層間絶縁膜、コンタクトホール、配線形成などのプロセスを経て本実施形態のpチャネル型ヘテロ接合トランジスタが完成される。
【００７３】
本実施形態によれば、ソース及びドレイン電極３の一部を構成するコバルトシリサイド層３０３が形成される高濃度ｐ型不純物拡散層３０１はシリコンで構成され、そこには低抵抗相であるCoSi2相の形成を阻害するゲルマニウムは全く存在しない。
【００７４】
さらに、せり上げ構造の採用によりショートチャネル効果を抑制しながら且つソース及びドレインの不純物拡散層を深く形成できるため、従来のソース及びドレイン構造よりも寄生抵抗をさらに低減できる。
【００７５】
よって、本実施形態では、従来のようにソース及びドレイン電極内のシリコン・ゲルマニウム層を残す場合と比較して、コバルトシリサイド層３０３の抵抗が低く、素子の寄生抵抗を低減しながら、且つヘテロ接合チャネルが持つ高い電流駆動力を得ることができる。
【００７６】
また、本実施形態によれば、エクステンション層１０８とソース及びドレイン電極の接続部分に僅かに存在するシリコン・ゲルマニウム層がシリサイド化されることを防ぎ、確実に低抵抗なコバルトシリサイド層（CoSi2）を形成することが可能となる。その結果、低寄生抵抗で高駆動力なｐチャネル型電界効果トランジスタを得ることができる。
【００７７】
また、本実施形態によれば、シリコンプロセスで汚染源となるゲルマニウムが表面に一度も露出することなくドライエッチングで除去されるため、その後の工程の汚染を防ぎ、汚染工程をドライエッチング１工程に集約して最小限に抑えることができる。その結果、ゲルマニウム汚染に対するリスクを低減することが可能となる。
【００７８】
なお、本実施形態を、第１の実施形態の第１〜第４の変形例のように変形し、これらと同様の効果を得ることができるのは言うまでもない。
（第３の実施形態）
図１５は本発明の第３の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１５において、図１と同一符号は同一又は相当する部分を示す。
【００７９】
本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、第１の実施形態のバルクのシリコン半導体層（ボディ領域４、ソース及びドレイン領域１１０、及びエクステンション層８の下部）が、基板１０１に形成された緩和シリコン・ゲルマニウム層４０１によって置換されている。そして、第１の実施形態のシリコン・ゲルマニウム層１０３及びシリコン層１０４が、緩和シリコン・ゲルマニウム層４０１の上に形成された歪みシリコン層４０２によって置換されている。これ以外の構成は、第１の実施形態と同様である。
【００８０】
本実施形態の半導体装置の製造方法は、第１の実施形態の半導体の製造方法の図８の工程までの工程に関しては、バルクのシリコン半導体層の上にシリコン・ゲルマニウム層１０３及びシリコン層１０４が形成される代わりに、緩和シリコン・ゲルマニウム層４０１の上にチャネル層たる歪みシリコン層４０２が形成される点を除き、第１の実施形態と同様である。そして、第１の実施形態の半導体の製造方法の図８の工程以降の工程に関しては、以下の点が第１の実施形態と異なっている。すなわち、サイドウオール１０９を形成する際に、オーバーエッチングによって、ゲート絶縁膜１０６となるシリコン酸窒化膜１０６’とともに、歪みシリコン層（ここでは厚み10nm）４０２と、緩和シリコン・ゲルマニウム層４０１の一部（表面から10nm以上（ここでは、約10nm）の深さに渡る部分）とを除去する。そして、シリコン層を20nm以上の厚みに選択成長させ、その後、このシリコン層を第１の実施形態と同様にシリサイド化してコバルトシリサイド１１１を形成する。これ以外の点は、第１の実施形態と同様である。
【００８１】
以上のように構成された本実施形態の半導体装置によっても第１の実施形態と同様の効果が得られる。
【００８２】
なお、変形例として、不純物の極性を反対にしてトランジスタを形成することにより、ｎチャネル型歪みシリコン電界効果トランジスタを得ることができる。
（第４の実施形態）
図１６は本発明の第４の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１６において、図１と同一符号は同一又は相当する部分を示す。
【００８３】
本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、第１の実施形態のバルクのシリコン半導体基板１０１が、ゲルマウム基板１０１によって置換されている。そして、第１の実施形態のシリコン・ゲルマニウム層１０３及びシリコン層１０４が、この基板１０１のバルクのゲルマニウムによって置換されている。すなわち、基板１０１を構成する半導体（ゲルマニウム）の、ゲート電極２の下方においてゲート絶縁膜１０６に接する層状の部分がチャネル層１０５を構成している。これ以外の構成は、第１の実施形態と同様である。
【００８４】
本実施形態の半導体装置の製造方法は、第１の実施形態の半導体の製造方法の図８の工程までの工程に関しては、バルクのシリコン半導体層の上にシリコン・ゲルマニウム層１０３及びシリコン層１０４が形成される代わりに、バルクのゲルマニウム半導体層上にチャネル層が形成されない点を除き、第１の実施形態と同様である。そして、第１の実施形態の半導体の製造方法の図８の工程以降の工程に関しては、以下の点が第１の実施形態と異なっている。すなわち、サイドウオール１０９を形成する際に、オーバーエッチングによって、ゲート絶縁膜１０６となるシリコン酸窒化膜１０６’とともに、ゲルマニウム４の一部（表面から20nm以上（ここでは約20nm）の深さに渡る部分）とを除去する。そして、シリコン層を20nm以上（ここでは約20nm）の厚みに選択成長させ、その後、このシリコン層を第１の実施形態と同様にシリサイド化してコバルトシリサイド１１１を形成する。これ以外の点は、第１の実施形態と同様である。
【００８５】
以上のように構成された本実施形態の半導体装置によっても第１の実施形態と同様の効果が得られる。
【００８６】
なお、第１の変形例として、基板１０１として、ゲルマニウム基板に代えて、シリコン・ゲルマニウム基板を用いてもよい。
【００８７】
また、第２の変形例として、不純物の極性を反対にしてトランジスタを形成することにより、ｎチャネル型電界効果トランジスタを得ることができる。
【産業上の利用可能性】
【００８８】
本発明の半導体装置は、低消費電力で高駆動力を示し、今後のユビキタスネットワーク時代のモバイル向け高性能アナログ・デジタル混載LSIなどを構成するトランジスタとして有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
【図２】図１の半導体装置の製造方法を工程別に示す断面図である。
【図３】図１の半導体装置の製造方法を工程別に示す断面図である。
【図４】図１の半導体装置の製造方法を工程別に示す断面図である。
【図５】図１の半導体装置の製造方法を工程別に示す断面図である。
【図６】図１の半導体装置の製造方法を工程別に示す断面図である。
【図７】図１の半導体装置の製造方法を工程別に示す断面図である。
【図８】図１の半導体装置の製造方法を工程別に示す断面図である。
【図９】図１の半導体装置の製造方法を工程別に示す断面図である。
【図１０】図１の半導体装置の製造方法を工程別に示す断面図である。
【図１１】図１の半導体装置の製造方法を工程別に示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
【図１３】図１２の半導体装置の製造方法の特徴的工程を示す断面図である。
【図１４】図１２の半導体装置の製造方法の特徴的工程を示す断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
【図１６】本発明の第４の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。
【図１７】従来例のｐチャネル型電界効果トランジスタの断面構造を模式的に示す断面図である。
【符号の説明】
【００９０】
１  活性領域
２  ゲート電極
３  ソース及びドレイン電極
４  ボディ領域（ウェル）
１０１  半導体基板
１０２  素子分離膜
１０３  シリコン・ゲルマニウム層
１０４  シリコン層
１０５  チャネル層
１０６  ゲート絶縁膜
１０７  ゲート電極本体
１０８  エクステンション層
１０９  側壁保護膜
１１０  ソース及びドレイン領域
１１１  コバルトシリサイド層
１１２  コバルトシリサイド層
２０１  コバルトシリサイド層
３０１  高濃度不純物拡散層
３０２  高濃度ポリシリコン層
３０３  コバルトシリサイド層
３０４  コバルトシリサイド層
４０１  緩和シリコン・ゲルマニウム層
４０２  歪みシリコン層
【図１】
2005123604.tif 000003
【図２】
2005123604.tif 000004
【図３】
2005123604.tif 000005
【図４】
2005123604.tif 000006
【図５】
2005123604.tif 000007
【図６】
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【図７】
2005123604.tif 000009
【図８】
2005123604.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005123604.tif 000015
【図１４】
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【図１５】
2005123604.tif 000017
【図１６】
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【図１７】
2005123604.tif 000019