(57)【要約】【課題】  薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することのできるパターン形成方法を提供する。【解決手段】  シリコン基板１１の上にゲート絶縁膜１５、多結晶シリコン膜１６、Ｓｉ３Ｎ４膜１７、ＳｉＯ２膜１８、反射防止膜１９およびレジストパターン２１を形成する。次に、レジストパターン２１をマスクとして反射防止膜１９およびＳｉＯ２膜１８をエッチングし、第２のハードマスクとしてのＳｉＯ２膜パターンを形成する。その後、ＳｉＯ２膜１８が実質的にエッチングされない条件で第２のハードマスクをマスクとしてＳｉ３Ｎ４膜１７をエッチングし、第１のハードマスクとしてのＳｉ３Ｎ４膜パターンを形成する。第２のハードマスクおよび第１のハードマスクをマスクとしたエッチングによって、多結晶シリコン膜１６を微細なゲート電極パターンに加工できる。【選択図】      図７
2005123314.tif 000002
【特許請求の範囲】
【請求項１】
被加工基板の上に第１のハードマスク材料を成膜する工程と、
前記第１のハードマスク材料の上に第２のハードマスク材料を成膜する工程と、
前記第２のハードマスク材料の上にレジスト膜を形成する工程と、
前記レジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、
前記レジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２のハードマスク材料をエッチングし、第２のハードマスクを形成する工程と、
前記第２のハードマスク材料が実質的にエッチングされない条件で前記第２のハードマスクをマスクとして前記第１のハードマスク材料をエッチングし、第１のハードマスクを形成する工程と、
前記第２のハードマスクおよび前記第１のハードマスクをマスクとして前記被加工基板をエッチングし、前記被加工基板にパターンを形成する工程とを有することを特徴とするパターン形成方法。
【請求項２】
被加工基板の上に第１のハードマスク材料を成膜する工程と、
前記第１のハードマスク材料の上に第２のハードマスク材料を成膜する工程と、
前記第２のハードマスク材料の上に反射防止膜を形成する工程と、
前記反射防止膜の上にレジスト膜を形成する工程と、
前記レジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、
前記レジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記反射防止膜および前記第２のハードマスク材料をエッチングし、第２のハードマスクを形成する工程と、
前記第２のハードマスク材料が実質的にエッチングされない条件で前記第２のハードマスクをマスクとして前記第１のハードマスク材料をエッチングし、第１のハードマスクを形成する工程と、
前記第２のハードマスクおよび前記第１のハードマスクをマスクとして前記被加工基板をエッチングし、前記被加工基板にパターンを形成する工程とを有することを特徴とするパターン形成方法。
【請求項３】
前記第２のハードマスクを形成する工程は、トリミングによって前記レジストパターンより縮小された線幅を有する第２のハードマスクを形成する工程である請求項１または２に記載のパターン形成方法。
【請求項４】
前記第１のハードマスク材料は、窒化シリコン膜および酸窒化シリコン膜のいずれか一方であり、
前記第２のハードマスク材料は酸化シリコン膜であり、
前記第１のハードマスクを形成する工程は、三フッ化窒素ガスと塩素ガスとの混合ガスをプラズマ化し、発生した中性の反応種によって前記第１のハードマスク材料をドライエッチングする工程である請求項１〜３のいずれか１に記載のパターン形成方法。
【請求項５】
前記第２のハードマスク材料の膜厚は５ｎｍ以上５０ｎｍ以下である請求項１〜４のいずれか１に記載のパターン形成方法。
【請求項６】
前記レジスト膜の膜厚は１００ｎｍ以上１５０ｎｍ以下である請求項１〜５のいずれか１に記載のパターン形成方法。
【請求項７】
前記被加工基板は、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板であり、
前記被加工基板にパターンを形成する工程は、前記ゲート電極材料をエッチングしてゲート電極パターンを形成する工程である請求項１〜６のいずれか１に記載のパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法に関し、より詳細には、レジストパターンおよびハードマスクを用いて被加工基板に所定のパターンを形成するパターン形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の増加に伴い個々の素子の寸法は微小化が進み、各素子を構成する配線やゲートなどの幅も微細化されている。
【０００３】
この微細化を支えているフォトリソグラフィ技術には、被加工基板表面にレジスト組成物を塗布してレジスト膜を形成する工程、光を照射して所定のレジストパターンを露光することによりレジストパターン潜像を形成する工程、必要に応じ加熱処理する工程、次いでこれを現像して所望のレジストパターンを形成する工程、および、このレジストパターンをマスクとして被加工基板に対してエッチングなどの加工を行う工程が含まれる。
【０００４】
このようなフォトリソグラフィ技術を用いて、微細なデザイン・ルールを有する半導体装置を製造するに際しては、微細なレジストパターンを形成することが必要となる。
【０００５】
レジストパターンの微細化を図る手段の一つとして、上記のレジストパターン潜像を形成する際に使用される露光光の短波長化が進められている。
【０００６】
従来、例えば６４Ｍビットまでの集積度のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造には、高圧水銀灯のｉ線（波長：３６５ｎｍ）が光源として使用されてきた。近年では、２５６メガビットＤＲＡＭの量産プロセスには、ＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）を露光光源として用いた技術が実用化されている。また、１ギガビット以上の集積度を持つＤＲＡＭの製造には、ＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）の実用化が検討されている。さらに、１００ｎｍ以下のデザイン・ルールに対応する微細パターンを実現する技術として、より波長の短いＦ２（フッ素）レーザ（波長：１５７ｎｍ）、さらには極端紫外（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ，以下、ＥＵＶという。）光（波長：１３ｎｍ）を露光光源として用いることも考えられている。
【０００７】
一方、より高解像度の露光技術として、電子線リソグラフィ技術の開発も進められている。電子線リソグラフィ技術は本質的に優れた解像度を有しているために、ＤＲＡＭを代表とする最先端デバイスの開発に適用されている他、一部ＡＳＩＣの生産にも用いられている。
【０００８】
図１２〜図１５は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置の従来法による製造工程を示す断面図である。
【０００９】
まず、図１２に示すように、素子分離領域３０によって区画されたＮウェル３１とＰウェル３２とを有するシリコン基板３３の上に、ゲート絶縁膜としてＳｉＯ２膜３４を成膜する。
【００１０】
次に、ゲート電極となる多結晶シリコン膜３５を形成した後、ハードマスク材料としてＳｉＯ２膜３６を形成する。その後、ゲート電極の寸法均一性向上を目的として反射防止膜３７を形成してから、フォトリソグラフィ法を用いてレジストパターン３８を形成する（図１３）。
【００１１】
次に、レジストパターン３８をマスクとして反射防止膜３７、ＳｉＯ２膜３６をドライエッチングし、反射防止膜パターン３９およびハードマスク４０を形成する（図１４）。
【００１２】
その後、不要となったレジストパターン３８および反射防止膜パターン３９を除去してから、ハードマスク４０をマスクとして、多結晶シリコン膜３５およびＳｉＯ２膜３４をドライエッチングする。これにより、図１５に示すゲート電極が完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、レジストの材料設計においては露光光に対する透過率の確保が重要となる。しかしながら、上記のような短波長の露光光に対するレジスト材料の透過率は一般に低い。このため、レジスト膜の膜厚を薄く形成することが必要となっている。
【００１４】
また、露光後のレジスト膜の現像には、一般に、液体現像液を用いたウェット現像法が用いられる。例えば、レジスト膜を現像液に浸漬し、露光部と未露光部におけるレジスト膜の溶解度差を利用することによって、レジストパターンを形成する。続いて、現像液および現像液に溶解したレジストをリンス液によって洗い流す処理を行う。その後、乾燥処理を行ってリンス液を除去する。
【００１５】
しかしながら、リンス液を乾燥させる際に、レジストパターン間に溜まったリンス液と空気との圧力差により働く毛細管力によって、レジストパターンに傾きが生じるという問題があった。この毛細管力は、リンス液とレジストパターン間での気液界面に生じる表面張力に依存することが知られている。このようなレジストパターンの傾きは、アスペクト比の大きいパターンで生じ易い。ここで、アスペクト比とは、レジストパターンの高さと幅の比（レジストパターンの膜厚／レジストパターンの線幅）をいう。また、パターンの傾きが著しい場合には、隣り合うパターンが互いにもたれ掛かるようにして倒れるパターン倒れが発生する。
【００１６】
レジストパターンに傾きや倒れが生じると、被加工基板に所望のパターンを形成することができなくなり、製品の歩留まり低下や信頼性低下などを引き起こす。このため、アスペクト比は３程度に抑える必要がある。上述したように、レジストパターンの微細化によってレジストパターンの線幅は縮小する傾向にあるので、この点からもレジストパターンの膜厚を薄くすることが必要となっている。
【００１７】
レジストパターンの膜厚は、具体的には１００ｎｍ〜１５０ｎｍ程度まで薄くすることが求められている。ところで、レジストパターンをマスクとしたドライエッチングによってハードマスクを形成する際には、反射防止膜やハードマスク材料とともにレジストパターンもエッチングされる。ここで、レジストパターンのエッチング速度は比較的大きい値を有していることから、レジストパターンの膜厚が薄いとエッチング終了前にレジストパターンが消失する事態が生じ、ハードマスク材料にレジストパターンを転写できなくなる。このため、所望の形状および寸法を有するゲート電極パターンを形成できなくなるという問題があった。
【００１８】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することのできるパターン形成方法を提供することにある。
【００１９】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００２０】
本発明のパターン形成方法は、被加工基板の上に第１のハードマスク材料を成膜する工程と、この第１のハードマスク材料の上に第２のハードマスク材料を成膜する工程と、この第２のハードマスク材料の上にレジスト膜を形成する工程と、このレジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、このレジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、このレジストパターンをマスクとして第２のハードマスク材料をエッチングし、第２のハードマスクを形成する工程と、第２のハードマスク材料が実質的にエッチングされない条件で第２のハードマスクをマスクとして第１のハードマスク材料をエッチングし、第１のハードマスクを形成する工程と、第２のハードマスクおよび第１のハードマスクをマスクとして被加工基板をエッチングし、被加工基板にパターンを形成する工程とを有することを特徴とするものである。
【００２１】
また、本発明のパターン形成方法は、被加工基板の上に第１のハードマスク材料を成膜する工程と、この第１のハードマスク材料の上に第２のハードマスク材料を成膜する工程と、この第２のハードマスク材料の上に反射防止膜を形成する工程と、この反射防止膜の上にレジスト膜を形成する工程と、このレジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、このレジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、このレジストパターンをマスクとして反射防止膜および第２のハードマスク材料をエッチングし、第２のハードマスクを形成する工程と、第２のハードマスク材料が実質的にエッチングされない条件で第２のハードマスクをマスクとして第１のハードマスク材料をエッチングし、第１のハードマスクを形成する工程と、第２のハードマスクおよび第１のハードマスクをマスクとして被加工基板をエッチングし、被加工基板にパターンを形成する工程とを有することを特徴とするものである。
【００２２】
本発明において、第２のハードマスクを形成する工程は、トリミングによってレジストパターンより縮小された線幅を有する第２のハードマスクを形成する工程とすることができる。
【００２３】
また、本発明において、第１のハードマスク材料は、窒化シリコン膜および酸窒化シリコン膜のいずれか一方とすることができ、第２のハードマスク材料は酸化シリコン膜とすることができる。この場合、第１のハードマスクを形成する工程は、三フッ化窒素ガスと塩素ガスとの混合ガスをプラズマ化し、発生した中性の反応種によって前記第１のハードマスク材料をドライエッチングする工程とすることができる。
【００２４】
また、本発明において、前記第２のハードマスク材料の膜厚は５ｎｍ以上５０ｎｍ以下とすることができる。
【００２５】
また、本発明において、レジスト膜の膜厚は１００ｎｍ以上１５０ｎｍ以下とすることができる。
【００２６】
さらに、本発明において、被加工基板は、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板とすることができ、被加工基板にパターンを形成する工程は、ゲート電極材料をエッチングしてゲート電極パターンを形成する工程とすることができる。
【発明の効果】
【００２７】
この発明は以上説明したように、第２のハードマスク材料が実質的にエッチングされない条件で第２のハードマスクをマスクとして第１のハードマスク材料をエッチングし、第１のハードマスクを形成するので、第２のハードマスク材料の膜厚を非常に薄く形成することができる。これにより、第２のハードマスク形成の際のマスクとなるレジストパターンの膜厚も非常に薄くすることができる。したがって、薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することが可能となる。
【発明を実施するための最良の形態】
【００２８】
本発明者は、鋭意研究した結果、エッチング速度が大きく異なる（すなわち、エッチング選択比の大きい）２種類のハードマスクを用いることによって、本発明の目的を達成できることを見出した。このことを図１および図２を用いて説明する。
【００２９】
図１は、本発明で用いられるドライエッチング装置の断面図の一例である。図において、プラズマ放電室１の周囲にはコイル２が配置されている。また、プラズマ放電室１には試料処理室３が連結されている。試料処理室３内には試料台４が設けられており、この上にドライエッチングすべき試料５が載置される。
【００３０】
プラズマ放電室１に導入されたエッチングガスＧは、コイル２に高周波（例えば、周波数１３．５６ＭＨｚ）を印加することによってプラズマ７を形成する。そして、試料処理室３に設けた排気口６から高速で排気を行うと、プラズマ放電室１と試料処理室３との間に圧力差が生じる。これにより、ラジカルや分子等の中性の反応種がプラズマ放電室１から試料処理室３に移動して、試料５の表面を化学的にエッチングする。
【００３１】
図２は、エッチングガスとしてＮＦ３（三フッ化窒素）ガスとＣｌ２（塩素）ガスとの混合ガスを用い、これらの混合比を変えたときのＳｉ３Ｎ４（窒化シリコン）膜とＳｉＯ２（酸化シリコン）膜のエッチング選択比の変化を示したものである。図２において、横軸はＣｌ２ガスの流量を示しており、縦軸はＳｉ３Ｎ４膜のエッチング速度とＳｉＯ２膜のエッチング速度との比を示している。尚、ＮＦ３ガスの流量は一定である。
【００３２】
図２から分かるように、ＮＦ３ガスのみでエッチングを行う場合には、Ｓｉ３Ｎ４膜とＳｉＯ２膜はともにエッチングされる。しかしながら、Ｃｌ２ガスを添加するとＳｉＯ２膜はエッチングされ難くなり、さらに、ＮＦ３ガスに対するＣｌ２ガスの混合比を大きくしていくと、Ｓｉ３Ｎ４膜とＳｉＯ２膜とのエッチング選択比は無限に大きくなる。したがって、ＮＦ３ガスに対して所定量以上のＣｌ２ガスを混合することにより、ＳｉＯ２膜を実質的にエッチングせずにＳｉ３Ｎ４膜のみをエッチングすることが可能となる。例えば、ＮＦ３ガスの流量を３０ｓｃｃｍとした場合、Ｃｌ２ガスを６０ｓｃｃｍ以上の流量で添加すると、ＳｉＯ２膜を実質的にエッチングせずにＳｉ３Ｎ４膜をエッチングすることができる。このことは、Ｓｉ３Ｎ４膜の上にＳｉＯ２膜を形成し、ＳｉＯ２膜をマスクとしてＳｉ３Ｎ４膜をエッチングする場合において、ＳｉＯ２膜の膜厚を非常に薄くすることができることを意味している。したがって、上記構成において、レジストパターンをマスクとしてＳｉＯ２膜をエッチングする場合には、ＳｉＯ２膜の膜厚を薄くすることができるのでレジストパターンの膜厚も薄くすることが可能となる。
【００３３】
以上より、本発明者は、第１のハードマスクとしてＳｉ３Ｎ４膜を用い、第２のハードマスクとしてＳｉＯ２膜を用いることによって、薄いレジストパターンであっても微細なゲート電極パターンを形成することができると考え、本発明に至った。すなわち、ゲート電極材料の上にＳｉ３Ｎ４膜、ＳｉＯ２膜を順に形成し、レジストパターンを用いてＳｉＯ２膜をパターニングする。ここで、レジストパターンおよびＳｉＯ２膜の膜厚は所望の薄い膜厚とすることができる。例えば、レジストパターンの膜厚を１００ｎｍ以上１５０ｎｍ以下とすることができ、ＳｉＯ２膜の膜厚を５ｎｍ以上５０ｎｍ以下とすることができる。次に、パターニングされたＳｉＯ２膜をマスクとしてＳｉ３Ｎ４膜をエッチングする。この際、図１に示すようなドライエッチング装置を用い、ＮＦ３ガスに所定量以上のＣｌ２ガスを混合したガスをエッチングガスとして導入する。そして、中性の反応種を用いて化学的エッチングを行うと、ＳｉＯ２膜を実質的にエッチングすることなしにＳｉ３Ｎ４膜をエッチングすることができる。得られたＳｉ３Ｎ４膜のパターンをマスクとしてゲート電極材料をエッチングすることにより、微細なパターンのゲート電極を形成することが可能となる。
【００３４】
以下、本発明の実施の形態について、図３〜図１１を参照しながらさらに詳細に説明する。尚、本実施の形態においては、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板を被加工基板として用い、ゲート電極材料をエッチングしてゲート電極パターンを形成する例について述べる。
【００３５】
図３〜図１１は、本発明にかかるパターン形成方法の一例を示したものである。尚、これらの図に示す半導体装置はＣＭＯＳ構造を有している。
【００３６】
まず、図３に示すように、半導体基板としてのシリコン基板１１表面の所定領域に、素子分離領域１２を形成してＮＭＯＳ領域とＰＭＯＳ領域とに区画する。その後、ＰＭＯＳ領域にＮウェル１３を、ＮＭＯＳ領域にＰウェル１４をそれぞれ形成する。
【００３７】
次に、シリコン基板１１の上にゲート絶縁膜１５を形成する（図４）。本実施の形態においては、ゲート絶縁膜５を構成する材料の種類および膜厚に特に制限はない。任意の材料を選択して適当な膜厚を有するゲート絶縁膜５を形成することができる。
【００３８】
例えば、熱酸化法によって、膜厚１．５ｎｍ程度のシリコン酸化膜を形成することができる。また、ゲート絶縁膜１５としては、８５０℃程度の温度の酸化性ガス雰囲気中でシリコン基板１１の表面を酸化して膜厚２．０ｎｍ程度のＳｉＯ２（酸化シリコン）膜を形成した後、ＮＯ（一酸化窒素）ガス雰囲気中でこのＳｉＯ２膜の表面を窒化することによって得られた膜を用いることもできる。さらに、Ａｌ２Ｏ３（アルミナ）、ＨｆＯ２（酸化ハフニウム）若しくはＺｒＯ２（酸化ジルコニウム）またはこれらの混合物を３．０ｎｍ〜５．０ｎｍ程度の膜厚で成膜したものをゲート絶縁膜１５として用いてもよい。
【００３９】
次に、Ｎウェル１３およびＰウェル１４に、それぞれ閾値電圧調整用の不純物を注入する。その後、ゲート絶縁膜１５の上に、ゲート電極材料としての多結晶シリコン膜１６を形成する（図４）。
【００４０】
多結晶シリコン膜１６の形成は、例えば、ＳｉＨ４（シラン）またはＳｉＤ４などを原料とするＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって行うことができる。また、多結晶シリコン膜１６の膜厚は、例えば１５０ｎｍ程度とすることができる。
【００４１】
多結晶シリコン膜１６を形成した後は、多結晶シリコン膜１６にＰ（リン）などの不純物をイオン注入する。
【００４２】
尚、本実施の形態においては、多結晶シリコン膜１６の上に金属膜を形成し、熱処理を行うことによって多結晶シリコン膜１６の上部を金属シリサイド層としてもよい。例えば、多結晶シリコン膜１６の上にＭｏ（モリブデン）膜を形成し、熱処理を行うことによって多結晶シリコン膜１６の上部をＭｏＳｉ２（モリブデンシリサイド）層としてもよい。この場合、ゲート電極は、多結晶シリコン膜とＭｏＳｉ２層との積層構造を有することになる。
【００４３】
次に、多結晶シリコン膜１６の上に、第１のハードマスク材料としてのＳｉ３Ｎ４膜１７を形成する（図５）。Ｓｉ３Ｎ４膜１７は、例えばＣＶＤ法によって形成することができる。尚、第１のハードマスク材料として、Ｓｉ３Ｎ４膜の代わりにＳｉＯＮ（酸窒化シリコン）膜を用いてもよい。
【００４４】
Ｓｉ３Ｎ４膜１７の膜厚は、多結晶シリコン膜１６およびゲート絶縁膜１５をエッチングするのに十分な膜厚を有していればよく、具体的には多結晶シリコン膜１６の膜厚およびゲート絶縁膜１５の膜厚との関係で適宜決定される。例えば、Ｓｉ３Ｎ４膜１７の膜厚を８０ｎｍ程度とすることができる。
【００４５】
Ｓｉ３Ｎ４膜１７を形成した後は、この上に、第２のハードマスク材料としてのＳｉＯ２膜１８をＳｉ３Ｎ４膜１７よりも薄い膜厚で形成する（図５）。ＳｉＯ２膜１８は、例えばＣＶＤ法によって形成することができる。
【００４６】
ＳｉＯ２膜１８の膜厚は、Ｓｉ３Ｎ４膜１７をエッチングするのに十分な膜厚を有していればよく、具体的にはＳｉ３Ｎ４膜１７の膜厚との関係で適宜決定される。ここで、本実施の形態においては、（後述するように）第２のハードマスクとしてのＳｉＯ２膜パターンを殆どエッチングせずにＳｉ３Ｎ４膜１７をエッチングすることができるので、ＳｉＯ２膜１８の膜厚は非常に薄いものとすることが可能である。例えば、ＳｉＯ２膜１８の膜厚を１０ｎｍ程度とすることができる。尚、第２のハードマスク材料として機能するものであればＳｉＯ２膜以外の他の膜を用いてもよく、その場合、第２のハードマスク材料の膜厚は５ｎｍ以上５０ｎｍ以下とすることができる。
【００４７】
ＳｉＯ２膜１８を形成した後は、この上に反射防止膜１９を形成する（図６）。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜１９としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本実施の形態においては、反射防止膜１９はなくてもよい。
【００４８】
次に、反射防止膜１９の上にレジスト膜２０を形成する（図６）。
【００４９】
レジスト膜２０の膜厚は、ＳｉＯ２膜１８にゲート電極パターンを転写するのに十分な厚さを有していればよく、露光光の透過率と、レジストパターンの傾きや倒れを防ぐのに必要なアスペクト比とを考慮してできるだけ薄く形成することが好ましい。ここで、本実施の形態においては、ＳｉＯ２膜１８の膜厚を非常に薄いものとすることができるので、これに対応してレジスト膜２０の膜厚も薄くすることが可能である。例えば、レジスト膜２０の膜厚を１００ｎｍ以上１５０ｎｍ以下の範囲で形成することができる。尚、具体的なレジスト膜２０の膜厚は、露光光の種類およびゲート電極パターンの線幅に応じて適宜決定されることが好ましい。
【００５０】
次に、レジスト膜２０に所定のマスクを介して露光光を照射する。露光光としては、Ｆ２エキシマレーザ光の他に、波長２４８ｎｍのＫｒＦエキシマレーザ光、波長１９３ｎｍのＡｒＦエキシマレーザ光、波長１３ｎｍのＥＵＶ光または電子線などを用いてもよい。露光光の照射によって、レジスト膜２０にゲート電極パターンに対応したレジストパターン潜像が形成される。その後、レジスト膜２０に現像処理を施すことによって、図７に示すようにレジストパターン２１を形成することができる。
【００５１】
例えば、ＳｉＯ２膜１８の上に、膜厚３０ｎｍ程度の反射防止膜１９を形成する。その後、反射防止膜１９の上に、膜厚１２０ｎｍ程度のレジスト膜２０を形成する。レジスト膜２０としては、例えば、フッ素樹脂をベースポリマーとするＦ２エキシマレーザ対応レジストを用いることができる。そして、Ｆ２エキシマレーザを露光光としてレジスト膜を露光した後、線幅６５ｎｍ程度のレジストパターン２１を形成することができる。
【００５２】
次に、レジストパターン２１をマスクとして、反射防止膜１９およびＳｉＯ２膜１８をエッチングする。これにより、反射防止膜パターン２２と、第２のハードマスクとしてのＳｉＯ２膜パターン２３が形成される（図８）。
【００５３】
例えば、ＣＦ４（四フッ化炭素）、Ｏ２（酸素）およびＡｒ（アルゴン）からなる混合ガスをエッチングガスとしたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって、反射防止膜１９およびＳｉＯ２膜１８をドライエッチングすることができる。
【００５４】
また、反射防止膜１９およびＳｉＯ２膜１８をドライエッチングする際には、等方的に（すなわち、シリコン基板１１に対して垂直方向だけでなく水平方向にも）エッチングを行うことによって、これらの膜をトリミングしてもよい。これにより、反射防止膜パターン２２およびＳｉＯ２膜パターン２３を、レジストパターン２１の線幅よりも縮小された線幅に形成することができる。すなわち、トリミング処理を行うことによって、第２のハードマスクを露光解像度よりも微細な線幅のパターンとすることが可能になる。例えば、線幅６５ｎｍ程度のレジストパターン２１に対して、第２のハードマスクを線幅５０ｎｍ程度にすることができる。
【００５５】
尚、上記のトリミング処理に代えて、レジストパターン２１に対してトリミングを行ってもよい。具体的には、レジストパターン２１をＯ２ガスなどによりアッシングすることによってトリミングする。得られたレジストパターン２１′（図示せず）をマスクとして、反射防止膜１９およびＳｉＯ２膜１８をドライエッチングすることによっても、露光解像度よりも微細な線幅を有する第２のハードマスクを形成することができる。
【００５６】
次に、不要となったレジストパターン２１および反射防止膜パターン２２をＯ２ガスを用いたアッシングなどによって除去した後、ＳｉＯ２膜パターン２３をマスクとしてＳｉ３Ｎ４膜１７のエッチングを行う。
【００５７】
本実施の形態においては、第２のハードマスク材料が実質的にエッチングされない条件で第２のハードマスクをマスクとしてハードマスク材料をエッチングし、第１のハードマスクを形成することを特徴とする。すなわち、ＳｉＯ２膜パターン２３が実質的にエッチングされない条件でＳｉ３Ｎ４膜１７のエッチングを行う。
【００５８】
具体的には、ＮＦ３ガスとＣｌ２ガスとの混合ガスをプラズマ化し、発生した中性の反応種によってＳｉ３Ｎ４膜１７をエッチングすることが好ましい。これにより、ＳｉＯ２膜パターン２３を実質的にエッチングすることなく、第１のハードマスクとしてのＳｉ３Ｎ４膜パターン２４を形成することができる（図９）。ここで、ＮＦ３ガスに対するＣｌ２ガスの混合比が大きくなるほど、Ｓｉ３Ｎ４膜とＳｉＯ２膜とのエッチング選択比は大きくなる。したがって、プラズマエッチングできる範囲であれば、ＮＦ３ガスに対してＣｌ２ガスをできるだけ多く混合することが好ましい。但し、最適となる混合比はドライエッチング装置の環境によっても変化するので、使用する装置に応じて適宜決定することがより好ましい。
【００５９】
例えば、図１のドライエッチング装置を用いてＳｉ３Ｎ４膜１７をエッチングすることができる。すなわち、図１において、試料処理室３の試料台４の上に、レジストパターン２１および反射防止膜パターン２２の除去工程までを終えた基板を載置する。この際、Ｓｉ３Ｎ４膜１７が形成された面がプラズマ放電室１の側を向くようにする。
【００６０】
次に、プラズマ放電室１に、ＮＦ３ガスにＣｌ２ガスを混合したガスをエッチングガスＧとして導入する。コイル２に高周波（例えば、周波数１３．５６ＭＨｚ）を印加すると、エッチングガスのプラズマ化が起こり、プラズマ７が発生する。そして、試料処理室３に設けた排気口６から高速で排気を行うと、プラズマ放電室１と試料処理室３との間に圧力差が生じる。これにより、ラジカルや分子等の中性の反応種がプラズマ放電室１から試料処理室３に移動して、Ｓｉ３Ｎ４膜２４を化学的にエッチングする。この場合、ＮＦ３ガスに混合するＣｌ２ガスの量を調整することによって、ＳｉＯ２膜パターン２３を実質的にエッチングすることなしにＳｉ３Ｎ４膜１７を選択的にエッチングすることが可能となる。
【００６１】
Ｓｉ３Ｎ４膜パターン２４を形成した後は、ＳｉＯ２膜パターン２３およびＳｉ３Ｎ４膜パターン２４をマスクとして多結晶シリコン膜１６のエッチングを行う。例えば、Ｃｌ２ガスをベースとするエッチングガスを用いて、ＲＩＥ法によりドライエッチングを行うことができる。
【００６２】
本実施の形態においては、ＳｉＯ２膜パターン２３の膜厚は非常に薄いものとしているので、多結晶シリコン膜１６のエッチング工程の途中でＳｉＯ２膜パターン２３は消失する。したがって、最初はＳｉＯ２膜パターン２３をマスクとしてエッチングを行い、ＳｉＯ２膜パターン２３が消失した後はＳｉ３Ｎ４膜パターン２４をマスクとしてエッチングを行う。これにより、ゲート電極としての多結晶シリコン膜パターン２５を形成することができる（図１０）。次に、Ｓｉ３Ｎ４膜パターン２４をマスクとしてゲート絶縁膜１５のエッチングを行う。
【００６３】
以上の工程によって、図１１に示すゲート電極パターンを得ることができる。
【００６４】
このように、本実施の形態においては、第２のハードマスクをマスクとする第１のハードマスク材料のエッチングを、第１のハードマスク材料に対して第２のハードマスク材料のエッチング速度が非常に小さくなる条件で行う。これにより、第２のハードマスクの膜厚を薄くすることができるので、第２のハードマスク形成の際のマスクとなるレジストパターンの膜厚も薄くすることができる。換言すると、本実施の形態によれば、膜厚の薄いレジストパターンを用いて、微細なゲート電極パターンをハードマスクに転写することが可能となる。したがって、このハードマスクをマスクとしてエッチングを行うことにより、微細なゲート電極パターンを形成することが可能となる。
【００６５】
また、本実施の形態によれば、レジストパターンの膜厚を薄くすることができるので、短波長の露光光に対するレジスト材料の透過率が高くない場合であっても、レジストパターンの底部まで露光光を到達させることが可能となる。
【００６６】
さらに、本実施の形態によれば、レジストパターンの膜厚を薄くすることができるので、レジストパターンの線幅が微細であってもアスペクト比が大きくなるのを抑制して、レジストパターンの傾きや倒れが生じるのを防ぐことができる。
【００６７】
尚、本実施の形態においては、レジストパターンを用いてゲート電極を形成する例について述べたが、本発明はこれに限られるものではない。例えば、レジストパターンを用いたコンタクトホールの形成や層間絶縁膜の加工などにも本発明を適用することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本実施の形態で使用されるドライエッチング装置の断面図の一例である。
【図２】塩素ガスの流量に対するＳｉ３Ｎ４膜とＳｉＯ２膜とのエッチング速度の比の変化を示す図である。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１２】従来の半導体装置の製造工程を示す断面図である。
【図１３】従来の半導体装置の製造工程を示す断面図である。
【図１４】従来の半導体装置の製造工程を示す断面図である。
【図１５】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６９】
１  プラズマ放電室
２  コイル
３  試料処理室
４  試料台
５  試料
６  排気口
７  プラズマ発生領域
１１，３３  シリコン基板
１２，３０  素子分離領域
１３，３１  Ｎウェル
１４，３２  Ｐウェル
１５  ゲート絶縁膜
１６，３５  多結晶シリコン膜
１７  Ｓｉ３Ｎ４膜
１８，３４，３６  ＳｉＯ２膜
１９，３７  反射防止膜
２０  レジスト膜
２１，３８  レジストパターン
２２，３９  反射防止膜パターン
２３  ＳｉＯ２膜パターン
２４  Ｓｉ３Ｎ４膜パターン
２５  多結晶シリコン膜パターン
４０  ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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