(57)【要約】      （修正有）【課題】半導体回路チップの温度依存性を小さくする。【解決手段】単体のＭＯＳＦＥＴにおいて、ＺＴＣポイントは、温度に応じた閾値電圧の変化によって誘起されるドレイン電流の変化と、温度に応じた移動度の変化によるドレイン電流の変化との合成で決定される。一方、多くの回路から構成されるチップは、ＭＯＳＦＥＴの主たる動作領域が異なる回路を含んでいる。ＣＭＯＳ回路において、ＭＯＳＦＥＴは飽和領域で動作する。一方、センス・アンプやバンドギャップ回路のように、アナログ動作を行う回路において、ＭＯＳＦＥＴは線形領域で動作する。チップ設計における温度依存性の制御において、ＭＯＳＦＥＴの動作領域によって、動作領域の異なるＭＯＳＦＥＴ毎に、独立に異なるモデルによる設計を行う。【選択図】  図１
2005210099.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路装置の設計方法であって、
前記半導体回路装置に含まれるＭＯＳＦＥＴであって、主たる動作領域が線形領域において動作するＭＯＳＦＥＴを決定するステップと、
前記半導体回路装置に含まれるＭＯＳＦＥＴであって、主たる動作領域が飽和領域において動作するＭＯＳＦＥＴを決定するステップと、
前記線形領域において動作するＭＯＳＦＥＴの温度依存性を制御するために、前記線形領域において動作するＭＯＳＦＥＴの閾値電圧を、第１のルールに従って決定するステップと、
前記飽和領域において動作するＭＯＳＦＥＴの温度依存性を制御するために、前記飽和領域において動作するＭＯＳＦＥＴの閾値電圧を、前記第１のルールとは異なる第２のルールに従って決定するステップと、
を有する半導体回路装置の設計方法。
【請求項２】
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴとは、それぞれのドレイン電流の温度依存性が最も小さくなるように閾値電圧が決定される、請求項１に記載の半導体回路装置の設計方法。
【請求項３】
前記線形領域において動作するＭＯＳＦＥＴの閾値は、
【数１】
2005210099.tif 000019
Ｖｇｓ：ゲート電圧、ＶＴ：閾値電圧、Ｔ０：選択温度、ａ：デバイス構造に従う係数、Ｖｄｓ：ドレイン電圧、Ｎ：閾値電圧の温度依存係数の絶対値、Ｍ：移動度μの温度依存性を示す指数項の係数、
に基づいて決定される、請求項２に記載の半導体回路装置の設計方法。
【請求項４】
前記飽和領域において動作するＭＯＳＦＥＴの閾値は、
【数２】
2005210099.tif 000020
ＶＴ：閾値電圧、Ｔ０：選択温度、α：ドレイン電流のゲート電圧依存性を示す指数項の係数、Ｎ：閾値電圧の温度依存係数の絶対値、Ｍ：移動度の温度依存性を示す指数項の係数、（各項のｐ及びｎは、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴの項であることを意味する）、
に基づいて決定される、請求項３に記載の半導体回路装置の設計方法。
【請求項５】
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴのそれぞれの閾値電圧は、ゲート長に従って調整される、請求項２に記載の半導体回路装置の設計方法。
【請求項６】
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴの閾値電圧は、チャネル基板不純物分布の不均一性を設定することによって調整される、請求項１に記載の半導体回路装置の設計方法。
【請求項７】
前記半導体回路装置は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを含み、
前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの絶対値での閾値電圧の高い方の上限値は、処理速度に関する動作特性の条件によって規定され、
前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの絶対値での閾値電圧の低い方の下限値は、消費電力の条件によって規定される、
請求項１に記載の半導体回路装置の設計方法。
【請求項８】
複数の機能回路ブロックを有する半導体回路装置の設計方法であって、
第１の機能回路ブロックについて、前記第１の機能回路ブロックの所定動作特性の温度依存係数が所定値を有するように、ＭＯＳＦＥＴの閾値電圧を設定するステップと、
第２の機能回路ブロックについて、前記第１の機能回路ブロックとは別に、前記第２の機能回路ブロックの所定動作特性の温度依存係数が所定値を有するように、ＭＯＳＦＥＴの閾値電圧を設定するステップと、
を有する半導体回路装置の設計方法。
【請求項９】
複数の機能回路ブロックを含む半導体回路装置の設計方法であって、
前記複数の機能回路ブロックの一部の機能回路ブロックが、所定動作特性について正の温度依存係数を有するように設計し、
前記複数の機能回路ブロックの他の機能回路ブロックが、所定動作特性について負の温度依存係数を有するように設計し、
前記複数の機能ブロック全体として実質的に所定動作特性の温度依存性がゼロとなるように、前記複数の機能回路ブロックを設計する、
半導体回路装置の設計方法。
【請求項１０】
前記複数の機能ブロック全体として実質的に所定動作特性の温度依存性がゼロとなるように、前記複数の機能回路ブロックのＭＯＳＦＥＴの閾値電圧を設定する、請求項９に記載の半導体回路装置の設計方法。
【請求項１１】
ＭＯＳＦＥＴのゲート電圧とドレイン電圧が同一である半導体回路の設計方法であって、
（ａ）所定の閾値電圧の条件においてドレイン電圧／ゲート電圧を変化させ、前記ＭＯＳＦＥＴのドレイン電流の温度依存性を測定し、ドレイン電流の温度依存係数が実質的に０であるドレイン電圧／ゲート電圧を決定するステップと、
（ｂ）前記閾値電圧を変更して、前記ステップ（ａ）を繰り返すステップと、
（ｃ）前記ステップ（ａ）及び（ｂ）において各閾値電圧について決定されたドレイン電圧／ゲート電圧と予め定められたドレイン電圧／ゲート電圧とに基づき、前記ＭＯＳＦＥＴの閾値電圧を決定するステップと、
を有する半導体回路の設計方法。
【請求項１２】
ＭＯＳＦＥＴのゲート電圧とドレイン電圧が一定である半導体回路の設計方法であって、
（ａ）所定の閾値電圧の条件において、ＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を変化させることによって、前記ＭＯＳＦＥＴのドレイン電流の温度依存係数が実質的に０である条件を決定するステップと、
（ｂ）前記閾値電圧を変更して、前記ステップ（ａ）を繰り返すステップと、
（ｃ）前記ステップ（ａ）及び（ｂ）において各閾値電圧について決定されたドレイン電圧及び／またはゲート電圧と予め定められたドレイン電圧及び／またはゲート電圧とに基づき、前記ＭＯＳＦＥＴの閾値電圧を決定するステップと、
を有する半導体回路の設計方法。
【請求項１３】
ＭＯＳＦＥＴのゲート電圧とドレイン電圧が一定である半導体回路の設計方法であって、
（ａ）ＭＯＳＦＥＴの閾値電圧を決定するステップと、
（ｂ）前記閾値電圧の条件においてＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を変化させることによって、前記ＭＯＳＦＥＴのドレイン電流の温度依存係数が実質的に０であるドレイン及びゲート電圧の組を決定するステップと、
（ｃ）前記ＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を、前記ステップ（ｂ）において決定された組と一致するように、前記ＭＯＳＦＥＴのゲート・サイズを決定するステップと、
を有する半導体回路の設計方法。
【請求項１４】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを含む半導体回路装置の設計方法であって、
（ａ）ＮＭＯＳＦＥＴが所定の閾値を有する条件において、ＰＭＯＳＦＥＴの異なる複数の閾値のそれぞれについて、前記半導体集積回路装置の所定の動作特性の温度依存性を測定するステップと、
（ｂ）ＰＭＯＳＦＥＴが所定の閾値を有する条件において、ＮＭＯＳＦＥＴの異なる複数の閾値のそれぞれについて、前記半導体集積回路装置の所定の動作特性の温度依存性を測定するステップと、
（ｃ）前記ステップ（ａ）及び（ｂ）の結果に基づいて、所定の動作特性の温度依存性が所定値範囲内であるように前記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値を決定するステップと、
を有する半導体回路装置の設計方法。
【請求項１５】
前記ステップ（ａ）は、ＮＭＯＳＦＥＴの異なる複数の閾値について行われる、請求項１４に記載の半導体回路装置の設計方法。
【請求項１６】
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを含む半導体回路装置の設計方法であって、
所定の動作特性の温度依存係数が予め定められた値となるように、ＮＭＯＳＦＥＴの閾値電圧を決定するステップと、
前記所定の動作特性の温度依存係数が予め定められた値となるように、ＰＭＯＳＦＥＴの閾値電圧を決定するステップと含み、
前記ＮＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴの内の絶対値での閾値電圧が高い方を決定するステップにおいて、前記閾値電圧の上限値は、処理速度に関する動作特性の条件によって規定され、
前記ＮＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴの内の絶対値での閾値電圧が低い方を決定するステップにおいて、前記閾値電圧の下限値は、消費電力の条件によって規定される、
半導体回路装置の設計方法。
【請求項１７】
半導体回路装置の設計方法であって、
（ａ）ＭＯＳＦＥＴのドレイン電流及び閾値電圧の温度依存性を測定するステップと、
（ｂ）前記ステップ（ａ）における測定結果に基づいて、回路シミュレータによって、前記ＭＯＳＦＥＴの所定閾値電圧における、前記半導体回路装置の所定特性の温度依存性を計算するステップと、
（ｃ）前記ステップ（ｂ）を、異なる閾値電圧において繰り返すステップと、
（ｄ）前記ステップ（ｂ）及び（ｃ）において計算された前記所定特性の温度依存性に基づいて、前記所定特性が予め定めされた温度依存係数を有するように、閾値電圧を決定するステップと、
を有する、半導体回路装置の設計方法。
【請求項１８】
前記ステップ（ｄ）の後に、前記所定特性が予め定められた値となるように、前記ＭＯＳＦＥＴのゲート・サイズを決定するステップをさらに有する、請求項１７に記載の半導体回路装置の設計方法。
【請求項１９】
前記請求項１から１８に記載の設計方法のいずれか一つによって設計された半導体回路装置。
【請求項２０】
複数の機能回路ブロックと、
前記複数の機能回路ブロックの内の少なくとも一つの所定動作特性の温度依存性係数を予め定められた値になるように調整する調整回路と、
を有する半導体回路装置。
【請求項２１】
前記複数の機能回路ブロックの内の少なくとも一つは、前記機能回路ブロックの機能に寄与する常用回路部を備え、
前記調整回路は、前記機能回路ブロックの所定動作特性の温度依存性係数が予め定められた値になるように前記常用回路部へ選択的に接続される予備回路を含む、
請求項２０に記載の半導体回路装置。
【請求項２２】
前記予備回路は、前記温度依存性係数が実質的に０となるように前記常用回路部へ接続される、請求項２１に記載の半導体回路装置。
【請求項２３】
前記調整回路は、前記少なくとも一つの機能回路ブロックの所定動作特性の温度依存係数が予め定められた値になるように、その機能回路ブロックに含まれるＭＯＳＦＥＴの閾値電圧を制御する、請求項２０に記載の半導体回路装置。
【請求項２４】
前記調整回路は、前記温度依存性係数が実質的に０となるように前記閾値電圧を制御する、請求項２３に記載の半導体回路装置。
【請求項２５】
前記調整回路は、外部から供給される外部電圧から、前記複数の機能回路ブロックの第１の機能回路ブロックに供給する内部電圧を生成し、前記第１の機能回路ブロックの所定の動作特性が予め定めされた温度依存係数になるように、前記第１の機能回路ブロックへ供給する内部電圧を制御する、請求項２０に記載の半導体回路装置。
【請求項２６】
前記調整回路は、前記第１の機能回路ブロックに供給する内部電圧とは異なる内部電圧を、第２の機能回路ブロックに供給し、前記第２の機能回路ブロックの所定の動作特性が予め定めされた温度依存係数になるように、前記第２の機能回路ブロックへ供給する内部電圧を制御する、請求項２５に記載の半導体回路装置。
【請求項２７】
前記調整回路は、前記第１の機能回路ブロックの所定の動作特性の温度依存係数が実質的に０となるように、前記第１の機能回路ブロックへ供給する内部電圧を制御する、請求項２５に記載の半導体回路装置。
【請求項２８】
前記調整回路は温度を検知する温度検知部を備え、前記温度検知部に検知された温度に基づいて、生成する内部電圧を制御する、請求項２５に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路装置の設計方法及び半導体回路装置に関し、特に、所定特性の温度依存性を効果的に制御する半導体回路装置の設計方法及び半導体回路装置に関する。
【背景技術】
【０００２】
半導体集積回路において、その温度特性は重要な設計要素の一つである。半導体回路において、所定特性が温度に依存しない回路が知られている。例えば、ＣＭＯＳにおいて温度に依存しない基準電圧源が必要な場合、バンド・ギャップ・リファレンス回路と呼ばれる回路が利用される。バイアス電流を一定に保つ場合のｐｎ接合の電位は絶対温度に対して負の線形依存性をもち、異なる電流密度でバイアスされた２つのｐｎ接合の電位差は絶対温度に対し比例であることを利用することにより、バンド・ギャップ・リファレンス回路は温度無依存の基準電位を得ることができる。
【０００３】
上記のような回路の他に、ＭＯＳＦＥＴにおけるＺＴＣ（Zero Temperature Coefficient）を利用して、温度に依存しない回路を設計することが知られている。ＭＯＳＦＥＴにおいて、特定のバイアス条件において、ドレイン電流が温度に依存しない現象が知られている。このバイアス点は、一般にＺＴＣバイアス点と呼ばれている。例えば、このＺＴＣを利用することによって、インバータ回路の遅延時間の温度依存性をなくすように設計する方法（非特許文献１を参照）、あるいは、定電圧発生回路においてＺＴＣ効果を応用すること（非特許文献２を参照）などが提案されている。
【０００４】
実際の製品の温度特性を調べた例として、非特許文献３には、ＣＰＵとＳＲＡＭの動作速度が温度依存性を示さない電源電圧が存在し、この電源電圧はＣＰＵではＮＭＯＳＦＥＴのＺＴＣ点となる電圧（ドレイン電圧＝ゲート電圧でのＺＴＣ）に一致し、同様にＳＲＡＭではＰＭＯＳＦＥＴのＺＴＣ点に一致することが示されている。非特許文献４には、アナログ回路とデジタル回路のＺＴＣについて解析式を示している。デジタル回路については非特許文献３を参照して論じている。また、ＭＯＳＦＥＴのＺＴＣバイアス点は、ＭＯＳＦＥＴのゲート長依存性を持つことや、インバータ回路のＺＴＣ条件の実測結果が非特許文献５に開示されている。
【０００５】
【非特許文献１】IEEE Tran. Circuits and Systems pp415-417, 1998    A. Bellaour et al. 'Supply Voltage Scaling for Temperature Insesitive CMOS Circuit Operation '
【非特許文献２】IEEE Transactions Circuits and Systems-1:Fundamental Theory and Application, vol.48 pp876-884, 2001    I.M. Filanovsky et al. 'Mutual Compensation of Mobility and Threshold Voltage Temperature Effects with Application in CMOS Circuits'
【非特許文献３】1995 International Electron Devices Meeting TECHNICAL DIGEST pp71-74    C. Park et. al. 'Reversal of Temperature Dependence of Integrated Circuits Operating at Very Low Voltages'
【非特許文献４】Circuit and System, 2002, MWCAS-2002, The 2002 45th Midwest     Symposium on, Vol.1 Aug 4-7, pp271-274, 2002    I.M. Filanovsky et al. 'Zeroing ON a Zero-Temperature Coefficient Point'
【非特許文献５】Design Automation Conference, 2003, Proceedings of the ASP-DAC 2003, Asia and South Pacific, 21-24 Jan. ,pp179-183, 2003    K. Hisamitsu et. al. 'Temperature-Independence-Point Properties for 0.1 um-Scale Pocket-Implant Technologies and the Impact on Circuit Design'
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、ＭＯＳＦＥＴ単体について、あるいは特定回路においてＺＴＣを利用することによって、温度依存係数を実質的にゼロにすることが知られている。また、製品の動作速度の温度依存性が無くなる電源電圧が存在することが知られている。しかし、チップ・レベルでの温度依存性の制御については、設計段階から製品の完成まで具体的な検討がなされていない。異なる種類の多くの回路によって構成されるチップ・レベルでの温度依存性の設計において、上記従来技術に示された一部の要素のみに限定されたＺＴＣの利用によって、必要な回路特性を有する半導体回路装置の設計を行うことはできない。
【０００７】
特に、温度依存係数が正負異なる機能回路の信号を複数取り込む回路は、動作マージンの見積もりが難しいことや、出力の温度依存性がどうのようになるかの予測も困難である。同様のことが、一つのシステム・ボード上でもいえる。例えば、高速動作するシステムにおいて、温度特性がスペックを満足しないことが起こりやすくなる。従来の技術において、このような問題に対応することはできない。
【０００８】
本発明は、上記記載を背景としてなされたものであって、半導体回路装置あるいはその設計において、温度依存係数を効果的に制御することを一つの目的とする。本発明の他の目的は、機能回路単位やチップ一つ全体における温度依存性を小さくすることである。本発明の他の目的は、回路設計にしたがって、温度依存係数の正負やその値を効果的に制御することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、半導体回路装置の設計方法であって、前記半導体回路装置に含まれるＭＯＳＦＥＴであって、主たる動作領域が線形領域において動作するＭＯＳＦＥＴを決定するステップと、前記半導体回路装置に含まれるＭＯＳＦＥＴであって、主たる動作領域が飽和領域において動作するＭＯＳＦＥＴを決定するステップと、前記線形領域において動作するＭＯＳＦＥＴの温度依存性を制御するために、前記線形領域において動作するＭＯＳＦＥＴの閾値電圧を、第１のルールに従って決定するステップと、前記飽和領域において動作するＭＯＳＦＥＴの温度依存性を制御するために、前記飽和領域において動作するＭＯＳＦＥＴの閾値電圧を、前記第１のルールとは異なる第２のルールに従って決定するステップと、を有する。
【００１０】
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴとは、それぞれのドレイン電流の温度依存性が最も小さくなるように閾値電圧が決定されることができる。
【００１１】
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴのそれぞれの閾値電圧は、ゲート長に従って調整されることが好ましい。
前記線形領域において動作するＭＯＳＦＥＴと前記飽和領域において動作するＭＯＳＦＥＴの閾値電圧は、チャネル基板不純物分布の不均一性を設定することによって調整されることができる。
【００１２】
前記半導体回路装置は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを含み、前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの絶対値での閾値電圧の高い方の上限値は、処理速度に関する動作特性の条件によって規定され、前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの絶対値での閾値電圧の低い方の下限値は、消費電力の条件によって規定される。
【００１３】
本発明の他の態様は、複数の機能回路ブロックを有する半導体回路装置の設計方法であって、第１の機能回路ブロックについて、前記第１の機能回路ブロックの所定動作特性の温度依存係数が所定値を有するように、ＭＯＳＦＥＴの閾値電圧を設定するステップと、第２の機能回路ブロックについて、前記第１の機能回路ブロックとは独立に、前記第２の機能回路ブロックの所定動作特性の温度依存係数が所定値を有するように、ＭＯＳＦＥＴの閾値電圧を設定するステップとを有する。
【００１４】
本発明の他の態様は、複数の機能回路ブロックを含む半導体回路装置の設計方法であって、前記複数の機能回路ブロックの一部の機能回路ブロックが、所定動作特性について正の温度依存係数を有するように設計し、前記複数の機能回路ブロックの他の機能回路ブロックが、所定動作特性について負の温度依存係数を有するように設計し、前記複数の機能ブロック全体として実質的に所定動作特性の温度依存性がゼロとなるように、前記複数の機能回路ブロックを設計する。さらに、前記複数の機能ブロック全体として実質的に所定動作特性の温度依存性がゼロとなるように、前記複数の機能回路ブロックのＭＯＳＦＥＴの閾値電圧を設定する。
【００１５】
本発明の他の態様は、ＭＯＳＦＥＴのゲート電圧とドレイン電圧が同一である半導体回路の設計方法であって、（ａ）所定の閾値電圧の条件においてドレイン電圧／ゲート電圧を変化させ、前記ＭＯＳＦＥＴのドレイン電流の温度依存性を測定し、ドレイン電流の温度依存係数が実質的に０であるドレイン電圧／ゲート電圧を決定するステップと、（ｂ）前記閾値電圧を変更して、前記ステップ（ａ）を繰り返すステップと、（ｃ）前記ステップ（ａ）及び（ｂ）において各閾値電圧について決定されたドレイン電圧／ゲート電圧と予め定められたドレイン電圧／ゲート電圧に基づき、前記ＭＯＳＦＥＴの閾値電圧を決定するステップと、を有する。
【００１６】
本発明の他の態様は、  ＭＯＳＦＥＴのゲート電圧とドレイン電圧が一定である半導体回路の設計方法であって、（ａ）所定の閾値電圧の条件において、ＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を変化させることによって、前記ＭＯＳＦＥＴのドレイン電流の温度依存係数が実質的に０である条件を決定するステップと、（ｂ）前記閾値電圧を変更して、前記ステップ（ａ）を繰り返すステップと、（ｃ）前記ステップ（ａ）及び（ｂ）において各閾値電圧について決定されたドレイン電圧及び／またはゲート電圧と予め定められたドレイン電圧及び／またはゲート電圧に基づき、前記ＭＯＳＦＥＴの閾値電圧を決定するステップを有する。
【００１７】
本発明の他の態様は、ＭＯＳＦＥＴのゲート電圧とドレイン電圧が一定である半導体回路の設計方法であって、（ａ）ＭＯＳＦＥＴの閾値電圧を決定するステップと、（ｂ）前記閾値電圧の条件においてＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を変化させることによって、前記ＭＯＳＦＥＴのドレイン電流の温度依存係数が実質的に０であるドレイン及びゲート電圧の組を決定するステップと、（ｃ）前記ＭＯＳＦＥＴのドレイン電圧及び／またはゲート電圧を、前記ステップ（ｂ）において決定された組と一致するように、前記ＭＯＳＦＥＴのゲート・サイズを決定するステップと、を有する。
【００１８】
本発明の他の態様は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを含む半導体回路装置の設計方法であって、（ａ）ＮＭＯＳＦＥＴが所定の閾値を有する条件において、ＰＭＯＳＦＥＴの異なる複数の閾値のそれぞれについて、前記半導体集積回路装置の所定の動作特性の温度依存性を測定するステップと、（ｂ）ＰＭＯＳＦＥＴが所定の閾値を有する条件において、ＮＭＯＳＦＥＴの異なる複数の閾値のそれぞれについて、前記半導体集積回路装置の所定の動作特性の温度依存性を測定するステップと、（ｃ）前記ステップ（ａ）及び（ｂ）の結果に基づいて、所定の動作特性の温度依存性が所定値範囲内であるように前記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値を決定するステップとを有する。前記ステップ（ａ）は、ＮＭＯＳＦＥＴの異なる複数の閾値について行われることが好ましい。
【００１９】
本発明の他の態様は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを含む半導体回路装置の設計方法であって、所定の動作特性の温度依存係数が予め定められた値となるように、ＮＭＯＳＦＥＴの閾値電圧を決定するステップと、前記所定の動作特性の温度依存係数が予め定められた値となるようにＰＭＯＳＦＥＴの閾値電圧を決定するステップと含み、前記ＮＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴの内の絶対値での閾値電圧が高い方を決定するステップにおいて、前記閾値電圧の上限値は、処理速度に関する動作特性の条件によって規定され、前記ＮＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴの内の絶対値での閾値電圧が低い方を決定するステップにおいて、前記閾値電圧の下限値は、消費電力の条件によって規定される。
【００２０】
本発明の他の態様は、半導体回路装置の設計方法であって、（ａ）ＭＯＳＦＥＴのドレイン電流及び閾値電圧の温度依存性を測定するステップと、（ｂ）前記ステップ（ａ）における測定結果に基づいて、回路シミュレータによって、前記ＭＯＳＦＥＴの所定閾値電圧における、前記半導体回路装置の所定特性の温度依存性を計算するステップと、（ｃ）前記ステップ（ｂ）を、異なる閾値電圧において繰り返すステップと、（ｄ）前記ステップ（ｂ）及び（ｃ）において計算された前記所定特性の温度依存性に基づいて、前記所定特性が予め定めされた温度依存係数を有るように、閾値電圧を決定するステップを有する。前記ステップ（ｄ）の後に、前記所定特性が予め定められた値となるように、前記ＭＯＳＦＥＴのゲート・サイズを決定するステップをさらに有することが好ましい。
【００２１】
本発明の他の態様に係る半導体回路装置は、複数の機能回路ブロックと、前記複数の機能回路ブロックの内の少なくとも一つの所定動作特性の温度依存性係数を予め定められた値になるように調整する調整回路と、を有する。
前記複数の機能回路ブロックの内の少なくとも一つは、前記機能回路ブロックの機能に寄与する常用回路部を備え、前記調整回路は、前記機能回路ブロックの所定動作特性の温度依存性係数が予め定められた値になるように前記常用回路部へ選択的に接続される予備回路を含む。さらに、前記予備回路は、前記温度依存性係数が実質的に０となるように前記常用回路部へ接続される。
【００２２】
あるいは、前記調整回路は、前記少なくとも一つの機能回路ブロックの所定動作特性の温度依存係数が予め定められた値になるように、その機能回路ブロックに含まれるＭＯＳＦＥＴの閾値電圧を制御する、請求項２０に記載の半導体回路装置。さらに、前記調整回路は、前記温度依存性係数が実質的に０となるように前記閾値電圧を制御する。
【００２３】
あるいは、前記調整回路は、外部から供給される外部電圧から、前記複数の機能回路ブロックの第１の機能回路ブロックに供給する内部電圧を生成し、前記第１の機能回路ブロックの所定の動作特性が予め定めされた温度依存係数になるように、前記第１の機能回路ブロックへ供給する内部電圧を制御する。さらに、前記調整回路は、前記第１の機能回路ブロックに供給する内部電圧とは異なる内部電圧を、第２の機能回路ブロックに供給し、前記第２の機能回路ブロックの所定の動作特性が予め定めされた温度依存係数になるように、前記第２の機能回路ブロックへ供給する内部電圧を制御する。もしくは、前記調整回路は、前記第１の機能回路ブロックの所定の動作特性の温度依存係数が実質的に０となるように、前記第１の機能回路ブロックへ供給する内部電圧を制御する。もしくは、前記調整回路は温度を検知する温度検知部を備え、前記温度検知部に検知された温度に基づいて、生成する内部電圧を制御する。
【発明の効果】
【００２４】
本発明によれば、半導体回路装置における温度依存性を効果的に制御することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００２６】
本形態におけるチップもしくは半導体回路装置の設計において、あるいは、その設計に従って製造された半導体回路装置において、半導体回路装置の温度依存性を効果的に設定もしくは制御するために、ＭＯＳＦＥＴにおけるゼロ温度効果（zero temperature effect）が利用される。ＭＯＳＦＥＴの動作において、ドレイン電流の温度依存性が実質的に見られないポイントが存在する。この点は、一般に、ＺＴＣ（zero temperature coefficient）ポイントとして知られている。まず、以下において、このＺＴＣポイントについて説明する。
【００２７】
図１は、ＭＯＳＦＥＴにおける、ゲート電圧（Ｖｇｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。図１において、Ｘ軸はゲート電圧（Ｖｇｓ）を表しており、Ｙ軸はドレイン電流（Ｉｄｓ）を表している。ドレイン電流Ｉｄｓは対数によって表されている。図１において、１０１と指示された曲線は低温側（例えば室温）におけるゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示しており、１０２と指示された曲線は高温側におけるゲート電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示している。また、２つの曲線が交差する点が、ＺＴＣポイントである。
【００２８】
よく知られているように、ＭＯＳＦＥＴのドレイン電流は、ドリフト電流成分と拡散電流成分とを含んでいる。低ゲート電圧におけるサブ・スレッショルド領域あるいは弱反転領域において、拡散電流成分がドレイン電流に主に寄与する。拡散電流成分は、温度上昇と共に増加する正の温度依存性（正の温度係数）を有しており、温度上昇によって閾値電圧が低下する。線形領域あるいは飽和領域において、ドリフト電流成分がドレイン電流に主に寄与する。ドリフト電流成分は、温度上昇によって減少する負の温度依存性（負の温度係数）を有している。これは、温度上昇に伴ってフォノン散乱が増加し、キャリアの移動度がこれによって低下するからである。このように、ＭＯＳＦＥＴのドレイン電流Ｉｄｓは、低ゲート電圧側と高ゲート電圧側で異なる温度依存性を示すため、ドレイン電流Ｉｄｓの温度依存性が最も小さくなり、温度依存性が見られない点であるＺＴＣポイントが存在する。
【００２９】
ここで、ドレイン電流の温度依存性が見られないＺＴＣポイントが存在する現象について、ＭＯＳＦＥＴの解析式を利用して説明する。ＭＯＳＦＥＴのドレイン電流Ｉｄｓは、次の式によって表すことができる。
【００３０】
【数３】
2005210099.tif 000003
【００３１】
ここで、μは移動度、ＶＴは閾値電圧である。これらは、温度の関数となる。αはドレイン電流Ｉｄｓのゲート電圧（Ｖｇｓ）依存性を示す指数項の係数である。Ｎは閾値電圧の温度依存係数の絶対値で、単位[ｍＶ／Ｋ]を有している。Ｍは移動度μの温度依存性を示す指数項の係数である。ここでは、これら係数の全てが正の定数であるとして扱う。Ｔ０は、室温などの所定温度である。以下本願での数式はこの表記を使用するものとする。ドレイン電流Ｉｄｓを温度Ｔによって微分すると、
【００３２】
【数４】
2005210099.tif 000004
【００３３】
となる。ドレイン電流Ｉｄｓが温度依存性を示さない条件は、上式がゼロになることであるので、
【００３４】
【数５】
2005210099.tif 000005
【００３５】
の条件を満たす点が、ドレイン電流Ｉｄｓが温度依存性を最小にする点となる。ここで、Ｔ＝Ｔ０とすると、上式は、
【００３６】
【数６】
2005210099.tif 000006
【００３７】
と表すことができる。この条件を満たすことによって、ドレイン電流の温度依存性を実質的になくすことができる。以上が、ＭＯＳＦＥＴのドレイン電流Ｉｄｓの温度依存性がゼロとなる現象の解析的説明である。
【００３８】
上述したように、単体のＭＯＳＦＥＴにおいて、ＺＴＣポイントは、温度に応じた閾値電圧の変化によって誘起されるドレイン電流の変化と、温度に応じた移動度の変化によるドレイン電流の変化との合成で決定される。一方、多くの回路から構成される半導体回路装置としてのチップは、ＭＯＳＦＥＴの主たる動作領域が異なる回路を含んでいる。
【００３９】
つまり、半導体回路装置で使用されているＣＭＯＳ回路において、インバータ回路を構成するＭＯＳＦＥＴは飽和領域で動作する。一方、センス・アンプやバンドギャップ回路のように、アナログ動作を行う回路において、ＭＯＳＦＥＴは線形領域で動作する。従って、チップ設計における温度依存性の制御において、ＭＯＳＦＥＴの動作領域によって、動作領域の異なるＭＯＳＦＥＴ毎に、独立に異なるモデルもしくはルールに基づく設計を行うことが重要である。
【００４０】
まず、飽和領域を主たる動作領域とするＭＯＳＦＥＴの設計のための手法について、好ましい一例を説明する。設計ルールに従って、ＭＯＳＦＥＴの代表ディメンジョンと製品チップの電源電圧を決定する。さらに、チップのスペックを決定する。これらに対して、チップのパフォーマンス（動作特性）の温度依存性を制御するために、以下に記載するように、ＭＯＳＦＥＴ単体の条件などを決定する。まず、ＭＯＳＦＥＴ単体に関して、以下に述べる解析式の係数、α、Ｎ、Ｍを決定する。これらは、例えば、ＴＥＧ（Test Element Group）測定によってＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両トランジスタの温度特性を測定し、以下の式に示すように各ＭＯＳＦＥＴのパラメータを決定する。ＶＤＤは電源電圧である。
【００４１】
【数７】
2005210099.tif 000007
【００４２】
一般に、飽和領域において動作する回路は、その多くがデジタル回路内においてインバータ回路によって構成される。ＮＡＮＤ回路やＮＯＲ回路の動作も、インバータ回路と同じように飽和領域が主たる動作領域である。このことから、インバータ回路の特性が温度依存性を持たない条件を求める。インバータ回路の遅延時間をｔｄとして、遅延時間ｔｄが温度変化によって変化しない条件を求める。
【００４３】
【数８】
2005210099.tif 000008
【００４４】
上記式において、ｎ及びｐはそれぞれ、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの特性項であることを表している。ＣＬは負荷容量である。ここで、
【００４５】
【数９】
2005210099.tif 000009
【００４６】
とおくと、Ｕｎ、Ｕｐ、Ｖｎ、Ｖｐは温度に依存しない項となる。
【００４７】
【数１０】
2005210099.tif 000010
【００４８】
上記式に従って、インバータ回路の遅延時間ｔｄを温度Ｔで微分すると、
【００４９】
【数１１】
2005210099.tif 000011
【００５０】
の関係式を得ることができる。遅延時間ｔｄの温度依存性がない条件は、
【００５１】
【数１２】
2005210099.tif 000012
【００５２】
である。ここで、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両トランジスタの項が同時に０になる条件を決定する。これは、インバータのライズ及びフォールの両動作において、温度依存性がないことが要求されるためである。ＮＭＯＳＦＥＴの項が０になる条件は、
【００５３】
【数１３】
2005210099.tif 000013
【００５４】
である。ＰＭＯＳＦＥＴの項が０になる条件も同様にして導出することができる。
【００５５】
【数１４】
2005210099.tif 000014
【００５６】
通常の製品において、ＶＤＤｎ＝ＶＤＤｐであり、また、ＣＭＯＳの動作環境における基準温度は常温であって、Ｔ＝Ｔ０＝３００Ｋであることを考慮すると、
【００５７】
【数１５】
2005210099.tif 000015
【００５８】
数１５からＶＴｎ（Ｔ０）とＶＴｐ（Ｔ０）の関係を決定し、ＶＤＤを、ＶＴｎ（Ｔ０）もしくはＶＴｐ（Ｔ０）を用いて決定する。あるいは、設計基準に対してパフォーマンスと信頼性の観点から予め決定さているＶＤＤに対して、両ＭＯＳＦＥＴが上式を満足するように、閾値電圧ＶＴｎ（Ｔ０）、ＶＴｐ（Ｔ０）を決定することができる。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴは、各々ＺＴＣの設定を行う。
【００５９】
上記モデルに基づいて、飽和領域で動作するインバータ回路の設計を行うことによって、チップ内の回路における温度依存性を効果的に制御することができる。上記モデルを利用することによって、インバータ回路の温度依存性が最も小さくなる、あるいは、インバータ回路の温度依存性が実質的にない、つまり温度依存係数がゼロであるようにチップ設計を行うことができる。この他、ＺＴＣポイントから値をずらすことによって、動作特性が正もしくは負の温度依存係数を有するようにＭＯＳＦＥＴを容易に設計することができる。
【００６０】
尚、ＭＯＳＦＥＴの閾値電圧は、例えば、イオン注入される基板の均一不純物もしくは不均一不純物を変化させ、基板不純物分布の不均一性を設定することによって制御することができる。また、ＺＴＣポイントはゲート長に従って変化するため、各ＭＯＳＦＥＴについてゲート長に応じて適切に閾値電圧を設定することが重要である。これらの点は、以下の記載において同様である。
【００６１】
次に、センス・アンプなどのアナログ動作回路のように、線形領域において動作する回路における温度依存性制御のための設計手法について、好ましい一例を説明する。線形領域におけるＭＯＳＦＥＴのドレイン電流は、次のように表すことができる。
【００６２】
【数１６】
2005210099.tif 000016
【００６３】
ここで、ａはデバイス構造で決定される定数、Ｖｄｓはドレイン電圧である。ドレイン電流Ｉｄｓに温度依存性がない条件は、次の関係式で表すことができる。
【００６４】
【数１７】
2005210099.tif 000017
【００６５】
Ｔ＝Ｔ０とすると、
【００６６】
【数１８】
2005210099.tif 000018
【００６７】
数１６において、例えば、動作上の重要なＶｄｓとＶｇｓを予め定め、それらの値に対応する閾値電圧ＶＴを決定することができる。このように、閾値電圧を特定値に設定することによって、線形領域において動作するＭＯＳＦＥＴの温度依存性を小さくするようにＭＯＳＦＥＴ設計を行うことができる。以上のように、上記モデルに基づいて線形領域において動作する回路を設計することによって、チップ内の回路における温度依存性を効果的に制御することができる。温度依存性の制御は、温度依存性をゼロに近づけること、あるいは、チップ設計に応じて正もしくは負の温度依存性を有するように設計することができる。特に、設計初期におけるプロセス条件の決定において、上記モデルに基づく設計手法は有効である。
【００６８】
上記のように、ＭＯＳＦＥＴの動作領域に従って、ＭＯＳＦＥＴについてそれぞれ異なるモデルに基づく設計を行うことによって、様々な種類の回路を含むチップにおいて温度依存性に関するＭＯＳＦＥＴ設計を効果的に行うことができる。しかし、半導体回路チップは、製品によって、その機能や回路構成が異なる。そのため、トランジスタ単体の特性、あるいは、ＣＭＯＳ回路におけるトランジスタ単体の特性のみに着目した設計によっては、回路全体としての動作特性の温度依存性を最適なものに設定できるとは限らない。あるいは、実際のチップにおいては、必ずしもモデル通りの回路を製造できるとは限らない。
【００６９】
そこで、次に、実際のチップ製品設計のための具体的ないくつかの方法について説明する。好ましい一つの方法は、ＮＭＯＳＦＥＴあるいはＰＭＯＳＦＥＴの一方のＭＯＳＦＥＴの製造条件（諸特性）を固定し、他方のＭＯＳＦＥＴの製造条件（諸特性）を変化させることによって、チップの温度依存性を求める。この工程を両方のトランジスタのそれぞれについて行うことによって、最終的に両トランジスタの製造条件（諸特性）を適切に決定することができる。
【００７０】
具体的に説明する。本例においては、トランジスタの適切な閾値電圧を設定することによって、製品チップにおける所定特性の温度依存性を適切に設計する手法について説明する。図２を参照して、まず、ＮＭＯＳＦＥＴの特性を固定し、ＰＭＯＳＦＥＴの閾値電圧を変化させた、ＴＥＧまたは製品としての複数のチップを用意する（Ｓ２０１）。つまり、各チップの間において、ＮＭＯＳＦＥＴの閾値電圧は同一であり、ＰＭＯＳＦＥＴの閾値電圧はそれぞれ異なる。各閾値電圧は、例えば、常温を基準温度とし、常温における閾値電圧に従って決定することができる。ＮＭＯＳＦＥＴの閾値電圧、あるいは選択されるＰＭＯＳＦＥＴの複数の異なる閾値電圧は、上記に説明した解析モデルに従って決定することができる。閾値電圧決定に必要とされる各トランジスタ単体の特性係数については、予め測定によって決定される。
【００７１】
次に、チップの予め選択されている所定の動作特性について、用意された複数の各チップの温度依存性を測定する（Ｓ２０２）。動作特性としては、回路構成に応じて適切なものが選択されるが、例えば、プロセッサにおける基本クロックに対する処理能力、メモリにおけるアクセス速度などを挙げることができる。次に、ＰＭＯＳＦＥＴの特性を固定し、ＮＭＯＳＦＥＴの閾値電圧を変化させた複数のＴＥＧまたは製品を用意する（Ｓ２０３）。上記と同様にして、予め選択されているチップの所定特性について、各チップの温度依存性を測定する（Ｓ２０４）。尚、上記処理ステップの順序は、必要に応じて入れ替えることができる。
【００７２】
ＮＭＯＳＦＥＴの閾値電圧を固定してＰＭＯＳＦＥＴの閾値電圧を変化させた場合におけるチップの動作特性の温度依存性と、ＰＭＯＳＦＥＴの閾値電圧を固定してＮＭＯＳＦＥＴの閾値電圧を変化させた場合におけるチップの動作特性の温度依存性とから、所定動作特性の温度依存性が所望の設計に従うＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値電圧の組み合わせを決定する。例えば、動作特性の温度依存性が最も小さくなる閾値電圧を、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴについて決定する（Ｓ２０５）。これによって、製品に応じて、適切な温度依存性に関するチップ設計を行うことができる。尚、測定された閾値電圧の組み合わせにおいて、所望の温度依存係数を満たすものがある場合はその組み合わせを、ない場合は実際の測定された閾値電圧から、計算もしくは予測することによって、最適な閾値電圧の組み合わせを決定することができる。この点は以下の説明において同様である。
【００７３】
上記において、一方のトランジスタの閾値電圧を固定し、もう一方のトランジスタの閾値電圧を変化させることによって、最適な閾値電圧の組み合わせが決定されているが、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの閾値電圧をマトリックス的に組み合わせることによって、最適な閾値電圧の組み合わせを決定することができる。これは、上記において、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの一方もしくはそれぞれについて、固定されている閾値電圧として、複数の閾値電圧を設定することに相当する。
【００７４】
例えば、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれについて、複数の閾値電圧を選択する。各閾値電圧の組み合わせを満たすＴＥＧもしくは製品を用意する。各回路装置の所定動作特性の温度依存性を測定し、所定特性が所望の温度依存係数を有するように、最適な閾値電圧の組み合わせを決定することができる。マトリックス的な閾値電圧の組み合わせとしては、例えば、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値電圧のそれぞれにおいて[大中小]の値を選択し、[大中小]×[大中小]の合計９点程度の組み合わせについて測定を行うことが好ましい。
【００７５】
チップ設計においては、上記のようなＴＥＧもしくは製品の測定の他に、回路シミュレータによる設計手法を利用することが好ましい。次に、回路シミュレータを利用した設計の好ましい一態様について、図３のフローチャートを参照して説明する。回路シミュレータを利用するため、まず、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各々の単体のドレイン電流及び閾値電圧の温度依存性を測定する（Ｓ３０１）。
【００７６】
好ましくは、基準温度における閾値電圧（例えば常温における閾値電圧）が異なる複数のトランジスタについて、ドレイン電流及び閾値電圧の温度依存性を測定するが、測定工数やシミュレーション・モデルへの合わせこみの観点から、適切に選択された一つの閾値電圧について、ドレイン電流及び閾値電圧の温度依存性を測定する構成とすることができる。一つの閾値電圧に関するデータから、シミュレータによって異なる閾値電圧の温度依存性を計算することができる。上記閾値電圧の決定のために、上に説明された解析モデルを利用することができる。
【００７７】
次に、その測定結果を用いて、回路シミュレータで製品としてのチップの所定動作特性の温度依存性を計算する（Ｓ３０２）。さらに、基準温度における閾値電圧を変更して、異なる閾値電圧を有するトランジスタ構成において、回路シミュレータで製品の所定特性の温度依存性を計算する（Ｓ３０３）。Ｓ３０３の処理を異なる閾値電圧において繰り返すことによって、複数の異なる閾値電圧において、所定特性の温度依存性が計算される。
【００７８】
次に、基準温度の閾値電圧を変化させることによって、異なる閾値電圧について得られた動作特性に関する計算結果を比較して、製品の所定特性の温度依存性が最適となる閾値電圧を決定する（Ｓ３０４）。閾値電圧は、所定特性の温度依存係数が最小もしくはゼロとなるように、あるいは、正もしくは負の所望の温度依存係数を有するように設定することができる。最適な閾値電圧は、例えば、複数の閾値電圧について得られた動作特性の温度依存係数の計算結果から、閾値電圧と温度依存性の関係をグラフ化することによって得ることができる。
【００７９】
最後に、Ｓ３０４において決定された最適な閾値電圧において、トランジスタのゲート長やゲート幅などのゲート・サイズを変化させてシミュレーションを実行する（Ｓ３０５）。これによって、チップにおける所望の特性が得られるゲート・サイズを決定する。尚、ゲート・サイズによって回路のＺＴＣが変化するため、必要に応じて、ゲート・サイズを変更した状態で、閾値電圧のシミュレーションを繰り返し行うことが好ましい。尚、ゲート・サイズの設定によって所望の特性を得ることが出来ない場合、閾値電圧の変更によって対応することが考えられる。このようなケースにおいて、回路の所定特性の温度依存が所望の設定となるように、閾値電圧が選択される。尚、上記においてＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの双方のトランジスタで構成されている例について説明されているが、一のトランジスタから構成される回路においても、上記設計手法を適用することができる。
【００８０】
トランジスタの閾値電圧の決定において、所定動作特性の温度依存性に加え、所定動作特性の値、消費電力、あるいはその双方を考慮することが好ましい。例えば、所定動作特性の温度依存性が最小となるように閾値電圧を決定する場合において、所定動作特性が最もよくなるように、あるいは、消費電力が最も小さくなるように、あるいは、双方が適正範囲に含まれるようにＭＯＳＦＥＴの閾値電圧を回路シミュレータで計算することができる。この点について、特にインバータ回路に関して説明する。
【００８１】
数１５を参照して、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値電圧の関係について考察する。現在多く使用されているゲート長０．１ｕｍ前後のプレーナー型ＭＯＳＦＥＴでは、モビリティの温度特性は、ホールと電子の間において異なるものであるため、αｎ／Ｍｎとαｐ／Ｍｐの大小関係は、αｎ＜αｐ、Ｍｎ＞Ｍｐの関係があり、αｎ／Ｍｎ＜αｐ／Ｍｐとなる。ＮｎとＮｐは実質的に同一の値と考えることができる。従って、数１５ではＮＭＯＳＦＥＴのＶＴｎ（Ｔ０）が、ＰＭＯＳＦＥＴのＶＴｐ（Ｔ０）よりも高い値となる必要がある。しかしながら、この閾値の大小関係はＭＯＳＦＥＴの構造が今後変われば逆になることも考えられる。
【００８２】
閾値電圧を高くすることは、パフォーマンスを低下させることを意味する。一方、閾値電圧を低くすることによって、リーク電流が増加する。このことから、現在多く使用されているゲート長０．１ｕｍ前後のプレーナー型ＭＯＳＦＥＴでは、回路内の動作速度はＮＭＯＳＦＥＴが支配し、ＰＭＯＳＦＥＴは消費電力に関係すると考えることができる。従って、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの閾値電圧の決定において、これらの点を総合的に考慮することが好ましい。図４は、上記の関係を説明するための図である。解析モデルに示すように、[数１５]によって、ＺＴＣにおけるＶＴｎとＶＴｐの関係を表すことができる。また、ドレイン電圧を決定することによって、ＶＴｎとＶＴｐは一義的に決定することができる。もちろん、ＭＯＳＦＥＴの構造によってはＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの閾値電圧の大小関係は逆になることも考えられるが、考え方は上記と同じである。
【００８３】
以上のことから、回路設計における閾値電圧の決定において、製品としてのパフォーマンス及び消費電力が要求を満たす範囲にあるように、ＶＴｎとＶＴｐを決定することが重要である。設計においては、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのどちらか高い方の閾値電圧の上限値はパフォーマンスを規定し、低い方の閾値電圧の下限値は電流スペック（消費電力）の条件によって決定されることが好ましい。以上の点は、シミュレーションを利用した設計に限らず、測定を利用した設計において同様である。
【００８４】
チップ設計において、所定動作特性の温度依存性制御のための他の好ましい設計方法の一つは、チップ全体を構成する機能回路ブロック単位において、動作電圧、ＭＯＳＦＥＴの閾値電圧、あるいはゲート・サイズなどの設計を行うものである。図５は、メモリを例として、チップ内に形成された機能回路ブロック構成例を示している。メモリ５００は、回路を構成するＭＯＳＦＥＴの主たる動作領域が線形領域において動作する機能回路ブロック（点線）と、回路を構成するＭＯＳＦＥＴの主たる動作領域が飽和領域において動作する機能回路ブロック（実線）とを有している。図５において、線形領域において動作する機能回路ブロックは、Ｔｉｍｅｒ回路５０１、センス・アンプ部５０２、内部電源発生回路５０３である。一方、飽和領域において動作する機能回路ブロックとして、アドレス・バッファ５０４、アドレス・デコーダ５０５、メモリ・セル・アレイ部５０６、Ｗｒｉｔｅ／Ｒｅａｄ制御部５０７、出力バッファ部５０８が示されている。尚、Ｔｉｍｅｒ回路５０１は特にＤＲＡＭの場合に使用する回路である。
【００８５】
回路設計において、機能回路ブロック毎に上記に説明した設計手法に従って、ＭＯＳＦＥＴの特性（製造条件）を決定することができる。選択された機能回路ブロックについて特定の動作特性を選択し、動作特性の温度依存係数が所望の値となるように設計することができる。例えば、その動作特性の温度依存性が実質的にないように、ＭＯＳＦＥＴの閾値電圧を決定することができる。さらに、各機能回路ブロックの所定特性の温度依存性が実質的にないように設計し、最後にチップ全体で所定の動作特性が温度依存性を実質的に持たないように、必要に応じて所定機能回路ブロック内のＭＯＳＦＥＴの閾値を調整することが可能である。
【００８６】
既に説明したように、回路設計において、所定特性の温度依存係数が最も小さくなるように、あるいは、実質的に温度依存性がないようにＭＯＳＦＥＴあるいはその動作条件を設計する他、所定の動作特性が所望の正もしくは負の温度依存係数を有するようにＭＯＳＦＥＴについて設計することができる。例えば、メモリ５００がＤＲＡＭの場合、Ｔｉｍｅｒ回路５０１は、温度の上昇に従ってリフレッシュ時間が減少する（短くなる）ように設計する。図６はメモリセルＨｏｌｄ時間とＴｉｍｅｒ回路で制御されるリフレッシュ時間との好ましい関係を示している。図６において、Ｘ軸は温度を表し、Ｙ軸は時間を表している。
【００８７】
メモリ・セル・アレイ部５０６は、その回路特性上、温度上昇によってリーク電流が増加するため、温度に対してホールド時間が減少する負の温度依存性を有している。リフレッシュ時間がホールド時間に対して長いと、メモリ・データを維持することができない。一方、リフレッシュ時間が短いと電流が増加する。このため、リフレッシュ時間が負の温度係数を有することによって、メモリの安定動作に寄与することができる。上記のように、例えば、ＭＯＳＦＥＴの閾値電圧を変化させることによって動作特性の温度依存性を制御することができる。例えば、ゼロ温度依存の閾値電圧を決定し、その値から閾値電圧を変化させていくことによって、動作特性が所望の温度依存性を示す閾値電圧を決定することができる。
【００８８】
機能回路ブロック毎に所定特性の温度依存性を制御する他の例を説明する。ここでは、ある機能ブロックについては、所定動作特性の温度依存性が正となるように設計し、他の機能ブロックについては、所定動作特性の温度依存性が負となるように設計する。これにより、異なる複数の機能ブロック全体として、所定動作特性の温度依存性が実質的にゼロとなるように設計することができる。温度依存性は、上述のように、例えば閾値電圧を設定することで設計することができる。
【００８９】
前述した例では特性に温度依存性を持たせたが、もう一つの例として、センス・アンプ部５０２と出力バッファ部５０８の総合的な出力特性をゼロ温度依存とする回路設計について説明する。センス・アンプ部５０２はメモリ・セル・アレイ部５０６のｂｉｔ線の読み出し信号を増幅する回路である。このメモリ・セル・アレイ部は各セルに書き込まれた情報をセンス・アンプ部５０２に送信するためのトランスファ・トランジスタを有している。このトランスファ・トランジスタは温度が上昇すると、出力能力が低下する特性を有している。そのため、受信する側のセンス・アンプ部５０２の活性化タイミングを温度の上昇とともに遅らせる必要がある。つまり、このセンス・アンプ部５０２の出力の伝播遅延特性は正の温度特性となる。
【００９０】
この時、センス・アンプ部５０２と接続される出力バッファ部５０８の出力の伝播遅延特性がゼロ温度依存であった場合、出力バッファ部５０８の伝播遅延特性の温度特性はセンス・アンプ部５０２の伝播遅延特性である正の温度特性となる。そこで、すでに説明したように、ＭＯＳＦＥＴの閾値電圧を変更することによって、出力バッファ部５０８の出力の伝播遅延特性の温度特性にセンス・アンプ部５０２の温度係数の逆符号の温度係数を持たせる。正の温度特性と負の温度特性を組み合わせることにより、お互いの温度特性が相殺される。これにより、出力バッファ部５０８の最終的な出力特性はゼロ温度依存になる。つまり、温度に対して安定した出力スピードとデータホールド時間を維持することができる。
【００９１】
いくつかの特定回路については、ＭＯＳＦＥＴの設計を他の回路とは別に独立して行うことができる。例えば、ノーマリ・オン・トランジスタなどのゲート電圧とドレイン電圧が同一である回路がその一つである。このような特性を有する回路における好ましい設計方法の一つについて説明する。まず、基準温度（典型的には常温）におけるＭＯＳＦＥＴの閾値電圧ＶＴを選択し、ゲート電圧とドレイン電圧が同一である条件Ｖｇ＝Ｖｄにおいて、単体のＭＯＳＦＥＴのドレイン電流Ｉｄｓを、温度を変化させて測定する。
【００９２】
ドレイン電流Ｉｄｓの温度依存性がなくなるときの、ドレイン電圧Ｖｄ０を決定する。いくつかの異なる閾値電圧ＶＴについて、ドレイン電流Ｉｄｓの温度依存性がなくなるときのドレイン電圧Ｖｄ０を決定する。最後に、所望の電源電圧と等しくなるドレイン電圧Ｖｄ０に対応する閾値電圧ＶＴ０を決定する。尚、ＶＴ０は、必要であれば、ドレイン電圧Ｖｄ０と閾値電圧ＶＴのグラフから外挿することによって決定することができる。
【００９３】
バンドギャップ回路におけるトランジスタのように、ドレイン電圧とゲート電圧が変化することなく一定である回路は、ＭＯＳＦＥＴの設計を他の回路とは別に行うことができる回路の他の一例である。このような回路における好ましい設計方法の一つについて説明する。まず、単体トランジスタに関して、所定の閾値電圧ＶＴ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄにおいて、ドレイン電流Ｉｄｓの温度変化を測定する。ドレイン電圧Ｖｄを変化させることによって、所定の閾値電圧ＶＴ、ゲート電圧Ｖｇにおいて、ドレイン電流Ｉｄｓの温度依存性が最小となる、あるいは実質的にない（温度依存係数が０）ときのドレイン電圧Ｖｄ０を求める。
【００９４】
いくつかの異なる閾値電圧ＶＴについて同様の測定を行い、各閾値電圧ＶＴに対するＶｄ０を求める。Ｖｄ０が所望の（Ｖｇ、Ｖｄ）と等しくなるときの閾値電圧ＶＴ０を決定する。ＶＴ０は、必要であれば、ドレイン電圧Ｖｄ０と閾値電圧ＶＴのグラフから外挿することによって決定することができる。トランジスタの閾値電圧の調整は、例えば、決定された閾値電圧ＶＴ０となるように閾値電圧調整のためのイオン注入条件を決定することによって行う。
【００９５】
上記において、ゲート電圧Ｖｇを所望の値に固定し、複数の選択された閾値電圧において、ドレイン電圧Ｖｄを変化させることで、ドレイン電流Ｉｄｓの温度依存性が最小となり、ドレイン電圧Ｖｄが所望の値となる閾値電圧ＶＴを決定している。これに代えて、ドレイン電圧Ｖｄを所望の値に設定し、ゲート電圧Ｖｇを変化させることによって、ゲート電圧Ｖｇが所望の値となる閾値電圧ＶＴを決定することも可能である。あるいは、双方の値を変化させて、ドレイン電圧Ｖｄとゲート電圧Ｖｇが所望の値となる閾値電圧ＶＴを決定することも可能である。
【００９６】
上記において、異なる閾値電圧を設定することによって、温度依存係数が実質的にゼロになるように回路設計が行われているが、閾値電圧を所望の閾値電圧に決定し、その閾値電圧においてドレイン電流の温度特性を測定することによって、ドレイン電流の温度依存係数が実質的にゼロになるように、ドレイン電圧とゲート電圧を決定することができる。ドレイン電圧とゲート電圧の組Ｐ（Ｖｇ、Ｖｄ）を求め、ＭＯＳＦＥＴの動作バイアス点が上記Ｐ（Ｖｇ、Ｖｄ）と一致するように、トランジスタ・サイズ（例えばゲート幅）を設定し、回路設計を行う。
【００９７】
上記のように、トランジスタ単体レベル、機能回路ブロック・レベル、あるいはチップ・レベルなどにおいて適切に設計を行うことによって、製品チップの動作特性の温度依存性を効果的に設計、制御することができる。しかし、製造プロセスにおいては、製造ばらつきなどのために、必ずしも所望特性の製品を設計通りに製造することができない場合もある。このような点を考慮し、所定の動作特性の温度依存性係数が所望の値となるように調整回路を半導体回路装置内に実装することが好ましい。所定の動作特性の温度依存性係数を調整可能とするため、チップ内に予め予備回路を形成することは、好ましい態様の一つである。例えば、所定の機能回路ブロックの入力側、出力側、途中などに予備回路を予め形成し、温度依存性の調整を可能とすることができる。例えば、予備回路の接続を切替えることによって、温度依存性が実質的になくなるように調整することができる。
【００９８】
図７は、一つの機能回路ブロック内に複数の予備回路が形成された例を示している。図７に示すように、一つの機能回路ブロック内に機能回路ブロックＡ（７０１）と機能回路ブロックＡ´（７０２）が形成されている。また、入力と機能回路ブロックＡとの間に予備回路１（７０３）が、機能回路ブロックＡと機能回路ブロックＡ´の間に予備回路２（７０４）が、機能回路ブロックＡ´と出力との間に予備回路３（７０５）が、それぞれ形成されている。図７においては、予備回路２（７０４）が使用されている例が示されている。尚、予備回路は、チップ・サイズに影響を与えない程度の小規模回路であることが好ましい。
【００９９】
予備回路の例としては、機能回路ブロックＡ、Ａ´とは異なるＭＯＳＦＥＴサイズ（ゲート幅Ｗやゲート長Ｌ）あるいは異なる閾値電圧を有するＭＯＳＦＥＴ、さらには、抵抗、コンデンサなどで回路を構成することができる。回路の切り替えは、上層金属配線を変更することによって行うことができる。配線の変更は、製造プロセスにおけるマスク・レイアウトを変更することによって、あるいは、チップ形成後にレーザや電気的切断トリミングなどによって上層金属配線を変更することによって行うことができる。
【０１００】
接続の切り替え可能な予備回路を形成するほか、図８に示すように、ＭＯＳＦＥＴの閾値電圧を自動的に補正することができる閾値電圧制御部８０１をチップ内に形成することは、所望の温度特性を得るために好ましい態様の一つである。閾値電圧制御部８０１は、例えば、機能回路ブロックＡ内の特定のトランジスタをモニタし、その閾値電圧の温度依存性が最も小さい値に維持されるように、そのトランジスタを制御する。例えば、リーク電流の変動を検出し、トランジスタへのバックバイアス電圧をリーク電流の変動に応じて変化させることによって、トランジスタの閾値電圧を所望の値に近づくように制御することができる。これによって、例えば、動作特性が実質的に温度依存性をもたないように、効果的に制御することができる。
【０１０１】
図９は、特定トランジスタの閾値電圧を制御する回路構成の一例を示している。図９において、トランジスタＭ４が制御されるトランジスタである。トランジスタＭ４（９０１）には、ＶＢＢというバックバイアスが与えられており、これを変化させることによって閾値電圧を制御することができる。例えば、リーク電流が増加するとＮ１の電位が低下する。これによって次段の回路に信号が入力され、最終的に信号ＮｏｕｔがＬからＨに反転する。ＨのＮｏｕｔ信号がＣＯＮＴＲＯＬ部９０２に入力され、ＣＯＮＴＲＯＬ部９０２はＶＢＢを引き下げる。これによって、リーク電流は減少する。このように、バイアスポイントを変化させることで実効的な閾値電圧を変化させることができる。
【０１０２】
上記トランジスタ特性に関する説明から理解されるように、トランジスタの閾値電圧を変化させる他、チップ内部の内部電圧を制御することによって、回路の温度依存性（ＺＴＣ）を制御することができる。図１０は、チップ内に形成された機能回路ブロックＡ（１００１）、Ｂ（１００２）及びＣ（１００３）と、機能回路ブロックＡ、Ｂのそれぞれに内部電圧を供給する内部電圧生成回路１００４とを示している。内部電圧生成部１００４は外部から供給された電源電圧から、機能回路ブロックＡ、Ｂのそれぞれのために異なる内部電圧を生成し、供給することができる。
【０１０３】
内部電圧生成部１００４は、温度を検出する温度検出部１００５と、温度検出部１００５によって検出された温度に基づいて内部電圧を変化させる内部電圧制御部１００６を備えている。それぞれの具体的回路構成は、すでに広く知られた多くの回路構成から、設計によって適宜、適切なものを構成することができる。内部電圧制御部１００６は、各機能回路ブロックの温度依存係数が設計値に維持されるように、供給する電圧値を制御する。例えば、内部電圧制御部１００６は、機能回路ブロックＡ、Ｂの所定特性の温度依存性が実質的にないように、それぞれの機能回路ブロックのための内部電圧を検出温度に応じて変化させることができる。
【０１０４】
以上のように、本形態の設計手法に従うことによって、チップ・レベルでの所定特性の温度依存性を効果的に制御する、特に、チップの所定特性が実質的に温度依存性を持たないようにすることができる。また、チップ内にプロセスばらつきを補正する回路を形成することによって、製品量産に対しても効果的に対応することができる。所定特性が温度依存性を持たないチップを用意することによって、あるいは、所定特性の温度依存性が制御されているチップを用意することによって、複数のチップを使用するシステムの安定動作やシステム設計の容易化に寄与することができる。特に、低電圧化が進んだ世代に製品において、システム上（一つのプリント基板上）での動作速度の温度依存性係数の正負が逆であるチップが実装されることが考えられるため、本発明を利用することによって、温度係数をほぼゼロにすることや、温度係数を正負のどちらかに揃えることによる効果は大きなものとなる。
【図面の簡単な説明】
【０１０５】
【図１】本実施形態に関し、ＺＴＣを説明するための、ＭＯＳＦＥＴの温度特性を示すグラフである。
【図２】本実施形態に関し、チップ設計方法の一つを示すフローチャートである。
【図３】本実施形態に関し、チップ設計方法の一つを示すフローチャートである。
【図４】本実施形態に関し、パフォーマンス及び消費電力とＭＯＳＦＥＴの閾値との関係を示す図である。
【図５】本実施形態に関し、メモリの機能回路ブロックの一例を示すブロック図である。
【図６】本実施形態に関し、メモリのＴｉｍｅｒ回路における温度特性を説明する図である。
【図７】本実施形態に関し、切り替え可能な予備回路を有する機能回路ブロックを示すブロック図である。
【図８】本実施形態に関し、ＭＯＳＦＥＴの閾値制御部を有する機能回路ブロックを示すブロック図である。
【図９】本実施形態に関し、閾値制御部の一例を示す回路図である。
【図１０】本実施形態に関し、可変的は内部電圧を生成可能な内部電圧生成部を有するチップを示すブロック図である。
【符号の説明】
【０１０６】
５００  メモリ、５０１  Ｔｉｍｅｒ回路、５０２  センス・アンプ部、
５０３  内部電源発生回路、５０４  アドレス・バッファ、
５０５  アドレス・デコーダ、５０６  メモリ・セル・アレイ部、
５０７  Ｗｒｉｔｅ／Ｒｅａｄ制御部、５０８  出力バッファ部、
７０１  機能回路ブロックＡ、７０２  機能回路ブロックＡ´、
７０３  予備回路１、７０４  予備回路２、７０５  予備回路３、
８０１  閾値電圧制御部、９０１  トランジスタＭ４、
９０２  ＣＯＮＴＲＯＬ部、１００１  機能回路ブロックＡ、
１００２  機能回路ブロックＢ、１００３  機能回路ブロックＣ、
１００４  内部電圧生成回路、１００５  温度検出部、
１００６  内部電圧制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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