(57)【要約】【課題】  配線溝の形成に先立ってビアホールを形成するデュアルダマシン工程において、ＳｉＯＣ膜からなる層間絶縁膜のドライエッチングにアルミナマスクを使用する場合に生じ得るビアホールの形状不良を防止する。【解決手段】  低誘電率のＳｉＯＣ膜からなる層間絶縁膜３０の上部にキャップ絶縁膜３１を介してアルミナマスク３２ａを形成した後、フォトレジスト膜をマスクにしてキャップ絶縁膜３１と層間絶縁膜３０とをドライエッチングすることによりビアホール３７を形成する。次に、フォトレジスト膜を除去した後、希フッ酸洗浄液を使ってビアホール３７の内部を洗浄し、アルミナ残渣を除去する。その後、アルミナマスク３２ａをマスクにしてキャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、配線溝を形成する。【選択図】  図１１
2005142369.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法：
（ａ）導電層が形成された半導体基板上にＳｉＯＣ膜を主体とする層間絶縁膜を形成した後、前記層間絶縁膜上に、配線溝形成領域が開口されたアルミナマスクを形成する工程、
（ｂ）前記（ａ）工程の後、フォトレジスト膜をマスクにしたドライエッチングにより、前記導電層の上部の前記層間絶縁膜にビアホールを形成する工程、
（ｃ）前記フォトレジスト膜を除去した後、前記ビアホールの内部をフッ酸で洗浄する工程、
（ｄ）前記（ｃ）工程の後、前記アルミナマスクをマスクにしたドライエッチングにより、前記層間絶縁膜に配線溝を形成する工程、
（ｅ）前記（ｄ）工程の後、前記アルミナマスクを除去する工程、
（ｆ）前記（ｅ）工程の後、前記ビアホールおよび前記配線溝の内部に銅を主体とする導電膜からなる配線を形成することにより、前記配線と前記導電層とを電気的に接続する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記層間絶縁膜はＳｉＯＣ膜からなり、前記層間絶縁膜の上部に酸化シリコン膜からなるキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程で前記層間絶縁膜をエッチングして前記ビアホールを形成する際、前記ビアホールの底部が前記層間絶縁膜の途中まで達したときにエッチングを停止し、前記（ｄ）工程で前記層間絶縁膜をエッチングして前記配線溝を形成する際、前記ビアホールの下部の前記層間絶縁膜をその底部までエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程で前記層間絶縁膜をエッチングして前記ビアホールを形成する際、前記ビアホールの下部の前記層間絶縁膜をその底部までエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で用いる前記フッ酸の濃度は、０．１〜０．００１％であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程のドライエッチングは、２０ミリＴｏｒｒ〜０．２ミリＴｏｒｒの圧力下で行うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記（ｄ）工程のドライエッチングは、１０ミリＴｏｒｒ〜０．２ミリＴｏｒｒの圧力下で行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程のドライエッチングは、四フッ化炭素を主成分とするエッチングガスを用いて行うことを特徴とする半導体装置の製造方法。
【請求項９】
以下の工程を有する半導体装置の製造方法：
（ａ）導電層が形成された半導体基板上にＳｉＯＣ膜を主体とする層間絶縁膜を形成した後、前記層間絶縁膜上に、配線溝形成領域が開口されたアルミナマスクを形成する工程、
（ｂ）前記（ａ）工程の後、前記アルミナマスクの上部に有機系ＳＯＧ膜を形成し、前記有機系ＳＯＧ膜の上部に無機系ＳＯＧ膜を形成する工程、
（ｃ）フォトレジスト膜をマスクにしたドライエッチングにより、ビアホール形成領域の前記有機系ＳＯＧ膜と前記無機系ＳＯＧ膜とに開口を形成する工程、
（ｄ）前記（ｃ）工程の後、前記フォトレジスト膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記有機系ＳＯＧ膜と前記無機系ＳＯＧ膜とをマスクにしたドライエッチングにより、前記導電層の上部の前記層間絶縁膜にビアホールを形成し、前記無機系ＳＯＧ膜を除去する工程、
（ｆ）前記有機系ＳＯＧ膜をウェットエッチングで除去した後、前記アルミナマスクをマスクにしたドライエッチングにより、前記層間絶縁膜に配線溝を形成する工程、
（ｇ）前記（ｆ）工程の後、前記アルミナマスクを除去する工程、
（ｈ）前記（ｇ）工程の後、前記ビアホールおよび前記配線溝の内部に銅を主体とする導電膜からなる配線を形成することにより、前記配線と前記導電層とを電気的に接続する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記フォトレジスト膜の除去は、アッシングによって行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記層間絶縁膜はＳｉＯＣ膜からなり、前記層間絶縁膜の上部に酸化シリコン膜からなるキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記層間絶縁膜に前記ビアホールを形成した後、前記アルミナマスクをマスクにしたドライエッチングで前記層間絶縁膜に前記配線溝を形成する工程に先立って、前記ビアホールの内部をフッ酸で洗浄する工程をさらに有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記フッ酸の濃度は、０．１〜０．００１％であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記（ｆ）工程のドライエッチングは、２０ミリＴｏｒｒ〜０．２ミリＴｏｒｒの圧力下で行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記（ｆ）工程のドライエッチングは、１０ミリＴｏｒｒ〜０．２ミリＴｏｒｒの圧力下で行うことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９記載の半導体装置の製造方法において、前記（ｆ）工程のドライエッチングは、四フッ化炭素を主成分とするエッチングガスを用いて行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法において、前記層間絶縁膜はポーラス化したＳｉＯＣ膜からなり、前記層間絶縁膜の上部に酸化シリコン膜からなるキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項９記載の半導体装置の製造方法において、前記層間絶縁膜はポーラス化したＳｉＯＣ膜からなり、前記層間絶縁膜の上部に酸化シリコン膜からなるキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程のドライエッチングは、ＣＨＦ3またはＣ5Ｆ8にＯ2とＡｒ（アルゴン）とを加えたガスを用いて行うことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項９記載の半導体装置の製造方法において、前記（ｆ）工程のドライエッチングは、ＣＨＦ3またはＣ5Ｆ8にＯ2とＡｒ（アルゴン）とを加えたガスを用いて行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、銅（Ｃｕ）を主成分とする導電膜で構成された配線を有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
高速、高性能のＬＳＩを実現するための技術として、層間絶縁膜の低誘電率化とダマシン（Damascene）法を用いたＣｕ配線の採用が必須になりつつある。特に、層間絶縁膜の低誘電率化は、配線間容量を下げることが出来るのみならず、ＬＳＩの消費電力を下げることも出来るため、非常に重要な技術である。
【０００３】
ダマシン法には、ビアホールにプラグを埋め込んだ後、配線溝にＣｕ配線を形成するシングルダマシン法と、ビアホールおよび配線溝に同時にＣｕ配線を形成するデュアルダマシン法とがあるが、工程を短縮する観点から、今後は後者のデュアルダマシン法が主流になると考えられる。
【０００４】
デュアルダマシン法を用いたＣｕ配線の形成方法の一例を説明すると、まず下層配線の上部に層間絶縁膜を堆積した後、層間絶縁膜の上部にハードマスク用の絶縁膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでハードマスク用絶縁膜と層間絶縁膜とにビアホールを形成する。次に、フォトレジスト膜を除去した後、ハードマスク用絶縁膜をマスクにして層間絶縁膜を途中までドライエッチングすることにより、配線溝を形成する。このように、配線溝を形成する工程では、層間絶縁膜の途中でエッチングを停止するので、エッチングのマスクには、層間絶縁膜に対するエッチング選択比がフォトレジスト膜よりも高い絶縁膜を使用する。その後、スパッタリング法またはメッキ法でビアホールの内部と配線溝の内部にＣｕ膜を埋め込んだ後、配線溝の外部のＣｕ膜を化学機械研磨法で除去することにより、Ｃｕ配線を形成する。
【０００５】
特開２００３−１６８７３８号公報（特許文献１）は、ダマシン法でＣｕ配線を形成する際の層間絶縁膜として、酸化シリコン膜よりも誘電率が低いＳｉＯＣ系絶縁膜を開示し、ハードマスク用絶縁膜として、窒化シリコン膜、炭化シリコン（ＳｉＣ）膜、ＳｉＣＮ（炭窒化シリコン）膜を開示している。
【０００６】
ダマシン法に関するものではないが、特開２０００−３１１８９９号公報（特許文献２）は、金属酸化物膜などからなるハードマスク層とその上部に堆積したフォトレジスト膜とをマスクにして微細なライン／スペースの金属配線をパターニングする技術を開示している。金属酸化物としては、酸化タンタル、アルミナ、二酸化チタンなどが好ましいとされている。
【特許文献１】特開２００３−１６８７３８号公報
【特許文献２】特開２０００−３１１８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、低誘電率層間絶縁膜材料にＳｉＯＣ膜を用いたデュアルダマシンプロセスを検討した結果、層間絶縁膜に配線溝を形成する工程で窒化シリコン膜、ＳｉＣ膜あるいはＳｉＣＮ膜をハードマスクに用いた場合は、ハードマスクと層間絶縁膜のエッチング選択比が充分に確保できないことを見出した。
【０００８】
そこで、上記した絶縁膜に代わるハードマスク用絶縁材料を種々検討した結果、アルミナ（Ａｌ2Ｏ3）がＳｉＯＣ膜に対して充分なエッチング選択比を備えていることが明らかとなった。アルミナ膜をハードマスクに用いて本発明者らが実施したＣｕ配線の形成方法を説明すると、次の通りである。
【０００９】
まず、周知のシングルダマシン法を用いて半導体基板上に第１層目のＣｕ配線を形成した後、第１層配線の上部にバリア絶縁膜、ＳｉＯＣ膜からなる層間絶縁膜、酸化シリコン膜からなるキャップ絶縁膜およびアルミナ膜を順次堆積する。バリア絶縁膜は、第１層配線中のＣｕが層間絶縁膜中に拡散するのを防ぐための絶縁膜であり、ＳｉＣ膜またはＳｉＣＮ膜で構成する。キャップ絶縁膜は、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜（層間絶縁膜）を保護するための絶縁膜であり、酸化シリコン膜で構成する。
【００１０】
次に、第１のフォトレジスト膜をマスクにしたドライエッチングでアルミナ膜をパターニングすることによってアルミナマスクを形成した後、第１のフォトレジスト膜を除去し、続いてビアホール形成領域が開口された第２のフォトレジスト膜をマスクにしてキャップ絶縁膜および層間絶縁膜をドライエッチングすることにより、第１層配線の上部にビアホールを形成する。続いて、第２のフォトレジスト膜を除去した後、アルミナマスクをマスクにしてキャップ絶縁膜および層間絶縁膜をドライエッチングすることにより、配線溝を形成する。
【００１１】
上述した工程によれば、アルミナマスクをマスクにしたドライエッチングで層間絶縁膜に配線溝を形成する際、アルミナマスクはＳｉＯＣ膜（層間絶縁膜）に対して高い選択比を示した。ところが、第２のフォトレジスト膜とアルミナマスクとの間に合わせずれが生じると、配線溝の形成に先立ってビアホールを形成する際、アルミナマスクの端部がビアホールの内側に露出する。そのため、露出した箇所のアルミナマスクも同時にエッチングされ、ビアホールの側壁や底面にアルミナ残渣が付着する。その結果、このアルミナ残渣が付着した箇所では、アルミナ残渣がエッチングのマスクとして作用し、その後の層間絶縁膜のエッチングが妨げられるために、ビアホールが正常に開口できなくなるという問題が発生する。
【００１２】
本発明の目的は、配線溝の形成に先立ってビアホールを形成するデュアルダマシン工程において、ＳｉＯＣ膜からなる層間絶縁膜のドライエッチングにアルミナマスクを使用する場合に生じ得るビアホールの形状不良を防止することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置の製造方法は、以下の工程を有する。
（ａ）導電層が形成された半導体基板上にＳｉＯＣ膜を主体とする層間絶縁膜を形成した後、前記層間絶縁膜上に、配線溝形成領域が開口されたアルミナマスクを形成する工程、
（ｂ）前記（ａ）工程の後、フォトレジスト膜をマスクにしたドライエッチングにより、前記導電層の上部の前記層間絶縁膜にビアホールを形成する工程、
（ｃ）前記フォトレジスト膜を除去した後、前記ビアホールの内部をフッ酸で洗浄する工程、
（ｄ）前記（ｃ）工程の後、前記アルミナマスクをマスクにしたドライエッチングにより、前記層間絶縁膜に配線溝を形成する工程、
（ｅ）前記（ｄ）工程の後、前記アルミナマスクを除去する工程、
（ｆ）前記（ｅ）工程の後、前記ビアホールおよび前記配線溝の内部に銅を主体とする導電膜からなる配線を形成することにより、前記配線と前記導電層とを電気的に接続する工程。
【００１６】
本発明の半導体装置の製造方法は、以下の工程を有する。
（ａ）導電層が形成された半導体基板上にＳｉＯＣ膜を主体とする層間絶縁膜を形成した後、前記層間絶縁膜上に、配線溝形成領域が開口されたアルミナマスクを形成する工程、
（ｂ）前記（ａ）工程の後、前記アルミナマスクの上部に有機系ＳＯＧ膜を形成し、前記有機系ＳＯＧ膜の上部に無機系ＳＯＧ膜を形成する工程、
（ｃ）フォトレジスト膜をマスクにしたドライエッチングにより、ビアホール形成領域の前記有機系ＳＯＧ膜と前記無機系ＳＯＧ膜とに開口を形成する工程、
（ｄ）前記（ｃ）工程の後、前記フォトレジスト膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記有機系ＳＯＧ膜と前記無機系ＳＯＧ膜とをマスクにしたドライエッチングにより、前記導電層の上部の前記層間絶縁膜にビアホールを形成し、前記無機系ＳＯＧ膜を除去する工程、
（ｆ）前記有機系ＳＯＧ膜をウェットエッチングで除去した後、前記アルミナマスクをマスクにしたドライエッチングにより、前記層間絶縁膜に配線溝を形成する工程、
（ｇ）前記（ｆ）工程の後、前記アルミナマスクを除去する工程、
（ｈ）前記（ｇ）工程の後、前記ビアホールおよび前記配線溝の内部に銅を主体とする導電膜からなる配線を形成することにより、前記配線と前記導電層とを電気的に接続する工程。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
配線溝の形成に先立ってビアホールを形成するデュアルダマシン工程において、ＳｉＯＣ膜からなる層間絶縁膜のドライエッチングにアルミナマスクを使用した場合でも、ビアホールの形状不良を防止することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態は、多層配線を有するＣＭＯＳ−ＬＳＩに適用したものであり、その製造方法を図１〜図１５を用いて工程順に説明する。
【００２１】
まず、図１に示すように、周知の半導体製造方法を用いて単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。図中の符号２は、基板１をエッチングして形成した溝の内部に酸化シリコン膜３を埋め込んで形成した素子分離溝である。４はｐ型ウエル、５はｎ型ウエルであり、基板１に不純物をイオン注入した後、熱処理を行って形成する。
【００２２】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜などからなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ１０、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ１０、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはＰ（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはＢ（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としたＣｏ（コバルト）シリサイド膜１３が形成される。
【００２３】
次に、図２に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５と酸化シリコン膜１６とを堆積した後、酸化シリコン膜１６の表面を化学的機械研磨法で平坦化する。続いて、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１６と窒化シリコン膜１５をエッチングしてコンタクトホール１７を形成した後、それぞれのコンタクトホール１７の内部にプラグ１８を形成する。プラグ１８は、例えばＴｉＮ（窒化チタン）からなるバリア膜とＷ（タングステン）膜との積層膜で構成する。
【００２４】
次に、図３に示すように、酸化シリコン膜１６の上部にＣＶＤ法でＳｉＯＣ膜２０とキャップ絶縁膜２１とを堆積した後、キャップ絶縁膜２１の上部に配線形成領域が開口されたフォトレジスト膜２３を形成する。フォトレジスト膜２３の下層には、必要に応じて反射防止膜２２を形成する。キャップ絶縁膜２１は、ＣＶＤ法で堆積した酸化シリコン膜からなり、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜２０を保護するために形成する。
【００２５】
ＳｉＯＣ膜２０としては、ｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）、ＣＯＲＡＬ（米国Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム製、比誘電率＝２．７、耐熱温度＝４５０℃）などがある。また、誘電率をさらに下げるために、膜をポーラス化したものを使用することもできる。これらのＳｉＯＣ系材料は、ＣＶＤ法によって形成することができる。例えばｐ−ＭＴＥＳは、メチルトリエトキシシランとＮ2Ｏとの混合ガスを用いたＣＶＤ法によって形成される。
【００２６】
次に、図４に示すように、フォトレジスト膜２３をマスクにして反射防止膜２２、キャップ絶縁膜２１およびＳｉＯＣ膜２０をドライエッチングすることにより、酸化シリコン膜１６の上部に配線溝２５を形成する。次の工程で酸化シリコン膜１６の上部に形成される第１層配線２６の膜厚は、キャップ絶縁膜２１とＳｉＯＣ膜２０の膜厚によって規定される。
【００２７】
次に、フォトレジスト膜２３および反射防止膜２２をアッシングによって除去した後、図５に示すように、配線溝２５の内部に第１層配線２６を形成する。第１層配線２６は、下層のプラグ１８を介してｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ型半導体領域１１）またはｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ型半導体領域１２）と電気的に接続される。
【００２８】
第１層配線２６を形成するには、まず配線溝２５の内部を埋め込まない程度の薄い（５０ｎｍ程度）ＴｉＮ膜をスパッタリング法で堆積し、続いて配線溝２５の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝２５の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。ここでＴｉＮ膜単層の代わりに１５ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積し、続いて１５ｎｍ程度のＴｉ膜を堆積した積層構造としてもよい。ＴｉＮ膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防止するバリア膜である。バリア膜は、ＴｉＮ膜の他、ＷＮ（窒化タングステン）やＴａＮ（窒化タンタル）のような窒化金属膜またはこれらにＳｉを添加した膜、あるいはＴａ、Ｔｉ、Ｗ、ＴｉＷのような高融点金属膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００２９】
次に、図６に示すように、第１層配線２６の上部にバリア絶縁膜２７を堆積した後、バリア絶縁膜２７の上部に層間絶縁膜３０、キャップ絶縁膜３１およびアルミナ膜３２を堆積する。バリア絶縁膜２７は、第１層配線２６中のＣｕが層間絶縁膜３０中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜４０ｎｍ程度のＳｉＣ（炭化シリコン）膜またはＳｉＣＮ（炭窒化シリコン）膜で構成する。層間絶縁膜３０は、第１層配線２６と後の工程でその上層に形成する第２層配線（４１）との間に形成される容量を低減するために、誘電率の低いＳｉＯＣ膜で構成する。ＳｉＯＣはＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。キャップ絶縁膜３１は、ＣＶＤ法で堆積した膜厚５０ｎｍ程度の酸化シリコン膜からなり、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜３０を保護するために形成する。アルミナ膜３２はスパッタリング法で堆積し、その膜厚は３０ｎｍ〜７５ｎｍとする。
【００３０】
次に、図７に示すように、キャップ絶縁膜３１の上部に反射防止膜３３と、配線溝形成領域が開口されたフォトレジスト膜３４とを堆積した後、フォトレジスト膜３４をマスクにして反射防止膜３３とアルミナ膜３２とをドライエッチングすることによってアルミナマスク３２ａを形成する。
【００３１】
次に、フォトレジスト膜３４および反射防止膜３３をアッシングによって除去した後、図８に示すように、アルミナマスク３２ａの上部に反射防止膜３５と、ビアホール形成領域が開口されたフォトレジスト膜３６とを堆積する。そして、図９に示すように、フォトレジスト膜３６をマスクにして反射防止膜３５、キャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、ビアホール３７を形成する。このとき、ビアホール３７の底部が層間絶縁膜３０の膜厚の半分程度の位置に達したときにエッチングを停止するように時間を制御する。または、図１０に示すように、ビアホール３７の底部が層間絶縁膜３０の下層のバリア絶縁膜２７に達するまでエッチングを行ってもよい。この場合は、工程を簡略化することができるが、バリア絶縁膜２７の表面もエッチングされるので、バリア絶縁膜２７の膜厚によっては、ビアホール３７の底部に第１層配線２６の表面が露出することがある。従って、第１層配線２６の表面の汚染を防ぐ配慮が必要となる。
【００３２】
上記のエッチング工程では、フォトレジスト膜３６とアルミナマスク３２ａとの間に合わせずれが生じた場合、アルミナマスク３２ａの端部がビアホール３７の内側に露出する。そのため、露出した箇所のアルミナマスク３２ａも同時にエッチングされ、ビアホール３７の側壁や底面にアルミナ残渣３９（図９参照）が付着する。その結果、このアルミナ残渣３９が付着した箇所では、アルミナ残渣３９がエッチングのマスクとして作用し、その後の層間絶縁膜３０のエッチングが妨げられるために、ビアホール３７が正常に開口できなくなる。
【００３３】
そこで、本実施の形態では、ビアホール３７を形成した後、フォトレジスト膜３６および反射防止膜３５をアッシングによって除去し、続いて、図１１に示すように、希フッ酸洗浄液を使ってビアホール３７の内部を洗浄することによって、アルミナ残渣３９を除去する。このとき使用する希フッ酸洗浄液の好ましいフッ酸濃度は、０．１〜０．００１％程度である。フッ酸濃度が高い場合は、アルミナマスク３２ａもある程度エッチングされてしまうが、上記したような低濃度範囲であれば、アルミナマスク３２ａのエッチング量は極めて僅かで済む。
【００３４】
次に、図１２に示すように、アルミナマスク３２ａをマスクにしてキャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、配線溝３８を形成する。このとき、ビアホール３７の底部の層間絶縁膜３０もエッチングされ、バリア絶縁膜２７の表面が露出する。このエッチングは、配線溝３８の底部が層間絶縁膜３０の膜厚の半分程度の位置に達したときにエッチングを停止するように時間を制御して行う。
【００３５】
アルミナマスク３２ａをマスクにしてＳｉＯＣ膜からなる層間絶縁膜３０をドライエッチングする上記のエッチング工程では、一般的なガス圧（例えば２００ミリＴｏｒｒ〜１００ミリＴｏｒｒ）でエッチングした場合、アルミナマスク３２ａの表面から発生したアルミナ残渣が配線溝３８の内部に付着するために、層間絶縁膜３０のエッチングが妨げられ、配線溝３８が正常に開口できなくなる。
【００３６】
そこで本実施の形態では、エッチングガスを極低圧した条件で層間絶縁膜３０をエッチングする。具体的には、エッチングガスの圧力を２０ミリＴｏｒｒ〜０．２ミリＴｏｒｒ、好ましくは１０ミリＴｏｒｒ〜０．２ミリＴｏｒｒの範囲に設定してエッチングを行う。エッチングガスは、ＣＦ4（四フッ化炭素）が好ましいが、その他のエッチングガス、例えばＣＨＦ3またはＣ5Ｆ8にＯ2とＡｒ（アルゴン）とを加えたガスなどを使用することもできる。このような条件でエッチングを行うことにより、配線溝３８の内部にアルミナ残渣が付着する不具合が防止され、配線溝３８を正常に開口することができる。
【００３７】
次に、図１３に示すように、ビアホール３７の底部に露出したバリア絶縁膜２７をドライエッチングで除去することにより、ビアホール３７の底部に第１層配線２６を露出させる。このドライエッチングを行うと、ビアホール３７の底部に露出した第１層配線２６の表面もエッチングガスに曝されるため、Ｃｕとエッチングガスとが反応して生じたＣｕポリマー４０が第１層配線２６の表面に付着する。
【００３８】
次に、図１４に示すように、希フッ酸洗浄液を使ってアルミナマスク３２ａを除去すると同時に、第１層配線２６の表面に付着したＣｕポリマー４０も除去する。
【００３９】
その後、図１５に示すように、常法に従って配線溝３８およびビアホール３７の内部に第２層配線４１を形成する。すなわち、まず配線溝３８およびビアホール３７の内部を埋め込まない程度の薄いＴｉＮ膜をスパッタリング法で堆積し、続いて配線溝３８およびビアホール３７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３８の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。
【００４０】
図示は省略するが、その後、上記した層間絶縁膜の堆積、配線溝およびビアホールの形成、Ｃｕ膜の埋め込みを繰り返すことにより、第２層配線４１の上層に複数層のＣｕ配線を形成することにより、本実施の形態のＣＭＯＳ−ＬＳＩが完成する。
【００４１】
（実施の形態２）
前記実施の形態１では、フォトレジスト膜３６をマスクにしたドライエッチングで層間絶縁膜３０にビアホール３７を形成し、続いてフォトレジスト膜３６をアッシングによって除去した後、アルミナマスク３２ａをマスクにしたドライエッチングで層間絶縁膜３０に配線溝３８を形成する（図８〜図１２参照）。
【００４２】
上記の工程では、ビアホール３７を形成した後にフォトレジスト膜３６をアッシングによって除去するので、ビアホール３７の側壁や底面に露出している層間絶縁膜３０がアッシングガスに曝されてダメージを受け、ビアホール３７の形状不良を引き起こす虞れがある。特に、層間絶縁膜３０の誘電率をさらに下げるために、膜をポーラス化した場合は、アッシングガスによるダメージが大きい。そこで、本実施の形態では、層間絶縁膜３０のアッシングダメージを防ぐ方法について説明する。
【００４３】
まず、図１６に示すように、フォトレジスト膜３４をマスクにしたドライエッチングでアルミナ膜３２をパターニングすることによってアルミナマスク３２ａを形成する。ここまでの工程は、前記実施の形態１の図１〜図７に示した工程と同一である。
【００４４】
次に、フォトレジスト膜３４および反射防止膜３３をアッシングによって除去した後、図１７に示すように、アルミナマスク３２ａの上部に有機ＳＯＧ膜４３を形成し、さらに有機ＳＯＧ膜４３の上部に無機ＳＯＧ膜４４を形成する。ここで、無機ＳＯＧ膜４４は、ウェットエッチングによる除去は困難であるが、アッシング耐性が高いという特性を有している。一方、有機ＳＯＧ膜４３は、ウェットエッチングによって除去が可能であるが、無機ＳＯＧ膜４４に比べるとアッシング耐性は低い。無機ＳＯＧ膜４４としては、東京応化工業製「Ｔｙｐｅ１２」などがあり、有機ＳＯＧ膜４３としては、米国Honeywell Electronic Materials製「Ｄｕｏ」などがある。
【００４５】
次に、図１８に示すように、無機ＳＯＧ膜４４の上部に反射防止膜４５と、ビアホール形成領域が開口されたフォトレジスト膜４６とを堆積した後、フォトレジスト膜４６をマスクにしてビアホール形成領域の反射防止膜４５、無機ＳＯＧ膜４４および有機ＳＯＧ膜４３をドライエッチングする。
【００４６】
次に、図１９に示すように、フォトレジスト膜４６および反射防止膜４５をアッシングによって除去する。このとき、層間絶縁膜３０はキャップ絶縁膜３１によって覆われているので、層間絶縁膜３０がアッシングガスに曝されることはない。
【００４７】
次に、図２０に示すように、ビアホール形成領域が開口された無機ＳＯＧ膜４４および有機ＳＯＧ膜４３をマスクにしてキャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、ビアホール３７を形成する。このとき、ビアホール３７の底部が層間絶縁膜３０の膜厚の半分程度の位置に達したときにエッチングを停止するように時間を制御するが、ビアホール３７の底部が層間絶縁膜３０の下層のバリア絶縁膜２７に達するまでエッチングを行ってもよい。また、この工程では、層間絶縁膜３０をエッチングする際に、有機ＳＯＧ膜４３の上部の無機ＳＯＧ膜４４もエッチングされて除去される。
【００４８】
また、図示は省略するが、上記のエッチング工程では、無機ＳＯＧ膜４４および有機ＳＯＧ膜４３をエッチングする際に使用したフォトレジスト膜４６とアルミナマスク３２ａとの間に合わせずれが生じた場合、アルミナマスク３２ａの端部がビアホール３７の内側に露出するために、露出した箇所のアルミナマスク３２ａも同時にエッチングされ、ビアホール３７の側壁や底面にアルミナ残渣３９が付着する。そこで、前記実施の形態１と同様、ビアホール３７を形成した後、希フッ酸洗浄液を使ってビアホール３７の内部を洗浄し、アルミナ残渣３９を除去する。このとき、アルミナマスク３２ａは有機ＳＯＧ膜４３によって覆われているので、洗浄液のフッ酸濃度を高くしてもアルミナマスク３２ａがエッチングされることはない。
【００４９】
次に、図２１に示すように、有機ＳＯＧ膜４３をウェットエッチングによって除去し、続いて、図２２に示すように、アルミナマスク３２ａをマスクにしてキャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、配線溝３８を形成する。図示は省略するが、その後、前記実施の形態１の図１３〜図１５に示した工程に従ってアルミナマスク３２ａを除去した後、配線溝３８およびビアホール３７の内部に第２層配線４１を形成する。
【００５０】
このように、本実施の形態によれば、層間絶縁膜３０がアッシングガスに曝されることがないので、ビアホール３７の形状不良を確実に防止することができ、層間絶縁膜３０の低誘電率化を推進することが可能となる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５２】
本発明は、ダマシンＣｕ配線と低誘電率絶縁膜とを有するＬＳＩの製造に適用して有用なものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００５４】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
１０  サイドウォールスペーサ
１１  ｎ型半導体領域（ソース、ドレイン）
１２  ｐ型半導体領域（ソース、ドレイン）
１３  Ｃｏシリサイド膜
１５  窒化シリコン膜
１６  酸化シリコン膜
１７  コンタクトホール
１８  プラグ
２０  ＳｉＯＣ膜
２１  キャップ絶縁膜
２２  反射防止膜
２３  フォトレジスト膜
２５  配線溝
２６  第１層配線
２７  バリア絶縁膜
３０  層間絶縁膜
３１  キャップ絶縁膜
３２  アルミナ膜
３２ａ  アルミナマスク
３３  反射防止膜
３４  フォトレジスト膜
３５  反射防止膜
３６  フォトレジスト膜
３７  ビアホール
３８  配線溝
３９  アルミナ残渣
４０  Ｃｕポリマー
４１  第２層配線
４３  有機ＳＯＧ膜
４４  無機ＳＯＧ膜
４５  反射防止膜
４６  フォトレジスト膜
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ
【図１】
2005142369.tif 000003
【図２】
2005142369.tif 000004
【図３】
2005142369.tif 000005
【図４】
2005142369.tif 000006
【図５】
2005142369.tif 000007
【図６】
2005142369.tif 000008
【図７】
2005142369.tif 000009
【図８】
2005142369.tif 000010
【図９】
2005142369.tif 000011
【図１０】
2005142369.tif 000012
【図１１】
2005142369.tif 000013
【図１２】
2005142369.tif 000014
【図１３】
2005142369.tif 000015
【図１４】
2005142369.tif 000016
【図１５】
2005142369.tif 000017
【図１６】
2005142369.tif 000018
【図１７】
2005142369.tif 000019
【図１８】
2005142369.tif 000020
【図１９】
2005142369.tif 000021
【図２０】
2005142369.tif 000022
【図２１】
2005142369.tif 000023
【図２２】
2005142369.tif 000024