(57)【要約】【課題】シリアルパラレル変換回路及びパラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能な半導体集積回路装置を提供すること。【解決手段】低速信号入力端子 3a、3b 及び 3c からの入力パラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路 11a、11b 及び 11c と、パラレルシリアル変換回路 11a、11b 及び 11c の出力信号と高速信号入力端子 1a 及び 1b からの入力信号のなかから信号を選んで出力する信号選択回路 13 と、信号選択回路 13 の出力をパラレル信号に変換して出力するシリアルパラレル変換回路 14 と、シリアルパラレル変換回路 14 から出力されるパラレル信号を、必要に応じて並び替えて、低速信号出力端子 4a 及び 4b から出力するワード同期回路 22 とを備えた半導体集積回路装置を構成する。【選択図】    図１
2005098729.tif 000002
【特許請求の範囲】
【請求項１】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項２】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替るワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記ｎ個の信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項３】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎ（ｎは３以上の整数とする）のパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力される第２の高速動作回路と、前記第ｎ−１の信号選択回路の出力と前記第２の高速動作回路の出力が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項４】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｎの高速信号処理回路の出力が入力される第ｎ−１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力される第ｎ＋１の高速信号処理回路と、前記第ｎ＋１の高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくは前記第ｎ＋１の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項５】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力前記と第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記パラレルシリアル変換回路もしくは第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、前記ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項６】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路からの出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され、入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否か、もしくはあらかじめ設定されたデータパターンと一致しているか否かの照合を行う検査用のパターン照合回路と、前記ｎ個の信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路、ワード同期回路、第２の信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項７】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記ｎ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるシリアルパラレル変換回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項８】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第ｎ＋１の高速信号処理回路と、前記第ｎ＋１の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるシリアルパラレル変換回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項９】
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置。
【請求項１０】
ｎ（ｎは３以上の整数とする）個の高速信号入力端子と、ｍ（ｍは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｍのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｍ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｍ−１の信号選択回路の出力と前記第１の高速信号入力端子からの信号が入力される第ｍの信号選択回路と、前記第ｍの信号選択回路の出力前記と第２の高速信号入力端子からの信号が入力される第ｍ＋１の信号選択回路と、第ｍ＋ｊ（ｊは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と第ｊ＋２の高速信号入力端子からの信号が入力される第ｍ＋ｎ−１の信号選択回路と、前記ｍ＋ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ〜第ｍ＋ｎ−１の信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記ｍ個のパラレルシリアル変換回路と前記ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｍ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項１２】
請求項１〜６、１０及び１１のいずれかに記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項１３】
請求項７、８及び１１のいずれかに記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とした半導体集積回路装置。
【請求項１４】
請求項１〜１３のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、複数の上記シリアルパラレル変換回路、複数の上記高速信号処理回路もしくは複数の上記クロック・データ再生回路に対して、１つもしくは複数の上記信号選択回路から同じ出力を同時に出力する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項１５】
請求項２、６、１１〜１４のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパターン生成回路及び検査用のパターン照合回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュール及び通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図１１は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（非特許文献１参照）。図において、入力電気信号 301 は電気-光変換手段（ＥＯ変換手段） 302 によって出力光信号 303 に変換されて外部に出力され、外部からの入力光信号 304 は光電変換手段（ＯＥ変換手段）305 によって電気信号 306 に変換され、信号再生回路 307 を経由して出力電気信号 308 として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図１２は、図１１の光通信モジュールにシリアルパラレル変換回路等を追加した光通信モジュールである（非特許文献２参照）。入力された光信号 304 を電気信号 306 に変換した後にシリアルパラレル変換回路 310 でシリアルパラレル変換して並列電気信号 308 として出力し、また並列電気信号 301 を入力しパラレルシリアル変換回路 309 でパラレルシリアル変換を行なってシリアル電気信号 311 にした後に光信号 303 に変換することにより、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、シリアルパラレル変換回路 310 を半導体集積回路で構成する場合、シリアル入力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、シリアルパラレル変換回路のシリアル入力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。また、パラレルシリアル変換回路を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路が正常に出力していることの確認ができなくなる）という問題がある。
【０００５】
図１３は、複数のシリアルパラレル変換回路等を搭載した光通信モジュールである（非特許文献３参照）。この場合、図１２におけるパラレルシリアル変換回路 309 とシリアルパラレル変換回路 310 とが、それぞれ、信号処理回路と複数のパラレルシリアル変換回路の組み合わせ 312 と、信号処理回路と複数のシリアルパラレル変換回路の組み合わせ 313 とに置き換えられ、電気-光変換手段（ＥＯ変換手段）302 及び光電変換手段（ＯＥ変換手段）305 がそれぞれ複数個用いられている。この場合にも、図１２の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、シリアルパラレル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル入力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、シリアルパラレル変換回路のシリアル入力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合も、図１２の場合と同様の問題がある。
【０００６】
図１４は、複数のシリアルパラレル変換回路等を搭載した別の光モジュールの構成例である。図１２の光通信モジュールに搭載されている各機能ブロックを複数個並列に搭載し、さらに信号処理回路も複数個並列に搭載している。具体的な仕様例としては、光通信の業界標準仕様の協議団体であるＯｐｔｉｃａ１  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ（ＯＩＦ）でＳＦＩ-５ｓとよばれる４組の光信号入出力に対応した並列電気信号インターフェースの規格が作成されている（非特許文献４参照）。図１２の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合も、図１２の場合と同様の問題がある。
【０００７】
【非特許文献１】“ＸＦＰ（１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”  ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２．
【非特許文献２】“Ｓｅｒｉａｌ  ＯＣ-１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００．
【非特許文献３】“Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  ＯＣ-１９２  ｆｏｕｒ  ｆｉｂｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｐａｒａｌｌｅｌ  Ｏｐｔｉｃｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ａｕｇｕｓｔ  １７，  ２０００．
【非特許文献４】“Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５  （ＳＦＩ-５)：  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  Ａｇｒｅｅｍｅｎｔ  ｆｏｒ  ４０Ｇｂ/ｓ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｄｅｖｉｃｅｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｊａｎｕａｒｙ  ２９，  ２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、本発明の主な目的は、シリアルパラレル変換回路及びパラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明においては、請求項１に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替るワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記ｎ個の信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項３に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎ（ｎは３以上の整数とする）のパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力される第２の高速動作回路と、前記第ｎ−１の信号選択回路の出力と前記第２の高速動作回路の出力が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項４に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｎの高速信号処理回路の出力が入力される第ｎ−１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力される第ｎ＋１の高速信号処理回路と、前記第ｎ＋１の高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくは前記第ｎ＋１の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項５に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力前記と第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記パラレルシリアル変換回路もしくは第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、前記ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項６に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路からの出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され、入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否か、もしくはあらかじめ設定されたデータパターンと一致しているか否かの照合を行う検査用のパターン照合回路と、前記ｎ個の信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路、ワード同期回路、第２の信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項７に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記ｎ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるシリアルパラレル変換回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項８に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第ｎ＋１の高速信号処理回路と、前記第ｎ＋１の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるシリアルパラレル変換回路と、前記シリアルパラレル変換回路の出力が入力され、前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項９に記載のように、
高速信号入力端子と、ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力と前記高速信号入力端子からの信号が入力される第ｎの信号選択回路と、前記ｎ個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎの信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記ｎ個のパラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１０に記載のように、
ｎ（ｎは３以上の整数とする）個の高速信号入力端子と、ｍ（ｍは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｍのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｍ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力が入力される第ｉ＋１の信号選択回路と、前記第ｍ−１の信号選択回路の出力と前記第１の高速信号入力端子からの信号が入力される第ｍの信号選択回路と、前記第ｍの信号選択回路の出力前記と第２の高速信号入力端子からの信号が入力される第ｍ＋１の信号選択回路と、第ｍ＋ｊ（ｊは１以上ｎ−２以下のすべての整数値をとるものとする）の信号選択回路の出力と第ｊ＋２の高速信号入力端子からの信号が入力される第ｍ＋ｎ−１の信号選択回路と、前記ｍ＋ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ〜第ｍ＋ｎ−１の信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記ｍ個のパラレルシリアル変換回路と前記ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｍ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１１に記載のように、
請求項１〜１０のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１２に記載のように、
請求項１〜６、１０及び１１のいずれかに記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１３に記載のように、
請求項７、８及び１１のいずれかに記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とした半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１４に記載のように、
請求項１〜１３のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、複数の上記シリアルパラレル変換回路、複数の上記高速信号処理回路もしくは複数の上記クロック・データ再生回路に対して、１つもしくは複数の上記信号選択回路から同じ出力を同時に出力する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１５に記載のように、
請求項２、６、１１〜１４のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパターン生成回路及び検査用のパターン照合回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【発明の効果】
【００２５】
本発明の実施によって、シリアルパラレル変換回路及びパラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能な半導体集積回路装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００２７】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b 及び 2c と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 11a、11b 及び 11c と、信号選択回路 12、12c 及び 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 21 を有する。
【００２８】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ/ｓ〜数十Ｍｂｉｔ/ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００２９】
パラレルシリアル変換回路 11a は低速信号入力端子 3a から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力するとともに高速信号出力端子 2a より半導体集積回路装置の外部へ出力する。
【００３０】
パラレルシリアル変換回路 11b は低速信号入力端子 3b から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力する。
【００３１】
信号選択回路 12 は、パラレルシリアル変換回路 11a の出力とパラレルシリアル変換回路 11b の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
12c に対して出力するとともに高速信号出力端子 2b より半導体集積回路装置の外部へ出力する。
【００３２】
パラレルシリアル変換回路 11c は低速信号入力端子 3c から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12c に対して出力する。
【００３３】
信号選択回路 12c は、パラレルシリアル変換回路 11c の出力と信号選択回路 12 の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
13 に対して出力するとともに高速信号出力端子 2c より半導体集積回路装置の外部へ出力する。
【００３４】
信号選択回路 13 は、信号選択回路 12c の出力と高速信号入力端子（ 1a 及び 1b ）から入力される信号が入力され、制御信号入力端子 6 の設定により、信号選択回路 12c の出力か、もしくは高速信号入力端子からの入力をシリアルパラレル変換回路 14 に対して出力する。
【００３５】
シリアルパラレル変換回路 14 は、信号選択回路 13 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。
【００３６】
発振回路 15 は、パラレルシリアル変換回路 11a 及び 11b とシリアルパラレル変換回路 14 に対して高周波クロック信号を供給する。
【００３７】
ワード同期回路 21 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 11a 及び 11b のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 21 により低速信号入力端子 3a、2b もしくは 3c から入力されたデータ列を再生して、低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力することができる。
【００３８】
パラレルシリアル変換回路 11a、11b 及び 11c のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路 21 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力することができる。
【００３９】
低周波クロック入力端子 5 は、ワード同期回路 21 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、正常な動作確認ができるように、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵させる。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 に内蔵させる構成と、パラレルシリアル変換回路 11a、11b 及び 11c とワード同期回路 21 に内蔵させる構成と、発振回路 15 に内蔵させる構成の３通りの構成等がある。
【００４０】
発振回路 15 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００４１】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 21 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４２】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
11a、11b 及び 11c とシリアルパラレル変換回路 14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４３】
また、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 14 が正常動作できないため、正常動作を確保するために、信号選択回路 13 からの入力信号と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵させる。
【００４４】
例えば、信号選択回路 13 の出力と発振回路 15 から出力されている高周波クロック信号の位相差を検出し、信号選択回路からの信号もしくは発振回路 15 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより信号選択回路からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路 14 に内蔵すればよい。
【００４５】
なお、信号選択回路の出力を発振回路 15 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 15 に内蔵すること等も可能である。
【００４６】
本実施の形態の半導体集積回路装置は、制御信号入力端子 5 の設定により、パラレルシリアル変換回路 11a、11b もしくは 11c の出力を複数の信号選択回路を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 の検査を可能としている。
【００４７】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b 及び 11c に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 の検査が可能となる。
【００４８】
なお、本実施の形態は、請求項１に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎを４以上の整数とした場合の請求項２に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 11c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。
【００４９】
また、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 13 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【００５０】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b、2c と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 16a、16b 及び 16c と、信号選択回路 12、12c 及び 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 22 と、検査用のパターン生成回路 23 と検査用のパターン照合回路 24 を有する。
【００５１】
検査用のパターン生成回路 23 は、制御信号入力端子 6 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路 16a、16b 及び 16c に対して出力する。
【００５２】
パラレルシリアル変換回路 16a は検査用のパターン生成回路 23 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力するとともに高速信号出力端子 2a より半導体集積回路装置の外部へ出力する。
【００５３】
パラレルシリアル変換回路 16b は検査用のパターン生成回路 23 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力する。
【００５４】
信号選択回路 12 は、パラレルシリアル変換回路 16a の出力とパラレルシリアル変換回路 16b の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
12c に対して出力するとともに高速信号出力端子 2b より半導体集積回路装置の外部へ出力する。
【００５５】
パラレルシリアル変換回路 16c は検査用のパターン生成回路 23 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12c に対して出力する。
【００５６】
信号選択回路 12c は、パラレルシリアル変換回路 16c の出力と信号選択回路 12 の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
13 に対して出力するとともに高速信号出力端子 2c より半導体集積回路装置の外部へ出力する。
【００５７】
なお、パラレルシリアル変換回路 16a、16b 及び 16c は、検査時以外は、検査用のパターン生成回路 23 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子 6 により行う。
【００５８】
ワード同期回路 22 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて検査用のパターン照合回路 24 に対して出力する。なお、パラレルシリアル変換回路 16a、16b 及び 16c のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 22 によりパラレルシリアル変換回路 16a、16b 及び 16c に入力されたデータ列を再生して、検査用のパターン照合回路 24 に対して出力することができる。
【００５９】
パラレルシリアル変換回路 16a、16b 及び 16c のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路 22 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って検査用のパターン照合回路 24 に対して出力することができる。
【００６０】
検査用のパターン照合回路 24 は、ワード同期回路 22 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 23 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い、照合結果を低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【００６１】
なお、シリアルパラレル変換回路 14 （もしくはワード同期回路 22 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路
24 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【００６２】
制御信号入力端子 6 は、パターン生成回路 23 の設定、パラレルシリアル変換回路 16a、16b 及び 16c の入力切替の他、信号選択回路 12、12c 及び 13 の設定、パターン照合回路 24 の設定等を行うために使用する。
【００６３】
低周波クロック入力端子 5 は、パターン照合回路 24 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、正常な動作確認ができるように、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵させる。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 14 に内蔵させる構成と、ワード同期回路 22 に内蔵させる構成と、検査用のパターン照合回路 24 に内蔵させる構成と、発振回路 15 に内蔵させる構成の４通りの構成等がある。
【００６４】
発振回路 15 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００６５】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 22 もしくは検査用のパターン照合回路 24 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００６６】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００６７】
また、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 14 が正常動作できないため、信号選択回路 13 からの入力信号と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することにより正常動作を可能としている。
【００６８】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 23 よりパラレルシリアル変換回路 16a、16b 及び 16c にデータ列を入力し、検査用のパターン照合回路 24 によりワード同期回路 22 の出力が検査用のパターン生成回路 23 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 16a、16b 及び 16c とシリアルパラレル変換回路 14 の検査を可能としている。
【００６９】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数は、パラレルシリアル変換回路 11a、11b 及び 11c に入力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路 16a、16b 及び 16c に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００７０】
例えば、パラレルシリアル変換回路 16a 及び 16b がＫ（Ｋは２以上の整数）並列のパラレルデータ入力をもち、各データのデータレートが１００Ｍｂｉｔ/ｓだとした場合、発振回路 15 は１００×Ｋ ＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路 15 より出力するような構成とする。パターン生成回路 23 をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路 16a、16b 及び 16c への１００Ｍｂｉｔ/ｓデータの入力が可能となる。
【００７１】
また、シリアルパラレル変換回路 14 がＬ（Ｌは２以上の整数）並列のパラレルデータ出力を持つ場合、上記の発振回路 15 の１００×Ｋ ＭＨｚの高周波クロック信号で動作させることによりシリアルパラレル変換回路 14 のパラレルデータ出力の各データのデータレートを「（１００×Ｋ）/Ｌ」Ｍｂｉｔ/ｓ（例えばＫ＝Ｌの場合は１００Ｍｂｉｔ/ｓ）とすることができる。
【００７２】
ワード同期回路 22 も「（１００×Ｋ）/Ｌ」ＭＨｚ（例えばＫ＝Ｌの場合は１００ＭＨｚ）クロックで動作させることにより正常動作が可能である。パターン照合回路 24 は、照合を行う回路本体を「（１００ＸＫ）/Ｌ」ＭＨｚ（例えばＫ＝Ｌの場合は１００ＭＨｚ）で動作させ、照合結果を出力する回路のみを低周波クロック入力端子からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路と、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００７３】
なお、本実施の形態は、請求項２に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎを４以上の整数とした場合の請求項２に記載の半導体集積回路装置は、パラレルシリアル変換回路 16c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態におけるパラレルシリアル変換回路 16c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 13 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【００７４】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、高速信号出力端子２と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 17、11b 及び 11c と、信号選択回路 18、18c 及び 19 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 21 と、高速動作回路 101 及び 102 を有する。
【００７５】
パラレルシリアル変換回路 17 は低速信号入力端子 3a から入力されるパラレルデータをシリアルデータに変換して信号選択回路 18 に対して出力するとともに第１の高速動作回路 101 に対して出力する。
【００７６】
パラレルシリアル変換回路 11b は低速信号入力端子 3b から入力されるパラレルデータをシリアルデータに変換して信号選択回路 18 に対して出力する。
【００７７】
信号選択回路 18 は、パラレルシリアル変換回路 17 の出力とパラレルシリアル変換回路 11b の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
18a に対して出力するとともに第１の高速動作回路 101 に対して出力する。
【００７８】
パラレルシリアル変換回路 11c は低速信号入力端子 3c から入力されるパラレルデータをシリアルデータに変換して信号選択回路 18c に対して出力する。
【００７９】
信号選択回路 18c は、パラレルシリアル変換回路 11c の出力と信号選択回路 18 の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
19 に対して出力するとともに第１の高速動作回路 101 に対して出力する。
【００８０】
第１の高速動作回路 101 は、パラレルシリアル変換回路 17 の出力と信号選択回路 18 及び 18c の出力を入力とし、出力信号を高速信号出力端子２より半導体集積回路装置の外部へ出力する。
【００８１】
第２の高速動作回路 102 は、高速信号入力端子 1 から入力される信号が入力され、信号選択回路 19 に対して出力信号を出力する。
【００８２】
信号選択回路 19 は、信号選択回路 18 の出力と第２の高速動作回路 102 の出力を入力とし、制御信号入力端子 6 の設定により、信号選択回路 18c の出力か、もしくは第２の高速動作回路 102 の出力をシリアルパラレル変換回路 14 に対して出力する。
【００８３】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【００８４】
また、信号選択回路 19 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することも実施の形態１と同様である。
【００８５】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 6 の設定により、パラレルシリアル変換回路の出力を複数の信号選択回路を介してシリアルパラレル変換回路に入力し、シリアルパラレル変換回路により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路とシリアルパラレル変換回路の検査を可能としている。
【００８６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 17、11b 及び 11c に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 17、11b 及び 11c とシリアルパラレル変換回路 14 の検査が可能となる。
【００８７】
なお、本実施の形態は、請求項３に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項３に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 11c と信号選択回路 18c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c及び信号選択回路 18c を削除し、信号選択回路 18 の出力を信号選択回路 19 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【００８８】
また、本実施の形態における高速動作回路 101 を削除し、パラレルシリアル変換回路 17 の出力と信号選択回路 18 及び 18c の出力を直接、異なる高速信号出力端子から出力する構成でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。さらに、本実施の形態における高速動作回路 102 を削除し、複数の高速信号入力端子からの信号を直接、信号選択回路 19 に入力する構成でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【００８９】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 103 と、信号選択回路 104 及び 105 と、シリアルパラレル変換回路 106 と、発振回路 15 と、ワード同期回路 21 と、高速信号処理回路 107a、107b、107c 及び 108 を有する。
【００９０】
パラレルシリアル変換回路 103 は低速信号入力端子 3a、3b もしくは 3c から入力されるパラレルデータをシリアルデータに変換して高速信号処理回路 107a、107b もしくは 107c に対して出力する。
【００９１】
高速信号処理回路 107a はパラレルシリアル変換回路 103 から入力されるデータに信号処理を行って信号選択回路 104 に対して出力するとともに高速信号出力端子 2a より半導体集積回路装置の外部へ出力する。
【００９２】
高速信号処理回路 107b はパラレルシリアル変換回路 103 から入力されるデータに信号処理を行って信号選択回路 104 に対して出力する。
【００９３】
信号選択回路 104 は、高速信号処理回路 107a の出力と高速信号処理回路 107b の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
104c に対して出力するとともに高速信号出力端子 2b より半導体集積回路装置の外部へ出力する。
【００９４】
信号選択回路 104c は、高速信号処理回路 107c の出力と信号選択回路 104 の出力を入力とし、制御信号入力端子 6 による設定により、２つの入力のうちのどちらかを信号選択回路
105 に対して出力するとともに高速信号出力端子 2c より半導体集積回路装置の外部へ出力する。
【００９５】
信号選択回路 105 は、信号選択回路 104c の出力と高速信号入力端子（ 1a 及び 1b ）から入力される信号が入力され、制御信号入力端子 6 の設定により、信号選択回路 104c の出力か、もしくは高速信号入力端子からの入力を高速信号処理回路 108 に対して出力する。
【００９６】
高速信号処理回路 108 は信号選択回路 105 から入力されるデータに信号処理を行ってシリアルパラレル変換回路 106 に対して出力する。
【００９７】
シリアルパラレル変換回路 106 は、高速信号処理回路 108 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。
【００９８】
ワード同期回路 21 は、実施の形態１の場合と同様に、シリアルパラレル変換回路 106 の出力を入力とし、シリアルパラレル変換回路 106 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 103 のパラレルデータ入力の並列数とシリアルパラレル変換回路 106 のパラレルデータ出力の並列数が同じであり、かつ、高速信号処理回路 108 が高速信号処理回路 107a 及び 107b の逆処理を行う場合、ワード同期回路 21 により低速信号入力端子 3a、3b もしくは 3c から入力されたデータ列を再生して、低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力することができる。
【００９９】
パラレルシリアル変換回路 103 のパラレルデータ入力の並列数とシリアルパラレル変換回路 106 のパラレルデータ出力の並列数が異なる場合等は、ワード同期回路
21 により、シリアルパラレル変換回路 106 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力することができる。
【０１００】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【０１０１】
また、信号選択回路 105 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 106 （もしくは高速信号処理回路 108 ）が正常動作できないため、正常動作ができるように、信号選択回路の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 106、高速信号処理回路 108、もしくは発振回路 15 に内蔵させる。
【０１０２】
例えば、高速信号処理回路 108 の出力と発振回路 15 から出力されている高周波クロック信号の位相差を検出し、高速信号処理回路 108 からの信号もしくは発振回路 15 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより高速信号処理回路 108 からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路 106 に内蔵すればよい。
【０１０３】
なお、高速信号処理回路 108 の出力を発振回路 15 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 15 に内蔵すること等も可能である。
【０１０４】
また、発振回路 15 から出力されている高周波クロック信号を高速信号処理回路 108 に入力して、信号選択回路 105 の出力と高周波クロック信号との間のタイミング条件を調整する手段（例えば、上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路と同様）を高速信号処理回路 108 に内蔵すること等も可能である。
【０１０５】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、高速信号処理回路 107a もしくは 107b の出力を複数の信号選択回路を介して高速信号処理回路 108 に入力し、シリアルパラレル変換回路 106 により高速信号処理回路 108 のシリアル出力を低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 106 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c 及び 108 ）とシリアルパラレル変換回路 106 の検査を可能としている。
【０１０６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 103 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c 及び 108 ）とシリアルパラレル変換回路 106 の検査が可能となる。
【０１０７】
また、高速信号処理回路 107a と 107b が異なる処理を行う場合等には、制御信号入力端子 6 の設定により検査を行う高速信号処理回路毎に異なるワード同期条件をワード同期回路 21 に設定することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c もしくは 108 ）とシリアルパラレル変換回路 106 の検査が可能となる。この場合、ワード同期回路 21 内に異なる処理を行う複数の回路を内蔵して処理を切り替えることができる他、ワード同期回路 21 内にＰＬＣ等のブログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 6、低速信号入力端子（ 3a もしくは 3b ）、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることによりワード同期回路 21 の処理を切り替えることも可能である。
【０１０８】
さらに、高速信号処理回路 107a、107b、107c 及び 108 の一部を内蔵しない構成の半導体集積回路装置でも、パラレルシリアル変換回路 103 の出力を信号選択回路 104 等に直結するか、または、信号選択回路 105 の出力をシリアルパラレル変換回路 106 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c もしくは 108 ）とシリアルパラレル変換回路 106 の検査が可能となる。
【０１０９】
なお、本実施の形態は、請求項４に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項４に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 103 と高速信号処理回路 107c と信号選択回路 104c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、低速信号入力端子 3c からの入力を受けるパラレルシリアル変換回路 103の部分、高速信号処理装置 107c、信号選択回路 104c 及び高速信号出力端子 2c を削除し、信号選択回路 104 の出力を信号選択回路 105 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１１０】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b、2c と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 109a、109b 及び 109c と、信号選択回路 12、12c 及び 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 25 と、信号処理回路 110 及び 111 を有する。
【０１１１】
信号処理回路 110 は低速信号入力端子 3a もしくは 3b から入力される信号に対して信号処理を行ってパラレルシリアル変換回路 109a、109b もしくは 109c に対して出力する。
【０１１２】
パラレルシリアル変換回路 109a は信号処理回路 110 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力するとともに高速信号出力端子 2a より半導体集積回路装置の外部へ出力する。
【０１１３】
パラレルシリアル変換回路 109b は信号処理回路 110 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12 に対して出力する。
【０１１４】
パラレルシリアル変換回路 109c は信号処理回路 110 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 12c に対して出力する。
【０１１５】
ワード同期回路 25 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて信号処理回路 111 に対して出力する。なお、パラレルシリアル変換回路 109a、109b 及び 109c のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 25 によりパラレルシリアル変換回路 109a、109b 及び 109c に入力されたデータ列を再生して、信号処理回路 111 に対して出力することができる。
【０１１６】
パラレルシリアル変換回路 109a、109 及び 109c のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路 25 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って信号処理回路 111 に対して出力することができる。
【０１１７】
信号処理回路 111 は、ワード同期回路 25 から入力された信号に信号処理を行って低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力する。
【０１１８】
制御信号入力端子 6 は、実施の形態１の場合と同様、信号選択回路 12 及び 13 の設定等を行うために使用する。
【０１１９】
低周波クロック入力端子 5 は、信号処理回路 111 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、正常な動作確認ができるように、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵させる。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 109a、109b 及び 109c とシリアルパラレル変換回路 14 に内蔵させる構成と、パラレルシリアル変換回路 109a、109b 及び 109c とワード同期回路 25 に内蔵させる構成と、パラレルシリアル変換回路 109a、109b 及び 109c と信号処理回路 111 に内蔵させる構成と、信号処理回路 110 とシリアルパラレル変換回路 14 に内蔵させる構成と、信号処理回路 110 とワード同期回路 25 に内蔵させる構成と、信号処理回路 110 と信号処理回路 111 に内蔵させる構成と、発振回路 15 に内蔵させる構成の７通りの構成等がある。
【０１２０】
発振回路 15 を、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１２１】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路とシリアルパラレル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路ではなく、ワード同期回路もしくは信号処理回路 111 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。同様に、パラレルシリアル変換回路ではなく、信号処理回路 110にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１２２】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路とシリアルパラレル変換回路に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１２３】
なお、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 15 に内蔵する。
【０１２４】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 109a、109b もしくは 109c の出力を複数の信号選択回路を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により信号選択回路 13 のシリアル出力を低速並列信号に変換してワード同期回路 25 に対して出力し、ワード同期回路 25 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて信号処理回路 111 に対して出力し、信号処理回路 111 の出力を低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 110及び 111 ）、パラレルシリアル変換回路（ 109a、109b 及び 109c ）、及び、シリアルパラレル変換回路 14 の検査を可能としている。
【０１２５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力を信号処理回路 110に入力する構成とした場合でも、一般的な半導体集積回路検査装置による信号処理回路（ 110及び 111 ）、パラレルシリアル変換回路（ 109a、109b 及び 109c ）、及び、シリアルパラレル変換回路 14 の検査が可能となる。
【０１２６】
また、信号処理回路 110の一部が異なる処理を行う場合等には、制御信号入力端子 6 の設定により検査を行う信号処理回路毎に異なるワード同期条件をワード同期回路 25 に設定することにより、一般的な半導体集積回路検査装置による信号処理回路（ 110及び 111 ）、パラレルシリアル変換回路（ 109a、109b もしくは 109c ）、及び、シリアルパラレル変換回路 14 の検査が可能となる。この場合、ワード同期回路 25 内に異なる処理を行う複数の回路を内蔵して処理を切り替えることができる他、ワード同期回路 25 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 6、低速信号入力端子（ 3a、3b もしくは 3c ）、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることによりワード同期回路 25 の処理を切り替えることも可能である。
【０１２７】
さらに、信号処理回路 110及び 111 の一部を内蔵しない構成の半導体集積回路装置でも、低速信号入力端子（ 3a、3b もしくは 3c ）をパラレルシリアル変換回路（ 109a、109b もしくは 109c ）の入力に直結するか、または、ワード同期回路 25 の出力を低速信号出力端子（ 4a もしくは 4b ）に直結すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 110 もしくは 111 ）、パラレルシリアル変換回路（ 109a、109b 及び 109c ）及びシリアルパラレル変換回路 14 の検査が可能となる。
【０１２８】
なお、本実施の形態は、請求項５に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項５に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 109c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、低速信号入力端子 3c からの入力を受ける信号処理回路 110 の部分、パラレルシリアル変換回路 109c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 13 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１２９】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b、2c と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 109a、109b及び 109c と、信号選択回路 12、12c 及び 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 25 と、検査用のパターン生成回路 26 と、検査用のパターン照合回路 27 と、信号処理回路 112 及び 113 を有する。
【０１３０】
検査用のパターン生成回路 26 は、制御信号入力端子 6 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路 112 に対して出力する。
【０１３１】
信号処理回路 112 は検査用のパターン生成回路 26 から入力される信号に対して信号処理を行ってパラレルシリアル変換回路 109a、109b、109c に対して出力する。
【０１３２】
なお、信号処理回路 112 は、検査時以外は、検査用のパターン生成回路 26 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子 6 により行う。
【０１３３】
信号処理回路 113 は、ワード同期回路 25 から入力された信号に信号処理を行って、検査用のパターン照合回路 27 に対して出力する。
【０１３４】
検査用のパターン照合回路 27 は、信号処理回路 113 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 26 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い、照合結果を低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【０１３５】
なお、信号処理回路 112 （もしくは、シリアルパラレル変換回路 14、または、ワード同期回路 25 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路 27 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０１３６】
制御信号入力端子 6 は、実施の形態２の場合と同様に、パターン生成回路 26 の設定、信号処理回路 112 の入力切替の他、信号選択回路 12 及び 13 の設定、パターン照合回路 27 の設定等を行うために使用する。
【０１３７】
低周波クロック入力端子 5 は、実施の形態２の場合と同様に、パターン照合回路 27 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、正常な動作確認ができるように、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵させる。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 14 に内蔵させる構成と、ワード同期回路 25 に内蔵させる構成と、信号処理回路 113 に内蔵させる構成と、検査用のパターン照合回路 27 に内蔵させる構成と、発振回路 15 に内蔵させる構成の５通りの構成等がある。
【０１３８】
発振回路 15 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１３９】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 25、信号処理回路 113、もしくは、検査用のパターン照合回路 27 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１４０】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１４１】
なお、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵する。
【０１４２】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 26 より信号処理回路 112 にデータ列を入力し、検査用のパターン照合回路 27 により信号処理回路 113 の出力が検査用のパターン生成回路 26 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 112 及び 113 ）、パラレルシリアル変換回路（ 109a、109b 及び 109c ）、及び、シリアルパラレル変換回路 14 の検査を可能としている。
【０１４３】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数をパラレルシリアル変換回路（ 109a、109b 及び 109c ）に入力されるパラレルデータ（及び、シリアルパラレル変換回路 14 のパラレル出力データ）の各データのデータレートより低い周波数とすること等が可能となる。
【０１４４】
なお、信号処理回路 112 の一部が異なる処理を行う場合等には、制御信号入力端子 6 の設定により検査を行う信号処理回路毎に異なるワード同期条件をワード同期回路 25 に設定することにより、一般的な半導体集積回路検査装置による信号処理回路（ 112 及び 113 ）、パラレルシリアル変換回路（ 109a、109b及び 109c ）、及び、シリアルパラレル変換回路 14 の検査が可能となる。この場合、ワード同期回路 25 内に異なる処理を行う複数の回路を内蔵して処理を切り替えることができる他、ワード同期回路 25 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 6、低速信号入力端子（ 3a もしくは 3b ）、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることによりワード同期回路 25 の処理を切り替えることも可能である。
【０１４５】
さらに、信号処理回路 112 及び 113 の一部を内蔵しない構成の半導体集積回路装置でも、検査用のパターン生成回路 26 の出力をパラレルシリアル変換回路（ 109a、109b もしくは 109c ）の入力に直結するか、または、ワード同期回路 25 の出力を検査用のパターン照合回路 27 の入力に直結し、制御信号入力端子 6 の設定により検査を行う信号処理回路毎に異なるワード同期条件をワード同期回路 25 に設定すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 112 もしくは 113 ）、パラレルシリアル変換回路（ 109a 及び 109b ）及びシリアルパラレル変換回路 14 の検査が可能となる。
【０１４６】
なお、本実施の形態は、請求項６に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項６に記載の半導体集積回路装置は、信号処理回路 112 とパラレルシリアル変換回路 109c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態におけるパラレルシリアル変換回路 109c に向けて出力する信号処理回路 112 の部分、パラレルシリアル変換回路 109c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 13 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１４７】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b と、低速信号入力端子 3a 及び 3b と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 11a 及び 11b と、信号選択回路 12 及び 114 と、シリアルパラレル変換回路 115 と、発振回路 116 と、ワード同期回路 21 と、クロック・データ再生回路 117 を有する。
【０１４８】
信号選択回路 114 は信号選択回路 12 の出力と高速信号入力端子（ 1a 及び 1b ）から入力される信号が入力され、制御信号入力端子 6 の設定により、信号選択回路 12 の出力か、もしくは高速信号入力端子からの入力をクロック・データ再生回路 117 に対して出力する。
【０１４９】
クロック・データ再生回路 117 は、信号選択回路 114 より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生してシリアルパラレル変換回路 115 に対して出力する。また抽出したクロックもシリアルパラレル変換回路 115 に対して出力する。
【０１５０】
シリアルパラレル変換回路 115 は、クロック・データ再生回路 117 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。その際、クロック・データ再生回路 117 から入力されるクロックで回路を動作させる。
【０１５１】
発振回路 116 は、パラレルシリアル変換回路 11a、11b 及び 11c に対して高周波クロック信号を供給する。
【０１５２】
制御信号入力端子 6 は、実施の形態１の場合と同様に、信号選択回路 114 の設定の他、信号選択回路 12 の設定等を行うために使用する。
【０１５３】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、正常な動作確認ができるように、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵させる。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11a、11b 及び 11c に内蔵させる構成と、発振回路 116 に内蔵させる構成の２通りの構成等がある。
【０１５４】
発振回路 116 を、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１５５】
発振回路 116 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１５６】
また、周波数比の調整手段を発振回路 116 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１５７】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
117 のクロック出力との間のタイミング条件（周波数比及び位相条件）が安定しないと正常動作しないため、低周波クロック信号とクロック・データ再生回路のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 115 に内蔵させる構成と、ワード同期回路 21 に内蔵させる構成と、クロック・データ再生回路 117 に内蔵させる構成の３通りの構成等がある。
【０１５８】
クロック・データ再生回路 117 に、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号とクロック・データ再生回路 117 のクロック出力との間のタイミング条件を補償することができる。
【０１５９】
クロック・データ再生回路 117 内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路 117 のクロック出力の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路 117 のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１６０】
また、周波数比の調整手段をクロック・データ再生回路 117 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１６１】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11a、11b もしくは 11c の出力を複数の信号選択回路を介してクロック・データ再生回路 117 に入力し、クロック・データ再生回路 117 で抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路 115 に入力し、シリアルパラレル変換回路 115 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 115 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路（ 11a、11b 及び 11c ）、クロック・データ再生回路 117、及び、シリアルパラレル変換回路 115 の検査を可能としている。
【０１６２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b 及び 11c に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路（ 11a、11b 及び 11c ）、クロック・データ再生回路 117、及び、シリアルパラレル変換回路 115 の検査が可能となる。
【０１６３】
また、実施の形態２〜６、１０におけるシリアルパラレル変換回路を本実施の形態のクロック・データ再生回路とシリアルパラレル変換回路に置き換えるとともに、実施の形態２〜６、１０における発振回路を本実施の形態の発振回路に置き換えても、本実施の形態と同様の効果が得られる。
【０１６４】
なお、本実施の形態は、請求項７に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項７に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 11c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 114 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１６５】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b、2c と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 103 と、信号選択回路 104、104c 及び 114 と、シリアルパラレル変換回路 118 と、発振回路 116 と、ワード同期回路 21 と、高速信号処理回路 107a、107b、107c 及び 119 と、クロック・データ再生回路 120 を有する。
【０１６６】
クロック・データ再生回路 120 は、信号選択回路 114 より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生して高速信号処理回路 119 に対して出力する。また抽出したクロックを高速信号処理回路 119 とシリアルパラレル変換回路 118 に対して出力する。
【０１６７】
高速信号処理回路 119 は、クロック・データ再生回路 120 のデータ出力に対して信号処理を行ってシリアルパラレル変換回路
118 に対して出力する。その際、クロック・データ再生回路 120 から入力されるクロックで回路を動作させる。
【０１６８】
シリアルパラレル変換回路 118 は、高速信号処理回路 119 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。その際、クロック・データ再生回路 120 から入力されるクロックで回路を動作させる。
【０１６９】
制御信号入力端子 6 は、実施の形態１の場合と同様に、信号選択回路 104 及び 114 の設定等を行うために使用する。
【０１７０】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 103 もしくは発振回路 116 等に内蔵することも、実施の形態７と同様である。
【０１７１】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
120 のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 118、ワード同期回路 21、もしくはクロック・データ再生回路 120 等に内蔵することも、実施の形態７と同様である。
【０１７２】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、高速信号処理回路 107a、107b もしくは 107c の出力を複数の信号選択回路を介してクロック・データ再生回路 120 に入力し、クロック・データ再生回路 120 で抽出、再生されたクロック出力とデータ出力を高速信号処理回路 119 に入力し、シリアルパラレル変換回路 118 により高速信号処理回路 119 から入力されるシリアル信号を低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 118 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c 及び 119 ）とシリアルパラレル変換回路 118 の検査を可能としている。
【０１７３】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 103 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c 及び 119 ）とシリアルパラレル変換回路 118 の検査が可能となる。
【０１７４】
また、高速信号処理回路 107a と 107b が異なる処理を行う場合等には、制御信号入力端子 6 の設定により検査を行う高速信号処理回路毎に異なるワード同期条件をワード同期回路 21 に設定することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c もしくは 119 ）とシリアルパラレル変換回路 118 の検査が可能となる。この場合、ワード同期回路 21 内に異なる処理を行う複数の回路を内蔵して処理を切り替えることができる他、ワード同期回路 21 内にＰＬＣ等のブログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 6、低速信号入力端子（ 3a、3b もしくは 3c ）、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をブログラムすることによりワード同期回路 21 の処理を切り替えることも可能である。
【０１７５】
さらに、高速信号処理回路 107a、107b、107c 及び 119 の一部を内蔵しない構成の半導体集積回路装置でも、パラレルシリアル変換回路 103 の出力を信号選択回路 104 等に直結するか、または、クロック・データ再生回路 120 のデータ出力をシリアルパラレル変換回路 118 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107a、107b、107c もしくは 119 ）とシリアルパラレル変換回路 118 の検査が可能となる。
【０１７６】
なお、本実施の形態は、請求項８に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項８に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 103と高速信号処理回路 107c と信号選択回路 104c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、低速信号入力端子 3c からの入力を受けるパラレルシリアル変換回路 103の部分、高速信号処理回路 107c、信号選択回路 104c 及び高速信号出力端子 2c を削除し、信号選択回路 104 の出力を信号選択回路 114 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１７７】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2a、2b、2c と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、高周波クロック出力端子 7 と、パラレルシリアル変換回路 11a 及び 11b と、信号選択回路 12 及び 13 と、シリアルパラレル変換回路 14 と、発振回路 121 と、ワード同期回路 21 を有する。
【０１７８】
発振回路 121 は、パラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 に対して高周波クロック信号を供給する。また、その高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を高周波クロック出力端子 7 より出力する。
【０１７９】
制御信号入力端子 6 は、実施の形態１の場合と同様に、信号選択回路 12 及び 13 の設定等を行うために使用する。
【０１８０】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 121 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 11a 及び 11b 等に内蔵することも実施の形態１と同様である。
【０１８１】
なお、本実施の形態では、信号選択回路 13 の出力と発振回路 121 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵するかわりに、高周波クロック出力端子 7 を設け、半導体集積回路装置の外部で、高速信号入力端子 1a 及び 1b に入力する信号のタイミングを高周波クロック出力端子 7 から出力されるクロック信号にあわせることにより正常動作を可能としている。
【０１８２】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11a、11b もしくは 11c の出力を複数の信号選択回路を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路（ 11a、11b 及び 11c ）とシリアルパラレル変換回路 14 の検査を可能としている。
【０１８３】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b 及び 11c に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b 及び 11c とシリアルパラレル変換回路 14 の検査が可能となる。
【０１８４】
なお、実施の形態２〜６、１０における半導体集積回路装置に本実施の形態の高周波クロック出力端子 7 と同様の高周波クロック出力端子を追加し、実施の形態２〜６、１０における半導体集積回路装置の発振回路を本実施の形態の発振回路に置き換えるとともに、実施の形態２〜６、１０における半導体集積回路装置の信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を削除しても、本実施の形態と同様の効果が得られる。
【０１８５】
なお、本実施の形態は、請求項９に記載の半導体集積回路装置において、ｎを３とした場合に相当している。ｎが４以上の場合の請求項９に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 11c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。  
また、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 13 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１８６】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a、1b 及び 1c と、高速信号出力端子 2a、2b、2c と、低速信号入力端子 3a、3b 及び 3c と、低速信号出力端子 4a、4b 及び 4c と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 11a、11b 及び 11c と、信号選択回路 12、12c、112a、112b 及び 122c と、シリアルパラレル変換回路 14a、14b 及び 14c と、発振回路 15 と、ワード同期回路 21 を有する。
【０１８７】
信号選択回路 122a は、高速信号入力端子 1a から入力される信号と、信号選択回路 12c の出力を入力とし、制御信号入力端子 6 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 14a に対して出力する。
【０１８８】
信号選択回路 122b は、高速信号入力端子 1b から入力される信号と、信号選択回路 122a の出力を入力とし、制御信号入力端子 6 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 14b に対して出力する。
【０１８９】
シリアルパラレル変換回路 14ａ 及び 14b は、それぞれ、信号選択回路 122a 及び 122b から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。
【０１９０】
制御信号入力端子 6 は、信号選択回路 122a 及び 122b の設定の他に、実施の形態１の場合と同様に、信号選択回路 12 の設定等を行うために使用する。
【０１９１】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【０１９２】
また、信号選択回路 122a 及び 122b の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 15 に内蔵することも実施の形態１と同様である。
【０１９３】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 6 の設定により、パラレルシリアル変換回路の出力を複数の信号選択回路を介してシリアルパラレル変換回路に入力し、シリアルパラレル変換回路により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路とシリアルパラレル変換回路の検査を可能としている。
【０１９４】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路とシリアルパラレル変換回路の検査が可能となる。
【０１９５】
なお、本実施の形態は、請求項１０に記載の半導体集積回路装置において、ｎを３とし、ｍを３とした場合に相当している。ｎが４以上の場合の請求項１０に記載の半導体集積回路装置は、低速信号入力端子 3c とパラレルシリアル変換回路 11c と信号選択回路 12c と高速信号出力端子 2c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成され、ｍが４以上の場合の請求項１０に記載の半導体集積回路装置は、高速信号入力端子 1c と信号選択回路 122c とシリアルパラレル変換回路 14c との組合せを複数組、信号選択回路が直列接続されるように連結して、用いることによって構成される。
【０１９６】
また、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c、信号選択回路 12c 及び高速信号出力端子 2c を削除し、信号選択回路 12 の出力を信号選択回路 122a に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１９７】
本実施の形態における高速信号入力端子 1c、信号選択回路 122c、シリアルパラレル変換回路 14c 及び低速信号出力端子 4c を削除した揚合でも、本実施の形熊の半導体集積回路装置と同様な効果が得られる。
【０１９８】
さらに、本実施の形態における低速信号入力端子 3c、パラレルシリアル変換回路 11c、信号選択回路 12c 及び高速信号出力端子 2c、高速信号入力端子 1c、信号選択回路 122c、シリアルパラレル変換回路 14c 及び低速信号出力端子 4c を削除し、信号選択回路 12 の出力を信号選択回路 122a に入力する構成とした揚合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１９９】
以上に説明した本発明の実施の形態において、発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは、部を発振回路に持たせることができる。
【０２００】
また、以上に説明した本発明の実施の形態１〜６、１０において、信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることができる。
【０２０１】
また、以上に説明した本発明の実施の形態７、８において、クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、クロック・データ再生回路もしくは発振回路に内蔵させてもよい。
【０２０２】
また、以上に説明した本発明の実施の形態１〜１０において、制御信号入力端子による制御により、複数のシリアルパラレル変換回路、複数の高速信号処理回路、もしくは複数のクロック・データ再生回路に対して、１つもしくは複数の信号選択回路から同じ出力を同時に出力する手段を内蔵させてもよい。
【０２０３】
また、以上に説明した本発明に係る半導体集積回路装置において、特に実施の形態１〜９のように複数の出力を持つ信号選択回路を内蔵している場合、上記複数のパラレルシリアル変換回路のうちの一つ、もしくはその出力が入力される高速信号処理回路から入力される信号を複数の出力を持つ信号選択回路の複数の出力から複数のシリアルパラレル変換回路、複数の高速信号処理回路、もしくは、複数のクロック・データ再生回路に対して同時に出力する手段を上記の複数の出力を持つ信号選択回路と制御信号入力端子に持たせることができる。
【０２０４】
また、以上に説明した本発明に係る半導体集積回路装置において、特に実施の形態１０のように、複数の出力を持つ信号選択回路が内蔵されてない場合、上記複数のパラレルシリアル変換回路のうちの一つ、もしくはその出力が入力される高速信号処理回路から入力される信号を複数のシリアルパラレル変換回路、複数の高速信号処理回路、もしくは、複数のクロック・データ再生回路に対して同時に出力する手段を上記の信号選択回路と制御信号入力端子に持たせることができる。
【０２０５】
この同時に出力する手段を内蔵することにより、例えば、実施の形態１で、シリアルパラレル変換回路の個数がパラレルシリアル変換回路の個数より大きい場合に、検査を効率的に行うことができる。
【０２０６】
具体的に説明すると、パラレルシリアル変換回路がｎ（ｎは３以上の整数）個、シリアルパラレル変換回路がｍ個（ｍはｎより大きい整数）の場合、この同時に出力する手段を内蔵しない場合は、すべてのパラレルシリアル変換回路とシリアルパラレル変換回路の検査を行う必要があるのに対して、同時に出力する手段を内蔵した場合は、１回の検査で複数のシリアルパラレル変換回路の検査を行うことができるので、ｎ回の検査ですべてのパラレルシリアル変換回路の検査を行うことができる。
【０２０７】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のパターン生成回路、検査用のパターン照合回路の消費電力を、動作していない回路部分への電力供給を停止させる等の手段によって、削減する手段を内蔵することができる。
【０２０８】
また、実施の形態２〜９における信号選択回路を実施の形態１０の信号選択回路に置き換えても実施の形態１０と同様の効果が得られる。
【０２０９】
また、実施の形態２〜６及び１０のシリアルパラレル変換回路を実施の形態７のクロック・データ再生回路とシリアルパラレル変換回路に置き換えるとともに、実施の形態２〜６及び１０の発振回路を実施の形態７の発振回路に置き換えることによっても、本発明と同様の効果が得られる。
【０２１０】
また、実施の形態２〜６及び１０に高周波クロック出力端子を追加し、実施の形態２〜６及び１０の発振回路を実施の形態９の発振回路に置き換えるとともに、実施の形態２〜６及び１０の信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を削除することによっても、本発明と同様の効果が得られる。
【０２１１】
また、実施の形態２〜９の信号選択回路を実施の形態１０の信号選択回路に置き換えることによっても、本発明と同様の効果が得られる。
【図面の簡単な説明】
【０２１２】
【図１】本発明の実施の形態１の半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態２の半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態３の半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態４の半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態５の半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態６の半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態７の半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態８の半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態９の半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態１０の半導体集積回路装置の構成を示す図である。
【図１１】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１２】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１３】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１４】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
【０２１３】
1、1a、1b …高速信号入力端子、2、2a、2b、2c …高速信号出力端子、3a、3b、3c …低速信号入力端子、4、4a、4b …低速信号出力端子、5 …低周波クロック入力端子、6 …制御信号入力端子、7 …高周波クロック出力端子、11a、11b、11c …パラレルシリアル変換回路、12、12c …信号選択回路、13 …信号選択回路、14、14a、14b、14c …シリアルパラレル変換回路、15 …発振回路、16a、16b、16c、17 …パラレルシリアル変換回路、18、18c、19 …信号選択回路、21、22 …ワード同期回路、23 …検査用のパターン生成回路、24 …検査用のパターン照合回路、25 …ワード同期回路、26 …検査用のパターン生成回路、27 …検査用のパターン照合回路、101、102 …高速動作回路、103 …パラレルシリアル変換回路、104、104c、105 …信号選択回路、106 …シリアルパラレル変換回路、107a、107c、107b、108 …高速信号処理回路、109a、109b、109c …パラレルシリアル変換回路、110、111、112、113 …信号処理回路、114 …信号選択回路、115 …シリアルパラレル変換回路、116 …発振回路、117 …クロック・データ再生回路、118 …シリアルパラレル変換回路、119 …高速信号処理回路、120 …クロック・データ再生回路、121 …発振回路、122a、122b、122c …信号選択回路、301 …入力電気信号、302 …電気-光変換手段（ＥＯ変換手段）、303 …出力光信号、304 …入力光信号、305 …光電変換手段、306 …電気信号、307 …信号再生回路、308 …電気信号、309 …パラレルシリアル変換回路、310 …シリアルパラレル変換回路、311 …シリアル電気信号、312 …信号処理回路と複数のパラレルシリアル変換回路の組み合わせ、313 …信号処理回路と複数のシリアルパラレル変換回路の組み合わせ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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