(57)【要約】【課題】  トランジスタにおける、コンタクト抵抗を低減する。【解決手段】  基板に、ゲート絶縁膜と、ゲート電極とを形成した後、イオン注入をおこない拡散層を形成する。その後、拡散層表面と、前記ゲート電極表面とに、イオンを注入し、拡散層表面と、ゲート電極表面とに、非晶質層を形成する。また、この非晶質層に熱処理を加えて、再結晶化させる。その後、少なくとも、拡散層表面と、ゲート電極表面とに、シリサイド層を形成するための材料膜を形成し、熱処理を加えて、拡散層表面及びゲート電極表面のＳｉと、前記材料膜とを反応させてシリサイド層を形成する。更に、未反応の材料膜を除去する。【選択図】      図２
2005079381.tif 000002
【特許請求の範囲】
【請求項１】
基板に、ゲート絶縁膜と、ゲート電極とを形成する電極形成工程と、
前記基板に、拡散層を形成する拡散層形成工程と、
前記拡散層表面と、前記ゲート電極表面とに、イオンを注入し、前記拡散層表面と、前記ゲート電極表面とに、非晶質層を形成する非晶質層形成工程と、
第１の熱処理を加える第１の熱処理工程と、
少なくとも、前記拡散層表面と、前記ゲート電極表面とに、シリサイド層を形成するための材料膜を形成する材料膜形成工程と、
第２の熱処理を加え、前記拡散層表面及び前記ゲート電極表面のＳｉと、前記材料膜と、を反応させシリサイド層を形成する第２の熱処理工程と、
前記第２の熱処理工程において、未反応の前記材料膜を除去する除去工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記非晶質層形成工程において形成する前記非晶質層の厚さは、
前記第２の熱処理工程において形成する前記シリサイド層の厚さと、ほぼ同一とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程は、５５０℃〜６５０℃の温度で行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記材料膜形成工程は、前記材料膜として、Ｃｏ膜を形成することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記非晶質層形成工程において、前記イオンの注入エネルギーは、８keV〜１３keVであり、注入量は、２×１０１４cm-2〜４×１０１４cm-2であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記材料膜形成工程は、前記材料膜として、Ｎｉ膜を形成することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記非晶質層形成工程において、前記イオンの注入エネルギーは、３keV〜７keVであり、注入量は、６×１０１４cm-2〜７×１０１４cm-2であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記除去工程の後、更に、第３の熱処理を加える第３の熱処理工程を備えることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記非晶質層形成工程は、Ｇｅイオン、Ｓｉイオン、Ｆイオン、ＧｅＦ２イオン、あるいは、ＳｉＦ２イオンを用いて行うことを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。更に、具体的には、拡散層上にシリサイド層を形成したサリサイド構造のトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、微細化に伴い、半導体装置の低抵抗化の要求が高まり、様々な低抵抗化の技術が研究されている。そして、トランジスタにおいては、ソース・ドレイン電極とのオーミックコンタクトを良好にし、同時に、横方向の抵抗も低くして、トランジスタの低抵抗化を図るため、サリサイド構造が用いられている。サリサイド構造とは、ゲート電極の表面と、拡散層表面上に、自己整合的に、シリサイドを形成した構造である。
【０００３】
図７は、シリコン／シリサイド界面のコンタクト抵抗をパラメータにし、チャネル方向のシリサイド領域の長さと、チャネル幅１μmのトランジスタの寄生抵抗との関係を表したグラフである。
半導体装置の微細化が進むに伴い、チャネル方向のシリサイド領域の長さも短くなる。しかし、図７に示すように、シリサイド領域の長さが短くなれば、シリサイド層と、ソース/ドレイン界面との抵抗は増加する。従って、微細化が進めば、コンタクト抵抗の低減は困難となる。
【０００４】
一方、ＩＴＲＳ（国際半導体技術ロードマップ）によれば、６５nm技術ノードにおいては、トランジスタの寄生抵抗は、半導体装置全体の抵抗の１９％以下に抑えることが目標とされている。
【０００５】
例えば、６５nm技術ノードにおいて、チャネル方向のシリサイド領域の長さは、１３０nmである。このとき、トランジスタの寄生抵抗を全体の１９％以下とするためには、ｎＭＯＳ（片側）で９０Ωμm以下、ｐＭＯＳ（片側）で１７０Ωμm以下とする必要がある。
ここで、サリサイド構造を有するトランジスタにおいて、寄生抵抗は、ソース/ドレインと、シリサイド層との界面、即ち、シリコン／シリサイド界面のコンタクト抵抗がほとんどを占める。従って、寄生抵抗を全抵抗の１９％以下とするためには、コンタクト抵抗を、全抵抗の１９％以下とする必要がある。具体的には、チャネル方向のシリサイド領域の長さが１３０nmの場合、ｎ型拡散層（ｎ+）１．５×１０−７Ωcm2以下、ｐ型拡散層（ｐ+）上で、２．８×１０−７Ωcm2以下とする必要がある。
【０００６】
【特許文献１】特開平８−３１６４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、現在の技術においては、上述のようにサリサイド構造を用いたトランジスタであっても、コンタクト抵抗は、ｎ型拡散層（ｎ+）上で、２．０×１０−７Ωcm2〜３．０×１０−７Ωcm2程度であり、ｐ型拡散層（ｐ+）上で、４．０×１０−７Ωcm2〜５．０×１０−７Ωcm2程度である。従って、従来の通りのサリサイド構造を用いるだけでは、トランジスタの寄生抵抗を、全抵抗の１９％以下とすることは困難である。
【０００８】
従って、この発明は、上述のような問題を解決し、トランジスタのコンタクト抵抗を低減した半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
この発明における半導体装置の製造方法は、基板に、ゲート絶縁膜と、ゲート電極とを形成する電極形成工程と、
前記基板に、拡散層を形成する拡散層形成工程と、
前記拡散層表面と、前記ゲート電極表面とに、イオンを注入し、前記拡散層表面と、前記ゲート電極表面とに、非晶質層を形成する非晶質層形成工程と、
第１の熱処理を加える第１の熱処理工程と、
少なくとも、前記拡散層表面と、前記ゲート電極表面とに、シリサイド層を形成するための材料膜を形成する材料膜形成工程と、
第２の熱処理を加え、前記拡散層表面及び前記ゲート電極表面のＳｉと、前記材料膜と、を反応させて、シリサイド層を形成する第２の熱処理工程と、
前記第２の熱処理工程において、未反応の前記材料膜を除去する除去工程と、
を備えるものである。
【発明の効果】
【００１０】
この発明においては、拡散層形成後に、まずイオン注入し、非晶質層を形成し、熱処理により、この非晶質層を再結晶化した後に、シリサイド層を形成する。これにより、シリサイド層と拡散層との界面におけるコンタクト抵抗を低減することができる。これにより、半導体装置の全抵抗におけるトランジスタの寄生抵抗の占める割合を少なくすることができ、デバイス特性の良い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
図１に示すように、トランジスタ１００において、Ｓｉ基板２には、素子分離領域４が形成されている。素子分離領域４により分離された活性領域には、比較的不純物濃度が低いエクステンション６が形成され、その外側に、不純物濃度の高い拡散層であるソース・ドレイン８が形成されている。また、Ｓｉ基板２の、ソース・ドレイン８に挟まれた部分上に、ゲート絶縁膜１０を介してゲート電極１２が形成されている。ゲート電極１２の側面には、サイドウォール１４が形成されている。また、このように形成されたトランジスタにおいて、ゲート電極１２の表面と、ソース・ドレイン８の表面とには、それぞれ、ＣｏＳｉ２層２０、２２が形成されている。半導体装置１００においては、ＣｏＳｉ２層２０、２２を形成して、サリサイド構造とすることにより、トランジスタの低抵抗化が図られている。
【００１３】
図２は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図６は、半導体装置１００の製造過程における状態を説明するための断面模式図である。
以下、図１〜図６を用いて、この発明の実施の形態１における半導体装置１００の製造方法について、具体的に説明する。
【００１４】
まず、図３に示すように、Ｓｉ基板２に素子分離領域４を形成する（ステップＳ２）。
次に、ゲート絶縁膜１０の材料膜をＳｉ基板２上に形成し（ステップＳ４）、その上に、ゲート電極１２の材料膜を積層する（ステップＳ６）。その後、ゲートの加工を行う（ステップＳ８）。ここでは、リソグラフィにより、ゲート電極１２の材料膜上に、レジストマスクを形成した後、これをマスクとして、ゲート電極１２及びゲート絶縁膜１０の材料膜をそれぞれエッチングし、ゲートのパターニングを行う。その後、レジストマスクを除去する。
【００１５】
次に、ゲート電極１２をマスクとして、イオン注入を行う（ステップＳ１０）。これにより、ゲート電極１２両側のＳｉ基板２表面に、不純物濃度の低いエクステンション６が形成される。
【００１６】
なお、ここまでの工程において、実際には、ウェルの形成、チャネルの注入、ポケット注入、ゲート側面の薄いスペーサ絶縁膜の形成などが、必要に応じて行われるが、これは、従来通りの方法により行われるものであり、この実施の形態においては説明を省略する。
【００１７】
次に、図４に示すように、ゲート電極１２の側面に、サイドウォール１４を形成する（ステップＳ１２）。ここでは、まず、ゲート電極１２等を埋め込むようにして、Ｓｉ基板２上に、絶縁膜を堆積した後、異方性ドライエッチングを行う。
次に、ゲート電極１２と、サイドウォール１４とをマスクとして、イオン注入を行う（ステップＳ１４）。これにより、エクステンション６の外側に、比較的不純物濃度の高い拡散層であるソース・ドレイン８が形成される。
【００１８】
その後、１０５０℃の短時間熱処理を行う（ステップＳ１６）。これにより、エクステンション６、ソース・ドレイン８に注入された不純物が活性化される。
【００１９】
次に、基板全面に、Ｇｅイオンの注入を行う（ステップＳ１８）。ここで、イオン注入の注入エネルギーは、約１０keV、ドーズ量は、約３×１０-１４cm-2である。これにより、図５に示すように、ゲート電極１２と、ソース・ドレイン８の表面に、非晶質層３０が形成される。この非晶質層３０の深さは、２０nm程度である。
【００２０】
その後、熱処理を行う（ステップＳ２０）。ここでの熱処理温度は、約６００℃で、処理時間は、約５分とする。これにより、非晶質層３０は、再結晶化する。その後、この熱処理中に形成された、自然酸化膜（図示せず）を除去する（ステップＳ２２）。
【００２１】
次に、図６に示すように、基板の表面に露出する部分に、Ｃｏ膜３２を形成する（ステップＳ２４）。ここでは、スパッタ法を用いる。形成するＣｏ膜３２の膜厚は、約１０nmとする。
【００２２】
次に、熱処理を行う（ステップＳ２６）。ここでの熱処理温度は約５００℃、処理時間は、約３０〜６０秒程度とする。これにより、Ｃｏ膜３２のＣｏと、ソース・ドレイン８中のＳｉ、あるいは、ゲート電極１２中のＳｉとが反応し、ＣｏＳｉ２となる。その後、Ｃｏ膜３２のＳｉとは、未反応の部分を除去する（ステップＳ２８）。更に、熱処理を行う（ステップＳ３０）。ここでの熱処理は、約７５０℃、処理時間は、約１分とする。これにより、図１に示すように、ゲート電極１２及びソース・ドレイン８上にＣｏＳｉ２層２０、２２が形成されたサリサイド構造を有するトランジスタを得ることができる。
【００２３】
その後、ゲート電極１２やサイドウォール１４を埋め込んで層間絶縁膜を形成し、ＣｏＳｉ層２２上に至るコンタクトを形成する。更にコンタクトプラグ上に金属配線を形成する。このような工程を繰り返すことにより、多層配線を有する半導体装置を得ることができる。この場合、シリサイド層形成後の熱処理温度は、６００℃以下、可能であれば、５５０℃以下で行うことが望ましい。
【００２４】
以上説明したように、実施の形態１によれば、まず、ソース・ドレイン８上及びゲート電極１２上に、非晶質層３０を形成して、熱処理により再結晶化した後で、ＣｏＳｉ２層２０、２２を形成する。これにより、シリサイド層であるＣｏＳｉ２層２２と、拡散層であるソース・ドレイン８との界面、即ち、シリコン／シリサイド界面におけるコンタクト抵抗を減少させることができる。
【００２５】
具体的に説明すると、高濃度に不純物をイオン注入で導入したシリコン表面層を１０００℃程度の高温で熱処理すると、一部の不純物は拡散して活性化する。しかし、このとき、最表面には、熱処理でも動かず、活性化もしない層が存在する。また、活性化する不純物の濃度は、１×１０２０cm-3程度に留まる。しかし、表面を非晶質化すると、最表面の不純物は、拡散しやすくなる。更に、これを、６００℃程度の温度で再結晶化させると、同じ接合深さでも、低抵抗の層ができる。ここで、更に、シリサイド層を形成し、サリサイド構造とすることで、トランジスタ１００における、低い、シリコン／シリサイド界面のコンタクト抵抗が実現される。
【００２６】
具体的に、実施の形態１において説明した方法によれば、コンタクト抵抗は、ｎ型拡散層（ｎ＋）上では、１．０×１０−７Ωcm2〜１．５×１０−７Ωcm2、ｐ型拡散層（ｐ＋）上では、２．０×１０−７Ωcm2〜３．０×１０−７Ωcm2程度の低い値とすることができる。
【００２７】
実施の形態２．
実施の形態２におけるトランジスタ２００は、実施の形態１において説明したトランジスタ１００と類似するものである。しかし、トランジスタ１００において、ソース・ドレイン８及びゲート電極１２表面上に、ＣｏＳｉ２層２０、２２が形成されているのに対して、実施の形態２のトランジスタ２００においては、ＮｉＳｉ層５０、５２が形成されている。
【００２８】
また、実施の形態２におけるトランジスタ２００の製造方法は、実施の形態１において説明したトランジスタ１００の製造方法と類似する。
但し、トランジスタ２００の製造方法においては、Ｇｅイオン注入（ステップ１８）においては、イオン注入の注入エネルギーを、実施の形態１の場合の半分、約５keVとする。また、Ｃｏ膜３２の形成（ステップＳ２４）に代えて、Ｎｉ膜５４を、約２０nm形成する。従って、続く熱処理（ステップＳ２６）においては、Ｎｉ膜５４のＮｉと、ゲート電極１２及びソース・ドレイン８中のＳｉが反応し、ＮｉＳｉとなる。また、この場合、熱処理温度は、４００℃〜５００℃とする。その後、未反応のＮｉが除去される（ステップＳ２８）。なお、ＮｉＳｉ層５０、５２を形成する場合には、一度の熱処理（ステップＳ２６）のみを行い、未反応Ｎｉ除去後の熱処理（ステップＳ３０）は行わない。
【００２９】
その他の部分は、実施の形態１において説明した方法と同様に行うことにより、ゲート電極１２と、ソース・ドレイン８上に、ＮｉＳｉ層５０、５２の形成されたトランジスタ２００を得ることができる。また、実施の形態１と同様に、このトランジスタ２００上に、多層配線を形成し、半導体装置を形成する。この場合、ＮｉＳｉ層５０、５２形成の処理温度は、４００℃〜５００℃程度以下の低温に抑えることが必要である。
【００３０】
また、Ｎｉを用いる場合、形成されるシリサイド層は、モノシリサイド（ＮｉＳｉ）である。従って、Ｃｏ膜のように、ダイシリサイド（ＣｏＳｉ２）が形成される場合に対して、形成されるシリサイド層の深さは約半分となる。例えば、Ｃｏ膜を１０nm形成した実施の形態１の場合には、シリコン／シリサイド界面は、元のシリコンの表面より約２０nm下となる。これに対して、Ｎｉ膜を約１０nm形成した場合には、シリコン／シリサイド界面は、約１０nm下と、半分の深さに形成される。従って、実施の形態２においては、形成する非晶質層３０の膜厚は、実施の形態１の場合の半分の、約１０nmとすればよく、このため、Ｇｅイオンの注入エネルギーは、実施の形態１の約半分の約５keVとすればよい。
【００３１】
以上説明したように、実施の形態２によれば、ＮｉＳｉ層５０、５２を形成することにより、ＣｏＳｉ２層２０、２２を形成する場合に比べて、更に、コンタクト抵抗の低いトランジスタを得ることができる。具体的には、実施の形態２において説明した方法により、コンタクト抵抗は、ｎ＋上では、０．７×１０−７Ωcm2〜１．０×１０−７Ωcm2、ｐ＋上では、１．０×１０−７Ωcm2〜２．０×１０−７Ωcm2程度の低い値とすることができる。
【００３２】
また、コバルトの場合、Ｇｅ高濃度層では、シリサイド形成不良の問題があるため、Ｇｅ注入量に上限がある。しかし、Ｎｉの場合には、１．０×１０１４cm-2〜５．０×１０１４cm-2の比較的広い範囲で、良好な結果を得ることができる。
【００３３】
但し、一回の熱処理でＮｉＳｉを形成する場合、温度は４００℃〜５００℃程度が適当であり、その後の工程においても、ＮｉＳｉ自体の高抵抗化を避けるため、プロセスの低温化が必要である。また、この実施の形態２では、シリサイド形成においては、１度の熱処理を行う場合について説明した。しかし、この発明はこれに限るものではなく、未反応のＮｉ膜５４除去後に、熱処理を行うものであってもよい。この場合、好適には、Ｎｉ膜５４形成直後の熱処理（ステップＳ２６）の熱処理温度を３００℃程度とし、Ｎｉ膜５４除去後の熱処理温度を５００℃程度とするとよい。
【００３４】
なお、この実施の形態においては、簡略化のため、Ｓｉ基板２に、１のトランジスタ１００、２００が形成されている場合について説明した。しかし、この発明は、当然に、必要に応じて、ｐ型、ｎ型のトランジスタがＳｉ基板２上に、複数形成されたものであってもよい。
【００３５】
また、この実施の形態においては、非晶質層３０を形成するため、Ｇｅイオンを注入し
た。しかし、この発明においては、Ｇｅイオンを用いる場合に限るものではなく、例えば、Ｇｅイオンに代えて、Ｓｉイオン、Ｆイオン、ＧｅＦ２イオン、ＳｉＦ２イオン等を用いる場合であっても良い。フッ素が含まれる場合には、同時に、接合リーク電流低減の効果を得ることもできる。
【００３６】
また、実施の形態１においては、Ｇｅイオンの注入エネルギーを、約１０keVとし、実施の形態２においては、約５keVとした。これは、上述したように、形成するシリサイド層の深さと同程度にしたものである。従って、Ｇｅイオン以外のイオンを用いる場合にも、後に形成するシリサイド層と同程度の厚さとなるように注入エネルギーを調節して注入すればよい。但し、この発明において、これらのイオンの注入エネルギーは、必ずしも、シリサイド層と同程度の深さになる場合に限るものではない。形成される非晶質層の深さが、シリサイド層の厚さと異なる場合にも、ある程度、低抵抗化の効果を得ることはできる。
【００３７】
また、実施の形態において、非晶質層を再結晶化するため、約６００℃の熱処理を加えた。しかし、この発明において、熱処理温度は、これに限るものではない。但し、熱処理温度としては、５５０℃〜６５０℃程度が好適である。５５０℃以下の場合には、層抵抗が高くなる場合や、再結晶化が不均一となる場合があることを考慮する必要がある。この場合には、例えば、熱処理時間等で調整することが望ましい。また、６５０℃以上とする場合には、コンタクトの抵抗増加が考えられる。従って、熱処理時間を短くする等の調整を行うことが望ましい。
【００３８】
なお、例えば、実施の形態１、２において、ソース・ドレイン８は、この発明の拡散層に該当し、ＣｏＳｉ２層２０、２２、ＮｉＳｉ層５０、５２は、シリサイド層に該当する。また、例えば、Ｃｏ膜３２、Ｎｉ膜５４は、この発明の材料膜に該当する。
【００３９】
また、例えば、実施の形態１、２において、ステップＳ４〜Ｓ８を実行することにより、この発明の電極形成工程が実行され、ステップＳ１０、Ｓ１４を実行することにより、拡散層形成工程が実行される。また、例えばステップＳ１８、Ｓ２０を実行することにより、それぞれ、この発明の、非晶質形成工程、第１の熱処理工程が実行される。また、例えば、ステップＳ２４、Ｓ２６、Ｓ２８を実行することにより、それぞれ、材料膜形成工程、第２の熱処理工程、除去工程が実行される。また、例えば、実施の形態１におけるステップＳ３０を実行することにより、この発明の第３の熱処理工程が実行される。
【図面の簡単な説明】
【００４０】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】シリコン／シリサイド界面のコンタクト抵抗をパラメータにし、チャネル方向のシリサイド領域の長さと、チャネル幅１μmのトランジスタの寄生抵抗との関係を表したグラフである。
【符号の説明】
【００４１】
１００、２００  半導体装置
２  Ｓｉ基板
４  素子分離領域
６  エクステンション
８  ソース・ドレイン
１０  ゲート絶縁膜
１２  ゲート電極
１４  サイドウォール
２０  ＣｏＳｉ２層
２２  ＣｏＳｉ２層
３０  非晶質層
３２  Ｃｏ膜
５０  ＮＩＳｉ層
５２  ＮｉＳｉ層
５４  Ｎｉ膜
【図１】
2005079381.tif 000003
【図２】
2005079381.tif 000004
【図３】
2005079381.tif 000005
【図４】
2005079381.tif 000006
【図５】
2005079381.tif 000007
【図６】
2005079381.tif 000008
【図７】
2005079381.tif 000009