(57)【要約】【課題】  スクライブ領域に沿って配置される素子分離絶縁膜の段差を緩和する。【解決手段】  素子形成領域Ｒ１に配置されたゲート電極４ａ、４ｂを形成する際に、スクライブ領域Ｒ３に面する素子分離絶縁膜２の端部にかかるように配置されたゲート電極４ｂを形成してから、素子形成領域Ｒ１の最外周の素子分離絶縁膜２に沿って配置された下層シールリング１２ｂおよび上層シールリング１４ｂを形成する。【選択図】      図１
2005142286.tif 000002
【特許請求の範囲】
【請求項１】
スクライブ領域に面する素子分離絶縁膜の端部にかかるようにゲート電極が配置されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子形成領域に配置された第１ゲート電極と、
前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域と、
前記スクライブ領域に面する素子分離絶縁膜の端部にかかるように配置された第２ゲート電極とを備えることを特徴とする半導体装置。
【請求項３】
前記第１ゲート電極および前記第２ゲート電極の側壁にそれぞれ形成されたサイドウォールスペーサをさらに備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板上に形成され、最外周に沿って配置された端部のバーズビークの長さがその内側に配置された端部のバーズビークの長さより大きな素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域とを備えることを特徴とする半導体装置。
【請求項５】
前記ゲート電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された配線層と、
前記スクライブ領域の半導体基板に接続され、前記配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置されたシールリングとをさらに備えることを特徴とする請求項２〜４のいずれか１項記載の半導体装置。
【請求項６】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域と、
前記素子形成領域を覆うように形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１配線層と、
前記第１層間絶縁膜に形成され、前記スクライブ領域の半導体基板を露出させる第１開口部と、
前記第１開口部を介して前記スクライブ領域の半導体基板に接続され、前記第１配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置された第１シールリングと、
前記第１配線層および前記第１シールリングを覆うように形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２配線層と、
前記第２層間絶縁膜に形成され、前記第１シールリングの表面を露出させる第２開口部と、
前記第２開口部を介して前記第１シールリングに接続され、前記第２配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置された第２シールリングとを備えることを特徴とする半導体装置。
【請求項７】
素子分離絶縁膜で素子分離された素子形成領域および前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域を半導体基板上に形成する工程と、
前記素子形成領域に第１ゲート電極を形成するとともに、前記スクライブ領域に面する素子分離絶縁膜の端部にかかるように配置された第２ゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記スクライブ領域の半導体基板を露出させる開口部を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜上に配線層を形成するとともに、前記開口部を介して前記スクライブ領域の半導体基板に接続され、前記素子分離絶縁膜の最外周に沿って配置されたシールリングを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上の素子形成領域を酸化防止膜で覆うとともに、前記素子形成領域を覆う酸化防止膜よりも膜厚の薄い酸化防止膜でスクライブ領域を覆う工程と、
前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行なうことにより、前記素子形成領域を素子分離するとともに、前記スクライブ領域を最外周に沿って配置する素子分離絶縁膜を前記半導体基板に形成する工程と、
前記素子形成領域上に層間絶縁膜を形成する工程と、
前記スクライブ領域の半導体基板を露出させる開口部を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜上に配線層を形成するとともに、前記開口部を介して前記スクライブ領域の半導体基板に接続され、前記素子分離絶縁膜の最外周に沿って配置されたシールリングを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、素子分離絶縁膜に沿って形成されたシールリング構造に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、スクライブラインに沿って半導体ウェハを切断することにより、半導体チップに個片化される。ここで、半導体チップに個片化するために半導体ウェハを切断すると、半導体チップに形成された層間絶縁膜の端面が露出し、半導体チップの周縁部から層間絶縁膜の端面を介し、水分や可動イオンなどが半導体チップ内部に侵入する。そして、水分や可動イオンなどが半導体チップ内部に侵入すると、配線の腐食、絶縁膜の耐圧劣化、素子の特性変動などを引き起こし、半導体チップの信頼性を低下させる。
【０００３】
このため、従来の半導体装置では、素子形成領域最外周のフィールド絶縁膜のバーズビークに沿って、Ａｌ配線層の一部からなるシールリングを形成することにより、水分や可動イオンなどが層間絶縁膜の端面を介して半導体チップ内部に侵入することを防止することが行なわれている。
また、例えば、特許文献１には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）素子分離におけるバーズビークを短くするために、フィールド酸化膜の形成に使用されるシリコン窒化膜の側壁にサイドウォールスペーサを設ける方法が開示されている。
【特許文献１】特開平９−３３０９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置では、高耐圧化に伴ってフィールド酸化膜が膜厚化すると、フィールド酸化膜の段差が大きくなる。このため、シールリングの形成に用いられるＡｌ配線層および層間絶縁膜のステップカバレッジが劣化し、シールリングが断線するという問題があった。
一方、シールリング構造を持たない半導体装置については、フィールド酸化膜の段差が大きくなると、フィールド酸化膜のバーズビークの近傍にＳＯＧ（スピン・オン・グラス）溜まりが発生する。そして、スクライブ領域の酸化膜を除去するために、スクライブ領域の酸化膜をウェットエッチングすると、ＳＯＧはエッチングレートが大きいことから、ＳＯＧのえぐれが発生する。そして、ＳＯＧのえぐれが発生した状態で、裏面研削時に粘着テープを表面に貼り付けると、粘着剤がＳＯＧのえぐれに侵入し、粘着テープから粘着剤が剥離するという問題があった。
【０００５】
そこで、本発明の目的は、スクライブ領域に沿って配置される素子分離絶縁膜の段差を緩和することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、スクライブ領域に面する素子分離絶縁膜の端部にかかるようにゲート電極が配置されていることを特徴とする。
これにより、スクライブ領域に面する素子分離絶縁膜の段差を軽減することが可能となり、素子分離絶縁膜が膜厚化した場合においても、配線層および層間絶縁膜のステップカバレッジの劣化を抑制することが可能となる。このため、素子形成領域最外周の素子分離絶縁膜に沿ってシールリングを配置した場合においても、シールリングの断線を防止することが可能となり、チップサイズの増大を抑制しつつ、水分や可動イオンなどが層間絶縁膜の端面を介して半導体チップ内部に侵入することを防止することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子形成領域に配置された第１ゲート電極と、前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域と、前記スクライブ領域に面する素子分離絶縁膜の端部にかかるように配置された第２ゲート電極とを備えることを特徴とする。
【０００８】
これにより、工程増を伴うことなく、スクライブ領域に面する素子分離絶縁膜の段差を軽減することが可能となる。このため、素子形成領域最外周の素子分離絶縁膜に沿ってシールリングを配置した場合においても、コストアップを伴うことなく、シールリングの断線を防止することが可能となり、チップサイズの増大を抑制しつつ、半導体チップの信頼性を向上させることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１ゲート電極および前記第２ゲート電極の側壁にそれぞれ形成されたサイドウォールスペーサをさらに備えることを特徴とする。
これにより、工程増を伴うことなく、スクライブ領域に面する素子分離絶縁膜の段差をより一層軽減することが可能となり、素子分離絶縁膜が膜厚化した場合においても、配線層および層間絶縁膜のステップカバレッジの劣化を抑制することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成され、最外周に沿って配置された端部のバーズビークの長さがその内側に配置された端部のバーズビークの長さより大きな素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域とを備えることを特徴とする。
【００１１】
これにより、素子形成領域のバーズビークの長さを短縮することを可能としつつ、スクライブ領域に面する素子分離絶縁膜の段差を軽減することが可能となる。このため、素子形成領域最外周の素子分離絶縁膜に沿ってシールリングを配置した場合においても、素子形成領域が素子分離絶縁膜で侵食されることを抑制しつつ、シールリングの断線を防止することが可能となり、チップサイズの増大を抑制しつつ、半導体チップの信頼性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された配線層と、前記スクライブ領域の半導体基板に接続され、前記配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置されたシールリングとをさらに備えることを特徴とする。
これにより、シールリングの断線を防止しつつ、素子形成領域最外周の素子分離絶縁膜に沿ってシールリングを配置することが可能となる。このため、チップサイズの増大を抑制しつつ、水分や可動イオンなどが層間絶縁膜の端面を介して半導体チップ内部に侵入することを防止することができ、配線の腐食、絶縁膜の耐圧劣化、素子の特性変動などの発生を抑制することを可能として、半導体チップの信頼性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域と、前記素子形成領域を覆うように形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第１配線層と、前記第１層間絶縁膜に形成され、前記スクライブ領域の半導体基板を露出させる第１開口部と、前記第１開口部を介して前記スクライブ領域の半導体基板に接続され、前記第１配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置された第１シールリングと、前記第１配線層および前記第１シールリングを覆うように形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成された第２配線層と、前記第２層間絶縁膜に形成され、前記第１シールリングの表面を露出させる第２開口部と、前記第２開口部を介して前記第１シールリングに接続され、前記第２配線層の一部を用いて前記素子分離絶縁膜の最外周に沿って配置された第２シールリングとを備えることを特徴とする。
【００１４】
これにより、上層に配置されたシールリングを下層に配置されたシールリングに接続することが可能となり、水分や可動イオンなどが層間絶縁膜の端面を介して半導体チップ内部に侵入することを防止するために、上層に配置されたシールリングをスクライブ領域の半導体基板に直接接続する必要がなくなる。このため、素子形成領域最外周の素子分離絶縁膜に沿ってシールリングを配置した場合においても、上層に配置されたシールリングのスクライブ領域への張り出しを低減することが可能となり、チップサイズの増大を抑制しつつ、半導体チップの信頼性を向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離絶縁膜で素子分離された素子形成領域および前記素子分離絶縁膜の最外周に沿って配置されたスクライブ領域を半導体基板上に形成する工程と、前記素子形成領域に第１ゲート電極を形成するとともに、前記スクライブ領域に面する素子分離絶縁膜の端部にかかるように配置された第２ゲート電極を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記スクライブ領域の半導体基板を露出させる開口部を前記層間絶縁膜に形成する工程と、前記層間絶縁膜上に配線層を形成するとともに、前記開口部を介して前記スクライブ領域の半導体基板に接続され、前記素子分離絶縁膜の最外周に沿って配置されたシールリングを形成する工程とを備えることを特徴とする。
【００１６】
これにより、素子形成領域にゲート電極を形成することを可能としつつ、スクライブ領域に面する素子分離絶縁膜の段差を軽減することが可能となる。このため、工程増を伴うことなく、素子形成領域最外周の素子分離絶縁膜に沿って配置されたシールリングの断線を防止することが可能となり、コストアップを伴うことなく、半導体チップの信頼性を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の素子形成領域を酸化防止膜で覆うとともに、前記素子形成領域を覆う酸化防止膜よりも膜厚の薄い酸化防止膜でスクライブ領域を覆う工程と、前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行なうことにより、前記素子形成領域を素子分離するとともに、前記スクライブ領域を最外周に沿って配置する素子分離絶縁膜を前記半導体基板に形成する工程と、前記素子形成領域上に層間絶縁膜を形成する工程と、前記スクライブ領域の半導体基板を露出させる開口部を前記層間絶縁膜に形成する工程と、前記層間絶縁膜上に配線層を形成するとともに、前記開口部を介して前記スクライブ領域の半導体基板に接続され、前記素子分離絶縁膜の最外周に沿って配置されたシールリングを形成する工程とを備えることを特徴とする。
【００１８】
これにより、スクライブ領域に面する素子分離絶縁膜の端部のバーズビークの長さを、素子形成領域に面する素子分離絶縁膜の端部のバーズビークの長さより大きくすることができる。このため、素子形成領域のバーズビークの長さを短縮することを可能としつつ、スクライブ領域に面する素子分離絶縁膜の段差を軽減することが可能となり、チップサイズの増大を抑制しつつ、シールリングの断線を防止することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１には、素子形成領域Ｒ１、素子分離領域Ｒ２およびスクライブ領域Ｒ３が設けられている。そして、例えば、ＬＯＣＯＳ法などの方法により、半導体基板１の素子分離領域Ｒ２に素子分離絶縁膜２を形成する。なお、素子形成領域Ｒ１に高耐圧デバイスを形成する場合、素子分離絶縁膜２の膜厚は、例えば、１．５μｍ以上とすることができる。また、半導体基板１の材質としては、例えば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。
【００２０】
次に、図１（ｂ）に示すように、例えば、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜３ａ、３ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３ａ、３ｂが形成された半導体基板１上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、素子形成領域Ｒ１に配置されたゲート電極４ａを形成するとともに、スクライブ領域Ｒ３に面する素子分離絶縁膜２の端部にかかるように配置されたゲート電極４ｂを形成する。なお、ゲート電極４ａ、４ｂの膜厚は、例えば、５０００Å程度とすることができる。
【００２１】
そして、ゲート電極４ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層をゲート電極４ａの両側にそれぞれ形成する。
そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１上の全面に絶縁膜を成膜し、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極４ａ、４ｂの側壁にサイドウォールスペーサ５ａ、５ｂをそれぞれ形成する。
【００２２】
ここで、スクライブ領域Ｒ３に面する素子分離絶縁膜２の端部にかかるようにゲート電極４ｂを配置することにより、スクライブ領域Ｒ３に面する素子分離絶縁膜２の段差を軽減することが可能となる。さらに、ゲート電極４ｂの側壁にサイドウォールスペーサ５を設けることにより、スクライブ領域Ｒ３に面する素子分離絶縁膜２の段差をより一層軽減することが可能となる。
【００２３】
そして、ゲート電極４ａおよびサイドウォールスペーサ５ａをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層６ａ、６ｂをサイドウォールスペーサ５ａの両側にそれぞれ形成する。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により層間絶縁膜１１を半導体基板１上の全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜１１のパターニングを行うことにより、スクライブ領域Ｒ３の半導体基板１を露出させる開口部１１ａを形成する。そして、例えば、スパッタリングなどの方法により、開口部１１ａが形成された絶縁膜１１上にＡｌを成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、素子形成領域Ｒ１に接続された下層配線層１２ａを形成するとともに、開口部１１ａを介して半導体基板１に接続された下層シールリング１２ｂを形成する。なお、下層シールリング１２ｂは、素子形成領域Ｒ１の最外周の素子分離絶縁膜２に沿って配置することができ、開口部１１ａは、スクライブ領域Ｒ３に沿って配置することができる。
【００２４】
そして、ＣＶＤなどの方法により層間絶縁膜１３を半導体基板１上の全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜１３のパターニングを行うことにより、下層シールリング１２ｂの表面を露出させる開口部１３ａを形成する。そして、例えば、スパッタリングなどの方法により、開口部１３ａが形成された絶縁膜１３上にＡｌを成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、素子形成領域Ｒ１に接続された上層配線層１４ａを形成するとともに、開口部１３ａを介して下層シールリング１２ｂに接続された上層シールリング１４ｂを形成する。なお、上層シールリング１４ｂは、素子形成領域Ｒ１の最外周の素子分離絶縁膜２に沿って配置することができ、開口部１３ａは、下層シールリング１２ｂに沿って配置することができる。
【００２５】
そして、例えば、ＣＶＤなどの方法により、上層配線層１４ａおよび上層シールリング１４ｂを覆うシリコン酸化膜１５を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜１１、層間絶縁膜１３およびシリコン酸化膜１５をパターニングすることにより、スクライブ領域Ｒ３に沿って半導体基板１を露出させる溝を形成する。
【００２６】
そして、例えば、ＣＶＤなどの方法により、層間絶縁膜１１、層間絶縁膜１３およびシリコン酸化膜１５を覆うシリコン窒化膜１６を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜１６をパターニングすることにより、スクライブ領域Ｒ３に沿って半導体基板１を露出させる溝を形成する。
これにより、素子形成領域Ｒ１にゲート電極４ａを形成することを可能としつつ、スクライブ領域Ｒ３に面する素子分離絶縁膜２の段差を軽減することが可能となり、素子分離絶縁膜２が膜厚化した場合においても、工程増を伴うことなく、上層シールリング１４ｂ、下層シールリング１２ｂおよび層間絶縁膜１１、１３のカバレッジの劣化を抑制することが可能となる。
【００２７】
このため、上層シールリング１４ｂおよび下層シールリング１２ｂの断線を防止しつつ、素子形成領域Ｒ１の最外周の素子分離絶縁膜２に沿って上層シールリング１４ｂおよび下層シールリング１２ｂを配置することが可能となり、チップサイズの増大を抑制しつつ、水分や可動イオンなどが層間絶縁膜１１、１３の端面を介して半導体チップ内部に侵入することを防止できる。この結果、下層配線層１２ａおよび上層配線層１４ａの腐食、層間絶縁膜１１、１３の耐圧劣化、素子の特性変動などの発生を抑制することが可能となり、コストアップを伴うことなく、半導体チップの信頼性を向上させることができる。
【００２８】
また、開口部１３ａを介して上層シールリング１４ｂを下層シールリング１２ｂに接続することにより、上層シールリング１４ｂの外縁部を下層シールリング１２ｂの外縁部に一致させることができる。このため、素子形成領域Ｒ１の最外周の素子分離絶縁膜２に沿って上層シールリング１４ｂおよび下層シールリング１２ｂを配置した場合においても、上層シールリング１４ｂのスクライブ領域Ｒ３への張り出しを低減することが可能となり、チップサイズの増大を抑制しつつ、半導体チップの信頼性を向上させることができる。
【００２９】
また、シールリング構造を持たない場合においても、素子分離絶縁膜２の最外周の段差を軽減することで、素子分離絶縁膜２の近傍にＳＯＧ溜まりが発生することを防止することが可能となる。このため、スクライブ領域Ｒ１３に沿って半導体基板２１を露出させるために、層間絶縁膜３１、層間絶縁膜３３およびシリコン酸化膜３５のウェットエッチングを行なった場合においても、ＳＯＧのえぐれの発生を防止することができる。この結果、裏面研削時に粘着テープを表面に貼り付けた場合においても、粘着剤がＳＯＧのえぐれに侵入することを防止することが可能となり、粘着テープから粘着剤が剥離することを防止することができる。
【００３０】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板２１には、素子形成領域Ｒ１１、素子分離領域Ｒ１２およびスクライブ領域Ｒ１３が設けられている。そして、例えば、ＣＶＤなどの方法により、酸化防止膜としてシリコン窒化膜４１ａを半導体基板２１上の全面に成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜４１ａをパターニングすることにより、素子分離領域Ｒ１２およびスクライブ領域Ｒ１３の半導体基板２１を露出させる。
【００３１】
次に、図２（ｂ）に示すように、例えば、ＣＶＤなどの方法により、シリコン窒化膜４１ａが成膜された半導体基板２１上の全面にシリコン窒化膜４１ｂを成膜する。
次に、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜４１ｂをパターニングすることにより、素子分離領域Ｒ１２の半導体基板２１を露出させる。
【００３２】
これにより、スクライブ領域Ｒ１３上のシリコン窒化膜４１ｂの膜厚を、素子形成領域Ｒ１１上のシリコン窒化膜４１ａ、４１ｂの全体の膜厚をより小さくすることができる。
次に、図２（ｄ）に示すように、シリコン窒化膜４１ａ、４１ｂをマスクとして半導体基板２１を熱酸化することにより、半導体基板２１の素子分離領域Ｒ１２に素子分離絶縁膜２２を形成する。そして、図３（ａ）に示すように、半導体基板２１上のシリコン窒化膜４１ａ、４１ｂを除去する。
【００３３】
ここで、スクライブ領域Ｒ１３上のシリコン窒化膜４１ｂの膜厚を、素子形成領域Ｒ１１上のシリコン窒化膜４１ａ、４１ｂの全体の膜厚をより小さくすることにより、スクライブ領域Ｒ１３側に形成されるバーズビークの長さを、素子形成領域Ｒ１１側に形成されるバーズビークの長さよりも短くすることができる。
次に、図３（ｂ）に示すように、例えば、半導体基板２１の熱酸化を行うことにより、半導体基板２１上にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された半導体基板２１上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、素子形成領域Ｒ１１に配置されたゲート電極２４を形成する。
【００３４】
そして、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板２１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層をゲート電極２４の両側にそれぞれ形成する。
そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板２１上の全面に絶縁膜を成膜し、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極２４の側壁にサイドウォールスペーサ２５を形成する。
【００３５】
そして、ゲート電極２４およびサイドウォールスペーサ２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板２１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層２６ａ、２６ｂをサイドウォールスペーサ２５の両側にそれぞれ形成する。
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により層間絶縁膜３１を半導体基板２１上の全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜３１のパターニングを行うことにより、スクライブ領域Ｒ１３の半導体基板２１を露出させる開口部３１ａを形成する。そして、例えば、スパッタリングなどの方法により、開口部３１ａが形成された絶縁膜３１上にＡｌを成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、素子形成領域Ｒ１１に接続された下層配線層３２ａを形成するとともに、開口部３１ａを介して半導体基板２１に接続された下層シールリング３２ｂを形成する。なお、下層シールリング３２ｂは、素子形成領域Ｒ１１の最外周の素子分離絶縁膜２２に沿って配置することができ、開口部３１ａは、スクライブ領域Ｒ１３に沿って配置することができる。
【００３６】
そして、ＣＶＤなどの方法により層間絶縁膜３３を半導体基板２１上の全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜３３のパターニングを行うことにより、下層シールリング３２ｂの表面を露出させる開口部３３ａを形成する。そして、例えば、スパッタリングなどの方法により、開口部３３ａが形成された絶縁膜３３上にＡｌを成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、素子形成領域Ｒ１１に接続された上層配線層３４ａを形成するとともに、開口部３３ａを介して下層シールリング３２ｂに接続された上層シールリング３４ｂを形成する。なお、上層シールリング３４ｂは、素子形成領域Ｒ１１の最外周の素子分離絶縁膜２２に沿って配置することができ、開口部３３ａは、下層シールリング３２ｂに沿って配置することができる。
【００３７】
そして、例えば、ＣＶＤなどの方法により、上層配線層３４ａおよび上層シールリング３４ｂを覆うシリコン酸化膜３５を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜３１、層間絶縁膜３３およびシリコン酸化膜３５をパターニングすることにより、スクライブ領域Ｒ１３に沿って半導体基板２１を露出させる溝を形成する。
【００３８】
そして、例えば、ＣＶＤなどの方法により、層間絶縁膜３１、層間絶縁膜３３およびシリコン酸化膜３５を覆うシリコン窒化膜３６を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜３６をパターニングすることにより、スクライブ領域Ｒ１３に沿って半導体基板２１を露出させる溝を形成する。
これにより、素子形成領域Ｒ１１のバーズビークの長さを短縮することを可能としつつ、スクライブ領域Ｒ１３に面する素子分離絶縁膜２２の段差を軽減することが可能となり、素子形成領域Ｒ１１が素子分離絶縁膜２２で侵食されることを抑制しつつ、上層シールリング３４ｂ、下層シールリング３２ｂおよび層間絶縁膜３１、３３のカバレッジの劣化を抑制することが可能となる。
【００３９】
このため、上層シールリング３４ｂおよび下層シールリング３２ｂの断線を防止しつつ、素子形成領域Ｒ１１の最外周の素子分離絶縁膜２２に沿って上層シールリング３４ｂおよび下層シールリング３２ｂを配置することが可能となり、チップサイズの増大を抑制しつつ、水分や可動イオンなどが層間絶縁膜３１、３３の端面を介して半導体チップ内部に侵入することを抑制することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４１】
Ｒ１、Ｒ１１  素子形成領域、Ｒ２、Ｒ１２  素子分離領域、Ｒ３、Ｒ１３  スクライブ領域、１、２１  半導体基板、２、２２  素子分離絶縁膜、３ａ、３ｂ、２３  ゲート絶縁膜、４ａ、４ｂ、２４  ゲート電極、５ａ、５ｂ、２５  サイドウォールスペーサ、６ａ、２６ａ  ソース層、６ｂ、２６ｂ  ドレイン層、１１、１３、３１、３３  層間絶縁膜、１１ａ、１３ａ  開口部、１２ａ、３２ａ  下層配線層、１２ｂ、３２ｂ  下層シールリング、１４ａ、３４ａ  上層配線層、１４ｂ、３４ｂ  上層シールリング、１５、３５  シリコン酸化膜、１６、３６、４１ａ、４１ｂ  シリコン窒化膜
【図１】
2005142286.tif 000003
【図２】
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【図３】
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