(57)【要約】  【課題】  容量可変範囲の大きなバラクタを含む半導体装置及びその製造方法を提供する。  【解決手段】  半導体装置は、Ｎウェル１０１上に絶縁膜１０３を介して形成されたゲート電極１０５と、ゲート電極１０５の下のＮウェル１０１の表面領域にＰ型不純物を導入することによって形成したカウンター不純物層１０８とを備えている。ゲート電極１０５とカウンター不純物層１０８とによって容量を生成するバラクタが含まれている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体領域の上に絶縁膜を介して形成されたゲート電極に印加する電圧を変化させることにより、前記第１導電型半導体領域中に生じる空乏層の容量を変化させてバラクタ機能を実現する半導体装置であって、
前記第１導電型半導体領域における前記ゲート電極の下側の部分に、第２導電型不純物を導入することによって形成されたカウンター不純物層を備えていることを特徴とする半導体装置。
【請求項２】
第１導電型半導体領域の上に絶縁膜を介して形成された複数のゲート電極に印加する電圧を変化させることにより、前記第１導電型半導体領域中に生じる空乏層の容量を変化させてバラクタ機能を実現する半導体装置であって、
前記第１導電型半導体領域における前記複数のゲート電極の下側の部分に、第２導電型不純物を導入することによって形成されたカウンター不純物層を備えていることを特徴とする半導体装置。
【請求項３】
前記第１導電型半導体領域と前記複数のゲート電極とを覆う層間絶縁膜と、
前記複数のゲート電極の間の部分に、前記第１導電型半導体領域に達する少なくとも１つのコンタクトホールとを備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カウンター不純物層は実質的に真性半導体領域であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記カウンター不純物層は実質的に第２導電型を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記ゲート電極とその下側の前記第１導電型半導体領域との間に対して予め決められた範囲の電圧を印加した場合における、前記バラクタの最大容量と最小容量との平均容量を生じる印加電圧が、前記ゲート電極のゲート長に実質的に依存しないように、前記カウンター不純物層の実効不純物濃度が所定の濃度に設定されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項７】
前記所定の濃度は、第２導電型を有するキャリヤが前記カウンター不純物層の表面に蓄積し始める濃度であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
バラクタ形成領域の第１導電型半導体領域に、第２導電型不純物を導入することによってカウンター不純物層を形成する第１の工程と、
トランジスタ形成領域において前記第１導電型半導体領域上に第１のゲート電極を形成すると共に、前記バラクタ形成領域において前記第１導電型半導体領域の上に第２のゲート電極を形成する第２の工程と、
前記トランジスタ形成領域において、前記第１導電型半導体領域の前記第１のゲート電極両側の部分に、前記第１のゲート電極をマスクとして第２導電型不純物を導入することでソース領域及びドレイン領域を形成する第３の工程と、
前記バラクタ形成領域において、前記第１導電型半導体領域の前記第２のゲート電極両側の部分に、前記第２のゲート電極をマスクとして第１導電型不純物を導入することで基板コンタクト領域を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の工程より前に、前記第１導電型半導体領域上に絶縁膜を形成する工程を更に備えると共に、
前記第２の工程は、前記絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的に除去してパターン化することにより、前記第１のゲート電極及び前記第２のゲート電極を形成する工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
他のトランジスタ形成領域の第２導電型半導体領域の上に第３のゲート電極を形成する第５の工程と、
他のトランジスタ形成領域において、前記第２導電型半導体領域の前記第３のゲート電極両側の部分に、前記第３のゲート電極をマスクとして第１導電型不純物を導入することで他のソース領域及びドレイン領域を形成する第６の工程とを更に備え、
前記第４の工程と前記第６の工程とは同時に行なわれることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧可変コンデンサ（バラクタ）、特に、既存のＣＭＯＳ（Complementary Metal Oxide Semiconductor ）プロセスを用いて作製するＭＯＳ（Metal Oxide Semiconductor ）型バラクタの構造および製造方法に関するものである。
【背景技術】
【０００２】
従来、多くの無線周波数（ＲＦ、Radio Frequency ）回路において、電圧可変コンデンサであるバラクタが汎用されている。
【０００３】
バラクタを実現する既知の構造としては、ＰＮ接合の空乏層容量を利用したものがあり、具体的にはバラクタ・ダイオードがある。ここで、バラクタの性能を評価するための指標として、上記のようなＰＮ接合容量バラクタの場合は、同調比がしばしば用いられている。同調比とは、所定のＰＮ接合逆バイアスＶ２における容量Ｃ２と、他の所定の逆バイアスＶ１（Ｖ１＜Ｖ２）における容量Ｃ１（Ｃ１＞Ｃ２）との比（Ｃ２／Ｃ１）である。この同調比が大きいほど、バラクタに印加する一定の電圧幅でより大きな容量変化が可能となるので、ＲＦ集積回路において制御可能なアンテナの共振周波数範囲が広くなる。
【０００４】
図１１は、ＰＮ接合バラクタダイオードの容量のバイアス電圧依存性を示す図である。ＰＮダイオードにおいては、ＰＮ接合に印加する逆バイアス電圧をＶ１からＶ２に増大していくと、ＰＮ接合部における空乏層幅が拡大するため、容量は減少する。この空乏層幅は、良く知られているように不純物の濃度に依存し、不純物濃度が高くなると、空乏層幅は狭くなって容量Ｃ２が増大する。このため、小さいＣ２を得る目的で空乏層幅を大きくするには、ＰＮ接合バラクタの場合は印加電圧を大きくしなければならない。従って、最近多く用いられるような低電圧低消費電力の集積回路用には、ＰＮ接合バラクタは適していない。
【０００５】
近年、回路の小型化の要望が高まり、ＣＭＯＳデバイスとバラクタとを１チップに搭載することが要請されている。この目的のためには、ＣＭＯＳとほぼ同じ製造工程で形成できるＭＯＳ型バラクタが有利であり、広く使用されてきている。この型のバラクタはＭＯＳ型容量のゲート電圧依存性を利用するものであり、例えばＮ型基板に形成したとき、印加電圧に対して容量は例えば図１２に示すように変化する。ＭＯＳ型バラクタでは、図１２から明らかなように、所定の正バイアスＶ３における容量Ｃmax と、負バイアス−Ｖ３における容量Ｃmin との比を同調比（Ｃmax ／Ｃmin ）として設定することができる。すなわち正電圧及び負電圧の両方を用いて容量を変化させることができるので、電圧変化幅２Ｖ３の１／２の電源電圧で十分な動作を行なわせることができる。この特性は、半導体デバイスを高集積化し、電源電圧を低電圧化させた場合でも、それに伴う小さな電圧幅で大きな同調比を確保できることを意味する。そのため、既存のＣＭＯＳプロセスを用いてバラクタとして機能するＭＯＳキャパシタを形成することが行われているのである。
【０００６】
図１２は、理想的なバラクタ（ＭＯＳキャパシタ）の容量のバイアス電圧依存性を示している。ＭＯＳキャパシタにおいては、Ｎ型Ｓｉ基板表面におけるキャリアの空乏化が進む方向である負バイアス−Ｖ３をゲート電極に印加すると、空乏層幅が拡大するため、容量Ｃが減少する。
【０００７】
また、バイアス電圧が一定の範囲にある場合には、容量Ｃはバイアス電圧に依存して大きく変化する。しかし、バイアス電圧が該範囲よりも大きい場合及び小さい場合には、容量Ｃのバイアス電圧に対する依存性は小さくなり、バイアス電圧に関わらず容量Ｃはそれぞれほぼ一定の値となる。
【０００８】
ここで、容量Ｃがバイアス電圧に依存して大きく変化する範囲を容量可変領域と呼ぶことにする。バイアス電圧が−Ｖ３からＶ３までの値をとる条件で容量可変領域を最大限に利用するには、容量Ｃが容量Ｃmax と容量Ｃmin の平均容量となる時のバイアス電圧を中心電圧Ｖｃとして、中心電圧Ｖｃが０に近いほど良い。これは、中心電圧Ｖｃが０から正負どちらかへずれると、ゲート電圧Ｖ３または−Ｖ３が容量可変領域を外れて容量Ｃのほとんど変化しない領域に入り、電圧変化幅の割には容量変化が少なくなるからである。
【０００９】
また、空乏層幅及び中心電圧Ｖｃは、ＭＯＳキャパシタのＣ−Ｖ特性から良く知られているように、Ｓｉ基板表面の不純物濃度に依存する。不純物濃度が高くなると、空乏層幅が狭くなることによる容量Ｃmin の増大と中心電圧Ｖｃの負のバイアス側への若干のシフトとが起こる。
【００１０】
図１３は、ＣＭＯＳデバイスとバラクタ（ＭＯＳキャパシタ）とが搭載された従来の半導体装置を示す断面図である。以下に、該半導体装置の構成を説明する。
【００１１】
Ｐ型Ｓｉ基板１０上に、Ｎ型不純物のドープされたＮウェル１１が形成されている。また、Ｐ型Ｓｉ基板上にＳＴＩ（Shallow Trench Isolation）１２が形成され、Ｐ型Ｓｉ基板１０の表面部を複数の活性領域に区画している。複数の活性領域として、ＣＭＯＳデバイス中のＭＯＳＦＥＴ（Metal Oxide Semiconductor Feild Effect Transistor ）が設けられるトランジスタ形成領域Ｔｒと、バラクタが設けられるバラクタ形成領域Ｖａとがある。但し、ＣＭＯＳデバイス中のＭＯＳＦＥＴには、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとがあるが、図１３にはＰ型ＭＯＳＦＥＴを形成する領域のみが図示されている。
【００１２】
トランジスタ形成領域ＴｒのＰ型Ｓｉ基板１０上に、ゲート絶縁膜１３を介して第１のゲート電極１４が形成されている。該第１のゲート電極１４は、Ｐ型不純物がドープされたポリシリコンからなる。また、バラクタ形成領域ＶａのＰ型Ｓｉ基板１０の上に、ゲート伝絶縁膜１３を介して第２のゲート電極１５が形成されている。該第２のゲート電極１５は、Ｎ型不純物がドープされたポリシリコンからなる。
【００１３】
トランジスタ形成領域Ｔｒの第１のゲート電極１４の両側の領域に、Ｐ型不純物がドープされたソース・ドレイン領域（ソース領域及びドレイン領域をまとめてこのように呼ぶことにする）１６が形成されている。また、バラクタ形成領域Ｖａの第２のゲート電極１５の両側の領域に、Ｎ型不純物がドープされた基板コンタクト領域１７が形成されている。
【００１４】
Ｐ型Ｓｉ基板１０、Ｎウェル１１、ＳＴＩ１２、ゲート絶縁膜１３、第１のゲート電極１４、第２のゲート電極１５、ソース・ドレイン領域１６及び基板コンタクト領域１７を覆うように、層間絶縁膜１８が形成されている。層間絶縁膜１８に対し、コンタクトホール（図示せず）が形成されている。
【００１５】
図１３に示す構造は、以下の製造プロセスにより形成される。
【００１６】
まず、Ｐ型Ｓｉ基板１０に、Ｎウェル１１とＳＴＩ１２とを形成する。その後、トランジスタ形成領域Ｔｒとバラクタ形成領域Ｖａとにおいて、共通のゲート絶縁膜１３を形成する。次に、トランジスタ形成領域Ｔｒにおいて、Ｐ型Ｓｉ基板１０上に、ゲート絶縁膜１３を介してＰ型不純物をドープしたポリシリコンからなる第１のゲート電極１４を形成する。続いて第１のゲート電極１４をマスクとして、Ｐ型不純物のイオン注入を行なってソース・ドレイン領域１６を形成する。
【００１７】
次に、バラクタ形成領域Ｖａにおいて、Ｐ型Ｓｉ基板１０上に、ゲート絶縁膜１３を介してＮ型不純物をドープしたポリシリコンからなる第２のゲート電極１５を形成する。続いて第２のゲート電極１５をマスクとして、Ｎ型不純物のイオン注入を行なって基板コンタクト領域１７を形成する。
【００１８】
尚、該従来の半導体装置にはＣＭＯＳデバイスが搭載されているのであるから、図示しているＰ型ＭＯＳＦＥＴに加えてＮ型ＭＯＳＦＥＴ（図示せず）も含んでいる。そこで、基板コンタクト領域１７は、ＣＭＯＳデバイス中のＮ型ＭＯＳＦＥＴのソース・ドレイン領域形成と同一の工程で形成される。
【００１９】
以上のようにして、既存のＣＭＯＳデバイスの製造プロセスを利用して、図１３に示す構造を持つ半導体装置の各部材を形成することができる。
【００２０】
尚、図１３では１個のバラクタを示しているが、このバラクタ全体を平面で見ると、図１４のようにパターンレイアウトされている。Ｎウェルの基板コンタクト領域１７に挟まれた領域上に形成されたバラクタの第２のゲート電極１５は、それぞれ１本の幅は小さくなるように複数に分割され且つ互いに電気的に接続されている。そしてバラクタに電圧を印加するために第２のゲート電極１５上に第１のコンタクトホール１９が形成されていると共に、基板コンタクト領域１７上に第２のコンタクトホール２０が形成されている。
【００２１】
バラクタのゲート電極は、原則的には所定の容量が得られる面積を持つ単一のゲート電極であれば良い。しかし、集積回路の動作周波数が例えば数ＧＨｚの領域になると、電極の抵抗が無視できなくなり、ノイズ特性などに悪影響を及ぼす。電極が大きいほど抵抗の影響は顕著になるから、ゲート電極を総面積が所定の容量の得られる面積である幅の狭い複数のゲート電極に分割することで抵抗の影響を緩和している。これとともに、複数に分割されたゲート電極は互いに電気的に接続された構造とし、その隙間に第２のコンタクトホール２０を置いているのである。
【００２２】
また、ゲート電極材料を上記のようなポリシリコンに代えて、高融点金属シリサイドとポリシリコンの２層構造とすることでゲート電極を低抵抗化することも行なわれている。
【特許文献１】特開平９−１２１０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記既存のＣＭＯＳプロセスを用いたバラクタ構造においては、以下のような問題があった。
【００２４】
トランジスタのパターン寸法の微細化が進むにつれて、基板不純物濃度はスケーリング則に従い高濃度化される。このときＳｉ基板表面の不純物濃度はトランジスタ特性に対して最適化される。そのため、図１３のバラクタ形成領域Ｖａにおいても、Ｎウェル１１表面での不純物濃度はトランジスタ形成領域ＴｒのＮウェル１１と同等の比較的高い値となっている。このため、空乏層の広がりが抑制され、結果として容量値Ｃmin が増大する。これと同時に、容量値Ｃmin を示すときの印加電圧Ｖmin と、容量値Ｃmax を示すときの印加電圧Ｖmax との平均電圧を中心電圧Ｖｃとしたとき、中心電圧Ｖｃがゼロから大きく負のバイアス側にシフトする。このことから、容量変化が最大幅になるように正負の電圧を印加するのが難しくなる。
【００２５】
さらに、従来の製造プロセスによって形成された半導体装置中のバラクタの同調比Ｃmax ／Ｃmin には、前述のように基板不純物濃度の上昇に伴って低下する傾向があるのに加え、ゲート長Ｌｇが短くなるのに従って低下する傾向もある。このため、ゲート電極幅が小さいバラクタでは、良好な高周波特性を得るために必要になるような所望のバラクタ性能が得るのが難しくなる。このようなゲート長Ｌｇが短くなるのに伴う同調比の低下は、第２のゲート電極１５の側壁と基板コンタクト領域１７との間のフリンジング容量に起因するものと考えられる。
【００２６】
このことを、図１３に示したバラクタの等価回路図である図１５に基づいて説明する。図１５に示すように、このバラクタの第２のゲート電極１５の周辺には、ゲート絶縁膜容量Ｃox及び空乏層容量Ｃdep に加えて、第２のゲート電極１５の側壁と基板コンタクト領域１７との間に層間絶縁層１８を挟んでフリンジング容量Ｃｆが発生している。ここで、第２のゲート電極１５の幅が小さくなると、それに伴ってゲート絶縁膜容量Ｃox及び空乏層容量Ｃdep は小さくなる。しかし、フリンジング容量Ｃｆは、第２のゲート電極１５の幅の縮小にはほとんど関係なく一定である。このため、第２のゲート電極１５の幅が縮小してゲート絶縁膜容量Ｃox及び空乏層容量Ｃdep が小さくなると、バラクタの容量において定数であるフリンジング容量Ｃｆの影響が相対的に大きくなる。以上の結果、第２のゲート電極１５の幅が小さくなると、バイアス電圧の変化に対するバラクタ容量の相対的な変化は小さくなる。つまり、バラクタの同調比Ｃmax ／Ｃmin が小さくなる。
【００２７】
また、バラクタ容量がゲート長Ｌｇの長さに依存しているのであるから、ゲート長Ｌｇの仕上がり寸法ばらつきによって、バラクタ容量もばらつくことになる。
【００２８】
本発明は前記の課題を解決するものである。すなわち、本発明の目的は、バラクタをＣＭＯＳデバイスと共に混載してなる半導体装置及びその製造方法を既存のＣＭＯＳプロセスを用いた上で提供すると共に、１個のゲート電極が小面積であっても、ゲート電極下方の空乏層幅を大きくすることができる高性能なバラクタを提供することである。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本発明の第１の半導体装置は、第１導電型半導体領域の上に絶縁膜を介して形成されたゲート電極に印加する電圧を変化させることにより、第１導電型半導体領域中に生じる空乏層の容量を変化させてバラクタ機能を実現する半導体装置であって、第１導電型半導体領域におけるゲート電極の下側の部分に第２導電型不純物を導入することによって形成されたカウンター不純物層を備えている。
【００３０】
ここで、第１導電型半導体領域とは、ウェル又は半導体基板のうちで第１導電型を有するものを言う。また、ウェル又は半導体基板のうちで第２導電型を有するものを、第２導電型半導体領域と言うことにする。ウェルについては、第１導電型ウェル及び第２導電型ウェルのどちらか一方のみが形成されていても良いし、両方が形成されていても良い。
【００３１】
第１の半導体装置は、第１導電型半導体領域におけるバラクタのゲート電極の下側の表面領域に、第２導電型不純物が導入されたカウンター不純物層を備えている。つまり、第１導電型半導体領域が有する第１導電型不純物に加え、第２導電型不純物が導入されており、このことから該カウンター不純物層においては実効不純物濃度が低下している。ここで、実効不純物濃度とは、第１導電型不純物濃度と第２導電型不純物濃度との差の絶対値を言うものとする。このような構成により、実効不純物濃度が低下していることから、キャリアの濃度が低下している。このため、第１導電型半導体領域の不純物濃度が高い場合においても、バラクタのゲート電極の下側の空乏層の広がり幅を大きくすることができる。従って、半導体素子のパターン寸法の微細化などによって第１導電型半導体領域の不純物濃度が高くなっている場合でも、容量の可変範囲の広いバラクタを含む半導体装置が実現できる。
【００３２】
本発明の第２の半導体装置は、第１導電型半導体領域の上に絶縁膜を介して形成された複数のゲート電極に印加する電圧を変化させることにより、第１導電型半導体領域中に生じる空乏層の容量を変化させてバラクタ機能を実現する半導体装置であって、第１導電型半導体領域における複数のゲート電極の下側の部分に第２導電型不純物を導入することによって形成されたカウンター不純物層を備えている。
【００３３】
第２の半導体装置によると、第１の半導体装置と同様の効果が実現できる。これに加え、複数の小面積のゲート電極を用いることで、単一の大面積のゲート電極を用いる場合に比べてゲート電極の抵抗の影響を緩和することができる。
【００３４】
尚、第２の半導体装置において、第１導電型半導体領域及び複数のゲート電極を覆う層間絶縁膜が形成されていると共に、複数のゲート電極の間の部分に第１導電型半導体領域に達する少なくとも１つのコンタクトホールを備えていてもよい。
【００３５】
このようにすると、第２の半導体装置の効果が確実に利用できる。
【００３６】
また、第１の半導体装置及び第２の半導体装置において、カウンター不純物層は実質的に真性半導体領域であることが好ましい。ここで、カウンター不純物層が実質的に真性半導体領域であるるとは、導入されている第１導電型不純物の濃度と第２導電型不純物の濃度とが同等になっており（言い換えると、実効不純物濃度がほぼ０になっており）、カウンター不純物層が真性半導体の性質を有するようになっていることを言う。
【００３７】
また、第１の半導体装置及び第２の半導体装置において、カウンター不純物層は実質的に第２導電型を有することが好ましい。ここで、カウンター不純物層が実質的に第２導電型を有するとは、カウンター不純物層において、導入されている第１導電型不純物の濃度よりも第２導電型不純物の濃度の方が高くなっていることを言う。
【００３８】
このようにすると、第１導電型半導体領域の不純物濃度が高い場合においても、容量の可変範囲の広いバラクタを形成するという本発明の効果が確実に実現できる。
【００３９】
また、第１の半導体装置及び第２の半導体装置において、ゲート電極とその下側の第１導電型半導体領域との間に対して予め決められた範囲の電圧を印加した場合における、バラクタの最大容量と最小容量との平均容量を生じる印加電圧（中心電圧という）がゼロ付近の値を取ると共に、ゲート電極のゲート長に実質的に依存しないように、カウンター不純物層の実効不純物濃度が所定の濃度に設定されていることが好ましい。
【００４０】
このようにすると、製造工程においてゲート電極のゲート長にばらつきが生じても、いずれのゲート長においても容量の可変範囲が最大になるため、バラクタ容量のばらつきを最小限に抑制することができる。また、ゲート長の設計に変更があっても、バラクタの同調比Ｃmax ／Ｃmin を最大に保つことができる。
【００４１】
ここで、ゼロ付近の値とは、例えば−０．０５Ｖ以上で且つ０．０５Ｖ以下の値を言う。また、中心電圧がゲート長に実質的に依存しないとは、ゲート長の変化に伴う中心電圧の変動幅が、バラクタに印加する電圧幅の１％以下であることを言う。
【００４２】
具体的には、所定の濃度は、半導体基板表面において第１導電型キャリアの空乏化が進む方向のバイアスを印加した場合に、第２導電型を有するキャリヤが前記カウンター不純物層の表面に蓄積し始める濃度になっていることが好ましい。
【００４３】
このような濃度にすると、製造工程においてゲート電極のゲート長にばらつきが生じても、いずれのゲート長においても容量の可変範囲が最大になるため、バラクタ容量のばらつきを最小限に抑制することが確実にできる。また、ゲート長の設計に変更があっても、バラクタの同調比Ｃmax ／Ｃmin を最大に保つことが確実にできる。
【００４４】
本発明の半導体装置の製造方法は、バラクタ形成領域の第１導電型半導体領域に、第２導電型不純物を導入することによってカウンター不純物層を形成する第１の工程と、トランジスタ形成領域において第１導電型半導体領域上に第１のゲート電極を形成すると共に、バラクタ形成領域において前記第１導電型半導体領域の上に第２のゲート電極を形成する第２の工程と、トランジスタ形成領域において、第１導電型半導体領域の第１のゲート電極両側の部分に、第１のゲート電極をマスクとして第２導電型不純物を導入することでソース・ドレイン領域を形成する第３の工程と、バラクタ形成領域において、第１導電型半導体領域の第２のゲート電極両側の部分に、第２のゲート電極をマスクとして第１導電型不純物を導入することで基板コンタクト領域を形成する第４の工程とを備えている。
【００４５】
本発明の半導体装置の製造方法によると、バラクタ形成領域において第１導電型半導体領域に第２導電型不純物を導入することでカウンター不純物層を形成する。このため、第１導電型半導体領域の不純物濃度が高い場合でも、バラクタのゲート電極の下側における空乏層の広がり幅が大きい半導体装置を製造できる。これによって、第１導電型半導体領域の不純物濃度が高い場合でも、容量の可変範囲の広い、つまり同調比の大きいバラクタを含んだ半導体装置を製造できる。
【００４６】
尚、第２の工程より前に、第１導電型半導体領域上に絶縁膜を形成する工程を更に備えると共に、第２の工程は、絶縁膜上に導電膜を形成する工程と、導電膜を選択的に除去してパターン化することにより第１のゲート電極及び第２のゲート電極を形成する工程とを含むことが好ましい。
【００４７】
このようにすると、本発明の半導体装置が確実に製造できる。
【００４８】
また、他のトランジスタ形成領域の第２導電型半導体領域の上に第３のゲート電極を形成する第５の工程と、他のトランジスタ形成領域において、第２導電型半導体領域の第３のゲート電極両側の部分に、第３のゲート電極をマスクとして第１導電型不純物を導入することで他のソース・ドレイン領域を形成する第６の工程とを更に備え、第４の工程と第６の工程とは同時に行なわれることが好ましい。
【００４９】
このようにすると、既存のＣＭＯＳデバイス用製造プロセスに対して基板コンタクト領域を形成するための工程を追加する必要無しに、本発明の半導体装置が製造できる。
【発明の効果】
【００５０】
本発明によると、バラクタのゲート電極の下側の半導体基板又はウェルに反対導電型の不純物を導入して実効不純物濃度を減少させているので、半導体基板又はウェルがパターン寸法の微細化などのために高不純物濃度であっても、ゲート電圧を印加したときの空乏層幅を拡大し、容量を小さくすることができる。このことから、同調比を大きくすることが可能となる。また、実効不純物濃度を調整するという簡単な方法によって、ゲート長が短いバラクタ素子の性能向上を実現することができると共に、バラクタ容量がゲート長の仕上がり寸法ばらつきから受ける影響を抑制することができる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５２】
図１は、本実施形態に係る半導体装置、具体的にはバラクタ（ＭＯＳキャパシタ）とＣＭＯＳデバイスとを混載した半導体装置の構造を示す断面図であり、特にＦＥＴなどの寸法が小さい半導体素子を有するものである。
【００５３】
図１に示すように、Ｐ型Ｓｉ基板１００の表面部に、Ｎ型不純物のドープされたＮウェル１０１が形成されている。また、Ｐ型Ｓｉ基板１００上にＳＴＩ１０２が形成され、Ｐ型Ｓｉ基板１００の表面部を複数の活性領域に区画している。複数の活性領域は、ＣＭＯＳデバイス中のＭＯＳＦＥＴが設けられるトランジスタ形成領域Ｔｒと、バラクタが設けられるバラクタ形成領域Ｖａとを含む。但し、ＣＭＯＳデバイス中のＭＯＳＦＥＴには、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとがあるが、図１には、Ｐ型ＭＯＳＦＥＴに関してのみ図示されている。
【００５４】
トランジスタ形成領域ＴｒのＮウェル１０１上に、例えばシリコン窒化酸化膜などからなるゲート絶縁膜１０３を介して第１のゲート電極１０４が形成されている。該第１のゲート電極１０４は、例えばＰ型不純物がドープされたポリシリコンなどからなる。また、バラクタ形成領域ＶａのＮウェル１０１の上に、例えばシリコン窒化酸化膜などからなるゲート絶縁膜１０３を介して第２のゲート電極１０５が形成されている。該第２のゲート電極１０５は、例えばＮ型不純物がドープされたポリシリコンなどからなる。
【００５５】
トランジスタ形成領域Ｔｒにおいて、Ｎウェル１０１上の第１のゲート電極１０４の両側の部分に、Ｐ型不純物がドープされたソース・ドレイン領域１０６が形成されている。また、バラクタ形成領域ＶａにおけるＮウェル１０１の第２のゲート電極１０５の両側の部分に、Ｎ型不純物がドープされた基板コンタクト領域１０７が形成されている。
【００５６】
また、バラクタ形成領域ＶａにおけるＮウェル１０１上の第２のゲート電極１０５の下側には、Ｐ型不純物が導入されたカウンター不純物層１０８が設けられている。
【００５７】
更に、Ｐ型Ｓｉ基板１００上に形成された第１のゲート電極１０４及び第２のゲート電極１０５等のパターンを覆うように、層間絶縁膜１０９が形成されている。また、図１には示していないが、層間絶縁膜１０９の所定の位置にコンタクトホールが形成されている。該コンタクトホールは、図３に示すように、第２のゲート電極１０５に達する第１のコンタクトホール１１０及び基板コンタクト領域１０７に達する第２のコンタクトホール１１１を含む。
【００５８】
図２に、カウンター不純物層１０８における不純物濃度分布をＰ型Ｓｉ基板１００表面からの深さに対して示す。図２において、Ｎ（１０１）は図１のＮウェル１０１形成のために導入されたＮ型不純物の濃度分布を示す。また、Ｐ（１０８）は図１におけるカウンター不純物層１０８を形成するために導入されたＰ型不純物の濃度分布を示す。
【００５９】
このように、本実施形態の半導体装置は、バラクタのゲート電極の下において、Ｎウェル１０１の表面領域にＰ型不純物が導入されたカウンター不純物層１０８を備えている。つまり、Ｎ型不純物の導入されたＮウェル１０１に対し、更にＰ型不純物を導入することによってカウンター不純物層１０８が形成されている。このため、カウンター不純物層１０８ではＮ型不純物とＰ型不純物とが共に存在することから、実質的なキャリアの濃度が低下している。
【００６０】
このため、バラクタの搭載された半導体装置の電源電圧が決まっていると共に、半導体素子のパターン寸法の微細化に応じてＮウェルのＮ型不純物濃度が高くなっているような場合でも、バラクタのゲート電極の下側における空乏層の広がりを大きくすることができる。結果として、容量の可変範囲の広いバラクタ、言い換えれば同調比の大きなバラクタを実現できる。
【００６１】
尚、図１では断面図として、第２のゲート電極１０５を一つのゲート電極として示している。しかし、第２のゲート電極１０５の平面上のパターンレイアウトについては、例えば平面図である図３に示すように、互いに電気的に接続された幅の狭い複数のゲート電極に分割されていてもよい。この時、各第２のゲート電極１０５の総面積は所定のバラクタ容量の得られる面積である。また、第２のゲート電極１０５及び基板コンタクト領域１０７を覆う層間絶縁膜１０９（図示省略）には、第２のゲート電極１０５との電気的接続を取るための第１のコンタクトホール１１０及び基板コンタクト領域１０７との電気的接続を取るための第２のコンタクトホール１１１が形成されている。
【００６２】
このようにすると、第２のゲート電極１０５について抵抗の影響を緩和できると共に本発明の効果が実現できる。電極が大きいほど抵抗の影響が顕著になるから、逆に小さな複数の電極とすることで抵抗の影響を緩和することができるのである。
【００６３】
本実施形態によって同調比の大きなバラクタを実現できる理由について、図４を参照して更に説明する。
【００６４】
図４は、バラクタの容量変化特性を示す実験結果を示すグラフであり、曲線ａは本発明によるバラクタの容量変化特性を、曲線ｂは従来のバラクタの容量変化特性を示している。また、図４の横軸はゲートバイアス電圧Ｖｇを表し、縦軸はバラクタ容量Ｃを表している。
【００６５】
本実施形態の集積回路における内部共通の電源電圧が１．５Ｖであるとすると、その電圧の範囲内でバラクタを駆動させなければならない。この場合、バラクタの容量の最大値Ｃmax と最小値Ｃmin は、ゲートバイアスが１．５Ｖの半分のそれぞれ０．７５Ｖ、−０．７５Ｖのときに示す容量となる。バラクタの容量の最大値Ｃmax と最小値Ｃmin との比（Ｃmax ／Ｃmin ）が同調比であり、容量の可変範囲の大きさを示す。
【００６６】
図４に示すように、バラクタの第２のゲート電極１０５の下のＮウェル１０１にＰ型不純物の注入（カウンター不純物注入と言う）を行なうことで、本発明のバラクタの容量の最小値Ｃmin(a)は従来の半導体装置のバラクタの容量の最小値Ｃmin(b)に比べて低下し、容量の可変範囲が拡大している。このため、容量可変範囲におけるＶｇの変化量に対する容量の変化量が大きくなる。
【００６７】
尚、電源電圧は半導体装置ごとに必要な値に設計すれば良く、本実施形態のような１．５Ｖに限るものではない。したがって、印加電圧の最大値０．７５Ｖ及び最小値−０．７５Ｖについても、該値に限らない。このことは以下の説明においても同様である。
【００６８】
また、本発明のバラクタの所定の範囲の印加電圧に対する容量の最大値Ｃmax と最小値Ｃmin(a)の中心容量を生じる電圧Ｖc(a)は、従来のバラクタにおいて中心容量を生じる電圧Ｖc(b)にくらべて正のバイアス側にシフトし、ほぼゼロに設定することが可能となっている。このことも同調比を大きく取ることができる要因となっている。
【００６９】
次に、バラクタ領域Ｖａにおけるカウンター不純物層１０８の基板表面の実効不純物濃度として、Ｎ型不純物濃度とＰ型不純物濃度との差の絶対値を考える。そしてＰ型不純物濃度の方がＮ型不純物濃度よりも大きくなったときは、カウンター不純物層１０８あるいは領域Ｖａの基板表面などは実質的にＰ型であると言うことにする。また、実効不純物濃度がほぼ０となった状態のことを、実質的に真性半導体状態であると言うことにする。
【００７０】
同調比を最大とするためには、バラクタの第２のゲート電極１０５の下の基板表面は実効不純物濃度がほぼ０となっている、つまり実質的に真性半導体状態になっていることが好ましい。また、実質的にＰ型、つまりＮウェル１０１がＮ型であるのに対する反対導電型になっていることも好ましい。
【００７１】
このようにすると、同調比が大きいバラクタを備えた半導体装置が実現できる。これについて、図５を参照して説明する。
【００７２】
図５は、バラクタの第２のゲート電極１０５下側の空乏層幅の、基板表面の実効不純物濃度に対する依存性を示すグラフである。尚、このグラフは、Ｎ型ウェル領域１０１と第２のゲート電極１０５との間の印加電圧が−０．７５Ｖであり、ゲート長Ｌｇが０．５μｍである場合を示している。図５に示すように、基板表面（図１のカウンター不純物層１０８）がＮ型からＰ型に向けて移行するにつれて、空乏層幅は増大し続ける。このことから、先に図４で示した様に、カウンター不純物注入を行なうことでＣmin を低下させることができる。このように、カウンター不純物層１０８の基板表面が実質的に真半導体状態になっているか又は実質的にＰ型になっていると、同調比の大きいバラクタが実現できるので、好ましい。
【００７３】
尚、ゲート長Ｌｇには特に限定はなく、０．５μｍ以外の値であっても良い。その場合でも、同様にカウンター不純物層１０８の基板表面が実質的に真半導体状態なるような好ましい実効不純物濃度に設定することができる。
【００７４】
また、図６に、基板表面の実効不純物濃度に対するバラクタの同調比の依存性を示す。ここでは、一例として第２のゲート電極１０５のゲート長Ｌｇが０．５μｍの場合を示している。図６が示すように、同調比は基板表面が実質的にＮ型からＰ型に移行するに従って増加するが、ある濃度で飽和する。
【００７５】
これは、次の理由によると考えられる。つまり、基板表面が実質的にＰ型になるにつれて、印加されるゲート電圧が負である時に、ホールがＳｉ基板表面に蓄積しやすくなる。この結果、負のゲート電圧を印加すると基板表面での電荷密度が高いままになり、このためＣmin があまり低下しなくなる。このような理由で、前述したように同調比の増加はある実効不純物濃度で飽和するものと考えられる。
【００７６】
また、図７は、第２のゲート電極１０５に対してバイアスを負方向に印加した場合の空乏層幅を求めたシミュレーションの結果である。シミュレーションは基板表面の実効不純物濃度が１×１０17／ｃｍ3 である条件で行なっており、先に図６で示したように、この条件では同調比は不純物濃度に対してほぼ飽和している。
【００７７】
図７に示すように、負のゲートバイアスが−０．７５Ｖより大きくなると、電圧の上昇に伴う空乏層の幅の増加が小さくなる。このことから、バイアス電圧が−０．７５より大きい範囲では、電圧の上昇に伴う容量の低下が小さくなる。つまり、バイアス電圧が−０．７５近辺である際の容量がＣmin となっている。このため、バラクタの駆動電圧を±０．７５Ｖとするときは、基板表面の実効不純物濃度は１×１０17／ｃｍ3 以上とすることが好ましい。このようにすれば、バラクタの容量可変領域を最大限に利用できる。
【００７８】
また、バラクタの所定の範囲の印加電圧に対する容量の最大値Ｃmax と最小値Ｃmin の中心容量を生じるバイアス電圧を中心電圧Ｖｃとする。該中心電圧Ｖｃがゼロ付近の値を取ると共に、第２のゲート電極１０５のゲート長Ｌｇに実質的に依存しないように、カウンター不純物層１０８の実効不純物濃度を決めることが好ましい。ここで、ゼロ付近の値とは、例えば−０．０５Ｖ以上で且つ０．０５Ｖ以下の値を言う。また、中心電圧がゲート長に実質的に依存しないとは、ゲート長の変化に伴う中心電圧の変動幅が、バラクタに印加する電圧幅の１％以下であることを言う。
【００７９】
このようにすると、第２のゲート電極１０５のゲート長Ｌｇの設定値に関わらず、同調比を最大に保つことができる。このこと及び具体的な実効不純物濃度について、図８を参照して説明する。
【００８０】
図８は、前記中心電圧Ｖｃの基板表面の実効不純物濃度に対する依存性を４通りのゲート長Ｌｇ（Ｌｇ＝１０μｍ、Ｌｇ＝０．５μｍ、Ｌｇ＝０．３μｍ及びＬｇ＝０．１５μｍ）に対して示している。図８に示す様に、カウンター不純物層１０８が実質的にＰ型になっており、且つ実効不純物濃度がある値になっている時、中心電圧ＶｃはＬｇに実質的に依存せずほぼ一定の値を取ることがわかる。また、該中心電圧は実際に−０．０５Ｖ以上で且つ０．０５Ｖ以下の値となっている。
【００８１】
この時のカウンター不純物層１０８の実効不純物濃度は、カウンター不純物層１０８の基板表面に対してＮウェルとは反対の導電型であるキャリアが蓄積し始める時の濃度と一致する。本実施形態ではＮウェル１０１はＮ型であるから、これとは反対の導電型であるＰ型のキャリア、つまりホールがカウンター不純物層１０８の表面に蓄積し始める濃度と一致することになる。更に、該濃度は実効不純物濃度に対して同調比が飽和し始める濃度でもある。
【００８２】
本実施形態において、カウンター不純物層１０８の実効不純物濃度は、このような濃度に設定することが好ましい。このようにすれば、実際の製造工程において約１０％あるゲート長Ｌｇのプロセスばらつきに起因するバラクタ容量のばらつきを低減できる。また、バラクタを構成するゲート電極長の設定及びその変更に影響されることなく、バラクタの同調比Ｃmax ／Ｃmin を最大に保つことができる。
【００８３】
具体的には、本実施形態では、カウンター不純物層１０８が実質的にＰ型になっていること及び実効不純物濃度はＮウェルとは反対導電型を有するキャリヤであるホールが基板表面に蓄積され始めるときの値、１×１０17／ｃｍ3 に設定されていることが好ましい。但し、好ましい実効不純物濃度は半導体装置ごとに異なっており、本発明における実効不純物濃度を１×１０17／ｃｍ3 に限定するものではない。
【００８４】
次に、本発明の一実施形態に係る半導体装置の製造方法について、図を参照して説明する。図９（ａ）〜（ｃ）及び図１０（ａ）、（ｂ）は、本発明の半導体装置の製造方法の各工程を示す断面図である。
【００８５】
まず、図９（ａ）に示す工程で、Ｐ型Ｓｉ基板１００に、例えばリン又は砒素などのＮ型不純物を注入してＮウェル１０１を形成する。イオン注入条件は、リンについては例えばドーズ量１×１０13ｃｍ-2、加速電圧６４０ｋｅＶであり、砒素については例えばドーズ量１．７×１０12ｃｍ-2、加速電圧７０ｋｅＶである。
【００８６】
また、ＳＴＩ１０２を形成して基板表面を複数の活性領域に区画する。該複数の活性領域は、トランジスタ形成領域Ｔｒとバラクタ形成領域Ｖａとを含む。
【００８７】
次に、図９（ｂ）に示す工程で、バラクタ形成領域Ｖａにおいて、Ｎウェル１０１に対し、Ｎウェル１０１を形成するために注入した不純物とは反対の導電性であるＰ型不純物、例えばボロンなどを注入する。カウンター不純物の注入条件は、例えばドーズ量２〜８×１０12ｃｍ-2、加速電圧１０ｋｅＶである。ボロンのドーズ量が３．５×１０12ｃｍ-2のとき、バラクタ形成領域Ｖａのカウンター不純物層１０８は、実質的に真性半導体の性質を有するようになる。これは、Ｎウェル１０１形成のために導入されたドナーの数とカウンター不純物層１０８形成のために導入されたアクセプタの数とがほぼ同等となるためである。また、ボロンのドーズ量が３．５×１０12ｃｍ-2以上になると、カウンター不純物層１０８の基板表面は実質的にＰ型となる。本実施形態では、そのようにカウンター不純物層１０８である基板表面が実質的にＰ型となるドーズ量でＰ型不純物の注入を行なう。
【００８８】
次に、図９（ｃ）に示す工程で、トランジスタ形成領域Ｔｒ及びバラクタ形成領域Ｖａにおいて、Ｎウェル１０１上に、例えば厚さ２．８ｎｍ程度のシリコン窒化酸化膜と、例えば厚さ１８０ｎｍ程度のポリシリコン膜とを堆積する。続いてポリシリコン膜及びシリコン酸化膜をパターニングすることにより、Ｎウェル上にゲート絶縁膜１０３を挟んで、第１のゲート電極１０４及び第２のゲート電極１０５を形成する。第１のゲート電極１０４及び第２のゲート電極１０５については、例えばゲート長Ｌｇを０．１５μｍまで小さくすることができる。これらの膜厚やゲート長Ｌｇは必要に応じて設定すれば良く、特に限定されるものではない。
【００８９】
次に、図１０（ａ）に示す工程で、トランジスタ形成領域Ｔｒにおいて、Ｎウェル１０１の第１のゲート電極１０４両側の部分に、第１のゲート電極１０４をマスクとしてＰ型不純物である例えばボロンを注入する。このようにして、第１のゲート電極１０４にＰ型不純物を導入すると共に、ソース・ドレイン領域１０６を自己整合的に形成する。
【００９０】
次に、図１０（ｂ）に示す工程で、バラクタ形成領域Ｖａにおいて、Ｎウェル１０１の第２のゲート電極１０５両側の部分に、第２のゲート電極１０５をマスクとしてＮ型不純物である例えば砒素やリンを注入する。このようにして、第２のゲート電極１０５にＮ型不純物を導入するとともに、基板コンタクト領域１０７を自己整合的に形成する。
【００９１】
次に、半導体基板１００上に形成された第１のゲート電極１０４、第２のゲート電極１０５、ソース・ドレイン領域１０６及び基板コンタクト領域１０７等のパターンを覆うように、層間絶縁膜１０９を形成する。さらに、図示はしていないが、層間絶縁膜１０９の所定の位置にコンタクトホールを形成する。
【００９２】
以上のようにすると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、本実施形態の半導体装置が製造できる。つまり、第２のゲート電極１０５の下にカウンター不純物層１０８が形成されていることから、Ｎウェル１０１の不純物濃度が高い場合においても第２のゲート電極１０５の下における空乏層の広がり幅が大きい半導体装置を製造できる。このため、Ｎウェル１０１の不純物濃度が高い場合においても、容量の可変範囲の広いバラクタを含んだ半導体装置を製造できる。
【００９３】
尚、本実施形態の半導体装置はＣＭＯＳデバイスを含むものであるから、図示しているＰ型ＭＯＳＦＥＴに加え、Ｎ型ＭＯＳＦＥＴ（図示せず）も形成される。そこで、図１０（ｂ）に示す、バラクタ形成領域ＶａにおいてＮウェル１０１に第２のゲート電極１０５をマスクとしてＮ型不純物を注入する工程は、Ｎ型ＭＯＳＦＥＴのゲート電極に対する不純物導入及びＮ型ＭＯＳＦＥＴのソース・ドレイン形成を行なう工程と同時に行なうことが好ましい。
【００９４】
このようにすると、第２のゲート電極１０５に対するＮ型不純物の導入及び基板コンタクト領域１０７形成のために新たな工程を追加することなく本実施形態の半導体装置を製造できる。
【００９５】
また、各工程で注入するイオンの種類、注入量及び加速電圧などの注入条件は上記に限るものではなく、必要に応じて設定すればよい。さらに、本実施形態ではイオン注入によってイオンを導入しているが、拡散などの他の方法によって導入しても良い。
【００９６】
また、本実施形態ではＮウェル１０１が形成されているが、Ｎウェル１０１は必須の構成要素ではなく、Ｎ型半導体基板上に直接トランジスタやバラクタが形成されていても良い。
【００９７】
また、本実施形態では第１導電型をＮ型、第２導電型をＰ型とした。しかし、これと逆の第１導電型がＰ型、第２導電型がＮ型である構成を取っても良い。
【産業上の利用可能性】
【００９８】
本発明のバラクタを含む半導体装置は、電圧制御発信器などの無線周波数（ＲＦ）回路に用いる電圧可変コンデンサ（バラクタ）に利用することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２】本発明の一実施形態に係る半導体装置のカウンター不純物層において、基板表面からの深さに対する不純物濃度分布を示す図である。
【図３】本発明の一実施形態に係る半導体装置のバラクタの平面レイアウトパターンを示す図である。
【図４】本発明に係る半導体装置のバラクタ及び従来のバラクタの容量−ゲートバイアス特性の一例を示す図である。
【図５】本発明の一実施形態に係る半導体装置のバラクタにおける、基板表面の実効不純物濃度に対する空乏層幅の依存性を示す図である。
【図６】本発明の一実施形態に係る半導体装置のバラクタにおける、基板表面の実効不純物濃度に対する同調比の依存性を示す図である。
【図７】本発明の一実施形態に係る半導体装置のバラクタにおける、ゲートバイアスに対する空乏層幅の依存性を示す図である。
【図８】本発明の一実施形態に係る半導体装置のバラクタにおける、基板表面の実効不純物濃度に対する中心電圧Ｖｃの依存性を示す図である。
【図９】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造工程のうち、Ｎウェル形成からゲート電極形成までの各工程を示す断面図である。
【図１０】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造工程のうち、Ｎウェルに対する不純物注入から層間絶縁膜形成までの各工程を示す断面図である。
【図１１】一般のＰＮ接合バラクタダイオードにおける容量のバイアス電圧に対する依存性を模式的に示す図である。
【図１２】理想的なＭＯＳ型バラクタの容量のバイアス電圧依存性を模式的に示す図である。
【図１３】従来のＭＯＳ型バラクタを搭載した半導体装置の模式的な断面図である。
【図１４】従来のＭＯＳ型バラクタの平面レイアウトパターンを模式的に示す図である。
【図１５】従来のＭＯＳ型バラクタの等価回路図である。
【符号の説明】
【０１００】
１００  Ｐ型Ｓｉ基板
１０１  Ｎウェル
１０２  ＳＴＩ
１０３  ゲート絶縁膜
１０４  第１のゲート電極
１０５  第２のゲート電極
１０６  ソース・ドレイン領域
１０７  基板コンタクト領域
１０８  カウンター不純物層
１０９  層間絶縁膜
１１０  第１のコンタクトホール
１１１  第２のコンタクトホール
Ｔｒ    トランジスタ形成領域
Ｖａ    バラクタ形成領域
【図１】
2005210005.tif 000003
【図２】
2005210005.tif 000004
【図３】
2005210005.tif 000005
【図４】
2005210005.tif 000006
【図５】
2005210005.tif 000007
【図６】
2005210005.tif 000008
【図７】
2005210005.tif 000009
【図８】
2005210005.tif 000010
【図９】
2005210005.tif 000011
【図１０】
2005210005.tif 000012
【図１１】
2005210005.tif 000013
【図１２】
2005210005.tif 000014
【図１３】
2005210005.tif 000015
【図１４】
2005210005.tif 000016
【図１５】
2005210005.tif 000017