(57)【要約】【課題】ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制する。【解決手段】半導体装置の製造方法は、シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４を形成する工程と、ゲート電極１４の側面に第１の絶縁膜１５，１６を形成することで第１の側壁層１７を形成する工程と、エピタキシャル成長によりシリコン基板１１の上面を持ち上げてエピタキシャル層１８を形成する工程と、エピタキシャル層１８にソース・ドレイン拡散層１９を形成する工程と、第１の側壁層１７を除去し、溝２０を形成する工程と、溝２０の底面にエクステンション層２１を形成する工程と、ゲート電極１４の側面に第２の絶縁膜２３，２４を形成することで第２の側壁層２５を形成する工程と、ソース・ドレイン拡散１９層上にシリサイド層２６ｂを形成する工程とを具備し、溝２０の幅をＸ、第２の絶縁膜２３，２４における堆積時の膜厚をＹとする場合、Ｘ／２≦Ｙ≦Ｘの関係を満たす。【選択図】      図９
2005328033.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に第１の絶縁膜を形成することで第１の側壁層を形成する工程と、
エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、
前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、
前記第１の側壁層を除去し、溝を形成する工程と、
前記溝の底面にエクステンション層を形成する工程と、
前記ゲート電極の側面に第２の絶縁膜を形成することで第２の側壁層を形成する工程と、
前記ソース・ドレイン拡散層上にシリサイド層を形成する工程と
を具備し、
前記溝の幅をＸ、前記第２の絶縁膜における堆積時の膜厚をＹとする場合、Ｘ／２≦Ｙ≦Ｘの関係を満たすことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に第１の絶縁膜を形成することで第１の側壁層を形成する工程と、
エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、
前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、
前記第１の側壁層を除去し、溝を形成する工程と、
前記溝の底面にエクステンション層を形成する工程と、
前記ゲート電極の側面に第２の絶縁膜を形成することで第２の側壁層を形成する工程と、
前記ソース・ドレイン拡散層に電気的に接続するコンタクトを形成する工程と
を具備し、
前記溝の幅をＸ、前記第２の絶縁膜における堆積時の膜厚をＹとする場合、Ｘ／２≦Ｙ≦Ｘの関係を満たすことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜の堆積時における前記シリコン基板上の膜厚は、前記エピタキシャル層の持ち上げられた高さよりも厚いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は、
第１の層と、
前記第１の層上に形成され、前記第１の層と異なる材質であり、かつ前記第１の層よりも厚い第２の層と
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板の上面が持ち上げられて形成されたエピタキシャル層と、
前記エピタキシャル層に形成されたソース・ドレイン拡散層と、
前記エピタキシャル層と前記ゲート電極との間に形成された溝と、
前記溝の底面に形成されたエクステンション層と、
前記ゲート電極の側面に形成され、凹部を有する側壁層と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース・ドレイン拡散層を形成した後にエクステンション層を形成する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細化が進むとともに、エクステンション部の浅い接合形成とゲート電極中の不純物の高活性化とを両立することが困難になりつつある。このトレードオフの問題を解消するために、ソース・ドレイン拡散層を形成した後にエクステンション層を形成するプロセスが提案されている。
【０００３】
しかしながら、図１４に示すように、側壁層１２５の膜厚Ｙ’は溝１２０の幅Ｘ’より厚くならないことが望ましいが、プロセスばらつきにより、側壁層１２５の膜厚Ｙ’が溝１２０の幅Ｘ’よりも厚くなってしまう。つまり、側壁層１２５がソース・ドレイン拡散層１１９上まで乗り上げるという問題が生じていた。
【０００４】
その結果、ソース・ドレイン拡散層１１９上のシリサイド層１２６ｂの面積が減少するため、ＭＯＳトランジスタ１２２の性能が劣化してしまう。また、コンタクト１２７とシリサイド層１２６ｂとの接触面積が減少するため、コンタクト１２７の抵抗が上昇してしまう。さらに、コンタクト１２７のコンタクト面部分とゲート電極１１４との間の距離Ｄ’が長くなってしまうため、素子の微細化を阻害してしまう。
【０００５】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開2000-58816号公報
【特許文献２】米国特許第6,624,034号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に第１の絶縁膜を形成することで第１の側壁層を形成する工程と、エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、前記第１の側壁層を除去し、溝を形成する工程と、前記溝の底面にエクステンション層を形成する工程と、前記ゲート電極の側面に第２の絶縁膜を形成することで第２の側壁層を形成する工程と、前記ソース・ドレイン拡散層上にシリサイド層を形成する工程とを具備し、前記溝の幅をＸ、前記第２の絶縁膜における堆積時の膜厚をＹとする場合、Ｘ／２≦Ｙ≦Ｘの関係を満たす。
【０００９】
本発明の第２の視点による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に第１の絶縁膜を形成することで第１の側壁層を形成する工程と、エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、前記第１の側壁層を除去し、溝を形成する工程と、前記溝の底面にエクステンション層を形成する工程と、前記ゲート電極の側面に第２の絶縁膜を形成することで第２の側壁層を形成する工程と、前記ソース・ドレイン拡散層に電気的に接続するコンタクトを形成する工程とを具備し、前記溝の幅をＸ、前記第２の絶縁膜における堆積時の膜厚をＹとする場合、Ｘ／２≦Ｙ≦Ｘの関係を満たす。
【００１０】
本発明の第３の視点による半導体装置は、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の上面が持ち上げられて形成されたエピタキシャル層と、前記エピタキシャル層に形成されたソース・ドレイン拡散層と、前記エピタキシャル層と前記ゲート電極との間に形成された溝と、前記溝の底面に形成されたエクステンション層と、前記ゲート電極の側面に形成され、凹部を有する側壁層とを具備する。
【発明の効果】
【００１１】
本発明によれば、ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制することが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
本発明の一実施形態は、ソース・ドレイン拡散層を形成した後にエクステンション層を形成するプロセスであって、ゲート電極の側壁層の堆積膜厚を、ダミーの側壁層を除去してできた溝の幅の半分以上からその溝の幅以下の範囲に規定するものである。
【００１４】
図１乃至図９は、本発明の一実施形態に係る半導体装置の製造工程の断面図を示す。以下に、本発明の一実施形態に係る半導体装置の製造方法について説明する。
【００１５】
まず、図１に示すように、シリコン基板１１内に例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成され、シリコン基板１１の表面にチャネル及びウェル（図示せず）が形成される。次に、シリコン基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成される。ここで、４５ｎｍ世代の場合、ゲート高さＨｇは例えば１００〜１５０ｎｍ程度であるが、このゲート高さＨｇは世代とともに７０〜８０％縮小すると考えられる。
【００１６】
次に、図２に示すように、ゲート電極１４及びシリコン基板１１上に第１及び第２の絶縁膜１５，１６が順に堆積された後、これら第１及び第２の絶縁膜１５，１６が選択的に除去される。これにより、ゲート電極１４の側面に、第１の側壁層１７が形成される。
【００１７】
ここで、第１及び第２の絶縁膜１５，１６は、同じ材質の膜で形成してもよいし、異なる材質の膜で形成してもよい。後者の場合、第１及び第２の絶縁膜１５，１６のうち一方は、例えばシリコン窒化膜等のような窒化膜で形成し、他方は、例えばシリコン酸化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、ＢＳＧ（Boron Silicate Glass）膜等で形成するとよい。
【００１８】
尚、第１及び第２の絶縁膜１５，１６のうち下層となる第１の絶縁膜１５は、シリコン窒化膜で形成するのが望ましい。これは、後述するエピタキシャル成長の際（図３参照）、エピタキシャル層１８におけるゲート電極１４側の側面Ｓ１にファセットが生じることを抑制できるからである。さらに、このファセットを抑制するためには、第１の絶縁膜１５の堆積時におけるシリコン基板１１上の膜厚Ｔは、エピタキシャル層１８の持ち上げられる高さＨ（図３参照）よりも厚くするのが望ましく、例えば３０ｎｍ以上にするとよい。
【００１９】
また、第１及び第２の絶縁膜１５，１６からなる第１の側壁層１７は、２層で形成することに限定されず、単層や３層以上で形成することも勿論可能である。この際、単層の材料及び３層以上の場合の最下層の材料は、上述するファセットの抑制を考慮して、シリコン窒化膜にするのが望ましい。
【００２０】
次に、図３に示すように、エピタキシャル成長等により、シリコン基板１１のシリコンをシリコン基板１１上に選択的に成長させる。その結果、シリコン基板１１の上面よりも上面が持ち上げられたエピタキシャル層１８が形成される。その後、イオン注入及びアニールにより、エピタキシャル層１８にエレベーテッド・ソース・ドレイン拡散層１９が形成される。
【００２１】
ここで、エピタキシャル層１８の高さＨ、すなわちゲート電極１４下のシリコン基板１１の上面からの高さは、上述するように第１の絶縁膜１５の膜厚Ｔよりも低くなることが望ましく、例えば３０ｎｍ程度になっている。
【００２２】
また、エピタキシャル層１８（エレベーテッド・ソース・ドレイン拡散層１９）は、ゲート電極１４側に位置する第１の側面Ｓ１とゲート電極１４と反対側に位置する第２の側面Ｓ２とを有する。第１の側面Ｓ１は、第１の側壁層１７に沿って、シリコン基板１１の上面に対してほぼ垂直な面になっている。一方、第２の側面Ｓ２は、素子分離領域１２に乗り上げて、上方にいくほど内側に傾くように傾斜した面（ファセット）になっている。尚、第２の側面Ｓ２は、素子分離領域１２に乗り上げないようにしたり、ファセットができないようにしたりすることも可能である。
【００２３】
次に、図４に示すように、例えばウェットエッチング、ＣＤＥ（Chemical Dry Etching）等のような等方性エッチングにより、第１の側壁層１７が剥離される。これにより、ゲート電極１４とエピタキシャル層１８との間に溝２０が形成される。この溝２０の幅Ｘは、４５ｎｍ世代の場合、例えば３５〜４０ｎｍ程度である。
【００２４】
次に、図５に示すように、イオン注入及びアニールにより、溝２０の底面にエクステンション層２１が形成される。これにより、ＭＯＳトランジスタ（例えばＣＭＯＳトランジスタ）２２が形成される。
【００２５】
次に、図６に示すように、ゲート電極１４及びシリコン基板１１上に第３の絶縁膜２３が形成され、この第３の絶縁膜２３上に第４の絶縁膜２４が形成される。
【００２６】
ここで、第３及び第４の絶縁膜２３，２４の堆積時におけるゲート電極１４の側面上の合計膜厚Ｙと、溝２０の幅（第１及び第２の絶縁膜１５，１６の合計膜厚）Ｘとは、以下の式（１）の関係を満たすことが望ましい。
【００２７】
Ｘ／２≦Ｙ≦Ｘ…（１）
ここで、式（１）の下限値である「Ｘ／２≦Ｙ」は、次の理由から規定する。第３及び第４の絶縁膜２３，２４の合計膜厚Ｙが溝２０の幅Ｘの半分よりも薄いと、図６の工程で、溝２０が第３及び第４の絶縁膜２３，２４で埋め込まれない。このような状態で、図７及び図８のエッチング工程を経ると、溝２０の底面まで第３及び第４の絶縁膜２３，２４がオーバーエッチングされる恐れがある。従って、式（１）の下限値は、このオーバーエッチングの防止を考慮して規定している。
【００２８】
一方、式（１）の上限値である「Ｙ≦Ｘ」は、次の理由から規定する。第３及び第４の絶縁膜２３，２４の合計膜厚Ｙが溝２０の幅Ｘよりも厚いと、図８の工程で、第３及び第４の絶縁膜２３，２４からなる第２の側壁層２５がエピタキシャル層１８上に乗り上げてしまう。従って、式（１）の上限値は、この乗り上げの防止を考慮して規定している。
【００２９】
尚、この式（１）において、式（１）の中心値であるＹ＝（３／４）Ｘが最も望ましい。また、合計膜厚Ｙは、例えばＹ＞２０ｎｍ程度である。
【００３０】
また、第３及び第４の絶縁膜２３，２４は、エッチング選択比を持たせるために、異なる材質の膜で形成することが望ましい。従って、第３の絶縁膜２３は、例えばシリコン酸化膜、ＴＥＯＳ膜、ＢＳＧ膜等で形成し、第４の絶縁膜２４は、例えばシリコン窒化膜等のような窒化膜で形成することが望ましいが、両者の材料を逆にしても勿論よい。
【００３１】
また、４５ｎｍ世代において、第３の絶縁膜２３の膜厚Ｙ１は例えば１５ｎｍ、第４の絶縁膜２４の膜厚Ｙ２は例えば２５ｎｍである。つまり、第３の絶縁膜２３の膜厚Ｙ１は、第４の絶縁膜２４の膜厚Ｙ２よりも薄いことが望ましい。これは、後述するシリサイド膜２６ａ，２６ｂの形成前のウェットエッチングで第３の絶縁膜２３の端部がえぐれてしまう部分をできるだけ少なくするため、さらに、第３の絶縁膜２３の加工時におけるエッチング時間を短縮してオーバーエッチングを抑制するためである。
【００３２】
次に、図７に示すように、例えばＲＩＥ（Reactive Ion Etching）等のような異方性エッチングにより、第３の絶縁膜２３をストッパーとして、第４の絶縁膜２４の一部が除去される。
【００３３】
次に、図８に示すように、例えばＲＩＥ等のような異方性エッチングにより、第３の絶縁膜２３の一部が除去される。これにより、ゲート電極１４の側面に、第３及び第４の絶縁膜２３，２４からなる第２の側壁層２５が形成される。また、第４の絶縁膜２４には、エレベーテッド・ソース・ドレイン拡散層１９の上面（溝２０の上面）よりも窪んだ凹部Ｐができる。この凹部Ｐは、次のような箇所に位置する。すなわち、凹部Ｐの基板面に対して水平方向のゲート電極１４からの距離Ａは式（２）の関係を満たし、凹部Ｐの基板面に対して垂直方向の高さＢは式（３）の関係を満たしている。
【００３４】
Ｘ／２≦Ａ＜Ｘ…（２）
Ｂ＜Ｈ…（３）
尚、第３及び第４の絶縁膜２３，２４からなる第２の側壁層２５は、２層で形成することに限定されず、単層や３層以上で形成することも勿論可能である。ここで、単層の材料としては、絶縁膜である酸化膜や窒化膜等が考えられるが、窒化膜を用いた場合のＲＩＥでは一般的にシリコン基板１１も削れてしまう恐れがあるので、酸化膜を用いる方が望ましい。
【００３５】
次に、図９に示すように、例えばウェットエッチング等によりエレベーテッド・ソース・ドレイン拡散層１９のダメージが除去された後、ゲート電極１４及びエレベーテッド・ソース・ドレイン拡散層１９の上面にシリサイド層２６ａ，２６ｂがそれぞれ形成される。その後、シリサイド層２６ｂを介してエレベーテッド・ソース・ドレイン拡散層１９に電気的に接続するコンタクト２７が形成される。
【００３６】
上記本発明の一実施形態によれば、エレベーテッド・ソース・ドレイン拡散層１９を形成した後にエクステンション層２１を形成する場合において、ダミーの第１の側壁層１７を除去することでできた溝２０の幅Ｘに対して、第２の側壁層２５の膜厚Ｙを式（１）の関係を満たすように調整する。これにより、第２の側壁層２５を構成する第３及び第４の絶縁膜２３，２４を順にＲＩＥすると、第２の側壁層２５の実効的な側壁幅（膜厚Ｙ）が自己整合的に溝２０の幅Ｘ内に収まる。従って、第２の側壁層２５がソース・ドレイン拡散層１９上へ乗り上げることを抑制できる。
【００３７】
その結果、ソース・ドレイン拡散層１９上のシリサイド層２６ｂの面積が減少することを抑制できるため、ＭＯＳトランジスタ２２の性能劣化を抑えることができる。また、コンタクト２７とシリサイド層２６ｂとの接触面積が減少することも抑制できるため、コンタクト２７の抵抗上昇も抑制できる。さらに、コンタクト２７のコンタクト面部分とゲート電極１４との間の距離Ｄを縮めることができるため、素子の微細化を図ることができる。
【００３８】
また、従来技術では、図１０に示すように、側壁層１２５がエレベーテッド・ソース・ドレイン拡散層１１９上まで乗り上げているため、コンタクト１２７の底面積Ｓｃ’が減少し、抵抗が上昇してしまうという問題があった。これに対し、本発明の一実施形態では、図１１に示すように、側壁層２５がエレベーテッド・ソース・ドレイン拡散層１９上まで乗り上げていない上に、側壁層２５に凹部Ｐができている。このため、側壁層２５上に絶縁膜３０を形成した場合でも、コンタクト２７の底面積Ｓｃが減少することを抑制できるので、抵抗が上昇する問題も回避できる。
【００３９】
尚、図１２に示すように、エレベーテッド・ソース・ドレイン拡散層１９におけるゲート電極１４側の第１の側面Ｓ１にファセットが生じてもよい。ここで、第１の側面Ｓ１にファセットができると、チャネル付近の接合が深くなる恐れがあるが、図１２に示すように、シリコン基板１１内に埋め込み絶縁膜４１を設け、この埋め込み絶縁膜４１上にＳＯＩ（Silicon On Insulator）層４２を設けたＳＯＩ基板４３を用いることで、接合が深くなることを防止できる。
【００４０】
そして、この構造の場合、溝２０の底面の幅Ｘ１よりも上面の幅Ｘ２が大きくなるが、溝２０の上面の幅Ｘ２に対して第２の側壁層２５の膜厚Ｙを以下の式（４）の関係を満たすように調整するとよい。
【００４１】
Ｘ２／２≦Ｙ≦Ｘ２…（４）
このような式（４）の関係を満たす図１２の構造によれば、第１の側面Ｓ１にファセットが生じない場合と同様の効果を得ることができるだけでなく、さらに、図１３に示すように、コンタクト２７のコンタクト面が斜めになることで、コンタクト２７とエレベーテッド・ソース・ドレイン拡散層１９との接触面積を増大させることができるため、抵抗をさらに低減できる。
【００４２】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形すること（例えばシリサイド層を設けない構造にする等）が可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係わる半導体装置のゲート電極を形成するまでの工程を示す断面図。
【図２】図１に続く、本発明の一実施形態に係わる半導体装置の第１の側壁層を形成するまでの工程を示す断面図。
【図３】図２に続く、本発明の一実施形態に係わる半導体装置のエレベーテッド・ソース・ドレイン拡散層を形成するまでの工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係わる半導体装置の第１の側壁層を除去するまでの工程を示す断面図。
【図５】図４に続く、本発明の一実施形態に係わる半導体装置のＭＯＳトランジスタを形成するまでの工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係わる半導体装置の第３及び第４の絶縁膜を形成するまでの工程を示す断面図。
【図７】図６に続く、本発明の一実施形態に係わる半導体装置の第３の絶縁膜を除去するまでの工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係わる半導体装置の第２の側壁層を形成するまでの工程を示す断面図。
【図９】図８に続く、本発明の一実施形態に係わる半導体装置のコンタクトを形成するまでの工程を示す断面図。
【図１０】従来技術による半導体装置のコンタクトの底面積が減少する問題点を示す断面図。
【図１１】本発明の一実施形態に係わる半導体装置の凹部により、コンタクトの底面積が減少しないことを示す断面図。
【図１２】本発明の一実施形態に係わる第１の側面にファセットが生じた場合のＳＯＩ基板を用いた半導体装置を示す断面図。
【図１３】本発明の一実施形態に係わる第１の側面にファセットが生じた場合にコンタクトの接触面積を増大できることを示す断面図。
【図１４】従来技術による半導体装置を示す断面図。
【符号の説明】
【００４４】
１１…シリコン基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…ゲート電極、１５，１６，２３，２４，３０…絶縁膜、１７，２５…側壁層、１８…エピタキシャル層、１９…エレベーテッド・ソース・ドレイン拡散層、２０…溝、２１…エクステンション層、２２…ＭＯＳトランジスタ、２６ａ，２６ｂ…シリサイド層、２７…コンタクト、４１…埋め込み絶縁膜、４２…ＳＯＩ層、４３…ＳＯＩ基板。
【図１】
2005328033.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005328033.tif 000011
【図１０】
2005328033.tif 000012
【図１１】
2005328033.tif 000013
【図１２】
2005328033.tif 000014
【図１３】
2005328033.tif 000015
【図１４】
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