(57)【要約】【課題】メモリトランジスタの低リーク性と高速動作性とを合わせて実現しうるメモリ混載半導体装置及びその製造方法を提供する。【解決手段】サリサイド工程において、メモリトランジスタのソース・ドレイン拡散層におけるシリサイド反応の進行を抑制する手段を講じてから、金属膜を堆積してシリサイド反応を起こさせる。ロジックトランジスタでは通常のシリサイド反応が行なわれ、メモリトランジスタのシリサイド膜が薄くなるので、低リーク性と高速動作性とが併せて実現される。【選択図】      図１
2005142422.tif 000002
【特許請求の範囲】
【請求項１】
共通の半導体基板上に、メモリトランジスタを有するメモリ部と、ロジックトランジスタを有するロジック部とを設けてなるメモリ混載半導体装置において、
上記ロジックトランジスタは、
上記半導体基板上に設けられたゲート電極と、
上記半導体基板内に形成されたソース・ドレイン拡散層及び該ソース・ドレイン拡散層上に形成されたシリサイド膜とを備え、
上記メモリトランジスタは、
上記半導体基板上に設けられたゲート電極と、
上記半導体基板内に形成されたソース・ドレイン拡散層及び該ソース・ドレイン拡散層上に形成され上記ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜よりも薄い膜厚を有するシリサイド膜とを備えている，メモリ混載半導体装置。
【請求項２】
請求項１記載のメモリ混載半導体装置において、
上記ロジックトランジスタのゲート電極は、ポリシリコン電極と該ポリシリコン電極上に設けられたシリサイド膜とを有し、
上記メモリトランジスタのゲート電極は、ポリシリコン電極と該ポリシリコン電極上に設けられ上記ロジックトランジスタのポリシリコン電極上のシリサイド膜よりも薄い膜厚を有する，メモリ混載半導体装置。
【請求項３】
請求項１又は２記載のメモリ混載半導体装置において、
上記メモリ部は、ＤＲＡＭ又はＲＯＭである，メモリ混載半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記メモリトランジスタのソース・ドレイン拡散層内には窒素，Ａｒ，Ｎｅ，Ａｓ，Ｓｉ及びＧｅのうちから選択される不純物が注入されている，メモリ混載半導体装置。
【請求項５】
共通の半導体基板上に、メモリトランジスタを有するメモリ部と、ロジックトランジスタを有するロジック部とを設けてなるメモリ混載半導体装置の製造方法であって、
半導体基板上に、メモリトランジスタ及びロジックトランジスタのゲート電極及びソース・ドレイン拡散層をそれぞれ形成する工程（ａ）と、
上記ロジック部を覆う注入マスクを用いて、上記メモリトランジスタの少なくともソース・ドレイン拡散層内にシリサイド反応抑制用不純物のイオンを注入する工程（ｂ）と、
上記注入マスクを除去した状態で、上記ロジックトランジスタ及びメモリトランジスタの各ソース・ドレイン拡散層上にシリサイド膜を形成する工程（ｃ）とを含み、
上記メモリトランジスタのソース・ドレイン拡散層上のシリサイド膜が、上記ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜よりも薄い，メモリ混載半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
上記工程（ａ）では、上記メモリトランジスタ及びロジックトランジスタの各ゲート電極として、上面が露出されたポリシリコン電極を形成し、
上記工程（ｂ）では、上記メモリトランジスタのポリシリコン電極内にも上記シリサイド反応抑制用不純物のイオンを注入し、
上記工程（ｃ）では、上記ロジックトランジスタ及びメモリトランジスタの各ポリシリコン電極上にもシリサイド膜を形成し、
上記メモリトランジスタのポリシリコン電極上のシリサイド膜が、上記ロジックトランジスタのポリシリコン電極上のシリサイド膜よりも薄い，メモリ混載半導体装置の製造方法。
【請求項７】
請求項５又は６記載のメモリ混載半導体装置の製造方法において、
上記工程（ｂ）では、上記シリサイド反応抑制用不純物のイオンとして、Ｎ2，Ａｒ，Ｎｅ，Ａｓ，Ｓｉ及びＧｅから選ばれる不純物のイオンを注入する，メモリ混載半導体装置の製造方法。
【請求項８】
共通の半導体基板上に、メモリトランジスタを有するメモリ部と、ロジックトランジスタを有するロジック部とを設けてなるメモリ混載半導体装置の製造方法であって、
半導体基板上に、メモリトランジスタ及びロジックトランジスタのゲート電極及びソース・ドレイン拡散層をそれぞれ形成する工程（ａ）と、
上記メモリ部を覆い、上記ロジック部の上方に開口を有するシリサイド反応抑制用絶縁膜を形成する工程（ｂ）と、
上記シリサイド反応抑制用絶縁膜を付けた状態で、上記ロジック部及び上記メモリ部の上に金属膜を堆積して、シリサイド化反応により、上記ロジックトランジスタ及びメモリトランジスタの各ソース・ドレイン拡散層上にシリサイド膜を形成する工程（ｃ）とを含み、
上記メモリトランジスタのソース・ドレイン拡散層上のシリサイド膜が、上記ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜よりも薄い，メモリ混載半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記工程（ａ）では、上記メモリトランジスタ及びロジックトランジスタの各ゲート電極として、上面が露出されたポリシリコン電極を形成し、
上記工程（ｂ）では、上記メモリトランジスタのポリシリコン電極上にも上記シリサイド反応抑制用絶縁膜を形成し、
上記工程（ｃ）では、上記ロジックトランジスタ及びメモリトランジスタの各ポリシリコン電極上にもシリサイド膜を形成し、
上記メモリトランジスタのポリシリコン電極上のシリサイド膜が、上記ロジックトランジスタのポリシリコン電極上のシリサイド膜よりも薄い，メモリ混載半導体装置の製造方法。
【請求項１０】
請求項８又は９記載のメモリ混載半導体装置の製造方法において、
上記工程（ｂ）では、上記シリサイド反応抑制用絶縁膜として、酸化膜を形成する，メモリ混載半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭあるいはＲＯＭ等のメモリと高速ＣＭＯＳロジック回路とを備えたメモリ混載半導体装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ混載ＬＳＩは、メモリとロジック回路とを共通の基板上に設けたものであり、構造上メモリーロジック回路間のデータバス幅を広くすることができるため、高速大量のデータ処理を扱うのに適している。また、ＤＲＡＭ混載ＬＳＩは、メモリーロジック回路間の信号の伝達に際し、プリント基板等のパッケージ外部の配線を用いる必要がないため、システムの低消費電力化を図ることができ、システムＬＳＩとして非常に有効である。
【０００３】
ところで、ＤＲＡＭ混載ＬＳＩでは、ロジック回路のトランジスタ（ロジックトランジスタ）を高性能化するために、サリサイド技術を用いて、トランジスタの寄生抵抗を低減することが必要である。しかしながら、上部がシリサイド層であるソース・ドレイン領域では、基板へのリーク電流が増加するため、電荷の蓄積時間（ポーズタイム）が劣化するという問題を有していた。この問題を解決する手段を、図面を参照しながら以下に説明する。
【０００４】
図３は、特許文献１に開示されている第１の従来例に係るメモリ混載半導体装置（ＤＲＡＭ混載ＬＳＩ）の構造を示す断面図である。
【０００５】
同図に示されているように、第１の従来例に係るメモリ混載半導体装置は、共通の半導体基板１００に、ロジックトランジスタが配置されるロジック部Ｒlogcと、ＤＲＡＭメモリセルのトランジスタ（メモリトランジスタ）が配置されるＤＲＡＭ部Ｒdramとを有している。ロジックトランジスタには、ｐチャネル型トランジスタも存在しているが、同図にはｎチャネル型トランジスタのみが表示されている。また、同図には、メモリトランジスタとしてｎチャネル型トランジスタを採用した場合についての構造が表示されている。
【０００６】
ロジックトランジスタは、素子分離１０１（トレンチ分離）によって囲まれる活性領域上に設けられたゲート絶縁膜１０２及びゲート電極１０６と、半導体基板１００内におけるゲート電極１０３の側方に位置する領域に形成されたソース・ドレイン拡散層１０４と、ゲート電極１０３の側面を覆うサイドウォール１０５とを備えている。ゲート電極１０３は、ｎ型不純物を含むポリシリコンからなる下部電極１０３ａと、シリサイドからなる上部電極１０３ｂとによって構成されており、上部電極１０３ｂは、ソース・ドレイン拡散層１０４の上に形成されたソース・ドレインシリサイド層１０６とは、共通のサリサイド工程によって形成されている。
【０００７】
メモリトランジスタは、素子分離１０１（トレンチ分離）によって囲まれる活性領域上に設けられたゲート絶縁膜１１２及びゲート電極１１３と、半導体基板１００内におけるゲート電極１１３の側方に位置する領域に形成されたソース・ドレイン拡散層１１４と、ゲート電極１１３の側面を覆うサイドウォール１１５とを備えている。ゲート電極１１３は、ｎ型不純物を含むポリシリコンからなる下部電極１１３ａと、シリサイドからなる上部電極１１３ｂとによって構成されている。ここで、メモリトランジスタにおいては、ソース・ドレインシリサイド層は設けられてない。
【０００８】
図４は、特許文献２に開示されているメモリトランジスタの高速動作化が可能な第２の従来例に係るメモリ混載半導体装置の構造を示す断面図である。
【０００９】
同図に示すように、第２の従来例に係るメモリ混載半導体装置は、第１の従来例と同様に、共通の半導体基板２００にロジック部ＲlogcとＤＲＡＭ部Ｒdramとを有している。
【００１０】
ロジックトランジスタは、素子分離２０１（トレンチ分離）によって囲まれる活性領域上に設けられたゲート絶縁膜２０２及びゲート電極２０３と、半導体基板２００内におけるゲート電極２０３の側方に位置する領域に形成されたソース・ドレイン拡散層２０４と、ゲート電極２０３の側面を覆うサイドウォール２０５とを備えている。ゲート電極２０３は、ｎ型不純物を含むポリシリコンからなる下部電極２０３ａと、シリサイドからなる上部電極２０３ｂとによって構成されており、上部電極２０３ｂは、ソース・ドレイン拡散層２０４の上に形成されたソース・ドレインシリサイド層２０６とは、共通のサリサイド工程によって形成されている。
【００１１】
また、メモリトランジスタは、素子分離２０１（トレンチ分離）によって囲まれる活性領域上に設けられたゲート絶縁膜２１２及びゲート電極２１３と、半導体基板２００内におけるゲート電極２１３の側方に位置する領域に形成されたソース・ドレイン拡散層２１４と、ゲート電極２１３の側面を覆うサイドウォール２１５とを備えている。ゲート電極２１３は、ｎ型不純物を含むポリシリコンからなる下部電極２１３ａと、シリサイドからなる上部電極２１３ｂとによって構成されており、上部電極２１３ｂは、ソース・ドレイン拡散層２１４の上に形成されたソース・ドレインシリサイド層２１６とは、共通のサリサイド工程によって形成されている。
【特許文献１】特開２０００−３３２２２０号公報（要約書）
【特許文献２】特開２００１−１２７２７０号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記第１の従来例に係るメモリ混載半導体装置では、メモリトランジスタのソース・ドレイン拡散層１１４上にシリサイド層が形成されていないので、接合リークを低減できると共に、ソース・ドレイン拡散層１１４の不純物濃度を低減することができる。したがって、短チャネル効果に優れた（オフリークの少ない）メモリトランジスタが得られる。この結果、ポーズタイムの劣化が抑制された、かつ高速動作が可能なロジックトランジスタを実現できる。
【００１３】
ただし、近年のＤＲＡＭ混載ＬＳＩに対しては、ＳＲＡＭの置き換えメモリとして２００ＭＨｚ程度の超高速動作が要求されている。上記第１の従来例に係るメモリ混載半導体装置（ＤＲＡＭ混載ＬＳＩ）においては、メモリトランジスタのソース・ドレイン拡散層の寄生抵抗が高いので、高速性を得ることが困難である。
【００１４】
一方、上記第２の従来例に係るメモリ混載半導体装置では、メモリトランジスタのソース・ドレイン拡散層２１４上にシリサイド層２１６が形成され、ソース・ドレイン拡散層２１４の不純物濃度をロジックトランジスタと同等にしている。その結果、シリサイドによる寄生抵抗低減により、メモリトランジスタの高速性が図れ、高速なメモリ動作を実現することができる。
【００１５】
しかしながら、上記第２の従来例に係るメモリ混載半導体装置においては、メモリトランジスタがロジックトランジスタ並みのリーク特性しか得られないので、メモリ動作はするもののポーズタイムが短くなるため、データリフレッシュの回数を増やすことが必要であり、消費電力が増大する。また、同じ原因により、１〜２Ｍビット程度のメモリ容量を有するＤＲＡＭを混載することはそれほど不具合はないが、１０Ｍビットを越えるメモリ容量を有するＤＲＡＭを混載することは、消費電力の観点から困難である。
【００１６】
本発明の目的は、ロジックトランジスタの性能を維持しつつ，メモリトランジスタの低リーク性と高速動作性とを合わせて実現しうるメモリ混載半導体装置及びその製造方法の提供を図ることにある。
【課題を解決するための手段】
【００１７】
本発明のメモリ混載半導体装置は、メモリトランジスタのソース・ドレイン拡散層上には、ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜よりも薄い膜厚を有するシリサイド膜を設けている。
【００１８】
これにより、メモリトランジスタの低リーク性と高速動作性とを併せて備え、メモリ容量の大きいメモリ部を混載したメモリ混載半導体装置を得ることができる。
【００１９】
特に、メモリトランジスタのソース・ドレイン拡散層内には窒素等の不純物が導入されていることが好ましい。
【００２０】
本発明のメモリ混載半導体装置の製造方法は、メモリトランジスタのソース・ドレイン拡散層内にシリサイド反応抑制用不純物のイオンを注入するか、メモリ部をシリサイド反応抑制用絶縁膜で覆ってから、メモリ部及びロジック部の双方でシリサイド形成工程を行なう方法である。
【００２１】
このいずれか方法により、メモリトランジスタのソース・ドレイン拡散層上にロジックトランジスタにおけるよりも膜厚の薄いシリサイド膜を形成することができるので、メモリトランジスタの低リーク性と高速動作性とを併せて備えたメモリ混載半導体装置が得られる。
【発明の効果】
【００２２】
本発明のメモリ混載半導体装置又はその製造方法によると、メモリトランジスタの低リーク性と高速動作性とを併せて備え、記憶容量が大容量であるメモリ部を混載したメモリ混載半導体装置が得られるので、ポーズ特性の優れた低消費、高速のＤＲＡＭ又はＲＯＭ混載ＬＳＩを実現することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態における、ＤＲＡＭ混載半導体装置の製造方法を示す工程断面図である。同図に示されているように、第１の実施形態に係るメモリ混載半導体装置は、共通の半導体基板１に、ロジックトランジスタが配置されるロジック部Ｒlogcと、ＤＲＡＭメモリセルの一部であるトランジスタ（メモリトランジスタ）が配置されるＤＲＡＭ部Ｒdramとを有している。同図には、ロジックトランジスタとして、ｐチャネル型トランジスタ（ｐＭＩＳＦＥＴ）とｎチャネル型トランジスタ（ｎＭＩＳＦＥＴ）の双方が表示されている。また、同図には、メモリトランジスタとしてｎチャネル型トランジスタを採用した場合についての構造が表示されている。
【００２４】
まず、図１（ａ）に示す工程で、ｐ型不純物がドープされた半導体基板１の表面領域に、活性領域を区画する素子分離領域７（ＳＴＩ）を形成した後、周知の方法により、ｐ型ウェル領域２，ｎ型ウェル領域３，トリプルｐ型ウェル領域４，ｎ型埋め込み拡散領域５を形成する。ただし、ｎ型埋め込み拡散領域５は、必ずしも形成する必要がない。
【００２５】
次に、活性領域において、半導体基板の上に、熱酸化膜からなるゲート絶縁膜１４を形成した後、ゲート絶縁膜１４の上にポリシリコン膜を堆積する。そして、ポリシリコン膜のうちｎＭＩＳＦＥＴのゲート電極となる領域にｎ型不純物（リンなど）のイオン注入を行なった後、ポリシリコン膜をパターニングして、ロジック部ＲlogcのｐＭＩＳＦＥＴのポリシリコン電極１５と、ロジック部ＲlogcのｎＭＩＳＦＥＴのポリシリコン電極１６と、メモリ部ＲdramのｎＭＩＳＦＥＴのポリシリコン電極２６とを形成する。
【００２６】
次に、ロジック部ＲlogcのｎＭＩＳＦＥＴを形成しようとする領域及びメモリ部Ｒdramを覆うレジスト膜（図示せず）を用いて、加速電圧３ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で、ボロンイオン（Ｂ+）の注入を行なって、ｎ型ウェル領域３にロジック部ＲlogcのｐＭＩＳＦＥＴのエクステンション領域を形成する。
【００２７】
また、ロジック部ＲlogcのｐＭＩＳＦＥＴを形成しようとする領域及びメモリ部Ｒdramを覆うレジスト膜（図示せず）を用いて、加速電圧５ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で、ヒ素イオン（Ａｓ+）の注入を行なって、ｐ型ウェル領域２ロジック部ＲlogcのｎＭＩＳＦＥＴのエクステンション領域を形成する。
【００２８】
また、ロジック部Ｒlogcを覆うレジスト膜（図示せず）を用いて、加速電圧５ｋｅＶ，ドーズ量５×１０13ｃｍ-2の条件で、リンイオン（Ｐ+）の注入を行なって、トリプルｐ型ウェル領域４にメモリトランジスタ（ｎＭＩＳＦＥＴ）のＬＤＤ領域を形成する。その後、基板上にサイドウォール用絶縁膜を堆積した後、異方性エッチングを行なって、各ポリシリコン電極１５，１６，２６の側面上にサイドウォール１８，２８をそれぞれ形成する。（注：あまり重要とは思われませんが、一応、典型的な注入条件を記載願います。）
次に、ロジック部ＲlogcのｎＭＩＳＦＥＴを形成しようとする領域及びメモリ部Ｒdramを覆うレジスト膜（図示せず）を用いて、加速電圧５ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件で、ボロンイオン（Ｂ+）の注入を行なって、ロジック部ＲlogcのｐＭＩＳＦＥＴの高濃度ソース・ドレイン領域を形成する。
【００２９】
また、ロジック部ＲlogcのｐＭＩＳＦＥＴを形成しようとする領域及びメモリ部Ｒdramを覆うレジスト膜（図示せず）を用いて、加速電圧１０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件で、ヒ素イオン（Ａｓ+）の注入を行なって、ロジック部ＲlogcのｎＭＩＳＦＥＴの高濃度ソース・ドレイン領域を形成する。
【００３０】
次に、ロジック部Ｒlogcを覆うレジスト膜（図示せず）を用いて、加速電圧１０ｋｅＶ，ドーズ量４×１０14ｃｍ-2の条件で、Ａｓイオン（Ａｓ+）の注入を行なって、トリプルｐ型ウェル領域４の表面部をチャネリング防止のためにアモルファス化した後、加速電圧１０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件で、リンイオン（Ｐ+）の注入を行なって、メモリトランジスタ（ｎＭＩＳＦＥＴ）の高濃度ソース・ドレイン領域を形成する。
【００３１】
その後、各イオン注入工程で注入された不純物を活性化するために、１０５０℃，１０秒の熱処理（ＲＴＡ）を行なう。これにより、各ＭＩＳＦＥＴのソース・ドレイン拡散層１７，１９，２７が形成されるとともに、ポリシリコン電極１５がｐ型ゲート電極に、ポリシリコン電極１６，２６がそれぞれｎ型ゲート電極になる。
【００３２】
本実施形態では、ロジック部およびメモリ部のｎＭＩＳＦＥＴへのイオン注入の際には、異なるレジストマスクを用い、イオン注入条件も互いに異ならせたが、同じレジストマスクを用いて同じ注入条件で同時に処理してもよい。
【００３３】
次に、図１（ｂ）に示す工程で、ロジック部ＲlogcをＲlogcを覆うレジスト膜Ｒe1を用いて、メモリ部Ｒdramのみに選択的に窒素分子イオン（Ｎ2+）を、１０ｋｅＶ，１×１０15ｃｍ-2の条件で注入し、ソース・ドレイン拡散層２７及びポリシリコン電極２６内に、それぞれアモルファス層であるイオン注入部２７ｘ，２６ｘを形成する。このとき、ソース・ドレイン拡散層２７及びポリシリコン電極２６の上面からイオン注入部２７ｘ，２６ｘの上面までの深さは約２０ｎｍである。（注：その後の工程で、アモルファス層はポリシリコンに変化することが考えられますので、名称をアモルファス層とはしていません。）
このとき、本発明の効果を得るためには、窒素分子イオン（Ｎ2+）の他、Ａｒ，Ｎｅ，Ａｓ，Ｓｉ，Ｇｅ等のイオンを注入してもよい。イオン注入条件は、加速電圧５〜３０ｋｅＶ，ドーズ量５×１０14〜５×１０15ｃｍ-2が適正範囲である。
【００３４】
次に、図１（ｃ）に示す工程で、基板上に、厚さ１０ｎｍのコバルト膜３１を堆積する。
【００３５】
次に、図１（ｄ）に示す工程で、６００℃，３０分程度の熱処理を行ない、シリコンとコバルトを反応させてシリサイド膜を形成する。次に、硫酸と過酸化水素水の混合液等を用いて未反応コバルトを除去した後、７５０℃，３０秒程度の熱処理を行なって、各ＭＩＳＦＥＴのゲート電極及びソース・ドレインの一部となるコバルトシリサイド膜を形成する。
【００３６】
このとき、ロジック部Ｒlogcにおいては、ｐＭＩＳＦＥＴのゲート電極１０は、ｐ型のポリシリコン電極１５とシリサイド膜１３とによって構成され、ｎＭＩＳＦＥＴのゲート電極１１は、ｎ型のポリシリコン電極１６とシリサイド膜１３とによって構成される。また、ｐＭＩＳＦＥＴのソース・ドレイン領域は、ｐ型のソース・ドレイン拡散層１９とシリサイド膜１２とによって構成され、ｎＭＩＳＦＥＴのソース・ドレイン領域は、ｎ型のソース・ドレイン拡散層１７とシリサイド膜１２とによって構成される。
【００３７】
一方、メモリ部Ｒdramにおいては、メモリトランジスタのゲート電極２１は、イオン注入部２６ｘを含むｎ型のポリシリコン電極２６とシリサイド膜２３とによって構成される。また、メモリトランジスタのソース・ドレイン領域は、イオン注入部２７ｘを含むｎ型のソース・ドレイン拡散層２７とシリサイド膜２２とによって構成されることになる。
【００３８】
その後の工程の図示は省略するが、基板上への層間絶縁膜の形成と、各ソース・ドレイン領域に到達するプラグの形成と、メモリ部Ｒdramの層間絶縁膜上へのＤＲＡＭキャパシタの形成と、多層配線層，多層の層間絶縁膜の形成などを経て、メモリ混載半導体装置が形成される。
【００３９】
本実施形態の半導体装置の製造方法によると、図１（ｂ）に示す工程で、メモリ部Ｒdramのゲート電極およびソース・ドレイン拡散層内に形成されたアモルファス層からなるイオン注入部２７ｘ，２６ｘにおいて、コバルトの拡散が抑制されるため、シリサイド反応が阻止される。そして、イオン注入部２７ｘ，２６ｘは２０ｎｍ程度の深さ位置に形成されるため、ロジック部Ｒlogcのソース・ドレイン拡散層１７，１９の上ではコバルトシリサイド膜厚を約３０ｎｍに厚くしながら、メモリ部Ｒlogcのソース・ドレイン拡散層２７の上ではコバルトシリサイド膜厚を２０ｎｍ程度に薄く抑制することができる。その結果、実質的な接合が深くなるため、基板への接合リークを抑えることができる。
【００４０】
また、同様の効果により、ロジック部Ｒlogcで生じるおそれのある異常反応によるコバルトシリサイドのスパイクの発生を抑制することができる。
【００４１】
つまり、本実施形態の製造方法によると、メモリ部Ｒdramのメモリトランジスタのみに窒素などを注入して、表面からある深さの領域にアモルファス化されたイオン注入部を形成してから、メモリ部Ｒdram及びロジック部Ｒlogcの双方でサリサイド工程を行なっている。これにより、メモリトランジスタのソース・ドレイン拡散層におけるシリサイド反応がイオン注入部によって抑制されるので、ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜厚を厚くしつつ、メモリトランジスタのシリサイド膜厚を薄くすることができる。よって、メモリ混載半導体装置におけるロジックトランジスタの性能は従来通り維持しつつ、メモリトランジスタの接合リークの低減と高速動作性とを併せて得ることができる。
【００４２】
なお、ゲート電極上のコバルトシリサイド膜厚も薄くなり、凝集反応（アグロマレーション）による細線上のシリサイド膜断線が懸念されるが、ＤＲＡＭメモリセル又はＲＯＭメモリセルからなるメモリ部のトランジスタには、単一導電型（通常ｎ型）のゲート電極しか用いないため、問題となるｎ型ポリシリコン層―ｐ型ポリシリコン層の境界領域が存在しないため、実質上は問題とならない。
【００４３】
（第２の実施形態）
図２（ａ）〜（ｄ）は、本発明の第２の実施形態における、ＤＲＡＭ混載半導体装置の製造方法を示す工程断面図である。同図に示されているように、第２の実施形態に係るメモリ混載半導体装置は、第１の実施形態と同様に、共通の半導体基板１に、ロジックトランジスタが配置されるロジック部Ｒlogcと、ＤＲＡＭメモリセルの一部であるトランジスタ（メモリトランジスタ）が配置されるＤＲＡＭ部Ｒdramとを有している。同図には、ロジックトランジスタとして、ｐチャネル型トランジスタ（ｐＭＩＳＦＥＴ）とｎチャネル型トランジスタ（ｎＭＩＳＦＥＴ）の双方が表示されている。また、同図には、メモリトランジスタとしてｎチャネル型トランジスタを採用した場合についての構造が表示されている。
【００４４】
まず、図２（ａ）に示す工程では、第１の実施形態において説明した手順により、図１（ａ）に示す工程を同じ工程を行なって、図２（ａ）に示すように、素子分離領域７（ＳＴＩ）ろ、ｐ型ウェル領域２と、ｎ型ウェル領域３と、トリプルｐ型ウェル領域４と、ｎ型埋め込み拡散領域５と、ゲート絶縁膜１４と、各ＭＩＳＦＥＴのポリシリコン電極１５，１６，２６，と、各ＭＩＳＦＥＴのイサイドウォール１８，２８と、各ＭＩＳＦＥＴのソース・ドレイン拡散層１７，１９，２７とを形成する。
【００４５】
次に、図２（ｂ）に示す工程で、酸素プラズマによる酸化処理により、基板上に露出しているシリコン層の上に厚さ１ｎｍ程度の酸化膜３２を形成する。酸化膜３２の形成方法としては、酸素プラズマによる酸化法以外に、通常の熱酸化法、ウェット処理後の自然酸化膜形成法、ＣＶＤ法などがあり、いずれの方法を用いても構わない。次に、メモリ部Ｒdramを覆うレジスト膜Ｒe2を用いたウエットエッチングにより、酸化膜３２のうちメモリ部Ｒdram以外の領域にある部分を選択的に除去する。
【００４６】
次に、図２（ｃ）に示す工程で、ロジック部Ｒlogcにおいては露出している基板の表面を覆い、メモリ部Ｒdramにおいては酸化膜３２を覆うように、厚さ１０ｎｍのコバルト膜３３を堆積する。
【００４７】
次に、図２（ｄ）に示す工程で、６００℃，３０分程度の熱処理を行ない、シリコンとコバルトを反応させシリサイド膜を形成する。次に、硫酸と過酸化水素水の混合液等を用いて未反応コバルトを除去した後、７５０℃，３０秒程度の熱処理を行なって、各ＭＩＳＦＥＴのゲート電極及びソース・ドレインの一部となるコバルトシリサイド膜を形成する。このとき、メモリ部Ｒdramにおいては、コバルト膜３３とシリコン層との間に薄い酸化膜３２が介在しているので、シリサイド化反応が抑制され、薄いシリサイド膜が形成されることになる。
【００４８】
このとき、ロジック部Ｒlogcにおいては、ｐＭＩＳＦＥＴのゲート電極１０は、ｐ型のポリシリコン電極１５とシリサイド膜１３とによって構成され、ｎＭＩＳＦＥＴのゲート電極１１は、ｎ型のポリシリコン電極１６とシリサイド膜１３とによって構成される。また、ｐＭＩＳＦＥＴのソース・ドレイン領域は、ｐ型のソース・ドレイン拡散層１９とシリサイド膜１２とによって構成され、ｎＭＩＳＦＥＴのソース・ドレイン領域は、ｎ型のソース・ドレイン拡散層１７とシリサイド膜１２とによって構成される。
【００４９】
一方、メモリ部Ｒdramにおいては、メモリトランジスタのゲート電極２６は、ｎ型のポリシリコン電極１６と比較的薄いシリサイド膜２３とによって構成される。また、メモリトランジスタのソース・ドレイン領域は、ｎ型のソース・ドレイン拡散層２７と比較的薄いシリサイド膜２２とによって構成されることになる。
【００５０】
その後の工程の図示は省略するが、基板上への層間絶縁膜の形成と、各ソース・ドレイン領域に到達するプラグの形成と、メモリ部Ｒdramの層間絶縁膜上へのＤＲＡＭキャパシタの形成と、多層配線層，多層の層間絶縁膜の形成などを経て、メモリ混載半導体装置が形成される。
【００５１】
本実施形態のメモリ混載半導体装置の製造方法によると、メモリ部Ｒdramにおいては、図２（ｂ）に示す工程で形成された酸化膜３２によって、図２（ｃ）に示す工程におけるコバルトの拡散が抑制されるので、メモリトランジスタのポリシリコン電極２６やソース・ドレイン拡散層２７の上ではシリサイド反応が抑制される。この結果、ロジック部Ｒlogcのソース・ドレイン拡散層１７，１９の上ではコバルトシリサイド膜厚を約３０ｎｍに厚くしながら、メモリ部Ｒlogcのソース・ドレイン拡散層２７の上ではコバルトシリサイド膜厚を２０ｎｍ程度に薄く抑制することができる。本実施形態におけるメモリ部Ｒdramのトランジスタのソース・ドレイン拡散層２７上のシリサイド膜２２は、酸化膜３２が厚いほど薄くなるので、適宜設定することが可能である。その結果、実質的な接合を深くすることができ、基板への接合リークを抑えることができる。
【００５２】
つまり、本実施形態の製造方法によると、メモリ部Ｒdramのメモリトランジスタの上のみを酸化膜で覆ってから、メモリ部Ｒdram及びロジック部Ｒlogcの双方でサリサイド工程を行なっている。これにより、メモリトランジスタのソース・ドレイン拡散層におけるシリサイド反応が酸化膜によって抑制されるので、ロジックトランジスタのソース・ドレイン拡散層上のシリサイド膜厚を厚くしつつ、メモリトランジスタのシリサイド膜厚を薄くすることができる。よって、メモリ混載半導体装置におけるロジックトランジスタの性能は従来通り維持しつつ、メモリトランジスタの接合リークの低減と高速動作性とを併せて得ることができる。
【００５３】
なお、ゲート電極上のコバルトシリサイド膜厚も薄くなり、凝集反応（アグロマレーション）による細線上のシリサイド膜断線が懸念されるが、ＤＲＡＭメモリセル又はＲＯＭメモリセルからなるメモリ部のトランジスタには、単一導電型（通常ｎ型）のゲート電極しか用いないため、問題となるｎ型ポリシリコン層―ｐ型ポリシリコン層の境界領域が存在しないため、実質上は問題とならない。
【００５４】
また、上記第１，第２の実施形態においては、いずれもポリシリコン電極上にもコバルトシリサイド膜を設けたが、本発明は、斯かる実施形態に限定されるものではない。例えば、各ＭＩＳトランジスタのゲート電極がポリメタル構造やメタル単体構造，ポリシリコン単体構造であるような場合であっても、本発明を適用することにより、上記各実施形態と同じ効果を発揮することができる。その場合、図１（ａ），図２（ａ）に示す状態で、ゲート電極の最上層にシリサイド反応阻止用の絶縁膜などを設けておけばよい。
【産業上の利用可能性】
【００５５】
本発明のメモリ混載半導体装置は、各種電子機器に用いられるメモリ機能を内蔵したＬＳＩとして利用することができる。
【図面の簡単な説明】
【００５６】
【図１】第１の実施の形態に係るメモリ混載半導体装置の製造工程を示す断面図である。
【図２】第２の実施の形態に係るメモリ混載半導体装置の製造工程を示す断面図である。
【図３】第１の従来例に係るメモリ混載半導体装置の構造を示す断面図である。
【図４】第２の従来例に係るメモリ混載半導体装置の構造を示す断面図である。
【符号の説明】
【００５７】
１    シリコン基板
２    ｐ型ウェル領域
３    ｎ型ウェル領域
４    トリプルｐ型ウェル領域
５    ｎ型埋め込み領域
７    素子分離領域
１０  ゲート電極
１１  ゲート電極
１２  シリサイド膜
１３  シリサイド膜
１４  ゲート絶縁膜
１５  ポリシリコン電極
１６  ポリシリコン電極
１７  ソース・ドレイン拡散層
１８  サイドウォール
１９  ソース・ドレイン拡散層
２１  ゲート電極
２２  シリサイド膜
２３  シリサイド膜
２６  ポリシリコン電極
２６ｘ  イオン注入部
２７  ソース・ドレイン拡散層
２７ｘ  イオン注入部
【図１】
2005142422.tif 000003
【図２】
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【図３】
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【図４】
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