(57)【要約】【課題】被保護デバイスを静電破壊から十分に保護することができると共に、保護トランジスタそのものの破壊を防止した静電破壊保護装置を提供する。【解決手段】出力端子１００には、保護トランジスタであるＮチャネル型の第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢが出力端子１００と接地電位Ｖｓｓの間に直列に接続されている。一方、出力端子１００には、保護トランジスタであるＰチャネル型の第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤが高電源電位ＨＶｄｄと出力端子１００との間に直列に接続されている。これらの第１、第２，第３及び第４のＭＯＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣ，ＴｒＤは、低耐圧のＭＯＳトランジスタで構成されている。【選択図】  図１
2005142261.tif 000002
【特許請求の範囲】
【請求項１】
被保護デバイスが接続された端子と、この端子と所定の電位の間に直列に接続された複数の保護トランジスタと、を備え、前記保護トランジスタの基板を、その保護トランジスタとこれと隣接する保護トランジスタとの接続点に接続したことを特徴とする静電破壊保護装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に形成された端子と、
前記半導体基板の表面に形成された第２導電型ウエルと、
前記第２導電型ウエル内に形成され、互いに離間された複数の第１導電型ウエルと、
前記複数の第１導電型ウエルのそれぞれの表面に１つずつ形成され、前記端子と所定の電位の間に直列接続された複数の保護トランジスタと、
前記保護トランジスタの基板である前記第１導電型ウエルを、その保護トランジスタとこれに隣接する保護トランジスタとの接続点に接続したことを特徴とする静電破壊保護装置。
【請求項３】
前記第２導電型ウエルが互いに離間された複数の第２導電型ウエルに分割され、それら複数の第２導電型ウエル内に、それぞれ前記第１導電型ウエルが形成されていることを特徴とする請求項２に記載の静電破壊保護装置。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板上に形成された端子と、
前記半導体基板の表面に形成され、互いに離間された複数の第２導電型ウエルと、
前記複数の第２導電型ウエルのそれぞれの表面に１つずつ形成され、前記端子と所定の電位の間に直列接続された複数の保護トランジスタと、
前記保護トランジスタの基板である前記第２導電型ウエルを、その保護トランジスタとこれに隣接する保護トランジスタとの接続点に接続したことを特徴とする静電破壊保護装置。
【請求項５】
前記保護トランジスタは低耐圧のＭＯＳトランジスタであることを特徴とする請求項１、２、３、４のいずれか１つに記載の静電破壊保護装置。
【請求項６】
前記低耐圧のＭＯＳトランジスタのソース及びドレインは、高濃度の拡散層のみから構成されていることを特徴とする請求項５に記載の静電破壊保護装置。
【請求項７】
前記低耐圧のＭＯＳトランジスタのソース及びドレインは、高濃度の拡散層及び低濃度の拡散層から構成されていることを特徴とする請求項５に記載の静電破壊保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊保護装置に関し、特に高電圧が入力又は出力される端子に設けられる静電破壊保護装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータやＬＣＤドライバー等の半導体集積回路は、通常の電源電圧（３Ｖや５Ｖなど）よりも高電圧（例えば、２０Ｖ以上）が入力又は出力される端子と、そのような高電圧を、該端子を介して入力又は出力するためのトランジスタを備えると共に、さらに、そのようなトランジスタを静電破壊から保護するための静電破壊保護装置を備えている。
【０００３】
図５は従来例に係る静電破壊保護装置を示す回路図である。１００は出力端子、１１０はこの出力端子１００に接続された高耐圧の出力ＭＯＳトランジスタ、Ｄ１は出力端子１００にカソードが接続され、アノードに接地電位Ｖｓｓが接続された第１の高耐圧ダイオードである。Ｄ２は出力端子１００にアノードが接続され、カソードに高電源電位ＨＶｄｄ（例えば２０Ｖ）が接続された第２の高耐圧ダイオードである。これらの第１及び第２の高耐圧ダイオードＤ１，Ｄ２によって静電破壊保護装置が構成されている。第１及び第２の高耐圧ダイオードＤ１，Ｄ２を用いている理由は、通常動作時に出力端子１００に印加される高電圧によってダイオードのブレークダウンを生じないようにするためである。
【０００４】
そして、この静電破壊保護装置は、出力端子１００に外部からサージ電圧が加わったときに、そのサージ電圧の極性に応じて第１及び第２の高耐圧ダイオードＤ１，Ｄ２の中、一方が順方向にオンし、他方が逆方向にブレークダウンを起こすことで、サージ電圧に伴う電荷を電源ライン、接地ラインに抜き、これにより出力トランジスタ１１０に高電圧が印加されて破壊されるのを防止している。
【０００５】
図６は従来例に係る他の静電破壊保護装置を示す回路図である。なお、図５と同一の構成部分については同一符号を付している。この静電破壊保護装置は、ドレインが出力端子１００に接続され、ソース及びゲートが接地電位Ｖｓｓに接続された、Ｎチャネル型の第１の高耐圧ＭＯＳトランジスタＴｒ１と、ドレインが出力端子１００に接続され、ソース及びゲートが高電源電位ＨＶｄｄに接続された、Ｐチャネル型の第１の高耐圧ＭＯＳトランジスタＴｒ２とから構成されている。第１及び第２の高耐圧トランジスタＴｒ１，Ｔｒ２を用いている理由は、通常動作時に出力端子１００に印加される高電圧によってトランジスタのブレークダウンを生じないようにするためである。
【０００６】
そして、この静電破壊保護装置は、出力端子１００に外部からサージ電圧が加わったときに、そのサージ電圧の極性に応じて第１及び第２の高耐圧ＭＯＳトランジスタＴｒ１，Ｔｒ２の中、一方がオンし、他方がソースドレイン間ブレークダウンを起こすことで、サージ電圧に伴う電荷を電源ライン、接地ラインに抜き、これにより出力ＭＯＳトランジスタ１１０に高電圧が印加されて破壊されるのを防止している。
【０００７】
なお、この種の静電破壊保護装置は、例えば以下の特許文献１に記載されている。
【特許文献１】特開平５−２６７５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図５に示した静電破壊保護装置では、第１及び第２の高耐圧ダイオードＤ１，Ｄ２の抵抗成分が大きいため、サージ電圧に伴う電荷を電源ライン等に抜きにくい。そのため、この静電破壊保護装置では出力ＭＯＳトランジスタを十分保護できないと共に、第１及び第２の高耐圧ダイオードＤ１，Ｄ２そのものが破壊しやすいという問題を有していた。
【０００９】
また、図６に示した静電破壊保護装置では、第１及び第２の高耐圧ＭＯＳトランジスタＴｒ１，Ｔｒ２のソースドレイン抵抗成分が大きいため、第１及び第２の高耐圧ＭＯＳトランジスタＴｒ１，Ｔｒ２の破壊、特にそれらのドレイン表面部分での破壊が発生しやすいという問題を有していた。
【００１０】
また、図５、図６の静電破壊保護装置において、静電破壊保護特性を向上させるためには、第１及び第２の高耐圧ダイオードＤ１，Ｄ２や第１及び第２の高耐圧ＭＯＳトランジスタＴｒ１，Ｔｒ２のサイズを大きく設計してそれらの抵抗成分を小さくすればよいが、そのようにすると半導体集積回路のチップ面積が増大してしまうという問題を有していた。
【課題を解決するための手段】
【００１１】
本発明の静電破壊保護装置は、上記の従来技術の課題に鑑みてなされたものであり、その特徴とするところは、被保護デバイスが接続された端子と所定の電位との間に複数の保護トランジスタを直列に接続し、保護トランジスタの基板を、その保護トランジスタとこれに隣接する保護トランジスタとの接続点に接続したことである。そして、そのような保護トランジスタの接続関係を半導体集積回路上で実現するために、トリプルウエル構造を用いて保護トランジスタを形成したものである。
【００１２】
本発明によれば、複数の保護トランジスタを直列に接続して静電破壊保護装置を構成しているので、１つの保護トランジスタにかかる電圧が小さくなる。また、保護トランジスタの基板を、その保護トランジスタとこれに隣接する保護トランジスタとの接続点に接続したことにより、基板と保護トランジスタのドレインまたはソースの間に高電圧が印加されることが防止される。
【００１３】
そのため、従来例の第１及び第２の高耐圧トランジスタＴｒ１，Ｔｒ２のような高耐圧デバイスの代わりに、低耐圧のトランジスタを保護トランジスタとして利用することができるようになる。すると、低耐圧の保護トランジスタは、高耐圧の保護トランジスタに比してその構造上、抵抗成分が小さいので、サージ電圧に伴う電荷を電源ライン等に抜きやすくなる。
【００１４】
したがって、この静電破壊保護装置によれば、出力ＭＯＳトランジスタを十分保護できると共に、保護トランジスタそのものの破壊を防止することができる。
【発明の効果】
【００１５】
本発明の静電破壊保護装置によれば、被保護デバイスを静電破壊から十分に保護することができると共に、保護トランジスタそのものの破壊を防止することが可能になる。また、保護トランジスタのサイズを小さくできるので、半導体集積回路のチップサイズを小さくすることができるという効果も有している。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施形態に係る静電破壊保護装置について図面を参照しながら説明する。図１は、この静電破壊保護装置の回路図である。また、図２は、この静電破壊保護装置を構成する第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢを示す断面図、図３は、この静電破壊保護装置を構成する第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタｔｒＤを示す断面図である。
【００１７】
図１に示すように、１００は出力端子、１１０はこの出力端子１００に接続された高耐圧の出力ＭＯＳトランジスタである。出力端子１００には、保護トランジスタであるＮチャネル型の第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢが出力端子１００と接地電位Ｖｓｓの間に直列に接続されている。
【００１８】
すなわち、第１のＭＯＳトランジスタＴｒＡのゲート２３、ソース２４及び、このトランジスタの基板であるＰウエル２２は接地電位Ｖｓｓに接続されている。また、第２のＭＯＳトランジスタＴｒＢのゲート３３、ソース３４及び、このトランジスタの基板であるＰウエル３２は第１のＭＯＳトランジスタＴｒＡのドレイン２５に接続されている。そして、第２のＭＯＳトランジスタＴｒＢのドレイン３５は、出力端子１００に接続されている。
【００１９】
一方、出力端子１００には、保護トランジスタであるＰチャネル型の第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤが高電源電位ＨＶｄｄと出力端子１００との間に直列に接続されている。すなわち、第３のＭＯＳトランジスタＴｒＣのゲート４３、ソース２４及び、このトランジスタの基板である第１のＮウエル４２は高電源電位ＨＶｄｄに接続されている。また、第４のＭＯＳトランジスタＴｒＤのゲート５３、ソース５４及び、このトランジスタの基板である第１のＮウエル５２は第３のトランジスタＴｒＣのドレイン４５に接続されている。そして、第４のＭＯＳトランジスタＴｒＤのドレイン５５は、出力端子１００に接続されている。
【００２０】
このように、本実施形態によれば、第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢとを直列に接続して静電破壊保護装置を構成しているので、通常動作時に出力端子１００に高電位（例えば、高電源電位ＨＶｄｄ）が印加されたときに、１つのＭＯＳトランジスタにかかる電圧が小さくなる。第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢを同じサイズで形成すれば、第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢのソースドレイン間にかかる電圧は、全体にかかる電圧の１／２になる。
【００２１】
しかも、第２のＭＯＳトランジスタＴｒＢの基板であるＰウエル３２を、第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢとの接続点に接続したことにより、基板であるＰウエル３２とドレイン２５の間に高電圧が印加されることが防止される。つまり、基板であるＰウエル３２の電位が接地電位Ｖｓｓより上昇するために、Ｐウエル３２とドレイン２５との電位差は小さくなる。
【００２２】
そのため、第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢは高耐圧トランジスタでなく、低耐圧のトランジスタで形成することができるようになる。一般に、低耐圧のトランジスタは、後述するように高耐圧のトランジスタに比してその構造上、抵抗成分が小さいので、サージ電圧に伴う電荷を電源ライン等に抜きやすくなる。したがって、この静電破壊保護装置によれば、出力ＭＯＳトランジスタを十分保護できると共に、保護トランジスタそのものの破壊を防止することができる。
以上は、接地電位Ｖｓｓ側に設けられた第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢから成る静電破壊保護装置について述べたが、高電源電位ＨＶｄｄ側に設けられた第３のＭＯＳトランジスタＴｒＣと第４のＭＯＳトランジスタＴｒＤから成る静電破壊保護装置についても同様な効果を奏する。
【００２３】
次に、これらの第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢの構造及びそれらの接続関係について、図２を参照してさらに詳しく説明する。Ｐ型の半導体基板１の表面に２つの第２のＮウエル２０、３０が互いに離間して形成されている。そして、この離間領域の半導体基板１の表面にはＰ＋層２が形成され、このＰ＋層２に接地電位Ｖｓｓが印加されている。
【００２４】
これらの２つの第２のＮウエル２０、３０は同一のイオン注入工程及び拡散工程で形成される。第２のＮウエル２０の表面には、第２のＮウエル２０よりも浅いＰウエル２２が形成され、もう１つの第２のＮウエル３０の表面には、第２のＮウエル３０よりも浅いもう１つのＰウエル３２が形成されている。これらのＰウエル２２、３２は、２つの第２のＮウエル２０、３０とは別工程で形成されるが、同一のイオン注入工程及び拡散工程で形成される。
【００２５】
第２のＮウエル２０のＰウエル２２と隣接した表面にはＮ＋層２１が形成され、このＮ＋層２１には電源電位Ｖｄｄが印加されることで、第２のＮウエル２０はＶｄｄにバイアスされている。また、第２のＮウエル３０のＰウエル３２と隣接した表面にはＮ＋層３１が形成され、このＮ＋層３１には電源電位Ｖｄｄが印加されることで、第２のＮウエル３０は同様にＶｄｄにバイアスされている。なお、電源電位Ｖｄｄは
高電源電位ＨＶｄｄより小さい電源電位であるが、電源電位Ｖｄｄの代わりに、高電源電位ＨＶｄｄを用いてもよい。
【００２６】
そして、第１のＭＯＳトランジスタＴｒＡはＰウエル２２内に形成され、第２のＭＯＳトランジスタＴｒＢは、もう１つのＰウエル３２内に形成される。第１のＭＯＳトランジスタＴｒＡは、Ｐウエル２２上にゲート絶縁膜を介して形成されたゲート２３、Ｐウエル２２内に形成されたＮ＋型のソース２４及びドレイン２５を有している。Ｐウエル２２内に第１のＭＯＳトランジスタＴｒＡに隣接して形成されたＰ＋層２６には接地電位Ｖｓｓが印加されている。ゲート２３及びソース２４にも同様に接地電位Ｖｓｓが印加されている。
【００２７】
第２のＭＯＳトランジスタＴｒＢは、Ｐウエル３２上にゲート絶縁膜を介して形成されたゲート３３、Ｐウエル３２内に形成されたＮ＋型のソース３４及びドレイン３５を有している。Ｐウエル３２内に第２のＭＯＳトランジスタＴｒＢに隣接して形成されたＰ＋層３６、ゲート３３及びソース３４は、第１のＭＯＳトランジスタＴｒＡのドレイン２５に接続されている。これにより、第２のＭＯＳトランジスタＴｒＢの基板であるＰウエル３２は、第１のＭＯＳトランジスタＴｒＡのドレイン２５と同電位に設定される。また、第２のＭＯＳトランジスタＴｒＢのドレイン３５は、出力端子１００に接続されている。
【００２８】
このように、本実施形態によれば、トリプルウエル構造を用いて、第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢを半導体基板１から電気的に分離されたＰウエル２２，３２に形成している。これにより、第２のＭＯＳトランジスタＴｒＢの基板であるＰウエル３２の電位を半導体基板１の接地電位Ｖｓｓではなく、第２のＭＯＳトランジスタＴｒＢのドレイン２５の電位に設定できる。また、第２のウエル２０，３０についても互いに離間させることで、第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢはそれぞれ電気的に独立した第２のウエル２０，３０の中に形成されるため、外部ノイズの影響を互いに及ぼすことが防止される。
【００２９】
次に、第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤの構造及びそれらの接続関係について、図３を参照して詳しく説明する。Ｐ型の半導体基板１の表面に、２つの第２のＮウエル４０、５０が互いに離間して形成されている。そして、この離間領域の半導体基板１の表面にはＰ＋層３が形成され、このＰ＋層３に接地電位Ｖｓｓが印加されている。
【００３０】
これらの２つの第２のＮウエル４０、５０は、前述の第２のＮウエル２０、３０と同一のイオン注入工程及び拡散工程で形成される。第２のＮウエル４０の表面には、第２のＮウエル４０よりも浅い第１のＮウエル４２が形成され、もう１つの第２のＮウエル５０の表面には、第２のＮウエル５０よりも浅いもう１つの第１のＮウエル５２が形成されている。これらの第１のＮウエル４２、５２は、同一のイオン注入工程及び拡散工程で形成される。
【００３１】
第２のＮウエル４０の第１のＮウエル４２と隣接した表面にはＮ＋層４１が形成され、このＮ＋層４１には高電源電位ＨＶｄｄが印加されることで、第２のＮウエル４０及び第１のＮウエル４２はＨＶｄｄにバイアスされている。また、第２のＮウエル５０の第１のＮウエル５２と隣接した表面にはＮ＋層５１が形成され、このＮ＋層５１には高電源電位ＨＶｄｄが印加されることで、第２のＮウエル５０及び第１のＮウエル５２は同様にＨＶｄｄにバイアスされている。
【００３２】
そして、第３のＭＯＳトランジスタＴｒＣは第１のＮウエル４２内に形成され、第４のＭＯＳトランジスタＴｒＤは、もう１つの第１のＮウエル５２内に形成される。第３のＭＯＳトランジスタＴｒＣは、第１のＮウエル４２上にゲート絶縁膜を介して形成されたゲート４３、第１のＮウエル４２内に形成されたＰ＋型のソース４４及びドレイン４５を有している。第１のＮウエル４２内に第３のＭＯＳトランジスタＴｒＣに隣接して形成されたＮ＋層４６には高電源電位ＨＶｄｄが印加されている。ゲート４３及びソース４４にも同様に高電源電位ＨＶｄｄが印加されている。
【００３３】
第４のＭＯＳトランジスタＴｒＤは、第１のＮウエル５２上にゲート絶縁膜を介して形成されたゲート５３、第１のＮウエル５２内に形成されたＰ＋型のソース５４及びドレイン５５を有している。第１のＮウエル５２内に第４のＭＯＳトランジスタＴｒＤに隣接して形成されたＮ＋層５６、ゲート５３及びソース５４は、第３のＭＯＳトランジスタＴｒＣのドレイン４５に接続されている。これにより、第４のＭＯＳトランジスタＴｒＤの基板である第１のＮウエル５２は、第３のＭＯＳトランジスタＴｒＣのドレイン４５と同電位に設定される。また、第４のＭＯＳトランジスタＴｒＤのドレイン５５は、出力端子１００に接続されている。
【００３４】
このように、第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤを半導体基板１から電気的に分離された第１のＮウエル４２，５２に形成している。これにより、第１のＮウエル５２の電位を第３のＭＯＳトランジスタＴｒＣのドレイン４５の電位に設定できる。また、第２のウエル４０，５０が互いに離間させることで、第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤはそれぞれ電気的に独立した第２のウエル４０，５０の中に形成されるため、外部ノイズの影響を互いに及ぼすことが防止される。
【００３５】
なお、第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤは、それぞれ２重のＮウエルの中に形成されているが、いずれかのＮウエルを省いて、単一のＮウエルの中に形成するようにしてもよい。
【００３６】
次に、第１、第２、第３、第４のＭＯＳトランジスタＴｒＡ、ＴｒＢ、ＴｒＣ、ＴｒＤの保護トランジスタとして適した構造について説明する。上述したように、本実施形態の静電破壊保護装置によれば、２つの保護トランジスタを直列に接続したことにより、低耐圧のＭＯＳトランジスタであっても通常動作時に出力端子１００に印加される高電圧に耐え得るものであり、しかも出力端子１００にサージ電圧が印加され、静電破壊保護素子として働くときには、低耐圧のＭＯＳトランジスタが低抵抗であることにより、サージ電圧に伴う電荷を速やかに電源ラインや接地ラインに逃がすことができる。
【００３７】
そこで、そのような低耐圧のＭＯＳトランジスタとしては、図２、図３に示したような高不純物濃度のソース、ドレイン構造を有することが、抵抗成分を小さくする上で好ましい。例えば、第１のＭＯＳトランジスタＴｒＡは、Ｎ＋型のソース２４及びドレイン２５を有しており、高耐圧ＭＯＳトランジスタの低不純物濃度のソース、ドレインを有していない。第２のＭＯＳトランジスタＴｒＢ、第３のＭＯＳトランジスタＴｒＣ、第４のＭＯＳトランジスタＴｒＤについても同じである。
【００３８】
しかしながら、そのような単一のソース・ドレイン構造に限らず、微細化プロセスで用いられるＤＤＤ構造（Double Diffused Drain Structure）や、ＬＤＤ構造（Ligthly Doped Drain Structure）を有したＭＯＳトランジスタをその代わりに用いても静電破壊保護特性の向上効果が得られる。
【００３９】
図４は、保護トランジスタの構造を示す断面図であり、図４（ａ）は、ＤＤＤ構造を有したＭＯＳトランジスタ、図４（ｂ）は、ＬＤＤ構造を有したＭＯＳトランジスタを示している。図４（ａ）のＤＤＤ構造のＭＯＳトランジスタは、高不純物濃度を有したＮ＋型のソース２４、ドレイン２５に加えて、Ｎ＋型ソース２４より深く拡散され、これを部分的にあるいは全面的に内包する低不純物濃度を有したＮ−型のソース２７ｓ、Ｎ＋型ドレイン２５より深く拡散され、これを部分的にあるいは全面的に内包する低不純物濃度を有したＮ−型のドレイン２７ｄを有している。これらのＮ−型のソース２７ｓ、Ｎ−型のドレイン２７ｄはトランジスタの微細化に伴うショートチャネル効果やホットエレクロン効果の防止を図ったものであり、高耐圧トランジスタのように高耐圧化を狙ったものではない。Ｎ−型のソース２７ｓ、Ｎ−型のドレイン２７ｄを設けたことによる抵抗成分の増加はわずかに過ぎない。
【００４０】
したがって、そのソースドレイン耐圧も微細化の程度にもよるが、せいぜい６Ｖ〜７Ｖ程度であり、本実施形態の出力ＭＯＳトランジスタ１１０のソースドレイン耐圧（例えば、２０Ｖ以上）と比べると相当に低い。出力ＭＯＳトランジスタ１１０のソースドレイン構造は、Ｎ−型のソース、ドレインのサイズが大きく、抵抗成分が大きい。
【００４１】
また、図４（ｂ）のＬＤＤ構造のＭＯＳトランジスタは、Ｎ＋型のソース２４、ドレイン２５に加えて、ゲート２３の側壁に形成されたサイドウオールスペーサ絶縁膜２８に下方のＰウエル２２の表面に、低不純物濃度を有したＮ−型のソース２９ｓ、Ｎ−型のドレイン２９ｄを有している。これらのＮ−型のソース２９ｓ、Ｎ−型のドレイン２９ｄについても、トランジスタの微細化に伴うショートチャネル効果やホットエレクロン効果の防止を図ったものであり、高耐圧トランジスタのように高耐圧化を狙ったものではない。Ｎ−型のソース２９ｓ、Ｎ−型のドレイン２９ｄを設けたことによる抵抗成分の増加はわずかに過ぎない。
【００４２】
以上本発明の実施形態について説明したが、以上の説明に基づいて当業者にとって種々の代替、修正又は変形が可能であり、本発明はその趣旨を逸脱しない範囲で前述の代替、修正又は変形を包含するものである。
【００４３】
例えば、接地電位Ｖｓｓ側に、第１のＭＯＳトランジスタＴｒＡと第２のＭＯＳトランジスタＴｒＢとを直列接続し、高電源電位ＨＶｄｄ側に、第３のＭＯＳトランジスタＴｒＣと第４のＭＯＳトランジスタＴｒＤとを直列接続して静電破壊保護装置を構成しているが、直列接続するトランジスタの数を３つ以上に増やしてもよい。その場合、トランジスタの相互接続の形態は、本実施形態と同じにする。すなわち、各トランジスタはゲートとソースとを共通接続するものとし、トランジスタの基板は、そのトランジスタが接続される隣接トランジスタのドレインに接続するものとする。
【００４４】
また、本実施形態では、出力端子１００に高耐圧の出力ＭＯＳトランジスタが接続されている高耐圧出力端子に前述の静電破壊保護装置を例として説明したが、これに限らず、高耐圧の入力ＭＯＳトランジスタが接続されている高耐圧入力端子に、本実施形態の静電破壊保護装置を設けてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る静電破壊保護装置の回路図である。
【図２】本実施形態の静電破壊保護装置を構成する第１のＭＯＳトランジスタＴｒＡ及び第２のＭＯＳトランジスタＴｒＢの断面図である。
【図３】本実施形態の静電破壊保護装置を構成する第３のＭＯＳトランジスタＴｒＣ及び第４のＭＯＳトランジスタＴｒＤの断面図である。
【図４】本実施形態の静電破壊保護装置を構成する保護トランジスタの構造を示す断面図である。
【図５】従来例に係る静電破壊保護装置の回路図である。
【図６】従来例に係る他の静電破壊保護装置の回路図である。
【図１】
2005142261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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