(57)【要約】【課題】サブミクロンレベルのチャネル長のＭＯＳＦＥＴにおける短チャネル効果の抑制とともに閾値電圧のばらつき、ロールオフを抑えることを可能とする。【解決手段】ＭＯＳＦＥＴのチャネル領域下において、基板と同じ導電型の不純物領域である第１のポケット領域に加え、基板内の深い領域で、かつ第１のポケット領域よりもチャネル中央方向にさらに延伸する、基板と同じ導電型の不純物領域である第２のポケット領域を形成することにより、ポケット領域形成のためのチャネル領域の表面近傍におけるイオン打込み不純物濃度を高くすること無く形成する。【選択図】図１
2005268328.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域を有する半導体基板の前記半導体領域に、ゲート絶縁膜とゲート電極が積層形成されている積層構造と、
前記半導体領域において前記積層構造直下の両側にある第２導電型の第１不純物領域と、前記第１不純物領域に接し前記積層構造直下に達する第２導電型の第２不純物領域と、
前記第１不純物領域と前記第２不純物領域に接して前記積層構造直下に達し、かつ前記第２不純物領域よりも前記積層構造長さ方向の中央部方向に伸張する第１導電型の第３不純物領域と、
少なくとも前記第３不純物領域に接して前記積層構造直下から深さ方向に離れて、かつ前記第３不純物領域よりも前記積層構造長さ方向の中央部方向に伸張する第１導電型の第４不純物領域とからなることを特徴とする半導体装置。
【請求項２】
前記第１不純物領域の不純物濃度は、前記第２不純物領域の不純物濃度より高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体領域を有する半導体基板の前記半導体領域に、ゲート絶縁膜とゲート電極がこの順に積層された積層構造を形成する工程と、
前記半導体領域に前記積層構造をマスクとして、不純物濃度が第１濃度で第２導電型の不純物をイオン注入する第１イオン注入工程と、
前記半導体領域に前記積層構造をマスクとして、不純物濃度が第２濃度で第１導電型の不純物をイオン注入する第２イオン注入工程と、
前記半導体領域に前記積層構造をマスクとして、不純物濃度が第３濃度で、かつ前記第２イオン注入工程におけるよりも高い注入エネルギーで第１導電型の不純物をイオン注入する第３イオン注入工程と、
前記積層構造の側壁上に側壁物を形成する工程と、
前記半導体領域に前記側壁物をマスクとして不純物濃度が第４濃度で第２導電型の不純物をイオン注入する第４イオン注入工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第４濃度は、前記第１濃度より高くなるように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第４イオン注入工程に次いで、さらに熱処理の工程を含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にサブミクロンレベルのＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の短チャネル効果の抑制と、閾値電圧の制御およびその変動の制御を図る半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、シリコン半導体装置はその素子の微細化によって、高速化、高集積化、低消費電力化が進められている。ＭＯＳＦＥＴにおいても微細化されてゲート長が短くなり、サブミクロンレベルになって来ており、それに伴い、短チャネル効果の抑制と共にゲート長のばらつきなどによる、閾値電圧の変動の制御が重要となっている。
【０００３】
従来、ゲート長がますます短くなるに従って生じる、ホットキャリアの注入による特性劣化を抑制するために、高濃度拡散領域とゲートとの間に低濃度拡散領域を設ける低濃度ドレイン（ＬＤＤ、Lightly Doped Drain ）構造の導入がなされた。更にソース、ドレイン間のパンチスルー等の短チャネル効果を抑制するために、ＬＤＤ構造の低濃度拡散領域の周囲に基板より高濃度で基板と同一導電型拡散領域（ポケット領域）を設ける構造のものがある（例えば、
【特許文献１】参照。）。
【０００４】
図７は、ポケット領域が無い場合のＭＯＳＦＥＴのチャネル領域における空乏層の広がりを説明するための模式図であり、ＭＯＳＦＥＴ断面の左半分側の状況を示す。Ｐ型基板１０１上にゲート電極１０２が形成され、ゲート電極１０２端部にＮ型拡散領域（ソースないしドレイン部で、ＬＤＤ領域も含んだ拡散領域）１０３が形成されている。同図においてａはゲート電極１０２の直下部での空乏層の広がり幅、ｂは拡散領域側での空乏層の広がり幅であり、黒丸点線１０４で示された領域が、その合成された空乏層の広がりを示す。ゲート長、即ちチャネル長が短くなるに従い、チャネル領域に占める空乏層の割合が大きくなり、閾値電圧の低下が生じ、パンチスルーなどの短チャネル効果が生じるようになる。
【０００５】
図８は、上記の短チャネル効果を抑制するために、さらにポケット領域を形成した構造を導入したＭＯＳＦＥＴにおける、チャネル領域での空乏層の広がりを説明するための模式図である。本図は、Ｐ型基板１０１と同型の導電型であるＰ型拡散領域（Ｐ型ポケット領域）１０５がＮ型拡散領域１０３の端部に沿って形成された構成となっている。黒丸点線１０６で示された領域は、この構造における合成された空乏層の広がりを示しており、ｃはこの場合の拡散領域側での空乏層の広がり幅であり、ポケット領域１０５が形成されていない場合の空乏層の広がり幅であるｂに比べ、相対的に広がり幅が狭くなり抑制される。この様に、ポケット領域１０５の導入によりチャネル内の不純物濃度も相対的に上昇し、閾値電圧の低下は抑制され、短チャネル効果が抑制される。他方、この構成の場合においては、ゲート電極１０２の直下部での空乏層の広がり幅に対する効果は少なく、ほぼ同様のａの幅となっている。
【０００６】
しかし、更に短いチャネル長への要請が強まり、上記の方法で、例えばサブミクロンないしそれ以下のチャネル長において、短チャネル効果を抑制するためには、例えば、１×１０13ｃｍ-2以上の高濃度のドーズ量によるイオン注入によって形成されたポケット領域が必要となる。このためチャネル表面近傍に高い不純物濃度をもつ領域が存在することになる。このことは、必然的に場所による不純物濃度の拡散ばらつきが生じ、即ちチャネル領域での不純物濃度が形成素子によってばらつき、結果として各素子の閾値電圧のばらつきを引き起こすこととなる。同時に、ゲート長を短くすることにより、一般に閾値電圧は急速に低下し、またその場合のゲート長の加工精度のばらつきが、閾値電圧の大きなばらつきとなることが知られており、この様な、短いチャネル長素子を形成する状況においては、従来技術の延長で、ポケット層の不純物濃度を単に増加することで短チャネル効果を抑制する方法では、閾値電圧の大きなばらつきを招くこととなる。
【特許文献１】特開昭６３ー２９３９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、サブミクロンレベルの短いチャネル長を持つＭＯＳＦＥＴを形成するに際し、短チャネル効果を抑制し、かつ閾値電圧の制御とそのばらつきを抑えた素子を形成することにある。
【課題を解決するための手段】
【０００８】
上記の目的は、半導体装置を、第１導電型の半導体領域を有する半導体基板の前記半導体領域に、ゲート絶縁膜とゲート電極が積層形成されている積層構造と、前記半導体領域において前記積層構造直下の両側にある第２導電型の第１不純物領域と、前記第１不純物領域に接し前記積層構造直下に達する第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域に接して前記積層構造直下に達し、かつ前記第２不純物領域よりも前記積層構造長さ方向の中央部方向に伸張する第１導電型の第３不純物領域と、少なくとも前記第３不純物領域に接して前記積層構造直下から深さ方向に離れて、かつ前記第３不純物領域よりも前記積層構造長さ方向の中央部方向に伸張する第１導電型の第４不純物領域とからなるようにすることで達成される。
【０００９】
すなわち、ＭＯＳＦＥＴのチャネル領域下の空乏層形成領域において、基板と同じ導電型の不純物領域である第１のポケット領域に加え、基板内の深い領域で、かつ第１のポケット領域よりもチャネル中央方向にさらに延伸する第２のポケット領域を形成することで目的とする半導体装置を形成することができる。
【発明の効果】
【００１０】
従来の方法では、チャネル長が短くなるに従って、短チャネル効果の抑制のためのポケット領域形成には、高濃度の不純物のイオン注入が基板表面近傍に必要であり、その結果ポケット領域を形成するチャネル表面近傍の不純物の濃度が高く、従ってその濃度にばらつきが生じやすく、これによって閾値電圧のばらつきが起こっていた。
【００１１】
しかし、本発明の構成による、第１及び第２のポケット領域を形成するといった、積層ポケット構造とすることによって、第１層目のポケット領域の注入不純物濃度を下げることが可能となって基板表面近傍の不純物濃度のばらつきを低減することができ、さらに深い、かつよりチャネル中央方向に延伸した第２層目のポケット領域の形成することにより、チャネル下の空乏層形成領域の不純物濃度を増加させることができる。
【００１２】
この様に、積層した構造をもつポケット注入の効果と、それぞれの不純物濃度の制御をすることで、短チャネル効果の抑制と閾値電圧の制御およびそのばらつきの抑制を同時に達成する効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下に図面を参照して、本発明に係る半導体装置およびその製造方法の好適な実施の形態を具体的に説明する。なお、以下の説明においては、Ｎチャネル型ＭＯＳＦＥＴを例にして説明を進めるが、導電型を逆にすることにより、Ｐチャネル型ＭＯＳＦＥＴにも適用可能であることは、明らかである。
【実施例】
【００１４】
図１は、本発明の代表的なＮチャネル型ＭＯＳＦＥＴを形成したものの模式的な断面図である。図を簡単にするために、ゲート絶縁膜は省略し、チャネル中央で左右対称にしている。Ｐ型基板１の表面にゲート絶縁膜とゲート電極からなる積層構造２が形成され、その側壁には、側壁絶縁物３が設けられており、積層構造２直下の基板表面近傍にチャネルが形成される。それに係る各不純物領域は、側壁絶縁物３を付加した積層構造２をマスクとしてＮ型の高濃度不純物領域１１が形成されており、これとゲート電極の積層構造２直下を含む間に耐圧を向上させるためのＮ型の低濃度不純物領域１２が設けられ、いわゆる低濃度ドレイン構造（ＬＤＤ構造）が形成されている。
【００１５】
また高濃度不純物領域１１と低濃度不純物領域１２に接して、積層構造２の直下に達して、また低濃度不純物領域１２よりもチャネル内にある、即ち積層構造２の長さ方向での中央部方向に伸張している（本図でｘ分伸張している）基板と同型のＰ型不純物領域（これを第１ポケット不純物領域１３とする）が形成されている。更に、第１ポケット不純物領域１３に接していて、積層構造２の直下から深さ方向に離して、第１ポケット不純物領域１３よりもチャネル内にある、即ち積層構造２の長さ方向での中央部方向に伸張している（本図でｙ分伸張している）基板と同型のＰ型不純物領域（これを第２ポケット不純物領域１４とする）が設けられている。
【００１６】
つまり、いわゆる短チャネル効果抑制のために、従来より適用されているポケット不純物領域に加えて、第２のポケット不純物領域を、本図に示す様にゲート電極（積層構造物）直下の基板表面から深さ方向に離して、深く不純物を分布させると共に、さらにチャネルの内側の方向に不純物が分布する様に形成する構成としている。
【００１７】
図２は、上記の本発明のＭＯＳトランジスタにおける空乏層の広がりを説明する模式的な断面図である。図８と比較すると、第２のポケット領域１０７が導入されたことにより、本図における空乏層が合成された位置を示す黒丸点線１０８の位置は、ゲート電極１０２直下の空乏層幅が、ａからｄへと狭くなって、空乏層の広がりが更に抑制されることが解る。またチャネル内の平均的な不純物濃度は上昇して、閾値電圧の低下が抑制される。このような不純物の分布構成にすることで、チャネル表面近傍の高い不純物濃度をもつ領域は増加していないため、濃度分布の拡散ばらつきが抑えられ、よって閾値電圧のばらつきも抑制することが可能となる。
【００１８】
図３（ａ）〜（ｃ）及び図４（ｄ）〜（ｆ）の模式的な断面図は、本発明の半導体装置の製造工程をＮチャネル型ＭＯＳＦＥＴを例に示している。まず、図３（ａ）に示すように、例えば、１０Ωーｃｍ程度の不純物濃度を有する、Ｐ型シリコン基板２０１上に、例えば、熱酸化法で形成した１〜２ｎｍのＳｉＯ2 膜からなるゲート絶縁膜と高濃度にリンをドープしたポリシリコンからなるゲート電極膜とで構成される、ゲート電極２０２を形成する。なお、図ではゲート酸化膜は省略されている。  次に、図３（ｂ）に示すように、ゲート電極２０２をマスクにして、例えば、砒素を注入エネルギー３ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入を行い、いわゆるＬＤＤ層であるＮ型低濃度不純物２０３を形成する。
【００１９】
そして、図３（ｃ）に示すように、ゲート電極２０２をマスクにして、ボロンを注入エネルギー５ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入を行い、ポケット領域である、第１Ｐ型不純物領域２０４を形成する。
【００２０】
次に、図４（ｄ）に示すように、同じくゲート電極２０２をマスクにして、ボロンを、より高注入エネルギーである１０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入を行い、第２のポケット領域である、第２Ｐ型不純物領域２０５を形成する。このイオン注入により、第２Ｐ型不純物領域２０５は、チャネル領域の深い領域に形成され、かつチャネル領域のより中央方向に延伸している。このとき、必要に応じて斜めイオン注入を用いても良い。
【００２１】
そして、図４（ｅ）に示すように、ゲート電極２０２の側壁に、ＣＶＤ（Chemical Vapor Deposition ）法による膜形成と、ＲＩＥ（Reactive Ion Etching）によるエッチングを用いて、側壁絶縁物２０６を形成後、これをマスクにして、例えば、リンを注入エネルギー１５ｋｅＶ  ドーズ量５×１０15ｃｍ-2でイオン注入を行い、ソース及びドレインとなる、Ｎ型高濃度不純物領域２０７を形成する。
【００２２】
次に、ＲＴＡ（Rapid Thermal Annealing ）を適用して、例えば１０００℃、１０秒の条件で熱処理を加え、不純物を活性化させることにより、図４（ｆ）に示すように、チャネル領域に二つのポケット領域によるＰ型不純物領域２０８が形成されることになる。
【００２３】
上記の工程によって形成されたＭＯＳＦＥＴにおいて、チャネル領域における、表面から深さ方向のボロン濃度分布（チャネルプロファイル）をシミュレーションで求めた結果を、図５に示す。ここで、横軸はイオン注入された基板表面からの深さ（μｍ）で、縦軸はチャネル中央部におけるボロンの不純物濃度を示す。図５（ａ）は、イオン注入直後のチャネルプロファイルである。ここで実線が本発明（イオン注入エネルギーを７ｋｅＶ、ドーズ量を２．４×１０13ｃｍ-2、および、イオン注入エネルギーを１３ｋｅＶ、ドーズ量を２．４×１０13ｃｍ-2の、２回のイオン注入）によるもの、即ち本発明のような２回のポケット注入が行われた場合であり、破線は従来の１回のポケット注入（イオン注入エネルギーを７ｋｅＶ、ドーズ量を３．６×１０13ｃｍ-2）が行われた場合を示す。１回のポケット注入の場合は、短チャネル効果を抑制すべく、チャネル表面近くにピークをもって、表面濃度を高くして注入しているが、本発明の場合は、プロファイルのピークがチャネル表面より内部に来るようになり、またチャネル領域での不純物濃度の総量が多くなっていて、従ってピーク濃度も従来方法のものよりも低くすることができる。
【００２４】
そして、このプロファイルのものを、先の製作工程の条件で熱処理を行った後のチャネルプロファイルを、図５（ｂ）に示す。基板内部において不純物は拡散し、本発明のような２回のポケット注入した場合（実線）の方が、チャネル内の不純物濃度の総量が多くなっているのに加え、表面での不純物濃度が両者とも注入直後よりも低下しているものの、実線の方が破線（従来の１回のポケット注入の場合）よりも高い濃度を示している。
【００２５】
つまり、本発明による２回のポケット注入による方法によれば、従来方法の１回のポケット注入による方法による場合よりも、表面注入濃度を減少させても、最終的な表面濃度は相対的に高くなるため、ロールオフ（閾値電圧のゲート長依存性）の抑制ができる。またイオン注入において表面の注入ピーク濃度を減少させることができることにより、後工程での熱処理が行われたときの拡散プロファイルのばらつきが減少すること、つまり閾値電圧のばらつきの抑制効果がある。
【００２６】
図６に、シミュレーションによるゲート長対閾値電圧特性（ドレイン電圧Ｖd ＝１．２Ｖ）を示し、実線及び破線は図５（ｂ）で示したものと同じ条件によるものであり、それぞれ、本発明による方法の場合と、従来の方法の場合を示す。図から明らかのように、実線によるもののほうが、ゲート長が短くなるに従い閾値電圧の低下の程度がなだらかとなる様になっており、つまり同じゲート長でも高い閾値電圧となること、またゲート長の変化に対しては閾値電圧の変化が従来方法に比し変化の程度が小さいものとなり、ロールオフの抑制がなされていることがわかる。
【図面の簡単な説明】
【００２７】
【図１】本発明のＭＯＳＦＥＴの模式的な断面図である。
【図２】本発明のＭＯＳＦＥＴの空乏層の広がりの説明図である。
【図３】本発明の半導体装置の製造工程の説明図（その１）である。
【図４】本発明の半導体装置の製造工程の説明図（その２）である。
【図５】シミュレーションによるチャネルプロファイルの説明図である。
【図６】シミュレーションによるゲート長対閾値電圧特性を示す図である。
【図７】ＭＯＳＦＥＴの空乏層の広がりの説明図である。（従来例１）
【図８】ＭＯＳＦＥＴの空乏層の広がりの説明図である。（従来例２）
【符号の説明】
【００２８】
１    Ｐ型基板
２    ゲート絶縁膜とゲート電極からなる積層構造
３    側壁絶縁物
１１  Ｎ型高濃度不純物領域
１２  Ｎ型低濃度不純物領域
１３  Ｐ型不純物領域（第１ポケット不純物領域）
１４  Ｐ型不純物領域（第２ポケット不純物領域）
１０１基板
１０２ゲート電極
１０３Ｎ型拡散領域
１０４空乏層の広がり領域
１０５第１のポケット領域
１０６空乏層の広がり領域
１０７第２のポケット領域
１０８空乏層の広がり領域
２０１Ｐ型基板
２０２ゲート絶縁膜とゲート電極からなる積層構造
２０３Ｎ型低濃度不純物領域
２０４Ｐ型不純物領域（第１ポケット不純物領域）
２０５Ｐ型不純物領域（第２ポケット不純物領域）
２０６側壁絶縁物
２０７Ｎ型高濃度不純物領域
２０８Ｐ型不純物領域
【図１】
2005268328.tif 000003
【図２】
2005268328.tif 000004
【図３】
2005268328.tif 000005
【図４】
2005268328.tif 000006
【図５】
2005268328.tif 000007
【図６】
2005268328.tif 000008
【図７】
2005268328.tif 000009
【図８】
2005268328.tif 000010