(57)【要約】【課題】  光半導体集積素子構造において問題となる、誘電体マスク面積や埋め込み再成長層の成長速度の面方位依存性に起因するマスク上への張り出し成長や、マスク端での成長速度増大を回避する光半導体集積素子構造およびその製造方法を提供する。【解決手段】厚い埋め込み層厚が必要な領域の脇に誘電体マスク（ダミーマスク）を形成し、原料を特定の領域に集中させることにより、必要な領域の層厚を増大させる。これにより、異常成長が起きやすい［１−１０］と平行なマスク端やマスク面積の大きな領域での層厚は必要最低限に抑え、かつ電流狭窄部など必要な部分の層厚だけを自由に大きくすることができる。またＤＣ−ＰＢＨ構造の場合は、キャリア再結合層のテラス上の適当な位置にマスクを形成すればよい。【選択図】  図１９
2005142182.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み導波路型構造を有する光半導体素子であって、
相対的に幅の狭い狭幅部と相対的に幅の広い広幅部を含む導波路と、
前記狭幅部に隣接する第一の領域を含む所定領域に形成され、少なくとも前記第一の領域において所定の幅をもって形成された選択成長層と、
前記選択成長層を覆う埋め込み層と、
を備えることを特徴とする光半導体素子。
【請求項２】
請求項１に記載の光半導体素子において、
前記埋め込み層が、前記狭幅部と接する側と反対側の前記選択成長層の側面の少なくとも一部と、前記選択成長層の上面とに接して形成されたことを特徴とする光半導体素子。
【請求項３】
請求項１または２に記載の光半導体素子において、前記所定領域は前記広幅部に隣接する第二の領域を含み、第一の領域における選択成長層の最大層厚は、第二の領域における選択成長層の最大層厚と略等しいか第二の領域における選択成長層の最大層厚よりも小さいことを特徴とする光半導体素子。
【請求項４】
請求項３に記載の光半導体素子において、第二の領域の幅が第一の領域の幅よりも広いことを特徴とする光半導体素子。
【請求項５】
請求項１乃至４いずれかに記載の光半導体素子において、
前記狭幅部は基本モード導波路であり、前記広幅部は、前記基本モード導波路よりも広い幅を有し導波光に対して多モードを含むモードを提供する多モード導波路であることを特徴とする光半導体素子。
【請求項６】
半導体基板上に設けられた狭幅部および広幅部を含む導波路を覆う第一のマスクと、光導波方向に対し基板面内垂直方向に前記狭幅部から所定の距離を隔てて配置された第二のマスクとを含むマスクパターンを形成する工程と、
前記マスクパターンの開口部に半導体層を選択成長させ、前記導波路の側面に接する選択成長層を形成する工程と、
前記選択成長層を覆うように埋め込み層を形成する工程と、
を含むことを特徴とする光半導体素子の製造方法。
【請求項７】
請求項６に記載の光半導体素子の製造方法において、
前記マスクパターンの開口部は前記狭幅部に隣接する第一の領域を含み、
前記狭幅部の反対側で前記第一の領域と隣接する領域にも前記埋め込み層を形成することを特徴とする光半導体素子の製造方法。
【請求項８】
請求項６または７に記載の光半導体素子の製造方法において、前記マスクパターンの開口部は前記広幅部に隣接する第二の領域を含み、第一の領域における選択成長層の最大層厚が第二の領域における選択成長層の最大層厚と略等しいか第二の領域における選択成長層の最大層厚よりも小さくなるように前記選択成長層を形成することを特徴とする光半導体素子の製造方法。
【請求項９】
請求項８に記載の光半導体素子の製造方法において、第二の領域の幅が第一の領域の幅よりも広いことを特徴とする光半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
光半導体集積素子は、発光、変調、増幅、導波、受光などの機能を有する様々な素子がひとつの基板上に形成されており、光機能素子の小型化、低コスト化、高機能化に有利である。この光半導体集積素子のうち、結晶成長、リソグラフィー、エッチング、成膜などのプロセス技術のみで全ての素子を集積化するいわゆる「モノリシック集積素子」においては、製造技術さえ確立されれば、量産化が容易であり、大幅な低コスト化、小型化が期待できる。すでに実用化されている集積素子の代表例としては、半導体レーザに光変調器を集積した、変調器集積光源がある。この変調集積光源において、例えば、非特許文献１（７４頁、図５．８）に示されているように、半導体レーザと光変調器を付き合わせ結合（バットジョイント：ｂｕｔｔ  ｊｏｉｎｔ）によって作成する場合、半導体レーザ部分と光変調器部分を別々に最適な構造で作製できる。即ち、図１において、まず半導体レーザ用の多重量子井戸（Ｍｕｌｔｉｐｌｅ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ：  ＭＱＷ）活性層を含む光導波路層を平坦基板上に形成し、次にレーザを形成する部分にのみマスクを形成し、選択エッチングによって、それ以外の部分を除去して溝を形成する。次に該溝部分に変調器用のＭＱＷ活性層を含む光導波路層を形成し、電流狭窄層用の溝を形成するためのマスク形成と選択エッチングを行い、最後に電流狭窄層を形成して、結晶成長を終了する。この様にして作製された、変調器集積光源の素子構造の例を図２（非特許文献１、７８頁、図５．１０より）に示す。
【非特許文献１】小林  功郎著「光集積デバイス」共立出版、１９９９年７月２５日
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記変調器集積光源の例では、同じ幅の２つの導波路を一直線上に並べた形の最も単純な集積構造であり、比較的容易に所望の構造を作製しやすいが、異なる導波路幅を有する構造や、曲線や斜めの導波路を有する構造を集積する場合には、マスク面積の差による成長速度の変化や埋め込み再成長結晶の成長速度の面方位依存性に起因して、マスク上への張り出し成長やマスク端での異常成長などの問題点が生じる。一例として、幅の異なる３つの導波路ＷＧ１、ＷＧ２、ＷＧ３からなる集積構造について説明する。
【０００４】
まずダブルへテロ構造を有する半導体薄膜を結晶成長させる工程と、誘電体膜を該半導体薄膜上に形成する工程と、フォトリソグラフィーとエッチング等によって所望のマスクパターンを半導体薄膜上に形成する工程によって、図３に示す様な、幅ｗ（１）、ｗ（２）、ｗ（３）  （ｗ（１）<ｗ（２）<ｗ（３））の３つの誘電体マスクが結合したパターンを閃亜鉛鉱型結晶のダブルへテロ構造を有する半導体ウエハ上の［１１０］方向と平行な方向に形成する。
【０００５】
次にドライエッチングにより図４の様なメサを形成した後、有機金属気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：  ＭＯＶＰＥ）法を用いて、図５の様な第１の埋め込み層ＲＧ１を成長する。このとき図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線にそれぞれ沿ったＲＧ１成長後の断面図は、図６−１、図６−２、図６−３、図６−４の様になる。このとき、各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚は、ｄ（１）<ｄ（２）<ｄ（３）となっている。
【０００６】
その後、誘電体マスクＭ１、Ｍ２、Ｍ３をウエットエッチング等により除去して、図７の様な第２の埋め込み層ＲＧ２を成長する。図７のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線にそれぞれ沿ったＲＧ２成長後の断面図は、図８−１、図８−２、図８−３、図８−４である。図６−１、図６−２、図６−３、図６−４からわかるように、誘電体マスク面積やメサの方向の違いにより、メサ脇近傍の埋め込み成長層厚や形状が変化し、マスク面積の大きなメサ（たとえば多モード干渉器（Ｍｕｌｔｉ  Ｍｏｄｅ  Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ：  ＭＭＩ）部など）の脇ほど再成長層厚が厚く、また［１−１０］と等価な方向に平行なマスク端では、マスク上への張り出し成長が顕著となる。即ち、第１の埋め込み再成長層のうち各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面（この場合（１１０）断面）における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚は、ｄ（１）<ｄ（２）<ｄ（３）となっている。これは、ＳｉＯ２などの誘電体マスク上で消費されなかった原料が、気相拡散または表面拡散によって、マスク端まで輸送され、マスク端付近での成長速度を増大させるからであり、このマスク端近傍での成長速度増大は図６−４の様にマスク端の向きによってはマスク上への張り出し成長や、成長速度の増大による突起を生じる原因となる。張り出し成長が生じると、例えばマスクを除去しクラッド層を積み増し成長する再に、その部分に成長原料が到達できず図８−４中に示したような空洞Ｖ１として残ってしまい、光学的に滑らかな接続を阻害したり、素子の動作中に、結晶欠陥が増殖し、素子劣化を引き起こしたりする。また、マスク端で成長速度が増大し、極端な突起が生じた場合は、再成長後の素子表面の平坦性が悪くなり、その後の導波路形成や、電極形成プロセスを困難になる。
【０００７】
上記の問題は集積度の高い素子ほど、さらに深刻となる。例えば、４つのＤＦＢレーザＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４とＭＭＩ合波器ＭＭＩ１、半導体増幅器（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｐｔｉｃａｌ  Ａｍｐｌｉｆｉｅｒ：  ＳＯＡ）ＳＯＡ１を集積した図１８のような波長選択光源においては、ＤＦＢレーザの電流ブロック層を形成するときに、Ｓ字導波路Ｓ１、Ｓ２、Ｓ３、Ｓ４部でマスク上にブロック層が張り出したり、Ｓ字導波路Ｓ１、Ｓ２、Ｓ３、Ｓ４とＭＭＩ合波器ＭＭＩ１との結合部分やＭＭＩ合波器ＭＭＩ１と半導体増幅器ＳＯＡ１の結合部分または、半導体増幅器ＳＯＡ１とその先端に設けられた窓領域ＷＤ１との境界部分で、マスク上に張り出し成長が発生し、クラッド層を積み増し成長した後に、図８−４中に示したのと同様に空洞が残り、光の反射点となり、素子特性の劣化を引き起こすため、これらの部位において張り出し成長が起きないように、ＬＤ部分のブロック層厚を薄くする必要があった。
【０００８】
以上、光集積素子の例を挙げて説明したが、光半導体素子においては、張り出し成長や異常成長、空洞の形成を抑制するために、ウエハ全体の成長層厚が制約を受け、素子の構成によっては、電流ブロック構造や、光閉じ込め構造を形成する際に、十分な埋め込み層厚を得ることができないという問題があった。
【０００９】
本発明の目的は、マスク上への張り出し成長や、マスク端での異常成長が少なく、表面の平坦性に優れた光半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によれば、埋め込み導波路型構造を有する光半導体素子であって、相対的に幅の狭い狭幅部と相対的に幅の広い広幅部を含む導波路と、前記狭幅部に隣接する第一の領域を含む所定領域に形成され、少なくとも前記第一の領域において所定の幅をもって形成された選択成長層と、前記選択成長層を覆う埋め込み層と、備えることを特徴とする光半導体素子が提供される。
【００１１】
また本発明によれば、半導体基板上に設けられた狭幅部および広幅部を含む導波路を覆う第一のマスクと、光導波方向に対し基板面内垂直方向に前記狭幅部から所定の距離を隔てて配置された第二のマスクとを含むマスクパターンを形成する工程と、前記マスクパターンの開口部に半導体層を選択成長させ、前記導波路の側面に接する選択成長層を形成する工程と、前記選択成長層を覆うように埋め込み層を形成する工程と、を含むことを特徴とする光半導体素子の製造方法が提供される。
【００１２】
本発明によれば、狭幅部において、導波路と埋め込み層との間に挟まれた領域に選択成長層が形成されている。このため、狭幅部における半導体成長層の成長遅れが緩和され、狭幅部と太幅部との埋め込み層の層厚のばらつきが低減される。この結果、導波路周辺部の半導体層の成長時間を必要最小限にすることができ、マスク上への張り出し成長や、マスク端での異常成長が少なく、表面の平坦性に優れた、信頼性の高い素子構造が実現される。
【００１３】
上記発明において、前記埋め込み層が、前記狭幅部と接する側と反対側の前記選択成長層の側面の少なくとも一部と、前記選択成長層の上面とに接して形成された構成とすることができる。こうすることにより、狭幅部における半導体成長層の成長が促進され、狭幅部と太幅部との埋め込み層の層厚のばらつきがより一層低減される。
本発明において、前記所定領域は前記広幅部に隣接する第二の領域を含み、第一の領域における選択成長層の最大層厚と第二の領域における選択成長層の最大層厚とが略等しいか小さい構成とすることができる。略等しいとは、測定の誤差範囲内でほぼ等しいことをいい、たとえば大きな層厚の選択成長層に対する小さい層厚の選択成長層の厚みの比が９０％以上であることをいう。こうすることにより、表面の平坦性に優れた、信頼性の高い素子構造が実現される。
【００１４】
さらに、本発明において、前記広幅部の反対側で前記第二の領域と隣接する領域に埋め込み層が形成されている構成としてもよい。この場合、第二の領域の幅が第一の領域の幅よりも広い構成としてもよい。このようにすれば、第一の領域の幅にくわえ第二の領域の幅も制御可能となり、狭幅部近傍のみならず広幅部近傍における半導体成長層の成長速度も制御可能になる。この結果、より一層表面の平坦性に優れた、信頼性の高い素子構造が実現される。
【００１５】
前記狭幅部は基本モード導波路であり、前記広幅部は、前記基本モード導波路よりも広い幅を有し導波光に対して多モードを含むモードを提供する多モード導波路である構成としてもよい。
本発明の光半導体素子は、光導波路を備える種々の素子に好適に適用でき、特に光集積素子等に好適に適用できる。
【００１６】
以上、本発明の構成について説明したが、これらの各構成の任意の組合せや、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【００１７】
たとえば、本発明は、以下の発明をも含む。
(i)少なくとも２種類の幅の異なる埋め込み導波路型構造を有する光半導体集積素子において、導波路幅をｗ（ｎ）（ｎは正の整数、ｗ（ｎ＋１）>ｗ（ｎ））、幅ｗ（ｎ）の導波路脇の半導体埋め込み層の層厚において、同一導波路の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚をｄ（ｎ）とすると、少なくとも一つのｄ（ｎ＋１）≦ｄ（ｎ）となるｎを有すること特徴とする光半導体素子。
(ii)基板上に少なくとも２種類の幅の異なる半導体埋め込み導波路を形成するための半導体層を積層形成する工程と、次いで、前記光導波路を形成する為の半導体層をストライプ化するための幅ｗ（ｎ）（ｎは正の整数、ｗ（ｎ＋１）>ｗ（ｎ））の第１のマスクと、幅ｗ（ｎ）の導波路脇の半導体埋め込み層の層厚をｄ（ｎ）とすると、少なくとも一つのｄ（ｎ＋１）≦ｄ（ｎ）なるｎを実現するための第２のマスクをｎ番目の第１のマスクの脇に間隔をおいて形成する工程、次いで、第１のマスクおよび第２のマスクを残したまま、半導体層の一部をエッチングして溝を形成する工程と、次いで結晶成長を行って該溝部分に半導体埋め込み層を形成する工程を含むことを特徴とする光半導体集積素子の製造方法。
(iii)基板上にすくなくとも一つの導波路の側面と基板と平行な面の交線が［１１０］と平行な方向の導波路と、すくなくともひとつの該交線が［１１０］と平行でない方向の導波路を形成するための半導体層を積層形成する工程と、次いで、前記光導波路を形成する為の半導体層をストライプ化するため第１のマスクと、少なくとも一つの該交線が［１１０］と平行な方向の導波路の脇に第２のマスクを間隔をおいて形成する工程、次いで、第１のマスクおよび第２のマスクを残したまま、半導体層の一部をエッチングして溝を形成する工程と、次いで結晶成長を行って該溝部分に半導体埋め込み層を形成する工程を含むことを特徴とする光半導体集積素子の製造方法。
【発明の効果】
【００１８】
埋め込み層厚を局所的に制御できるため、光半導体素子設計の自由度が上がり、性能、歩留まりを向上させることができる。また、必要な部分の層厚だけを増大させることができるため、埋め込み成長に要する時間を大幅に短縮でき、製造コストを大幅に節約できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
各実施形態における半導体層の成長は、ＭＯＶＰＥ法を用いるが、他の成膜方法を用いることもできる。
【００２１】
以下に示す実施形態に係る半導体光素子においては、層厚を厚くしたい領域（たとえばＬＤストライプ）の脇に誘電体マスク（ダミーマスク）を形成し、特定の領域の成長速度を大きくすることにより、必要な領域の層厚を増大させる。このダミーマスクは必ずしも、光集積素子を構成する半導体層の全部または一部の平面形状と一致する必要はなく、例えばダブルチャネルプレーナー埋め込みヘテロ(Double channel planar buried-hetero: DC-PBH)構造の場合は、キャリア再結合層のテラス上の適当な位置にマスクを形成してもよい。
【００２２】
以下の実施形態に係る半導体光素子においては、ダミーマスクにより必要な部分に必要なだけの原料が供給されるため、電流狭窄部など必要な部分の層厚が十分厚く、かつ異常成長が起きやすい（１１０）方向（（１１１）Ａ方向）のバットジョイント部分などの層厚は必要最低限に抑えられ、マスク上への張り出しやマスク端での突起が少なく、光学的に滑らかな接続と平坦性が両立される。
【００２３】
第一の実施形態
本実施形態は、多モード干渉器（ＭＭＩ）に基本モード導波路が接続した構造の半導体光増幅器に関するものである。ＭＭＩ領域および基本モード導波路からなる導波路の周囲は埋め込み半導体層により覆われる。本実施形態では、この埋め込み層を２段階で形成する。すなわち、まず導波路の両脇の領域において第一の埋め込み層を選択成長により形成し、次いでこの第一の埋め込み層を覆う第二の埋め込み層を形成する。これにより、半導体層の張り出し成長や異常成長、空洞の形成を抑制することができる。
【００２４】
以下、本実施形態に係る半導体光増幅器の製造方法について説明する。
【００２５】
はじめに、半導体基板上に第１のクラッド層Ｌ１、コア層Ｌ２、第２のクラッド層Ｌ３をこの順で積層する。これらの構成材料としては様々なものを用いることができるが、本実施形態では、ＩｎＧａＡｓＰ系半導体を用いる。すなわち、半導体基板としてＩｎＰ基板を用い、第１のクラッド層Ｌ１、第２のクラッド層Ｌ３を、それぞれ、ｎ-ＩｎＰ、ｐ−ＩｎＰを用いる。コア層を構成する材料としては、たとえば
ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙ（ｘおよびｙは０以上１以下の数）
を用いる。
【００２６】
次いで図９に示すマスクパターンを形成する。図示したように、マスクＭ１〜Ｍ３の両脇に光導波方向に対し基板面内垂直方向に所定の距離を隔ててダミーマスクＤＭ１、ＤＭ２、ＤＭ３を配置する。それぞれのマスクは、例えば酸化シリコン等により形成する。
【００２７】
ダミーマスクＤＭ１、ＤＭ２、ＤＭ３の幅ｗｄｍ（１）、ｗｄｍ（２）、ｗｄｍ（３）は、各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面におけるそれぞれの最大の埋め込み層厚ｄ（１）、ｄ（２）、ｄ（３）は、ｄ（１）＝ｄ（２）＝ｄ（３）となるように設計してある。
【００２８】
ダミーマスクを設けない場合、導波路太幅部の側面では狭幅部側面よりも半導体層の成長が速い。そこで、本実施例では、ｗｄｍ（１）>ｗｄｍ（２）>ｗｄｍ（３）としている。また、Ｍ１−ＤＭ１間の距離（開口幅）をｄ１、Ｍ２−ＤＭ２間の距離をｄ２、Ｍ３−ＤＭ３間の距離をｄ３として、ｄ３>ｄ２>ｄ１としている。これにより、ｄ（１）＝ｄ（２）＝ｄ（３）となるように埋め込み層の成長速度が調整される。
【００２９】
このマスクを用いウエハ上に第１の選択埋め込み層ＲＧ１を成長させ、多モード干渉器（ＭＭＩ）および基本モード導波路のメサの両脇を埋め込む。図９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線にそれぞれ沿ったＲＧ１成長後の断面図は、図１０−１、図１０−２、図１０−３、図１０−４の様になる。このとき、各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面におけるそれぞれの最大の埋め込み層厚ｄ（１）、ｄ（２）、ｄ（３）は、ｄ（１）＝ｄ（２）>ｄ（３）となっている。また図１０−４を見てわかる様に、［１−１０］と平行なマスク端においても、図６−４で見られたようなマスク上への張り出し成長は見られない。
【００３０】
次に、所定の薬液を用いてマスクを除去した後、第２の埋め込み成長層ＲＧ２を成長する。マスク除去液はマスク材料に応じて適宜選択されるが、酸化シリコンマスクの場合、バッファードフッ酸が好適に用いられる。成長層ＲＧ２の材料は、ＲＧ１と同じ材料としてもよいし、異なる材料としてもよい。この成長により、図１０−１、図１０−２、図１０−３、図１０−４で示した断面は、図１１−１、図１１−２、図１１−３、図１１−４のようになる。図示したように、導波路の側面近傍領域に形成された選択成長層ＲＧ１の側面および上面を覆うようにＲＧ２が形成されている。
【００３１】
図１１−４からわかるように、［１−１０］と平行なマスク端においても、図８−４で見られたような空洞はみられない。したがって、本集積素子構造ではマスク上への張り出し成長や空洞がなく、従来の集積素子構造と比べて埋め込み成長後の平坦性に優れている。したがって、光学的に滑らかな接続が得られ、結晶欠陥が少なく、素子寿命に優れた集積素子が作製できる。
また本集積素子構造では、マスク端での成長速度の増大が抑制され、極端な突起が生じないため、再成長後の素子表面の平坦性が良好で、その後の導波路形成や、電極形成プロセスが容易である。これらの効果は、埋め込み成長時のマスク面積による成長速度の差を、ダミーマスクによって調整し、マスク上への張り出し成長や空洞、異常成長による突起の形成を抑制した効果によるものである。すなわち、本実施形態に係る光半導体素子は、狭幅部と広幅部を含む導波路構造を備え、狭幅部に隣接する領域において所定の幅を有するストライプ状に形成された選択成長層を備えているため、狭幅部における半導体成長層の成長が促進され、成長層層厚のばらつきが低減されるため、素子の信頼性を大幅に向上させることができる。
【００３２】
第二の実施形態
【００３３】
次に本発明の第二の実施の形態について、導波路の外側に再結合層を配置し、電流ブロック性能を向上させたＤＣ−ＰＢＨ構造を有する集積素子構造を用いて説明する。
【００３４】
以下、本実施形態に係る素子の製造方法を説明する。はじめに、ダブルへテロ構造を有する半導体薄膜を結晶成長させる工程と、誘電体膜を該半導体薄膜上に形成する工程と、フォトリソグラフィーとエッチング等によって所望のマスクパターンを半導体薄膜上に形成する工程を実施し、図１２に示す構造を得る。図示した構造では、幅ｗ（１）、ｗ（２）、ｗ（３）（ｗ（１）<ｗ（２）<ｗ（３））の３つの誘電体マスクが結合した第１の誘電体マスクと、該誘電体マスクからそれぞれ幅ｗｃ（１）、ｗｃ（２）、ｗｃ（３）離れた場所に配置した第２の誘電体マスクが設けられている。第２の誘電体マスクは、亜鉛鉱型結晶のダブルへテロ構造を有する半導体ウエハ上の［１１０］方向と平行な方向に形成する。
【００３５】
このマスクを用いてドライエッチングを行い、導波路メサを形成する。次いで、第２の誘電体マスクの一部をウエットエッチング等により除去し、図１３に示す構造を得る。図示した構造では、幅ｗ（１）、ｗ（２）、ｗ（３）（ｗ（１）<ｗ（２）<ｗ（３））の導波路の外側に幅ｗｃ（１）、ｗｃ（２）、ｗｃ（３）の溝を介してキャリア再結合層が配置されている。キャリア再結合層の上には幅ｗｄｍ（１）、ｗｄｍ（２）、ｗｄｍ（３）のダミーマスクが形成されている。
【００３６】
次に有機金属気相成長（Metal Organic Vapor Phase Epitaxy: MOVPE）法を用いて、第１の埋め込み層ＲＧ１を成長すると、図１３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線にそれぞれ沿ったＲＧ１成長後の断面図は、図１４−１、図１４−２、図１４−３、図１４−４の様になる。このとき、溝の幅ｗｃ（１）、ｗｃ（２）、ｗｃ（３）及び、ダミーマスクＤＭ１、ＤＭ２、ＤＭ３の幅ｗｄｍ（１）、ｗｄｍ（２）、ｗｄｍ（３）は、各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面におけるそれぞれの最大の埋め込み層厚ｄ（１）、ｄ（２）、ｄ（３）は、ｄ（１）＝ｄ（２）＝ｄ（３）となるように設計してある。
【００３７】
ダミーマスクを設けない場合、導波路太幅部の側面では狭幅部側面よりも半導体層の成長が速い。そこで、本実施例では、ｗｄｍ（１）>ｗｄｍ（２）>ｗｄｍ（３）としている。これにより、ｄ（１）＝ｄ（２）＝ｄ（３）となるように埋め込み層の成長速度が調整される。
【００３８】
次にウエットエッチング等により第１及び第２に誘電体マスクを除去し、第２の埋め込み成長層ＲＧ２を成長すると、図１４−１、図１４−２、図１４−３、図１４−４で示したのと同じ断面はそれぞれ、図１５−１、図１５−２、図１５−３、図１５−４のようになる。図示したように、導波路の側面近傍領域に形成された選択成長層ＲＧ１の側面および上面を覆うようにＲＧ２が形成されている。
【００３９】
本実施形態では、狭幅の導波路（ｗ（１）、ｗ（２））の両脇に光導波方向に対し基板面内垂直方向に所定の距離を隔ててダミーマスクＤＭ１、ＤＭ２を設け、これらとマスクＭ１、Ｍ２との間の開口部に半導体埋め込み層を選択成長させている。このため、ダミーマスクを設けない場合に比べて狭幅導波路の周辺の埋め込み成長が促進される。この結果、導波路の狭幅部周辺と広幅部周辺とで埋め込み層の成長速度を略等しくすることができ、埋め込み層の平坦性を向上させることができる。また、埋め込み成長の時間を必要最小限にとどめることができ、図１４−４に示す断面構造におけるマスク端への張り出し成長が抑制され、図８−４に示す空洞の発生を回避することができる。
【００４０】
以上のように、本実施形態に係る集積素子構造では、マスク上への張り出し成長や空洞がなく、従来の集積素子構造と比べて埋め込み成長後の平坦性に優れている。したがって、光学的に滑らかな接続が得られ、結晶欠陥が少なく、素子寿命に優れた集積素子が作製できる。また本集積素子構造では、マスク端での成長速度の増大が抑制され、極端な突起が生じないため、再成長後の素子表面の平坦性が良好で、その後の導波路形成や、電極形成プロセスを容易である。これらの効果は、埋め込み成長時のマスク面積による成長速度の差を、導波路と再結合層間に設けられた溝及びダミーマスクの幅および長さによって調整し、マスク上への張り出し成長や空洞、異常成長による突起の形成を抑制した効果によるものである。すなわち、本実施形態に係る光半導体素子は、狭幅部と広幅部を含む導波路構造を備え、狭幅部に隣接する領域において所定の幅を有するストライプ状に形成された選択成長層を備えているため、狭幅部における半導体成長層の成長が促進され、成長層層厚のばらつきが低減されるため、素子の信頼性を大幅に向上させることができる。
【００４１】
本実施の形態では、第２の誘電体マスクの一部をウエットエッチング等により除去し、図１３の様なパターンを得たが、一旦第２の誘電体マスクを完全に除去し、新たに誘電体膜を形成してから、フォトリソグラフィーとエッチングによって、図１３の様なパターンを得ても良い。
【００４２】
第三の実施の形態
【００４３】
図２０−１は、本発明の光半導体素子を形成するのに用いることのできるマスクの配置図である。図２０−１は、上記実施形態で説明したものと同様である。図示したマスクは、導波路上部に形成されたマスク２０３と、導波路の両脇の埋め込み層（電流ブロック層）の層厚を制御するためのダミーマスク２０１ａおよびダミーマスク２０１ｂからなっている。導波路の狭幅部の脇にはダミーマスク２０１ａが形成され、導波路の太幅部の側方にはダミーマスク２０１ｂが形成されている。ダミーマスク２０１ａの幅をＤ１、ダミーマスク２０１ｂの幅をＤ２とし、ダミーマスク２０１ａとマスク２０３との間の距離をｄ１とし、ダミーマスク２０１ｂとマスク２０３との距離をｄ２とする。これらのパラメータの大きさを適宜設計することにより、導波路脇の埋め込み層の層厚を均一にすることができる。導波路太幅部の側面では、半導体層の成長が促進されるため、ダミーマスク２０１ｂをダミーマスク２０１ａよりも小さい面積とし、ｄ２をｄ１より大きな値とすることが好ましい。
【００４４】
図２０−１に示したマスクパターンでは、ダミーマスク２０１ａとダミーマスク２０１ｂとが分離して形成され、導波路太幅部と狭幅部との接合部分近辺にマスクが存在しない形態となっている。このため、面ａにおける半導体層の異常成長が抑制される効果が得られ、この点からも素子の信頼性が向上する。
【００４５】
図２０−２は、別のマスクパターンである。このマスクパターンは、マスク２０３の両脇に、光導波方向に対し基板面内垂直方向に所定の距離を隔ててダミーマスク２０１がストライプ状に形成されている。図２０−１のマスクパターンと異なり、太幅部脇のダミーマスクと狭幅部脇のダミーマスクとが連続一体に形成されている。このマスクパターンでも、太幅部と狭幅部とで導波路脇埋め込み層の層厚のばらつきが生じることを抑制できる。
【００４６】
図２１は、別のマスクパターンである。このマスクパターンでは、導波路の狭幅部の脇にのみダミーマスクが形成されている。これにより、狭幅部側面における半導体層の成長が促進され、この結果、狭幅部と太幅部との埋め込み層層厚のばらつきが低減される。
【００４７】
第四の実施の形態
【００４８】
本実施形態は、半導体光増幅器に関するものである。本実施形態の素子は概略第一の実施の形態と共通するが、ＭＭＩ領域の端面を導波路方向に対して４５°に形成している点が相違する。ＭＭＩ領域および基本モード導波路からなる導波路の周囲は埋め込み半導体層により覆われる。本実施形態では、この埋め込み層を２段階で形成する。すなわち、まず導波路の両脇の領域において第一の埋め込み層を選択成長により形成し、次いでこの第一の埋め込み層を覆う第二の埋め込み層を形成する。これにより、半導体層の張り出し成長や異常成長、空洞の形成が抑制される。
【００４９】
図２２は、本実施形態に係る半導体光増幅器の導波構造を示す模式図である。図２３は、図２２に示すデバイスの上面図である。図２２に示すように、本実施形態に係る半導体光増幅器は、多モード導波路１０４の一方の端に基本モード導波路からなる入力ポート１０３を備えている。また、多モード導波路１０４の他方の端に、基本モード導波路からなる出力ポート１０５を備えている。多モード導波路１０４は、入力ポート１０３、出力ポート１０５よりも広い幅を有し、導波路に対して多モードを含むモードを提供する。
【００５０】
図２３におけるａ１〜ａ４で示される多モード導波路１０４の端面は、いずれも（１００）面の等価面（以下、適宜｛１００｝面という）またはこれらの面から傾斜した面である。傾斜面とする場合は、半導体層の積層方向に向かって導波路領域が広がる方向に傾斜した面とする。本実施形態では、以下の面を採用する。
ａ１：（０−１０）面
ａ２：（１００）面
ａ３：（０１０）面
ａ４：（−１００）面
【００５１】
図２３におけるｂ１、ｂ２は光出射面であり、導波路を構成する半導体層の（１１０）面および（−１−１０）面が露出している。これらの面にはミラーは形成されていない。
【００５２】
図２２において、導波路周囲は埋め込み層２００により覆われている。この埋め込み層２００は、図１１ー１、図１１−２に示したのと同様の構造を有し、導波路脇のＲＧ１と、その側方および上部を覆うＲＧ２からなっている。
【００５３】
図２４は、図２２および図２３に示した導波路を形成するためのマスクパターンの例である。
【００５４】
図２４−１のマスクパターンは、導波路上部に形成されたマスク２０３と、導波路の両脇の埋め込み層（電流ブロック層）の層厚を制御するためのダミーマスク２０１ａおよびダミーマスク２０１ｂからなっている。導波路の狭幅部の脇にはダミーマスク２０１ａが形成され、導波路の太幅部の側方にはダミーマスク２０１ｂが形成されている。ダミーマスク２０１ａの幅をＤ１、ダミーマスク２０１ｂの幅をＤ２とし、ダミーマスク２０１ａとマスク２０３との間の距離をｄ１とし、ダミーマスク２０１ｂとマスク２０３との距離をｄ２とする。これらのパラメータの大きさを適宜設計することにより、導波路脇の埋め込み層の層厚を均一にすることができる。導波路太幅部の側面では、半導体層の成長が促進されるため、ダミーマスク２０１ｂをダミーマスク２０１ａよりも小さい面積とし、ｄ２をｄ１より大きな値とすることが好ましい。
【００５５】
図２４−１に示したマスクパターンでは、ダミーマスク２０１ａとダミーマスク２０１ｂとが分離して形成され、導波路太幅部と狭幅部との接合部分近辺にマスクが存在しない形態となっている。このため、面ａにおける半導体層の異常成長が抑制される効果が得られ、この点からも素子の信頼性が向上する。
【００５６】
図２４−２は、別のマスクパターンである。このマスクパターンは、マスク２０３の両脇に、光導波方向に対し基板面内垂直方向に所定の距離を隔ててダミーマスク２０１がストライプ状に形成されている。図２４−１のマスクパターンと異なり、太幅部脇のマスクと狭幅部脇のマスクとが連続一体に形成されている。このマスクパターンでも、太幅部と狭幅部とで導波路脇埋め込み層の層厚のばらつきが生じることを抑制できる。
【００５７】
このほか、導波路の狭幅部の脇にのみダミーマスクが形成してもよい。これにより、狭幅部側面における半導体層の成長が促進され、この結果、狭幅部と太幅部との埋め込み層層厚のばらつきが低減される。
【００５８】
以上説明したようなマスクパターンを用い、導波路の両脇に埋め込み層（ＲＧ１）を選択成長させ、次いでＲＧ１の側方および上部を覆うＲＧ２を形成することにより、本実施形態に係る素子を得ることができる。
【００５９】
本実施形態の構造では、第一および第二の実施の形態で述べた作用効果に加え、以下の利点が得られる。
【００６０】
本実施形態では、多モード導波路１０４の端面を（１００）面の等価面等としている。こうすることにより、導波路周辺の埋め込み層の成長が抑制され、従来問題となっていたＭＭＩ端面での半導体層の異常成長が抑制される。これにより、電流リークの発生を抑制するとともに光損失を効果的に低減することができる。
【００６１】
また、本実施形態においては、多モード導波路１０４の側面を上記のような特定の面としている結果、従来の矩形状の多モード導波路１０４に対して角部が削除された形状となっている。この角部は発光強度に寄与しない領域であり、この部分を削除することによって余計な電流を流さなくて済むようになり、素子の省電力化が図られるという利点も得られる。
【実施例】
【００６２】
実施例１
第２の実施の形態をＩｎＧａＡｓＰ系アクティブＭＭＩレーザに適用した実施例について説明する。本実施例では、前記第２の実施の形態において、導波路ＷＧ１とＷＧ２が同じ幅を有する単一モード導波路とし、導波路ＷＧ３を多モード干渉導波路として、第２の実施の形態と同様の作製手順により素子を形成する。まず、ｎ型ＩｎＰ基板上にＩｎＧａＡｓＰ歪多重量子井戸を活性層とするダブルへテロ構造を有する半導体薄膜を結晶成長させる工程と、誘電体膜を該半導体薄膜上に形成する工程と、フォトリソグラフィーとエッチング等によって所望のマスクパターンを半導体薄膜上に形成する工程によって、図１２に示す様な、幅ｗ（１）、ｗ（２）、ｗ（３）  （ｗ（１）＝<ｗ（２）<ｗ（３））の３つの誘電体マスクが結合した第１の誘電体マスクと、該誘電体マスクから一定の幅（ｗｃ（１）＝ｗｃ（２）＝ｗｃ（３））離れた場所に配置した第２の誘電体マスクを前記半導体薄膜上の［１１０］方向と平行な方向に形成する。
【００６３】
次にドライエッチングによりメサを形成し、その後第２の誘電体マスクの一部をウエットエッチング等により除去し、図１３の様な幅ｗ（１）、ｗ（２）、ｗ（３）  （ｗ（１）＝ｗ（２）<ｗ（３））導波路の外側に一定幅の溝（ｗｃ（１）＝ｗｃ（２）＝ｗｃ（３））を介して、キャリア再結合層が配置され、さらに該キャリア再結合層の上には幅ｗｄｍ（１）、ｗｄｍ（２）、ｗｄｍ（３）のダミーマスクが形成されたパターンを得る。
【００６４】
次にＭＯＶＰＥ法を用いて、ｐ型ＩｎＰブロック層ＣＢ１、ｎ型ＩｎＰブロック層ＣＢ２、ｐ型ＩｎＰキャップ層ＣＢ３からなる電流ブロック層を成長すると、図１３のＡ−Ａ線、Ｃ−Ｃ線、Ｄ−Ｄ線にそれぞれ沿った電流ブロック層成長後の断面図は、図１６−１、図１６−２、図１６−３の様になる。このとき、溝の幅ｗｃ（１）、ｗｃ（２）、ｗｃ（３）及び、ダミーマスクＤＭ１、ＤＭ２、ＤＭ３の幅ｗｄｍ（１）、ｗｄｍ（２）、ｗｄｍ（３）は、各導波路ＷＧ１、ＷＧ２、ＷＧ３の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面におけるそれぞれの最大の埋め込み層厚ｄ（１）、ｄ（２）、ｄ（３）は、ｄ（１）＝ｄ（２）＝ｄ（３）となるように設計してある。
【００６５】
ダミーマスクを設けない場合、導波路太幅部の側面では狭幅部側面よりも半導体層の成長が速い。そこで、本実施例では、ｗｄｍ（１）>ｗｄｍ（２）>ｗｄｍ（３）としている。これにより、ｄ（１）＝ｄ（２）＝ｄ（３）となるように電流ブロック層の成長速度が調整される。
【００６６】
次にウエットエッチング等により第１の誘電体マスクＭ１、Ｍ２、Ｍ３、及びダミーマスクＤＭ１、ＤＭ２、ＤＭ３を除去し、ｐ型ＩｎＰ層クラッド層ＣＬ１およびｐ型コンタクト層ＣＮＴ１を成長すると、図１６−１、図１６−２、図１６−３で示したのと同じ断面はそれぞれ、図１７−１、図１７−２、図１７−３のようになる。図１７−３を見てわかる様に、［１−１０］と平行なマスク端においても、図６−４で見られたようなマスク上への張り出し成長は見られず、ｐ型クラッド層ＣＬ１及びｐ型コンタクト層ＣＮＴ１の成長後も図１７−３に示した様に、図８−４で見られたような空洞はない。したがって、本アクティブＭＭＩレーザにおいては、マスク上への張り出し成長や空洞がなく、従来のアクティブＭＭＩレーザと比べて埋め込み成長後の平坦性に優れている。したがって、光学的に滑らかな接続が得られ、結晶欠陥が少なく、素子寿命に優れた集積素子が作製できる。また本アクティブＭＭＩレーザでは、マスク端での成長速度の増大が抑制され、極端な突起が生じないため、再成長後の素子表面の平坦性が良好で、その後の導波路形成や、電極形成プロセスを容易である。これらの効果は、埋め込み成長時のマスク面積による成長速度の差を、導波路と再結合層間に設けられた溝及びダミーマスクの幅および長さによって調整し、マスク上への張り出し成長や空洞、異常成長による突起の形成を抑制した効果によるものである。
【００６７】
本実施例では、１ｘ１のＭＭＩ構造について説明したが、Ｎｘ１やＮｘＮ（Ｎは正の整数）からなるＭＭＩ構造でも有効であるし、曲線導波路や窓構造を有する構造に対しても有効である。また本実施例では、３層構造からなる電流ブロック層を有する場合について説明したが、これに限定されるものではなく、３層以外の複数または単一の電流ブロック層からなる構造に対しても有効である。また、第１のクラッド層ＣＬ１層や第１のコンタクト層ＣＮＴ１はどちらも１つの組成や電気伝導度が均一な層である必要は無く、複数の組成のことなる層や複数の電気伝導度の異なる層の組み合わせで構成されてもよい。
【００６８】
実施例２
【００６９】
次に本発明をＩｎＧａＡｓＰ系の波長選択光源に適用した場合について、具体的に説明する。
【００７０】
本実施形態に係る波長選択光源は以下のようにして作製する。はじめに、ＭＯＶＰＥ法によりＩｎＰ基板上に作製したＩｎＧａＡｓＰ活性層を有するダブルへテロ構造からなる半導体ウエハ上に、４つのＤＦＢレーザＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４とＭＭＩ合波器ＭＭＩ１、半導体増幅器（Semiconductor Optical Amplifier: SOA）ＳＯＡ１を集積した図１８の波長選択光源のマスクパターンを用いて、メサを形成する。次いで図１９に示す様に、ＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４部分のブロック層厚を増加させるための第１のダミーマスクＤＭ１と、ＳＯＡ部分のブロック層厚を増加させるための第２のダミーマスクＤＭ２を配置する。すなわち、導波路幅の狭い部分に光導波方向に対し基板面内垂直方向に所定の距離を隔ててダミーマスクを設ける。
【００７１】
その後、ｎ型及びｐ型ＩｎＰからなる電流ブロック層をＭＯＶＰＥ法により形成した後、ＤＦＢレーザ部ＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４、Ｓ字導波路部Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＭＭＩ合波器部ＭＭＩ１、半導体増幅器部ＳＯＡ１の全ての部分マスクと、第１のダミーマスクＤＭ１，及び第２のダミーマスクＤＭ２をエッチング等により除去する。続いてＭＯＶＰＥ法によりクラッド層およびコンタクト層を形成する。
【００７２】
ダミーマスクの効果により、Ｓ字導波路Ｓ１、Ｓ２、Ｓ３、Ｓ４や、ＭＭＩの入出力端での張り出し成長や半導体増幅器ＳＯＡ１とその先端の窓領域ＷＤ１との境界においても、マスク上への張り出し成長が発生せず、空洞の形成が発生しない十分薄い成長層厚とするとともに、ＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４部分およびＳＯＡ１部分の電流ブロック層厚を十分厚くすることができる。この結果、各ＤＦＢレーザＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４、および半導体光増幅器ＳＯＡ１の最大光出力が向上するとともに、導波路中に空洞などの反射点が生じることが抑制され、光学的に滑らかな結合が実現される。
【００７３】
この波長選択光源のファイバ結合最大光出力は、５０ｍＷ以上と最大と従来の素子と比べて５倍以上向上した。
【００７４】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、様々な変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである
。
【００７５】
たとえば、上記実施形態では、ＩｎＰ基板上のＩｎＧａＡｓＰ系導波路構造を有する集積素子構造について説明したが、これ以外の材料系や基板を用いることもできる。たとえばＩｎＰ基板上のＡｌＧａＩｎＡｓ系導波路構造を有する集積素子構造やＧａＡｓ基板上のＡｌＧａＡｓ系導波路構造を有する集積素子構造、ＧａＡｓ基板上のＧａＩｎＡｓ系導波路構造を有する集積素子構造、ＧａＡｓ基板上のＧａＩｎＮＡｓＳｂ系導波路構造を有する集積素子構造、ＧａＡｓ基板上のＡｌＧａＩｎＰ系導波路構造を有する集積素子構造、サファイアやＳｉＣ基板、ＧａＮ基板上のＡｌＧａＩｎＮ系導波路構造を有する集積素子構造などに対しても、本発明を適用可能である。
【００７６】
また、上記実施形態に係る素子では、基板上に下部クラッド層を形成し、この上にコア層を設ける構成としたが、コア層を基板上に直接設けても良い。
【００７７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７８】
また、上記実施形態では、基板と、第１のクラッド層、コア層、第２のクラッド層からなる半導体導波路構造を有する集積素子について述べたが、これ以外の構造からなる導波路を有する集積素子にも有効である。また本実施の形態では３つの幅の異なる導波路が結合した場合について述べたが、この組み合わせに限定されるものではなく、複数の幅の異なる導波路の組み合わせや、複数の直線導波路や曲線導波路の組み合わせからなる集積構造にも有効である。また本実施例では２回の埋め込み成長で作製される集積素子構造について述べたが、埋め込み成長回数はこれに限定されるものではなく、これ以外の埋め込み成長回数で作製される集積素子にも有効である。
【００７９】
また本実施形態では、導波路の軸方向の中心線を挟んでとその両側で対称な構造としたが、例えば溝幅や、ダミーマスク幅や長さ、形状、再結合層の形状が異なっている非対称構造でも良い。
【図面の簡単な説明】
【００８０】
【図１】非特許文献１記載の従来の変調器集積光源の作製プロセス
【図２】非特許文献１記載の従来の変調器集積光源
【図３】従来の集積素子の製造工程において、導波路パターンのマスク形成した後のウエハ概観図
【図４】従来の集積素子の製造工程において、ドライエッチングによる導波路メサ形成した後のウエハ概観図
【図５】従来の集積素子の製造工程において、第１の埋め込み層を成長した後のウエハ概観図
【図６−１】図５のＡ−Ａ線に沿ったウエハ断面図
【図６−２】図５のＢ−Ｂ線に沿ったウエハ断面図
【図６−３】図５のＣ−Ｃ線に沿ったウエハ断面図
【図６−４】図５のＤ−Ｄ線に沿ったウエハ断面図
【図７】従来の集積素子の製造工程において、第２の埋め込み層を成長した後のウエハ概観図
【図８−１】図７のＡ−Ａ線に沿ったウエハ断面図
【図８−２】図７のＢ−Ｂ線に沿ったウエハ断面図
【図８−３】図７のＣ−Ｃ線に沿ったウエハ断面図
【図８−４】図７のＤ−Ｄ線に沿ったウエハ断面図
【図９】本発明の集積素子の第１の実施の形態の製造工程において、ドライエッチングによる導波路メサ形成後にダミーマスクを形成した後のウエハ概観図
【図１０−１】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第１の埋め込み層成長後、図９のＡ−Ａ線に沿って見たウエハ断面図
【図１０−２】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第１の埋め込み層成長後、図９のＢ−Ｂ線に沿って見たウエハ断面図
【図１０−３】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第１の埋め込み層成長後、図９のＣ−Ｃ線に沿って見たウエハ断面図
【図１０−４】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第１の埋め込み層成長後、図９のＤ−Ｄ線に沿って見たウエハ断面図
【図１１−１】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第２の埋め込み層成長後、図９のＡ−Ａ線に沿って見たウエハ断面図
【図１１−２】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第２の埋め込み層成長後、図９のＢ−Ｂ線に沿って見たウエハ断面図
【図１１−３】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第２の埋め込み層成長後、図９のＣ−Ｃ線に沿って見たウエハ断面図
【図１１−４】実施の形態に係る集積素子の第１の実施の形態の製造工程において、第２の埋め込み層成長後、図９のＤ−Ｄ線に沿って見たウエハ断面図
【図１２】実施の形態に係る集積素子の第２の実施の形態の製造工程において、導波路パターンのマスク形成した後のウエハ概観図
【図１３】実施の形態に係る集積素子の第２の実施の形態の製造工程において、ドライエッチングによる導波路メサ形成後にダミーマスクを形成した後のウエハ概観図
【図１４−１】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第１の埋め込み層成長後、図１３のＡ−Ａ線に沿って見たウエハ断面図
【図１４−２】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第１の埋め込み層成長後、図１３のＢ−Ｂ線に沿って見たウエハ断面図
【図１４−３】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第１の埋め込み層成長後、図１３のＣ−Ｃ線に沿って見たウエハ断面図
【図１４−４】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第１の埋め込み層成長後、図１３のＤ−Ｄ線に沿って見たウエハ断面図
【図１５−１】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第２の埋め込み層成長後、図１３のＡ−Ａ線に沿って見たウエハ断面図
【図１５−２】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第２の埋め込み層成長後、図１３のＢ−Ｂ線に沿って見たウエハ断面図
【図１５−３】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第２の埋め込み層成長後、図１３のＣ−Ｃ線に沿って見たウエハ断面図
【図１５−４】実施の形態に係る集積素子の第２の実施の形態の製造工程において、第２の埋め込み層成長後、図１３のＤ−Ｄ線に沿って見たウエハ断面図
【図１６−１】実施の形態に係る集積素子の第１の実施例の製造工程において、第１の埋め込み層成長後、図１３のＡ−Ａ線に沿って見たウエハ断面図
【図１６−２】実施の形態に係る集積素子の第１の実施例の製造工程において、第１の埋め込み層成長後、図１３のＢ−Ｂ線に沿って見たウエハ断面図
【図１６−３】実施の形態に係る集積素子の第１の実施例の製造工程において、第１の埋め込み層成長後、図１３のＤ−Ｄ線に沿って見たウエハ断面図
【図１７−１】実施の形態に係る集積素子の第１の実施例の製造工程において、第２の埋め込み層成長後、図１３のＡ−Ａ線に沿って見たウエハ断面図
【図１７−２】実施の形態に係る集積素子の第１の実施例の製造工程において、第２の埋め込み層成長後、図１３のＢ−Ｂ線に沿って見たウエハ断面図
【図１７−３】実施の形態に係る集積素子の第１の実施例の製造工程において、第２の埋め込み層成長後、図１３のＤ−Ｄ線に沿って見たウエハ断面図
【図１８】従来の波長選択光源の電流ブロック層成長前の誘電体マスクパターン
【図１９】実施の形態に係る波長選択光源の電流ブロック層成長前の誘電体マスクパターン
【図２０−１】実施の形態に係る素子を形成するためのマスクパターンの一例を示す図である。
【図２０−２】実施の形態に係る素子を形成するためのマスクパターンの一例を示す図である。
【図２１】実施の形態に係る素子を形成するためのマスクパターンの一例を示す図である。
【図２２】実施の形態に係る素子の構造を示す図である。
【図２３】実施の形態に係る素子の構造を示す図である。
【図２４−１】実施の形態に係る素子を形成するためのマスクパターンの一例を示す図である。
【図２４−２】実施の形態に係る素子を形成するためのマスクパターンの一例を示す図である。
【符号の説明】
【００８１】
Ｌ１・・・半導体基板およびその上に堆積した第１のクラッド層
Ｌ２・・・コア層
Ｌ３・・・第２のクラッド層
Ｍ１・・・第１の導波路を形成するための誘電体マスク
Ｍ２・・・第２の導波路を形成するための誘電体マスク
Ｍ３・・・第３の導波路を形成するための誘電体マスク
ＷＧ１・・・第１の導波路
ＷＧ２・・・第２の導波路
ＷＧ３・・・第３の導波路
ｗ（１）  ・・・第１の導波路幅
ｗ（２）  ・・・第２の導波路幅
ｗ（３）  ・・・第３の導波路幅
ＲＧ１  ・・・第１の半導体埋め込み層
Ａ−Ａ  ・・・基板と平行な直線Ａ−Ａ
Ｂ−Ｂ・・・基板と平行な直線Ｂ−Ｂ
Ｃ−Ｃ・・・基板と平行な直線Ｃ−Ｃ
Ｄ−Ｄ・・・基板と平行な直線Ｄ−Ｄ
ｄ（１）  ・・・第１の埋め込み再成長層のうち第１の導波路の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚
ｄ（２）  ・・・第１の埋め込み再成長層のうち第２の導波路の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚
ｄ（３）  ・・・第１の埋め込み再成長層のうち第３の導波路の導波方向と垂直な断面における最大の埋め込み層厚が最も薄い断面における最大の埋め込み層厚
ＲＧ２  ・・・第２の半導体埋め込み層
Ｖ１  ・・・空洞１
ＤＭ１  ・・・第１のダミーマスク
ＤＭ２  ・・・第２のダミーマスク
ＤＭ３  ・・・第３のダミーマスク
ｗｃ（１）  ・・・第１の溝幅
ｗｃ（２）  ・・・第２の溝幅
ｗｃ（３）  ・・・第３の溝幅
ｗｄｍ（１）  ・・・第１のダミーマスク幅
ｗｄｍ（２）  ・・・第２のダミーマスク幅
ｗｄｍ（３）  ・・・第３のダミーマスク幅
ＣＢ１・・・第１の電流ブロック層
ＣＢ２・・・第２の電流ブロック層
ＣＢ３・・・第３の電流ブロック層
ＣＬ１・・・第１のクラッド層
ＣＮＴ１・・・第１のコンタクト層
ＬＤ１・・・第１の半導体レーザ
ＬＤ２・・・第２の半導体レーザ
ＬＤ３・・・第３の半導体レーザ
ＬＤ４・・・第４の半導体レーザ
Ｓ１・・・第１のＳ字導波路
Ｓ２・・・第２のＳ字導波路
Ｓ３・・・第３のＳ字導波路
Ｓ４・・・第４のＳ字導波路
ＭＭＩ１・・・第１の多モード干渉合波器
ＳＯＡ１・・・第１の半導体増幅器
ＷＤ１・・・第１の窓領域
１０３・・・入力ポート
１０４・・・多モード導波路
１０５・・・出力ポート
２００・・・埋め込み層
２０１・・・ダミーマスク
２０１ａ・・・ダミーマスク
２０１ｂ・・・ダミーマスク
２０３・・・マスク
【図１】
2005142182.tif 000003
【図２】
2005142182.tif 000004
【図３】
2005142182.tif 000005
【図４】
2005142182.tif 000006
【図５】
2005142182.tif 000007
【図６−１】
2005142182.tif 000008
【図６−２】
2005142182.tif 000009
【図６−３】
2005142182.tif 000010
【図６−４】
2005142182.tif 000011
【図７】
2005142182.tif 000012
【図８−１】
2005142182.tif 000013
【図８−２】
2005142182.tif 000014
【図８−３】
2005142182.tif 000015
【図８−４】
2005142182.tif 000016
【図９】
2005142182.tif 000017
【図１０−１】
2005142182.tif 000018
【図１０−２】
2005142182.tif 000019
【図１０−３】
2005142182.tif 000020
【図１０−４】
2005142182.tif 000021
【図１１−１】
2005142182.tif 000022
【図１１−２】
2005142182.tif 000023
【図１１−３】
2005142182.tif 000024
【図１１−４】
2005142182.tif 000025
【図１２】
2005142182.tif 000026
【図１３】
2005142182.tif 000027
【図１４−１】
2005142182.tif 000028
【図１４−２】
2005142182.tif 000029
【図１４−３】
2005142182.tif 000030
【図１４−４】
2005142182.tif 000031
【図１５−１】
2005142182.tif 000032
【図１５−２】
2005142182.tif 000033
【図１５−３】
2005142182.tif 000034
【図１５−４】
2005142182.tif 000035
【図１６−１】
2005142182.tif 000036
【図１６−２】
2005142182.tif 000037
【図１６−３】
2005142182.tif 000038
【図１７−１】
2005142182.tif 000039
【図１７−２】
2005142182.tif 000040
【図１７−３】
2005142182.tif 000041
【図１８】
2005142182.tif 000042
【図１９】
2005142182.tif 000043
【図２０−１】
2005142182.tif 000044
【図２０−２】
2005142182.tif 000045
【図２１】
2005142182.tif 000046
【図２２】
2005142182.tif 000047
【図２３】
2005142182.tif 000048
【図２４−１】
2005142182.tif 000049
【図２４−２】
2005142182.tif 000050