(57)【要約】【課題】  シリサイド領域と非シリサイド領域を有する半導体装置において、抵抗値のバラツキの低減、及び、ソース・ドレイン領域の浅接合化を図る。【解決手段】  シリコン基板１０１上に、ゲート絶縁膜１０２ａ及びゲート電極１０３ａと、ゲート絶縁膜１０２ｂ及びゲート電極１０２ｂを形成する。その後、ゲート電極１０３ａ、１０３ｂの側面上にサイドウォール１０５を形成する。その後、基板上に保護絶縁膜１０７を形成した後、ソース・ドレイン形成用のイオン注入をする。その後、保護絶縁膜１０７が形成された状態で、注入した不純物を活性化するための急速熱処理を行い、ｐ型ソース・ドレイン領域１０６を形成する。次に、上部絶縁膜１０８を形成した後、非シリサイド領域ＳＬｎに、保護絶縁膜１０７及び上部絶縁膜１０８からなるシリサイド防止膜１１１を形成する。その後、選択的にシリサイド層１０９ａ、１０９ｂを形成する。【選択図】  図２
2005123216.tif 000002
【特許請求の範囲】
【請求項１】
第1のＭＩＳトランジスタが形成されたシリサイド領域と第２のＭＩＳトランジスタが形成された非シリサイド領域とを有する半導体装置であって、
前記シリサイド領域には、
半導体基板に形成された前記第1のＭＩＳトランジスタの第1のソース・ドレイン領域と、
前記第1のソース・ドレイン領域上に形成された第1のシリサイド層と、
前記第1のシリサイド層上に形成された層間絶縁膜とを備え、
前記非シリサイド領域には、
前記半導体基板に形成された前記第２のＭＩＳトランジスタの第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成された保護絶縁膜と、
前記保護絶縁膜上に形成された前記層間絶縁膜と、
前記層間絶縁膜及び前記保護絶縁膜を貫通し、前記層間絶縁膜上に形成される配線と前記第２のソース・ドレイン領域とを接続するコンタクト部とを備え、
前記保護絶縁膜は、前記コンタクト部を除く前記非シリサイド領域の全面に形成されていることを特徴とする半導体装置。
【請求項２】
前記保護絶縁膜の上面の全面上に、上部絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第1のＭＩＳトランジスタは、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された第1のサイドウォールと、
前記第1のゲート電極上に形成された第２のシリサイド層とを備え、
前記第2のＭＩＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールとを備えていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
第1のＭＩＳトランジスタが形成されたシリサイド領域と第２のＭＩＳトランジスタが形成された非シリサイド領域とを有する半導体装置の製造方法であって、
半導体基板上の全面に保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体基板の前記シリサイド領域に、前記保護絶縁膜を介して前記第1のＭＩＳトランジスタのソース・ドレイン形成用の第1の不純物をイオン注入する第1のイオン注入工程と、
前記半導体基板の前記非シリサイド領域に、前記保護絶縁膜を介して前記第２のＭＩＳトランジスタのソース・ドレイン形成用の第２の不純物をイオン注入する第2のイオン注入工程と、
前記第1のイオン注入工程及び前記第2のイオン注入工程を行った後に、前記保護絶縁膜が形成された状態で、前記半導体基板中に注入された前記第１の不純物及び前記第２の不純物を活性化するための熱処理を行って、前記第1のＭＩＳトランジスタの第１のソース・ドレイン領域及び前記第２のＭＩＳトランジスタの第２のソース・ドレイン領域を形成する熱処理工程と、
前記熱処理工程の後に、前記シリサイド領域の前記保護絶縁膜を除去し、前記非シリサイド領域に前記保護絶縁膜を残存させる絶縁膜パターニング工程と、
前記絶縁膜パターニング工程の後に、前記第1のソース・ドレイン領域上に選択的に第1のシリサイド層を形成するシリサイド形成工程と、
前記シリサイド形成工程の後に、前記絶縁膜パターニング工程で残存する前記保護絶縁膜を有した基板上の全面に層間絶縁膜を形成する層間絶縁膜形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記熱処理工程の後で、前記絶縁膜パターニング工程の前に、前記保護絶縁膜上に上部絶縁膜を形成する工程を有し、
前記絶縁膜パターニング工程では、前記シリサイド領域の前記保護絶縁膜及び前記上部絶縁膜を除去し、前記非シリサイド領域に前記保護絶縁膜及び前記上部絶縁膜を残存させ、
前記層間絶縁膜形成工程では、前記絶縁膜パターニング工程で残存する前記保護絶縁膜及び前記上部絶縁膜を有した基板上の全面に前記層間絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第1のイオン注入工程で注入される第1の不純物と前記第２のイオン注入工程で注入される前記第２の不純物とは、同一の不純物であり、前記第1のイオン注入工程と前記第２のイオン注入工程とは、同一のイオン注入工程で行なうことを特徴とする請求項４又は５記載の半導体装置の製造方法。
【請求項７】
前記保護絶縁膜形成工程の前に、
前記シリサイド領域の前記半導体基板上に前記第1のＭＩＳトランジスタの第1のゲート絶縁膜を形成する第1の工程と、
前記非シリサイド領域の前記半導体基板上に前記第２のＭＩＳトランジスタの第２のゲート絶縁膜を形成する第２の工程と、
前記第1の工程及び前記第２の工程を行った後に、基板上に半導体層を形成する第３の工程と、
前記半導体層をパターニングして、前記第１のゲート絶縁膜上に前記第1のＭＩＳトランジスタの第1のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に前記第２のＭＩＳトランジスタの第２のゲート電極を形成する第４の工程と、
前記第1のゲート電極の側面上に第1のサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のサイドウォールを形成する第５の工程とを備え、
前記第1のイオン注入工程では、前記第1のゲート電極及び前記第１のサイドウォールをマスクにして、前記第1のＭＩＳトランジスタのソース・ドレイン形成用のイオン注入を行ない、
前記第2のイオン注入工程では、前記第２のゲート電極及び前記第２のサイドウォールをマスクにして、前記第２のＭＩＳトランジスタのソース・ドレイン形成用のイオン注入を行ない、
前記シリサイド形成工程では、前記第1のソース・ドレイン領域上に選択的に前記第1のシリサイド層を形成するとともに、前記第1のゲート電極上に選択的に第２のシリサイド層を形成することを特徴とする請求項４〜６のうちのいずれかの1項に記載の半導体装置の製造方法。
【請求項８】
前記保護絶縁膜は、酸窒化膜であることを特徴とする請求項４〜７のうちのいずれかの1項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド領域と非シリサイド領域を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置では、ゲート電極やソース・ドレイン領域を低抵抗化するために、シリサイド形成技術が用いられている。シリサイド形成技術とは、ゲート電極やソース・ドレイン領域におけるシリコンを、チタンやコバルト、ニッケル等の高融点金属材料と反応させることにより、ゲート電極上やソース・ドレイン領域上に金属シリサイド層を形成する技術である。
【０００３】
ところが、同一チップ上に、ロジック回路、ＳＲＡＭ回路、ＤＲＡＭ回路、アナログ回路領域、入出力回路（Ｉ／Ｏ）を有する半導体装置を形成する場合、ロジック回路やＳＲＡＭ回路はシリサイド領域に配置し、アナログ回路、ＤＲＡＭ回路及び入出力回路は非シリサイド領域に配置することがある（例えば、特許文献１参照）。
【０００４】
この場合、ロジック回路やＳＲＡＭ回路は、シリサイド領域に配置することによって、ゲート電極上やソース・ドレイン領域上に金属シリサイド層を形成して低抵抗化を図っている。一方、アナログ回路は、非シリサイド領域に配置することによって、抵抗値が高く、抵抗値のバラツキの少ない抵抗素子を形成している。また、ＤＲＡＭ回路や入出力回路は、非シリサイド領域に配置することによって、シリサイド層形成によるリーク電流の増大を抑制している。
【０００５】
以下、従来のシリサイド領域と非シリサイド領域を有する半導体装置の製造方法について説明する。
【０００６】
図４（ａ）〜図４（ｆ）は、従来の半導体装置の製造工程を示す断面図である。
【０００７】
まず、図４（ａ）に示す工程で、ｎ型シリコン基板２０１上にゲート絶縁膜２０２及びポリシリコン膜（図示せず）を順次形成した後、ポリシリコン膜をパターニングして、シリサイド領域ＳＬｏのゲート絶縁膜２０２上にゲート電極２０３ａを形成し、非シリサイド領域ＳＬｎのゲート絶縁膜２０２上にゲート電極２０３ｂを形成する。その後、ゲート電極２０３ａ、２０３ｂをマスクにして、ｐ型不純物イオンのイオン注入を行って、ｐ型エクステンション領域となるｐ型拡散層２０４Ａを形成する。
【０００８】
次に、図４（ｂ）に示す工程で、基板上にシリコン酸化膜（図示せず）を形成した後、シリコン酸化膜の異方性エッチングを行なうことにより、ゲート電極２０３ａ及びゲート電極２０３ｂの側面上にそれぞれサイドウォール２０５を形成する。
【０００９】
次に、図４（ｃ）に示す工程で、ｎ型シリコン基板２０１に、ゲート電極２０３ａ、２０３ｂ及びサイドウォール２０５をマスクにしてｐ型不純物イオンのイオン注入を行って、ｎ型ソース・ドレイン注入層（図示せず）を形成する。その後、注入した不純物を活性化するために、急速熱処理（ＲＴＡ）を行い、ｐ型ソース・ドレイン領域２０６を形成する。これにより、ｐ型ソース・ドレイン領域２０６の内側（ゲート電極側）に、ｐ型拡散層２０４Ａからなるｐ型エクステンション領域２０４が形成される。
【００１０】
次に、図４（ｄ）に示す工程で、基板上に絶縁膜２０７を形成した後、絶縁膜２０７上に非シリサイド領域ＳＬｎを覆い、シリサイド領域ＳＬｏに開口を有するレジスト２０８を形成する。その後、レジスト２０８をマスクにして、絶縁膜２０７をエッチングする。これにより、非シリサイド領域ＳＬｎのみに、絶縁膜２０７が残存する。
【００１１】
次に、図４（ｅ）に示す工程で、レジスト２０８を除去した後、通常のサリサイド技術を用いて、シリサイド領域ＳＬｏのゲート電極２０３ａ上にゲート上シリサイド層２０９ａを形成すると共に、シリサイド領域ＳＬｏのソース・ドレイン領域２０６上にソース・ドレイン上シリサイド層２０９ｂを選択的に形成する。このとき、非シリサイド領域ＳＬｎのゲート電極２０３ｂ及びソース・ドレイン領域２０６上には、絶縁膜２０７が形成されているため、シリサイド層は形成されない。
【００１２】
次に、図４（ｆ）に示すように、絶縁膜２０７を除去した後、基板上に層間絶縁膜２１０を形成した後、層間絶縁膜２１０をエッチングしてソース・ドレイン上シリサイド層２０９ｂ及びソース・ドレイン領域２０６に到達するコンタクトホール（図示せず）を形成する。その後、コンタクトホール内に導電材料を埋め込んでコンタクト２１１ａ、２１１ｂを形成した後、層間絶縁膜２１０上にコンタクト２１１ａ、２１１ｂに接続される金属配線２１２ａ、２１２ｂを形成する。
【特許文献１】特開２０００−４０８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のような半導体装置の製造方法では、下記のような不具合があった。
【００１４】
第１に、図４（ｃ）に示すように、ゲート電極２０３ａ、２０３ｂ及びシリコン基板２０１の表面が露出した状態で、ゲート電極２０３ａ、２０３ｂ及びサイドウォール２０５をマスクにして、シリコン基板２０１にソース・ドレイン領域形成用のイオン注入を行なっている。このため、注入した不純物がゲート電極を突き抜けたり、チャネリングによってソース・ドレイン領域の拡散深さが深くなってしまうという課題がある。また、チャネリングを抑制するために、ウェハを傾けて斜めイオン注入した場合には、トランジスタ特性に非対称性が発生するという課題がある。
【００１５】
第２に、図４（ｃ）に示すように、ゲート電極２０３ａ、２０３ｂ及びシリコン基板２０１の表面が露出した状態で、注入した不純物を活性化するための熱処理を行うため、不純物の外方拡散によって抵抗値のバラツキが生じ、回路動作に悪影響を及ぼすという課題がある。特に、アナログ回路は、抵抗素子の抵抗値のバラツキに敏感であり、抵抗値のバラツキの低減が要求されている。
【００１６】
第３に、図４（ｆ）に示すように、シリサイド形成工程における保護膜として用いた絶縁膜２０７を除去した後に、層間絶縁膜２１０を形成する。このため、絶縁膜２０７を除去する際に、シリサイド領域ＳＬｏのサイドウォール２０５のエッチングやシリサイド層２０９ａ、２０９ｂのエッチングが生じやすく、特性変動や歩留まり低下という課題がある。また、絶縁膜２０７を除去するための工程が必要である。
【００１７】
本発明の目的は、シリサイド領域と非シリサイド領域を備え、ＭＩＳトランジスタのソース・ドレイン領域の浅接合化を図るとともに外方拡散による抵抗値のバラツキを抑制し、また、シリサイド形成工程における保護膜除去によりシリサイド領域がエッチングされることによる特性変動や歩留まり低下を防止できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、第1のＭＩＳトランジスタが形成されたシリサイド領域と第２のＭＩＳトランジスタが形成された非シリサイド領域とを有する半導体装置であって、シリサイド領域には、半導体基板に形成された第1のＭＩＳトランジスタの第1のソース・ドレイン領域と、第1のソース・ドレイン領域上に形成された第1のシリサイド層と、第1のシリサイド層上に形成された層間絶縁膜とを備え、非シリサイド領域には、半導体基板に形成された第２のＭＩＳトランジスタの第２のソース・ドレイン領域と、第２のソース・ドレイン領域上に形成された保護絶縁膜と、保護絶縁膜上に形成された層間絶縁膜と、層間絶縁膜及び保護絶縁膜を貫通し、層間絶縁膜上に形成される配線と第２のソース・ドレイン領域とを接続するコンタクト部とを備え、保護絶縁膜は、コンタクト部を除く非シリサイド領域の全面に形成されている。
【００１９】
上記半導体装置において、保護絶縁膜の上面の全面上に、上部絶縁膜が形成されていてもよい。
【００２０】
上記半導体装置において、第1のＭＩＳトランジスタは、半導体基板上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成された第1のゲート電極と、第1のゲート電極の側面上に形成された第1のサイドウォールと、第1のゲート電極上に形成された第２のシリサイド層とを備え、第2のＭＩＳトランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールとを備えているように構成できる。
【００２１】
本発明の半導体装置の製造方法は、第1のＭＩＳトランジスタが形成されたシリサイド領域と第２のＭＩＳトランジスタが形成された非シリサイド領域とを有する半導体装置の製造方法であって、半導体基板上の全面に保護絶縁膜を形成する保護絶縁膜形成工程と、半導体基板のシリサイド領域に、保護絶縁膜を介して第1のＭＩＳトランジスタのソース・ドレイン形成用の第1の不純物をイオン注入する第1のイオン注入工程と、半導体基板の非シリサイド領域に、保護絶縁膜を介して第２のＭＩＳトランジスタのソース・ドレイン形成用の第２の不純物をイオン注入する第2のイオン注入工程と、第1のイオン注入工程及び第2のイオン注入工程を行った後に、保護絶縁膜が形成された状態で、半導体基板中に注入された第１の不純物及び第２の不純物を活性化するための熱処理を行って、第1のＭＩＳトランジスタの第１のソース・ドレイン領域及び第２のＭＩＳトランジスタの第２のソース・ドレイン領域を形成する熱処理工程と、熱処理工程の後に、シリサイド領域の保護絶縁膜を除去し、非シリサイド領域に保護絶縁膜を残存させる絶縁膜パターニング工程と、絶縁膜パターニング工程の後に、第1のソース・ドレイン領域上に選択的に第1のシリサイド層を形成するシリサイド形成工程と、シリサイド形成工程の後に、絶縁膜パターニング工程で残存する保護絶縁膜を有した基板上の全面に層間絶縁膜を形成する層間絶縁膜形成工程とを有する。
【００２２】
上記半導体装置の製造方法によれば、基板上に保護絶縁膜を形成した状態で、ソース・ドレイン領域形成用のイオン注入を行なうため、ゲート電極における注入不純物の突き抜けを防止できるとともに、ソース・ドレイン領域におけるチャネリングを防止して拡散深さを浅くできる。さらに、保護絶縁膜が形成された状態で、注入不純物を活性化するための熱処理を行うため、熱処理による不純物の外方拡散を防止することができるので抵抗値のバラツキを低減することができる。パターニングされた保護絶縁膜を除去しないで、層間絶縁膜を形成するため、従来のように保護絶縁膜を除去した場合のようなシリサイド領域のエッチングが生じず、特性変動や歩留まりが低下するという問題も発生せず、また、保護絶縁膜を除去するための工程も不要となる。
【００２３】
上記半導体装置の製造方法において、熱処理工程の後で、絶縁膜パターニング工程の前に、保護絶縁膜上に上部絶縁膜を形成する工程を有し、絶縁膜パターニング工程では、シリサイド領域の保護絶縁膜及び上部絶縁膜を除去し、非シリサイド領域に保護絶縁膜及び上部絶縁膜を残存させ、層間絶縁膜形成工程では、絶縁膜パターニング工程で残存する保護絶縁膜及び上部絶縁膜を有した基板上の全面に層間絶縁膜を形成するようにしてもよい。
【００２４】
このように、上部絶縁膜を形成することにより、保護絶縁膜の薄膜化が可能となるため、ソース・ドレイン領域形成用イオン注入の注入エネルギーを低エネルギー化することが可能となり、ソース・ドレイン領域の浅接合化をより図ることができる。
【００２５】
上記半導体装置の製造方法において、第1のイオン注入工程で注入される第1の不純物と第２のイオン注入工程で注入される第２の不純物とは、同一の不純物であり、第1のイオン注入工程と第２のイオン注入工程とは、同一のイオン注入工程で行なう。
【００２６】
このように同一の不純物の場合はイオン注入工程を同一にできるので工程数を少なくし製造時間の短縮が図れる。
【００２７】
上記半導体装置の製造方法において、保護絶縁膜形成工程の前に、シリサイド領域の半導体基板上に第1のＭＩＳトランジスタの第1のゲート絶縁膜を形成する第1の工程と、非シリサイド領域の半導体基板上に第２のＭＩＳトランジスタの第２のゲート絶縁膜を形成する第２の工程と、第1の工程及び第２の工程を行った後に、基板上に半導体層を形成する第３の工程と、半導体層をパターニングして、第１のゲート絶縁膜上に第1のＭＩＳトランジスタの第1のゲート電極を形成するとともに、第２のゲート絶縁膜上に第２のＭＩＳトランジスタの第２のゲート電極を形成する第４の工程と、第1のゲート電極の側面上に第1のサイドウォールを形成するとともに、第２のゲート電極の側面上に第２のサイドウォールを形成する第５の工程とを備え、第1のイオン注入工程では、第1のゲート電極及び第１のサイドウォールをマスクにして、第1のＭＩＳトランジスタのソース・ドレイン形成用のイオン注入を行ない、第2のイオン注入工程では、第２のゲート電極及び第２のサイドウォールをマスクにして、第２のＭＩＳトランジスタのソース・ドレイン形成用のイオン注入を行ない、シリサイド形成工程では、第1のソース・ドレイン領域上に選択的に第1のシリサイド層を形成するとともに、第1のゲート電極上に選択的に第２のシリサイド層を形成する。
【００２８】
これにより、シリサイド領域に形成される第1のＭＩＳトランジスタのソース・ドレイン領域上及びゲート電極上にシリサイド層を形成できる。
【００２９】
上記半導体装置の製造方法において、保護絶縁膜は、酸窒化膜であることが好ましい。
【００３０】
このように保護絶縁膜を酸窒化膜にすることにより、第１の不純物及び第２の不純物を活性化する際の熱処理工程において、酸化膜に比べて保護絶縁膜中への第１の不純物及び第２の不純物の拡散を抑制できるので、ソース・ドレイン領域の抵抗値のバラツキを低減することができる。
【発明の効果】
【００３１】
本発明の半導体装置及びその製造方法によれば、シリサイド領域と非シリサイド領域を有する半導体装置において、保護絶縁膜を形成することにより、ソース・ドレイン領域の浅接合化が図れるとともに外方拡散による抵抗値のバラツキが抑制されたＭＩＳトランジスタを非シリサイド領域及びシリサイド領域に形成することができる。また、保護絶縁膜を除去しないで、層間絶縁膜を形成するため、従来のように保護絶縁膜を除去した場合のようなシリサイド領域のエッチングが生じず、特性変動や歩留まりが低下するという問題も発生せず、また、保護絶縁膜を除去するための工程も不要となる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【００３３】
本実施形態の半導体装置は、シリサイド領域ＳＬｏと非シリサイド領域ＳＬｎを有し、各領域にＭＩＳトランジスタが形成されている。シリサイド領域ＳＬｏは、その領域内の所定部分（ＭＩＳトランジスタのソース・ドレイン領域やゲート電極）の表面にシリサイド層が形成される領域であり、例えばロジック回路やＳＲＡＭ回路が配置される領域である。また、非シリサイド領域ＳＬｎは、前述のようなシリサイド層を形成しない領域であり、例えばアナログ回路、ＤＲＡＭ回路や入出力回路が配置される領域である。
【００３４】
シリサイド領域ＳＬｏには、ｎ型シリコン基板１０１上に形成された厚さ２ｎｍのゲート絶縁膜１０２ａと、ゲート絶縁膜１０２ａ上に形成された厚さ１２０ｎｍのポリシリコン膜からなるゲート電極１０３ａと、ゲート電極１０３ａ上に形成されたゲート上シリサイド層１０９ａと、ゲート電極１０３ａの側面上に形成された絶縁膜からなるサイドウォール１０５と、ゲート電極１０３ａの側方下に位置するシリコン基板１０１に形成されたｐ型エクステンション領域１０４と、サイドウォール１０５の側方下に位置するシリコン基板１０１に形成されたｐ型ソース・ドレイン領域１０６と、ｐ型ソース・ドレイン領域１０６上に形成されたソース・ドレイン上シリサイド層１０９ｂと、基板上に形成された層間絶縁膜１１２と、ソース・ドレイン上シリサイド層１０９ｂに到達するように層間絶縁膜１１２を貫通して設けられたコンタクト１１３ａと、層間絶縁膜１１２上にコンタクト１１３ａに接続するように形成された金属配線１１４ａとを備えている。
【００３５】
一方、非シリサイド領域ＳＬｎには、ｎ型シリコン基板１０１上に形成された厚さ７．５ｎｍのゲート絶縁膜１０２ｂと、ゲート絶縁膜１０２ｂ上に形成された厚さ１２０ｎｍのポリシリコン膜からなるゲート電極１０３ｂと、ゲート電極１０３ｂの側面上に形成された絶縁膜からなるサイドウォール１０５と、ゲート電極１０３ａの側方下に位置するシリコン基板１０１に形成されたｐ型エクステンション領域１０４と、サイドウォール１０５の側方下に位置するシリコン基板１０１に形成されたｐ型ソース・ドレイン領域１０６と、基板上に形成された層間絶縁膜１１２と、ｐ型ソース・ドレイン領域１０６に到達するように層間絶縁膜１１２、保護絶縁膜１０７及び上部絶縁膜１０８を貫通して設けられたコンタクト１１３ｂと、層間絶縁膜１１２上にコンタクト１１３ｂに接続するように形成された金属配線１１４ｂとを備えている。そして、非シリサイド領域ＳＬｎには、ゲート電極１０３ｂ及びｐ型ソース・ドレイン領域１０６上を覆うように厚さ１０ｎｍの保護絶縁膜１０７と厚さ５０ｎｍの上部絶縁膜１０８からなる積層膜が形成されている。ここで、保護絶縁膜１０７としては、ＣＶＤ法、プラズマＣＶＤ法などによって堆積して形成した酸化膜、酸窒化膜あるいは酸化膜をプラズマ窒化して形成した酸窒化膜のいずれであっても良い。また、保護絶縁膜１０７の膜厚は、上部絶縁膜１０８に比べて膜厚が薄く、例えば、５ｎｍ以上３０ｎｍ以下で形成することが好ましい。
【００３６】
本実施形態の構造によれば、非シリサイド領域ＳＬｎに膜厚の薄い保護絶縁膜１０７と所望の膜厚を有する上部絶縁膜１０８からなる積層膜を形成することによって、熱処理による不純物の外方拡散を防止できるので、シリサイド領域ＳＬｏ及び非シリサイド領域ＳＬｎのｐ型ソース・ドレイン領域１０６の抵抗値のバラツキを低減することができる。ここで、非シリサイド領域ＳＬｎに配置されるアナログ回路における抵抗値のバラツキを低減できることは特に有用である。この他の効果については、後述の製造方法の説明で述べる。
【００３７】
次に、本実施形態の半導体装置の製造工程について、図２（ａ）〜図２（ｆ）を参照しながら説明する。
【００３８】
まず、図２（ａ）に示す工程で、シリサイド領域ＳＬｏのｎ型シリコン基板１０１上に厚さ２ｎｍのゲート絶縁膜１０２ａを形成し、非シリサイド領域ＳＬｎのｎ型シリコン基板１０１上に厚さ７．５ｎｍのゲート絶縁膜１０２ｂを形成する。その後、基板上に厚さ１２０ｎｍのポリシリコン膜（図示せず）を形成した後、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２ａ上にゲート電極１０３ａを形成し、ゲート絶縁膜１０２ｂ上にゲート電極１０３ｂを形成する。その後、ゲート電極１０３ａ、１０３ｂをマスクにして、ｐ型不純物イオンのイオン注入を行って、ｐ型エクステンション領域となるｐ型拡散層１０４Ａを形成する。
【００３９】
次に、図２（ｂ）に示す工程で、基板上に厚さ５０ｎｍのシリコン酸化膜（図示せず）を形成した後、シリコン酸化膜の異方性エッチングを行なうことにより、ゲート電極１０３ａ及びゲート電極１０３ｂの側面上にそれぞれサイドウォール１０５を形成する。その後、基板上の全面に、ＣＶＤ法又はプラズマＣＶＤ法によって厚さ１０ｎｍの酸化膜からなる保護絶縁膜１０７を形成する。この保護絶縁膜１０７によって、ゲート電極１０３ａ，１０３ｂ及びソース・ドレイン領域となるシリコン基板１０１の表面は覆われる。ここで、保護絶縁膜１０７の膜厚としては、５ｎｍ以上３０ｎｍ以下が好ましく、酸化膜に代えてＣＶＤ法、プラズマＣＶＤ法によって堆積して形成した酸窒化膜、あるいは、酸化膜をプラズマ窒化して形成した酸窒化膜を用いてもよい。
【００４０】
次に、図２（ｃ）に示す工程で、保護絶縁膜１０７が形成された状態で、ｎ型シリコン基板１０１に、ゲート電極１０３ａ、１０３ｂ及びサイドウォール１０５をマスクにしてｐ型不純物イオンのイオン注入を行って、ｎ型ソース・ドレイン注入層（図示せず）を形成する。その後、保護絶縁膜１０７が形成された状態で、注入した不純物を活性化するために、１０５０℃の温度で５秒の急速熱処理（ＲＴＡ）を行い、ｐ型ソース・ドレイン領域１０６を形成する。これにより、ｐ型ソース・ドレイン領域１０６の内側（ゲート電極側）に、ｐ型拡散層１０４Ａからなるｐ型エクステンション領域１０４が形成される。
【００４１】
次に、図２（ｄ）に示す工程で、保護絶縁膜１０７上に厚さ５０ｎｍのシリコン酸化膜からなる上部絶縁膜１０８を形成する。
【００４２】
次に、図２（ｅ）に示す工程で、上部絶縁膜１０８上に非シリサイド領域ＳＬｎを覆い、シリサイド領域ＳＬｏに開口を有するレジスト１１０を形成する。その後、レジスト１１０をマスクにして、保護絶縁膜１０７及び上部絶縁膜１０８をエッチングする。これにより、非シリサイド領域ＳＬｎに、保護絶縁膜１０７及び上部絶縁膜１０８からなるシリサイド防止膜１１１が形成される。
【００４３】
次に、図２（ｆ）に示す工程で、レジスト１１０を除去した後、通常のサリサイド技術を用いて、シリサイド領域ＳＬｏのゲート電極１０３ａ上にゲート上シリサイド層１０９ａを形成すると共に、シリサイド領域ＳＬｏのソース・ドレイン領域１０６上にソース・ドレイン上シリサイド層１０９ｂを選択的に形成する。このとき、非シリサイド領域ＳＬｎのゲート電極１０３ｂ及びソース・ドレイン領域１０６上には、保護絶縁膜１０７及び上部絶縁膜１０８からなるシリサイド防止膜１１１が形成されているため、シリサイド層は形成されない。
【００４４】
その後、図１に示すように、保護絶縁膜１０７及び上部絶縁膜１０８が形成された基板上に層間絶縁膜１１２を形成した後、層間絶縁膜１１２、保護絶縁膜１０７及び上部絶縁膜１０８をエッチングしてソース・ドレイン上シリサイド層１０９ｂ及びソース・ドレイン領域１０６に到達するコンタクトホール（図示せず）を形成する。その後、コンタクトホール内に導電材料を埋め込んでコンタクト１１３ａ、１１３ｂを形成した後、層間絶縁膜１１２上にコンタクト１１３ａ、１１３ｂに接続される金属配線１１４ａ、１１４ｂを形成する。最終的に保護絶縁膜１０７及び上部絶縁膜１０８は、コンタクト１１３ｂの領域を除く非シリサイド領域ＳＬｎの全面に形成されている。
【００４５】
本実施形態の製造方法によれば、図２（ｃ）に示すように、基板上に保護絶縁膜１０７を形成した状態で、ソース・ドレイン領域形成用のイオン注入を行なうため、ゲート電極１０３ａ、１０３ｂにおける注入不純物の突き抜け及びソース・ドレイン領域１０６におけるチャネリングを防止することができる。さらに、保護絶縁膜１０７が形成された状態で、注入不純物を活性化するための熱処理を行うため、熱処理による不純物の外方拡散を防止することができるので、非シリサイド領域ＳＬｎの抵抗値のバラツキを低減することができる。さらに、保護絶縁膜１０７及び上部絶縁膜１０８をパターニングして、この積層膜からなるシリサイド防止膜１１１を非シリサイド領域ＳＬｎに形成することによって、サリサイド技術を用いてシリサイド領域ＳＬｏのみにシリサイド層１０９ａ、１０９ｂを形成することができる。また、上部絶縁膜１０８を形成することにより、保護絶縁膜１０７の薄膜化が可能となるため、ソース・ドレイン領域形成用イオン注入の注入エネルギーを低エネルギー化することが可能となり、ソース・ドレイン領域の浅接合化を図ることができる。
【００４６】
また、シリサイド形成工程における保護膜として用いたシリサイド防止膜１１１を除去しないで、層間絶縁膜１１２を形成するため、図４に示す従来のように絶縁膜２０７を除去する際に、シリサイド領域ＳＬｏのサイドウォール２０５のエッチングやシリサイド層２０９ａ、２０９ｂのエッチングが生じやすく、特性変動や歩留まりが低下するという問題も発生せず、また、絶縁膜２０７を除去するための工程も不要となる。
【００４７】
なお、本実施形態におけるゲート上シリサイド層１０９ａ及びソース・ドレイン上シリサイド層１０９ｂとしては、チタンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、あるいは、その他の金属シリサイド層であってもよい。
【００４８】
（第２の実施形態）
図３（ａ）〜図３（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置も、第1の実施形態の半導体装置と同様、シリサイド領域ＳＬｏと非シリサイド領域ＳＬｎを有し、各領域にＭＩＳトランジスタが形成される。
【００４９】
まず、図３（ａ）に示す工程で、シリサイド領域ＳＬｏのｎ型シリコン基板１０１上に厚さ２ｎｍのゲート絶縁膜１０２ａを形成し、非シリサイド領域ＳＬｎのｎ型シリコン基板１０１上に厚さ７．５ｎｍのゲート絶縁膜１０２ｂを形成する。その後、基板上に厚さ１２０ｎｍのポリシリコン膜（図示せず）を形成した後、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２ａ上にゲート電極１０３ａを形成し、ゲート絶縁膜１０２ｂ上にゲート電極１０３ｂを形成する。その後、ゲート電極１０３ａ、１０３ｂをマスクにして、ｐ型不純物イオンのイオン注入を行って、ｐ型エクステンション領域となるｐ型拡散層１０４Ａを形成する。
【００５０】
次に、図３（ｂ）に示す工程で、基板上に厚さ５０ｎｍのシリコン酸化膜（図示せず）を形成した後、シリコン酸化膜の異方性エッチングを行なうことにより、ゲート電極１０３ａ及びゲート電極１０３ｂの側面上にそれぞれサイドウォール１０５を形成する。その後、基板上の全面に、厚さ３０ｎｍの酸化膜からなる保護絶縁膜１１５を形成する。この保護絶縁膜１１５によって、ゲート電極１０３ａ，１０３ｂ及びソース・ドレイン領域となるシリコン基板１０１の表面は覆われる。ここで、保護絶縁膜１１５の膜厚としては、２０ｎｍ以上５０ｎｍ以下が好ましく、酸化膜に代えてＣＶＤ法、プラズマＣＶＤ法によって堆積して形成した酸窒化膜、あるいは、酸化膜をプラズマ窒化して形成した酸窒化膜を用いてもよい。
【００５１】
次に、図３（ｃ）に示す工程で、保護絶縁膜１１５が形成された状態で、ｎ型シリコン基板１０１に、ゲート電極１０３ａ、１０３ｂ及びサイドウォール１０５をマスクにしてｐ型不純物イオンのイオン注入を行って、ｎ型ソース・ドレイン注入層（図示せず）を形成する。その後、保護絶縁膜１１５が形成された状態で、注入した不純物を活性化するために、１０５０℃の温度で５秒の急速熱処理（ＲＴＡ）を行い、ｐ型ソース・ドレイン領域１０６を形成する。これにより、ｐ型ソース・ドレイン領域１０６の内側（ゲート電極側）に、ｐ型拡散層１０４Ａからなるｐ型エクステンション領域１０４が形成される。
【００５２】
次に、図３（ｄ）に示す工程で、保護絶縁膜１１５上に非シリサイド領域ＳＬｎを覆い、シリサイド領域ＳＬｏに開口を有するレジスト１１６を形成する。その後、レジスト１１６をマスクにして、保護絶縁膜１１５をエッチングする。これにより、非シリサイド領域ＳＬｎのみに、保護絶縁膜１１５が残存する。
【００５３】
次に、図３（ｅ）に示す工程で、レジスト１１６を除去した後、通常のサリサイド技術を用いて、シリサイド領域ＳＬｏのゲート電極１０３ａ上にゲート上シリサイド層１０９ａを形成すると共に、シリサイド領域ＳＬｏのソース・ドレイン領域１０６上にソース・ドレイン上シリサイド層１０９ｂを選択的に形成する。このとき、非シリサイド領域ＳＬｎのゲート電極１０３ｂ及びソース・ドレイン領域１０６上には、保護絶縁膜１１５が形成されているため、シリサイド層は形成されない。
【００５４】
次に、図３（ｆ）に示すように、保護絶縁膜１１５が形成された基板上に層間絶縁膜１１２を形成した後、層間絶縁膜１１２及び保護絶縁膜１１５をエッチングしてソース・ドレイン上シリサイド層１０９ｂ及びソース・ドレイン領域１０６に到達するコンタクトホール（図示せず）を形成する。その後、コンタクトホール内に導電材料を埋め込んでコンタクト１１３ａ、１１３ｂを形成した後、層間絶縁膜１１２上にコンタクト１１３ａ、１１３ｂに接続される金属配線１１４ａ、１１４ｂを形成する。最終的に保護絶縁膜１１５は、コンタクト１１３ｂの領域を除く非シリサイド領域ＳＬｎの全面に形成されている。
【００５５】
本実施形態の製造方法によれば、図３（ｃ）に示すように、基板上に保護絶縁膜１１５を形成した状態で、ソース・ドレイン領域形成用のイオン注入を行なうため、ゲート電極１０３ａ、１０３ｂにおける注入不純物の突き抜け及びソース・ドレイン領域１０６におけるチャネリングを防止することができる。さらに、保護絶縁膜１１５が形成された状態で、注入不純物を活性化するための熱処理を行うため、熱処理による不純物の外方拡散を防止することができるので、非シリサイド領域ＳＬｎの抵抗値のバラツキを低減することができる。さらに、保護絶縁膜１１５をパターニングして、非シリサイド領域ＳＬｎに保護絶縁膜１１５を残存させることによって、サリサイド技術を用いてシリサイド領域ＳＬｏのみにシリサイド層１０９ａ、１０９ｂを形成することができる。
【００５６】
また、パターニングされた保護絶縁膜１１５を除去しないで、層間絶縁膜１１２を形成するため、図４に示す従来のように絶縁膜２０７を除去する際に、シリサイド領域ＳＬｏのサイドウォール２０５のエッチングやシリサイド層２０９ａ、２０９ｂのエッチングが生じやすく、特性変動や歩留まりが低下するという問題も発生せず、また、絶縁膜２０７を除去するための工程も不要となる。
【００５７】
なお、本実施形態におけるゲート上シリサイド層１０９ａ及びソース・ドレイン上シリサイド層１０９ｂとしては、チタンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、あるいは、その他の金属シリサイド層であってもよい。
【００５８】
また、第1及び第2の実施形態では、シリサイド領域ＳＬｏのソース・ドレイン領域１０６と非シリサイド領域ＳＬｎのソース・ドレイン領域１０６とを、１回のイオン注入で同時に形成したが、別々にイオン注入して形成してもよい。
【００５９】
また、第１及び第２の実施形態では、シリサイド領域ＳＬｏのソース・ドレイン領域１０６上及びゲート電極１０３ａ上に、ソース・ドレイン上シリサイド層１０９ｂ及びゲート上シリサイド層１０９ａを形成したが、必ずしもゲート上シリサイド層１０９ａは形成する必要はなく、ソース・ドレイン上シリサイド層１０９ｂのみでも良い。この場合、例えば図２（ａ）に示す工程で、ゲート絶縁膜上にポリシリコン膜及びシリコン窒化膜を順次形成した後、シリコン窒化膜及びポリシリコン膜をパターニングして、ゲート電極１０３ａ、１０３ｂ及びゲート電極１０３ａ、１０３ｂ上にゲート上絶縁膜を形成する。その後、ゲート上絶縁膜及びゲート電極１０３ａ、１０３ｂをマスクにしてｐ型拡散層１０４Ａを形成した後、図２（ｂ）〜図２（ｆ）と同様な工程を行なう。この結果、図２（ｆ）に示す工程で、サリサイド技術を用いてソース・ドレイン上シリサイド層１０９ｂを形成しても、ゲート電極１０３ａ上にはゲート上絶縁膜が形成されているため、ゲート上シリサイド層は形成されず、ソース・ドレイン上シリサイド層１０９ｂのみを形成することができる。
【産業上の利用可能性】
【００６０】
本発明は、シリサイド領域と非シリサイド領域を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図
【図２】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００６２】
１０１  シリコン基板
１０２ａ、１０２ｂ  ゲート絶縁膜
１０３ａ、１０３ｂ  ゲート電極
１０４Ａ  ｐ型拡散層
１０４  ｐ型エクステンション領域
１０５  サイドウォール
１０６  ｐ型ソース・ドレイン領域
１０７  保護絶縁膜
１０８  上部絶縁膜
１０９ａ  ゲート上シリサイド層
１０９ｂ  ソース・ドレイン上シリサイド層
１１０  レジスト
１１１  シリサイド防止膜
１１２  層間絶縁膜
１１３ａ、１１３ｂ  コンタクト
１１４ａ、１１４ｂ  金属配線
１１５  保護絶縁膜
１１６  レジスト
【図１】
2005123216.tif 000003
【図２】
2005123216.tif 000004
【図３】
2005123216.tif 000005
【図４】
2005123216.tif 000006