(57)【要約】【課題】絶縁膜に導電膜を埋め込んで形成される溝配線やプラグと同時に、絶縁膜表面に対して窪みを有するアライメントマークを形成することで、アライメントマーク上に金属膜を含む膜を形成してもアライメント時のアライメントマークの判別を可能とする。【解決手段】表面に絶縁膜１１が形成された基板の全面に形成された金属膜を含む膜２１をパターニングする際の金属膜を含む膜２１よりも下層のパターン１８に対して位置合わせを行う場合に用いるアライメントマーク１９の形成方法において、金属膜を含む膜２１をパターニングする際のアライメント対象となる下層のパターン１８を絶縁膜１１に形成した凹部１２に埋め込んで形成すると同時に、絶縁膜１１に形成した別の凹部１３に絶縁膜１１表面よりも少なくとも一部が窪んだ状態のアライメントマーク１９を下層のパターン１８と同一層で形成することを特徴とする。。【選択図】図１
2005142252.tif 000002
【特許請求の範囲】
【請求項１】
表面に絶縁膜が形成された基板の全面に形成された金属膜を含む膜をパターニングする際の前記金属膜を含む膜よりも下層のパターンに対して位置合わせを行う場合に用いるアライメントマークの形成方法において、
前記金属膜を含む膜をパターニングする際のアライメント対象となる前記下層のパターンを前記絶縁膜に形成した凹部に埋め込んで形成すると同時に、前記絶縁膜に形成した別の凹部に前記絶縁膜表面よりも少なくとも一部が窪んだ状態のアライメントマークを前記下層のパターンと同一層で形成する
ことを特徴とするアライメントマークの形成方法。
【請求項２】
前記金属膜を含む膜は前記アライメントマークの窪みを転写して形成される
ことを特徴とする請求項１記載のアライメントマークの形成方法。
【請求項３】
基板上に形成された第１絶縁膜中に第１導電部をその上面が露出した状態に形成する工程と、
前記第１絶縁膜上に前記第１導電部を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記第１導電部に通じる接続孔を形成するとともに前記第２絶縁膜から前記第１絶縁膜にかけて凹部を形成する工程と、
前記第２絶縁膜上に、前記接続孔を埋め込むとともに前記凹部においては前記第２絶縁膜表面よりも少なくとも一部が低くなるように導電膜を形成する工程と、
前記第２絶縁膜上の前記導電膜を除去して、前記接続孔内に埋め込んだ前記導電膜で第２導電部を形成するとともに、前記凹部内に前記導電膜の少なくとも一部が前記第２絶縁膜表面よりも低くなる状態のアライメントマークを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２絶縁膜に前記第１導電部に通じる接続孔を形成するともに前記第２絶縁膜から前記第１絶縁膜にかけて凹部を形成する工程は、
前記第２絶縁膜上に第１レジスト膜を形成した後、前記第１レジスト膜に前記接続孔および前記凹部を形成するための開口部を形成する工程と、
前記第１レジスト膜をエッチングマスクに用いて前記第２絶縁膜に前記接続孔と前記凹部の上部とを形成する工程と、
前記第１レジスト膜上に第２レジスト膜を形成した後、前記第１レジスト膜に形成した凹部を形成するための開口部上のみの前記第２レジスト膜に開口部を形成する工程と、
前記第２レジスト膜と前記第１レジスト膜とをエッチングマスクに用いて前記第２絶縁膜に形成した凹部の上部を前記第１絶縁膜に延長形成して凹部を形成する工程と、
前記第１レジスト膜と前記第２レジスト膜とを除去する工程と
からなることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
基板上に形成された第１絶縁膜に埋め込まれた第１導電部と、
前記第１導電部を被覆するもので前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜に形成された前記第１導電部に通じる接続孔を通して前記第１導電部に接続する第２導電部と、
アライメント時の位置合わせマークとなるもので、前記第２絶縁膜から前記第１絶縁膜にかけて前記接続孔と同時に形成された凹部に前記第２絶縁膜表面よりも低くなるように前記第２導電部を構成する導電膜と同一層の導電膜を埋め込んで形成したアライメントマークと
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属膜を含む膜表面にアライメントマークを形成することが容易なアライメントマークの形成方法および半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及にともない、これを構成するメモリ素子やロジック素子等の素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。特に不揮発性メモリはユビキタス時代に必要不可欠の素子と考えられている。
【０００３】
例えば、電源の消耗やトラブル、サーバーとネットワークが何らかの障害により切断された場合であっても、不揮発性メモリは個人の重要な情報を保護することができる。そして、不揮発性メモリの高密度化、大容量化は、可動部分の存在により本質的に小型化が不可能なハードディスクや光ディスクを置き換える技術としてますます重要になってきている。
【０００４】
また、最近の携帯機器は不要な回路ブロックをスタンバイ状態にしてでき得る限り消費電力を抑えようと設計されているが、高速ネットワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリとの無駄を無くすことができる。また、電源を入れると瞬時に起動できる、いわゆるインスタント・オン機能も高速の大容量不揮発性メモリが実現できれば可能になってくる。
【０００５】
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferro electric Random Access Memory）などがあげられる。しかしながら、フラッシュメモリは、書き込み速度がμ秒の桁であるため遅いという欠点がある。また構造が複雑なために高集積化が困難であり、しかも、アクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０12回〜１０14回で完全にスタティックランダムアクセスメモリ（ＤＲＡＭ）やダイナミックランダムアクセスメモリ（ＳＲＡＭ）に置き換えるには耐久性が低いという問題が指摘されている。また、強誘電体キャパシタの微細加工が難しいという課題も指摘されている。
【０００６】
これらの欠点を有さない不揮発性メモリとして注目されているのが、ＭＲＡＭ（Magnetic Random Access Memory）もしくはＭＲ（Magneto Resistance）メモリと呼ばれる磁気メモリであり、近年のトンネル磁気抵抗効果素子（以下、ＴＭＲ：という、ＴＭＲはTunnel Magnetic Resistanceの略）材料の特性向上により注目を集めるようになってきている（例えば、非特許文献１参照。）。
【０００７】
ＭＲＡＭは、構造が単純であるため高集積化が容易であり、また磁気モーメントの回転により記憶を行うために、書き換え回数が大であると予測されている。またアクセス時間についても、非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることが報告されている（例えば、非特許文献２参照。）。また、ＧＭＲ効果により高出力が得られるようになった現在では、大きく改善されてきている。
【０００８】
次に、従来型の１選択素子と１ＴＭＲ素子（１Ｔ１Ｊ構造）とで構成されるＭＲＡＭを図７の概略構成断面図によって説明する。図７では、選択素子にＭＯＳトランジスタを用いた例を示す。
【０００９】
図７に示すように、素子、配線、絶縁膜等が形成された半導体素子基板１１０がある。この半導体素子基板１１０には、図示はしないが、例えば、選択素子として電界効果型トランジスタが形成されている。この電界効果トランジスタは読み出しのためのスイッチング素子として機能する。これは、ｎ型またはｐ型電界効果トランジスタの他に、ダイオード、バイポーラトランジスタ等の各種スイッチング素子を用いることも可能である。図示はしないが、上記半導体素子基板１１０には、上記電界効果型トランジスタを覆う状態に第１絶縁膜が形成され、この第１絶縁膜に上記選択素子に接続するコンタクト（例えばタングステンプラグ）が形成されている。さらに第１絶縁膜上にはコンタクトに接続する接続用電極１３１、センス線（図示せず）等が形成されている。
【００１０】
上記第１絶縁膜上には第２絶縁膜１４２が形成されている。メモリセル領域１０３における第２絶縁膜１４２は、センス線（図示せず）、接続用電極１３１等を覆う。また第２絶縁膜１４２には上記接続用電極１３１に接続するコンタクト（例えばタングステンプラグ）１３２が形成されている。さらに上記第２絶縁膜１４２上には、コンタクト１３２に接続する接続用電極１３３、第１配線（書き込みワード線）１１１等が形成されている。以下、書き込みワード線として説明する。一方、周辺回路領域１０５における上記第２絶縁膜上１４２には、周辺回路領域８の第１配線１６１が形成されている。
【００１１】
メモリセル領域１０３における上記第２絶縁膜１４２上には、上記書き込みワード線１１１、接続用電極１３３、周辺回路領域１０５の第１配線１６１等を覆う第３絶縁膜１４３が形成されている。この第３絶縁膜１４３は、例えば、エッチングストッパとなる絶縁膜、層間絶縁膜、エッチングストッパとなる絶縁膜、層間絶縁膜を下層より順に積層した構造となっていて、その表面は平坦化されている。書き込みワード線１１１、第１配線１６１を、例えば埋め込み銅配線で形成する場合には、上層のエッチングストッパとなる絶縁膜を銅の拡散を防止するとともに銅配線への酸素の侵入を防止する膜としても機能することが好ましく、例えば、窒化膜で形成される。この第３絶縁膜１４３には、上記接続用電極１３３に接続するプラグ１３４、周辺回路領域１０５の第１配線１６１に接続するプラグ１７１が形成されている。これらのプラグ１３４、１７１等は銅を用いて埋め込み形成をすることが一般的である。
【００１２】
さらに、メモリセル領域１０３における上記第３絶縁膜１４３上には、上記書き込みワード線１１１上方から上記プラグ１３４に接続する下部電極層３０５が形成され、この下部電極層１３５上でかつ上記書き込みワード線１１１の上方には、記憶素子（以下、ＴＭＲ素子という）１１３が形成されている。この記憶素子１１３は、一例として、強磁性体層からなる磁化固定層と、磁化固定層上に形成されたトンネル絶縁層と、トンネル絶縁層上に形成されたもので磁化が比較的容易に回転する記憶層と、記憶層上に形成されたキャップ層とから構成されている。また、上記下部電極層１３５は例えば反強磁性体層で形成されている。なお、下部電極層１３５は、反強磁性体層上に磁化固定層を延長した状態でバイパス線（図面では下部電極層１３５と一体に描かれている）が構成されている。
【００１３】
メモリセル領域１０３における上記第３の絶縁膜１４３上には上記記憶素子１１３等を覆う第４の絶縁膜１４４が形成されている。この第４の絶縁膜１４４は表面が平坦化され、上記記憶素子１１３の最上層のキャップ層表面が露出されている。上記第４の絶縁膜１４４上には、上記記憶素子１１３の上面に接続するものでかつ上記書き込みワード線１１１と上記記憶素子１１３を間にして立体的に交差（例えば直交）する第２配線（ビット線）１１２が形成されている。
【００１４】
一方、周辺回路領域１０５における第４絶縁膜１４４上には、周辺回路領域１０５の第２配線１６２が形成されている。また第４絶縁膜１４４中には、上記第１配線１６１に接続されるプラグ１７１と上記第２配線１６２とに接続するプラグ１７２が形成されている。このプラグ１７１、１７２は一体に形成されたものであってもよい。
【００１５】
ここで、銅配線および銅プラグの形成方法の一般的な一例を図８によって説明する。図８（１）に示すように、絶縁膜２１１に溝（もしくは接続孔）２１２を形成した後、その溝（もしくは接続孔）２１２の内面に、例えばスパッタリングによってバリアメタル層２１３を成膜する。次いで銅めっきのシードとなる銅膜２１４を形成する。その後、電解めっきによって、溝（もしくは接続孔）２１２を埋め込むように銅を堆積して銅膜２１５を形成する。次に、図８（２）に示すように、化学的機械研磨（ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）法を用いて絶縁膜２１１上の余剰な銅膜２１５（シードとなる銅膜２１４も含む）およびバリアメタル層２１３を除去することで、溝（もしくは接続孔）２１２内にバリアメタル層２１３を介して銅膜２１５からなる銅配線（もしくは銅プラグ）２１６を形成する。
【００１６】
また、金属膜を用いたアライメントマークの形成方法としては、絶縁膜に形成された位置合わせパターン形成用の溝および回路パターン形成用の溝に金属膜を充填して位置合わせマークおよび回路パターン用の埋込金属膜を形成した後、絶縁膜の上面をエッチバックすることで、位置合わせマークの上面の高さを絶縁膜の上面の高さよりも突出させる技術が開示されている（例えば、特許文献１参照。）。
【００１７】
【特許文献１】再公表特許ＷＯ９９／０８３１４号
【非特許文献１】Wang et al., “Feasibility of Ultra-Dense Spin-Tunneling Random Access Memory” IEEE Transaction on Magnetics 33 [6] (Nov. 1997) p4498-4512
【非特許文献２】R.Scheuerlein et al, “TA7.2 A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”2000 IEEE International Solid-State Circuits Conference Digest of Papers (Feb.2000) p128-129
【発明の開示】
【発明が解決しようとする課題】
【００１８】
解決しようとする問題点は以下の点である。すなわち、めっき法を用いて銅膜を成膜して、溝に銅配線もしくは接続孔に銅プラグを形成した場合、上記溝や接続孔と同時形成される線幅広いアライメントマークとなる凹部もめっきによる銅膜がコンフォーマルに成膜される。そのため、ＣＭＰ処理後には、アライメントマークとなる凹部には銅膜が埋め込まれてフィールド部分との段差が無くなる。その後、下部電極層およびＴＭＲ層を成膜して、ＴＭＲ素子をパターニングする。このとき、ＴＭＲ素子のパターニング位置は、下層の銅プラグもしくは銅配線（例えば書き込みワード線）と位置合わせを行う必要がある。すなわち、銅で埋め込みを行った段差を無くしたアライメントマークを、下部電極層およびＴＭＲ層等、金属膜を含む膜を成膜した状態で検出する必要が生じるが、アライメント測定光が金属膜によって反射されるためのアライメントマークの検出は困難となる点である。また上記特許文献１に開示されている技術をＭＲＡＭの製造技術に適用した場合には、銅プラグもしくは銅配線（例えば書き込みワード線）の部分も絶縁膜上面よりも突出することになり、絶縁膜表面からみて銅プラグもしくは銅配線（例えば書き込みワード線）に段差を生じることになる。このような段差を有する上部に薄膜を積層させてなるＴＭＲ層をパターニングする場合には、そのパターニング精度が低下する問題がある。
【課題を解決するための手段】
【００１９】
本発明のアライメントマークの形成方法は、表面に絶縁膜が形成された基板の全面に形成された金属膜を含む膜をパターニングする際の前記金属膜を含む膜よりも下層のパターンに対して位置合わせを行う場合に用いるアライメントマークの形成方法において、前記金属膜を含む膜をパターニングする際のアライメント対象となる前記下層のパターンを前記絶縁膜に形成した凹部に埋め込んで形成すると同時に、前記絶縁膜に形成した別の凹部に前記絶縁膜表面よりも少なくとも一部が窪んだ状態のアライメントマークを前記下層のパターンと同一層で形成することを最も主要な特徴とする。
【００２０】
本発明の半導体装置の製造方法は、基板上に形成された第１絶縁膜中に第１導電部をその上面が露出した状態に形成する工程と、前記第１絶縁膜上に前記第１導電部を被覆する第２絶縁膜を形成する工程と、前記第２絶縁膜に前記第１導電部に通じる接続孔を形成するとともに前記第２絶縁膜から前記第１絶縁膜にかけて凹部を形成する工程と、前記第２絶縁膜上に、前記接続孔を埋め込むとともに前記凹部においては前記第２絶縁膜表面よりも少なくとも一部が低くなるように導電膜を形成する工程と、前記第２絶縁膜上の前記導電膜を除去して、前記接続孔内に埋め込んだ前記導電膜で第２導電部を形成するとともに、前記凹部内に前記導電膜の少なくとも一部が前記第２絶縁膜表面よりも低くなる状態のアライメントマークを形成する工程とを備えたことを最も主要な特徴とする。
【００２１】
本発明の半導体装置は、基板上に形成された第１絶縁膜に埋め込まれた第１導電部と、前記第１導電部を被覆するもので前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜に形成された前記第１導電部に通じる接続孔を通して前記第１導電部に接続する第２導電部と、アライメント時の位置合わせマークとなるもので、前記第２絶縁膜から前記第１絶縁膜にかけて前記接続孔と同時に形成された凹部に前記第２絶縁膜表面よりも低くなるように前記第２導電部を構成する導電膜と同一層の導電膜を埋め込んで形成したアライメントマークとを備えたことを最も主要な特徴とする。
【発明の効果】
【００２２】
本発明のアライメントマークの形成方法は、金属膜を含む膜をパターニングする際のアライメント対象となる下層のパターンを形成すると同時にアライメントマークを形成するため、いわゆるマスク工程も同時に行われることになる。すなわち、同一マスクで下層のパターンとアライメントマークとを形成することができるので、下層のパターンとアライメントマークとはマスク合わせずれが発生しないという利点がある。また、アライメントマークはその周囲の絶縁膜表面よりも少なくとも一部が窪んだ状態に形成されるため、アライメントマーク上に金属膜を含む膜を成膜しても、その金属膜を含む膜表面にはアライメントマークの窪みが転写され、金属膜を含む膜表面に窪みが形成されるので、金属膜を含む膜を用いて形成されるパターンと下層のパターンとのアライメントを正確に行うことができるという利点がある。したがって、絶縁膜に導電膜を埋め込んで形成される溝配線やプラグと同時に、絶縁膜表面に対して窪みを有するアライメントマークを形成することができ、アライメントマーク上に金属膜を含む膜を形成してもアライメント時のアライメントマークの判別が可能となる。
【００２３】
本発明の半導体装置の製造方法は、第２絶縁膜に第１導電部に通じる接続孔を形成するとともに第２絶縁膜から第１絶縁膜にかけて凹部を形成するため、同一マスクによって接続孔と凹部とを形成することができるので、接続孔と凹部とではマスク合わせずれは発生しないという利点がある。また、第２絶縁膜上に、接続孔を埋め込むとともに凹部においては第２絶縁膜表面よりも少なくとも一部が低くなるように導電膜を形成した後、第２絶縁膜上の導電膜を除去して接続部内に埋め込んだ導電膜で第２導電部を形成するとともに、凹部内に導電膜の少なくとも一部が第２絶縁膜表面よりも低くなる状態のアライメントマークを形成することから、アライメントマークはその周囲よりも少なくとも一部が窪んだ状態に形成されるため、アライメントマーク上に金属膜を含む膜を成膜しても、その金属膜を含む膜表面にはアライメントマークの窪みが転写され、金属膜を含む膜表面に窪みが形成されるので、金属膜を含む膜で形成されるパターンと下層の接続孔とのアライメントを正確に行うことができるという利点がある。
【００２４】
本発明の半導体装置は、アライメントマークが第２絶縁膜から第１絶縁膜にかけて接続孔と同時に形成された凹部に第２絶縁膜表面よりも低くなるように第２導電部を構成する導電膜と同一層の導電膜を埋め込んで形成されているため、アライメントマーク上に金属膜を含む膜を成膜しても、その金属膜を含む膜表面にはアライメントマークの窪みが転写され、金属膜を含む膜表面に窪みが形成されるので、金属膜を含む膜で形成されるパターンと下層の接続孔とのアライメントを正確に行うことができるという利点がある。
【発明を実施するための最良の形態】
【００２５】
金属層を形成した状態で金属層よりも下層のパターン（例えば、埋め込み配線もしくは埋め込みプラグ）との位置合わせを行うという目的を、金属膜を含む膜のアライメント対象となる下層のパターンを形成すると同時に、周囲よりも少なくとも一部が窪んだ状態のアライメントマークを形成することで実現した。
【実施例１】
【００２６】
本発明のアライメントマークの形成方法に係る一実施例を、図１の製造工程断面図によって説明する。
【００２７】
図１（１）に示すように、絶縁膜１１に下層のパターン（例えば接続孔もしくは配線）を形成するための凹部１２を形成するとともに、アライメントマークが形成される凹部１３を形成する。その際、アライメントマークが形成される凹部１３は下層パターンが形成される凹部１２よりも幅広にかつ深く形成されている。すなわち、凹部１２を金属膜で埋め込んだ際に、凹部１３に埋め込まれた金属膜表面に窪みが形成されるように、凹部１３の幅および深さは形成される。
【００２８】
次に、図１（２）に示すように、上記凹部１２内に下層のパターンを形成するための金属膜を堆積する。例えば、スパッタリングでバリアメタル層１４を堆積した後、めっきシード層（図示せず）を形成し、めっき方法によって凹部１２を完全に埋め込むように導電膜１６を形成する。このとき、凹部１３は、凹部１２よりも幅広にかつ深く形成されているため、導電膜１６表面には絶縁膜１１表面よりも低くなる窪み１７が形成される。
【００２９】
次に、図１（３）に示すように、上記絶縁膜１１上の上記導電膜１６を除去し、絶縁膜１１表面を平坦化する。この導電膜１６の除去工程は、例えば化学的機械研磨法によって行う。その結果、凹部１２にはバリアメタル層１４を介した導電膜１６（めっきシード層も含む）からなる導電部１８が形成されるとともに、凹部１３には周囲、すなわち絶縁膜１１表面よりも少なくとも一部が窪んだ状態のアライメントマーク１９が形成される。
【００３０】
次に、図１（４）に示すように、上記絶縁膜１１上に金属膜を含む膜２１を形成する。このように金属膜を含む膜２１を形成した場合には、アライメントマーク１９の上部に窪み２０が形成されているため、その窪み２０は金属膜を含む膜２１表面に転写され、金属膜を含む膜２１表面にも窪み２２が形成される。この窪み２２が金属膜を含む膜２１をパターニングする際のアライメントマークとなる。
【００３１】
上記アライメントマークの形成方法は、金属膜を含む膜２１のアライメント対象となる下層の導電部１８を形成すると同時にアライメントマーク１９を形成するため、いわゆるマスク工程も同時に行われることになる。すなわち、同一マスクで下層の導電部１８が形成される凹部１２とアライメントマーク１９が形成される凹部１３とが形成されることになるので、下層の導電部１８とアライメントマーク１９とではマスク合わせずれは発生しないという利点がある。また、アライメントマーク１９はその周囲よりも少なくとも一部が窪んだ状態に形成されるため、アライメントマーク１９上に金属膜を含む膜２１を成膜しても、その金属膜を含む膜２１表面にはアライメントマーク１９の窪み２０が転写され、金属膜を含む膜２１表面に窪み２２が形成されるので、金属膜を含む膜２１を用いて形成されるパターンと下層の導電部１８とのアライメントを正確に行うことができるという利点がある。また、本発明のアライメントマークの形成方法は、金属膜を含む膜を成膜する代わりにアライメント光を透過しない膜（アライメント光に対して不透明な膜）もしくは透過し難い膜を成膜するような場合にも有効である。
【実施例２】
【００３２】
次に、本発明の半導体装置の製造方法に係る一実施例を、図２〜図５の製造工程断面図によって説明する。図２〜図５では、いわゆる溝配線構造を用いたＭＲＡＭの製造方法を一例にして説明する。
【００３３】
図２（１）に示すように、素子、配線、絶縁膜等が形成された半導体素子基板３０がある。
【００３４】
上記半導体素子基板３０には、図示はしないが、例えば、選択素子として電界効果型トランジスタが形成されている。この電界効果トランジスタは読み出しのためのスイッチング素子として機能する。このスイッチング素子は、ｎ型電界効果トランジスタまたはｐ型電界効果トランジスタの他に、ダイオード、バイポーラトランジスタ等の各種スイッチング素子を用いることも可能である。さらに上記半導体素子基板３０には、上記電界効果型トランジスタを覆う状態に絶縁膜が形成され、この絶縁膜には上記選択素子に接続するコンタクト、センス線等が形成されている。
【００３５】
上記構成の半導体素子基板３０上に第１絶縁膜４１を形成する。この第１絶縁膜４１は、エッチングストッパ層４１１と層間絶縁膜４１２との２層構造を成すように形成され、例えばエッチングストッパ層４１１を窒化シリコン（ＳｉＮ）膜もしくは炭化シリコン（ＳｉＣ）膜で形成し、層間絶縁膜４１２を酸化シリコン膜で形成する。この層間絶縁膜は酸化物系の絶縁膜（例えばＳｉＯ2膜、ＳｉＯＦ膜、ＳｉＯＣ膜）もしくは有機系の絶縁膜、もしくはそれらを適宜組み合わせた積層膜等で形成することもできる。通常の溝配線を形成する技術を用いて、上記第１絶縁膜４１に、ワード線を形成するための溝４１３、上記コンタクトに接続する第１電極を形成するための溝４１４を形成する。それらの溝内にバリアメタル層５１１を介して導電材料層５１２、例えば銅もしくは銅合金を堆積させた後、第１絶縁膜４１上の不要な導電材料層およびバリアメタル層を除去して、溝内にバリアメタル層を介して導電材料層からなる第１電極５１（第１導電部）、ワード線３１等を形成する。上記バリアメタル層は、後に説明するバリアメタル層と同様な材料で形成することができる。また、導電材料層およびバリアメタル層の除去は、例えば化学的機械研磨によって行える。
【００３６】
次いで、上記第１絶縁膜４１上に第２絶縁膜４２を形成する。この第２絶縁膜４２は、上記第１絶縁膜４１と同様に、エッチングストッパ層４２１と層間絶縁膜４２２との２層構造を成すように形成される。また第２絶縁膜４２の表面は平坦化されている。上記第２絶縁膜４２を構成するエッチングストッパ層４２１となる絶縁膜は、銅の拡散を防止するとともに銅配線への酸素の侵入を防止する膜としても機能することが好ましく、例えば、窒化膜もしくは炭化膜で形成される。
【００３７】
次に、上記第２絶縁膜４２に第１電極５１に通じる接続孔を形成するとともに第２絶縁膜４２から第１絶縁膜４１にかけてアライメントマークを形成するための凹部を形成する工程を行う。その詳細を以下に説明する。
【００３８】
まず、図２（２）に示すように、上記第２絶縁膜４２上に第１レジスト膜６１を形成する。次いで、通常のリソグラフィー工程（露光工程、現像工程等）を行って、コンタクト部を形成するための凹部（以下、接続孔とする）、次の層との位置合わせを取るためのアライメントマークを形成する凹部を形成するための開口部６２、６３を形成する。その後、上記第１レジスト膜６１をエッチングマスクに用いて、上記層間絶縁膜４２２をエッチングし、コンタクトを形成するための接続孔７１およびアライメントマークを形成するための凹部７２を形成する。
【００３９】
次いで、図２（３）に示すように、上記第１レジスト膜６１を残した状態で、さらに第２レジスト膜６５を成膜する。上記第１レジスト膜６１、第２レジスト膜６５は同一種のレジストを用いることができるが、異なる種類のレジストを用いてもよい。次いで、通常のリソグラフィー工程（露光工程、現像工程等）を行って、上記アライメントマークを形成するための凹部７２上のみに開口部６６を形成する。したがって、第１レジスト膜６１を用いて形成した接続孔７１は第２レジスト膜６５によって埋め込まれた状態に覆われることになる。
【００４０】
次いで、図３（４）に示すように、上記第２レジスト膜６５および第１レジスト膜６１をエッチングマスクに用いて、上記エッチングストッパ層４２１および第１絶縁膜４１の層間絶縁膜４１２をエッチングし、上記凹部７２を下方に延長形成させる。その後、第１レジスト膜６１および第２レジスト膜６５を除去する。
【００４１】
その後、図３（５）に示すように、接続孔７１、凹部７２の各底部に形成されているエッチングストッパ層４２１、４１１をエッチング除去する。このようにして、第２絶縁膜４２に第１導電部の第１電極５１に通じる接続孔７１が形成されるとともに第２絶縁膜４２から第１絶縁膜４１にかけてアライメントマークを形成する凹部７２が形成される。上記凹部７２は上記接続孔７１よりも深くかつ幅広に形成する必要がある。上記凹部７２の深さは、上記説明ではワード線１１の底面と同等な深さ、すなわち第１絶縁膜４１を除去した深さとなっているが、凹部７２は、接続孔７１よりも深く形成されるならば、どの層までエッチングするのかは特に問わない。
【００４２】
次に、図３（６）に示すように、上記第２絶縁膜４２上に、上記接続孔７１を埋め込むとともに上記凹部７２においては第２絶縁膜４２表面よりも少なくとも一部が低くなるように導電膜８１を形成する。この導電膜８１は、例えばバリアメタル層８２と導電材料層８３からなる。以下、導電膜８１の成膜工程を詳細に説明する。
【００４３】
まず、第２絶縁膜４２上に上記接続孔７１および凹部７２の各内面を被覆するようにバリアメタル層８２を形成する。このバリアメタル層８２は、例えばスパッタリングにより形成され、銅の拡散、反応を防止する材料で形成される。そのような材料としては、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）などが挙げられる。次いで、銅めっきのシード層（図示せず）を形成した後、めっき法によって埋め込みの主材料となる導電材料層８３を形成する。この導電材料層８３は、例えば銅（Ｃｕ）を堆積して形成する。このとき、導電材料層８３は、第２絶縁膜４２上に堆積されるが、上記接続孔７１を埋め込むとともに上記凹部７２においては第２絶縁膜４２表面よりも少なくとも一部が低くなるように形成されることが重要である。上記導電材料層８３は、銅（Ｃｕ）の他に銅合金で形成することも可能である。
【００４４】
次いで、図４（７）に示すように、第２絶縁膜４２上の導電膜８１（導電材料層８３とバリアメタル層８２）を除去して、接続孔７１内に埋め込んだ上記導電膜８１で第２導電部（プラグ）５２を形成するとともに、上記凹部７２内に導電膜８１の少なくとも一部が第２絶縁膜４２表面よりも低くなる状態のアライメントマーク５３を形成する。上記導電膜８１の除去は、例えば化学的機械研磨法により行う。
【００４５】
次いで、図４（８）に示すように、上記第２絶縁膜４２上に上記プラグ５２およびアライメントマーク５３を被覆する下部電極層８４を形成する。さらに下部電極層８４上に記憶素子を構成するＴＭＲ層８５を形成する。
【００４６】
上記下部電極層８４は、詳細は図示しないが、例えば、導電層の単層構造もしくは導電層と反強磁性体層との積層構造からなる。上記導電層は、例えば窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などが挙げられる。また反強磁性体層は、例えば、鉄・マンガン（Ｆｅ−Ｍｎ）合金、ニッケル・マンガン（Ｎｉ−Ｍｎ）合金、白金・マンガン（Ｐｔ−Ｍｎ）合金、イリジウム・マンガン（Ｉｒ−Ｍｎ）合金、ロジウム・マンガン（Ｒｈ−Ｍｎ）合金、コバルト酸化物およびニッケル酸化物からなる、もしくはそれらの積層構造が挙げられる。
【００４７】
また上記ＴＭＲ層８５は、詳細は図示しないが、一例として、強磁性体層からなる磁化固定層と、磁化固定層上に形成されたトンネル絶縁層と、トンネル絶縁層上に形成されたもので磁化が比較的容易に回転する記憶層とから構成されている。またＴＭＲ層８５上には図示はしないが導電性材料からなるキャップ層が形成されている。
【００４８】
上記記憶層、第１の磁化固定層は、例えば、ニッケル（Ｎｉ）、鉄（Ｆｅ）もしくはコバルト（Ｃｏ）、またはニッケル（Ｎｉ）、鉄（Ｆｅ）およびコバルト（Ｃｏ）のうちの少なくとも２種からなる合金のような、強磁性体からなる。上記導電体層は、例えば、ルテニウム（Ｒｕ）、銅（Ｃｕ）、クロム（Ｃｒ）、金（Ａｕ）、銀（Ａｇ）等で形成される。上記第１の磁化固定層は、反強磁性体層と接する状態に形成されていて、これらの層間に働く交換相互作用によって、第１の磁化固定層は、強い一方向の磁気異方性を有している。
【００４９】
上記トンネル絶縁層は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化アルミニウム、窒化マグネシウム、窒化シリコン、酸化窒化アルミニウム、酸化窒化マグネシウムもしくは酸化窒化シリコンからなる。上記トンネル絶縁層は、上記記憶層と上記磁化固定層との磁気的結合を切るとともに、トンネル電流を流すための機能を有する。これらの磁性膜および導電体膜は、主に、スパッタリング法によって形成される。トンネル絶縁層は、スパッタリング法によって形成された金属膜を酸化、窒化もしくは酸化窒化させることにより得ることができる。
【００５０】
上記キャップ層は、記憶素子１３と別の記憶素子１３とを接続する配線との相互拡散防止、接触抵抗低減および記憶層の酸化防止という機能を有する。通常、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）等のバリア性のある材料により形成されている。もしくは銅、銅合金等で形成することもできる。
【００５１】
次いで、図４（９）に示すように、上記ＴＭＲ層８５上にレジスト膜を形成し、通常のリソグラフィー工程（露光工程、現像工程等）を行って、記憶素子（ＴＭＲ素子）を形成するレジストパターン６７を形成する。このリソグラフィー工程の露光工程では、アライメントマーク５３の段差（窪み５４）が転写されて形成されたＴＭＲ層８５の段差（窪み８６）を検出して、第２導電部（プラグ）５２とＴＭＲ素子形成箇所のアライメントをとり、レジスト膜の露光を行う。このようにして、レジスト膜からなるレジストパターン６７を形成する。
【００５２】
次いで、図５（１０）に示すように、上記レジストパターン６７をエッチングマスクに用いて、上記ＴＭＲ層８５をエッチングし、ＴＭＲ層８５で記憶素子（ＴＭＲ素子）３３を形成する。その後、上記レジストパターン６７を除去する。なお、ＴＭＲ層８５とキャップ層（図示せず）とは同時にパターニングされることができる。
【００５３】
次いで、図５（１１）に示すように、上記下部電極層８４上にレジスト膜を形成し、通常のリソグラフィー工程（露光工程、現像工程等）を行って、下部電極を形成するレジストパターン（図示せず）を形成する。このリソグラフィー工程の露光工程では、アライメントマーク５３の段差（窪み５４）が転写されて形成された下部電極層８４の段差（窪み）を検出して、第２導電部（プラグ）５２と下部電極形成箇所のアライメントをとり、レジスト膜の露光を行う。このようにして、レジスト膜からなる上記レジストパターンを形成する。次いで、このレジストパターンをエッチングマスクに用いて、上記下部電極層８４をエッチングし、下部電極層８４で下部電極３４を形成する。なお、反強磁性体層上に磁化固定層を延長した状態で下部電極３４が構成されてもよい。
【００５４】
その後、図５（１２）に示すように、記憶素子３３を被覆する第３絶縁膜４３を形成した後、記憶素子３３の上面に形成されているキャップ層（図示せず）を露出させるように第３絶縁膜４３表面の平坦化を行う。その後、通常の配線形成技術を用いて、上記ワード線３１と記憶素子３３を間にして立体的に交差（例えば直交）するビット線３２を形成する。もしくは、図示はしないが、記憶素子３３を被覆する状態に第３絶縁膜４３を形成した後、第３絶縁膜４３に記憶素子３３のキャップ層に達する接続孔を開口し、その接続孔を通じてキャップ層に接続するように上記ビット線３２を形成してもよい。もしくはその接続孔にプラグを形成した後、上記ビット線３２を形成してもよい。
【００５５】
なお、上記説明した記憶素子３３は、トンネル磁気抵抗（ＴＭＲ：Tunnel Magnetic Resistance）効果を有するものであればよく、上記構成に限定されることはない。一例として、上記反強磁性体層上に形成される磁化固定層を、第１の磁化固定層と磁性層が反強磁性的に結合するような導電体層と第２の磁化固定層とを順に積層して形成することもできる。この磁化固定層は積層構造であっても、強磁性体層の単層構造であってもよく、もしくは３層以上の強磁性体層を、導電体層を挟んで積層させた構造であってもよい。また上記反強磁性体層の下地に、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる下地導電層（図示せず）を形成することも可能である。また、下地導電層を反強磁性体層によって兼ねることも可能である。
【００５６】
また、上記ＴＭＲ層８５をパターニングする際に、ＴＭＲ層８５の上部に、例えば酸化膜、窒化膜等の絶縁膜をハードマスクとして成膜、加工しても構わない。また下部電極を加工する際もＴＭＲ層を加工する際と同様に、例えば酸化膜、窒化膜等の絶縁膜をハードマスクとして成膜、加工しても構わない。
【００５７】
上記半導体装置の製造方法では、第２絶縁膜４２に第１導電部の第１電極５１に通じる接続孔７１を形成するとともに第２絶縁膜４２から第１絶縁膜４１にかけて凹部７２を形成するため、同一マスクによって接続孔７１と凹部７２とを形成することができるので、接続孔７１と凹部７２とではマスク合わせずれが発生しないという利点がある。また、第２絶縁膜４２上に、接続孔７１を埋め込むとともに凹部７２においては第２絶縁膜４２表面よりも少なくとも一部が低くなるように窪みを有する導電膜８１を形成した後、第２絶縁膜４２上の導電膜８１を除去して接続孔７１内に埋め込んだ導電膜８１で第２導電部５２を形成するとともに、凹部７２内に導電膜８１の少なくとも一部が第２絶縁膜４２表面よりも低くなる状態のアライメントマーク５３を形成することから、アライメントマーク５３はその周囲よりも少なくとも一部が窪んだ状態に形成されるため、アライメントマーク５３上に金属膜、例えば下部電極層８４、ＴＭＲ層８５を成膜しても、その下部電極層８４、ＴＭＲ層８５表面にはアライメントマーク５３の窪み５４が転写され、下部電極層８４、ＴＭＲ層８５表面に窪みが形成されるので、下部電極層８４、ＴＭＲ層８５で形成される下部電極３４、記憶素子３３と下層の第１導電部５１（接続孔７１）とのアライメントを正確に行うことができるという利点がある。
【００５８】
したがって、微細化、高集積化に対応したデバイスの作成ができ、そして信頼性の高い配線形成ができる。本発明の半導体装置の製造方法は、ＭＲＡＭに限らず、銅（Ｃｕ）配線、銅（Ｃｕ）プラグを用いた場合においても、アライメントマークのみをフィールドに対して段差を形成することが可能になり、特に、ＭＲＡＭデバイスで一般的な構造と考えられる下部電極や、ＴＭＲ層を成膜した状態で、下層のアライメントマークを検出することが可能になる。また、銅（Ｃｕ）配線、銅（Ｃｕ）プラグの形成プロセスは、従来使われてきた成膜プロセス、研磨プロセス等を大きく変更するものでは無いので、配線の信頼性や歩留まり等を劣化させる懸念無しに導入できる。
【実施例３】
【００５９】
次に、本発明の半導体装置の製造方法に係る一実施例を、図６の概略構成断面図によって説明する。図６では、いわゆる溝配線構造を用いたＭＲＡＭを一例にして説明する。
【００６０】
図６に示すように、素子、配線、絶縁膜等が形成された半導体素子基板３０がある。上記半導体素子基板３０には、図示はしないが、例えば、選択素子として電界効果型トランジスタが形成されている。この電界効果トランジスタは読み出しのためのスイッチング素子として機能する。このスイッチング素子は、ｎ型電界効果トランジスタまたはｐ型電界効果トランジスタの他に、ダイオード、バイポーラトランジスタ等の各種スイッチング素子を用いることも可能である。さらに上記半導体素子基板３０には、上記電界効果型トランジスタを覆う状態に絶縁膜が形成され、この絶縁膜には上記選択素子に接続するコンタクト、センス線等が形成されている。
【００６１】
上記構成の半導体素子基板３０上には第１絶縁膜４１が形成されている。この第１絶縁膜４１は、エッチングストッパ層４１１と層間絶縁膜４１２との２層構造を成すように形成され、例えばエッチングストッパ層４１１は窒化シリコン（ＳｉＮ）膜もしくは炭化シリコン（ＳｉＣ）膜で形成され、層間絶縁膜４１２は酸化シリコン膜で形成されている。この層間絶縁膜は酸化物系の絶縁膜（例えばＳｉＯ2膜、ＳｉＯＦ膜、ＳｉＯＣ膜）もしくは有機系の絶縁膜、もしくはそれらを適宜組み合わせた積層膜等で形成することもできる。上記第１絶縁膜４１には、溝配線構造のワード線３１、上記コンタクトに接続する第１電極５１（第１導電部）等が形成されている。
【００６２】
上記第１絶縁膜４１上には第２絶縁膜４２が形成されている。この第２絶縁膜４２は、上記第１絶縁膜４１と同様に、エッチングストッパ層４２１と層間絶縁膜４２２との２層構造を成すように形成されている。また第２絶縁膜４２の表面は平坦化されている。上記第２絶縁膜４２を構成するエッチングストッパ層４２１となる絶縁膜は、銅の拡散を防止するとともに銅配線への酸素の侵入を防止する膜としても機能することが好ましく、例えば、窒化膜もしくは炭化膜で形成される。
【００６３】
上記第２絶縁膜４２には、第１電極５１に通じる接続孔７１の内部に第２導電部（プラグ）５２が形成されているとともに第２絶縁膜４２から第１絶縁膜４１にかけて形成される凹部７２の内部に第２絶縁膜４２表面よりも少なくとも一部が低くなるアライメントマーク５３が形成されている。上記第２導電部（プラグ）５２、ワード線３１、上記選択素子等が形成されているメモリ領域上の第２絶縁膜４２表面は平坦化されており、上記アライメントマーク５３の部分にのみ、段差となる窪み５４が形成されている。
【００６４】
さらに上記第２絶縁膜４２上には、上記第２導電部５２に接続する下部電極３４がワード線３１の上方に引き出されるように形成されている。さらにワード線３１上方の下部電極３４上には記憶素子３３が形成されている。上記下部電極３４および上記記憶素子３３は前記第２実施例で説明したものと同様の構成とすることができる。
【００６５】
すなわち、上記下部電極３４は、詳細は図示しないが、例えば、導電層の単層構造もしくは導電層と反強磁性体層との積層構造からなる。上記導電層は、例えば窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などが挙げられる。また反強磁性体層は、例えば、鉄・マンガン（Ｆｅ−Ｍｎ）合金、ニッケル・マンガン（Ｎｉ−Ｍｎ）合金、白金・マンガン（Ｐｔ−Ｍｎ）合金、イリジウム・マンガン（Ｉｒ−Ｍｎ）合金、ロジウム・マンガン（Ｒｈ−Ｍｎ）合金、コバルト酸化物およびニッケル酸化物からなる、もしくはそれらの積層構造が挙げられる。なお、反強磁性体層上に磁化固定層を延長した状態で下部電極３４が構成されてもよい。
【００６６】
また上記記憶素子３３は、詳細は図示しないが、一例として、強磁性体層からなる磁化固定層と、磁化固定層上に形成されたトンネル絶縁層と、トンネル絶縁層上に形成されたもので磁化が比較的容易に回転する記憶層とから構成されている。また記憶層上には導電性材料からなるキャップ層が形成されている。
【００６７】
上記記憶層、第１の磁化固定層は、例えば、ニッケル（Ｎｉ）、鉄（Ｆｅ）もしくはコバルト（Ｃｏ）、またはニッケル（Ｎｉ）、鉄（Ｆｅ）およびコバルト（Ｃｏ）のうちの少なくとも２種からなる合金のような、強磁性体からなる。上記導電体層は、例えば、ルテニウム（Ｒｕ）、銅（Ｃｕ）、クロム（Ｃｒ）、金（Ａｕ）、銀（Ａｇ）等で形成される。上記第１の磁化固定層は、反強磁性体層と接する状態に形成されていて、これらの層間に働く交換相互作用によって、第１の磁化固定層は、強い一方向の磁気異方性を有している。
【００６８】
上記トンネル絶縁層は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化アルミニウム、窒化マグネシウム、窒化シリコン、酸化窒化アルミニウム、酸化窒化マグネシウムもしくは酸化窒化シリコンからなる。上記トンネル絶縁層は、上記記憶層と上記磁化固定層との磁気的結合を切るとともに、トンネル電流を流すための機能を有する。これらの磁性膜および導電体膜は、主に、スパッタリング法によって形成される。トンネル絶縁層は、スパッタリング法によって形成された金属膜を酸化、窒化もしくは酸化窒化させることにより得ることができる。
【００６９】
上記キャップ層は、記憶素子１３と別の記憶素子１３とを接続する配線との相互拡散防止、接触抵抗低減および記憶層の酸化防止という機能を有する。通常、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）等のバリア性のある材料により形成されている。もしくは銅、銅合金等で形成することもできる。
【００７０】
さらに、記憶素子３３を被覆する第３絶縁膜４３が形成されている。この第３絶縁膜４３は、記憶素子３３の上面に形成されているキャップ層（図示せず）を露出させるように表面が平坦化されている。この第３絶縁膜４３上には、上記ワード線３１と記憶素子３３を間にして立体的に交差するビット線３２が形成されている。もしくは、図示はしないが、記憶素子３３を被覆する状態に第３絶縁膜４３が形成され、この第３絶縁膜４３に記憶素子３３のキャップ層に達する接続孔が開口され、その接続孔を通じてキャップ層に接続するように上記ビット線３２が形成されていてもよい。もしくはその接続孔に形成したプラグに接続するように上記ビット線３２が形成されていてもよい。
【００７１】
なお、上記説明した記憶素子３３は、トンネル磁気抵抗（ＴＭＲ：Tunnel Magnetic Resistance）効果を有するものであればよく、上記構成に限定されることはない。一例として、上記反強磁性体層上に形成される磁化固定層を、第１の磁化固定層と磁性層が反強磁性的に結合するような導電体層と第２の磁化固定層とを順に積層して形成することもできる。この磁化固定層は積層構造であっても、強磁性体層の単層構造であってもよく、もしくは３層以上の強磁性体層を、導電体層を挟んで積層させた構造であってもよい。また上記反強磁性体層の下地に、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる下地導電層（図示せず）を形成することも可能である。また、下地導電層を反強磁性体層によって兼ねることも可能である。
【００７２】
上記半導体装置（ＭＲＡＭ）は、アライメントマーク５３が第２絶縁膜４２から第１絶縁膜４１にかけて接続孔７１と同時に形成された凹部７２に第２絶縁膜４２表面よりも低くなるように第２導電部５２を構成する導電膜と同一層の導電膜を埋め込んで形成されているため、アライメントマーク５３上に下部電極３４や記憶素子３３を形成するための金属膜を含む膜を成膜しても、その金属膜を含む膜表面にはアライメントマーク５３の窪み５４が転写され、金属膜を含む膜表面に窪みが形成されるので、金属膜を含む膜等で形成される下部電極３４や記憶素子３３と下層の接続孔７１とのアライメントを正確に行うことができるという利点がある。これにより、ワード線３１と記憶素子３３の位置合わせが正確にできるようになり、記憶素子３３への書き込み効率を高めることができるという効果が得られ、ＭＲＡＭの性能向上が図れる。
【００７３】
上記実施例では、銅もしくは銅合金プラグに対して、ＴＭＲ素子の位置合わせをとる場合を例にして説明したが、めっき法により素子もしくは配線、電極等を形成する凹部に銅もしくは銅合金の埋め込みを行うとともに、アライメントマークを形成する箇所の凹部に銅もしくは銅合金の埋め込みを行い、そのアライメントマークの少なくとも一部がその周囲表面よりも深く形成されていることによって、アライメントマークに段差が形成されていることを特徴としていれば、本発明のアライメントマークの形成方法および半導体装置の製造方法を適用する箇所は、上記説明した箇所に限定されない。
【産業上の利用可能性】
【００７４】
本発明のアライメントマークの形成方法および半導体装置の製造方法および半導体装置は、埋め込み銅配線もしくは埋め込み銅プラグのような表面の少なくとも一部が平坦化された上層に金属膜を含む膜を成膜した状態で下層の合わせマークを検出する技術に適用することができ、特に、ＭＲＡＭ(Magnetic Random Access Memory)デバイスに適用することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明のアライメントマークの形成方法に係る一実施例を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。
【図６】本発明の半導体装置に係る一実施例を示した概略構成断面図である。
【図７】従来のＭＲＡＭの構成例を示す概略構成断面図である。
【図８】銅配線および銅プラグの形成方法を示す製造工程断面図である。
【符号の説明】
【００７６】
１１…絶縁膜、１２…凹部、１３…凹部、１８…下層のパターン、１９…アライメントマーク、２１…金属膜を含む膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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