(57)【要約】【課題】  半導体メモリのテストフェイル情報をセグメントごとに分類し、不良解析及び不良分類を実行して半導体メモリの不良調査及び不良解析時間を低減する半導体メモリ評価装置及びそれを用いた不良解析方法を実現する。【解決手段】  半導体メモリ評価装置２０は、メモリテスタ１、プローバ２、データ格納部３、ワークステーション（ＷＳ）４、及び構内情報通信網（ＬＡＮ）５から構成されている。ワークステーション（ＷＳ）４は、テスト前にセグメント分類され、データ格納部３に格納されているメモリテスタ１で測定した半導体メモリのフェイル情報をセグメントごとに不良調査及び不良解析を実行する。【選択図】  図１
2005147765.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリのファイル情報をセグメント分類してから、前記半導体メモリのファンクションを含むテストを行ない、前記半導体メモリのテスト情報を記録するメモリテスタと、
前記メモリテスタから出力された前記テスト情報を格納するデータ格納部と、
前記データ格納部に格納され、前記セグメント分類されたテスト情報のフェイルデータを呼び出して、前記フェイルデータの不良調査及び不良解析を行なうワークステーションと、
を具備することを特徴とする半導体メモリ評価装置。
【請求項２】
前記セグメント分類は、前記ワークステーションの指示によりメモリテスタが実行することを特徴とする請求項１記載の半導体メモリ評価装置。
【請求項３】
半導体メモリのファイル情報をセグメント分類してから、前記半導体メモリのファンクションを含むテストを行ない、前記半導体メモリのテスト情報を記録するメモリテスタと、
前記メモリテスタから出力された前記テスト情報を格納するデータ格納部と、
前記データ格納部に格納され、前記セグメント分類されたテスト情報のフェイルデータを呼び出して、前記フェイルデータの不良調査及び不良解析を行なうワークステーションと、
前記フェイルデータの不良調査及び不良解析により、分類分けされた主セルの不良を不良内容に応じてそれぞれ前記セグメント内のスペアセルに置き換える手段と、
を具備することを特徴とする半導体メモリ評価装置。
【請求項４】
半導体メモリのファイル情報をセグメント分類してから、前記半導体メモリのファンクションを含むテストを行ない、前記半導体メモリのテスト情報を記録するメモリテスタと、前記メモリテスタから出力された前記テスト情報を格納するデータ格納部と、前記データ格納部に格納され、前記セグメント分類されたテスト情報のフェイルデータを呼び出して、前記フェイルデータの不良調査及び不良解析を行なうワークステーションとを有する半導体メモリ評価装置の前記フェイルデータの不良解析方法であって、
前記ワークステーションが前記格納部に格納されたテスト情報のフェイルデータを呼び出してセグメント分類する工程と、
前記ワークステーションが前記セグメント分類されたフェイルデータを不良解析及び不良分類を行なう工程と、
を具備することを特徴とする半導体メモリ評価装置を用いた不良解析方法。
【請求項５】
前記フェイルデータを呼び出してセグメント分類する工程において、セグメントごとに前記フェイルデータを分類表示することを特徴とする請求項４記載の半導体メモリ評価装置を用いた不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリの不良調査及び不良解析時間を低減する半導体メモリ評価装置及びそれを用いた不良解析方法に関する。
【背景技術】
【０００２】
半導体集積回路、特に半導体メモリにおいては、微細化及び低消費電力化と共に高集積化が進んでいる。ＤＲＡＭ、ＳＲＡＭ等の半導体メモリの評価装置として、種々の半導体メモリ評価装置が提案されている。この種の半導体メモリ評価装置としては、図８に示すものが知られている（例えば、特許文献１参照。）。図８は、半導体メモリ評価装置の構成を示すブロック図である。
【０００３】
図８に示すように、この特許文献１に開示された半導体メモリ評価装置２００は、メモリテスタ１００、被測定素子（メモリ）１０１、プローバ１０２、及びプリンタ１０３から構成されている。
【０００４】
メモリテスタ１００は、メモリの記憶情報及び被測定素子（メモリ）１０１のウェハ上の相対位置情報を組み合わせて外部記憶装置にファイルとして記憶させ、ファイルデータを出力し、ファンクションテスト回路１１２を制御し情報処理手段として機能するＣＰＵ１１１と、被測定素子（メモリ）１０１のファンクションテストを行なうファンクションテスト回路１１２と、ファンクションテスト回路１１２により検出された被測定素子（メモリ）１０１の不良ビットアドレスを記憶するフェイルビットメモリ１１３とを有する。
【０００５】
フェイルビットメモリ１１３は、被測定素子（メモリ）１０１の不良ビットアドレスをファンクション実行中にリアルタイムで記憶できるメモリである。プリンタ１０３は、被測定素子（メモリ）１０１の不良ビット情報を出力する出力手段として用いる。
【０００６】
次に、半導体メモリ評価装置２００を用いて半導体メモリを評価する動作ステップについて図を用いて説明する。図９は、半導体メモリ評価装置の動作フローチャートである。
【０００７】
図９に示すように、半導体メモリ評価装置２００の動作ステップでは、まず、被測定素子（メモリ）１０１が形成されたウェハをプローバ１０２上にセットする（ステップＳ１００）。次に、チップを所定の位置に移動し（ステップＳ１０１）、テストを行なう。ここで、ファンクションテスト回路１１２は、被測定素子（メモリ）１０１のすべてのメモリセルが正常動作するかのチェックを行なう（ステップＳ１０２）。
【０００８】
続いて、テストで不良になったビットがフェイルビットメモリ１１３にフェイル情報として書きこまれ、その後このフェイル情報は読み出される（ステップＳ１０３）。次に、フェイル情報はチップの位置情報と組み合わされて外部記憶装置にファイルとして格納される（ステップＳ１０４）。そして、各チップのテストを順番通り実行し、各チップの情報をファイルとしてすべて外部記憶装置に格納する。
【０００９】
次に、外部記憶装置のファイルデータを読み出し（ステップＳ１０５）、順次所定のチップ位置にメモリの不良ビットマップを表示する（Ｓ１０６）。
【特許文献１】特開平６−１８２３０号公報（頁４、第１図及び第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した半導体メモリ評価装置２００においては、被測定素子（メモリ）１０１の同一アドレスに対して１回のデータの書き込み、呼び出し評価を行ない、これから得られるフェイル情報をフェイルビットメモリ１１３に記憶し、そしてチップの位置情報と組み合わされたフェイルデータを一括して外部記憶装置に記憶している。このため最近の大規模半導体メモリの不良調査及び不良解析を行なう場合、その都度外部記憶装置に格納されている大容量のフェイルデータを一括して呼び出して、不良調査及び不良解析を実行している。従って、不良調査及び不良解析時間が長時間になるという問題点がある。
【００１１】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、半導体メモリのテストフェイル情報をセグメントごとに分類し、不良解析及び不良分類を実行して半導体メモリの不良調査及び不良解析時間を低減する半導体メモリ評価装置及びそれを用いた不良解析方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の半導体メモリ評価装置は、半導体メモリのファイル情報をセグメント分類してから、前記半導体メモリのファンクションを含むテストを行ない、前記半導体メモリのテスト情報を記録するメモリテスタと、前記メモリテスタから出力された前記テスト情報を格納するデータ格納部と、前記データ格納部に格納され、前記セグメント分類されたテスト情報のフェイルデータを呼び出して、前記フェイルデータの不良調査及び不良解析を行なうワークステーションとを具備することを特徴とする。
【００１３】
更に、上記目的を達成するために、本発明の一態様の半導体メモリ評価装置を用いた不良解析方法は、半導体メモリのファイル情報をセグメント分類してから、前記半導体メモリのファンクションを含むテストを行ない、前記半導体メモリのテスト情報を記録するメモリテスタと、前記メモリテスタから出力された前記テスト情報を格納するデータ格納部と、前記データ格納部に格納され、前記セグメント分類されたテスト情報のフェイルデータを呼び出して、前記フェイルデータの不良調査及び不良解析を行なうワークステーションとを有する半導体メモリ評価装置の前記フェイルデータの不良解析方法であって、前記ワークステーションが前記格納部に格納されたテスト情報のフェイルデータを呼び出してセグメント分類する工程と、前記ワークステーションが前記セグメント分類されたフェイルデータを不良解析及び不良分類を行なう工程とを具備することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体メモリのテストフェイル情報をセグメントごとに分類し、不良解析及び不良分類を実行して半導体メモリの不良調査及び不良解析時間を低減する半導体メモリ評価装置及びそれを用いた不良解析方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
まず、本発明の実施例１に係る半導体メモリ評価装置について、図面を参照して説明する。図１は半導体メモリ評価装置の構成を示すブロック図である。
【００１７】
図１に示すように、半導体メモリ評価装置２０は、メモリテスタ１、プローバ２、データ格納部３、ワークステーション（ＷＳ）４、及び構内情報通信網（ＬＡＮ）５から構成されている。
【００１８】
メモリテスタ１は、メモリの記憶情報及びプローバ２上にセットされたメモリ素子のウェハ上の相対位置情報を組み合わせてデータ格納部３にファイルとして記憶させ、ファイルデータを出力し、テスト回路７を制御し情報処理手段として機能するＣＰＵ６と、メモリ素子のファンクションテストを行なうテスト回路７と、テスト回路７により検出されたメモリ素子の不良ビットアドレス等のテスト情報を記憶するメモリ部８を有する。
【００１９】
データ格納部３は、メモリテスタ１から出力されたメモリ素子のファイルデータを格納し、ワークステーション（ＷＳ）４の指示により随時このファイルデータをワークステーション（ＷＳ）４に送信する。
【００２０】
ワークステーション（ＷＳ）４は、データ格納部３から出力されたメモリ素子のファイルデータを演算し、フェイルビット、ライン不良、ブロック不良等を解析する解析手段を有する演算部９と、演算部９の結果を用いて半導体メモリの不良セルの分布形状等を解析・調査する不良解析手段１０を備え、あわせてメモリテスタ１に半導体メモリのテスト評価の実行を指示する。
【００２１】
構内情報通信網（ＬＡＮ）５は、メモリテスタ１、プローバ２、データ格納部３、及びワークステーション（ＷＳ）４のそれぞれの稼動状況を監視し、半導体メモリ評価装置２０から得られた各種情報を構内に随時送信する。
【００２２】
次に、半導体メモリ評価装置２０を用いた不良調査・解析方法について説明する。図２は、不良解析データを取得するための動作ステップ、図３はデータ構造を示すデータ構造図、図４は不良解析用データを示す図、図５は不良分類を作成するための動作ステップ、図６は不良分類を示す図である。
【００２３】
図２に示すように、不良解析データを取得するための動作ステップでは、まず、メモリテスタ１を用いた半導体メモリのテストを開始する前に、メモリセルのファイル情報をワークステーション（ＷＳ）４を用いてセグメント分類する（ステップＳ１０）。次に、メモリセルが形成されたウェハをプローバ２上にセットし、チップを所定の位置に移動する（ステップＳ１１）。続いて、メモリテスタ１を用いて半導体メモリのテストを実行する（ステップＳ１２）。そして、セグメント分類されたメモリセルのファイル情報はチップ位置情報と組み合わされてデータ格納部３に格納される。
【００２４】
具体的には、図３に示すように、フェイル情報は３２個のＲｏｗ側（０〜３１）と１６個のＣｏｌｕｍｎ側（０〜１５）からなるデータを４つのセグメント（第1〜第4のセグメント２１〜２４）に分割されている。各セグメントは、１６個のＲｏｗと８個のＣｏｌｕｍｎのデータ構成になっている。なお、図３に示すフェイル情報は主セル部の情報であり、マークされた各ビットは不良ビットである。
【００２５】
ここで、半導体メモリのファンクションテストを実行する前に予め半導体メモリのファイル情報をセグメント分類しているので、測定中にセグメントごとに半導体メモリのテスト情報を順次データ格納部３に送信でき、従来よりもメモリテスタ１のメモリ部の容量増大を抑制できる。
【００２６】
次に、ワークステーション（ＷＳ）４を用いてセグメントごとにそれぞれのＲｏｗ及びＣｏｌｕｍｎラインに含まれるフェイル数をカウントする。ここで、図３に図示していないがスペアセル部のＲｏｗ及びＣｏｌｕｍｎラインに含まれるフェイル数もカウントする（ステップＳ１３）。ここで、次のステップからの解析は、ワークステーション（ＷＳ）４の演算部９を用いて実行する。
【００２７】
続いて、各ラインにおいてフェイル数が所定の基準値、例えばライン長の７５％以上かどうかの判断をする（ステップＳ１４）。基準値以内であればビット不良とカウントし、Ｒｏｗ及びＣｏｌｕｍｎのアドレスを記録する（ステップＳ１５）。基準値以上であればライン不良とカウントし、Ｒｏｗ及びＣｏｌｕｍｎのアドレスを記録する（ステップＳ１６）。
【００２８】
そして、記録されたライン不良数が所定の基準値、例えばトータルラインの５０％以上かどうかの判断をする（ステップＳ１７）。基準値以内であればライン不良とカウントし、Ｒｏｗ及びＣｏｌｕｍｎのアドレスを記録する（ステップＳ１８）。基準値以上であればブロック不良とカウントし、Ｒｏｗ及びＣｏｌｕｍｎのアドレスを記録する（ステップＳ１９）。
【００２９】
図４に示すように、不良解析用データは、第1〜第4のセグメント２１、２２、２３、２４の４セグメントに分類表示されている。例えば、第1のセグメント２１の不良アドレスは、Ｒｏｗの２行、Ｃｏｌｕｍｎの３及び６列の不良と表示される。そして、不良分類の調査は、ワークステーション（ＷＳ）４の不良解析手段１０を用いて実行する。
【００３０】
図５に示すように、不良分類を作成するための動作ステップでは、まず、図４の不良解析用データを参照しながら（ステップＳ２０）、図２のステップＳ１５の基準と同じ基準値を用いてブロック不良の有無を確認する（ステップＳ２１）。ブロック不良があればブロック不良とカウントする（ステップＳ２２）。ブロック不良に対応しない領域の不良は、Ｒｏｗ及びＣｏｌｕｍｎのライン不良の有無を確認する（ステップＳ２３）。
【００３１】
続いて、Ｒｏｗ及びＣｏｌｕｍｎのライン不良に対応しない不良は、セル不良とカウントする（ステップＳ２４）。そして、Ｒｏｗ及びＣｏｌｕｍｎのライン不良がある場合は隣接するビット不良の有無を確認する（ステップＳ２５）。隣接するビット不良があれば十字不良とカウントする（ステップＳ２６）。隣接するビット不良に対応しない領域の不良は、隣接するセグメントのＲｏｗ及びＣｏｌｕｍｎのライン不良の調査をする（ステップＳ２７）。
【００３２】
そして、同一アドレスのライン不良を確認する（ステップＳ２８）。隣接するセグメントを貫通するライン不良は、Ｃｏｌｕｍｎの場合にＬｏｎｇ  Ｂｉｔ  Ｌｉｎｅ不良、Ｒｏｗの場合にＬｏｎｇ  Ｗｏｒｄ  Ｌｉｎｅ不良としてカウントする（ステップＳ２９）。隣接するセグメントを貫通しないライン不良は、Ｃｏｌｕｍｎの場合にＳｈｏｒｔ  Ｂｉｔ  Ｌｉｎｅ不良、Ｒｏｗの場合にＳｈｏｒｔ  Ｗｏｒｄ  Ｌｉｎｅ不良としてカウントする（ステップＳ３０）。
【００３３】
図６に示すように、図５の動作ステップから導き出された不良分類は、第1〜第５の不良モード３１、３２、３３、３４、３５の５種類に分類できる。第1の不良モード３１は、Ｒｏｗ及びＣｏｌｕｍｎのライン不良が交差する十字不良であり、不良個所が１ケ所ある。第２の不良モード３２は、セグメント間を貫通するＬｏｎｇ  Ｂｉｔ  Ｌｉｎｅ不良であり、不良個所が１ケ所ある。第３の不良モード３３は、セグメント間を貫通しないＳｈｏｒｔ  Ｂｉｔ  Ｌｉｎｅ不良であり、不良個所が１ケ所ある。第４の不良モードは、セグメント間を貫通しないＳｈｏｒｔ  Ｗｏｒｄ  Ｌｉｎｅ不良であり、不良個所が４ケ所ある。そして、第５の不良モードは、ブロック不良及びライン不良である第１〜第４の不良モード以外のランダム不良であり、不良個所が９ケ所ある。
【００３４】
上述したように、本実施例の半導体メモリ評価装置では、メモリテスタ１でテストされ、データ格納部３に格納されたメモリ素子のフェイルデータをワークステーション４によりセグメント分類し、且つセグメントごとにワークステーション４の演算部９及び不良解析手段１０を用いて半導体メモリの不良調査及び不良解析を行なっている。このため、データ格納部３に格納されたフェイルデータを半導体メモリの不良調査及び不良解析のためにその都度一括して呼び出す従来の方法よりも半導体メモリの不良調査及び不良解析時間を大幅に低減できる。例えば、高集積度の１２８Ｍ  ＤＲＡＭでは従来よりも半導体メモリの不良調査及び不良解析時間を１／３以下に低減できる。
【００３５】
そして、セグメントごとに半導体メモリの不良調査及び不良解析を行なっているので、半導体メモリの不良調査及び不良解析を一括して行なう従来の方法よりも半導体メモリの不良モードの特定を正確にできる。
【００３６】
本実施例では、半導体メモリのテストの内ファンクションテストのみ実行しているが半導体メモリのリーク電流等のＤＣ特性を同時に測定してもよい。
【実施例２】
【００３７】
次に、本発明の実施例２に係る半導体メモリの救済方法について、図面を参照して説明する。図７は、不良セルの救済方法を示す図、図７（ａ）はフェイル情報を示す図、図７（ｂ）は不良解析用データを示す図、図７（ｃ）は救済情報を示す図である。
【００３８】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる構成部分のみ説明する。
【００３９】
図７（ａ）に示すように、セグメント分類されたメモリ素子のフェイル情報は、１６個のＲｏｗ側（０〜１５）と８個のＣｏｌｕｍｎ側（０〜７）からなる主セル４１、４個のＲｏｗ側（０〜３）からなるスペアローセル（Ｓｐａｒｅ  Ｒｏｗ  Ｃｅｌｌ）４２、及び２個のＣｏｌｕｍｎ側（０〜１）からなるスペアカラムセル（Ｓｐａｒｅ  Ｃｏｌｕｍｎ  Ｃｅｌｌ）４３を有する。そして、このメモリ素子のフェイル情報を実施例１の図２に示す不良解析の動作ステップと同様な動作ステップで不良解析・調査を行なう。
【００４０】
図７（ｂ）に示すように、上記不良解析・調査により分析されたフェイル情報は、主セル部の不良４４及びスペアセル部の不良４５を有する。次に、この分析されたフェイル情報を元に不良セルの救済を行なう。
【００４１】
図７（ｃ）に示すように、まず、Ｃｏｌｕｍｎの０列のデータをＳｐａｒｅ  Ｃｏｌｕｍｎの０列のデータに置き換える。続いて、Ｒｏｗの３行のデータをＳｐｒｅ  Ｒｏｗの２行のデータに置き換える。そして、Ｂｉｔ６、４のデータをＳｐａｒｅ  Ｃｏｌｕｍｎの１列のデータに、Ｂｉｔ９、２のデータをＳｐａｒｅ  Ｒｏｗの３行のデータに置き換える。
【００４２】
上述したように、本実施例の半導体メモリの救済方法では、セグメントごとに不良調査及び不良解析を行ない、不良モードごとにスペアセルに置き換えているので半導体メモリの救済を高精度で、且つ容易に行なえるので半導体メモリの救済精度が向上する。
【００４３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４４】
例えば、本実施例では、半導体メモリのウェハをテストしているが、樹脂等で封止された半導体メモリの不良調査及び不良解析にも適用できる。そして、半導体メモリの不良調査及び不良解析について説明しているが、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、及び誘電体メモリ等の単体メモリばかりでなくメモリを内部に備えるＳＯＣ（System  On  Silicon）等のメモリ・ロジック混載デバイスのメモリ部での不良調査及び不良解析にも適用できる。  
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る半導体メモリ評価装置の構成を示すブロック図。
【図２】本発明の実施例１に係る不良解析データを取得するための動作ステップ。
【図３】本発明の実施例１に係るデータ構造を示すデータ構造図。
【図４】本発明の実施例１に係る不良解析用データを示す図。
【図５】本発明の実施例１に係る不良分類を作成するための動作ステップ。
【図６】本発明の実施例１に係る不良分類を示す図。
【図７】本発明の実施例２に係る不良セルの救済方法を示す図。
【図８】従来例の半導体メモリ評価装置の構成を示すブロック図。
【図９】従来の半導体メモリ評価装置の動作ステップ。
【符号の説明】
【００４６】
１、１００  メモリテスタ
２、１０２  プローバ
３  データ格納部
４  ワークステーション（ＷＳ）
５  構内情報通信網（ＬＡＮ）
６  ＣＰＵ
７  テスト回路
８  メモリ部
９  演算部
１０  不良解析手段
２０、２００  半導体メモリ評価装置
２１  第1のセグメント
２２  第２のセグメント
２３  第３のセグメント
２４  第４のセグメント
３１  第１の不良モード
３２  第２の不良モード
３３  第３の不良モード
３４  第４の不良モード
３５  第５の不良モード
４１  主セル（Ｍａｉｎ  Ｃｅｌｌ）
４２  スペアローセル（Ｓｐａｒｅ  Ｒｏｗ  Ｃｅｌｌ）
４３  スペアカラムセル（Ｓｐａｒｅ  Ｃｏｌｕｍｎ  Ｃｅｌｌ）
４４  主セル部の不良
４５  スペアセル部の不良
１０１  被測定素子
１０３  プリンタ
１１１  ＣＰＵ
１１２  ファンクションテスト回路
１１３  フェイルビットメモリ
【図１】
2005147765.tif 000003
【図２】
2005147765.tif 000004
【図３】
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【図４】
2005147765.tif 000006
【図５】
2005147765.tif 000007
【図６】
2005147765.tif 000008
【図７】
2005147765.tif 000009
【図８】
2005147765.tif 000010
【図９】
2005147765.tif 000011