(57)【要約】【課題】ＯＮ抵抗を小さくするために低閾値電圧の電界効果トランジスタを用いた場合でもリーク電流を抑制できるスイッチ回路を提供する。【解決手段】スイッチ回路の一方の端子Ｔ１と他方の端子Ｔ２との間に、各々のゲートに制御信号１００が入力される二つの同一導電型の電界効果トランジスタ１０１及び１０２を直列に接続すると共に、トランジスタ１０１のソース及びトランジスタ１０２のドレインと定電位点との間に制御信号１００により制御されるスイッチ素子１０５を接続し、スイッチ回路のＯＦＦ時にトランジスタ１０１のソース及びトランジスタ１０２のドレインの電位を定電位点に固定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に接続され、制御信号に従ってスイッチ動作を行うスイッチ回路において：
前記制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第１導電型の第１の電界効果トランジスタと；
前記制御信号が入力されるゲート、前記第１の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第１導電型の第２の電界効果トランジスタと；
前記第１の電界効果トランジスタのソース及び前記第２の電界効果トランジスタのドレインと定電位点との間に接続され、前記制御信号により制御されるスイッチ素子とを具備するスイッチ回路。
【請求項２】
前記スイッチ素子は第２導電型の電界効果トランジスタである請求項１記載のスイッチ回路。
【請求項３】
前記第１及び第２の電界効果トランジスタはＮチャネルＭＯＳトランジスタ、前記スイッチ素子はＰチャネルＭＯＳトランジスタであり、前記制御信号は電源電圧とグラウンド電位との間で遷移する電圧信号であり、前記定電位点は前記電源電圧を有する請求項１記載のスイッチ回路。
【請求項４】
前記第１及び第２の電界効果トランジスタはＰチャネルＭＯＳトランジスタ、前記スイッチ素子はＮチャネルＭＯＳトランジスタであり、前記制御信号はグラウンド電位と電源電圧との間で遷移する電圧信号であり、前記定電位点はグラウンド電位を有する請求項１記載のスイッチ回路。
【請求項５】
前記第１及び第２の電界効果トランジスタは、閾値電圧の絶対値が電源電圧の半分以下である請求項１記載のスイッチ回路。
【請求項６】
第１の端子と第２の端子との間に接続され、第１及び第２の制御信号に従ってスイッチ動作を行うスイッチ回路において：
前記第１の制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第１導電型の第１の電界効果トランジスタと；
前記第１の制御信号が入力されるゲート、前記第１の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第１導電型の第２の電界効果トランジスタと；
前記第１の電界効果トランジスタのソース及び前記第２の電界効果トランジスタのドレインと定電位点との間に接続され、前記第１の制御信号により制御される第１のスイッチ素子と；
前記第２の制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第２導電型の第３の電界効果トランジスタと；
前記第２の制御信号が入力されるゲート、前記第３の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第２導電型の第４の電界効果トランジスタと；
前記第３の電界効果トランジスタのソース及び前記第４の電界効果トランジスタのドレインと定電位点との間に接続され、前記第２の制御信号により制御される第２のスイッチ素子とを具備するスイッチ回路。
【請求項７】
前記第１のスイッチ素子は第２導電型の電界効果トランジスタであり、前記第２のスイッチ素子は第１導電型の電界効果トランジスタである請求項６記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを用いたスイッチ回路に関する。
【背景技術】
【０００２】
電界効果トランジスタを用いたスイッチ回路は、例えばパイプライン型ＡＤＣ（アナログ−ディジタル変換器）、ΔΣ（デルタシグマ）ＡＤＣ及びスイッチトキャパシタフィルタなどで多用されている。例えば、非特許文献１にはFig. 5に示されるようなＣＭＯＳスイッチ回路を用いたパイプライン型ＡＤＣが記載されている。電界効果トランジスタを用いたスイッチ回路は、ＣＭＯＳスイッチ回路以外にも、NＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）のみを用いたＮＭＯＳスイッチ回路、PチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）のみを用いたＰＭＯＳスイッチ回路も存在する。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 5, MAY 1999, “A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter”, Andrew M.. Abo and Paul R. Gray, Fellow, IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体集積回路の高速化と回路面積の減少などを目的として、半導体プロセスの微細化が進められている。例えば、「世界半導体技術ロードマップ」(International Technology Roadmaps for Semiconductors: ITRS) 2002年度アップデート版によると、2001年では130nmプロセスであったものが、2004年には90nmプロセス、2007年には65nmプロセスが立ち上がると予想されている。
【０００４】
一般に、プロセスの微細化が進むと電界効果トランジスタの絶縁破壊耐圧が低くなるので、集積回路の信頼性を保つために回路に使用する電源電圧を下げる必要がある。電源電圧が下がると、スイッチ回路に通常の閾値電圧を持つ電界効果トランジスタを使用したのでは、スイッチＯＮ時の電界効果トランジスタのソース・ドレイン間抵抗（ＯＮ抵抗）が十分に小さくならず、所望のスイッチＯＮ動作ができないという問題が生ずる。
【０００５】
例えば、ＣＭＯＳスイッチ回路ではＮＭＯＳトランジスタとＰＭＯＳトランジスタの各々のゲート・ソース間電圧Ｖgsを変化させ、スイッチ抵抗の値を増減させることによりＯＮ／ＯＦＦできる。ＣＭＯＳスイッチ回路のスイッチ抵抗は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各々のソース・ドレイン間抵抗の並列抵抗である。スイッチをＯＮさせたい場合は、ＯＮ抵抗を所望の値まで十分小さくするために、ＮＭＯＳトランジスタには高い電圧、ＰＭＯＳトランジスタのゲートには低い電圧をそれぞれ印加する。逆にスイッチをＯＦＦさせたい場合は、ＮＭＯＳトランジスタのゲートには低い電圧、ＰＭＯＳトランジスタのゲートには高い電圧をそれぞれ印加して、ＯＦＦ抵抗を所望の値まで十分大きくする。
【０００６】
一般に、スイッチ回路を用いるスイッチトキャパシタ回路などでは、信号対雑音電力比を大きくとりたいという理由から、電界効果トランジスタのソースに入力される信号電圧Ｖi のＤＣ電位を電源電圧Ｖddとグラウンド電位（０Ｖとする）の中央値Ｖdd／２付近に設計する。スイッチ回路に関しても、Ｖi＝Ｖdd／２付近でＯＮ抵抗が十分に小さく、ＯＦＦ抵抗は十分に大きいことが重要である。
【０００７】
プロセスの微細化が進むと、電源電圧は低下するが、電界効果トランジスタの閾値電圧は電源電圧の低下の割合ほどは低下しない。このためプロセスの微細化に伴い電源電圧を下げてゆくと、やがて電源電圧が閾値電圧（ＣＭＯＳスイッチ回路の場合は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧の絶対値の和）を下回る。こうなるとＶi＝Ｖdd／２付近では、電界効果トランジスタのゲート・ソース間電圧は閾値電圧以下となり、ＯＮ抵抗を十分に小さくすることは難しくなる。
【０００８】
この問題を解決するには、スイッチ回路に通常の電界効果トランジスタよりも閾値電圧が小さい特殊な電界効果トランジスタを用いればよい。しかし、低閾値電圧の電界効果トランジスタを用いるとスイッチＯＦＦ時のリーク電流が増大するという新たな問題が発生する。例えば、スイッチトキャパシタ回路においてキャパシタの充電電荷がスイッチ回路を通じてリークすると、スイッチトキャパシタ回路の精度を大きく悪化させてしまうため、深刻な問題となる。
【０００９】
具体的に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースが信号源に接続され、ドレインがキャパシタに接続されたＣＭＯＳスイッチ回路を例にとると、スイッチＯＦＦ時にはＮＭＯＳトランジスタのゲートはグラウンド電位に接続され、ＰＭＯＳトランジスタのゲートは電源電圧Ｖddに接続される。スイッチＯＦＦ時にキャパシタからＮＭＯＳトランジスタを通じて流れるリーク電流は、ゲート電圧と信号電圧Ｖiの差が大きいほど多くなると考えられる。ＮＭＯＳトランジスタについて考慮すると、ゲート電圧と信号電圧Ｖiの差は−Ｖi(０≦Ｖi≦Ｖdd)であるので、Ｖi＝０の場合にリーク電流は最大となる。リーク電流はＶgs＝０のときのドレイン電流Ｉd(Ｖgs＝０)に相当する。Ｉd(Ｖgs＝０)の値は低閾値電圧の電界効果トランジスタの方が大きいので、低閾値電圧の電界効果トランジスタの方が通常の電界効果トランジスタよりもリーク電流が大きくなる。ＰＭＯＳトランジスタついても、同様のことが言える。
【００１０】
本発明の目的は、ＯＮ抵抗を小さくするために低閾値電圧の電界効果トランジスタを用いた場合でもリーク電流を抑制できるスイッチ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一つの観点によると、第１の端子と第２の端子との間に接続され、制御信号に従ってスイッチ動作を行うスイッチ回路であって、前記制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第１導電型の第１の電界効果トランジスタと、前記制御信号が入力されるゲート、前記第１の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第１導電型の第２の電界効果トランジスタと、前記第１の電界効果トランジスタのソース及び前記第２の電界効果トランジスタのドレインと定電位点との間に接続され、前記制御信号により制御されるスイッチ素子とを具備するスイッチ回路を提供する。
【００１２】
第１の観点によるスイッチ回路では、スイッチＯＦＦ時に第１の電界効果トランジスタのソース及び第２の電界効果トランジスタのドレインが定電位点の電位に固定される。これによって常にリーク電流が最小値になり、従来のＮＭＯＳスイッチ回路に比べリーク電流の平均値を小さくすることができる。
【００１３】
具体的には、例えば第１及び第２の電界効果トランジスタはＮチャネルＭＯＳトランジスタの場合、制御信号は電源電圧とグラウンド電位との間で遷移する電圧信号であり、定電位点は電源電圧の電位を有する。この場合、スイッチＯＦＦ時に第１の電界効果トランジスタのソース及び第２の電界効果トランジスタのドレインは電源電圧の電位に固定される。また、スイッチ素子はＰチャネルＭＯＳトランジスタが用いられる。
【００１４】
一方、第１及び第２の電界効果トランジスタがＰチャネルＭＯＳトランジスタの場合、制御信号はグラウンド電位と電源電圧との間で遷移する電圧信号であり、定電位点はグラウンド電位を有する。この場合、スイッチＯＦＦ時に第１の電界効果トランジスタのソース及び第２の電界効果トランジスタのドレインはグラウンド電位に固定される。また、スイッチ素子はＮチャネルＭＯＳトランジスタが用いられる。
【００１５】
本発明の他の観点によると、第１の端子と第２の端子との間に接続され、第１及び第２の制御信号に従ってスイッチ動作を行うスイッチ回路において、前記第１の制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第１導電型の第１の電界効果トランジスタと、前記第１の制御信号が入力されるゲート、前記第１の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第１導電型の第２の電界効果トランジスタと、前記第１の電界効果トランジスタのソース及び前記第２の電界効果トランジスタのドレインと定電位点との間に接続され、前記第１の制御信号により制御される第１のスイッチ素子と、前記第２の制御信号が入力されるゲート、及び前記第１の端子に接続されたドレインを有する第２導電型の第３の電界効果トランジスタと、前記第２の制御信号が入力されるゲート、前記第３の電界効果トランジスタのソースに接続されたドレイン、及び前記第２の端子に接続されたソースを有する第２導電型の第４の電界効果トランジスタと、前記第３の電界効果トランジスタのソース及び前記第４の電界効果トランジスタのドレインと定電位点との間に接続され、前記第２の制御信号により制御される第２のスイッチ素子とを具備するスイッチ回路を提供する。
【００１６】
第２の観点によるスイッチ回路はＣＭＯＳスイッチ回路であり、ＮＭＯＳスイッチ回路とＰＭＯＳスイッチ回路の両方を用いているので、ＮＭＯＳスイッチ回路やＰＭＯＳスイッチ回路よりも、スイッチＯＮ時のＯＮ抵抗の変動が電源電圧とグラウンド電位の略中央値付近で小さくなり、信号歪みを抑制することができる。その他の点は第１の観点によるＮＭＯＳスイッチ回路あるいはＰＭＯＳスイッチ回路と基本的に同様である。
【発明の効果】
【００１７】
本発明によると、基本的に二つの低閾値電圧の同一導電型の電界効果トランジスタを直列接続したＮＭＯＳスイッチ回路あるいはＰＭＯＳスイッチ回路において、スイッチ素子を用いてスイッチＯＦＦ時に二つの電界効果トランジスタの接続点の電位をＮＭＯＳスイッチ回路ならば電源電位に、ＰＭＯＳスイッチ回路ならばグラウンド電位に固定することにより、スイッチＯＦＦ時のリーク電流を低減できる。さらに、ＣＭＯＳスイッチ回路においては、電源電圧と接地電圧の略中央値における信号電圧に対して信号歪みが小さくなるという効果が新たに得られる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態を説明する。  
（第１の実施の形態）  
図１に示される本発明の第１の実施形態に係るスイッチ回路は、ＮＭＯＳスイッチ回路であり、二つのＮＭＯＳトランジスタ１０１及び１０２を有する。ＮＭＯＳトランジスタ１０１のドレインは、スイッチ回路の一端である第１の端子Ｔ１に接続される。端子Ｔ１は例えば信号源１０３に接続される。信号源１０３は、０≦Ｖi≦Ｖddの信号電圧Ｖiを発生するものとする。ＮＭＯＳトランジスタ１０１のソースとＮＭＯＳトランジスタ１０２のドレインとは接続されている。ＮＭＯＳトランジスタ１０２のソースは、スイッチ回路の他端である第２の端子Ｔ２に接続される。端子Ｔ２は例えば容量素子１０４に接続される。
【００１９】
ＮＭＯＳトランジスタ１０１及び１０２のゲートには、制御信号１００が入力される。ＮＭＯＳトランジスタ１０１及び１０２のドレインと電源電圧Ｖddとの間に、スイッチ素子１０５が接続される。スイッチ素子１０５は、制御信号１００によってＯＮ／ＯＦＦされる。制御信号１００は、この例では電源電圧Ｖddとグラウンド電位（０電位）との間で遷移する電圧信号であり、この制御信号１００によってＮＭＯＳスイッチ回路はＯＮ／ＯＦＦ動作を行う。
【００２０】
次に、図１のＮＭＯＳスイッチ回路の動作を説明する。  
ＮＭＯＳスイッチ回路をＯＮ状態にする場合、制御信号１００の電圧、すなわちＮＭＯＳトランジスタ１０１，１０２のゲート電位をVddとし、さらにスイッチ素子１０５をＯＦＦ状態とする。ＮＭＯＳトランジスタ１０１のゲート・ドレイン間電圧は、Ｖdd−Ｖiとなる。ここで、ＮＭＯＳトランジスタ１０１及び１０２にＶdd−Ｖi≧ＶtNlow、例えばＶdd／２≧ＶtNlowを満たすような低閾値電圧ＶtNlowの素子を使用すると、ＮＭＯＳトランジスタ１０１はＯＮ状態となり、同様にＮＭＯＳトランジスタ１０２もＯＮ状態となる。このとき、ＮＭＯＳトランジスタ１０１及び１０２のＯＮ抵抗は十分に小さい。従って、ＮＭＯＳスイッチ回路はＯＮ状態となり、信号源１０３と容量素子１０４間に信号電流が流れる。
【００２１】
次に、ＮＭＯＳスイッチ回路をＯＦＦ状態にする場合は、制御信号１００の電圧、すなわちＮＭＯＳトランジスタ１０１及び１０２のゲート電位を０にし、さらにスイッチ素子１０５をＯＮ状態とする。ここで、ＮＭＯＳトランジスタ１０２に注目すると、ＮＭＯＳトランジスタ１０２はドレイン電位が電源電圧Ｖddと等しくなるので、ゲート・ドレイン間電圧は−Ｖddになる。
【００２２】
この状態は、単一のＮＭＯＳトランジスタを用いる従来のＮＭＯＳスイッチ回路において、信号電圧ＶiがＶddの場合と等しい。従来のＮＭＯＳスイッチ回路は、信号電圧Ｖi（０≦Ｖi≦Ｖdd）がＶi＝０のときリーク電流が最大、Ｖi＝Ｖddのときリーク電流が最小となる。リーク電流の平均値は、Ｖi＝Ｖdd／２とした場合のリーク電流が相当する。
【００２３】
図２は、通常の閾値電圧(StdVth)と低閾値電圧(LowVth)のＮＭＯＳトランジスタについてゲート・ソース間電圧Ｖgsとドレイン電流Ｉdの関係を示している。ＶgsとＩdの関係は、ゲート電位と信号電圧間の電位差とリーク電流の関係に相当する。図２からゲート・ソース間電圧Ｖgs＝０のときのドレイン電流は、通常の閾値電圧のＮＭＯＳトランジスタではＡ点に示されるように小さい（図の例では０）であるのに対して、低閾値電圧のＮＭＯＳトランジスタではＢ点に示されるように大きい。従って、低閾値電圧のＮＭＯＳトランジスタを用いると、リーク電流が大きくなる。
【００２４】
これに対して、図１におけるＮＭＯＳトランジスタ１０２のリーク電流、すなわちＮＭＯＳスイッチ回路がＯＦＦの状態でＮＭＯＳトランジスタ１０２を通して流れる電流は、従来のＮＭＯＳスイッチ回路においてＶi＝Ｖddに固定された場合に相当し、常に最小である。
【００２５】
このように本実施形態に係るＮＭＯＳスイッチ回路では、スイッチ回路のＯＦＦ状態においてスイッチ素子１０５をＯＮ状態として、ＮＭＯＳトランジスタ１０２のドレイン電位をＶddに固定する。従って、ＯＮ抵抗を小さくするために低閾値電圧のＮＭＯＳトランジスタを用いた場合でも、リーク電流を従来のＮＭＯＳスイッチ回路に比べて小さくすることができる。
【００２６】
図３に、図１のＮＭＯＳスイッチ回路を具体化した例を示す。図３のＮＭＯＳスイッチ回路では、図１中に示したスイッチ素子１０５をＰＭＯＳトランジスタ１０６により実現している。ＰＭＯＳトランジスタ１０６のソースは電源Ｖddに接続され、ドレインはＮＭＯＳトランジスタ１０１のソース及びＮＭＯＳトランジスタ１０２のドレインに接続される。ＰＭＯＳトランジスタ１０６ゲートには、制御信号１００が入力される。
【００２７】
次に、ＰＭＯＳトランジスタ１０６が図１中に示したスイッチ素子１０５として機能することを説明する。図３のＮＭＯＳスイッチ回路をＯＮ状態にするために、制御信号１００の電圧を電源電圧Ｖddとして、ＰＭＯＳトランジスタ１０６のゲート電位をＶddにすると、ＰＭＯＳトランジスタ１０６のゲート・ソース間電圧は０になる。これはＮＭＯＳトランジスタ１０１及び１０２のソース・ドレイン間抵抗に比して十分大きいので、ＰＭＯＳトランジスタ１０６はＯＦＦ状態となる。
【００２８】
一方、ＮＭＯＳスイッチ回路をＯＦＦ状態にする場合は、制御信号１００の電圧を０にする。ここで、もしスイッチ素子１０５がＮＭＯＳトランジスタであったとすると、ＮＭＯＳトランジスタ１０２のソース電位がＶddに近ければ、ゲート電位がＶddであっても十分小さなＯＮ抵抗が得られず、リーク電流が減少しない場合がある。これに対してスイッチ素子１０５にＰＭＯＳトランジスタ１０６を用いると、ＮＭＯＳトランジスタ１０２のソース電位に依存せずＰＭＯＳトランジスタ１０６のゲート・ソース間電圧が−Ｖddとなる。これはＰＭＯＳトランジスタ１０６の閾値電圧（−ＶtP）に比べて小さいので、常に十分小さいＯＮ抵抗をもってＯＮ状態となる。
【００２９】
（第２の実施形態）  
次に、図４を用いて本発明の第２の実施形態に係るＰＭＯＳスイッチ回路について説明する。図４のＰＭＯＳスイッチ回路は、二つのＰＭＯＳトランジスタ２０１及び２０２を有する。ＰＭＯＳトランジスタ２０１のドレインは、スイッチ回路の一端である第１の端子Ｔ１に接続される。端子Ｔ１は例えば信号源２０３に接続される。信号源２０３は、０≦Ｖi≦Ｖddの信号電圧Ｖiを発生するものとする。ＰＭＯＳトランジスタ２０１のソースとＰＭＯＳトランジスタ２０２のドレインとは接続されている。ＰＭＯＳトランジスタ２０２のソースは、スイッチ回路の他端である第２の端子Ｔ２に接続される。端子Ｔ２は例えば容量素子２０４に接続される。
【００３０】
ＰＭＯＳトランジスタ２０１及び２０２のゲートには、制御信号２００が入力される。ＰＭＯＳトランジスタ２０１及び２０２のドレインとグラウンド電位（０電位）との間に、スイッチ素子２０５が接続される。スイッチ素子２０５は、制御信号２００によってＯＮ／ＯＦＦされる。制御信号２００は、この例ではグラウンド電位と電源電圧Ｖddとの間で遷移する電圧信号であり、この制御信号２００によってＰＭＯＳスイッチ回路はＯＮ／ＯＦＦ動作を行う。
【００３１】
次に、図４のＰＭＯＳスイッチ回路の動作を説明する。  
ＰＭＯＳスイッチ回路をＯＮ状態にする場合、制御信号２００の電圧、すなわちＰＭＯＳトランジスタ２０１及び２０２のゲート電位を０電位とし、さらにスイッチ素子２０５をＯＦＦ状態とする。ＰＭＯＳトランジスタ２０１のゲート・ドレイン間電圧はＶdd−Ｖiとなる。ここで、ＰＭＯＳトランジスタ２０１及び２０２に｜Ｖi｜≧ＶtPlowを満たすような低閾値電圧−ＶtPlowの素子を使用すると、ＰＭＯＳトランジスタ２０１はＯＮ状態となり、同様にＰＭＯＳトランジスタ２０２もＯＮ状態となる。このとき、ＰＭＯＳトランジスタ２０１及び２０２のＯＮ抵抗は十分に小さい。従って、ＰＭＯＳスイッチ回路はＯＮ状態となり、信号源２０３と容量素子２０４間に信号電流が流れる。
【００３２】
次に、ＰＭＯＳスイッチ回路をＯＦＦ状態にする場合は、制御信号２００の電圧、すなわちＰＭＯＳトランジスタ２０１，２０２のゲート電位をＶddにし、さらにスイッチ素子２０５をＯＮ状態とする。ここで、ＰＭＯＳトランジスタ２０２に注目すると、ＰＭＯＳトランジスタ２０２はドレイン電位が０になるので、ゲート・ドレイン間電圧はＶddになる。
【００３３】
この状態は、単一のＰＭＯＳトランジスタを用いる従来のＰＭＯＳスイッチ回路において、信号電圧Ｖiが０の場合と等しい。従来のＰＭＯＳスイッチ回路は、信号電圧Ｖi（０≦Ｖi≦Ｖdd）がＶi＝Ｖddのときリーク電流が最大、Ｖi＝０のときリーク電流が最小となる。リーク電流の平均値は、Ｖi＝Ｖdd／２とした場合のリーク電流が相当する。低閾値電圧のＮＭＯＳトランジスタと同様に、低閾値電圧のＰＭＯＳトランジスタを用いると、リーク電流が大きくなる。
【００３４】
これに対して、図４におけるＰＭＯＳトランジスタ２０２のリーク電流、すなわちＰＭＯＳスイッチ回路がＯＦＦの状態でＰＭＯＳトランジスタ２０２を通して流れる電流は、従来のＰＭＯＳスイッチ回路においてＶi＝０に固定された場合に相当し、常に最小である。
【００３５】
このように本実施形態に係るＰＭＯＳスイッチ回路では、スイッチ回路のＯＦＦ状態においてスイッチ素子２０５をＯＮ状態として、ＰＭＯＳトランジスタ２０２のドレイン電位を０に固定する。従って、ＯＮ抵抗を小さくするために低閾値電圧のＰＭＯＳトランジスタを用いた場合でも、リーク電流を従来のＰＭＯＳスイッチ回路に比べて小さくすることができる。
【００３６】
図５に、図４のＰＭＯＳスイッチ回路を具体化した例を示す。図５のＰＭＯＳスイッチ回路では、図１中に示したスイッチ素子２０５をＮＭＯＳトランジスタ２０６により実現している。ＮＭＯＳトランジスタ２０６のソースはグラウンド電位に接続され、ドレインはＰＭＯＳトランジスタ２０１のソース及びＰＭＯＳトランジスタ２０２のドレインに接続される。ＮＭＯＳトランジスタ２０６ゲートには、制御信号２００が入力される。
【００３７】
次に、ＮＭＯＳトランジスタ２０６が図４中に示したスイッチ素子２０５として機能することを説明する。図５のＰＭＯＳスイッチ回路をＯＮ状態にするために、制御信号２００の電圧を０として、ＮＭＯＳトランジスタ２０６のゲート電位を０にすると、ＮＭＯＳトランジスタ２０６のゲート・ソース間電圧は０になる。これはＰＭＯＳトランジスタ２０１及び２０２のソース・ドレイン間抵抗に比して十分大きいので、ＮＭＯＳトランジスタ２０６はＯＦＦ状態となる。
【００３８】
一方、図５のＰＭＯＳスイッチ回路をＯＦＦ状態にする場合は、制御信号２００の電圧を電源電圧Ｖddにする。ここで、もしスイッチ素子２０５がＰＭＯＳトランジスタであったとすると、ＰＭＯＳトランジスタ２０２のソース電位が０に近ければ、ゲート電位が０であっても十分小さなＯＮ抵抗が得られず、リーク電流が減少しない場合がある。これに対してスイッチ素子２０５にＮＭＯＳトランジスタ２０６を用いると、ＰＭＯＳトランジスタ２０２のソース電位に依存せずＮＭＯＳトランジスタ２０６のゲート・ソース間電圧がＶddとなる。これはＰＭＯＳトランジスタ２０６の閾値電圧（ＶtN）に比べて大きいので、常に十分小さいＯＮ抵抗をもってＯＮ状態となる。
【００３９】
（第３の実施形態）  
図６に、本発明の第３の実施形態に係るＮＭＯＳスイッチ回路を示す。図１に示した第１の実施形態との相違点について説明すると、図６のＮＭＯＳスイッチ回路ではＮＭＯＳトランジスタ１０１のソースとＮＭＯＳトランジスタ１０２のドレインとの間に、ＮＭＯＳトランジスタ１０７を挟んでいる。ＮＭＯＳトランジスタ１０７のドレインはＮＭＯＳトランジスタ１０１のソースに接続され、ＮＭＯＳトランジスタ１０７のソースはＮＭＯＳトランジスタ１０２のドレインに接続される。
【００４０】
これに伴い、図１中に示したスイッチ素子１０５に相当する二つのスイッチ素子１０５Ａ及び１０５Ｂが設けられている。スイッチ素子１０５Ａの一端はＮＭＯＳトランジスタ１０７のドレイン及びＮＭＯＳトランジスタ１０１のソースに接続され、スイッチ素子１０５Ｂの一端はＮＭＯＳトランジスタ１０７のソース及びＮＭＯＳトランジスタ１０２のドレインに接続される。スイッチ素子１０５Ａ及び１０５Ｂの他端は、電源Ｖddに接続される。スイッチ素子１０５Ａ及び１０５Ｂには、例えば図３と同様にＰＭＯＳトランジスタを用いることができる。
【００４１】
以下、ＮＭＯＳトランジスタ１０７を追加してもＮＭＯＳスイッチ回路が正しくＯＮ／ＯＦＦ動作をすることを説明する。ＮＭＯＳスイッチ回路をＯＮ状態にする場合、ＮＭＯＳトランジスタ１０１，１０２及び１０７のゲート電位をＶddにする。これによりNMOSトランジスタ１０７はＮＭＯＳトランジスタ１０１及び１０２と同様にソース・ドレイン間抵抗が十分小さくなるので、ＮＭＯＳスイッチ回路はＯＮ状態となる。
【００４２】
ＮＭＯＳスイッチ回路をＯＦＦ状態にする場合、ＮＭＯＳトランジスタ１０１，１０２及び１０７のゲート電位を０電位にする。このときスイッチ素子１０５Ａ及び１０５ＢはＯＮ状態であるので、ＮＭＯＳトランジスタ１０７のゲート・ソース間電圧及びゲート・ドレイン間電圧はいずれも−Ｖddになる。従って、ＮＭＯＳトランジスタ１０７はソース・ドレイン間抵抗が十分大きくなるので、ＮＭＯＳスイッチ回路はＯＦＦ状態となる。
【００４３】
（第４の実施形態）  
図７に、本発明の第４の実施形態に係るＮＭＯＳスイッチ回路を示す。図７のＮＭＯＳスイッチ回路では、図６のＮＭＯＳスイッチ回路におけるＮＭＯＳトランジスタ１０７に代えてインピーダンス素子１０８が挿入されている。インピーダンス素子１０８は、例えばＮＭＯＳトランジスタ１０１及び１０２のＯＮ抵抗と同等かそれ以下のインピーダンスを持つ抵抗素子である。
【００４４】
以下、インピーダンス素子１０８が挿入されても、ＮＭＯＳスイッチ回路が正しく動作することを説明する。まず、ＮＭＯＳスイッチ回路をＯＮ状態とするときは、上述のようにインピーダンス素子１０８のインピーダンスはＮＭＯＳトランジスタ１０１及び１０２のＯＮ抵抗と同等かそれ以下なので、ＯＮ抵抗は依然として十分小さく保たれ、図７のＮＭＯＳスイッチ回路はＯＮ状態を示す。
【００４５】
ＮＭＯＳスイッチ回路をＯＦＦ状態とするときは、スイッチ素子１０５Ａおよび１０５ＢがＯＮ状態にあるので、インピーダンス素子１０８の両端の電位は共にＶddになる。これは図１に示したＮＭＯＳスイッチ回路のスイッチＯＦＦ時の状態と同じであるので、図７のＮＭＯＳスイッチ回路は明らかにＯＦＦ状態を示す。
【００４６】
（第５の実施形態）  
図８に、本発明の第４の実施形態に係るＰＭＯＳスイッチ回路を示す。図４に示した第２の実施形態との相違点について説明すると、図８のＰＭＯＳスイッチ回路ではＰＭＯＳトランジスタ２０１のソースとＰＭＯＳトランジスタ２０２のドレインとの間に、ＰＭＯＳトランジスタ２０７を挟んでいる。ＰＭＯＳトランジスタ２０７のドレインはＰＭＯＳトランジスタ２０１のソースに接続され、ＰＭＯＳトランジスタ２０７のソースはＰＭＯＳトランジスタ２０２のドレインに接続される。
【００４７】
これに伴い、図４中に示したスイッチ素子２０５に相当する二つのスイッチ素子２０５Ａ及び２０５Ｂが設けられている。スイッチ素子２０５Ａの一端は、ＰＭＯＳトランジスタ２０７のドレイン及びＰＭＯＳトランジスタ２０１のソースに接続され、スイッチ素子２０５Ｂの一端は、ＰＭＯＳトランジスタ２０７のソース及びＰＭＯＳトランジスタ２０２のドレインに接続される。スイッチ素子２０５Ａ及び２０５Ｂの他端は、グラウンド電位に接続される。スイッチ素子２０５Ａ及び２０５Ｂには、例えば図５と同様にＮＭＯＳトランジスタを用いることができる。
【００４８】
以下、ＰＭＯＳトランジスタ２０７を追加してもＰＭＯＳスイッチ回路が正しくＯＮ／ＯＦＦ動作をすることを説明する。ＰＭＯＳスイッチ回路をＯＮ状態にする場合、ＰＭＯＳトランジスタ２０１，２０２及び２０７のゲート電位を０電位にする。これによりＮＭＯＳトランジスタ２０７はＰＭＯＳトランジスタ２０１及び２０２と同様にソース・ドレイン間抵抗が十分小さくなるので、ＰＭＯＳスイッチ回路はＯＮ状態となる。
【００４９】
ＰＭＯＳスイッチ回路をＯＦＦ状態にする場合、ＰＭＯＳトランジスタ２０１，２０２及び２０７のゲート電位をＶddにする。このときスイッチ素子２０５Ａ及び２０５ＢはＯＮ状態であるので、ＰＭＯＳトランジスタ２０７のゲート・ソース間電圧及びゲート・ドレイン間電圧はいずれもＶddになる。従って、ＰＭＯＳトランジスタ２０７はソース・ドレイン間抵抗が十分大きくなるので、ＰＭＯＳスイッチ回路はＯＦＦ状態となる。
【００５０】
（第６の実施形態）  
図９に、本発明の第６の実施形態に係るＰＭＯＳスイッチ回路を示す。図９のＮＭＯＳスイッチ回路では、図８のＰＭＯＳスイッチ回路におけるＰＭＯＳトランジスタ２０７に代えてインピーダンス素子２０８が挿入されている。インピーダンス素子２０８は、例えばＰＭＯＳトランジスタ２０１及び２０２のＯＮ抵抗と同等かそれ以下のインピーダンスを持つ抵抗素子である。
【００５１】
以下、インピーダンス素子２０８が挿入されても、ＰＭＯＳスイッチ回路が正しく動作することを説明する。まず、ＰＭＯＳスイッチ回路をＯＮ状態とするときは、上述のようにインピーダンス素子２０８のインピーダンスはＰＭＯＳトランジスタ２０１及び２０２のＯＮ抵抗と同等かそれ以下なので、ＯＮ抵抗は依然として十分小さく保たれ、図９のＰＭＯＳスイッチ回路はＯＮ状態を示す。
【００５２】
ＰＭＯＳスイッチ回路をＯＦＦ状態とするときは、スイッチ素子２０５Ａおよび２０５ＢがＯＮ状態にあるので、インピーダンス素子２０８の両端の電位は共に０電位になる。これは図４に示したＰＭＯＳスイッチ回路のスイッチＯＦＦ時の状態と同じであるので、図９のＰＭＯＳスイッチ回路は明らかにＯＦＦ状態を示す。
【００５３】
（第７の実施形態）  
次に、図１０を用いて本発明の第７の実施形態に係るＣＭＯＳスイッチ回路について説明する。図１０のＣＭＯＳスイッチ回路では、図１と同一のＮＭＯＳスイッチ回路及び図４と同一のＰＭＯＳスイッチ回路が並列に接続されている。ＣＭＯＳスイッチ回路の第１の端子Ｔ１は信号源３０３に共通に接続され、第２の端子Ｔ２は容量素子３０４に共通に接続される。
【００５４】
ＮＭＯＳスイッチ回路に入力される制御信号１００と、ＰＭＯＳスイッチ回路に入力される制御信号２００は、相補的に電源電圧Ｖddとグラウンド電位（０電位）との間で遷移する。すなわち、制御信号１００が電源電圧Ｖddのときは制御信号２００が０電位となり、ＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路は共にＯＮ状態、従ってＣＭＯＳスイッチ回路はＯＮ状態となる。一方、制御信号１００が０電位のときは制御信号２００がＶddとなり、ＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路は共にＯＦＦ状態、従ってＣＭＯＳスイッチ回路はＯＦＦ状態となる。ＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路のそれぞれの動作は独立であるので、ＣＭＯＳスイッチ回路は明らかにＯＮ／ＯＦＦ動作を行うことができる。
【００５５】
スイッチＯＦＦ時のリーク電流に関しては、図１０のＣＭＯＳスイッチ回路に含まれるＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路の個々のリーク電流が従来のＣＭＯＳスイッチ回路のそれに比較して小さいので、明らかに図１０のＣＭＯＳスイッチ回路の方が容量素子３０４からのリーク電流の平均値は小さくなる。
【００５６】
また、ＣＭＯＳスイッチ回路はＮＭＯＳスイッチ回路単独もしくはＰＭＯＳスイッチ回路単独の場合より、信号のＤＣ電位がＶi＝Ｖdd／２付近にある場合の信号歪みが小さくなるという利点がある。図１１は、信号電圧Ｖiが０からＶddまで変動した場合に、ＮＭＯＳスイッチ回路、ＰＭＯＳスイッチ回路及びＣＭＯＳスイッチ回路のそれぞれのＯＮ抵抗の逆数であるスイッチＯＮ時のコンダクタンス（以下、ＯＮコンダクタンスと記述）の変化を表したものである。
【００５７】
図１１のように、ＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路のＯＮコンダクタンスは、Ｖi＝Ｖdd／２付近において大きな傾きを持っている。従って、ＮＭＯＳスイッチ回路単独あるいはＰＭＯＳスイッチ回路単独では、スイッチのＯＮ抵抗と容量素子の容量値による時定数が信号のＤＣ電位Ｖiのわずかな変動によって大きく増減し、容量素子の電圧がＶiに達するまでの時間にばらつきが生ずる。これは、例えばスイッチトキャパシタ回路のように一定周波数のクロックでスイッチＯＮ／ＯＦＦを繰り返すような回路においては、スイッチがＯＦＦになるまでに容量素子３０４の電圧がＶiに略一定に達する場合と達しない場合が生ずることになり、信号源３０３の信号電圧に対して、容量素子３０４の電圧が大きく歪んでしまう。
【００５８】
一方、ＣＭＯＳスイッチ回路のＯＮコンダクタンスは、ＮＭＯＳスイッチ回路のＯＮコンダクタンスと及びＰＭＯＳスイッチ回路のＯＮコンダクタンスの和である。また、Ｖi＝Ｖdd／２付近のＯＮコンダクタンスの傾きの符号はＮＭＯＳスイッチ回路とＰＭＯＳスイッチ回路で反対である。これらのことから、図１１のようにＣＭＯＳスイッチ回路のＯＮコンダクタンスはＶi＝Ｖdd／２付近での傾きがＮＭＯＳスイッチ回路及びＰＭＯＳスイッチ回路の場合より小さくなるので、ＮＭＯＳスイッチ回路単独もしくはＰＭＯＳスイッチ回路単独の場合に比較して信号の歪みは小さくなる。
【００５９】
図１２は、図１０のＣＭＯＳスイッチ回路を具体化した例であり、図３に示したＮＭＯＳスイッチ回路及び図５に示したＰＭＯＳスイッチ回路を用いている。すなわち、図１２のＣＭＯＳスイッチ回路ではＮＭＯＳスイッチ回路のスイッチ素子１０５をＰＭＯＳトランジスタ１０６により実現し、ＰＭＯＳスイッチ回路のスイッチ素子２０５をＮＭＯＳトランジスタ２０６により実現している。図１２のＣＭＯＳスイッチ回路の動作と効果は図３、図５及び図１０の説明から明らかであるので、説明を省略する。
【００６０】
（第８の実施形態）  
図１３に、本発明の第８の実施形態に係るＣＭＯＳスイッチ回路を示す。図１３のＣＭＯＳスイッチ回路では、図６と同一のＮＭＯＳスイッチ回路及び図８と同一のＰＭＯＳスイッチ回路が並列に接続されている。すなわち、ＮＭＯＳスイッチ回路においてはＮＭＯＳトランジスタ１０１のソースとＮＭＯＳ１０２のドレインとの間にＮＭＯＳトランジスタ１０７を挟んでいる。ＰＭＯＳスイッチ回路においてはＰＭＯＳトランジスタ２０１のソースとＰＭＯＳ２０２のドレインとの間にＰＭＯＳトランジスタ２０７を挟んでいる。ＣＭＯＳスイッチ回路の第１の端子Ｔ１は信号源３０３に共通に接続され、第２の端子Ｔ２は容量素子３０４に共通に接続される。図１３のＣＭＯＳスイッチ回路の動作と効果は図６、図８及び図１０の説明から明らかであるので、説明を省略する。
【００６１】
（第９の実施形態）  
図１４は、本発明の第９の実施形態に係るＣＭＯＳスイッチ回路であり、図７と同一のＮＭＯＳスイッチ回路及び図９と同一のＰＭＯＳスイッチ回路が並列に接続されている。すなわち、図１３のＣＭＯＳスイッチ回路におけるＮＭＯＳスイッチ回路中のＮＭＯＳトランジスタ１０７に代えてインピーダンス素子１０８が挿入され、ＰＭＯＳスイッチ回路中のＰＭＯＳトランジスタ２０７に代えてインピーダンス素子２０８が挿入されている。図１４のＣＭＯＳスイッチ回路の動作と効果は図７、図９及び図１０の説明から明らかであるので、説明を省略する。
【００６２】
（応用例）  
次に、上述した実施形態で説明したスイッチ回路の応用例を説明する。スイッチ回路はもちろん種々の電子回路で使用可能であるが、ここではパイプライン型Ａ／Ｄ変換器を例にとって説明する。
【００６３】
図１５は、パイプライン型Ａ／Ｄ変換器の構成を示す図である。アナログ入力信号１０は、サンプルホールド回路（Ｓ／Ｈ）１１によりサンプルホールド、すなわち所定のサンプリングクロックに従ってサンプルされ、かつ一定時間ホールドされる。サンプルホールド回路１１から出力されるアナログ信号は、複数の変換ステージ１２Ａ，１２Ｂ，…，１２Ｎの縦列接続に入力される。
【００６４】
各変換ステージ１２Ａ，１２Ｂ，…，１２Ｎは、それぞれに入力されるアナログ信号を後述するように比較的少ないビット数のディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を出力する。
【００６５】
変換ステージ１２Ａ，１２Ｂ，…，１２Ｎ−１から出力される残差信号は、それぞれ次段の変換ステージ１２Ｂ，…，１２Ｎへ入力される。終段の変換ステージ１２Ｎから出力される残差信号は、例えば２ビットのサブＡ／Ｄ変換器（サブＡＤＣ）１３によってディジタル信号に変換される。
【００６６】
変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３から出力されるディジタル信号は、ディジタル合成回路１４によって合成され、全体として高分解能のディジタル出力信号１５が生成される。初段の変換ステージ１２Ａから出力されるディジタル信号がディジタル出力信号１５の最上位側、終段の変換ステージ１２Ｎから出力される残差信号をＡ／Ｄ変換するサブＡＤＣ１３から出力されるディジタル信号がディジタル出力信号１５の最下位側である。
【００６７】
サンプルホールド回路１１から出力される同じアナログ信号（サンプルホールド値）に対して、変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３からそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル合成回路１４では、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００６８】
図１６には、変換ステージ１２Ａ〜１２Ｎの一つの構成を示す。変換ステージには、サンプルホールド回路１１または前段の変換ステージから出力されるアナログ信号２１が入力される。入力されるアナログ信号２１は、まずサブＡＤＣ２２によって比較的ビット数の少ないディジタル信号２３に変換される。サブＡＤＣ２２から出力されるディジタル信号２３は、図１５中のディジタル合成回路１５に入力されると共に、ＭＤＡＣ２４に入力される。
【００６９】
ＭＤＡＣ２４は、サブＤＡＣ２５と減算器２６及び残差増幅器２７を有する一種のＤＡＣである。サブＡＤＣ２２からのディジタル信号２３がサブＤＡＣ２５によりアナログ信号に変換され、このアナログ信号と非可変変換ステージに入力されるアナログ信号２１との差信号が減算器２６によって求められる。減算器２６から出力される差信号（これを残差信号という）は、残差増幅器２７によって増幅される。残差増幅器２７から出力される残差信号２８は、次段の非可変変換ステージへ出力される。
【００７０】
ここで、ＭＤＡＣ２４を構成するサブＤＡＣ２５、減算器２６及び残差増幅器２７は、例えばスイッチ群とキャパシタ群及びＯＴＡ(Operational Transconductance Amplifier)を含むスイッチトキャパシタ回路によって実現される。このようなスイッチトキャパシタ回路内のスイッチや、サンプルホールド回路１１内のスイッチとして、上述した本発明の実施形態に基づくスイッチ回路を用いることにより、パイプライン型Ａ／Ｄ変換器を回路面積の小さな集積回路によって実現することが可能となる。
【００７１】
本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に係るＮＭＯＳスイッチ回路を示す回路図
【図２】通常の閾値電圧を有するＮＭＯＳトランジスタ及び低閾値電圧のＮＭＯＳトランジスタのゲート・ソース間電圧とドレイン電流の関係を示す図
【図３】図１のＮＭＯＳスイッチ回路をより具体的に示す回路図
【図４】本発明の第２の実施形態に係るＰＭＯＳスイッチ回路を示す回路図
【図５】図４のＰＭＯＳスイッチ回路をより具体的に示す回路図
【図６】本発明の第３の実施形態に係るＮＭＯＳスイッチ回路を示す回路図
【図７】本発明の第４の実施形態に係るＮＭＯＳスイッチ回路を示す回路図
【図８】本発明の第５の実施形態に係るＰＭＯＳスイッチ回路を示す図
【図９】本発明の第６の実施形態に係るＰＭＯＳスイッチ回路を示す回路図
【図１０】本発明の第７の実施形態に係るＣＭＯＳスイッチ回路を示す回路図
【図１１】図１０のＣＭＯＳスイッチ回路におけるＮＭＯＳスイッチ回路、ＰＭＯＳスイッチ回路及びＣＭＯＳスイッチ回路の入力信号電圧ＶiとスイッチＯＮ時のスイッチコンダクタンスとの関係を示す図
【図１２】本発明の第７の実施形態に係るＣＭＯＳスイッチ回路を示す回路図
【図１３】本発明の第８の実施形態に係るＣＭＯＳスイッチ回路を示す回路図
【図１４】本発明の第９の実施形態に係るＣＭＯＳスイッチ回路を示す回路図
【図１５】スイッチ回路の応用例の一例であるパイプライン型Ａ／Ｄ変換器の構成を示すブロック図
【図１６】図１５における一つの変換ステージの構成を示すブロック図
【符号の説明】
【００７３】
１００，２００…制御信号；
１０１，１０２，１０７，２０６…ＮＭＯＳトランジスタ
１０６，２０１，２０２，２０７…ＰＭＯＳトランジスタ
１０３，２０３，３０３…信号源
１０４，２０４，３０４…容量素子
１０５，１０５Ａ，１０５Ｂ，２０５，２０５Ａ，２０５Ｂ…スイッチ素子
１０８，２０８…インピーダンス素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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