(57)【要約】【課題】  電源配線ならびにグラウンド配線の分離による放射ノイズ対策効果を損なうこと無く、静電破壊の防止も同時に実現する信頼性の高い半導体装置を提供することを目的とする。【解決手段】  内部コア回路１用と入出力回路２、３用とで、電源配線、電源端子、グラウンド配線、グラウンド端子は全て内部で分離されている構成において、該内部コア回路１用と該入出力回路２、３用の該グラウンド配線間に、直列接続した同じ値の２つの抵抗２７、２８と、双方向サイリスタの両端２５、２６とを接続し、該双方向サイリスタのゲート端子２４を直列接続した該２つの抵抗２７、２８の中点に接続して成ることを特徴とする半導体装置。【選択図】        図１
2005142345.tif 000002
【特許請求の範囲】
【請求項１】
内部コア回路と、
入力回路と、
出力回路と、
該入力回路と該内部コア回路の間を接続する信号伝送インターフェースと、
該内部コア回路と該出力回路の間を接続する信号伝送インターフェースと、
該入力回路へ外部から信号入力するための信号入力端子、
該出力回路から外部へ信号出力するための信号出力端子と、
外部から該内部コア回路に電力供給するための該内部コア回路用の電源配線および電源端子と、
該内部コア回路用のグラウンド配線およびグラウンド端子と、
外部から該入出力回路に電力供給するための該入出力回路用の電源配線および電源端子と、
該入出力回路用のグラウンド配線およびグラウンド端子とを備え、
該内部コア回路用と該入出力回路用とで、該電源配線、該電源端子、該グラウンド配線、該グラウンド端子は全て内部で分離されている構成において、
該内部コア回路用と該入出力回路用の該グラウンド配線間に、
直列接続した同じ値の２つの抵抗と、
双方向サイリスタの両端とを接続し、
該双方向サイリスタのゲート端子を直列接続した該２つの抵抗の中点に接続して成ることを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
直列接続した該２つの抵抗の中点を境に一方の該抵抗に直列に定電圧ダイオードを加え、
さらに他方の該抵抗にも直列に定電圧ダイオードを加え、
該２つの定電圧ダイオードのカソード電極が該双方向サイリスタの該ゲート端子の接続点方向になるように構成することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を原因とする機器からの不要輻射ノイズ低減と、半導体装置の内部素子破壊の防止を両立することに関する。
【背景技術】
【０００２】
近年になって半導体装置は、微細化プロセス技術による高集積化が進み、チップ内に搭載する回路規模が飛躍的に増大している。半導体装置のチップ内の構成は、入力回路と内部コア回路と出力回路とに大別されるが、その中でもとくに内部コア回路において集積化が進み、これを構成するＣＭＯＳ素子などのスイッチング素子の数が増える事により、スイッチング動作に伴うチップ内の電源配線およびグラウンド配線に発生する高周波の電位変動が大きくなる傾向にある。ここで、出力回路の出力信号端子は、その動作状態がハイレベルのとき電源配線に、ロウレベルのときグラウンド配線に接続された状態となって、電源配線およびグラウンド配線の電位変動を出力する。この出力信号端子の電位変動は、高周波ノイズ電流として、プリント基板、ケーブル、および金属筐体に伝播し、最終的に機器からの放射ノイズレベルを増大させる。さらに入力回路においても、入力信号端子がチップ内部の電源配線およびグラウンド配線に対して、抵抗素子によるプルアップおよびプルダウンする構成を取るために、電源配線およびグラウンド配線の電位変動が抵抗素子、入力信号端子を介して外部に伝播し、出力信号端子と同じ理由で機器の放射ノイズレベル増大を引き起こしていた。さらに、半導体装置の動作周波数の増加も、放射ノイズレベルの増大に拍車をかけている。
【０００３】
この問題を解決するためには、内部コア回路の電源配線ならびにグラウンド配線の電位変動を、出力回路および入力回路の電源配線ならびにグラウンド配線に伝播させない事が効果的である。そこで、以下のような発明がなされている（例えば、特許文献１参照。）。
【０００４】
図４に、その発明の等価回路図を示す。
【０００５】
図４において、１は内部コア回路、２は出力回路、３は入力回路、４および５は内部コア回路１の電源配線およびグラウンド配線、６および７は出力回路２の電源配線およびグラウンド配線、８および９は入力回路３の電源配線およびグラウンド配線、１０および１１および１２はそれぞれ出力回路２および内部コア回路１および入力回路３の各電源グラウンド配線間に存在するチップ内静電容量、１３および１４は入力回路３の入力端子２０のプルアップ抵抗およびプルダウン抵抗、１５および１８は内部回路への電源供給端子でありそれぞれ半導体装置外部からの電力供給装置の電源電位ＶＤＤｃｏｒｅおよびグラウンド電位ＶＳＳｃｏｒｅに接続され、１６および１７は出力回路２および入力回路３への電源供給端子でありそれぞれ半導体装置外部からの電力供給装置の電源電位ＶＤＤｉｏおよびグラウンド電位ＶＳＳｉｏに接続され、１９は出力回路２の出力信号端子である。また、入力回路３と内部回路１とは２２の信号伝送インターフェースで接続され、内部回路１と出力回路２とは２１の信号伝送インターフェースで接続されている。ここで、出力回路２の電源配線６および入力回路３の電源配線８はチップ内で接続されており、さらに出力回路２のグラウンド配線７および入力回路３のグラウンド配線９もチップ内で接続されている。しかし、内部コア回路１の電源配線４に対して出力回路２および入力回路３の電源配線６および８は分離されており、内部コア回路１のグラウンド配線５に対して出力回路２および入力回路３の電源配線７および９も分離されている。この構成によって、内部コア回路１によって電源配線４ならびにグラウンド配線５に誘起される高周波電位変動が、出力回路２および入力回路３の電源配線６、８およびグラウンド配線７、９へ伝播するのを抑制し、入出力信号端子１９、２０からの高周波電流の流出を防止することが可能となり、放射ノイズレベルの低減という観点では、十分な効果が得られる。
【特許文献１】特公平９−８２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図４の構成では、例えば内部コア回路１の電源端子１５と入出力回路のグラウンド端子１７の間に高電圧の静電気が印加されると、本来の放電経路が分離されていてハイインピーダンスであるために、電荷は内部コア回路１と出力回路２の間の信号伝送インターフェース２１、ならびに内部コア回路１と入力回路３の間の信号伝送インターフェース２２を通って、入出力回路のグラウンド端子１７へ放電しようとする。このとき、内部コア回路１ならびに出力回路２ならびに入力回路３に絶縁破壊を生じる可能性がある。
【０００７】
したがって、本発明の目的は、放射ノイズ対策と静電破壊対策とを両立することを可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係る第１の半導体装置は、内部コア回路、入力回路、出力回路と、それらの回路間を接続する信号伝送インターフェースと、入力回路に外部から信号入力するための信号入力端子、出力回路から外部へ信号出力するための信号出力端子と、外部から内部コア回路に電力供給するための内部コア回路用の電源配線および電源端子、内部コア回路用のグラウンド配線とグラウンド端子、外部から入出力回路に電力供給するための入出力回路用の電源配線と電源端子、入出力回路用のグラウンド配線とグラウンド端子、とを具備し、内部コア回路用と入出力回路用とで、電源配線、電源端子、グラウンド配線、グラウンド端子は全て半導体内部で分離されている構成において、内部コア回路用と入出力回路用のグラウンド配線間に、直列接続した同じ値の２つの抵抗と、双方向サイリスタの両端とを接続し、双方向サイリスタのゲート端子を直列接続した２つの抵抗の中点に接続して構成する。
【０００９】
上記目的を達成するため、本発明に係る第２の半導体装置は、上記第１の構成に対して、直列接続した２つの抵抗の中点を境に一方の抵抗に直列に定電圧ダイオードを加え、さらに他方の抵抗にも直列に定電圧ダイオードを加え、２つの定電圧ダイオードのカソード電極が双方向サイリスタのゲート端子の接続点方向になるように構成する。
【００１０】
（作用）
前記構成において、半導体装置は、内部コア回路の電位変動を原因とする機器からの放射ノイズを抑制しながら、高電圧の静電気印加に対しても内部の素子破壊を防止するように働く。
【発明の効果】
【００１１】
以上説明したように、本発明に係る第１の発明によれば、内部コア回路の電位変動を原因とする機器からの放射ノイズを抑制しながら、高電圧の静電気印加に対しても内部の素子破壊を防止する事が可能な電子写真装置を簡単な構成で実現し提供することが可能となる。
【００１２】
本発明に係る第２の発明によれば、第１の発明に加えて、半導体装置が搭載されるプリント基板上の電位変動が半導体装置内部の素子破壊に問題のない程度で定常的に発生している場合にも、内部コア回路の電位変動を原因とする機器からの放射ノイズを抑制しながら、高電圧の静電気印加に対しても内部の素子破壊を防止する事が可能な電子写真装置を簡単な構成で実現し提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面に基づいて説明する。
【実施例１】
【００１４】
図１は本発明に係る第１の発明の特徴を最も良く表す図面であり、半導体装置の内部等価回路図である。なお、図４と同じ部分には同一符号を付与してある。図２は図１の半導体装置内部の一部をさらに具体的に図示したものである。従来例との違いについてのみ説明する。
【００１５】
図１は半導体装置の等価回路を示す。図１において、２３は双方向サイリスタであり、ゲート端子２４に僅かに電流を流すと、端子２５と端子２６の間を短絡するように働く。端子２５は内部コア回路１のグラウンド端子１８に接続され、端子２６は出力回路２および入力回路３の共通のグラウンド端子１７に接続されている。ゲート端子２４は、同じ値の抵抗２７および２８の直列接続点に接続され、直列接続した抵抗２７および２８の両端はそれぞれグラウンド端子１７および１８に接続されている。内部コア回路１と入出力回路２、３のグラウンドの間に電位差がなければ、抵抗２７と２８には電位差は生じず、双方向サイリスタ２３のゲート端子２４に電流が流れる事はなく、双方向サイリスタ２３はＯＦＦ状態、すなわち端子２５と２６の間はハイインピーダンス状態であり、内部コア回路１と入出力回路２、３のグラウンド配線は分離された状態を維持し、ノイズ低減効果を有する。また、抵抗２７と２８は、グラウンド配線分離によるノイズ低減効果を損なわない十分大きな抵抗値に設定する。
【００１６】
本構成において、例えば、内部コア回路１の電源端子１５と入出力回路２、３のグラウンド端子１７の間に高電圧の静電気が印加された場合、電荷は電源端子１５から電源配線４を通り、チップ内静電容量１１を介してグラウンド配線５に達する。このとき、内部コア回路１のグラウンド配線５と、入出力回路２、３のグラウンド配線７および９の間に電位差を生じる。このとき、直列接続された抵抗２７と２８にも電位差が発生し、接続点から双方向サイリスタ２３のゲート端子２４に電流が流れる。この電流によって、双方向サイリスタ２３の端子２５、２６間が短絡状態となり、内部コア回路１のグラウンド配線５から入出力回路２、３のグラウンド配線７および９への放電経路として働く。静電気の放電が終了すると、すなわち内部コア回路１のグラウンド端子１５と入出力回路２、３のグラウンド端子１７の間の電位差がなくなると、双方向サイリスタ２３の端子２５、２６間に流れる電流が減少し、双方向サイリスタ２３はＯＮ状態を持続できなくなリ、元の非導通状態に戻る。
【００１７】
上記説明では、内部コア回路１の電源端子１５と入出力回路２、３のグラウンド端子１７の間に静電気が印加された場合に関して述べたが、電源端子１５、１６およびグラウンド端子１７、１８の４つの端子のうち、どの２つの組み合わせにおいても、静電気の印加に対して双方向サイリスタ２３が同種の動作をし、静電気放電経路を確保して、チップ内の回路素子破壊を防止する事は言うまでもない。
【００１８】
図２に示す回路は図１の双方向サイリスタ２３の等価回路であり、４つのトランジスタを接続した簡単な構成である。
【００１９】
以上説明したように、本発明に係る第１の発明によれば、内部コア回路１の電位変動を原因とする機器からの放射ノイズを抑制しながら、高電圧の静電気印加に対しても内部の素子破壊を防止する事が可能な電子写真装置を簡単な構成で実現し提供することが可能となる。
【実施例２】
【００２０】
図３は本発明に係る第２の発明の特徴を最も良く表す図面である。以下、図３を参照して説明する。なお、実施例１と同じ部分には同一符号を付加してある。
【００２１】
実施例１との違いについてのみ述べる。図１に示す半導体装置に対して、抵抗２７および２８の代わりに定電圧ダイオード２９および３２と、抵抗３０および３１を直列接続したもので置き換えて構成する。
【００２２】
本構成において、抵抗３０および３１は図１に示す半導体装置における抵抗２７および２８の値よりも小さくて良い。実施例１の構成ではグラウンド端子１７と１８の間に僅かでも電位差が生じると双方向サイリスタ２３が導通して、内部コア回路１と入出力回路２および３のグラウンド配線間を短絡するように働く。素子破壊防止の観点から、非常に安全ではあるが、例えば半導体装置を搭載したプリント基板上に電位変動を起しやすいパワー系の素子が搭載されている場合など定常的にあるレベルの電位変動が発生しており、仮にその電位変動が半導体装置を素子破壊に至らしめる恐れのない程度であっても内部コア回路１と入出力回路２および３のグラウンド配線間を短絡するように働いてしまい、定常的に放射ノイズ対策が効果を発揮しない場合もありうる。
【００２３】
そこで、第２の発明によれば、第１の発明に比べて回路構成は若干、複雑になるものの、グラウンド端子１７と１８の間の電位差が定電圧ダイオードのＯＮ電圧まで達しない限り、双方向サイリスタ２３はＯＦＦ状態であるため、内部コア回路１と入出力回路２および３のグラウンド配線間が分離された状態を保持できる。
【００２４】
本発明に係る第２の発明によれば、第１の発明に加えて、半導体装置が搭載されるプリント基板上の電位変動が半導体装置内部の素子破壊に問題のない程度で定常的に発生している場合にも、内部コア回路１の電位変動を原因とする機器からの放射ノイズを抑制しながら、高電圧の静電気印加に対しても内部の素子破壊を防止する事が可能な電子写真装置を簡単な構成で実現し提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施例に係る半導体装置の等価回路を示す図
【図２】本発明の第１の実施例に係る半導体装置の内部の双方向サイリスタの等価回路を示す図
【図３】本発明の第２の実施例に係る半導体装置の等価回路を示す図
【図４】従来例に係る半導体装置の等価回路を示す図
【符号の説明】
【００２６】
１  内部コア回路
２  出力回路
３  入力回路
４  内部コア回路用電源配線
５  内部コア回路用グラウンド配線
６  出力回路用電源配線
７  出力回路用グラウンド配線
８  入力回路用電源配線
９  入力回路用グラウンド配線
１０，１１，１２  チップ内静電容量
１３  プルアップ抵抗
１４  プルダウン抵抗
１５  内部コア回路用電源端子
１６  入出力回路用電源端子
１７  入出力回路用グラウンド端子
１８  内部コア回路用グラウンド端子
１９  出力信号端子
２０  入力信号端子
２１，２２  信号伝送インターフェース
２３  双方向サイリスタ
２４  双方向サイリスタのゲート端子
２５，２６  双方向サイリスタの端子
２７，２８，３０，３１  抵抗
２９，３２  定電圧ダイオード
【図１】
2005142345.tif 000003
【図２】
2005142345.tif 000004
【図３】
2005142345.tif 000005
【図４】
2005142345.tif 000006