(57)【要約】  【課題】延長ドレイン領域内に前記Ｐ型埋め込み領域の存在しない部分を減少させ、完全に空乏化させることにより、電界強度が緩和され高耐圧を保持しつつオン抵抗の低減ができる半導体装置を提供する。  【解決手段】第１導電型の半導体基板と、半導体基板内に形成される第２導電型の高濃度ドレイン領域および延長ドレイン領域と第２導電型のソース領域と、ソース領域と延長ドレイン領域との間に設けられたチャネル領域と、チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、延長ドレイン領域において表面からの深さの異なる第１導電型埋め込み領域を少なくとも１つ以上備えており、ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域１０１を有し、前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない領域１０２の半円状底端部１０３は曲率をつけて形成する。【選択図】  図１
2005079317.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板内に形成される第２導電型の高濃度ドレイン領域および延長ドレイン領域と第２導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有し、前記延長ドレイン領域において表面からの深さが異る、少なくとも１つ以上の第１導電型の埋め込み領域を有し、前記埋め込み領域の最下層の深さが前記延長ドレイン領域の深さより浅い半導体装置であって、
ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域を有し、
前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない半円状部が半円状底端部に曲率をつけて形成することを特徴とする半導体装置。
【請求項２】
前記延長ドレイン領域を形成しない半円状周辺では前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離がソース終端部以外の領域に比べて短い請求項１記載の半導体装置。
【請求項３】
前記埋め込み領域は、前記半導体基板と電気的に接続されている請求項１に記載の半導体装置。
【請求項４】
前記埋め込み領域は、前記半導体基板と電気的に接続されている請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧特性を有しながらオン抵抗を低くすることができる半導体装置に関する。
【背景技術】
【０００２】
従来から高耐圧特性を有しながらオン抵抗を低減する目的で、ドレイン領域内に第１導電型領域を埋め込み構造が提案されている（例えば下記特許文献１）。その一例を、図３および図４（ａ）（ｂ）を参照しながら説明する。図４（ａ）は図３のＩＩＩ−ＩＩＩ断面図、図４（ｂ）は図３のＩＶ−ＩＶ断面図である。図３および図４（ａ）（ｂ）に示すように、Ｐ型半導体基板０には、Ｎ型領域からなるソース領域およびＮ型領域からなる延長ドレイン領域２がそれぞれ形成されている。延長ドレイン領域２の表面部にはＮ型高濃度領域３が形成されていると共に、延長ドレイン領域２の内部にはＰ型埋め込み領域４が形成されている。Ｎ型高濃度領域３はドレイン電極５と接続されていると共に、Ｐ型埋め込み領域４は半導体基板０と接続されている。また、半導体基板０の表面部にはソース領域１とソース領域１に隣接するＰ型の基板コンタクト領域６が形成されている。ソース領域６および基板コンタクト領域６はソース電極７に接続されており、これにより、ソース領域１は半導体基板０と同電位に設定される。また、半導体基板０にはソース領域１および基板コンタクト領域６を囲むようにＰ型のアンチパンチスルー領域８が形成されている。半導体基板０の上部におけるソース領域１と延長ドレイン領域２との間にはゲート絶縁膜を介してゲート電極９が形成されており、半導体基板０におけるゲート電極の下側の領域はチャネル領域として機能する。ゲート電極９および半導体基板０の表面は絶縁膜Ａにより覆われている。
【０００３】
前記従来例の半導体装置の特徴は、Ｎ型領域からなる延長ドレイン領域２の内部にＰ型埋め込み領域４を備えていることである。Ｐ型埋め込み領域４は半導体基板０を介して基準電位に設定されているため、延長ドレイン領域２に高電圧が印加されると、延長ドレイン領域２と、半導体基板０およびＰ型埋め込み領域とは逆バイアス状態になる。このため延長ドレイン領域２と半導体基板０および延長ドレイン領域２とＰ型埋め込み領域４の接合部から空乏層が拡がる。この空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。ゲート電極９に電圧が印加されると、ＭＯＳ型トランジスタのチャネル領域Ｂ２が導通するので、破線の矢印で示すように、電流は主として、延長ドレイン領域２の内部におけるＰ型埋め込み領域４の上方と下方を流れる。
【０００４】
ところで、通常行われているように、基板表面からの拡散により延長ドレイン領域２の表面部にＰ型領域を形成すると、延長ドレイン領域２における不純物濃度の最も高い表面部におけるＮ型不純物の濃度は著しく低下するため、オン抵抗は高くなってしまう。
【０００５】
そこで、前記従来例においては、延長ドレイン領域２の内部にＰ型埋め込み領域４を形成することにより、延長ドレイン領域２の表面部におけるＮ型不純物濃度の低下を防止している。また、ソース終端部では、曲率が小さいことによる電界の集中を避けるため、延長ドレイン領域注入時にソース端部を取り囲むように半円状に不純物を注入せず、濃度を薄くし空乏化しやすくした特殊構造部２０１が存在する。２０２は延長ドレイン領域端部、２０３は埋め込み領域端部である。
【特許文献１】米国特許第５２５８６３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記従来例ではＰ型埋め込み領域を１層埋め込んでいるが、さらに埋め込み領域の数を増やすことで延長ドレイン領域の濃度を濃くすることができ、オン抵抗を低減することができる。しかし図３に示すような前記ソース終端部特殊構造部分では、オン抵抗低減のため前記延長ドレイン領域の濃度を濃くすると、図４（ａ）（ｂ）に示すようにＮ型不純物拡散しやすく前記延長ドレイン領域内にＰ型埋め込み領域の存在しない部分が広くなり、空乏化しにくくなっている。さらに延長ドレイン領域が両側から拡散する半円状底端部ではより空乏化しにくい構造となっている。そのため、前記ソース終端部特殊構造部分において、完全に空乏化されず局部的なブレークダウンが発生し十分な耐圧が出ないという問題が発生する。
【０００７】
本発明は、前記従来の問題を解決するため、延長ドレイン領域内に前記Ｐ型埋め込み領域の存在しない部分を減少させ、空乏化させることにより、電界強度が緩和され高耐圧を保持しつつオン抵抗の低減ができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、  第１導電型の半導体基板と、前記半導体基板内に形成される第２導電型の高濃度ドレイン領域および延長ドレイン領域と第２導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有し、前記延長ドレイン領域において表面からの深さが異る、少なくとも１つ以上の第１導電型の埋め込み領域を有し、前記埋め込み領域の最下層の深さが前記延長ドレイン領域の深さより浅い半導体装置であって、ソース終端部ではソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しない半円状領域を有し、前記半円状領域において、前記延長ドレイン領域内であって前記埋め込み領域を形成しない半円状部が半円状底端部に曲率をつけて形成することを特徴とする。
【発明の効果】
【０００９】
本発明では、前記ソース終端部の延長ドレイン領域を形成しない半円状周辺において、前記埋め込み領域の半円状底端部に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、前記延長ドレイン領域内に前記Ｐ型埋め込み領域の存在しない部分を減少させ、完全に空乏化させる。これにより、この特異形状部分においても完全に空乏化させることができ電界強度が緩和され高耐圧を保持しつつオン抵抗の低減が実現できる。
【発明を実施するための最良の形態】
【００１０】
本発明では、図１および図２（ａ）（ｂ）に示すように前記ソース終端部の延長ドレイン領域を形成しない半円状周辺において前記埋め込み領域の半円状底端部に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、前記延長ドレイン領域内に前記Ｐ型埋め込み領域の存在しない部分を減少させ、完全に空乏化させる。
【実施例】
【００１１】
以下本発明の実施例について図１を参照しながら説明する。図１において０はＰ型半導体基板、２は延長ドレイン領域、３は高濃度ドレイン領域、４は延長ドレイン領域内に形成される１つ以上のＰ型埋め込み領域がそれぞれ形成されている。Ｎ型高濃度領域３はドレイン電極５と接続されており、Ｐ型埋め込み領域４は半導体基板０と接続されている。
【００１２】
半導体基板０の表面部にはソース領域１とソース領域１に隣接するＰ型の基板コンタクト領域６が形成されている。ソース領域６および基板コンタクト領域６はソース電極７に接続されており、これにより、ソース領域１は半導体基板０と同電位に設定される。また、半導体基板０にはソース領域１および基板コンタクト領域６を囲むようにＰ型のアンチパンチスルー領域８が形成されている。
【００１３】
半導体基板０の上部におけるソース領域１と延長ドレイン領域２との間にはゲート絶縁膜を介してゲート電極９が形成されており、半導体基板０におけるゲート電極９の下側の領域はチャネル領域Ｂ１として機能する。ゲート電極９および半導体基板０の表面は絶縁膜Ａにより覆われている。
【００１４】
本実施例では、Ｐ型半導体基板０の不純物濃度を約１×１０14〜３×１０14cm3程度に
設定し、延長ドレイン領域２は基板表面からの深さが約６〜１０μｍ程度まで形成され、不純物濃度は約１×１０15〜７×１０16cm3程度である。Ｐ型埋め込み領域４は、シリコ
ン基板０の表面からの深さが約１〜４μｍ程度の位置に形成され、不純物濃度は約１×１０16〜１×１０17cm3程度である。また、Ｐ型埋め込み領域４の厚さは、約１〜１．５μ
ｍ程度である。Ｐ型埋め込み領域４は半導体基板０を介して基準電位に設定されているため、延長ドレイン領域２に高電圧が印加されると、延長ドレイン領域２と、半導体基板０およびＰ型埋め込み領域とは逆バイアス状態になる。このため延長ドレイン領域２と半導体基板０および延長ドレイン領域２とＰ型埋め込み領域４の接合部から空乏層が拡がる。この空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。ゲート電極９に電圧が印加されると、ＭＯＳ型トランジスタのチャネル領域が導通するため、破線の矢印で示すように、電流は主として、延長ドレイン領域２の内部におけるＰ型埋め込み領域４の上方と下方を流れる。
【００１５】
なお、本実施例はＰ型埋め込み領域４が２層の場合の図を示しているが、Ｐ型埋め込み領域の数については、２層に限定されるものではない。
【００１６】
次に本発明の半導体装置の製造方法について図１、図２を参照しながら説明する。まず、図２（ａ）に示すように延長ドレイン領域２は、Ｐ型半導体基板０中に加速エネルギー数百ｋｅＶ程度でリンイオン注入を行い、熱拡散については延長ドレイン領域２に、複数のＰ型埋め込み領域４を形成するために好適な深さとなるような条件で熱拡散を行い、延長ドレイン領域２を形成する。このとき図１に示すようにソース終端部では、電界の集中を防ぐためソース領域を取り囲むように前記延長ドレイン領域を形成しない半円状の領域１０１を形成する。さらに図２（ａ）に示すようにアンチパンチスルー領域８を形成するため、ボロンイオンを数百ｋｅＶ程度で注入する。
【００１７】
また、前記Ｐ型埋め込み領域４は、加速エネルギーを変えてボロンイオンを注入することにより形成する。本発明では、加速エネルギーは０．７〜３．０ＭｅＶの間で好適な条件を定める。このとき図１に示すようにソース終端部では前記延長ドレイン領域と同様にＰ型埋め込み領域を注入しない領域１０２を半円状に形成するため、半円状周辺では前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離はソース終端部以外の領域に比べ短くなり、さらに半円状底端部１０３には曲率をつけて形成する。
【００１８】
その後、図２（ａ）に示すようにゲート絶縁膜Ａを形成し、さらにポリシリコンにてゲート電極９を形成する。続いてドレイン領域３およびソース領域１、基板コンタクト領域６を形成する。ドレイン領域３およびソース領域１については砒素イオンを約５０ｋｅＶ程度で注入し、基板コンタクト領域６についてはボロンイオンを約５０ｋｅＶ程度で注入する。さらにコンタクト窓を形成し、ドレイン電極およびソース電極の形成により本実施例によるところの図１に示す高耐圧Ｎチャネル型ＭＯＳＦＥＴが形成される。
【００１９】
なお、図２（ａ）は本発明の実施例におけるソース終端部以外（図１、Ｉ−Ｉ間）の断面図であり、図２（ｂ）は同ソース終端部特殊構造部（図１、ＩＩ−ＩＩ間）の断面図であり、図２（ｃ）は従来例におけるソース終端部特殊構造部（図３、ＩＶ−ＩＶ間）の断面図を比較のために示した。
【００２０】
ソース終端部は半円状の延長ドレイン領域を形成しない領域１０１があり、かつ延長ドレイン領域内の埋め込み領域を形成しない領域１０２の半円状底端部１０３に曲率をつけたため、前記延長ドレイン領域の端部と前記埋め込み領域の端部の距離を短くすることができ、延長ドレイン領域の端部と埋め込み領域の端部の距離がソース終端部以外の領域に比べ短くなり、延長ドレイン領域が両側から拡散する半円状底端部において、完全に空乏化することができ、十分な耐圧が出る。
【産業上の利用可能性】
【００２１】
本発明にかかる半導体装置は、延長ドレイン領域内にＰ型埋め込み領域の存在しない部分を減少させ、完全に空乏化させることができ、特異形状部分においても完全に空乏化させることができ電界強度が緩和され高耐圧を保持しつつオン抵抗の低減が実現できる横型半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例におけるソース終端部平面図であり、ソース終端部におけるＰ型埋め込み領域及びＮ型延長ドレイン領域を形成しない領域の形状である。
【図２】（ａ）は本発明の実施例におけるソース終端部以外（図１、Ｉ−Ｉ間）の断面図であり、（ｂ）は同ソース終端部特殊構造部（図１、ＩＩ−ＩＩ間）の断面図であり、（ｃ）は従来例におけるソース終端部特殊構造部（図３、ＩＶ−ＩＶ間）の断面図である。
【図３】従来例におけるソース終端部平面図であり、ソース終端部におけるＰ型埋め込み領域及びＮ型延長ドレイン領域を形成しない領域の形状である。
【図４】（ａ）従来の半導体装置のソース終端部以外（図３、ＩＩＩ−ＩＩＩ間）の断面図であり、（ｂ）従来の半導体装置のソース終端部特殊構造部（図３、ＩＶ−ＩＶ間）の断面図である。
【符号の説明】
【００２３】
０  Ｐ型半導体基板
１  Ｎ型ソース領域
２  Ｎ型延長ドレイン領域
３  Ｎ型高濃度ドレイン領域
４  Ｐ型埋め込み領域
５  ドレイン電極
６  Ｐ型コンタクト領域
７  ソース電極
８  アンチパンチスルー領域
９  ゲート電極
Ａ  絶縁膜
Ｂ  チャネル領域
１０１  Ｎ型延長ドレイン領域を形成しない領域
１０２  Ｐ型埋め込み領域を形成しない領域
１０３  半円状底端部
２０１  Ｎ型延長ドレイン領域およびＰ型埋め込み領域を形成しない領域
２０２  延長ドレイン領域端部
２０３  埋め込み領域端部
【図１】
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【図２】
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【図３】
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【図４】
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