(57)【要約】【課題】  ＭＩＭ構造のキャパシタを、少ないマスク枚数で形成することが可能な半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１上に、Ｃｕ配線５を含む絶縁膜３を形成する工程と、絶縁膜３上にＣｕ配線５が拡散するのを防止するＣｕ酸化拡散防止膜７を形成する工程と、Ｃｕ酸化拡散防止膜７上に絶縁膜９を形成する工程と、Ｃｕ配線５に達するように絶縁膜９およびＣｕ酸化拡散防止膜７に開口部１５を形成する工程と、開口部１５から絶縁膜９上に下部電極１７、誘電体膜１９、上部電極２１、および酸化防止膜２３を順に堆積した積層構造を形成する工程と、絶縁膜９上の積層構造を除去する工程と、開口部１５内の積層構造２２Ａと絶縁膜９上とに絶縁膜２５を形成する工程とを備える。【選択図】        図９
2005142337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、金属配線を含む第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に前記金属配線が拡散するのを防止する第１の金属拡散防止膜を形成する工程と、
前記第１の金属拡散防止膜上に第２の層間絶縁膜を形成する工程と、
前記金属配線に達するように前記第２の層間絶縁膜および前記第１の金属拡散防止膜に開口部を形成する工程と、
前記開口部から第２の層間絶縁膜上に第１の導電膜、誘電体膜、第２の導電膜、および第２の金属拡散防止膜を順に堆積した積層構造を形成する工程と、
前記第２の層間絶縁膜上の前記積層構造を除去する工程と、
前記開口部内の前記積層構造と前記第２の層間絶縁膜上とに第３の層間絶縁膜を形成する工程とを備えた半導体装置の製造方法。
【請求項２】
半導体基板上に、金属配線を含む第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に前記金属配線が拡散するのを防止する第１の金属拡散防止膜を形成する工程と、
前記第１の金属拡散防止膜上に第２の層間絶縁膜を形成する工程と、
前記金属配線に達するように前記第２の層間絶縁膜および前記第１の金属拡散防止膜に開口部を形成する工程と、
前記開口部から第２の層間絶縁膜上に第１の導電膜、誘電体膜、第２の導電膜、第２の金属拡散防止膜、および絶縁膜を順に堆積した積層構造を形成する工程と、
前記第２の層間絶縁膜上の前記積層構造を除去する工程と、
前記開口部内の前記積層構造と前記第２の層間絶縁膜上とに第３の層間絶縁膜を形成する工程とを備えた半導体装置の製造方法。
【請求項３】
前記積層構造を除去する工程は、前記第２の層間絶縁膜上の前記積層構造に研磨処理を施す工程を含む、請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、高密度・大容量のメモリをロジックに混載する場合にはメモリセルとしてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を採用することが多い。しかし、ＬＳＩのシステム化により、キャパシタ専用プロセスを廃止して、ロジック部とキャパシタのプロセスを共通化させる方が、コスト的に有利となる場合も増えてきている。そこで配線と共有化されたプロセスで形成できるＭＩＭ構造を有するキャパシタが用いられるようになった。ＭＩＭ構造を有するキャパシタは、Ａｌ配線間もしくはＣｕ配線間に形成される。特に近年では、配線が微細化されるにともない、配線抵抗を低く抑えるために、比抵抗が低いＣｕを用いた配線が用いられるようになってきた。銅はエッチング反応生成物の蒸気圧が低く、通常のドライエッチング法ではパターニングが困難であるため、予め絶縁層に形成された溝或いはホール部分に金属薄膜を埋め込むダマシンプロセスが用いられる。
【特許文献１】特開２００１−１７７０７６号公報
【特許文献２】特開２００１−３１３３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のような半導体装置の製造方法においては、以下のような問題があった。
【０００４】
Ｃｕ配線間に形成されるＭＩＭキャパシタは、層間絶縁膜へのＣｕ拡散やＣｕの酸化／腐食があるため、Ｃｕ酸化防止膜をＣｕ配線上に配置しなければならない。そのためＭＩＭ構造を形成するためには、Ｃｕ配線上のＣｕ酸化防止膜をフォトマスクを用いて除去した後、ＭＩＭ構造を形成し、キャパシタ部分をマスクしてエッチングする必要があり、マスクが２枚以上必要である。そのために量産時に製造コストがかかるとなるといった問題が生じる。
【０００５】
ところで、特開２００１−１７７０７６号公報（従来例１）においては、第１金属層上に形成された下部電極を含む第１配線層と、その上層に積層された第１と第２誘電膜を有する層間絶縁膜と、第１誘電膜上の層間絶縁膜に形成された配線溝と、配線溝の下部の一部の層間絶縁膜に形成され、下部電極の表面に達する接続孔と、配線溝および接続孔の内部を被覆し、第１と第２誘電膜よりも高誘電率であるキャパシタ絶縁膜と、キャパシタ絶縁膜の表面に形成された第２金属層からなる上部電極と、上部電極上の接続孔および配線溝の内部に形成された第２配線層とを有する半導体装置が開示されている。
【０００６】
また、特開２００１−３１３３７３号公報（従来例２）においては、絶縁膜に形成されたヴィア（ｖｉａ）およびトレンチ内に、下プレート、誘電層、および上プレートからなるキャパシタを有する半導体装置が開示されている。
【０００７】
しかしながら、従来例１および従来例２においては、絶縁膜に接続孔（ヴィア）と配線溝（トレンチ）とを形成した後に、その接続孔と配線溝と内にＭＩＭ構造のキャパシタを形成しているため、キャパシタ形成までに複数のフォトマスクが必要となる。
【０００８】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ＭＩＭ構造のキャパシタを、少ないマスク枚数で形成することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板上に、金属配線を含む第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に金属配線が拡散するのを防止する第１の金属拡散防止膜を形成する工程と、第１の金属拡散防止膜上に第２の層間絶縁膜を形成する工程と、金属配線に達するように第２の層間絶縁膜および第１の金属拡散防止膜に開口部を形成する工程と、開口部から第２の層間絶縁膜上に第１の導電膜、誘電体膜、第２の導電膜、および第２の金属拡散防止膜を順に堆積した積層構造を形成する工程と、第２の層間絶縁膜上の積層構造を除去する工程と、開口部内の積層構造と第２の層間絶縁膜上とに第３の層間絶縁膜を形成する工程とを備える。
【発明の効果】
【００１０】
本発明によれば、半導体装置におけるＭＩＭ構造のキャパシタ形成に用いるマスク枚数を削減することができる。マスク枚数の削減は、コスト削減に寄与する。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明に基づく半導体装置の製造方法の実施の形態について、図１から図１９を用いて説明する。
【００１２】
（実施の形態１）
図９は、本発明の実施の形態１に係る半導体装置を示した断面図である。
【００１３】
本実施の形態に係る半導体装置は、Ｃｕ配線５（金属配線）を有する絶縁膜３（第１の層間絶縁膜）と、絶縁膜３上にＣｕ配線５が拡散するのを防止するＣｕ酸化拡散防止膜７（第１の金属拡散防止膜）と、Ｃｕ酸化拡散防止膜７上に絶縁膜９（第２の層間絶縁膜）と、Ｃｕ酸化拡散防止膜７および絶縁膜９に形成された開口部１５内に、下部電極１７（第１の導電膜）、誘電体膜１９、上部電極２１（第２の導電膜）、および酸化防止膜２３（第２の金属拡散防止膜）の順で堆積した積層構造２２Ａを含むキャパシタと、絶縁膜９上に、上記のキャパシタを覆うように形成された絶縁膜２５（第３の層間絶縁膜）と、絶縁膜２５内に形成された配線溝部２９Ａと配線溝部２９Ａからキャパシタに達するように形成されたコンタクトホール２７Ａとの内部に形成されたＣｕ配線３１（他の金属配線）とを備える。
【００１４】
図９を参照して、Ｃｕ配線３１の配線部分は、配線溝部２９Ａ内に形成され、ＭＩＭ構造のキャパシタは、開口部１５内に形成される。すなわち、Ｃｕ配線の配線部分と、ＭＩＭキャパシタが別々のトレンチ内に形成されている。
【００１５】
上記の構造は、絶縁膜３内にダマシン工程によりＣｕ配線５を形成し、その上部にＣｕ拡散防止膜７および絶縁膜９を成膜し、Ｃｕ配線５上で絶縁膜９内にＭＩＭキャパシタを形成することで得られる。
【００１６】
以下、本実施の形態に係るＭＩＭキャパシタの形成方法についてさらに詳細に説明する。
【００１７】
図１から図８は、図９に示す半導体装置の製造工程における各工程を示す断面図である。なお、以下に説明する各実施の形態で用いられる説明図において、同一又は相当部分には同一の符号を付してその説明を省略する。
【００１８】
図１を参照して、単結晶シリコン基板上に形成された多層構造上に、たとえば膜厚５００ｎｍのＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜などからなる絶縁膜３をＣＶＤ（化学気相成長）法などにより形成する。次に、絶縁膜３内に通常のダマシン工程によりＣｕ配線５を形成する。そして、Ｃｕ配線５を含む絶縁膜３上にたとえば膜厚６０ｎｍのシリコン窒化膜からなるＣｕ酸化拡散防止膜７をＣＶＤ法などにより形成する。さらに、Ｃｕ酸化拡散防止膜７の上にたとえば膜厚３００ｎｍのＴＥＯＳ膜などからなる絶縁膜９をＣＶＤ法などにより形成する。
【００１９】
次に、絶縁膜９上に、内部にＭＩＭ構造を形成する開口を形成するためのパターニングを実施する。図２を参照して、絶縁膜９の上にレジスト膜１１を塗布し、露光、現像によりレジストパタンを形成する。
【００２０】
次に、図３を参照して、レジストパタンをマスクとし、Ｃｕ酸化拡散防止膜７をエッチングストッパとしたドライエッチング技術により、絶縁膜９をエッチングし、アッシング技術、ウエット技術により、残置したレジスト膜１１を除去する。さらに、絶縁膜９をマスクとし、Ｃｕ配線５をエッチングストッパとして、再度ドライエッチングにてＣｕ酸化拡散防止膜７をエッチングすることにより、開口部１５を形成する。この時のドライエッチングはＣｕ配線５に対して選択性を有するので、下地ＣｕスパッタやＣｕ表面酸化／腐食を起こしにくい。
【００２１】
次に、ＭＩＭキャパシタの作成を行なう。図４を参照して、開口部１５を含む絶縁膜９上に、キャパシタの下部電極１７として、たとえば膜厚３０〜５０ｎｍの窒化タンタル膜または窒化チタン膜などをスパッタ法などにより形成する。下部電極１７上にキャパシタの誘電体膜１９として、たとえば膜厚５０ｎｍのＴＥＯＳ膜または窒化シリコン膜などをＣＶＤ法などにより形成する。次に、誘電体膜１９上にキャパシタの上部電極２１となる導電膜を、下部電極１７と同様にスパッタ法などにより形成する。最後に、酸化防止膜２３として、たとえば膜厚６０ｎｍの窒化シリコン膜をその上部に形成する。酸化防止膜２３はドライエッチングストッパー膜を兼ねており、一般的にはＣｕ酸化拡散防止膜７と同質の膜が用いられるが、これとは別の材質を用いてもよい。なお、下部電極１７はＣｕ配線５と電気的に接続されている。
【００２２】
次に、図５を参照して、たとえばＣＭＰ法などの研磨処理により、絶縁膜９が露出するまで上記で形成した酸化防止膜２３、上部電極２１、キャパシタ誘電膜１９および下部電極１７の積層膜を除去する。その際、第１開口１５内には、酸化防止膜２３、上部電極２１、キャパシタ誘電膜１９および下部電極１７からなる積層膜（積層構造２２Ａ）が残る。一般的には、この後洗浄工程が入り、残留した堆積物の除去が行なわれる。
【００２３】
以上の工程により、Ｃｕ配線５の形成以後、１枚のフォトマスクの使用で、ＭＩＭ構造のキャパシタが形成される。以下に、このキャパシタの上部電極２１と電気的に接続される配線層の形成方法について説明する。
【００２４】
図６を参照して、絶縁膜２５をＣＶＤ法などにより成膜する。必要であれば、平坦性を向上させるため、ＣＭＰによる研磨工程を追加して、絶縁膜２５を平坦化する。
【００２５】
次に、図７を参照して、ＭＩＭキャパシタの上部電極２３とＣｕ配線５とにコンタクトするための開口を同時に形成するため、絶縁膜２５上にレジスト塗布、写真製版処理を行ない、レジストパタンを形成し、Ｃｕ酸化拡散防止膜７あるいは酸化防止膜２３をエッチングストッパとしてドライエッチングにより絶縁膜２５および絶縁膜９にコンタクトホール２７（２７Ａ，２７Ｂ）を形成する。
【００２６】
次に、図８を参照して、デュアルダマシン法を用いて、コンタクトホール２７の上に配線溝部２９（２９Ａ，２９Ｂ）を形成する。さらに、ドライエッチングにてコンタクトホール２７（２７Ａ，２７Ｂ）底部の酸化防止膜２３およびＣｕ拡散防止膜７を除去する。
【００２７】
次に、図９を参照して、図示しないバリアメタル膜およびＣｕシード膜を成膜した後、Ｃｕメッキ法およびＣｕ−ＣＭＰ法によりＣｕ配線３１を形成する。
【００２８】
以上の工程により、Ｃｕ配線３１ＡとＭＩＭキャパシタの上部電極２１とが電気的に接合される。以後、所定のプロセスを経て半導体装置が完成する。
【００２９】
以上のように、本実施の形態に係る半導体装置の製造方法によれば、ＭＩＭキャパシタ構造を形成する際に、ＣＭＰを利用して上部電極、誘電体膜、下部電極の積層構造を開口内に残すようにして形成するので、マスクによる写真製版技術を用いることなく開口内の積層構造を形成することができる。したがって、ＭＩＭ構造を形成する工程（図５）までに使用するマスク枚数を削減することができる。
【００３０】
なお、本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１上に、Ｃｕ配線５（金属配線）を含む絶縁膜３（第１の層間絶縁膜）を形成する工程と、絶縁膜３上にＣｕ配線５が拡散するのを防止するＣｕ酸化拡散防止膜７（第１の金属拡散防止膜）を形成する工程と、Ｃｕ酸化拡散防止膜７上に絶縁膜９（第２の層間絶縁膜）を形成する工程（以上図１）と、Ｃｕ配線５に達するように絶縁膜９およびＣｕ酸化拡散防止膜７に開口部１５を形成する工程（図２，図３）と、開口部１５から絶縁膜９上に下部電極１７（第１の導電膜）、誘電体膜１９、上部電極２１（第２の導電膜）、および酸化防止膜２３（第２の金属拡散防止膜）を順に堆積した積層構造を形成する工程（図４）と、絶縁膜９上の積層構造を除去する工程（図５）と、開口部１５内の積層構造２２Ａと絶縁膜９上とに絶縁膜２５（第３の層間絶縁膜）を形成する工程（図６）とを備える。
【００３１】
（実施の形態２）
図１３は、本発明の実施の形態２に係る半導体装置を示す断面図である。
【００３２】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図１３に示すように、酸化防止膜２３と絶縁膜２５との間に、絶縁膜２５とは別に形成された絶縁膜３３を備える点で、実施の形態１と異なる。
【００３３】
上記の構造は、ＭＩＭキャパシタとなる積層構造を形成後、ＣＭＰ法による研磨を行なう前に、絶縁膜３３を形成し、研磨工程の後に絶縁層２５を形成することで得られる。
【００３４】
以下、本実施の形態に係るＭＩＭキャパシタの形成方法についてさらに詳細に説明する。
【００３５】
図１０から図１２は、図１３に示す半導体装置の製造工程の各工程を示す断面図である。
【００３６】
なお、上述した図１から図４に示す工程については、本実施の形態においても、実施の形態１と同様に実施する。
【００３７】
図１０を参照して、図４の状態から、酸化防止膜２３上に絶縁膜３３をＣＶＤ法などにより成膜する。
【００３８】
次に、図１１を参照して、たとえばＣＭＰ法などの研磨工程により、絶縁膜９が露出するまで上記で形成した絶縁膜３３、酸化防止膜２３、上部電極２１、誘電膜１９および下部電極１７の積層構造を除去する。これにより、開口部１５内に、絶縁膜３３、酸化防止膜２３、上部電極２１、誘電膜１９および下部電極１７からなる積層構造２２Ｂが残る。この後、洗浄工程が入り残留した堆積物の除去が行なわれる。
【００３９】
以上の工程により、ＭＩＭ構造のキャパシタが形成される。以下に、このキャパシタの上部電極２１と電気的に接続される配線層の形成方法について説明する。
【００４０】
次に、図１２を参照して、ＭＩＭキャパシタ構造を含む絶縁膜９上に絶縁膜２５をＣＶＤ法などにより成膜する。
【００４１】
図１３を参照して、実施の形態１と同様に、絶縁膜２５にコンタクトホール２７（２７Ａ，２７Ｂ）を形成し、デュアルダマシン法を用いて、コンタクトホール２７の上に配線溝部２９（２９Ａ，２９Ｂ）を形成する。さらに、ドライエッチングにてコンタクトホール２７（２７Ａ，２７Ｂ）底部の酸化防止膜２３およびＣｕ拡散防止膜７を除去し、バリアメタル膜およびＣｕシード膜を成膜した後、Ｃｕメッキ法およびＣｕ−ＣＭＰ法によりＣｕ配線３１を形成する。これにより、Ｃｕ配線３１ＡとＭＩＭキャパシタの上部電極２１とが電気的に接合される。以後、所定のプロセスを経て半導体装置が完成する。
【００４２】
以上のように、本実施の形態に係る半導体装置の製造方法によれば、実施の形態１と同様に、ＭＩＭ構造を形成する工程（図１１）までに使用するマスク枚数を削減することができる。
【００４３】
また、ＭＩＭ構造の形成後に第３の絶縁膜を形成してＭＩＭ構造部分における段差をなくし、その後に酸化膜２５の堆積を行なうので、上記の段差部において、スラリーなどの堆積物が残らない。また、絶縁膜３３に対してＣＭＰ法を用いることにより、その後に形成する絶縁膜２５を平坦性よく成膜することができる。そのため、絶縁膜２５の形成後のＣＭＰ工程は不要となる。
【００４４】
なお、本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１上に、Ｃｕ配線５（金属配線）を含む絶縁膜３（第１の層間絶縁膜）を形成する工程と、絶縁膜３上にＣｕ配線５が拡散するのを防止するＣｕ酸化拡散防止膜７（第１の金属拡散防止膜）を形成する工程と、Ｃｕ酸化拡散防止膜７上に絶縁膜９（第２の層間絶縁膜）を形成する工程（以上図１）と、Ｃｕ配線５に達するように絶縁膜９およびＣｕ酸化拡散防止膜７に開口部１５を形成する工程（図２，図３）と、開口部１５から絶縁膜９上に下部電極１７（第１の導電膜）、誘電体膜１９、上部電極２１（第２の導電膜）、酸化防止膜２３（第２の金属拡散防止膜）、および絶縁膜３３を順に堆積した積層構造を形成する工程（図４，図１０）と、絶縁膜９上の積層構造を除去する工程（図１１）と、開口部１５内の積層構造２２Ｂと絶縁膜９上とに絶縁膜２５（第３の層間絶縁膜）を形成する工程（図１２）とを備える。
【００４５】
（実施の形態３）
図１９は、実施の形態３に係る半導体装置を示した断面図である。
【００４６】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、ＭＩＭ構造のキャパシタを、多層配線構造を有する半導体装置上に形成した点で、実施の形態１と異なる。
【００４７】
図１４から図１８は、図１９に示す半導体装置製造の製造工程の各工程を示す断面図である。
【００４８】
図１４を参照して、単結晶シリコン基板１０１の主表面上に、ソース／ドレイン領域１０１Ａ、ゲート電極１０４Ａ、シリサイド膜１０４Ｂおよびゲート酸化膜１０４Ｃを形成して、電界効果トランジスタ１０３を形成する。
【００４９】
次に、図１５を参照して、電界効果トランジスタ１０３上に、ＣＶＤ法などによる成膜技術、写真製版技術、ドライエッチング技術およびダマシンプロセス技術などを用いて、酸化膜１０６（１０６Ａ，１０６Ｂ，１０６Ｃ，１０６Ｄ）、配線１０７、バリアメタル１０８、プラグ１０９、および窒化膜１１０（１１０Ａ，１１０Ｂ，１１０Ｃ）などを含む多層配線構造１０５を形成する。
【００５０】
次に、図１６を参照して、多層配線構造１０５上に、窒化膜１１０Ｄを介してＣｕ配線５を含む絶縁膜３、Ｃｕ酸化拡散防止膜７、および絶縁膜９を形成する。
【００５１】
次に、図１７を参照して、ＣＶＤ法などによってキャパシタの下部電極１７、誘電体膜１９、上部電極２１となる積層構造を形成し、その上に酸化防止膜２３を形成する。
【００５２】
次に、図１８を参照して、ＣＭＰ法などによってＭＩＭキャパシタとなる積層構造の上層部を絶縁膜９が露出するまで除去する。これにより、開口部１５内に、酸化防止膜２３、上部電極２１、誘電膜１９および下部電極１７からなる積層構造２２Ｃが残る。この後、洗浄工程が入り残留した堆積物の除去が行なわれる。
【００５３】
以上の工程により、ＭＩＭ構造のキャパシタが形成される。
【００５４】
次に、図１９を参照して、ＭＩＭ構造を含む絶縁膜９の上に絶縁膜２５をＣＶＤ法などによって形成し、ダマシンプロセス技術によってＣｕ配線３１を形成する。以後、所定のプロセスを経て半導体装置が完成する。
【００５５】
本実施の形態においては、上述したように、半導体デバイスにおける多層配線構造の上にＭＩＭキャパシタ構造を形成する際に、ＣＭＰを利用して上部電極、誘電体膜、下部電極の積層構造を開口内に残すようにして形成するので、ＭＩＭ構造を形成するためのマスク枚数を削減することが可能となる。
【００５６】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１および実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第１工程を示す断面図である。
【図２】本発明の実施の形態１および実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第２工程を示す断面図である。
【図３】本発明の実施の形態１および実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第３工程を示す断面図である。
【図４】本発明の実施の形態１および実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第４工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第５工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第６工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第７工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第８工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置のＭＩＭキャパシタ構造を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第５工程を示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第６工程を示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第７工程を示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置のＭＩＭキャパシタ構造を示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第１工程を示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第２工程を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第３工程を示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第４工程を示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造形成プロセスの第５工程を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置のＭＩＭキャパシタ構造を示す断面図である。
【符号の説明】
【００５８】
１  半導体基板、３，９，２５，３３  絶縁膜、５，３１Ａ，３１Ｂ  Ｃｕ配線、７  Ｃｕ酸化拡散防止膜、１５  開口部、１７  下部電極、１９  誘電体膜、２１  上部電極、２３  酸化防止膜、２７Ａ，２７Ｂ  コンタクトホール、２９Ａ，２９Ｂ  配線溝、１０１  シリコン基板、１０１Ａ  ソース／ドレイン領域、１０２  フィールド酸化膜、１０３  電界効果トランジスタ、１０４Ａ  ゲート電極、１０４Ｂ  シリサイド膜、１０４Ｃ  ゲート酸化膜、１０５  多層配線構造、１０６Ａ，１０６Ｂ，１０６Ｃ，１０６Ｄ  酸化膜、１０７  配線、１０８  バリアメタル、１０９  プラグ、１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ  窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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