(57)【要約】      （修正有）【課題】チップ面積の増大を抑制すると共に誤作動の発生を抑制可能な入出力保護回路を備える、安定した半導体装置を提供する。【解決手段】第１導電型半導体領域２０１上に形成され出力パッドを有する半導体装置のサージ吸収部は、第２導電型島状半導体領域２０６ａと、そのの底部と第１導電型半導体領域２０１との間に形成された第２導電型埋め込み層２０７ａと、第２導電型島状半導体領域２０６ａ上に形成され且つ第１導電型半導体領域２０１と同電位に接続された第１導電型不純物層２０８と、第１導電型不純物層２０８上に形成され且つ出力パッドに電気的に接続された第２導電型不純物層２０９と、第１導電型不純物層２０８を包囲し且つ第２導電型埋め込み層２０７ａまで達する環状第２導電型層２１１とを備え、環状第２導電型層２１１は所定の電位に接続されていると共に第２導電型島状半導体領域２０６ａよりも高い濃度の第２導電型不純物を含む。【選択図】図２
2005328035.tif 000002
【特許請求の範囲】
【請求項１】
出力パッドと、前記出力パッドに接続されたドライバ素子と、前記ドライバ素子をサージから保護するためのサージ吸収部とを第１導電型半導体領域上に備える半導体装置であって、
前記サージ吸収部は、
前記第１導電型半導体領域上に形成された第２導電型島状半導体領域と、
前記第２導電型島状半導体領域の底部と前記第１導電型半導体領域との間に形成された第２導電型埋め込み層と、
前記第２導電型島状半導体領域上に形成され且つ前記第１導電型半導体領域と同電位に接続された第１導電型不純物層と、
前記第１導電型不純物層上に形成され且つ前記出力パッドに電気的に接続された第２導電型不純物層と、
前記第２導電型島状半導体領域に、前記第１導電型不純物層を包囲すると共に前記第２導電型埋め込み層まで達するように形成された環状第２導電型層とを備え、
前記環状第２導電型層は、所定の電位に接続されていると共に、前記第２導電型島状半導体領域よりも高い濃度の第２導電型不純物を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記サージ吸収部は、前記ドライバ素子を負サージから保護するための負サージ吸収部であり、
第１導電型はＰ型であると共に第２導電型はＮ型であり、
前記所定の電位はグランド電位以上の電位であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記サージ吸収部は、前記ドライバ素子を正サージから保護するための正サージ吸収部であり、
第１導電型はＮ型であると共に第２導電型はＰ型であり、
前記所定の電位は電源電位以下の電位であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記所定の電位は、電源電位であることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか一つにおいて、
前記所定の電位は、グランド電位であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記第２導電型不純物層の周囲及び底部を包囲するように形成され且つ前記第２導電型不純物層よりも低い濃度の第２導電型不純物を含む高抵抗層を備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記第２導電型不純物層の底部と前記第２導電型埋め込み層との間に、第１導電型不純物層よりも高い濃度の第１導電型不純物を含む第１導電型埋め込み層を備えていることを特長とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記環状第２導電型層上の全域に亘って環状に配置された複数のコンタクトを備え、
前記環状第２導電型層は、前記複数のコンタクトを介して前記所定の電位に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか一つにおいて、
前記第２導電型不純物層のうちの少なくとも一方と、前記出力パッドとの間に、抵抗素子が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電気サージ等による内部素子の破壊から半導体装置を保護する静電保護半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化及び低消費電力化に伴って、誘導性負荷を駆動するドライバについても高集積化及び低消費電力化が求められるようになってきた。
【０００３】
ここで、誘導性負荷とは、外部から電圧を印加することによって電流が流れると共に、外部から印加された電圧とは逆極性の誘起電圧を発生する負荷である。具体例としては、モーター等がある。
【０００４】
しかし、誘導性負荷を駆動するドライバが形成されている半導体装置においては、誘導性負荷を駆動する素子及びその端子に直接繋がる素子における誤動作を防止する必要がある。
【０００５】
この目的を達成するための技術の例としては、駆動素子とその他の回路素子との間に島領域を設け、該島領域の電位を高電位に保持することで誤動作を防止するという技術が特許文献１に開示されている。また、駆動素子から十分離した場所にサージ保護素子を配置するという技術が特許文献２に開示されている。
【０００６】
以下、特許文献１に記載された誤動作を防止する技術について、図面を参照しながら説明する。
【０００７】
図８は、特許文献１に記載の半導体装置についての等価回路図である。
【０００８】
該半導体装置は、誘導性負荷（図示省略）に対して電気的に接続されている出力パッド１１と、出力パッド１１に電気的に接続され且つ電流を供給するドライバ素子１２とを備えている。また、出力パッド１１とドライバ素子１２との間に位置する接続点Ｎ１１において、負サージ吸収部１３と正サージ吸収部１４とが電気的に接続されている。
【０００９】
ここで、負サージ吸収部１３には、負サージ保護用ダイオード１５とＧＮＤ（グランド）端子１６とが備えられ、負サージ保護用ダイオード１５は、カソード１５Ｋが接続点Ｎ１１に電気的に接続されていると共に、アノード１５ＡがＧＮＤ端子１６に接続されている。このような構成により、出力パッド１１が負電位になってサージが発生した際には、負サージ保護用ダイオード１５が動作し、負サージを吸収する。
【００１０】
また、正サージ吸収部１４には、正サージ保護用ダイオード１７と電源端子１８とが備えられ、正サージ保護用ダイオード１７は、カソード１７Ｋが電源端子１８に接続されていると共に、アノード１７Ａが接続点Ｎ１１に電気的に接続されている。このような構成により、出力パッド１１が正電位になってサージが発生した際には、正サージ保護用ダイオード１７が動作し、正サージを吸収する。
【００１１】
次に、図９及び図１０は、半導体装置における負サージ吸収部１３及びその周辺部分の構成を示す図であり、図９には断面図、図１０には平面図を示している。ここで、出力パッド１１及びドライバ素子１２等のような図８に表されている他の構成要素は、半導体装置内における図９及び図１０には表されていない位置に設けられている。
【００１２】
図９に示した半導体装置２０において、Ｐ型半導体基板２１上にＮ型エピタキシャル層２２が形成されており、Ｎ型エピタキシャル層２２の表面における所定の位置にＬＯＣＯＳ（local oxidation of silicon ）膜２３が形成されている。また、Ｐ型分離層２４によって、複数の領域に区画されている。具体的には、保護用ダイオード領域２５、周辺Ｎ領域２６及び制御回路領域２７等に区画されている。
【００１３】
ここで、Ｐ型分離層２４は、Ｎ型エピタキシャル層２２の表面付近に形成された高濃度Ｐ型層２４ａと、高濃度Ｐ型層２４ａの下部に形成されたＰ型上側分離層２４ｂと、Ｐ型上側分離層２４ｂの下部に、Ｐ型半導体基板２１及びＮ型エピタキシャル層２２に亘って形成されたＰ型下側分離層２４ｃとから構成されている。
【００１４】
また、保護用ダイオード領域２５、周辺Ｎ領域２６及び制御回路領域２７において、Ｐ型半導体基板２１とＮ型エピタキシャル層２２との界面近傍に、Ｎ型埋め込み層２８が形成されている。
【００１５】
また、Ｎ型エピタキシャル層２２の表面に、保護用ダイオード領域２５及び周辺Ｎ領域２６においては高濃度Ｎ型層２９が形成されていると共に、制御回路領域２７においてはＰ型抵抗層３０が形成されている。
【００１６】
また、Ｎ型エピタキシャル層２２及びその表面に形成されている構成要素を覆うように層間絶縁膜３１が形成されている。更に、層間絶縁膜３１には開口が設けられ、保護用ダイオード領域２５における高濃度Ｐ型層２４ａ及び高濃度Ｎ型層２９と、周辺Ｎ領域２６における高濃度Ｎ型層２９と、Ｐ型抵抗層３０とに対して電気的な接続を行なうコンタクト３２が形成されている。
【００１７】
尚、図９中には接続点Ｎ１１、一定電位Ｖ、ＧＮＤ電位等が図示されているが、これらはいずれも、半導体装置の各部からそれぞれに対して電気的に接続されていることを示すのみであり、装置の構造を示すものではない。
【００１８】
また、図１０に示すように、Ｐ型分離層２４は、保護用ダイオード領域２５、周辺Ｎ領域２６及び制御回路領域２７をそれぞれ囲うように区画している。尚、図１０において、ＬＯＣＯＳ膜２３及び層間絶縁膜３１については省略している。
【００１９】
制御回路領域２７においては、Ｐ型抵抗層３０を用いた抵抗素子の他、トランジスタ３３等の必要とする電気素子が形成されている。
【００２０】
ここで、保護用ダイオード領域２５において、Ｐ型分離層２４上に設けられたコンタクト３２はＧＮＤに接地されていると共に、高濃度Ｎ型層２９は接続点Ｎ１１に電気的に接続されている。また、周辺Ｎ領域２６において、高濃度Ｎ型層２９はＧＮＤ電位よりも高い一定電位に接続されている。
【００２１】
このような構成となっていることから、保護用ダイオード領域２５において、負サージ保護用ダイオード１５が構成されている（図８を合わせて参照）。具体的には、Ｐ型分離層２４及びＰ型半導体基板２１をアノード１５Ａ、Ｎ型埋め込み層２８、Ｎ型エピタキシャル層２２及び高濃度Ｎ型層２９をカソード１５Ｋとする負サージ保護用ダイオード１５が構成されている。
【００２２】
誘導性負荷に電気的に接続された出力パッド１１が負電位になった場合、周辺Ｎ領域２６と、Ｐ型半導体基板２１及び保護用ダイオード領域２５におけるＰ型分離層２４と、保護用ダイオード領域２５における高濃度Ｎ型層２９とによって構成される寄生ＮＰＮトランジスタ５１が動作する。この結果、主に寄生ＮＰＮトランジスタ５１のコレクタとなる周辺Ｎ領域２６から電流が供給されるため、Ｐ型半導体基板２１に流れる電流は小さくなる。
【００２３】
また、制御回路領域２７のＰ型抵抗層３０から保護用ダイオード領域２５における高濃度Ｎ型層２９までに亘って寄生サイリスタ５２が構成されており、このために制御回路領域２７は誤動作する可能性がある。しかし、寄生サイリスタ５２は動作しにくい構成となっている。
【００２４】
具体的には、周辺Ｎ領域２６におけるＰ型半導体基板２１がＰ型ゲート部となるため、周辺Ｎ領域２６が形成されていることからＰ型ゲート部の幅が広くなっている。この結果、寄生サイリスタ５２の一部分であるＮＰＮトランジスタの電流増幅率が小さくなっている。以上の結果、寄生サイリスタ５２は動作しにくく、出力パッド１１が負電位となってサージが発生した場合にも、制御回路領域２７の誤動作を防止できるようになっている。
【００２５】
次に、図１１は特許文献２に記載の半導体装置についての等価回路図である。
【００２６】
該半導体装置は、誘導性負荷に対して電気的に接続されている入出力パッド１１ａと、制御回路１９とを備えている。また、入出力パッド１１ａと制御回路１９との間に位置する接続点Ｎ２１において、負サージ吸収部１３と正サージ吸収部１４とが電気的に接続されている。
【００２７】
ここで、負サージ吸収部１３及び正サージ吸収部１４は、詳しい説明は省略するが、図８に示した特許文献１の技術の場合と同様に、順に負サージ及び正サージを吸収する機能を有する。
【００２８】
また、該半導体装置にはドライバ素子１２も備えられている。ここで、ドライバ素子１２は、負サージ保護用ダイオード１５とは十分な距離Ａだけ離れた位置に配置されている。
【００２９】
また、図１２は、図１１の等価回路図を実現する該半導体装置の平面構成を例示する図であり、負サージ吸収部１３を示している。
【００３０】
図１２に示すように、該半導体装置はＰ型分離層２４によって区画された領域を有しており、図１０の半導体装置と同様の保護ダイオード領域２５及び制御回路領域２７とが形成されている。
【００３１】
つまり、Ｐ型分離層２４と、Ｎ型埋め込み層２８及び高濃度Ｎ型層２９とを含む負サージ保護用ダイオード１５が形成されていると共に、高濃度Ｎ型層２９は、入出力パッド１１ａと制御回路１９とを電気的に接続する配線上の接続点Ｎ２１に対して電気的に接続されている。
【００３２】
また、保護ダイオード領域２５から十分な距離Ａを離れた位置に、Ｐ型分離領域２４に囲まれたドライバ素子１２が配置されている。
【００３３】
ここで、ドライバ素子１２が負電位となってサージが発生した場合に、Ｎ型埋め込み層２８及び高濃度Ｎ型層２９等をコレクタ、Ｐ型分離領域２４等をベース、ドライバ素子１２のＮ型エピタキシャル層をエミッタとする寄生ＮＰＮトランジスタが動作する可能性がある。しかし、負サージ保護用ダイオード１５とドライバ素子１２とが十分に離れた配置されているため、ベース部分に相当するＰ型分離領域の抵抗が大きく、前記の寄生ＮＰＮトランジスタは動作しない。この結果、制御回路領域２７の誤動作は防止されている。
【特許文献１】特開昭６１−１８９６６２号公報
【特許文献２】特開平１０−２５６４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
しかしながら、以上に説明した従来技術においては、次のような課題があった。
【００３５】
特許文献１に記載された技術においては、実動作に無関係な第３の島を新たに必要とする。つまり、保護用ダイオード領域２５を第１の島領域、制御回路領域２７を第２の島領域とするとき、実動作に必要なこれら２つの島領域の間に、第３の島領域として周辺Ｎ領域２６を形成する必要がある。
【００３６】
このため、第３の島領域に相当するだけチップ面積が増大し、半導体装置の集積度を低下させる。
【００３７】
また、特許文献２に記載された技術においては、ドライバ素子１２と、入出力パッド１１ａに接続される負サージ保護用ダイオード１５との間の距離Ａを十分に取る必要がある。このため、ドライバ素子１２の周辺には素子を配置することができず、素子を配置しない領域が生じることによって半導体装置の集積度を低下させる場合がある。
【００３８】
更に、入出力パッド１１ａのみをドライバ素子１２の近傍に配置したとしても、接続する配線は複雑になり、配線がチップ上に占める面積も増大する。これらから、チップ面積の増大が発生し、半導体装置の集積度を低下させることなる。
【００３９】
また、上記のような課題は、出力パッド１１又は入出力パッド１１ａが正電位となった場合（正サージが発生した場合）にドライバ素子１２を保護するための正サージ吸収部１４についても同様に存在する。
【００４０】
以上の課題に鑑み、本発明の半導体装置の目的は、チップ面積の増大を抑制すると共に誤作動の発生を抑制することが可能である入出力保護回路を備えた安定した半導体装置を提供することである。
【課題を解決するための手段】
【００４１】
以上の目的を達成するため、本発明の半導体装置は、出力パッドと、出力パッドに接続されたドライバ素子と、ドライバ素子をサージから保護するためのサージ吸収部とを第１導電型半導体領域上に備える半導体装置であって、サージ吸収部は、第１導電型半導体領域上に形成された第２導電型島状半導体領域と、第２導電型島状半導体領域の底部と第１導電型半導体領域との間に形成された第２導電型埋め込み層と、第２導電型島状半導体領域上に形成され且つ第１導電型半導体領域と同電位に接続された第１導電型不純物層と、第１導電型不純物層上に形成され且つ出力パッドに電気的に接続された第２導電型不純物層と、第２導電型島状半導体領域に、第１導電型不純物層を包囲すると共に第２導電型埋め込み層まで達するように形成された環状第２導電型層とを備え、環状第２導電型層は、所定の電位に接続されていると共に、第２導電型島状半導体領域よりも高い濃度の第２導電型不純物を含むような構成となっている。
【００４２】
本発明の半導体装置によると、第１導電型不純物層及び第２導電型不純物層によって保護用ダイオードが構成されている。
【００４３】
また、少なくとも、第１導電型不純物層と、第２導電型不純物層と、環状第２導電型層及び第２導電型島状半導体領域の２つを含む領域とによって保護トランジスタ（ＰＮＰトランジスタ又はＮＰＮトランジスタ）が構成されている。
【００４４】
これらの保護用ダイオード及び保護トランジスタにより、出力パッドにおける電位が変化した際及び半導体装置に対して外部からサージが印加された場合に、ドライバ素子を保護することができる。
【００４５】
この際、動作電流の大半は第２導電型島状半導体領域及びその内部を流れ、第１導電型半導体領域にはほとんど流れないため、第２導電型島状半導体領域及びその周辺において構成される寄生サイリスタの動作を防ぐことができ、ラッチアップ等の誤作動を防ぐことができる。
【００４６】
また、サージ吸収の動作は第２導電型島状半導体領域の内部において行なわれるため、第２導電型島状半導体領域の周辺における回路の配置に関して制限が課されることはない。このため、回路の設計についての自由度が増し、ラッチアップ等の誤動作の抑制とチップの面積の縮小とを両立することができる。
【００４７】
ここで、サージ吸収部は、ドライバ素子を負サージから保護するための負サージ吸収部であり、第１導電型はＰ型であると共に第２導電型はＮ型であり、所定の電位はグランド電位以上の電位であっても良い。以下、この場合について詳しく述べる。
【００４８】
このような場合、第１導電型不純物層はアノード層、第２導電型不純物層はカソード層であり、該カソード層及びアノード層によって、負サージに対する保護用ダイオードが構成されている。また、アノード層及びＰ型半導体領域は、グランド電位とすることができる。
【００４９】
また、カソード層をエミッタ、アノード層をベース、Ｎ型島状半導体領域及び環状Ｎ型層をコレクタとするＮＰＮトランジスタが構成され、ＮＰＮ保護トランジスタとして機能する。つまり、出力パッドに接続されている負荷の動作によって出力パッドが負電位になった場合又は負サージ（静電気等による負のサージ電圧）が半導体装置に入った場合等に、該ＮＰＮトランジスタの動作によって負サージを吸収し、ドライバ素子を保護することができる。
【００５０】
このように負サージを吸収する際、動作電流の大半は所定の電位に接続されたＮ型島状半導体領域及びその内部を経由して流れ、Ｐ型半導体領域に流れる電流は僅かである。このため、負サージ吸収部及びその周辺に配置された制御回路等を構成する半導体素子によって寄生的に構成されるサイリスタの動作を防ぐことができる。つまり、ラッチアップ現象を抑制し、ラッチアップ現象に起因する半導体装置の誤作動を防ぐことができ、これによって、該誤作動による半導体装置に対するダメージを防ぐことができる。
【００５１】
また、このように負サージを吸収するための動作はＮ型島状半導体領域の内部において行なわれ、Ｎ型島状半導体領域の外部には影響しない。このため、本発明の半導体装置によると、保護用ダイオードの周辺における回路の配置に関する制限を排除している。この結果、回路の設計についての自由度が増し、ラッチアップ等の誤動作の抑制とチップの面積縮小とを両立することができる。
【００５２】
尚、環状Ｎ型層が接続されている所定の電位は、電源電位であることが好ましい。
【００５３】
このようにすると、ラッチアップ現象を確実に抑制することができる。これは、次の理由による。
【００５４】
出力パッドが負電位となると、前記のように構成されるＮＰＮ保護トランジスタが動作して、環状Ｎ型層からＮ型埋め込み層に向かって電流が流れる。このとき、環状Ｎ型層及びＮ型埋め込み層が有する抵抗によって電圧が降下する。この結果として、Ｐ型半導体領域に対して順方向接合電圧以上の電位差が生まれる程度にまでＮ型埋め込み層等における電位が下がったとすると、寄生的に構成されているサイリスタが動作し、ラッチアップ現象が発生する。
【００５５】
そこで、環状Ｎ型層がグランド電位よりも高い電位に接続することにより、前記のような電圧降下によっても、サイリスタが動作するような低い電位にまでＮ型埋め込み層の電位が下がるのを防ぐことができる。この際、グランド電位よりも高い電位として、電源電位を利用することにより、ラッチアップ抑制の効果を確実に得ることができる。
【００５６】
また、所定の電位は、グランド電位であることが好ましい。
【００５７】
つまり、具体例としては、環状Ｎ型層が接続されている所定の電位は、グランド電位であることが好ましい。
【００５８】
このようにすると、グランド電位から供給される電流により負サージを吸収してドライバ素子を保護することができる。これと共に、環状Ｎ型層が電源電位に接続されている場合とは異なり寄生動作による電流には電源電位が関与しないことから、消費電流の増加を防ぐことができる。
【００５９】
また、第２導電型不純物層の周囲及び底部を包囲するように形成され且つ第２導電型不純物層よりも低い濃度の第２導電型不純物を含む高抵抗層を備えていることが好ましい。
【００６０】
つまり、具体例としては、カソード層の周囲及び底部を包囲するように形成され且つカソード層よりも低い濃度のＮ型不純物を含む高抵抗層を備えていることが好ましい。
【００６１】
このようにすると、高抵抗層の不純物濃度はカソード層の不純物濃度よりも低いことから、カソード層とアノード層との直接の接続に比べて、高抵抗層とアノード層との接合の濃度は低い。このため、カソード層が直接アノード層と接合している場合に比べ、カソード層の電位が上昇した時に空乏層の伸びが大きくなる。この結果、保護用ダイオードの逆耐圧を高めることができる。
【００６２】
以上から、より保証耐圧の高いドライバ素子において、保護用ダイオード、つまり、負サージ吸収部としての機能を確実に果たすことができる。なお、保証耐圧とは動作を保証する最大電圧のことである。
【００６３】
更に、不純物濃度が低いことから、保護用ダイオードに対して直列に、高い抵抗が接続されたことになる。このため、保護用ダイオードに流れるサージ電流を抑制することができ、ラッチアップ防止の効果に加えて保護用ダイオード自身を保護することができる。このため、半導体装置全体としての総合的なサージ保護能力が向上する。
【００６４】
また、第２導電型不純物層の底部と第２導電型埋め込み層との間に、第１導電型不純物層よりも高い濃度の第１導電型不純物を含む第１導電型埋め込み層を備えていることが好ましい。
【００６５】
つまり、具体例としては、カソード層の底部とＮ型埋め込み層との間に、アノード層よりも高い濃度のＰ型不純物を含むＰ型埋め込み層を備えていることが好ましい。
【００６６】
このようにすると、縦方向のＮＰＮトランジスタの電流増幅率を抑制して、下層部のＰ型半導体領域を通じてサージ電流が流れるのを抑制することができるため、ラッチアップ現象の抑制をより確実に実現することができる。以下に、より詳しく説明する。
【００６７】
Ｐ型埋め込み層を形成することにより、カソード層、アノード層及びＮ型埋め込み層によって構成される寄生ＮＰＮトランジスタのベース領域における不純物濃度を上げることができる。このことから、該寄生ＮＰＮトランジスタの電流増幅率（ｈＦＥ）を低下させ、流れる電流を抑制することができるため、Ｎ型埋め込み層における電位の低下を抑制することができる。
【００６８】
この結果、該ＮＰＮトランジスタにＰ型半導体領域を加えたＮＰＮＰ構造を有する寄生サイリスタの動作を抑制し、ラッチアップ現象の防止をより確実に実現することができる。
【００６９】
更に、Ｎ型埋め込み層とカソード層との間におけるＰ型不純物の濃度が上がることから、Ｎ型埋め込み層とカソード層との間におけるパンチスルー耐圧を上げることができる。このため、Ｎ型埋め込み層及びＮ型島状半導体領域の電位をより高くすることができ、設計の自由度が高くなる。
【００７０】
また、環状第２導電型層上の全域に亘って環状に配置された複数のコンタクトを備え、環状第２導電型層は、該複数のコンタクトを介して前記所定の電位に接続されていることが好ましい。
【００７１】
つまり、具体例としては、環状Ｎ型層上の全域に亘って環状に配置された複数のコンタクトを備え、環状Ｎ型層は、該複数のコンタクトを介して所定の電位に接続されていることが好ましい。
【００７２】
このようにすると、環状Ｎ型層における電位を環の各部において均一にすることができる。これにより、どちらの方向に対しても環状Ｎ型層をコレクタとする横方向のトランジスタ動作によってサージ電流を吸収し、ラッチアップ現象を抑制することができる。
【００７３】
また、第２導電型不純物層のうちの少なくとも一方と、出力パッドとの間に、抵抗素子が形成されていることが好ましい。
【００７４】
つまり、具体例としては、カソード層と、出力パッドとの間に、抵抗素子が形成されていることが好ましい。
【００７５】
このようにすると、保護用ダイオードと直列に抵抗素子が接続されていることから、保護用ダイオードに流れるサージ電流を抑制することができる。この結果、負サージ吸収部の周辺部に形成された制御回路を保護することができるのに加え、保護ダイオード自身を保護することができる。このため、半導体装置全体としての総合的なサージ保護能力を高めることができる。
【００７６】
また、本発明の半導体装置において、サージ吸収部は、ドライバ素子を正サージから保護するための正サージ吸収部であり、第１導電型はＮ型であると共に第２導電型はＰ型であってもよい。
【００７７】
このようにすると、チップ面積の増大を抑制しながら、半導体装置を正サージから保護することができる。これは、先に説明した第１導電型がＰ型で且つ第２導電型がＮ型である場合と同様の、但し電流の流れる向き等が逆になった対照的な半導体装置の動作によって行なわれる。そこで、以下には第１導電型がＮ型で且つ第２導電型がＰ型である場合について、概略を説明する。
【００７８】
具体的には、このような場合、第１導電型不純物層はカソード層、第２導電型不純物層はアノード層であり、カソード層及びアノード層によって正サージに対する保護用ダイオードが構成されている。また、カソード層及びＮ型半導体領域は、電源電位とすることができる。
【００７９】
また、アノード層をエミッタ、カソード層をベース、Ｐ型島状半導体領域及び環状Ｐ型層をコレクタとするＰＮＰトランジスタが構成され、ドライバ素子を正サージから保護するＰＮＰ保護トランジスタとして動作する。
【００８０】
この際、動作電流の大半は所定の電位に接続されたＰ型島状半導体領域及びその内部を経由して流れるため、半導体装置内に寄生的に構成されるサイリスタの動作を防ぐことができ、結果として装置の誤動作を防ぐことができる。
【００８１】
更に、正サージ吸収の動作はＰ型島状半導体領域の内部において行なわれる。このため、保護用ダイオードの周辺における回路の配置に関する制限を排除しており、チップの面積を縮小することができる。
【００８２】
また、環状Ｐ型層が接続されている所定の電位は、電源電位であることが好ましい。
【００８３】
このようにすると、先に説明したのと同様に、消費電力の増加を防ぎながら、正サージに対する保護を行なうことができる。
【００８４】
また、環状Ｐ型層が接続されている所定の電位は、グランド電位であることも好ましい。
【００８５】
このようにすると、先に説明したのと同様に、ラッチアップ現象を確実に抑制することができる。
【００８６】
また、アノード層の周囲及び底部を包囲するように、アノード層よりも低い濃度のＰ型不純物が導入された、高抵抗層を備えていることが好ましい。
【００８７】
このようにすると、保護用ダイオードの逆耐圧を高めることができるため、ドライバ素子の保証耐圧が高い場合にも、正サージ吸収部としての機能を確実に果たすことができる。
【００８８】
更に、保護用ダイオードに対して直列に、高い抵抗が接続されたことになるため、保護用ダイオード自身を保護することができ、半導体装置全体としての総合的なサージ保護能力が向上する。
【００８９】
また、アノード層の底部とＰ型埋め込み層との間に、カソード層よりも高い濃度のＮ型不純物を含むＮ型埋め込み層を備えていることも好ましい。
【００９０】
このようにすると、縦方向のＰＮＰトランジスタの電流増幅率を抑制し、下層部のＮ型半導体領域を通じてサージ電流が流れるのを抑制することができるため、ラッチアップ現象の抑制をより確実に実現することができる。
【００９１】
また、環状Ｐ型層上の全域に亘って環状に配置された複数のコンタクトを備え、環状Ｐ型層は、該複数のコンタクトを介して所定の電位に接続されていることが好ましい。
【００９２】
このようにすると、どちらの方向に対しても環状Ｐ型層をコレクタとする横方向のトランジスタ動作によってサージ電流を吸収し、ラッチアップ現象を抑制することができる。
【００９３】
また、アノード層と、出力パッドとの間に、抵抗素子が形成されていることが好ましい。
【００９４】
このようにすると、保護用ダイオードと直列に抵抗素子が接続されていることから、保護用ダイオードに流れるサージ電流を抑制することができる。この結果、正サージ吸収部の周辺部に形成された制御回路を保護することができるのに加え、保護ダイオード自身を保護することができる。このため、半導体装置全体としての総合的なサージ保護能力を高めることができる。
【発明の効果】
【００９５】
本発明の半導体装置によると、出力パッドとドライバ素子との間に位置する接続点に対して電気的に接続されたサージ吸収部により、出力パッドにサージが印加された場合又は出力パッドの電位が変化した場合に、ドライバ素子をサージから保護することができる。
【００９６】
ここで、サージ吸収部は、保護用ダイオードと、該保護用ダイオードを平面的に囲う環状層と、保護用ダイオードの下部に形成された埋め込み層とを備えており、サージ吸収のための動作電流は下層部の半導体領域をほとんど流れない。
【００９７】
この結果、サージ吸収部及びその周辺に形成される制御用回路を構成する半導体素子によって構成される寄生サイリスタが動作するのを防ぐことができるため、ラッチアップ現象等を抑制し、半導体装置の誤動作を防止することができる。
【００９８】
また、保護用ダイオードの周辺にレイアウトする制御回路等の回路の配置についての制約が除かれているため、回路を自由に設計し、チップ面積を縮小することができる。
【００９９】
このことから、安価で且つ安定した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０１００】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。
【０１０１】
図１は、本実施形態に係る半導体装置において形成される回路の等価回路図である。該半導体装置は、誘導性負荷（図示省略）に電気的に接続されている出力パッド１０１と、出力パッド１０１に電気的に接続され且つ電流を供給するドライバ素子１０２とを備えている。また、出力パッド１０１とドライバ素子１０２との間に位置する接続点Ｎ１において、負サージ吸収部１０３と正サージ吸収部１０４とが電気的に接続されている。
【０１０２】
ここで、負サージ吸収部１０３には、負サージ保護用ダイオード１０５とＧＮＤ端子１０６とが備えられ、負サージ保護用ダイオード１０５は、カソード１０５Ｋが接続点Ｎ１に電気的に接続されていると共に、アノード１０５ＡがＧＮＤ端子１０６に電気的に接続されている。このような構成により、出力パッド１０１が負電位になってサージが発生した際には、負サージ保護用ダイオード１０５が動作し、負サージを吸収する。
【０１０３】
また、正サージ吸収部１０４には、正サージ保護用ダイオード１０７と電源端子１０８とが備えられ、正サージ保護用ダイオード１０７は、カソード１０７Ｋが電源端子１０８に電気的に接続されていると共に、アノード１０７Ａが接続点Ｎ１に電気的に接続されている。このような構成により、出力パッド１０１が正電位になってサージが発生した際には、正サージ保護用ダイオード１０７が動作し、正サージを吸収する。
【０１０４】
次に、本実施形態に係る半導体装置における負サージ吸収部１０３及びその周辺部分の構成を断面図として図２に示すと共に、平面図として図３に示す。但し、図３において、幾つかの構成要素（後に説明するＬＯＣＯＳ膜２０２、金属電極２１０及び層間絶縁膜２１５等）については省略し、内部の構成を示している。また、本実施形態においては、第１導電型がＰ型で且つ第２導電型がＮ型である場合について説明する。
【０１０５】
尚、ここで、出力パッド１０１及びドライバ素子１０２等のような図１に表されている他の構成要素は、半導体装置内における図２及び図３には表されていない位置に設けられている。
【０１０６】
図２及び図３に示す半導体装置２００において、Ｐ型半導体領域としてのＰ型半導体基板２０１上にＬＯＣＯＳ膜２０２が形成されていると共にＰ型分離層２０３が形成され、Ｐ型半導体基板２０１は複数の領域に区画されている。具体的には、保護用ダイオード領域２０４及び制御回路領域２０５等に区画されている（図３に示すように、制御回路領域２０５は、更に複数の領域に区画されていても良い）。
【０１０７】
ここで、Ｐ型分離層２０３は、Ｐ型半導体基板２０１の表面付近に形成された高濃度Ｐ型層２０３ａ（Ｐ型不純物が例えば１×１０20／ｃｍ3 の濃度に導入されている）と、高濃度Ｐ型層２０３ａの下部に形成されたＰ型上側分離層２０３ｂ（Ｐ型不純物が例えば５×１０16／ｃｍ3 の濃度に導入されている）とから構成されている。ただし、表面付近に設けられる高濃度Ｐ型層２０３ａは、Ｐ型半導体基板２０１の見かけ上の抵抗成分を小さくするため又はチャンネルストッパとしての機能を持たせるために形成されており、分離層としては必須の構成要素ではない。
【０１０８】
また、ＬＯＣＯＳ膜２０２はフィールド酸化膜として利用され、ＬＯＣＯＳ膜２０２の開口部はＰ型半導体基板２０１に対して不純物を導入するために用いられる。
【０１０９】
また、Ｐ型半導体基板上に形成されたＮ型島状半導体領域として、保護用ダイオード領域２０４に第１のＮウェル２０６ａが形成されている。これと共に、制御回路領域２０５には第２のＮウェル２０６ｂが形成されている（いずれも、Ｎ型不純物の濃度は例えば２×１０15／ｃｍ3 である）。更に、第１のＮウェル２０６ａ及び第２のＮウェル２０６ｂの底部と、Ｐ型半導体基板２０１との間に、第１のＮ型埋め込み層２０７ａ及び第２のＮ型埋め込み層２０７ｂ（Ｎ型不純物が例えば２×１０18／ｃｍ3 の濃度で導入されている）がそれぞれ形成されている。
【０１１０】
また、第１のＮウェル２０６ａの表面付近に、Ｐ型不純物を低濃度（例えば５×１０16／ｃｍ3 ）に導入することによってアノード層２０８が形成されている。更に、アノード層２０８の表面付近にアノード層２０８よりも高濃度（例えば１×１０20／ｃｍ3 ）のＰ型不純物を導入することにより、アノードコンタクト層２０８ａが形成されている。
【０１１１】
また、アノード層２０８の表面付近において、アノードコンタクト層２０８ａと重ならない位置に高濃度（例えば１×１０20／ｃｍ3 ）のＮ型不純物を導入することにより、カソード層２０９が形成されている。
【０１１２】
尚、図１に示した負サージ保護用ダイオード１０５は、図２におけるアノード層２０８及びアノードコンタクト層２０８ａをアノード１０５Ａ、カソード層２０９をカソード１０５Ｋとして形成されている。
【０１１３】
また、アノードコンタクト層２０８ａ及びカソード層２０９に接続するように、それぞれ金属電極２１０が形成されている。これにより、アノードコンタクト層２０８ａはＰ型半導体基板２０１と同電位になるＧＮＤ電位に電気的に接続されている。これと共に、カソード層２０９は、図１に示したように接続点Ｎ１に電気的に接続されている。
【０１１４】
また、アノード層２０８の周囲に、アノード層２０８を包囲する平面形状を有すると共に、第１のＮウェル２０６ａの表面から第１のＮ型埋め込み層２０７ａまで達する環状Ｎ型層２１１が形成されている。これは、第１のＮウェル２０６ａに対してＮ型不純物を第１のＮウェル２０６ａに比べて高い濃度（例えば１×１０19／ｃｍ3 ）に導入することによって形成されている。
【０１１５】
また、環状Ｎ型層２１１の表面付近に、環状Ｎ型層２１１よりも高濃度（例えば１×１０20／ｃｍ3 ）にＮ型不純物を導入することにより、Ｎ型コンタクト層２１１ａが形成されている。更に、金属電極２１０がＮ型コンタクト層２１１ａに接続するようにも形成され、これを介して環状Ｎ型層２１１は所定の一定電位Ｖに電気的に接続されている。
【０１１６】
また、制御回路領域２０５には必要に応じた半導体素子が形成される。図２においては、半導体素子の一例として第２のＮウェル２０６ｂの表面付近に形成されたＰ型抵抗層２１２（Ｐ型不純物が例えば１×１０18／ｃｍ3 の濃度で導入されている）が示されている。図３においては、Ｐ型抵抗層２１２の他にトランジスタ２１３が構成されている。
【０１１７】
また、図３に示すように、環状Ｎ型層２１１、アノードコンタクト層２０８ａ及びカソード層２０９上には、それぞれ電気的接続を得るためのコンタクト２１４が配列されている。
【０１１８】
また、所定の位置に開口を有し且つＰ型半導体基板２０１を覆う層間絶縁膜２１５が形成されている（図３においては省略）。
【０１１９】
尚、図２において、接続点Ｎ１、グランド電位及び一定電位Ｖ等を示しているが、これらは、半導体装置２００のうち、図２には表されていない位置に形成された接続点Ｎ１、グランド電位及び一定電位Ｖ等に対して電気的な接続が行なわれていることを示しているのみであり、実際の構造を示すものではない。
【０１２０】
ここで、半導体装置２００において、アノード層２０８及びアノードコンタクト層２０８ａをアノード、カソード層２０９をカソードとして構成された負サージ保護用ダイオード１０５は、第１のＮ型埋め込み層２０７ａに達する環状Ｎ型層２１１によって周囲を囲まれている。これと共に、第１のＮ型埋め込み層２０７ａによって下部についても囲まれており、このことから負サージ保護用ダイオード１０５はＮ型の層によって完全に囲まれている。
【０１２１】
以上に説明したような構成となっている第１の実施形態に係る半導体装置の動作について、以下に説明する。
【０１２２】
半導体装置２００において、寄生ＮＰＮトランジスタ２２０が構成されている。具体的には、寄生ＮＰＮトランジスタ２２０は、エミッタであるカソード層２０９と、ベースであるアノード層２０８及びアノードコンタクト層２０８ａと、コレクタである第１のＮウェル２０６ａ、環状Ｎ型層２１１、Ｎ型コンタクト層２１１ａ及びＮ型埋め込み層２０７ａとから構成されている。
【０１２３】
また、半導体装置２００において、ＰＮＰＮ構造の寄生サイリスタ２２１も構成されている。具体的には、寄生サイリスタ２２１は、アノード領域であるＰ型抵抗層２１２と、第２のＮウェル２０６ｂと、ゲート領域であるＰ型分離２０３及びＰ型半導体基板２０１と、カソード領域である第１のＮウェル２０６ａ、環状Ｎ型層２１１、Ｎ型コンタクト層２１１ａ及びＮ型埋め込み層２０７ａとから構成されている。
【０１２４】
図１に示す誘導性負荷に接続された出力パッド１０１が負電位となった場合、半導体装置２００において、寄生ＮＰＮトランジスタ２２０が動作して一定電位Ｖから電流を供給し、ドライバ素子１０２を保護することができる。
【０１２５】
この際、寄生サイリスタ２２１のゲート領域（Ｐ型分離２０３等）と、カソード領域（環状Ｎ型層２１１等）とが同電位又は逆バイアスとなっているから、寄生サイリスタ２２１は動作できない。これは、Ｎ型コンタクト層２１１ａがグランド電位以上の一定電位Ｖに電気的に接続されていることから寄生サイリスタ２２１のカソード領域がグランド電位以上の一定電位となっていることと、Ｐ型分離層２０３はＰ型半導体基板２０１と同じグランド電位であることによる。
【０１２６】
このように、寄生ＮＰＮトランジスタ２２０の動作によって保護用ダイオード領域２０４においてドライバ素子１０２を保護することができると共に、寄生サイリスタ２２１が動作しないことから、制御回路領域２０５等における誤動作（ラッチアップ等）を抑制することができる。
【０１２７】
また、本実施形態における負サージ保護用ダイオード１０５は、Ｐ型分離層２０３によって囲われた一つのＮ型島状半導体領域（第１のＮウェル２０６ａ）内に形成されるため、必要とする素子面積の増大が抑制されている。更に、保護用ダイオード領域２０４の周囲に形成する回路等についての制限を伴わないため、回路の設計自由度が向上している。このことによっても、チップ面積の増大を抑制することができる。
【０１２８】
以上のことから、本実施形態の半導体装置によると、チップ面積の増大を抑制すると共に、誤作動の発生を防止することができる。
【０１２９】
ここで、Ｎ型コンタクト層２１１ａが電気的に接続されている一定電位Ｖが、グランド電位以上の電位である場合を考える。
【０１３０】
出力パッド１０１が負電位となった場合、寄生ＮＰＮトランジスタ２２０が動作し、環状Ｎ型層２１１からＮ型埋め込み層２０７ａに向かって電流が流れる。このとき、環状Ｎ型層２１１及びＮ型埋め込み層２０７ａが有する抵抗により電圧降下が発生する。この結果、Ｐ型半導体基板２０１とＮ型埋め込み層２０７ａとの間の順方向接合電圧以上の電位差が生まれる程度にまでＮ型埋め込み層２０７ａの電位が降下したとする場合が考えられる。このような場合、寄生サイリスタ２２１におけるゲート領域（Ｐ型分離２０３等）と、カソード領域（環状Ｎ型層２１１等）とが順バイアスになり、寄生サイリスタ２２１が動作して誤作動の原因となる。
【０１３１】
そこで、一定電位Ｖがグランド電位以上の電位となっていると、環状Ｎ型層２１１及びＮ型埋め込み層２０７ａを電流が流れることによって電圧降下が生じた後にも、Ｎ型埋め込み層２０７ａの電位を寄生サイリスタ２２１の動作を抑制することができる程度の電位とすることができる。この結果、制御回路領域２０５等におけるラッチアップ等の誤作動を確実に防止することができる。例えば、Ｎ型コンタクト層２１１ａを電源電位に対して電気的に接続することにより、一定電位Ｖを電源電位とする。これにより、グランド電位よりも高電位である一定電位Ｖを容易に実現することができる。
【０１３２】
次に、一定電位Ｖがグランド電位である場合を考える。
【０１３３】
一定電位Ｖがグランド電位以上の電位である場合、例えば電源電圧ＶＣＣ等である場合には、半導体装置の電源端子から電流が供給され、寄生動作によって環状Ｎ型層２１１からＮ型埋め込み層２０７ａに向かって電流が流れる。この結果、半導体装置の消費電流が大きくなる。
【０１３４】
これに対し、一定電位Ｖがグランド電位である場合、グランド電位から電流が供給されるため、半導体装置の電源端子からは寄生動作による電流が流れない。この結果、ラッチアップ等をある程度防ぐことができるのに加えて、半導体装置の消費電流の増加を防ぐことができる。一定電位Ｖがグランド電位である場合には、このような利点がある。
【０１３５】
また、図３に示すように、本実施形態の半導体装置２００において、環状Ｎ型層２１１上に形成されたコンタクト２１４は、環状Ｎ型層２１１上の全域に亘って環状に配置されている。このようにすると、環状Ｎ型層２１１において、電位が平面上の位置に依存せず均一になる。この結果、環状Ｎ型層２１１を含む領域をコレクタとする寄生ＮＰＮトランジスタ２２０がどちらの方向に対しても均一に動作することができる。更に、過大なサージ電流を吸収することができる。
【０１３６】
以上から、環状Ｎ型層２１１上に全域に亘って環状にコンタクトを配置することにより、回路の誤作動を防止する効果が確実に実現できる。
【０１３７】
また、半導体装置２００を製造する際、アノード層２０８と、Ｐ型上側分離層２０３ｂとは同一の工程において、例えば不純物拡散層等として同時に形成することができる。同様に、カソード層２０９と、Ｎ型コンタクト層２１１ａとについても、同一の種類の拡散層等として形成することができる。更に同様に、アノードコンタクト層２０８ａと、高濃度Ｐ型層２０３ａについても、同一の種類の拡散層等として形成することができる。
【０１３８】
また、半導体装置２００においてＮＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）を形成する場合、アノード層２０８及びＰ型上側分離層２０３ｂと、ＮＭＯＳＦＥＴ（n-channel ＭＯＳＦＥＴ）を形成するためのＰ型ウェルとは同一の種類の拡散層として形成することができる。
【０１３９】
このようなことから、本実施形態における保護用ダイオード領域２０４は、従来の半導体装置の製造工程に対して新規な工程を追加する必要性を回避し、製造コストの増加を抑えることができる。
【０１４０】
また、第１のＮ型埋め込み層２０７ａ等の埋め込み層は、イオン導入を行なう際に、エネルギーレベルの大きい高エネルギー注入を行なうことによって形成することができる。イオンを導入する深さ（埋め込み層の位置する深さ）は、エネルギーレベルを調整することによって制御することができる。
【０１４１】
また、Ｐ型分離層２０３は、本実施形態において必須の構成要素ではなく、省略することも可能である。この場合、Ｐ型基板２０１上に形成されたＮウェルが各々島領域として機能する。このようにすると、Ｐ型分離層２０３を形成するためのコストが不要になるから、半導体装置２００の製造コストが低減される。
【０１４２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。
【０１４３】
本実施形態においても、図１に示した等価回路図に相当する回路を形成する。第１の実施形態との違いは負サージ吸収部１０４の構成であるため、これについて詳しく説明する。
【０１４４】
図４は、第２の実施形態に係る半導体装置２００ａの断面を表す図であり、半導体装置２００ａは、断面図２に表した第１の実施形態の半導体装置２００に対して幾つかの構成要素が追加された構造を有していることを示している。そこで、図４の半導体装置２００ａにおいて、図２に示した半導体装置２００と同じ構成要素については同じ符号を付すことによって説明を省略し、主に相違点について詳しく説明することにする。
【０１４５】
尚、半導体装置２００ａの平面構成については図３と同様である。
【０１４６】
まず、図４の半導体装置２００ａにおいては、図２の半導体装置２００の構成に加えて、カソード層２０９の周囲を平面的に包囲し且つ底部についても包囲する形状のＮ型高抵抗層２３１が形成されている。これは、低濃度（例えば、２×１０17／ｃｍ3 ）のＮ型不純物を導入することによって形成されている。
【０１４７】
このようなＮ型高抵抗層２３１は、カソード層２０９よりも不純物の濃度が低いことからアノード層２０８との接合の濃度が低い。このため、カソードの電位が上昇したとき、アノード層２０８とカソード層２０９とが直接接合している場合に比べて空乏層が大きく伸びることができる。この結果、Ｎ型高抵抗層２３１が形成されていることにより、保護用ダイオード１０５の逆耐圧が向上する。従って、より高い保証耐圧を有するドライバ素子１０２を用いた場合にも、保護能力を発揮することができる。
【０１４８】
また、Ｎ型高抵抗層２３１は、不純物濃度が低いために抵抗が高い。このため、保護用ダイオード１０５に対して高い抵抗を直列に接続していることになり、保護用ダイオード１０５に流れるサージ電流を抑制することができる。この結果として、保護用ダイオード領域２０４の周辺部に形成する制御回路等を保護するのに加え、保護用ダイオード１０５自体を保護することができる。従って、半導体装置２００ａのサージに対する耐性を総合的に向上させることができる。
【０１４９】
尚、保護用ダイオード１０５のサージに対する耐性は、平面形状の面積が小さいほど低くなる。このため、平面形状の面積が小さい保護用ダイオード１０５を形成する場合に、つまり、カソード層２０９等の平面形状の面積が小さい場合に、特にＮ型高抵抗層２３１を形成する効果が顕著である。
【０１５０】
また、図４の半導体装置２００ａにおいては、図２の半導体装置２００の構成に加えて、カソード層２０９の底部と第１のＮ型埋め込み層２０７ａとの間に、Ｐ型埋め込み層２３２が形成されている。これは、前記の位置に対してＰ型不純物を所定の濃度（例えば、２×１０17／ｃｍ3 ）をもって導入することにより形成されている。
【０１５１】
図２の半導体装置２００においては、カソード層２０９、アノード層２０８及び第１のＮ型埋め込み層２０７ａによって、縦型の寄生ＮＰＮトランジスタが構成されている。これに対し、図４の半導体装置２００ａにおいては、Ｐ型埋め込み層２３２が形成されていることにより、前記寄生ＮＰＮトランジスタのベース領域の濃度が上がっていることになる。
【０１５２】
この結果、前記寄生ＮＰＮトランジスタの電流増幅率（ｈＦＥ）を低下させ、流れる電流を抑制することによって、第１のＮ型埋め込み層２０７ａの電位が降下するのを抑制することができる。
【０１５３】
つまり、Ｐ型埋め込み層２３２を挿入することによって第１のＮ型埋め込み層２０７ａの電圧降下を抑制し、前記寄生ＮＰＮトランジスタにＰ型半導体基板２０１を加えて構成される寄生サイリスタ（ＮＰＮＰ構造）の動作をより良く抑制することができる。従って、ラッチアップ現象の抑制をより確実に行なうことができる。
【０１５４】
また、第１のＮ型埋め込み層２０７ａとカソード層２０９との間におけるＰ型不純物の濃度が上がるため、第１のＮ型埋め込み層２０７ａとカソード層２０９との間におけるパンチスルー耐性を上げることができる。これにより、第１のＮ型埋め込み層２０７ａ、更には環状Ｎ型層２１１の電位をより高い電位にすることができるため、設計の自由度が増すことになる。
【０１５５】
また、図４の半導体装置２００ａにおいては、図２の半導体装置２００の構成に加えて、Ｐ型上側分離層２０３の下にＰ型下側分離層２３３が形成されている。これは、Ｐ型不純物が高濃度（例えば、２×１０17／ｃｍ3 ）に導入された層である。このため、半導体装置２００ａにおけるＰ型分離層２０３は、高濃度Ｐ型層２０３ａと、Ｐ型上側分離層２０３ｂと、Ｐ型下側分離層２３３とから構成されている。
【０１５６】
Ｐ型分離層２０３としては、このような構成とすることもできる。
【０１５７】
尚、半導体装置２００ａを製造する際、Ｐ型埋め込み層２３２と、Ｐ型下側分離層２３３とは同一の工程において、例えば不純物拡散層等として同時に形成することができる。
【０１５８】
また、半導体装置２００ａにおいてＰＭＯＳＦＥＴ（p-channel ＭＯＳＦＥＴ）を形成する場合、Ｎ型高抵抗層２３１は、ＰＭＯＳＦＥＴを形成するためのＮ型ウェルと同時に同種の拡散層等として形成することができる。
【０１５９】
このように、本実施形態の半導体装置２００ａにおいて、第１の実施形態の半導体装置２００に加えて形成するＮ型高抵抗層２３１、Ｐ型埋め込み層２３２及びＰ型下側分離層２３３は、ドライバ素子１０２及び制御素子としてＣＭＯＳＦＥＴ（Complementary ＭＯＳＦＥＴ）を形成する場合には、いずれも新規な製造工程を追加する必要を回避しながら形成することができる。
【０１６０】
以上のように、本実施形態の半導体装置によると、第１の実施形態の半導体装置と同様の効果をより顕著に発揮することができる。
【０１６１】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置について、図面を参照して説明する。
【０１６２】
本実施形態においても、図１に示した等価回路図に相当する回路を形成する。第１及び第２の実施形態との違いは負サージ吸収部１０４の構成であるため、これについて詳しく説明する。
【０１６３】
図５は、第３の実施形態に係る半導体装置２００ｂの断面図を表す図である。半導体装置２００ｂは、第１の実施形態の半導体装置２００と共通の構造を含んでいるため、本実施形態においては半導体装置２００ｂと半導体装置２００とにおいて異なる点を主に説明する。
【０１６４】
尚、半導体装置２００ｂの平面構成については図３と同様である。
【０１６５】
第１の実施形態の半導体装置２００においては、Ｐ型半導体基板２０１に対してＮウェル（第１のＮウェル２０６ａ及び第２のＮウェル２０６ｂ等）を形成することによってＮ型島状半導体領域を形成している。これに対し、本実施形態の半導体装置２００ｂにおいては、Ｐ型半導体領域としてのＰ型半導体基板２０１上にＮ型エピタキシャル層２５１を形成し、該Ｎ型エピタキシャル層２５１をＰ型分離層２０３によって区画することによって、ＰＮ型島状半導体領域を形成している。具体的には、Ｎ型エピタキシャル層２５１上に、第１の実施形態の場合と同様に、保護用ダイオード領域２０４及び制御回路領域２０５等が区画されている。尚、Ｎ型エピタキシャル層２５１には、例えば２×１０15／ｃｍ3 の濃度でＮ型不純物が含有されている。
【０１６６】
ここで、Ｐ型分離層２０３は、第２の実施形態の場合と同様に三層の構造となっている。つまり、高濃度Ｐ型層２０３ａ、Ｐ型上側分離層２０３ｂ及びＰ型下側分離層２３３からなっている。また、Ｐ型分離層２０３は、Ｐ型半導体基板２０１に達するように形成されている。
【０１６７】
以上に説明した点の他は、本実施形態の半導体装置２００ｂは、第１の実施形態の半導体装置２００と同様の構造を有している。そのため、図２と図５において共通の構成要素に同一の符号を付すことによって詳しい説明は省略する。
【０１６８】
このような構造を有することにより、半導体装置２００ｂは、半導体装置２００と同様に、チップ面積の増加を抑制すると共に誤作動の発生を防止することができる。
【０１６９】
つまり、出力パッド１０１が負電位となった場合、半導体装置２００ｂにおいて、寄生ＮＰＮトランジスタ２２０が動作して一定電位Ｖから電流を供給し、ドライバ素子１０２を保護することができる。これと共に、寄生サイリスタ２２１の動作を抑制することができるから、ラッチアップ等の誤動作を抑制することができる。更に、負サージ保護用ダイオード１０５は、Ｐ型分離層２０３によって囲われた一つのＮ型島状半導体領域内に形成されるため、必要とする素子面積の増大が抑制されている。
【０１７０】
以上のことから、本実施形態の半導体装置によると、チップ面積の増大を抑制すると共に、誤作動の発生を防止することができる。
【０１７１】
尚、寄生ＮＰＮトランジスタ２２０は、具体的には、エミッタであるカソード層２０９と、ベースであるアノード層２０８及びアノードコンタクト層２０８ａと、コレクタであるＮ型エピタキシャル層２５１、環状Ｎ型層２１１、Ｎ型コンタクト層２１１ａ及びＮ型埋め込み層２０７ａとから構成されている。
【０１７２】
また、寄生サイリスタ２２１は、具体的には、アノード領域であるＰ型抵抗層２１２と、Ｎ型エピタキシャル層２５１と、ゲート領域であるＰ型分離２０３及びＰ型半導体基板２０１と、カソード領域であるＮ型エピタキシャル層２５１、環状Ｎ型層２１１、Ｎ型コンタクト層２１１ａ及びＮ型埋め込み層２０７ａとから構成されている。
【０１７３】
また、第３の実施形態において、第１のＮ型埋め込み層２０７ａ、第２のＮ型埋め込み層２０７ｂ、Ｐ型下側分離層２３３及びＰ型埋め込み層２３２は、Ｎ型エピタキシャル層２０１の成長前に、所定の方法で形成してもよい。
【０１７４】
また、本実施形態の半導体装置２００ｂにおいても、第２の実施形態の半導体装置２００ａと同様に、Ｎ型高抵抗層２３１及びＰ型埋め込み層２３２を備えていても良い。この構成を図６に示す。
【０１７５】
カソード層２０９の周囲を平面的に包囲し且つ底部についても包囲する形状のＮ型高抵抗層２３１が形成されている場合、第２の実施形態の場合と同様に、より高い保証耐圧を有するドライバ素子１０２を用いた場合にも保護能力を発揮することができる。また、半導体装置２００ｂのサージに対する耐性を総合的に向上させることができる。
【０１７６】
また、カソード層２０９の底部と第１のＮ型埋め込み層２０７ａとの間にＰ型埋め込み層２３２が形成されている場合、第２の実施形態の場合と同様に、ラッチアップ現象の抑制をより確実に行なうことができる。
【０１７７】
尚、以上に説明した第１〜第３の実施形態においては、第１導電型がＰ型で且つ第２導電型がＮ型であると共に、サージ吸収部が負サージ吸収部１０３（図１参照）である場合について説明した。
【０１７８】
しかし、これとは逆に、第１導電型がＮ型で且つ第２導電型がＰ型であると共に、サージ吸収部が正サージ吸収部１０４である場合にも本発明を用いることができる。この場合、第１導電型半導体領域に相当するＮ型半導体基板等と、第１導電型不純物層に相当するカソードコンタクト層とは、電源電圧に電気的に接続することができる。
【０１７９】
これにより、これまでに説明した場合とは電流の流れる方向等が逆である対照的な動作によって正サージを吸収すると共に、ラッチアップ等の誤作動を抑制することができる。また、この際、チップ面積の増加は抑制されている。
【０１８０】
（第４の実施形態）
次に、本発明の第４の実施形態について、図面を参照して説明する。
【０１８１】
図７は、第４の実施形態係る半導体装置において形成する回路の等価回路図である。これは、図１の等価回路図に示す構成に対して、第１の保護抵抗１１１及び第２の保護抵抗１１２を追加した構成である。
【０１８２】
具体的には、第１の保護抵抗１１１は、負サージ吸収部１０３における負サージ保護用ダイオード１０５のカソード１０５Ｋと、接続点Ｎ１との間に接続されている。これは、Ｐ型拡散抵抗又は絶縁膜上に形成されるポリシリコン抵抗等を用いて構成することができる。また、第１の保護抵抗１１１の抵抗値については、以下のように決定する。
【０１８３】
出力パッド１０１に負のサージが印加された際、グランド電位から負サージ保護用ダイオード１０５を介してサージ電流が流れる。そこで、このサージ電流によって第１の保護抵抗１１１において発生する電圧が、正サージ保護用ダイオード１０７の逆方向破壊電圧を超えることなく且つサージ電流を制限しない程度の抵抗値とすると、適切な第１の保護抵抗１１１の抵抗値となる。具体的には、例えば、５０〜３００Ωである。
【０１８４】
ここで、負サージ吸収部１０３及び正サージ吸収部１０４の構成については、第１〜第３の実施形態のいずれかにおいて説明した半導体装置と同様の構成とすることができる。
【０１８５】
このため、第１〜第３の実施形態の半導体装置と同様に、本実施形態の半導体装置においても、出力パッド１０１にサージが印加された場合等にドライバ素子１０２を保護することができる。これと共に、寄生サイリスタの動作を抑制することができるため、ラッチアップ等の半導体装置の誤作動を防ぐことができる。更に、チップ面積の増加を抑制することができると共に、製造コストの増加も抑制することができる。
【０１８６】
以上に加えて、本実施形態の半導体装置においては、以下に説明するように、サージに対する保護をより確実に行なうことができる。
【０１８７】
図１の等価回路図に示す回路の場合には、出力パッド１０１に正サージが印加されたとき、負サージ保護用ダイオード１０５のカソード１０５Ｋとアノード１０５Ａとの間に耐圧以上の電圧が加わることが予想される。このようなことが起こると、負サージ保護用ダイオード１０５のカソード１０５Ｋにおける電界が高くなり、負サージ保護用ダイオード１０５が破壊されることが考えられる。
【０１８８】
しかし、図７に示す本実施形態の回路の場合、出力パッド１０１と負サージ保護用ダイオード１０５との間に第１の保護抵抗１１１が挿入されている。このため、第１の保護抵抗１１１において電圧降下が発生し、カソード１０５Ｋに加わる電圧を制限することができる。これにより、カソード１０５Ｋに加わる電圧を負サージ保護用ダイオード１０５の破壊電圧以下に制限することにより、負サージ保護用ダイオード１０５が正サージによって破壊されるのを防ぐことができる。
【０１８９】
また、第２の保護抵抗１１２についても、第１の保護抵抗１１１と同様に構成し、また、正サージ吸収部１０４において流れる正サージに応じて値を決定すればよい。これにより、正サージ保護用ダイオード１０７が負サージによって破壊されるのを防ぐことができる。
【０１９０】
以上のように、本実施形態の半導体装置は、出力パッド１０１の電位が変動した場合にも誤作動を防止されていると共に、正負いずれのサージによる破壊も抑制されている半導体装置となっている。
【産業上の利用可能性】
【０１９１】
以上に説明したように、本発明によると、保護ダイオードを有することによる素子面積の増大及び設計の自由度の低下を抑制し、これによってチップ面積の増大を抑制しながら、半導体装置におけるサージからの保護及び誤作動の抑制を実現することができ、半導体装置として有用である。
【図面の簡単な説明】
【０１９２】
【図１】図１は、本発明の第１、第２及び第３の実施形態に係る半導体装置おいて形成される回路の等価回路図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置２００における負サージ吸収部１０３及びその周辺の断面を示す図である。
【図３】図３は、本発明の第１、第２及び第３の実施形態に係る半導体装置２００における負サージ吸収部１０３及びその周辺の平面構成を示す図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置２００ａにおける負サージ吸収部１０３及びその周辺の断面を示す図である。
【図５】図５は、本発明の第３の実施形態に係る半導体装置２００ｂにおける負サージ吸収部１０３及びその周辺の断面を示す図である。
【図６】図６は、本発明の第３の実施形態に係る半導体装置２００ｂにおける負サージ吸収部１０３及びその周辺の断面を示す図であり、Ｐ型埋め込み層２３２及びＮ型高抵抗層２３１を形成した場合を示す図である。
【図７】図７は、本発明の第４の実施形態に係る半導体装置おいて形成される回路の等価回路図である。
【図８】図８は、従来の半導体装置おいて形成される回路の等価回路図である。
【図９】図９は、従来の半導体装置における負サージ吸収部１３及びその周辺の断面を示す図である。
【図１０】図１０は、従来の半導体装置の負サージ吸収部１３及びその周辺の平面構成を示す図である。
【図１１】図１１は、従来の半導体装置おいて形成される回路の等価回路図である。
【図１２】図１２は、従来の半導体装置における負サージ吸収部１３及びその周辺の断面を示す図である。
【符号の説明】
【０１９３】
１０１      出力パッド
１０２      ドライバ素子
１０３      負サージ吸収部
１０４      正サージ吸収部
１０５      負サージ保護用ダイオード
１０６      グランド端子
１０７      正サージ保護用ダイオード
１０８      電源端子
１１１      第１の保護抵抗
１１２      第２の保護抵抗
２００、２００ａ、２００ｂ      半導体装置
２０１      Ｐ型半導体基板
２０２      ＬＯＣＯＳ膜
２０３      Ｐ型分離層
２０３ａ    高濃度Ｐ型層
２０３ｂ    Ｐ型上側分離層
２０４      保護用ダイオード領域
２０５      制御回路領域
２０６ａ    第１のＮウェル
２０６ｂ    第２のＮウェル
２０７ａ    第１のＮ型埋め込み層
２０７ｂ    第２のＮ型埋め込み層
２０８      アノード層
２０８ａ    アノードコンタクト層
２０９      カソード層
２１０      金属電極
２１１      環状Ｎ型層
２１１ａ    Ｎ型コンタクト層
２１２      Ｐ型高抵抗層
２１３      トランジスタ
２１４      コンタクト
２１５      層間絶縁膜
２２０      寄生ＮＰＮトランジスタ
２２１      寄生サイリスタ
２３１      Ｎ型高抵抗層
２３２      Ｐ型埋め込み層
２３３      Ｐ型下側分離層
２５１      Ｎ型エピタキシャル層
【図１】
2005328035.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005328035.tif 000012
【図１１】
2005328035.tif 000013
【図１２】
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