(57)【要約】【課題】イオン注入法や拡散法を用いることなく、回路素子と共に同一基板に形成される静電保護素子の降伏電圧を大きくでき、また任意な値に容易に設定できるようにする。【解決手段】エピタキシャル成長により、基板１０上にＦＥＴ用チャネル層１２とコンタクト層１４を形成し、かつこのコンタクト層１４の上に、静電保護素子としてのＰＩＮダイオードを構成するｎ＋ＧａＡｓ層１６、ｎ−ＧａＡｓ層１７及びｐ−ＧａＡｓ層１８を形成して半導体基板を作製し、この半導体基板の上記半導体層１６〜１８の一部を残してコンタクト層１４の表面までエッチングする。そして、このエッチングされた領域にＦＥＴを作製すると共に、エッチングされずに残る保護素子形成部２０のｐ−ＧａＡｓ層１８上にオーミック性のアノード電極を形成し、かつ上記コンタクト層１４にオーミック性のカソード電極２２を形成する。【選択図】図１
2005123474.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体回路素子用チャネル層とコンタクト層をエピタキシャル成長により形成し、このコンタクト層の上に保護素子用のｎ形半導体層及びｐ形半導体層をエピタキシャル成長により形成した化合物半導体エピタキシャル基板を作製する半導体基板作製工程と、
上記化合物半導体エピタキシャル基板のｎ形及びｐ形の半導体層の一部を残して上記コンタクト層表面までエッチングするエッチング工程と、
このエッチング工程でエッチングされた領域に、上記半導体回路素子を作製すると共に、上記エッチング工程で残された上記ｐ形半導体層上にｐ形オーミック電極を形成し、かつ上記コンタクト層にｎ形オーミック電極を形成してｐｎ整合保護素子を作製する両素子作製工程と、からなる半導体装置の製造方法。
【請求項２】
上記コンタクト層と上記ｎ形半導体層の間に、材質の異なるｎ形半導体ストッパー層を設け、上記エッチング工程ではこのストッパー層を用いた選択エッチングにより上記コンタクト層の表面を均一に露出させるようにしたことを特徴とする上記請求項１記載の半導体装置の製造方法。
【請求項３】
上記半導体回路素子用チャネル層の少なくとも一部をｎ形半導体領域で構成し、このｎ形半導体領域上に形成されるショットキー電極と、上記ｐｎ整合保護素子の上記ｐ形オーミック電極を同一材料で同時に形成することを特徴とする上記請求項１又は２記載の半導体装置の製造方法。
【請求項４】
基板に半導体回路素子と保護素子とを備える半導体装置において、
上記半導体回路素子は、上記基板上のエピタキシャル層からなる半導体素子用チャネル層及びコンタクト層と、このチャネル層に接触するショットキー電極と、上記コンタクト層に接触するオーミック電極とを備え、
上記保護素子は、上記半導体素子用チャネル層及びコンタクト層上に形成されたエピタキシャル層からなるｎ形半導体層及びｐ形半導体層と、上記ｎ形半導体層に上記コンタクト層を介して接触するオーミック電極と、上記ｐ形半導体層に接触するオーミック電極とを備えたことを特徴とする半導体装置。
【請求項５】
上記ショットキー電極と上記オーミック電極とが、同一金属からなることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に電界効果トランジスタ等の半導体回路素子と静電保護素子を同一基板上に形成する半導体装置の製造方法及びその半導体装置の構成に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）を形成する集積回路の同一基板には、これらの回路を静電気破壊から保護するためのｐｎダイオード等の保護素子が形成される。この静電保護素子を作製する際には、エピタキシャルウエハに導電型の異なる半導体領域を形成する必要があり、その方法として、イオン注入法や拡散法がある。
【特許文献１】特開２００２−９２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図８には、イオン注入法によって半導体装置を形成する途中の工程の状態が示されており、基板１の上にバッファー層２、障壁層を介したチャネル層３及びｎ形コンタクト層（化合物半導体）４が形成され、ＦＥＴ部には、オーミック性電極５が形成される(ゲート電極は図示しない)。その後、保護素子部では、例えばｐｎダイオードのｐ形の半導体領域を形成するために、イオン注入法で上記ｎ形コンタクト層４に対しＺｎイオンが注入される。そして、この保護素子作製工程では、注入された上記イオンを活性化するため、７００℃程度の高温の熱処理が行われる。しかし、上記ｎ形コンタクト層４等の化合物半導体のエピタキシャル成長温度は、６２０〜６５０℃程度であり、活性化のための熱処理温度の方が高くなってしまい、ＦＥＴ等の回路素子の特性に悪影響を与えることから、イオン注入法を用いることができない。
【０００４】
そこで、半導体回路素子と静電保護素子を同一基板上に形成する従来の半導体装置では、拡散法によって半導体領域を形成する方法が採用されている。この拡散法においては、拡散の温度が高い程、形成される半導体領域の不純物濃度を高くすることができ、半導体基板（１）との間に形成されるｐｎ接合の空乏層の広がりで決まる、降伏（ブレークダウン）電圧を任意に設定することができる。
【０００５】
しかしながら、この場合も、エピタキシャル成長温度より高い温度で拡散を行うことができないため、拡散によって形成される半導体領域の不純物濃度には限界が生じ、それに伴ってｐｎ接合間の空乏層も狭くなるので、降伏電圧の小さいｐｎ接合ダイオードしか形成することができないという問題があった。また、従来では、このような静電保護素子の降伏電圧を任意かつ容易に設定することはできなかった。
【０００６】
本発明は上記問題点に鑑みてなされたものであり、その目的は、イオン注入法やエピタキシャル成長温度より高い温度条件下の拡散法を用いることなく、回路素子と共に同一基板に形成される静電保護素子の降伏電圧を大きくすることができ、しかもこの降伏電圧の値を任意かつ容易に設定できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１の発明に係る半導体装置の製造方法は、基板上に半導体回路素子用チャネル層とコンタクト層をエピタキシャル成長により形成し、このコンタクト層の上に保護素子用のｎ形半導体層及びｐ形半導体層をエピタキシャル成長により形成した化合物半導体エピタキシャル基板を作製する半導体基板作製工程と、上記化合物半導体エピタキシャル基板のｎ形及びｐ形の半導体層の一部を残して上記コンタクト層表面までエッチングするエッチング工程と、このエッチング工程でエッチングされた領域に、上記半導体回路素子を作製すると共に、上記エッチング工程で残された上記ｐ形半導体層上にｐ形オーミック電極を形成し、かつ上記コンタクト層にｎ形オーミック電極を形成してｐｎ整合（接合）保護素子を作製する両素子作製工程と、からなることを特徴とする。
請求項２に係る発明は、上記コンタクト層と上記ｎ形半導体層の間に、材質の異なるｎ形半導体ストッパー層を設け、上記エッチング工程ではこのストッパー層を用いた選択エッチングにより上記コンタクト層の表面を均一に露出させるようにしたことを特徴とする。
請求項３に係る発明は、上記半導体回路素子用チャネル層の少なくとも一部をｎ形半導体領域で構成し、このｎ形半導体領域上に形成されるショットキー電極と、上記ｐｎ整合保護素子の上記ｐ形オーミック電極を同一材料で同時に形成することを特徴とする。
【０００８】
請求項４に係る発明は、基板に半導体回路素子と保護素子とを備える半導体装置において、上記半導体回路素子は、上記基板上のエピタキシャル層からなる半導体素子用チャネル層及びコンタクト層と、このチャネル層に接触するショットキー電極と、上記コンタクト層に接触するオーミック電極とを備え、上記保護素子は、上記半導体素子用チャネル層及びコンタクト層上に形成されたエピタキシャル層からなるｎ形半導体層及びｐ形半導体層と、上記ｎ形半導体層に上記コンタクト層を介して接触するオーミック電極と、上記ｐ形半導体層に接触するオーミック電極と、を備えたことを特徴とする。
請求項４に係る発明は、上記ショットキー電極と上記オーミック電極とが、同一金属からなることを特徴とする。
【０００９】
上記の構成によれば、エピタキシャル成長により基板上に、半導体回路素子用チャネル層、コンタクト層、保護素子用のｎ形半導体層及びｐ形半導体層を順に形成したエピタキシャル基板が作製され、この後にこの基板のｎ形及びｐ形の半導体層は、一部を残して上記コンタクト層表面までメサエッチングされる。次に、エッチングされた領域には、ＦＥＴ、ＨＥＭＴ等の半導体回路素子が作製され、一方のメサ部には、ｐ形半導体層上にｐ形オーミック電極を形成すると共にコンタクト層にｎ形オーミック電極を形成して、ｐｉｎ，ｐｎｐ，ｎｐｎ等のｐｎ整合保護素子が作製される。そして、このｐｎ整合保護素子では、そのｐ層とｎ層の濃度、厚さ、導電型を適宜設定することで、降伏電圧を高くすることができ、また任意な値に設定することが容易となる。
【００１０】
また、コンタクト層とｎ形半導体層の間に設けたストッパー層によれば、選択エッチングによりコンタクト層の表面を均一に露出させることができ、保護素子作製時に半導体回路素子に悪影響を与えることもない。
更に、半導体回路素子のｎ形半導体領域上のショットキーゲート電極と、ｐｎ整合保護素子（ｐ形半導体領域）のｐ形オーミック電極（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの積層膜等）を同一材料で同時に形成することができ、これによれば、機能の異なる電極の作製が容易となる。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法及び半導体装置によれば、イオン注入法やエピタキシャル成長温度以上の温度条件下の拡散法を用いることなく、ｐ層とｎ層の濃度、厚さ、導電型を適宜設定することで、静電保護素子の降伏電圧を高くすることができ、しかも降伏電圧の値を任意かつ容易に設定することが可能となる。特に、ＨＥＭＴを形成するため、ＭＢＥ法やＭＯＣＶＤ法によりエピタキシャル層を成長させた半導体基板を用いる場合には、この同一の基板上に保護素子のためのエピタキシャル層を追加するだけで、ＨＥＭＴと保護素子の両方を同時かつ容易に形成することができる。
【００１２】
また、請求項２の発明によれば、半導体ストッパー層の選択エッチングによってコンタクト層の表面を均一に露出させるので、保護素子作製時に半導体回路素子に影響を与えることなく、良好な特性の半導体回路素子を得ることができる。
更に、請求項３の発明によれば、半導体回路素子と静電保護素子における機能の異なる電極の形成を同時に行うことができ、半導体装置の作製が容易となる。
【発明を実施するための最良の形態】
【００１３】
本発明は、ＦＥＴ、ＨＥＭＴ等の半導体回路素子とダイオード等のｐｎ整合保護素子を同一基板に形成するものであり、この保護素子としては、実施例１のようなＰＩＮダイオード、実施例２のようなｎｐｎ型、実施例３のようなｐｎｐ型等とすることができる。
【実施例１】
【００１４】
図１及び図２には、実施例１に係る半導体装置の製造工程が示され、図３には製造された半導体装置の構成が示されおり、この実施例１ではＰＩＮダイオード保護素子を形成している。まず、半導体基板作製工程では、図１（Ａ）に示されるように、半絶縁性基板１０上に、ＦＥＴ部（回路素子部）として、バッファー層１１、ＩｎＧａＡｓからなるチャネル層１２、ノンドープＡｌＧａＡｓの障壁層（図示せず）を介して形成されるｎ＋ＡｌＧａＡｓからなるキャリア供給層１３、ｎ＋ＧａＡｓからなるコンタクト層１４がエピタキシャル成長により形成され、このコンタクト層１４の上に、ＩｎＧａＰ（又はＩｎＧａＡｓ）からなるエッチングストッパー層１５を介して、保護素子部として、ｎ＋ＧａＡｓ層１６、ｉ−ＧａＡｓ（ｎ−ＧａＡｓ）層１７及びｐ−ＧａＡｓ層１８がエピタキシャル成長により形成される。このようにして、化合物半導体エピタキシャル基板が得られる。
【００１５】
図１（Ｂ）では、図１（Ａ）の化合物半導体エピタキシャル基板につき、保護素子を形成するためのｐｎ層のエッチングが行われ、図示されるように、保護素子形成部２０を残して、ｐ−ＧａＡｓ層１８からエッチングストッパー層１５までがエッチングされる。これは、例えばｐ−ＧａＡｓ層１８からｎ＋ＧａＡｓ層１６までの３層のエッチングとエッチングストッパー層１５のエッチングの２段階によって行われる。このようなエッチングストッパー層１５による選択的エッチングによれば、ｎ＋ＧａＡｓのコンタクト層１４の表面を均一に露出させることができ、ＦＥＴの良好な特性を確保することができる。
【００１６】
図１（Ｃ）では、ＦＥＴ部と保護素子部のオーミック性電極が形成され、例えばＦＥＴ部では、オーミック性のソース電極２１ａ、ドレイン電極２１ｂ、保護素子部では、オーミック性のカソード電極２２が形成される。なお、このカソード電極２２は後の図２（Ｆ）の工程で個別に形成してもよい。
次に、図２の（Ｄ）では、ＦＥＴ部のコンタクト層１４のエッチングが行われ、図示のように、ソース電極２１ａとドレイン電極２１ｂの下側領域を除いたｎ＋ＧａＡｓ（１４）の領域がエッチングされる。
【００１７】
図２（Ｅ）では、ＦＥＴ部と保護素子部のアイソレーション（電気的分離）が行われており、不純物イオンの注入によってアイソレーション層２３が形成される。
次の図２（Ｆ）では、ＦＥＴ部のショットキーゲート電極であるゲート電極２５と、保護素子部のｐ形オーミック電極であるアノード電極２６が同一材料で同時に形成される。即ち、ゲート電極２５を形成する半導体領域がｎ形ＧａＡｓ（或いはＡｌＧａＡｓ）層１３で、アノード電極２６を形成する半導体領域がｐ形のｐ−ＧａＡｓ層１８である場合、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ或いはＴｉ／Ｐｔ／Ａｕの積層膜を、ゲート電極２５及びアノード電極２６として形成する。これによれば、異なる機能の電極が同時に形成され、製作の短時間化を図ることが可能となる。
【００１８】
図３には、上記の工程で作製した半導体装置の全体図が示されており、図示のように、保護素子部では、ｐ−ＧａＡｓ層１８とｉ−ＧａＡｓ（ｎ−ＧａＡｓ）層１７とｎ＋ＧａＡｓ層１６及びコンタクト層（ｎ＋ＧａＡｓ）１４によって、ＰＩＮダイオードが形成される。当該例では、上記ｉ−ＧａＡｓ層１７とエッチングストッパー層（ＩｎＧａＰ）１５との間に、ｎ形ＧａＡｓを挿入することにより、ＰＩＮがＧａＡｓで構成される。このようにして、同一基板１０上にＦＥＴと静電保護素子が形成された半導体装置が良好に作製される。
【００１９】
図４には、実施例１のＰＩＮダイオードにおけるｉ−ＧａＡｓ層１７の厚さと降伏電圧（VBR）の関係（不純物濃度を１×１０１７ａｔｏｍ／ｃｍ３とした場合）が示されており、この図から分かるように、ｉ−ＧａＡｓ層１７の厚さを大きくすれば、降伏電圧（ＶＢＲ）が高くなるので、このｉ−ＧａＡｓ層１７の厚さを変えることで、降伏電圧を任意に調整することが可能になる。
【実施例２】
【００２０】
図５には、本発明の製造方法で製作された実施例２の半導体装置（保護素子部）の構成が示されており、この実施例２は、ｎｐｎ型保護素子を形成したものである。図５に示されるように、当該例では、図１（Ｂ）のｐｎ層エッチングにて２つの保護素子形成部２０ａ，２０ｂを残し、図２（Ｅ）のアイソレーションではこの２つの保護素子形成部２０ａ，２０ｂをアイソレーション層２８で電気的に分離する。そして、図２（Ｆ）の電極形成では、２つの保護素子形成部２０ａ，２０ｂにオーミック性電極２６ａ，２６ｂが形成され、更にこのオーミック性電極２６ａ，２６ｂを接続するようにアノード電極２９となる配線メタルが形成され、またコンタクト（ｎ＋ＧａＡｓ）層１４に２つのカソード２２ａ，２２ｂが形成される。なお、ＦＥＴ、ＨＥＭＴ等の回路素子部は実施例１と同様に形成される。
【００２１】
このような実施例２の構成では、カソード電極２２ａ側のｎ形のコンタクト層１４と、アノード電極２９側のｐ−ＧａＡｓ層１８と、カソード電極２２ｂ側のｎ形のコンタクト層１４とによって、ｎｐｎ型の保護素子が作成される。このような保護素子でも、ｎ層であるコンタクト層１４、ｎ＋ＧａＡｓ層１６及びｎ−ＧａＡｓ１７やｐ層であるｐ−ＧａＡｓ層１８の濃度、厚さ、導電型を適宜設定することにより、高い任意な値の降伏電圧を容易に設定することができる。
【実施例３】
【００２２】
図６には、本発明の半導体製造方法で製作された実施例３の半導体装置（保護素子部）の構成が示されており、この実施例３は、ｐｎｐ型保護素子を形成したものである。図６に示されるように、当該例では、図１（Ｂ）のｐｎ層エッチングにて２つの保護素子形成部２０ａ，２０ｂを残した後、図２（Ｅ）のアイソレーションではこの２つの保護素子形成部２０ａ，２０ｂをアイソレーション層３０ａ，３０ｂにて回路素子部等から電気的に分離する。そして、図２（Ｆ）の電極形成では、２つの保護素子形成部２０ａ，２０ｂにオーミック性のアノード電極２６ａ，２６ｂが形成される。
【００２３】
このような実施例３の構成では、アノード２６ａ側のｐ−ＧａＡｓ層１８と、ｎ形のコンタクト層１４と、アノード２６ｂ側のｐ−ＧａＡｓ層１８とによって、ｐｎｐ型の保護素子が作製される。このような保護素子においても、ｎ層及びｐ層の濃度、厚さ、導電型を適宜設定することにより、任意な値に高く設定した降伏電圧を容易に設定することができる。
【００２４】
図７には、半導体装置における上記保護素子部（ｐｎ接合ダイオード）の各種構成が示されており、上記実施例１は、図７（Ａ）に示されるようなｎｐ型となるが、図７（Ｂ）のように、ｎｐｎｐ型としてもよく、また上記実施例２は、図７（Ｃ）のようなｎｐｎ型（実施例３はｐｎｐ型）となるが、図７（Ｄ）のように、ｎｐｎｐｎ型（又はｐｎｐｎｐ型）等としてもよい。
【００２５】
なお、本発明は上記実施例１乃至３の構成に限定されず、半導体回路素子のエピタキシャル成長層と別に保護素子を形成するための導電型の異なる組み合わせのエピタキシャル成長層を形成することも可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例１に係る半導体装置の製造方法の各工程を示す断面（斜線省略）図である。
【図２】図１の半導体装置の製造方法の続きの各工程を示す断面（斜線省略）図である。
【図３】実施例１の半導体装置の構成を示す断面図である。
【図４】実施例１の半導体装置のＰＩＮダイオードにおけるｉ−ＧａＡｓ層の厚さと降伏電圧の関係を示すグラフ図である。
【図５】実施例２の半導体装置の構成を示す断面図である。
【図６】実施例３の半導体装置の構成を示す断面図である。
【図７】実施例の半導体装置における保護素子部の各種構成を示す図である。
【図８】従来の半導体装置の製造の途中の工程を示す断面（斜線省略）図である。
【符号の説明】
【００２７】
１，１０…基板、        ３，１２…チャネル層、
４，１４…コンタクト層、
１５…エッチングストッパー層、
１６…ｎ＋ＧａＡｓ層、  １７…ｎ−ＧａＡｓ層、
１８…ｐ−ＧａＡｓ層、
２０，２０ａ，２０ｂ…保護素子形成部、
２２，２２ａ，２２ｂ…カソード電極、
２５…ゲート電極、
２６，２６ａ，２６ｂ…アノード電極。
【図１】
2005123474.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005123474.tif 000008
【図７】
2005123474.tif 000009
【図８】
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