(57)【要約】    【課題】  製造コストを低減できるメモリデバイスを提供する。    【解決手段】  基板に形成された複数のドープ領域のうちの１つの少なくとも一部と、第１の金属層に含まれるとともにそれぞれが前記複数のドープ領域のうち１つの上方を通って延伸する複数の第１の導体のうちの１つの少なくとも一部と、からそれぞれ構成される複数のトランジスタ５１０、５１５、５２０、５２５、５３０、５３５、５４０、５４５を含んでいる。第２の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含み、第３の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線５６０、５６５を含み、第４の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線５８０、５８５を含んでいる。    【選択図】  図５
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【特許請求の範囲】
【請求項１】
基板に形成された複数のドープ領域のうちの１つの少なくとも一部と、第１の金属層に含まれるともにそれぞれが前記複数のドープ領域のうちの１つの上方を通って延伸する複数の第１の導体のうちの１つの少なくとも一部と、からそれぞれ形成された複数のトランジスタ、
前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含む第２の金属層、
前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線を含む第３の金属層、および、
前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線を含む第４の金属層を備えたことを特徴とする装置。
【請求項２】
前記複数のビット線のうちの幾つかが、前記複数の第１の導体および前記複数の第２の導体のうちの対応する導体をそれぞれシールドするように構成されていることを特徴とする請求項１記載の装置。
【請求項３】
前記複数のトランジスタのうちの幾つかが、実質的に長方形のユニットメモリセルを構成し、前記複数のビット線の各々が、このユニットメモリセルの長軸に実質的に垂直であることを特徴とする請求項１記載の装置。
【請求項４】
前記複数のビット線が互いに実質的に平行であることを特徴とする請求項１記載の装置。
【請求項５】
前記複数のワード線のうちの幾つかが、前記複数の第１の導体および前記複数の第２の導体のうちの対応する導体をそれぞれシールドするように構成されていることを特徴とする請求項１記載の装置。
【請求項６】
前記複数のワード線のうちの幾つかが、前記複数のビット線のうちの対応するビット線をシールドするように構成されていることを特徴とする請求項１記載の装置。
【請求項７】
前記複数のトランジスタのうちの幾つかが、実質的に長方形のユニットメモリセルを構成し、前記複数のワード線の各々が、このユニットメモリセルの長軸と実質的に平行であることを特徴とする請求項１記載の装置。
【請求項８】
前記ビット線の各々が前記ユニットメモリセルの前記長軸と実質的に垂直であることを特徴とする請求項７記載の装置。
【請求項９】
前記複数のワード線が互いに実質的に平行であることを特徴とする請求項１記載の装置。
【請求項１０】
前記複数のトランジスタのうちの幾つかがユニットメモリセルを構成し、前記複数の第１の導体および前記複数の第２の導体の各々が、鏡像対称の導体の組を成すことを特徴とする請求項１記載の装置。
【請求項１１】
前記複数のトランジスタのうちの幾つかがユニットメモリセルを構成し、
前記ユニットメモリセル内における前記複数のドープ領域が実質的に対称を成し、
前記ユニットメモリセル内における前記複数の第１の導体が実質的に対称を成し、かつ、
前記ユニットメモリセル内における前記複数の第２の導体が実質的に対称を成すことを特徴とする請求項１記載の装置。
【請求項１２】
前記複数のトランジスタが、
第１および第２のプルアップトランジスタ、
第１および第２のプルダウントランジスタ、ならびに、
第１、第２、第３および第４のパスゲートトランジスタを含み、
前記第１および第２のプルアップトランジスタのソースが、少なくとも間接的に、電源と電気的に接続しており、
前記第１のプルアップトランジスタのドレインが、少なくとも間接的に、前記第１および第２のパスゲートトランジスタのソース、前記第１のプルダウントランジスタのソース、前記第２のプルアップトランジスタのゲート、ならびに前記第２のプルダウントランジスタのゲートと電気的に接続しており、
前記第２のプルアップトランジスタのドレインが、少なくとも間接的に、前記第３および第４のパスゲートトランジスタのソース、前記第２のプルダウントランジスタのソース、前記第１のプルアップトランジスタのゲート、ならびに前記第１のプルダウントランジスタのゲートと電気的に接続しており、
前記第１および第２のプルダウントランジスタのドレインが、少なくとも間接的に、前記電源よりも低電位に電気的に接続しており、
前記第１のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第１のビット線と電気的に接続しており、
前記第２のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第２のビット線と電気的に接続しており、
前記第３のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第３のビット線と電気的に接続しており、
前記第４のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第４のビット線と電気的に接続しており、
前記第１および第３のパスゲートトランジスタのゲートが、少なくとも間接的に、前記複数のワード線のうちの第１のワード線と電気的に接続しており、かつ、
前記第２および第４のパスゲートトランジスタのゲートが、少なくとも間接的に、前記複数のワード線のうちの第２のワード線と電気的に接続していることを特徴とする請求項１記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特に、シールドされたアクセスラインを備えたメモリデバイスに関する。
【背景技術】
【０００２】
チップにおける構造物の物理的な寸法は、「特性寸法（feature size）」と呼ばれている。チップにおけるこの特性寸法を縮小すれば、各チップにより多くのコンポーネントを組み込めることになると共に、各シリコンウェハにより多くのチップを組み込めることになり、その結果、１ウェハ、そして１チップ当たりの製造コストが低減される。各チップにおけるコンポーネント数を増加させれば、より多くのコンポーネントによって機能面の諸要求が満たされ得るため、チップのパフォーマンスを向上させることにもなる。
【０００３】
ＳＲＡＭデバイスは、こういった製造コスト低減が実現可能なタイプのデバイスである。ＳＲＡＭは、電源が供給されている限りそのメモリにデータビットを保持し続けるランダムアクセスメモリである。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは一定時間ごとのリフレッシュを必要としない。また、ＳＲＡＭは、ＤＲＡＭよりも高速にデータにアクセスできる。よってＳＲＡＭは、例えば、コンピュータのキャッシュメモリに、またはビデオカードのＲＡＭＤＡＣ（ランダムアクセスメモリデジタルアナログコンバータ）の一部としてよく用いられている。
【０００４】
ところが、ＳＲＡＭは他のタイプのメモリに比べて高価である。このため、ＳＲＡＭの設計者および製造業者たちは、ＳＲＡＭデバイスの製造コスト低減を図る試みを絶えず行っている（例えば、特許文献１を参照）。上述した特性寸法の縮小は、かかるコスト低減を実現する手段の１つではある。しかし、特性寸法の縮小が、ＳＲＡＭの製造コスト低減に対して採られ得る唯一の手段というわけではなく、例えば、ＳＲＡＭチップ内の構造物のレイアウトを変更して、各チップにおけるＳＲＡＭセルの記録密度をより高めることによっても、製造コストの低減を図ることが可能である。
【特許文献１】特開平１１−１３５６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記に鑑みて、本発明の目的は、従来技術に存在する問題を解決し、製造コスト低減を図ることのできるメモリデバイスを提供することにある。
【課題を解決するための手段】
【０００６】
すなわち、本発明は、基板に形成された複数のドープ領域のうちの１つの少なくとも一部と、１つの金属層に含まれるとともにそれぞれが前記複数のドープ領域のうちの１つの上方を通って延伸する複数第１の導体のうちの１つの少なくとも一部と、からそれぞれなる複数のトランジスタ、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含む第２の金属層、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線を含む第３の金属層、および、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線を含む第４の金属層を備えた装置に関する。
【０００７】
前記複数のビット線のうちの幾つかが、前記複数の第１の導体および前記複数の第２の導体のうちの対応する導体をそれぞれシールドするように構成されていることが好ましい。
【０００８】
前記複数のトランジスタのうちの幾つかが、実質的に長方形のユニットメモリセルを構成し、前記複数のビット線の各々が、このユニットメモリセルの長軸に実質的に垂直であることが好ましい。
【０００９】
前記複数のビット線が互いに実質的に平行であることが好ましい。
【００１０】
前記複数のワード線のうちの幾つかが、前記複数の第１の導体および前記複数の第２の導体のうちの対応する導体をそれぞれシールドするように構成されていることが好ましい。
【００１１】
前記複数のワード線のうちの幾つかが、前記複数のビット線のうちの対応するビット線をシールドするように構成されていることが好ましい。
【００１２】
前記複数のトランジスタのうちの幾つかが、実質的に長方形のユニットメモリセルを構成し、前記複数のワード線の各々が、このユニットメモリセルの長軸と実質的に平行であることが好ましい。
【００１３】
前記ビット線の各々が前記ユニットメモリセルの前記長軸と実質的に垂直であることが好ましい。
【００１４】
前記複数のワード線が互いに実質的に平行であることが好ましい。
【００１５】
前記複数のトランジスタのうちの幾つかがユニットメモリセルを構成し、前記複数の第１の導体および前記複数の第２の導体の各々が、鏡像対称の導体の組を成すことが好ましい。
【００１６】
前記複数のトランジスタのうちの幾つかがユニットメモリセルを構成し、前記ユニットメモリセル内における前記複数のドープ領域が実質的に対称を成し、前記ユニットメモリセル内における前記複数の第１の導体が実質的に対称を成し、かつ、前記ユニットメモリセル内における前記複数の第２の導体が実質的に対称を成すことが好ましい。
【００１７】
前記ユニットメモリセル内における前記複数のビット線が実質的に対称を成すことが好ましい。
【００１８】
前記ユニットメモリセル内における前記複数のワード線が実質的に対称を成す
前記複数のトランジスタには、接続されることによりＳＲＡＭセルを形成する８ＳＲＡＭトランジスタが含まれることが好ましい。
【００１９】
前記複数のトランジスタが、第１および第２のプルアップトランジスタ、第１および第２のプルダウントランジスタ、ならびに、第１、第２、第３および第４のパスゲートトランジスタを含むことが好ましい。
【００２０】
前記第１および第２のプルアップトランジスタのソースが、少なくとも間接的に、電源と電気的に接続しており、前記第１のプルアップトランジスタのドレインが、少なくとも間接的に、前記第１および第２のパスゲートトランジスタのソース、前記第１のプルダウントランジスタのソース、前記第２のプルアップトランジスタのゲート、ならびに前記第２のプルダウントランジスタのゲートと電気的に接続しており、前記第２のプルアップトランジスタのドレインが、少なくとも間接的に、前記第３および第４のパスゲートトランジスタのソース、前記第２のプルダウントランジスタのソース、前記第１のプルアップトランジスタのゲート、ならびに前記第１のプルダウントランジスタのゲートと電気的に接続しており、前記第１および第２のプルダウントランジスタのドレインが、少なくとも間接的に、前記電源よりも低電位に電気的に接続しており、前記第１のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第１のビット線と電気的に接続しており、前記第２のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第２のビット線と電気的に接続しており、前記第３のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第３のビット線と電気的に接続しており、前記第４のパスゲートトランジスタのドレインが、少なくとも間接的に、前記複数のビット線のうちの第４のビット線と電気的に接続しており、前記第１および第３のパスゲートトランジスタのゲートが、少なくとも間接的に、前記複数のワード線のうちの第１のワード線と電気的に接続しており、かつ、前記第２および第４のパスゲートトランジスタのゲートが、少なくとも間接的に、前記複数のワード線のうちの第２のワード線と電気的に接続していることが好ましい。
【００２１】
前記第１および第２のプルアップトランジスタがＰＭＯＳトランジスタであり、前記第１および第２のプルダウントランジスタ、ならびに前記第１、第２、第３および第４のパスゲートトランジスタがＮＭＯＳトランジスタであることが好ましい。
【００２２】
前記複数のトランジスタのうちの幾つかが、ＳＲＡＭアレイにおける複数のＳＲＡＭセルの１つを構成し、前記ＳＲＡＭアレイは、前記複数のビット線および前記複数のワード線のうちの対応する線を介して、複数のカラムマルチプレクサおよび複数のロウアドレスデコーダに、少なくとも間接的に接続されることが好ましい。
【００２３】
また、本発明は、基板に複数のドープ領域を形成する工程、それぞれが前記複数のドープ領域のうちの１つの上方を通って延伸する複数の第１の導体を含む第１の金属層を形成して、前記複数のドープ領域のうちの１つの少なくとも一部と、前記複数の第１導体のうちの１つの少なくとも一部とからそれぞれなる複数のトランジスタを構成する工程、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含む第２の金属層を形成する工程、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線を含む第３の金属層を形成する工程、および、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線を含む第４の金属層を形成する工程を備えた方法に関する。
【００２４】
前記複数のトランジスタのうちの幾つかがユニットメモリセルを形成し、前記ユニットメモリセル内における前記複数のドープ領域が実質的に対称を成し、前記ユニットメモリセル内における前記複数の第１の導体が実質的に対称を成し、前記ユニットメモリセル内における前記複数の第２の導体が実質的に対称を成し、前記ユニットメモリセル内における前記複数のビット線が実質的に対称を成し、かつ、前記ユニットメモリセル内における前記複数のワード線が実質的に対称を成すことが好ましい。
【発明の効果】
【００２５】
本発明によれば、メモリデバイスの製造コスト低減を図ることができる。
【発明を実施するための最良の形態】
【００２６】
添付の図面と共に以下の詳細な説明を読めば、本発明の態様をよく理解することができる。各構造物は、当業界の常識にしたがって実物のサイズで図示していないことに注意されたい。各構造物の寸法は、記載の内容を分かり易くするために、適宜拡大または縮小されることがある。
【００２７】
以下の開示では、各種実施形態のそれぞれ異なる特徴を紹介する目的で、多くの異なる形態を挙げているということが理解されなければならない。後述する特定の構成部品や配置の例は、本発明の説明を簡単化するために記載されたものである。もちろん、これらは単なる例示であって、何らの限定をするものではない。さらに、本明細書では、符号および／または用語を異なる実施形態間で繰り返し用いていることがある。ただし、このような繰り返しは、本発明の説明を簡単および明確にするために行うものであって、これによって上述した各実施形態および／または構成どうしの関係が決められることはない。また、以下の説明における第１の構造物が第２の構造物の上面または上方に位置するという構成には、第１および第２の構造物が直に接触して形成される実施形態が含まれていても、第１および第２の構造物が直に接触せずに第１および第２の構造物の間に更なる構造物が形成される形態が含まれていてもよい。
【００２８】
図１は、本発明の態様に基づく一実施形態による装置１００の、少なくとも一部を示す配置図である。この装置１００はＳＲＡＭセルまたはデバイスであるが、本発明の態様は、その他のメモリセルを含むデバイスやセルにも適用可能、かつ／または、容易に対応させて用いることのできるものである。さらに、本明細書においては本発明の諸態様を、デュアルポート、８トランジスタのメモリセルを例に記載しているが、本発明は、シングルポートのセル、６個またはこれ以外の数のトランジスタを有するセル、そしてとりわけＲＦアプリケーション用のメモリにも適用可能、かつ／または、容易に対応させて用いることのできるものである。
【００２９】
装置１００は、基板１０５、ｎドープ領域１１０ａおよび１１０ｂ、ならびにｐドープ領域１１５ａ〜ｄを含んでなる。また、装置１００は、図１に符号１２０としてその１つが示されている、１つまたは複数のＳＲＡＭユニットセルを有していてもよい。そして、各ＳＲＡＭユニットセル１２０は、ゲート電極１４０ａ〜ｄを含んでいる。
【００３０】
基板１０５は、シリコン、ガリウムヒ素、窒化ガリウム、歪みシリコン（ストレインド・シリコン）、シリコンゲルマニウム、シリコンカーバイド、カーバイド、ダイヤモンド、および／またはその他の材料から構成することができる。また、基板１０５は、例えば、シリコン・オン・サファイア基板、シリコンゲルマニウム・オン・インシュレーター基板、または絶縁層上にエピタキシャル半導体層を備えてなる別の基板といった、シリコン・オン・インシュレーター（ＳＯＩ）基板であってもよく、またはその基板からなるものとしてもよい。一実施形態において、基板１０５を、その上に形成されるマイクロ電子素子を絶縁するエアギャップを有するものとすることができる。例えば、シリコン・オン・ナッシング（ＳＯＮ）構造を採用して、基板１０５に、空気および／もしくはその他の絶縁体によって構成される薄い絶縁層またはギャップを備えさせることも可能である。このような実施形態において、基板１０５は、シリコンゲルマニウム層上方または上面にシリコンキャップ層を備えてなる。このシリコンゲルマニウム層が全体的または部分的に除去されると、エアギャップまたは空隙ができ、その結果、後にマイクロ電子デバイスが形成されることとなる絶縁素子の活性領域として、シリコンキャップ層が残される。
【００３１】
ｎドープ領域１１０ａおよび１１０ｂは、高エネルギーイオン注入を行うことによって基板１０５中に形成することができる。このイオン注入を、パターニングされたフォトレジスト層を介して行ってもよい。ｎドープ領域１１０ａおよび１１０ｂの形成に用いられるｎ型ドーパント不純物には、リン、ヒ素、Ｐ３１、アンチモン、および／またはその他の材料が含まれる。不純物の注入が終わった後は、拡散、アニーリング、および／または電気的活性化といった後続のプロセスを行うこともできる。ｐドープ領域１１５ａ〜ｄも、例えばｎ型ドーパントとｐ型ドーパントの原子量が異なることに応じてそのエネルギーレベルを低減する必要はあるかもしれないが、同じようにして形成することができる。ｐ型ドーパント不純物には、ホウ素、フッ化ホウ素、インジウム、および／またはその他の材料が含まれる。ｎドープ領域１１０ａおよび１１０ｂの形成と同様に、ｐドープ領域１１５ａ〜ｄの形成にも、１つまたは複数の拡散、アニール、および／または電気的活性化のプロセスが含まれ得る。
【００３２】
また、本発明の範囲内において、図１に示される代表的形態以外のドーピングの図式を採用することもできる。例として、ｎドープ領域１１０ａおよび１１０ｂはそれぞれｐドープのウェルであっても、またはこれを含んで構成されていてもよく、かつ、ｐドープ領域１１５ａ〜ｄはそれぞれｎドープのウェルであっても、またはこれを含んで構成されていてもよい。さらに、これらドープ領域１１０ａ、１１０ｂおよび１１５ａ〜ｄは、不純物の濃度をそれぞれ変化させるとしても、同タイプのドーパントでドープすることもできる。また、図示はしていないが、ドープ領域１１０ａ、１１０ｂおよび／または１１５ａ〜ｄ全てが、１つの深いｎまたはｐドープのウェルに囲まれるようにしてもよい。ドープ領域１１０ａ、１１０ｂおよび１１５ａ〜ｄのうち１つまたは複数のドープ領域を、複数のドープ領域から構成することもできる。
【００３３】
一実施形態では、ドープ領域１１０ａ、１１０ｂおよび１１５ａ〜ｄに、ｐ型ドーパントとしてホウ素を用い、ｎ型ドーパントとして重水素−ホウ素の複合体を用いる。重水素−ホウ素の複合体は、ホウ素ドープダイヤモンド層を重水素プラズマでプラズマ処理することにより形成することができる。また、重水素は、三重水素、水素、および／またはその他の含水素ガスへの置換が可能である。ドープ領域の不純物濃度は、直流電源または基板１０５のＲＦ（高周波）バイアスによって制御することができる。上述したプロセスは、基板１０５に低濃度ドープのソース／ドレイン領域を形成するために利用してもよい。
【００３４】
ゲート電極１４０ａ〜ｄは、パターニングおよび／または選択堆積された、ポリシリコン、Ｗ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｈｆ、Ｍｏ、金属シリサイド、ＳｉＯ２、窒化ＳｉＯ２、ＳｉＯｘＮｙ、ＷＳｉｘ、Ｖ、Ｎｂ、ＭｏＳｉｘ、Ｃｕ、Ａｌ、カーボンナノチューブ、高誘電率（高ｋ）誘電体、これらの合金、および／またはその他の材料からなる１層または複数の層で構成されたものであってもよい。ゲート電極１４０ａ〜ｄを形成するのに用いられる製造プロセスには、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、常圧ＣＶＤ（ＡＰＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）、および／またはその他のプロセスが含まれる。このようなプロセス実行時のプロセス環境には、プラズマによって励起される水素（Ｈ２）や炭素といった反応ガスを用いることができる。こうしたものに加え、または、その代わりとして、かかるプロセスガス／環境にＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８および／またはその他の含炭素ガスを用いてもよい。
【００３５】
ゲート電極１４０ａ〜ｄは、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤおよび／またはその他のプロセス技術により形成された、Ｎｉ、Ｃｒ、Ｎｂ、Ｖ、Ｗおよび／またはその他の材料からなるシード層を含んでいてもよい。また、ゲート電極１４０ａ〜ｄは、１層またはそれ以上のゲート誘電体層を含んでいても、または、該ゲート誘電体層の上面もしくは上方に形成されていてもよい。かかるゲート誘電体層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、窒化酸化物、ＣＶＤ酸化物、熱酸化物、含窒素誘導体材料、高誘電体材料、および／またはその他の材料からなり、かつ、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤおよび／またはその他のプロセスによって形成することができる。
【００３６】
図１に示されるように、ゲート電極１４０ａはドープ領域１１０ａおよび１１５ｂの上方を通って延伸し、ゲート電極１４０ｂはドープ領域１１５ａおよび１１５ｂの上方を通って延伸し、ゲート電極１４０ｃはドープ領域１１５ｃおよび１１５ｄの上方を通って延伸し、ゲート電極１４０ｄはドープ領域１１０ｂおよび１１５ｃの上方を通って延伸している。このような構成であるので、１つまたは複数のゲート電極１４０ａ〜ｄは、例えば複数のトランジスタ素子に共用させるように複数のドープ領域１１０ａ、１１０ｂおよび／または１１５ａ〜ｄ上方を通って延伸する、共用されるゲート電極となり得る。ゲート電極１４０ａ〜ｄは、共用されるゲート電極として構成されているか否かにかかわらず、特定のユニットセル１２０の境界を超えて伸びていてもよい。また、図示されている形態のように、ゲート電極１４０ａ〜ｄは、例えば、後に形成されるコンタクトまたはビアの出来る位置となる幅広部分を有していてもよい。さらに、ゲート電極１４０ａ〜ｄのうちの２つ以上を、実質的に同一のフットプリント形状、面積とすることもできる。例えば、図示する形態では、ゲート電極１４０ａと１４０ｄは、実質的に同一のフットプリント形状、面積となっている。
【００３７】
ＳＲＡＭユニットセル１２０の（例えば破線で示される）セル境界は、それぞれ約２．０を超えるアスペクト比を有しており、実施形態によっては約３．２を超えるアスペクト比を有するものであってもよい。このアスペクト比とは、セル１２０の小さい方の基本寸法（図示された実施形態における「Ｗ」）に対する大きい方の基本寸法（図示された実施形態における「Ｌ」）の比率のことである。例として、ＳＲＡＭユニットセル１２０は、長さＬ約０．３２μｍから１２μｍ、幅Ｗ約０．０８μｍから２μｍであり、アスペクト比が約４から６である。別の実施形態では、ＳＲＡＭユニットセル１２０を、長さＬ約１２ｎｍから１２０ｎｍ、幅Ｗ約４ｎｍから２０ｎｍとしてもよい。また、セル１２０のアスペクト比を約３から６とし、かつ、各セルについて異ならしめることもできる。また別の実施形態においては、セル１２０のうちの１つ、幾つかまたは全てのアスペクト比を、約３．５よりも大きいものとしてもよい。
【００３８】
各ユニットセル１２０のセル境界の幅（Ｗ）は、所定の設計定数のほぼ５倍とすることができる。この設計定数は、１つまたは複数のゲート電極１４０ａ〜ｄの最小幅であり得る。かかる最小幅は、ゲート電極１４０ａ〜ｄ中、最も狭い幅を有するゲート電極の幅、またはゲート電極１４０ａ〜ｄのうち、特定のゲート電極の最も狭い部分の幅とすることができる。さらに、かかるゲート電極１４０ａ〜ｄの最小幅は、作製可能な最小ゲート幅であり得る。一実施形態において、最小幅は約０．２０μｍである。また、構造物間の最小間隔は、約０．２０μｍとしてもよいし、１つまたは複数のゲート電極１４０ａ〜ｄの最小幅と実質的に同じように、または等しくしてもよい。後に形成される構造物の最小幅および／または間隔も、これらと同じようにすることができる。
【００３９】
２つ以上のゲート電極１４０ａ〜ｄ、ドープ領域１１０ａ、１１０ｂおよび１１５ａ〜ｄならびに／またはその他の構造物は、１つのセル１２０内において、実質的に対称を成すよう配置される。例えば、図１に示されるセル１２０内において、ゲート電極１４０ａと１４０ｄは実質的に対称に配置され、ゲート電極１４０ｂと１４０ｃは実質的に対称に配置され、ドープ領域１１０ａと１１０ｂは実質的に対称に配置され、ドープ領域１１５ａと１１５ｄは実質的に対称に配置され、ドープ領域１１５ｂおよび１１５ｃは実質的に対称に配置されている。さらに、１組または複数組の隣り合うセル１２０が、互いに鏡像対称となっていてもよい。
【００４０】
図２は、本発明の態様による、図１の次段階における装置１００の配置図であり、ここでは、すでに形成された各構造物の上方に第１の金属層が形成されている。この第１の金属層は、アルミニウム、金、銅、銀、タングステン、チタニウム、窒化チタニウム、タンタル、窒化タンタル、これらの合金および／またはその他の材料からなる１または複数の層から構成されたものであってもよい。第１の金属層は、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＥＣＰ、ＡＬＤおよび／またはその他のプロセスによって形成することができるが、これらだけに限定されることはない。金属層はまた、選択堆積またはブランケット堆積（全面的な堆積）を行った後にパターニングプロセスを行うことによっても形成することができる。一実施形態において、第１の金属層は、ゲート電極１４０ａ〜ｄの形成に関して上に述べた１つまたは複数のプロセスによって形成され、かつ、ゲート電極１４０ａ〜ｄに採られ得る組成に関して上に述べた１つまたは複数の材料からなるものである。
【００４１】
第１の金属層は導体２１０ａ〜ｌを含んでいる。これら導体のうちの１つまたは複数、例えば導体２１０ａおよび２１０ｂは、導体２１０ａ〜lのうちの実質的に直線ないし長方形の導体、例えば導体２１０ｂおよび２１０ｃとは対照的に、数箇所で曲折している。例として、図示する形態では、導体２１０ａは曲折ないし屈折して４つの部分からなっている。このような構成により、導体２１０ａ〜ｌのうち、少なくとも１箇所が曲折しているものは、位置のずれた２つ以上の下方の配線構造物を相互に接続させることができる。また、２つ以上の導体２１０ａ〜ｌ、または第１の金属層で形成されたその他の構造物が、実質的に同じフットプリント、形状および／または面積を有していてもよい。例えば、図示する実施形態では、導体２１０ａ〜ｌ中に、フットプリント、形状および／または面積が実質的に同じとなっているものがある。さらに、第１の金属層で形成される構造物の最小幅も、装置１００のデザインルールにほぼ一致したものでよい。
【００４２】
第１の金属層で形成された２つ以上の導体２１０ａ〜ｌおよび／またはその他の構造物も、１つのセル１２０内において、実質的に対称を成すように配置されてもよい。例えば、図２に示すセル１２０内にて、導体２１０ａと２１０ｂは実質的に対称に配置され、導体２１０ｃと２１０ｈは実質的に対称に配置され、導体２１０ｄと２１０ｉは実質的に対称に配置され、導体２１０ｅと２１０ｊは実質的に対称に配置され、導体２１０ｆと２１０ｋは実質的に対称に配置され、導体２１０ｇと２１０ｌは実質的に対称に配置されている。
【００４３】
さらに、装置１００は、図２に示される第１の金属層の各コンポーネントと下方の構造物との間を延伸するコンタクトまたはビア（以下、総称してコンタクトという。）２７０を有している。コンタクト２７０は、図２では導体２１０ａ〜ｌの上に位置するものとして示されているが、導体２１０ａ〜ｌの下（つまり、導体２１０ａ〜ｌと基板１０５との間）に位置するものであることは言うまでもない。この原則は以下の記述においても適用される。つまり、（コンタクト２７０およびその他のコンタクトを含む）コンタクトは、図において、コンタクトが接続する導体構造物の上に位置するように示されているが、実際には、１つまたは複数のかかるコンタクトは（基板１０５には接触しないものもあるが）、それが接触する導体構造物から基板１０５へ向かって伸びるものである。
【００４４】
コンタクト２７０は、金属層を形成するために用いるのと同じようなプロセスによって形成することができ、金属層形成に先立って形成させてもよい。しかし、一実施形態において、１つまたは複数のコンタクト２７０は、金属層を形成するプロセスの一貫としての、ダマシンまたはデュアルダマシンプロセスによって形成することも可能である。多数のコンタクト２７０が下方の構造物まで穿たれることにより、これらコンタクトの配列状態によって、装置１００に含まれる複数のトランジスタの配置構成が現れてくることとなる。図示された実施形態における装置１００は、４つのパスゲートトランジスタ（ＰＧ−Ａ、ＰＧ−Ａ−ｂａｒ、ＰＧ−Ｂ、ＰＧ−Ｂ−ｂａｒ）と、２つのプルダウントランジスタ（ＰＤ−１、ＰＤ−２）と、２つのプルアップトランジスタ（ＰＵ−１、ＰＵ−２）とを有している。下の表１には、図２の実施形態に基づいたコンタクト２７０によって実現される、対応するトランジスタのノードとの配線接続例が記載してある。表１の各列が表わすものは、コンタクト２７０またはその他の配線構造物の存在である。
【００４５】
【表１】
2005328052.tif 000003
【００４６】
なお、金属層と下方構造物との間に、１つまたは複数のコンタクト２７０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿して接続を行うようにしてもよいことは、言うまでもない。表１で示したもの以外の配線構成もまた、本発明の範囲に含まれる。さらに、装置１００は、図示する実施形態よりも多くのまたは少ないトランジスタおよび／またはコンタクト２７０を有していてもよい。
【００４７】
図３は、本発明の態様に基づく図２の次段階における装置１００の配置図であり、ここでは、第１の金属層上方に第２の金属層が形成されている。一実施形態において、この第２の金属層は、上述のすでに形成された第１の金属層と実質的に同じ組成および製造工程によりなるものである。
【００４８】
第２の金属層は、ビット線（ＢＬ−Ａ）３１０ａ、ビット線（ＢＬ−Ｂ）３１０ｂ、反転ビット線（ＢＬ−Ａ−ｂａｒ）３２０ａおよび反転ビット線（ＢＬ−Ｂ−ｂａｒ）３２０ｂを含んでいる。また、第２の金属層は、ここではＶｓｓ−Ａ  ３３０ａ、Ｖｓｓ−Ｂ  ３３０ｂ、およびＶｄｄ  ３４０と示す、電圧線を備えていてもよい。Ｖｓｓ  ３３０ａおよび３３０ｂはコモンまたはグランド線であってもよい。第２の金属層はさらに、第２の金属層上の１つまたは複数のコンポーネントと、第２の金属層下の１つまたは複数のコンポーネントとを接続させるために用いられる帯状体（ストラップ）３５０ａ、３５０ｂを備えていてもよい。
【００４９】
第２の金属層で形成された２つ以上の構造物は、実質的に同一のフットプリントの形状および面積を有していてもよい。図示する実施形態においては、例えば、ビット線３１０ａおよび３１０ｂ、反転ビット線３２０ａおよび３２０ｂ、ならびに電圧線３３０ａ、３３０ｂおよび３４０は、いずれも実質的に長方形となっている。このような構成であるので、これら線の記録密度は、従来の設計に比べて高いものとなる。また、第２の金属層で形成された構造物は、装置１００のデザインルールにほぼ一致した最小幅を有していてもよいし、あるいは、上述したゲート電極１４０ａ〜ｄと同じくらいの小さい幅を有していてもよい。図３にも示されているように、１本または複数本のビット線３１０ａおよび３１０ｂならびに／または反転ビット線３２０ａおよび３２０ｂを、ユニットセル１２０の短い方の側部または寸法と実質的に平行にしてもよい。
【００５０】
２つ以上のビット線３１０ａおよび３１０ｂ、反転ビット線３２０ａおよび３２０ｂ、電圧線３３０ａ、３３０ｂおよび３４０、ならびに／または第２の金属層で形成されたその他の構造物は、ユニットセル１２０内でほぼ対称を成すように配置される。例えば、図３に示されるセル１２０内において、ビット線３１０ａと３１０ｂは実質的に対称に配置され、反転ビット線３２０ａと３２０ｂは実質的に対称に配置され、電圧線３３０ａと３３０ｂは実質的に対称に配置されている。
【００５１】
また、装置１００は、第１および第２の金属層の各コンポーネントの間を伸びるコンタクト３６０有している。１つまたは複数のコンタクト３６０（そして本明細書に記載されているその他多くのコンタクト）は、後に形成されるコンタクトまたはビアを受けるためのランドパッドであってもよく、またはこれを含むものであってもよい。一実施形態において、コンタクト３６０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下の表２には、図３に示す実施形態のコンタクト３６０により実現される第１および第２の金属層間の配線接続例が記載してある。表２の各列が表わすものは、コンタクト３６０またはその他の配線構造物の存在である。
【００５２】
【表２】
2005328052.tif 000004
【００５３】
なお、第１の金属層と第２の金属層との間に、１つまたは複数のコンタクト３６０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表２で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。
【００５４】
図４は、本発明の態様に基づく図３の次段階における装置１００を示す配置図であり、ここで、第２の金属層上方に第３の金属層が形成されている。一実施形態において、この第３の金属層は、上述した第１の金属層と実質的に同じ組成および製造工程よりなっている。第３の金属層で形成された構造物は、装置１００のデザインルールにほぼ一致する最小幅を有していてもよいし、あるいは上述したゲート電極１４０ａ〜ｄの幅と同じくらいの小さい幅を有していてもよい。
【００５５】
第３の金属層は、ワード線（ＷＬ−Ａ）４１０、ワード線（ＷＬ−Ｂ）４１５、グランドワード線（ＧＷＬ−Ａ）４２０、およびグランドワード線（ＧＷＬ−Ｂ）４２５を含んでいる。第３の金属層で形成される２つ以上の構造物は、実質的に同一のフットプリント、形状および／または面積にすることができる。例えば、図示する実施形態においては、各ワード線４１０および４１５、ならびに各グランドワード線４２０および４２５は、いずれも実質的に長方形となっている。このような構成であるため、これら線の記録密度は、従来の設計に比べて高いものとなる。また、第３の金属層で形成された構造物は、装置１００のデザインルールにほぼ一致した最小幅を有していてもよいし、あるいは上述したゲート電極１４０ａ〜ｄと同じくらいの小さい幅を有していてもよい。
【００５６】
２つ以上のワード線４１０および４１５、グランドワード線４２０および４２５、ならびに／または第３の金属層で形成されたその他の構造物は、ユニットセル１２０内で実質的に対称を成すように配置される。例えば、図４に示されるセル１２０内において、ワード線４１０と４１５は実質的に対称に配置され、グランドワード線４２０と４２５は実質的に対称に配置されている。
【００５７】
また、装置１００は、第２および第３の金属層の各コンポーネント間を伸びるコンタクト４３０を含んでいる。一実施形態において、コンタクト４３０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下の表３には、図４の実施形態のコンタクト４３０により実現される第２および第３の金属層間の配線接続例が記載してある。表３の各列が表わすものは、コンタクト４３０またはその他の配線構造物の存在である。
【００５８】
【表３】
2005328052.tif 000005
【００５９】
なお、第２の金属層と第３の金属層との間に、１つまたは複数のコンタクト４３０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表３で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。
【００６０】
一実施形態において、第１および／または第２の金属層は、これらを被覆する少なくとも１つの層、例えば第３の金属層または第２の金属層によってシールドされるように構成されている。例として、第３の金属層は、第１および／または第２の金属層を電磁干渉、信号ノイズ、信号干渉、および／または電離放射線から保護すべくこれらをシールドする。一実施形態では、第３の金属層の導体でシールドを行うことにより、装置１００のソフトエラーを少なくとも約２５％低減することができる。また、別の実施形態において、第２の金属層の導体でシールドを行うことによっても、メモリデバイスのソフトエラー率を少なくとも約２５％低減することができる。さらに、第３または第２の金属層によってシールド層が形成されるため、引き続き形成されるべきメモリデバイスの回路を、第４層目の金属層から配置し始めることができる。これにより、例えば第６層目の金属層から回路を配置し始めていたような形態の回路設計にあっては、金属層を１層または２層ほど省くことができることとなる。
【００６１】
本発明の少なくとも１つの実施形態では、所定のセル１２０のビット線および／またはその他のコンポーネントの幾つかまたは全てを第２の金属層で形成することによって、得られる素子およびかかる素子を用いた製品の動作速度の向上、コスト、複雑度および／またはサイズの低減を実現することができる。さらに、少なくとも部分的に、第３の金属層によってはビット線および／またはその他のコンポーネントを形成しないようにするため、第３の金属層のワード線またはその他のコンポーネントがビット線をシールドできることとなる。
【００６２】
本発明の一部態様によれば、例えば、そのうちの下方層中、１層または複数層または全層が対称を成した、対称状のデュアルポートデバイスなどといったように、より大規模な対称構成を実現させることもできる。その結果、ビットおよび反転ビット線のカップリング抵抗および／または容量が対称に、またはより対称になる。
【００６３】
また、本発明の一部態様によれば、ビット線および反転ビット線を、例えばワードおよびグランド線から遮蔽することもできる。よって、ビットおよび反転ビット線、ならびに／またはその他信号線のノイズおよびカップリングの低減または回避も図られる。
【００６４】
図４に示す構造物を形成した後は、従来および／または今後開発され得るプロセスにより装置１００を完成させることができる。例えば、装置１００を、同一のチップおよび／またはウェハ上にて、隣接するおよび／または離れた別の装置をも含むその他の素子またはコンポーネントとさらに接続させるため、図４に示す第３の金属層上方に追加の金属層を形成することもできる。また、一実施形態において、装置デバイス１００を形成した例を繰り返し用いて、ＳＲＡＭメモリアレイおよび／またはその他のタイプのメモリセルアレイを形成させてもよい。
【００６５】
上述した装置１００には、各導体コンポーネントに介挿される１つまたは複数の層間誘電体またはその他の絶縁層が含まれていてもよい。かかる絶縁層は複数の絶縁層から構成されており、後続のプロセスに便利なように、平坦化処理がされて実質的に平坦な表面が与えられたものであってもよい。この絶縁層は、ＳｉＯ２、フッ化ガラス（ＦＳＧ）、ＳｉＬＫ（登録商標、ダウケミカル社製）、Ｂｌａｃｋ  Ｄｉａｍｏｎｄ（登録商標、アプライドマテリアルズ社製）、低誘電体（低ｋの誘電体）および／またはその他の絶縁材料からなり、かつ、ＣＶＤ、ＡＬＤ、ＰＶＤ、スピンオンコート、および／またはその他のプロセスによって形成することが可能である。
【００６６】
図５は、本発明の態様に基づく装置５００の一実施形態の少なくとも一部を示す回路図である。この装置５００は、図４に示す装置１００、および／またはより完成されたそれとほぼ同じものである。例えば、装置５００は、ＳＲＡＭセル、デバイスおよび／もしくはアレイの少なくとも一部であるか、ＳＲＡＭセル、デバイスおよび／もしくはアレイの少なくとも一部を含むか、またはＳＲＡＭセル、デバイスおよび／もしくはアレイの少なくとも一部を構成するものであってもよい。この装置５００は、プルアップトランジスタ（ＰＵ−１）５１０、プルアップトランジスタ（ＰＵ−２）５１５、プルダウントランジスタ（ＰＤ−１）５２０、プルダウントランジスタ（ＰＤ−２）５２５、パスゲートトランジスタ（ＰＧ−Ａ）５３０、パスゲートトランジスタ（ＰＧ−Ｂ）５３５、パスゲートトランジスタ（ＰＧ−Ａ−ｂａｒ）５４０、およびパスゲートトランジスタ（ＰＧ−Ｂ−ｂａｒ）５４５を備えている。一実施形態において、プルアップトランジスタ５１０、５１５はＰＭＯＳトランジスタであり、一方、プルダウントランジスタ５２０、５２５、およびパスゲートトランジスタ５３０、５３５、５４０、５４５はＮＭＯＳトランジスタである。ただし、その他のＮＭＯＳおよびＰＭＯＳトランジスタの構成も本発明の範囲に入る。
【００６７】
プルアップトランジスタ５１０、５１５のソースは、電源（以下、Ｖｄｄという。）５５０に電気的に接続している。プルアップトランジスタ５１０のドレインは、パスゲートトランジスタ５３０、５３５のソース、プルダウントランジスタ５２０のソース、ならびにプルアップトランジスタ５１５およびプルダウントランジスタ５２５のゲートに電気的に接続している。同じように、プルアップトランジスタ５１５のドレインは、パスゲートトランジスタ５４０、５４５のソース、プルダウントランジスタ５２５のソース、ならびにプルアップトランジスタ５１０およびプルダウントランジスタ５２０のゲートに電気的に接続している。プルダウントランジスタ５２０、５２５のドレインは、グランド、コモン、またはＶｓｓコンタクト５５５に電気的に接続している。
【００６８】
パスゲートトランジスタ５３０のドレインはビット線（ＢＬ−Ａ）５６０に電気的に接続し、パスゲートトランジスタ５３５のドレインはビット線（ＢＬ−Ｂ）５６５に電気的に接続している。パスゲートトランジスタ５４５のドレインは反転ビット線（ＢＬ−Ｂ−ｂａｒ）５７５に電気的に接続し、パスゲートトランジスタ５４０のドレインは反転ビット線（ＢＬ−Ａ−ｂａｒ）５７０に電気的に接続している。パスゲートトランジスタ５３０および５４０のゲートはワード線５８０に電気的に接続し、パスゲートトランジスタ５３５および５４５のゲートはワード（または反転ワード）線５８５に電気的に接続している。ビットおよび反転ビット線５６０、５６５、５７０、５７５およびワード線５８０、５８５は、ロウとカラムのラッチ、デコーダ、選択ドライバ、制御および論理回路、センスアンプ、マルチプレクサ、バッファなどを含むその他のＳＲＡＭセルおよび／またはその他のコンポーネントまで伸びていてもよい。
【００６９】
図６は、本発明の態様により構成された装置６００の実施形態の少なくとも一部を示す概略図である。装置６００は、上述した装置１００、１２０および／または５００が実装され得る１つの環境である。例えば、装置６００は、例えば連続するロウとカラムを配列させてなる複数のＳＲＡＭセル６１５を含むＳＲＡＭセルアレイ６１０を備えている。ここで、１つまたは複数のＳＲＡＭセル６１５は、装置１００、１２０および／または５００と実質的に同じものである。各ＳＲＡＭセル６１５内のコンポーネントおよび／または構造物は、実質的に対称に配置されてもよい。この構成例に加え、あるいはこの構成例の代わりとして、隣り合うＳＲＡＭセル６１５が、鏡像対称となっていてもよい。
【００７０】
図示する実施形態においては、装置６００はさらに、プリチャージセルアレイ６２０、カラムマルチプレクサ６３０、センスアンプ６４０、入力／出力バッファ６５０、ロウアドレスデコーダ６６０、１つまたは複数のコントローラ６７０、および、１つまたは複数のアドレス入力部６８０を含んでいる。プリチャージセルアレイ６２０、カラムマルチプレクサ６３０および／またはその他のコンポーネントは、複数のビット、反転ビット、および／またはワード線といったアクセスライン（このようなアクセスラインの多数のポートも含む）を介して、ＳＲＡＭセルアレイ６１０に電気的に接続する。また、本発明の範囲内において、その他の装置６００の形態にも、より多くのまたは少ない上述のようなコンポーネント、および／または別のコンポーネントが含まれていてもよい。
【００７１】
本発明の態様によれば、ビット線が短くおよび／または薄くデザインされたメモリデバイスを構成することも可能となる。一部実施形態においては、ビット線長を縮小することにより、当該ビット線が設けられた素子の検知および／または動作速度を高めることができる。
【００７２】
また、本発明の態様によれば、ビット線を、ユニットメモリセルの短い方の側部または寸法と実質的に平行に配置することもできる。こうすることにより、一部実施形態では、このようなビット線が設けられたセルの記録密度が向上する。
【００７３】
また、本発明の態様によれば、製造プロセスにおいて、第２の金属層の形成と同時に１本、数本または全てのビット線を形成することも可能である。これにより、一部実施形態では、記録密度が高まると共に、ビット線は、その上を被覆する線（ワード線を含む）によってシールドされることとなる。このように第２の金属層で形成されるビット線をシールドすることは、定電位の金属層をシールドすることにもなる。したがって、特定のユニットメモリセルの諸電気特性を実質的に対称とすることができる。また、ビット線は、同一の金属層（例えば、第２の金属層）上の導体構造物によってシールドされてもよい。例えば、ビット線は、同一の金属層に形成された構造物によって、その（ビット線の主軸に実質的に平行な）２つの側面が覆われる。
【００７４】
また、本発明の態様によれば、１つのメモリセルにおける各構造物を実質的に対称にすることもできる。例えば、１つまたは複数のポリシリコンまたは金属層より形成される構造物は、その層（または複数の層）、およびユニットメモリセル内において、実質的に対称となっていてもよい。一実施形態では、複数の層それぞれに存在する構造物を、実質的に対称とすることもできる。例として、上述した実施形態におけるように、１つまたは複数のドープ領域層、ゲート電極層、コンタクト層および／または第１、第２、第３の金属層の構造物は、各層内、および各ユニットメモリセル内において、それぞれ実質的に対称となっている。
【００７５】
上述のように、本発明は、一実施形態において、（１）基板に形成された複数のドープ領域のうち１つの少なくとも一部と、（２）第１の金属層に含まれ、それぞれが前記複数のドープ領域のうち１つの上方を通って延伸する複数の第１の導体のうち１つの少なくとも一部と、からそれぞれ構成される複数のトランジスタを含む装置を開示するものである。第２の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含んでいる。第３の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線を含んでいる。第４の金属層は、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線を含んでいる。一実施形態において、全てのビット線は第３の金属層に形成され、かつ／あるいは、全てのワード線は第４の金属層に形成されてもよい。このような装置は、例えば、ＳＲＡＭアレイにおける複数のＳＲＡＭセルのうちの１つであるような、８トランジスタＳＲＡＭセルであってもよい。このＳＲＡＭアレイは、例えば複数のビットおよびワード線のうちの対応する線を介して、少なくとも間接的に、複数のロウデコーダのうちの幾つかおよび／または複数のカラムマルチプレクサのうちの幾つかに、少なくとも間接的に接続される。
【００７６】
本発明は、上述のような装置を製造する方法の例も開示する。一実施形態において、かかる方法は、基板に複数のドープ領域を形成する工程、および、それぞれが前記複数のドープ領域のうち１つの上方を通って延伸する複数の第１の導体を含む第１の金属層を形成して、前記複数のドープ領域のうち１つの少なくとも一部と、前記複数の第１の導体のうち１つの少なくとも一部とをそれぞれ含んでなる複数のトランジスタを形成する工程からなるものである。続いて、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数の第２の導体を含む第２の金属層を形成する。次に、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のビット線を含む第３の金属層を形成する。さらに、前記複数のトランジスタのうちの幾つかとそれぞれ接続する複数のワード線を含む第４の金属層を形成する。そして引き続き、その他の層、構造物、および／またはコンポーネントを形成することもできる。
【００７７】
以上、本発明の特徴および技術的長所を詳細に説明した。本発明の開示が、ここで紹介した実施形態と同一の目的および／または同一のおよび長所を得るために行われる別のプロセスや構造への変更または設計の基礎として容易に利用され得るものである、ということは、当業者に理解されるはずである。そして、当業者であれば、このような均等な構成が、本発明の精神および範囲から逸脱しないものであることも理解できるはずであり、かつ、本発明の精神および範囲を逸脱しない限りにおいて各種の変化、置換および変更を行うことができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の態様による、製造中間段階における装置の一実施形態の少なくとも一部を示す配置図である。
【図２】図１における装置の次段階における実施形態を示す配置図である。
【図３】図２における装置の次段階における実施形態を示す配置図である。
【図４】図３における装置の次段階における実施形態を示す配置図である。
【図５】本発明の態様による装置の一実施形態の少なくとも一部を示す回路図である。
【図６】本発明の態様による装置の一実施形態の少なくとも一部を示す回路図である。
【符号の説明】
【００７９】
１００  装置
１０５  基板
１１０ａ、１１０ｂ  ｎドープ領域
１１５ａ〜ｄ  ｐドープ領域
１２０  メモリセル
１４０ａ〜ｄ  ゲート電極
２１０ａ〜ｌ  導体
２７０  コンタクト
３１０ａ、３１０ｂ  ビット線
３２０ａ、３２０ｂ  反転ビット線
３３０ａ、３３０ｂ  グランド線（Ｖｓｓ）
３４０  電圧線（Ｖｄｄ）
３５０ａ、３５０ｂ  帯状体
３６０  コンタクト
４１０、４１５  ワード線
４２０、４２５  グランドワード線
４３０  コンタクト
５００  装置
５１０、５１５  プルアップトランジスタ
５２０、５２５  プルダウントランジスタ
５３０、５３５、５４０、５４５  パスゲートトランジスタ
５５０  電源（Ｖｄｄ）
５５５  Ｖｓｓコンタクト
５６０、５６５  ビット線
５７０、５７５  反転ビット線
５８０、５８５  ワード線
６００  装置
６１０  ＳＲＡＭセルアレイ
６１５  ＳＲＡＭセル
６２０  プリチャージセルアレイ
６３０  カラムマルチプレクサ
６４０  センサアンプ
６５０  入力／出力バッファ
６６０  ロウアドレスデコーダ
６７０  コントローラ
６８０  アドレス入力部
【図１】
2005328052.tif 000006
【図２】
2005328052.tif 000007
【図３】
2005328052.tif 000008
【図４】
2005328052.tif 000009
【図５】
2005328052.tif 000010
【図６】
2005328052.tif 000011