(57)【要約】【課題】超電導出力インターフェイス回路において、ＳＦＱ回路の出力データとＡＣバイアス電流とのタイミング・マージンを大きくし、ＡＣバイアス電流の影響によるグランド・リップルを小さくすること。【解決手段】ＳＦＱバッファー・ゲート１３と高電圧ジョセフソン・ゲート１２とを、ＳＦＱを貯めるのに十分な大きさのインダクタンスＬloopを介して接続し、そのインダクタンスＬloop、ＳＦＱバッファー・ゲート１３および高電圧ジョセフソン・ゲート１２のジョセフソン接合Ｊ１を含む超電導ループを形成することにより、ＳＦＱがＡＣバイアス電流の立ち上がりよりも前に高電圧ジョセフソン・ゲート１２に到達した場合に、超電導ループにＳＦＱを保持する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
単一磁束量子パルスをジョセフソン接合のギャップ電圧の複数倍の電圧として出力する超電導出力インターフェイス回路であって、
複数のジョセフソン接合が直列に接続された２つの直列接続体を並列に接続してなる、ＡＣ駆動される高電圧ジョセフソン・ゲートと、前記高電圧ジョセフソン・ゲートよりも入力側に設けられたバッファー・ゲートとを、単一磁束量子を貯めるのに十分な大きさのインダクタンスを介して接続したことによって、前記インダクタンスと前記高電圧ジョセフソン・ゲートのジョセフソン接合を含む超電導ループを形成したことを特徴とする超電導出力インターフェイス回路。
【請求項２】
前記インダクタンスＬloopは、磁束量子Φ0を、前記超電導ループを構成するジョセフソン接合の臨界電流値Ｉｃで除した値よりも大きいことを特徴とする請求項１に記載の超電導出力インターフェイス回路。
【請求項３】
前記高電圧ジョセフソン・ゲート側のグランド・プレーンと前段の回路のグランド・プレーンとが分離されており、前記高電圧ジョセフソン・ゲート側の前記グランド・プレーンと前記前段の回路側の前記グランド・プレーンとを超電導体で結合することによって前記超電導ループのインダクタンスの一部を構成していることを特徴とする請求項１または２に記載の超電導出力インターフェイス回路。
【請求項４】
前記前段の回路側の前記グランド・プレーンと前記高電圧ジョセフソン・ゲート側の前記グランド・プレーンとを結合する超電導体の長さと幅の比が１程度以上であることを特徴とする請求項３に記載の超電導インターフェイス回路。
【請求項５】
前記インダクタンスに直列に入出力分離用のジョセフソン接合が接続されていることを特徴とする請求項１〜４のいずれか一つに記載の超電導出力インターフェイス回路。
【請求項６】
前記インダクタンスと前記バッファー・ゲートとの間にジョセフソン伝送線路および別のバッファー・ゲートの一方または両方が接続されていることを特徴とする請求項１〜５のいずれか一つに記載の超電導出力インターフェイス回路。
【請求項７】
前記インダクタンスに並列に、前記インダクタンスと寄生容量とによる共振を抑制するダンピング抵抗が接続されていることを特徴とする請求項１〜６のいずれか一つに記載の超電導出力インターフェイス回路。
【請求項８】
超電導ループを構成する前記ジョセフソン接合に並列に、高周波電圧の振動が前段の回路に伝わるのを抑制するための、抵抗とインダクタンスの直列接続からなるダンピング・ネットワークが接続されていることを特徴とする請求項１〜７のいずれか一つに記載の超電導出力インターフェイス回路。
【請求項９】
上記請求項１〜８のいずれか一つに記載の超電導出力インターフェイス回路を備えたことを特徴とするＡ／Ｄコンバータ。
【請求項１０】
入力されたアナログ信号を単一磁束量子パルスよりなるデジタル信号に変換して出力する超電導シグマ・デルタ変調器、前記超電導シグマ・デルタ変調器から出力されたデジタル信号を複数の単一磁束量子パルスに分配し多重化して出力するデマルチプレクサ回路、および前記デマルチプレクサ回路から出力された複数の単一磁束量子パルスのそれぞれを、ジョセフソン接合のギャップ電圧の複数倍の電圧として出力する複数の出力インターフェイス回路を具備し、
前記出力インターフェイス回路は、上記請求項１〜８のいずれか一つに記載の超電導出力インターフェイス回路であることを特徴とするＡ／Ｄコンバータ。
【請求項１１】
上記請求項１〜８のいずれか一つに記載の超電導出力インターフェイス回路を備えたことを特徴とする超電導ＳＦＱ（単一磁束量子）論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、単一磁束量子（ＳＦＱ）を情報の担体として用いる超電導集積回路における超電導出力インターフェイス回路およびそれを備えたＡ／Ｄ（アナログ／デジタル）コンバータまたはそれを用いた超電導ＳＦＱ論理回路に関する。
【背景技術】
【０００２】
図１４は、従来のラッチ型インターフェイス回路を示す回路図である。図１４に示すように、従来のラッチ型インターフェイス回路は、前段のＳＦＱ回路から送られてきたＳＦＱパルスをｍＶオーダーのギャップ電圧レベルに変換するＳＦＱラッチ・ゲート１と、ＳＦＱラッチ・ゲート１の出力電圧を増幅する高電圧ジョセフソン・ゲート２と、高電圧ジョセフソン・ゲート２の動作により前段のＳＦＱ回路が誤動作するのを防ぐためのＳＦＱバッファー・ゲート３の３段のゲートで構成される。
【０００３】
高電圧ジョセフソン・ゲート２として、複数のジョセフソン接合と抵抗を直列に接続した２つの直列接続体を、配列順序が逆になるように並列に接続し、その並列接続体の一端をＡＣバイアス端子に接続し、他端を接地したものが公知である。ＳＦＱラッチ・ゲート１の出力電圧は、接地された抵抗とジョセフソン接合との接続点に印加される。そして、出力電圧パルスは、ＡＣバイアス端子側の抵抗とジョセフソン接合との接続点から出力される（たとえば、特許文献１参照。）。
【０００４】
図１５は、高電圧ジョセフソン・ゲートを用いたインターフェイス回路の他の構成を示す回路図である。図１５に示すインターフェイス回路は、図１４に示すインターフェイス回路と同様に、ＳＦＱラッチ・ゲート４、高電圧ジョセフソン・ゲート５およびＳＦＱバッファー・ゲート６の３段のゲートで構成されている。さらに、ＳＦＱラッチ・ゲート４の前段には十分大きなインダクタンスＬstoreが設けられており、このインダクタンスＬstoreを含む超電導ループにＳＦＱパルスを一旦貯める構成となっている（たとえば、特許文献２、非特許文献１〜５参照。）。また、超電導ＳＦＱ論理回路に関する種々の技術が報告されている（たとえば、非特許文献６参照。）。
【０００５】
【特許文献１】特開昭６４−１６０２０号公報
【特許文献２】米国特許第４８５９８７９号明細書
【非特許文献１】ヒデオ・スズキ（Hideo Suzuki）、外２名、「アプリケーションズ  オブ  シンクロナイズド  スイッチング  イン  シリーズ−パラレル−コネクテッド  ジョセフソン  ジャンクションズ（Applications of Synchronaized Switching in Series-Parallel-Connected Josephson Junctions）」、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（IEEE Transactions on Electron Devices）、（米国）、１９９０年１１月、第３７巻、第１１号、ｐ．２３９９−２４０５
【非特許文献２】ヒデオ・スズキ（Hideo Suzuki）、外２名、「ジョセフソン  セミコンダクタ  インターフェイス  サーキット（Josephson Semiconductor interface circuit）」、クライアジェニクス（Cryogenics）、（英国）、バタワース−ハイネマン社（Butterworth-Heinemann）、１９９０年１２月、第３０巻、ｐ．１００５−１００８
【非特許文献３】ジェイ・エックス・プシビシュ（J. X. Przybysz）、外４名、「インターフェイス  サーキッツ  フォア  インプット  アンド  アウトプット  オブ  ギガビット  パー  セコンド  データ（Interface Circuits for Input and Output of Gigabit per Second Data）」、第５回超電導エレクトロニクス国際会議抄録（Extended Abstract, 5th International Superconductive Electronics Conference(ISEC'95)）、１９９５年９月、ｐ．３０４−３０６
【非特許文献４】ジョン・エックス・プシビシュ（John X. Przybysz）、外３名、「インターフェイス  サーキッツ  フォア  チップ−ツー−チップ  データ  トランスファ  アット  ＧＨｚ  レーツ（Interface Circuits for Chip-to-Chip Data Transfer at GHz Rates）」、アイ・トリプル・イー  トランザクションズ  オン  アプライド  スーパーコンダクティヴィティ（IEEE Transactions on Applied Superconductivity）、（米国）、１９９７年６月、第７巻、第２号、ｐ．２６５７−２６６０
【非特許文献５】ドナルド・エル・ミラー（Donald. L. Miller）、外２名、「ア  ジョセフソン  シグマ−デルタ  アナログ−ツー−デジタル  コンバータ  ユージング  ア  ハイ−Ｊｃ  プロセス（A Josephson Sigma-Delta Analog-to-Digital Converter Using a High-Jc Process）」、第８回超電導エレクトロニクス国際会議抄録（Extended Abstract, 8th International Superconductive Electronics Conference(ISEC'01)）、２００１年６月、ｐ．１２３−１２４
【非特許文献６】ケイ・ケイ・リカレフ（K. K. Likharev）、外１名、「ＲＳＦＱ  ロジック／メモリ  ファミリ：  ア  ニュー  ジョセフソン−ジャンクション  テクノロジ  フォア  サブ−テラヘルツ−クロック−フリクウェシ  デジタル  システムズ（RSFQ Logic/Memory Family: A New Josephson-Junction Technology for Sub-Terahertz-Clock-Frequency Digital Systems）」、アイ・トリプル・イー  トランザクションズ  オン  アプライド  スーパーコンダクティヴィティ（IEEE Transactions on Applied Superconductivity）、（米国）、１９９１年３月、第１巻、第１号、ｐ．３−２８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１４に示す構成のインターフェイス回路では、ゲートが３段構成となっているため、ジョセフソン接合の数が多く、また回路の占有面積が大きいという問題点がある。また、ＡＣバイアス電流を必要とするヒステリシス特性を有するジョセフソン接合で構成されるゲートが、ＳＦＱラッチ・ゲート１と高電圧ジョセフソン・ゲート２の２段以上あるため、大きなＡＣバイアス電流が必要となり、出力インターフェイスが１つであってもグランド・リップルが大きいという問題点がある。さらには、個々のインターフェイス回路の動作マージンが小さいため、複数のインターフェイス回路を用いてパラレルにデータを出力するのは困難であるという欠点がある。
【０００７】
また、図１４に示す構成のインターフェイス回路では、ＡＣバイアス電流と前段のＳＦＱ回路から出力されるデータとのタイミングを合わせる必要があるが、高速で動作させた場合にタイミング・マージンが厳しくなるという問題点もある。このタイミング・マージンの問題に関しては、図１５に示す構成のインターフェイス回路ではある程度回避することが可能であると期待される。しかし、ＡＣバイアス電流を必要とするゲート数は、図１４に示す回路と同様に２段以上であるため、ＡＣバイアス電流を小さくすることはできず、グランド・リップルを小さくすることは困難である。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、出力インターフェイス回路の前段に設けられるＳＦＱ回路の出力データと、出力インターフェイス回路に与えられるＡＣバイアス電流とのタイミング・マージンが大きく、かつそのＡＣバイアス電流が小さいことによりグランド・リップルが小さく、さらには複数個を同時に使用することが容易な占有面積の小さい超電導出力インターフェイス回路を提供することを目的とする。また、この発明は、上述した超電導出力インターフェイス回路を用いた高性能なＡ／Ｄコンバータまたは超電導ＳＦＱ論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明は、ＳＦＱバッファー・ゲートと高電圧ジョセフソン・ゲートとを、ＳＦＱを貯めるのに十分な大きさのインダクタンスを介して接続し、そのインダクタンス、ＳＦＱバッファー・ゲートおよびジョセフソン接合を含む超電導ループを形成したことを特徴とする。
【００１０】
この発明によれば、ＡＣバイアス電流を必要とするゲートが高電圧ジョセフソン・ゲートだけであるので、出力インターフェイス回路に与えられるＡＣバイアス電流を小さくすることができる。したがって、グランド・リップルが小さくなる。また、ＳＦＱがＡＣバイアス電流の立ち上がりよりも前に出力インターフェイス回路に到達しても、超電導ループにＳＦＱが保持されるので、ＡＣバイアス電流の印加とともに正しく電圧が出力される。したがって、前段のＳＦＱ回路を動作させるクロック信号のＡＣバイアスに対するタイミング・マージンが大きくなる。以上のことより、複数の出力インターフェイス回路を同時に使用することが可能となる。また、ゲートの段数が減少するので、回路面積が縮小される。
【発明の効果】
【００１１】
本発明によれば、グランド・リップルが小さく、かつ前段のＳＦＱ回路の出力データとＡＣバイアス電流とのタイミング・マージンが大きい超電導出力インターフェイス回路が得られるという効果を奏する。また、占有面積が小さく、複数個の同時使用が容易な超電導出力インターフェイス回路が得られるという効果を奏する。また、このような特徴を有する超電導出力インターフェイス回路を用いることによって、高性能なＡ／Ｄコンバータまたは超電導ＳＦＱ論理回路が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明にかかる超電導出力インターフェイス回路およびそれを用いたＡ／Ｄコンバータまたは超電導ＳＦＱ論理回路の好適な実施の形態を詳細に説明する。
【００１３】
（実施の形態１）
図１は、本発明にかかる超電導出力インターフェイス回路の等価回路の一例を示す回路図である。図１に示すように、この出力インターフェイス回路は、ＳＦＱを貯めるのに十分な大きさのインダクタンスＬloop、高電圧ジョセフソン・ゲート１２およびＳＦＱバッファー・ゲート１３を備えている。そして、ＳＦＱバッファー・ゲート１３、インダクタンスＬloopおよびジョセフソン接合Ｊ１を含む超電導ループが形成されている。図１において、符号１４はジョセフソン伝送線路（ＪＴＬ）であり、符号１５はＳＦＱの入力端子であり、符号１６は電圧パルスの出力端子である。
【００１４】
高電圧ジョセフソン・ゲート１２は、超電導ループを構成する前記ジョセフソン接合Ｊ１と、特にその数を限定しないが、たとえば８個のジョセフソン接合Ｊ２，Ｊ３，Ｊ４，Ｊ５，Ｊ６，Ｊ７，Ｊ８，Ｊ９と、３個の抵抗Ｒ１，Ｒ２，Ｒ３を有する。ジョセフソン接合Ｊ１，Ｊ２，Ｊ３，Ｊ４，Ｊ５はこの順に直列に接続されている。この直列接続体の一方の端側のジョセフソン接合Ｊ１は接地されており、他方の端側のジョセフソン接合Ｊ５は抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は抵抗Ｒ３の一端に接続されている。
【００１５】
この抵抗Ｒ１と抵抗Ｒ３の接続点には、抵抗Ｒ２の一端が接続されている。ジョセフソン接合Ｊ６，Ｊ７，Ｊ８，Ｊ９はこの順に直列に接続されている。この直列接続体の一方の端側のジョセフソン接合Ｊ６は抵抗Ｒ２の他端に接続されており、他方の端側のジョセフソン接合Ｊ９は接地されている。抵抗Ｒ３の他端はＡＣバイアス端子１７に接続されている。出力端子１６は、インダクタンスＬ１を介して抵抗Ｒ２とジョセフソン接合Ｊ６との接続点に接続されている。
【００１６】
ＳＦＱバッファー・ゲート１３は、直列接続された２個のジョセフソン接合Ｊ１０，Ｊ１１と、３個の抵抗Ｒ４，Ｒ５，Ｒ６を有する。ジョセフソン接合Ｊ１０は接地されている。ジョセフソン接合Ｊ１１は抵抗Ｒ６の一端に接続されている。抵抗Ｒ６の他端はＤＣバイアス端子１８に接続されている。抵抗Ｒ４はジョセフソン接合Ｊ１０に並列に接続されている。同様に、抵抗Ｒ５はジョセフソン接合Ｊ１１に並列に接続されている。超電導ループを構成する前記インダクタンスＬloopは、抵抗Ｒ６とジョセフソン接合Ｊ１１との接続点と、高電圧ジョセフソン・ゲート１２のジョセフソン接合Ｊ１とジョセフソン接合Ｊ２との接続点との間に接続されている。
【００１７】
ジョセフソン伝送線路１４は、ジョセフソン接合Ｊ１２に抵抗Ｒ７が並列接続された並列接続体と抵抗Ｒ８を有する。この並列接続体の一端は接地されており、他端は抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端はＤＣバイアス端子１８に接続されている。抵抗Ｒ８とジョセフソン接合Ｊ１２との接続点は、入力端子１５に接続されているとともに、インダクタンスＬ２の一端に接続されている。このインダクタンスＬ２の他端は、ＳＦＱバッファー・ゲート１３のジョセフソン接合Ｊ１０とジョセフソン接合Ｊ１１との接続点に接続されている。
【００１８】
ここで、高電圧ジョセフソン・ゲート１２を構成するジョセフソン接合Ｊ１〜Ｊ９は、電流−電圧（Ｉ−Ｖ）特性にヒステリシスを有する接合で構成されている。また、超電導ループに含まれるインダクタンスＬloopはつぎの式を満たす。ただし、Φ0は磁束量子であり、Ｉｃは超電導ループを構成するジョセフソン接合Ｊ１の臨界電流値である。
【００１９】
Ｌloop＞Φ0／Ｉｃ
【００２０】
つぎに、図１に示す構成の出力インターフェイス回路の動作について説明する。前段の図示しないＳＦＱ回路から出力されたＳＦＱは、入力端子１５を介して出力インターフェイスに入力される。そして、そのＳＦＱは、ジョセフソン伝送線路１４、ＳＦＱバッファー・ゲート１３を伝わってインダクタンスＬloopを含む超電導ループに達し、この超電導ループに貯められる。超電導ループにＳＦＱが貯められた状態では、超電導ループには環状電流が流れる。
【００２１】
そして、高電圧ジョセフソン・ゲート１２にＡＣバイアス電流が流れ、環状電流とＡＣバイアス電流の和がジョセフソン接合Ｊ１の臨界電流に達すると、ジョセフソン接合Ｊ１が電圧状態にスイッチする。そうすると、ジョセフソン接合Ｊ１〜Ｊ５および抵抗Ｒ１からなる一方の直列接続体の電圧と、抵抗Ｒ２およびジョセフソン接合Ｊ６〜Ｊ９からなるもう一方の直列接続体の電圧とがアンバランスになり、ジョセフソン接合Ｊ６〜Ｊ９のうち最も臨界電流の小さい接合が電圧状態にスイッチする。
【００２２】
それにつづいて、高電圧ジョセフソン・ゲート１２の残りのジョセフソン接合がすべて電圧状態にスイッチする。それによって、出力側に電流が流れ、直列接続したジョセフソン接合Ｊ６〜Ｊ９の数ｎ（図１に示す例ではｎ＝４）に比例したギャップ電圧Ｖｇの複数倍の電圧ｎＶｇが出力端子１６に現れる。つまり、図１に示す出力インターフェイス回路は、前段のＳＦＱ回路から供給されたＳＦＱパルスをギャップ電圧の複数倍の電圧レベルにして出力する。
【００２３】
図２は、図１に示す構成の出力インターフェイス回路のタイミング・マージンについて説明するための波形図である。図２において、下側の３つの波形は図１に示す出力インターフェイス回路のものであり、上側の３つの波形は図１４に示す従来の出力インターフェイス回路のものである。
【００２４】
図２の上側の３つの波形が示すように、従来の出力インターフェイス回路では、ＳＦＱ回路から出力されるＳＦＱが、ＡＣバイアス電流が立ち上がっている期間内に高電圧ジョセフソン・ゲート１２に到達しなければ、正しい出力電圧が得られない。つまり、正しい出力電圧を得るためには、ＡＣバイアス電流が立ち上がっている期間内にＳＦＱを高電圧ジョセフソン・ゲート１２に到達させる必要がある。
【００２５】
それに対して、図２の下側の３つの波形が示すように、この実施の形態の出力インターフェイス回路では、ＳＦＱがＡＣバイアス電流の立ち上がりよりも前に高電圧ジョセフソン・ゲート１２に到達し、その後にＡＣバイアス電流が立ち上がっても正しく電圧が出力される。これは、ＡＣバイアス電流の立ち上がりよりも前に到達したＳＦＱが、ＳＦＱバッファー・ゲート１３、インダクタンスＬloopおよびジョセフソン接合Ｊ１を含む超電導ループに保持されているからである。
【００２６】
一方、ＡＣバイアス電流が立ち上がった後にＳＦＱが到達した場合は、従来同様、その到達した時点から電圧が出力される。つまり、ＡＣバイアス電流の立ち上がり後に到達するＳＦＱのタイミング・マージンは従来と同じであるが、ＡＣバイアス電流の立ち上がり前にＳＦＱが到達するタイミングでも正常に動作するので、ＡＣバイアス電流の立ち上がり前のタイミング・マージンが従来よりも大きくなる。したがって、この実施の形態の出力インターフェイス回路によれば、前段のＳＦＱ回路を動作させるクロック信号のＡＣバイアス電流に対するタイミング・マージンが大きくなる。
【００２７】
つぎに、本発明者らが、図１に示す構成の出力インターフェイス回路の有効性を検証した結果について説明する。本発明者らは、図３に示すように、図１に示す構成の出力インターフェイス回路２１の前段に、電圧パルスをＳＦＱパルスに変換するＤＣＳＦＱ回路２２およびジョセフソン伝送線路（ＪＴＬ）２３よりなるＳＦＱ回路を接続したテスト回路を作製した。出力インターフェイス回路２１の作製には、Ｎｂ系超電導薄膜集積回路技術を用いた。出力インターフェイス回路２１を構成する高電圧ジョセフソン・ゲートは、図１に示す通り、ジョセフソン接合Ｊ１〜Ｊ５の直列接続体とジョセフソン接合Ｊ６〜Ｊ９の直列接続体を並列に接続した構成とした。
【００２８】
そして、現在のＮｂ系集積回路作製技術により作製することができる最小の臨界電流（０．１ｍＡ）を有するジョセフソン接合Ｊ１〜Ｊ９で高電圧ジョセフソン・ゲートを構成したところ、ＡＣバイアス電流は従来の約６分の１であった。また、シミュレーションをおこなった結果、５ＧＨｚでのＡＣバイアス・マージンは約＋２１％および−１８％であり、従来の約３倍の大きさであった。さらに、出力インターフェイス回路２１の占有面積は従来の半分以下であった。
【００２９】
図４に、低速機能試験測定（動作周波数：１０ｋＨｚ）をおこなった結果得られた出力の波形を示す。入力デジタル信号パターンは“１１０１”である。図４の波形図に示すように、入力信号パターンと同じ“１１０１”のパターンが繰り返し出力されていることが確認された。出力電圧振幅は約１１ｍＶであり、直列接続したジョセフソン接合Ｊ６〜Ｊ９の数（４つ）に対応する出力振幅が得られた。
【００３０】
なお、上述した検証においては、出力インターフェイス回路２１の高電圧ジョセフソン・ゲートを構成するすべてのジョセフソン接合Ｊ１〜Ｊ９について、それらの臨界電流をほぼ同一の値（０．１ｍＡ）とした。しかし、ＳＦＱを蓄える超電導ループに含まれるジョセフソン接合Ｊ１の臨界電流を他のジョセフソン接合Ｊ２〜Ｊ９よりも大きい値にしてもよい。その場合には、環状電流とＡＣバイアス電流の和に何らかの要因で変動が生じても、ジョセフソン接合Ｊ１が望ましくないタイミングで電圧状態にスイッチするのを防ぐことができるので、動作マージン向上のために有効である。
【００３１】
つぎに、図１に示す構成の出力インターフェイス回路における交流的なグランド分離設計について説明する。図５は、その交流的グランド分離設計の概念図である。図５に示すように、インダクタンスＬloopが十分大きいので、インダクタンスＬloopのところで、前段のＳＦＱ回路のグランドと高電圧ジョセフソン・ゲート１２のグランドとを交流的に分離するように設計することができる。どのようにしてインダクタンスＬloopのところでグランドを交流的に分離するかということを具体的に説明する前に、その内容の理解を助けるため、一般的な超電導回路素子の断面構造について説明する。
【００３２】
図１３は、一般的なＮｂ系超電導回路素子の構成を示す断面図である。図１３に示すように、超電導回路素子は、Ｎｂのグランド・プレーン３１上に形成される。たとえば、厚さ４００ｎｍのグランド・プレーン３１上には、厚さ３００ｎｍのＳｉＯ2等の層間絶縁膜３２が積層され、さらにその上に厚さ３００ｎｍのＮｂの下部電極３３が形成される。下部電極３３上には、厚さ４００ｎｍのＳｉＯ2等の層間絶縁膜３４が積層され、さらにその上に厚さ４００ｎｍのＮｂの上部電極３５が形成される。
【００３３】
そして、下側の層間絶縁膜３２と下部電極３３との境界部分に選択的にＭｏ等からなる抵抗３６が設けられる。また、下部電極３３と上側の層間絶縁膜３４との境界部分の、抵抗３６に対応する位置に選択的にＡｌＯXのトンネル障壁膜３７が設けられる。上部電極３５は層間絶縁膜３４を貫通するビアを介してトンネル障壁膜３７にコンタクトしており、Ｎｂ／ＡｌＯX／Ｎｂジョセフソン接合を構成している。
【００３４】
図５に戻り、インダクタンスＬloopのところでグランドを交流的に分離する設計について説明する。具体的には、図５に示すように、インダクタンスＬloopの付近で、インダクタンスＬloopの部分を除いてグランド・プレーンを除去し、インダクタンスＬloopの部分でグランド・プレーンがくびれた形状になるような構成とすればよい。このようにすれば、グランド・プレーンのくびれ部分のインダクタンスが十分大きく、高周波でのインピーダンスが十分に大きい場合、高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１を流れる高周波ＡＣバイアス電流は、ＳＦＱ回路側のグランド・プレーン４２へ流れ込まない。
【００３５】
つまり、高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１とＳＦＱ回路側のグランド・プレーン４２とが交流的に分離されたことと等価である。ただし、ＳＦＱ回路側のグランド・プレーン４２と高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１とは直流的には結合されている。あるいは、図６に示すように、高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１とバッファゲートを含む前段のＳＦＱ回路側のグランド・プレーン４２とを物理的に分離し、高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１とＳＦＱ回路側のグランド・プレーン４２とを、超電導体よりなる半田等で接続する構成としてもよい。
【００３６】
図６に示す構成では、図５のインダクタンスＬloopに相当するインダクタンスＬloop１とグランド・プレーン４１，４２の接地点同士を接続するインダクタンスＬloop２とで、図５のインダクタンスＬloopが構成される。図６に示す構成は、高電圧ジョセフソン・ゲート１２側の回路とＳＦＱ回路側の回路を別々のチップに作製する場合に有効である。図５または図６に示すように、グランドを交流的に分離することによって、高電圧ジョセフソン・ゲート１２に与えられるＡＣバイアス電流によるグランド・リップルがＳＦＱ回路へ及ぼす影響を抑制することができる。
【００３７】
図７は、本発明にかかる超電導出力インターフェイス回路の等価回路の別の例を示す回路図である。図７に示す出力インターフェイス回路は、図１に示す回路においてＳＦＱバッファー・ゲート１３とインダクタンスＬloopとの間にインダクタンスＬ２１、ジョセフソン伝送線路５１、およびＳＦＱを逃がすためのアイソレーション用のジョセフソン接合Ｊ２１を接続したものである。このジョセフソン接合Ｊ２１でＳＦＱを逃がすことによって、ＳＦＱがＳＦＱ回路側に逆戻りするのを防いでいる。
【００３８】
ジョセフソン伝送線路５１は、ジョセフソン接合Ｊ２２に抵抗Ｒ２１が並列接続された並列接続体と抵抗Ｒ２２を有する。この並列接続体の一端は接地されており、他端は抵抗Ｒ２２の一端に接続されている。抵抗Ｒ２２の他端はＤＣバイアス端子１８に接続されている。抵抗Ｒ２２とジョセフソン接合Ｊ２２との接続点は、インダクタンスＬ２１を介してＳＦＱバッファー・ゲート１３のジョセフソン接合Ｊ１１と抵抗Ｒ６との接続点に接続されているとともに、ジョセフソン接合Ｊ２１を介してインダクタンスＬloopに接続されている。
【００３９】
なお、アイソレーション用のジョセフソン接合Ｊ２１をインダクタンスＬloopと高電圧ジョセフソン・ゲート１２との間に設けてもよい。また、ジョセフソン伝送線路５１に代えて、あるいはジョセフソン伝送線路５１とともに、バッファー・ゲートや他のＳＦＱ回路を用いた構成とすることもできる。
【００４０】
図８は、図７に示す出力インターフェイス回路の変形例であり、図７に示す回路においてＳＦＱバッファー・ゲート１３を省略し、ジョセフソン伝送線路１４とジョセフソン伝送線路５１とをインダクタンスＬ２を介して接続したものである。このように、ＳＦＱバッファー・ゲートがなくても、アイソレーション用のジョセフソン接合Ｊ２１があるので、ＳＦＱがＳＦＱ回路側に逆戻りするのを防ぐことができる。
【００４１】
図９は、図７に示す出力インターフェイス回路の別の変形例であり、図７に示す回路においてＳＦＱバッファー・ゲート１３およびジョセフソン伝送線路５１の代わりに、複数のＳＦＱを合わせるためのコンフルエンス・バッファー・ゲート５２を設け、複数の入力経路を有する構成としたものである。このコンフルエンス・バッファー・ゲート５２で、入力端子１５（ここでは、区別するため第１の入力端子１５とする）から送られてきたＳＦＱと第２の入力端子５４から送られてきたＳＦＱが合わせられる。
【００４２】
コンフルエンス・バッファー・ゲート５２は、ジョセフソン接合Ｊ２３に抵抗Ｒ２３が並列接続された並列接続体と抵抗Ｒ２４を有する。この並列接続体の一端は接地されており、他端は抵抗Ｒ２４の一端に接続されている。抵抗Ｒ２４の他端はＤＣバイアス端子１８に接続されている。抵抗Ｒ２４とジョセフソン接合Ｊ２３との接続点は、ジョセフソン接合Ｊ２１を介してインダクタンスＬloopに接続されている。第１の入力端子１５に接続されたジョセフソン伝送線路１４は、インダクタンスＬ２に接続されており、そのインダクタンスＬ２はジョセフソン接合Ｊ２４を介してコンフルエンス・バッファー・ゲート５２のジョセフソン接合Ｊ２３と抵抗Ｒ２４との接続点に接続されている。
【００４３】
第２の入力端子５４は、ジョセフソン伝送線路５３の、一端が接地されたジョセフソン接合Ｊ２５と抵抗Ｒ２５との並列接続体と、一端がＤＣバイアス端子１８に接続された抵抗Ｒ２６との接続点に、接続されている。ジョセフソン伝送線路５３のジョセフソン接合Ｊ２５と抵抗Ｒ２６との接続点は、インダクタンスＬ２２に接続されており、そのインダクタンスＬ２２はジョセフソン接合Ｊ２６を介してコンフルエンス・バッファー・ゲート５２のジョセフソン接合Ｊ２３と抵抗Ｒ２４との接続点に接続されている。
【００４４】
図１０は、図７に示す出力インターフェイス回路のさらに別の変形例であり、図７に示す回路においてインダクタンスＬloopに並列に、インダクタンスＬloopと寄生容量とで構成されるＬＣ共振回路による共振現象を抑制するためのダンピング抵抗Ｒ２７を接続したものである。また、アイソレーション用のジョセフソン接合Ｊ２１は、インダクタンスＬloopと高電圧ジョセフソン・ゲート１２との間に設けられている。そして、ジョセフソン接合Ｊ２１と高電圧ジョセフソン・ゲート１２との間に、高周波電圧の振動がＳＦＱ回路側に伝わるのを抑制するための低インピーダンスのダンピング・ネットワーク５５をジョセフソン接合Ｊ１に並列に接続した構成となっている。
【００４５】
ダンピング・ネットワーク５５は、ジョセフソン接合Ｊ２１とジョセフソン接合Ｊ１との接続点に一端が接続された抵抗Ｒ２８と、この抵抗Ｒ２８の他端と接地点との間に接続されたインダクタンスＬ２３を備えている。ダンピング抵抗Ｒ２７とダンピング・ネットワーク５５は、両方とも設けれられていてもよいし、いずれか一方のみでもよい。このように、ダンピング抵抗Ｒ２７やダンピング・ネットワーク５５を設けることによって、前段のＳＦＱ回路に及ぼす高周波の影響を抑制しているので、動作マージンの拡大が可能となる。
【００４６】
上述したように、本実施の形態の出力インターフェイス回路では動作マージンが拡大するので、複数の出力インターフェイス回路を用いてパラレルにデータを出力することが可能である。図１１は、実施の形態１の出力インターフェイス回路を複数個用いてパラレルにデータを出力する構成の一例を示すブロック図である。図１１に示すように、複数の入力電圧パルス（入力１、入力２、入力ｋ）は、ＳＦＱ論理回路６１にパラレルに入力される。
【００４７】
ＳＦＱ論理回路６１には、複数のＤＣＳＦＱ回路６２ａ，６２ｂ，６２ｃや論理機能ブロック６３ａ，６３ｂが設けられている。各ＤＣＳＦＱ回路６２ａ，６２ｂ，６２ｃはそれぞれの入力電圧パルスをＳＦＱパルスに変換して、論理機能ブロック６３ａ，６３ｂで処理された後、論理機能ブロック６３ａ，６３ｂの出力ＳＦＱは、対応する出力インターフェイス回路６４ａ，６４ｂ，６４ｃに供給される。出力インターフェイス回路６４ａ，６４ｂ，６４ｃからはそれぞれ、入力に応じた出力電圧（出力１、出力２、出力ｎ）が出力されるので、データがパラレルに出力されることになる。
【００４８】
以上説明したように、実施の形態１によれば、前段のＳＦＱ回路から出力されるＳＦＱとＡＣバイアス電流とのタイミング・マージンが大きいという効果が得られる。それによって、ＡＣバイアスの位相調節が容易であるという効果が得られる。また、ＡＣ駆動される回路の段数が従来よりも少ないので、ＡＣバイアス電流の値が小さくなり、グランド・リップルを抑制することができる。さらに高電圧ジョセフソン・ゲート１２側のグランド・プレーン４１とＳＦＱ回路側のグランド・プレーン４２とを交流的に分離することによって、前段のＳＦＱ回路に及ぼすＡＣバイアス電流によるグランド・リップルの影響をより一層抑制することができる。また、構成する回路の段数が従来よりも少ないので、回路面積を縮小することができる。したがって、高集積回路で用いることができる出力インターフェイス回路を実現することができる。
【００４９】
（実施の形態２）
図１２は、本発明にかかるＡ／Ｄコンバータのフロントエンド回路の一例を示すブロック図である。図１２に示すように、このＡ／Ｄコンバータのフロントエンド回路は、たとえば超電導シグマ・デルタ変調器７１、１：４のデマルチプレクサ回路７２および４個の出力インターフェイス回路７３ａ，７３ｂ，７３ｃ，７３ｄを備えている。出力インターフェイス回路７３ａ，７３ｂ，７３ｃ，７３ｄは、いずれも実施の形態１の出力インターフェイス回路で構成される。
【００５０】
超電導シグマ・デルタ変調器７１は、入力されたアナログ信号をＳＦＱパルスよりなるデジタル信号に変換してデマルチプレクサ回路７２に供給する。デマルチプレクサ回路７２は、超電導シグマ・デルタ変調器７１から供給されたデジタル信号をシリアル−パラレル変換して出力インターフェイス回路７３ａ，７３ｂ，７３ｃ，７３ｄに供給する。出力インターフェイス回路７３ａ，７３ｂ，７３ｃ，７３ｄはそれぞれの入力に応じた出力電圧（出力１、出力２、出力３、出力４）を出力し、４ビットのデジタル信号が得られる。このように、実施の形態２によれば、高性能なＡ／Ｄコンバータが得られる。
【００５１】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、実施の形態１において、ジョセフソン伝送線路は適宜設けられる。また、出力インターフェイス回路のゲート構成やその段数なども種々変更可能である。また、実施の形態２において、なお、デジタル信号のビット数は４ビットに限らないし、Ａ／Ｄコンバータの構成も種々変更可能である。
【産業上の利用可能性】
【００５２】
以上のように、本発明にかかる超電導出力インターフェイス回路は、ＳＦＱを情報の担体として用いる超電導集積回路全般に有用であり、特に、高性能なＡ／Ｄコンバータの出力インターフェイス回路に適している。また、本発明にかかるＡ／Ｄコンバータは、高性能なＡ／Ｄコンバータを必要とする無線機や各種計測器などに有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１にかかる超電導出力インターフェイス回路の等価回路の一例を示す回路図である。
【図２】図１に示す構成の出力インターフェイス回路のタイミング・マージンについて従来例と比較して説明するための波形図である。
【図３】図１に示す構成の出力インターフェイス回路の検証をおこなうために作製したテスト回路の構成を示すブロック図である。
【図４】動作周波数が１０ｋＨｚのときのテスト回路の出力波形を示す波形図である。
【図５】図１に示す構成の出力インターフェイス回路の交流的なグランド分離設計の一例を説明するための概念図である。
【図６】図１に示す構成の出力インターフェイス回路の交流的なグランド分離設計の別の例を説明するための概念図である。
【図７】本発明にかかる超電導出力インターフェイス回路の等価回路の別の例を示す回路図である。
【図８】図７に示す出力インターフェイス回路の変形例を示す回路図である。
【図９】図７に示す出力インターフェイス回路の別の変形例を示す回路図である。
【図１０】図７に示す出力インターフェイス回路のさらに別の変形例を示す回路図である。
【図１１】実施の形態１の出力インターフェイス回路を用いてパラレルにデータを出力する構成を示すブロック図である。
【図１２】本発明の実施の形態２にかかるＡ／Ｄコンバータのフロントエンド回路の一例を示すブロック図である。
【図１３】一般的な超電導回路素子の構成を示す断面図である。
【図１４】従来の超電導出力インターフェイス回路の等価回路を示す回路図である。
【図１５】従来の超電導出力インターフェイス回路の等価回路を示す回路図である。
【符号の説明】
【００５４】
Ｊ１  超電導ループを構成するジョセフソン接合
Ｊ２１  入出力分離用のジョセフソン接合
Ｌloop  インダクタンス
１２  高電圧ジョセフソン・ゲート
１３  ＳＦＱバッファー・ゲート
７１  超電導シグマ・デルタ変調器
７２  デマルチプレクサ回路
７３ａ，７３ｂ，７３ｃ，７３ｄ  出力インターフェイス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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