(57)【要約】【課題】  厚さの薄いウェーハを用いてもウェーハの割れ、欠け、反りを発生することなく製造が可能な半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、厚さが１００μｍ以下の半導体基板（１）と、前記半導体基板上に形成された電極パターン（２）と、基板表面側の少なくとも前記電極パターン以外の部分に残置された厚さ５０μｍ以上の絶縁膜（３'）を有する。その製造方法は、半導体基板上に素子を形成し、前記素子上の所定部分に電極を形成し、前記電極に対応する部分あるいは前記素子が形成される領域が除去された、５０μｍ以上の厚さを有する絶縁物シートを前記半導体基板の表面側に固着し、前記半導体基板の裏面を加工して、前記半導体基板の厚さを１００μｍ以下とし、前記半導体基板をダイシングして半導体チップを得ることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
厚さが１００μｍ以下の半導体基板と、
前記半導体基板上に形成された電極パターンと、
基板表面側の少なくとも前記電極パターン以外の部分に残置された厚さ５０μｍ以上の絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記基板表面側の素子形成領域外の部分に残置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記基板表面側の素子形成領域外の部分および素子形成領域内の電極間部分に残置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電極パターンの電極間表面に、絶縁物パッシベーション膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に素子を形成し、
前記素子上の所定部分に電極を形成し、
前記電極に対応する部分あるいは前記素子が形成される領域が除去された、５０μｍ以上の厚さを有する絶縁物シートを前記半導体基板の表面側に固着し、
前記半導体基板の裏面を加工して、前記半導体基板の厚さを１００μｍ以下とし、
前記半導体基板をダイシングして半導体チップを得る、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に補強により薄いウェーハを使用可能とした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置はシリコン等のウェーハを用い、ウェーハプロセスにより各種の素子、配線、電極等を形成することにより製作されるが、特にＩＧＢＴなどのスイッチング素子用デバイスでは、基板厚さを薄くすることで、例えばオン電圧の低減化やスイッチングロスの低減化などデバイス特性の向上が図られることが知られている。
【０００３】
このため、従来最も薄いウェーハ厚は１１０〜１２０μｍであったが、最近はさらに減少して１００μｍ以下の薄いウェーハが用いられ始めている。
【０００４】
しかしながら、このような薄いウェーハを用いて通常の半導体製造プロセスで半導体装置の生産を行うと、ウェーハ自体の強度不足によるウェーハの割れや欠けが発生して歩留まりが低下するという問題がある。
【０００５】
また、ウェーハプロセスは比較的厚いウェーハを用いて行い、ダイシング直前にウェーハの裏面を削って薄くする方法も用いられるが、ウェーハプロセスの最終段階で形成されるパッシベーション膜に存在する熱膨張係数の相違に伴う応力により、ウェーハを薄くした際に反りが生ずることがある。
【０００６】
このウェーハの裏面加工については、ウェーハ表面に樹脂補強層を設けたり（特許文献１参照）、ウェーハ表面に表面保護粘着テープを設ける（特許文献２参照）ことが提案されている。また、上述した割れや欠けを防止するためには、ウェーハの割れや欠けを招かないようなハンドリングを可能とするよう、製造装置側の改良がしばしば行われる。
【０００７】
しかしながら、このような装置側の変更は、装置のコストを引き上げるとともに作業性を低下させて、結果的に製品のコストを上昇させるという問題がある。
【特許文献１】特開平９−６４０４９号公報
【特許文献２】特開２００２−１００５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような問題を解決するためになされたもので、厚さの薄いウェーハを用いてもウェーハの割れ、欠け、反りを発生することなく製造が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施の形態にかかる半導体装置によれば、厚さが１００μｍ以下の半導体基板と、前記半導体基板上に形成された電極パターンと、基板表面側の少なくとも前記電極パターン以外の部分に残置された厚さ５０μｍ以上の絶縁膜を有することを特徴とする。
【００１０】
また、本発明の実施の形態にかかる半導体装置の製造方法によれば、半導体基板上に素子を形成し、前記素子上の所定部分に電極を形成し、前記電極に対応する部分あるいは前記素子が形成される領域が除去された、５０μｍ以上の厚さを有する絶縁物シートを前記半導体基板の表面側に固着し、前記半導体基板の裏面を加工して、前記半導体基板の厚さを１００μｍ以下とし、前記半導体基板をダイシングして半導体チップを得ることを特徴とする。
【発明の効果】
【００１１】
本発明の実施の形態にかかる半導体装置によれば、厚さが１００μｍ以下の半導体基板を用いて特性の良い半導体装置が割れ、欠けおよび反りを有さずに高い歩留まりで得られる。
【００１２】
本発明の実施の形態にかかる半導体装置の製造方法によれば、厚いウェーハを用いてウェーハプロセスを安定的に行い、電極に対応する部分あるいは素子が形成される領域が除去された絶縁物シートを基板表面に形成することによって強度を上げた上で基板の薄化が行われるので、割れ、欠けおよび反りの発生を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態のいくつかを詳細に説明する。なお、以下の図面は模式的に表した図であり、正確な寸法関係で描かれたものではない。
【００１４】
図１は本発明の実施の形態にかかる半導体装置の製造方法を説明する説明図である。
【００１５】
まず、厚さが３００μｍ程度のウェーハ１を準備し、このウェーハ１について、ウェーハプロセスを行って素子形成を行い、最終的に電極となるアルミニウム層２の堆積を行う（ステップＳ１０１）。この場合、電極間の表面部分にはポリイミド等の材料によるパッシベーション膜が形成されており、このパッシベーション膜は通常５〜１０μｍの厚さを有している。
【００１６】
次に絶縁物シートとして厚さ１００μｍのポリイミドシート３を準備する（ステップＳ１１１）。続いて、例えばプレス加工でこのポリイミドシートの加工を行い、アルミニウム層対応部分が除去されたポリイミドシート３'を得る（ステップＳ１１２）。
【００１７】
このポリイミドシートには図２に示す大チップ用のものと、図３に示す小チップ用のものとがある。これらの図はそれぞれ４つの素子形成領域に対応する部分を示しているが、縮尺は異なる。
【００１８】
まず、図２に示す大チップ用のポリイミドシートパターン５０は、素子形成領域の１辺が１４ｍｍ程度であり、素子形成領域外のパターン部分５１と、素子形成領域内のアルミニウム電極間に設けられたパッシベーションポリイミド膜に対応するパターン部分５２とを有している。
【００１９】
一方、図３に示す小チップ用のポリイミドシートパターン６０は、素子形成領域の１辺が５ｍｍ程度であり、素子形成領域外のパターン部分６１のみ有し、素子形成領域に対応する部分６２には全くポリイミドパターン部分を有していない。
【００２０】
なお、ここでは代表的なポリイミドシートパターンを示したが、ポリイミドシートの貼り付け対象の集積度、大きさ等に応じてパターンを決定すれば良い。また、ポリイミドシートの除去加工としてのプレス加工は、通常、残存させるパターンの太さおよびパターン間距離が例えば０．５ｍｍ以上ある場合に適用できる。
【００２１】
ポリイミドシートの耐熱性はその後のプロセスで加わる熱の影響を受けないよう、連続で４００℃以上であることが望ましい。耐熱性が４００℃以上であれば、後述する熱圧着工程に加えられる一時的な加熱条件を十分高くすることができ、補強効果を高めることができる。
【００２２】
また、ポリイミドシートの加工には前述したプレス加工のみでなく、除去パターンに応じたマスクを用いて露光した後に行う、水酸化テトラメチルアンモニウム水溶液等を用いた有機アルカリエッチング液によるエッチング加工、レーザ加工などを要求パターンの精度等に応じて選択することができる。
【００２３】
続いて、加工済みのポリイミドシートの電極対応除去部分４をウェーハ１の素子形成領域および電極パターンに合わせて位置決めし、熱圧着により固着させる（ステップＳ１０２）。このときの熱圧着条件は、例えば温度３００〜４５０℃、荷重1１０kgf、時間１０minとする。これにより、ウェーハ１はポリイミドシート３'により強固に補強されることになる。
【００２４】
なお、絶縁物シートの基板表面への固着は、この熱圧着以外に、接着で行うようにしても良い。
【００２５】
続いて、基板の裏面側(ポリイミドシート３'の反対側)をグラインダ研削およびケミカルエッチングし、基板厚さを１００μｍ以下まで薄化する（ステップＳ１０３）。このとき、製品のシリコン基板はポリイミドシート３'で補強されているため、Siの割れ/欠けは発生しない。また、基板の薄化により研削前は基板厚みの強度で生じていなかった反りが生ずることがあるが、本発明の実施の形態のように、絶縁物シートを基板表面に貼り付けることにより、反りの発生を抑えることができる。
【００２６】
図４から図１１を参照して、ポリイミドシートの貼付け状況をより詳細に示す。
【００２７】
図４は一辺１４ｍｍの比較的大きなチップの一つにつき、図２に示したパターンのポリイミドシートが貼り付けられた様子を示しており、図４のＡ、Ｂ部分の拡大断面を図５（ａ）（ｂ）にそれぞれ示す。
【００２８】
シリコンウェーハ１の表面にはアルミニウム電極２が手前から奥に伸びる帯状に所定間隔だけ離隔して平行配置されており、この電極２間の間隙部にはポリイミド等の絶縁物パッシベーション膜５がその上面が電極２の上面よりも高い位置になるように充填形成され、間隙部の周囲にもオーバーハングを有するように形成されている。一方、素子の周縁部では、周縁部全体を周回するように、前述した間隙部よりも広幅のパッシベーション膜６が形成されている。
【００２９】
なお、図４に示されたアルミニウム電極２のうち、長さの短いもののみがゲートと接続され、それ以外のものはエミッタ（ＭＯＳの場合にはソース）に接続されている。
【００３０】
パッシベーション膜５，６の上には図２に示すポリイミドシートパターン５０が載置固着されるが、ポリイミドシートパターン５０のパターン部分５２は素子形成領域内のパッシベーション膜５の上に、パターン部分５１は素子形成領域外のパッシベーション膜６の上にそれぞれ固着される。
【００３１】
図４では、半導体素子ごとに特有な拡散層等、基板内部の状態は省略してあるが、図６ないし図９は本発明が適用されるデバイスにつき、図４のＣ部分の詳細な構造の例を示す拡大断面図である。
【００３２】
まず、図６は、ノンパンチスルー型ＩＧＢＴの構造を示す素子断面図である。
【００３３】
基板１はその下部にｐ＋型層１１、上部にｎ型層１２が形成されたｐ＋／ｎ積層構造を有しており、基板表面部に形成されたｐウェル１４内に形成されたエミッタ領域となるｎ＋領域１５、ｐウェル間の部分の基板表面上にゲート絶縁膜１７を介して形成されたゲート電極１８、エミッタ領域１５から引き出された基板表面上のエミッタ電極１６、基板裏面のｐ＋型層１１上に設けられたコレクタ電極１３を有している。
【００３４】
このような素子構造の表面には全面的にアルミニウム層２が形成されているが、ゲート電極１８はガラス系の絶縁膜１９で覆われており、エミッタ電極１６とゲート電極１８間が絶縁されている。
【００３５】
図７は、図６と類似した素子構造を有するパンチスルー型ＩＧＢＴの構造を示す拡大断面図である。図６との違いは基板１がｐ＋層１１とｎ層１２との間に埋め込みｎ＋層２１を有してｐ＋／ｎ＋／ｎ積層構造となっている点である。
【００３６】
図８は、トレンチゲート型ＩＧＢＴの例を示す。図８に示すＩＧＢＴにおいては、基板１はｐ＋層１１、ｎ層１２の上にさらにｐ層２２が積層された構造を有しており、基板表面からｎ層１２に達するように形成されたトレンチ２３の内壁に形成された絶縁膜２４と埋め込まれた導電材料２５でトレンチゲートを形成している。これにより、ｐ層２２は分離されてウェル状となり、このｐ層２２の表面にはエミッタ領域となるｎ＋領域２７が形成され、分離されたｐ層２２の表面にはエミッタ電極２８が形成されている。これらの構造の表面には、全面的にエミッタ電極２８と接続するアルミニウム層２が形成されているが、トレンチ２３のトレンチゲート上方には絶縁層２６が埋め込まれており、トレンチゲートとエミッタ電極２８間が絶縁されている。
【００３７】
図９は、縦型ＭＯＳＦＥＴの基本構造を示す素子断面図である。
【００３８】
基板３０はｎ＋層３１とｎ層３２が積層されたｎ＋／ｎ積層構造の基板３０を採用しており、基板表面部に形成されたｐウェル３４内に形成されたソース領域となるｎ＋領域３５、ｐウェル間の部分の基板表面上にゲート絶縁膜３７を介して形成されたゲート電極３８、ソース領域３５から引き出された基板表面上のソース電極３６、基板裏面のｎ＋型層３１上に設けられたドレイン電極３３を有している。
【００３９】
このような素子構造の表面には全面的にアルミニウム層２が形成されているが、ゲート電極３８はガラス系の絶縁膜３９で覆われており、ソース電極３６とゲート電極３８間が絶縁されている。
【００４０】
図１０および図１１は、一辺が５ｍｍ程度の比較的小さなチップに対して図３に示したパターンのポリイミドシートが貼り付けられた様子を示しており、図１０の範囲Ｄの拡大断面を図１１に示す。
【００４１】
図１０および図１１から明らかなように、チップが小さい場合にはチップ内のアルミニウム電極に合わせてポリイミドパターンを形成することが困難であることと、チップが小さいため、チップ周囲のみの補強で問題が解決されることが期待されるため、図４，図５で説明した場合と異なり、ウェーハ１の素子形成領域内のアルミニウム電極２やパッシベーション膜５の形状の如何にかかわらず、チップの周縁部のみにポリイミドシートのパターン部分６１が固着されている。
【００４２】
このようなポリイミドシートは、後述するように、特にウェーハの薄化、ダイシングなどの際にウェーハの強度を増加させ、欠け、割れなどの発生を防止する。そして、ダイシングにより得られた半導体チップを用いてパッケージ化が行われるが、ポリイミドシートはそのまま残存する。ポリイミドは化学的に安定で、耐熱性にすぐれ、強度も高いので、半導体装置中にそのまま残存させても特に問題はない。
【００４３】
補強用の絶縁物シートとしては、上述した実施の形態では、ポリイミドシートを用いていたが、強度、耐熱性、化学的安定性などを満たすものであれば、どのような材料でも使用することができる。
【００４４】
図１２および図１３は本発明の実施の形態における強度改善効果を示すグラフである。
【００４５】
図１２は、絶縁膜として厚さ１００μｍのポリイミドシートを貼り付けた場合の基板厚さの変化と割れ率の変化を示すグラフであり、実線はポリイミドシートを貼り付けない場合、破線はポリイミドシートを貼り付けた場合を示す。同図によれば、ポリイミドシートによる対策を採らない場合には基板厚さが１００μｍ以下になると割れ率は１００％であったのに対し、ポリイミドシートを貼り付けた場合には基板厚さが５０μｍ付近まで割れ率が０％になり、劇的な改善がなされたことがわかる。
【００４６】
一方、図１３は、基板厚さを１００μｍに固定し、絶縁膜厚さを変化させた場合の割れ低減効果を示すグラフである。同図によれば、絶縁膜厚さが１００μｍの場合には割れ率は０パーセントであるが、絶縁膜厚さが５０μｍで割れ率１０％以下である。しかしこれより薄くなると急激に割れ率が上昇し、絶縁膜厚さ０で割れ率１００％となることがわかる。
【００４７】
よって、絶縁膜としては厚さ５０μｍ以上必要であることがわかる。
【００４８】
図１に戻ると、薄化を行った基板裏面側に金属膜を形成し、熱処理を行う。さらに、このウェーハはダイシング用テープに貼り付けられ、ダイヤモンドブレードにより切断してチップを分離するダイシングを行う。このダイシングは２段ダイシング方法が採用され、１段目でポリイミドシートの分離が行われ、２段目で半導体チップ毎の分離が行われる。これにより得られた半導体チップには表面側にポリイミドシートが付いた状態となっている。
【００４９】
その後、この半導体チップを用いて通常のパッケージングを行う。これにより得られる半導体装置の構成は図６〜９を用いて説明した通りである。
【００５０】
なお、ポリイミドシートを貼り付ける前のウェーハでパッシベ−ション膜を形成するかどうかは製品の信頼性等に対する要求の程度により、適宜決定すればよい。特に、図２に示したパターンのポリイミドシートが貼り付けられる場合は、素子の周縁部および電極間の間隙部がともにポリイミドパターンで被覆されるので、パッシベーション膜の形成を省略しても製品の信頼性等が大きく損なわれることはない。
【００５１】
また、ポリイミドシートにおいて、貼り付け前に除去する部分が電極に対応した部分か素子形成領域に対応した部分かにより、除去作業、ウェーハとの位置決め作業等において作業性や作業効率が大きく変化するため、対象となる半導体装置の仕様に応じて適宜最適なものを選択すれば良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態にかかる半導体装置の製造方法における流れを概略的に説明する説明図である。
【図２】本発明の実施の形態で使用する、半導体装置の電極部分に対応させて除去したパターンを有する絶縁物シートを示す平面図である。
【図３】本発明の実施の形態で使用する、半導体装置の素子形成領域を除去したパターンを有する絶縁物シートを示す平面図である。
【図４】図２に示すパターンを有する絶縁物シートをチップ上に固着させた様子を示す斜視図である。
【図５】図４におけるＡ部分およびＢ部分の拡大断面図である。
【図６】図４におけるＣ部分をノンパンチスルー型ＩＧＢＴを例にとって説明する拡大素子断面図である。
【図７】図４におけるＣ部分をパンチスルー型ＩＧＢＴを例にとって説明する拡大素子断面図である。
【図８】図４におけるＣ部分をトレンチゲート型ＩＧＢＴを例にとって説明する拡大素子断面図である。
【図９】図４におけるＣ部分を縦型ＭＯＳＦＥＴを例にとって説明する拡大素子断面図である。
【図１０】図３に示すパターンを有する絶縁物シートをチップ上に固着させた様子を示す斜視図である。
【図１１】図１０におけるＤ部分の拡大断面図である。
【図１２】本発明の実施の形態における基板割れの基板厚さ依存性を示すグラフである。
【図１３】本発明の実施の形態における基板割れの絶縁膜厚さ依存性を示すグラフである。
【符号の説明】
【００５３】
１  ウェーハ
２  電極
３  絶縁物シート
４  電極対応除去部分
５、６  パッシベーション膜
１１  基板ｐ＋層
１２、３２  基板ｎ層
１３  コレクタ電極
１４、３４  ｐウェル
１５、２７  エミッタ領域
１６、２８  エミッタ電極
１７、３７  ゲート絶縁膜
１８、３８  ゲート電極
１９、３９  絶縁膜
２１  ｎ＋層
２２  ｐ層
２３  トレンチ
２４  絶縁膜
２５  導電材料
２６  絶縁層
３１  基板ｎ＋層
３３  ドレイン電極
３５  ソース領域
３６  ソース電極
５０、６０  絶縁膜パターン
５１、６１  素子形成領域周囲の幅広部
５２  電極間に対応する細幅の部分
６２  素子形成領域に対応する部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005268425.tif 000014
【図１３】
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