(57)【要約】【課題】  ノイズ性能を十分に確保しつつ、かつデルタシグマ変調の性能を十分に発揮するスイッチング増幅器を実現する。【解決手段】  本発明のスイッチング増幅器は、複数段の積分器が縦列接続されてなる積分器群において、初段がＲＣ積分器であり、２段以降がスイッチトキャパシタ積分器であるから、初段の積分器によりフィードバック制御を連続時間的に行うことができ、かつ、２段以降の積分器の時定数のばらつきを抑えてデルタシグマ変調回路の性能を十分に得ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数段の積分器が縦列接続されてなる積分器群と、当該積分器群を構成する各積分器の出力信号を加算する加算器と、加算器からの出力を量子化して1ビットデジタル信号を出力する量子化器と、前記量子化器の出力信号をスイッチング増幅する増幅器と、前記増幅器の出力信号を、前記積分器群の初段の積分器の入力部に帰還せしめる帰還部とを含んでなるデルタシグマ変調回路を備えるスイッチング増幅器において、
前記積分器群は、初段の積分器がＲＣ積分器であり、２段以降の積分器がスイッチトキャパシタ積分器であることを特徴とするスイッチング増幅器。
【請求項２】
前記初段の積分器を駆動するための電源と、前記２段以降の積分器を駆動するための電源とが独立して構成されていることを特徴とする、請求項１に記載のスイッチング増幅器。
【請求項３】
前記帰還部は減衰器を備えており、当該減衰器は、前記増幅器の出力信号レベルを減衰し、前記初段の積分器の入力部に入力するものであることを特徴とする請求項１に記載のスイッチング増幅器。
【請求項４】
前記帰還部は、減衰器として抵抗器を備えているものであることを特徴とする請求項３に記載のスイッチング増幅器。
【請求項５】
前記帰還部は、前記増幅器と前記初段の積分器の入力部との間に、デジタルアナログ変換部が介在しないものである請求項１に記載のスイッチング増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング増幅器に関し、より具体的には、アナログ信号或いはマルチビット信号を１ビット変換した１ビットデジタル信号を高効率で増幅することができる、音声信号に対して好適に実施されるデルタシグマ変調を用いたスイッチング増幅器に関する。
【背景技術】
【０００２】
デルタシグマ変調によって得られる１ビット信号は、後述する積分器や加算器の係数を適宜選択することによって、有効周波数帯域を広くしたり、またはダイナミックレンジを広くしたりできるから、音源等に合わせて周波数特性を設定することが可能であるという優れた特徴を有している。このため、ＣＤ（コンパクトディスク）やＳＡＣＤ（スーパーオーディオコンパクトディスク）などの新しい規格の製品では、この１ビット信号を採用したものが製品化されている。
【０００３】
また、前記デルタシグマ変調によって得られる１ビット信号は、上述のような音声信号の記録や機器間の伝送にあたって使用されるだけではない。例えば、前記１ビット信号をそのまま半導体電力増幅素子に入力して得られた大電圧のスイッチングパルスをローパスフィルタに通過させるだけで、電力増幅された復調アナログ信号を得ることができるから、前記１ビット信号は、復調アナログ信号を得るためにも使用されている。しかも、前記半導体電力増幅素子においては、従来の増幅器のようにその線形域（不飽和域）が使用されるのではなく、その非線形域（飽和域）が使用される。したがって、デルタシグマ変調を用いるスイッチング増幅器は、極めて高効率な電力増幅が可能であるという利点を有しており、このような利点を利用したものが製品化されている。
【０００４】
図６は典型的な従来のデルタシグマ変調回路を用いるスイッチング増幅器１０１の電気的構成を示すブロック図である。同図に示すように、スイッチング増幅器１０１は、大概的にデルタシグマ変調回路１０３と、スイッチング増幅器である定電圧スイッチ１０９とローパスフィルタ１１０とから構成されている。入力信号源１０２からの入力信号は、スイッチング増幅器１０１に入力され、スイッチング増幅器１０１において、まずデルタシグマ変調回路１０３によって１ビットデジタル信号に変換される。
【０００５】
前記デルタシグマ変調回路１０３は、例えば図６に示すように、入力された音声信号を順次積分していく縦続接続された高次の積分器と、各積分器からの出力を相互に加算する加算器とを具備して構成される積分器・加算器群１０４と、当該積分器・加算器群１０４の加算器からの出力を１ビット信号に量子化する量子化器１０５と、定電圧スイッチ１０９の大電圧のパルス信号を減衰する減衰器１０６と、当該減衰器１０６からのパルス信号を前記入力信号から減算する加算器１０８と、前記定電圧スイッチ１０９の出力を減衰器１０６を介して加算器１０８に入力する帰還経路１０７とを備えて構成される。このようにデルタシグマ変調回路１０３を構成することによって、量子化器１０５からの１ビット信号が、入力信号源１０２からの入力信号に対応したものになるようフィードバック制御がなされている。
【０００６】
前記量子化器１０５からの１ビット信号は、前記定電圧スイッチ１０９に与えられ、前記１ビット信号に対応した所定の定電圧パルス信号は、ローパスフィルタ１１０でアナログ音声信号に復調された後、スピーカ１１１によって音響化される。
【０００７】
このように構成されるスイッチング増幅器１０１は、従来の増幅器のように、半導体電力増幅素子の線形域（不飽和域）を使用するのではなく、定電圧スイッチ１０９に使用される前記半導体電力増幅素子を非線形域（飽和域）で使用するので、極めて高効率に電力増幅を行うことができるという利点を有している。
【０００８】
一方、デルタシグマ変調回路において、縦続接続された高次の積分器は、例えば、特許文献１に開示されているように、差動増幅器と抵抗器、キャパシタからなるＲＣ積分器で構成されているか、または特許文献２に開示されているように、差動増幅器とキャパシタ、アナログスイッチからなるスイッチトキャパシタ積分器で構成されている。
【０００９】
図７は、従来のスイッチング増幅器１０１の電気的構成の一例を示す回路図である。同図に示すように、スイッチング増幅器１０１は、入力された音声信号（Ｘ）を順次積分していく縦続接続された７次の積分器群１０４Ａおよび当該各積分器からの出力を相互に加算する加算器１０４Ｂを具備して構成される積分器・加算器群１０４と、前記積分器・加算器群１０４の前記加算器１０４Ｂからの出力を１ビット信号に量子化する量子化器（Ｑ）１０５と、量子化された信号をもとに上述の定電圧をスイッチングして波高値を大きくする増幅器としての定電圧スイッチ１０９と、スイッチング増幅器出力のパルス信号によって２種類の定電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）を切り換えてデジタルアナログ変換する減衰器１０６を介して、前記積分器群１０４Ａの入力に帰還する帰還経路１０７と、を備えて構成される部分を示している。一方、前記スイッチング増幅器からの大電圧のパルス信号は、ローパスフィルタ（ＬＰＦ）１１０を通してスピーカ１１１（図６参照）を駆動するアナログ信号（Ｙ）として出力される。
【特許文献１】日本国公開特許公報  特開平９−１６２７４３（１９９７年６月２０日公開）
【特許文献２】日本国公開特許公報  特開平１１−１１２３５１（１９９９年４月２３日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように構成された従来のスイッチング増幅器において、縦続接続された高次の積分器群１０４Ａが全てＲＣ積分器で構成される場合（例えば、特許文献１参照）、集積化のプロセスの制約から、積分器の時定数を決定する抵抗器の精度が十分に取れないために、デルタシグマ変調回路の性能が十分に得られなかったり、ばらついたりするという問題点がある。また、積分器群１０４Ａの各積分器の時定数を決定するキャパシタにおいては、所望の時定数を得るためには容量を大きく取る必要がある。このため、縦続接続された高次の積分器群１０４Ａを構成するには集積化のプロセスの制約上、容量値を平面方向に展開する必要があるから、ウェハーの占有面積を大きく取ることとなりコストアップ要因となるという問題点も生じる。
【００１１】
また、縦続接続された高次の積分器群１０４Ａが全てスイッチトキャパシタ積分器で構成される場合（例えば、特許文献２参照）、量子化器１０５からの１ビット信号が入力信号に対応したものになるようにフィードバック制御する構成において、離散時間的な制御となる。このため、フィードバック制御を連続的に行うことが出来ない。したがって、定電圧スイッチ１０９からの大電圧のパルス信号に含まれる、電源電圧変動によるノイズや飛び込みノイズなどのアナログ成分を十分にキャンセルすることができないので、スイッチング増幅器のノイズ性能が確保できないという問題点が生じる。
【００１２】
また、より大きな振幅の入力信号の入力を可能にするには、スイッチング増幅器１０１のデルタシグマ変調回路１０３における初段の積分器の振幅余裕値を大きく取る必要があるものの、複数の積分器が縦続接続されてなる高次の積分器群１０４Ａが同一仕様の積分器で構成される場合、初段の積分器における入力信号の振幅余裕値が、後段の積分器と同一の値となるため、所望のＳＮ比を確保できないという問題点が生じる。
【００１３】
本発明は、前記の問題点に鑑みてなされたものであり、その目的は、縦続接続された高次の積分器群１０４Ａが、ＲＣ積分器で構成されている場合の前記問題点、およびスイッチトキャパシタ積分器で構成されている場合の前記問題点のいずれをも解消できるスイッチング増幅器を実現することにある。
【課題を解決するための手段】
【００１４】
本発明に係るスイッチング増幅器は、前記の課題を解決するために、複数段の積分器が縦列接続されてなる積分器群と、当該積分器群を構成する各積分器の出力信号を加算する加算器と、加算器からの出力を量子化して1ビットデジタル信号を出力する量子化器と、前記量子化器の出力信号をスイッチング増幅する増幅器と、前記増幅器の出力信号を、前記積分器群の初段の積分器の入力部に帰還せしめる帰還部とを含んでなるデルタシグマ変調回路を備えるスイッチング増幅器において、前記積分器群は、初段の積分器がＲＣ積分器であり、２段以降の積分器がスイッチトキャパシタ積分器であることを特徴としている。
【００１５】
前記本発明によれば、前記スイッチング増幅器において、縦続接続されてなるＮ次の積分器群のうち、初段の積分器がＲＣ積分器で構成されているから、量子化器からの１ビット信号を入力信号に対応したものとするためのフィードバック制御を連続時間的に制御することができる。これにより、前記スイッチング増幅器の定電圧スイッチからの大電圧のパルス信号に含まれる電源電圧変動によるノイズ成分や飛び込みノイズ成分を十分にキャンセルすることができるから、スイッチング増幅器のノイズ性能を十分に確保できる。
【００１６】
また、縦続接続されたＮ次の積分器群を構成する２段以降の積分器、すなわち後段の積分器がスイッチトキャパシタ積分器で構成されているから、集積化のプロセスの制約から仕上がり精度が十分に取れない抵抗器を、２段以降の積分器に使用する必要がない。このため、２段以降の積分器の時定数のばらつきを抑えることができるから、本発明のスイッチング増幅器によれば、デルタシグマ変調の性能を十分に得ることができる。
【００１７】
また、スイッチトキャパシタ積分器の時定数はキャパシタの容量比により決定されるので、当該スイッチトキャパシタ積分器は、ＲＣ積分器に比べてキャパシタの容量値を小さく取ることができる。このため、２段以降の積分器をスイッチトキャパシタ積分器で構成することにより、ＲＣ積分器で構成した場合に比べて積分器全体のウェハーの占有面積を小さくすることができるから、コストダウンを実現することができる。
【００１８】
本発明に係るスイッチング増幅器では、前記初段の積分器を駆動するための電源と、前記２段以降の積分器を駆動するための電源とが独立して構成されていることが好ましい。
【００１９】
前記本発明に従えば、初段の積分器と２段以降の積分器とを別々の電源電圧に設定することができる。このため、上述のように構成されるスイッチング増幅器において、縦続接続されたＮ次の積分器群のうち、最も入力波形振幅が大きい初段の積分器を構成する差動積分器の電源電圧のみを高くすることが可能となる。これによって、積分器に入力可能な信号振幅を、初段の積分器の電源と２段以降の積分器の電源とを同じもので構成した場合に比べて大きく取ることができるから、スイッチング増幅器のＳＮ比を十分に確保することが可能となる。
【００２０】
本発明に係るスイッチング増幅器の前記帰還部は、減衰器を備えており、前記増幅器の出力信号のレベルを当該減衰器によって減衰した後に、前記初段のＲＣ積分器の入力部に入力するものであることが好ましい。また、前記帰還部は、減衰器として抵抗器を備えるものであることが好ましい。
【００２１】
前記本発明に従えば、前記帰還部が減衰器を備えているから、前記スイッチング増幅器の定電圧スイッチからの大電圧のパルス信号に含まれる電源電圧変動によるノイズ成分や飛び込みノイズ成分を変えることなく、前記初段の積分器の入力部に、そのままフィードバックすることが可能である。これにより、前記ノイズ成分や飛び込みノイズ成分を十分にキャンセルできるから、スイッチング増幅器のノイズキャンセル性能を十分に確保することができる。
【００２２】
前記帰還部は、前記増幅器と前記初段の積分器の入力部との間に、デジタルアナログ変換部が介在しないものであることが好ましい。
【００２３】
前記本発明に従えば、前記増幅器と前記初段の積分器の入力部との間において、デジタルアナログ変換部により、前記ノイズ成分や飛び込みノイズ成分がデジタルアナログ変換部により変えられることがないから、これらノイズ成分を連続的かつダイレクトに、前記積分器群の初段の積分器の入力部にフィードバックすることが可能である。これにより、前記ノイズ成分を十分にキャンセルできるから、スイッチング増幅器のノイズキャンセル性能を十分に確保することができる。
【発明の効果】
【００２４】
本発明のスイッチング増幅器においては、前記積分器群が初段のＲＣ積分器と２段以降のスイッチトキャパシタ積分器とからなるものである。これにより、スイッチング増幅器のノイズ性能およびデルタシグマ変調回路の性能を十分に得るとともに、製造コストのコストダウンを実現することができるという効果を奏する。
【００２５】
また、本発明のスイッチング増幅器においては、積分器を駆動するための電源と、前記２段以降の積分器を駆動するための電源とが独立して構成されている。これにより、スイッチング増幅器のＳＮ比を十分に確保できるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
〔実施の形態１〕
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。図１は、本発明のデルタシグマ変調回路を用いるスイッチング増幅器の電気的構成の一例を示すブロック図である。同図に示すように、本実施の形態のスイッチング増幅器１１は、大概的にデルタシグマ変調回路１３と定電圧スイッチ（増幅器）１９とローパスフィルタ２０とから構成されている。入力信号源１２からの入力信号は、スイッチング増幅器１１に入力され、スイッチング増幅器１１において、まずデルタシグマ変調回路１３によって１ビットデジタル信号に変換される。
【００２７】
前記デルタシグマ変調回路１３は、例えば図１に示すように、入力された音声信号を順次積分していく縦続接続された、初段の積分器及び２段以降（後段）の積分器からなる高次の積分器と、各積分器からの出力を相互に加算する加算器とを具備して構成される積分器・加算器群１４と、当該積分器・加算器群１４の加算器からの出力を１ビット信号に量子化する量子化器１５と、定電圧スイッチ１９の大電圧のパルス信号を減衰する減衰器１６と、当該減衰器１６からのパルス信号を前記入力信号から減算する加算器１８と、前記定電圧スイッチ１９の出力を、減衰器１６を介して加算器（入力部）１８に入力する帰還経路（帰還部）１７とを備えて構成される。このようにデルタシグマ変調回路１３を構成することによって、量子化器１５からの１ビット信号が、入力信号源１２からの入力信号に対応したものになるようにフィードバック制御を実現している。
【００２８】
図２は、本実施の形態のスイッチング増幅器１１の電気的構成の一例を示す回路図である。同図に示すように、本実施の形態のスイッチング増幅器１１は、入力された音声信号（Ｘ）を順次積分していく縦続接続された７次の積分器からなる積分器群１４Ａ（以下、これら積分器を区別しない場合は単に積分器１４Ａという）と、各積分器１４Ａからの出力を相互に加算する加算器１４Ｂとを具備して構成される積分器・加算器群１４と、前記積分器・加算器群１４の前記加算器１４Ｂからの出力を１ビット信号に量子化する量子化器（Ｑ）１５と、量子化された信号をもとに上述の定電圧をスイッチングしてパルス波高値を大きくするスイッチング増幅器である定電圧スイッチ１９と、定電圧スイッチ１９からの大電圧のパルス信号をスピーカ２１（図１参照）を駆動するアナログ信号（Ｙ）として出力するローパスフィルタ（ＬＰＦ）２０と、減衰器１６を通して定電圧スイッチ１９からの大電圧のパルス信号を減衰し、当該減衰されたパルス信号を前記積分器群１４Ａの入力に帰還する帰還経路１７と、を備えて構成されている。
【００２９】
前記縦続接続された７次の積分器からなる積分器群１４Ａは、初段が抵抗器とキャパシタと差動増幅器からなるＲＣ積分器（初段の積分器）１４Ａ１であり、それ以後の積分器がキャパシタとアナログスイッチと差動増幅器からなるスイッチトキャパシタ積分器（２段以降の積分器）１４Ａ２〜１４Ａ７とから構成されている。ただし、積分器群１４Ａの次数は７次に限定されず、任意に設定することができる。一般には、積分器群１４Ａの次数は、Ｎ次（Ｎは２以上の整数）とすることができる。また、本実施の形態では、減衰器１６は抵抗により構成されている。
【００３０】
スイッチング増幅器において、Ｓ／Ｎ比、ダイナミックレンジに示されるようなノイズ性能を向上させるためには、定電圧スイッチからの大電圧のパルス信号に含まれる電源電圧変動などの、スイッチング増幅器において発生する電源電圧変動を極力抑える必要がある。例えば、図７に示した従来のスイッチング増幅器１０１では、減衰器１０６の２種類の定電圧（Ｖｒｅｆ１，  Ｖｒｅｆ２）を切り換えるためのパルス信号を定電圧スイッチ１０９の出力と量子化器１０５の（−）出力から得ている。しかしながら、スイッチング増幅器１０１では、減衰器１０６をデジタルアナログ変換部により構成しているから、前記ノイズ成分や飛び込みノイズ成分がデジタルアナログ変換部により変えられる際に除去したいノイズ成分が離散的になる。この結果、除去したいノイズ成分を連続的にフィードバックさせることができず、ノイズ成分の一部が損なわれることとなる。
【００３１】
これに対し、本実施形態のスイッチング増幅器１１のデルタシグマ変調回路１３では、定電圧スイッチ１９からの出力信号が、帰還経路１７によって初段の積分器であるＲＣ積分器１４Ａ１の入力部に負帰還されて、入力される信号の１クロック後に定電圧スイッチ１９のスイッチングノイズ成分がフィードバックされる。また、スイッチング増幅器１１の帰還経路１７においては、定電圧スイッチ１９とＲＣ積分器１４Ａ１の入力部との間にデジタルアナログ変換部が介在していないから、除去したいスイッチングノイズ成分を損なわないように、すなわち離散的でなく連続的に、スイッチングノイズ成分を入力信号にフィードバックさせることができる。具体的には、このスイッチングノイズ成分を含んだ負帰還信号は、ＲＣ積分器１４Ａ１において、音声信号（Ｘ）が量子化される次のタイミングで、その負帰還信号に含まれているスイッチングノイズ成分を打ち消すように、差分で入力信号としての音声信号（Ｘ）に加算される。
【００３２】
図３は、前記縦列接続される積分器群１４Ａの後段の積分器を構成するスイッチトキャパシタ積分器１４Ａ２〜１４Ａ７のうち、スイッチトキャパシタ積分器１４Ａ２のスイッチトキャパシタ部分の詳細を示す電気回路図である。このスイッチトキャパシタ部分は、スイッチトキャパシタ積分器１４Ａ２の一つ前段の積分器であるＲＣ積分器１４Ａ１の差動増幅器の出力部と、当該スイッチトキャパシタ積分器１４Ａ２を構成する差動増幅器と、の間に直列に介在される標本化キャパシタＣａ１に対して、該標本化キャパシタＣａ１の入出力端にそれぞれに直列に介在されるスイッチＳ１、Ｓ２と、前記入出力端を接地電位として、短絡するためのスイッチＳ３、Ｓ４とを備えて構成されている。
【００３３】
前記スイッチＳ３、Ｓ４には、参照符φ１で示す制御信号が与えられ、スイッチＳ１、Ｓ２には参照符φ２で示す制御信号が与えられる。スイッチＳ３、Ｓ４は、前記制御信号φ１がハイレベルであるときに導通し、ローレベルであるときに遮断する。同様に、スイッチＳ１、Ｓ２は、前記制御信号φ２がハイレベルであるときに導通し、ローレベルであるときに遮断する。前記制御信号φ１、φ２は、図４で示すように、周期Ｔを有する相互に逆相の信号であり、スイッチＳ３、Ｓ４とスイッチＳ１、Ｓ２とが同時に導通しないように、ハイレベルである期間が、Ｔ／２よりも短く設定されている。また、スイッチトキャパシタ積分器１４Ａ３〜１４Ａ７のスイッチトキャパシタも、同様に形成される。
【００３４】
上述のように、本実施の形態のスイッチング増幅器１１の積分器群１４Ａは、初段の積分器１４Ａと２段以降の積分器１４Ａとが異なった積分器により構成されている。具体的には、積分器群１４の２段以降の積分器１４Ａは、スイッチトキャパシタ積分器１４Ａ２〜１４Ａ７（以下、これらを区別しない場合は、スイッチトキャパシタ積分器１４Ａという）であり、前記制御信号φ１、φ２によって、入力信号に対し離散時間的に積分動作を行う。これに対し、積分器群１４Ａの初段の積分器１４Ａは、抵抗器とキャパシタと差動増幅器からなるＲＣ積分器１４Ａ１であり、入力信号に対し連続時間的に積分動作を行う。
【００３５】
このように、本実施の形態のスイッチング増幅器１１は、前記定電圧スイッチ１９の出力信号を、前記積分器群１４Ａの初段の積分器であるＲＣ積分器１４Ａ１の入力部に帰還せしめる帰還経路１７において、前記定電圧スイッチ１９の出力信号をデジタルアナログ変換することなく、抵抗により構成されている減衰器１６にて波高値レベルを減衰し、前記積分器群１４Ａの初段の積分器であるＲＣ積分器１４Ａ１の入力部に入力する構成である。
【００３６】
図２に示すように、本実施の形態のデルタシグマ変調回路１３は、量子化された１ビット信号を負帰還して入力信号と減算する閉ループを構成しており、この負帰還される負帰還信号の時間的遅延はデルタシグマ変調回路１３の性能に大きく影響する。本実施の形態では、定電圧スイッチ１９からの大電圧のパルス信号を減衰させる減衰器１６を抵抗器のみにより構成しているから、理想的にはスイッチング増幅器１１の出力信号の振幅成分のみを減衰させることができる。つまり、負帰還される負帰還信号のスイッチング増幅器１１の出力信号に対する時間的な遅延が生じない。よって、本実施の形態のデルタシグマ変調回路１３では、帰還経路１０７の減衰器１０６をデジタルアナログ変換部により構成する従来のデルタシグマ変調回路１０３（図７参照）のように、負帰還信号の時間的遅延に起因して性能が損なわれるという問題が生じない。
【００３７】
また、本実施の形態のデルタシグマ変調回路１３における積分器群１４Ａの初段は、連続時間型の積分器のＲＣ積分器１４Ａ１であるから、入力信号としての音声信号（Ｘ）ともに、前記負帰還信号についても連続的に積分することができる。また、ノイズ成分をフィードバックするための前記負帰還信号は、前記減衰器１６において波高値が制御された後に、１ビット（デジタル）信号として、ＲＣ積分器１４Ａ１に入力される。この１ビット信号は、その波高値（電圧値）にアナログ成分をもったアナログ信号でもあるので、帰還経路１７にデジタルアナログ変換部を設ける必要はなく、この１ビット信号は、音声信号（Ｘ）等のアナログ入力信号と加算されてＲＣ積分器１４Ａ１に連続的に入力される。したがって、スイッチング増幅器１１において発生する各種ノイズのアナログ成分を変化させることなく、前記積分器群１４Ａの初段の積分器であるＲＣ積分器１４Ａ１の入力部にフィードバックできるから、前記ノイズ成分を十分に相殺することができる。
【００３８】
これに対し、従来の帰還経路１０７の減衰器１０６がデジタルアナログ変換部により構成されているデルタシグマ変調回路１０３では、減衰器１０６において、離散的に信号変換がなされることとなる。つまり、負帰還信号として積分器群１０４Ａに入力されるのは、時間的に欠落したものとなるので、積分器群１０４Ａの初段の積分器において連続的なフィードバックを実現することができない。
【００３９】
以上説明したとおり、本実施の形態のスイッチング増幅器は、定電圧スイッチの定電圧電源の電圧変動から生じるノイズ成分や、高周波高速スイッチングから生じるスイッチングノイズや、飛び込みノイズ等のアナログ成分を変化させることなく、積分器群の初段の積分器の入力部にフィードバックすることが可能であり、前記ノイズ成分を十分に相殺することができる。この結果、従来例として示した構成のスイッチング増幅器（図２参照）と比較して、スイッチング増幅器のノイズ性能が２０ｄＢ以上改善できることを実験により確認している。
【００４０】
〔実施の形態２〕
本発明の他の実施形態について図５に基づいて説明すると以下の通りである。図５は、デルタシグマ変調回路を用いる本発明のスイッチング増幅器の電気的構成の他の一例を示すブロック図である。同図に示すように、本実施の形態のスイッチング増幅器３１は、大概的にデルタシグマ変調回路３３と定電圧スイッチ（増幅器）１９とローパスフィルタ２０とから構成されている。なお、説明の便宜上、前記実施の形態１において説明した部材と同様の部材については、同じ部材を付し、本実施の形態においては説明を省略する。
【００４１】
本実施の形態のスイッチング増幅器３１は、図５に示すように、積分器・加算器群３４初段の積分器であるＲＣ積分器３４Ａ１と２段以降（後段）の積分器であるスイッチトキャパシタ積分器３４Ａ２〜３４ＡＮ（Ｎは２以上の整数であり、次数を表している。）とが、独立した電源３５と電源３６とにより駆動される点において、前記実施の形態１のスイッチング増幅器１１（図１参照）と相違している。
【００４２】
図５のように構成されたスイッチング増幅器３１の積分器・加算器群３４において、縦続接続されたＮ次の積分器群３４Ａのうち、初段の積分器であるＲＣ積分器３４Ａ１が最も入力波形振幅が大きい。このため、初段のＲＣ積分器３４Ａ１を構成する差動積分器を駆動する電源３５の電源電圧Ｖ1を、後段の積分器３４Ａ２〜３４ＡＮを構成する差動積分器を駆動する電源３６の電源電圧Ｖ２より高くすることによって、積分器群３４に入力できる信号振幅をより大きく取ることができる。この結果、Ｎ次の積分器群３４Ａを構成する全ての積分器を同じ電源で駆動した場合に比べて、Ｎ次の積分器群をスイッチング増幅器３１のＳ／Ｎ比を十分に大きくすることが可能となる。
【００４３】
また、本実施の形態のスイッチング増幅器３１では、後段の積分器がスイッチトキャパシタ積分器３４Ａ２〜３４ＡＮであり、サンプリング周波数に応じたスイッチングが行われる。このため、従来のように積分器群３４Ａを構成する全ての積分器を一つの電源電圧で駆動する構成とすると、前記スイッチングによるノイズが、デルタシグマ変調回路３３の積分器群を駆動する前記一つの電源に重畳する。この重畳が、初段のアナログ積分器であるＲＣ積分器３４Ａ１に影響を与えることとなり、回路ノイズが増加するという問題が生じる。これに対し、本実施の形態の積分器群３４Ａでは、初段のＲＣ積分器３４Ａ１と後段のスイッチトキャパシタ積分器３４Ａ２〜３４ＡＮを駆動するための電源とが、独立した構成であるから、後段のスイッチトキャパシタ積分器３４Ａ２〜３４ＡＮから発生するノイズは初段のＲＣ積分器３４Ａに直接影響しない。したがって、積分器群３４Ａを構成する全ての積分器を一つの電源電圧で駆動する場合に発生する上述の回路ノイズが増加するという問題を回避することができる。
【００４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００４５】
なお、本発明は、以下に記載するスイッチング増幅器として構成することもできる。
【００４６】
複数Ｎ個（Ｎ≧２）の縦列接続される積分器群と、前記各積分器の出力信号が入力され、該入力信号を量子化する量子化器と、前記量子化器の出力信号をスイッチング増幅する増幅器と、前記増幅器の出力信号の低域成分のみを出力するローパスフィルタと、前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部からなるデルタシグマ変調回路を用いるスイッチング増幅器において、前記初段の積分器をＲＣ積分器で、該後段の積分器をスイッチトキャパシタによる積分器にて構成する第１のスイッチング増幅器。
【００４７】
複数Ｎ個（Ｎ≧２）の縦列接続される積分器群と、前記各積分器の出力信号が入力され、該入力信号を量子化する量子化器と、前記量子化器の出力信号をスイッチング増幅する増幅器と、前記増幅器の出力信号の低域成分のみを出力するローパスフィルタと、前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部からなるデルタシグマ変調回路を用いるスイッチング増幅器において、前記初段の積分器と該後段の積分器を構成する差動増幅器を駆動するための電源が独立して構成されている第２のスイッチング増幅器
複数Ｎ個（Ｎ≧２）の縦列接続される積分器群と、前記各積分器の出力信号が入力され、該入力信号を量子化する量子化器と、前記量子化器の出力信号をスイッチング増幅する増幅器と、前記増幅器の出力信号の低域成分のみを出力するローパスフィルタと、前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部からなるデルタシグマ変調回路を用いるスイッチング増幅器において、前記初段の積分器と該後段の積分器を駆動するための電源が独立して構成されている前記第１のスイッチング増幅器
前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部において、前記増幅器の出力信号レベルを減衰し、前記積分器群の初段積分器の入力部に入力するための減衰器が介在する前記第１のスイッチング増幅器
前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部において、デジタルアナログ変換部が介在しない前記第１のスイッチング増幅器
前記増幅器の出力信号を前記積分器群の初段積分器の入力部に帰還せしめる帰還部において、前記増幅器の出力信号レベルを減衰し、前記積分器群の初段積分器の入力部に入力するための減衰器が抵抗器であることを特徴とする請求項１に記載のスイッチング増幅器
【産業上の利用可能性】
【００４８】
本発明のスイッチング増幅器は、スイッチング増幅器のノイズ性能およびデルタシグマ変調回路の性能を十分に得るとともに、製造コストのコストダウンを実現でき、音声信号に対して好適に実施されるデルタシグマ変調等の用途に適用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明のデルタシグマ変調回路を用いたスイッチング増幅器の電気的構成の一例を示すブロック図である。
【図２】本発明のデルタシグマ変調回路を用いたスイッチング増幅器の電気的構成の一例を示す回路図である。
【図３】図２のスイッチング増幅器におけるスイッチトキャパシタを拡大して示した電気回路図である。
【図４】図３のスイッチトキャパシタの動作を説明するための波形図である。
【図５】本発明のデルタシグマ変調回路を用いたスイッチング増幅器の電気的構成の他の一例を示すブロック図である。
【図６】典型的なデルタシグマ変調回路を用いたスイッチング増幅器の電気的構成を示すブロック図である。
【図７】従来のデルタシグマ変調回路を用いたスイッチング増幅器回路の電気的構成の一例を示す回路図である。
【符号の説明】
【００５０】
１１，３１，１０１    スイッチング増幅器
１２，１０２    入力信号源
１３，３３，１０３    デルタシグマ変調回路
１４，１０４    積分器・加算器群
１４Ａ，３４Ａ，１０４Ａ    積分器群
１４Ａ１，３４Ａ１    ＲＣ積分器（初段の積分器）
１４Ａ２〜１４Ａ７，３４Ａ２〜３４ＡＮスイッチトキャパシタ積分器（２段以降の積分器）
１４Ｂ，１０４Ｂ    加算器
１５，１０５    量子化器
１６，１０６    減衰器
１７，１０７    帰還経路（帰還部）
１８，１０８    加算器（入力部）
１９，１０９    定電圧スイッチ（スイッチング増幅器）
２０，１１０    ローパスフィルタ
２１，１１１    スピーカ
３５，３５    電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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