(57)【要約】【課題】  差動形式で伝送される２つの信号の遅延差を所定の範囲に調整し、差動信号の振幅の減少を抑える。【解決手段】  差動信号の立ち上がりと立ち下がりの２つのタイミングで第１の信号の電位と２つの基準電位Ｖref1，Ｖref2との比較結果をラッチし、差動信号の立ち上がりタイミングでＶref1，Ｖref2（あるいはＶref1）より高く、差動信号の立ち下がりタイミングでＶref1，Ｖref2（あるいはＶref2）より低い場合に、第１の信号は第２の信号より相対的に進んでいると判断し、第１の信号を相対的に遅らせるように制御する。差動信号の立ち上がりタイミングでＶref1，Ｖref2（あるいはＶref2）より低く、差動信号の立ち下がりタイミングでＶref1，Ｖref2（あるいはＶref1）より高い場合に、第１の信号は第２の信号より相対的に遅れていると判断し、第１の信号を相対的に進ませるように制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
差動形式で伝送される第１の信号と第２の信号を入力し、その電位差に対応する差動信号を出力する差動回路において、
前記第１の信号または前記第２の信号の少なくとも一方の遅延時間を調整する遅延調整回路と、
前記第１の信号の中間電位を挟む所定の範囲に設定される第１の基準電位Ｖref1および第２の基準電位Ｖref2を外部から入力し、前記遅延調整回路で遅延調整された前記第１の信号の電位と第１の基準電位Ｖref1および第２の基準電位Ｖref2を比較し、その比較結果を前記差動信号の立ち上がりおよび立ち下がりでそれぞれラッチする比較ラッチ手段と、
前記比較ラッチ手段のラッチ結果を入力し、前記第１の信号の電位が前記差動信号の立ち上がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも高く、かつ前記差動信号の立ち下がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも低い場合に、前記遅延調整回路に対して前記第１の信号を前記第２の信号より相対的に遅らせる制御を行い、前記第１の信号の電位が前記差動信号の立ち上がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも低く、かつ前記差動信号の立ち下がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも高い場合に、前記遅延調整回路に対して前記第１の信号を前記第２の信号より相対的に進ませる制御を行う判定回路と
を備えたことを特徴とする差動回路。
【請求項２】
差動形式で伝送される第１の信号と第２の信号を入力し、その電位差に対応する差動信号を出力する差動回路において、
前記第１の信号または前記第２の信号の少なくとも一方の遅延時間を調整する遅延調整回路と、
前記第１の信号の中間電位を挟む所定の範囲に設定される第１の基準電位Ｖref1および第２の基準電位Ｖref2を外部から入力し、前記遅延調整回路で遅延調整された前記第１の信号の電位と第１の基準電位Ｖref1および第２の基準電位Ｖref2を比較し、その比較結果を前記差動信号の立ち上がりおよび立ち下がりでそれぞれラッチする比較ラッチ手段と、
前記比較ラッチ手段のラッチ結果を入力し、前記第１の信号の電位が前記差動信号の立ち上がりで第１の基準電位Ｖref1よりも高く、かつ前記差動信号の立ち下がりで第２の基準電位Ｖref2よりも低い場合に、前記遅延調整回路に対して前記第１の信号を前記第２の信号より相対的に遅らせる制御を行い、前記第１の信号の電位が前記差動信号の立ち上がりで第２の基準電位Ｖref2よりも低く、かつ前記差動信号の立ち下がりで第１の基準電位Ｖref1よりも高い場合に、前記遅延調整回路に対して前記第１の信号を前記第２の信号より相対的に進ませる制御を行う判定回路と
を備えたことを特徴とする差動回路。
【請求項３】
比較ラッチ手段は、
第１の信号の電位と第１の基準電位Ｖref1を比較し、その比較結果を差動信号の立ち上がりでラッチする第１の比較ラッチ手段と、
前記第１の信号の電位と第２の基準電位Ｖref2を比較し、その比較結果を前記差動信号の立ち上がりでラッチする第２の比較ラッチ手段と、
前記第１の信号の電位と前記第１の基準電位Ｖref1を比較し、その比較結果を前記差動信号の立ち下がりでラッチする第３の比較ラッチ手段と、
前記第１の信号の電位と前記第２の基準電位Ｖref2を比較し、その比較結果を前記差動信号の立ち下がりでラッチする第４の比較ラッチ手段と
請求項１または請求項２に記載の差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正負一組の差動形式で伝送されるTrue信号（正側信号、非反転入力信号）とCompliment信号（負側信号、反転入力信号）を入力し、その電位差に対応する差動信号を出力する差動回路に関する。
【背景技術】
【０００２】
差動回路は、図４に示すように、True信号（Ｔ）とCompliment信号（Ｃ）の電位差に対応する差動信号（Ｔ−Ｃ）を出力する。ここで、図４(2) に示すように、True信号（Ｔ）とCompliment信号（Ｃ）に遅延差がない場合、差動信号（Ｔ−Ｃ）はTrue信号（Ｔ）の２倍の振幅（２Ｖ）となる。しかし、図４(3) に示すように、True信号（Ｔ）とCompliment信号（Ｃ）に遅延差が生じると、差動信号（Ｔ−Ｃ）の振幅は最大値２Ｖから減少してマージンが狭くなる。
【０００３】
このようなTrue信号（Ｔ）とCompliment信号（Ｃ）の遅延差を調整する方法の一つとして、True信号（Ｔ）とCompliment信号（Ｃ）のクロスポイント電位を基準電位Ｖref に自動調整する機能を有する差動回路が提案されている（特許文献１）。
【０００４】
図５は、特許文献１に記載の差動回路の構成例を示す。ここでは、特許文献１の差動出力バッファおよび差動入力バッファにおいて、本願発明の差動回路に対応する部分のみを抽出して示す。なお、特許文献１におけるポジティブ側の信号（Ｐ）、ネガティブ側の信号（Ｎ）、差動信号（Ｐ−Ｎ）は、本願の差動回路におけるTrue信号（Ｔ）、Compliment信号（Ｃ）、差動信号（Ｔ−Ｃ）に対応する信号として説明する。
【０００５】
図５において、信号（Ｐ）と信号（Ｎ）は、それぞれ遅延調整回路５１，５２を介して差動入力回路５３に入力され、その電位差に対応する差動信号（Ｐ−Ｎ）が出力される。また、差動入力回路５３に入力される信号（Ｐ）および信号（Ｎ）は、それぞれ分岐してコンパレータ５４，５５に入力され、基準電位Ｖref と比較される。コンパレータ５４は、信号Ｐの電位が基準電位Ｖref より高いときに「Ｈ」、低いときに「Ｌ」となる出力信号（Ｐ−Ｖref ）を出力する。コンパレータ５５は、信号Ｎの電位が基準電位Ｖref より高いときに「Ｈ」、低いときに「Ｌ」となる出力信号（Ｎ−Ｖref ）を出力する。コンパレータ５４の出力信号（Ｐ−Ｖref ）はフリップフロップ回路５６に入力され、差動信号（Ｐ−Ｎ）の立ち上がりでラッチされ、遅延調整回路５１に制御信号として出力される。コンパレータ５５の出力信号（Ｎ−Ｖref ）はフリップフロップ回路５７に入力され、差動信号（Ｐ−Ｎ）の立ち下がりでラッチされ、遅延調整回路５２の制御信号として出力される。
【０００６】
本構成では、図６(1) に示すように、差動信号（Ｐ−Ｎ）の立ち上がり時のコンパレータ５４の出力信号（Ｐ−Ｖref ）をラッチし、その値が「Ｈ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より高いので、信号（Ｐ）の立ち上がりを遅くするように遅延調整する。さらに、差動信号（Ｐ−Ｎ）の立ち下がり時のコンパレータ５５の出力信号（Ｎ−Ｖref ）をラッチし、その値が「Ｈ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より高いので、信号（Ｎ）の立ち上がりを遅くするように遅延調整する。
【０００７】
一方、図６(2) に示すように、差動信号（Ｐ−Ｎ）の立ち上がり時のコンパレータ５４の出力信号（Ｐ−Ｖref ）をラッチし、その値が「Ｌ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より低いので、信号（Ｐ）の立ち上がりを早くするように遅延調整する。さらに、差動信号（Ｐ−Ｎ）の立ち下がり時のコンパレータ５５の出力信号（Ｎ−Ｖref ）をラッチし、その値が「Ｌ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より低いので、信号（Ｎ）の立ち上がりを早くするように遅延調整する。
【０００８】
また、図６(3) に示すように、差動信号（Ｐ−Ｎ）の立ち上がり時のコンパレータ５４の出力信号（Ｐ−Ｖref ）をラッチし、その値が「Ｈ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より高いので、信号（Ｐ）の立ち上がりを遅くするように遅延調整する。さらに、差動信号（Ｐ−Ｎ）の立ち下がり時のコンパレータ５５の出力信号（Ｎ−Ｖref ）をラッチし、その値が「Ｌ」であれば、信号（Ｐ）と信号（Ｎ）のクロスポイント電位が基準電位Ｖref より低いので、信号（Ｎ）の立ち上がりを早くするように遅延調整する。一般に、信号（Ｐ）と信号（Ｎ）が完全に相補的な関係で遅延差のみがある場合には、図６(3) のような遅延調整が行われる。
【特許文献１】特開２００３−３４７８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の差動回路は、信号（Ｐ）と信号（Ｎ）のクロスポイント電位と基準電位Ｖref の差に応じて、信号（Ｐ）または信号（Ｎ）の立ち上がりタイミングを変化させ、最終的に信号（Ｐ）と信号（Ｎ）のクロスポイント電位を基準電位Ｖref に合わせる構成になっている。しかし、このような構成では、信号（Ｐ）と信号（Ｎ）のクロスポイント電位と基準電位Ｖref の差が小さくなると、差動信号（Ｐ−Ｎ）とコンパレータ５４の出力信号（Ｐ−Ｖref ）またはコンパレータ５５の出力信号（Ｎ−Ｖref ）との位相差が微小になり、信号（Ｐ）または信号（Ｎ）に対する遅延調整が不安定になる場合が予想される。
【００１０】
ところで、図４に示す差動回路において、True信号（Ｔ）とCompliment信号（Ｃ）の遅延差が差動回路（Ｔ−Ｃ）の振幅に与える影響は、遅延差がある程度大きくなったところで顕著になる。すなわち、True信号（Ｔ）とCompliment信号（Ｃ）のわずかな遅延差は許容範囲にあり、必ずしも遅延差を０にする必要はない。むしろ、遅延差０とするために不安定な状態になるよりは、許容範囲を越える遅延差を許容範囲内に確実に調整できる構成が望まれる。
【００１１】
本発明は、差動形式で伝送される２つの信号の遅延差を所定の範囲に調整し、差動信号の振幅の減少を抑えることができる差動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の差動回路は、差動形式で伝送される第１の信号と第２の信号を入力し、その電位差に対応する差動信号を出力する差動回路において、第１の信号または第２の信号の少なくとも一方の遅延時間を調整する遅延調整回路と、第１の信号の中間電位を挟む所定の範囲に設定される第１の基準電位Ｖref1および第２の基準電位Ｖref2を外部から入力し、遅延調整回路で遅延調整された第１の信号の電位と第１の基準電位Ｖref1および第２の基準電位Ｖref2を比較し、その比較結果を差動信号の立ち上がりおよび立ち下がりでそれぞれラッチする比較ラッチ手段と、比較ラッチ手段のラッチ結果を入力し、第１の信号の電位が差動信号の立ち上がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも高く、かつ差動信号の立ち下がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも低い場合に、遅延調整回路に対して第１の信号を第２の信号より相対的に遅らせる制御を行い、第１の信号の電位が差動信号の立ち上がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも低く、かつ差動信号の立ち下がりで第１の基準電位Ｖref1および第２の基準電位Ｖref2よりも高い場合に、遅延調整回路に対して第１の信号を第２の信号より相対的に進ませる制御を行う判定回路とを備える。
【００１３】
本発明の第２の差動回路は、差動形式で伝送される第１の信号と第２の信号を入力し、その電位差に対応する差動信号を出力する差動回路において、第１の信号または第２の信号の少なくとも一方の遅延時間を調整する遅延調整回路と、第１の信号の中間電位を挟む所定の範囲に設定される第１の基準電位Ｖref1および第２の基準電位Ｖref2を外部から入力し、遅延調整回路で遅延調整された第１の信号の電位と第１の基準電位Ｖref1および第２の基準電位Ｖref2を比較し、その比較結果を差動信号の立ち上がりおよび立ち下がりでそれぞれラッチする比較ラッチ手段と、比較ラッチ手段のラッチ結果を入力し、第１の信号の電位が差動信号の立ち上がりで第１の基準電位Ｖref1よりも高く、かつ差動信号の立ち下がりで第２の基準電位Ｖref2よりも低い場合に、遅延調整回路に対して第１の信号を第２の信号より相対的に遅らせる制御を行い、第１の信号の電位が差動信号の立ち上がりで第２の基準電位Ｖref2よりも低く、かつ差動信号の立ち下がりで第１の基準電位Ｖref1よりも高い場合に、遅延調整回路に対して第１の信号を第２の信号より相対的に進ませる制御を行う判定回路とを備える。
【００１４】
本発明の差動回路における比較ラッチ手段は、第１の信号の電位と第１の基準電位Ｖref1を比較し、その比較結果を差動信号の立ち上がりでラッチする第１の比較ラッチ手段と、第１の信号の電位と第２の基準電位Ｖref2を比較し、その比較結果を差動信号の立ち上がりでラッチする第２の比較ラッチ手段と、第１の信号の電位と第１の基準電位Ｖref1を比較し、その比較結果を差動信号の立ち下がりでラッチする第３の比較ラッチ手段と、第１の信号の電位と第２の基準電位Ｖref2を比較し、その比較結果を差動信号の立ち下がりでラッチする第４の比較ラッチ手段とを備える。
【発明の効果】
【００１５】
本発明の差動回路は、差動信号の立ち上がりと立ち下がりの２つのタイミングで第１の信号の電位と２つの基準電位Ｖref1，Ｖref2との比較結果をラッチし、差動信号の立ち上がりタイミングでＶref1，Ｖref2（あるいはＶref1）より高く、差動信号の立ち下がりタイミングでＶref1，Ｖref2（あるいはＶref2）より低い場合に、第１の信号は第２の信号より相対的に進んでいると判断し、第１の信号を相対的に遅らせるように制御する。また、差動信号の立ち上がりタイミングでＶref1，Ｖref2（あるいはＶref2）より低く、差動信号の立ち下がりタイミングでＶref1，Ｖref2（あるいはＶref1）より高い場合に、第１の信号は第２の信号より相対的に遅れていると判断し、第１の信号を相対的に進ませるように制御する。
【００１６】
これにより、差動形式で伝送される第１の信号と第２の信号の遅延差を所定の範囲に制御することができ、遅延差が大きくなるときに生じる差動信号の振幅の減少を抑えることができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図１は、本発明の差動回路の第１の実施形態を示す。
図１において、True信号（Ｔ）とCompliment信号（Ｃ）は、それぞれ遅延調整回路１１，１２を介して差動入力回路１３に入力され、差動入力回路１３はその電位差に対応する差動信号（Ｔ−Ｃ）および反転差動信号を出力する。また、差動入力回路１３に入力されるTrue信号（Ｔ）は、分岐してコンパレータ１４，１５，１６，１７に入力されて基準電位Ｖref1およびＶref2と比較される。ここで、True信号（Ｔ）とCompliment信号（Ｃ）は正弦波であり、基準電位Ｖref1およびＶref2は、True信号（Ｔ）の中間電位を挟む所定の範囲に設定される。
【００１８】
コンパレータ１４，１６は、True信号（Ｔ）と基準電位Ｖref1との比較を行い、True信号（Ｔ）の電位が基準電位Ｖref1より高いときに「Ｈ（ハイレベル）」、低いときに「Ｌ（ローレベル）」となる信号を出力する。コンパレータ１５，１７は、True信号（Ｔ）と基準電位Ｖref2との比較を行い、True信号（Ｔ）の電位が基準電位Ｖref2より高いときに「Ｈ」、低いときに「Ｌ」となる信号を出力する。コンパレータ１４，１５の出力信号は、フリップフロップ回路１８，１９に入力されて差動信号（Ｔ−Ｃ）の立ち上がりでラッチされ、データ信号Ｆ１，Ｆ２として判定回路２２に入力される。コンパレータ１６，１７の出力信号は、フリップフロップ回路２０，２１に入力されて反転差動信号の立ち上がり（差動信号（Ｔ−Ｃ）の立ち下がり）でラッチされ、データ信号Ｆ３，Ｆ４として判定回路２２に入力される。
【００１９】
各フリップフロップ回路から出力されるデータ信号Ｆ１，Ｆ２，Ｆ３，Ｆ４は、各コンパレータの出力信号が「Ｈ」のときに「１」となり、「Ｌ」のときに「０」となり、判定回路２２はこの論理に応じてCompliment信号（Ｃ）に対するTrue信号（Ｔ）の進み遅れを判定し、遅延調整回路１１にTrue信号（Ｔ）の進み遅れを制御する制御信号を送出する。
【００２０】
本実施形態では、フリップフロップ回路１８，１９のクロック信号として差動信号（Ｔ−Ｃ）を入力し、フリップフロップ回路２０，２１のクロック信号として反転差動信号を入力しており、それぞれ差動信号（Ｔ−Ｃ）の立ち上がりおよび立ち下がりでラッチする構成になっている。
【００２１】
これにより、True信号（Ｔ）とCompliment信号（Ｃ）がほぼ同位相の場合には、図３(1) に示すように、True信号（Ｔ）とCompliment信号（Ｃ）のクロスポイントに対応する差動信号（Ｔ−Ｃ）の立ち上がり・立ち下がりのタイミングで、True信号（Ｔ）の電位がそれぞれ基準電位Ｖref1とＶref2との間にあり、Ｆ１＝０、Ｆ２＝１、Ｆ３＝０、Ｆ４＝１となる結果が得られる。
【００２２】
また、True信号（Ｔ）がCompliment信号（Ｃ）に対して進んでいる場合には、図３(2) に示すように、True信号（Ｔ）の電位が、差動信号（Ｔ−Ｃ）の立ち上がりのタイミングで基準電位Ｖref1より大きく、差動信号（Ｔ−Ｃ）の立ち下がりのタイミングで基準電位Ｖref2より小さく、Ｆ１＝１、Ｆ２＝１、Ｆ３＝０、Ｆ４＝０となる結果が得られる。
【００２３】
一方、True信号（Ｔ）がCompliment信号（Ｃ）に対して遅れている場合には、図３(3) に示すように、True信号（Ｔ）の電位が、差動信号（Ｔ−Ｃ）の立ち上がりのタイミングで基準電位Ｖref1より小さく、差動信号（Ｔ−Ｃ）の立ち下がりのタイミングで基準電位Ｖref2より大きく、Ｆ１＝０、Ｆ２＝０、Ｆ３＝１、Ｆ４＝１となる結果が得られる。
【００２４】
したがって、判定回路２２は、Ｆ１＝１、Ｆ２＝１、Ｆ３＝０、Ｆ４＝０のデータ信号が入力された場合には、True信号（Ｔ）がCompliment信号（Ｃ）に対して進んでいるものと判断し、遅延調整回路１１に対してTrue信号（Ｔ）の遅延を大きくするように制御する。また、判定回路２２は、Ｆ１＝０、Ｆ２＝０、Ｆ３＝１、Ｆ４＝１のデータ信号が入力された場合には、True信号（Ｔ）がCompliment信号（Ｃ）に対して遅れているものと判断し、遅延調整回路１１に対してTrue信号（Ｔ）の遅延を小さくするように制御する。
【００２５】
なお、いずれの遅延量制御においても、最終的にデータ信号としてＦ１＝０、Ｆ２＝１、Ｆ３＝０、Ｆ４＝１が得られるまで行われる。すなわち、差動信号（Ｔ−Ｃ）の立ち上がり・立ち下がりのタイミングで、True信号（Ｔ）の電位がそれぞれ基準電位Ｖref1とＶref2との間にあればよく、その範囲を遅延調整の許容範囲としている。
【００２６】
ところで、図３(2) に示すように、Ｆ１＝１のときは必ずＦ２＝１となり、Ｆ４＝０のときは必ずＦ３＝０となるので、判定回路２２は、Ｆ１＝１およびＦ４＝０のときに、True信号（Ｔ）がCompliment信号（Ｃ）に対して進んでいるものと判断し、遅延調整回路１１に対してTrue信号（Ｔ）の遅延を大きくするように制御してもよい。
【００２７】
同様に、図３(3) に示すように、Ｆ２＝０のときは必ずＦ１＝０となり、Ｆ３＝１のときは必ずＦ４＝１となるので、判定回路２２は、Ｆ２＝０およびＦ３＝１のときに、True信号（Ｔ）がCompliment信号（Ｃ）に対して遅れているものと判断し、遅延調整回路１１に対してTrue信号（Ｔ）の遅延を小さくするように制御してもよい。
【００２８】
（第２の実施形態）
図２は、本発明の差動回路の第２の実施形態を示す。
第１の実施形態では、フリップフロップ回路１８，１９はクロック信号として差動信号（Ｔ−Ｃ）を入力してその立ち上がりでラッチし、フリップフロップ回路２０，２１はクロック信号として反転差動信号を入力してその立ち上がり（差動信号（Ｔ−Ｃ）の立ち下がり）でラッチする構成になっている。
【００２９】
本実施形態では、フリップフロップ回路２０，２１のクロック信号として、差動信号（Ｔ−Ｃ）を反転入力し、差動信号（Ｔ−Ｃ）の立ち下がりでラッチする構成である。その他の構成は第１の実施形態と同様である。
【００３０】
なお、第１の実施形態および第２の実施形態における遅延調整回路１２は、Compliment信号（Ｃ）に固定的な遅延量を与えるものであるが、判定回路２２は遅延調整回路１１に与える制御信号の反転論理でCompliment信号（Ｃ）に対する遅延量制御を行ってもよい。また、判定回路２２は、遅延調整回路１１と遅延調整回路１２を相補的に制御するようにしてもよい。すなわち、少なくとも一方の遅延調整回路において、True信号（Ｔ）とCompliment信号（Ｃ）の進み遅れが相対的に制御される構成であればよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の差動回路の第１の実施形態を示すブロック図である。
【図２】本発明の差動回路の第２の実施形態を示すブロック図である。
【図３】本発明の差動回路の動作例を示すタイムチャートである。
【図４】差動回路の基本構成を示すブロック図およびタイムチャートである。
【図５】特許文献１に記載の差動回路の構成例を示すブロック図である。
【図６】特許文献１に記載の差動回路の動作例を示すタイムチャートである。
【符号の説明】
【００３２】
１１，１２  遅延調整回路
１３  差動入力回路
１４，１５，１６，１７  コンパレータ
１８，１９，２０，２１  フリップフロップ回路
２２  判定回路
【図１】
2005268844.tif 000003
【図２】
2005268844.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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