(57)【要約】【課題】基板上に絶縁膜を介して形成されたインダクタやキャパシタなどの受動素子と基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体装置とこれに用いる半導体基板およびそれらの製造方法を提供する。【解決手段】半導体基板１０上に、ダミー層１２と絶縁膜（１３，１４）が積層されており、受動素子形成領域Ｘにおいてダミー層１２が除去されている。ここで、ダミー層が除去された部分に誘電体層１５が形成されており、受動素子形成領域Ｘにおいて、絶縁膜（１３，１４）上、誘電体層１５上および／あるいは誘電体層１５中に、インダクタやキャパシタＣなどの受動素子が形成されている構成となっている。また、上記のように半導体基板１０上に、ダミー層１２と絶縁膜（１３，１４）が積層されており、受動素子形成領域Ｘにおいてダミー層１２が除去されている半導体基板とする。【選択図】図２
2005142504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたダミー層と、
前記ダミー層上に形成された絶縁膜と
を有し、
受動素子形成領域において前記ダミー層が除去されており、前記ダミー層が除去された部分に誘電体層が形成されており、
前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成されている
半導体装置。
【請求項２】
前記絶縁膜に前記絶縁膜を貫通する開口部が形成されており、前記開口部を介して前記受動素子形成領域における前記ダミー層が除去されている
請求項１に記載の半導体装置。
【請求項３】
前記受動素子がインダクタを含む
請求項１に記載の半導体装置。
【請求項４】
前記受動素子がキャパシタを含む
請求項１に記載の半導体装置。
【請求項５】
前記絶縁膜が窒化シリコン層と酸化シリコン層を含む
請求項１に記載の半導体装置。
【請求項６】
表面にダミー層と絶縁層とが積層された半導体基板であって、
受動素子形成領域において前記ダミー層が除去されており、
前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成される
半導体基板。
【請求項７】
前記絶縁膜に前記絶縁膜を貫通する開口部が形成されており、前記開口部を介して前記受動素子形成領域における前記ダミー層が除去されている
請求項６に記載の半導体基板。
【請求項８】
前記絶縁膜が窒化シリコン層と酸化シリコン層を含む
請求項６に記載の半導体基板。
【請求項９】
半導体基板上にダミー層を形成する工程と、
前記ダミー層の上層に絶縁層を形成する工程と、
受動素子形成領域における前記ダミー層を除去する工程と、
前記受動素子形成領域における前記ダミー層が除去された部分に誘電体層を形成し、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記受動素子形成領域における前記ダミー層を除去する工程が、前記絶縁層に開口部を形成する工程と、前記開口部を介して前記受動素子形成領域における前記ダミー層を除去する工程とを含む
請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にダミー層を形成する工程の後、２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程を有し、
前記ダミー層の上層に絶縁層を形成する工程において、２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成し、
前記貼り合わせ層を除去して２枚の前記半導体基板に分離する工程をさらに有する
請求項９に記載の半導体装置の製造方法。
【請求項１２】
２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成する工程において、酸化シリコン層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にダミー層を形成する工程の後、２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程の前に、前記絶縁層の一部として前記ダミー層の上層に窒化シリコン層を形成する工程を有し、
前記２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成する工程において、前記窒化シリコン層の上層に酸化シリコン層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程において、前記貼り合わせ層として多孔質の酸化シリコン層を介して貼り合わせる
請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記受動素子を形成する工程において、インダクタを形成する
請求項９記載の半導体装置の製造方法。
【請求項１６】
前記受動素子を形成する工程において、キャパシタを形成する
請求項９記載の半導体装置の製造方法。
【請求項１７】
半導体基板上にダミー層を形成する工程と、
前記ダミー層の上層に絶縁層を形成する工程と、
受動素子形成領域における前記ダミー層を除去する工程と
を有し、
前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成される半導体基板を製造する
半導体基板の製造方法。
【請求項１８】
前記受動素子形成領域における前記ダミー層を除去する工程が、前記絶縁層に開口部を形成する工程と、前記開口部を介して前記受動素子形成領域における前記ダミー層を除去する工程とを含む
請求項１７に記載の半導体基板の製造方法。
【請求項１９】
半導体基板上にダミー層を形成する工程の後、２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程を有し、
前記ダミー層の上層に絶縁層を形成する工程において、２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成し、
前記貼り合わせ層を除去して２枚の前記半導体基板に分離する工程をさらに有する
請求項１７に記載の半導体基板の製造方法。
【請求項２０】
２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成する工程において、酸化シリコン層を形成する
請求項１９に記載の半導体基板の製造方法。
【請求項２１】
半導体基板上にダミー層を形成する工程の後、２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程の前に、前記絶縁層の一部として前記ダミー層の上層に窒化シリコン層を形成する工程を有し、
前記２枚の前記半導体基板を貼り合わせた状態で前記絶縁層の少なくとも一部を形成する工程において、前記窒化シリコン層の上層に酸化シリコン層を形成する
請求項１９に記載の半導体基板の製造方法。
【請求項２２】
前記２枚の前記半導体基板を前記ダミー層と反対側の面において貼り合わせ層を介して貼り合わせる工程において、前記貼り合わせ層として多孔質の酸化シリコン層を介して貼り合わせる
請求項１９記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体基板およびそれらの製造方法に関し、特に、半導体基板上にインダクタやキャパシタなどの受動素子が設けられたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置と、その半導体装置を形成するための半導体基板、およびそれらの製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
上記のＳｉＰにおいて、受動素子として高周波ＬＳＩ用フィルタを構成するインダクタやキャパシタなどを半導体基板上に構成することがあるが、この場合、ＬＳＩで使用するシリコンの比抵抗率が１０〜１５Ω・ｃｍ程度であるため、フィルタを構成するインダクタのシリコン基板との寄生容量が大きくなってしまい、性能特性指数であるＱ値が低くなり、このために高周波動作が困難になってしまうという問題があった。
【０００５】
そこで、上記に対する従来技術での対策として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用い、絶縁膜によりシリコン基板とインダクタ間の距離を大きくすることで寄生容量を低減する方法が行われている。
図１１は、上記のＳＯＩ基板の構成となっている半導体装置の模式断面図である。
例えば、２５０〜７２５μｍの板厚のシリコン基板１００上に、１〜５μｍの膜厚の酸化シリコンからなる層間絶縁膜１０１が形成され、その上層にＳＯＩ構造のシリコン層（ＳＯＩ層）１０２が形成されている。
例えば、ＳＯＩ層１０２上に形成されたインダクタなどの受動素子は、層間絶縁膜１０１の存在によりシリコン基板１００からの距離がＳＯＩ構造でない場合よりも遠くなり、寄生容量を低減することができる。
【０００６】
上記のＳＯＩ構造の基板を製造する方法について説明する。
まず、図１２（ａ）に示すように、ＳＯＩ構造のベースの基板となる第１のシリコン基板１００を準備する。
一方、図１２（ｂ）に示すように、ＳＯＩ構造のＳＯＩ層となる第２のシリコン基板１００’を準備し、熱酸化法などの酸化工程により、第２のシリコン基板１００’の表面全面に酸化シリコン層１０１’を形成する。
次に、図１２（ｃ）に示すように、第１のシリコン基板１００と第２のシリコン基板１００’を重ね合わせ、例えば酸素雰囲気下、１１００℃の温度で２時間の熱処理を施して酸化シリコン層１０１’を介して２枚のシリコン基板を接合させる。
次に、図１２（ｄ）に示すように、第１のシリコン基板１００と貼り合わせた側と反対側の表面から、例えば残りの膜厚が２０μｍ程度となるまで第２のシリコン基板１００’を研削し、酸化シリコンからなる層間絶縁膜１０１上にシリコン層（ＳＯＩ）１０２が残された状態とする。あるいは、第１のシリコン基板１００と第２のシリコン基板１００’の接合面からある程度の厚さを残して第２のシリコン基板１００’を剥離して、上記の状態とする。
さらに、例えば１μｍ程度の所定の膜厚となるまでＳＯＩ層１０２を研削、研磨し、図１１に示す状態のＳＯＩ基板とする。
【０００７】
しかし、上記のＳＯＩ基板においては、層間絶縁膜の膜厚をそれほど厚くすることができないため、寄生容量を十分に低減することができなかった。
また、上記のようにＳＯＩ基板の製造工程は複雑であり、製造コストの低減が困難となっていた。
【０００８】
一方、図１３に示すように、シリコン基板１１０上に厚い絶縁膜１１１を形成し、その上層にインダクタなどの受動素子を形成する方法では、絶縁膜１１１の厚さに応じてインダクタなどの受動素子をシリコン基板１１０から遠ざけることができる。
しかし、絶縁膜とシリコン基板の弾性率および熱膨張係数の差により絶縁膜の成膜時にウェハ（シリコン基板１１０）に反りが発生してしまい、これが残留応力となり、プロセス工程での熱ストレスなどにより配線へのストレスが発生し、信頼性を低下させることになる。上記の理由およびシリコン酸化膜の堆積速度が１５ｎｍ／時程度と低いことも合わせて、絶縁膜の厚さはシリコン酸化膜として１５μｍが限界となっている。
【０００９】
その他、熱膨張係数がシリコンに近い値であるシリサイドやアルミナについて、シリコンとのプラズマ溶射などで厚い絶縁膜を形成する方法が検討されているが、この方法では割れの発生を防止するためにシリコン上にボンドメタルを形成する必要があり、このボンドメタルが導体となっているので、絶縁膜上に形成される受動素子で構成されるフィルタの機能低下を招くことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、基板上に絶縁膜を介して形成するインダクタなどの受動素子と基板の距離を十分確保できないので寄生容量を十分に低減できない点である。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたダミー層と、前記ダミー層上に形成された絶縁膜とを有し、受動素子形成領域において前記ダミー層が除去されており、前記ダミー層が除去された部分に誘電体層が形成されており、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成されている。
【００１２】
上記の本発明の半導体装置は、半導体基板上に、ダミー層と絶縁膜が積層されており、受動素子形成領域においてダミー層が除去されている。
ここで、ダミー層が除去された部分に誘電体層が形成されており、受動素子形成領域において、絶縁膜上、誘電体層上および／あるいは誘電体層中に、受動素子が形成されている構成となっている。
【００１３】
また、本発明の半導体基板は、表面にダミー層と絶縁層とが積層された半導体基板であって、受動素子形成領域において前記ダミー層が除去されており、前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成される。
【００１４】
上記の本発明の半導体基板は、表面にダミー層と絶縁層とが積層された半導体基板であって、受動素子形成領域においてダミー層が除去されている構成となっている。
ダミー層が除去された部分に誘電体層が形成され、受動素子形成領域において、絶縁膜上、誘電体層上および／あるいは誘電体層中に、受動素子が形成されて用いられる。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上にダミー層を形成する工程と、前記ダミー層の上層に絶縁層を形成する工程と、受動素子形成領域における前記ダミー層を除去する工程と、前記受動素子形成領域における前記ダミー層が除去された部分に誘電体層を形成し、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子を形成する工程とを有する。
【００１６】
上記の本発明の半導体装置の製造方法は、まず、半導体基板上にダミー層を形成し、ダミー層の上層に絶縁層を形成し、受動素子形成領域におけるダミー層を除去する。
次に、受動素子形成領域におけるダミー層が除去された部分に誘電体層を形成し、受動素子形成領域において、絶縁膜上、誘電体層上および／あるいは誘電体層中に、受動素子を形成する。
【００１７】
また、本発明の半導体基板の製造方法は、半導体基板上にダミー層を形成する工程と、前記ダミー層の上層に絶縁層を形成する工程と、受動素子形成領域における前記ダミー層を除去する工程とを有し、前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および／あるいは前記誘電体層中に、受動素子が形成される半導体基板を製造する。
【００１８】
上記の本発明の半導体基板の製造方法は、半導体基板上にダミー層を形成し、ダミー層の上層に絶縁層を形成し、受動素子形成領域における前記ダミー層を除去する。
ダミー層が除去された部分に誘電体層が形成され、受動素子形成領域において、絶縁膜上、誘電体層上および／あるいは誘電体層中に、受動素子が形成されて用いられる半導体基板とする。
【発明の効果】
【００１９】
本発明の半導体装置は、基板上に絶縁膜を介して形成されたインダクタやキャパシタなどの受動素子と基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
【００２０】
本発明の半導体基板は、基板上に絶縁膜を介して形成されるインダクタやキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
【００２１】
本発明の半導体装置の製造方法は、基板上に絶縁膜を介して形成されたインダクタやキャパシタなどの受動素子と基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体装置を製造できる。
【００２２】
本発明の半導体基板の製造方法は、基板上に絶縁膜を介して形成されるインダクタやキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体基板を製造できる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２４】
第１実施形態
図１は本実施形態に係る半導体基板の模式断面図である。
ｎ型あるいはｐ型のシリコン半導体基板１０上に、例えば２００〜３００ｎｍの膜厚の酸化シリコンからなるエッチングストッパ層１１が形成されており、その上層に例えば１０μｍの膜厚のポリシリコンからなるダミー層１２が形成されており、その上層に例えば６００ｎｍの膜厚の窒化シリコン層１３および例えば２５μｍの膜厚の酸化シリコン層１４からなる絶縁膜が形成されている。
窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜には、これを貫通する開口部Ｐ1 が形成されており、さらに受動素子形成領域Ｘにおいて、開口部Ｐ1 を介してダミー層１２が除去され、空隙Ｐ2 が形成されている。
【００２５】
上記の半導体基板は、ダミー層１２が除去された空隙部分Ｐ2 に誘電体層が形成され、受動素子形成領域Ｘにおいて、絶縁膜（１３，１４）上、誘電体層上および／あるいは誘電体層中に、受動素子が形成されるような構成となっている。
このように形成される受動素子は、半導体基板１０からダミー層１２と絶縁膜（１３，１４）を合わせた膜厚である約３５μｍ程度離れて形成されることが可能となっている。従って、上記の半導体基板によれば、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
【００２６】
図２は、上記の本実施形態の半導体基板を用いて、受動素子形成領域にキャパシタＣを形成した半導体装置の模式断面図である。
シリコン半導体基板１０上に、エッチングストッパ層１１、ダミー層１２、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜が形成されており、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜に、これを貫通する開口部Ｐ1 が形成されており、さらに受動素子形成領域Ｘにおいて、開口部Ｐ1 を介してダミー層１２が除去され、空隙Ｐ2 が形成されている。
さらに、ダミー層１２が除去された空隙部分Ｐ2 と、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜に形成された開口部に誘電体層１５が形成され、絶縁膜（１３，１４）上おいて誘電体層１５に埋め込まれるように、導電層１６ａに接続して上部電極１６ｂおよび下部電極１６ｃが誘電体層１５を挟んで対向するように形成され、受動素子であるキャパシタＣが構成されている。
【００２７】
上記の半導体装置における受動素子であるキャパシタは、半導体基板１０からダミー層１２と絶縁膜（１３，１４）を合わせた膜厚である約３５μｍ程度離れて形成されている。従って、上記の半導体装置によれば、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、半導体基板との間の距離を十分確保でき、受動素子の寄生容量を低減できる。
例えば、上記のように受動素子が半導体基板から３５μｍ離れることで寄生容量を十分に低減でき、半導体の比抵抗率が例えば１０Ω・ｃｍ〜５ｋΩ・ｃｍの範囲で変動しても影響をほとんど受けない。半導体基板からの影響を考慮すると、高周波の場合、３５μｍ以上離すことが好ましいが、本実施形態の半導体装置では、酸化シリコン層を３５μｍ成長させなくてもこの問題を解決できる構成となっている。
【００２８】
次に、上記の半導体装置の製造方法について図面を参照して説明する。
まず、図３（ａ）に示すように、ｎ型あるいはｐ型のシリコン半導体基板１０を準備する。シリコン半導体基板１０は、例えば１０Ω・ｃｍ〜５ｋΩ・ｃｍ程度の抵抗率を有する。
【００２９】
次に、図３（ｂ）に示すように、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により、半導体基板１０上に２００〜３００ｎｍの膜厚の酸化シリコンを成膜し、エッチングストッパ層１１を形成する。
【００３０】
次に、図４（ａ）に示すように、例えば、ＣＶＤ法によりエッチングストッパ層１１上に１０μｍの膜厚のポリシリコンを堆積させ、ダミー層１２を形成する。
ポリシリコンは酸化シリコンよりも成膜速度が速く、１０μｍ程度に厚くても短い時間で成膜できる。
【００３１】
次に、図４（ｂ）に示すように、例えば、スパッタリング法により、ダミー層１２上に６００ｎｍの膜厚の窒化シリコン層１３を形成する。
【００３２】
次に、図５に示すように、上記のようにエッチングストッパ層１１から窒化シリコン層１３までを形成した２枚の半導体基板（Ａ，Ｂ）を、ダミー層と反対側の面において、陽極接合あるいはガラスフリット接合などの手法により、多孔質酸化シリコンなどの貼り合わせ層２０を介して貼り合わせる。
【００３３】
次に、図６に示すように、２枚の半導体基板（Ａ，Ｂ）を貼り合わせた状態で、例えば、熱処理炉内に（ＳｉＨ4 ＋Ｈ2 ＋Ｏ2 ）などのシリコンを含む反応ガスを供給しながら行うパイロジェニック熱酸化処理により、２枚の半導体基板（Ａ，Ｂ）のそれぞれにおいて、窒化シリコン層１３の上層に２５μｍの膜厚の酸化シリコン層１４を形成する。
上記の酸化シリコン層１４の成膜工程においては３０ｎｍ／時という高速の成膜速度を達成できる。
さらに、２５μｍという厚膜の酸化シリコンを形成しても、２枚の半導体基板（Ａ，Ｂ）を貼り合わせた状態で行っているので成膜による残留応力がなく、さらに熱酸化を用いることにより均一な酸化膜を成膜することができる。
また、比較的遅いプロセスである酸化膜の成膜処理を２枚の半導体基板に同時に行うことができるので、工程時間を短縮し、製造コストを削減することができる。
このようにして、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜を形成する。
【００３４】
次に、図７に示すように、多孔質酸化シリコンからなる貼り合わせ層２０部分で機械的に分離を行い、ポリッシュあるいはエッチングなどにより余分な酸化膜を除去する。
これにより、再び２枚の半導体基板（Ａ，Ｂ）に分離され、それぞれにおいて窒化シリコン層１３上に酸化シリコン層１４が形成された構成となっている。
【００３５】
次に、図８（ａ）に示すように、フォトリソグラフィー工程により、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜に開口するパターンのレジスト膜Ｒをパターン形成する。
【００３６】
次に、図８（ｂ）に示すように、レジスト膜をマスクとする反応性イオンエッチング（ＲＩＥ）などのエッチングにより、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜を貫通する開口部Ｐ1 を開口する。この後、レジスト膜を剥離する。
【００３７】
次に、開口部Ｐ1 をマスクにしたＫＯＨあるいはＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液によるウェットエッチングなどのエッチングにより、開口部Ｐ1 を介して受動素子形成領域Ｘにおけるダミー層１２を除去し、空隙Ｐ2 を形成する。このときのエッチングは、エッチングストッパ層１１で止まり、ダミー層１２のみを除去できる。
以上で、図１に示す本実施形態に係る半導体基板を製造することができる。
【００３８】
上記の半導体基板に対して、例えば、空隙Ｐ2 および開口部Ｐ1 内を、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂あるいはＢＣＢなどの比誘電率の高い絶縁体材料（誘電体材料）で埋め込んで誘電体層１５を形成し、また、誘電体層１５の形成とともに、受動素子形成領域Ｘにおいて、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜上において誘電体層１５に埋め込むように、導電層１６ａに接続し、誘電体層１５を挟んで対向して上部電極１６ｂおよび下部電極１６ｃを形成することで、受動素子であるキャパシタＣを形成し、図２に示す半導体装置とすることができる。
【００３９】
上記の本実施形態に係る半導体基板の製造方法によれば、受動素子を半導体基板１０からダミー層１２と酸化シリコン層１４を合わせた膜厚である約３５μｍ程度離して形成することが可能となっている。従って、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体基板を製造できる。
【００４０】
上記の本実施形態に係る半導体装置の製造方法によれば、受動素子を半導体基板１０からダミー層１２と酸化シリコン層１４を合わせた膜厚である約３５μｍ程度離して形成することが可能であり、キャパシタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減した半導体装置を製造できる。
【００４１】
上記の実施形態によれば、熱酸化により形成した厚膜の酸化膜上に受動素子を形成しており、熱酸化によりリーク、耐圧、耐エッチング性に優れた強い緻密な絶縁膜とすることができ、例えば、ダイアフラム、圧力センサ、ジャイロ、加速センサ、赤外センサなどのＭＥＭＳに用途が広がる。
【００４２】
第２実施形態
図９は本実施形態に係る受動素子形成領域にインダクタＬを形成した半導体装置の模式断面図である。
実質的に図２に示す半導体装置と同様であるが、受動素子として、キャパシタＣの代わりに、平面スパイラル状に加工された導電体１６ｄからなるインダクタＬが窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜上に形成されている。
第１実施形態と同様に、インダクタＬが形成される領域においてダミー層１２が除去され、誘電体層１５で埋め込まれている。受動素子であるインダクタは半導体基板１０からダミー層１２と絶縁膜（１３，１４）を合わせた膜厚である約３５μｍ程度離れて形成され、半導体基板上に絶縁膜を介して形成されるインダクタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる。これにより、半導体基板とインダクタとの電磁誘導による漏れを防止し、インダクタの高周波特性を改善することができる。
【００４３】
第３実施形態
図１０は本実施形態に係る受動素子形成領域にキャパシタＣおよびインダクタＬを形成した半導体装置の模式断面図である。
実質的に図２に示す半導体装置と同様であるが、受動素子として、導電層１６ｅに接続して上部電極１６ｆおよび下部電極１６ｇが誘電体層１５を挟んで対向するように形成されたキャパシタＣと、平面スパイラル状に加工された導電体１６ｈからなるインダクタＬおよびこれらに接続する導電層１６ｉが、誘電体層１５に埋め込まれるように、窒化シリコン層１３および酸化シリコン層１４からなる絶縁膜上に形成されている。
第１実施形態と同様に、キャパシタＣおよびインダクタＬが形成される領域においてダミー層１２が除去され、誘電体層１５で埋め込まれている。受動素子であるキャパシタやインダクタは半導体基板１０からダミー層１２と酸化シリコン層１４を合わせた膜厚である約３５μｍ程度離れて形成され、半導体基板上に絶縁膜を介して形成されるキャパシタやインダクタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
【００４４】
本発明は上記の説明に限定されない。
例えば、半導体装置とていは、キャパシタやインダクタなどの受動素子は１つが形成されていればよく、複数種類が形成されていてもよい。
キャパシタやインダクタなどの受動素子は、実質的にダミー層と絶縁膜を構成する酸化シリコン層を合わせた膜厚分、半導体基板から離されて形成されればよく、絶縁膜上に形成されていても、絶縁膜に形成された開口部およびダミー層に形成された空隙を埋め込んで形成される誘電体層に埋め込まれるように形成されていてもよい。さらに、誘電体層上に形成されていてもよい。
半導体基板１０には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやバイポーラトランジスタなどの能動素子が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００４５】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用でき、例えば、ダイアフラム、圧力センサ、ジャイロ、加速センサ、赤外センサなどのＭＥＭＳに用途が広がる。
本発明の半導体基板は、上記の半導体装置を構成する基板として用いることができる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
本発明の半導体基板の製造方法は、上記の半導体装置を構成する半導体基板を製造するのに適用することができる。
【図面の簡単な説明】
【００４６】
【図１】図１は第１実施形態に係る半導体基板の模式断面図である。
【図２】図２は第１実施形態に係る半導体装置の模式断面図である。
【図３】図３（ａ）および（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図４】図４（ａ）および（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図５】図５は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図６】図６は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図７】図７は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図８】図８（ａ）および（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図９】図９は第２実施形態に係る半導体装置の模式断面図である。
【図１０】図１０は第３実施形態に係る半導体装置の模式断面図である。
【図１１】図１１は第１従来例に係る半導体基板の模式断面図である。
【図１２】図１２（ａ）〜（ｄ）は第１従来例に係る半導体基板の製造方法の製造工程を示す模式断面図である。
【図１３】図１３は第２従来例に係る半導体基板の模式断面図である。
【符号の説明】
【００４７】
１０…半導体基板、１１…エッチングストッパ膜、１２…ダミー層、１３…窒化シリコン層、１４…酸化シリコン層、１５…誘電体層、１６ａ…導電層、１６ｂ…上部電極、１６ｃ…下部電極、１６ｄ…平面スパイラル状に加工された導電体、１６ｅ…導電層、１６ｆ…上部電極、１６ｇ…下部電極、１６ｈ…平面スパイラル状に加工された導電体、１６ｉ…導電層、１００…（第１の）シリコン基板、１００’…第２のシリコン基板、１０１…層間絶縁膜、１０１’…酸化シリコン層、１０２…ＳＯＩ層、１１０…シリコン基板、１１１…絶縁膜、Ｘ…受動素子形成領域、Ｃ…キャパシタ、Ｌ…インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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