(57)【要約】【課題】  電圧シフト回路の提供。【解決手段】  一対のｐ型ＦＥＴスイッチ、一対のｎ型ＦＥＴスイッチ、インバータ、及び複数のトリガ回路を具え、そのうち、トリガ回路がそれぞれ高電圧素子（ｎ型ＦＥＴスイッチ）のゲート及びその基板領域に接続され、トリガ回路が低電圧制御信号を受け取った後にある時間持続するトリガ信号を生成し、回路転態時に高電圧素子の基板電圧を改変し、これにより高電圧素子の臨界電圧を下げて回路転態の速度を加速する。【選択図】        図３
2005184757.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチ回路と第２スイッチ回路を具え、
該第１スイッチ回路は第１スイッチ素子と第２スイッチ素子を具え、該第１スイッチ素子と第２スイッチ素子はそれぞれ第１端、第２端及び第３端を具え、第１スイッチ素子と第２スイッチ素子の第１端はいずれも高準位電圧ノードに接続され、
該第２スイッチ回路は第３スイッチ素子と第４スイッチ素子を具え、且つ第３スイッチ素子と第４スイッチ素子はそれぞれ第４端、第５端及び第６端を具え、第３スイッチ素子の第４端が第１スイッチ素子の第３端及び第２スイッチ素子の第２端に接続され、第４スイッチ素子の第４端が第１スイッチ素子の第２端及び第２スイッチ素子の第３端に接続され、且つ第３スイッチ素子と第４スイッチ素子の第６端が低準位電圧ノードに接続され、該第３スイッチ素子の第５端が入力制御信号を受け取り、第４スイッチ素子の第５端は該入力制御信号の逆相信号を受け取り、
該第３スイッチ素子と第４スイッチ素子はそれぞれ第１トリガユニット及び第２トリガユニットに接続され、該第１トリガユニットと第２トリガユニットにより第３スイッチ素子と第４スイッチ素子がある基板電圧を動態改変し、第３スイッチ素子と第４スイッチ素子の臨界電圧を下げ、並びに第３スイッチ素子と第４スイッチ素子の間の寄生バイポーラジャンクショントランジスタを導通させることを特徴とする、電圧シフト回路。
【請求項２】
請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットがそれぞれ入力制御信号と該入力制御信号の逆相信号を受け取り、続いて設定時間持続するトリガ信号を生成し、電圧シフト回路転態時に第３スイッチ素子或いは第４スイッチ素子がある基板電圧を改変するのに供することを特徴とする、電圧シフト回路。
【請求項３】
請求項１記載の電圧シフト回路において、第１トリガユニットが第３スイッチ素子がある基板電圧を改変する時、第３スイッチ素子の電流を増加させて転態速度を増すことを特徴とする、電圧シフト回路。
【請求項４】
請求項１記載の電圧シフト回路において、第２トリガユニットが第４スイッチ素子がある基板電圧を改変する時、第４スイッチ素子の電流を増加させて転態速度を増すことを特徴とする、電圧シフト回路。
【請求項５】
請求項１記載の電圧シフト回路において、第３スイッチ素子が改変した基板電圧が第４スイッチ素子が改変した基板電圧と同じとされたことを特徴とする、電圧シフト回路。
【請求項６】
請求項１記載の電圧シフト回路において、第３スイッチ素子が改変した基板電圧が第４スイッチ素子が改変した基板電圧と異なるものとされたことを特徴とする、電圧シフト回路。
【請求項７】
請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットがＲＣ遅延回路とされたことを特徴とする、電圧シフト回路。
【請求項８】
請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットが遅延回路、インバータ及びＡＮＤゲートを具えたことを特徴とする、電圧シフト回路。
る。
【請求項９】
請求項１記載の電圧シフト回路において、第５スイッチ素子と第６スイッチ素子を更に具え、該第５スイッチ素子と第６スイッチ素子が第１スイッチ素子と第３スイッチ素子、及び第２スイッチ素子と第４スイッチ素子の間に接続されて、限流機能を提供することを特徴とする、電圧シフト回路。
【請求項１０】
請求項９記載の電圧シフト回路において、第５スイッチ素子と第６スイッチ素子が第７端、第８端及び第９端を具え、第５スイッチ素子がその第７端を介して第１スイッチ素子の第３端に接続され、且つ該第５スイッチ素子がその第９端を介して第３スイッチ素子の第４端に接続され、第６スイッチ素子はその第７端を介して第２スイッチ素子の第３端に接続され、且つ第６スイッチ素子がその第９端を介して第４スイッチ素子に接続されたことを特徴とする、電圧シフト回路。
【請求項１１】
請求項９記載の電圧シフト回路において、第１スイッチ素子、第２スイッチ素子、第５スイッチ素子及び第６スイッチ素子がｐ型ＦＥＴとされ、第３スイッチ素子及び第４スイッチ素子がｎ型ＦＥＴとされたことを特徴とする、電圧シフト回路。
【請求項１２】
第１スイッチ回路と第２スイッチ回路を具え、
該第１スイッチ回路は、複数の第１スイッチ素子を具え、該第１スイッチ回路は並びに第１電圧ノードに接続され、
該第２スイッチ回路は、複数の第２スイッチ素子を具え、該第２スイッチ回路は並びに第２電圧ノードに接続され、
該第１電圧ノードが高電圧ノードとされ、且つ該第２電圧ノードが低電圧ノードとされる時、該第２スイッチ回路が少なくとも一つのトリガ回路に接続され、該第２スイッチ回路と該少なくとも一つのトリガ回路がそれぞれ低電圧制御信号を受け取り、第２スイッチ回路のこれら第２スイッチ素子がスイッチ切り換えを行なって第１スイッチ回路のこれら第１スイッチ素子に連動したスイッチ切り換え動作を行なわせ、該少なくとも一つのトリガ回路が設定時間持続するトリガ信号を生成し、これにより第１スイッチ回路と該第２スイッチ回路が転態する時、第２スイッチ回路の少なくとも一つの第２スイッチ素子がある基板電圧を改変し、これにより少なくとも一つの第２スイッチ素子の臨界電圧を下げ、回路転態速度を増し、高電圧制御信号を出力することを特徴とする、電圧シフト回路。
第５スイッチ素子と第６スイッチ素子が第７端、第８端及び第９端を具え、第５スイッチ素子がその第７端を介して第１スイッチ素子の第３端に接続され、且つ該第５スイッチ素子がその第９端を介して第３スイッチ素子の第４端に接続され、第６スイッチ素子はその第７端を介して第２スイッチ素子の第３端に接続され、且つ第６スイッチ素子がその第９端を介して第４スイッチ素子に接続されたことを特徴とする、電圧シフト回路。
【請求項１３】
請求項１２記載の電圧シフト回路において、第１電圧ノードが低電圧ノードとされ、且つ第２電圧ノードが高電圧ノードとされる時、第１スイッチ回路が少なくとも一つのトリガ回路に接続され、第１スイッチ回路と該少なくとも一つのトリガ回路がそれぞれ低電圧制御信号を受け取り、第１スイッチ回路のこれら第１スイッチ素子にスイッチ切り換えを行なわせて第２スイッチ回路のこれら第２スイッチ素子に連動したスイッチ切り換え動作を行なわせ、少なくとも一つのトリガ回路が設定時間持続するトリガ信号を生成し、第１スイッチ回路と第２スイッチ回路が転態する時、第１スイッチ回路の少なくとも一つの第１スイッチ素子がある基板電圧を改変することを特徴とする、電圧シフト回路。
【請求項１４】
請求項１２記載の電圧シフト回路において、第１スイッチ回路と第２スイッチ回路の間に第３スイッチ素子と第４スイッチ素子が設けられて限流機能を提供することを特徴とする、電圧シフト回路。
【請求項１５】
請求項１４記載の電圧シフト回路において、第１スイッチ回路、第３スイッチ素子及び第４スイッチ素子がｐ型ＦＥＴとされ、第２スイッチ回路がｎ型ＦＥＴとされたことを特徴とする、電圧シフト回路。
【請求項１６】
請求項１２記載の電圧シフト回路において、少なくとも一つのトリガ回路がＲＣ遅延回路とされたことを特徴とする、電圧シフト回路。
【請求項１７】
請求項１２記載の電圧シフト回路において、少なくとも一つのトリガ回路が遅延ユニット、インバータ、及びＡＮＤゲートを具えたことを特徴とする、電圧シフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種の電圧シフト回路に係り、特に高電圧準位変換に適用される電圧シフト回路に関する。
【背景技術】
【０００２】
電圧シフト回路は低電圧の制御信号を高電圧の制御信号に変換するのに用いられ、例えば、液晶ディスプレイに応用される時、通常、２０〜４０ボルトの高電圧によりＴＦＴをオンする必要があるが、その入力信号は一般に３ボルトであるため、電圧シフト回路によりシフトを行なうことが必要である。
【０００３】
図１は周知の電圧シフト回路の表示図である。それは二つのｐ型ＭＯＳ１１、１２、二つのｎ型ＭＯＳ１３、１４、及び一つのインバータ１５を具えている。ｐ型ＭＯＳ１１、１２のソースは高電圧を提供する高電圧準位電圧ノード（ＨＶＤＤ）１６に接続され、ｎ型ＭＯＳ１３、１４のソースは低電圧準位電圧ノード（ＶＳＳ）１７に接続されている。ｐ型ＭＯＳ１１のドレインはｎ型ＭＯＳ１３のドレインに接続され、ｐ型ＭＯＳ１２のドレインはｎ型ＭＯＳ１４のドレインといずれもノードＮＤ１に接続されている。ｐ型ＭＯＳ１２とｎ型ＭＯＳ１４のドレインはいずれもノードＮＤ２に接続され、且つノードＮＤ１は並びにｐ型ＭＯＳ１２のゲートに接続されて、ノードＮＤ２はｐ型ＭＯＳ１１のゲートに接続され、回路の出力端ＯＵＴはノードＮＤ１と接続され、電圧入力端ＩＮは直接ｎ型ＭＯＳ１４のゲートに接続され、且つインバータ１５を通してｎ型ＭＯＳ１３のゲートに接続されている。これにより、制御信号入力によりこれらｐ型ＭＯＳ１１、１２及びｎ型ＭＯＳ１３、１４の導通及び切断が制御されて出力端ＯＵＴが高電圧準位（ＨＶＤＤ）或いは低電圧準位（ＶＳＳ）を出力させられる。
【０００４】
入力電圧（例えば３ボルト）は通常非常に低く、高電圧出力電圧（ＨＶＤＤ）は非常に高い（例えば４０ボルト）。これによりｎ型ＭＯＳ１３、１４は高電圧素子を使用する必要がある。入力電圧が非常に低く、高準位出力電圧が非常に高い時、現在の解決方法は、ｎ型ＭＯＳ１３、１４の幅線比（Ｗ／Ｌ）を大きく調整し、及びｐ型ＭＯＳ１１、１２のＷ／Ｌを小さく調整する方法である。しかし、ｎ型ＭＯＳ１３、１４のＷ／Ｌを大きく調整すると、ｎ型ＭＯＳ１３、１４のドレインの容量がいずれもこれに伴い大きくなり、ｐ型ＭＯＳ１１、１２のＷ／Ｌを小さく調整すると、操作電流が小さくなり、このような方法は電圧シフト回路の転態時間を長くし、このため大きな電力を消耗した。
【０００５】
最後に、ｎ型ＭＯＳ１３、１４は高電圧素子を採用する必要があり、このためその臨界電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）が高く、入力電圧が非常に低いとき、ｎ型ＭＯＳ１３、１４の飽和電流（Ｓａｔｕｒａｔｉｏｎ  Ｃｕｒｒｅｎｔ）が更に小さくなり、これにより電圧シフト回路の転態が更に難しくなり、全体の電圧シフト回路の設計が難しくなる。
【０００６】
図２はもう一種類の周知の電圧シフト回路の表示図である。その動作原理は図１と類似する。ただし、ｐ型ＭＯＳ２１とｎ型ＭＯＳ２３の間にｐ型ＭＯＳ２５が増設され、ｐ型ＭＯＳ２２とｎ型ＭＯＳ２４の間にｐ型ＭＯＳ２６が増設され、これらｐ型ＭＯＳ２５、２６を抵抗とすることで、限流の効果を達成する。しかし、ｎ型ＭＯＳ２３、２４の面積は非常に大きくする必要があり、且つこれらｐ型ＭＯＳ２５、２６の限流機能は有限であり、これにより、このような欠点を解決する電圧シフト回路をいかに設計するかが重要な課題となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の主要な目的は、一種の電圧シフト回路を提供することにあり、それはその転態時間を減らすことができ転態を加速できるものとする。
【０００８】
本発明の別の目的は、一種の電圧シフト回路を提供することにあり、それは回路を更に低い入力電圧で操作できるようにするものとする。
【０００９】
本発明のさらに別の目的は、一種の電圧シフト回路を提供することにあり、それは転態時間を加速して短絡電流を減らし、且つ電流損耗を減らして節電の効果を達成できるものとする。
【００１０】
本発明の提供する電圧シフト回路は、第１スイッチ回路と第２スイッチ回路を具え、該第１スイッチ回路は第１スイッチ素子と第２スイッチ素子を具え、該第１スイッチ素子と第２スイッチ素子はそれぞれ第１端、第２端及び第３端を具えて第１スイッチ素子と第２スイッチ素子の第１端はいずれも高準位電圧ノードに接続されている。該第２スイッチ回路は第３スイッチ素子と第４スイッチ素子を具え、且つ第３スイッチ素子と第４スイッチ素子はそれぞれ第４端、第５端及び第６端を具え、第３スイッチ素子の第４端が第１スイッチ素子の第３端及び第２スイッチ素子の第２端に接続され、第４スイッチ素子の第４端が第１スイッチ素子の第２端及び第２スイッチ素子の第３端に接続され、且つ第３スイッチ素子と第４スイッチ素子の第６端が低準位電圧ノードに接続され、該第３スイッチ素子の第５端は入力制御信号を受け取り、第４スイッチ素子の第５端は該入力制御信号の逆相信号を受け取る。そのうち、第３スイッチ素子と第４スイッチ素子はそれぞれ第１トリガユニット及び第２トリガユニットに接続され、該第１トリガユニットと第２トリガユニットにより第３スイッチ素子と第４スイッチ素子のある基板電圧を動態改変し、第３スイッチ素子と第４スイッチ素子の臨界電圧を下げる。
【００１１】
本発明のもう一つの特色によると、提供する電圧シフト回路は、第１スイッチ回路と第２スイッチ回路を具え、該第１スイッチ回路は複数の第１スイッチ素子を具え、且つ該第１スイッチ回路は第１電圧ノードに接続されている。該第２スイッチ回路は複数の第２スイッチ素子を具え、且つ該第２スイッチ回路は第２電圧ノードに接続されている。該第１電圧ノードが高電圧ノードとされ、且つ該第２電圧ノードが低電圧ノードとされる時、該第２スイッチ回路は少なくとも一つのトリガ回路に接続され、該第２スイッチ回路と該少なくとも一つのトリガ回路がそれぞれ低電圧制御信号を受け取り、第２制御回路のこれら第２スイッチ素子にスイッチ切り換えを行なわせて第１スイッチ回路のこれら第１スイッチ素子に連動したスイッチ切り換え動作を行なわせ、これにより第１スイッチ回路と第２スイッチ回路が転態を行なう時、該第２スイッチ回路の少なくとも一つの第２スイッチ素子のある基板電圧が改変され、これにより少なくとも一つの第２スイッチ素子の臨界電圧が下げられ、回路転態速度が増され、高電圧制御信号を出力する。
【課題を解決するための手段】
【００１２】
請求項１の発明は、第１スイッチ回路と第２スイッチ回路を具え、
該第１スイッチ回路は第１スイッチ素子と第２スイッチ素子を具え、該第１スイッチ素子と第２スイッチ素子はそれぞれ第１端、第２端及び第３端を具え、第１スイッチ素子と第２スイッチ素子の第１端はいずれも高準位電圧ノードに接続され、
該第２スイッチ回路は第３スイッチ素子と第４スイッチ素子を具え、且つ第３スイッチ素子と第４スイッチ素子はそれぞれ第４端、第５端及び第６端を具え、第３スイッチ素子の第４端が第１スイッチ素子の第３端及び第２スイッチ素子の第２端に接続され、第４スイッチ素子の第４端が第１スイッチ素子の第２端及び第２スイッチ素子の第３端に接続され、且つ第３スイッチ素子と第４スイッチ素子の第６端が低準位電圧ノードに接続され、該第３スイッチ素子の第５端が入力制御信号を受け取り、第４スイッチ素子の第５端は該入力制御信号の逆相信号を受け取り、
該第３スイッチ素子と第４スイッチ素子はそれぞれ第１トリガユニット及び第２トリガユニットに接続され、該第１トリガユニットと第２トリガユニットにより第３スイッチ素子と第４スイッチ素子がある基板電圧を動態改変し、第３スイッチ素子と第４スイッチ素子の臨界電圧を下げ、並びに第３スイッチ素子と第４スイッチ素子の間の寄生バイポーラジャンクショントランジスタを導通させることを特徴とする、電圧シフト回路としている。
請求項２の発明は、請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットがそれぞれ入力制御信号と該入力制御信号の逆相信号を受け取り、続いて設定時間持続するトリガ信号を生成し、電圧シフト回路転態時に第３スイッチ素子或いは第４スイッチ素子がある基板電圧を改変するのに供することを特徴とする、電圧シフト回路としている。
請求項３の発明は、請求項１記載の電圧シフト回路において、第１トリガユニットが第３スイッチ素子がある基板電圧を改変する時、第３スイッチ素子の電流を増加させて転態速度を増すことを特徴とする、電圧シフト回路としている。
請求項４の発明は、請求項１記載の電圧シフト回路において、第２トリガユニットが第４スイッチ素子がある基板電圧を改変する時、第４スイッチ素子の電流を増加させて転態速度を増すことを特徴とする、電圧シフト回路としている。
請求項５の発明は、請求項１記載の電圧シフト回路において、第３スイッチ素子が改変した基板電圧が第４スイッチ素子が改変した基板電圧と同じとされたことを特徴とする、電圧シフト回路としている。
請求項６の発明は、請求項１記載の電圧シフト回路において、第３スイッチ素子が改変した基板電圧が第４スイッチ素子が改変した基板電圧と異なるものとされたことを特徴とする、電圧シフト回路としている。
請求項７の発明は、請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットがＲＣ遅延回路とされたことを特徴とする、電圧シフト回路としている。
請求項８の発明は、請求項１記載の電圧シフト回路において、第１トリガユニットと第２トリガユニットが遅延回路、インバータ及びＡＮＤゲートを具えたことを特徴とする、電圧シフト回路としている。
るとしている。
請求項９の発明は、請求項１記載の電圧シフト回路において、第５スイッチ素子と第６スイッチ素子を更に具え、該第５スイッチ素子と第６スイッチ素子が第１スイッチ素子と第３スイッチ素子、及び第２スイッチ素子と第４スイッチ素子の間に接続されて、限流機能を提供することを特徴とする、電圧シフト回路としている。
請求項１０の発明は、請求項９記載の電圧シフト回路において、第５スイッチ素子と第６スイッチ素子が第７端、第８端及び第９端を具え、第５スイッチ素子がその第７端を介して第１スイッチ素子の第３端に接続され、且つ該第５スイッチ素子がその第９端を介して第３スイッチ素子の第４端に接続され、第６スイッチ素子はその第７端を介して第２スイッチ素子の第３端に接続され、且つ第６スイッチ素子がその第９端を介して第４スイッチ素子に接続されたことを特徴とする、電圧シフト回路としている。
請求項１１の発明は、請求項９記載の電圧シフト回路において、第１スイッチ素子、第２スイッチ素子、第５スイッチ素子及び第６スイッチ素子がｐ型ＦＥＴとされ、第３スイッチ素子及び第４スイッチ素子がｎ型ＦＥＴとされたことを特徴とする、電圧シフト回路としている。
請求項１２の発明は、第１スイッチ回路と第２スイッチ回路を具え、
該第１スイッチ回路は、複数の第１スイッチ素子を具え、該第１スイッチ回路は並びに第１電圧ノードに接続され、
該第２スイッチ回路は、複数の第２スイッチ素子を具え、該第２スイッチ回路は並びに第２電圧ノードに接続され、
該第１電圧ノードが高電圧ノードとされ、且つ該第２電圧ノードが低電圧ノードとされる時、該第２スイッチ回路が少なくとも一つのトリガ回路に接続され、該第２スイッチ回路と該少なくとも一つのトリガ回路がそれぞれ低電圧制御信号を受け取り、第２スイッチ回路のこれら第２スイッチ素子がスイッチ切り換えを行なって第１スイッチ回路のこれら第１スイッチ素子に連動したスイッチ切り換え動作を行なわせ、該少なくとも一つのトリガ回路が設定時間持続するトリガ信号を生成し、これにより第１スイッチ回路と該第２スイッチ回路が転態する時、第２スイッチ回路の少なくとも一つの第２スイッチ素子がある基板電圧を改変し、これにより少なくとも一つの第２スイッチ素子の臨界電圧を下げ、回路転態速度を増し、高電圧制御信号を出力することを特徴とする、電圧シフト回路としている。
第５スイッチ素子と第６スイッチ素子が第７端、第８端及び第９端を具え、第５スイッチ素子がその第７端を介して第１スイッチ素子の第３端に接続され、且つ該第５スイッチ素子がその第９端を介して第３スイッチ素子の第４端に接続され、第６スイッチ素子はその第７端を介して第２スイッチ素子の第３端に接続され、且つ第６スイッチ素子がその第９端を介して第４スイッチ素子に接続されたことを特徴とする、電圧シフト回路としている。
請求項１３の発明は、請求項１２記載の電圧シフト回路において、第１電圧ノードが低電圧ノードとされ、且つ第２電圧ノードが高電圧ノードとされる時、第１スイッチ回路が少なくとも一つのトリガ回路に接続され、第１スイッチ回路と該少なくとも一つのトリガ回路がそれぞれ低電圧制御信号を受け取り、第１スイッチ回路のこれら第１スイッチ素子にスイッチ切り換えを行なわせて第２スイッチ回路のこれら第２スイッチ素子に連動したスイッチ切り換え動作を行なわせ、少なくとも一つのトリガ回路が設定時間持続するトリガ信号を生成し、第１スイッチ回路と第２スイッチ回路が転態する時、第１スイッチ回路の少なくとも一つの第１スイッチ素子がある基板電圧を改変することを特徴とする、電圧シフト回路としている。
請求項１４の発明は、請求項１２記載の電圧シフト回路において、第１スイッチ回路と第２スイッチ回路の間に第３スイッチ素子と第４スイッチ素子が設けられて限流機能を提供することを特徴とする、電圧シフト回路としている。
請求項１５の発明は、請求項１４記載の電圧シフト回路において、第１スイッチ回路、第３スイッチ素子及び第４スイッチ素子がｐ型ＦＥＴとされ、第２スイッチ回路がｎ型ＦＥＴとされたことを特徴とする、電圧シフト回路としている。
請求項１６の発明は、請求項１２記載の電圧シフト回路において、少なくとも一つのトリガ回路がＲＣ遅延回路とされたことを特徴とする、電圧シフト回路としている。
請求項１７の発明は、請求項１２記載の電圧シフト回路において、少なくとも一つのトリガ回路が遅延ユニット、インバータ、及びＡＮＤゲートを具えたことを特徴とする、電圧シフト回路としている。
【発明の効果】
【００１３】
本発明はトリガ回路を高電圧素子に接続することで、全体の電圧シフト回路の転態の瞬間に高電圧素子の基板電圧を動態改変し、その臨界電圧を下げ、並びに寄生のＢＪＴを導通させ、回路転態速度を加速し、且つ全体の電源消耗を小さくする。
【発明を実施するための最良の形態】
【００１４】
本発明の電圧シフト回路は、図３の第１実施例の回路表示図に示されるように、二つのｐ型ＭＯＳ３１、３２、二つのｎ型ＭＯＳ３３、３４、二つのトリガ回路３５、３６及び一つのインバータ３７で組成されている。
【００１５】
上述のｐ型ＭＯＳ３１、３２のソースは高準位電圧ノード（ＨＶＤＤ）３０１に接続され、高準位電圧ノード（ＨＶＤＤ）３０１を通して高準位電圧源（例えば４０ボルト）に接続されている。ｎ型ＭＯＳ３３、３４のソースは低準位電圧ノード（ＶＳＳ）３０２に接続され、それは接地するか或いは低準位電圧源（例えば−４０ボルト）に接続される。
【００１６】
ｐ型ＭＯＳ３１のドレインはｎ型ＭＯＳ３３のドレインとノードＮＤ３で接続され、ｐ型ＭＯＳ３２のドレインとｎ型ＭＯＳ３４のドレインはノードＮＤ４で接続され、且つノードＮＤ３はｐ型ＭＯＳ３２のゲートに接続され、ノードＮＤ４はｐ型ＭＯＳ３１のゲートに接続され、回路出力端３９はノードＮＤ３に接続され、入力電圧端３８は直接ｎ型ＭＯＳ３４のゲートに接続され、且つ入力電圧端３８はインバータ３７を介してｎ型ＭＯＳ３３のゲートに接続されている。
【００１７】
前述のトリガ回路３５、３６はそれぞれｎ型ＭＯＳ３３及びｎ型ＭＯＳ３４に接続され、即ちトリガ回路入力端３５１はｎ型ＭＯＳ３３のゲートに接続され、トリガ回路出力端３５２はｎ型ＭＯＳ３３がある基板領域に接続されて、ｎ型ＭＯＳ３３の基板電圧を制御し、これによりｎ型ＭＯＳ３３の臨界電圧を改変する。同様に、トリガ回路３６のトリガ回路入力端３６１はｎ型ＭＯＳ３４のゲートに接続され、そのトリガ回路出力端３６２はｎ型ＭＯＳ３４がある基板領域に接続されて、ｎ型ＭＯＳ３４の基板電圧を制御し、これによりｎ型ＭＯＳ３４の臨界電圧を改変する。
【００１８】
前述のトリガ回路３５、３６はそれぞれｎ型ＭＯＳ３３、３４トランジスタの基板（ｓｕｂｓｔｒａｔｅ）電圧を改変し、それはｎ型ＭＯＳ３３、３４トランジスタの臨界電圧を下げるほか、ｎ型ＭＯＳトランジスタ基板及びソース及びドレイン間に存在するバイポーラジャンクショントランジスタ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）がｎ型ＭＯＳ３３、３４トランジスタの基板電圧が上げられることで導通しこれにより流通する電流が大きくなり、電圧シフト回路の転態が容易となる。
【００１９】
半導体工程の進歩に伴い、現在ウエハメーカーの提供する高電圧素子工程は、すでに各素子の独立した基板を提供しており、トリガ回路３５、３６の出力端３５２、３６２が高電圧素子（例えばｎ型ＭＯＳ３３、３４）の基板電圧を改変することができる。また、これらトリガ回路３５、３６による基板電圧を改変する動作及び改変値は独立しており、即ち、トリガ回路３５、３６が高電圧素子の基板電圧を改変する時、その他の素子（別の高電圧素子或いはその他の素子）の基板電圧に影響を与えず、且つその改変した基板電圧は同じ、或いは異なるものとされうる。
【００２０】
図４はトリガ回路表示図である。それは遅延ユニット４１、インバータ４２及びＡＮＤゲートで組成され、そのうち、遅延ユニット４１はフリップフロップ等の素子により実施され、このトリガ回路により、入力端ＩＮの転態時（低電位から高電位に転じる）、出力端ＯＵＴがトリガ信号を生成し、このトリガ信号が遅延ユニット４１の遅延時間に相当する設定時間を持続する。図５はトリガ回路の別の実施態様を示し、それはＲＣ遅延回路とされ、このトリガ回路により、入力端ＩＮの転態時（低電位から高電位に転じる）、出力端ＯＵＴがトリガ信号を生成し、このトリガ信号がＲＣ充電の時間に相当する設定時間を持続する。
【００２１】
続いて図３を参照されたい。入力電圧端３８より低電圧制御信号（例えば３ボルト）が入力される時、該低電圧制御信号はｎ型ＭＯＳ３４を導通させ、且つ低電圧制御信号は並びにトリガ回路入力端３６１に入力され、トリガ回路３６により設定時間持続するトリガ信号を提供してｎ型ＭＯＳ３４の基板電圧を改変し、これによりその臨界電圧を下げ、並びに寄生のバイポーラトランジスタを導通させる。この設定時間は電圧シフト回路を転態させるのに十分である。このほか、低電圧制御信号はまたインバータ３７を介してｎ型ＭＯＳ３３とトリガ回路３５に送られ、ｎ型ＭＯＳ３３をオフする。
【００２２】
ｎ型ＭＯＳ３３が導通し且つｎ型ＭＯＳ３３が切断されることで、ｐ型ＭＯＳ３１が導通しｐ型ＭＯＳ３２が切断されることで、高電圧準位制御信号が出力され、並びに転態時にトリガ回路３５或いは３６の生成するトリガ信号がｎ型ＭＯＳ３４或いはｎ型ＭＯＳ３３の臨界電圧を下げ、並びに寄生のバイポーラトランジスタを導通させ、これにより転態時間を加速する。
【００２３】
図６は本発明の第２実施例の電気回路図である。それは前述の図３の第１実施例と類似している。ただし、ｐ型ＭＯＳ５１とｎ型ＭＯＳ５３の間にｐ型ＭＯＳ５５が増設され、ｐ型ＭＯＳ５２とｎ型ＭＯＳ５４の間にｐ型ＭＯＳ５６が増設されている。増設されたｐ型ＭＯＳ５５、５６により限流機能が達成され、これによりｎ型ＭＯＳ５３、５４の面積を小さくすることができ、且つ転態速度を増すことができる。
【００２４】
図７及び図８は本発明の第３及び第４実施例の回路表示図である。それは図３及び図６の回路表示図と類似しているが、異なるところは、出力信号が逆相とされ、即ち出力電圧がＨＶＳＳとされ、これにより回路設置はｐ型ＭＯＳとｎ型ＭＯＳが交換されているが、その接続関係は第１及び第２実施例と同じであり、ゆえに詳細な説明は省略する。
【００２５】
図９はトリガ信号を利用して基板電圧を改変（本発明）とトリガ信号を利用して基板電圧を改変しない（周知の技術）場合の電流比較表示図である。そのうち、Ａ１曲線はトリガ信号を利用して基板電圧を改変しない（周知の技術）場合の電流を示し、Ａ２曲線はトリガ信号を利用して基板電圧を改変（本発明）する場合の電流を示す。高電圧素子の臨界電圧を下げるとリーク電流が増すが、本発明ではトリガ回路を利用して転態の瞬間に基板電圧を改変し、転態完了の後に正常に回復させ、ゆえに、続けてリーク電流を発生することがなく、全体の電流はこのＡ１曲線中の電流より非常に小さい。
【００２６】
また、シュミレーションから分かったことは、本発明によりトリガ信号を利用し基板電圧を改変した場合の総電源消耗は、Ｐtotal ＝ＰHVDD（ＨＶＤＤの電源消耗）＋ＰVDD （ＶＤＤの電源消耗）＝１．５８７ｅ-4＋６．２５４ｅ-5＝２．２１２ｅ-4（Ｗ）であり、周知のトリガ信号を利用して基板電圧を改変しない場合の総電源消耗、Ｐtotal ＝ＰHVDD＋ＰVDD ＝３．３８４ｅ-4＋１．７１１ｅ-6＝３．４０１ｅ-4（Ｗ）であり、高電圧素子部分にあって、本発明を採用した場合の電源消耗は比較的小さく、且つその全体の電源消耗もトリガ信号を利用して基板電圧を改変しない場合の電源消耗よりも小さい。
【図面の簡単な説明】
【００２７】
【図１】周知の電圧シフト回路の表示図である。
【図２】もう一種類の周知の電圧シフト回路の表示図である。
【図３】本発明の第１実施例の回路表示図である。
【図４】本発明のトリガ回路の第１態様表示図である。
【図５】本発明のトリガ回路の第２態様表示図である。
【図６】本発明の第２実施例の電気回路図である。
【図７】本発明の第３実施例の電気回路図である。
【図８】本発明の第４実施例の電気回路図である。
【図９】トリガ信号を利用して基板電圧を改変（本発明）とトリガ信号を利用して基板電圧を改変しない（周知の技術）場合の電流比較表示図である。
【符号の説明】
【００２８】
１１、１２、２１、２２、２５、２６、３１、３２、５１、５２、５５、５６  ｐ型ＭＯＳ
１３、１４、２３、２４、３３、３４、５３、５４  ｎ型ＭＯＳ
ＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４  ノード
１５、３７  インバータ                  １６、３０１  高準位電圧ノード
１７、３０２  低準位電圧ノード          ３５、３６  トリガ回路
３５１、３６１  トリガ回路入力端        ３５２、３６２  トリガ回路出力端
３８  入力電圧端                        ３９  回路出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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