(57)【要約】【課題】出力信号の電圧の振動を防止し、記録装置に具備された場合に記録装置のデータ読み出し速度を高速化できる出力バッファ回路を提供する。【解決手段】本発明の一態様は、ソースが電源端子ＶDDと接続され、ゲートが入力端子４ａと接続されるＰＭＯＳ２と、一端がＰＭＯＳ２のドレインと接続され、他端が出力端子５と接続される抵抗１１と、一端が出力端子５と接続される抵抗１２と、ドレインが抵抗１２の他端と接続され、ゲートが入力端子４ｂと接続され、ソースが基準電源端子ＶSSと接続されるＮＭＯＳ３とを具備し、抵抗１１の抵抗値は、ＰＭＯＳ２の等価抵抗値の略２〜４倍であり、抵抗１２の抵抗値は、ＮＭＯＳ３の等価抵抗値の略２〜４倍であることを特徴とする出力バッファ回路６である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、
一端が前記ＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される第１の抵抗と、
一端が前記出力端子と接続される第２の抵抗と、
ドレインが前記第２の抵抗の他端と接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳと
を具備し、
前記第１の抵抗の抵抗値は、前記ＰチャネルＭＯＳの等価抵抗値の略２〜４倍であり、
前記第２の抵抗の抵抗値は、前記ＮチャネルＭＯＳの等価抵抗値の略２〜４倍である
ことを特徴とする出力バッファ回路。
【請求項２】
請求項１記載の出力バッファ回路において、
前記第１の抵抗の抵抗値は、略１０〜２０Ωであり、
前記第２の抵抗の抵抗値は、略１０〜２０Ωである
ことを特徴とする出力バッファ回路。
【請求項３】
請求項１又は請求項２記載の出力バッファ回路において、
前記出力端子と接続された入力回路と、
前記出力端子と接続された静電破壊保護手段と
をさらに具備する出力バッファ回路。
【請求項４】
ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、
一端が前記ＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される抵抗と、
ドレインが前記出力端子と接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳと
を具備し、
前記抵抗の抵抗値は、前記ＰチャネルＭＯＳの等価抵抗値の略２〜４倍である
ことを特徴とする出力バッファ回路。
【請求項５】
請求項４記載の出力バッファ回路において、
前記出力端子と接続された入力回路と、
前記出力端子と接続された静電破壊保護手段と
をさらに具備する出力バッファ回路。
【請求項６】
請求項４記載の出力バッファ回路において、
前記出力端子と接続された入力回路をさらに具備し、
前記ＮチャネルＭＯＳは、前記入力回路の静電破壊防止手段として機能する
ことを特徴とする出力バッファ回路。
【請求項７】
ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、
一端が前記ＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される抵抗と、
ドレインが前記ＰチャネルＭＯＳのドレインと接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳと、
前記出力端子と接続された入力回路と、
前記出力端子と接続された静電破壊保護手段と
を具備し、
前記抵抗の抵抗値は、前記ＰチャネルＭＯＳの等価抵抗値の略２〜４倍であり、
前記抵抗の抵抗値は、前記ＮチャネルＭＯＳの等価抵抗値の略２〜４倍である
ことを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関する。
【背景技術】
【０００２】
半導体メモリでは、記録されているデータを表す信号が出力バッファ回路から出力される。
【０００３】
図１３は、従来の出力バッファ回路の一例を示す回路図である。
【０００４】
従来の出力バッファ回路１は、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）２とＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）３を具備する。
【０００５】
ＰＭＯＳ２のソースは電源端子ＶDDと接続される。ＰＭＯＳ２のゲートは、第１の入力端子４ａと接続される。ＰＭＯＳ２のゲートには、第１の入力端子４ａ経由で、第１の入力信号が入力される。ＰＭＯＳ２のドレインは、ＮＭＯＳ３のドレインと出力端子（パッド）５と接続される。
【０００６】
ＮＭＯＳ３のドレインは、ＰＭＯＳ２のドレインと出力端子５と接続される。ＮＭＯＳ３のゲートは、第２の入力端子４ｂと接続される。ＮＭＯＳ３のゲートには、第２の入力端子４ｂ経由で、第２の入力信号が入力される。ＮＭＯＳ３のソースは、基準電源端子ＶSSと接続される。
【０００７】
出力信号は、出力端子５から出力される。
【０００８】
近年、半導体メモリの読み出し速度の高速化が検討されており、このため出力バッファ回路１についても高速化が要求されている。
【０００９】
出力バッファ回路１の応答速度を高速化するために、出力バッファ回路１の寸法を大きくして電流を増加させる手法がある。しかしながら、この手法を用いた場合、図１４に示すように、出力信号の波形にリンギング（出力電圧のオーバーシュート）が発生し、問題となる場合がる。
【００１０】
このリンギングを防止するために、従来から出力バッファ回路１に外付けで抵抗を接続する手法、半導体チップの内部に抵抗を付加する手法が用いられており、例えば、以下の特許文献１〜４等に開示されている。
【００１１】
特許文献１（特開２００２−３１４３９４号公報）には、挿入した抵抗の抵抗値をソフトウェアにより変更することにより、ＭＯＳトランジスタの特性ずれを解決する回路が開示されている。
【００１２】
特許文献２（特開平５−１０２８２６号公報）には、半導体集積回路装置に抵抗を付加し、出力波形のオーバーシュート、アンダーシュートを減少させる半導体集積回路装置が開示されている。
【００１３】
特許文献３（特開２０００−３２３９７６号公報の段落［００１６］）には、出力バッファ回路に対する外付けの抵抗の抵抗値を、経験的に数十〜数百Ω（オーム）とする点について開示されている。
【００１４】
特許文献４（特開２００３−１３３９４３号公報の段落［００４０］）には、抵抗値を例えば１００Ωとする点について開示されている。
【特許文献１】特開２００２−３１４３９４号公報
【特許文献２】特開平５−１０２８２６号公報
【特許文献３】特開２０００−３２３９７６号公報
【特許文献３】特開２００３−１３３９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記特許文献１，２では、抵抗値の最適化に関して何ら開示されていない。特許文献３，４には、抵抗値の最適化の手法が十分に開示されていない。したがって、従来においては、出力バッファ回路に備える抵抗の抵抗値が、経験あるいは試行錯誤により設定される。
【００１６】
高速な出力バッファ回路を設計する場合、出力信号の波形の立ち上がり（以下、「Ｈ出力」という）、立ち下がり（以下、「Ｌ出力」という）の遷移時間が数ｎｓ以下に設定する必要がある。例えば、出力付加容量が４０ｐＦ付いている場合、出力バッファ回路のＰチャネルあるいはＮチャネルトランジスタの実効抵抗値は、数Ω以下とする必要がある。
【００１７】
この場合従来の試行錯誤的な設定では十分な最適化が困難であるという問題がある。
【００１８】
本発明は、以上のような実情に鑑みてなされたもので、ＭＯＳトランジスタと抵抗との抵抗値を最適に設定し、出力信号の電圧振動を抑制し、記憶装置（メモリ）のデータ読み出し速度の高速化を図る出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明を実現するにあたって講じた具体的手段について以下に説明する。
【００２０】
本発明の第１例は、ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、一端がＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される第１の抵抗と、一端が出力端子と接続される第２の抵抗と、ドレインが第２の抵抗の他端と接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳとを具備し、第１の抵抗の抵抗値は、ＰチャネルＭＯＳの等価抵抗値の略２〜４倍であり、第２の抵抗の抵抗値は、ＮチャネルＭＯＳの等価抵抗値の略２〜４倍であることを特徴とする出力バッファ回路である。
【００２１】
なお、この第１例において、第１の抵抗の抵抗値は、略１０〜２０Ωであり、第２の抵抗の抵抗値は、略１０〜２０Ωであるとしてもよい。
【００２２】
また、この第１例において、出力端子と接続された入力回路と、出力端子と接続された静電破壊保護手段とをさらに具備するとしてもよい。
【００２３】
第１の抵抗と第２の抵抗とを最適化することにより、電源端子と出力端子との間の電圧あるいは出力端子と基準電源端子との電圧が小さい場合において、出力電流は、ＰチャネルＭＯＳあるいはＮチャネルＭＯＳの特性で決まり、電源端子と出力端子との間の電位差あるいは出力端子と基準電源端子との電位差が大きくなった場合において、出力電流は、第１の抵抗あるいは第２の抵抗で決まり、高速性を保ちながら出力バッファ回路の電流値を抑制できる。
【００２４】
したがって、出力バッファ回路の出力信号の電圧が安定するまでの時間が短縮化され、第１例の出力バッファ回路をメモリなどの記憶装置に具備することにより、記憶装置のデータ読み出しを高速化できる。
【００２５】
本発明の第２例は、ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、一端が前記ＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される抵抗と、ドレインが前記出力端子と接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳとを具備し、抵抗の抵抗値は、ＰチャネルＭＯＳの等価抵抗値の略２〜４倍であることを特徴とする出力バッファ回路である。
【００２６】
なお、この第２例において、出力端子と接続された入力回路と、出力端子と接続された静電破壊保護手段とをさらに具備するとしてもよい。
【００２７】
また、第２例において、出力端子と接続された入力回路をさらに具備し、ＮチャネルＭＯＳは、入力回路の静電破壊防止手段として機能するとしてもよい。
【００２８】
この第２例では、電流ノイズの影響を受けやすいＰチャネルＭＯＳからの充電電流に対して対策を講じることにより、高速性を保つとともにレイアウトの簡略化が図られる。
【００２９】
また、ＮチャネルＭＯＳを入力回路の静電破壊防止手段として機能させることにより、別途静電破壊防止手段を具備する必要がなく、よりレイアウトを簡素化できる。
【００３０】
本発明の第３例は、ソースが電源端子と接続され、ゲートが第１の入力端子と接続されるＰチャネルＭＯＳと、一端がＰチャネルＭＯＳのドレインと接続され、他端が出力端子と接続される抵抗と、ドレインがＰチャネルＭＯＳのドレインと接続され、ゲートが第２の入力端子と接続され、ソースが基準電源端子と接続されるＮチャネルＭＯＳと、出力端子と接続された入力回路と、出力端子と接続された静電破壊保護手段とを具備し、抵抗の抵抗値は、ＰチャネルＭＯＳの等価抵抗値の略２〜４倍であり、抵抗の抵抗値は、ＮチャネルＭＯＳの等価抵抗値の略２〜４倍であることを特徴とする出力バッファ回路である。
【００３１】
この第３例では、抵抗の抵抗値の最適化がなされるとともに、抵抗がＰチャネルＭＯＳ側とＮチャネルＭＯＳ側とで共有されるため、よりレイアウトを簡素化できる。
【発明の効果】
【００３２】
本発明においては、出力信号の電圧の振動を防止でき、記憶装置に具備された場合に、記憶装置のデータ読み出し速度を高速化できる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、上記図１３及び以下の各図において、同一の要素については同一の符号を付してその説明を省略する。
【００３４】
（第１の実施の形態）
本実施の形態では、ＰＭＯＳのドレインと出力端子との間に第１の抵抗が接続され、出力端子とＮＭＯＳのドレインとの間に第２の抵抗が接続される出力バッファ回路について説明する。
【００３５】
図１は、本実施の形態に係る出力バッファ回路の一例を示す回路図である。
【００３６】
本実施の形態に係る出力バッファ回路６は、出力バッファ７、入力回路８、抵抗９、静電破壊防止装置１０を具備する。
【００３７】
出力バッファ回路６は、供給電源が１．８Ｖの製品であるため、電源電圧は、最大２．３Ｖに設定されているとする。
【００３８】
出力バッファ回路６に具備されている出力バッファ７は、ＰＭＯＳ２とＮＭＯＳ３と抵抗１１，１２を具備する。
【００３９】
ＰＭＯＳ２のソースは、電源端子ＶDDと接続される。ＰＭＯＳ２のゲートは、第１の入力端子４ａに接続されており、第１の入力信号を入力する。
【００４０】
第１の入力信号は、図示しないメモリセルから読み出された記憶情報に対応した信号である。
【００４１】
ＰＭＯＳ２のドレインは、抵抗１１の一端と接続され、抵抗１１の他端は、出力端子５に接続される。
【００４２】
抵抗１２の一端は、抵抗１１の他端と出力端子５に接続され、抵抗１２の他端は、ＮＭＯＳ３のドレインに接続される。
【００４３】
ＮＭＯＳ３のゲートは、第２の入力端子４ｂに接続されており、第２の入力信号を入力する。
【００４４】
第２の入力信号は、前記図示しないメモリセルから読み出された記憶情報に対応した信号を入力する。
【００４５】
ＮＭＯＳ３のソースは、基準電源端子ＶSSと接続される。
【００４６】
出力バッファ回路６に具備されている入力回路８は、抵抗９を介して出力端子５に接続される。すなわち、出力端子５は、入力信号を内部に伝達するために、抵抗９を介して入力回路８が接続される。
【００４７】
出力バッファ回路６に具備されている静電破壊防止装置１０は、出力端子５に接続される。本実施の形態では、静電破壊防止装置１０は、寄生バイポーラトランジスタ１３を具備する。
【００４８】
寄生バイポーラトランジスタ１３は、ＮＰＮ型である。寄生バイポーラトランジスタ１３のコレクタは、出力端子５に接続される。寄生バイポーラトランジスタ１３のベースは、基盤に接続される。寄生バイポーラトランジスタ１３のエミッタは、基準電圧端子ＶSSに接続される。
【００４９】
出力バッファ回路６の基本動作について説明する。
【００５０】
出力バッファ回路６は、図示しない切替信号にしたがって出力バッファモードとして動作する場合、メモリセルの読み出し情報にしたがって、第１の入力信号及び第２の入力信号に応じて出力信号を外部に出力する。
【００５１】
また、出力バッファ回路６は、切替信号にしたがって入力モードとして動作する場合において、出力端子５に外部からの入力信号が印加されると、抵抗９及び入力回路８を経由してチップ内部に入力信号を伝達する。
【００５２】
以下に、出力バッファモードとしての動作について詳細に説明する。
【００５３】
出力バッファ回路６から出力信号「Ｈ」が出力される場合、第１の入力端子４ａに入力される第１の入力信号は、「Ｈ」から「Ｌ」に変化し、第２の入力端子４ｂに入力される第２の入力信号も、「Ｈ」から「Ｌ」に変化する。
【００５４】
すると、ＰＭＯＳ２がＯＮとなり、ＮＭＯＳ３がＯＦＦとなり、電源端子ＶDDからＰＭＯＳ２及び抵抗１１を経由して出力端子５に電流が流れ、出力バッファ回路６からの出力信号は、「Ｌ」から「Ｈ」に変化する。
【００５５】
一方、出力バッファ回路６から出力信号「Ｌ」が出力される場合、第１の入力端子４ａに入力される第１の入力信号及び第２の入力端子４ｂに入力される第２の入力信号は、「Ｌ」から「Ｈ」に変化する。
【００５６】
すると、ＰＭＯＳ２がＯＦＦとなり、ＮＭＯＳ３がＯＮとなり、出力端子５から抵抗１２及びＮＭＯＳ３を経由して基準電源端子ＶSSに電流が流れ、出力バッファ回路６からの出力信号は、「Ｈ」から「Ｌ」に変化する。
【００５７】
図２は、本実施の形態に係る出力バッファ回路６の特性の計算に用いられる等価回路の一例を示す回路図である。
【００５８】
この図２は、出力バッファ７が実際のシステムボード（基盤）上に実装され、使用された場合の等価回路の一例を表している。
【００５９】
なお、この図２においては、記載を簡素化するために、入力回路８、抵抗９、静電破壊防止装置１０については省略している。
【００６０】
システムボード上には、システムボードに具備される電源配線等の寄生のインダクタンス（Ｌ）、抵抗（Ｒ）、容量（Ｃ）が存在する。したがって、出力バッファ回路６の電流ノイズが大きいと、上記寄生のインダクタンス、抵抗、容量に影響を受けた信号現象が発生し、システムの誤動作が引き起こされる場合がある。
【００６１】
上記図２において、回路１４は、電源配線の寄生等価回路であり、寄生インダクタンスＬ１，Ｌ２、寄生抵抗Ｒ１、寄生容量Ｃ１を具備する。
【００６２】
回路１５は、基準電源配線の寄生等価回路であり、寄生インダクタンスＬ３，Ｌ４、寄生抵抗Ｒ２、寄生容量Ｃ２を具備する。
【００６３】
回路１６は、出力信号配線の寄生等価回路であり、寄生インダクタンスＬ５〜Ｌ８、寄生容量Ｃ３〜Ｃ６を具備する。
【００６４】
なお、上記図２の例では、寄生インダクタンスＬ５と寄生インダクタンスＬ８の値は、６ｎＨ（ナノヘンリー）とする。寄生インダクタンスＬ６と寄生インダクタンスＬ７の値は、１０ｎＨとする。容量Ｃ３〜Ｃ６の値は、１０ｐＦ（ピコファラッド）とする。
【００６５】
図３は、本実施の形態に係る出力バッファ回路６の特性の例を示すグラフである。この図３では、抵抗１１の抵抗値をパラメータとして用いた場合のＰＭＯＳ２の出力電圧と出力電流の依存性の例を表している。
【００６６】
直線ＳＬ１〜ＳＬ４は、それぞれ抵抗１１の抵抗値が１０Ω、２０Ω、５０Ω、１００Ωの場合の電圧電流特性を示している。
【００６７】
曲線ＣＬ１は、ＰＭＯＳ２のみ（抵抗１１の抵抗値が０Ω）の場合の電圧電流特性を示している。
【００６８】
曲線ＣＬ２〜ＣＬ４は、ＰＭＯＳ２とそれぞれ抵抗値１０Ω、２０Ω、５０Ω、１００Ωの抵抗１１とを直列に接続した場合の電圧電流特性を示すグラフである。
【００６９】
なお、ＰＭＯＳ２の寸法は、高速化に必要な電流を得るために、実質等価抵抗が略５Ωになるよう設定されている。
【００７０】
ＰＭＯＳ２と抵抗１１とを直列に接続すると、上記の曲線ＣＬ２〜ＣＬ４から分かるように、出力電圧のレベルが低い場合には、電流値は、ＰＭＯＳ２の影響が強く、ＰＭＯＳ２の特性によりほぼ定まる。
【００７１】
一方、出力電圧のレベルが高くなると、電流値は、抵抗１１の影響が強く、抵抗１１の特性によりほぼ定まる。
【００７２】
計算上、曲線ＣＬ２〜ＣＬ４の理想的な変極点は、｛［ＶDD−Ｖthp（ＰＭＯＳ２）］／２｝＋Ｖthp（ＰＭＯＳ２）で表される。
【００７３】
ここで、ＶDD＝２．３Ｖ、ＰＭＯＳ２のしきい値Ｖthp（ＰＭＯＳ２）＝０．７Ｖとすると、変極点は、略１．５Ｖとなる。なお、Ｖthp（ＰＭＯＳ２）は、ＰＭＯＳ２が動作する最低電圧を表すしきい値である。
【００７４】
変極点が略１．５Ｖ付近となる特性は、曲線ＣＬ２，ＣＬ３である。曲線ＣＬ２，ＣＬ３における抵抗１１の抵抗値は、それぞれ１０Ω，２０Ωである。
【００７５】
したがって、上記図３を参考にすると、出力バッファ７を高速に動作させるための抵抗１１の抵抗値は、略１０Ω〜２０Ωが適当と判断される。
【００７６】
また、この場合、抵抗１１の抵抗値とＰＭＯＳ２の抵抗値との比を求めると、ＰＭＯＳ２の等価抵抗の略２〜４倍に、抵抗１１の抵抗値を設定することが適当と判断される。
【００７７】
ＮＭＯＳ３と抵抗１２との間の関係についても同様である。
【００７８】
図４は、本実施の形態に係る出力バッファ回路６の出力波形の例を示すグラフである。この図４では、上記図２に示す等価回路を用いて、出力信号「Ｌ」を出力する場合の波形を表している。
【００７９】
曲線ＷＨ１は、ＰＭＯＳ２のみ（抵抗１１の抵抗値が０Ω）の場合の出力信号の波形例である。
【００８０】
曲線ＷＨ２〜ＷＨ４は、ＰＭＯＳ２とそれぞれ抵抗値１０Ω、２０Ω、５０Ω、１００Ωの抵抗１１とを直列に接続した場合の出力信号の波形例である。
【００８１】
出力信号の波形が電源電圧の１０％から９０％まで変化するまでの遷移時間をＴｒとすると、上記図４より、曲線ＷＨ１〜ＷＨ５までのＴｒは、それぞれ１．７ｎｓ（Ｒ＝０Ω）、１．８ｎｓ（Ｒ＝１０Ω）、２．１ｎｓ（Ｒ＝２０Ω）、３．４ｎｓ（Ｒ＝５０Ω）、７．０ｎｓ（Ｒ＝１００Ω）となる。
【００８２】
この曲線ＷＨ１〜ＷＨ５の変化からも、抵抗１１の抵抗値は１０Ω〜２０Ω程度が、出力信号の波形のオーバーシュートが許容される最適値であると考えられる。
【００８３】
以上の結果より、従来から経験的に用いられているように、出力バッファ回路に具備される抵抗の抵抗値を１００Ω前後とすると、出力バッファ回路の高速化が困難であることが分かる。
【００８４】
図５は、上記図２の等価回路を用いて、出力信号「Ｌ」を出力する場合の波形の例を示す。
【００８５】
曲線ＷＬ１は、ＮＭＯＳ３のみ（抵抗１２の抵抗値が０Ω）の場合の出力信号の波形例である。
【００８６】
曲線ＷＬ２〜ＷＬ４は、ＮＭＯＳ３とそれぞれ抵抗値１０Ω、２０Ω、５０Ω、１００Ωの抵抗１２とを直列に接続した場合の出力信号の波形例である。
【００８７】
この図５から、抵抗１２の抵抗値１０Ω〜２０Ωとしても、１０Ω〜２０Ω程度が適していると考えられる。
【００８８】
以上説明した出力バッファ回路６では、ＰＭＯＳ２のドレインと抵抗１１の一端とが接続され、抵抗１１の他端と出力端子５が接続され、出力端子５と抵抗１２の一端が接続され、抵抗１２の他端とＮＭＯＳ３のドレインとが接続されている。
【００８９】
そして、本実施の形態では、抵抗１１の抵抗値を、ＰＭＯＳ２の等価抵抗値の略２〜４倍と設定し、抵抗１２の抵抗値を、ＮＭＯＳ３の等価抵抗値の略２〜４倍と設定している。
【００９０】
また、本実施の形態では、抵抗１１の抵抗値を、略１０〜２０Ωと設定し、抵抗１２の抵抗値を、略１０〜２０Ωと設定している。
【００９１】
このように、抵抗１１と抵抗１２とを最適化することにより、電源端子ＶDDと出力端子５との間の電圧あるいは出力端子５と基準電源端子ＶSSとの間の電圧が小さい場合に、出力電流は、ＰＭＯＳ２あるいはＮＭＯＳ３の特性で決まり、電源端子ＶDDと出力端子５との間の電位差あるいは出力端子５と基準電源端子ＶSSとの電位差が大きくなった場合に、出力電流は、抵抗１１あるいは抵抗１２で決まる状態とすることができる。
【００９２】
したがって、高速性を保ちながら出力バッファ回路６の電流値を抑制することができ、出力バッファ回路６の出力信号の電圧が安定するまでの時間を短縮できる。
【００９３】
そして、本実施の形態に係る出力バッファ回路６をメモリなどの記憶装置に具備することにより、記憶装置のデータ読み出しを高速化できる。
【００９４】
（第２の実施の形態）
本実施の形態では、ＰＭＯＳのドレインと第１の抵抗の一端とが接続され、第１の抵抗の他端と出力端子とが接続され、出力端子とＮＭＯＳのドレインとが接続される出力バッファ回路について説明する。
【００９５】
図６は、本実施の形態に係る出力バッファ回路の一例を示す回路図である。
【００９６】
本実施の形態に係る出力バッファ回路１７は、上記図１の出力バッファ回路６と出力バッファが異なっている。
【００９７】
出力バッファ回路１７に具備される出力バッファ１８は、ＰＭＯＳ２とＮＭＯＳ３と抵抗１９とを具備する。
【００９８】
ＰＭＯＳ２のソースは、電源端子ＶDDと接続される。ＰＭＯＳ２のゲートは、入力端子４ａと接続されており、第１の入力信号を入力する。
【００９９】
ＰＭＯＳ２のドレインは、抵抗１９の一端と接続され、抵抗１９の他端は、出力端子５に接続される。
【０１００】
ＮＭＯＳ３のドレインは、出力端子５に接続され、ＮＭＯＳ３のゲートは、第２の入力端子４ｂと接続されており、第２の入力信号を入力する。ＮＭＯＳ３のソースは、基準電圧端子ＶSSと接続される。
【０１０１】
出力バッファ回路１７の基本動作について説明する。
【０１０２】
出力バッファ回路１７は、上記図１の出力バッファ回路６と同様に、出力バッファモード又は入力モードとして動作する。
【０１０３】
出力バッファ回路１７の出力バッファモード又は入力モードは、図示しない切替回路からの切替信号にしたがって切り替えられる。
【０１０４】
本実施の形態に係る出力バッファ回路１７は、ＰＭＯＳ２側にのみ抵抗１９が具備されており、ＮＭＯＳ３側には抵抗が具備されていない。
【０１０５】
出力電流のノイズに最も影響を与えるのは、電源端子ＶDDからの電流である。したがって、この電源端子ＶDDからの電流に関係するＰＭＯＳ２側においてノイズ対策を施すことで、ノイズ除去効果を効率的に得ることができる。
【０１０６】
また、本実施の形態では、出力バッファ１８のＮＭＯＳ３が出力端子５に直接接続されており、このＮＭＯＳ３は、静電破壊保護素子としての役割を担うため、静電破壊保護防止装置１０を省略してもよい。静電破壊保護防止装置１０を省略することにより、さらにレイアウトを縮小できる。
【０１０７】
以下に、静電破壊防止用の寄生バイポーラトランジスタ１３による静電破壊保護動作について詳細に説明する。
【０１０８】
図７は、静電破壊防止用の寄生バイポーラトランジスタ１３の一例を示す平面図である。
【０１０９】
また、図８は、静電破壊防止用の寄生バイポーラトランジスタ１３の一例を示す断面図である。図８は、上記図７のＡ１−Ａ２断面を表している。
【０１１０】
図７及び図８では、寄生バイポーラトランジスタ１３の一個分が表されている。半導体シリコン基板であるｐ−基板２０の上に、コレクタ２１としてｎ＋拡散層が設けられており、エミッタ２２としてｎ＋拡散層が設けられており、コレクタ２１の接続端子としてコンタクト２３が設けられており、エミッタ２２の接続端子としてコンタクト２４が設けられている。
【０１１１】
コレクタ２１は、出力バッファ回路１７の出力端子５に接続される。エミッタ２２は、基準電源端子ＶSSに接続される。
【０１１２】
静電破壊防止用の寄生バイポーラトランジスタ１３のコレクタ２１（出力端子５）に数百ボルトの静電気が印加された場合、コレクタ２１のｎ＋拡散層が接合破壊（ブレークダウン）を起こし、電流がｐ−基板２０（ベース）に注入され、結果としてコレクタ２１からエミッタ２２への大電流が流れ、出力端子５に印加された静電気が放電され、出力端子５に接続されている入力回路８が保護される。
【０１１３】
実際には、静電気を放電するために大電流を流す必要があるため、寄生バイポーラトランジスタ１３の寸法は大きく設定する。
【０１１４】
以下に、ＮＭＯＳ３による静電破壊保護動作について詳細に説明する。
【０１１５】
図９は、出力バッファ回路１７のＮＭＯＳ３の一例を示す平面図である。
【０１１６】
また、図１０は、出力バッファ回路１７のＮＭＯＳ３の一例を示す断面図である。図１０は、上記図９のＡ３−Ａ４断面を表している。
【０１１７】
図９及び図１０では、ＮＭＯＳ３の一個分が表されている。ｐ−基板２５の上に、ドレイン２６（コレクタに相当）としてｎ＋拡散層が設けられており、ソース２７（エミッタに相当）としてｎ＋拡散層が設けられており、ドレイン２６の接続端子としてコンタクト２８が設けられており、ソース２７の接続端子としてコンタクト２９が設けられている。
【０１１８】
ドレイン２６は、出力バッファ回路１７の出力端子５に接続される。ソース２７は、基準電源端子ＶSSに接続される。また、ＮＭＯＳ３は、ゲート３０を具備する。
【０１１９】
ＮＭＯＳ３のドレイン２６（出力端子５）に数百ボルトの静電気が印加された場合、ドレイン２６のｎ＋拡散層が接合破壊を起こし、電流がｐ−基板２５（ベース）に注入され、結果としてドレイン２６からソース２７への大電流が流れ、出力端子５に印加された静電気が放電され、出力端子５に接続されている入力回路８が保護される。
【０１２０】
このＮＭＯＳ３による静電破壊保護動作は、上記の静電破壊防止用の寄生バイポーラトランジスタ１３による静電破壊保護動作と同様である。
【０１２１】
特に、本実施の形態のように、出力バッファ回路１７を高速化する場合、ＮＭＯＳ３の寸法を大きく設定するため、寄生バイポーラトランジスタ１３としての電流も多く流せるので、静電破壊防止装置１０を省略できる。
【０１２２】
本実施の形態では、出力バッファ１８の寸法を大きく設定するために、トランジスタを複数個並列に接続してもよい。さらに、出力バッファ１８の寸法を変更容易とするために、出力バッファ１８用のＮＭＯＳ３1〜３nと並列に、予備用のＮＭＯＳ３n+1〜３mを具備してもよい。
【０１２３】
図１１は、ＮＭＯＳ３を並列に接続した構成の一例を示す回路図である。この図１１では、出力端子５とＮＭＯＳ３との関係のみを表しており、他の構成要素については省略して表している。
【０１２４】
出力端子５には、出力バッファ用のｎ個のＮＭＯＳ３1〜３nが並列に接続されている。さらに、出力端子５には、予備用のｍ−ｎ個のＮＭＯＳ３n+1〜３mが並列に接続される。ＮＭＯＳ３1〜３nのゲートには、第２の入力端子４ｂが接続され、第２の入力信号を入力する。
【０１２５】
予備用のＮＭＯＳ３n+1〜３mのゲートは、例えばＡＬ等のメタル配線を介して基準電源端子ＶSSと接続される。
【０１２６】
ゲートの接続にメタル配線を用いることにより、必要に応じて予備用のＮＭＯＳ３n+1〜３mのゲートに第２の入力信号が入力されるように変更することが容易となる。
【０１２７】
このように、予備用のＮＭＯＳ３n+1〜３mを出力バッファ回路１７に具備することにより、より効果的に静電破壊を防止することができる。
【０１２８】
本実施の形態においても、上記第１の実施の形態の場合と同様に、抵抗１９の抵抗値を、ＰＭＯＳ２の等価抵抗値の略２〜４倍と設定し、また抵抗１９の抵抗値を、略１０〜２０Ωと設定することにより、上記第１の実施の形態と同様の作用により同様の効果を得ることができる。
【０１２９】
（第３の実施の形態）
本実施の形態では、上記第２の実施の形態の変形例について説明する。
【０１３０】
本実施の形態に係る出力バッファ回路は、ＰＭＯＳのドレインと第１の抵抗の一端とが接続され、抵抗の一端とＮＭＯＳのドレインとが接続され、抵抗の他端と出力端子とが接続される出力バッファ回路について説明する。
【０１３１】
図１２は、本実施の形態に係る出力バッファ回路の一例を示す回路図である。
【０１３２】
本実施の形態に係る出力バッファ回路４０は、上記図６の出力バッファ回路１７と出力バッファが異なっている。
【０１３３】
出力バッファ回路４０に具備される出力バッファ４１は、ＰＭＯＳ２とＮＭＯＳ３と抵抗４２とを具備する。
【０１３４】
ＰＭＯＳ２のソースは、電源端子ＶDDと接続される。ＰＭＯＳ２のゲートは、第１の入力端子４ａと接続されており、第１の入力信号を入力する。
【０１３５】
ＰＭＯＳ２のドレインは、抵抗４２の一端と接続され、抵抗４２の他端は、出力端子５に接続される。
【０１３６】
ＮＭＯＳ３のドレインは、抵抗４２の一端と接続され、ＮＭＯＳ３のゲートは、第２の入力端子４ｂと接続されており、第２の入力信号を入力する。ＮＭＯＳ３のソースは、基準電圧端子ＶSSと接続される。
【０１３７】
本実施の形態においても、上記第１の実施の形態の場合と同様に、抵抗４２の抵抗値を、ＰＭＯＳ２の等価抵抗値の略２〜４倍と設定し、抵抗４２の抵抗値を、ＮＭＯＳ３の等価抵抗値の略２〜４倍と設定し、抵抗４２の抵抗値を、略１０〜２０Ωと設定することにより、上記第１の実施の形態と同様の作用により同様の効果を得ることができる。
【０１３８】
なお、上記各実施の形態に係る出力バッファ回路６，１７，４０において、各構成要素は同様の動作を実現可能であれば配置を自由に変更可能である。上記各実施の形態については、上記の構成そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【産業上の利用可能性】
【０１３９】
本発明は、出力バッファ回路により出力信号を出力する記憶装置の分野に有効である。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１の実施の形態に係る出力バッファ回路の一例を示す回路図。
【図２】同実施の形態に係る出力バッファ回路をシステムボード上に組み込んだ場合の等価回路の一例を示す回路図。
【図３】同実施の形態に係る出力バッファ回路の電源端子から出力端子に流れる電流値と電圧値の関係の例を示す図。
【図４】出力信号の立ち上がり電圧の抑制状態の例を示すグラフ。
【図５】出力信号の立ち下がり電圧の抑制状態の例を示すグラフ。
【図６】本発明の第２の実施の形態に係る出力バッファ回路の一例を示す回路図。
【図７】静電破壊防止用の寄生バイポーラトランジスタの一例を示す平面図。
【図８】静電破壊防止用の寄生バイポーラトランジスタの一例を示す断面図。
【図９】同実施の形態に係る出力バッファ回路のＮＭＯＳの一例を示す平面図。
【図１０】同実施の形態に係る出力バッファ回路のＮＭＯＳの一例を示す断面図。
【図１１】出力バッファ内のＮＭＯＳを並列に接続した構成の一例を示す回路図。
【図１２】本発明の第３の実施の形態に係る出力バッファ回路の一例を示す回路図。
【図１３】従来の出力バッファ回路の一例を示す回路図。
【図１４】従来の出力バッファ回路の出力信号の電圧の振動状態の一例を示す図。
【符号の説明】
【０１４１】
１，６，１７，４０…出力バッファ回路、２…ＰＭＯＳ、３…ＮＭＯＳ、４ａ，４ｂ…出力端子、５…出力端子、７，１８，４１…出力バッファ、８…入力回路、９，１１，１２，１９，４２…抵抗、１０…静電破壊防止装置、１３…寄生バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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