(57)【要約】【課題】  消費電力が小さく、かつ、回路面積を削減したラッチ機能付のレベルシフト回路を提供することを目的とする。【解決手段】  入力段の貫通電流を遮断するため、プリチャージ期間にＯＮするプリチャージ用ＰＭＯＳトランジスタＭＰ１と、データ入力期間にデータを入力しディスチャージするＮＭＯＳトランジスタＭＮ１と、レベルシフト後のデータをホールドするトランジスタＭＰ２を設けることにより、それぞれのトランジスタを最小レベルで構成できる。また、このレベルシフト回路はラッチ機能を有するため入力データをラッチする回路を省くことができ、回路面積を小さくできる。【選択図】  図１
2005184774.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧で動作する入力信号をそれより高い第２の電圧で動作する信号に変換するレベルシフト回路であって、
第２の電圧とＧＮＤレベルの間に第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと第２のＮｃｈトランジスタを直列に接続し、
前記第１のＰｃｈトランジスタのドレインに第１のインバータのゲートを接続し、
前記第１のインバータの出力に第２のインバータの入力を接続し、
第２のＰｃｈトランジスタのソースを前記第２のインバータの出力に接続し、
前記第２のＰｃｈトランジスタのドレインを前記第１のインバータの入力に接続し、
前記第１のＰｃｈトランジスタのゲートと前記第２のＮｃｈトランジスタのゲートと前記第２のＰｃｈトランジスタのゲートに制御回路部から制御信号を供給し、
前記第１のＮｃｈトランジスタのゲートに第１の電圧で動作する入力信号を印加し、
前記第１のインバータの出力または前記第２のインバータの出力から第２の電圧で動作する信号を出力する
レベルシフト回路。
【請求項２】
前記第１のインバータのゲートと前記第２のインバータの出力との間に挿入された前記第２のＰｃｈトランジスタの代わりに第３のＮｃｈトランジスタを備えた
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のインバータのゲートと前記第２のインバータの出力との間に挿入された前記第２のＰｃｈトランジスタと並列して第３のＮｃｈトランジスタを備えた
請求項１に記載のレベルシフト回路。
【請求項４】
前記第１のインバータのゲートと前記第２のインバータの出力との間に挿入された前記第２のＰｃｈトランジスタの代わりに、前記第１のインバータのゲートに容量を接続した
請求項１に記載のレベルシフト回路。
【請求項５】
前記第１のＮｃｈトランジスタと第２のＮｃｈトランジスタの直列部分を、第２のＮｃｈトランジスタのみに置換し、
第２のＮｃｈトランジスタのゲートに第１の電圧のＡＮＤ論理の出力を接続し、
前記ＡＮＤ論理の入力側には第１の電圧で動作する入力信号と制御回路部からの制御信号を供給した
請求項１〜４のいずれかに記載のレベルシフト回路。
【請求項６】
前記制御回路部は、
前記第１の電圧で動作する複数段のフリップフロップ回路と、
前記複数段のフリップフロップ回路の各段の出力を入力にして制御信号を出力する論理セル群と、
前記論理セル群から出力された制御信号を対応する第２の電圧に変換する電圧変換回路とを備えている
請求項１〜５のいずれかに記載のレベルシフト回路。
【請求項７】
前記制御回路部は、電源の投入の際に前記複数段のフリップフロップ回路をリセットまたはセットする電源投入検出回路を備えた
請求項６に記載のレベルシフト回路。
【請求項８】
前記複数段のフリップフロップ回路の少なくとも一部を遅延素子にて構成した
請求項６に記載のレベルシフト回路。
【請求項９】
前記第１のＰｃｈトランジスタのドレインと前記第１のＮｃｈトランジスタのドレインを接続しているノードの配線長を、第１のＮｃｈトランジスタのソースと第２のＮｃｈトランジスタのドレインを接続するノードの配線長よりも長くした
請求項１〜４のいずれかに記載のレベルシフト回路。
【請求項１０】
第１の電圧と第１のＧＮＤレベルで動作する入力信号を前記第１の電圧と前記第１のＧＮＤレベルよりも低い第２のＧＮＤレベルで動作する信号に変換するレベルシフト回路であって、
第１の電圧と第２のＧＮＤレベルの間に第１のＰｃｈトランジスタと第２のＰｃｈトランジスタと第１のＮｃｈトランジスタを直列に接続し、
前記第２のＰｃｈトランジスタのドレインに第１のインバータのゲートを接続し、
前記第１のインバータの出力に第２のインバータのゲートを接続し、
第２のＮｃｈトランジスタのドレインを前記第２のインバータの出力に接続し、
前記第２のＮｃｈトランジスタのソースを前記第１のインバータのゲートに接続し、
前記第１のＰｃｈトランジスタのゲートと前記第１のＮｃｈトランジスタのゲートと前記第２のＮｃｈトランジスタのゲートに制御回路部から制御信号を供給し、
前記第２のＰｃｈトランジスタのゲートに前記入力信号を印加し、
前記第１のインバータの出力または前記第２のインバータの出力から第２のＧＮＤレベルで動作する信号を出力する
レベルシフト回路。
【請求項１１】
１つの制御回路部に対して複数のレベル変換部を持つ
請求項１〜１０のいずれかに記載のレベルシフト回路。
【請求項１２】
請求項１〜１１のいずれかに記載のレベルシフト回路を備えた
液晶ドライバ。
【請求項１３】
請求項１〜１１のいずれかに記載のレベルシフト回路を備えた
液晶ソースドライバ。
【請求項１４】
前記制御回路部は、前記論理セル群から出力された前記制御信号を、電圧初期化制御信号に応じて初期化された制御信号として出力する初期化回路を備え、
初期化回路出力に発生する制御信号を前記電圧変換回路が前記第２の電圧で動作する制御信号に変換する
請求項６に記載のレベルシフト回路。
【請求項１５】
前記第１の電圧の立ち上がりが検出された後にセットされる前記電圧初期化制御信号を発生するリセット信号生成回路を設け、
リセット信号生成回路の出力に発生した前記電圧初期化制御信号に応じて前記初期化回路が前記初期化された制御信号を出力するよう構成した
請求項１４に記載のレベルシフト回路。
【請求項１６】
前記第１の電圧と前記第２の電圧の立ち上がりが検出された後にセットされる前記電圧初期化制御信号を発生するリセット信号生成回路を設け、
リセット信号生成回路の出力に発生した前記電圧初期化制御信号に応じて前記初期化回路が前記初期化された制御信号を出力するよう構成した
請求項１４に記載のレベルシフト回路。
【請求項１７】
前記リセット信号生成回路は、
前記第１の電圧の立ち上がりを遅延させて出力するバッファからなる遅延手段と、
前記第１の電圧を入力とし前記遅延手段の出力をリセットに入力し、前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１５に記載のレベルシフト回路。
【請求項１８】
前記リセット信号生成回路は、
前記第１の電圧の立ち上がりを遅延させて出力するバッファからなる遅延手段と、
前記第１の電圧と前記遅延手段の出力との論理積をとる論理素子と、
前記第１の電圧を入力とし前記論理素子の出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１５に記載のレベルシフト回路。
【請求項１９】
前記リセット信号生成回路は、
ゲート−ドレイン間を接続したＰｃｈトランジスタと抵抗器を直列接続し第１の電源または第１の電源に対応する電源が印加された直列回路と、
前記Ｐｃｈトランジスタと抵抗器との接続点に入力が接続されたバッファと、
前記第１の電圧を入力とし前記バッファの出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１５に記載のレベルシフト回路。
【請求項２０】
前記リセット信号生成回路は、
ゲート−ドレイン間を接続したＰｃｈトランジスタと抵抗器を直列接続し第１の電源または第１の電源に対応する電源が印加された直列回路と、
前記Ｐｃｈトランジスタと抵抗器との接続点に入力が接続されたヒステリシスを有するバッファと、
前記第１の電圧を入力とし前記バッファの出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１５に記載のレベルシフト回路。
【請求項２１】
前記リセット信号生成回路は、
前記第１の電圧をリセットの入力とし前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をセットの入力としたＲＳ型フリップフロップを有し、前記ＲＳ型フリップフロップの出力の側から前記電圧初期化制御信号を出力する
請求項１５に記載のレベルシフト回路。
【請求項２２】
前記リセット信号生成回路は、
前記第２の電圧を入力とし前記第１の電圧または前記第１の電圧に対応する電源と接地の間に設けられた第１のインバータと、
前記第１のインバータの出力を入力とし前記第１の電圧または前記第１の電圧に対応する電源と接地の間に設けられた第２のインバータと、
前記第１の電圧を入力とし前記第２のインバータの出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１６に記載のレベルシフト回路。
【請求項２３】
前記リセット信号生成回路は、
前記第２の電圧を入力とし前記第１の電圧または前記第１の電圧に対応する電源と接地の間に設けられたインバータと、
前記第１の電圧と前記インバータの出力との論理積の反転をとる論理素子と、
前記第１の電圧を入力とし前記論理素子の出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１６に記載のレベルシフト回路。
【請求項２４】
前記リセット信号生成回路は、
前記第２の電圧と前記第１の電圧との間に設けられたダイオードと抵抗器との直列回路と、
前記ダイオードと抵抗器の接続点から出力される信号が入力側に接続されたバッファと、
前記第１の電圧を入力とし前記バッファの出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１６に記載のレベルシフト回路。
【請求項２５】
前記リセット信号生成回路は、
前記第２の電圧または前記第２の電圧に対応する電源と接地の間に設けられた第１，第２の抵抗器の直列回路と、
前記第１の抵抗器と第２の抵抗器の接続点から出力される信号が入力側に接続されたバッファと、
前記第１の電圧を入力とし前記バッファの出力をリセットに入力し前記第１の電圧の立ち上がりより遅いタイミングで立ち上がる制御信号をクロックに入力したフリップフロップと
を有し、前記フリップフロップの出力から前記電圧初期化制御信号を出力する
請求項１６に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源電圧で動作する回路間のインターフェイスとなるレベルシフト回路に関する。
【背景技術】
【０００２】
低電圧信号から高電圧信号に変換する従来のレベルシフト回路では、入力データを固定するために入力データをラッチする回路が必要であり、また、入力データの切り換わり時にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが同時にオンするため、Ｎ型ＭＯＳトランジスタの電流能力をＰ型ＭＯＳトランジスタの能力よりも大きくする必要があり、大きなサイズのＮ型ＭＯＳトランジスタが必要になるためレベルシフト回路の面積が大きくなり、また、切り替わり時の消費電力が大きくなってしまう。
【０００３】
図２５に従来のレベルシフト回路の一例を示す。
このレベルシフト回路は、入力側の回路の電源電圧ＶＤＤ１で動作するインバータＩＮＶ１と、出力側の回路の電源電圧ＶＤＤ２で動作するＰｃｈトランジスタＰ１，Ｐ２と、ＮｃｈトランジスタＮ１，Ｎ２と、２つのインバータＩＮＶ２，ＩＮＶ３から構成されている。
【０００４】
入力信号Ｄａｔａは、ＮｃｈトランジスタＮ１のゲートとインバータＩＮＶ１の入力に接続され、インバータＩＮＶ１の出力がＮｃｈトランジスタＮ２のゲートに接続されている。
【０００５】
ＮｃｈトランジスタＮ１のソースはＧＮＤに接地され、ドレインはＰｃｈトランジスタＰ１のドレインとＰｃｈトランジスタＰ２のゲートに接続され、ＰｃｈトランジスタＰ１のソースは電源電圧ＶＤＤ２に接続されている。
【０００６】
ＮｃｈトランジスタＮ２のソースはＧＮＤに接地され、ドレインは、ＰｃｈトランジスタＰ２のドレインとＰｃｈトランジスタＰ１のゲートとインバータＩＮＶ２の入力に接続され、ＰｃｈトランジスタＰ２のソースは電源電圧ＶＤＤ２に接続されている。
【０００７】
インバータＩＮＶ２の出力は、入力データのレベルシフトした信号ＯＵＴ１であり、これがインバータＩＮＶ３の入力に接続され、インバータＩＮＶ３の出力は信号ＯＵＴ１の反転信号ＯＵＴ２である。
【０００８】
このような構成において、入力信号ＤａｔａがＨレベルのときトランジスタＮ１はオンし、ノードＶ１１の電圧は下がり、トランジスタＰ２がオンする。また、入力信号Ｄａｔａの反転信号がトランジスタＮ２のゲートに接続されているため、トランジスタＮ２はオフする。そのため、ノードＶ１２はＨレベルになる。したがって、信号ＯＵＴ１はＬレベル、信号ＯＵＴ２はＨレベルが出力される。
【０００９】
逆に、入力信号ＤａｔａがＬレベルのときトランジスタＮ２はオンし、ノードＶ１２の電圧は下がり、トランジスタＰ１がオンする。また、入力信号ＤａｔａがＬレベルであるためトランジスタＮ１はオフする。そのため、ノードＶ１１はＨレベルになる。信号ＯＵＴ１はＨレベル、信号ＯＵＴ２はＬレベルが出力される。
【００１０】
しかしながら、入力信号ＤａｔａがＨレベルの状態のとき、ノードＶ１１はＬレベル、ノードＶ１２はＨレベルであり、トランジスタＮ１はオンし、トランジスタＮ２はオフし、トランジスタＰ２はオンし、トランジスタＰ１がオフしている。入力信号ＤａｔａがＨレベルからＬレベルに変化すると、トランジスタＮ１はオフし、トランジスタＮ２がオンする。そのため、トランジスタＮ２，Ｐ２がオンしている状態が発生し、トランジスタＮ２，Ｐ２に貫通電流が流れることになる。さらに、ノードＶ１２の電圧をＬレベルに下げる必要があるために、トランジスタＮ２のトランジスタサイズを大きくする必要がある。
【００１１】
さらに、入力信号ＤａｔａがＬレベルからＨレベルに変化する時も同様で、トランジスタＮ１，Ｐ１に貫通電流が流れ、ノードＶ１１の電圧をＬレベルに下げる必要があるため、トランジスタＮ１のトランジスタサイズを大きくする必要がある。
【００１２】
そのため従来のレベルシフト回路の構成では、消費電力が大きく、かつ、回路サイズが大きくなってしまう（例えば、特許文献１参照）。
【特許文献１】特開平１１−１３６１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
液晶ドライバでは、出力するにビット数を乗じて得られる数のレベルシフト回路を必要とする。例えば、各々８ビットで出力数が３８４本である液晶ドライバは、３０７２個ものレベルシフト回路を使用している。このように多数のレベルシフト回路を使用する用途では、個々のレベルシフト回路中の貫通電流による消費電流の増加が課題であるとともに、個々のレベルシフト回路の素子寸法が大きいために回路面積が増加してしまう課題があった。
【００１４】
本発明の目的は、ＣＭＯＳ構成のレベルシフト回路における貫通電流の発生をなくし、かつ、回路面積を従来よりも削減したレベルシフト回路を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明のレベルシフト回路は、第１の電圧で動作するデータ信号をそれより高い第２の電圧で動作する信号に変換するレベルシフト回路であって、第２の電圧とＧＮＤレベルの間に第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと第２のＮｃｈトランジスタを直列に接続し、前記第１のＰｃｈトランジスタのドレインに第１のインバータのゲートを接続し、前記第１のインバータの出力に第２のインバータの入力を接続し、第２のＰｃｈトランジスタのソースを前記第２のインバータの出力に接続し、前記第２のＰｃｈトランジスタのドレインを前記第１のインバータの入力に接続し、前記第１のＰｃｈトランジスタのゲートと前記第２のＮｃｈトランジスタのゲートと前記第２のＰｃｈトランジスタのゲートに制御回路部から制御信号を供給し、前記第１のＮｃｈトランジスタのゲートに第１の電圧で動作するデータ信号を印加し、前記第１のインバータの出力または前記第２のインバータの出力から第２の電圧で動作する出力信号を出力することを特徴とする。
【００１６】
なお、前記第１のインバータのゲートと前記第２のインバータの出力との間に挿入された前記第２のＰｃｈトランジスタの代わりに第３のＮｃｈトランジスタを備えた構成にしてもよい。
【００１７】
また、前記第１のインバータのゲートと前記第２のインバータの出力との間に挿入された前記第２のＰｃｈトランジスタと並列して第３のＮｃｈトランジスタを備えた構成にしてもよい。
【００１８】
また、前記第２のインバータの出力と前記第１のインバータのゲートの間に挿入された前記第２のＰｃｈトランジスタの代わりに、前記第１のインバータのゲートに容量を接続した構成にしてもよい。
【００１９】
さらに、前記第１のＮｃｈトランジスタと第２のＮｃｈトランジスタの直列部分を、第２のＮｃｈトランジスタに置換し、第２のＮｃｈトランジスタのゲートに第１の電圧のＡＮＤ論理の出力を接続し、前記ＡＮＤ論理の入力側には第１の電圧で動作するデータ信号と制御回路部からの制御信号を供給するように構成してもよい。
【００２０】
また、前記制御回路部は、前記第１の電圧で動作する複数段のフリップフロップ回路と、前記フリップフロップ回路の各段の出力を入力にして制御信号を出力する数個の論理セルと、前記数個の論理セルから出力された制御信号を第２の電圧に変換する回路とを備えていることを特徴とする。
【００２１】
更に、前記制御回路部は、電源の投入の際に前記複数段のフリップフロップ回路をリセットまたはセットする電源投入検出回路を備えている。
なお、前記複数段のフリップフロップ回路の一部またはすべてを遅延素子にて構成されてもよい。
【００２２】
更に、前記第１のＰｃｈトランジスタのドレインと前記第１のＮｃｈトランジスタのドレインを接続しているノードの配線長を、第１のＮｃｈトランジスタのソースと第２のＮｃｈトランジスタのドレインを接続するノードの配線長よりも長くすることによって、寄生容量を大きくして電荷抜けによる誤動作を防いでいる。
【００２３】
また、本発明は、１つの制御回路部に対して複数のレベル変換部を持った構成にすると、第１の電圧と第１のＧＮＤレベルで動作する信号を、第１の電圧と第１のＧＮＤレベルよりも低い第２のＧＮＤレベルで動作する信号に変換するレベルシフト回路を、消費電流が小さく、かつ、回路サイズを小さくすることができる。複数のレベル変換部の入力データを同時にレベル変換して出力することで、制御回路部の重複をなくし、更に面積を削減することができる。
【００２４】
本発明によれば、たとえば、入力信号が切り替わる時でも、第１のＰｃｈトランジスタと第１のＮｃｈトランジスタ、第２のＮｃｈトランジスタにて、貫通電流が流れず、そのため、各々のトランジスタサイズを小さくすることができる。さらに、本発明のレベルシフト部の素子数も増えていないため、回路サイズを小さくできる。
【００２５】
また、第１の電圧と第１のＧＮＤレベルで動作するデータ信号を前記第１の電圧と前記第１のＧＮＤレベルよりも低い第２のＧＮＤレベルで動作する信号に変換するレベルシフト回路であって、第１の電圧と第２のＧＮＤレベルの間に第１のＰｃｈトランジスタと第２のＰｃｈトランジスタと第１のＮｃｈトランジスタを直列に接続し、前記第２のＰｃｈトランジスタのドレインに第１のインバータのゲートを接続し、前記第１のインバータの出力に第２のインバータのゲートを接続し、第２のＮｃｈトランジスタのドレインを前記第２のインバータの出力に接続し、前記第２のＮｃｈトランジスタのソースを前記第１のインバータのゲートに接続し、前記第１のＰｃｈトランジスタのゲートと前記第１のＮｃｈトランジスタのゲートと前記第２のＮｃｈトランジスタのゲートに制御回路部から制御信号を供給し、前記第２のＰｃｈトランジスタのゲートに前記データ信号を印加し、前記第１のインバータの出力または前記第２のインバータの出力から第２のＧＮＤレベルで動作する信号出力信号を出力することを特徴とする。
【００２６】
この構成によると、第１の電圧と第１のＧＮＤレベルで動作する信号を、第１の電圧と第１のＧＮＤレベルよりも低い第２のＧＮＤレベルで動作する信号に変換するレベルシフト回路を、消費電流が小さく、かつ、回路サイズを小さくすることができる。
【発明の効果】
【００２７】
本発明により、消費電力が小さく、かつ、回路面積を削減したラッチ機能付のレベルシフト回路を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施の形態を図１〜図２４に基づいて説明する。
（実施の形態１）
図１〜図４は本発明の（実施の形態１）を示す。
【００２９】
図１と図２は本発明の（実施の形態１）のレベルシフト回路を示す。
図１において、レベルシフト回路はレベル変換部１０と制御回路部２０からなり、レベル変換部１０は、２個のＰｃｈトランジスタＭＰ１，ＭＰ２と２個のＮｃｈトランジスタＭＮ１，ＭＮ２と、２個のインバータＩＮＶ２，ＩＮＶ３を備えている。
【００３０】
入力信号Ｄａｔａは低電圧の入力信号、信号ＯＵＴ１，ＯＵＴ２は各々レベル変換後の出力信号、Ｖ０，Ｖ１は各々内部ノード、制御信号ＶＰＡ，ＶＮＢ，ＶＰＣは各々Ｈレベルが電源電圧ＶＤＤ２である制御信号である。
【００３１】
制御回路部２０からの出力である制御信号ＶＰＡ，ＶＮＢ，ＶＰＣを各々トランジスタＭＰ１，ＭＮ２，ＭＰ２のゲートに接続する。トランジスタＭＮ１のゲートに入力信号Ｄａｔａが入力される。
【００３２】
トランジスタＭＰ１のソースは第１の電源よりも高い電圧である第２の電源電圧ＶＤＤ２に接続され、トランジスタＭＰ１のドレインはトランジスタＭＮ１のドレインと接続しそのノードをＶ１とする。トランジスタＭＮ１のソースはトランジスタＭＮ２のドレインに接続しそのノードをＶ０とする。トランジスタＭＮ２のソースはＶＳＳに接続される。
【００３３】
ノードＶ１には第１のインバータＩＮＶ２のゲートが接続され、第１のインバータの出力は、第２のインバータＩＮＶ３のゲートに接続されると共にそのノードはレベル変換後の信号ＯＵＴ１として出力される。第２のインバータＩＮＶ３の出力はレベル変換後の信号ＯＵＴ２として出力される。
【００３４】
トランジスタＭＰ２は信号ＯＵＴ２とノードＶ１にそれぞれソースとドレインが接続されている。第１のインバータＩＮＶ２と第２のインバータＩＮＶ３には電源電圧ＶＤＤ２にて電源が供給されている。
【００３５】
図２は動作例で、制御信号ＶＰＡがＬレベルの時にトランジスタＭＰ１はオンし、ノードＶ１をプリチャージする。制御信号ＶＰＡをＨレベルにした後、制御信号ＶＮＢをＨレベルにして、その時の入力信号Ｄａｔａを入力する。ノードＶ１が安定した後に、制御信号ＶＰＣをＬレベルにして、出力データをラッチ保持する。
【００３６】
この（実施の形態１）のレベルシフト回路を、液晶ドライバまたは液晶ソースドライバに使用した場合、液晶ドライバでは、変換時データは使用せず、出力ホールドしているときのデータのみ使用するため問題ない。
【００３７】
さらに詳しく説明すると、図２において、初期状態を、制御信号ＶＰＡがＨレベル、制御信号ＶＮＢ，ＶＰＣがＬレベルとして説明する。トランジスタＭＰ１，ＭＮ２，ＭＰ２のうちトランジスタＭＰ２がオンし、トランジスタＭＰ１，ＭＮ２はオフしている。
【００３８】
期間Ｔ０において、制御信号ＶＰＣをＨレベルにしてトランジスタＭＰ２をオフする。
Ｔ１期間に制御信号ＶＰＡをＬレベルにしてトランジスタＭＰ１をオンし、ノードＶ１をＨレベルにプリチャージする。信号ＯＵＴ１はプリチャージ期間に一旦Ｌレベル、信号ＯＵＴ２はＨレベルに遷移する。
【００３９】
期間Ｔ２にて制御信号ＶＰＡをＨレベルにしてトランジスタＭＰ１をオフし、期間Ｔ３にて、制御信号ＶＮＢをＨレベルにしてトランジスタＭＮ２をオンさせる。また、期間Ｔ３中に入力信号Ｄａｔａの論理レベルを変化させる。このとき、入力信号ＤａｔａにＨレベルが入力されると、ノードＶ１はＬレベルになる。入力信号ＤａｔａがＬレベルの時は、トランジスタＭＮ１がオフするため、ノードＶ１はＨレベルを保持する。
【００４０】
期間Ｔ４では、制御信号ＶＮＢをＬレベルでトランジスタＭＮ２がオフとし、制御信号ＶＰＣをＬレベルでトランジスタＭＰ２がオンとすると、ラッチ状態となり論理レベルが保持される。
【００４１】
期間Ｔ３の入力信号Ｄａｔａを取り込み、期間Ｔ４中に取り込んだデータを信号ＯＵＴ１，ＯＵＴ２で出力しており、ラッチ機能を有したレベルシフト回路として動作している。
【００４２】
図３は制御回路部２０を示す。
レベルシフト変換信号Ｌ０を入力し、ＣＬＫをクロックとするフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４と、論理回路５０，６０，７０で構成される論理セル群と、電圧変換回路８０から構成されている。
【００４３】
図４は制御回路部２０のタイミングチャートを示す。
レベルシフト変換信号Ｌ０をフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４にてシフトしたＬ１，Ｌ２，Ｌ３，Ｌ４から、
ｖｐａ＝￣（Ｌ２＊￣Ｌ３）    （￣Ｌ２は、Ｌ２の反転の意味）
ｖｎｂ＝Ｌ４＊￣Ｌ５
ｖｐｃ＝Ｌ１＊￣Ｌ５
の論理により、信号ｖｐａ，ｖｎｂ，ｖｐｃを生成し、図３の図中の電圧変換回路８０により、信号ｖｐａ，ｖｎｂ，ｖｐｃをそれぞれ高電圧の制御信号ＶＰＡ，ＶＮＢ，ＶＰＣに変換している。
【００４４】
更に、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４をリセットまたはセットさせる電源投入検出回路４０を設けることにより、電源投入時にレベル変換部１０のノードＶ１にて電源投入時の論理不定状態時にショートまたはオープンの発生を防いでいる。
【００４５】
更に、トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインを接続しているノードの配線長を、トランジスタＭＮ１のソースとトランジスタＭＮ２のドレインを接続するノードの配線長よりも長くすることによって寄生容量を大きくして、電荷抜けによる誤動作を防いでいる。
【００４６】
より具体的には、図１に示した（実施の形態１）のレベルシフト回路では、
入力信号Ｄａｔａ：（低電圧３Ｖ／０Ｖ）
信号ＯＵＴ１，ＯＵＴ２：レベルシフト後の高電圧（１３Ｖ／０Ｖ）
制御信号ＶＰＡ，ＶＮＢ，ＶＰＣは高電圧（１３Ｖ／０Ｖ）
であって、制御信号ＶＰＡ，ＶＮＢ，ＶＰＣを適切なタイミング制御して、トランジスタＭＰ１，ＭＮ１，ＭＰ２が同時オンすることをなくすことにより各素子を小さく構成することができる。また、トランジスタＭＰ２にてラッチ機能をもつレベルシフト回路を構成している。
【００４７】
（実施の形態２）
図５は本発明の（実施の形態２）のレベルシフト回路を示し、図１に示した（実施の形態１）におけるトランジスタＭＰ２の代わりに、ＮｃｈトランジスタＭＮ３を使用し、その他は図１と同じである。
【００４８】
図５では、トランジスタＭＮ３のゲートに制御信号ＶＰＣの反転信号ＮＶＰＣが制御回路部２０から接続されている。これにより、図１の回路と同じ動作が得られる。
（実施の形態３）
図６は本発明の（実施の形態３）のレベルシフト回路を示し、図１に示した（実施の形態１）におけるトランジスタＭＰ２に並列して、ＮｃｈトランジスタＭＮ３を挿入したものである。その他は図１と同じである。
【００４９】
図６では、トランジスタＭＮ３のゲートには制御信号ＶＰＣの反転信号ＮＶＰＣが制御回路部２０から接続されている。これにより、図１の回路と同じ動作が得られる。
（実施の形態４）
図７は（実施の形態４）のレベルシフト回路を示し、図１に示した（実施の形態１）においてラッチ動作を行うトランジスタＭＰ２の代わりに、ノードＶ１に容量Ｃ１を付加して、ノードＶ１の電位を保持するものである。その他は図１と同じである。これにより、図１の回路と同じ動作が得られる。
【００５０】
（実施の形態５）
図８は（実施の形態５）のレベルシフト回路を示す。
レベル変換部１０と制御回路部２０からなり、図１に示した（実施の形態１）のトランジスタＭＮ１，ＭＮ２を１つのＮｃｈトランジスタＭＮ２として、トランジスタＭＮ２のゲートには、入力に制御信号ＶＮＢと入力信号Ｄａｔａが供給されたＡＮＤ論理回路ＡＮＤ１の出力を接続している。その他は図１と同じである。ＡＮＤ論理回路ＡＮＤ１は前記第２の電源電圧ＶＤＤ２よりも低い第１の電源電圧ＶＤＤ１で駆動されている。
【００５１】
これにより、図１の回路と同じ動作が得られる。低電圧側のＡＮＤ論理回路ＡＮＤ１に用いる素子よりも、第２の電源電圧ＶＤＤ２の耐圧のトランジスタＭＮ１の素子の寸法が大きいときには、回路面積の削減に有効である。
【００５２】
（実施の形態６）
図９は（実施の形態６）のレベルシフト回路を示す。
電源電圧ＶＤＤが共通で、ＧＮＤレベルが異なるレベルシフト回路である。図１に示した（実施の形態１）とは、ＶＤＤとＧＮＤ、ＰｃｈトランジスタとＮｃｈトランジスタが上下逆の構成になっており、制御回路部２０からトランジスタＭＰ１１，ＭＮ１１，ＭＮ１２のゲートに、それぞれ制御信号ＮＶＮＢ，ＮＶＰＡ，ＮＶＰＣが接続されている。トランジスタＭＰ１２のゲートには、低電圧（第１の電源電圧ＶＤＤ１）と第１のＧＮＤレベルで動作する入力信号Ｄａｔａが入力され、Ｌレベルが第２のＧＮＤレベルに変換されて、信号ＯＵＴ１，ＯＵＴ２として出力される。
【００５３】
図１０は図９の動作例である。
制御信号ＮＶＰＡがＨレベルの時のトランジスタＭＮ１１はオンし、ノードＶ１をディスチャージする。制御信号ＮＶＰＡをＬレベルにした後、制御信号ＮＶＮＢをＬレベルにして、その時の入力信号Ｄａｔａを入力する。ノードＶ１が安定した後に、制御信号ＮＶＰＣをＨレベルにして出力データをラッチ保持する。
【００５４】
さらに詳しくは、図１０において、初期状態を、制御信号ＮＶＰＡがＬレベル、制御信号ＮＶＮＢがＨレベル，制御信号ＮＶＰＣがＨレベルとして説明する。
トランジスタＭＰ１１，ＭＮ１１，ＭＮ１２のうちトランジスタＭＮ１２がオンし、トランジスタＭＰ１１，ＭＮ１１はオフしている。期間Ｔ０において、制御信号ＮＶＰＣをＬレベルにしてトランジスタＭＮ１２をオフする。
【００５５】
Ｔ１期間に制御信号ＮＶＰＡをＨレベルにしてトランジスタＭＮ１１をオンし、ノードＶ１をＬレベルにディスチャージする。信号ＯＵＴ１はディスチャージ期間に一旦Ｈレベル、信号ＯＵＴ２はＬレベルに遷移する。
【００５６】
次に、期間Ｔ２にて制御信号ＮＶＰＡをＬレベルにしてトランジスタＭＮ１１をオフし、期間Ｔ３にて、制御信号ＮＶＮＢをＬレベルにしてトランジスタＭＰ１１をオンさせる。また、期間Ｔ３の期間中に入力信号Ｄａｔａの論理レベルが変化する。このとき、入力信号ＤａｔａにＬレベルが入力されると、ノードＶ１はＨレベルになる。入力信号ＤａｔａがＨレベルの時は、トランジスタＭＰ１２がオフするため、ノードＶ１はＬレベルを保持している。
【００５７】
期間Ｔ４では、制御信号ＮＶＮＢがＨレベルになりトランジスタＭＰ１１がオフし、制御信号ＮＶＰＣがＨレベルでトランジスタＭＮ１２がオンする。これにより、ラッチ状態となり論理レベルが保持される。
【００５８】
期間Ｔ３の入力信号Ｄａｔａを取り込み、期間Ｔ４の期間中に取り込んだデータを信号ＯＵＴ１，ＯＵＴ２として出力しており、ラッチ機能を有したレベルシフト回路として動作している。
【００５９】
（実施の形態７）
図１１は（実施の形態１）のレベルシフト回路における制御回路部２０の別の例を示しており、制御信号ＶＰＡ，ＶＮＢ，ＶＰＣを生成している。
【００６０】
レベル変換信号Ｌ０を入力し、図３のフリップフロップＦＦ１，ＦＦ３，ＦＦ４の代わりに遅延素子Delay1，Delay3，Delay4を使用している。その他は図３と同じである。
この構成によると、Ｔ０，Ｔ２，Ｔ３の期間をクロックＣＬＫと関係なく遅延素子Delay1，Delay3，Delay4の遅延時間の値により設定できる。
【００６１】
これにより、電源投入時にクロックがなくてもフリップフロップＦＦ２の出力値によらず、レベル変換部のノードＶ１のオープンまたは、ショートを防ぐことができる。
なお、その他の実施の形態の制御回路部２０も（実施の形態７）と同様にフリップフロップ回路の一部を遅延素子に置き換えて構成することもできる。
【００６２】
（実施の形態８）
図１２は本発明の（実施の形態８）のレベルシフト回路における制御回路部２０の別の例を示しており、制御信号ＶＰＡ，ＶＮＢ，ＶＰＣを生成している。図１１のフリップフロップＦＦ２をさらに遅延素子Delay2に置き換えることにより、クロックのタイミングで規制されない動作が可能である。
【００６３】
具体的には、先の実施の形態の図３と図４の場合には、データ変換に４クロック期間が必要なため、４クロック未満にて変換したい場合には、この（実施の形態８）のように遅延素子でタイミングをつくることで対応できる。また、遅延素子Delay1〜Delay4の遅延値を適切にすることで、プリチャージ期間、データディスチャージ期間などを適切な時間に設計できる。
【００６４】
なお、その他の実施の形態の制御回路部２０も、この（実施の形態８）と同様にフリップフロップ回路の全部を遅延素子に置き換えて構成できる。
（実施の形態９）
図１３に本発明の（実施の形態９）のレベルシフト回路を示す。
【００６５】
この構成では、一つの制御回路部２０からの制御信号を、複数のレベル変換部１１１，１１２，・・・，１１ｎに供給している。
たとえば、液晶ドライバのように、数千個のレベルシフト回路を使用し、かつそれらのレベル変換動作が同一タイミングである場合は、一つの制御回路部で複数のレベルシフト回路を制御することで面積削減を図ることができる。
【００６６】
（実施の形態１０）
図１４に本発明の（実施の形態１０）のレベルシフト回路の一部である制御回路部２０を示す。この図１４の制御回路部２０は図１のレベルシフト回路における制御回路部２０と置換できる。
【００６７】
図１に示したレベルシフト回路では電源投入時の初期状態の制御信号ＶＰＡ，ＶＮＢ，ＶＰＣの状態によっては、レベル変換部１０において貫通電流が流れるおそれが残されているが、この図１４に示した制御回路部２０では、論理セル群を構成する論理回路５０，６０，７０の出力と電圧変換回路８０の入力との間に、初期化回路９０が追加されている。また、リセット信号生成回路９４が追加されている。
【００６８】
初期化回路９０は、論理セル群を構成する論理回路９１，９２，９３で構成されている。論理回路９１の入力には、論理回路５０の出力信号と前記リセット信号生成回路９４からの電圧初期化制御信号としての制御信号Ｂが供給されている。論理回路９２，９３の一方の入力には、論理回路９１の出力信号が供給され、 論理回路９２の他方の入力には論理回路６０の出力信号が供給され、論理回路９３の他方の入力には論理回路７０の出力信号が供給されている。
【００６９】
制御信号Ｂを発生する前記リセット信号生成回路９４の第１回路例は、図１５（ａ）に示すように構成されている。
リセット信号生成回路９４は、複数のバッファ９５ａ〜９５ｎを直列接続した遅延手段１２０とＤ型フリップフロップ９７で構成されており、初段のバッファ９５ａのゲートを第１の電源電圧ＶＤＤ１が発生する電源ラインに接続し、終段のバッファ９５ｎの出力から電源立ち上がりを遅延させてリセット期間を確保したパワーオン信号９６を得て、フリップフロップ９７のリセットに使用する。
【００７０】
フリップフロップ９７のデータ端子Ｄは第１の電源電圧ＶＤＤ１が発生する電源ラインに接続され、フリップフロップ９７のクロック端子ＣＫには制御信号Ａが供給されている。ここで、制御信号Ａは第１の電源電圧ＶＤＤ１を遅延させたパワーオン信号９６よりもさらに遅くに論理レベルが変化する信号である。制御信号Ｂはフリップフロップ９７の出力Ｑから発生する。図１５（ｂ）にタイミングチャートを示す。
【００７１】
このように、第１の電源電圧ＶＤＤ１が立ち上がってから前記パワーオン信号９６が発生するまでの期間Ｃがフリップフロップ９７のリセット期間である。フリップフロップ９７のリセットが解除された後も制御信号Ａが発生するまでは制御信号ＢはＬレベルに保持されており、制御信号ＡがタイミングＥで立ち上がるとフリップフロップ９７の出力Ｑが初めて立ち上がる。つまり、この図１５（ａ）に示したリセット信号生成回路９４を使用した制御回路部２０を備えたレベルシフト回路は、図１６に示すタイムチャートのように動作し、電源投入後から制御信号Ａの最初の立ち上がりまでの間は、制御信号Ｂが確実にＬレベルにリセットされており、制御回路部２０から出力される制御信号ＶＰＡ，ＶＮＢ，ＶＰＣがリセット状態で安定している。
【００７２】
このように構成したため、このレベルシフト回路を使用する液晶ドライバなどにおいて、電源投入時にコントローラから制御回路部２０に入力されるクロックＣＬＫとレベルシフト変換信号Ｌ０との入力の順序によらずに安定したレベル変換動作を期待できる。
【００７３】
リセット信号生成回路９４は、図１７〜図２４に示す第２回路例〜第９回路例の何れを採用しても、電源投入の際の制御信号ＶＰＡ，ＶＮＢ，ＶＰＣをリセットして安定にすることができる。
【００７４】
−  リセット信号生成回路９４の第２回路例  −
図１７は第２回路例を示す。これは図１５（ａ）と比べると、アンドゲート９８が追加されている点だけが異なっている。アンドゲート９８の入力には、バッファ９５ｎの出力と第１の電源電圧ＶＤＤ１とが供給されており、アンドゲート９８の出力をパワーオン信号９６としてフリップフロップ９７をリセットしている。
【００７５】
−  リセット信号生成回路９４の第３回路例  −
図１８（ａ）は第３回路例を示す。これはゲート−ドレイン間を接続したＰｃｈトランジスタ９９と抵抗器１００との直列回路に第１の電源電圧ＶＤＤ１を印加し、Ｐｃｈトランジスタ９９と抵抗器１００との接続点１０１からバッファ１０２を介した信号をパワーオン信号９６としてフリップフロップ９７をリセットしている。図１８（ｂ）にタイムチャートを示す。この場合、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００７６】
なお、Ｐｃｈトランジスタ９９と抵抗器１００との直列回路には第１の電源電圧ＶＤＤ１を印加が、これは前記第１の電圧に対応する電源電圧であっても同様に実施できる。
−  リセット信号生成回路９４の第４回路例  −
図１９（ａ）は第４回路例を示す。これは第３回路例のバッファ１０２としてヒステリシス特性を備えたバッファ１０３を使用した点だけが異なっている。図１９（ｂ）にタイムチャートを示す。この場合、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００７７】
−  リセット信号生成回路９４の第５回路例  −
図２０（ａ）は第５回路例を示す。これまでの第１回路例〜第４回路例ではＤ型フリップフロップ９７を使用していたが、この第５回路例ではＲ−Ｓ型フリップフロップ１０４を使用している。フリップフロップ１０４のリセット入力Ｒを第１の電源電圧ＶＤＤ１が発生する電源ラインに接続し、フリップフロップ１０４のセット入力Ｓに制御信号Ａを供給し、フリップフロップ１０４の出力Ｑからバッファ１０５を介した信号を制御信号Ｂとしている。図２０（ｂ）にタイムチャートを示す。この場合、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００７８】
なお、バッファ１０５の出力から制御信号Ｂを出力したが、フリップフロップ１０４の出力Ｑの信号を制御信号Ｂとすることもできる。
−  リセット信号生成回路９４の第６回路例  −
図２１（ａ）は第６回路例を示す。これまでの第１回路例〜第５回路例では第１の電源電圧ＶＤＤ１の低圧系電源だけで構成したが、この第６回路例ならびに第９回路例は低圧系と第２の電源電圧ＶＤＤ２を使用した中耐圧系電源との組み合わせで構成されている。
【００７９】
図２１（ａ）では、Ｐｃｈトランジスタ１０６とＮｃｈトランジスタ１０７との直列回路で構成された第１のインバータ１０８と、Ｐｃｈトランジスタ１０９とＮｃｈトランジスタ１１０との直列回路で構成された第２のインバータ１１１と、フリップフロップ９７とで構成されている。
【００８０】
トランジスタ１０６，１０９のソースならびにフリップフロップ９７のデータ入力Ｄが第１の電源電圧ＶＤＤ１が発生する電源ラインに接続されている。トランジスタ１０７，１１０のソースは第１の電源電圧ＶＤＤ１の基準電位ＶＳＳ１に接続されている。第１のインバータ１０８の入力は第２の電源電圧ＶＤＤ２が発生する電源ラインに接続され、第１のインバータ１０８の出力１１２は第２のインバータ１１１の入力に接続されている。第２のインバータ１１１の出力信号がパワーオン信号９６としてフリップフロップ９７をリセットしている。フリップフロップ９７のクロック端子ＣＫには制御信号Ａが供給されており、フリップフロップ９７の出力Ｑの信号を制御信号Ｂとしている。図２１（ｂ）にタイムチャートを示す。この場合、第１の電源電圧ＶＤＤ１が立ち上がった後、第２の電源電圧ＶＤＤ２が立ち上がるまでがリセット期間Ｃとなり、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００８１】
なお、第１，第２のインバータ１０８，１１１には第１の電源電圧ＶＤＤ１を印加が、これは前記第１の電圧に対応する電源電圧であっても同様に実施できる。
−  リセット信号生成回路９４の第７回路例  −
図２２（ａ）は第７回路例を示す。これは第６回路例の第２のインバータ１１１に替わって論理回路１１３を使用した点だけが異なっている。論理積の反転をとる論理回路１１３の一方の入力は、第１の電源電圧ＶＤＤ１が発生する電源ラインに接続されている。論理回路１１３の他方の入力は、第１のインバータ１０８の出力１１２に接続されている。そして論理回路１１３の出力信号をパワーオン信号９６としてフリップフロップ９７をリセットしている。図２２（ｂ）にタイムチャートを示す。この場合、第１の電源電圧ＶＤＤ１が立ち上がった後、第２の電源電圧ＶＤＤ２が立ち上がるまでがリセット期間Ｃとなり、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００８２】
なお、第１のインバータ１０８には第１の電源電圧ＶＤＤ１を印加が、これは前記第１の電圧に対応する電源電圧であっても同様に実施できる。
−  リセット信号生成回路９４の第８回路例  −
図２３（ａ）は第８回路例を示す。これはダイオード１１４と抵抗器１１５とを直列接続し、ダイオード１１４のカソードを第２の電源電圧ＶＤＤ２が発生する電源ラインに接続し、抵抗器１１５のダイオード１１４のアノードとの接続点とは反対側を第１の電源電圧ＶＤＤ１が発生する電源ラインに接続し、ダイオード１１４と抵抗器１１５との接続点１１６からバッファ１０２を介したパワーオン信号９６によってフリップフロップ９７をリセットしている。フリップフロップ９７のデータ入力Ｄは第１の電源電圧ＶＤＤ１が発生する電源ラインに接続し、フリップフロップ９７のクロック入力ＣＫには制御信号Ａが供給されており、フリップフロップ９７の出力Ｑから制御信号Ｂを得ている。図２３（ｂ）にタイムチャートを示す。この場合、第１の電源電圧ＶＤＤ１が立ち上がった後、第２の電源電圧ＶＤＤ２が立ち上がるまでがリセット期間Ｃとなり、電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００８３】
−  リセット信号生成回路９４の第９回路例  −
図２４（ａ）は第９回路例を示す。これは第８回路例のダイオード１１４と抵抗器１１５との直列回路を、抵抗器１１７，１１８の直列回路に替えるとともに、この抵抗器１１７，１１８の直列回路の一端を第２の電源電圧ＶＤＤ２が発生する電源ラインに接続し、抵抗器１１７，１１８の直列回路の他端を第２の電源電圧ＶＤＤ２の基準電位ＶＳＳ２に接続し、抵抗器１１７と抵抗器１１８との接続点１１９からバッファ１０２を介した信号をパワーオン信号９６としてフリップフロップ９７をリセットしている。フリップフロップ９７のデータ入力Ｄは第１の電源電圧ＶＤＤ１が発生する電源ラインに接続し、フリップフロップ９７のクロック入力ＣＫには制御信号Ａが供給されており、フリップフロップ９７の出力Ｑから制御信号Ｂを得ている。図２４（ｂ）にタイムチャートを示す。この場合、第２の電源電圧ＶＤＤ２が立ち上がるまでがリセット期間Ｃとなり電源投入後の制御信号Ａの最初の立ち上がりで制御信号ＢがＬレベルからＨレベルになる。
【００８４】
なお、抵抗器１１７，１１８の直列回路には第２の電源電圧ＶＤＤ２を印加が、これは前記第２の電源電圧に対応する電源電圧であっても同様に実施できる。
【産業上の利用可能性】
【００８５】
本発明のレベルシフト回路によれば、消費電力が小さく、かつ、回路面積を削減したラッチ機能付のレベルシフト回路を提供することが可能となり、液晶表示装置における液晶ドライバまたは液晶ソースドライバのレベルシフト回路に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の（実施の形態１）のレベルシフト回路の構成図
【図２】同実施の形態の動作説明図
【図３】同実施の形態の制御回路部の構成図
【図４】同実施の形態の制御回路部のタイミングチャート
【図５】本発明の（実施の形態２）のレベルシフト回路の構成図
【図６】本発明の（実施の形態３）のレベルシフト回路の構成図
【図７】本発明の（実施の形態４）のレベルシフト回路の構成図
【図８】本発明の（実施の形態５）のレベルシフト回路の構成図
【図９】本発明の（実施の形態６）のレベルシフト回路の構成図
【図１０】同実施の形態の動作説明図
【図１１】本発明の（実施の形態７）のレベルシフト回路の制御回路部の構成図
【図１２】本発明の（実施の形態８）のレベルシフト回路の制御回路部の構成図
【図１３】本発明の（実施の形態９）のレベルシフト回路の構成図
【図１４】本発明のレベルシフト回路の一部である制御回路部２０の別の構成図
【図１５】リセット信号生成回路９４の第１回路例の構成図とタイミングチャート
【図１６】図１４の制御回路部２０を使用したレベルシフト回路のタイミングチャート
【図１７】リセット信号生成回路９４の第２回路例の構成図
【図１８】リセット信号生成回路９４の第３回路例の構成図とタイミングチャート
【図１９】リセット信号生成回路９４の第４回路例の構成図とタイミングチャート
【図２０】リセット信号生成回路９４の第５回路例の構成図とタイミングチャート
【図２１】リセット信号生成回路９４の第６回路例の構成図とタイミングチャート
【図２２】リセット信号生成回路９４の第７回路例の構成図とタイミングチャート
【図２３】リセット信号生成回路９４の第８回路例の構成図とタイミングチャート
【図２４】リセット信号生成回路９４の第９回路例の構成図とタイミングチャート
【図２５】従来のレベルシフト回路の構成図
【符号の説明】
【００８７】
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１，ＭＰ１２    Ｐｃｈトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ１１，ＭＮ１２    Ｎｃｈトランジスタ
ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５    インバータ
ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４    フリップフロップ
ＡＮＤ１    ＡＮＤ論理回路
Delay1，Delay2，Delay3，Delay4    遅延素子
ＶＰＡ，ＶＮＢ，ＶＰＣ    制御信号
ＮＶＰＡ，ＮＶＮＢ，ＮＶＰＣ    制御信号
ｖｐａ，ｖｎｂ，ｖｐｃ    制御信号（レベルシフト前）
Ｄａｔａ    入力信号
ＯＵＴ１，ＯＵＴ２    レベルシフト後の信号
Ｖ０，Ｖ１，Ｌ１〜Ｌ５，Ｖ１１，Ｖ１２    ノード名
ＶＤＤ，ＶＤＤ１，ＶＤＤ２    電源電圧
ＶＳＳ２    電源（グラウンド）
１０，１１１，１１２，１１ｎ    レベル変換部
２０    制御回路部
４０    電源投入検出回路
５０，６０，７０    論理セル群を構成する論理回路
８０    電圧変換回路
【図１】
2005184774.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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