(57)【要約】【課題】基準状態における信号の通過損失を少なくすることができる可変減衰器を得る。【解決手段】入力端子５と出力端子６との間に設けられた入出力間ＦＥＴ１と、前記入出力間ＦＥＴ１のソース電極とドレイン電極間に直列接続された複数の可変減衰器用直列ＦＥＴ２−１，・・・，２−Ｎと、前記可変減衰器用直列ＦＥＴのそれぞれに並列接続された複数のπ形減衰器４とでなり、前記可変減衰器用直列ＦＥＴと前記π形減衰器とでなる単位ビット直列可変減衰器３を複数直列接続して形成される多ビット直列可変減衰器とを備えた。【選択図】図１
2005328359.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に設けられた入出力間ＦＥＴと、
前記入出力間ＦＥＴのソース電極とドレイン電極間に直列接続された複数の可変減衰器用直列ＦＥＴと、前記可変減衰器用直列ＦＥＴのそれぞれに並列接続された複数のπ形減衰器とでなり、前記可変減衰器用直列ＦＥＴと前記π形減衰器とでなる単位ビット直列可変減衰器を複数直列接続して形成される多ビット直列可変減衰器と
を備えた可変減衰器。
【請求項２】
請求項１に記載の可変減衰器において、
前記複数の可変減衰器用直列ＦＥＴがすべてオフ状態で、かつ前記入出力間ＦＥＴがオン状態の場合を基準状態とし、
少なくとも１つ以上の前記単位ビット直列可変減衰器がオン状態の場合を減衰状態とし、
前記減衰状態のときは前記入出力間ＦＥＴをオフ状態とする
ことを特徴とする可変減衰器。
【請求項３】
請求項１に記載の可変減衰器において、
前記複数の可変減衰器用直列ＦＥＴがすべてオン状態で、かつ前記入出力間ＦＥＴがオン状態の場合を基準状態とし、
少なくとも１つ以上の前記単位ビット直列可変減衰器がオン状態の場合を減衰状態とし、
前記減衰状態のときは前記入出力間ＦＥＴをオフ状態とする
ことを特徴とする可変減衰器。
【請求項４】
請求項１から３までのいずれか１項に記載の可変減衰器において、
前記複数の単位ビット直列可変減衰器間の接続点とグランドとの間に、減衰量補正用ＦＥＴと減衰量補正用抵抗とを直列接続し、前記減衰量補正用抵抗をグランド側に接続した減衰量補正回路をそれぞれ設けた
ことを特徴とする可変減衰器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変減衰器に関し、特に減衰器の基準状態における損失を抑えたい場合に使用する可変減衰器に関するものである。
【背景技術】
【０００２】
従来の可変減衰器として、入力出端子間に、可変減衰器用直列ＦＥＴを設けられると共に、可変減衰器用直列ＦＥＴのソース電極とドレイン電極との間に設けた直列抵抗と、この直列抵抗の両端とグランドとの間にそれぞれ設けられ、ゲート電極が共通接続された可変減衰器用並列ＦＥＴと並列抵抗１２との直列接続体とで構成されるπ形減衰器を設けたものがある。
【０００３】
このような可変減衰器において、基準状態にすると、つまり、可変減衰器用直列ＦＥＴをオン状態、可変減衰器用並列ＦＥＴをオフ状態にすると、可変減衰器用直列ＦＥＴのオン抵抗は直列抵抗に比べ十分小さく、また、可変減衰器用並列ＦＥＴのオフ容量が所望の周波数において十分小さい場合、減衰器は、近似的に抵抗性の低インピーダンス線路と見ることができる。
【０００４】
一方、減衰状態にすると、つまり、可変減衰器用直列ＦＥＴをオフ状態、可変減衰器用並列ＦＥＴをオン状態にすると、このとき、可変減衰器用直列ＦＥＴのオフ容量が所望の周波数において十分小さい場合、抵抗要素のみのπ形回路でなる減衰器として動作する。
【０００５】
従来の多ビット可変減衰器は、上述した可変減衰器を直列または並列に配置し多ビット可変減衰器を構成していた。可変減衰器を直列配置した直列可変減衰器においては、両方の可変減衰器を基準状態とした場合を多ビット直列可変減衰器の基準状態とし、１つ以上の可変減衰器を減衰状態とすることで所望の減衰量を得ていた（非特許文献１参照）。
【０００６】
また、可変減衰器用直列ＦＥＴ及び直列抵抗を共通にして可変減衰器を並列に配置した多ビット並列可変減衰器においては、可変減衰器用直列ＦＥＴをオン状態、すべての可変減衰器用並列ＦＥＴをオフ状態にした場合を多ビット並列可変減衰器の基準状態とし、可変減衰器用直列ＦＥＴをオフ状態、可変減衰器用並列ＦＥＴをオン状態とすることで所望の減衰量を得ていた。
【０００７】
【非特許文献１】１９９９年電子情報通信学会エレクトロニクスソサイエティ大会  Ｃ−２−２４「Ｋｕ帯６ビットＭＭＩＣ可変減衰器」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したように、可変減衰器を直列接続した従来の多ビット直列可変減衰器では、ビット数増加、すなわち直列接続の段数が増えるに伴い、基準状態において信号通過ＦＥＴ数が増えてしまうため、信号の損失が大きくなるという問題点があった。また、減衰器を並列接続した多ビット並列可変減衰器では、接続段数が増えるに伴い、入出力端子間とグランド間に並列接続されるＦＥＴ数が増え、ＦＥＴのオフ容量が増加するため信号の通過損失が大きくなるという問題点があった。
【０００９】
この発明は上述した従来例における問題点を解消するためになされたもので、基準状態における信号の通過損失を少なくすることができる可変減衰器を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る可変減衰器は、入力端子と出力端子との間に設けられた入出力間ＦＥＴと、前記入出力間ＦＥＴのソース電極とドレイン電極間に直列接続された複数の可変減衰器用直列ＦＥＴと、前記可変減衰器用直列ＦＥＴのそれぞれに並列接続された複数のπ形減衰器とでなり、前記可変減衰器用直列ＦＥＴと前記π形減衰器とでなる単位ビット直列可変減衰器を複数直列接続して形成される多ビット直列可変減衰器とを備えたものである。
【発明の効果】
【００１１】
この発明によれば、複数の可変減衰器用直列ＦＥＴがすべてオフ状態で、かつ入出力間ＦＥＴがオン状態の場合または前記複数の可変減衰器用直列ＦＥＴがすべてオン状態で、かつ前記入出力間ＦＥＴがオン状態の場合を基準状態とし、入出力端子間の抵抗値を小さな値にして基準状態における信号通過損失を少なくすることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１に係る可変減衰器を示す回路図である。図１に示す実施の形態１に係る可変減衰器は、入力端子５と出力端子６との間に設けられた入出力間ＦＥＴ１と、入出力間ＦＥＴ１のソース電極とドレイン電極間に直列接続された複数の可変減衰器用直列ＦＥＴ２−１，・・・，２−Ｎと、可変減衰器用直列ＦＥＴ２−１，・・・，２−Ｎのそれぞれに並列接続された複数のπ形減衰器４とでなり、可変減衰器用直列ＦＥＴ２−１，・・・，２−Ｎとπ形減衰器４とでなる単位ビット直列可変減衰器３を複数直列接続して形成される多ビット直列可変減衰器とを備えたものである。
【００１３】
図２と図３（ａ）、（ｂ）は、図１に示す多ビット直列可変減衰器を２ビット直列可変減衰器、つまり図１におけるＮを２とすると共に、π形減衰器４の具体的回路例を示した全体回路図と、後述する基準状態１における等価回路図を示している。図２に示すように、例えば第１の可変減衰器用直列ＦＥＴ２−１に対し、図１に示すπ形減衰器４としては、第１の可変減衰器用直列ＦＥＴ２−１のソース電極とドレイン電極との間に設けられた直列抵抗１１と、この直列抵抗１１の両端とグランド９との間にそれぞれ設けられた可変減衰器用並列ＦＥＴ１３と並列抵抗１２との直列接続体とで構成され、可変減衰器用並列ＦＥＴ１３、１３のゲート電極は共通接続されている。第２の可変減衰器用直列ＦＥＴ２−２についても同様な構成のπ形減衰器４が備えられる。
【００１４】
今、図２において、第１の可変減衰器用直列ＦＥＴ２−１、第２の可変減衰器用直列ＦＥＴ２−２及び可変減衰器用並列ＦＥＴ１３が共にオフ状態、入出力間ＦＥＴ１がオン状態の場合を基準状態１とすると、この基準状態１における等価回路は、図３（ａ）で表され、入出力間ＦＥＴ１のオン抵抗１４の抵抗値をＲＯＮ、直列抵抗１１の抵抗値をＲＳ、第１の可変減衰器用直列ＦＥＴ２−１、第２の可変減衰器用直列ＦＥＴ２−２及び可変減衰器用並列ＦＥＴ１３のオフ容量１５の容量値をＣＯＦＦとすると、抵抗値ＲＯＮが抵抗値ＲＳに比べ十分小さく、オフ容量ＣＯＦＦが所望の周波数において十分小さい場合、図３（ａ）に示す等価回路は、図３（ｂ）で示されるように、入力端子５と出力端子６との間に抵抗１４が挿入されるようになり、抵抗性の低インピーダンス線路と表される。このとき入出力端子間の抵抗値はＲＯＮとなる。
【００１５】
なお、図２において、減衰状態は、少なくとも１つ以上の単位ビット直列可変減衰器３がオン状態の場合であり、減衰状態のときは、入出力間ＦＥＴ１をオフ状態とする。
【００１６】
従って、実施の形態１によれば、複数の可変減衰器用直列ＦＥＴ２−１、２−２がすべてオフ状態で、かつ入出力間ＦＥＴ１がオン状態の場合を基準状態１とすることにより、入出力端子間の抵抗値は、入出力間ＦＥＴ１のオン抵抗１４の抵抗値をＲＯＮとなり、基準状態１における信号通過損失を少なくすることができる。
【００１７】
実施の形態２．
図４（ａ）、（ｂ）は、この発明の実施の形態２に係る可変減衰器を説明するもので、図２に示す可変減衰器の構成において、図３（ａ）、（ｂ）に示す実施の形態１係る基準状態１に対応する実施の形態２に係る基準状態２における等価回路を示している。
は、図１に示す多ビット直列可変減衰器を２ビット直列可変減衰器、つまり図１におけるＮを２とすると共に、π形減衰器４の具体的回路例を示した全体構成図と、後述する基準状態１における等価回路図を示している。
【００１８】
今、図２において、第１の可変減衰器用直列ＦＥＴ２−１と第２の可変減衰器用直列ＦＥＴ２−２及び入出力間ＦＥＴ１が共にオン状態、可変減衰器用並列ＦＥＴ１３がオフ状態の場合を基準状態２とすると、この基準状態２における等価回路は、図４（ａ）で表され、第１の可変減衰器用直列ＦＥＴ２−１と第２の可変減衰器用直列ＦＥＴ２−２及び入出力間ＦＥＴ１のオン抵抗１４の抵抗値ＲＯＮが直列抵抗１１の抵抗値ＲＳに比べ十分小さく、可変減衰器用並列ＦＥＴ１３のオフ容量１５の容量値ＣＯＦＦが所望の周波数において十分小さい場合、図４（ｂ）で示した等価回路とみなせる。このときの入出力間抵抗値は２／３ＲＯＮとなり、２／３ＲＯＮ＜ＲＯＮより基準状態２の方が基準状態１よりも信号の損失は少ない。
【００１９】
なお、実施の形態１の場合と同様に、図２において、減衰状態は、少なくとも１つ以上の単位ビット直列可変減衰器３がオン状態の場合であり、減衰状態のときは、入出力間ＦＥＴ１をオフ状態とする。
【００２０】
従って、実施の形態２によれば、複数の可変減衰器用直列ＦＥＴ２−１、２−２がすべてオン状態で、かつ入出力間ＦＥＴ１がオン状態の場合を基準状態２とすることにより、入出力端子間の抵抗値は、２／３ＲＯＮとなり、入出力間ＦＥＴ１のオン抵抗１４の抵抗値をＲＯＮより小さくなり、基準状態１よりも信号の損失を少なくすることができる。
【００２１】
実施の形態３．
図５は、この発明の実施の形態３に係る可変減衰器を示す回路図である。図５に示す実施の形態３に係る可変減衰器は、図１に示す実施の形態１に係る可変減衰器に対し、さらに、減衰量補正回路１０を設けたものである。すなわち、減衰量補正回路１０として、複数の単位ビット直列可変減衰器３間の接続点とグランド９との間に、減衰量補正用ＦＥＴ７−１，・・・，７−Ｎと減衰量補正用抵抗８−１，・・・，８−Ｎとをそれぞれ直列接続し、前記減衰量補正用抵抗８−１，・・・，８−Ｎをグランド９側に接続している。
【００２２】
図６は、図５に示す多ビット直列可変減衰器を２ビット直列可変減衰器、つまり図５におけるＮを２とすると共に、図２に示すπ形減衰器４と同様な具体的な回路例を示した全体回路図である。図６に示す可変減衰器は、入出力端子５，６間とグランド９間へ減衰量補正回路１０が並列接続される。ただし、この減衰量補正回路１０の接続点は入出力端子以外とする。
【００２３】
今、図６に示す可変減衰器において、入出力間ＦＥＴ１がない場合を考えると、各単位ビット直列可変減衰器３の基準状態の信号通過損失をそれぞれＬ、減衰状態における各単位ビット直列可変減衰器３の所望減衰量をＡとすると、この２ビット直列可変減衰器の減衰量の基準値は２Ｌとなるため、各単位ビット直列可変減衰器３の減衰状態における減衰量の設計値はＡ＋Ｌとすることで、可変減衰器全体として過不足なく所望の減衰量が得られる。
【００２４】
ところで、図２に示す実施の形態１に係る可変減衰器における減衰量の基準値は、基準状態１の場合Ｌ、基準状態２の場合２／３Ｌとなる。前者の場合、単位ビット直列可変減衰器の減衰状態における減衰量の設計値をＡとすると、両方の単位ビット直列可変減衰器を減衰状態にした場合、減衰量は２Ａ−Ｌとなり減衰量がＬ分だけ不足する。この不足分を補うため、図６に示すように、減衰量補正回路１０を付加する。
【００２５】
図６において、減衰量補正用ＦＥＴ７−１及び可変減衰器用並列ＦＥＴ１３をオン状態とすると、等価回路は図７（ａ）で表され、また、入出力間ＦＥＴ１及び可変減衰器用直列ＦＥＴ２−１、２−２の各オフ容量１５が所望の周波数において十分小さい場合、等価回路は近似的に図７（ｂ）で表される。後者の場合に、両方の単位ビット直列可変減衰器３を減衰状態とすると、減衰量の不足は２／３Ｌとなり、この不足分を補うよう減衰量補正回路１０が付加される。この場合、等価回路は、前記の例と同様に、図７（ａ）及び（ｂ）となる。なお、図７（ｂ）において、抵抗１６は、可変減衰器用並列ＦＥＴ１３のオン抵抗１４と並列抵抗１２との合成抵抗を示し、抵抗１７は、減衰量補正用ＦＥＴ７−１のオン抵抗１４と減衰量補正用抵抗８−１との合成抵抗を示す。
【００２６】
なお、実施の形態３では２ビット直列可変減衰器を例として挙げたが、Ｎを自然数とすると、Ｎビット直列可変減衰器まで拡張することができる。この場合、各ビットの減衰状態における減衰量の設計値はＡ−（Ｎ−２）Ｌ［ただしＮは２以上］とし、またこのとき、減衰量補正回路１０は、減衰量に不足が生じるＮ−１段分設けることになる。
【００２７】
従って、実施の形態３によれば、複数の単位ビット直列可変減衰器間の接続点とグランドとの間に、減衰量補正用ＦＥＴと減衰量補正用抵抗とをそれぞれ直列接続し、前記減衰量補正用抵抗をグランド側に接続することにより、減衰量の不足分を補うことができる。
【図面の簡単な説明】
【００２８】
【図１】この発明の実施の形態１に係る可変減衰器を示す回路図である。
【図２】図１に示す多ビット直列可変減衰器を２ビット直列可変減衰器とすると共に、π形減衰器４の具体的回路例を示した全体回路図である。
【図３】図２の基準状態１における等価回路図である。
【図４】この発明の実施の形態２に係る可変減衰器を説明するもので、図２の基準状態２における等価回路図である。
【図５】この発明の実施の形態３に係る可変減衰器を示す回路図である。
【図６】図５に示す多ビット直列可変減衰器を２ビット直列可変減衰器とすると共に、π形減衰器４と同様な具体的な回路例を示した全体回路図である。
【図７】図６の減衰状態における等価回路図である。
【符号の説明】
【００２９】
１  入出力間ＦＥＴ、２−１  第１の可変減衰器用直列ＦＥＴ、２−２  第２の可変減衰器用直列ＦＥＴ、２−Ｎ  第Ｎの可変減衰器用直列ＦＥＴ、３  単位ビット直列可変減衰器、４  π形減衰器、５  入力端子、６  出力端子、７−１  第１の減衰量補正用ＦＥＴ、７−Ｎ  第Ｎの減衰量補正用ＦＥＴ、８−１  第１の減衰量補正用抵抗、８−２  第Ｎ−１の減衰量補正用抵抗、９  グランド、１０  減衰量補正回路、１１  直列抵抗、１２  並列抵抗、１３  可変減衰器用並列ＦＥＴ、１４  ＦＥＴのオン抵抗、１５  ＦＥＴのオフ容量、１６、１７  合成抵抗。
【図１】
2005328359.tif 000003
【図２】
2005328359.tif 000004
【図３】
2005328359.tif 000005
【図４】
2005328359.tif 000006
【図５】
2005328359.tif 000007
【図６】
2005328359.tif 000008
【図７】
2005328359.tif 000009