(57)【要約】      （修正有）【課題】耐久性、およびウインドウの許容度を大としたス−パ−ジャンクションデバイス、およびその製造方法を提供する。  【解決手段】  改善されたスーパージャンクションデバイスは、電荷が平衡するパイロンを備えており、パイロンの最上部は、電荷がやや不平衡になるように大きくなっている。ＭＯＳゲート構造が、パイロンの最上部に形成され、パイロンに電流を導通させるようになっている。パイロンの最上部を大きくすることにより、製造誤差の変動に影響されず、高い降伏電圧及び耐久性を得ることができる。【選択図】        図１
2005142557.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電性の半導体領域と、
半導体領域の厚さ方向に延びる他の導電性の離れた複数のパイロンとを備え、
１つまたはそれ以上のパイロンは、各パイロンの上方で接触するように位置するチャネル領域に設けられたソース領域を備えるＭＯＳゲート構造となっており、
各パイロンの大部分は、パイロンに隣接する半導体領域と電荷が平衡しており、
ＭＯＳゲート構造周辺のパイロンの一部は、残りの部分よりも直径が大であり、かつパイロンの上部は、隣接する半導体領域と電荷が不平衡となっているスーパージャンクションデバイス。
【請求項２】
パイロンは、おおむね円筒状となっている、請求項１記載のデバイス。
【請求項３】
パイロンの最上部は、残りの部分よりも直径が大である、請求項２記載のデバイス。
【請求項４】
パイロンの最上部は、残りの部分よりも直径が約２％大きい、請求項３記載のデバイス。
【請求項５】
Ｐ型のパイロンの最上部は大きく、隣接するＮ型半導体領域よりも電荷が高くなっており、
パイロンの長手方向の残りの部分は、隣接するＮ型半導体領域と電荷が平衡している、スーパージャンクションデバイスのＮ型半導体領域におけるＰ型半導体のパイロン。
【請求項６】
パイロンの最上部は、残りの部分よりも約２％大きくなっている、請求項５記載のパイロン。
【請求項７】
第１の導電性であり、底部に電極を有する半導体ウェハーと、
別の導電性であり、少なくとも半導体ウェハーの厚さ方向に延びる、離れた複数のパイロンとを備え、
パイロンの下部は、ウェハーと電荷が平衡しており、
パイロンの最上部は、下部よりも大きくなっており、かつ、ウェハーと電荷が不平衡となっている、改善されたアバランシェケイパビリティを有するスーパージャンクションデバイス。
【請求項８】
パイロンの最上部は、下部よりも２％大きくなっている、請求項７記載のデバイス。
【請求項９】
各パイロンの最上部にＭＯＳゲート構造を備え、
ＭＯＳゲート構造は、パイロンを被覆する、別の導電性のチャネル領域を含んでおり、
導電性の各ソース領域は、各チャネル領域に延びており、
ゲート構造は、ウェハーの最上部において、ソース領域とチャネル領域との間にある可逆的な各チャネル領域にわたって延び、
ソース電極は、ウェハーの最上部にわたって延び、各ソース領域とチャネル領域とに接触している、請求項７記載のデバイス。
【請求項１０】
第１の導電性である層を設け、
第１の導電性の半導体材料を前記の層に重ね、
他の導電性である半導体材料を、重ねられた層に拡散し、
第１の導電性の重ねられた層上に他の層を形成し、
他の伝導性の半導体材料を、他の層に拡散させて、第１の注入領域よりも大きな注入領域を形成させるようにした、スーパージャンクションデバイスを形成する方法。
【請求項１１】
最上部の拡散領域の上に、ソース領域及びチャネル領域を有するＭＯＳゲート構造を形成し、
ソース領域にソース接触点を形成し、
チャネル領域にゲート電極を形成させるようにした、請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクションデバイス及びその製造方法に関し、より詳しく言うと、耐久性及びウインドウの許容度を大とした、スーパージャンクションデバイス及びその製造方法に関する。
【背景技術】
【０００２】
スーパージャンクションデバイスは、従来のＭＯＳＦＥＴと同等の高い降伏電圧（ＢＶ）のために、かなり低いＲdsonを有しているという利点がある。スーパージャンクションは、多層、例えば連続する６つの注入及びエピタキシー層を備え、離れたＰ型コラムを形成している。このコラムは、コラムが形成されるＮ型ドリフト領域のエピタキシャル層において、電荷が平衡となっている。Ｐ型コラムを形成するために、同じレチクルが６層で用いられる。
【０００３】
電荷の平衡は、小さなプロセスウインドウでは重要である。Ｐ型側でこのウインドウを超える（すなわち、Ｐ型コラムが過剰のＰ電荷を有する）と、降伏電圧は定格よりも低くなる。Ｎ型側でウインドウを超えると、降伏電圧は高くなるが、耐久性が低くなる。
【０００４】
デバイスの耐久性は、コラム外部ではなく、コラムに電流を流すようにする構造的な変更により高まる。このような構造は、２００２年１０月８日付けの本発明人による同時係属米国特許出願番号60/417,212号に開示されており、ここに参考として組み込むこととする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この場合、Ｐ型コラムの最上部のみが、隣接するＮ型領域に対して平衡した密度を有している残りの部分よりも、高い不平衡のＰ密度（電荷）となっている。これにより、コラム上部でアバランシェ電流が発生し、ＭＯＳＦＥＴソース領域（Ｒb’領域）の下方から、Ｐ型コラムへ軸方向に流れる。
【課題を解決するための手段】
【０００６】
本発明は、上述とは異なる変更を提案するものである。同じ設計の全ての層を用いるが、最上部の層（の直径）をやや大きくし、能動領域のみの容量及びＰ電荷を増加させる。そのため、能動領域セルの降伏電圧は選択的に減少し、かつ、Ｐ型コラムの軸方向に流れる電流は減少し、耐久性が増す。下方の５つの層及び電極は、最大降伏電圧のために最適化されている。
【０００７】
６番目の層を異なる設計とすることにより、高い電極降伏電圧、能動領域における比較的低い降伏電圧、及びＰ型コラムでの低電流が実現される。これら３つの効果により、デバイスの降伏電圧のＥＡＳに対する依存度が小となるので、耐久性が改善され、プロセスウインドウの許容度が増す。本発明の説明では、層を６つ設けてあるが、層の数を変更してもよい。
【発明を実施するための最良の形態】
【０００８】
図１〜図３に示すように、シリコンウェハー（ダイまたはチップ）は、順に形成されたＮ型層であるエピタキシャル層（Ｎ6〜Ｎ1）が重畳されたＮ+ウェハー（１０）となっている。各層の形成後、Ｐ型領域（Ｐ6〜Ｐ1）を形成するために、注入及び拡散が行われる。従来は、同一密度の隣接する各層（Ｎ6〜Ｎ1）の電荷と平衡するように、注入及び拡散は、同一寸法及び同一密度でなされている。
【０００９】
各Ｐ型領域（Ｐ6〜Ｐ1）は、互いに整列し、連続するコラムである「パイロン」を形成している。
【００１０】
図１に示すように、ＭＯＳゲート構造が、各Ｐ型コラムの上面に形成され、公知のように、Ｐチャネル領域（２０）（２１）（２２）に、Ｎ+ソース領域（２４）（２５）（２６）が、それぞれ形成されている。ゲート酸化物領域（２７）が各領域（２０）（２１）（２６）と対向して蒸着され、導電性のポリシリコンゲート（２８）が、各ゲート酸化物領域（２７）上に形成されている。ＬＴＯ絶縁層（２９）が、ポリシリコンゲート（２８）上に形成され、ソース電極（３０）が、ＬＴＯ絶縁層（２９）上に形成され、かつ、各Ｎ+ソース領域（２４）（２５）（２６）及びＰチャネル領域（２０）（２１）（２２）の内側領域に接触している。
【００１１】
Ｐチャネル領域（２０）（２１）（２２）は、多角形またはすじ状セルであり、Ｐ型領域（Ｐ6〜Ｐ1）は、対応する円形状またはすじ状となっている。ドレイン電極（４０）は、Ｎ+ウェハー（１０）の底部に設けられている。
【００１２】
本発明によれば、最上部のＰ型領域（Ｐ1）は、下方のＰ型領域（Ｐ2〜Ｐ6）よりも大きな直径を有している。そのため、コラム上部のＰ電荷は、隣接する層（Ｎ1）の電荷よりも大となっている。最上部のＰ型領域の直径は、下方のＰ型領域よりも、数％大きい。例えば、拡散後に、下方のＰ型領域（Ｐ2〜Ｐ6）の直径が５マイクロンとなると、最上部のＰ型領域（Ｐ1）の直径は５．１マイクロン（２％大きい）となり、本発明の利点が得られる。
【００１３】
図３は、最上部のＰ型領域（Ｐ1）の注入及び拡散を示す図である。層（Ｎ1）は、層（Ｎ2）及びＰ型領域（Ｐ2）上に蒸着されている。次いで、Ｐ型領域（Ｐ2）の中央と整列したウインドウ（５１）（５２）を有するマスク（５０）が、層（Ｎ1）上に形成されている。ホウ素、またはその他のＰ型材料による注入及び拡散がなされ、Ｐ型コラムと整列し、最上部となる大きな直径のＰ型領域（Ｐ1）が形成されている。しかし、ウインドウ（５１）（５２）の直径は、Ｐ型領域（Ｐ2〜Ｐ6）のマスク（５０）における注入ウインドウよりも大であり、最上部のＰ型領域（Ｐ1）の直径が大となる。また、拡散処理が長時間行われ、大きなＰ型領域（Ｐ1）が形成される。
【００１４】
ウインドウ（５１）（５２）は円形である（図２）が、各Ｐ型コラムの最上部に大きなＰ型領域を形成するために、細長いすじ状、矩形、楕円形、突出フィンガを有する円形等とすることもできる。また、Ｐ型領域（Ｐ1）をＰ型領域（Ｐ2）上に形成しなくてもよい。Ｐ型領域（Ｐ2）またはその他の領域と同じ寸法であるＰ型領域（Ｐ1）を、コラムに設けてもよい。これらのコラムは、半導体デバイス全体にわたって分散され、それにより、デバイスの特徴が得られる。
【００１５】
また、上述の説明では、Ｐ型領域（Ｐ2〜Ｐ6）は、同一の直径（幅）となっているが、Ｐ型領域（Ｐ2）からＰ型領域（Ｐ6）へかけて、直径を連続的にテーパー状に小さくさせてもよい。さらに、上部のＰ型領域をある程度大きくし、隣接するＮ型材料と電荷を不平衡としてもよい。例えば、上部の２つまたは３つのＰ型領域を、下方のＰ型領域よりも大きくし、隣接するＮ型材料と電荷を不平衡としてもよい。
【００１６】
上述した実施例に則して本発明を説明したが、その変形、変更及びその他の利用については、当業者には明らかであると思う。従って、本発明は、上述した実施例に限定されるものではない。
【図面の簡単な説明】
【００１７】
【図１】本発明によるスーパージャンクションデバイスの能動領域の一部断面図である。
【図２】図１の2-2線断面図である。
【図３】Ｐ型コラムの最上部に大きなＰ型領域を形成するステップを示す図である。
【符号の説明】
【００１８】
１０      Ｎ+ウェハー
２０、２１、２２  Ｐチャネル領域
２４、２５、２６  Ｎ+ソース領域
２７          ゲート酸化物領域
２８          ポリシリコンゲート
２９          ＬＴＯ絶縁層
３０          ソース電極
４０          ドレイン電極
５０          マスク
５１、５２    ウインドウ
Ｎ1〜Ｎ6      エピタキシャル層
Ｐ1〜Ｐ6      Ｐ型領域
【図１】
2005142557.tif 000003
【図２】
2005142557.tif 000004
【図３】
2005142557.tif 000005
【外国語明細書】
2005142557000001.pdf