(57)【要約】【課題】  絶縁耐圧の低下を抑制したＭＩＭキャパシタを有する半導体装置を提供する。【解決手段】  第１の導体膜、誘電体膜及び第２の導体膜を順に堆積し、第２の導体膜をパターニングしてＭＩＭキャパシタＣの上部電極１３ａを形成した後で、全面に保護膜を成膜する。次に、保護膜をパターニングすると同時に、同一のマスクで誘電体膜もパターニングしてＭＩＭキャパシタＣの容量絶縁膜１２ａを形成する。次いで、保護膜をハードマスクとして第１の導体膜をパターニングしてＭＩＭキャパシタの下部電極１１ａ及び配線１１ｂを形成する。ＭＩＭキャパシタＣは上記のように形成されるため、下部電極１１ａの外周形状は、容量絶縁膜１２ａの外周形状とほぼ同一になる。【選択図】  図５
2005079513.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成された絶縁膜上に、下部電極と、前記下部電極の上面に設けられて誘電体膜からなる容量絶縁膜と、前記容量絶縁膜の上面に設けられた上部電極とを備えた容量素子を有する半導体装置であって、前記下部電極の面積は、前記上部電極の面積よりも大きく、前記容量絶縁膜の外周形状は、前記下部電極の外周形状と略同一であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、上方に前記上部電極が設けられていない領域にある前記容量絶縁膜の膜厚は、上方に前記上部電極が設けられている領域にある前記容量絶縁膜の膜厚より薄いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記容量絶縁膜上であって、上方に前記上部電極が設けられていない領域に、保護膜が被覆されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、前記絶縁膜上には配線が形成され、前記配線上に誘電体膜が被覆されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記配線上に被覆されている前記誘電体膜の膜厚は、上方に前記上部電極が設けられている領域にある前記容量絶縁膜の膜厚より薄いことを特徴とする半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、前記下部電極及び前記配線は、同一の導体膜がパターニングされて形成されていることを特徴とする半導体装置。
【請求項７】
基板の上方に形成された絶縁膜上に第１の導体膜を堆積する工程と、
前記第１の導体膜上に誘電体膜を堆積する工程と、
前記誘電体膜上に第２の導体膜を堆積する工程と、
前記第２の導体膜をパターニングして容量素子の上部電極を形成する工程と、
を備え、その後に、
前記第１の導体膜及び前記誘電体膜を略同形状にパターニングして容量素子の下部電極及び容量絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項８】
基板の上方に形成された絶縁膜上に第１の導体膜を堆積する工程と、
前記第１の導体膜上に誘電体膜を堆積する工程と、
前記誘電体膜上に第２の導体膜を堆積する工程と、
前記第２の導体膜をパターニングして容量素子の上部電極を形成する工程と、
前記誘電体膜及び前記上部電極上に保護膜を堆積する工程と、
を備え、その後に、
前記第１の導体膜、前記誘電体膜及び前記保護膜を略同形状にパターニングして容量素子の下部電極及び容量絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、前記保護膜をパターニングした後に、前記保護膜をハードマスクとして前記第１の導体膜をパターニングすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、前記第１の導体膜をパターニングすることによって、容量素子の下部電極とともに配線を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置内に形成される容量素子の一つとして、寄生容量が小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが用いられている（例えば特許文献１、特許文献２）。
【０００３】
ＭＩＭキャパシタは、第１の導体膜から形成される下部電極と、第２の導体膜から形成される上部電極と、これらに挟まれて誘電体膜からなる容量絶縁膜により形成されている。第１の導体膜は、半導体基板上に形成された絶縁膜上に堆積され、後にエッチング等によりパターニングされて下部電極に形成される。誘電体膜は、下部電極上又はパターニング前の第１の導体膜上に堆積され、後にエッチング等により容量絶縁膜に形成される。また、第２の導体膜は、誘電体膜上に堆積され、後にエッチング等によりパターニングされて上部電極に形成される。
【０００４】
【特許文献１】特開平８−３０６８６２号公報
【特許文献２】特開２００２−１４１４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１に示す従来のＭＩＭキャパシタでは、誘電体膜を堆積する前に、第１の導体膜をエッチングして下部電極を形成している。この結果、エッチングの影響により下部電極の表面の平滑性が損なわれたり、表面が汚染されたりすることにより、容量素子の絶縁耐圧が低下するという問題を有している。
【０００６】
また、特許文献２に示す従来のＭＩＭキャパシタは、第１の導体膜、誘電体膜、第２の導体膜を連続して堆積した後に、各々をエッチングして下部電極、容量絶縁膜及び上部電極を形成している。しかし、エッチングにより上部電極と容量絶縁膜を同形状に形成するため、容量絶縁膜の端部がエッチングによるダメージを受け、絶縁耐圧が低下するという問題を有している。ここで、エッチングによるダメージとは、例えば、エッチングによって生じる欠陥や汚染等のことをいう。
【０００７】
本発明は上記問題を鑑みてなされたものであり、その目的は、容量素子の絶縁耐圧の低下を抑制した半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、基板の上方に形成された絶縁膜上に、下部電極と、前記下部電極の上面に設けられて誘電体膜からなる容量絶縁膜と、前記容量絶縁膜の上面に設けられた上部電極とを備えた容量素子を有する半導体装置であって、前記下部電極の面積は、前記上部電極の面積よりも大きく、前記容量絶縁膜の外周形状は、前記下部電極の外周形状と略同一であることを特徴とする。なお、ここで、基板の上方に形成された絶縁膜とは、絶縁膜が基板上に直接形成される場合はもちろん、絶縁膜が、基板上に形成された少なくとも１つ以上の配線層や他の絶縁膜等によって隔てられて形成される場合も含む。
【０００９】
上記構成によれば、下部電極上にあって、上方に上部電極が設けられていない領域の容量絶縁膜を、エッチングせずに残しているため、上部電極の端部下側の容量絶縁膜へのエッチングによるダメージを小さくすることができる。このため、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００１０】
さらに、上記構成によれば、下部電極及び容量絶縁膜が上部電極より外側に延出しており、容量絶縁膜の端部上方には上部電極が形成されていないため、容量絶縁膜を形成する際に、容量絶縁膜の端部がエッチングによるダメージを受けても、容量素子の絶縁耐圧が低下することはない。
【００１１】
さらに、上記構成によれば、下部電極上に至るビアホールを形成する際に、容量絶縁膜をエッチングのストッパ層として利用することが可能となるため、下部電極上に至るビアホールを形成する際のエッチングの深さを容易に制御することが可能となる。
【００１２】
さらに、上記構成によれば、下部電極と容量絶縁膜の外周形状が略同一であるため、容量絶縁膜を形成するための工程と、下部電極を形成する工程とで、パターニング工程の一部を共有することが可能となる。この結果、製造工程を簡略化することが可能となる。
【００１３】
本発明の半導体装置は、先に記載の半導体装置であって、上方に前記上部電極が設けられていない領域にある前記容量絶縁膜の膜厚は、上方に前記上部電極が設けられている領域にある前記容量絶縁膜の膜厚より薄いことを特徴とする。
【００１４】
上記構成によれば、下部電極上にあって、上方に上部電極が設けられていない領域の容量絶縁膜を、エッチングにより完全に除去せずに残しているため、完全に除去する場合に比べて、上部電極の端部下側の容量絶縁膜へのエッチングによるダメージを小さくすることができる。このため、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００１５】
さらに、上記構成によれば、下部電極上にあって、上方に上部電極が設けられていない領域の容量絶縁膜が薄いために、前記下部電極と、上層の配線層にあって前記下部電極と導通していない配線との間に生じる寄生容量を小さくすることが可能となる。
【００１６】
本発明の半導体装置は、先に記載の半導体装置であって、前記容量絶縁膜上であって、上方に前記上部電極が設けられていない領域に、保護膜が被覆されていることを特徴とする。
【００１７】
上記構成によれば、保護膜が、容量絶縁膜とその上方に堆積される層間絶縁膜とを隔てることになるため、容量絶縁膜に対する層間絶縁膜の化学的及び力学的な影響を防ぐことができる。その結果、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００１８】
本発明の半導体装置は、先に記載の半導体装置であって、前記絶縁膜上には配線が形成され、前記配線上に誘電体膜が被覆されていることを特徴とする。
【００１９】
上記構成によれば、配線上に至るビアホールを形成する際に、誘電体膜がエッチングのストッパ層として機能するため、配線上に至るビアホールを形成する際のエッチングの深さを容易に制御することが可能となる。
【００２０】
本発明の半導体装置は、先に記載の半導体装置であって、前記配線上に被覆されている前記誘電体膜の膜厚は、上方に前記上部電極が設けられている領域にある前記容量絶縁膜の膜厚より薄いことを特徴とする。
【００２１】
上記構成によれば、配線上の誘電体膜が薄いために、前記配線と、上層の配線層にあって前記配線と導通していない他の配線との間に生じる寄生容量を小さくすることが可能となる。
【００２２】
本発明の半導体装置は、先に記載の半導体装置であって、前記下部電極及び前記配線は、同一の導体膜がパターニングされて形成されていることを特徴とする。
【００２３】
上記構成によれば、容量素子の下部電極を、配線と同時に形成することができるため、少ない工程数で容量素子を形成することが可能となる。
【００２４】
本発明の半導体装置の製造方法は、基板の上方に形成された絶縁膜上に第１の導体膜を堆積する工程と、前記第１の導体膜上に誘電体膜を堆積する工程と、前記誘電体膜上に第２の導体膜を堆積する工程と、前記第２の導体膜をパターニングして容量素子の上部電極を形成する工程とを備え、その後に、前記第１の導体膜及び前記誘電体膜を略同形状にパターニングして容量素子の下部電極及び容量絶縁膜を形成する工程を備えることを特徴とする。なお、ここで、基板の上方に形成された絶縁膜とは、絶縁膜が基板上に直接形成される場合はもちろん、絶縁膜が、基板上に形成された少なくとも１つ以上の配線層や他の絶縁膜等によって隔てられて形成される場合も含む。
【００２５】
上記の製造方法によれば、下部電極上にあって、上方に上部電極が設けられていない領域の容量絶縁膜を、エッチングにより完全に除去せずに残しているため、完全に除去する場合に比べて、上部電極の端部下側の容量絶縁膜へのエッチングによるダメージを小さくすることができる。このため、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００２６】
さらに、上記の製造方法によれば、下部電極及び容量絶縁膜が上部電極より外側に延出しており、容量絶縁膜の端部上方には上部電極が形成されていないため、容量絶縁膜を形成する際に、容量絶縁膜の端部がエッチングによるダメージを受けても、容量素子の絶縁耐圧が低下することはない。
【００２７】
さらに、上記の製造方法によれば、下部電極上に至るビアホールを形成する際に、容量絶縁膜がエッチングのストッパ層として機能するため、下部電極上に至るビアホールを形成する際のエッチングの深さを容易に制御することが可能となる。
【００２８】
さらに、上記の製造方法によれば、下部電極と容量絶縁膜の外周形状が同一であるため、容量絶縁膜を形成するための工程と、下部電極を形成する工程とで、パターニング工程の一部を共有することが可能となる。この結果、製造工程を簡略化することが可能となる。
【００２９】
さらに上記の製造方法によれば、下部電極、誘電体膜及び上部電極を連続して堆積することができ、途中にエッチング等の工程がないため、各界面の平滑性を保つことができると同時に汚染されることがなくなる。その結果、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００３０】
本発明の半導体装置の製造方法は、基板の上方に形成された絶縁膜上に第１の導体膜を堆積する工程と、前記第１の導体膜上に誘電体膜を堆積する工程と、前記誘電体膜上に第２の導体膜を堆積する工程と、前記第２の導体膜をパターニングして容量素子の上部電極を形成する工程と、前記誘電体膜及び前記上部電極上に保護膜を堆積する工程とを備え、その後に、前記第１の導体膜、前記誘電体膜及び前記保護膜を略同形状にパターニングして容量素子の下部電極及び容量絶縁膜を形成する工程を備えることを特徴とする。
【００３１】
上記の製造方法によれば、保護膜が、誘電体膜とその上方に堆積される層間絶縁膜とを隔てることになるため、容量絶縁膜に対する層間絶縁膜の化学的及び力学的な影響を防ぐことができる。その結果、容量素子の絶縁耐圧の低下を抑制することが可能となる。
【００３２】
本発明の半導体装置の製造方法は、先に記載の半導体装置の製造方法であって、前記保護膜をパターニングした後に、前記保護膜をハードマスクとして前記第１の導体膜をパターニングすることを特徴とする。
【００３３】
上記の製造方法によれば、保護膜がハードマスクを兼用することになるため、保護膜とは異なるハードマスクを別途形成する工程を追加することなく、微細なパターニングが可能となる。
【００３４】
本発明の半導体装置の製造方法は、先に記載の半導体装置の製造方法であって、前記第１の導体膜をパターニングすることによって、容量素子の下部電極と同時に配線を形成することを特徴とする。
【００３５】
上記の製造方法によれば、容量素子の下部電極を、配線と同時に形成することができるため、少ない工程数で容量素子を形成することが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下に示す実施形態は、特許請求の範囲に記載された発明の内容を何ら限定するものではない。また、以下に示す構成のすべてが、特許請求の範囲に記載された発明の解決手段として必須であるとは限らない。
【００３７】
図１は、容量素子としてのＭＩＭキャパシタを備えた半導体装置の概略構成を示す断面図である。
【００３８】
基板としての半導体基板１上には、複数のＭＯＳトランジスタＴＲが形成されている。さらに、半導体基板１上には、ＭＯＳトランジスタＴＲを覆うように絶縁膜２が形成されている。絶縁膜２には、ＭＯＳトランジスタＴＲと上層の配線等とを接続するためのプラグ３が形成されている。
【００３９】
絶縁膜２上には、複数の配線層を有する多層配線構造が形成されている。図１に示すように、本実施形態の多層配線構造は、第１〜第４の４つの配線層Ｗ１〜Ｗ４を有しており、各配線層は、第１〜第３の層間絶縁膜Ｄ１〜Ｄ３によって絶縁されている。また、第１〜第３の層間絶縁膜Ｄ１〜Ｄ３内には、それぞれプラグＰ１〜Ｐ３が形成されており、必要に応じて異なる配線層間の導通が取れるようになっている。
【００４０】
また、図１に破線で示すように、絶縁膜としての第２の層間絶縁膜Ｄ２上には、第３の配線層Ｗ３に下部電極１１ａを有するＭＩＭキャパシタＣが形成されている。ＭＩＭキャパシタＣは、下部電極１１ａと、下部電極１１ａ上に形成されて誘電体膜からなる容量絶縁膜１２ａと、容量絶縁膜１２ａ上に形成された上部電極１３ａとを備えている。下部電極１１ａ及び上部電極１３ａは、プラグＰ３によって上層の配線層（第４の配線層Ｗ４）に接続されている。
【００４１】
次に、前記ＭＩＭキャパシタＣが第２の層間絶縁膜Ｄ２上に形成される場合を例にとって、その形成方法を、図２〜図５を用いて説明する。なお、簡単のため、図面では第２の層間絶縁膜Ｄ２の上方で、ＭＩＭキャパシタＣの周辺部のみを図示する。
【００４２】
図２（ａ）〜（ｃ）、図３（ｄ）〜（ｅ）、図４（ｆ）〜（ｈ）及び図５は、本発明の半導体装置における要部の製造工程を示す断面図である。
【００４３】
まず、図２（ａ）に示すように、シリコン酸化膜からなる第２の層間絶縁膜Ｄ２の上面に、第３の配線層Ｗ３を形成する導体膜としての第１の導体膜１１、誘電体膜１２及び第２の導体膜１３を順に堆積する。本実施形態では、第１の導体膜１１は、主にＡｌ合金膜からなり、その表裏に反射防止膜やバリアメタル等を備えた複数の層からなる金属膜が第１の導体膜１１を構成する。これらをスパッタ法によって第２の層間絶縁膜Ｄ２上に堆積する。誘電体膜１２には、膜厚が約６０ｎｍのシリコン窒化膜を用い、プラズマＣＶＤ（Chemical Vapor Deposition）法によって第１の導体膜１１上に堆積する。第２の導体膜１３は、主にＡｌ合金膜からなり、その表裏に反射防止膜やバリアメタル等を備えた複数の層からなる金属膜が第２の導体膜１３を構成する。これらをスパッタ法によって誘電体膜１２上に堆積する。なお、第１の導体膜１１及び第２の導体膜１３の表面で、誘電体膜１２に対向する面には、ＴｉＮ膜（図示せず）が形成されている。
【００４４】
次に、図２（ｂ）に示すように、第２の導体膜１３をエッチングによりパターニングしてＭＩＭキャパシタＣの上部電極１３ａを形成する。さらに、第２の導体膜１３のエッチングで除去する領域の下方にある誘電体膜１２についても、同一のパターンでエッチングを行う。ただし、ここでは、誘電体膜１２を完全に除去してしまわず、第１の導体膜１１上に残るようにする。本実施形態では、当初の膜厚の約半分（約３０ｎｍ）を残している。
【００４５】
次に、図２（ｃ）に示すように、上部電極１３ａ及び露出した誘電体膜１２の上面に、膜厚が１００ｎｍ程度のシリコン酸化膜からなる保護膜１４をプラズマＣＶＤ法によって成膜する。
【００４６】
次に、保護膜１４、誘電体膜１２及び第１の導体膜１１をエッチングによりパターニングする。詳しくは、図２（ｃ）に示す状態において、保護膜１４上に図示しないレジスト膜を塗布し、このレジスト膜を露光、現像することにより、第３の配線層Ｗ３のパターンと同一のパターンからなる図示しないレジストパターンを形成する。次に、このレジストパターンをマスクとして保護膜１４及び誘電体膜１２をエッチングによりパターニングした後、レジストパターンを剥離する。その後、パターニングされた保護膜１４をハードマスクとして、第１の導体膜１１をエッチングによりパターニングをする。これにより、図３（ｄ）に示すように、ＭＩＭキャパシタＣの下部電極１１ａや配線１１ｂが形成され、これらが第３の配線層Ｗ３を構成する。
【００４７】
また、下部電極１１ａの上層の誘電体膜１２は、パターニングされてＭＩＭキャパシタＣの容量絶縁膜１２ａとなり、下部電極１１ａ、容量絶縁膜１２ａ及び上部電極１３ａによってＭＩＭキャパシタＣが構成される。ここで、容量絶縁膜１２ａ及び下部電極１１ａは、上記のように形成されているため、両者はほぼ同一の外周形状を有することになる。なお、本実施形態では、容量絶縁膜１２ａの膜厚を約６０ｎｍとしているため、このＭＩＭキャパシタＣは１ｆＦ／μｍ2程度の静電容量を得ることができる。
【００４８】
次に、図３（ｅ）に示すように、第２の層間絶縁膜Ｄ２及び保護膜１４ａ，１４ｂの上面に、ＦＳＧ(Ｆ添加ＳｉＯ2) とＮＳＧ(無添加ＳｉＯ2)とからなる第３の層間絶縁膜Ｄ３を高密度プラズマＣＶＤ法によって堆積し、その上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。
【００４９】
次に、図４（ｆ）に示すように、第３の層間絶縁膜Ｄ３及び保護膜１４ａをエッチングして、上部電極１３ａ上にビアホール１５ａを形成する。次いで、図４（ｇ）に示すように、第３の層間絶縁膜Ｄ３、保護膜１４ａ，１４ｂ及び誘電体膜（容量絶縁膜）１２ａ，１２ｂをエッチングして、下部電極１１ａ及び配線１１ｂ上にビアホール１５ｂ，１５ｃをそれぞれ形成する。なお、下部電極１１ａ及び配線１１ｂと、後にビアホール１５ｂ，１５ｃ内に形成されるプラグとの安定した接続を得るためには、ビアホール１５ｂ，１５ｃは、第１の導体膜１１からなる下部電極１１ａ及び配線１１ｂの最上層にあるＴｉＮ膜上に形成する必要がある。このため、エッチングによってビアホール１５ｂ，１５ｃを形成する際には、オーバーエッチングによってＴｉＮ膜が完全に除去されることがないようにエッチングの深さ制御しなければならない。ここでは、下部電極１１ａ及び配線１１ｂ上にある誘電体膜（容量絶縁膜）１２ａ，１２ｂをエッチングのストッパ層として機能させて、ビアホール１５ｂ，１５ｃがＴｉＮ膜上に形成されるようにエッチングの深さを制御している。
【００５０】
次に、ビアホール１５ａ，１５ｂ，１５ｃの内面に、ＴｉＮ等からなるバリアメタル（図示せず）をスパッタ法又はＣＶＤ法により形成する。その後、図４（ｈ）に示すように、ビアホール１５ａ，１５ｂ，１５ｃ内に、タングステンからなるプラグＰ３ａ，Ｐ３ｂ，Ｐ３ｃをＣＶＤ法によってそれぞれ埋め込み、ＣＭＰ法により上面を研磨して平坦化する。
【００５１】
次に、第３の層間絶縁膜Ｄ３上に、Ａｌ合金等の金属膜からなる導体膜をスパッタ法で堆積した後に、これをエッチングによりパターニングする。これにより、図５に示すように、第４の配線層Ｗ４が形成されると同時に、下部電極１１ａ、配線１１ｂ及び上部電極１３ａと、第４の配線層Ｗ４に形成された配線１６ａ，１６ｂ，１６ｃとがそれぞれプラグＰ３ａ，Ｐ３ｂ，Ｐ３ｃを介して接続される。
【００５２】
なお、下部電極１１ａ及び上部電極１３ａは、上面から見ると、いずれも略長方形形状（図示せず）をしている。図面では、これら長方形の４辺のうちの１辺を横切る断面のみを示しており、ここでは、下部電極１１ａ上にビアホール１５ｂが形成されるため、下部電極１１ａは上部電極１３ａよりも外側に延出している。一方、図示しない他の３辺には、ビアホールは形成されていないが、いずれの辺においても下部電極１１ａは上部電極１３ａよりも少なくとも２μｍ以上延出して形成されている。そして、その領域でも下部電極１１ａ上は容量絶縁膜１２ａで被覆されているうえ、その上面は保護膜１４ａで保護されている。
【００５３】
以上説明したように、本発明の半導体装置及びその製造方法によれば、以下のような効果を有する。
【００５４】
（１）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａ上にあって、上方に上部電極１３ａが設けられていない領域の容量絶縁膜１２ａを、エッチングにより完全に除去せずに残しているため、上部電極１３ａの端部下側の容量絶縁膜１２ａへのエッチングによるダメージを小さくすることができる。この結果、ＭＩＭキャパシタの絶縁耐圧の低下を抑制することが可能となる。
【００５５】
（２）本実施形態によれば、下部電極１１ａ及び容量絶縁膜１２ａが上部電極１３ａより外側に延出しており、容量絶縁膜１２ａの端部上方には上部電極１３ａが形成されていないため、容量絶縁膜１２ａを形成する際に、容量絶縁膜１２ａの端部がエッチングによるダメージを受けても、ＭＩＭキャパシタＣの絶縁耐圧が低下することはない。
【００５６】
（３）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａと容量絶縁膜１２ａの外周形状が同一であるため、容量絶縁膜１２ａを形成するための工程と、下部電極１１ａを形成する工程とで、パターニング工程の一部（少なくとも露光、現像工程）を共有することができるようになる。この結果、製造工程を簡略化することが可能となる。
【００５７】
（４）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａ上で、上方に上部電極１３ａが設けられていない領域にも容量絶縁膜１２ａが存在する。この容量絶縁膜１２ａは、下部電極１１ａ上にビアホールを形成する際に、エッチングのストッパ層として機能するため、下部電極１１ａ上にビアホールを形成する際のエッチングの深さを容易に制御することが可能となる。
【００５８】
（５）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａ上にあって、上方に上部電極１３ａが設けられていない領域の容量絶縁膜１２ａ、及び配線１１ｂ上の誘電体膜１２ｂが薄いために、上層の配線層にあって前記下部電極や前記配線と導通していない他の配線との間に生じる寄生容量（例えば、図１に破線で示した領域Ｚに生じる寄生容量）を小さくすることが可能となる。
【００５９】
（６）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａ上にあって、上方に上部電極１３ａが設けられていない領域の容量絶縁膜１２ａ上に保護膜１４ａが被覆されているため、保護膜１４が、容量絶縁膜１２ａとその上方に堆積される第３の層間絶縁膜Ｄ３とを隔てることになる。このため、容量絶縁膜１２ａと第３の層間絶縁膜Ｄ３のＦＳＧとが直接接触することによる相互の密着性低下を防ぐことができる。また、第３の層間絶縁膜Ｄ３のＦＳＧから放出されるフッ素が、シリコン窒化膜からなる容量絶縁膜１２ａとの界面に蓄積されること等による化学的なダメージや力学的なストレスを防ぐことができる。その結果、ＭＩＭキャパシタの絶縁耐圧の低下を抑制することが可能となる。
【００６０】
（７）本実施形態によれば、配線１１ｂ上に誘電体膜１２ｂが存在するため、配線１１ｂ上に至るビアホールを形成する際に、誘電体膜１２ｂがエッチングのストッパ層として機能する。従って、配線１１ｂ上に至るビアホールを形成する際のエッチングの深さを容易に制御することが可能となる。
【００６１】
（８）本実施形態によれば、ＭＩＭキャパシタＣの下部電極１１ａが、配線１１ｂと同一の導体膜（第１の導体膜１１）から形成されるため、少ない工程数で容量素子を形成することが可能となる。
【００６２】
（９）本実施形態によれば、第１の導体膜１１、誘電体膜１２及び第２の導体膜１３を連続して堆積することができ、途中にエッチング等の工程がないため、各界面の平滑性を保つことができると同時に汚染されることがなくなる。その結果、ＭＩＭキャパシタの絶縁耐圧の低下を抑制することが可能となる。
【００６３】
（１０）本実施形態によれば、保護膜１４をハードマスクとしても利用し、第１の導体膜１１をパターニングするため、保護膜１４とは異なるハードマスクを別途形成する工程を追加することなく、微細なパターニングが可能となる。
【００６４】
なお、本発明は、上記の実施形態に示した形態に限定されず、種々変更して実施することが可能である。例えば、上記実施形態では、半導体装置は４つの配線層Ｗ１〜Ｗ４を有しているが、配線層の数はそれ以上でもそれ以下であってもよい。また、ＭＩＭキャパシタＣは、第２の層間絶縁膜Ｄ２上に形成されているが、絶縁膜上であれば、どの層に形成されてもよい。ただし、ＭＩＭキャパシタＣの下部電極１１ａとシリコン基板１との寄生容量を低減させるために、好ましくは第２の層間絶縁膜Ｄ２又はそれよりも上層の絶縁膜上に形成するのがよい。
【００６５】
また、上記実施形態では、第１の導体膜１１及び第２の導体膜１３にＡｌ合金膜を用いているが、Ｃｕ合金膜など他の金属膜を用いてもよい。また、第１の導体膜１１及び第２の導体膜１３の表裏層を構成する反射防止膜やバリアメタル等は省略できる場合があるし、一方で、他の目的の金属膜等が追加されていてもよい。同様に、誘電体膜１２（容量絶縁膜１２ａ）、第３の層間絶縁膜Ｄ３及び保護膜１４の材料や膜厚も、上記実施形態で示したもの以外のものを用いることは可能である。ただし、誘電体膜１２（容量絶縁膜１２ａ）と接している第１の導体膜１１の上面及び第２の導体膜１３の底面の材料は、誘電体膜１２との間で相互に原子の拡散を防止できる組み合わせであることが望ましい。
【００６６】
また、各膜を堆積する方法やパターニングする方法についても、上記実施形態で示した方法に限定されない。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置の概略構成を示す断面図。
【図２】本発明の半導体装置における要部の製造工程（ａ）〜（ｃ）を示す断面図。
【図３】本発明の半導体装置における要部の製造工程を示す断面図であり、図２の次の工程（ｄ），（ｅ）を示す図。
【図４】本発明の半導体装置における要部の製造工程を示す断面図であり、図３の次の工程（ｆ）〜（ｈ）を示す図。
【図５】本発明の半導体装置における要部の製造工程を示す断面図であり、図４の次の工程を示す図。
【符号の説明】
【００６８】
１…基板としての半導体基板
２…絶縁膜
３…プラグ
ＴＲ…ＭＯＳトランジスタ
Ｗ１…第１の配線層
Ｗ２…第２の配線層
Ｗ３…第３の配線層
Ｗ４…第４の配線層
Ｄ１…第１の層間絶縁膜
Ｄ２…絶縁膜としての第２の層間絶縁膜
Ｄ３…第３の層間絶縁膜
Ｐ１〜Ｐ３，Ｐ３ａ，Ｐ３ｂ，Ｐ３ｃ…プラグ
Ｃ…容量素子としてのＭＩＭキャパシタ
１１…導体膜としての第１の導体膜
１１ａ…下部電極
１１ｂ…配線
１２，１２ｂ…誘電体膜
１２ａ…容量絶縁膜
１３…第２の導体膜
１３ａ…上部電極
１４，１４ａ，１４ｂ…保護膜
１５ａ，１５ｂ，１５ｃ…ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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