(57)【要約】【課題】トランジスタの動作状態が飽和動作と非飽和動作との間で変化する等により、ゲート電流が大幅に変化する場合でも、バイアス電圧の変動を抑制することができるバイアス回路と、これを備えた増幅回路および通信装置を提供する。【解決手段】バイアス電圧を出力する出力ノードＮ１と電圧供給線ＶＤＤとの間にトランジスタＱ１が接続されており、トランジスタＱ２によって、出力ノードＮ１から出力される電流の変化に応じたバイアス電圧の変化が抑制されるように、トランジスタＱ１のゲート電圧が制御される。これにより、トランジスタＱａｍｐの動作状態を非飽和動作と飽和動作との間で変化させるような大振幅の信号が入力端子Ｔｉｎに入力されて、トランジスタＱａｍｐのゲート電流が大きく変動する場合でも、トランジスタＱａｍｐを所望のバイアス点で動作させることが可能になる。【選択図】      図１
2005328288.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲートにバイアス電圧を供給するバイアス回路であって、
上記バイアス電圧を出力する出力ノードと、
電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、
上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路と、
を有するバイアス回路。
【請求項２】
上記第１の制御回路は、上記出力ノードにゲートが接続され、上記第１のトランジスタのゲートにドレインが接続される第２のトランジスタを含む、
請求項１に記載のバイアス回路。
【請求項３】
上記出力ノードと上記第２のトランジスタのゲートとを接続する配線上に挿入される第１の抵抗および／または第１のインダクタンスを有する、
請求項２に記載のバイアス回路。
【請求項４】
上記第２のトランジスタは、上記バイアス電圧の供給対象のトランジスタと同一の半導体基板上に形成される、
請求項２に記載のバイアス回路。
【請求項５】
上記出力ノードと上記第１のトランジスタとの接続線上に挿入される第２の抵抗および／または第２のインダクタンスを有する、
請求項１に記載のバイアス回路。
【請求項６】
上記バイアス電圧の供給対象のトランジスタと同一の半導体基板上に形成され、上記出力ノードにゲートが接続される第３のトランジスタと、
上記第３のトランジスタに流れる電流が一定になるように、上記第１のトランジスタのゲート電圧を制御する第２の制御回路と、
を有する、
請求項１に記載のバイアス回路。
【請求項７】
上記第２の制御回路は、
基準電圧を出力する基準電圧出力回路と、
上記第３のトランジスタに直列に接続される第３の抵抗と、
上記基準電圧と上記第３の抵抗の電圧との差を増幅した差動信号を、上記第１のトランジスタのゲートに出力する差動増幅回路と、
を有し、
上記差動増幅回路は、
一方のゲートに上記基準電圧を入力し、他方のゲートに上記第３の抵抗の電圧を入力し、互いのソースが共通に接続されるトランジスタ対と、
上記差動信号の変動が抑制されるように、上記トランジスタ対の共通接続されたソースに流れる電流を制御する電流制御回路と、
を有する、
請求項６に記載のバイアス回路。
【請求項８】
信号増幅用のトランジスタと、該トランジスタのゲートにバイアス電圧を供給するバイアス回路とを有する増幅回路であって、
上記バイアス回路は、
上記バイアス電圧を出力する出力ノードと、
電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、
上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路と、
を有する増幅回路。
【請求項９】
上記第１の制御回路は、上記出力ノードにゲートが接続され、上記第１のトランジスタのゲートにドレインが接続される第２のトランジスタを含む、
請求項８に記載の増幅回路。
【請求項１０】
上記出力ノードと上記第２のトランジスタのゲートとを接続する配線上に挿入される第１の抵抗および／または第１のインダクタンスを有する、
請求項９に記載の増幅回路。
【請求項１１】
上記第２のトランジスタは、上記バイアス電圧の供給対象のトランジスタと同一の半導体基板上に形成される、
請求項９に記載の増幅回路。
【請求項１２】
上記出力ノードと上記第１のトランジスタとの接続線上に挿入される第２の抵抗および／または第２のインダクタンスを有する、
請求項８に記載の増幅回路。
【請求項１３】
少なくとも送信信号を増幅する増幅回路または受信信号を増幅する増幅回路を有する通信装置であって、
上記増幅回路は、
信号増幅用のトランジスタと、
上記トランジスタのゲートにバイアス電圧を供給するバイアス回路と、
を有し、
上記バイアス回路は、
上記バイアス電圧を出力する出力ノードと、
電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、
上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路と、
を有する、
通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタなどのトランジスタのゲートにバイアス電圧を供給するバイアス回路と、信号増幅用のトランジスタのゲートにバイアス電圧を供給するバイアス回路を有した増幅回路、ならびに、そのような増幅回路によって送受信信号を増幅する携帯電話機などの通信装置に関するものである。
【背景技術】
【０００２】
例えば高周波回路で用いられるＧａＡｓＦＥＴなどの電界効果トランジスタは、個体毎の製造条件の違いや、電源電圧、温度の変動などの影響を受けて、しきい電圧がばらつき易い。そのため、バイアス回路によって供給されるバイアス電圧が、しきい電圧の変動と無関係に一定に保たれると、トランジスタに定常的に流れる電流（アイドリング電流）が大きく変動してしまい、回路が正常で動作できなくなったり、消費電力が増大するなどの問題が生じる。
【０００３】
そこで、下記の特許文献１においては、バイアス電圧供給対象のトランジスタと同等なしきい電圧を有するトランジスタを用いて、該供給対象のトランジスタに流れる電流を監視し、この電流が一定となるようにバイアス電圧を制御して、該供給対象のトランジスタのアイドリング電流を一定に保つ機能を有するバイアス回路が提案されている。このバイアス回路によれば、しきい電圧が変動する場合でも、この変動に合わせてバイアス電圧が制御されるため、アイドリング電流の変動を抑制することができる。
【特許文献１】特開２００１−３２０２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示すバイアス回路では、トランジスタの動作状態が飽和動作と非飽和動作との間で変化した場合に、アイドリング電流に変動が生じ易いという不利益がある。
例えば電界効果トランジスタの場合、非飽和動作から飽和動作へ動作状態が移行すると、ゲート電流が大幅に増加する。ところが、特許文献１に示すバイアス回路では、固定の抵抗を介して電源供給線からトランジスタのゲートに電流を流し込む構成になっているため、ゲート電流の増加によってゲートに供給するバイアス電圧が低下し易い。バイアス電圧が低下すると、トランジスタの出力信号のレベルや電力、歪などが正常範囲を逸脱してしまう不利益を生じる。
【０００５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタの動作状態が飽和動作と非飽和動作との間で変化する等により、ゲート電流が大幅に変化する場合でも、バイアス電圧の変動を抑制することができるバイアス回路を提供することにある。
また、本発明の他の目的は、信号増幅用トランジスタのゲート電流の変動に伴うバイアス電圧の変動を抑えることによって増幅性能を向上させることができる増幅回路と、そのような増幅回路を有することにより通信性能を向上させることができる通信装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の発明は、トランジスタのゲートにバイアス電圧を供給するバイアス回路であって、上記バイアス電圧を出力する出力ノードと、電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路とを有する。
【０００７】
本発明の第２の発明は、信号増幅用のトランジスタと、該トランジスタのゲートにバイアス電圧を供給するバイアス回路とを有する増幅回路であって、上記バイアス回路は、上記バイアス電圧を出力する出力ノードと、電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路とを有する。
【０００８】
本発明の第３の発明は、少なくとも送信信号を増幅する増幅回路または受信信号を増幅する増幅回路を有する通信装置であって、上記増幅回路は、信号増幅用のトランジスタと、上記トランジスタのゲートにバイアス電圧を供給するバイアス回路とを有し、上記バイアス回路は、上記バイアス電圧を出力する出力ノードと、電圧供給線と上記出力ノードとの間に接続される第１のトランジスタと、上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧を制御する第１の制御回路とを有する。
【０００９】
上記本発明によれば、上記バイアス電圧を出力する出力ノードと電圧供給線との間に上記第１のトランジスタが接続されており、上記第１の制御回路において、上記出力ノードから出力される電流の変化に応じた上記バイアス電圧の変化が抑制されるように、上記第１のトランジスタのゲート電圧が制御される。
そのため、例えばバイアス電圧供給対象のトランジスタの動作状態が非飽和動作から飽和動作に変化してゲート電流が急増する場合、上記第１のトランジスタのインピーダンスが小さくなるように上記第１のトランジスタのゲート電圧が制御されて、ゲート電流の増加による上記第１のトランジスタの電圧降下が小さくなり、上記バイアス電圧の低下が抑制される。
【００１０】
上記第１の制御回路は、上記出力ノードにゲートが接続され、上記第１のトランジスタのゲートにドレインが接続される第２のトランジスタを含んでも良い。
【００１１】
この場合、上記本発明は、上記出力ノードと上記第２のトランジスタのゲートとを接続する配線上に挿入される第１の抵抗および／または第１のインダクタンスを有しても良い。これにより、上記出力ノードから上記第２のトランジスタのゲートに入力される信号成分が、上記第１の抵抗および／または上記第１のインダクタンスにおいて減衰する。
また、上記第２のトランジスタは、上記バイアス電圧の供給対象のトランジスタと同一の半導体基板上に形成されても良い。これにより、個体の製造条件の違いや温度変動等の影響により該供給対象トランジスタのしきい電圧がばらついた場合に、これと近似した傾向で、上記第２のトランジスタのしきい電圧もばらつく。
【００１２】
更に、上記本発明は、上記出力ノードと上記第１のトランジスタとの接続線上に挿入される第２の抵抗および／または第２のインダクタンスを有しても良い。
これにより、上記出力ノードから上記第２のトランジスタに入力される信号成分が、上記第２の抵抗および／または上記第２のインダクタンスにおいて減衰する。
【００１３】
また、上記本発明は、上記バイアス電圧の供給対象のトランジスタと同一の半導体基板上に形成され、上記出力ノードにゲートが接続される第３のトランジスタと、上記第３のトランジスタに流れる電流が一定になるように、上記第１のトランジスタのゲート電圧を制御する第２の制御回路とを有しても良い。
上記の構成によると、上記第３のトランジスタと上記供給対象トランジスタは、共通の半導体基板上に形成されるため、個体の製造条件の違いや温度の変動等の影響によるしきい電圧のばらつき傾向が互いに近似する。上記第２の制御回路では、このように該供給対象トランジスタとしきい電圧のばらつき傾向が近似するとともに、該供給対象トランジスタと共通のバイアス電圧がゲートに入力される上記第３のトランジスタの電流が一定になるように、上記第１のトランジスタのゲート電圧が制御される。
【００１４】
上記第２の制御回路は、基準電圧を出力する基準電圧出力回路と、上記第３のトランジスタに直列に接続される第３の抵抗と、上記基準電圧と上記第３の抵抗の電圧との差を増幅した差動信号を、上記第１のトランジスタのゲートに出力する差動増幅回路とを有しても良い。これにより、上記基準電圧と上記第３の抵抗の電圧との差に応じて、上記第３のトランジスタに流れる電流が一定になるように、上記第１のトランジスタのゲート電圧が制御される。
また、上記差動増幅回路は、一方のゲートに上記基準電圧を入力し、他方のゲートに上記第３の抵抗の電圧を入力し、互いのソースが共通に接続されるトランジスタ対と、上記差動信号の変動が抑制されるように、上記トランジスタ対の共通接続されたソースに流れる電流を制御する電流制御回路とを有しても良い。これにより、例えば電源電圧の変動等によって上記差動信号が変動した場合に、該変動が抑制されるように、上記トランジスタ対の共通接続されたソースに流れる電流が制御される。
【発明の効果】
【００１５】
本発明のバイアス回路によれば、トランジスタの動作状態が飽和動作と非飽和動作との間で変化する等により、ゲート電流が大幅に変化する場合でも、バイアス電圧の変動を抑制することができる。これにより、信号増幅用トランジスタのゲート電流に伴うバイアス電圧の変動が抑えられるため、増幅回路や通信装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の４つの実施形態について、図面を参照して説明する。
【００１７】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るバイアス回路の構成の一例を示す図である。
【００１８】
図１に示すバイアス回路は、ｎチャンネル型電界効果トランジスタ（以降、単にトランジスタと表記する）Ｑａｍｐのゲートに対してバイアス電圧を供給する回路であり、トランジスタＱ１，…，Ｑ３と、抵抗Ｒ７，…，Ｒ９と、電圧源１１と、制御回路２１とを有する。
トランジスタＱ１は、本発明の第１のトランジスタの一実施形態である。
トランジスタＱ２は、本発明の第１の制御回路の一実施形態であるとともに、第２のトランジスタの一実施形態である。
トランジスタＱ３は、本発明の第３のトランジスタの一実施形態である。
制御回路２１は、本発明の第２の制御回路の一実施形態である。
【００１９】
電圧源１１は、電源供給線ＶＤＤとグランド線Ｇとの間に所定の電圧を供給する。ここでは、一例として、電源供給線ＶＤＤがグランド線Ｇに対して正の電位となるような電圧を供給するものとする。
【００２０】
トランジスタＱａｍｐは、入力端子Ｔｉｎにゲートが接続され、出力端子Ｔｏｕｔにドレインが接続され、グランド線Ｇにソースが接続されており、入力端子Ｔｉｎから入力される信号を増幅して出力端子Ｔｏｕｔから出力する。
【００２１】
トランジスタＱ１は、電圧供給線ＶＤＤと出力ノードＮ１との間に接続される。すなわち、電圧供給線ＶＤＤにドレインが接続され、出力ノードＮ１にソースが接続される。
出力ノードＮ１は、トランジスタＱａｍｐのゲートに接続されており、このノードからバイアス電圧が出力される。
出力ノードＮ１とグランド線Ｇとの間には、抵抗Ｒ９が接続される。
【００２２】
トランジスタＱ２は、出力ノードＮ１からトランジスタＱａｍｐのゲートに出力される電流の変化に応じたバイアス電圧の変化が抑制されるように、トランジスタＱ１のゲート電圧を制御するトランジスタであり、出力ノードＮ１にゲートが接続され、トランジスタＱ１のゲートにドレインが接続され、グランド線Ｇにソースが接続される。
【００２３】
トランジスタＱ３は、トランジスタＱａｍｐのアイドリング電流Ｉｄｓｑをモニタするためのトランジスタであり、ゲートとソースがトランジスタＱａｍｐと共通に接続される。すなわち、出力ノードＮ１にゲートが接続され、グランド線Ｇにソースが接続される。
【００２４】
なお、本実施形態において、トランジスタＱａｍｐ、Ｑ２およびＱ３は、同一の半導体基板上に形成されるものとする。これにより、ゲート幅やゲート長といった素子の寸法が製造条件の違いによってばらついている場合や、意識的な設計によって互いに異なっている場合でも、同一の半導体基板上に形成されるトランジスタの素子寸法はほぼ一律に変動するため、しきい電圧や増幅率、キャパシタンス、抵抗といったトランジスタの素子特性が互いに一定の関係に保たれる。また、同一の半導体基板上に形成されることによって、素子の温度がほぼ同一になるため、温度が変動した場合でも、素子特性は一定の関係に保たれる。
【００２５】
制御回路２１は、トランジスタＱ３に流れる電流、すなわちトランジスタＱａｍｐのアイドリング電流Ｉｄｓｑをモニタした電流が一定となるように、トランジスタＱ１のゲート電圧を制御する。
【００２６】
図１の例において、制御回路２１は、トランジスタＱ４，…，Ｑ６と、抵抗Ｒ３，…，Ｒ６と、基準電圧出力回路１２とを有する。
なお、基準電圧出力回路１２は、本発明の基準電圧出力回路の一実施形態である。
抵抗Ｒ３は、本発明の第３の抵抗の一実施形態である。
抵抗Ｒ５，Ｒ６と、トランジスタＱ４，Ｑ５，Ｑ６と、抵抗Ｒ４とを含む回路は、本発明の差動増幅回路の一実施形態である。
トランジスタＱ５およびＱ６は、本発明のトランジスタ対の一実施形態である。
トランジスタＱ４は、本発明の電流制御回路の一実施形態である。
【００２７】
抵抗Ｒ３は、トランジスタＱ３に流れる電流を検出するための抵抗であり、トランジスタＱ３に直列に接続される。すなわち、一方の端がトランジスタＱ３のドレインに接続され、他方の端が電源供給線ＶＤＤに接続される。
【００２８】
トランジスタＱ５およびＱ６は、互いのソースが共通に接続される。
トランジスタＱ６のゲートは、抵抗Ｒ３とトランジスタＱ３のドレインとの接続点に接続されており、抵抗Ｒ３に流れる電流に応じた信号を入力する。
トランジスタＱ５のゲートは、基準電圧出力回路１２より出力される基準電圧を入力する。
また、トランジスタＱ５，Ｑ６のドレインは、それぞれ、抵抗Ｒ５，Ｒ６を介して電源供給線ＶＤＤに接続される。
【００２９】
トランジスタＱ４は、共通接続されたトランジスタＱ５およびＱ６のソースに流れる電流を制御するためのトランジスタである。
トランジスタＱ４のドレインは、トランジスタＱ５およびＱ６の共通接続されたソースに接続され、そのソースはグランド線Ｇに接続され、そのゲートはトランジスタＱ６のドレインに接続される。
また、トランジスタＱ４のゲートとグランド線Ｇとの間には、抵抗Ｒ４が接続される。
【００３０】
トランジスタＱ５のドレインからは、基準電圧出力回路１２より出力される基準電圧と、抵抗Ｒ３に発生する電圧との差に応じた差動信号が出力される。この差動信号は、抵抗Ｒ８を介してトランジスタＱ１のゲートに入力される。すなわち、トランジスタＱ５のドレインは、抵抗Ｒ８を介してトランジスタＱ１のゲートに接続される。
また、トランジスタＱ５のドレインは、抵抗Ｒ７を介して電源供給線ＶＤＤに接続される。
【００３１】
ここで、上述した構成を有する図１に示すバイアス回路の動作を説明する。
【００３２】
まず、制御回路２１によるアイドリング電流Ｉｄｓｑの制御について述べる。
【００３３】
トランジスタＱ３は、トランジスタＱａｍｐと同一の半導体基板上に形成されるため、製造条件の違いや、温度の変動によってトランジスタの特性がばらついても、そのばらつきの傾向は互いに一致する。したがって、トランジスタＱａｍｐのしきい電圧が大きくなるとトランジスタＱ３のしきい電圧も大きくなり、逆に、トランジスタＱａｍｐのしきい電圧が小さくなるとトランジスタＱ３のしきい電圧も小さくなる。
【００３４】
トランジスタＱａｍｐのしきい電圧が小さくなると、トランジスタＱａｍｐに流れるアイドリング電流Ｉｄｓｑが大きくなる。
【００３５】
一方、トランジスタＱａｍｐのしきい電圧が小さくなると、これに伴って、トランジスタＱ３のしきい電圧が小さくなる。そのため、トランジスタＱ３のドレイン電流が大きくなり、抵抗Ｒ３の電圧降下が大きくなり、トランジスタＱ６のゲート電圧が低下する。
【００３６】
トランジスタＱ６のゲート電圧が低下すると、トランジスタＱ５のゲート−ソース間電圧に対してトランジスタＱ６のゲート−ソース間電圧が相対的に大きくなる方向に変化するため、トランジスタＱ５のドレイン電流は、トランジスタＱ６のドレイン電流に対して相対的に大きくなる方向に変化する。
【００３７】
トランジスタＱ５のドレイン電流が大きくなると、抵抗Ｒ５およびＲ７の電圧降下が大きくなるため、トランジスタＱ１のゲート電圧が低下する。
トランジスタＱ１のゲート電圧が低下すると、トランジスタＱ１のドレイン電流が減少して、トランジスタＱ１のソース電圧すなわち出力ノードＮ１のバイアス電圧が低下する。バイアス電圧が低下すると、トランジスタＱａｍｐに流れるアイドリング電流Ｉｄｓｑが小さくなる。
【００３８】
したがって、トランジスタＱａｍｐのしきい電圧が小さくなってトランジスタＱａｍｐに流れるアイドリング電流Ｉｄｓｑが大きくなると、バイアス電圧が低下するように制御が働いて、アイドリング電流Ｉｄｓｑが小さくなる。
また、上述と逆に、トランジスタＱａｍｐのしきい電圧が大きくなってアイドリング電流Ｉｄｓｑが小さくなると、バイアス電圧が上昇するように制御が働いて、アイドリング電流Ｉｄｓｑが大きくなる。
【００３９】
以上のような制御回路２１の帰還制御の働きにより、アイドリング電流Ｉｄｓｑはある平衡状態において一定になる。この平衡状態のアイドリング電流Ｉｄｓは、回路の各素子の特性パラメータを適切に決めることによって、所望の大きさに設定することが可能である。
【００４０】
次に、トランジスタＱ５およびＱ６の共通接続されたソースに流れる電流の制御について述べる。
【００４１】
トランジスタＱ５およびＱ６の共通接続されたソースに流れる電流（以降、共通ソース電流と表記する）が常に一定の大きさに保たれているものとすると、抵抗Ｒ５，Ｒ６における電圧降下は常に一定に保たれる。そのため、例えば電源供給線ＶＤＤの電圧が変動した場合、この変動がそのままトランジスタＱ５のドレイン電圧の変動になり、この変動によって、出力ノードＮ１のバイアス電圧が変動する。
【００４２】
そこで、図１に示すバイアス回路では、トランジスタＱ４のゲート電圧をトランジスタＱ６のドレイン電圧に応じて制御することにより、共通ソース電流を制御し、トランジスタＱ５のドレイン電圧（差動信号）の変動を抑制している。
【００４３】
例えば電源供給線ＶＤＤの電圧が高くなると、これに応じてトランジスタＱ５およびＱ６のドレイン電圧が上昇する。
トランジスタＱ６のドレイン電圧が上昇すると、トランジスタＱ４のゲート電圧が上昇するため、トランジスタＱ４の電流が大きくなる。
トランジスタＱ４の電流が大きくなると、トランジスタＱ５およびＱ６のドレイン電流が共に大きくなり、トランジスタＱ５およびＱ６のドレイン電圧が低下する。
すなわち、電源供給線ＶＤＤの電圧が大きくなっても、トランジスタＱ５およびＱ６のドレイン電圧の上昇が抑制される。
逆に、電源供給線ＶＤＤの電圧が低くなる場合は、トランジスタＱ４の電流が小さくなって、トランジスタＱ５およびＱ６のドレイン電圧の低下が抑制される。
このようにして、電源電圧の変動が生じた場合でも差動信号の変動が抑制されて、バイアス電圧が一定に保たれる。
なお、電源電圧の変動の他に、例えばトランジスタＱ４のしきい電圧がばらついた場合も、同様な働きによって、差動信号の変動が抑制される。
【００４４】
次に、トランジスタＱａｍｐのゲート電流の変動に伴うバイアス電圧の変動を抑制する制御について述べる。
【００４５】
例えばトランジスタＱａｍｐの動作状態を非飽和動作から飽和動作へ変化させる大振幅の信号が入力端子Ｔｉｎに入力された場合、ゲート電流が急激に大きくなる。
ゲート電流の増大に伴って、出力ノードＮ１のバイアス電圧が低下すると、トランジスタＱ１のソース電圧が低下するため、トランジスタＱ１のゲート−ソース間電圧が大きくなり、トランジスタＱ１のソース電流が大きくなる。
また、出力ノードＮ１のバイアス電圧が低下すると、トランジスタＱ２のベース電圧が低下し、そのドレイン電流が小さくなるため、抵抗Ｒ７およびＲ８における電圧降下が小さくなる。これにより、トランジスタＱ１のゲート電圧が高くなり、トランジスタＱ１のソース電流が大きくなる。
したがって、ゲート電流の増加に伴って出力ノードＮ１のバイアス電圧が低下すると、トランジスタＱ１の電流が大きくなって、バイアス電圧の低下が抑制される。
逆に、トランジスタＱａｍｐの動作状態が飽和動作から非飽和動作へ変化して、トランジスタＱａｍｐのゲート電流が急激に小さくなった場合は、トランジスタＱ１の電流が小さくなって、バイアス電圧の上昇が抑制される。
【００４６】
このように、トランジスタＱ１およびＱ２における帰還制御の働きによって、トランジスタＱａｍｐのゲート電流の変動に伴うバイアス電圧の変動が抑制される。
【００４７】
以上説明したように、本実施形態のバイアス回路によれば、バイアス電圧を出力する出力ノードＮ１と電圧供給線ＶＤＤとの間にトランジスタＱ１が接続されており、トランジスタＱ２によって、出力ノードＮ１から出力される電流の変化に応じたバイアス電圧の変化が抑制されるように、トランジスタＱ１のゲート電圧が制御される。
そのため、例えばトランジスタＱａｍｐの動作状態が非飽和動作から飽和動作へ変化する等によりゲート電流が大きくなった場合には、トランジスタＱ１のインピーダンスが小さくなるように、トランジスタＱ１のゲート電圧が制御される。また、逆に、トランジスタＱａｍｐの動作状態が飽和動作から非飽和動作へ変化する等によりゲート電流が小さくなった場合には、トランジスタＱ１のインピーダンスが大きくなるよう、トランジスタＱ１のゲート電圧が制御される。
したがって、トランジスタＱａｍｐの動作状態を非飽和動作と飽和動作との間で変化させるような大振幅の信号が入力端子Ｔｉｎに入力される場合でも、トランジスタＱａｍｐを所望のバイアス点で安定に動作させることが可能になる。
【００４８】
また、本実施形態のバイアス回路において、トランジスタＱ２はトランジスタＱａｍｐと同一の半導体基板上に形成されるため、これらのトランジスタのしきい電圧は、製造条件の違いや温度の変動などに応じて、互いに近似した傾向でばらつく。
これにより、例えばトランジスタＱａｍｐのしきい電圧が小さくなってアイドリング電流Ｉｄｓｑが大きくなると、トランジスタＱ２のしきい電圧も小さくなってそのドレイン電流が大きくなるため、トランジスタＱ１のゲート電圧が低下し、出力ノードＮ１のバイアス電圧が低くなって、アイドリング電流Ｉｄｓｑの増大が抑制される。また、トランジスタＱａｍｐのしきい電圧が大きくなってアイドリング電流Ｉｄｓｑが小さくなるときは、トランジスタＱ２のしきい電圧も大きくなってそのドレイン電流が小さくなるため、トランジスタＱ１のゲート電圧が上昇し、出力ノードＮ１のバイアス電圧が高くなって、アイドリング電流Ｉｄｓｑの減少が抑制される。
すなわち、トランジスタＱａｍｐのしきい電圧のばらつきによるアイドリング電流Ｉｄｓｑの変動を抑えることができる。
【００４９】
更に、本実施形態のバイアス回路によれば、トランジスタＱａｍｐと同一半導体基板上に形成されることによってしきい電圧のばらつき傾向が近似しているトランジスタＱ３のゲートが、トランジスタＱａｍｐのゲートと共通に接続されている。そして、このトランジスタＱ３の電流が一定になるように、制御回路２１によってトランジスタＱ１のゲート電圧が制御される。
そのため、この制御回路２１の帰還制御の働きによっても、トランジスタＱａｍｐのしきい電圧のばらつきによるアイドリング電流Ｉｄｓｑの変動を効果的に抑えることができる。
【００５０】
その上、電源電圧の変動やトランジスタのしきい電圧の変動等によってトランジスタＱ５のドレインから出力される差動信号（基準電圧出力回路１２の基準電圧と抵抗Ｒ３の電圧との差を増幅した信号）が変動した場合に、この変動が抑制されるように、トランジスタＱ５およびＱ６の共通ソース電流が制御される。これにより、電源電圧の変動等によるバイアス電圧の変動を抑えることができるため、トランジスタＱａｍｐのバイアス点をより安定に保つことができる。
【００５１】
なお、トランジスタＱ２，Ｑ３はトランジスタＱａｍｐと同一サイズである必要はなく、トランジスタＱａｍｐよりゲート幅を小さくすることも可能である。この場合、トランジスタＱ２，Ｑ３に流れる電流を抑えることができるため、消費電力の削減を図ることができる。
【００５２】
ところで、図１に示すバイアス回路では、トランジスタＱ４のゲートがトランジスタＱ６のドレインに直接接続されているため、トランジスタＱａｍｐ，Ｑ２，Ｑ３を低いゲート電圧で動作させる場合、トランジスタＱ４，Ｑ５，Ｑ６を飽和動作させることが難しくなり、差動増幅回路のバランスを保つ効果が薄れてしまう。
このような場合、図１に示す制御回路２１を、例えば図２に示す制御回路２２に置き換えても良い。制御回路２２では、トランジスタＱ４のゲートとトランジスタＱ６のドレインとを接続する配線上にダイオードＤ１が挿入され、このダイオードＤ１の順方向電圧分だけ、トランジスタＱ４のゲート電圧が低くなる。これにより、トランジスタＱａｍｐ，Ｑ２，Ｑ３のゲート電圧を低く設定した場合でも、トランジスタＱ４，Ｑ５，Ｑ６を飽和動作させることが可能になる。
【００５３】
また、制御回路２１における基準電圧出力回路１２は、図３に示す制御回路２３のように、抵抗Ｒ１０およびＲ１１の分圧回路に置き換えることも可能である。
すなわち、制御回路２３においては、電源供給線ＶＤＤとグランド線Ｇとの間に直列に抵抗Ｒ１０およびＲ１１が接続されており、この接続中点に発生する電圧が、基準電圧としてトランジスタＱ５のゲートに出力される。
このような構成により、例えば２つの抵抗によって基準電圧を生成することが可能になるため、基準電圧源を独立に設ける場合に比べて、回路構成を簡略化することができる。
【００５４】
＜第２の実施形態＞
次に、本発明の第２の実施形態を述べる。
【００５５】
図４は、本発明の第２の実施形態に係るバイアス回路の構成の一例を示す図である。
図４に示すバイアス回路は、図３に示すバイアス回路と同様な構成（トランジスタＱ１，…，Ｑ３、抵抗Ｒ７，…，Ｒ９、電圧源１１、制御回路２３）を有するとともに、出力ノードＮ１とトランジスタＱ２のゲートとを接続する配線上に挿入される抵抗Ｒ１を有する。
【００５６】
図１ないし図３に示すバイアス回路では、入力端子ＴｉｎとトランジスタＱ２，Ｑ３のゲートとが直接接続されているため、入力端子Ｔｉｎから入力される信号がトランジスタＱ２，Ｑ３のゲートにそのまま入力されてしまい、バイアス電圧の制御に影響を与える可能性がある。
一方、図４に示すバイアス回路では、出力ノードＮ１とトランジスタＱ２のゲートとの間に挿入される抵抗Ｒ１によって、入力端子Ｔｉｎから入力される信号を減衰させることができるため、バイアス電圧の制御を安定に動作させることができる。
【００５７】
なお、Ｑａｍｐのゲート電流によって生じる抵抗Ｒ１の電圧降下がバイアス電圧の制御に影響を与える場合には、抵抗Ｒ１に替えて、入力端子Ｔｉｎに入力される信号の周波数に応じた適切なインダクタンス値を有するインダクタンスを用いても良い。これにより、バイアス電圧の制御が行われる低い周波数領域において電圧降下を発生させることなく、信号成分を効果的に減衰させることができる。
【００５８】
＜シミュレーション結果＞
ここで、図５に示すバイアス回路について行われたシミュレーションについて述べる。
【００５９】
図５は、トランジスタＱａｍｐのしきい電圧Ｖｔｈを変化させたときのアイドリング電流Ｉｄｓｑをシミュレーションによって求めた結果を示す図である。
図５の縦軸はアイドリング電流Ｉｄｓｑを示し、横軸はトランジスタＱａｍｐのしきい電圧Ｖｔｈを示す。
また、曲線ＣＶ１は図４に示すバイアス回路を用いた場合のシミュレーション結果を示し、曲線ＣＶ２は抵抗分割によってバイアス電圧を供給した場合のシミュレーション結果を示す。
図５から分かるように、抵抗分割によってバイアス電圧を供給した場合、アイドリング電流Ｉｄｓｑはしきい電圧Ｖｔｈの増加に伴って単調に減少する。一方、図４に示すバイアス回路を用いた場合は、しきい電圧Ｖｔｈの変化に依らずアイドリング電流Ｉｄｓｑが一定に保たれる動作領域が存在している。
【００６０】
図６は、トランジスタＱａｍｐにおいて動作状態が非飽和動作から飽和動作へ移行する場合を想定してトランジスタＱａｍｐのゲート電流を変化させたときのアイドリング電流Ｉｄｓｑをシミュレーションによって求めた結果を示す図である。
図６の縦軸はアイドリング電流Ｉｄｓｑを示し、横軸はトランジスタＱａｍｐのゲート電流Ｉｇｓを示す。
また、曲線ＣＶ３は図４に示すバイアス回路を用いた場合のシミュレーション結果を示し、曲線ＣＶ４はトランジスタＱ１およびＱ２を有さない回路（すなわち、トランジスタＱ５のドレインを出力ノードＮ１に直接接続した回路）を用いた場合のシミュレーション結果を示す。
図６から分かるように、トランジスタＱ５のドレインから直接バイアス電圧を供給する場合、ゲート電流Ｉｇｓが流れ出すと同時にアイドリング電流Ｉｄｓｑの降下が始まる。一方、図４に示すバイアス回路を用いた場合、アイドリング電流Ｉｄｓｑはゲート電流Ｉｇｓに依らずほぼ一定に保たれる。
【００６１】
＜第３の実施形態＞
次に、本発明の第３の実施形態を述べる。
【００６２】
図７は、本発明の第２の実施形態に係るバイアス回路の構成の一例を示す図である。
図７に示すバイアス回路は、図４に示すバイアス回路と同様な構成（トランジスタＱ１，…，Ｑ３、抵抗Ｒ１，Ｒ７，…，Ｒ９、電圧源１１、制御回路２３）を有するとともに、出力ノードＮ１とトランジスタＱ１のソースとを接続する配線上に挿入される抵抗Ｒ２を有する。
【００６３】
図１ないし図４に示すバイアス回路では、入力端子ＴｉｎとトランジスタＱ１のソースとが直接接続されているため、入力端子Ｔｉｎから入力される信号がトランジスタＱ１を介して電圧源１１に流れ込んでしまい、入力端子Ｔｉｎから入力される信号の電力が無駄に消費されてしまう。
一方、図７に示すバイアス回路では、出力ノードＮ１とトランジスタＱ１のソースとの間に挿入される抵抗Ｒ２によって、入力端子Ｔｉｎから入力される信号を減衰させることができるため、入力信号の電力損失を抑えて、効率を高めることができる。
【００６４】
通常、Ｑａｍｐのゲートのインピーダンスは高周波領域において低く抑えられているため、抵抗Ｒ２の抵抗値が比較的小さな値でも、入力の信号成分を効果的に減衰することが可能である。ただし、抵抗Ｒ２の抵抗値を低く抑えた条件においても、Ｑａｍｐのゲート電流により生じる抵抗Ｒ２の電圧降下がバイアス電圧の制御に影響を与える場合には、抵抗Ｒ２に替えて、入力端子Ｔｉｎに入力される信号の周波数に応じた適切なインダクタンス値を有するインダクタンスを用いても良い。これにより、バイアス電圧の制御が行われる低い周波数領域において電圧降下を発生させることなく、信号成分を効果的に減衰させることができる。
【００６５】
＜第４の実施形態＞
次に、本発明の第４の実施形態を述べる。
第４の実施形態は、第１ないし第３の実施形態において述べたバイアス回路を有する増幅回路および通信装置に関するものである。
【００６６】
図９は、本実施形態に係る通信装置の構成の一例を示すブロック図である。
図９に示す通信装置は、アンテナ１０１と、アンテナ共用部１０２と、受信信号増幅回路１０３と、周波数変換部１０４および１１０と、中間周波数増幅回路１０５および１０９と、復調部１０６と、変調部１０８と、ベースバンド処理部１０７とを有する。
【００６７】
アンテナ共用部１０２は、送信時および受信時においてアンテナ１０１を共用するための処理を行うユニットである。例えば、急峻な周波数特性を有するバンドパスフィルタを内蔵しており、アンテナ１０１に伝送される信号から送信信号成分を除去し、受信信号を抽出して、受信信号増幅回路１０３に出力する。
【００６８】
受信信号増幅回路１０３は、アンテナ共用器１０２から出力される高周波の受信信号を増幅する。
【００６９】
周波数変換部１０４は、受信信号増幅回路１０３において増幅された受信信号を所定の中間周波数帯域の信号に変換する。
【００７０】
中間周波数増幅回路１０５は、周波数変換部１０４から出力される中間周波数の信号が一定のレベルとなるように増幅する。
【００７１】
復調部１０６は、中間周波数増幅回路１０５において増幅された信号に所定の復調処理を施し、受信ベースバンド信号を出力する。
【００７２】
ベースバンド信号処理部１０７は、復調部１０６において復調された受信ベースバンド信号に対して、誤り訂正処理などの所定のベースバンド処理を行い、受信データを出力する。また、送信データを入力し、これに誤り訂正符号化処理などの所定のベースバンド処理を行い、送信ベースバンド信号を出力する。
【００７３】
変調部１０８は、ベースバンド信号処理部１０７から出力される送信ベースバンド信号に所定の変調処理を施し、中間周波数の信号を出力する。
【００７４】
中間周波数増幅回路１０９は、変調部１０８から出力される中間周波数の信号が一定のレベルとなるように増幅する。
【００７５】
周波数変換部１１０は、中間周波数増幅回路１０９から出力される中間周波数信号を、高周波の送信信号に変換する。
【００７６】
送信信号増幅回路１１１は、周波数変換部１１０から出力される高周波の送信信号を増幅する。
送信信号増幅回路１１１において増幅された送信信号は、アンテナ共用部１０２を介して、アンテナ１０１に供給される。
【００７７】
図１０は、図９に例示する通信装置における、受信信号増幅回路１０３および送信信号増幅回路１１１の構成の一例を示すブロック図である。
図１０に例示する増幅回路は、整合回路２０１および２０２と、トランジスタＱａｍｐ＿１〜Ｑａｍｐ＿ｎ（ｎは自然数を示す）とを有する。
【００７８】
トランジスタＱａｍｐ＿１〜Ｑａｍｐ＿ｎは、ゲートが共通ノードＮ２に接続され、ドレインが共通ノードＮ３に接続され、ソースがグランド線Ｇに接続される。
【００７９】
整合回路２０１は、増幅回路の入力端子と共通ノードＮ２との間におけるインピーダンスの整合を行うとともに、直流のバイアス電圧を共通ノードＮ２に与える。整合回路２０１は、先の実施形態において述べたバイアス回路を有しており、共通ノードＮ２に供給するバイアス電圧をこのバイアス回路で発生させる。
【００８０】
整合回路２０２は、共通ノードＮ３と増幅回路の出力端子との間におけるインピーダンスの整合を行うとともに、直流のバイアス電圧を共通ノードＮ３に与える。整合回路２０２は、先の実施形態において述べたバイアス回路を有してもよく、共通ノードＮ３に供給するバイアス電圧をこのバイアス回路で発生させてもよい。
【００８１】
このように、本実施形態によれば、第１ないし第３の実施形態において述べたバイアス回路を通信装置の送受信の増幅回路１０３，１１１に適用することにより、信号増幅用のトランジスタＱａｍｐ＿１〜Ｑａｍｐ＿ｎの動作状態が飽和動作と非飽和動作との間で変化する場合でも、バイアス電圧の変動が抑えることができる。これにより、送受信信号のレベル低下や歪みを抑えることができるため、通信性能を向上させることができる。
【００８２】
以上、本発明の幾つかの実施形態について述べたが、本発明は上述の形態にのみ限定されるものではなく、種々のバリエーションを含む。
【００８３】
上述した実施形態では、バイアス電圧が正の電圧に限られているが、本発明はこれに限定されず、バイアス電圧を正と負の両方に設定することも可能である。
【００８４】
図８は、正負のバイアス電圧を発生することが可能なバイアス回路の構成の一例を示す図である。
図８に示すバイアス回路は、図７に示すバイアス回路と同様な構成（トランジスタＱ１，…，Ｑ３、抵抗Ｒ１，Ｒ２，Ｒ７，…，Ｒ９、電圧源１１、制御回路２３）を有するとともに、電圧源１３を有する。
図８に示すバイアス回路において、グランド線Ｇは電圧源１３を介してグランド線ＧＡに接続されており、グランド線ＧＡより低い電位に保たれている。また、トランジスタＱａｍｐのソースがグランド線ＧＡに接続されている。このような電圧源１３を設けることによって、出力ノードＮ１をグランド線ＧＡに対して負電位にすることが可能である。
【００８５】
図１〜図８に示すバイアス回路においてトランジスタＱ１のゲートに接続される抵抗Ｒ８は、トランジスタＱ５のドレインに対してトランジスタＱ１のゲートの電圧を低くするためのものであり、ダイオード等の他の素子に置き換えることも可能である。また、トランジスタＱ１のゲート電圧を低くする必要がない場合、抵抗Ｒ８は省略しても良い。
【００８６】
上述した実施形態では、ｎチャンネル型電界効果トランジスタにバイアス電圧を供給する回路の例が示されているが、これに限らず、他の種々のトランジスタにバイアス電圧を供給する回路にも本発明は適用可能である。
【００８７】
また、本発明のバイアス回路は、増幅回路に限定されず、例えば信号逓倍回路や発振回路など、他の種々の回路においてトランジスタにバイアス電圧を供給するために用いることが可能である。
また、本発明の増幅回路は、通信装置に限らず、高周波信号の計測装置や、レーダ−装置など、他の様々な装置に用いることが可能である。
【００８８】
上述では、説明を容易にするために本発明を幾つかの実施形態に分けて述べているが、本発明はこれに限定されない。すなわち、第１ないし第３の実施形態として述べたものの他、これらの形態を任意に組み合わせたものも本発明に含まれる。
【図面の簡単な説明】
【００８９】
【図１】第１の実施形態に係るバイアス回路の構成の一例を示す図である。
【図２】第１の実施形態に係るバイアス回路の第１の変形例を示す図である。
【図３】第１の実施形態に係るバイアス回路の第２の変形例を示す図である。
【図４】第２の実施形態に係るバイアス回路の構成の一例を示す図である。
【図５】トランジスタのしきい電圧とアイドリング電流との関係をシミュレーションによって求めた結果を示す図である。
【図６】トランジスタのゲート電流とアイドリング電流との関係をシミュレーションによって求めた結果を示す図である。
【図７】第２の実施形態に係るバイアス回路の構成の一例を示す図である。
【図８】正負のバイアス電圧を発生することが可能な、本発明の実施形態に係るバイアス回路の構成の一例を示す図である。
【図９】第４の実施形態に係る通信装置の構成の一例を示すブロック図である。
【図１０】図９に例示する通信装置における、受信信号増幅回路および送信信号増幅回路の構成の一例を示すブロック図である。
【符号の説明】
【００９０】
Ｑａｍｐ，Ｑ１〜Ｑ６…ｎチャンネル型電界効果トランジスタ、Ｒ１〜Ｒ１１…抵抗、１１，１３…電圧源、１２…基準電圧出力回路、２１〜２３…制御回路、Ｄ１…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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