(57)【要約】【課題】ＮＡＮＤフラッシュメモリセルが形成されるべき領域のウェルを分離してその上部にブロック別に分散して形成させることにより、セルブロックに対するストレスタイムｍを減少させて消去デスターバンスを防止することが可能なＮＡＮＤフラッシュメモリ素子及びそのウェル形成方法を提供する。【解決手段】半導体基板の所定の領域に多数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含む。【選択図】図２
2005328023.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定の領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、
前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、
前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含むことを特徴とするＮＡＮＤフラッシュメモリ素子。
【請求項２】
前記トリプルＰウェルが２の倍数個数だけ形成されることを特徴とする請求項１記載のＮＡＮＤフラッシュメモリ素子。
【請求項３】
メモリセル領域及び周辺回路領域が定義された半導体基板と、
複数のメモリセルを電気的に保護するために前記半導体基板の前記メモリセル領域内に形成された少なくとも一つ以上のトリプルＮウェルと、
前記半導体基板の周辺回路領域内に各素子に合わせて形成された周辺素子用ウェルと、
前記トリプルＮウェルの内部に形成された少なくとも一つ以上のトリプルＰウェルと、
前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックと、
前記周辺素子用ウェル上に形成された複数のトランジスタとを含むことを特徴とするＮＡＮＤフラッシュメモリ素子。
【請求項４】
前記トリプルＮウェルが２の倍数または３の倍数個数だけ形成されることを特徴とする請求項３記載のＮＡＮＤフラッシュメモリ素子。
【請求項５】
前記トリプルＰウェルが１の倍数、２の倍数または３の倍数個数だけ形成されることを特徴とする請求項３記載のＮＡＮＤフラッシュメモリ素子。
【請求項６】
Ｐ型半導体基板上にセル領域全体を開放し或いは前記セル領域を２の倍数または３の倍数個数だけ開放する第１マスクを形成する段階と、
前記第１マスクをイオン注入マスクとするＮ型イオン注入を行い、前記Ｐ型半導体基板内にトリプルＮウェルを形成する段階と、
前記トリプルＮウェルが形成された前記半導体基板の前記トリプルＮウェル領域全体を開放し或いは前記トリプルＮウェル領域を２の倍数または３の倍数個数だけ開放する第２マスクを形成する段階と、
前記第２マスクをイオン注入マスクとするＰ型イオン注入を行って前記トリプルＮウェル内にトリプルＰウェルを形成する段階とを含むことを特徴とするＮＡＮＤフラッシュメモリ素子のウェル形成方法。
【請求項７】
前記Ｐ型の半導体基板の前記セル領域に単一の前記トリプルＮウェルを形成し、その内部に２つの前記トリプルＰウェルを形成することを特徴とする請求項６記載のＮＡＮＤフラッシュメモリ素子のウェル形成方法。
【請求項８】
前記Ｐ型の半導体基板の前記セル領域に２つの前記トリプルＮウェルを形成し、その内部にそれぞれ単一の前記トリプルＰウェルを形成することを特徴とする請求項６記載のＮＡＮＤフラッシュメモリ素子のウェル形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子及びそのウェル形成方法に係り、特に、ＮＡＮＤフラッシュメモリ素子のセル領域に形成されるウェルに関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤフラッシュメモリ素子は、ＦＮトンネリング方式を用いてセルの消去を行う。ＮＡＮＤフラッシュメモリセルは、単一のＰウェル上に形成されており、複数のセルがストリング状からなってセルストリングを成しており、複数のセルストリングがそれぞれ縦または横方向に配列されてセルブロックを形成している。これにより、セルブロック別に消去を行っている。
【０００３】
図１ａ及び図１ｂは従来の消去動作を説明するための概念図である。
【０００４】
図１ａ及び図１ｂを参照すると、ストリング選択トランジスタＳＳＬを介して選択されたセルブロックのワードラインＷ／Ｌには０Ｖの電圧を印加し、ストリング選択トランジスタＳＳＬを介して選択されていないセルブロックのワードラインＷ／Ｌをフロートさせる。Ｐウェルに高電圧を印加すると、選択されたセルブロック内のメモリセルのゲート電極とウェル間の電圧差が大きくなってセルは消去され（図１ａ参照）、選択されていないセルブロック内のメモリセルのゲート電極はブーストされてワードラインＷ／Ｌとウェル間の電位差を減少させ、プログラムされたセルは消去されない（図１ｂ参照）。
【０００５】
ところが、全体的にＰウェルに２０Ｖ以上の電圧が印加されるため、選択されていないセルブロックにも同一のバイアスによるストレスを受ける。また、選択されていないセルブロックのワードラインをフロートするためのストリング選択トランジスタによる漏れ電流が存在する。このような漏洩により、選択されてないセルブロックのワードラインはフロートを保つことができなくなってシャローイレイズ(Shallow Erase)現象が発生し、データ状態を保つことができなくなるという問題点が発生する。消去デスターバンスを誘発し、目標とする素子の規格(spec)を合わせることができなくなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、ＮＡＮＤフラッシュメモリセルが形成されるべき領域のウェルを分離してその上部にブロック別に分散して形成させることにより、セルブロックに対するストレスタイムを減少させて消去デスターバンスを防止することが可能なＮＡＮＤフラッシュメモリ素子及びそのウェル形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明は、半導体基板の所定の領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含む、ＮＡＮＤフラッシュメモリ素子を提供する。
【０００８】
また、本発明は、メモリセル領域及び周辺回路領域が定義された半導体基板と、複数のメモリセルを電気的に保護するために前記半導体基板の前記メモリセル領域内に形成された少なくとも一つ以上のトリプルＮウェルと、前記半導体基板の周辺回路領域内に各素子に合わせて形成された周辺素子用ウェルと、前記トリプルＮウェルの内部に形成された少なくとも一つ以上のトリプルＰウェルと、前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックと、前記周辺素子用ウェル上に形成された複数のトランジスタとを含む、ＮＡＮＤフラッシュメモリ素子を提供する。
【０００９】
また、本発明は、Ｐ型半導体基板上にセル領域全体を開放し、或いは前記セル領域を２の倍数または３の倍数個数だけ開放する第１マスクを形成する段階と、前記第１マスクをイオン注入マスクとするＮ型イオン注入を行い、前記Ｐ型半導体基板内にトリプルＮウェルを形成する段階と、前記トリプルＮウェルが形成された前記半導体基板の前記トリプルＮウェル領域全体を開放し、或いは前記トリプルＮウェル領域を２の倍数または３の倍数個数だけ開放する第２マスクを形成する段階と、前記第２マスクをイオン注入マスクとするＰ型イオン注入を行って前記トリプルＮウェル内にトリプルＰウェルを形成する段階とを含む、ＮＡＮＤフラッシュメモリ素子のウェル形成方法を提供する。
【発明の効果】
【００１０】
本発明によれば、ＮＡＮＤフラッシュメモリ素子のトリプルウェルをセル領域内に複数形成し、その上部にフラッシュメモリセルを含むセルブロックを形成することにより、フラッシュメモリ素子の消去動作の際に複数のウェルを介して選択されていないブロックに対するストレスタイムを減少させることができ、消去デスターバンスを防止することができる。
【００１１】
また、本発明によれば、トリプルＰウェルが分離されているので、トリプルＰウェルとトリプルＮウェル間のキャパシタンスが減少してウェルバイアスチャージング(Well Bias Charging)及びデスチャージングタイム(Discharging Time)が減少して全体的な消去時間(EraseTime)の負担(Budget)が減少できる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。図面において、同一の符号は同一の要素を示す。
【００１３】
図２ａ及び図２ｂは本発明に係るＮＡＮＤフラッシュメモリ素子を説明するための概念図である。
【００１４】
図２ａ及び図２ｂを参照すると、半導体基板の所定の領域に多数（複数）のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェル２０と、トリプルＮウェル２０の内部に形成された少なくとも２つ以上のトリプルＰウェル３０と、前記多数のトリプルＰウェル３０の上部にそれぞれ形成され、それぞれ多数のビットラインＢ／Ｌを共有する多数のメモリセルストリングを含む多数のセルブロック４０ａ〜４０ｎとを含む。
【００１５】
また、メモリセル領域及び周辺回路領域が定義された半導体基板と、多数のメモリセルを電気的に保護するために半導体基板のメモリセル領域内に形成された少なくとも一つ以上のトリプルＮウェル２０と、半導体基板の周辺回路領域内に各素子に合わせて形成された周辺素子用ウェル（図示せず）と、前記多数のトリプルＮウェル２０の内部に形成された少なくとも一つ以上のトリプルＰウェル３０と、前記多数のトリプルＰウェル３０の上部にそれぞれ形成され、前記多数のビットラインＢ／Ｌを共有する多数のメモリセルストリングを含む多数のセルブロック４０ａ〜４０ｎと、前記周辺素子用ウェル上に形成された多数のトランジスタ（図示せず）とを含む。
【００１６】
上述したセルブロック４０それぞれは、多数のビットラインＢ／Ｌにそれぞれ接続され、ローカルストリング選択信号に応じて駆動する多数のストリング選択トランジスタ（図示せず）と、共通ソースライン（図示せず）に接続され、ローカルソース選択信号（図示せず）に応じて駆動する多数のソース選択トランジスタ（図示せず）と、多数のメモリセルがストリング状に接続され、ストリング選択トランジスタ（図示せず）とソース選択トランジスタとの間にそれぞれ接続された多数のセルストリングと、セルストリング内のセルそれぞれのゲート端子に接続された多数のワードライン（図示せず）とを含む。
【００１７】
それぞれ多数のビットラインＢ／Ｌに接続され、外部の制御信号に基づいてビットラインＢ／Ｌに所定のプログラム電圧を印加し或いは読み出し電圧を印加するページバッファ部５０をさらに含むことができる。ページバッファ部５０は、セル領域の上下に位置してそれぞれイブンとオッドの２つのビットラインを共有する多数のページバッファを含むことが好ましい。
【００１８】
本実施例では、１０２４の２の倍数個数だけのセルブロックが多数のビットラインＢ／Ｌをそれぞれ共有することが好ましい。すなわち、第１〜第２０４７セルブロック内の同一位置のストリング選択トランジスタは同一のビットラインに接続されている。たとえば、１０２４個のビットラインがあり、それぞれのセルブロック内に１０２４個のストリング選択トランジスタが存在する場合を考えると、次の通りである。各セルブロック内の第１ストリング選択トランジスタは第１ビットラインに接続され、第１０２４ストリング選択トランジスタは第１０２４ビットラインに接続される。
【００１９】
また、分離されたトリプルＰウェル３０は、様々な形で分離でき、その内部に存在するセルブロックの個数も様々に存在できる。本実施例では、トリプルＮウェル２０が一つの場合、トリプルＰウェル３０を２の倍数または３の倍数個数に分離して形成することが好ましい。トリプルＮウェル２０が一つ以上の場合には、トリプルＰウェル３０を１の倍数、２の倍数または３の倍数個数に分離して形成することが好ましい。しかも、トリプルＮウェルも１の倍数個数に分離して形成することができる。また、２の倍数個数に分離して形成することができる。
【００２０】
また、一つのトリプルＰウェル３０の内部に位置するセルブロック４０の個数も全体セルブロック４０ａ〜４０ｎ個数の２または３の倍数個数だけ分離されて位置することが好ましい。すなわち、トリプルＰウェル３０が２つに分離されたならば、全体セルブロック４０は１／２に分離されてそれぞれ一つのトリプルＰウェル３０上に１／２ずつ存在することが好ましい。これは前記トリプルＰウェルが全体セル領域を半分ずつ分割して形成することが好ましい。
【００２１】
ＦＮトンネリング方式でバルクバイアスを用いた消去動作を行うＮＡＮＤ型のフラッシュメモリ素子では、セルアレイのウェル構造をＰ型半導体基板にトリプルＮウェル２０を形成し、その中にセルアレイのバルクとして用いられるトリプルＰウェル３０を形成してＰＮダイオード方式でトリプルＰウェル３０を同一タイプのＰ基板と電気的に分離される。したがって、消去の際にワードラインに０Ｖの電圧を印加し、バルクに２０Ｖ以上の高電圧を印加してポテンシャルの異なる高電圧としてフローティングゲートの電子をバスクへ放出する。この際、もし２０４８ブロックが存在する場合、消去をブロック単位で行う場合、２０４７回選択されていないブロックが存在することができる。すなわち、消去のための１パルスタイムが２ｍｓであれば、２０４７×２ｍｓ＝４１ｓｅｃがかかり、イネーブルサイクリングを１００Ｋにすると、４.１Ｍｓｅｃの間、ストレスを受ける。
【００２２】
したがって、本発明でのように、２０４８個のセルブロック４０ａ〜４０ｎを同一のグロバルビットラインに並列連結させ、トリプルＰウェル３０を分離させて２つのトリプルＰウェル３０に形成する。その後、一つのトリプルＰウェル３０に１０２４個のブロックを位置させ、別途にＰウェルをコーディングすると、ストレスタイムが１／２に減少する。もし４つのトリプルＰウェル３０を形成する場合は１／４に減少する。Ｐウェル３０を分離すると、ブロックも１０２４個に分離される。したがって、消去の際に選択されたブロックのあるＰウェル３０は２０Ｖを印加するのでストレスを受けるが、選択されたブロックのないＰウェル３０は０Ｖを印加するのでストレスを受けない。
【００２３】
図３は消去タイムによる消去スピードを示すグラフである。
【００２４】
図３を参照すると、ストレスタイムが１／２に減少する度に０.３Ｖ程度の消去が減少して消去ストレスによるデスターバンスを防止することができる。
【００２５】
また、トリプルＰウェル３０が分離されているので、トリプルＰウェル３０とトリプルＮウェル２０間のキャパシタンスが減少してウェルバイアスチャージング及びディスチャージングタイムが減少し、全体的な消去時間の負担が減少できる。
【００２６】
次に、本発明に係るＮＡＮＤフラッシュ素子のウェル形成方法について説明する。
【００２７】
図４ａ及び図４ｂは本発明に係るＮＡＮＤフラッシュ素子のウェル形成方法を説明するための断面図である。
【００２８】
図４ａを参照すると、Ｐ型半導体基板１０上に所定のセル領域を開放するイオン注入用第１マスク（図示せず）を形成する。Ｎ型イオン注入を行ってＰ型半導体基板１０内にトリプルＮウェル２０を形成する。第１マスクはセル領域全体を開放し、或いはセル領域を２の倍数または３の倍数個数だけ開放することが好ましい。これにより、セル領域の全体にトリプルＮウェル２０を形成し、或いはセル領域に２の倍数または３の倍数個数だけのトリプルＮウェル２０を形成することが好ましい。
【００２９】
図４ｂを参照すると、トリプルＮウェル２０が形成された半導体基板１０のセル領域に前記トリプルＮウェル２０を開放する第２マスク（図示せず）を形成する。Ｐ型イオン注入を行ってトリプルＮウェル２０内にトリプルＰウェル３０を形成する。第２マスクは、トリプルＮウェル２０領域全体を開放し或いはトリプルＮウェル２０領域を２の倍数または３の倍数個数だけ開放することが好ましい。
【００３０】
本実施例では、Ｐ型の半導体基板１０のセル領域に単一のトリプルＮウェル２０を形成し、その内部に２つのトリプルＰウェル３０を形成することが好ましい。また、Ｐ型の半導体基板１０のセル領域に２つのトリプルＮウェル２０を形成し、その内部にそれぞれ単一のトリプルＰウェル３０を形成することが好ましい。
【００３１】
この際、低電圧素子が形成されるべき領域に低電圧ＮＭＯＳ用Ｐウェル（図示せず）と、低電圧ＰＭＯＳ用Ｎウェル（図示せず）を後続工程によって形成することが好ましい。
【００３２】
その後、所定の工程によってトリプルＰウェル３０上にトンネル酸化膜（図示せず）、フローティングゲート（図示せず）、誘電体膜（図示せず）及びコントロールゲート（図示せず）を形成してフラッシュメモリセル（図示せず）を形成する。フラッシュメモリセル間を孤立させるための層間絶縁膜（図示せず）を形成する。層間絶縁膜をパターニングしてコンタクトプラグ（図示せず）を形成した後、その上部にビットラインを形成する。
【図面の簡単な説明】
【００３３】
【図１】(a)及び(b)は、従来の消去動作を説明するための概念図である。
【図２】(a)及び(b)は、本発明に係るＮＡＮＤフラッシュメモリ素子を説明するための概念図である。
【図３】消去タイムによる消去スピードを示すグラフである。
【図４】(a)及び(b)は、本発明に係るＮＡＮＤフラッシュ素子のウェル形成方法を説明するための断面図である。
【符号の説明】
【００３４】
１０    半導体基板
２０    トリプルＮウェル
３０    トリプルＰウェル
４０    セルブロック
５０    ページバッファ
【図１】
2005328023.tif 000003
【図２】
2005328023.tif 000004
【図３】
2005328023.tif 000005
【図４】
2005328023.tif 000006