(57)【要約】【課題】  高速動作と多機能化を実現した入力バッファを備えた半導体集積回路装置を提供する。【解決手段】  動作制御信号が一方のレベルのときに入力信号と基準電圧により増幅動作を行い、上記動作制御信号が他方のレベルのときに上記差動出力信号を同様な第１電位とする差動増幅回路部と、かかる差動増幅部の差動出力信号をゲートに受け、上記第１電位によりオフ状態にされる第１導電型の第１及び第２ＭＯＳＦＥＴのドレインに電流ミラー形態とされた第２導電型の第３と第４ＭＯＳＦＥＴを設けてレベル変換出力を得るレベル変換回路部とを備えた入力バッファを複数個設け、上記レベル変換部の出力端子を共通に接続し、１つの動作制御信号を一方のレベルにし、残りの動作制御信号を他方のレベルにして１つの入力信号に対応した信号を次段内部回路に伝える。【選択図】  図１
2005184068.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と基準電圧とを受け、動作制御信号が一方のレベルのときに上記入力信号の増幅動作を行い、上記動作制御信号が他方のレベルのときに差動出力信号を同様な第１電位とする差動増幅回路部と、
上記差動増幅回路部からの差動出力信号をゲートに受け、ソースに第１動作電圧が供給されて上記第１電位によりオフ状態にされる第１導電型の第１及び第２ＭＯＳＦＥＴと、上記第１ＭＯＳＦＥＴのドレインに接続され、ソースに第２動作電圧が印加され、ダイオード形態とされた第２導電型の第３ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴと電流ミラー形態にされ、上記第２ＭＯＳＦＥＴとドレインが出力端子に共通接続された第４ＭＯＳＦＥＴとを含むレベル変換回路部とを備えた入力バッファを複数個備え、
上記複数個の入力バッファのうち１つの動作制御信号が一方のレベルにされ、残りの動作制御信号が他方のレベルにされ、
上記複数個の入力バッファの上記レベル変換回路の出力端子が共通に接続されて制御信号が一方のレベルにされた入力バッファの出力信号が次段内部回路に伝えられることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記差動増幅回路部は、入力信号と基準電圧とを受ける第２導電型の第１差動ＭＯＳＦＥＴと、上記動作制御信号の一方のレベルによりオン状態となって上記第１差動ＭＯＳＦＥＴのドレインに設けられた負荷抵抗として動作する第１導電型の第５と第６ＭＯＳＦＥＴとを含む入力段増幅部と、
上記入力段増幅部の差動出力を受ける第２導電型の第２差動ＭＯＳＦＥＴと、かかる第２差動増幅ＭＯＳＦＥＴのドレインに設けられた抵抗手段と、上記第２差動ＭＯＳＦＥＴのソースに設けられ、上記動作制御信号の反転信号を受けて動作電流を流す第２導電型の第７ＭＯＳＦＥＴとを含む第２段目増幅部と、
上記第２段目増幅部の差動出力を受ける第２導電型の第３差動ＭＯＳＦＥＴと、上記動作制御信号の一方のレベルによりオン状態となって上記第３差動ＭＯＳＦＥＴのドレインに設けられた負荷抵抗として動作する第１導電型の第８と第９ＭＯＳＦＥＴとを含む出力段増幅部とを備えてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記差動増幅回路部は、入力信号と基準電圧とを受ける第２導電型の第１差動ＭＯＳＦＥＴと、上記動作制御信号の一方のレベルによりオン状態となって上記第１差動ＭＯＳＦＥＴのドレインに設けられた負荷抵抗として動作する第１導電型の第５と第６ＭＯＳＦＥＴとを含む入力段増幅部と、
上記入力段増幅部の差動出力を受ける第２導電型の第２差動ＭＯＳＦＥＴと、かかる第２差動増幅ＭＯＳＦＥＴのドレインに設けられた抵抗手段と、上記第２差動ＭＯＳＦＥＴのソースに設けられ、上記動作制御信号の反転信号を受けて動作電流を流す第２導電型の第７ＭＯＳＦＥＴとを含む第２段目増幅部と、
上記第２段目増幅部の差動出力を受ける第２導電型の第３差動ＭＯＳＦＥＴと、かかる第２差動増幅ＭＯＳＦＥＴのドレインに設けられた抵抗手段と、上記第３差動ＭＯＳＦＥＴのソースに設けられ、上記動作制御信号の反転信号を受けて動作電流を流す第２導電型の第１０ＭＯＳＦＥＴとを含む出力段増幅部とを備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記レベル変換回路部は、上記動作制御信号に対応して上記電流ミラー形態にされた
第３と第４ＭＯＳＦＥＴのゲートとソース間を短絡する第１１ＭＯＳＦＥＴを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、差動増幅回路を用いつつセレクタ機能を備えた入力回路を有するものに適用して有効な技術に関するものである。
【背景技術】
【０００２】
小振幅の入力信号を受けて、ＣＭＯＳレベルに変換する入力回路においては、差動増幅回路を用いて小振幅の入力信号を増幅し、レベル変換回路によりＣＭＯＳレベルに変換する。このような差動増幅回路及びレベル変換回路を備えた入力バッファの例として、例えば特開平１１−２９８３１４号公報がある。この公報の入力バッファにおいては、レベル変換部の後段にインバータ回路が付加されている。
【特許文献１】特開平１１−２９８３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
同期型ＳＲＡＭ（シンクロナス・スタティック・ランダム・アクセス・メモリ）のクロック入力バッファにおいて２相入力の要求がある。つまり、第１クロックに対応してメモリ動作全体を制御する第１モードと、第１クロックによりアドレス信号の取り込み制御を行い、第２クロックによりデータ出力動作の制御を行うという第２モードとの切替が行われるというものである。このような２相入力仕様のため、第１クロックと第２クロックの入力を行う入力バッファの後段にマルチプレクサ（セレタク）を挿入することが必要となるものである。しかしながら、このようにセレクタを挿入すると、セレクタでの信号遅延が生じるので動作速度を遅くしてしまう。特に、上記第１クロックに対応してメモリ動作全体を制御する高速モードでは、上記セレクタを通して第１クロックを取り込むことが必要となるので、そのサイクルタイムが遅くなってしまう。
【０００４】
本発明の目的は、高速動作と多機能化を実現した入力バッファを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作制御信号が一方のレベルのときに入力信号と基準電圧により増幅動作を行い、上記動作制御信号が他方のレベルのときに上記差動出力信号を同様な第１電位とする差動増幅回路部と、かかる差動増幅部の差動出力信号をゲートに受け、上記第１電位によりオフ状態にされる第１導電型の第１及び第２ＭＯＳＦＥＴのドレインに電流ミラー形態とされた第２導電型の第３と第４ＭＯＳＦＥＴを設けてレベル変換出力を得るレベル変換回路部とを備えた入力バッファを複数個設け、上記レベル変換部の出力端子を共通に接続し、１つの動作制御信号を一方のレベルにし、残りの動作制御信号を他方のレベルにして１つの入力信号に対応した信号を次段内部回路に伝える。
【発明の効果】
【０００６】
セレクタでの信号遅延が無く高速動作化が可能となる。高速動作と信号切替による多機能化を実現できる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る入力バッファの単位回路の一実施例の回路図が示されている。この実施例の入力バッファは、ＩＮＴ（信号入力端子）、ＶＲＥＦ（入力信号判定レベル）及びＥＮＢ（入力バッファ回路活性／非活性制御信号：コントロール信号）からなる入力ピン（端子）を備える。出力端子はＯＴであり、かかる出力端子ＯＴから出力される信号が図示しない次段内部回路に伝えられる。この実施例の単位回路としての入力バッファは、差動増幅回路部とレベル変換回路部とからなる。
【０００８】
上記差動増幅回路部は、特に制限されないが、入力段増幅部、第２段目増幅部及び出力段増幅部からなる３段差動増幅回路からなる。入力段増幅部は、入力端子ＩＮＴと基準電圧ＶＲＥＦにゲートが接続されたＮチャネル型の差動ＭＯＳＦＥＴＱ３及びＱ４と、そのドレインと電源電圧ＶＤＤとの間に設けられ、上記入力ピンＥＮＢから入力された動作制御（コントロール）信号がゲートに供給されて、それがロウレベルのときにオン状態となって負荷抵抗素子として動作するＰチャネル型ＭＯＳＦＥＴＱ１及びＱ２と、上記差動ＭＯＳＦＥＴＱ３とＱ４のソースと回路の接地電位ＶＳＳとの間に設けられ、特に制限されないが、上記差動出力がゲートに供給されたＮチャネルＭＯＳＦＥＴＱ５とＱ６の並列回路からなるバイアス電流源とから構成される。
【０００９】
上記第２段目増幅部は、上記入力段増幅部の差動出力信号がゲートが供給されたＮチャネル型の差動ＭＯＳＦＥＴＱ９及びＱ１０と、そのドレインと電源電圧ＶＤＤとの間に設けられ、ゲートに回路の接地電位ＶＳＳが供給されることによって定常的に負荷抵抗素子として動作するＰチャネル型ＭＯＳＦＥＴＱ１４及びＱ１５と、上記差動ＭＯＳＦＥＴＱ９とＱ１０のソースと回路の接地電位ＶＳＳとの間に設けられ、特に制限されないが、上記差動出力がゲートに供給されたＮチャネルＭＯＳＦＥＴＱ１１とＱ１２並列回路及び上記動作制御信号を受けるインバータ回路ＩＮＶの出力信号を受けるＮチャネルＭＯＳＦＥＴＱ１３とからなるバイアス電流源とから構成される。
【００１０】
上記出力段増幅部は、上記第２段目増幅部の差動出力信号がゲートに供給されたＮチャネル型の差動ＭＯＳＦＥＴＱ１６及びＱ１７と、上記入力段増幅部と同様に上記差動ＭＯＳＦＥＴＱ１６，Ｑ１７のドレインと電源電圧ＶＤＤとの間に設けられ、上記入力ピンＥＮＢから入力された動作制御信号がゲートに供給されて、それがロウレベルのときにオン状態となって負荷抵抗素子として動作するＰチャネル型ＭＯＳＦＥＴＱ１４及びＱ１５と、上記差動ＭＯＳＦＥＴＱ１６とＱ１７のソースと回路の接地電位ＶＳＳとの間に設けられ、特に制限されないが、ゲートに電源電圧ＶＤＤが供給されて定常的にバイアス電流を流すようにされたＮチャネルＭＯＳＦＥＴＱ１８からなる電流源とから構成される。
【００１１】
上記レベル変換回路部は、上記出力段増幅部の出力信号ＮＢとＮＴを受け、ソースに回路の接地電位が供給されたＮチャネルＭＯＳＦＥＴＱ２１とＱ２３と、上記ＭＯＳＦＥＴＱ２１のドレインと電源電圧ＶＤＤとの間に設けられ、ゲートとドレインとが接続されることによりダイオード形態にされたＰチャネルＭＯＳＦＥＴＱ２０と、かかるＭＯＳＦＥＴＱ２０とゲート及びドレインがそれぞれ接続されて電流ミラー形態にされ、ドレインが上記ＭＯＳＦＥＴＱ２３のドレインとともに出力端子ＯＴに共通に接続されたＰチャネルＭＯＳＦＥＴＱ２２とから構成される。また、特に制限されないが、ＭＯＳＦＥＴＱ２０とソース及びドレインがそれぞれ接続されたＰチャネルＭＯＳＦＥＴＱ１９が設けられる。このＭＯＳＦＥＴＱ１９のゲートには、上記インバータ回路ＩＮＶの出力信号が供給される。
【００１２】
上記入力バッファにおいて、動作制御信号ＥＮＢがロウレベルの場合は、ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ１４、Ｑ１５及びＭＯＳＦＥＴＱ１３がオン状態に、ＭＯＳＦＥＴＱ１９がオフ状態になることで本入力バッファが活性状態とされる。このような活性化状態により、入力信号ＩＮＴに従い増幅された信号が出力端子ＯＴから出力される。特に制限されないが、上記入力段増幅部、第２段目増幅部及び出力段増幅部のそれぞれのバイアス電流が順次に増加され、出力段増幅部の出力端子ＮＢ及びＮＴからは、ＮチャネルＭＯＳＦＥＴＱ２１及びＱ２３のゲート容量を含む負荷容量を高速に増幅出力レベルに対応してチャージ／ディスチャージさせる。レベル変換回路部では、上記出力段増幅部での出力信号ＮＴとＮＢの差動電圧に対応してＭＯＳＦＥＴＱ２３とＱ２２のコンダクタンスが相補的になるように設定されて、電源電圧ＶＤＤと回路の接地電位ＶＳＳのようなＣＭＯＳレベルに対応した出力信号を形成して出力端子ＯＴから出力させる。
【００１３】
上記入力バッファにおいて、動作制御信号ＥＮＢがハイレベルになるとＭＯＳＦＥＴＱ１、Ｑ２、Ｑ１４、Ｑ１５及びＭＯＳＦＥＴＱ１３がオフ状態に、ＭＯＳＦＥＴＱ１９がオン状態となり差動増幅回路部の各段アンプは全て電流が切断され非動作状態になる。例えば、入力段増幅部では、ＭＯＳＦＥＴＱ１とＱ２のオフ状態により、その差動出力信号はロウレベル側にディスチャージされる。第２段目増幅部では、ＭＯＳＦＥＴＱ１３のオフ状態により、差動出力信号は定常的にオン状態の負荷ＭＯＳＦＥＴＱ７とＱ８により電源電圧ＶＤＤ側にチャージアップされる。出力段増幅部では、上記第２段目増幅部の出力信号のハイレベルによりＮチャネルＭＯＳＦＥＴ１６とＱ１７がオン状態となり、電流源ＭＯＳＦＥＴＱ１８が定常的に動作電流を流すので、差動出力信号ＮＢとＮＴを共にロウレベル側にディスチャージさせる。
【００１４】
したがって、レベル変換回路部では、ＮチャネルＭＯＳＦＥＴＱ２１とＱ２３が共にオフ状態となり、これに対応してＰチャネルＭＯＳＦＥＴＱ２０とＱ２２もオフ状態になるので、出力端子ＯＴはハイインピーダンス状態にされる。このとき、動作制御信号ＥＮＢによりＭＯＳＦＥＴＱ１９がオン状態となり、上記ＰチャネルＭＯＳＦＥＴＱ２０とＱ２２のゲート電圧を高速に電源電圧ＶＤＤにするので、上記出力端子ＯＴを短時間でハイインピーダンス状態にするものである。
【００１５】
図２には、この発明に係る入力回路の一実施例のブロック図が示されている。この実施例では、特に制限されないが、３つのクロックＩＮ１〜ＩＮ３の中から１つのクロックを選択的に入力する入力回路に向けられている。上記クロックＩＮ１〜ＩＮ３に対応して３個のクロックバッファが設けられる。かかる３個のクロックバッファのそれぞれは、図１に示した単位の入力バッファから構成される。各入力バッファの入力端子ＩＮＴには、上記３つのクロックＩＮ１〜ＩＮ３がそれぞれ供給される。
【００１６】
上記各入力バッファの動作制御端子ＥＮＢには、上記クロックＩＮ１〜ＩＮ３に対応したコントロール信号ＥＮＢ１〜ＩＮＢ３がそれぞれ供給される。そして、各入力バッファの出力端子ＯＴは、共通に出力端子ＯＵＴに接続される。この出力端子ＯＵＴから出力されるクロックは、図示しない次段内部回路に伝えられる。
【００１７】
図２の様に、図１に示したような出力がハイインピーダンスになる回路を２個以上（３個）用いて出力ＯＴを配線で繋いで出力端子ＯＵＴとして、どれか１個の入力バッファだけを活性にする様に各ＥＮＢ１〜ＥＮ３を制御することで、１つだけの入力信号ＩＮ１〜ＩＮ３のいずれか１を選択し増幅することが可能となる。このときの信号遅延時間は回路段数が増加しないので、単独のバッファ回路と比較して殆ど増加はなく、高速化が可能となる。
【００１８】
図３には、この発明が適用される同期式ＳＲＡＭ（以下、ＳＳＲＡＭという）の一実施例の読み出し系ブロック図が示されている。この実施例では、Ｋ−ＣＬＫ、Ｃ−ＣＬＫの２相入力形式の同期式ＳＲＡＭに向けられている。この図中のＫ−ＣＬＫ及びＣ−ＣＬＫに対応したクロックバッファ及びセレクタ回路に本発明に係る図２に示したような入力回路が用いられる。同図では、またクロックバッファの後段にセレクタが表記されているが、実際には前記図２で説明した様に、入力バッファの出力端子ＯＴは配線により相互に接続されており、信号切替を行うようなセレクタ回路は存在しなく、入力バッファの出力部の共通接続と、入力バッファの動作制御によってセレクト機能が実現される。
【００１９】
そうすることで、図示しない次段回路である出力レジスタまでの内部クロックの到達時間が高速化される。同時にクロック入力から出力レジスタ入力までの遅延時間が短くなり、その結果サイクル時間が高速化できる。このように出力レジスタ用クロック信号も高速化により、入力クロックＣＬＫから出力ピンＤＱまでの遅延時間が高速化される。外部仕様が決まっている場合では外部仕様に対してマージンが増える。外部仕様が無い場合には他社より有利に仕様が決められる。
【００２０】
図３の実施例では、アドレス信号Ａｄｄは、入力バッファを通した信号がクロックＫ−ＣＬＫに同期して動作する入力レジスタに取り込まれ、デコーダを通してメモリセルアレイの選択動作が行われる。メモリセルアレイで選択されたメモリセルの記憶情報は、読出アンプにより増幅されて、クロックＫ−ＣＬＫ又はＣ−ＣＬＫのいずれかで出力レジスタに取り込まれ、出力バッファを通して出力端子Ｑから出力される。信号Ｋ／Ｃは、クロックＫ−ＣＬＫ又はＣ−ＣＬＫを選択する信号であり、この実施例では上記動作信号ＥＮＢを形成する信号として用いられる。このような同期式のＳＳＲＡＭの性能は主にサイクル時間とクロックアクセス時間で決まる。ここで、サイクル時間とクロックアクセス時間は、次式（１）と（２）により求められる。
【００２１】
サイクル時間(tcyc)＝クロック入力から入力レジスタまでの遅延時間(tdCKl）＋入力レジスタクロック入力から出力レジスタ信号到達までの遅延時間(tdlNTERNAL)−クロック入力から出力レジスタクロック入力までの遅延時間(tdCKO）…（１）となり、
クロックアクセス時間(tdCKOUT）＝クロック入力から出力レジスタクロック入力までの遅延時間(tdCKO)＋出力レジスタクロック入力から出力確定までの時間(tdOUT）…（２）となり、両方とも時間が少ないほど高速な製品である。このことより、上記時間tdCKI 及びtdCKOUTが高速であることで高速化が可能になる。この実施例のようにセレクタ部での信号遅延がゼロにできる本願発明の入力回路を用いることにより高速化が実現できる。
【００２２】
図４には、この発明に係る入力バッファの単位回路の他の一実施例の回路図が示されている。この実施例では、レベル変換回路部を図１のようなＮチャネルＭＯＳＦＥＴ入力形式からＰチャネル型ＭＯＳＦＥＴ入力形式に変更するものである。つまり、入力段増幅部及び第２段目増幅部は、前記図１の実施例と同じであるが、出力段増幅部が次のように変形される。
【００２３】
上記出力段増幅部は、上記第２段目増幅部の差動出力信号がゲートに供給されたＮチャネル型の差動ＭＯＳＦＥＴＱ１６及びＱ１７と、上記第２段目増幅部と同様に上記差動ＭＯＳＦＥＴＱ１６，Ｑ１７のドレインと電源電圧ＶＤＤとの間に設けられ、ゲートに回路の接地電位ＶＳＳが供給されることによって定常的に負荷抵抗素子として動作するＰチャネル型ＭＯＳＦＥＴＱ１４及びＱ１５と、上記差動ＭＯＳＦＥＴＱ１６とＱ１７のソースと回路の接地電位ＶＳＳとの間に設けられ、前記インバータ回路ＩＮＶの出力信号がゲートに供給されて選択的にバイアス電流を流すようにされたＮチャネルＭＯＳＦＥＴＱ１８からなる電流源とから構成される。
【００２４】
この実施例のレベル変換回路部は、上記出力段増幅部の出力信号ＮＢとＮＴを受け、ソースが電源電圧ＶＤＤに回路の接地電位に接続されたＰチャネルＭＯＳＦＥＴＱ２０とＱ２２と、上記ＭＯＳＦＥＴＱ２０のドレインと回路の接地電位ＶＳＳとの間に設けられ、ゲートとドレインとが接続されることによりダイオード形態にされたＮチャネルＭＯＳＦＥＴＱ２１と、かかるＭＯＳＦＥＴＱ２１とゲート及びドレインがそれぞれ接続されて電流ミラー形態にされ、ドレインが上記ＭＯＳＦＥＴＱ２２のドレインとともに出力端子ＯＴに共通に接続されたＮチャネルＭＯＳＦＥＴＱ２３とから構成される。また、特に制限されないが、ＭＯＳＦＥＴＱ２１とソース及びドレインがそれぞれ接続されたＮチャネルＭＯＳＦＥＴＱ１９が設けられる。このＭＯＳＦＥＴＱ１９のゲートには、上記動作制御信号ＥＮＢが供給される。
【００２５】
上記入力バッファにおいて、動作制御信号ＥＮＢがロウレベルの場合は、ＭＯＳＦＥＴＱ１、Ｑ２及びＭＯＳＦＥＴＱ１３とＱ１８がオン状態に、ＭＯＳＦＥＴＱ１９がオフ状態になることで本入力バッファが活性状態とされる。このような活性化状態により、入力信号ＩＮＴに従い増幅された信号が出力端子ＯＴから出力される。このような活性化状態での増幅動作は、前記図１の実施例と同様である。
【００２６】
上記入力バッファにおいて、動作制御信号ＥＮＢがハイレベルになるとＭＯＳＦＥＴＱ１、Ｑ２及びＭＯＳＦＥＴＱ１３とＱ１８がオフ状態に、ＭＯＳＦＥＴＱ１９がオン状態となり差動増幅回路部の各段アンプは全て電流が切断され非動作状態になる。例えば、入力段増幅部では、ＭＯＳＦＥＴＱ１とＱ２のオフ状態により、その差動出力信号はロウレベル側にディスチャージされる。第２段目増幅部及び出力段増幅部では、ＭＯＳＦＥＴＱ１３とＱ１８のオフ状態により、差動出力信号は定常的にオン状態の負荷ＭＯＳＦＥＴＱ７とＱ８及びＱ１４とＱ１５によりそれぞれ電源電圧ＶＤＤ側にチャージアップされる。この結果、レベル変換回路部に伝えられる差動出力信号ＮＢとＮＴは共にハイレベル側にチャージアップされる。
【００２７】
したがって、レベル変換回路部では、ＰチャネルＭＯＳＦＥＴＱ２０とＱ２２が共にオフ状態となり、これに対応してＮチャネルＭＯＳＦＥＴＱ２１とＱ２３もオフ状態になるので、出力端子ＯＴはハイインピーダンス状態にされる。このとき、動作制御信号ＥＮＢのハイによりＭＯＳＦＥＴＱ１９がオン状態となり、上記ＮチャネルＭＯＳＦＥＴＱ２１とＱ２３のゲート電圧を高速に回路の接地電位ＶＳＳにするので、上記出力端子ＯＴを短時間でハイインピーダンス状態にするものである。
【００２８】
この実施例の他に前記図１及び図４において、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを逆にして差動増幅回路部を構成してもよい。つまり、差動ＭＯＳＦＥＴとそのバイアス電流を形成する電流源ＭＯＳＦＥＴをＰチャネル型とし、負荷ＭＯＳＦＥＴをＮチャネル型とすればよい。レベル変換回路部のＭＯＳダイオード（ゲートとドレインをショートしたＭＯＳ）の電荷を引き抜くためのＭＯＳＦＥＴＱ１９を省略するものであってもよい。
【００２９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、差動増幅部のバイアス電流を流すＭＯＳＦＥＴは、ゲートに定電圧を供給するもの、かかるバイアス電流を遮断する機能を設ける場合にはかかる定電圧を切り替えて供給するものであってもよい。差動回路部の増幅段の段数は、必要に応じて増加又は減少さければよい。例えば、入力段増幅部とレベル変換回路部の組み合わせでも構成できるし、入力段増幅部と出力段増幅部の２段構成としてもよい。この発明は、高速ＳＲＡＭ、ＣＰＵ、ＡＳＩＣ、ＳＤＲＡＭ等のように高速サイクルで動作させる必要のあり、入力バッファ回路部でクロック切り替え、信号切り替えが必要な各種半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００３０】
【図１】この発明に係る入力バッファの単位回路の一実施例を示す回路図である。
【図２】この発明に係る入力回路の一実施例を示すブロック図である。
【図３】この発明が適用されるＳＳＲＡＭの一実施例を示す読み出し系ブロック図である。
【図４】この発明に係る入力バッファの単位回路の他の一実施例を示す回路図である。
【符号の説明】
【００３１】
Ｑ１〜Ｑ２３…ＭＯＳＦＥＴ、ＶＤＤ…電源電圧、ＶＳＳ…回路の接地電位、ＮＢ，ＮＴ…差動出力信号、ＯＴ…出力端子、ＩＮＴ…入力端子、ＥＮＢ…制御信号端子、（動作制御信号、コントロール信号）、ＶＲＥＦ…基準電圧。
【図１】
2005184068.tif 000003
【図２】
2005184068.tif 000004
【図３】
2005184068.tif 000005
【図４】
2005184068.tif 000006