(57)【要約】【課題】  ＣＭＰ処理の際に発生するスラリー異物が半導体ウエハに残留することなく、また、後工程において発塵することが無い半導体装置の製造方法を提供する。【解決手段】  半導体ウエハ１上に形成されるダミーチップＤＣにおいて、所望のパターンを形成する前に、次に示すマスク層を設ける。すなわち当該ダミーチップＤＣの半導体ウエハ１のエッジから約数ｍｍ程度までの領域（第１の領域ＤＣａ）を覆う第１のマスク層と、第１の領域ＤＣａ以外のダミーチップＤＣの領域（第２の領域ＤＣｂ）および本体チップＳＣの領域に形成される、所望のパターンを形成するための第２のマスク層とを形成する。【選択図】図１５
2005079441.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ウエハのエッジ近傍の第１の領域を覆う、第１のマスク層を形成する工程と、
（ｂ）前記ウエハの前記第１の領域以外の第２の領域において、所定のパターンを形成するための第２のマスク層を形成する工程と、
（ｃ）前記第１のマスク層および第２のマスク層をマスクとしてエッチング処理を施すことにより、前記ウエハの前記第２の領域のみに、前記所定のパターンよりなる凹部を形成する工程とを、
備えていることを特徴とする半導体装置の製造方法。
【請求項２】
（ｄ）前記ウエハに対してメッキ処理を施すことにより、前記凹部を充填するように導電性部材を形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記ウエハの表面上に対して研磨処理を施す工程とを、さらに備えている、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）は、
（ａ−１）感光性材料を前記ウエハに対して形成する工程と、
（ａ−２）前記感光性材料に対して周辺露光装置を用いた露光処理を施す工程と、
（ａ−３）前記露光処理の後に、前記感光性材料に対して現像処理を施すことにより、前記第１のマスク層を形成する工程とを、
備えていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
（Ａ）前記工程（ａ）、（ｂ）および（ｃ）を施すことにより、前記凹部として接続孔を形成する工程を、含んでいる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
（Ｂ）前記工程（Ａ）の後に、さらに前記工程（ａ）、（ｂ）および（ｃ）を施すことにより、前記凹部として、前記接続孔に接続される溝を形成する工程を、さらに含んでいる、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｂ）の前に、前記接続孔を充填するように、前記ウエハに対して埋め込み材を形成する工程を、さらに備えており、
前記工程（Ｂ）における、前記工程（ａ）は、
前記埋め込み材から前記第１のマスク層を形成すると共に、前記接続孔内に存する前記埋め込み材の膜厚を所定の厚さに調整する工程である、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｂ）の前に、前記接続孔を充填するように、前記ウエハに対して感光性材料を形成する工程を、さらに備えており、
前記工程（Ｂ）における、前記工程（ａ）は、
前記感光性材料から前記第１のマスク層を形成すると共に、前記接続孔内に存する前記感光性材料の膜厚を所定の厚さに調整する工程である、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）、（ｂ）は、
（Ｃ）前記ウエハに対して、感光性材料を形成する工程と、
（Ｄ）前記感光性材料に対して前記所定のパターンを形成するための露光処理と周辺露光装置を用いた露光処理とを施す工程と、
（Ｅ）前記露光処理の後に、前記感光性材料に対して現像処理を施すことにより、前記第１のマスク層と前記第２のマスク層とを同時に形成する工程とを、備えている、
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係る発明であり、特に、半導体ウエハエッジ周辺近傍における凹部の形成を回避するための半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体ウエハ上に形成されるチップに対して、ダマシン法等により銅配線を形成する場合には、以下の手順が実施されている。
【０００３】
まず、下地層上に層間酸化膜を形成する。次に、層間酸化膜の表面内に接続孔と、当該接続孔と接続する溝のパターンを形成する。このとき、接続孔および溝のパターンは、半導体ウエハの中心部からエッジに至るまで、半導体ウエハ全体に形成されていた。
【０００４】
次に、形成された接続孔内と溝内、および層間酸化膜の表面上に、バリアメタル層および銅シード層を形成する。次に、電界型メッキ装置を用いたメッキ処理により、接続孔内および溝内を充填するようにメッキ銅を形成する。当該メッキ銅は、バリアメタル層と銅シード層を介して層間酸化膜上に形成される。
【０００５】
このとき、電界型メッキ装置の構造的な特性上、チップの所定の範囲（半導体ウエハエッジから約数ｍｍ程度までの範囲）には、メッキ銅は形成されない。したがって、チップの当該所定の範囲内に形成された溝にはメッキ銅は充填されない。つまり、当該所定の範囲内に形成された溝は、空のままチップ上に残存する。
【０００６】
このように、一部にメッキ銅が形成されないのは、メッキ処理時に、メッキ面の半導体ウエハエッジ付近よりカソード電極を取り出す、電界型メッキ装置の構造的な特性に由来する。
【０００７】
メッキ銅が上記のように形成された後に、当該層間酸化膜の表面に対してＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨処理を施す。当該ＣＭＰ処理により、層間酸化膜内に形成された接続孔内と溝内にのみバリアメタル層およびメッキ銅等を残存させ、層間酸化膜内にビアプラグおよび銅配線を形成する。
【０００８】
なお、関連する技術として、以下に示す文献がある（特許文献１参照）。
【０００９】
【特許文献１】特開２０００−２１８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記銅配線の形成方法では、ＣＭＰ処理の際、スラリーとしてシリカやアルミナ等を用いる。そのため、当該スラリーがＣＭＰ処理後、チップの所定の範囲内（半導体ウエハエッジから約数ｍｍ程度までの範囲内）の空の溝内にスラリー異物として溜まってしまう。当該スラリー異物は、後の工程において発塵する可能性があり、完成品のデバイスの性能劣化の原因となる。
【００１１】
また、スラリー異物を溝内から除去するために、洗浄処理を施すことも考えられる。しかし、幅の狭い溝の内部に溜まっているスラリー異物を除去するためには、強力な洗浄処理を施す必要がある。ところが、当該強力な洗浄処理は、既に形成されているメッキ銅の腐食の原因となってしまう。
【００１２】
そこで、この発明は、完成品のデバイスとしての性能を劣化させることなく、製造工程中に生ずるスラリー異物の発塵を防止することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、（ａ）ウエハのエッジ近傍の第１の領域を覆う、第１のマスク層を形成する工程と、（ｂ）前記ウエハの前記第１の領域以外の第２の領域において、所定のパターンを形成するための第２のマスク層を形成する工程と、（ｃ）前記第１のマスク層および第２のマスク層をマスクとしてエッチング処理を施すことにより、前記ウエハの前記第２の領域のみに、前記所定のパターンよりなる凹部を形成する工程とを、備えている。
【発明の効果】
【００１４】
本発明の請求項１に記載の半導体装置の製造方法は、（ａ）ウエハのエッジから所定の距離までの第１の領域を覆うような、第１のマスク層を形成する工程と、（ｂ）前記ウエハの前記第１の領域以外の第２の領域において、所定のパターンを形成するための第２のマスク層を形成する工程と、（ｃ）前記第１のマスク層および第２のマスク層をマスクとして、前記ウエハの表面内に前記所定のパターンを形成する工程とを、備えているので、第１の領域には如何なるパターンも形成されず、第２の領域にのみパターンが形成される。したがって、ウエハのエッジ付近の第１の領域において、如何なる塵や異物等も蓄積されることを防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明を、その実施の形態を示す図面に基づいて具体的に説明する。ここでは一例として、本発明に係る半導体装置の製造方法を、図１に示すダミーチップＤＣに対して施す場合について説明する。
【００１６】
図１には、半導体ウエハ１上に形成されている本体チップＳＣとダミーチップＤＣの様子が描かれている。白抜きの長方形が本体チップＳＣを表しており、内部が斜線の長方形（半導体ウエハエッジより外側の領域は、点線で示している）がダミーチップＤＣを表している。
【００１７】
図１に示すように、半導体ウエハ１の周辺部である、本体チップＳＣが形成されていない領域に、ダミーチップＤＣが配置されている。つまり、ダミーチップＤＣは、本体チップＳＣを配置するだけの余裕のない半導体ウエハ１のエッジ近傍に本体チップＳＣと並べて形成されており、ダミーチップＤＣの一部は半導体ウエハ１のエッジにより切り欠かれている。
【００１８】
また、ダミーチップＤＣの形状は、図１に描かれている点線部分も含めると本体チップＳＣの形状と同じ形状であり、さらにダミーチップＤＣには、本体チップＳＣと同様のウエハ処理の工程が施される。
【００１９】
このように、ダミーチップＤＣに本体チップＳＣと同様のウエハ処理の工程を施すことにより、当該処理のウエハ面内均一性を高めることができる。例えば、ダマシンプロセスにおいて、半導体ウエハにＣＭＰ処理を施したとき、研磨条件をウエハ面内で均一にして、ディッシング等の発生を抑制することができる。
【００２０】
なお、以下では、図２に示すように、半導体ウエハ１のエッジから約数ｍｍ程度までのダミーチップＤＣの領域を、第１の領域ＤＣａと称する。また、上記第一の領域ＤＣａ以外のダミーチップＤＣの領域を、第２の領域ＤＣｂと称する。
【００２１】
＜実施の形態１＞
本実施の形態に係る半導体装置の製造方法を、ダマシン配線処理に適用した場合について、ダミーチップＤＣの拡大工程断面図に基づいて説明する。各図において、図面の右側が半導体ウエハ１のエッジ側であり、左側が半導体ウエハ１の中央側である。
【００２２】
まずはじめに、図３に示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、下地層１０上に窒化膜１１および層間酸化膜１２を形成する。
【００２３】
次に、層間酸化膜１２上にネガ型レジスト１３を、約５００ｎｍ〜１０００ｎｍの厚さになるまで塗布する。そして、周辺露光装置により当該ネガ型レジスト１３を露光し、その後、露光されたネガ型レジスト１３に現像処理を施す。これにより、図４に示すように、ウエハエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａに、ネガ型レジスト１３（第１のマスク層と把握できる）を残存させる。
【００２４】
ここで、第１のマスク層とは、パターンを形成するためのエッチング処理の際に、第１の領域ＤＣａにおける層間酸化膜１２の表面内へのパターニングを防止するマスク層のことである。
【００２５】
次に、図５に示すように、層間酸化膜１２およびネガ型レジスト１３を覆うようにポジ型レジスト１４を塗布する。そして、当該ポジ型レジスト１４に対して通常の写真製版処理を施すことにより、ポジ型レジスト１４に所望のパターンを形成する（当該パターン化されたポジ型レジスト１４は、第２のマスク層と把握できる）。つまり、図５において、ポジ型レジスト１４は、層間酸化膜１２およびネガ型レジスト１３上に、半導体ウエハ１のエッジに至るまでウエハ全面に対して形成されている。また、当該ポジ型レジスト１４には開口部１４ａが形成されている。
【００２６】
ここで、第２のマスク層とは、パターンを形成するためのエッチング処理の際に、ダミーチップＤＣにおける第２の領域ＤＣｂの表面内および本体チップＳＣの表面内に所望のパターンを形成するために使用されるマスク層のことである。
【００２７】
次に、ポジ型レジスト１４およびネガ型レジスト１３をマスクとして使用した、エッチング処理を施すことにより、図６に示すように、層間酸化膜１２の表面内に凹部、すなわち窒化膜１１に至る接続孔１５を形成する。このとき、ウエハのエッジの近傍であるダミーチップＤＣの第１の領域ＤＣａには、ネガ型レジスト１３が形成されているため、当該ネガ型レジスト１３がマスクとなり、第１の領域ＤＣａ内の層間酸化膜１２には、接続孔１５は形成されない。
【００２８】
次に、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト１３およびポジ型レジスト１４を除去する。その後、図７に示すように、有機材料から成る埋め込み材１６を、接続孔１５内に充填すると共に、層間酸化膜１２上に形成する。
【００２９】
次に、エッチバックを施すことにより、図８に示すように、層間酸化膜１２上の埋め込み材１６を除去すると共に、接続孔１５内の埋め込み材１６の一部を除去する。具体的に、接続孔１５内に存する埋め込み材１６の膜厚が、接続孔１５の深さの半分程度となるように、当該埋め込み材１６の一部を除去する。
【００３０】
次に、図８で示したダミーチップＤＣ上にネガ型レジスト１７を、約５００ｎｍ〜１０００ｎｍの厚さになるまで塗布する。そして、周辺露光装置により当該ネガ型レジスト１７を露光し、その後、露光されたネガ型レジスト１７に対して現像処理を施す。これにより、図９に示すように、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａにネガ型レジスト１７（前記定義した第１のマスク層と把握できる）を残存させる。
【００３１】
次に、ネガ型レジスト１７を覆うように、図９で示したウエハ全面上にポジ型レジスト１８を塗布する。そして、当該ポジ型レジスト１８に対して通常の写真製版処理を施すことにより、図１０に示すように、当該ポジ型レジスト１８をパターニングする（当該パターン化されたポジ型レジスト１８は、前記で定義した第２のマスク層と把握できる）。つまり、図１０において、ポジ型レジスト１８は、層間酸化膜１２およびネガ型レジスト１７上に、半導体ウエハ１のエッジに至るまでウエハ全面に対して形成されている。また、当該ポジ型レジスト１８には開口部１８ａが形成されている。
【００３２】
次に、ポジ型レジスト１８およびネガ型レジスト１７をマスクとしてエッチング処理を施すことにより、図１１に示すように、凹部、すなわち接続孔１５に接続する溝１９を層間酸化膜１２の表面内に形成する。なお、当該溝１９の形成の際に、埋め込み材１６が接続孔１５に残存しているため、窒化膜１１がエッチングされるのを抑制することができる。また、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａには、ネガ型レジスト１７が形成されている。したがって、当該ネガ型レジスト１７がマスクとなり、第２の領域ＤＣｂにのみ溝１９が形成され、第１の領域には溝１９は形成されない。
【００３３】
次に、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト１７、ポジ型レジスト１８および接続孔１５内に残存している埋め込み材１６を、それぞれ除去する。当該アッシング処理を施す際に、下地層１０上に窒化膜１１が形成されているので、当該窒化膜１１より下層に存する、例えば銅配線等の酸化を防止することができる。さらにアッシング処理後、接続孔１５の底部から露出している窒化膜１１を、エッチング処理により除去する。
【００３４】
ここまでの工程により、図１２に示す構造のダミーチップＤＣが形成される。つまり、ダミーチップＤＣにおいて、第１の領域ＤＣａの層間酸化膜１２には、如何なるパターンも形成されていない。しかし、第２の領域ＤＣｂの層間酸化膜１２には、本体チップＳＣで形成されるパターンと同じパターン（ここでは、接続孔１５および溝１９）が形成される。
【００３５】
次に、スパッタ法を施すことにより、図１３に示すように、バリアメタル層２０および銅シード層２１を当該順で、層間酸化膜１２の表面上、接続孔１５の内面上および溝１９の内面上に形成する。
【００３６】
次に、電界型メッキ装置を用いたメッキ処理を施すことにより、図１４に示すように、メッキ銅２２が銅シード層２１上に形成される。このとき、電界型メッキ装置の構造的な特性上、ダミーチップＤＣの第１の領域ＤＣａ内の銅シード層２１上には、メッキ銅２２は形成されない。しかし、ダミーチップＤＣの第２の領域ＤＣｂ（当該領域には、接続孔１５や溝１９が形成されている）内の銅シード層２１上には、メッキ銅２２が形成される。図１４から分かるように、すべての接続孔１５および溝１９は、メッキ銅２２により完全に充填されている。
【００３７】
次に、図１４で示したダミーチップＤＣに対して、ＣＭＰ処理を施す。当該ＣＭＰ処理により、ウエハの表面上を均一とし、接続孔１５内および溝１９内にのみ、バリアメタル層２０、銅シード層２１およびメッキ銅２２を残す。
【００３８】
以上の工程により、図１５に示すような断面構造のダミーチップＤＣが形成される。
【００３９】
つまり、図１５に示すように、ダミーチップＤＣにおいて、第１の領域ＤＣａには如何なるパターンも形成されず、第２の領域ＤＣｂには、メッキ銅２２等から成る、ビアプラグ２３と配線２４とが形成されている。ここで、ダミーチップＤＣの第２の領域ＤＣｂに形成される配線２４等のパターンは、本体チップＳＣに形成されるパターンと同一のパターンである。
【００４０】
本実施の形態に係る上記工程を実施することにより、以下に示す効果を奏することができる。
【００４１】
つまり、従来の技術では、図１６に示すように、半導体ウエハエッジに至るまでウエハ全面に対して、本体チップＳＣに形成されるパターンと同一のパターンが形成されていた。そして、当該ダミーチップＤＣに対して、電界型メッキ装置を用いてメッキ処理を施した場合には、電界型メッキ装置の構造的な特性上、図１６に示すように、ダミーチップＤＣの第１の領域ＤＣａには、メッキ銅２２は形成されなかった。
【００４２】
したがって、図１６で示した構造のダミーチップＤＣに対してＣＭＰ処理を実施すると、図１７に示すように、第１の領域ＤＣａに形成された溝１９内には、スラリー異物３０が残留してしまう。当該スラリー異物３０は後工程で発塵するおそれがあり、完成品デバイスの品質の劣化を招いていた。
【００４３】
ところが、本実施の形態に係る半導体装置の製造方法は、接続孔１５および溝１９のパターニングを行う前に、ネガ型レジスト１３，１７をダミーチップＤＣに対して形成し、当該ネガ型レジスト１３，１７に対して周辺露光装置による露光・現像処理を施しているので、ダミーチップＤＣの第１の領域ＤＣａ上には、第１のマスク層が形成される。
【００４４】
当該方法により、第１の領域ＤＣａには、溝１９や接続孔１５等のパターンは形成されず、スラリー異物３０がダミーチップＤＣの表面内に残留することを防止することができる。したがって、後の工程で発塵することも無くなり、完成品のデバイスの性能を劣化させることも無くなる。
【００４５】
＜実施の形態２＞
本実施の形態に係る半導体装置の製造方法を、ダマシン配線処理に適用した場合について、以下に示すダミーチップＤＣの拡大工程断面図に基づいて説明する。各図において、図面の右側が半導体ウエハ１のエッジ側であり、左側が半導体ウエハ１の中央側である。
【００４６】
まず、図３〜７に示すまでの工程は実施の形態１と同様なので、ここでの説明は省略する。
【００４７】
次に、埋め込み材１６上にネガ型レジスト３１を塗布する。そして、周辺露光装置により当該ネガ型レジスト３１を露光し、その後、露光されたネガ型レジスト３１に現像処理を施す。当該一連の露光・現像処理を施すことにより、ネガ型レジスト３１は、図１８に示すようにパターニングされる。つまり、図１８に示すように、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａ内にのみネガ型レジスト３１を残存させる。
【００４８】
次に、ネガ型レジスト３１をマスクとして使用し、エッチバックを施す。当該エッチバックを施すことにより、図１９に示すように、凹部（すなわち接続孔１５）内の埋め込み材１６の一部を除去する。具他的に、接続孔１５内に存する埋め込み材１６の膜厚が、接続孔１５の深さの半分程度となるように、当該埋め込み材１６の一部を除去する。なお、図１９において、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト３１は除去されている。
【００４９】
また、エッチバックを施す際に、ネガ型レジスト３１をマスクとして使用したので、第１の領域ＤＣａ内の層間酸化膜１２上には、埋め込み材１６が残存する（当該残存している埋め込み材１６は、前記で定義した第１のマスク層と把握できる）。
【００５０】
次に、埋め込み材１６を覆うように、図１９で示したウエハ全面上にポジ型レジスト１８を塗布する。そして、当該ポジ型レジスト１８に対して通常の写真製版処理を施すことにより、図２０に示すように、当該ポジ型レジスト１８をパターニングする（パターン化されたポジ型レジスト１８は、前記で定義した第２のマスク層と把握できる）。つまり、図２０において、ポジ型レジスト１８は、半導体ウエハ１の中央からエッジに至るまで、ウエハ全面に対して形成されている。また、当該ポジ型レジスト１８には開口部１８ａがパターニングされている。
【００５１】
次に、ポジ型レジスト１８および埋め込み材１６をマスクとして使用し、エッチング処理を施す。これにより、図２１に示すように、凹部、すなわち接続孔１５に接続する溝１９を層間酸化膜１２の表面内に形成する。なお、当該溝１９の形成の際に、埋め込み材１６が接続孔１５に残存しているため、窒化膜１１がエッチングされるのを抑制することができる。また、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａには、埋め込み材１６が形成されているため、当該埋め込み材１６がマスクとなり、第１の領域ＤＣａ内の層間酸化膜１２には、溝１９は形成されない。
【００５２】
次に、酸素プラズマを利用したアッシング処理を施すことにより、残存している埋め込み材１６およびポジ型レジスト１８を除去する。当該アッシング処理を施す際に、下地層１０上に窒化膜１１が形成されているので、当該窒化膜１１より下層に存する、例えば銅配線等の酸化を防止することができる。
【００５３】
この後の窒化膜１１の除去、一連のメッキ処理および平坦化処理は、実施の形態１で説明した内容と同じなので（図１２〜１５参照）、ここでの説明は省略する。
【００５４】
本実施の形態に係る半導体装置の製造方法を採用することにより、実施の形態１で説明した効果に加えて、以下に示す効果も奏することができる。
【００５５】
つまり、溝１９を形成する前に、実施の形態１ではネガ型レジスト１７を形成していた。しかし、本実施の形態では、埋め込み材１６に対してネガ型レジスト１７の機能も兼用させている。したがって、ネガ型レジスト１７を形成する工程を省略することができ、工程の簡略を図ることができる。
【００５６】
＜実施の形態３＞
本実施の形態に係る半導体装置の製造方法を、ダマシン配線処理に適用した場合について、以下に示すダミーチップＤＣの拡大工程断面図に基づいて説明する。各図において、図面の右側が半導体ウエハ１のエッジ側であり、左側が半導体ウエハ１の中央側である。
【００５７】
まず、図３〜６に示すまでの工程は、実施の形態１と同様なので、ここでの説明は省略する。
【００５８】
次に、図６で示されたウエハに対して、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト１３およびポジ型レジスト１４を除去する。その後、図２２に示すように、ネガ型レジスト４０を、凹部である接続孔１５内に充填すると共に層間酸化膜１２上に塗布する。
【００５９】
次に、周辺露光装置により当該ネガ型レジスト４０を露光する。そして、露光されたネガ型レジスト４０に対して現像処理を施す。さらに、現像処理後にエッチバックを施すことにより、ネガ型レジスト４０は、図２３に示すようにパターニングされる。
【００６０】
つまり、図２３に示すように、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａにネガ型レジスト４０を残存させると共に（第１の領域ＤＣａに存するネガ型レジスト４０は、前記で定義した第１のマスク層と把握できる）、接続孔１５内に存するネガ型レジスト４０の膜厚が、接続孔１５の深さの半分程度となるように、当該ネガ型レジスト４０の一部を除去する。
【００６１】
次に、ネガ型レジスト４０を覆うように、ウエハ全面上にポジ型レジスト１８を塗布する。そして、当該ポジ型レジスト１８に対して通常の写真製版処理を施す。これにより、図２４に示すように、ポジ型レジスト１８はパターニングされる（パターン化されたポジ型レジスト１８は、前記で定義した第２のマスク層と把握できる）。
【００６２】
つまり、図２４において、ポジ型レジスト１８は、半導体ウエハ１の中央からエッジに至るまで、ウエハ全面上に形成されている。また、当該ポジ型レジスト１８には開口部１８ａが形成されている。
【００６３】
次に、ポジ型レジスト１８およびネガ型レジスト４０をマスクとして使用して、エッチング処理を施すことにより、図２５に示すように、凹部、すなわち接続孔１５に接続する溝１９を層間酸化膜１２の表面内に形成する。なお、当該溝１９の形成の際に、ネガ型レジスト４０が接続孔１５内に残存しているため、窒化膜１１がエッチングされるのを抑制することができる。また、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａには、ネガ型レジスト４０が形成されている。したがって、ネガ型レジスト４０がマスクとして作用し、第１の領域ＤＣａ内の層間酸化膜１２には、溝１９は形成されない。
【００６４】
次に、酸素プラズマを利用したアッシング処理を施すことにより、残存しているネガ型レジスト４０およびポジ型レジスト１８を除去する。当該アッシング処理を施す際に、下地層１０上に窒化膜１１が形成されているので、当該窒化膜１１より下層に存する、例えば銅配線等の酸化を防止することができる。
【００６５】
この後の窒化膜１１の除去、一連のメッキ処理および平坦化処理は、実施の形態１で説明した内容と同じなので（図１２〜１５参照）、ここでの説明は省略する。
【００６６】
本実施の形態に係る半導体装置の製造方法を採用することにより、実施の形態１で説明した効果に加えて、実施の形態２と比較した場合に以下に示す効果も奏することができる。
【００６７】
つまり、実施の形態２に係る半導体装置の製造方法では、溝１９を形成する前に、第１のマスク層となる埋め込み材１６および、当該埋め込み材１６のエッチバックの際に使用されるネガ型レジスト３１が必要であった。
【００６８】
しかし、本実施の形態に係る半導体装置の製造方法では、第１のマスク層であり、かつ、接続孔１５の半分程度の深さまで充填される部材として、一のネガ型レジスト４０を用いている。
【００６９】
したがって、溝１９の形成前に必要となる部材の数を減らすことができ、製造コストの低減を図ることができる。
【００７０】
＜実施の形態４＞
本実施の形態に係る半導体装置の製造方法を、ダマシン配線処理に適用した場合について、以下に示すダミーチップＤＣの拡大工程断面図に基づいて説明する。各図において、図面の右側が半導体ウエハ１のエッジ側であり、左側が半導体ウエハ１の中央側である。
【００７１】
まずはじめに、実施の形態１と同様に、図３で示した構造のダミーチップＤＣを用意する。
【００７２】
次に、層間酸化膜１２上にネガ型レジスト４５を塗布する。その後、ネガ型レジスト４５に対して、通常の写真製版処理による露光処理および周辺露光装置を用いた露光処理を施す。当該一連の露光処理の後、当該露光されたネガ型レジスト４５に対して現像処理を施す。以上の露光・現像処理により、図２６に示すように、ネガ型レジスト４５に開口部４５ａを形成する（ネガ型レジスト４５は、前記で定義した、第１のマスク層であると共に第２のマスク層であると把握できる）。
【００７３】
具体的に、ネガ型レジスト４５は、周辺露光装置を用いた露光処理が施されるので、図２６から分かるように、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａ内において、ネガ型レジスト４５には如何なるパターンも形成されない。一方、第２の領域ＤＣｂ内および本体チップＳＣ内のネガ型レジスト４５には、通常の写真製版処理により、所望のパターンの開口部４５ａが形成される。
【００７４】
次に、ネガ型レジスト４５をマスクとして使用した、エッチング処理を施すことにより、図２７に示すように、層間酸化膜１２の表面内に、窒化膜１１に至る凹部、すなわち接続孔１５を形成する。このとき、第１の領域ＤＣａにおけるネガ型レジスト４５には、開口部４５ａが形成されていないため、当該ネガ型レジスト４５がマスクとして作用し、第１の領域ＤＣａ内の層間酸化膜１２には、接続孔１５は形成されない。
【００７５】
次に、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト４５を除去する。その後、実施の形態１と同様に、図７に示すように、有機材料から成る埋め込み材１６を、接続孔１５内に充填すると共に層間酸化膜１２上に形成する。さらに、実施の形態１と同様に、エッチバックを施すことにより、図８に示すように、接続孔１５内の埋め込み材１６の一部を除去する。つまり、接続孔１５内に存する埋め込み材１６の膜厚が、接続孔１５の深さの半分程度となるように、当該埋め込み材１６の一部を除去する。
【００７６】
次に、図８で示したダミーチップＤＣ上にネガ型レジスト４６を塗布する。その後、ネガ型レジスト４６に対して、通常の写真製版処理による露光処理および周辺露光装置を用いた露光処理を施す。当該一連の露光処理の後、当該露光されたネガ型レジスト４６に対して、現像処理を施す。以上の露光・現像処理により、図２８に示すように、ネガ型レジスト４６に開口部４６ａを形成する（ネガ型レジスト４６は、前記で定義した、第１のマスク層であると共に第２のマスク層であると把握できる）。
【００７７】
具体的に、ネガ型レジスト４６は、周辺露光装置を用いた露光処理が施されるので、図２８から分かるように、ウエハのエッジ近傍の領域であるダミーチップＤＣの第１の領域ＤＣａ内において、ネガ型レジスト４６には如何なるパターンも形成されない。一方、ダミーチップＤＣの第２の領域ＤＣｂ内および本体チップＳＣ内のネガ型レジスト４６には、通常の写真製版処理が施されるので、所望のパターンの開口部４６ａが形成される。
【００７８】
次に、ネガ型レジスト４６をマスクとして使用した、エッチング処理を施す。これにより、図２９に示すように、凹部、すなわち接続孔１５に接続する溝１９を層間酸化膜１２の表面内に形成する。なお、当該溝１９の形成の際に、埋め込み材１６が接続孔１５に残存しているため、窒化膜１１がエッチングされるのを抑制することができる。また、第１の領域ＤＣａ内のネガ型レジスト４６には、開口部４６ａが形成されていない。したがって、当該ネガ型レジスト４６がマスクとして作用し、第１の領域ＤＣａ内の層間酸化膜１２には、溝１９は形成されない。
【００７９】
次に、酸素プラズマを利用したアッシング処理を施すことにより、ネガ型レジスト４６および接続孔１５内に残存している埋め込み材１６を、それぞれ除去する。当該アッシング処理を施す際に、下地層１０上に窒化膜１１が形成されているので、当該窒化膜１１より下層に存する、例えば銅配線等の酸化を防止することができる。さらにアッシング処理後に、接続孔１５の底部から露出している窒化膜１１を、エッチング処理により除去する。
【００８０】
ここまでの工程により、実施の形態１と同様に、図１２に示す構造のダミーチップＤＣが形成される。次工程以降のメッキ処理等は、実施の形態１の内容と同様なので、ここでの説明は省略する（図１３〜１５参照）。
【００８１】
本実施の形態に係る半導体装置の製造方法を採用することにより、実施の形態１で説明した効果に加えて、他の実施の形態と比較した場合の以下に示す効果も奏することができる。
【００８２】
つまり、他の実施の形態に係る半導体装置の製造方法では、ダミーチップＤＣの第２の領域ＤＣｂ内に、所定の形状のパターンを形成するに際し、第１のマスク層となる部材（ネガ型レジスト１３等）と、第２のマスク層となる部材（ポジ型レジスト１４等）とが別個独立に形成されていた。
【００８３】
しかし、本実施の形態に係る半導体装置の製造方法では、同一部材（ネガ型レジスト４６等）に対して、通常の写真製版処理および周辺露光装置を用いた露光処理を施している。
【００８４】
したがって、同一部材（ネガ型レジスト４６等）から、第１のマスク層としての機能を有する部材と第２のマスク層としての機能を有する部材とを、形成することができる。よって、別工程で新たにポジ型レジストを設ける必要もなくなるので、工程の簡略化を図ることができる。
【００８５】
また、層間酸化膜１２の表面内に溝１９を形成する前に、接続孔１５の内部に適正な膜厚の埋め込み材１６等を残存させなければならない。適正な膜厚にしなければならないのは、以下の理由に基づいている。
【００８６】
つまり、埋め込み材１６の接続孔１５内での膜厚が薄いと、溝１９を形成する時に窒化膜１１もエッチングにより除去され、下地層１０がエッチングの影響を受ける。これに対して、埋め込み材１６の接続孔１５内での膜厚が厚すぎると、所望の形状の溝１９を形成することができないという問題が生じてしまう。
【００８７】
しかし、実施の形態１に係る半導体装置の製造方法では、図８で説明した埋め込み材１６の一部の除去工程後に、ネガ型レジスト１７の現像処理の際およびポジ型レジスト現像処理の際の２度にわたり、接続孔１５内の埋め込み材１６は現像液に晒されてしまい、埋め込み材１６の膜厚を適正に調整することは困難となる。
【００８８】
また、実施の形態２または実施の形態３に係る半導体装置の製造方法では、一の部材（埋め込み材１６またはネガ型レジスト４０）に対して、次の工程を同時に実施している。つまり、第１のマスク層の形成と、接続孔１５内に残存させる埋め込み材１６等の膜厚調整とを同時に実施している。
【００８９】
しかし、第１のマスク層としての機能を十分に果たすためには、第１の領域ＤＣａにおいて、所定の膜厚で埋め込み部材１６等を形成する必要がある。また、上記の理由により接続孔１５内の埋め込み部材１６等の膜厚も適正なものに調整する必要がある。
【００９０】
このように、上記両膜厚の条件を満たすような製造の自由度は少なくなり、プロセスマージンが低下する。
【００９１】
ところが、本実施の形態に係る半導体装置の製造方法では、溝１９を層間酸化膜１２の表面内に形成する前に、接続孔１５内に残存している埋め込み材１６が現像液に晒されるのは、一度だけである。つまり、図２８で示したネガ型レジスト４６の現像処理の時だけである。
【００９２】
したがって、本実施の形態の方が実施の形態１の場合よりも、埋め込み材１６が現像液に晒される回数が減るので、本実施の形態の方が実施の形態１の場合よりも、接続孔１５内に残存させる埋め込み材１６の膜厚の調整を容易に行うことができる。
【００９３】
また、本実施の形態に係る半導体装置の製造方法では、第１のマスク層としての機能を有するネガ型レジスト４６の形成と、接続孔１５内に残存させる埋め込み材１６の膜厚調整とを別工程で行っている。
【００９４】
したがって、第１のマスク層の膜厚調整と埋め込み材１６の膜厚調整とは、別個独立の工程で実施されるので、実施の形態２，３の場合よりも本実施の形態の方が、埋め込み材１６等の膜厚調整工程における製造自由度は増加する。よって、埋め込み材１６等の膜厚調整のプロセスマージンが増加し、埋め込み材１６等の膜厚調整を容易に行うことができる。
【図面の簡単な説明】
【００９５】
【図１】本体チップおよびダミーチップが形成されている半導体ウエハの様子を示す上面図である。
【図２】ダミーチップにおける、第１の領域と第２の領域を示す図である。
【図３】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図６】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図８】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１６】従来の技術に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１７】従来の技術に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１８】実施の形態２に係る半導体装置の製造方法の工程を説明するための断面図である。
【図１９】実施の形態２に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２０】実施の形態２に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２１】実施の形態２に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２４】実施の形態３に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２５】実施の形態３に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２７】実施の形態４に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２８】実施の形態４に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２９】実施の形態４に係る半導体装置の製造方法の工程を説明するための断面図である。
【符号の説明】
【００９６】
１  半導体ウエハ、１０  下地層、１１  窒化膜、１２  層間酸化膜、１３，１７，３１，４０，４５，４６  ネガ型レジスト、１４  ポジ型レジスト、１４ａ，１８ａ，４５ａ，４６ａ  開口部、１５  接続孔、１６  埋め込み材、１８  ポジ型レジスト、１９  溝、２０  バリアメタル層、２１  銅シード層、２２  メッキ銅、２３  ビアプラグ、２４  配線、３０  スラリー異物、ＳＣ  本体チップ、ＤＣ  ダミーチップ、ＤＣａ  第１の領域、ＤＣｂ  第２の領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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