(57)【要約】【課題】半導体チップをパッケージングする方法を改良する。【解決手段】ダイヤフラム領域５５を備えた半導体チップ５を準備し、ダイヤフラム領域５５が露出するように、ダイヤフラム領域５５の上方にキャップ１０を設け、半導体チップ５を支持フレーム１に取り付け、半導体チップ５をパッケージングするために、半導体チップ５と支持フレーム１の少なくとも部分領域との周りにモールドケース２０を設ける、方法ステップを有している。【選択図】図１
2005210131.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップをパッケージングする方法において、以下の方法ステップ、つまり、
ダイヤフラム領域（５５）を備えた半導体チップ（５）を準備し、
ダイヤフラム領域（５５）が露出するように、ダイヤフラム領域（５５）の上方にキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を設け、
半導体チップ（５）を支持フレーム（１）に取り付け、
半導体チップ（５）をパッケージングするために、半導体チップ（５）と支持フレーム（１）の少なくとも部分領域との周りにモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設ける、
方法ステップを有していることを特徴とする、半導体チップをパッケージングする方法
【請求項２】
キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を、たとえばガラスろう（１１）を用いて、ダイヤフラム領域（５５）の周囲に取り付け、キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）とダイヤフラム領域（５５）との間に閉鎖された中空室（６５；６５ａ，６５ｂ，６５ｃ，６５ｄ）を形成する、請求項１記載の方法。
【請求項３】
貫通開口（１５）を有するキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を使用し、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）の貫通開口（２１；２１ａ，２１ｂ）がキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）の貫通開口（１５）に接続されるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設ける、請求項１記載の方法。
【請求項４】
半導体チップ（５）を、ダイヤフラム領域（５５）とは反対側で支持フレーム（１）に取り付ける、請求項１記載の方法。
【請求項５】
貫通開口（２）を備えた支持フレーム（１）を使用し、該貫通開口（２）を、ダイヤフラム領域（５５）の下方で空洞領域（５８）に接続し、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）の貫通開口（２１；２１ａ，２１ｂ）が支持フレーム（１）の貫通開口（２）に接続されるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設ける、請求項４記載の方法。
【請求項６】
半導体チップ（５）を、ダイヤフラム領域（５５）の周囲において半導体チップ裏面に取り付けられたガラス基台（１４０）を介して、支持フレーム（１）に取り付ける、請求項１から５までのいずれか１項記載の方法。
【請求項７】
側方でキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を超えて突出する、ボンディング領域（５３）を有する側縁領域（５９）を備えた半導体チップ（５）を使用し、半導体チップ（５）を、ボンディングワイヤ（６０）を介して支持フレーム（１）と電気的に結合し、ボンディングワイヤ（６０）を、完全にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングする、請求項１から６までのいずれか１項記載の方法。
【請求項８】
貫通開口（１５）を備えたキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を使用し、キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）に接続管片（９２）を取り付け、該接続管片（９２）が部分的にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングされるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設ける、請求項１記載の方法。
【請求項９】
貫通開口（２）を備えた支持フレーム（１）を使用し、該貫通開口（２）を、ダイヤフラム領域（５５）の下方で空洞領域（５８）に接続し、貫通開口（２）に接続管片（９０）を取り付け、接続管片（９０）が部分的にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングされるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設ける、請求項１記載の方法。
【請求項１０】
半導体チップ（５）を、キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を介して支持フレーム（１）に取り付ける、請求項１記載の方法。
【請求項１１】
半導体チップ（５）を支持フレーム（１）に取り付けて、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）を設けるまえに、半導体チップ（５）と、ダイヤフラム領域（５５）の上方に設けられたキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）と、ダイヤフラム領域（５５）の周囲において半導体チップ裏面に取り付けられたガラス基台（１４０）とを備えた構成群（ＢＧ）を形成する、請求項１記載の方法。
【請求項１２】
構成群（ＢＧ）を、以下の方法ステップで形成する、つまり、
連結状態の複数の半導体チップ（５）を備えた第１のウェハ（ＳＷ）を準備し、
連結状態の、半導体チップの数に相当する複数のキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を備えた第２のウェハ（ＫＷ）を準備し、
連結状態の、半導体チップの数に相当する複数のガラス基台（１４０）を備えた第３のウェハ（ＧＳＷ）を準備し、
連結状態の複数の構成群（ＢＧ）を形成するために、第１のウェハ（ＳＷ）と第２のウェハ（ＫＷ）と第３のウェハ（ＧＳＷ）とを結合し、
構成群（ＢＧ）を個別化する、
方法ステップで形成する、請求項１１記載の方法。
【請求項１３】
複数の中空室（Ｈ）を備えた第２のウェハ（ＫＷ）を使用し、第１のウェハ（ＳＷ）と第２のウェハ（ＫＷ）とを結合する際に、中空室（Ｈ）によって、側方でキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を越えて突出する、それぞれボンディング領域（５３）を備えた側縁領域（５９）が露出するするようにし、個別化のために第１の切削ステップで、第２のウェハ（ＫＷ）を、中空室（Ｈ）の上方で、ボンディング領域（５３）を露出するために切削し、第２の切削ステップで、第１のウェハ（ＳＷ）と第３のウェハ（ＧＳＷ）とを、中空室（Ｈ）の下方で、構成群（ＢＧ）を個別化するために切削し、第１の切削ステップの切削幅が、第２の切削ステップの切削幅よりも大きくなるようにする、請求項１２記載の方法。
【請求項１４】
半導体チップ構造において、
ダイヤフラム領域（５５）を備えた半導体チップ（５）が設けられており、
キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）が設けられており、該キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）が、ダイヤフラム領域（５５）が露出するように、該ダイヤフラム領域（５５）の上方に取り付けられており、
支持フレーム（１）が設けられており、該支持フレーム（１）に半導体チップ（５）が取り付けられており、
モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が設けられており、該モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が、半導体チップ（５）をパッケージングするために、半導体チップ（５）と支持フレーム（１）の少なくとも部分領域との周りに設けられている、
ことを特徴とする、半導体チップ構造。
【請求項１５】
キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）が、たとえばガラスろう（１１）によって、ダイヤフラム領域（５５）の周囲に取り付けられており、キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）とダイヤフラム領域（５５）との間に閉鎖された中空室（６５；６５ａ，６５ｂ）が形成されている、請求項１４記載の方法。
【請求項１６】
キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）が、貫通開口（１５）を備えており、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）の貫通開口（２１；２１ａ，２１ｂ）がキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）の貫通開口（１５）に接続されるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が設けられている、請求項１４記載の半導体チップ構造。
【請求項１７】
半導体チップ（５）が、ダイヤフラム領域（５５）とは反対側で支持フレーム（１）に取り付けられている、請求項１４記載の半導体チップ構造。
【請求項１８】
支持フレーム（１）が、貫通開口（２）を備えており、該貫通開口（２）が、ダイヤフラム領域（５５）の下方で空洞領域（５８）に接続されており、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）の貫通開口（２１；２１ａ，２１ｂ）が支持体（１）の貫通開口（２）に接続されるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が設けられている、請求項１７記載の半導体チップ構造。
【請求項１９】
半導体チップ（５）が、ダイヤフラム領域（５５）の周囲において半導体チップ裏面に取り付けられたガラス基台（１４０）を介して、支持フレーム（１）に取り付けられている、請求項１４から１８までのいずれか１項記載の半導体チップ構造。
【請求項２０】
半導体チップ（５）が、側方でキャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を越えて突出する側縁領域（５９）を備えており、該側縁領域（５９）が、ボンディング領域（５３）を備えており、該ボンディング領域（５３）が、ボンディングワイヤ（６０）を介して支持フレーム（１）と電気的に結合されており、ボンディングワイヤ（６０）が、完全にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングされている、請求項１４から１９までのいずれか１項記載の半導体チップ構造。
【請求項２１】
キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）が、貫通開口（１５）を備えており、貫通開口（１５）に、接続管片（９２）が取り付けられており、該接続管片（９２）が部分的にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングされるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が設けられている、請求項１４記載の半導体チップ構造。
【請求項２２】
支持フレーム（１）が、貫通開口（２）を備えており、該貫通開口（２）が、ダイヤフラム領域（５５）の下方で空洞領域（５８）に接続されており、貫通開口（２）に接続管片（９０）が取り付けられており、該接続管片（９０）が部分的にモールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）内にパッケージングされるように、モールドケース（２０；２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ）が設けられている、請求項１４記載の半導体チップ構造。
【請求項２３】
半導体チップ（５）が、キャップ（１０；１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ）を介して支持フレーム（１）に取り付けられるようになっている、請求項１４記載の半導体チップ構造。
【請求項２４】
支持フレーム（１）が、リードフレームである、請求項１４記載の半導体チップ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップをパッケージングする方法および半導体チップ構造に関する。
【背景技術】
【０００２】
任意の半導体チップ構造を用いることができるが、本発明ならびに本発明の根底を成す問題点を、圧力センサを備えたマイクロマシニング型の半導体チップ構造に関して説明する。
【０００３】
図９には、半導体チップをパッケージングする方法の１実施例および適当な半導体チップ構造を横断面図で示した。
【０００４】
図９には、符号１００でＴＯ８型基台を示しており、ＴＯ８型基台はたとえばコバール（Ｋｏｖａｒ）から製作されている。符号５でピエゾ抵抗式の変換器素子５１を備えたマイクロマシニング型のシリコン−圧力センサチップ示しており、変換器素子５１はダイヤフラム５５上に形成されている。ダイヤフラム５５を製作するために、空洞５８が、該当するシリコン−圧力センサチップ５の裏面に、たとえばＫＯＨまたはＴＭＡＨによるたとえば異方性エッチングによって形成される。選択的にダイヤフラム５５はトレンチエッチングによって製作することもできる。
【０００５】
センサチップ５は、ピエゾ抵抗式の抵抗器を備えた純粋な抵抗器ブリッジから形成するか、またはピエゾ抵抗器と共に１半導体プロセスで集積される評価回路と組み合わせることができる。ナトリウムを含有するガラスから成るガラス基台１４０は、チップ５の裏面に陽極ボンディングされており、ガラス基台１４０は、ろうまたは接着剤７０に起因する機械負荷を低減するのに役立ち、ろうまたは接着剤７０を介して、ガラス基台１４０はＴＯ８型基台１００に取り付けられている。図９において符号５３で、詳細は図示していない集積回路５２のボンディングパッドを示しており、ボンディングパッド５３はボンディングワイヤ６０を介して電気的な接続装置１３０と結合されており、接続装置１３０は絶縁層１３１によってＴＯ８型基台１００に対して絶縁されている。ガラス基台１４０は貫通開口１４１を備えており、貫通開口１４１は、空洞５８を、ＴＯ８型基台１００の貫通開口１０１と、貫通開口１０１に接触する接続装置１２０とを介して、外側で作用する圧力Ｐと接続する。図９に示した構造は、一般的な形式で図示していない金属キャップと緊密に溶接される。
【０００６】
選択的な方法によれば、センサチップ５は、セラミック上またはプレモールドケース内に接着し、周辺環境の影響に対して保護するためにジェルで不動態化される。
【０００７】
もちろんこのような構造は、複雑で、しかも多くの場合センサチップ５の緊密な閉鎖に際して、たとえば溶接シームが緊密でないことなどに起因する問題が生じる、という欠点を有している。ＴＯ８型−ケースとシリコンとがそれぞれ異なる熱膨張係数を有しているので、温度変化に際して、ピエゾ抵抗器によって妨害信号として測定される機械負荷が生じる。ジェルを使用する場合、最大圧力はジェルによって規定される。
【０００８】
欧州特許公開第０７４２５８１号明細書から、半導体チップ構造が公知であり、ここでは半導体はダイヤフラム領域でキャップによって封止されており、ダイヤフラム領域は露出したままである。この場合キャップは半導体チップに陽極ボンディングされている。陽極ボンディングは、下位に位置するシリコンに回路構造が存在してはならないという点に関して不都合で、場合によってはドーピングされた、導線のための領域を設けることしかできない。
【特許文献１】欧州特許公開第０７４２５８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって本発明の課題は、冒頭で述べたような形式の、半導体チップをパッケージングする方法および半導体チップ構造を改良することである。
【課題を解決するための手段】
【００１０】
この課題を解決するための本発明の方法によれば、半導体チップをパッケージングする方法において、以下の方法ステップ、つまり、ダイヤフラム領域を備えた半導体チップを準備し、ダイヤフラム領域が露出するように、ダイヤフラム領域の上方にキャップを設け、半導体チップを支持フレームに取り付け、半導体チップをパッケージングするために、半導体チップと支持フレームの少なくとも部分領域との周りにモールドケースを設ける、
方法ステップを有している。
【００１１】
またこの課題を解決するための本発明の構成によれば、半導体チップ構造において、ダイヤフラム領域を備えた半導体チップが設けられており、キャップが設けられており、該キャップが、ダイヤフラム領域が露出するように、該ダイヤフラム領域の上方に取り付けられており、支持フレームが設けられており、該支持フレームに半導体チップが取り付けられており、モールドケースが設けられており、該モールドケースが、半導体チップをパッケージングするために、半導体チップと支持フレームの少なくとも部分領域との周りに設けられている。
【発明の効果】
【００１２】
本発明の半導体チップをパッケージングする方法および半導体チップ構造の有する利点によれば、ダイヤフラム領域を備えた半導体チップ、たとえばセンサチップのモールディングもしくは射出成形による封止が実現される。近年標準型ＩＣのために使用されるケースは極めて経済的で簡単に製造可能である。
【００１３】
本発明の根底を成す思想によれば、ダイヤフラム領域の上方にキャップが設けられており、キャップはダイヤフラム領域の周囲に取り付けられており、キャップはダイヤフラム領域を、機械的に安定させ、かつ同時にモールディングコンパウンドから保護する。総じて射出成形による封止によって良好な媒体耐性が生じる。キャップの材料は任意のものであって、有利にはキャップはシリコンから成っている。有利には、センサチップとキャップとが同じ熱膨張係数を有しており、これによってアウトプット信号において温度作用が比較的僅かになる。
【００１４】
本発明の別の主要な利点によれば、ダイヤフラム上に設けられた、不動態化作用を有するジェルを省略することができる。一方では、これによって加速に対する横感度が比較的小さくなる。また他方では、圧力時に前面（回路側）から高い適応圧力が達成される。
【００１５】
本発明では、センサチップの一般的な製造プロセス、たとえばピエゾ抵抗器のための半導体プロセスを維持すること、および／またはチップに対する評価回路の製作を維持すること、もしくは既存のセンサケースの使用が許容される。
【００１６】
本発明のモールディングプロセスのあとで、生産ライン終了時調整（Bandendeabgleich）が可能である。なぜならばボンディング接続を介してアルミニウムから成る燃焼区間（Brennstrecke）は回路内で開くことができるからである。選択的に燃焼区間に層もしくは中空室を取り付けることができ、これによって蒸発した金属を収容することができる。
【００１７】
電気的な予備測定は、連結状態のウェハで可能である。漏れ試験は電気的な予備測定でも最終測定でも可能である。圧力貯蔵は選択的に測定のまえに行うことができる。
【００１８】
従属請求項には、本発明の対象の有利な改良形および実施形態を記載した。
【００１９】
有利な実施形態によれば、キャップが、有利にはガラスろうによって、ダイヤフラム領域の周囲に取り付けられており、閉鎖された中空室がキャップとダイヤフラム領域との間に形成されている。キャップは、種々異なる方法たとえば接着または有利にはシール−ガラスろう接によってチップに取り付けることができ、シール−ガラスろう接または接着は、回路構造上で行うこともでき、このことは極めて省スペースな構造をもたらす。シール−ガラスボンディングまたは接着は、回路領域における高さ段、つまりトポグラフィー変化が存在する場合に適している。これに対して陽極ボンディングでは、電流は垂直方向でウェハを通す必要がある。このことは回路領域では不可能である。
【００２０】
本発明の有利な別の実施形態によれば、キャップが貫通開口を備えており、モールドケースの貫通開口がキャップの貫通開口に接続されるように、モールドケースが設けられている。
【００２１】
本発明の有利な別の実施形態によれば、半導体チップがダイヤフラム領域とは反対側で支持フレームに取り付けられている。
【００２２】
本発明の有利な別の実施形態によれば、支持フレームが貫通開口を有しており、貫通開口はダイヤフラム領域の下方で空洞領域に接続されており、この場合モールドケースの貫通開口が支持フレームの貫通開口に接続されるように、モールドケースが設けられている。
【００２３】
本発明の有利な別の実施例によれば、半導体チップが、ダイヤフラム領域の周囲において半導体チップ裏面に取り付けられたガラス基台を介して、支持フレームに取り付けられている。
【００２４】
本発明の有利な別の実施形態によれば、半導体チップが、側方でキャップを越えて突出する側縁領域を備えており、側縁領域はボンディング領域を備えており、ボンディング領域はボンディングワイヤを介して支持フレームと電気的に結合されており、この場合ボンディングワイヤは完全にモールドケース内にパッケージングされている。
【００２５】
本発明の有利な別の実施形態によれば、キャップが貫通開口を備えており、キャップに接続管片が取り付けられており、この場合接続管片が部分的にモールドケース内にパッケージングされるように、モールドケースが設けられている。
【００２６】
本発明の有利な別の実施形態によれば、支持フレームが貫通開口を備えており、貫通開口は、ダイヤフラム領域の下方で空洞領域に接続されており、貫通開口に接続管片が取り付けられており、この場合接続管片が部分的にモールドケース内にパッケージングされるように、モールドケースが設けられている。
【００２７】
本発明の有利な別の実施形態によれば、半導体チップがキャップを介して支持フレームに取り付けられている。
【００２８】
本発明の有利な別の実施形態によれば、支持フレームがリードフレームである。
【００２９】
本発明の有利な別の実施形態によれば、半導体チップを支持フレームに取り付けて、モールドケースを設けるまえに、半導体チップと、ダイヤフラム領域の上方に設けられるキャップと、ダイヤフラム領域の周囲において半導体チップ裏面に取り付けられるガラス基台とを備えた構成群を形成する。
【００３０】
本発明の有利な別の実施形態によれば、構成群を、以下の方法ステップで形成する、つまり、連結状態の複数の半導体チップを備えた第１のウェハを準備し、連結状態の、半導体チップの数に相当する複数のキャップを備えた第２のウェハを準備し、連結状態の、半導体チップの数に相当する複数のガラス基台を備えた第３のウェハを準備し、連結状態の複数の構成群を形成するために、第１のウェハと第２のウェハと第３のウェハとを結合し、構成群を個別化する、方法ステップで形成する。
【００３１】
本発明の有利な別の実施形態によれば、複数の中空室を備えた第２のウェハを使用し、第１のウェハと第２のウェハとを結合する際に、中空室によって、側方でキャップを越えて突出する、それぞれボンディング領域を備えた複数の側縁領域が露出するするようにし、この場合個別化のために第１の切削ステップで、第２のウェハを、中空室の上方で、ボンディング領域を露出するために切削し、第２の切削ステップで、第１のウェハと第３のウェハとを、中空室の下方で、構成群を個別化するために切削し、この場合第１の切削ステップの切削幅が、第２の切削ステップの切削幅よりも大きくなるようにする。
【００３２】
このような２重の切削プロセスによって、パッケージングのあとでは完全に被覆される、電気的なコンタクトのためのボンディングパッドを露出することができる。これによってマイクロマシンプロセスによって製作することのできる、取り扱いに際して極めて高い破損リスクの生じる恐れのある、最終的に大きな問題となり得るような、キャップウェハにおける開口が不要となっている。
【発明を実施するための最良の形態】
【００３３】
次に本発明の実施の形態を図示の実施例を用いて詳しく説明する。
【００３４】
図面において同じ符号で示した部材は、機能的に同じ構成要素を表すものである。
【００３５】
図１には、本発明の半導体チップをパッケージングする方法および半導体チップ構造の第１実施例を横断面図で示した。
【００３６】
図１には、符号１で支持フレームとしてのリードフレームを示しており、リードフレームに、ダイヤフラム領域５５とダイヤフラム領域５５内に存在するピエゾ抵抗器５１とを備えたセンサチップ５が、ガラス基台（Glassockel）１４０およびはんだ層７０を介して取り付けられている。ダイヤフラム領域５５の周囲において、センサチップ５に、シリコンから成る蓋としてのキャップ１０が、ガラスろうとしてのシール−ガラス層１１を介して取り付けられている。この実施例では、シール−ガラス層１１はセンサチップ５に設けられた集積回路５２に直接的に載設している。キャップ１０とダイヤフラム領域５５との間に中空室６５が設けられている。符号５３で集積回路５２のボンディングパッドを示しており、ボンディングパッド５３は、センサチップ５の、側方でキャップ１０を越えて突出している側縁領域５９上に位置している。ボンディングワイヤ６０を介して、ボンディングパッド５３はリードフレーム１と結合されている。
【００３７】
チップ裏面側に設けられた空洞５８は、貫通開口１４１を介して、リードフレーム１の貫通開口２と結合されている。チップ構造体およびリードフレーム１の一部がモールディングケース２０によるモールディングによって封止されている。モールドケース２０は貫通開口２の領域で貫通開口２１を備えているので、外圧Ｐが下方からダイヤフラム領域５５に接触できる。モールドケース２０に設けられた貫通開口２１は、モールディングに際してポンチまたはプランジャによって実現することができる。
【００３８】
この場合キャップ１０は、構造化されておらず、かつダイヤフラムとキャップ下面との間で中空室６５を形成しており、このことはシール−ガラス層１１によって簡単に実現可能である。中空室６５によって、ダイヤフラム５５は圧力負荷時に上向きにキャップ１０に向かって変位することができる。キャップ１０を取り付ける際に、中空室６５に基準圧力もしくは基準真空が形成される。
【００３９】
図２には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第２実施例を横断面図で示した。
【００４０】
図２に示した実施例では、キャップ１０ａはダイヤフラム５５の領域で切欠１１０を備えており、切欠１１０によって、中空室６５ａの基準容量を拡大することができる。比較的大きな基準容量は、基準圧力の長期安定性にとって有利である。またボンディングパッド５３に対する距離を拡大するために、キャップ１０ａの外面を構造化することもできる（図示せず）。
【００４１】
図２の半導体チップ構造の、図１の半導体チップ構造に対する別の相違点によれば、センサチップ５がはんだ層７０を介して直接的にリードフレーム１にろう接されている。チップ表面はキャップ１０によって強化され、温度変化に際してリードフレーム１に対する結合部に生じる機械負荷が低減される。ガラス基台の省略によって、比較的小さな容量を有するモールドケース２０ａが実現される。
【００４２】
図３には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第３実施例を横断面図で示した。
【００４３】
図３に示した第３実施例では、キャップ１０ｂが貫通開口１５を備えており、つまりキャップ１０ｂはリング形状を有している。この実施例では、基準圧力は空洞５８内に形成されている。なぜならばセンサチップ５の裏面が中実なガラス基台１４０で閉鎖されており、またガラス基台１４０がはんだ層７０を介してリードフレーム１と結合されているからである。ここではモールドケース２０ｂの、上位に位置する貫通開口２１は、別の実施例と同様に適当なプランジャによって実現することができる。
【００４４】
図４には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第４実施例を横断面図で示した。
【００４５】
図４に示した実施例では、図１の第１実施例とは異なって、モールドケース２０ｃがプランジャによって製造プロセスにおいて中断（凹所を形成すること）されるのではなく、圧力接続管片９０が、貫通開口２においてモールディングするまえにはんだ層７２によってリードフレーム１と結合される。
【００４６】
図５には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第５実施例を横断面図で示した。
【００４７】
図５に示した実施例では、圧力接続管片９２は、はんだ層７２を介して、モールディングを行うまえに、貫通開口１５を備えたキャップの上面に取り付けられる。その他の点は、図３に示した第３実施例に相当する。
【００４８】
図６には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第６実施例を横断面図で示した。
【００４９】
図６に示した第６実施例は、差圧センサまたは基準圧力センサを表しており、ここでは圧力Ｐ１，Ｐ２の圧力接続は上下から行われる。別の言い方をすると、この実施例は、第１実施例と第３実施例との組み合わせである。同様に第４実施例の圧力接続管片９０と第５実施例の圧力接続管片９２との組み合わせも実現可能である。
【００５０】
図７には、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第７実施例を、ａにおいては横断面図で、またｂにおいてはは平面図で示した。
【００５１】
図７のａに関して、第７実施例では、閉鎖されたキャップ１０ｆの上面は、接着層またははんだ層７０を介して、リードフレーム１の凹部に取り付けられている。選択的にこの実施例では、ガラス板をセンサチップ５の下面に取り付けることもできる。
【００５２】
図７ｂに示した平面図は、図７ａの実施例を上側からみた図であり、ここでは相並んで位置するたとえば３つのボンディングパッド５３ａ，５３ｂ，５３ｃを看取することができ、これらのボンディングパッド５３ａ，５３ｂ，５３ｃは、ボンディングワイヤ６０ａ，６０ｂ，６０ｃを介してリードフレーム１と結合されている。
【００５３】
図８のａ〜ｇには、本発明の半導体チップをパッケージングする方法の第８実施例の方法ステップを横断面図で示した。
【００５４】
図８に示した製造法では、半導体チップ５をリードフレーム１に取り付けて、モールドケース２０，２０ａ〜２０ｆを設けるまえに、半導体チップ５と、ダイヤフラム領域５５上に設けられるキャップ１０，１０ａ〜１０ｇと、ダイヤフラム領域５５の周囲において半導体チップ裏面に取り付けられるガラス基台１４０とを備えた構成群ＢＧが形成される。
【００５５】
図８のａ、ｂおよびｄに示したように、このために先ず空洞５８と図示していない選択的な回路とを備えた連結状態の複数の半導体チップ５を有する第１のウェハとしてのセンサウェハＳＷが準備される。さらに連結状態の、適当な数のキャップ１０，１０ａ〜１０ｇを備えた第２のウェハとしてのキャップウェハＫＷが準備される。さらにまた連結状態の、適当な数のガラス基台１４０を備えた第３のウェハとしてのガラス基台ウェハＧＳＷが準備される。ガラス基台ウェハＧＳＷおよびキャップウェハＫＷの裏面には、選択的な金属化層Ｍが設けられている。
【００５６】
図８のｃもしくはｅに示したプロセスステップでは、センサウェハＳＷ、キャップウェハＫＷおよびガラス基台ウェハＧＳＷは互いに結合され、これによって連結状態の複数の構成群ＢＧを形成することができる。
【００５７】
キャップウェハＫＷに凹部Ｖ，Ｖ´が設けられており、凹部Ｖはダイヤフラム領域５５の上方に位置するようになっており、その位置で凹部Ｖは中空室６５ｄを形成し、また凹部Ｖ´は、センサチップ５の、側方でキャップ１０，１０ａ〜１０ｇを越えて突出する側縁領域５９の上方に位置するようになっており、各側縁領域５９はボンディング領域５３を備えており、その位置で凹部Ｖ´は中空室Ｈを形成する。
【００５８】
図８のｆに示したように、中空室Ｈの有する機能によって、切削に際して先ず第１の切削ステップを行うことができ、第１の切削ステップでは、キャップウェハＫＷが中空室Ｈの上方で、ボンディング領域５３を露出するために切削される。第２の切削ステップでは、センサウェハＳＷおよびガラス基台ウェハＧＳＷが、構成群を個別化するために、中空室Ｈの下方で切削される。ここでは第１の切削ステップの切削ステップ幅が、第２の切削ステップの切削ステップ幅よりも大きくなっていることが重要である。この場合センサチップ５とキャップ１０との間の間隔は、切削ステップ−深さトレランスを考慮して、第１の切削ステップにおけるチップ破損が回避されるような大きさに選択されるように注意するだけでよい。図８のｇに示したように、第２の切削ステップのあとで、個別化された構成群ＢＧが得られる。
【００５９】
本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造について説明したが、本発明は、これらの実施例に制限されるものではなく、別の形式でも実施可能である。
【００６０】
選択的にセンサチップ５の下面にかかる機械負荷を低減するために、シリコンは下面に多孔質状にエッチングすることができる。センサチップ５に作用する機械負荷をさらに低減するために、リードフレーム１は、適当に構造化するか、またはコンビ−リードフレームとして形成することもできる。
【００６１】
表面マイクロマシニング型のセンサを使用するのが所望される場合、図示していない別の実施例が形成される。このようなセンサでは、中空室が前面に、たとえば多孔質シリコンによって形成され、多孔質シリコンは、エピタキシー層の手前でダイヤフラム領域に形成され、かつエピタキシーに際して、中空室が形成されるように変位される。そのようなセンサでは、ガラス基台１４０は省略することができる。なぜならば基準容量がチップ自体に存在するからである。
【００６２】
圧力接続管片９０，９２は、接着またはろう接によってリードフレーム１に取り付けることができる。選択的に圧力接続管片は、モールディングの際の射出成形によって、つまり上方または下方からの射出によって形成することもできる。圧力接続管片の周りに、モールディングに際してシールリング（Ｏリング）のための溝を形成することもできる。
【００６３】
このような上述の実施例では、単にピエゾ抵抗式のセンサ構造を考慮したに過ぎない。本発明は、ダイヤフラムの用いられる容量式またはその他の形式のセンサ構造にも適している。
【図面の簡単な説明】
【００６４】
【図１】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第１実施例を示す横断面図である。
【００６５】
【図２】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第２実施例を示す横断面図である。
【００６６】
【図３】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第３実施例を示す横断面図である。
【００６７】
【図４】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第４実施例を示す横断面図である。
【００６８】
【図５】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第５実施例を示す横断面図である。
【００６９】
【図６】本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第６実施例を示す横断面図である。
【００７０】
【図７】ａは、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第７実施例を示す横断面図であり、ｂは、本発明の半導体チップをパッケージングする方法および適当な半導体チップ構造の第７実施例を示す平面図である。
【００７１】
【図８】ａ〜ｇは、本発明の半導体チップをパッケージングする方法の第８実施例の連続的な方法ステップを示す横断面図である。
【００７２】
【図９】半導体チップをパッケージングする方法および適当な半導体チップ構造の１実施例を示す横断面図である。
【符号の説明】
【００７３】
１  リードフレーム、  １００  ＴＯ８基台、  ５  センサチップ、  １０，１０ａ〜１０ｇ  キャップ、  ２０，２０ａ〜２０ｆ  モールドケース、  １１  シールガラス層、  ５１  ピエゾ抵抗器、  ５２  集積回路、  ５３，５３ａ〜５３ｃ  ボンディングパッド、  ６０，６０ａ〜６０ｃ  ボンディングワイヤ、  ５５  ダイヤフラム領域、  ６５，６５ａ〜６５ｄ  中空室、  Ｐ，Ｐ１，Ｐ２  圧力、  ７０，７２  はんだ層、  １２０  接続装置、  １３０  接続装置、  １３１  絶縁層、  １４０  ガラス基台、  ５８  空洞領域、  ２１，２１ａ，２１ｂ  貫通開口、  ＫＷ  キャップウェハ、  ＳＷ  センサウェハ、  ＧＳＷ  ガラス基台ウェハ、  Ｍ  金属化層、  Ｖ，Ｖ´  凹部、  Ｈ  中空室、  ９０，９２  接続管片、  ２，１５  貫通開口、  ５９  側縁領域、  ＢＧ  構成群、  １０１  貫通開口、  １１０  切欠
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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