(57)【要約】【課題】立ち上がり及び立ち下がりエッジ・レート、周期並びにエッジ個所を波形テーブルへの再ロード無しに独立に変化させる【解決手段】位相増加量を累積して位相アキュムレータ値を生成するアキュムレータ１４と、パルス波形のデジタル形式を収納する波形ルックアップ・テーブル１８を有し、位相アキュムレータ値に応じてＬＵＴ１８からパルス出力信号を生成する。ＬＵＴ１８は、波形を圧縮形式で保有し、変化部分は複数値を供給し、一定部分は１ポイントだけにする。エッジ個所を変化させずパルス出力信号の周期を変化させるため、法の値をプログラム制御可能にする。アドレス・マッパー１６がアキュムレータ１４とＬＵＴ１８のアドレス・ラインの間に配置され、位相アキュムレータ値の立ち上がり及び立ち下がりエッジ個所をＬＵＴ１８の複数の主要領域にマッピングする一方、ハイ及びロー論理レベルについてはＬＵＴの小領域にマッピングする。【選択図】図３
2005184832.tif 000002
【特許請求の範囲】
【請求項１】
アキュムレータ及び波形ルックアップ・テーブルを有するＤＤＳパルス発生装置であって、
パルス出力信号のエッジの個所を変更することなく、プログラム制御可能な法の値を用いてパルス出力信号の周期を変更する変更手段と、
上記パルス出力信号の立ち上がり及び立ち下がりエッジを定めるアキュムレータ値の特定の範囲を上記波形ルックアップ・テーブルの一部分にマッピングするマッピング手段とを具えるＤＤＳパルス発生装置。
【請求項２】
上記マッピング手段が、
上記パルス出力信号の上記立ち上がり及び立ち下がりエッジを定めて初期アドレス値を供給するために上記立ち上がり及び立ち下がりエッジを上記波形ルックアップ・テーブルの一部分にマッピングする手段と、
上記初期アドレス値を拡大し、立ち上がり及び立ち下がりエッジ・レートを定める出力アドレス値を供給する手段と、
上記出力アドレス値を上記波形ルックアップ・テーブルのアドレス範囲内に制限するクリッピング手段とを有する請求項１記載のＤＤＳパルス発生回路。
【請求項３】
複数の位相アキュムレータと対応する複数の波形ルックアップ・テーブルを有するＤＤＳパルス発生装置であって、各位相アキュムレータが
パルス出力信号のエッジ個所を変更することなく、プログラム制御可能な法の値を用いて上記パルス出力信号の周期を変更する変更手段と、
上記パルス出力信号の立ち上がり及び立ち下がりエッジを定めるアキュムレータ値の特定範囲を対応する上記波形ルックアップ・テーブルにマッピングする手段と、
ある位相アキュムレータとその次のものとの間にオフセットを設ける手段と、
上記複数の位相アキュムレータからの複数の位相アキュムレータ値を組み合わせて、上記複数の位相アキュムレータの各サイクルについて、出力信号として１つの位相アキュムレータ値を生成することを特徴とするＤＤＳパルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス又はファンクション発生装置に関し、特にパルス・エッジの立ち上がり及び立ち下がり時間に加えて、周期及びパルス幅の独立制御を容易にしたダイレクト・デジタル・シンセシス（ＤＤＳ）パルス発生装置に関する。
【背景技術】
【０００２】
図１は、従来のダイレクト・デジタル・シンセシス（ＤＤＳ）装置の典型的なブロック図である。これによると、パルスの周期を変更すると、立ち上がり及び立ち下がり時間に加えてエッジ個所も変更される。このとき、周期だけ又はエッジ個所だけ変更できることが望ましい。従来のＤＤＳ回路では、周波数は１つの値をアキュムレータに繰り返し加算することで設定され、これによって位相が増加するので、位相アキュムレータとも呼ばれる。アキュムレータ中の値は、位相角度と考えることができる。アキュムレータは、余りの算数（modulo arithmetic）を利用して構成されるので、３６０度より大きい位相は、自動的に３６０度が差し引かれることになる。アキュムレータは、典型的には固定長のバイナリ・カウンタとして実現されるので、加算処理をすると任意の２の累乗以上は自動的に余りとなる。アキュムレータは、一般に後続のデジタル・アナログ変換回路（ＤＡＣ)よりもビット数が多いので、アキュムレータの最上位ビットは、ルックアップ・テーブル（ＬＵＴ）をアドレスするのに使用される。ルックアップ・テーブルには、所望の波形が納められている。パルスを生成する際には、図２に示すような生成したいパルスのデジタル・データをルックアップ・テーブルにロードする。ルックアップ・テーブルの出力は、ＤＡＣに送られる。最後に、ＤＡＣの出力は、フィルタでエイリアスが除去され、所望の出力レベルに増幅される。次の表１は、正弦波を生成する際における従来のＤＤＳの動作を説明するものである。このときの法（modulo）は、２8＝２５６、位相増加量は２５である。
【０００３】
【表１】
2005184832.tif 000003
【０００４】
ＤＤＳは様々に応用されており、例えば、米国特許第５５３９３４６号は、ＤＤＳを用いた周波数シンセサイザを開示している。
【特許文献１】米国特許第５５３９３４６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
パルス信号の周波数は、位相増加量、法の値及びサンプル・レートの関数である。つまり、周波数＝１／周期であり、周期＝サンプル・レート×法／位相増加量である。古典的なＤＤＳ回路では、法の値及びサンプル・レートは、通常固定であり、周波数は位相増加量の値を変更することで変更される。位相増加量を変更する欠点は、これによって、エッジ個所、エッジの立ち上がり及び立ち下がり時間も変化してしまうことである。周期だけを変更するためには、位相増加量を変更するたびにルックアップ・テーブルにデータを再ロードする必要がある。ルックアップ・テーブルの再ロード動作は遅いので、信号発生動作を止めることが必要となることがある。そこで、発生するパルスの周期及びパルス幅、パルス・エッジの立ち上がり及び立ち下がり時間を容易に独立制御できるパルス又はファンクション発生装置が望まれている。
【課題を解決するための手段】
【０００６】
本発明によるＤＤＳパルス発生装置では、立ち上がり及び立ち下がりエッジ・レート、周期並びにエッジ個所を波形テーブルへの再ロード無しに独立に変化させることができる。ＤＤＳパルス発生装置は、位相増加量を累積して位相アキュムレータ値を生成するアキュムレータと、パルス波形のデジタル形式を収納する波形ルックアップ・テーブルとを有し、位相アキュムレータ値に応じてルックアップ・テーブルからパルス出力信号を生成する。ルックアップ・テーブルは、波形を圧縮形式で保有し、変化する部分についてだけ複数の値を供給する一方、一定部分については１ポイントだけのようにできるだけ少数にする。エッジ個所を変化させることなくパルス出力信号の周期を変化させるため、法の値にプログラム制御可能なものを使用する。アドレス・マッパー（mapper：マッピング回路）がアキュムレータとルックアップ・テーブルのアドレス・ラインの間に配置され、位相アキュムレータ値の立ち上がり及び立ち下がりエッジ個所をルックアップ・テーブルの複数の主要（large：大きな）領域にマッピングする一方、ハイ及びロー論理レベルについてはルックアップ・テーブルの小領域にマッピングする。得られるパルス出力信号は、その立ち上がり及び立ち下がりエッジ・レートに加えて、周期及びパルス幅を独立して容易に制御可能である。ルックアップ・テーブルをより適切に使用することで、リピート率の低い非常に狭いパルスや立ち上がり及び立ち下がり時間が周期と大きくことなるパルスでも発生させることが可能になる。
【０００７】
本発明の目的、効果、新規性は、以下の詳細な記載、特許請求の範囲の記載及び図面を読むことで明らかとなろう。
【発明を実施するための最良の形態】
【０００８】
図３は、本発明によるＤＤＳパルス発生装置の一例のブロック図である。本発明では、パルスの周期を変更するとき、位相増加量レジスタ１２における位相増加量は一定のままであるが、アキュムレータ１４に入力される法（modulo）の値は変更される。これによって、エッジ個所又はエッジ立ち上がり／立ち下がり時間を変更することなく、周期を変更できる。アドレス・マッパー（マッピング回路）１６は、位相アキュムレータ（累積）値（Φ）の特定の複数の範囲を、複数のルックアップ・テーブル中又は１つのルックアップ・テーブル１８の複数の異なる領域中にマッピングする際に使用される。このため、エッジ立ち上がり及び立ち下がり時間に比較して周期が非常に長い場合でも、立ち上がり及び立ち下がりエッジは、１つ又は複数のルックアップ・テーブル中に詳細に描かれる。ルックアップ・テーブル１８は、例えば、ランダム・アクセス・メモリ（ＲＡＭ）を用いて実現される。
【０００９】
図１に示す位相アキュムレータは、バイナリ・カウンタとして実現される。このとき、そのビット数は、生成する信号の周波数の解像度を充分に高くするため、例えば４０などと大きなものにする。データ点を高速に生成するためには、演算処理を高速に完了することが望ましい。データ点の生成速度は最高周波数成分を定めるが、この最高周波数成分は高い信頼性で生成でき、周波数が高いことが望ましい。よって、デジタル・ロジック回路は効率的である必要がある。従来のＤＤＳ回路は大変効率が良いが、２の累乗以外の値について法の演算（modulo arithmetic）をするには、追加回路が必要となる。典型的な追加回路では、位相アキュムレータが法の値を超えたときを検出する比較器を含んでいる。比較器の出力は、位相アキュムレータ値から法の値を除く引き算回路を制御する。
【００１０】
図５は、本発明によるＤＤＳパルス発生装置に適したアキュムレータ１４のブロック図である。上述の法の回路は、０と法の値より小さい値の間の数値を生成する。しかし、図５に示すように、より効率を高めるため、数値はマイナスの法の値のからマイナス１まで生成され、比較はバイナリ演算で行われる。位相アキュムレータ・レジスタ２０からの出力がプラスになると、マルチプレクサ２２は予め計算した量である“位相増加量−法”を選択し、加算器２４に入力するので、その位相増加量はサイクル毎に加算され、アキュムレータ出力がプラスになる度に法の値が引き算される。引き算動作は、値を調整する回路２８が位相アキュムレータ回路部２６の後に続いている限り、１サイクル遅れることがあるので、値は所望範囲内に落ち着くことになる。このように回路２８は、必要に応じて法の値の倍数を第２の加算器３０で足したり、引いたりして、位相アキュムレータ値が所望範囲内にあるようにする。図示するように出力マルチプレクサ３２は、位相アキュムレータ値がマイナスのときには加算器３０からの出力を通過させ、位相アキュムレータ値がプラスのときには位相アキュムレータ値自身を通過させる。引き算動作が１サイクルだけ遅れたときには、引き算は位相増加量の加算と一緒に行っても良い。これを行うときには、回路は加算器を１つだけにして、これで位相増加量又は位相増加量から法の値を引いた値のどちらかを加算するようにしても良い。この場合、位相増加量から法の値を引いた値は、別の回路で計算される。これらの回路変更によって、位相アキュムレータ回路１４は、任意の法の値を利用できつつ、演算によるオーバーフローで２の累乗である法の値を生成する単純な位相アキュムレータとほぼ同じくらい高速に動作できる。
【００１１】
もし位相アキュムレータ回路１４の最上位ビットが、ルックアップ・テーブルのアドレス・ラインに直接接続されていると、法の値が異なればルックアップ・テーブル１８も異なる量が使用される。もし法の値に非常に小さな値が選択されたら、ルックアップ・テーブル１８の非常に小さな量だけが使用される。また、一方のエッジの個所を動かすために、ルックアップ・テーブル１８の変更が必要になることがある。この結果として、ルックアップ・テーブル１８の変更中は、信号発生プロセスが止まり、信号発生装置はエッジ個所を変更しながら連続的にパルスを生成することはできない。更に波形ルックアップ・テーブル１８への従来のアドレス方法は、パルス生成には非効率である。例えば、狭いパルスを生成するときには、パルスの立ち上がり及び立ち下がりエッジを描くのに、図２に示すように、ルックアップ・テーブル１８のほんの少しの部分しか使用しない。ルックアップ・テーブル１８の大部分の領域は、ロー・レベル又はハイ・レベルを表現するために使用されてしまう。ルックアップ・テーブル１８のサイズは限られているので、立ち上がり及び立ち下がり時間に比較してあまりに大きな周期のパルスを生成するのは良いやり方ではない。ほとんど全てのポイントがハイ又はローの論理レベルを描くのに使用されて、立ち上がり及び立ち下がりエッジを描くのには、十分とは言えないポイント数が割り当てられることになるからである。図４は、本発明によるＤＤＳパルス発生装置のためのルックアップ・テーブルの内容をグラフ化した図である。上述のことから、本発明では、図４に示すように、図２のルックアップ・テーブルを圧縮し、立ち上がりエッジ・データを第１領域Ａに納めてハイの値には１個のポイントを使用し、また、立ち下がりエッジ・データを第２領域Ｂに納めてローの値には１個のポイントを使用する。
【００１２】
アキュムレータ１４とルックアップ・テーブル１８へのアドレス・メモリ・ラインとの間にあるアドレス・マッパー１６は、ルックアップ・テーブルの主要（large：大きな）領域Ａ及びＢにアキュムレータ値の立ち上がり及び立ち下がりエッジ個所をマッピングする機能を果たす。同時に、ハイ及びロー論理レベルに対応するアキュムレータ値を、図４に示すような１ポイントのように、ルックアップ・テーブル１８の小さな領域にマッピングする機能も果たす。図６は、本発明によるＤＤＳパルス発生装置に適したアドレス・マッパーのブロック図である。アドレス・マッパー１６は、エッジ・マッパー・モジュール３４、拡大モジュール３６及びクリッパー・モジュール３８を有する。アドレス・マッパー１６は、ルックアップ・テーブル１８の主要領域Ａ及びＢにマッピングされる複数の位相アキュムレータ値を詳細に定める。アキュムレータがこれら”アクティブ”領域の値を含むときには、アドレス・マッパー１６の一部は、ルックアップ・テーブルのある領域に値をマッピングする。図４に示すように、少なくとも２つのアクティブ領域があって、１つは立ち上がりエッジ用であり、もう１つは立ち下がりエッジ用である。アクティブ領域外のアキュムレータ値は、ルックアップ・テーブルのもっと小さな領域（多くは１ポイント分だけ）にマッピングされる。立ち上がりエッジの個所は、立ち上がりエッジ用のアキュムレータ値を定めるレジスタ中の値を変更することによって変化する。
【００１３】
図７は、図６に示すアドレス・マッパーでの使用に適したエッジ・マッパーの一例のブロック図である。エッジ・マッパー・モジュール３４は、１対のレジスタ４０及び４２を有し、これらはルックアップ・テーブル１８中の領域Ａ及びＢそれぞれのスタート値を保持している。アキュムレータ１４からの位相アキュムレータ値φは、比較器４４及び４６において領域Ａ及びＢのスタート値とそれぞれ比較される。Ａ比較器４４の出力は、マルチプレクサ４８に入力され、これには０（ゼロ）値もまた入力される。位相アキュムレータ値φがＡスタート値を超えるまでは、マルチプレクサ４８はゼロ値を出力マルチプレクサ５０に出力し、これに続いて位相アキュムレータ値とＡスタート値の間の差分値を出力マルチプレクサに出力する。この時点で、出力マルチプレクサ５０のＡ入力端子は、ルックアップ・テーブル１８のＡ領域のアドレス値を供給するよう選択される。
【００１４】
更に、位相アキュムレータ値φがＢスタート値を超えるまで、出力マルチプレクサ５０は最初のマルチプレクサ４８の出力、つまり、立ち上がりエッジを出力する。位相アキュムレータ値φがＢスタート値を超えると、Ｂ比較器からの出力が出力マルチプレクサ５０によって出力されるようになる。Ｂ比較器４６は、立ち上がりエッジ又は立ち下がりエッジのどちらが選択されているか示すＭＳＢ  ＡＤＤＲ信号を供給する。その例は後述する。
【００１５】
なお、エッジ・マッパー・モジュール３４は、２つ以上のエッジ用に設計しても良い。また、エッジ立ち上がり／立ち下がり速度を独立に制御できるように、エッジ毎に異なる拡大モジュールを用いても良い。
【００１６】
図８及び図９は、図６に示すアドレス・マッパーでの使用に適した拡大モジュールの例を示すブロック図である。掛算器５２を拡大モジュール３６として使用すると、スケール係数を変更することによってエッジ立ち上がり／立ち下がり時間は変化する。これに代わるものとしては、掛算器５２の代わりにシフター（シフト・レジスタ）５４を用いるものがある。シフター５４は、２の累乗しか掛けられない制限がある掛算器５２と等価である。もしシフター５４を使用すると、ルックアップ・テーブル１８の内容を変更でき、結果は掛算器５２を用いたのと等価になる。
【００１７】
図１０は、図６に示すアドレス・マッパーでの使用に適したクリッパー・モジュールの一例のブロック図である。拡大モジュール３６の出力は、比較器５６及びクリッパー・モジュール３８にある最後のマルチプレクサ５８に入力される。比較器５６は、ルックアップ・テーブル１８のサイズについての入力も受ける。そして、クリッパー・モジュール３８は、アドレス・マッパーの出力するアドレスが、ルックアップ・テーブル１８のアドレス範囲内に確実に収まるようにする。もし拡大モジュール３６からのアドレスが、ルックアップ・テーブルのサイズより大きいか等しい場合には、マルチプレクサ５８は、ルックアップ・テーブル１８の最大アドレスである「table_size−１」と等しいアドレスを選択する。
【００１８】
次の表２は、本発明によるＤＤＳパルス発生装置の動作をシミュレートしたものである。第１列は、サンプル番号である。もしサンプル・レートが１ｎｓなら、この列もまたナノ秒単位の時間を示す。このシミュレーションでは、位相増加量は１０であり、アキュムレータ値（Acc）はステップ毎に１０ずつ進む。初期周期は１５サンプルであり、法の値を１５０とする。シミュレーションは、サンプル０の位相アキュムレータがゼロから開始する。
【００１９】
【表２】
2005184832.tif 000004
【００２０】
サンプル１では、アキュムレータは１０だけ位相が増加する。アキュムレータの出力はプラス（ゼロ）なので、法の値も引き算される。位相アキュムレータ・レジスタ２０の出力は、“Acc”の列に示す。マイナスの数値をプラスにするマルチプレクサ３２の出力は、、“Fix”の列に示す。エッジ・マッパーのマルチプレクサ５０の出力及びＭＳＢ  ＡＤＤＲ信号は、“-Map-“の列に示す。表に示すように、ＭＳＢ  ＡＤＤＲ信号は、立ち上がりエッジの間はゼロであり、立ち下がりエッジの間は１である。拡大モジュールの掛算器５２の出力は、“Mag”の列に示す。クリッパーのマルチプレクサ５８の出力は、“Clip”の列に示す。最後に、ルックアップ・テーブル１８の出力は、“DAC”の列に示す。得られる波形は、立ち上がり及び立ち下がりエッジのそれぞれにつき、３ポイントを有し、立ち上がりエッジの個所（A_Start）がゼロに設定され、立ち下がりエッジの個所（B_Start）が５０、つまり５サンプルに設定されている。
【００２１】
次の表３では、周期が１０サンプルに変更され、法の値が１００に変更されている。エッジ立ち上がり及び立ち下がり時間には変更がない。
【００２２】
【表３】
2005184832.tif 000005
【００２３】
上記表３から明らかなように、法を変更すると、エッジ立ち上がり及び立ち下がり時間は変化せず、パルス波形の周期は変化するという結果になる。
【００２４】
次の表４に示す最後の例では、エッジ立ち上がり及び立ち下がり時間が５サンプルに変更され、拡大モジュールのスケール係数を調整することで、のこぎり歯波形を生成する。周期及びデューティ・サイクルには変更がない。
【００２５】
【表４】
2005184832.tif 000006
【００２６】
図１１は、本発明による並列ＤＤＳ回路を用いたＤＤＳパルス発生装置の一例のブロック図である。図１１に示すようなマルチＤＤＳ回路は、ＤＡＣに送るデジタル・データのサンプル・レートを高めるため、並列に動作させても良い。マルチＤＤＳ回路を並列に動作させると、各回路は同じ波形を生成するようにプログラムされる。しかし、これら回路の動作開始時には、各回路の位相又は遅延時間が、最初にわずかに異なって設定される。各データ値間がある同じ１段階の位相シフトとなるようデータを生成するため、第１ＤＤＳ回路は初期位相シフトがゼロから始まる。次のＤＤＳ回路は、１段階の初期位相シフトであり、それが同様に続いて、ｎ番目のＤＤＳ回路では（ｎ−１）段階の初期位相で開始するというようにする。動作の最初のサイクルでは、ｎ個のデータ値は並列に生成される。全ての位相増加量はｎ段階に設定されるので、次のサイクルでは、ｎ個のデータ値は、ｎから（２n−１）まで１段階ずつ増加して生成される。ＤＤＳ回路の出力が入力される出力マルチプレクサ６０は、これらの値をＤＡＣに供給する。ＤＡＣは、ルックアップ・テーブル１８のアクセス時間に比較して非常に高速に動作できる。
【００２７】
出力信号の周波数の変更は、並列動作する複数のＤＤＳ回路があると、より難しくなる。ＤＤＳ回路が１個の場合では、位相増加量を変更することで出力信号の周波数を変更する。ＤＤＳ回路が複数ある場合も同じことが当てはまる。しかし、ＤＤＳ回路が複数ある場合、各回路間の位相シフトを適切に設定する必要がある。ｎ個のＤＤＳ回路では、回路間の位相シフト（オフセット量）は、位相増加量のｎ分の１である。複数のＤＤＳ回路を用いる場合、位相アキュムレータ値を計算する方法は複数ある。１つの方法は、適切な信号出力周波数を生成する位相増加量を用いて、第１ＤＤＳ回路に位相アキュムレータ値を計算させるものである。他の位相アキュムレータ値は、第１位相アキュムレータ値を考慮し、次の位相増加量の分数を第１位相アキュムレータ値に加算することで計算される。ｎ個のＤＤＳ回路を使うときに使用する分数は、１／n、２／n、・・・（ｎ−１）／ｎである。別の方法としては、ｎ個の位相アキュムレータを用いるものがある。各位相アキュムレータは、現在の位相増加量の一部と次の位相増加量の一部とで位相が増加する。ｍ番目の位相アキュムレータの位相増加量は、（（ｎ−ｍ）／ｎ）＊現在の位相増加量＋（ｍ／ｎ）＊次の位相増加量である。この方法を使うときは、演算を十分な精度で行うようにして、丸め誤差（四捨五入による誤差など）や切り捨て誤差が累積しないようにすることが重要である。ｎ＝８の場合では、２進数で小数点以下３桁あれば十分な演算精度が得られる。
【産業上の利用可能性】
【００２８】
以上のように、本発明によるＤＤＳパルス発生装置は、プログラム制御可能な法の値を用いて、エッジの個所を変更することなくパルス信号の周期を調整する。そして、アドレス・マッパーは、位相アキュムレータ値の特定の範囲を複数のルックアップ・テーブル又は１個のルックアップ・テーブルの複数の異なる領域にマッピングし、エッジ立ち上がり及び立ち下がり時間に比較して周期が非常に長い場合であっても、立ち上がり及び立ち下がりエッジを細部まで明確にできる。
【図面の簡単な説明】
【００２９】
【図１】従来のダイレクト・デジタル・シンセシス（ＤＤＳ）装置の一例のブロック図である。
【図２】図１に示すＤＤＳ装置を用いて生成するパルスに対応するルックアップ・テーブルの内容をグラフ化した図である。
【図３】本発明によるＤＤＳパルス発生装置のブロック図である。
【図４】本発明によるＤＤＳパルス発生装置のためのルックアップ・テーブルの内容をグラフ化した図である。
【図５】本発明によるＤＤＳパルス発生装置に適したアキュムレータのブロック図である。
【図６】本発明によるＤＤＳパルス発生装置に適したアドレス・マッパーのブロック図である。
【図７】図６に示すアドレス・マッパーでの使用に適したエッジ・マッパーの一例のブロック図である。
【図８】図６に示すアドレス・マッパーでの使用に適した拡大モジュールの一例のブロック図である。
【図９】図６に示すアドレス・マッパーでの使用に適した拡大モジュールの他の例のブロック図である。
【図１０】図６に示すアドレス・マッパーでの使用に適したクリッパーの一例のブロック図である。
【図１１】本発明による並列ＤＤＳ回路を用いたＤＤＳパルス発生装置の一例のブロック図である。
【符号の説明】
【００３０】
１２      位相増加量レジスタ
１４      位相アキュムレータ回路
１６      アドレス・マッパー
１８      ルックアップ・テーブル
２０      位相アキュムレータ・レジスタ
２２      マルチプレクサ
２４      加算器
２６      位相アキュムレータ回路部
３０      加算器
３２      マルチプレクサ
３２      出力マルチプレクサ
３４      エッジ・マッパー・モジュール
３６      拡大モジュール
３８      クリッパー・モジュール
４０      レジスタ
４２      レジスタ
４４      Ａ比較器
４６      Ｂ比較器
４８      マルチプレクサ
５０      出力マルチプレクサ
５２      掛算器
５４      シフター
５６      比較器
５８      マルチプレクサ
６０      出力マルチプレクサ
φ        位相アキュムレータ値
【図１】
2005184832.tif 000007
【図２】
2005184832.tif 000008
【図３】
2005184832.tif 000009
【図４】
2005184832.tif 000010
【図５】
2005184832.tif 000011
【図６】
2005184832.tif 000012
【図７】
2005184832.tif 000013
【図８】
2005184832.tif 000014
【図９】
2005184832.tif 000015
【図１０】
2005184832.tif 000016
【図１１】
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