(57)【要約】【課題】ＳｉＰ形態の半導体装置において装置の小型化が可能で製造コストの低減が可能である半導体装置とその製造方法を提供する。【解決手段】能動素子ＡＥが形成された半導体基板１０上に絶縁膜（１１、１３、１７）が形成され、この中に半導体基板に接続するよう配線層が形成され、半導体基板に対して絶縁膜の一部を介して電気抵抗素子Ｒなどの受動素子（Ｒ，Ｃ，Ｌ）が形成されており、受動素子を構成する導電層１５と配線層とが同一の層を含み、能動素子形成領域と受動素子形成領域が重なりを有する構成とする。または、基板上に絶縁膜が形成され、この中に配線層が形成され、基板に対して絶縁膜の一部を介して受動素子が形成され、配線層に接続するように絶縁層中に能動素子が形成された半導体チップが埋め込まれており、受動素子を構成する導電層と配線層とが同一の層を含んでいる構成とする。【選択図】図１
2005123378.tif 000002
【特許請求の範囲】
【請求項１】
能動素子が形成された半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記半導体基板に接続するように前記絶縁膜中に埋め込まれて形成された配線層と、
前記半導体基板に対して前記絶縁膜の一部を介して形成され、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子と
を有し、
前記受動素子を構成する導電層と前記配線層とが同一の層を含み、
前記半導体基板における前記能動素子の形成領域と前記受動素子の形成領域が重なりを有する
半導体装置。
【請求項２】
前記受動素子が抵抗層を含む
請求項１に記載の半導体装置。
【請求項３】
前記受動素子がさらに誘電体膜を含む
請求項２に記載の半導体装置。
【請求項４】
抵抗温度係数の符号が正の層と負の層を積層して前記抵抗層が構成されている
請求項２に記載の半導体装置。
【請求項５】
前記受動素子が静電容量素子を構成し、
前記静電容量素子の下部電極を構成する導電層が複数に分割して形成されている
請求項３に記載の半導体装置。
【請求項６】
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれて形成された配線層と、
前記基板に対して前記絶縁膜の一部を介して形成された受動素子と、
前記配線層に接続するように前記絶縁層中に埋め込まれた、能動素子が形成された半導体チップと
を有し、
前記受動素子を構成する導電層と前記配線層とが同一の層を含む
半導体装置。
【請求項７】
前記受動素子が抵抗層を含む
請求項６に記載の半導体装置。
【請求項８】
前記受動素子がさらに誘電体膜を含む
請求項７に記載の半導体装置。
【請求項９】
抵抗温度係数の符号が正の層と負の層を積層して前記抵抗層が構成されている
請求項７に記載の半導体装置。
【請求項１０】
前記受動素子が静電容量素子を構成し、
前記静電容量素子の下部電極を構成する導電層が複数に分割して形成されている
請求項８に記載の半導体装置。
【請求項１１】
能動素子が形成された半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、前記半導体基板に接続するように配線層を形成する工程と、
前記半導体基板における前記能動素子の形成領域と重なりを有する形成領域において、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程と
を有する半導体装置の製造方法。
【請求項１２】
前記受動素子を形成する工程が、抵抗層を形成する工程を含む
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記受動素子を形成する工程が、さらに誘電体膜を形成する工程を含む
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記抵抗層を形成する工程において、抵抗温度係数の符号が正の層と負の層を積層して形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記受動素子を形成する工程が、静電容量素子の下部電極となる導電層を複数に分割して形成する工程を含み、静電容量素子を形成する
請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記誘電体膜を形成する工程が、前記誘電体膜を全面に形成する工程と、必要な領域以外の領域の前記誘電体膜を除去する工程とを含む
請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記受動素子を形成する工程が、前記受光素子としてインダクタを形成する工程と含む
請求項１１に記載の半導体装置の製造方法。
【請求項１８】
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に能動素子を有する半導体チップをマウントする工程と、
前記絶縁膜上に前記半導体チップに接続するように配線層を形成する工程と、
前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程と
を有する半導体装置の製造方法。
【請求項１９】
前記受動素子を形成する工程が、抵抗層を形成する工程を含む
請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記受動素子を形成する工程が、さらに誘電体膜を形成する工程を含む
請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記抵抗層を形成する工程において、抵抗温度係数の符号が正の層と負の層を積層して形成する
請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記受動素子を形成する工程が、静電容量素子の下部電極となる導電層を複数に分割して形成する工程を含み、静電容量素子を形成する
請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記誘電体膜を形成する工程が、前記誘電体膜を全面に形成する工程と、必要な領域以外の領域の前記誘電体膜を除去する工程とを含む
請求項２０に記載の半導体装置の製造方法。
【請求項２４】
前記受動素子を形成する工程が、前記受光素子としてインダクタを形成する工程と含む
請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、システムインパッケージ（ＳｉＰ）と呼ばれるパッケージ形態の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
特に、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図２４は上記のＳｉＰ形態の半導体装置の模式断面図である。
エポキシ樹脂などからなる実装基板１００上に、Ｃｕなどからなるプリント配線１０１が形成されており、これに接続するように、受動素子として電気抵抗素子１１０や静電容量素子１１１がマウントされている。さらに、ダイアタッチフィルム１１２などを用いて、能動素子が形成された半導体チップ１１３がマウントされ、ワイヤボンディングやバンプなどを介してプリント配線１０１に接続されている。
【０００５】
しかし、従来の構成のＳｉＰでは、能動素子が形成された半導体チップを組み合わせる受動素子として、各々パッケージ化された電気抵抗素子や静電容量素子などを用いているため、装置の小型化が不十分であり、また、電気抵抗素子や静電容量素子を別の工程で予め製造する必要があり、工程数が多いので製造コストが高くなってしまっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、従来の構成のＳｉＰでは装置の小型化が不十分であり、製造コストが高くなってしまう点である。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、能動素子が形成された半導体基板と、前記半導体基板上に形成された絶縁膜と、前記半導体基板に接続するように前記絶縁膜中に埋め込まれて形成された配線層と、前記半導体基板に対して前記絶縁膜の一部を介して形成され、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子とを有し、前記受動素子を構成する導電層と前記配線層とが同一の層を含み、前記半導体基板における前記能動素子の形成領域と前記受動素子の形成領域が重なりを有する。
【０００８】
上記の本発明の半導体装置は、能動素子が形成された半導体基板上に絶縁膜が形成され、半導体基板に接続するように絶縁膜中に埋め込まれて配線層が形成され、半導体基板に対して絶縁膜の一部を介して、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子が形成されている。
ここで、受動素子を構成する導電層と配線層とが同一の層を含み、また、半導体基板における能動素子の形成領域と受動素子の形成領域が重なりを有する。
【０００９】
また、本発明の半導体装置は、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜中に埋め込まれて形成された配線層と、前記基板に対して前記絶縁膜の一部を介して形成された受動素子と、前記配線層に接続するように前記絶縁層中に埋め込まれた、能動素子が形成された半導体チップとを有し、前記受動素子を構成する導電層と前記配線層とが同一の層を含む。
【００１０】
上記の本発明の半導体装置は、基板上に絶縁膜が形成され、絶縁膜中に埋め込まれて配線層が形成され、基板に対して絶縁膜の一部を介して受動素子が形成され、また、配線層に接続するように絶縁層中に能動素子が形成された半導体チップが埋め込まれている。
ここで、受動素子を構成する導電層と配線層とが同一の層を含んでいる。
【００１１】
また、本発明の半導体装置の製造方法は、能動素子が形成された半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、前記半導体基板に接続するように配線層を形成する工程と、前記半導体基板における前記能動素子の形成領域と重なりを有する形成領域において、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程とを有する。
【００１２】
上記の本発明の半導体装置の製造方法は、能動素子が形成された半導体基板上に絶縁膜を形成する。次に、絶縁膜上に、半導体基板に接続するように配線層を形成し、また、半導体基板における能動素子の形成領域と重なりを有する形成領域において、導電層として配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する。
【００１３】
また、本発明の半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜上に能動素子を有する半導体チップをマウントする工程と、前記絶縁膜上に前記半導体チップに接続するように配線層を形成する工程と、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、基板上に絶縁膜を形成し、絶縁膜上に能動素子を有する半導体チップをマウントする。次に、絶縁膜上に、半導体チップに接続するように配線層を形成し、また、導電層として配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する。
【発明の効果】
【００１５】
本発明の半導体装置は、ＳｉＰにおいて、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００１６】
本発明の半導体装置の製造方法は、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１８】
第１実施形態
図１（ａ）は本実施形態に係る半導体装置の平面図であり、図１（ｂ）は模式断面図である。
例えば、半導体基板１０の能動素子ＡＥの形成領域において、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやバイポーラトランジスタなどの能動素子が形成されており、その表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、電気抵抗素子Ｒや静電容量素子Ｃの形成領域において第１抵抗膜１２が形成されており、それを被覆して全面に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
【００１９】
電気抵抗素子Ｒの形成領域において、第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが電気抵抗素子Ｒ毎に２か所ずつ形成されており、この内壁を被覆して第２抵抗膜１４が形成されている。さらに第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
【００２０】
一方、静電容量素子Ｃの形成領域において、第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが電気抵抗素子Ｒ毎に２か所ずつ形成されており、２か所の内の一方のビアホールＶＨ内壁を被覆して容量絶縁膜となる誘電体膜１６が形成されており、さらにこの上層と他方のビアホールＶＨにおける第１抵抗膜１２の上層に第２抵抗膜１４が形成され、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。このようにして、一方のビアホールＶＨにおいて誘電体膜１６を介して第１抵抗膜１２と第２抵抗膜１４が対向しており、これらのそれぞれに接続して導電層１５が形成され、静電容量素子Ｃが構成されている。
【００２１】
また、インダクタＬの形成領域において、第２絶縁膜１３上に導電層１５がコイル状にパターン加工されて形成され、インダクタＬが構成されている。
上記の電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子を被覆して、さらに全面に絶縁樹脂などからなる第３絶縁膜１７が形成されている。
このように、各受動素子は絶縁膜中に埋め込まれて形成されており、また、基板に対して絶縁膜の一部を介して形成されている。
さらに、上記の電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子を構成する導電層１５は、電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子の形成領域以外の領域において、半導体基板１０に対する再配線層を構成し、上記受動素子と半導体基板１０とを接続する構成である。
【００２２】
上記のように、半導体基板１０に接続するように、不図示の領域において絶縁膜（１１，１３，１７）中に埋め込まれて配線層が形成され、半導体基板１０に対して絶縁膜の一部（１３）を介して、少なくとも電気抵抗素子Ｒあるいは静電容量素子Ｃを含む受動素子が形成されている。
ここで、配線層と受動素子を構成する導電層とが同一の層を含むように構成されており、半導体基板１０における能動素子ＡＥの形成領域と、電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子の形成領域が重なりを有している。
【００２３】
上記の本実施形態の半導体装置は、能動素子を有する半導体基板と受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板と組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
また、上記のようにインダクタを構成する場合に、インダクタをＣｕなどの抵抗率の低い材料で構成するので、大きなＱ値を確保することができる。
【００２４】
第２実施形態
図２は本実施形態に係る半導体装置の模式断面図である。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、ダイアタッチフィルム２０を介してＣＭＯＳトランジスタやバイポーラトランジスタなどの能動素子が形成された半導体チップ２１がマウントされており、一方、電気抵抗素子Ｒの形成領域において第１抵抗膜１２が形成されている。
半導体チップ２１および第１抵抗膜１２を被覆して全面に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
【００２５】
半導体チップ２１のマウントされた領域において、第２絶縁膜１３には半導体チップ２１のパッド電極に達する開口部が開口され、この内壁を被覆して第２抵抗膜１４が形成され、この上層に開口部内を埋め込んで導電層１５が形成されている。
【００２６】
一方、電気抵抗素子Ｒの形成領域において、第１抵抗膜１２に達するビアホールＶＨが第２絶縁膜１３に開口され、この内壁を被覆して第２抵抗膜１４が形成されており、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。
このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
【００２７】
上記の導電層１５を被覆して全面に絶縁樹脂などからなる第３絶縁膜１７が形成されている。
図２においては、受動素子としては電気抵抗素子を示しているが、第１実施形態に係る半導体装置と同様に、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子が形成されていればよい。さらにインダクタが形成されていてもよい。
このように、電気抵抗素子Ｒなどの各受動素子は絶縁膜中に埋め込まれて形成されており、また、基板に対して絶縁膜の一部を介して形成されている。
ここで、上記の電気抵抗素子、静電容量素子およびインダクタなどの受動素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体チップ２１に対する再配線層を構成し、上記受動素子と半導体チップ２１とを接続する構成である。
【００２８】
上記の本実施形態の半導体装置は、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００２９】
第３実施形態
図３は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えば膜厚が２．９６ｎｍのＷ（抵抗率：５．３０×１０-8Ω・ｃｍ、抵抗温度係数（ＴＣＲ）：−２００ｐｐｍ）あるいはＭｏなどの融点が高く比抵抗率の高い金属などからなる第１抵抗膜１２が形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが開口され、この内壁を被覆して、例えば膜厚が４０ｎｍのＮｉＣｒ（抵抗率：１．０７×１０-6Ω・ｃｍ、ＴＣＲ：３００ｐｐｍ）などからなる第２抵抗膜１４が形成されており、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んでＣｕなどの抵抗率の低い金属などからなる導電層１５が形成されている。
ここで、上記の電気抵抗素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
【００３０】
このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
上記のように正のＴＣＲを有する抵抗膜と負のＴＣＲを有する抵抗膜を積層させることで、第１抵抗膜１２と第２抵抗膜１４のＴＣＲが打ち消しあい、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
【００３１】
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００３２】
次に、本実施形態の半導体装置における電気抵抗素子の形成方法について説明する。
まず、図４（ａ）に示す半導体基板１０に対して、図４（ｂ）に示すようにＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により酸化シリコンからなる第１絶縁膜１１を形成する。
次に、図４（ｃ）に示すように、例えばスパッタリング法によりＷあるいはＭｏなどの負のＴＣＲを有する材料を成膜し、第１抵抗膜１２を形成する。このとき、酸化シリコンの第１絶縁膜との密着性を向上させるため、第１抵抗膜１２と第１絶縁膜の間に不図示のＴｉ膜あるいはＣｕ膜などをバリアメタル膜として形成する。第１抵抗膜１２の抵抗値はＬ（抵抗膜の長さ）／ｗ（抵抗膜の幅）に比例するので、抵抗膜の幅が一定の場合、長くなるほど大きな抵抗値となる。
【００３３】
次に、図５（ａ）に示すように、レジスト膜の塗布工程および露光・現像工程などのフォトリソグラフィー工程により、第１抵抗膜１２をパターン加工するためのレジスト膜Ｒ１をパターン形成する。
次に、図５（ｂ）に示すように、レジスト膜Ｒ１をマスクとし、ＣＦ4 ＋Ｏ2 およびＳＦ6 などをエッチングガスとして用いるＲＩＥ（反応性イオンエッチング）プラズマあるいはウェットエッチングなどのエッチングにより、第１抵抗膜１２をパターン加工する。
次に、図５（ｃ）に示すように、例えばスピン塗布による感光性の絶縁樹脂の成膜、ＣＶＤ法あるいはスパッタリング法などの手法により第１抵抗膜１２の上層に第２絶縁膜１３を形成する。
【００３４】
次に、図６（ａ）に示すように、マスクを使用してパターン露光し、さらに現像処理を行うことで、第２絶縁膜１３をパターン加工し、第１抵抗膜１２に達するビアホールＶＨを開口する。
次に、図６（ｂ）に示すように、例えばスパッタリング法により、ＮｉＣｒなどの正のＴＣＲを有する材料を成膜し、ビアホールＶＨの内壁を被覆して全面に第２抵抗膜１４を形成する。第２抵抗体１４は、後工程であるＣｕのメッキ処理におけるシード層として機能する。
次に、図６（ｃ）に示すように、フォトリソグラフィー工程により、導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
【００３５】
次に、図７（ａ）に示すように、第２抵抗膜１４を一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図７（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図７（ｃ）に示すように、導電層１５をマスクとして第２抵抗膜１４をエッチングして、導電層１５の形成領域以外に形成されていた第２抵抗膜１４を除去する。
以上で、図３に示す電気抵抗素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
【００３６】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００３７】
（実施例）
第１抵抗膜としてＷを形成し、第２抵抗膜としてＮｉＣｒを形成する場合の抵抗温度係数をゼロとする膜厚を算出した。
抵抗Ｒは、一般に次式（１）で表される。
【００３８】
（数１）
Ｒ＝ρＬ／ｄｗ＝Ｒs ・ｎ      （１）
但し、Ｒs ＝ρ／ｄ、ｎ＝Ｌ／Ｗとする。
ここで、Ｒs はシート抵抗、ρは比抵抗率、Ｌは抵抗膜の長さ、ｗは抵抗膜の幅、ｄは抵抗膜の厚さである。
【００３９】
また、抵抗Ｒ1 、抵抗温度係数α1 の第１抵抗膜と、抵抗Ｒ2 、抵抗温度係数α2 の第２抵抗膜を積層させたとき、積層体全体での抵抗Ｒと抵抗温度係数αはそれぞれ次式（２）および（３）で表される。
【００４０】
（数２）
１／Ｒ＝１／Ｒ1 ＋１／Ｒ2     （２）
α＝α1 （Ｒ2 ／（Ｒ1 ＋Ｒ2 ））＋α2 （Ｒ1 ／（Ｒ1 ＋Ｒ2 ））    （３）
【００４１】
第１抵抗膜として、Ｗ（抵抗率：５．３０×１０-8Ω・ｃｍ、ＴＣＲ：−２００ｐｐｍ）をＸｎｍの膜厚で成膜し、第２抵抗膜として、ＮｉＣｒ（抵抗率：１．０７×１０-6Ω・ｃｍ、ＴＣＲ：３００ｐｐｍ）を４０ｎｍの膜厚で成膜する場合を想定する。
第２抵抗膜（ＮｉＣｒ）のシート抵抗Ｒs2は次式（４）で算出される。
【００４２】
（数３）
Ｒs2＝ρ2 ／ｄ2 
＝１．０７×１０-6（Ω・ｃｍ）／４０（ｎｍ）
＝０．２６８（Ω／□）                                  （４）
【００４３】
上記式（３）をシート抵抗の式に変換し、上記式（４）の値を代入して、積層体全体での抵抗温度係数αがゼロとなるとして、次式（５）を得る。
【００４４】
（数４）
α＝α1 （Ｒs2／（Ｒs1＋Ｒs2））＋α2 （Ｒs1／（Ｒs1＋Ｒs2））
＝−２００（０．２６８／（Ｒs1＋０．２６８））＋３００（Ｒs1／（Ｒs1＋０．２６８））
＝０                        （５）
【００４５】
上記の式（５）から、第１抵抗膜（Ｗ）のシート抵抗Ｒs1と膜厚ｄ1 が次式（６）および（７）に示すように求められ、また、積層体全体でのシート抵抗Ｒs が次式（８）から式（９）に示すように求められる。
【００４６】
（数４）
Ｒs1＝０．１７９Ω／□      （６）
ｄ1 ＝ρ1 ／Ｒs1＝５．３０×１０-8（Ω・ｃｍ）／０．１７９（Ω／□）
＝２．９６（ｎｍ）        （７）
１／Ｒs ＝１／Ｒs1＋１／Ｒs2
＝１／０．２６８＋１／０．１７９                （８）
Ｒs ＝０．１０７Ω／□        （９）
【００４７】
上記のように、第１抵抗膜としてＷを用いる場合に２．９６ｎｍの膜厚と設定することで、積層体全体の抵抗温度係数をゼロとすることができ、このときのシート抵抗は０．１０７Ω／□となることがわかった。
【００４８】
第４実施形態
図８は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷからなる第１抵抗膜１２ａ1 とＮｉＣｒからなる第２抵抗膜１２ａ2 の積層体からなる抵抗膜１２ａが形成されて、この上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には第２抵抗膜１２ａ2 に達するビアホールＶＨが開口され、この内壁を被覆して、例えばＴｉＣｕなどからなる導電膜１４ａが形成されており、導電膜１４ａの上層にビアホールＶＨ内を埋め込んでＣｕなどからなる導電層１５が形成されている。
ＴｉＣｕは導電率が高いので、実質的に第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 の積層体が抵抗に寄与する。
ここで、上記の電気抵抗素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
【００４９】
このようにして、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 が積層しており、このように正のＴＣＲを有する抵抗膜と負のＴＣＲを有する抵抗膜を積層させることで、第３実施形態と同様に、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 のＴＣＲが打ち消しあい、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
【００５０】
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００５１】
次に、本実施形態の半導体装置における電気抵抗素子の形成方法について説明する。
まず、図９（ａ）に示す半導体基板１０に対して、図９（ｂ）に示すようにＣＶＤ法あるいは熱酸化法により酸化シリコンからなる第１絶縁膜１１を形成する。
次に、図９（ｃ）に示すように、例えばスパッタリング法によりＷなどの負のＴＣＲを有する材料を成膜し、第１抵抗膜１２ａ1 を形成し、さらに例えばスパッタリング法により、ＮｉＣｒなどの正のＴＣＲを有する材料を成膜し、第２抵抗膜１２ａ2 を形成し、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 の積層体からなる抵抗膜１２ａを形成する。
【００５２】
次に、図１０（ａ）に示すように、レジスト膜の塗布工程および露光・現像工程などのフォトリソグラフィー工程により、抵抗膜１２ａをパターン加工するためのレジスト膜Ｒ１をパターン形成する。
次に、図１０（ｂ）に示すように、レジスト膜Ｒ１をマスクとしてＲＩＥあるいはウェットエッチングなどのエッチングにより、抵抗膜１２ａをパターン加工する。
次に、図１０（ｃ）に示すように、例えばスピン塗布による感光性の絶縁樹脂の成膜などにより抵抗膜１２ａの上層に第２絶縁膜１３を形成する。
【００５３】
次に、図１１（ａ）に示すように、パターン露光および現像処理を行うことで、第２絶縁膜１３をパターン加工し、抵抗膜１２ａに達するビアホールＶＨを開口する。
次に、図１１（ｂ）に示すように、例えばスパッタリング法により、ＴｉＣｕなどの導電材料を成膜し、ビアホールＶＨの内壁を被覆して全面に、後工程であるＣｕのメッキ処理におけるシード層として機能する導電層１４ａを形成する。
次に、図１１（ｃ）に示すように、フォトリソグラフィー工程により、Ｃｕのメッキ処理により導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
【００５４】
次に、図１２（ａ）に示すように、導電膜１４ａを一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図１２（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図１２（ｃ）に示すように、導電層１５をマスクとして導電層１４ａをエッチングして、導電層１５の形成領域以外に形成されていた導電層１４ａを除去する。
以上で、図８に示す電気抵抗素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
【００５５】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００５６】
上記の本実施形態に係る半導体装置の製造方法においては、電気抵抗素子と静電容量素子が混在しない場合などに適用でき、第１抵抗膜となるＷの成膜後にすぐに第２抵抗膜となるＮｉＣｒを成膜するので、Ｗが酸素などの雰囲気に曝されるのを防止することができる。
【００５７】
第５実施形態
図１３は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
実質的に第３実施形態と同様の構成であるが、第１抵抗膜１２ｂとしてＷやＭｏよりも高抵抗のＣｒＳｉなどの材料を用い、第２抵抗膜１４ｂとしてＴｉＷなどの材料を用いている。ＣｒＳｉなどを第１抵抗膜として用いることで、第３実施形態に示す電気抵抗素子よりも高抵抗の電気抵抗素子を構成することができ、例えばよりサイズの大きな電気抵抗素子に適用することができる。
【００５８】
本実施形態に係る半導体装置も、第３実施形態と同様に、装置の小型化が可能で、製造コストの低減が可能である。
また、第１抵抗膜１２ｂと第２抵抗膜１４ｂのＴＣＲが打ち消しあうようにすることで、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
【００５９】
第６実施形態
図１４は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
実質的に第３実施形態と同様の構成であるが、抵抗膜１２ｃとしてＷ／Ｔａ／Ｍｏの積層体が用いられており、第３実施形態における第２抵抗膜１４の代わりにＴｉＣｕなどの導電性の高い材料を用いて導電層１４ｃが形成されている。
【００６０】
本実施形態に係る半導体装置も、第３実施形態と同様に、装置の小型化が可能で、製造コストの低減が可能であり、低ＴＣＲ性が必要とされない場合に適用できる。
【００６１】
第７実施形態
図１５は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む静電容量素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷあるいはＭｏなどからなる抵抗膜１２ｄが形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には抵抗膜１２ｄに達する一対のビアホールＶＨが開口され、一方のビアホールＶＨにおいて、この内壁を被覆してＳｉＮ、Ｔａ2 Ｏ5 、ＨｆＯ2 などの誘電率の高い材料からなる誘電体膜１６が形成されている。
この誘電体膜１６の上層および他方のビアホールＶＨ内を被覆して、例えばＴｉＣｕなどからなる導電層１４ｄが形成されており、導電層１４ｄの上層に両ビアホールＶＨ内を埋め込んでＣｕなどからなる導電層１５が形成されている。
【００６２】
このようにして、一方のビアホールＶＨにおいて誘電体膜１６を介して抵抗膜１２ｄと導電層１４ｄが対向しており、これらのそれぞれに接続して導電層１５が形成され、静電容量素子が構成されている。
ここで、上記の静電容量素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
【００６３】
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００６４】
次に、本実施形態の半導体装置における静電容量素子の形成方法について説明する。
まず、図１６（ａ）に示す工程までは、第３実施形態と同様にして行う。
即ち、半導体基板１０に対してＣＶＤ法などにより第１絶縁膜１１を形成し、スパッタリング法などによりＷなどを成膜して抵抗膜１２ｄを形成してこれをパターン加工し、スピン塗布などにより第２絶縁膜１３を形成し、パターン露光および現像処理により抵抗膜１２ｄに達する一対のビアホールＶＨを開口する。
【００６５】
次に、図１６（ｂ）に示すように、例えば、ＣＶＤ法、スパッタリング法などの蒸着法により、ＳｉＮ、Ｔａ2 Ｏ5 、ＨｆＯ2 などの誘電率の高い材料によりビアホールＶＨの内壁を被覆して全面に誘電体膜１６を形成する。さらに、必要に応じて、例えば４００℃程度、窒素雰囲気でのアニール処理を施し、誘電体膜１６を結晶化する。
次に、図１６（ｃ）に示すように、フォトリソグラフィー工程により、一方のビアホールＶＨを保護するパターンのレジスト膜Ｒ３を形成する。
【００６６】
次に、図１７（ａ）に示すように、レジスト膜Ｒ３をマスクとしてＲＩＥあるいはウェットエッチングなどのエッチングにより、必要な領域である一方のビアホールＶＨ内のみにおける誘電体膜１６を残して、これ以外の領域における誘電体膜１６を除去し、さらに、レジスト膜Ｒ３を剥離する。
次に、図１７（ｂ）に示すように、例えばスパッタリング法により、ＴｉＣｕなどの材料を成膜し、誘電体膜１６の上層および他方のビアホールＶＨ内を被覆して導電層１４ｄを形成する。導電層１４ｄは、後工程であるＣｕのメッキ処理におけるシード層として機能する。
次に、図１７（ｃ）に示すように、フォトリソグラフィー工程により、Ｃｕなどからなる導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
【００６７】
次に、図１８（ａ）に示すように、導電層１４ｄを一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図１８（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図１８（ｃ）に示すように、導電層１５をマスクとして導電層１４ｄをエッチングして、導電層１５の形成領域以外に形成されていた導電層１４ｄを除去する。
以上で、図１５に示す静電容量素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
【００６８】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００６９】
また、Ｔａ2 Ｏ5 あるいはＨｆＯ2 などの誘電体膜１６に対して行うアニール処理において、下層が高融点金属の抵抗層を用いており、汚染や反応などの問題が発生することがない。従って、Ｔａ2 Ｏ5 あるいはＨｆＯ2 誘電率の高い材料を用いて静電容量素子を構成することが可能となり、アニール処理を行うことで結晶化でき、耐性が向上して使用用途を広げることができる。
【００７０】
第８実施形態
図１９（ａ）は本実施形態に係る半導体装置の平面図、図１９（ｂ）は模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む静電容量素子部分を拡大した図に相当し、特に誘電率の低い誘電体膜を用いて大きな面積の静電容量素子を構成する場合に適用できる。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷあるいはＭｏなどからなる抵抗膜１２ｄが形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には抵抗膜１２ｄに達する複数のビアホール（ＶＨａ，ＶＨｂ）が開口されており、この内壁を被覆して例えばＴｉＣｕなどからなる導電層１４ｄが形成されており、その上層にＣｕなどの導電材料からなる下部電極１５ａと取り出し電極１５ｂが形成されている。
ここで、取り出し電極１５ｂが形成されるビアホールＶＨｂは１つであるが、下部電極１５ａが形成されるビアホールＶＨｂは複数（例えば４×４＝１６個）に分割されており、これに応じて下部電極１５ａも分割されて形成されている。
上記の複数に分割された下部電極１５ａの全体を被覆して誘電体材料からなる誘電体膜１８が形成されており、さらに誘電体膜１８の上層に例えば上部電極１９が形成されている。
【００７１】
このようにして、上部電極１９と複数に分割された下部電極１５ａとが誘電体膜１８を介して対向しており、静電容量素子が構成されている。
ここで、上記の静電容量素子を構成する下部電極１５ａおよび取り出し電極１５ｂ、あるいは上部電極１９は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
【００７２】
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
また、上記のように下部電極を複数に分割した構成とすることで、静電容量素子を複数の小さな静電容量素子の組み合わせの構成とすることができ、誘電体膜における電界集中を防止して耐性の劣化を抑制でき、また、誘電体膜の成膜時に発生するピンホールによるリークを防止できる。
下部電極１５ａと取り出し電極１５ｂが共通のＣｕなどの導電層で構成されており、これらを形成した面と同一の面上に、これらを構成するＣｕなどの導電層を用いて電気抵抗素子やインダクタを構成することができる。
【００７３】
次に、本実施形態の半導体装置における静電容量素子の形成方法について説明する。
まず、図２０（ａ）の平面図および図２０（ｂ）の断面図に示すように、半導体基板１０に対してＣＶＤ法などにより第１絶縁膜１１を形成し、スパッタリング法などによりＷなどを成膜して抵抗膜１２ｄを形成してこれをパターン加工する、
【００７４】
次に、図２１（ａ）の平面図および図２１（ｂ）の断面図に示すように、スピン塗布などにより第２絶縁膜１３を形成し、パターン露光および現像処理により抵抗膜１２ｄに達するように、下部電極用の複数に分割されたビアホールＶＨａと１つの取り出し電極用のビアホールＶＨｂを開口する。
次に、例えばスパッタリング法により、ＴｉＣｕなどの材料を成膜し、ビアホール（ＶＨａ，ＶＨｂ）内を被覆して導電層１４ｄを形成する。導電層１４ｄは、後工程であるＣｕのメッキ処理におけるシード層として機能する。
【００７５】
次に、図２２（ａ）の平面図および図２２（ｂ）の断面図に示すように、フォトリソグラフィー工程により、下部電極を形成する領域と取り出し電極を形成する領域を開口し、それ以外を保護するパターンの不図示のレジストを形成し、導電層１４ｄを一方の電極とするＣｕの電解メッキ処理により、下部電極１５ａおよび取り出し電極１５ｂをパターン形成する。
さらに、上記のレジスト膜を剥離した後、下部電極１５ａおよび取り出し電極１５ｂをマスクとして導電層１４ｄをエッチングして、下部電極１５ａおよび取り出し電極１５ｂの形成領域以外に形成されていた導電層１４ｄを除去する。
【００７６】
次に、図２３（ａ）の平面図および図２３（ｂ）の断面図に示すように、例えば、ＣＶＤ法、スパッタリング法などの蒸着法により、誘電体材料により、複数に分割された下部電極１５ａの全体を被覆して、誘電体膜１８を形成する。
【００７７】
次に、誘電体膜１８の上層にＣｕなどにより上部電極を形成し、図１９に示す静電容量素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
【００７８】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
【００７９】
上記の各実施形態においては、工程を複雑にすることなく、電気抵抗素子、静電容量素子およびインダクタを構成する導電層と半導体基板あるいは半導体チップの再配線層とを共通の導電層で構成し、これらを同一の平面上に同時に形成することができ、工程を簡略化することができる。
また、静電容量素子においては、アニール処理に対応したプロセスでＱ値の向上が図れる。
また、電気抵抗素子においては、正のＴＣＲ値を有する抵抗膜と負のＴＣＲ値を有する抵抗膜を積層させることで、低ＴＣＲ性を実現できる。
また、シンプルな工程でフィルタあるいは整合回路を実現でき、半導体チップとの混在によるウェハ上でのシステムインパッケージが容易に実現できる。
【００８０】
本発明は上記の説明に限定されない。
例えば、半導体基板上の絶縁膜上に形成される受動素子としては、少なくとも静電容量素子と電気抵抗素子のいずれかが形成されていればよく、必ずしも両者が混在していなくともよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００８１】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
【図面の簡単な説明】
【００８２】
【図１】図１（ａ）は本発明の第１実施形態に半導体装置の平面図であり、図１（ｂ）は模式断面図である。
【図２】図２は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図３】図３は本発明の第３実施形態に係る半導体装置の模式断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造工程を示す模式図である。
【図５】図５（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造工程を示す模式図である。
【図６】図６（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造工程を示す模式図である。
【図７】図７（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造工程を示す模式図である。
【図８】図８は本発明の第４実施形態に係る半導体装置の模式断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造工程を示す模式図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造工程を示す模式図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造工程を示す模式図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造工程を示す模式図である。
【図１３】図１３は本発明の第５実施形態に係る半導体装置の模式断面図である。
【図１４】図１４は本発明の第６実施形態に係る半導体装置の模式断面図である。
【図１５】図１５は本発明の第７実施形態に係る半導体装置の模式断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第７実施形態に係る半導体装置の製造工程を示す模式図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第７実施形態に係る半導体装置の製造工程を示す模式図である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第７実施形態に係る半導体装置の製造工程を示す模式図である。
【図１９】図１９（ａ）は本発明の第８実施形態に係る半導体装置の平面図、図１９（ｂ）は模式断面図である。
【図２０】図２０（ａ）は本発明の第８実施形態に係る半導体装置の製造工程を示す平面図、図２０（ｂ）は模式断面図である。
【図２１】図２１（ａ）は本発明の第８実施形態に係る半導体装置の製造工程を示す平面図、図２１（ｂ）は模式断面図である。
【図２２】図２２（ａ）は本発明の第８実施形態に係る半導体装置の製造工程を示す平面図、図２２（ｂ）は模式断面図である。
【図２３】図２３（ａ）は本発明の第８実施形態に係る半導体装置の製造工程を示す平面図、図２３（ｂ）は模式断面図である。
【図２４】図２４は従来例に係る半導体装置の模式断面図である。
【符号の説明】
【００８３】
１０…半導体基板、１１…第１絶縁膜、１２…第１抵抗膜、１２ａ…抵抗膜、１２ａ1
第１抵抗膜、１２ａ2 …第２抵抗膜、１２ｂ…第１抵抗膜、１２ｃ…抵抗膜、１２ｄ…抵抗膜、１３…第２絶縁膜、１４…第２抵抗膜、１４ａ…導電層、１４ｂ…第２抵抗膜、１４ｃ…導電層、１４ｄ…導電層、１５…導電層、１５ａ…下部電極、１５ｂ…取り出し電極、１６…誘電体膜、１７…第３絶縁膜、１８…誘電体膜、１９…上部電極、２０…ダイアタッチフィルム、２１…半導体チップ、ＶＨ，ＶＨａ，ＶＨｂ…ビアホール、Ｒ…電気抵抗素子、Ｃ…静電容量素子、Ｌ…インダクタ、ＡＥ…能動素子。
【図１】
2005123378.tif 000003
【図２】
2005123378.tif 000004
【図３】
2005123378.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005123378.tif 000009
【図８】
2005123378.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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