(57)【要約】【課題】  クロックの停止時の回路電流を低く押さえることができるアナログ・デジタル混載半導体装置を提供する。【解決手段】  アナログ回路２とデジタル回路１とクロック停止検出回路１４と制御信号選択回路１５とを備える。デジタル回路１は、クロックＣＫに従って動作し、アナログ回路２の動作を制御するためのアナログ回路制御信号Ｓ１を出力する。クロック停止検出回路１４は、クロックＣＫの停止を検出してアナログ回路２の動作を停止させるアナログ回路制御信号Ｓ２を出力する。制御信号選択回路１５は、アナログ回路制御信号Ｓ１，Ｓ２を入力とし、アナログ回路制御信号Ｓ２が出力されていない時は、アナログ回路制御信号Ｓ１を選択してアナログ回路制御信号Ｓ３としてアナログ回路２に与え、アナログ回路制御信号Ｓ２の出力時はアナログ回路制御信号Ｓ２を優先的に選択してアナログ回路制御信号Ｓ３としてアナログ回路２に与える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
アナログ回路と、
クロックに従って動作し、前記アナログ回路の動作を制御するための第１のアナログ回路制御信号を出力するデジタル回路と、
前記クロックの停止を検出して前記アナログ回路の動作を停止させる第２のアナログ回路制御信号を出力するクロック停止検出回路と、
前記第１のアナログ回路制御信号と前記第２のアナログ回路制御信号とを入力とし、前記第２のアナログ回路制御信号が出力されていない時は、前記第１のアナログ回路制御信号を選択して前記第３のアナログ回路制御信号として前記アナログ回路に与え、前記第２のアナログ回路制御信号の出力時は前記第２のアナログ回路制御信号を優先的に選択して前記第３のアナログ回路制御信号として前記アナログ回路に与える制御信号選択回路とを備えたアナログ・デジタル混載半導体装置。
【請求項２】
前記アナログ回路は、前記第３のアナログ回路制御信号に応じてバイアス電流またはバイアス電圧を供給または遮断する制御手段を備えている請求項１記載のアナログ・デジタル混載半導体装置。
【請求項３】
前記アナログ回路は、スイッチドキャパシタ回路と、前記第３のアナログ回路制御信号に応じて前記スイッチドキャパシタ回路を構成するスイッチ素子を特定の状態に固定する論理決定回路とを含んでいる請求項１記載のアナログ・デジタル混載半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とデジタル回路とを混載したクロック停止検出機能付のアナログ・デジタル混載半導体装置に関するものである。特に、本発明は、クロック停止時の低消費電力化を行うことを意図したアナログ・デジタル混載半導体装置に関するものである。
【背景技術】
【０００２】
図５にアナログ・デジタル混載半導体装置の先行技術の構成を示す。
【０００３】
このアナログ・デジタル混載半導体装置では、デジタル回路１は、クロックＣＫに従って動作する。また、アナログ回路２は、デジタル回路１で生成されるアナログ回路制御信号Ｓ１により動作が制御される。つまり、アナログ回路制御信号Ｓ１によって、アナログ回路２を動作状態としたり、停止状態としたりすることができる。
【０００４】
アナログ回路２をパワー・オンさせる時には、デジタル回路１からパワー・オンを示す、例えばＨレベルのアナログ回路制御信号Ｓ１がアナログ回路２へ伝達される。これによって、アナログ回路２は動作状態となる。
【０００５】
また、アナログ回路２をパワー・オフさせる時には、デジタル回路１からパワー・オフを示す、例えばＬレベルのアナログ回路制御信号Ｓ１がアナログ回路２へ伝達される。これによって、アナログ回路は停止状態となる。
【０００６】
図６に、図５におけるアナログ回路２の構成の一つの具体例を示す。このアナログ回路２は、例えば、スイッチ付きカレントミラー回路を用いたスイッチ付きのバイアス電流源５とアナログ回路３，４とから構成される。
【０００７】
バイアス電流源５は、カレントミラーを構成する入力側トランジスタ６および出力側トランジスタ９，１０、カレントミラーの動作を制御するスイッチトランジスタ７，８と、電流Ｉ1を流す定電流源１１と、インバータ１２，１３とからなる。アナログ回路３，４については任意の構成で、ミラー電流Ｉ2，Ｉ3が供給される。
【０００８】
このアナログ回路２は、アナログ回路制御信号Ｓ１がパワー・オン状態(ハイレベル)のときは、スイッチトランジスタ７がオンとなり、スイッチトランジスタ８がオフとなる。その結果、カレントミラー回路が動作し、アナログ回路３，４に電流I1のミラー電流Ｉ2，Ｉ3がそれぞれ供給される。
【０００９】
また、アナログ回路制御信号Ｓ１がパワー・オフ状態 (ローレベル)のときは、スイッチトランジスタ７がオフとなり、スイッチトランジスタ８がオンとなることにより、アナログ回路３，４へのミラー電流Ｉ2，Ｉ3の供給が停止する。
【００１０】
図７に、図５におけるアナログ回路２の他の具体例を示す。このアナログ回路２は、図７（ａ）に示すようなスイッチドキャパシタ回路２１と、このスイッチキャパシタ回路２１を制御する図７（ｂ）に示すような制御回路２２を含んでいる。
【００１１】
スイッチドキャパシタ回路２１は、演算増幅器ＯＰ１と、キャパシタＣ１，Ｃ２と、スイッチＳＷ１〜ＳＷ８とで構成されている。このスイッチドキャパシタ回路２１は、各スイッチＳＷ１〜ＳＷ８のオン、オフを切り替えることにより、入力信号Ａｉｎの端子と基準電圧Ｖｒｅｆの端子との間のキャパシタＣ１に蓄積した電荷をキャパシタＣ２へ移動させる動作を行う。
【００１２】
また、制御回路２２は、スイッチドキャパシタを制御する制御クロック発生器２３とクロック停止時の論理を決定する論理決定回路２４とで構成されている。
【００１３】
制御クロック発生器２３は、クロックＣＫを入力としてスイッチＳＷ1〜ＳＷ８をオン・オフさせるためのスイッチドキャパシタクロックφ１′，φ２′を発生する。この制御クロック発生器２３は、スイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ８と、スイッチＳＷ２，ＳＷ４，ＳＷ５，ＳＷ７とを、所定のデッドタイムを設けた状態で交互にオン動作させるように、スイッチドキャパシタクロックφ１′，φ２′を発生する。
【００１４】
論理決定回路２４は、スイッチドキャパシタクロックφ１′，φ２′およびアナログ回路制御信号Ｓ１を入力としてスイッチドキャパシタクロックφ１，φ２を発生する。この論理決定回路２４は、アナログ回路制御信号Ｓ１を基に、アナログ回路２のパワー・オン時は、スイッチドキャパシタクロックφ１′，φ２′をそのままスイッチドキャパシタクロックφ１，φ２として出力し、アナログ回路２のパワー・オフ時は、スイッチドキャパシタクロックφ１′，φ２′の状態にかかわらず、スイッチドキャパシタクロックφ１，φ２が、スイッチＳＷ1〜ＳＷ８のすべてがオフとなる状態に固定する機能を有する。
【００１５】
すなわち、この制御回路２２は、アナログ回路制御信号Ｓ１によってアナログ回路２をパワー・オフさせる時には、入力信号Ａｉｎの端子と基準電圧Ｖｒｅｆの端子との間に直列に設けられたスイッチＳＷ１，ＳＷ２がどちらもオンした状態でスイッチドキャパシタ回路２１が停止することがないように、論理決定回路２４によりスイッチＳＷ１〜ＳＷ８の状態を固定する。
【００１６】
また、クロックＣＫを停止させる時は、アナログ回路２をパワー・オフ状態にした後にクロックＣＫを停止することにより、スイッチＳＷ１〜ＳＷ８の状態を上記の状態に固定する。
【特許文献１】特願平０５−２７６０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のアナログ・デジタル混載半導体装置では、デジタル回路１へのクロックＣＫが突然停止した場合、デジタル回路１は停止し、デジタル回路１の内部ロジック回路の論理値がクロックＣＫの停止直前の論理値で固定される。そのため、出力されるアナログ回路制御信号Ｓ１は、クロックＣＫの停止直前の状態のままで保持される。したがって、クロックＣＫの停止時のアナログ回路２の状態がパワー・オンであった場合、アナログ回路２がパワー・オンのままになり、回路電流が流れ続けるという問題があった。
【００１８】
例えば図６の回路の場合では、クロックＣＫの停止時にアナログ回路制御信号Ｓ１がハイレベルであった場合、スイッチトランジスタ７がオンし、かつスイッチトランジスタ８がオフしたままになり、アナログ回路３，４への電流Ｉ2，Ｉ3が供給され続けることになる。
【００１９】
また、図７に示したように、アナログ回路２にスイッチドキャパシタ回路を含んでいた場合は、別の問題も発生する。アナログ回路２がパワー・オン状態のまま、クロックＣＫが停止してしまうと、スイッチＳＷ１，ＳＷ２がどちらもオンしている状態となる可能性がある。その場合、入力信号Ａｉｎの端子と基準電圧Ｖｒｅｆの端子との間がショートした状態になり、多大な回路電流が流れてしまう。また、この回路では、上記のような電源短絡が起こるだけではなく、例えば外部入力と半導体集積回路のグラウンドとの間の短絡が生じることもある。
【００２０】
本発明は、上記の問題点を解決するもので、クロックに従って動作するデジタル回路と、デジタル回路で生成されるアナログ回路制御信号により動作を停止できるアナログ回路とから構成されるアナログ・デジタル混載半導体装置において、クロックの停止時の回路電流を低く押さえることができるアナログ・デジタル混載半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明のアナログ・デジタル混載半導体装置は、アナログ回路と、デジタル回路と、クロック停止検出回路と、制御信号選択回路とを備えている。
【００２２】
デジタル回路は、クロックに従って動作し、アナログ回路の動作を制御するための第１のアナログ回路制御信号を出力する。
【００２３】
クロック停止検出回路は、クロックの停止を検出してアナログ回路の動作を停止させる第２のアナログ回路制御信号を出力する。
【００２４】
制御信号選択回路は、第１のアナログ回路制御信号と第２のアナログ回路制御信号とを入力とし、第２のアナログ回路制御信号が出力されていない時は、第１のアナログ回路制御信号を選択して第３のアナログ回路制御信号としてアナログ回路に与え、第２のアナログ回路制御信号の出力時は第２のアナログ回路制御信号を優先的に選択して第３のアナログ回路制御信号としてアナログ回路に与える。
【００２５】
この構成によれば、クロックが停止したときにクロック停止検出回路がそれを検出して第２のアナログ回路制御信号を出力する。制御信号選択回路は、第２のアナログ回路制御信号を優先的に選択して第３のアナログ回路制御信号としてアナログ回路に与える。そのため、クロックが突然停止し、デジタル回路から出力される第１のアナログ回路制御信号がクロックの停止の影響を受けてアナログ回路を正常に制御することができなくなった場合に、アナログ回路を強制的に停止させることができる。
【００２６】
上記アナログ回路としては、例えば、第３のアナログ回路制御信号に応じてバイアス電流またはバイアス電圧を供給または遮断する制御手段を備えているものが用いられる。または、スイッチドキャパシタ回路と、前記第３のアナログ回路制御信号に応じて前記スイッチドキャパシタ回路を構成するスイッチ素子を特定の状態に固定する論理決定回路とを含んでいるものが用いられる。
【発明の効果】
【００２７】
この発明によれば、クロックが停止したときにクロック停止検出回路がそれを検出して第２のアナログ回路制御信号を出力すると、制御信号選択回路は、第２のアナログ回路制御信号を優先的に選択して第３のアナログ回路制御信号としてアナログ回路に与える。そのため、クロックが突然停止し、デジタル回路から出力される第１のアナログ回路制御信号がクロックの停止の影響を受けてアナログ回路を正常に制御することができなくなった場合に、アナログ回路を強制的に停止させることができる。その結果、クロック停止時の回路電流を低く押さえたアナログ・デジタル混載半導体装置を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２９】
（実施の形態１）
以下、図面を参照して、本発明の実施の形態を説明する。
【００３０】
図１は、本発明の実施の形態であるクロック停止検出機能を備えたアナログ・デジタル混載半導体装置のブロック図を示す。
【００３１】
アナログ・デジタル混載半導体装置は、図１に示すように、アナログ回路２と、デジタル回路１と、クロック停止検出回路１４と、制御信号選択回路１５とを備えている。
【００３２】
デジタル回路１は、クロックＣＫに従って動作し、アナログ回路２の動作を制御するための第１のアナログ回路制御信号Ｓ１を出力する。
【００３３】
クロック停止検出回路１４は、クロックＣＫの停止を検出してアナログ回路２の動作を停止させる第２のアナログ回路制御信号Ｓ２を出力する。
【００３４】
制御信号選択回路１５は、第１のアナログ回路制御信号Ｓ１と第２のアナログ回路制御信号Ｓ２とを入力とし、第２のアナログ回路制御信号Ｓ２が出力されていない時は、第１のアナログ回路制御信号Ｓ１を選択して第３のアナログ回路制御信号Ｓ３としてアナログ回路２に与え、第２のアナログ回路制御信号Ｓ２の出力時は第２のアナログ回路制御信号Ｓ２を優先的に選択して第３のアナログ回路制御信号Ｓ３としてアナログ回路２に与える。
【００３５】
このように構成することにより、クロックＣＫが停止したときにクロック停止検出回路１４がそれを検出して第２のアナログ回路制御信号Ｓ２を出力すると、制御信号選択回路１５は、第２のアナログ回路制御信号Ｓ２を優先的に選択して第３のアナログ回路制御信号Ｓ３としてアナログ回路２に与える。そのため、クロックＣＫが突然停止し、デジタル回路１から出力される第１のアナログ回路制御信号Ｓ１がクロックＣＫの停止の影響を受けてアナログ回路２を正常に制御することができなくなった場合に、アナログ回路２を強制的に停止させることができる。その結果、クロックＣＫの停止時の回路電流を低く押さえたアナログ・デジタル混載半導体装置を提供できる。
【００３６】
図２にクロック停止検出回路１４の回路例を示し、図３に図２のクロック停止検出回路１４の各部の入出力信号のタイムチャートを示す。このクロック停止検出回路１４は、図２に示すように、クロックＣＫを２分周する分周器３１と、分周器３１の出力を積分する積分器３２と、積分器３２の出力のレベルを高低２つのしきい値ＶTHH，ＶTHLで判定するレベル判定器３３とで構成されている。
【００３７】
分周器３１は例えばＤフリップフロップ３１ａからなる。また、積分器３２は例えば抵抗３２ａおよびキャパシタ３２ｂからなる。また、レベル判定器３３は例えばＨレベル比較器３３ａとＬレベル比較器３３ｂとＮＡＮＤ回路３３ｃとからなる。Ｈレベル比較器３２ａは、積分器３２の出力のローレベル電位とハイレベル電位の間の例えば下から２／３の電位に、しきい値ＶTHHが設定されている。また、Ｌレベル比較器３２ｂは、積分器３２の出力のローレベル電位とハイレベル電位の間の例えば下から１／３の電位に、しきい値ＶTHLが設定されている。
【００３８】
このクロック停止検出回路１４では、以下のような動作が行われる。図３（ａ）に示すようなクロックＣＫが分周器３１で２分周されることによりデューティー比が５０％の図３（ｂ）に示すような分周信号が生成される。この分周信号を積分器３２に通すと、分周信号が積分され、図３（ｃ）に示すような積分信号が得られる。分周信号がローレベル固定のときは積分信号はローレベルを維持し、分周信号がハイレベル固定のときは積分信号はハイレベルを維持し、分周信号がハイレベルとローレベルを交互にデューティー比５０％で繰り返すときは、積分信号はハイレベルとローレベルのほぼ中間の電位を維持する。また、クロック停止時からクロック動作時へ移行期間、あるいはクロック動作時からクロック停止時への移行期間は積分信号のレベルがしきい値ＶTHH，ＶTHLを横切るように徐々に変化していく。
【００３９】
そして、この積分器３２の積分信号をレベル判定器３３に通すことにより、積分信号をレベル弁別する。
【００４０】
クロックＣＫが継続的に入力されている場合（クロック動作時）は、積分信号のレベルが、クロック検出レベルＡの範囲内、すなわち、しきい値ＶTHL以上でしきい値ＶTHH未満の範囲に存在する状態が持続され、アナログ回路制御信号Ｓ２（クロック停止検出信号）が図３（ｄ）に示すように、ハイレベルとなる。
【００４１】
一方、クロックＣＫが停止すると、分周信号のレベルがクロック検出レベルＡの範囲外、すなわち、しきい値ＶTHL未満またはしきい値ＶTHH以上の範囲に移動し、アナログ回路制御信号Ｓ２（クロック停止検出信号）はローレベルとなる。つまり、クロック停止検出信号がローレベルとなる状態が、クロック停止が検出された状態であり、ローレベルのクロック停止検出信号が第２のアナログ回路制御信号Ｓ２としてアクティブな状態である。
【００４２】
図４（ａ）に制御信号選択回路１５の回路例を示す。この例では、制御信号選択回路１５は、ＡＮＤ回路１５ａで構成される。図４（ｂ）には、制御信号選択回路１５の真理値表を示す。
【００４３】
制御信号選択回路１５では、アナログ回路制御信号Ｓ１とアナログ回路制御信号Ｓ２とに応じて、アナログ回路制御信号Ｓ３にパワー・オン（Ｈレベル）とパワー・オフ（Ｌレベル）のどちらを出力するかが決定される。パワー・オン時は、アナログ回路制御信号Ｓ１として、デジタル回路１からＨレベルのアナログ回路制御信号Ｓ１が入力され、パワー・オフ時はデジタル回路１からＬレベルのアナログ回路制御信号Ｓ１が入力される。
【００４４】
また、クロック動作時は、アナログ回路制御信号Ｓ２として、クロック停止検出回路１４からＨレベルの信号が入力される（第２のアナログ回路制御信号Ｓ２が出力されない状態）。また、クロック停止時はＬレベルの信号が入力される（第２のアナログ回路制御信号Ｓ２が出力される状態）。
【００４５】
この結果、デジタル回路１へのクロックＣＫが突然停止した場合、デジタル回路１は停止し、ロジック回路の論理値がクロックＣＫの停止直前の論理値で固定されてしまっても、クロック停止検出回路１４からアナログ回路制御信号Ｓ２が入力されることによりアナログ回路制御信号選択回路１５がパワー・オフ信号を出力するため、アナログ回路２を停止状態にできる。
【００４６】
さらに、スイッチドキャパシタ回路を使用している場合も、各スイッチのオン・オフの状態を適切に決定することができる。つまり、各スイッチを特定の状態に固定することができる。その結果、電源短絡を防止することができるだけでなく、例えば外部入力と半導体集積回路のグラウンドとの間の短絡をも防止することが可能となる。
【００４７】
したがって、動作時にクロックＣＫが突然停止した場合も、アナログ回路２の電流が流れ続けたままになるという問題がなく、クロックＣＫの停止時の回路電流を低く押さえることができる。
【産業上の利用可能性】
【００４８】
本発明にかかるアナログ・デジタル混載半導体装置は、クロックが突然停止し、デジタル回路から出力される第１のアナログ回路制御信号がクロックの停止の影響を受けてアナログ回路を正常に制御することができなくなった場合に、アナログ回路を強制的に停止させることができ、クロック停止時の回路電流を低く押さえることができるという効果を有し、アナログ回路とデジタル回路とを混載したアナログ・デジタル混載半導体装置等として有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態によるアナログ・デジタル混載半導体装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるクロック停止検出回路の構成を示す回路図である。
【図３】図２のクロック停止検出回路の動作を示すタイムチャートである。
【図４】（ａ）は本発明の実施の形態におけるアナログ回路制御信号選択回路の構成を示すブロック図、（ｂ）は制御信号選択回路の動作を示す真理値表である。
【図５】アナログ・デジタル混載半導体装置の先行技術の構成を示すブロック図である。
【図６】バイアス電流源を内蔵したアナログ回路の構成を一例を示す回路図である。
【図７】スイッチドキャパシタ回路を内蔵したアナログ回路の構成の一例を示す回路図であり、（ａ）はスイッチドキャパシタ回路を示し、（ｂ）はスイッチドキャパシタ回路を制御する制御回路を示している。
【符号の説明】
【００５０】
１  デジタル回路
２  アナログ回路
１４  クロック停止検出回路
１５  制御信号選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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