(57)【要約】【課題】  ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護する。【解決手段】  ＨＤＰ膜８ａよりもチャージダメージの小さいライナ膜７をゲート電極３上に形成してから、高密度プラズマＣＶＤにより、ＨＤＰ膜８ａをライナ膜７上に形成する。【選択図】      図１
2005123327.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたＨＤＰ膜と、
前記ゲート電極と前記ＨＤＰ膜との間に形成され、前記ＨＤＰ膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする半導体装置。
【請求項２】
前記ライナ膜と前記ＨＤＰ膜との間に形成されたＰＥ−ＳＩＮ膜をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたＯ3−ＴＥＯＳ膜と、
前記ゲート電極と前記Ｏ3−ＴＥＯＳ膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする半導体装置。
【請求項４】
前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする請求項４記載の半導体装置。
【請求項５】
前記ライナ膜は、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜であることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
プラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記チャージブロック膜上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ＰＥ−ＳＩＮ上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、チャージダメージからゲート絶縁膜を保護する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、間隔の狭いゲート電極間の埋め込みを可能としつつ、ゲート電極上に層間絶縁膜を形成するため、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｚｍａ）膜またはＯ3−ＴＥＯＳ（テトラエトキシシラン）膜を層間絶縁膜として用いる方法がある。
一方、例えば、特許文献１には、Ｏ3−ＴＥＯＳ系常圧ＣＶＤによりシリコン酸化膜上に形成された層間絶縁膜の表面モフォロジを改善するために、シリコン酸化膜上にシリコン窒化膜を形成した後、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより層間絶縁膜を形成する方法が開示されている。
【特許文献１】特開平５−２０６１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、層間絶縁膜としてＨＤＰ膜を用いる方法では、ＨＤＰ膜の形成時にゲート絶縁膜にチャージダメージが起こりやすく、ゲート絶縁膜が薄くなると、ゲート絶縁膜が破壊されるという問題があった。
一方、特許文献１に開示された方法では、表面モフォロジを改善するためにシリコン窒化膜が用いられており、チャージダメージからゲート絶縁膜を保護する方法には用いられていなかった。
そこで、本発明の目的は、ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたＨＤＰ膜と、前記ゲート電極と前記ＨＤＰ膜との間に形成され、前記ＨＤＰ膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、ＨＤＰ膜を形成することが可能となる。このため、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【０００５】
また、本発明の一態様に係る半導体装置によれば、前記ライナ膜と前記ＨＤＰ膜との間に形成されたＰＥ−ＳＩＮ膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となる。このため、チャージダメージからゲート絶縁膜を保護しつつ、ＨＤＰ膜を形成することが可能となるとともに、ＰＥ−ＳＩＮ膜にてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたＯ3−ＴＥＯＳ膜と、前記ゲート電極と前記Ｏ3−ＴＥＯＳ膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする。
これにより、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、チャージブロック膜を形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記ライナ膜は、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜であることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にライナ膜を形成することが可能となるとともに、ゲート電極上に層間絶縁膜を形成する際に、チャージダメージからゲート絶縁膜を保護することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、プラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
【００１１】
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＰＥ−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
【００１２】
これにより、ノンプラズマにてゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＬＰ−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＯ3−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
【００１５】
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にＰＥ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
【００１７】
これにより、ノンプラズマにてゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となるとともに、ＬＰ−ＴＥＯＳ膜を形成してからＰＥ−ＳＩＮ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＬＰ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
【００１９】
これにより、ノンプラズマにてゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜を形成してからＰＥ−ＳＩＮ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＯ3−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記チャージブロック膜上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする。
【００２１】
これにより、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ＰＥ−ＳＩＮ上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする。
【００２２】
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、半導体基板１として、ＳＯＩ（Ｓｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
【００２４】
そして、ＣＶＤなどの方法により、ゲート絶縁膜２が形成された半導体基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２上にゲート電極３を形成する。そして、ゲート電極２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層４ａ、４ｂを半導体基板１に形成する。
【００２５】
そして、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５を形成する。そして、ゲート電極３およびサイドウォール５ａ、５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール５ａ、５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層６ａおよびドレイン層６ｂを半導体基板１に形成する。
【００２６】
次に、図１（ｂ）に示すように、ＨＤＰ膜８ａよりもチャージダメージの小さいライナ膜７をゲート電極３上に形成する。なお、ライナ膜７の膜厚は、ゲート電極３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３間の隙間を埋め込むことができるとともに、ＨＤＰ膜８ａ形成時のチャージダメージを低減できるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。
【００２７】
また、ライナ膜７としては、例えば、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。
なお、ＰＥ−ＳＩＮ膜としては、プラズマＣＶＤにより形成されたシリコン窒化膜を用いることができる。また、ＰＥ−ＴＥＯＳ膜としては、ソースガスとしてＴＥＯＳを使用してプラズマＣＶＤにより形成されたシリコン酸化膜を用いることができる。ＬＰ−ＴＥＯＳ膜としては、ソースガスとしてＴＥＯＳを使用して低圧ＣＶＤにより形成されたシリコン酸化膜を用いることができる。Ｏ3−ＴＥＯＳ膜としては、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより形成されたシリコン酸化膜を用いることができる。
【００２８】
ここで、ライナ膜７としてＰＥ−ＳＩＮ膜を用いることにより、ゲート絶縁膜２に加わるチャージをブロックすることが可能となり、ゲート電極３上にＨＤＰ膜８ａを形成する際に、ゲート絶縁膜２に加わるチャージダメージを抑制することが可能となる。
また、ライナ膜７としてＰＥ−ＴＥＯＳ膜を用いることにより、ゲート電極３上にＨＤＰ膜８ａが直接形成されることを防止することが可能となり、ゲート絶縁膜２に加わるチャージダメージを抑制しつつ、ゲート電極３上にＨＤＰ膜８ａを形成することが可能となる。
【００２９】
また、ライナ膜７としてＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることにより、ノンプラズマでライナ膜７を形成することが可能となるとともに、ゲート電極３上にＨＤＰ膜８ａが直接形成されることを防止することが可能となり、ゲート絶縁膜２に加わるチャージダメージを抑制しつつ、ゲート電極２上にＨＤＰ膜８ａを形成することが可能となる。
【００３０】
次に、図１（ｃ）に示すように、高密度プラズマＣＶＤにより、ゲート電極３間の隙間が埋め込まれるとともに、ゲート電極３が覆われるように、ＨＤＰ膜８ａをライナ膜７上に形成する。なお、ＨＤＰ膜８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＨＤＰ膜８ａを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極３間の隙間を精度よく埋め込むことができる。
【００３１】
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、ＨＤＰ膜８ａ上にＰＥ−ＴＥＯＳ膜８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極３上にライナ膜７を形成してから、ＨＤＰ膜８ａを形成することが可能となり、チャージダメージからゲート絶縁膜２を保護しつつ、ＨＤＰ膜８ａを形成することが可能となる。このため、ゲート絶縁膜２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜２の破壊を防止することが可能となるとともに、ゲート電極３間の埋め込みを可能としつつ、ゲート電極３上に層間絶縁膜を形成することが可能となる。
【００３２】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。そして、半導体基板１１には、ゲート電極１３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１４ａ、１４ｂが形成されている。さらに、ゲート電極１３の側壁にはサイドウォール１５ａ、１５ｂがそれぞれ形成され、半導体基板１１には、サイドウォール１５ａ、１５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層１６ａおよびドレイン層１６ｂが形成されている。
【００３３】
そして、図２（ｂ）に示すように、ＨＤＰ膜１８ａよりもチャージダメージの小さいライナ膜１７ａをゲート電極１３上に形成する。なお、ライナ膜１７ａの膜厚は、ゲート電極３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極１３間の隙間を埋め込むことができるとともに、ＨＤＰ膜１８ａ形成時のチャージダメージを低減できるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。また、ライナ膜１７としては、例えば、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。
【００３４】
次に、図２（ｃ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ライナ膜１７ａ上にＰＥ−ＳＩＮ膜１７ｂを形成する。なお、ＰＥ−ＳＩＮ膜１７ｂの膜厚は、ゲート電極１３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ライナ膜１７ａが形成されたゲート電極１３間の隙間を埋め込むことができるとともに、ゲート絶縁膜１２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。
【００３５】
次に、図２（ｄ）に示すように、高密度プラズマＣＶＤにより、ゲート電極１３間の隙間が埋め込まれるとともに、ゲート電極１３が覆われるように、ＨＤＰ膜１８ａをＰＥ−ＳＩＮ膜１７ｂ上に形成する。なお、ＨＤＰ膜１８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＨＤＰ膜１８ａを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極１３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極１３間の隙間を精度よく埋め込むことができる。
【００３６】
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、ＨＤＰ膜１８ａ上にＰＥ−ＴＥＯＳ膜１８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜１８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極１３上にライナ膜１７ａおよびＰＥ−ＳＩＮ膜１７ｂを形成してから、ＨＤＰ膜１８ａを形成することが可能となる。このため、チャージダメージからゲート絶縁膜１３を保護しつつ、ＨＤＰ膜１８ａを形成することが可能となるとともに、ＰＥ−ＳＩＮ膜１７ｂにてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜１３が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜１３の破壊を防止することが可能となるとともに、ゲート電極１３間の埋め込みを可能としつつ、層間絶縁膜をゲート電極１３上に形成することが可能となる。
【００３７】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。そして、半導体基板２１には、ゲート電極２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２４ａ、２４ｂが形成されている。さらに、ゲート電極２３の側壁にはサイドウォール２５ａ、２５ｂがそれぞれ形成され、半導体基板２１には、サイドウォール２５ａ、２５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂが形成されている。
【００３８】
そして、図３（ｂ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ゲート電極２３上にＰＥ−ＳＩＮ膜２７を形成する。なお、ＰＥ−ＳＩＮ膜２７の膜厚は、ゲート電極２３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極２３間の隙間を埋め込むことができるとともに、ゲート絶縁膜２２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。
【００３９】
次に、図３（ｃ）に示すように、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、ゲート電極２３間の隙間が埋め込まれるとともに、ゲート電極２３が覆われるように、Ｏ3−ＴＥＯＳ膜２８ａをＰＥ−ＳＩＮ膜２７上に形成する。なお、Ｏ3−ＴＥＯＳ膜２８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＯ3−ＴＥＯＳ膜２８ａを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極２３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極２３間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜２に加わるチャージダメージを低減することができる。
【００４０】
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、Ｏ3−ＴＥＯＳ膜２８ａ上にＰＥ−ＴＥＯＳ膜２８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜２８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、層間絶縁膜としてＯ3−ＴＥＯＳ膜２８ａを用いることが可能となり、ゲート絶縁膜２２に加わるチャージダメージを低減しつつ、ゲート電極２３間の埋め込み特性を向上させることが可能となるとともに、ＰＥ−ＳＩＮ膜２７にてゲート絶縁膜２２に加わるチャージをブロックすることが可能となり、ゲート絶縁膜２２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜２２の破壊を防止することが可能となる。
【００４１】
図４は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、半導体基板３１上には、ゲート絶縁膜３２を介してゲート電極３３が形成されている。そして、半導体基板３１には、ゲート電極３３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３４ａ、３４ｂが形成されている。さらに、ゲート電極３３の側壁にはサイドウォール３５ａ、３５ｂがそれぞれ形成され、半導体基板３１には、サイドウォール３５ａ、３５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層３６ａおよびドレイン層３６ｂが形成されている。
【００４２】
そして、図４（ｂ）に示すように、成膜時のチャージダメージの小さいライナ膜３７ａをゲート電極３３上に形成する。なお、ライナ膜３７ａの膜厚は、ゲート電極３３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３３間の隙間を埋め込むことができるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。また、ライナ膜３７としては、例えば、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。
【００４３】
次に、図４（ｃ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ライナ膜３７ａ上にＰＥ−ＳＩＮ膜３７ｂを形成する。なお、ＰＥ−ＳＩＮ膜３７ｂの膜厚は、ライナ膜３７が形成されたゲート電極３３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３３間の隙間を埋め込むことができるとともに、ゲート絶縁膜３２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。
【００４４】
次に、図４（ｄ）に示すように、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、ゲート電極３３間の隙間が埋め込まれるとともに、ゲート電極３３が覆われるように、Ｏ3−ＴＥＯＳ膜３８ａをＰＥ−ＳＩＮ膜３７ｂ上に形成する。なお、Ｏ3−ＴＥＯＳ膜３８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＯ3−ＴＥＯＳ膜３８ａを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極３３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極３３間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜３２に加わるチャージダメージを低減することができる。
【００４５】
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、Ｏ3−ＴＥＯＳ膜３８ａ上にＰＥ−ＴＥＯＳ膜３８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜３８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極３３上にライナ膜３７ａを形成してから、ＰＥ−ＳＩＮ膜３７ｂを形成することが可能となり、チャージダメージからゲート絶縁膜３２を保護しつつ、ＰＥ−ＳＩＮ膜３７ｂを形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜３８ａを層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜３２に加わるチャージダメージを低減しつつ、ゲート電極３３間の埋め込み特性を向上させることが可能となるとともに、ＰＥ−ＳＩＮ膜３７ｂにてゲート絶縁膜３２に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜３２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜３２の破壊を防止することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４７】
１、１１、２１、３１  半導体基板、２、１２、２２、３２  ゲート絶縁膜、３、１３、２３、３３  ゲート電極、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ  ＬＤＤ層、５ａ、５ｂ、１５ａ、１５ｂ、２５ａ、２５ｂ、３５ａ、３５ｂ  サイドウォール、６ａ、１６ａ、２６ａ、３６ａ  ソース層、６ｂ、１６ｂ、２６ｂ、３６ｂ  ドレイン層、７、１７ａ、３７ａ  ライナ膜、８ａ、１８ａ  ＨＤＰ膜、８ｂ、１８ｂ、２８ｂ、３８ｂ  ＰＥ−ＴＥＯＳ膜、１７ｂ、２７、３７ｂ  ＰＥ−ＳＩＮ膜、２８ａ、３８ａ  Ｏ3−ＴＥＯＳ膜
【図１】
2005123327.tif 000003
【図２】
2005123327.tif 000004
【図３】
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【図４】
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