(57)【要約】【課題】  ＳＯＮＯＳメモリ装置、その製造方法および動作方法を提供する。【解決手段】  本発明のＳＯＮＯＳメモリ装置は、ソース領域（４８ａ）とドレイン領域（４８ｂ）とチャンネル領域（４８ｃ）を含む半導体層（４８）と、前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子をなす上部積層物（５０）と、前記半導体層の下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子をなす下部積層物（４０、４２、４４、４６）と、を含む。本発明のＳＯＮＯＳメモリ装置を利用すれば単位セルに２ビットの情報を保存できるので、集積度を従来より高めることができまた、既存のＣＭＯＳ工程をそのまま利用できるので製作が容易である。【選択図】      図２
2005123618.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とチャンネル領域とを含む半導体層と、
前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子を形成する上部積層物と、
前記半導体層の下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子を形成する下部積層物と、を含むことを特徴とするＳＯＮＯＳメモリ装置。
【請求項２】
前記上部積層物は、上部トンネリング膜と、上部メモリノード膜と、上部絶縁膜と、上部ゲート電極とを、前記チャンネル領域の上面に順次積層させたことを特徴とする請求項１に記載のＳＯＮＯＳメモリ装置。
【請求項３】
前記下部積層物は、下部トンネリング膜と、下部メモリノード膜と、下部絶縁膜と、下部ゲート電極とを、前記チャンネル領域の下面に順次積層させたことを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項４】
前記上部メモリノード膜は所定のトラップ密度を有する窒化膜またはＰＺＴ膜であることを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項５】
前記上部絶縁膜は、ＳｉＯ2膜と、Ａｌ2Ｏ3膜と、ＴａＯ2膜と、ＴｉＯ2膜と、からなる群より選択されたいずれか１つであることを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項６】
前記下部メモリノード膜は所定のトラップ密度を有する窒化膜またはＰＺＴ膜であることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項７】
前記下部絶縁膜は、ＳｉＯ2膜と、Ａｌ2Ｏ3膜と、ＴａＯ2膜と、ＴｉＯ2膜と、からなる群より選択されたいずれか１つであることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項８】
前記上部メモリノード膜および前記下部メモリノード膜は、その厚さが互いに異なることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項９】
前記上部メモリノード膜および前記下部メモリノード膜は、そのトラップ密度が互いに異なることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項１０】
前記上部メモリノード膜および前記下部メモリノード膜は、その構成物質が互いに異なることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項１１】
前記上部トンネリング膜および前記下部トンネリング膜は、その厚さが互いに異なることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項１２】
前記下部積層物は、下部トンネリング膜と、下部メモリノード膜と、下部絶縁膜と、下部ゲート電極とを、前記チャンネル領域の下面に順次積層させたことを特徴とする請求項１に記載のＳＯＮＯＳメモリ装置。
【請求項１３】
第１半導体基板上に、下部絶縁膜と、下部メモリノード膜と、下部トンネリング膜とを順次形成する第１段階と、
前記下部トンネリング膜上に半導体層を形成する第２段階と、
前記半導体層の所定領域上に前記半導体層と共に上部ＳＯＮＯＳメモリ素子をなす上部積層物を形成する第３段階と、
前記半導体層にソース領域と、ドレイン領域と、チャンネル領域とを形成する第４段階と、を含むことを特徴とするＳＯＮＯＳメモリ装置の製造方法。
【請求項１４】
前記第２段階は、
第２半導体基板内に水素イオン層を形成する段階と、
前記第２半導体基板の前記水素イオンが注入された面を前記下部トンネリング膜にボンディングする段階と、
前記第２半導体基板のボンディング面の反対側を除去する段階と、を含むことを特徴とする請求項１３に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項１５】
前記第３段階は、
前記半導体層上に、上部トンネリング膜と、上部メモリノード膜と、上部絶縁膜と、ゲート電極用物質膜とを順次形成する段階と、
前記ゲート電極用物質膜上に、前記チャンネル領域を限定する感光膜パターンを形成する段階と、
前記感光膜パターンをエッチングマスクとして使用して、前記チャンネル領域が形成された半導体層上に積層された物質膜を逆順にエッチングする段階と、
前記感光膜パターンを除去する段階と、を含むことを特徴とする請求項１３に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項１６】
前記下部絶縁膜は、ＳｉＯ2膜と、Ａｌ2Ｏ3膜と、ＴａＯ2膜と、ＴｉＯ2膜と、からなる群より選択されたいずれか１つで形成することを特徴とする請求項１３に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項１７】
前記上部メモリノード膜および前記下部メモリノード膜は、互いに異なる厚さに形成することを特徴とする請求項１５に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項１８】
前記上部メモリノード膜および前記下部メモリノード膜は、トラップ密度の互いに異なる物質膜で形成することを特徴とする請求項１５に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項１９】
前記上部メモリノード膜および前記下部メモリノード膜は互いに異なる物質膜で形成することを特徴とする請求項１５に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項２０】
前記上部絶縁膜は、ＳｉＯ2膜と、Ａｌ2Ｏ3膜と、ＴａＯ2膜と、ＴｉＯ2膜とからなる群より選択されたいずれか１つで形成することを特徴とする請求項１５に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項２１】
前記上部メモリノード膜および前記下部メモリノード膜は、所定のトラップ密度を有する窒化膜またはＰＺＴ膜で形成することを特徴とする請求項１５に記載のＳＯＮＯＳメモリ装置の製造方法。
【請求項２２】
ソース領域とドレイン領域とチャンネル領域とを含む半導体層と、前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子を形成する上部積層物と、前記半導体層の下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子を形成する下部積層物と、を含むＳＯＮＯＳメモリ装置の動作方法において、
前記半導体層と前記下部ＳＯＮＯＳメモリ素子間に第１書込み電圧を印加して前記下部ＳＯＮＯＳメモリ素子に第１データを書込むことを特徴とするＳＯＮＯＳメモリ素子のデータ書込み方法。
【請求項２３】
前記下部ＳＯＮＯＳメモリ素子に前記第１データを書込んだ次に、前記半導体層と前記上部ＳＯＮＯＳメモリ素子との間に第２書込み電圧を印加して前記上部ＳＯＮＯＳメモリ素子に第２データを書込むことを特徴とする請求項２２に記載のＳＯＮＯＳメモリ素子のデータ書込み方法。
【請求項２４】
ソース領域とドレイン領域とチャンネル領域とを含む半導体層と、前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子を形成する上部積層物と、前記半導体層の下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子を形成する下部積層物と、を含むＳＯＮＯＳメモリ装置の動作方法において、
前記ソース領域および前記ドレイン領域の間の電位差を維持しつつ、前記上部ＳＯＮＯＳメモリ素子または前記下部ＳＯＮＯＳメモリ素子に読出し電圧を印加して前記上部ＳＯＮＯＳメモリ素子または前記下部ＳＯＮＯＳメモリ素子に書込まれたデータを読出すことを特徴とするＳＯＮＯＳメモリ装置のデータ読出し方法。
【請求項２５】
ソース領域とドレイン領域とチャンネル領域とを含む半導体層と、前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子を形成する上部積層物と、前記半導体層下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子を形成する下部積層物と、を含むＳＯＮＯＳメモリ装置の動作方法において、
前記半導体層と前記上部ＳＯＮＯＳメモリ素子との間に第１消去電圧を印加して前記上部ＳＯＮＯＳメモリ素子に書込まれたデータを消去することを特徴とするＳＯＮＯＳメモリ装置のデータ消去方法。
【請求項２６】
前記半導体層と前記下部ＳＯＮＯＳメモリ素子との間に第２消去電圧を印加して前記下部ＳＯＮＯＳメモリ素子に書込まれたデータを消去することを特徴とする請求項２５に記載のＳＯＮＯＳメモリ装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置、その製造方法および動作方法に係り、より詳細にはＳＯＮＯＳメモリ装置とその製造方法および動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置、例えばＤＲＡＭの単位セルは、１つのトランジスタおよび１つのキャパシタを含む。したがって、半導体メモリ装置の集積度を高めるためにはトランジスタやキャパシタの体積を減らす必要がある。初期の半導体メモリ装置の場合、フォトリソグラフィ（写真およびエッチング）工程が十分なマージンを有していたため、半導体メモリ装置の構成要素の体積を減らす方法で半導体メモリ装置の集積度を高めることが可能であった。しかし、半導体メモリ装置の集積度がさらに高まるにつれて、既存の方法とは異なる新しい方法が必要になった。
【０００３】
一方、半導体メモリ装置の集積度はデザインルールと密接な関係がある。したがって、半導体メモリ装置の集積度を高めるためにはデザインルールをさらに厳しくする必要があり、そうすることによって、フォトリソグラフィ工程の工程マージンを非常に低くすることができる。これは前記フォトリソグラフィ工程が従来よりはるかに精密に行われなければならないことを意味する。したがって、フォトリソグラフィ工程の工程マージンを低くしようとすると、収率が低下してしまうおそれもある。そこで、収率低下を防止しながら半導体メモリ装置の集積度を高めることができる新たな方法が要求されている。
【０００４】
このような要求に応じて、ＧＭＲあるいはＴＭＲなど公知のキャパシタとはデータ記憶作用の異なるデータ記憶媒体を、トランジスタの上側に備えるという、既存の半導体メモリ素子と全く異なる構造を有する半導体メモリ素子が紹介されている。
【０００５】
ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）メモリ素子も新たに登場した半導体メモリ素子のうち１つであって、図１は従来技術によるＳＯＮＯＳメモリ素子（以下、従来のメモリ素子）の断面を示している。図１に示すように、ｐ型半導体基板１０（以下、半導体基板）にｎ型導電性不純物が注入することにより、ソース領域１２およびドレイン領域１４が形成されている。そして、ソース領域１２とドレイン領域１４の間にチャンネル領域１６が画定されている。また、半導体基板１０のチャンネル領域１６上には、ゲート積層物１８が形成されている。ゲート積層物１８はトンネリング酸化膜１８ａと、窒化膜（Ｓｉ3Ｎ4）１８ｂと、ブロッキング酸化膜１８ｃと、ゲート電極１８ｄとで構成される。トンネリング酸化膜１８ａはソース領域１２およびドレイン領域１４と接触する。窒化膜１８ｂは所定密度のトラップサイトを有している。したがって、ゲート電極１８ｄに所定の電圧が印加されると、トンネリング酸化膜１８ａを通過した電子は窒化膜１８ｂの前記トラップサイトにトラップされる。ブロッキング酸化膜１８ｃは、前記電子がトラップされる過程で電子がゲート電極１８ｄへ移動するのを遮断するためのものである。
【０００６】
前記従来のメモリ素子は、窒化膜１８ｂの前記トラップサイトに電子がトラップされた時とトラップされていない時とでしきい電圧が異なる。従来のメモリ素子はこのような性質を用いて情報を保存（記憶）し、読出すことができる。
【０００７】
前記従来のメモリ素子は、その窒化膜１８ｂ内部に電子のトラップサイトが存在するので、チャンネルのしきい電圧を制御できる量の電子を保存することができる。しかし、単位セルには１ビットの情報しか保存することができない。したがって、前記のような従来技術によるメモリ素子では、集積度を高めるためにはメモリ素子の体積を減らす以外に他の方法がない。一方、さらに厳しくなりつつあるデザインルールを考慮する時、メモリ素子の体積を減らして集積度を高めるには限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、前記従来技術の問題点を改善するためのものであり製造工程のデザインルールに制約を課すことなく集積度は倍加させることができるＳＯＮＯＳメモリ装置を提供することである。
【０００９】
本発明が解決しようとする他の技術的課題は、前記ＳＯＮＯＳメモリ装置の製造方法を提供することである。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、前記ＳＯＮＯＳメモリ装置の動作方法を提供するところにある。
【課題を解決するための手段】
【００１１】
前記の技術的課題を達成するために本発明は、ソース領域とドレイン領域とチャンネル領域とを含む半導体層と、前記半導体層上に備えられて前記半導体層と共に上部ＳＯＮＯＳメモリ素子を形成する上部積層物と、前記半導体層の下に備えられて前記半導体層と共に下部ＳＯＮＯＳメモリ素子を形成する下部積層物と、を含むＳＯＮＯＳメモリ装置を提供する。
【００１２】
前記上部積層物は、上部トンネリング膜と、上部メモリノード膜と、上部絶縁膜と、上部ゲート電極とを、前記チャンネル領域の上面に順次積層させたものとすることができる。また、前記下部積層物は、下部トンネリング膜と、下部メモリノード膜と、下部絶縁膜と、下部ゲート電極とを、前記チャンネル領域の下面に順次積層させたものとすることができる。
【００１３】
前記上部メモリノード膜および下部メモリノード膜は、厚さや、トラップ密度や、構成物質を互いに異なるものとすることができる。そして、前記上部トンネリング膜および下部トンネリング膜は、その厚さが互いに異なるものとすることができる。
【００１４】
前記他の技術的課題を達成するために本発明は、第１半導体基板上に下部絶縁膜と、下部メモリノード膜と、下部トンネリング膜とを順次形成する第１段階と、前記下部トンネリング膜上に半導体層を形成する第２段階と、前記半導体層の所定領域上に前記半導体層と共に上部ＳＯＮＯＳメモリ素子をなす上部積層物を形成する第３段階と、前記半導体層にソース領域と、ドレイン領域と、チャンネル領域をと形成する第４段階と、を含むことを特徴とするＳＯＮＯＳメモリ装置の製造方法を提供する。
【００１５】
前記第２段階は、第２半導体基板内に水素イオン層を形成する段階、前記第２半導体基板の前記水素イオンが注入された面を前記下部トンネリング膜にボンディング（接着）する段階、および前記水素イオン層を中心に前記第２半導体基板のボンディング面の反対側を除去する段階を含むものとすることができる。
【００１６】
前記第３段階は、前記半導体層上に、上部トンネリング膜と、上部メモリノード膜と、上部絶縁膜と、ゲート電極用物質膜とを順次形成する段階と、前記ゲート電極用物質膜上に、前記チャンネル領域を限定する感光膜パターンを形成する段階と、前記感光膜パターンをエッチングマスクとして使用して、前記チャンネル領域が形成された半導体層上に積層された物質膜を逆順にエッチングする段階と、前記感光膜パターンを除去する段階と、を含むものとすることができる。
【００１７】
前記上部メモリノード膜および前記下部メモリノード膜は、互いに異なる厚さに形成でき、トラップ密度の互いに異なる物質膜に形成でき、トラップ密度は同一であっても物質の構成の互いに異なる物質膜に形成できる。
【００１８】
前記さらに他の技術的課題を達成するために本発明は、前記のＳＯＮＯＳメモリ装置の動作方法において、前記半導体層と前記下部ＳＯＮＯＳメモリ素子との間に第１書込み電圧を印加して前記下部ＳＯＮＯＳメモリ素子に第１データを書込むことを特徴とする、ＳＯＮＯＳメモリ素子のデータ書込み方法を提供する。
【００１９】
前記下部ＳＯＮＯＳメモリ素子に前記第１データを書込んだ後、前記半導体層と前記上部ＳＯＮＯＳメモリ素子との間に第２書込み電圧を印加して前記上部ＳＯＮＯＳメモリ素子に第２データを書込むことができる。
【００２０】
本発明はまた、前記さらに他の技術的課題を達成するために、前記のＳＯＮＯＳメモリ装置の動作方法において、前記ソース領域および前記ドレイン領域の間の電位差を維持しつつ前記上部ＳＯＮＯＳメモリ素子または前記下部ＳＯＮＯＳメモリ素子に読出し電圧を印加し、前記上部ＳＯＮＯＳメモリ素子または前記下部ＳＯＮＯＳメモリ素子に書込まれたデータを読出すことを特徴とする、データ読出し方法を提供する。
【００２１】
本発明はまた、前記さらに他の技術的課題を達成するために、前記のＳＯＮＯＳメモリ装置の動作方法において、前記半導体層と前記上部ＳＯＮＯＳメモリ素子との間に第１消去電圧を印加して前記上部ＳＯＮＯＳメモリ素子に書込まれたデータを消去することを特徴とする、データ消去方法を提供する。この時、前記半導体層と前記下部ＳＯＮＯＳメモリ素子との間に第２消去電圧を印加して前記下部ＳＯＮＯＳメモリ素子に書込まれたデータを消去することができる。
【発明の効果】
【００２２】
本発明のＳＯＮＯＳメモリ装置はチャンネル領域を含む共通半導体層を備え、前記共通半導体層の上下にそれぞれＳＯＮＯＳメモリ素子を備える。よって、本発明のＳＯＮＯＳメモリ装置を利用すれば単位セルに２ビットの情報を保存できるので、従来と同一なデザインルールを適用したとしても集積度は従来よりはるかに高められる。また、既存のＣＭＯＳ工程をそのまま利用できるので、製作が容易である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施例によるＳＯＮＯＳメモリ素子およびその製造方法を添付された図面を参照して詳細に説明する。添付の図面に示された層や領域などの厚さは明細書の明確性のために誇張して図示されたものである。
【００２４】
まず、本発明の実施例によるＳＯＮＯＳメモリ素子（以下、本発明のメモリ素子）について説明する。
【００２５】
図２に示すように、半導体基板４０（例えばｎ+シリコン基板）上に、下部絶縁膜４２、下部メモリノード膜４４、下部トンネリング膜４６が順次積層されている。下部絶縁膜４２は、下部メモリノード膜４４にキャリア（例えば電子）がトラップされる過程で前記キャリアが半導体基板４０へ移動するのを防止する。下部絶縁膜４２はシリコン酸化膜が望ましいが、その他にアルミナ（Ａｌ2Ｏ3）膜、タンタル酸化膜（ＴａＯ2）、またはチタン酸化膜（ＴｉＯ2）などで形成することができる。下部トンネリング膜４６はシリコン酸化膜であることが望ましいが、他の絶縁膜でもよい。下部メモリノード膜４４は、前記キャリアをトラップ可能な所定のトラップ密度、例えば１０12個／ｃｍ2以上のトラップ密度を有する絶縁膜であり、例えば窒化膜、ＰＺＴ膜などで形成することができる。下部トンネリング膜４６上に第１半導体層４８が存在する。第１半導体層４８はｎ+型導電性不純物がソース領域４８ａおよびドレイン領域４８ｂを含み、ソース領域４８ａとドレイン領域４８ｂとの間にチャンネル領域４８ｃを含む。半導体基板４０と、下部絶縁膜４２と、下部メモリノード膜４４と、下部トンネリング膜４６で構成される下部積層物は、第１半導体層４８と共に、下部ＳＯＮＯＳメモリ素子を形成する。第１半導体層４８は下記の上部ＳＯＮＯＳメモリ素子にも使われるので、第１半導体層４８のソース領域４８ａとドレイン領域４８ｂとチャンネル領域４８ｃは、それぞれ上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子に共通のソース領域およびドレイン領域およびチャンネル領域になる。
【００２６】
第１半導体層４８上に、チャンネル領域４８ｃを覆い、ソース領域４８ａおよびドレイン領域４８ｂと接触したゲート積層物５０が備えられている。ゲート積層物５０は、上部トンネリング膜５０ａと、上部メモリノード膜５０ｂと、上部絶縁膜５０ｃと、ゲート電極５０ｄとを含む。このようなゲート積層物５０は、第１半導体層４８と共に上部ＳＯＮＯＳメモリ素子を構成する上部積層物である。上部トンネリング膜５０ａはシリコン酸化膜が望ましいが、他の絶縁膜でもよい。また、上部メモリノード膜５０ｂは、所定のトラップ密度、例えば１０12個／ｃｍ2以上のトラップ密度を有する絶縁膜であり、例えば窒化膜、ＰＺＴ膜等を用いることができる。上部絶縁膜５０ｃは、上部メモリノード膜５０ｂに電子や正孔のようなキャリアがトラップされる過程で前記キャリアのゲート電極５０ｄへの移動を遮断するための手段である。上部絶縁膜５０ｃは、ＳｉＯ2膜であることが望ましいが、Ａｌ2Ｏ3膜、ＴａＯ2膜、ＴｉＯ2膜等が使用できる。ゲート電極５０ｄは導電性不純物がドーピングされた半導体電極または金属電極で構成することができる。
【００２７】
ゲート電極５０ｄと半導体基板４０とが第１半導体層４８を中心として上下に備えられていることから、ゲート電極５０ｄが上部ゲート電極であり、半導体基板４０が下部ゲート電極であるといえる。
【００２８】
前記のように本発明のＳＯＮＯＳメモリ素子は、第１半導体層４８を中心としてその上下にそれぞれ上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子を備える。前記上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子には互いに異なる（別個独立の）情報が保存される。例えば、前記上部メモリ素子にデータ“１”が保存され、前記下部メモリ素子にはデータ“０”が保存されてもよい。逆の場合も勿論可能である。
【００２９】
このように前記上部および下部ＳＯＮＯＳメモリ素子に互いに異なる情報を保存できることは、前記上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子にデータが保存された時に前記上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子のしきい電圧のシフト程度が互いに異なるためである。
【００３０】
前記上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子のしきい電圧シフトを互いに異なるものとするために、前記上部ＳＯＮＯＳメモリ素子の上部メモリノード膜５０ｂと前記下部ＳＯＮＯＳメモリ素子の下部メモリノード膜４４とのトラップ密度を互いに異なるものとすることが望ましい。この場合、２つのメモリノード膜５０ｂおよび４４の厚さは同一とすることができる。上部メモリノード膜５０ｂおよび下部メモリノード膜４４のトラップ密度が等しい場合、前記２つのメモリノード膜５０ｂおよび４４の厚さは異なるものとすることが望ましい。
【００３１】
前記上部ＳＯＮＯＳメモリ素子および下部ＳＯＮＯＳメモリ素子のしきい電圧シフトは、各ＳＯＮＯＳメモリ素子のトンネリング酸化膜の厚さが互いに異なる場合にも異ならしめることができる。
【００３２】
次に、前記した本発明のＳＯＮＯＳメモリ素子の製造方法を図３ないし図１０を参照して説明する。ここで、各部材の機能や役割についての説明は前記したので省略する。
【実施例１】
【００３３】
まず、図３に示すように、半導体基板４０上に下部絶縁膜４２、下部メモリノード膜４４、および下部トンネリング膜４６を順次形成する。下部絶縁膜４２はＳｉＯ2膜、Ａｌ2Ｏ3膜、ＴａＯ2膜、ＴｉＯ2膜のうちいずれか１つで形成することができる。下部トンネリング膜４６はＳｉＯ2膜で形成することができるが、他の絶縁膜で形成してもよい。下部メモリノード膜４４はトラップ密度が１０12個／ｃｍ2以上の物質膜（例えば、窒化膜またはＰＺＴ膜）で形成できる。下部メモリノード膜４４は、上部メモリノード膜５０ｂ（図８を参照して後述）とトラップ密度を異にするものとしてもよく、あるいは同一に形成することもできる。
【００３４】
下部メモリノード膜４４のトラップ密度を上部メモリノード膜５０ｂのトラップ密度と異にして形成する場合、下部メモリノード膜４４の厚さを前記上部メモリノード膜５０ｂと異にして形成することが望ましい。ただし、下部メモリノード膜４４と前記上部メモリノード膜５０ｂとを異なる物質で形成すれば、下部メモリノード膜４４と前記上部メモリノード膜とを同一厚さに形成しても、２つのメモリノード膜（４４、５０ｂ）のトラップ密度を異なるものとすることができる。
【００３５】
次に、図４に示すように、第１半導体層４８を準備した後、第１半導体層４８に水素イオン６０を注入する。水素イオン６０は第１半導体層４８を二分するために注入する。したがって、水素イオン６０は図５に示すように第１半導体層４８の分離しようとする位置に水素イオン層６２が形成されるように一定のエネルギーで注入することが望ましい。
【００３６】
さらに、図５を参照すれば、水素イオン層６２を中心として第１半導体層４８の一方の側（Ａ１）は薄く、他の側（Ａ２）は厚いことが分かる。この厚い部分（Ａ２）は後続工程で除去される。
【００３７】
図４および図５に示した水素イオン６０注入過程は、第１半導体層４８を下部トンネリング膜４６にボンディングした後に実施することもできる。
【００３８】
第１半導体層４８に水素イオン層６２を形成した後、図６に示すように、第１半導体層４８と半導体基板４０とをボンディングする。この時、水素イオン層６２を中心として第１半導体層４８の前面、すなわち薄い部分Ａ１が下部トンネリング膜４６を向くように第１半導体層４８を半導体基板４０にボンディングする。第１半導体層４８と半導体基板４０とのボンディングは両者の圧着によってなされる。前記圧着と共に圧着された結果物を加熱することもできる。
【００３９】
このように第１半導体層４８と半導体基板４０とをボンディングした後、第１半導体層４８の厚い部分Ａ２を除去するために、第１半導体層４８に若干の力や衝撃を加えれば水素イオン層６２を中心に第１半導体層４８の厚い部分Ａ２が分離される。このような分離過程を経て下部トンネリング膜４６上には、第１半導体層４８の薄い部分Ａ１のみが残る。以下、下部トンネリング膜４６上に残っている第１半導体層４８の薄い部分Ａ１を第１半導体層４８と記載する。
【００４０】
次に、図７に示すように、下部トンネリング膜４６上に形成された第１半導体層４８の所定領域上に第１感光膜パターンＰ１を形成する。第１感光膜パターンＰ１で覆われた領域はチャンネル領域になる。第１感光膜パターンＰ１が形成された第１半導体層４８にｎ+型導電性不純物を注入する。以後、第１感光膜パターンＰ１を除去する。このようにして、第１半導体層４８は前記ｎ+導電性不純物が注入されたソース領域４８ａおよびドレイン領域４８ｂと第１感光膜パターンＰ１で覆われたチャンネル領域４８ｃとに区分される。
【００４１】
次いで、図８に示すように、半導体層４８上にチャンネル領域４８ｃを覆う上部トンネリング膜５０ａを形成する。上部トンネリング膜５０ａはシリコン酸化膜で形成する。上部トンネリング膜５０ａは下部トンネリング膜４６と同一厚さに形成できるが、それより薄く、または厚く形成することもできる。上部トンネリング膜５０ａの所定領域上に、望ましくはチャンネル領域４８ｃの真上側に上部メモリノード膜５０ｂを形成する。上部メモリノード膜５０ｂは所定のトラップ密度、例えば１０12個／ｃｍ2以上のトラップ密度を有する物質膜で形成することができる。したがって、上部メモリノード膜５０ｂは、例えば窒化膜またはＰＺＴ膜で形成できるが、他のトラップ物質膜で形成することもできる。上部メモリノード膜５０ｂは、トラップ密度または厚さが下部メモリノード膜４４と異なるように形成できる。上部トンネリング膜５０ａ上にこのような上部メモリノード膜５０ｂを覆う上部絶縁膜５０ｃを形成し、その表面を平坦にする。上部絶縁膜５０ｃはＳｉＯ2膜、Ａｌ2Ｏ3膜、ＴａＯ2膜、ＴｉＯ2膜のうちいずれか１つで形成することができる。このような上部絶縁膜５０ｃの所定領域上に、望ましくは上部メモリノード膜５０ｂの真上側にゲート電極５０ｄを形成する。ゲート電極５０ｄは導電性不純物がドーピングされた半導体物質で形成するか、または金属で形成することができる。以後、ゲート電極５０ｄ回りの上部絶縁膜５０ｃおよび上部トンネリング膜５０ａを除去し、第１半導体層４８のソース領域４８ａおよびドレイン領域４８ｂを露出させる。
【００４２】
このような過程を経て図２に示したようなＳＯＮＯＳメモリ装置が形成される。
【実施例２】
【００４３】
図９に示すように、半導体基板４０上に、下部絶縁膜４２と、下部メモリノード膜４４と、下部トンネリング膜４６とを順次形成する。そして、下部トンネリング膜４６上に第２半導体層４９を形成する。第２半導体層４９は第１実施例の第１半導体層４８と同じ方法で形成してもよいが、他の方法で形成することもできる。例えば、第２半導体層４９は第１実施例の第１半導体層４８のようにボンディング方法で形成する代わりに、下部トンネリング膜４６上にシリコン（Ｓｉ）を積層して形成することもできる。
【００４４】
続いて、第２半導体層４９上に、上部トンネリング膜５０ａと、上部メモリノード膜５０ｂと、上部絶縁膜５０ｃと、ゲート電極５０ｄとを順次形成する。そして、ゲート電極５０ｄの所定領域上に第２感光膜パターンＰ２を形成する。第２感光膜パターンＰ２は、第１実施例の第１感光膜パターンＰ１と同様に、第２半導体層４９でチャンネル領域を画定するものである。さらに、図１０に示すように、第２感光膜パターンＰ２をエッチングマスクとして、第２感光膜パターンＰ２回りの、ゲート電極５０ｄと、上部絶縁膜５０ｃと、上部メモリノード膜５０ｂと、上部トンネリング膜５０ａとを順次エッチングして第２半導体層４９を露出させる。次に、第２半導体層４９の露出された領域に所定の導電性不純物を注入する。それから、第２感光膜パターンＰ２を除去する。このようにして第２半導体層４９は、第２感光膜パターンＰ２で覆われたチャンネル領域４９ｃと、ソース領域４９ａおよびドレイン領域４９ｂとに区分される。そして、第２半導体層４９のチャンネル領域４９ｃ上に、上部トンネリング膜５０ａと、上部メモリノード膜５０ｂと、上部絶縁膜５０ｃと、ゲート電極５０ｄとを含むゲート積層物が形成される。
【００４５】
次には、図２に示した本発明のＳＯＮＯＳメモリ装置の動作方法について簡単に説明する。
【００４６】
＜書込み＞
第１半導体層４８と半導体基板４０との間に第１書込み電圧を印加して下部メモリノード膜４４に電子をトラップさせる。このように下部メモリノード膜４４に電子がトラップされた状態を、下部ＳＯＮＯＳメモリに第１データが書込まれたこととする。前記第１データは“０”または“１”となる。
【００４７】
次に、第１半導体層４８とゲート電極５０ｄとの間に第２書込み電圧を印加して上部メモリノード膜５０ｂに電子をトラップさせる。この時、上部メモリノード膜５０ｂと下部メモリノード膜４４とのトラップ密度は互いに異なることがあるので、上部メモリノード膜５０ｂにトラップされる電子の数は下部メモリノード膜４４にトラップされた電子の数と異なることがありうる。このように、上部メモリノード膜５０ｂに電子がトラップされた状態を上部ＳＯＮＯＳメモリに第２データが書込まれたこととする。前記第２データは“０”または“１”となる。
【００４８】
＜読出し＞
ソース領域４８ａとドレイン領域４８ｂとの間に所定の電圧を印加し、半導体基板４０に第１読出し電圧を印加する。この時、ソース領域４８ａとドレイン領域４８ｂとの間に一定値以上の電流が流れる場合には、下部ＳＯＮＯＳメモリ素子からデータ“１”を読出したこととし、電流が流れていないか、またはその値が前記一定値より小さい場合には、前記下部ＳＯＮＯＳメモリ素子からデータ“０”を読出したこととする。この過程は逆であってもよい。
【００４９】
次に、上部ＳＯＮＯＳメモリ素子に書込まれたデータを読出すために、ソース領域４８ａおよびドレイン領域４８ｂに所定の電圧を印加し、ゲート電極５０ｄに第２読出し電圧を印加する。このようにして、ソース領域４８ａとドレイン領域４８ｂとの間に一定値以上の電流が流れる場合には、前記上部ＳＯＮＯＳメモリ素子からデータ“１”を読出したこととし、電流が流れていないか、またはその値が前記一定値より小さい場合には前記上部ＳＯＮＯＳメモリ素子からデータ“０”を読出したこととする。この過程は逆であってもよい。
【００５０】
＜消去＞
下部ＳＯＮＯＳメモリ素子に書込まれたデータを消去するために、第１半導体層４８と半導体基板４０との間に前記第１書込み電圧と極性が反対となる第１消去電圧を印加する。前記第１消去電圧が印加されつつ前記下部ＳＯＮＯＳメモリ素子の下部メモリノード膜４４にトラップされた電子が放電され、書込まれたデータが消去される。
【００５１】
上部ＳＯＮＯＳメモリ素子に書込まれたデータを消去するために、第１半導体層４８とゲート電極５０ｄとの間に前記第２書込み電圧と極性が反対となる第２消去電圧を印加する。前記第２消去電圧が印加されつつ前記上部ＳＯＮＯＳメモリ素子の上部メモリノード膜５０ｂにトラップされた電子が放電され、書込まれたデータが消去される。
【００５２】
前記の説明で多くの実施形態が具体的に記載されているが、それらは発明の範囲を限定するものというよりは望ましい実施形態の例示として解釈されなければならない。例えば、当業者であれば上部および下部ＳＯＮＯＳメモリ素子にそれぞれ対応するように複数の半導体層を備えることができるであろう。したがって、本発明の範囲は説明された実施例によって定まるものではなく、特許請求の範囲に記載された技術的思想により定まらなければならない。
【産業上の利用可能性】
【００５３】
本発明は、各種コンピュータのメモリ装置、メモリカード、メモリスティック（Memory Stick（登録商標））、データ記録媒体、カムコーダ、携帯電話、デジタルカメラ、およびその他データ記録が必要な電磁装置および光学装置に使うことができる。
【図面の簡単な説明】
【００５４】
【図１】従来技術によるＳＯＮＯＳメモリ素子の断面図である。
【図２】本発明の実施例によるＳＯＮＯＳメモリ素子の断面図である。
【図３】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図４】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図５】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図６】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図７】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図８】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示した断面図である。
【図９】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示した断面図である。
【図１０】図２に示したＳＯＮＯＳメモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示した断面図である。
【符号の説明】
【００５５】
４０    半導体基板（下部ゲート電極）
４２    下部絶縁膜
４４    下部メモリノード膜
４６    下部トンネリング膜
４８    第１半導体層
４８ａ  ソース領域
４８ｂ  ドレイン領域
４８ｃ  チャンネル領域
５０    上部メモリノード膜
５０ａ  上部トンネリング膜
５０ｂ  上部メモリノード膜
５０ｃ  上部絶縁膜
５０ｄ  （上部）ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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