(57)【要約】    【課題】従来の静電放電保護回路は、ダイオードまたは、ＭＯＳＦＥＴを用いた回路であった。前者は逆バイアスの降伏電圧が高いため、内部回路を破損する恐れがあり、後者は寄生容量が大きくなるため高周波では特性劣化の問題があった。このため、本発明においてはＧＨｚ以上でも適用可能な静電保護回路の実現を目的とした。    【解決手段】内部回路の入出力端子にＮＰＮトランジスタ１０およびＰＮＰトランジスタ２０のエミッタ電極を接続し、ＮＰＮトランジスタ１０のコレクタ電極を正電位側電源に、ＰＮＰトランジスタ２０のコレクタ電極を接地側電位に接続し、ＮＰＮトランジスタ１０のベース電極を接地し、ＰＮＰトランジスタ２０のベース電極を正電位側電源に接続する構成とし、これにより高耐圧でかつ入力側で低寄生容量の小さい静電放電保護回路を実現した。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路における静電放電保護回路において、
正電位側電源端子と入出力端子との間に接続されたＮＰＮ構造のバイポーラトランジスタのベース電極を接地電位端子に接続し、
前記入出力端子と前記接地電位端子との間に接続されたＰＮＰ構造のバイポータトランジスタのベース電極を前記正電位側電源端子に接続し、
かつ、前記正電位側電源端子と前記接地電位端子との間に電源線間保護回路を接続していることを特徴とする静電放電保護回路。
【請求項２】
請求項１に記載の静電放電保護回路において、
前記２つのバイポーラトランジスタの一方、もしくは両方をＣＭＯＳプロセスのトリプルウェル構造を用いて構成することを特徴とする静電放電保護回路。
【請求項３】
請求項２に記載の静電放電保護回路において、
前記２つのバイポーラトランジスタを、トリプルウェル構造内にＰＮ接合ダイオードを形成し、該Ｐ／Ｎ接合ダイオードにより寄生的なバイポーラトランジスタを構成せしめることを特徴とする静電放電保護回路。
【請求項４】
請求項１または２に記載の静電放電保護回路において、
前記バイポーラトランジスタの両方を縦型構造とするか、またはＮＰＮトランジスタを縦型とし、ＰＮＰトランジスタを横型構造とするか、何れかの構造とすることを特徴とする静電放電保護回路。
【請求項５】
請求項１乃至４の何れかに記載の静電放電保護回路において、
ＰＮＰ，ＮＰＮの各バイポーラトランジスタにおけるエミッタ電極を入出力端子に接続することを特徴とする静電放電保護回路。
【請求項６】
請求項５に記載の静電放電保護回路において、
入出力端子における保護回路の寄生容量を１００ｆＦ以下にしたことを特徴とする静電放電保護回路。
【請求項７】
請求項１乃至６の何れかに記載の静電放電保護回路における前記電源線間保護回路において、
静電放電ストレスの入力により、接地端子に対して正電位側電源端子の電位が正のバイアスとなる場合、前記電源線間保護回路が１０Ｖ以下でターンオンすることを特徴とする静電放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において入出力回路に関連し、静電放電保護回路に関する。
【背景技術】
【０００２】
従来回路の基本的な構成について、以下図６を用いて説明する。図６において６１は接地端子（以下、ＶＳＳ端子と表記）であり、６２は正電位側端子（以下、ＶＤＤ端子と表記）である。ＣＭＯＳプロセスにおける静電放電保護回路（以下、ＥＳＤ保護回路と表記）としては、ＮＭＯＳトランジスタ（以下ＮＭＯＳと表記）あるいは、ＰＭＯＳトランジスタ（以下ＰＭＯＳと表記）をダイオード接続し、ダイオード接続したＮＭＯＳ（Ｄ２）は保護されるべき内部回路６４の入出力端子６３（以下、Ｉ／Ｏ端子と表記する。入力もしくは出力、もしくは入力と出力とを兼用するＩ／Ｏ端子の意として用いる。）とＶＳＳ端子６１との間に、また、ダイオード接続したＰＭＯＳ（Ｄ１）はＩ／Ｏ端子６３とＶＤＤ端子６２との間にそれぞれ逆バイアス方向に接続した回路を用いるのが一般的である。  
また、数ＧＨｚの高速で動作するＩ／Ｏ端子６３の場合においても、ＰＮ接合保護ダイオードをＶＤＤ端子６２とＩ／Ｏ端子６３、および、Ｉ／Ｏ端子６３とＶＳＳ端子６１との間にそれぞれ逆バイアス方向、すなわち、通常使用状態では電流が流れない向きに接続する回路が有効であることが下記非特許文献１において報告されている。一般に、ＰＮ接合ダイオードは、逆バイアスでの降伏電圧が数十Ｖに達するため、ＶＤＤ端子６２とＶＳＳ端子６１との間に数Ｖで降伏（ＥＳＤ保護回路ではターンオンあるいはスナップバック等と呼ばれる）する回路を電源線間保護回路として接続し、この電源線間保護回路ＭＮ１を経由してサージを迂回させる。
【０００３】
従来回路による保護動作中では、図６においてＶＤＤ端子６２に接続されているダイオードＤ１は順方向バイアスの状態にあり、このオン抵抗と電源線間保護回路ＭＮ１のオン抵抗とが直列接続され図６中における破線の経路をとる形となるため、これらの合計がサージパスの合成抵抗となり、サージ電流が大きくなるほど保護されるべき内部回路６４に印加される電圧が上昇する。また、オン抵抗が充分小さくても、電源線間保護回路ＭＮ１のトリガ電圧すなわち、保護開始電圧が高いと、サージパスに電流が流れる前に内部回路６４への印加電圧が上昇し、内部回路６４破壊の原因となる。ゲート酸化膜厚が、５ｎｍである微細プロセス（最小線幅０．２５ｎｍ以下のプロセスに相当）では、この酸化膜により形成された静電容量の影響により人体モデル（以下ＨＢＭと表記）に基づくパルス幅の電圧印加ストレスとして、約８〜１０Ｖで破壊に至ることが下記の非特許文献２で報告されている。したがって、保護回路のトリガ電圧や保護動作中の端子電圧であるクランプ電圧は１０Ｖ以下でなければならない。このように、Ｉ／Ｏ端子６３と電源端子（ＶＤＤ端子６２もしくはＶＳＳ端子６１）の間に接続された保護回路の寄生容量を抑制することと保護動作中におけるサージパスの低抵抗化とが高速Ｉ／Ｏ保護回路の課題となっていた。
【０００４】
このように、ダイオードを用いた従来のＥＳＤ保護回路における主な間題点は、逆バイアス方向の降伏電圧が高いため、例えば、ＶＳＳ端子６１を基準に正バイアスのＥＳＤ電圧がＩ／Ｏ端子６３に印加された場合や、この逆に、ＶＤＤ端子６２を基準に負バイアスのＥＳＤ電圧がＩ／Ｏ端子６３に印加された場合には、電源線間保護回路ＭＮ１のＥＳＤ保護動作が必須となり、保護動作中のＩ／Ｏ端子電圧上昇が避けられない点にある。保護回路自身の耐性は高くできても、内部回路６４を破壊してしまう特性では、結局ＬＳＩのＥＳＤ耐性を劣化させてしまうことになる。一方、従来から多用されてきたＭＯＳＦＥＴを保護回路とする構成は、ＭＯＳＦＥＴの特徴であるスナップバック動作を利用するため、逆バイアス方向であっても、低いクランプ電圧を維持して大電流のサージを通電することが可能である。しかし、単位寄生容量に対する耐ＥＳＤ電圧（以下、ＥＳＤ耐量と表記）は、ＰＮ接合デバイスより劣るため、充分なＥＳＤ耐量を得るためには回路占有面積と寄生容量の増加を招くのが難点であった。  
Ｉ／Ｏ端子における信号の動作速度が増加すると、許容できる寄生容量は減少する。１０ＧＨｚ以上の動作速度においては許容できる寄生容量は１００ｆＦ以下である。したがってパッドの容量を最大５０ｆＦとすると、保護回路に許される寄生容量はわずか５０ｆＦ以下となる。したがって、１０ＧＨｚ以上で動作するＩ／Ｏ端子に対して充分な耐圧、例えば工場環境などで最低必要なＨＢＭに基づく電圧印加ストレス５００Ｖ〜１０００Ｖを確保するためには、１０ｆＦあたり１００〜２００Ｖの耐性を具備しなければならないことになる。
【０００５】
【非特許文献１】C. Richier, et al. “Investigation on Different ESD ProtectionStrategies Devoted to 3.5 V RF Applications (2GHz) in a 0.18 μm CMOS Process”, Proc. EOS/ESD  Symp. 2000, pp.251-259, 2000.
【非特許文献２】A. Amerasekera, et al. “The Impact of Technology Scaling on WSDRobustness and Protect Circuit Design,” IEEE Trans. on Components, Packaging,and Manufacturing Technology Part A, Vol. 18, pp.314-320, 1995
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上述べたように、従来技術では保護回路の寄生容量抑制と高いＥＳＤ保護耐性とを両立させることは困難である。このため、従来回路および、回路のレイアウトパタンでは困難であった低容量・高耐量のＥＳＤ保護回路を実現することが課題となっていた。本発明においては、１０ＧＨｚ以上の高速で動作するＩ／Ｏ回路への適用を可能とするため、１００ｆＦ以下望ましくは５０ｆＦ以下の寄生容量でＨＢＭにおいて１０００Ｖ以上のＥＳＤ耐量を実現することを目指し、特に、アナログ・デジタル混載ＬＳＩにおける入力および出力端子のＥＳＤ保護において、低寄生容量で高耐圧な保護回路の実現を目的としている。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本発明の請求項１においては
半導体集積回路における静電放電保護回路において、バイポーラトランジスタを主たる保護回路として機能せしめる構成とし、正電位側電源端子と入出力端子との間に接続されたＮＰＮトランジスタのベース電極を接地端子に接続し、入出力端子と接地端子との間に接続されたＰＮＰトランジスタのベース電極を正電位側電源端子に接続し、かつ、正電位側電源端子と接地端子との間に電源線間保護回路が接続している構成の静電放電保護回路について規定している。
【０００８】
請求項２においては、請求項１に記載の静電放電保護回路において、前記バイポーラトランジスタの一方、もしくは両方をＣＭＯＳプロセスのトリプルウェル構造を用いて構成することについて規定している。
【０００９】
請求項３においては、請求項２に記載の静電放電保護回路において、前記バイポーラトランジスタを、トリプルウェル構造内にＰＮ接合ダイオードを構成することによって発生する寄生的なバイポーラトランジスタとする構成について規定している。
【００１０】
請求項４においては、請求項１または２に記載の静電放電保護回路において、  前記バイポーラトランジスタの両方を縦型構造とするか、またはＮＰＮトランジスタを縦型とし、ＰＮＰトランジスタを横型構造とするか、何れかの構造とすることについて規定している。
【００１１】
請求項５においては、請求項１乃至４の何れかに記載の静電放電保護回路において、ＰＮＰ，ＮＰＮの各バイポーラトランジスタにおけるエミッタ電極を入出力端子に接続する構造について規定している。
【００１２】
請求項６においては、請求項５に記載の静電放電保護回路において、Ｉ／Ｏ端子における保護回路の寄生容量を１００ｆＦ以下にした構成について規定している。
【００１３】
請求項７においては、請求項１乃至６の何れかに記載の静電放電保護回路における前記電源線間保護回路において、静電放電ストレスの入力により、接地端子に対して正電位側端子の電位が正のバイアスとなる場合、前記電源線間保護回路が１０Ｖ以下でターンオンする構成について規定している。
【発明の効果】
【００１４】
本発明における第１の実施の形態によれば、トリプルウェル構造を用いたバイポーラトランジスタと電源線間保護回路とを組み合わせ、電源線間保護回路を経由するサージ経路の通電を、バイポーラトランジスタのターンオントリガとして用いれば、電源線間保護回路とダイオードによるサージ経路の他にバイポーラトランジスタによるサージ経路も形成することができるので、端子電圧を低く押させることが可能である。また、エミッタ電極をＩ／Ｏ端子に接続することは、寄生容量を抑制する効果がある。第２、第３の実施の形態で示すように、同じ等価回路を実現するために複数のレイアウトから選択できるため、保護回路設計者が適宜、内部回路にあわせた最適レイアウトを選ぶことができる。
【００１５】
本発明における保護回路自身のＥＳＤ耐圧は、エミッタ電極の面積に依存し、同じ面積であれば従来のダイオード型保護回路と同等以上であると考えられるが、電源線間保護回路を経由したサージパスで全てのサージ電流を通電せしめる従来回路と異なり、Ｉ／Ｏ端子とＶＤＤおよびＶＳＳの電源端子に接続された保護回路を直接通電するサージ経路が確保されるため、端子電圧を低く抑えることが可能である。これは内部回路の耐圧が低い微細プロセスにおいては、実質的なＥＳＤ耐圧の増加をもたらす。  
このように、本発明の保護回路は、通信用ＬＳＩに代表される高速アナログＬＳＩや高速アナログ・デジタル混載ＬＳＩにおいて、ＧＨｚ以上の高速動作が求められるＩ／Ｏ回路の保護に極めて有効である。
【発明を実施するための最良の形態】
【００１６】
（本発明の特徴）
本発明のＥＳＤ保護回路の基本構成を図１（ａ）に示す。本発明のＥＳＤ保護回路は、アナログ・デジタル混載用ＣＭＯＳプロセスで一般的に用いられるトリプルウェル構造を利用し、縦型ＮＰＮバイポーラトランジスタ１０のエミッタ電極１２を従来とは逆にＩ／Ｏ端子６３に接続することを第一の特徴としている。すなわち、寄生容量の大きなコレクタ端子１１ではなく、電流増幅率は劣るものの、寄生容量を小さくできるエミッタ電極１２を静電放電ストレスの入力端子とすることで、容量負荷を大幅に削減するものである。  
第二の特徴として、ＮＰＮトランジスタ１０とは別にＰＮＰトランジスタ２０を用意し、このＰＮＰトランジスタのベース電極１３をＶＤＤ端子６２に接続し、エミッタ電極１４をＩ／Ｏ端子６３に接続し、コレクタ電極１５をＶＳＳ端子６１に接続する。さらに、縦型ＮＰＮトランジスタ１０のベース電極１６をＶＳＳ端子６１に接続し、コレクタ電極１１をＶＤＤ端子６２に接続する。
【００１７】
このような接続によって構成される保護回路の等価回路を図１（ｂ）に示す。図において、実線矢印の経路（実細線）はＶＳＳ電位を基準とした正のサージに対する電流の流れを示すもので、この場合は電源線間の電位が上昇し、保護回路ＭＮ１がスナップバックすると、Ｉ／Ｏ端子６３とＶＳＳ電位（図１では接地電位）との間に接続されているＰＮＰトランジスタ２０のエミッタ１４−ベース１３間（Ｅ−Ｂ間）に電流が流れ、エミッタ１４−コレクタ１３間（Ｅ−Ｃ間）がターンオンして導通状態となる（図１（ｂ）における矢印太線の実線および破線の経路）。一方、破線矢印の経路（破線細線）はＶＤＤ電位を基準とした負のサージを示すもので、上記正のサージに対する逆の場合である。この場合はＩ／Ｏ端子６３とＶＤＤ電位との間に接続されているＮＰＮトランジスタ１０のエミッタ１２−コレクタ１１間がターンオンして導通状態となる。また、これら以外のサージに対してもＰＮ接合（ダイオード）の順方向電流として流れる。
【００１８】
なお、ＰＮＰトランジスタ２０は、縦型構造で構成してもよい。ただし、この場合、コレクタ電極１５はＰ型シリコン基板（Ｐ−ｓｕｂ）に接続された形となるため、ノイズの回り込み防止など、特別な配慮が必要となる。また、ＮＰＮトランジスタ１０とＰＮＰトランジスタ２０をそれぞれダイオード素子のパタンレイアウトを用いて、寄生的なトランジスタ素子で構成することも可能である。これらについては後述する。
【００１９】
本発明によるＥＳＤ保護回路において、Ｉ／Ｏ端子６３の寄生容量は、トランジスタのエミッタ電極の大きさに依存する。通常のＣＭＯＳプロセスの場合、ＰＮ接合のサイズが０．６μｍ×２５μｍの場合、印加される電圧条件にも依存するが、最大約９０ｆＦとなることが非特許文献１で報告されている。
【００２０】
本発明の構成では、単なるスナップバック動作とは異なる原理で逆バイアスの電流を通電する。例えば、図１（ｂ）において、ＶＳＳ電位を基準に正電圧のＥＳＤストレスがＩ／Ｏ端子６３に印加されたとする。印加された電圧が上昇すると、ＰＮＰトランジスタのエミッタ−コレクタ間に電位差が生じるが、同時に、このＰＮＰトランジスタのエミッタ−ベース間で形成されたＰＮ接合を介して、ＶＤＤ−ＶＳＳ間に搭載したＮＭＯＳ保護回路ＭＮ１のドレイン−ソース間にも電圧が印加されることになる。プロセスにもよるが、ＮＭＯＳのスナップバック電圧は約４〜８Ｖ程度であり、ＰＮ接合ダイオードの順方向ＯＮ電圧（ビルトイン電圧）である約０．８Ｖと、ＮＭＯＳのスナップバック電圧の合計がバイポーラトランジスタの降伏電圧より低ければ、ＰＮ接合ダイオードと電源線間保護用のＮＭＯＳを介して通電する電流パスが先行してサージ電流を流す。これはすなわち、従来のダイオードＤ１，Ｄ２を用いた保護回路の動作と同じである。従来と異なるのは、ＰＮ接合ダイオードがＰＮＰバイポーラトランジスタ２０の一部であるため、このダイオードに流れる電流がＰＮＰトランジスタ２０のベース電流に相当する点である。
【００２１】
したがって、上記の電流パスに電流が流れると、ＰＮＰトランジスタ２０にとってはベース電流が流れたことと等価になり、ＰＮＰトランジスタ２０がターンオンする。この動作により、保護回路としてのＰＮＰトランジスタ２０も有効となり、Ｉ／Ｏ端子６３の電圧上昇を抑制する。  
このように、本発明では、電源線間保護回路ＭＮ１のターンオンを主保護回路のトリガとして用いる点が従来技術と異なる。また、電源線間保護回路ＭＮ１はＩ／Ｏ端子６３の寄生容量とは無関係であるため、面積の許す限り大型化できる。本発明のこれらの特徴的な構造により、実施の形態で示すとおり、約１０ｆＦ程度の寄生容量にもかかわらず、ＨＢＭ換算で約３５０Ｖ以上のＥＳＤ耐量を実現できる。
【００２２】
（第１の実施の形態）
以下、図１を用いて本発明による第１の実施の形態を説明する。図１（ｂ）に示したとおり、ＮＰＮトランジスタ１０とＰＮＰトランジスタ２０のベース接続を互いに交差させる構造により、電源線間保護回路ＭＮ１を主保護回路の補助回路として用いるのではなく、主保護回路のトリガ回路として用いる。ＶＳＳ電位を基準に正のバイアスがＩ／Ｏ端子６３に印加された場合については上記において説明したので、ここでは、その他のサージ経路について説明する。  
ＶＳＳ電位基準に負電圧のＥＳＤストレスが印加された場合は、Ｉ／Ｏ端子６３−ＶＤＤ端子６２間に接続したＮＰＮトランジスタ１０のベースエミッタに相当するＰＮ接合ダイオードが主たるサージ経路となる。さらに、このＰＮ接合ダイオードを流れる電流は、ＮＰＮトランジスタ１０のベース電流に相当するため、電源線間保護回路（順方向接続となる）ＭＮ１を介してＶＤＤ端子−Ｉ／Ｏ端子間の電位差が増加すると、ＮＰＮトランジスタ１０がターンオンする。
【００２３】
次にＶＤＤ電位基準の場合について説明する。ＶＤＤ端子６２を電位の基準として、Ｉ／Ｏ端子６３に正電圧のＥＳＤストレスが印加された場合は、ＰＮＰトランジスタ２０のＰＮ接合ダイオードによるサージ経路が主たる経路となり、電源線間保護回路ＮＭ１の順方向パスを介したＰＮＰトランジスタ２０のエミッタ−コレクタ電流パスが加わる。これは、前述のＶＳＳ電位基準で負ＥＳＤのサージ経路と同様の経路となる。同様に、ＶＤＤ電位基準で負電圧ＥＳＤストレスの場合は、電源線間保護回路ＭＮ１のスナップバックとＮＰＮトランジスタ１０のベースエミッタ間ＰＮ接合ダイオードのターンオンをトリガとしてＮＰＮバイポーラトランジスタ１０がターンオンしてＩ／Ｏ端子６３を保護する。この場合はＶＳＳ電位基準で正電圧ＥＳＤ印加の場合に対応する。
【００２４】
図２は、本構造の保護回路において、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｉｎｇ）法によりスナップバック特性を測定した例である。エミッタ電極１２をＩ／Ｏ端子６３とし、コレクタ電極１１をＶＳＳ電位に接続した縦型ＮＰＮトランジスタ１０（図１（ａ）に相当）に対し、ＶＳＳ電位を基準に正電圧のＴＬＰストレスをＩ／Ｏ端子６３に印加した。このとき、ベース電極に０Ｖ，０．５Ｖ，１．０Ｖを加えた場合の過渡変化を調べた。  
ＴＬＰパルス幅は約１５０ｎｓであり、ＨＢＭのＥＳＤ放電を想定している。横軸のクランプ電圧は、エミッタ電極の電圧である。また、エミッタに流れ込む電流がＴＬＰ電流となる。ＴＬＰ法では、同軸ケーブルをコンデンサにみたてて充電し、被試験デバイスに放電する。ＴＬＰ法は充電と放電を繰り返し、放電毎に次の充電電圧を上昇させる。同軸ケーブルを用いて充放電することで、台形波を維持したまま大電流パルスを供給できるため、保護デバイス単体のＥＳＤ耐性を評価する試験法として広く用いられている。本第１の実施の形態では、故障判定に一定の電圧で充電したパルスを各ストレスパルスに引き続いて印加し、そのときの電流を観測した。もし、リークなどの異常が発生すれば、定電圧パルス電流が増加する。定電圧パルス電流が急激に増加したときのＴＬＰ電流が、デバイスの耐ＥＳＤ電流に相当する。ＨＢＭ試験では、１００ｐＦのコンデンサに充電した電荷を１．５ｋΩの負荷抵抗を介して放電するため、経験的に最大ＴＬＰ電流の１５００〜１８００倍程度がＨＢＭにおける耐圧に相当する。例えば最大ＴＬＰ電流が１Ａのデバイスであれば、ＨＢＭ換算で約１５００〜１８００Ｖの耐圧と判定できる。図２では、プロットで示した特性がＴＬＰによる電流ストレスによる放電電流−クランプ電圧特性であり、プロットなしの曲線（実線、破線、一点鎖線）が定電圧パルスによる放電電流−リーク電流特性を示している。
【００２５】
図２で明らかなように、いずれのベース電圧Ｖｂにおいても２５０ｍＡ近辺で定電圧パルス電流値が急増し故障に至っていることが知れる。一方、スナップバック電圧は、Ｖｂ＝０Ｖと０．５Ｖにおいて１０Ｖ以上であるのに対し、Ｖｂ＝１．０Ｖでは、約８．５Ｖに低くなっている。すなわち、ベース電圧Ｖｂがビルトイン電圧を超えるとＮＰＮトランジスタがＯＮ状態になるため、ＮＰＮトランジスタに対するＴＬＰストレスが通常の順方向バイアス状態に近づき、スナップバック電圧が減少する。  
ただし、低電圧パルスによる特性で示すとおり、常にベース電圧ＶｂがＯＮ状態を与えるバイアスが維持されていると、ＥＳＤストレスが印加されない通常動作状態でもＩ／Ｏ端子６３−電源端子（ＶＤＤまたはＶＳＳ）間が低インピーダンスとなるため、保護回路として好ましくない。そこで、本発明では、内部回路６４が正常に動作している状態ではこれらバイポーラトランジスタ１０および２０がＯＦＦ状態を維持するようにベース電極を接続し、ＥＳＤストレス印加によって保護トランジスタがＯＮするためのバイアスがベース電極に加わるようになっている。
【００２６】
このように、電源線間保護回路とダイオードによるサージ経路の他にバイポーラトランジスタによるサージ経路を形成することにより、Ｉ／Ｏ端子６３のクランプ電圧を低く抑えることが可能となり、これにより内部回路６４を強力に保護するようにしている。
【００２７】
図３は本第１の実施の形態で示したＮＰＮトランジスタのエミッタ電極における接合容量の実測例である。１辺が２μｍの正方形の接合パタン（面積４μｍ２）において中央値として約１１ｆＦの容量であることがわかる。ＥＳＤ放電によるデバイスの耐電流が接合面積にほぼ比例すると仮定すれば、図２の結果から、５０ｆＦでは約１．１４Ａの電流を通電できることになる。したがって、ＨＢＭ換算では約１７１０〜２０５２ＶのＥＳＤ耐圧を有すると推定される。本実施の形態の回路では、Ｉ／Ｏ端子に２つのエミッタ電極が接続されるため、寄生容量はこれら電極に関わる寄生容量の合計となる。ＰＮＰトランジスタ２０、ＮＰＮトランジスタ１０ともに同じサイズのエミッタ電極サイズとすれば、本第１の実施の形態におけるＥＳＤ耐圧は、Ｉ／Ｏ端子６３の寄生容量が５０ｆＦのとき、上記の結果から約８５０〜１０００Ｖとなる。  
ＶＳＳ電位基準に対するＥＳＤ保護に重点を置くならば、エミッタ電極の合計面積を一定に保ちつつ、ＮＰＮトランジスタのエミッタ電極サイズを縮小し、ＰＮＰトランジスタのエミッタサイズを拡大すれば、ＶＳＳ電位基準のＥＳＤ耐圧を強化できる。
【００２８】
図３は以上述べた実施の形態で示したＮＰＮトランジスタのエミッタ電極における接合容量の実測例である。図３においてサンプル１〜４は全て同じ条件で作成したサンプルであり、接合面積は図２において用いた縦型ＮＰＮトランジスタと同じである。
【００２９】
(第２の実施の形態)
以下、図４により本発明における第２の実施の形態を説明する。本第２の実施の形態においては、第１の実施の形態でラテラル(横型)構造としたＰＮＰトランジスタを縦型構造とした例である。この場合、縦型ＰＮＰトランジスタ１０１のコレクタ電極４１がＰ−ｓｕｂ基板４０となる。等価回路や動作については第１の実施の形態における場合と同様である。高速アナログ・デジタル混載ＬＳＩでは、ノイズの基板伝達による影響を回避するため、トリプルウェル構造を利用して、基板と回路を分離する。これは、Ｐ−ｓｕｂ基板４０に浮いたＮ−Ｗｅｌｌ４２の島に、全ての回路を集積し、Ｎ−Ｗｅｌｌ４２をＶＤＤ電位に、Ｐ−ｓｕｂ基板４０を接地することで、回路動作によるノイズを全て基板４０で吸収する手法である。特に、隣接した高速動作するＩ／Ｏ同士の電気的分離（アイソレーション）に効果がある。  
本第２の実施の形態では、保護回路の端子がＰ−ｓｕｂ基板４０に接続することになるため、保護回路がノイズパスとなる懸念があるため別途アイソレーションの工夫が必要である図５はこのための回路の例を示すものであるが、図５については後述する。しかし、ラテラル構造に比べて、ベースを薄くできる縦型構造のほうがｈｆｅ値を大きくできるため、ＥＳＤ耐量も大きくなると期待できる。本第２の実施の形態においても、第１の実施の形態と同様に、ＶＤＤ−ＶＳＳ間に電源線間保護回路が必要である。
【００３０】
（第３の実施の形態）
図５を用いて本発明における第３の実施の形態を説明する。本第３の実施の形態はトリプルウェル構造の中に２種類のＰＮ接合ダイオードを接近させて配置することで、このダイオード構造内に寄生的に存在するＮＰＮトランジスタ５１およびＰＮＰトランジスタ５２を構成する（図５中において破線で示した回路部分）。配線層の接続は図６に示した従来の基本的なダイオード保護回路と同じであるが、Ｄｅｅｐ  Ｎ−Ｗｅ１ｌの中に２種類のダイオードを一括でレイアウトすることで、本発明の保護回路と等価な回路を実現できる。上記２つの実施の形態に比較して回路占有面積を最も小さくすることが可能である。本第３の実施の形態においても、第１の実施の形態と同様に、ＶＤＤ−ＶＳＳ間に電源線間保護回路が必要である。
【図面の簡単な説明】
【００３１】
【図１】本発明を説明する基本回路図。
【図２】ベース電圧を変化せしめた場合におけるＮＰＮトランジスタのスナップバック特性を示す特性図。
【図３】図１で示した実験に用いたデバイスの寄生容量−電圧関係図。
【図４】第２の実施の形態における保護回路の構造断面図。
【図５】第３の実施の形態における保護回路の構造断面図。
【図６】従来の代表的な保護回路である、ダイオード型保護回路の基本回路図。
【符号の説明】
【００３２】
１０：縦型ＮＰＮトランジスタ
１１：ＮＰＮトランジスタのコレクタ電極
１２：ＮＰＮトランジスタのエミッタ電極
１３：ＰＮＰトランジスタのベース電極
１４：ＰＮＰトランジスタのエミッタ電極
１５：ＰＮＰトランジスタのコレクタ電極
２０：横型ＰＮＰトランジスタ          ４０：Ｐ−ｓｕｂ基板
４１：縦型ＰＮＰトランジスタのコレクタ電極
４２：Ｎ−Ｗｅｌｌの島              
５１：寄生的存在のＮＰＮトランジスタ
５２：寄生的存在のＰＮＰトランジスタ
６１：ＶＳＳ（接地電位側電源）端子    ６２：ＶＤＤ(正電位側電源)端子
６３：Ｉ／Ｏ（入出力）端子            ６４：内部回路
１０１：縦型ＰＮＰトランジスタ
ＭＮ１：電源線間保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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