(57)【要約】【課題】予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。【解決手段】データ信号微分のための遅延回路を可変とすればよいことに着目し、その可変手段として電流を用いた電流制御データ遅延回路とし、その電流に負帰還をかけ、局部発振器である電流制御発振器の周波数がNRZデータ信号の原クロック信号の周波数より高い場合は電流制御データ遅延回路の遅延時間を大きくし、逆の場合は逆にする手段を講ずることにより達成される。【選択図】図１
2005160010.tif 000002
【特許請求の範囲】
【請求項１】
電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、
位相周波数比較装置と、
該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、
該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、
前記局部発振器の出力、前記可変遅延装置の出力及び前記原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、
前記変換装置の出力である電圧又は電流を前記可変遅延装置に加え、その遅延時間を変化させることを特徴とする同期装置。
【請求項２】
前記局部発振器の周波数が前記原入力信号を生成する際に使用した原クロック信号の周波数より高い場合には前記可変遅延装置の遅延時間を長くし、前記局部発振器の周波数が前記原クロック信号の周波数より低い場合には前記可変遅延装置の遅延時間を短くすることにより誤収束（誤ロック）を防ぎ、急速な周波数引き込み及び／又は正規の位相収束（正規位相ロック）を行わせることを特徴とする請求項１に記載の同期装置。
【請求項３】
前記局部発振器の周波数が前記原入力信号を生成する際に使用した原クロック信号の周波数より高い場合には前記可変遅延装置の遅延時間を短くし、前記周波数が前記原クロック信号の周波数より低い場合には前記可変遅延装置の遅延時間を長くすることにより、前記原入力信号の伝送速度即ち伝送ビットレートの広い範囲で周波数の引き込み及び／又は正規の位相収束（正規位相ロック）を行わせることを特徴とする請求項１に記載の同期装置。
【請求項４】
電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、
位相周波数比較装置と、
該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、
該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、
前記局部発振器の出力、前記可変遅延装置の出力及び前記原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、
前記可変遅延装置の遅延時間が正規の位相周波数ロック時において原入力信号の1ビットの時間間隔より長くなるよう予め可変遅延装置を設定し、動作状態において前記可変遅延装置の出力を監視し、前記可変遅延装置の遅延時間が原入力信号の１ビットの時間間隔より短い場合には前記変換装置の出力を前記局部発振器の周波数を強制的に低下させる方向に出力させる周波数低減支援装置をさらに具備したことを特徴とする同期装置。
【請求項５】
電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、
位相周波数比較装置と、
該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、
該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、
前記局部発振器の出力、前記可変遅延装置の出力及び原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、
前記可変遅延装置の遅延時間が正規位相周波数ロック時において原入力信号の1ビットの時間間隔より短くなるよう予め可変遅延装置を設定し、動作状態において前記可変遅延装置の出力を監視し、前記可変遅延装置の遅延時間が原入力信号の１ビットの時間間隔より長い場合には前記変換装置出力を前記局部発振器の周波数を強制的に増加させる方向に出力させる周波数増加支援装置をさらに具備したことを特徴とする同期装置。
【請求項６】
位相周波数比較装置と、
該位相周波数比較装置の出力をある基準電圧又は基準電流に基づき所定の出力電圧又は電流に変換する変換装置を備え、
該変換装置の出力を前記変換装置の前記基準電圧又は基準電流に帰還することにより、前記変換装置の出力が増加すれば前記基準電圧又は基準電流を増加させ、前記変換装置の出力が減少すれば前記基準電圧又は基準電流の値を減少させることにより、伝送速度即ち伝送ビットレートの広い範囲で安定に動作させることを特徴とする同期装置。
【請求項７】
前記位相周波数比較装置が、
原入力信号を遅延する遅延器と、
前記原入力信号と前記遅延器の出力との論理和をとり前記原入力信号より継続時間の長い信号を得る論理和取得器と、
位相周波数比較器と、
出力制御器とを備え、
前記位相周波数比較器の出力を、前記出力制御器により前記論理和取得器の出力が真である間は出力し、偽である間は禁止することを特徴とする、請求項１乃至６のいずれかに記載の同期装置。
【請求項８】
前記位相周波数比較装置が、位相比較又は周波数比較のいずれか一方の機能のみを有することを特徴とする請求項１乃至７のいずれかに記載の同期装置。
【請求項９】
データを遅延させる第１の遅延装置と、該第１の遅延装置に引き続き遅延させる第２の遅延装置と、それぞれの入出力に基づき時間微分する第１の微分装置と第２の微分装置を備え、前記第１の微分装置と前記第２の微分装置の出力との論理和を出力とする微分装置を備えたことを特徴とする同期装置。
【請求項１０】
前記第１の微分装置として排他的論理和回路を備え、前記第２の微分装置として排他的論理和否定回路を備えたことを特徴とする請求項９に記載の同期装置
【請求項１１】
入力データを遅延させる第１の遅延装置と、該第１の遅延装置に引き続き遅延させる第２の遅延装置と、それぞれの入出力に基づき時間微分する第１の微分装置と第２の微分装置とを備え、
前記第１の微分装置として排他的論理和回路を備え、
前記第２の微分装置として排他的論理和否定回路を備え、
前記第１及び第２の微分装置の出力の論理和を出力とする論理和回路と、
位相周波数比較装置と、
位相差電圧変換装置と、
電圧又は電流可変発振器とを備え、
前記論理和回路の出力と前記電圧または電流可変発振器の出力とを位相周波数比較装置に加え、
前記位相周波数比較装置の出力を前記位相差電圧変換装置に加え、前記位相差電圧変換装置の出力の一方を前記電圧または電流可変発振器に加え、他の一方を前記第２の遅延装置に加えて前記第２の遅延装置の遅延時間を可変することにより、入力データのビットレートの広い範囲でこれに同期することを可能にすることを特徴とする同期装置。
【請求項１２】
前記位相周波数比較装置が、位相比較又は周波数比較のいずれか一方の機能のみを有することを特徴とする請求項１１に記載の同期装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、簡単で広い範囲の周波数比較機能と位相比較機能を兼ね備え、且つジッターの少ない位相周波数比較器を提供し、これを用いて予め定められた固定伝送レート、可変伝送レート又は伝送レートの異なる複数の送信機からのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置に関する。
【背景技術】
【０００２】
近年、情報技術の進展に伴い、デジタル信号を時間的に直列に変換し、高速で伝送する必要性が高まってきた。これを実現するためには、一定の時間間隔で繰り返されるクロック・パルス（刻時パルス）により一般的には並列のデジタル・データを時間的に直列に変換して送信し、受信側では、同じクロック・パルスを使用して送られて来た時間的直列に変換済みデータ信号から元のデジタル信号を再生する必要がある。この場合、変換済みの時系列デジタル信号とは別系統でクロック・パルスを同期信号として送信する場合もあるが、複雑で高価となるので、一般的には、送られて来たデジタル時系列信号からクロック・パルスを抽出し、これを用いて元のデジタル信号を再生する方法がとられている。
一方、デジタル信号の変換方式（符号化方式とも言う）は、このクロック・パルスを抽出しやすい変換方式をとる場合もあるが、単位時間当たりの伝送効率、いわゆるビットレートが落ちるので、最も伝送効率の高い不帰零（NRZ，ノン・リターン・ツウ・ゼロ、Non  Return  to  Zero―――以下NRZ信号と言う）符号化方式がとられる場合が多い。これは、デジタル・データが論理値“１”の場合は、例えばある一定の電圧Vにし、“0”の場合は電圧ゼロにするもので、従って“1”の連続の場合は、一定の電圧Vが切れ目なしに連続して送られ、“0”の連続の場合は切れ目なしに電圧ゼロが送られることになる。
もっとも、完全に“１”の連続、“0”の連続では切れ目がないことになり、クロック・パルスは再生不能であるが、電圧Vと0との転換点が出来るだけ多くなるような符号化方式、例えば連続して３ビット以上同一の電圧が連続しないようにした符号化方式等がとられている。例えば、4B5B、8B10B等の方式である。4B5Bは４ビットのデータ、即ち１６種類のデータの組み合わせを、５ビットのデータ、即ち３２種類のデータの組み合わせの中から、なるべく連続する場合の少ない組み合わせを１６種類選んで対応づけしたものである。
【０００３】
又一般的にデジタル・データの伝送においては途中の伝送線路、中継増幅器等の特性から、データ信号の立ち上がり遅延時間と立下り遅延時間とは必ずしも等しくなく、そのためジッターを少なくする目的でどちらか片側、例えば立ち上がりエッジのみに着目して位相比較を行う方法がとられて来た。しかしながらこの方法では周波数引き込みに長時間を要し、周波数引き込み段階で誤ロックを生じやすいという欠点があり、局部発振器である電圧ないし電流制御発振器の発振周波数範囲を制限する必要があった。又、入力となるデジタル・データの伝送レートの許容範囲が限定されるという欠点があった。しかしながら、このような符号化方式をとった場合でもNRZ信号からクロック信号を抽出再生するには高度の技術を必要とする。
又、送信側、受信側とも伝送ビットレートが予め定められている即ち固定ビットレートの場合だけでなく、送信側のビットレートが可変であるか、又は伝送ビットレートの異なる複数の送信装置からの信号に対して、受信側で自動的に追尾してクロック信号を抽出できる装置の必要性が高まって来た。本発明はかかる技術的背景よりなされたものである。
【０００４】
（従来技術）
従来、送られて来る時間的に直列な入力データ信号から、クロック・パルスを再生する方法としては、局部的な発振器を設け、この発振器の周波数、位相を入力データ信号と比較し、これらが一致するように制御し、周波数、位相がともに一致した状態即ちロック状態の時の局部発振器の出力を再生されたクロック信号とする方式がとられている。この方式全体をPLL（Phase  Locked  Loop）又はCDR（Clock  and  Data  Recovery）と総称しており、その一例を図１７に示す。即ち、周波数比較器(FD、Frequency  Detector)101と位相比較器(PD，Phase  Detector)102、チャージポンプ103、電圧制御発振器(VCO，Voltage  Controlled  Oscillator)104を設け、電圧制御発振器104の周波数、位相を入力信号105とデジタル的に比較し、その時間間隔的な差をチャージポンプ103でアナログ的な電圧に変換し、この電圧で電圧制御発振器104の発振周波数を制御して発振周波数と位相が入力信号105に一致するように自動的に制御して再生済みクロック106を得るシステムである。一般的には、周波数が大きく異なっている場合が多いので、まず周波数を一致させるための周波数引き込みを周波数比較器101で行い、周波数が一致又は、一致に近い状態になってから位相比較器102で位相引き込みに移り、両者が完全に一致した状態でロックすることになるように制御する。図１７においては電圧制御発振器（VCO）104として記述したが、実際の装置においては電圧―電流変換は容易であるので、実質的には電流制御発振器（CCO）が使用される場合が多い。
【０００５】
図１７において周波数比較器101と位相比較器102とを別々に記載したが、両者の機能を備えた位相周波数比較器（PFD，Phase  Frequency  Detector）があれば非常に簡単になる。入力データ信号として繰り返し連続パルスの場合にはこれら二つの機能を備えたものはあるが、データで変調されたNRZ信号に対しては二つの機能を備えたものは従来なかった。又は機能・性能が限定され、用途が限られていた。
NRZ信号に適応可能な位相比較器としては図１８に示すHoggeの位相比較器がある。しかしながらこの位相比較器は二つの大きな欠点がある。その一つは周波数比較の機能がないことで、そのため別に周波数比較器を設ける必要があった。また、位相比較により幅が変化するパルスと、パルス幅一定の参照パルスとを得て、その時間積分による平均値で位相差を判定しているため、且つそれらのパルスが異なるタイミングで生ずるためリップルが大きく、平滑回路に大きな時定数を必要とするのでロックイン時間が長く、ジッターも大きいという欠点があった。周波数比較器としては回転型スリップ検出器（Rotational  Slip  Detector）があるが、複雑であることと、周波数検出の範囲が理論的には目的とする入力データ信号のクロック周波数の±50％以内、実用的には±30％以内と制限があり、電圧制御発振器の周波数がこの範囲を超えると誤った周波数でロックしてしまうと言う欠点があった。従って、電圧制御発振器はいかなる場合でもその発振周波数がこの範囲を超えないよう、トリミング、条件の限定等を行わねばならないという欠点があった。
【０００６】
他のNRZ信号に対して適応可能な位相周波数比較器としてクオドリ・コリレータ(Quadoricorrelator)方式があるが、この方式もクロック周波数の適応範囲が実質的に±30％と狭い欠点があった。
図１９は周波数シンセサイザー等の連続パルスに適応可能で、周波数、位相比較両者の機能を有する３−ステート位相周波数比較器で、連続パルスにたいしては極めて優れた性能を有するため、広く使用されているが、NRZ信号にたいしては誤った出力を生ずるので、NRZ信号には適応出来ないという欠点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の解決しようとしている技術的課題は、かかる欠点を取り除いた簡単で広い範囲の周波数比較機能と位相比較機能を兼ね備え、且つジッターの少ない位相周波数比較器を提供し、これを用いて予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供することにある。
また本発明の他の目的は入力となるNRZデータ信号の伝送レートが広い範囲で変化してもこの変化にアダプティブに自動追尾して周波数・位相をロックし、クロックとデータを再生する同期装置を提供することにある。
【課題を解決するための手段】
【０００８】
NRZデータ信号にあっては、原理的に、NRZデータ信号を生成するために使用した原クロックと同一の周波数成分を有していない。従って、この原クロック周波数を抽出しこれに同期させるためには、まずNRZデータ信号を時間微分する必要がある。しこうして、時間微分の最も有効な手段としては、時間遅延させた信号と元信号との排他的論理和をとることであることは良く知られている。従って本発明の技術的課題を解決するための手段としては、データ信号微分のための遅延回路をいかに有効に制御するかにある。
【０００９】
本発明の解決すべき技術課題の一つである固定ビットレートNRZデータ信号からのクロック再生にあって、誤ロックのない高速な周波数引き込みを実現するためには、このデータ信号微分のための遅延回路を可変とすればよいことを見出した。その可変手段として電流を用いた電流制御データ遅延回路とし、その電流に負帰還をかけ、局部発振器である電流制御発振器の周波数がNRZデータ信号の原クロック信号の周波数より高い場合は電流制御データ遅延回路の遅延時間を大きくし、逆の場合は小さくする手段を講ずればよいことを見出した。誤ロックを防ぎ、少ないジッターを実現する他の手段としては、周波数・位相検出器の比較出力のうち、データ信号の変化の一方、例えば立ち上りに相当する比較出力は常時出力されるようにするが、他方、この場合はデータ信号の立下りに相当する比較出力は周波数引き込み段階では出力されるが、位相比較段階では出力されないような手段を講ずれば良いことを見出した。
【００１０】
本発明の他の技術的課題である可変ビットレート、又は複数ビットレートNRZデータ信号からのクロック再生にあっては、入力となるNRZデータ信号のビットレートに対応して電流制御データ遅延回路の遅延時間を変化させる、即ちビットレートが大きい場合は遅延時間を少なくする、即ち入力データのビット幅に比例した遅延時間が得られるようにする手段を講ずれば良いことを見出した。
しかしながら、この場合、局部発振器の周波数が低い方から高い方への周波数増加方向の周波数引き込みの場合は良いが、周波数低減方向の周波数引き込みにおいては、これだけでは局部発振器の周波数が元のクロック周波数の整数倍であると、恰も歯抜けパルスであると判断し、誤ロックを生ずる。従って、周波数低減方向の周波数引き込みの際にはこの誤ロックを防ぐための支援手段を講ずれば良いことを見出した。
【００１１】
又、入力データのビットレートが大幅に変化するような用途、又はジッターを少なくするためにチャージポンプ回路のＲＣ時定数（抵抗・容量時定数）を大きくする必要のある用途に適応させるためには、周波数の増加方向の支援手段及びチャージポンプの電流を制御する手段を講ずれば良いことを見出した。
これらの手段は独立にとられても良いが、同時に取られることによる相乗効果により、伝送ビットレートが大幅に変化するような用途に対しても、誤ロックのない高速な周波数、位相引き込み及びロック、低ジッター特性を実現出来ることを見出した。
【００１２】
以上の通り、本発明の上記目的は、電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、位相周波数比較装置と、該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、前記局部発振器の出力、前記可変遅延装置の出力及び前記原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、
前記変換装置の出力である電圧又は電流を前記可変遅延装置に加え、その遅延時間を変化させることを特徴とする同期装置によって達成される。
【００１３】
また、本発明の上記目的は、前記局部発振器の周波数が前記原入力信号を生成する際に使用した原クロック信号の周波数より高い場合には前記可変遅延装置の遅延時間を長くし、前記局部発振器の周波数が前記原クロック信号の周波数より低い場合には前記可変遅延装置の遅延時間を短くすることにより誤収束（誤ロック）を防ぎ、急速な周波数引き込み及び／又は正規の位相収束（正規位相ロック）を行わせることを特徴とする前記同期装置によって達成される。
【００１４】
さらに、本発明の上記目的は、前記局部発振器の周波数が前記原入力信号を生成する際に使用した原クロック信号の周波数より高い場合には前記可変遅延装置の遅延時間を短くし、前記周波数が前記原クロック信号の周波数より低い場合には前記可変遅延装置の遅延時間を長くすることにより、前記原入力信号の伝送速度即ち伝送ビットレートの広い範囲で周波数の引き込み及び／又は正規の位相収束（正規位相ロック）を行わせることを特徴とする前記同期装置によって達成される。
【００１５】
また、本発明の上記他の目的は、電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、位相周波数比較装置と、該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、前記局部発振器の出力、前記可変遅延装置の出力及び前記原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、前記可変遅延装置の遅延時間が正規の位相周波数ロック時において原入力信号の1ビットの時間間隔より長くなるよう予め可変遅延装置を設定し、動作状態において前記可変遅延装置の出力を監視し、前記可変遅延装置の遅延時間が原入力信号の１ビットの時間間隔より短い場合には前記変換装置の出力を前記局部発振器の周波数を強制的に低下させる方向に出力させる周波数低減支援装置をさらに具備したことを特徴とする同期装置によって達成される。
【００１６】
さらに、本発明の上記他の目的は、電流又は電圧によりその遅延時間が変化する原入力信号の可変遅延装置と、位相周波数比較装置と、該位相周波数比較装置の出力を電圧又は電流に変換する変換装置と、該変換装置の出力の電圧又は電流により周波数が変化する局部発振器とを備え、前記局部発振器の出力、前記可変遅延装置の出力及び原入力信号を前記位相周波数比較装置に加えて位相周波数を比較する手段を備えた同期装置において、前記可変遅延装置の遅延時間が正規位相周波数ロック時において原入力信号の1ビットの時間間隔より短くなるよう予め可変遅延装置を設定し、動作状態において前記可変遅延装置の出力を監視し、前記可変遅延装置の遅延時間が原入力信号の１ビットの時間間隔より長い場合には前記変換装置出力を前記局部発振器の周波数を強制的に増加させる方向に出力させる周波数増加支援装置をさらに具備したことを特徴とする同期装置によって達成される。
【００１７】
本発明の上記目的は、位相周波数比較装置と、該位相周波数比較装置の出力をある基準電圧又は基準電流に基づき所定の出力電圧又は電流に変換する変換装置を備え、該変換装置の出力を前記変換装置の前記基準電圧又は基準電流に帰還することにより、前記変換装置の出力が増加すれば前記基準電圧又は基準電流を増加させ、前記変換装置の出力が減少すれば前記基準電圧又は基準電流の値を減少させることにより、伝送速度即ち伝送ビットレートの広い範囲で安定に動作させることを特徴とする同期装置によって達成される。
【００１８】
また、本発明の上記目的は、前記位相周波数比較装置が、原入力信号を遅延する遅延器と、前記原入力信号と前記遅延器の出力との論理和をとり前記原入力信号より継続時間の長い信号を得る論理和取得器と、位相周波数比較器と、出力制御器とを備え、前記位相周波数比較器の出力を、前記出力制御器により前記論理和取得器の出力が真である間は出力し、偽である間は禁止することを特徴とする、前記同期装置によって達成される。
【００１９】
さらに、本発明の上記目的は、データを遅延させる第１の遅延装置と、該第１の遅延装置に引き続き遅延させる第２の遅延装置と、それぞれの入出力に基づき時間微分する第１の微分装置と第２の微分装置を備え、該第１の微分装置と該第２の微分装置の出力の論理和を出力とする微分装置を備えたことを特徴とする同期装置によって達成される。
さらにまた、本発明の上記目的は、前記第１の微分装置として排他的論理和回路を備え、前記第２の微分装置として排他的論理和否定回路を備えることにより、効果的に達成される。
【００２０】
またさらに、本発明の上記目的は、入力データを遅延させる第１の遅延装置と、該第１の遅延装置に引き続き遅延させる第２の遅延装置と、それぞれの入出力に基づき時間微分する第１の微分装置と第２の微分装置とを備え、前記第１の微分装置として排他的論理和回路を備え、前記第２の微分装置として排他的論理和否定回路を備え、前記第１及び第２の微分装置の出力の論理和を出力とする論理和回路と、位相周波数比較装置と、位相差電圧変換装置（チャージポンプ、フィルター回路のこと）と、電圧又は電流可変発振器とを備え、前記論理和回路の出力と前記電圧または電流可変発振器の出力とを位相周波数比較装置に加え、
前記位相周波数比較装置の出力を前記位相差電圧変換装置に加え、前記位相差電圧変換装置の出力の一方を前記電圧または電流可変発振器に加え、他の一方を前記第２の遅延装置に加えて前記第２の遅延装置の遅延時間を可変することにより、入力データのビットレートの広い範囲でこれに同期することを可能にすることを特徴とする同期装置によって達成される。
なお、前記位相周波数比較装置の機能を位相比較のみ、若しくは周波数比較のみに限定しても、本発明の上記目的は達成される。
【発明の効果】
【００２１】
まず固定伝送ビットレートの場合の本発明の効果につき説明する。図11に図２の回路をSPICE（Simulation  Program  with  Integrated  Circuit  Emphasis）で回路シミュレーションをした結果の各部波形を示す。電流制御単位遅延回路としては図３の回路を使用している。図11の各部の波形Data_in，P1，P2等の名称は図２中に示した点の波形を示している。図11のUbar，Dは位相周波数比較器の出力で、これらがタイムスロット制御波形である図２のAOR1の出力Ｆにより、周波数引き込み段階ではデータ−入力の立ち上がり及び立下りの両エッジで比較され出力されていることに対し、位相引き込み段階ではデータの立ち上がりのみで比較を行い、この間の移行が極めて滑らかであることが示されている。図12はチャージポンプ回路を含めた波形で、同様にタイムスロット制御が機能し、滑らかな周波数引き込み、及び位相引き込み、ロックに至る状況が証明されている。
【００２２】
図１３(a)、図１３(b)は電流制御データ遅延回路への負帰還の有無の効果を比較したもので、周波数・位相比較の基準点になるP2点の遅延時間tp2を、誤ロックを防ぐために、通常ロック時でtp2>0.5Tb(Tb：1ビットの時間間隔)に設定する必要があるが、電源電圧、温度等の環境要因等でtp2=0.4Tbになってしまった場合を想定している。かかる場合、図１３(b)に示す如く、電流制御発振器の周波数を低減する方向において誤ロック又は途中引っかかりを生ずる。しかしながら、本発明による電流制御データ遅延器への負帰還をかけることにより図１３(a)に示す如く、誤ロックのない高速な周波数引き込み、位相ロックを実現することが出来る。従って、動作条件、環境条件等の変化に対しても動作余裕の大きな安定な動作が保証される。
【００２３】
図１４は伝送ビットレート200Mbps、ランダムNRZデータの場合で、電流引き算による電流制御データ遅延器への負帰還及びタイムスロット制御の効果及び両者の相乗効果を含め、固定電流の場合に対して比較したもので、負帰還、タイムスロット制御各々単独でも高速な周波数引き込みに効果があることが明らかであるが、負帰還及びタイムスロット制御を併用することにより、6~500MHzの広い電流制御発振器の周波数範囲で、誤ロックのない高速な周波数引き込み、位相ロックが実現出来ることが証明されている。又、ロック状態では入力データの立ち上がり又は立下りのみで位相比較を行っているのでジッターの少ないクロック及びデータの再生が可能となった。
【００２４】
次に可変ビットレート又は複数のビットレートの異なる送信装置からのNRZデータからクロックとデータを再生する場合の本発明の効果につき説明する。
図１５は、伝送ビットレートが400Mbpsで送信されており、急にある時点で40Mbpsに落とされた場合である。本発明による周波数低減支援器が有効に機能し、40Mbpsに周波数引き込みを行いロックし、途中誤ロックすることはない。この場合、周波数低減支援器がない場合は、40Mbpsにビットレートが落とされても、歯抜け状態と判断して電流制御発振器は400MHzでロックしたままとなる。これは図１５に示す如く、0.5usまでは400Mbpsで送信されており、この0.5us時点で40Mbpsに切り替わっているが、なお1.2usまでは同じロック状態を保持していることからもあきらかである。これは周波数低減支援器の監視期間Tw=0.4us毎であるので、上記0.5usは第２監視期間の途中であり、次の第３監視機関の終了、即ち1.2usの時点で周波数を下げる方向の指示パルスが周波数低減支援器から生ずるためである。
【００２５】
図１６は逆に、40Mbpsで送信されており、ある時点で急に400Mbpsビットレートを上げられた場合を示す。即ち本発明の周波数増加支援器を使用した場合は急速に周波数引き込みを行い、400Mbpsにロックする。周波数増加支援器を使用しない場合は途中でひっかかり、周波数を引き込むことが出来ない。この傾向は、ジッターを少なくする目的でチャージポンプ回路のＣＲ時定数を大きくして行くと顕著になる。本発明による周波数増加支援器はかかる場合にも安定で急速な周波数引き込み、位相ロックを実現出来る。
【００２６】
次に、改良された位相周波数比較器を使用した周波数増加支援の効果につき説明する。
図２５は図２４の本発明の一実施例をSPICEシミュレーションした結果の波形図で、当初40Mbpsで送られて来たNRZデータに対して、周波数、位相がロックしており、急に400Mbpsに伝送速度が切り替えられた場合を示している。図２５より明らかな如く、途中引っ掛かり、誤ロック等のない極めて滑らかな遷移を示し、400Mbpsで周波数、位相がロック出来ることを示している。
図２６は、図２４の途中段階で、Ｐ1の遅延時間が新たなデータの伝送速度である400Mbpsの1ビット相当付近の状態を示したSPICEシミュレーション波形図で、図２６中に矢印で示した如く、Data_Difに波形の欠けが生じており、これをPreDifのパルスが補い、有効なData_Dif_Wとし、周波数を増加させる方向のパルスUbar(低レベル)を発生させ、Vo，Vcともに増加していることを示している。即ち本発明の有効性を示している。
【００２７】
図２７は400Mbpsから40Mbpsに切り替わった場合で、周波数低減支援器が有効に機能していることを示している。この場合、周波数低減支援器は図２４に示す如く、遅延型フリップフロップDFFを1個のみ使用したものであるが、有効に機能していることが明らかである。同時にチャージポンプ電流制御器も有効に機能し、チャージポンプ電流は400Mbpsの時は1000uAであるが、徐々に低下し、40Mbpsの時は200uAになるため、PLLフィードバックループとしての安定度も十分で、40Mbpsに安定に周波数、位相ともロックする。もし、1000uAのままであるとすると40Mbpsの場合は不安定でロック出来ないことになる。
図２８はチャージポンプ電流制御器を使用しないで、チャージポンプ電流Icp=1000uA一定とした場合を示し、40Mbpsにおいては不安定で、ロックしていないことを示している。
【発明を実施するための最良の形態】
【００２８】
まず伝送ビットレートが固定の場合につき説明する。
図１は本発明の一実施例を示す。即ち、図1において、位相周波数比較器2、チャージポンプ4、電圧−電流変換器5、電圧−電流変換・電流引算器7、電流制御発振器6、電流制御データ遅延器1、データ・パルス再生器3を備え、データ・パルス入力信号を電流制御データ遅延器1に加え、所定の遅延された入力データ・パルス信号を位相周波数比較器2に加え、電流制御発振器６の出力との周波数・位相の比較を行い、位相周波数比較器2の比較出力をチャージポンプ4でアナログ電圧に変換し、その出力を一方で電圧−電流変換器5を介して電流制御発振器6の電流を制御し、チャージポンプ４のアナログ出力の他の一方を電圧−電流変換・電流引算器7に加え、その出力を電流制御データ遅延器1に負帰還するように制御し、入力データ・パルス信号の原クロック周波数より電流制御発振器6の発振周波数が高い場合は、電流制御発振器6の発振周波数を下げるように制御し、かつ電流制御データ遅延器1の遅延時間を入力データ・パルス信号の原クロック周波数と電流制御発振器6の発振周波数が一致した時の電流制御データ遅延器1の遅延時間より大きな遅延時間が得られるように制御する。又、電流制御発振器6の周波数の方が低い場合は上記とは逆に小さな遅延時間が得られるように制御する。データ・パルス再生器3は電流制御データ遅延器1で所定の値だけ遅延された信号を入力とし、電流制御発振器6の出力でトリガーされた出力を生ずるよう配設されている。
【００２９】
図２は本発明の実施例の一つで、具体的な詳細回路を記述した図である。各ブロックは図１と同じ番号を付してある。即ち、１は電流制御データ遅延器で、７段の単位遅延回路D1〜D7からなり、途中D2、D4、D6、D7からそれぞれP0，P1，P2，P3の出力がとられている。制御用電流はカレントミラー回路のダイオード接続トランジスタM14で受け、この電圧を各単位遅延回路のカレントミラー回路に共通に供給する。
【００３０】
２は位相周波数比較器で、詳細を以下説明する。即ち、位相周波数比較器2は３個の遅延型フリップフロップ（DFF）ADFF1、ADFF2、ADFF3からなり、これらのデータ入力端子Dは全て論理値“１”に接続されている。ADFF1の出力QはANDゲートAAND3を介して周波数を上げる方向のパルスを出力するUp端子に接続されている。
又、ADFF1のクロック端子CKは排他的論理和−否定回路（Exclusive NOR）であるAXNOR1の出力信号Data_difに接続され、このAXNOR1の入力には入力データ信号Data_inとP2の出力が接続されている。又他の遅延型フリップフロップADFF2のクロック端子CKには電流制御発振器６の出力Xckが接続され、その出力QはANDゲートAAND4を介して周波数を下げる方向のパルスDn端子に接続されている。さらに他の遅延型フリップフロップADFF3のクロック端子CKには電流制御発振器６の出力XckをAINV1により反転した信号が加えられ、そのリセット端子Rbarには排他的論理和−否定回路AXNOR2の出力信号Vresetが接続され、このAXNOR2の入力には入力データ信号Data_inとP2より更に遅れた信号P3の信号が接続されている。
【００３１】
一方ADFF1とADFF2の出力はAAND1で論理積がとられ、またAAND2によりADFF3の出力QとXckとは論理積がとられ、AAND1とAAND2の出力はNOR回路ANOR1で論理和−否定論理がとられ、ANOR1の出力はADFF1，ADFF2のリセット端子Rbarに共通に接続されている。これによりVresetが低レベルの間DFF3はリセットされるが、次にVresetが低レベルになる前にXckが低レベルになる時点でADFF3の出力は“１”になる。更に、Vresetが低レベルでない状態、即ち高レベルである間で次にXCKが“１”になる時点でAAND2，ANOR1によりADFF1，ADFF2はリセットされる。データ信号が“101010．．．”と“1”と“0”の繰り返しで、歯抜けの無い状態であれば次のビットタイミングでP3の遅延時間tp3の間必ずVresetは低レベルになるのでADFF3はリセットされる。”1110011．．．”のように“1”または“0”の連続即ち歯抜けのある部分では次にデータ信号の状態が変化するまでVresetは高レベルであるので、ADFF3は上記Xckが低レベルになった時点で“１”にセットされた状態を保持する。
即ちADFF3の出力が“１”である間はデータ入力パルスが歯抜け状態であることを示しており、その場合AAND2−ANOR1で次に来るXckの立ち上がりでADDF1，ADFF2をともにリセットして比較判定動作を禁止するように動作する。即ちADFF3は歯抜け状態の検出記憶器として機能する。
【００３２】
上記で、ADFF3の出力が“１”でXckが“１”の時ADFF2の出力に狭い誤パルスが発生するが、これは反転増幅器AINV2を介してAAND4のゲートを閉じることによりDn端子に出力されるのを禁止するように動作する。一方P2より遅延時間の小さいP1と入力Data_inはAOR1で論理和がとられその出力信号Fは、AAND3とAAND4の入力に共通に接続されている。これにより入力データが低レベルになってもP1の遅延時間分tp1だけ長くAAND3、AAND4のゲートを開いていることになる。然しながら、P2が低レベルになる時点即ち入力信号の立下り時点での位相比較より時間的に前にP1は低レベルになるので、P2の位相判定時点ではAAND3，AAND4の出力を禁止するごとく動作する。即ち、換言すれば、入力データとそれをtp1だけ遅延されたP1出力が共に“0”レベルになる狭いタイムスロットの期間のみ位相周波数比較器2の出力を禁止する。これをここではタイムスロット制御と定義する。これにより入力信号の立下り直前ではADFF1の出力がUp端子に、ADFF2の出力はDn端子に出力されることを禁止する、即ちデータ入力の立下り遅延時間差によるジッターの増大を防ぐが、その他の大部分の期間はAAND3、AAND4のゲートは開かれているので、幅の広いパルスをUp端子又はDN端子に生ずることとなり、ジッターの増大を防ぎ、かつ急速な周波数・位相引込みを実現出来るよう配設されている。換言すれば、周波数引き込み段階では、入力データの立ち上がり、立下り両者で比較を行っているので誤ロックを防ぎ高速な周波数引き込みを可能にし、位相引き込み段階では入力データの立ち上がりのみで比較を行っているので、伝送路途中の増幅器等の特性で所謂データの立ち上がり、立下り遅延時間差によるジッターの増大を防ぐことが可能となる。
【００３３】
４はチャージポンプ回路で、Upが“１”の場合はAINV3を介してUpbarが“0”レベルになるのでPMOSトランジスタM12は導通し、定電流源Iの電流によりR1，C1，C2からなる回路を充電する。一方Dnが“１”の場合はNMOSトランジスタM13が導通し、定電流源I0の電流によりR1，C1，C2の回路は放電する。従ってUPが“1”の時にはR1，C1直列回路の電圧Vo、C1の電圧Vcはともに上昇し、Dnが”1”の時には下降する。実際のチャージポンプ回路は差動型で、より複雑であるが、説明のために簡略化して図示した。
【００３４】
５は電圧電流変換回路で、NMOSのソース・フォロワーM，PMOSによる等価抵抗M2，カレントミラー回路M1，M0からなり、チャージポンプの電圧VoをMの高入力インピーダンスで受け、M0を流れる電流Icに変換し、この電流は制御電流として電流制御発振器６に接続されている。
７は電圧電流変換・電流引算回路で、M6，M4，M5，M3は電圧−電流変換回路で上記M，M2，M1，M0と同様であるので説明を省略する。定電流源Isetの電流はカレントミラーM8，M7によりM7に流れる電流に変換される。M7とM3のドレインは結ばれているので、M7とM3のドレインに流れる電流の差の電流はM11を介してカレントミラーM10，M9に流れる。従ってこれらの電流を図示した記号を用いて示せば下記のようになる。
I2=a*I1
I3=Iset−I2>=0
Id=I3+Ibias
従って，総合すると
Iset>a*I1の場合  Id=Iset−a*I1+Ibias
Iset<=0    の場合  Id=Ibias
となる。ここでaはM5，M3のトランジスタの大きさの比で、即ちMOSトランジスタのチャネル幅の比で、通常はa=1で良いが、aを大きくすれば引算回路の効果を大きくし、小さくすれば小さく出来る。なおM11はPMOSによるインピーダンス変換のためのカスコード（Cascode；Cascaded  Triode）回路で、これを使用せずに短絡した場合はM3のドレイン抵抗の影響が出て、完全な引き算にはならない。またM11の他の効果はM3のドレイン電圧を高く保ち、M5、M3のカレントミラーとしての特性を良くする効果がある。
又M11のゲートはカレントミラーの所謂ダイオード接続トランジスタM10のドレインに接続されているが、これを接地した場合と比較すると上記の如くM3のドレイン電圧を一層高く保ち、かつその可動範囲を大きくすることが出来るので、良好な引算動作を達成できる。簡単な回路であるがその効果は極めて大きい。引算結果の電流Idは制御電流として電流制御データ遅延器１のカレントミラーM14に接続される。
【００３５】
6は電流制御発振器で制御電流はカレントミラー用ダイオード接続トランジスタM15で受け、各単位遅延回路に共通に供給されている。
３はデータ・パルス再生器で、ADFF4の入力はP0に接続され、電流制御発振器6の出力Xckでトリガーされるように接続されている。入力データをP0だけ遅延させるのは、ロック状態でXckの立上りがデータ・ビットの中央に位置するようにするためである。
【００３６】
図２において電流制御データ遅延器１と電流制御発振器6の単位遅延回路は説明を簡単にするため非反転増幅器型として記述してある。しかしながら実際の遅延回路において、立ち上がり遅延時間と立下り遅延時間とを等しくすることは非常に困難である。従って非反転型遅延回路を多段接続すると、立上り及び立下りの時間差は累積され、極めて大きなものになる。これを防ぐ手段としては、各単位遅延回路を反転増幅器型とし、これをなるべく偶数段接続することである。
図２において電流制御発振器6は4段で構成し、これを発振器として構成させるために通常の反転増幅器AINV4で反転して入力に帰還している。従ってこの４段の遅延時間を1／２周期とする発振を生ずる。電流制御データ遅延器１はP0が2段、P1が4段、P2が6段、P3が7段の遅延時間に相当する出力となる。これら単位遅延回路を反転増幅器型として構成した場合はP3の出力は奇数段であるので遅延型ではない通常の反転増幅器を追加して位相を合わせる必要がある。
【００３７】
今、電流制御発振器6と電流制御データ遅延器１とを同じ単位遅延回路として構成した場合、データの1ビットの時間幅をTbとすれば、ロック状態では電流制御発振器6の単位遅延回路4段の遅延時間は0.5Tbであり、同じ値の制御電流即ちId=Icを電流制御データ遅延器１に流したとすれば各遅延時間はtp0=0.25Tb，tp1=0.5Tb，tp2=0.75Tb，tp3=0.875Tb遅延することになる。ところで、位相比較の基準点はP2であるので、このP2の遅延tp2がtp2<0.5Tbである場合電流制御発振器6の発振周波数が正規ロックの２倍の周波数で誤ロックをする。これはP2の立上り乃至立下り即ちData_difの立ち上がりの前にXckが立ち上がる可能性は２倍の周波数の場合1回だけになるからである。
もしtp2>=0.5Tbであれば２倍の周波数のXckでは2回立上がる可能性があり、その最初のXckの立上りでADFF2はトリガーされるので、Dnに周波数を下げる方向のパルスを生ずるので誤ロックから逃れることが出来る。
【００３８】
しかしながら、固定電流でtp2>0.5Tbになるように設定したとしても温度、電源電圧等の条件変動により、この条件が保持できなくなり、誤ロックに至る可能性が高い。
本発明の一実施例である図２の位相周波数比較器2は、周波数を下げる方向のダウンパルスDnはXckが立上って、しかるのちにData_difが立上るまでの間発生する。従ってData_difの立上りまでの時間、即ちtp2が大きいほど幅の広いDnパルスが発生する。逆に周波数を上げる方向のアップパルスUpはData_difが立上がってのちにXckが立上がるまでの間発生する。即ちtp2が小さいほど幅の広いUpパルスが発生する。
従って、電流制御発振器6の発振周波数がデータのクロック周波数より高い場合はtp2を大きくし、逆の場合は小さくすれば高速な周波数引込みが可能となり、又誤ロックを防ぐことが出来、本発明の電流引算器による負帰還回路はこの目的にかなっている。
【００３９】
本発明によれば、電流制御発振器6の発振周波数が入力データの原クロック周波数より高い場合は電流引算器により、より小さな制御電流が電流制御データ遅延器１に加えられることになり、より大きな遅延時間tp2が得られることとなるため誤ロックを防止できる。さらに、tp2が大きくなるのでより早い時点でのXckの立上りがとらえられることとなり、より広い幅のDnパルスが得られるので周波数引込みが加速される。又、電流制御発振器6の周波数が低い場合には、電流引算器により、より大きな制御電流が電流制御データ遅延器１に加えられることとなり、より小さなtp2となるので、Data_difが立上ってからXckが立上るまでの時間も大きくなり、より幅の広いUpパルスを発生させることが可能となる。
【００４０】
又本発明による位相周波数比較器2は前記のとおりAOR1とAAND3，AAND4により周波数が離れている段階ではデータの立ち上がりに相当する比較出力の全体及びデータの立下りに相当する位相比較出力の一部を出力することとなるタイムスロット制御を行うので、誤ロックを防ぎ、急速な周波数引き込みを行うことが可能となる。他方、このタイムスロット制御により、周波数が一致するか又は一致に近づき位相比較段階に入るとデータ入力の立ち上がりエッジのみに相当する位相比較出力のみを出力するという比較出力制御を行うので、高速周波数引き込みとジッターの少ない位相ロックの両立を可能とする特徴がある。
結論として本発明による電流制御データ遅延器１への負帰還と前記比較出力制御の相乗効果により誤ロックのない高速な周波数引き込みと低いジッター特性を両立させたクロックとデータの再生装置を実現することが可能となる。
【００４１】
図２の実施例においては電圧電流変換・電流引算器７の入力としてチャージポンプ回路４中のC1の電圧即ちVcをとるようにしてある。これは電圧電流変換器５と同じくR1の上端の出力即ちVoからとるようにしても良い。その場合M，M2，M1と、M6，M4，M5を共用することが出来る。
しかしながら図２の実施例の如くVcからとることによりR1、C1で平滑されたより安定した電圧をとることになり、より安定したデータの遅延を電流制御遅延器１より得ることが可能になる。
【００４２】
図３は本発明の一実施例である単位遅延回路を示す。即ち制御電流はMP06で受け、MP06，MP03，MP04はカレントミラーを構成する。このうちMP06は電流制御遅延器を複数段の単位遅延回路で構成した場合は、共通に1個あれば良い。MP01，MP02は差動増幅器を構成し、共通接続されたソースはMP03のドレインに接続され、差動増幅器の一方のドレインは接地され、他方のドレインはカレントミラーMN02，MN03に接続されている。カレントミラーMN03のドレインはカレントミラーMP04のドレインに接続され、その接続点にインバーターMN03，MP05の入力ゲートが接続されている。
差動増幅器のゲートのうちMP02のゲートは参照電圧Vrefに接続され、他の入力ゲートは入力INに接続されている。カレントミラーMP06，MP03，MP04はトランジスタのチャネル幅を異なるものとして、MP03に流れる電流をMP04に流れる電流の２倍になる如く構成する。即ちMP04に流れる電流を1とすればMP03に流れる電流が２となるようにする。今入力INを“0”にすると、MP03に流れる電流I1即ち２の電流は全てMN01に流れ，MN02にも同じ電流が流れることになる。一方MP04はI2即ち１の電流が常時流れているので、I2−I1=2−1=1の電流でインバーターMN03，MP05のゲート容量に蓄積された電荷は放電される。又、入力INが“1”になると、MP01に流れる電流はゼロになり、 MN01、MN02に流れる電流もゼロになる。従って、MP04に流れる電流I1即ち１の電流で前述のゲート容量は充電される。従って前述のゲート容量は同じ１の電流で充電及び放電を繰り返すことになり、充電または放電の最終値は電源電圧又はゼロとなり、MP06に流れる制御電流に対する遅延時間の直線性が良く、遅延時間の幅も大きく出来る特徴がある。
【００４３】
図４は本発明の他の実施例で、データ信号の伝送ビットレートが可変であるか、又は伝送ビットレートの異なる複数の送信装置からのデータ信号に対しても適応可能な同期装置を提供するものである。即ち図４において、入力データ信号200は電流制御データ遅延器201で所定の時間遅延され、位相周波数比較器202により局部発振器である電流制御発振器203の信号と位相周波数が比較され、その出力はチャージポンプ204、電圧―電流変換機205を介して電流に変換され、その電流はカレントミラー206に加えられる。カレントミラー回路206のトランジスタMN4とMN5は等しい電流を出力する如く配設されている。
即ち、電流制御データ遅延器201と電流制御発振器203とには等しい制御電流を与えるごとく配設されている。従って、それらを構成する単位遅延回路の遅延時間は等しくなるよう配設されている。電流制御データ遅延器201には所定の段にタップが設けられており、位相周波数比較器202で、位相比較の基準となるのはタップP1の出力である。今説明を容易にするために、図４の如く、電流制御発振器203を４段の単位遅延回路で構成し、P1の出力としても同様に電流制御データ遅延器201の４段目からとられているものとする。このようにすることにより、周波数・位相が一致したロック状態ではデータの1ビットの丁度中央にP1の立上りまたは立下りが来ることとなり、電流制御発振器203の発振周期はこの４段の遅延時間の２倍、即ちデータの１ビット期間と同一となり、周波数・位相ともロックしていることとなる。いまチャージポンプ回路204のC1の電荷が零か又は低い値、即ち電流制御発振器203の周波数が低い場合の初期段階から出発する周波数増加方向の周波数引き込みにおいてはこの回路は非常に良く機能する。しかしながら、周波数低減方向の周波数引き込みの場合は誤ロックする場合がある。
【００４４】
次に例をあげてこれを説明する。
今、ある伝送ビットレートで、“01001110”の繰り返しが送られて来ているとし、これにロックしているとする。ある時点で急に伝送ビットレートが１／2、即ち1ビットの間隔が２倍になったとする。これは、それまでの電流制御発振器の発振周波数からみるとこの入力データは“1”又は“0”が各々２倍になる歯抜けパルス（ミッシング・トランジション）の多い、恰も”0011000011111100”のデータであると判断されるので、ロック状態をそのまま継続する。
即ち、変化した後のビットレートにたいしては誤ロックとなる。この誤ロックを防ぐために周波数低減支援器208を設けている。この入力としてはデータ入力信号200と電流制御データ遅延器201の10段目の出力P10を使用している。
【００４５】
又、図４においてはデータ入力信号200と電流制御データ遅延器201の６段目の出力P3を入力とする周波数増加支援器207を設けている。この周波数増加支援器207は周波数増加方向の周波数引き込みにとって必須のものではないが、伝送ビットレートの変化幅が広い場合、及び周波数引き込みを急速に行う必要がある場合は有効に機能する。特にロック時のジッターを少なくする目的等でチャージポンプ回路の時定数を大きくして行くと周波数引き込みに長時間を要するか、電流制御発振器の電流対発振周波数特性の直線性が悪い場合には、途中でひっかかってしまい周波数引き込みが出来ないという場合がある。かかる場合、本発明の周波数増加支援器207は効果を発揮する。
又、図４においてはチャージポンプ電流制御器209を設けている。これは、入力データの伝送ビットレートの変化範囲が広い場合には固定のチャージポンプ電流値では、周波数引き込みと安定なロック特性、ジッター特性を実現できない場合がある。このような場合に本発明のチャージポンプ電流制御器209は大きな効果を発揮する。
【００４６】
以下、これらにつき順次詳述する。
図５は周波数低減支援器の一実施例の詳細回路、図６はその波形図を示す。図５において、電流制御データ遅延器は１０段の単位遅延回路で構成されている。伝送されて来るデータの1ビットの時間間隔をTbとすると、周波数・位相が一致したロック状態では単位遅延回路の遅延時間は0.125Tbになるよう設定されている。従って遅延回路１０段の遅延時間はロック状態では1.25Tbになるように設定されている。図５において２個の遅延型フリップフロップDFF5とDFF6が使用されている。データ入力はインバーターINV5と論理和回路OR2を介して遅延型フリップフロップDFF5のD入力に加えられている。データ入力は同時に論理和回路OR3を介して他の遅延型フリップフロップDFF6のD入力に加えられている。DFF5の出力QはOR2を介して自身の入力Dに帰還される如く配設されている。DFF6の出力Qも同様にOR3を介して自身の入力Dに帰還される如く配設されている。一方、電流制御データ遅延器の10段目の出力WT10はDFF5のクロック端子に、又同時にインバーターOR3を介してDFF6のクロック端子に配設されている。
DFF5及びDFF6の出力端子は論理和否定回路NOR2を介して論理積回路AND4に接続されている。AND4の出力は周波数低減出力WDNとなる。
DFF5及びDFF6のリセット端子は共通に接続され、リセット入力RSTが加えられる。AND4の他の入力はエネーブル信号ENBに接続されている。エネーブル信号は所定のパルス幅を有し、リセット信号は必ずエネーブル信号の後に出現する如く設定され、それらの出現間隔は周期的であっても良いし、他の信号により制御されるもの、例えば入力データの立ち上がり回数を計数して決定されるようなものであっても良い。
【００４７】
次にその動作を図６の波形図を参照して説明する。図６の上図（A）は入力データの原クロック周波数より局部発振器である電流制御発振器の周波数が高い場合を示し、下図（B）は周波数比込可能範囲になった場合の波形図を示す。NRZデータにあっては“１”の連続又は“0”の連続があるので、１ビットの時間間隔は1ビットの歯抜けのない状態即ち、単独で“1”となる状態“01000”又は単独で“0”となる状態“1110111”等で判断する必要がある。図６（B）の引き込み可能範囲にある状態から説明する。この状態においては電流制御データ遅延器10段目の出力WT10は1.25Tb遅れるから、データ1ビットのパルス幅より遅れる。即ち図６（B）の a点即ちデータ1ビットの“1”の区間の立下りの後にb点即ちWT10の立ち上がりが来ることになる。従って図５のDFF5に着目すると図６（B）a点の直後以降はDataは“0”となりINV5  OR2  を介して  DFF5の入力は“1”となる。しかる後、WT10はｂ点において立ち上がるのでDFF5の出力WDN1は“1”となる。
この出力はOR2を介して入力Dに帰還されているので、次のWT10の立ち上がりでこの状態は記憶保持され、リセットされるまでこの状態は継続する。反対に図６（B）のｄ点は１ビットの“0”の区間の終わりの立ち上がりで、WT10はそれより遅れてe点でたち下がる。図４のDFF6に着目すると、ｄ点の直後以降はデータ入力は“1”となっているのでOR3を介してDFF6の入力は“１”になっている。しかる後、e点においてWT10は立ち下がるのでこれはINV6を介してDFF６のクロックは立ち上がり、DFF6の出力WDN2は“1”となる。この出力はOR3を介して入力に帰還されているので前記のとおりこの状態が保持される。DFF5、DFF6の出力は論理和否定回路NOR2に接続されているので、DFF5又はDFF6いずれかの出力が“1”となっていれば論理積回路AND4の出力を禁止するように配設されている。
【００４８】
一方、ある一定時間の後エネーブル信号ENBが立ち上がるが、AND４の出力は前述の通りNOR2により禁止されているので“0”の状態である。しかる後にリセット信号RSTが入るのでDFF5，DFF6はともにリセットされ、初期状態に戻る。このように、局部発振器である電流制御発振器の周波数が引き込み範囲に入っている場合は周波数低減支援器の出力WDNにはなにも生じない。
【００４９】
図６（A）は電流制御発振器の周波数が入力データの原クロック周波数より高い場合を示す。この場合、制御電流が大きいので、電流制御データ遅延器の遅延時間は小さくなり、単位回路10段の遅延回路であっても遅延時間は入力データの1ビット幅より短くなる。即ち図６（A）で入力データの立下りa点より、WT10の立上がりｂ点は前に来る。従って図５のDFF5はWT10の立ち上がりでＤ入力読み込むのでINV5で反転されたその時点のデータ入力即ち“0”を読み込むことになり、DFF5の出力WDN1は“0”となる。同様に、e点はｄ点より前に来るのでDFF6の出力WDN2も”0’’となる。WDN1，WDN2ともに“0”であるのでNOR2の出力は“1”となる。しかる後にエネーブル入力ENBが“1”になるとAND4の出力WDNはその期間だけ“1”になる。即ち、電流制御発振器の周波数が高い時には周波数低減支援器の出力WDNには周波数を下げる方向のパルスを生ずる。このパルスにより図４のチャージポンプ回路中のMN2を導通させ、Voを低下させて電流制御発振器の周波数を下げるよう動作する。
【００５０】
この実施例では1ビットの検出として“1”検出用のDFF5、および“0”検出用のDFF6の2個のDFFを使用したが、どちらか一方のみでも良い。しかしながら、短時間内で確実にこの状態を検出するには、両者を用いた方が確実性が高くなる。図５でENBの間隔twであるが、これはデータ中で単独の“1”又は“0”の生ずる確率の問題を考慮し、なるべく長く、16〜32ビット相当の時間をとる必要がある。
【００５１】
次に図７とその波形図である図８により、周波数増加支援器の一実施例につき詳細を説明する。図７において、電流制御データ遅延器はデータの1ビット期間より短く、位相周波数比較器の比較基準遅延時間より長く設定されている。図７の実施例においては、単位遅延回路のロックした場合の遅延時間は0.125Tbで、位相・周波数比較基準遅延時間としては４段目の出力即ち0.5Tbで、本周波数増加支援器としては６段目の出力、即ちロック時の遅延時間で0.75Tbの遅延時間が得られるように配設されている。周波数増加支援器としては２個の遅延型フリップフロップDFF7とDFF8を備えている。DFF7は入力データをインバーターINV7で反転した信号をD入力に加え、電流制御データ遅延器の６段目の出力WT6でトリガーされるごとく配設されている。DFF8は入力データをＤ入力に加え、WT6をインバーターINV8で反転した信号でトリガーされる如く配設されている。DFF7，DFF8の出力WUP1、WUP2は論理和否定回路NOR3回路に接続され、NOR3の出力は周波数増加反転出力WUPbarに接続されている。以下図８を参照して動作を説明する。
【００５２】
図８の（Ｂ）は局部発振器である電流制御発振器の周波数が入力データの原クロック周波数より低い場合を示し、（Ａ）は通常の周波数引き込み範囲にある状態を示している。図８（Ｂ）において、電流制御発振器の周波数が低い場合は制御電流が小さいので、電流制御データ遅延器の６段目の出力WT6の遅延時間が大きく、WT6の立ち上がりb点は入力データの立下りa点より後になる。従ってDFF7はWT6の立ち上がり即ちb点でトリガーされるがその時点の入力は“0”で、それのINV7による反転出力“1”を読み込むのでDFF7の出力ＷＵＰ1はcで“1”になり、NOR3の出力WUPbarはd点で“0”となる。入力データの“1”の連続した期間に対応するWT6の立ち上がりe点ではデータの反転信号を読み込むのでWPU1はf点で“0”に、WPUbarは“1”にもどる。DFF8はWT6の立下りh，kでそれぞれトリガーされ、データ入力を読み込むのでWUP2はi点で“1”となりl点で“0”になる。WUPbarはj-mの期間“0”を出力する。結果としてd-g，j-mの期間“0”を出力する。図４のチャージポンプ回路中のMP2はこのWPUbarの“0”の期間導通しVoの電圧を上げる方向、即ち電流制御発振器の周波数を上げる方向に動作する。図８（Ａ）はWT6の立ち上がり、立下りとも入力データの1ビット期間内にあるので何も出力しない。図７の実施例では２個のDFFを使用しているが、どちらか一つのみでも良い。図９は本発明の一実施例を示す回路図である。
【００５３】
図１０は、チャージポンプ電流制御器の一実施例を示す。位相周波数比較器、チャージポンプを含めた回路の電圧利得はチャージポンプの電流と入力データの1ビットの時間間隔の積に比例する。従ってチャージポンプの電流が一定であると、伝送ビットレートが高い、即ち1ビットの時間間隔が小さい場合には電圧利得が減少し、周波数引き込みが出来ないか、又は引き込みに時間がかかるという場合が生ずる。特に電流制御発振器の電流対発振周波数特性において発振周波数が高い方で飽和するような場合にはこの傾向がある。逆に、伝送ビットレートが低い場合は、電圧利得が高すぎて不安定になるか、ロックしてもリップルが大きいという欠点を生ずる。この問題を解決するためには、チャージポンプの電流を入力データの伝送ビットレートに応じて変化させてやればよい、即ち伝送ビットレートが高い場合はチャージポンプの電流を大きくし、低い場合は小さくすれば良いことを見出した。
【００５４】
図１０の本発明の一実施例につき説明する。図１０において、伝送ビットレートが高い場合はチャージポンプの出力Voは大きい値となる。従って R1，C1直列回路のC1値Vcも大きな値となる。この電圧VcをソースフォロワーMN32で受け、インピーダンス変換し、抵抗等価素子MP32で電流Ic1に変換して、カレントミラーMN33，MN34，MN35に加える。MN35のドレインはディスチャージ電流IC3としてチャージポンプ回路のMN31のソースに加える。他方MN34に流れる電流は高電圧側カレントミラーMP33，MP34に加える。MP34のドレインに流れる電流IC3はチャージ電流としてチャージポンプ回路のMP31のソースに加える。又、定電流Ioを前記Ic1と並列にカレントミラー回路MN33，MN34，MN35に加える。今トランジスタMN33，MN34，MP33のチャネル幅を同一とし、トランジスタMN35，MP34のチャネル幅をそのa倍とすれば、
Ic2=Ic3=a(Ic1+Io)=aIc1+aIo
となり、Ic1に比例しa倍された電流成分と、固定された電流成分aIoの和をチャージポンプ電流とすることとなるので、Vcが高い、即ち電流制御発振器の発振周波数が高く、伝送ビットレートが高い場合には大きなチャージポンプ電流でチャージ又はディスチャージすることが出来、又伝送ビットレートが低い場合にはチャージポンプ電流を低くすることにより過剰利得を抑えることが出来るので安定したロック特性を得ることが出来る。
なおソースフォロワ−MN32の入力はC1の電圧Vcを入力としているが、これはVoを入力とするよりもVcは濾波された後の電圧なので安定に動作する。
【００５５】
図２０は本発明の第三の実施例で、周波数増加支援器を特別に設けなくとも周波数増加方向の周波数引き込み段階で誤ロックを生じないように位相周波数比較器を改良したもので、入力データの広いビットレートの変化に対し、自動追尾してロックするよう配設されたものである。図２０において、202は改良された位相周波数比較器、201は電流制御データ遅延器で、その前に前置固定遅延器213が設けられている。即ち、入力データは前置固定遅延器213で遅延された後、電流制御データ遅延器201に入力されるごとく配設されている。位相周波数比較器202の出力はチャージポンプおよびフィルター回路204に入力され、チャージポンプ及びフィルター回路204の出力のうち、Ｒ１、Ｃ１直列回路の全電圧出力Ｖｏは電圧電流変換器１  205-1を通じて電流に変換され、電流制御発振器203を制御する。
【００５６】
一方Ｒ1，Ｃ1直列回路のＣ１の電圧、即ち、濾波された出力Ｖｃは電圧電流変換器２205-2を介して電流制御データ遅延器201を制御している。また前記濾波された出力Ｖｃはチャージポンプ電流制御器212を介してチャージポンプの電流を制御している。周波数低減支援器208は電流制御データ遅延器の入力と出力とを入力とし、入力データの周波数を監視し、入力データの原クロック周波数が電流制御発振器の周波数より低い場合はトランジスタＭと定電流原Ｉｄとによりフィルター回路Ｃ１の蓄積電荷を放電させ、電流制御発振器203の発振周波数を下げるように制御する。
【００５７】
次に図２０及び図２１を用いて、改良された位相周波数比較器202の周波数増加支援機能につき説明する。図２０と図９とを比較した場合、大きな相違点は図２０においては位相周波数比較器に
排他的論理和回路XOR1及び論理和回路OR2が追加されていること、及び前置固定遅延器213が追加されていることである。電流制御発振器203の発振周波数が入力データの原クロック周波数より低い、即ち図２０のチャージポンプの出力が低い場合は、電圧電流変換機2  205-2の出力電流も低いので、電流制御データ遅延器201の遅延時間が長くなる。従って、図２１（Ａ）に示す如く、排他的論理和否定回路XNOR1の入力の一つである電流制御データ遅延器201のタップP1の信号DP1が丁度データの1ビット相当分だけ遅延する場合があり得る。
【００５８】
かかる場合、排他的論理和否定回路であるXNOR1は何らの出力も出さない特殊な状態となる。これが、周波数増加方向での引っ掛かり、誤ロックの原因となっていることを見出した。図２１（Ａ）によりこの状態を詳細に説明する。即ち図２１は電流制御データ遅延器の遅延時間t1がデータの1ビット幅の時間Tbに一致した場合、即ち  t1=1.0Tbの場合を示している。かかる場合入力データの遷移点a1，a2とDP1の遷移点b1、b2が完全に一致するためXNOR1の出力であるData_DifにはC1，C2，C3，C4に示す如く何の出力も生じない。従って、結果として入力データの原クロック周波数は低いと判断され、位相周波数比較器の出力である「両エッジ」の出力の場合も「立ち上がりエッジのみ」の場合もＤ出力即ち電流制御発振器の周波数を下げる方向の出力を生ずる。即ち電流制御発振器の周波数が低いにも拘わらずさらに下げる方向の指示パルスとなる。これは前記t1=1.0Tbの特殊な場合だけで、その前後即ち遅延時間が1.0Tbより僅かでも異なれば図２２（Ａ）、乃至図２３（Ａ）に示す如く周波数を上げる方向の指示パルスUを生ずるので問題はない。
【００５９】
かかる特殊な状態を回避するために、前置固定遅延器213を電流制御データ遅延器201の前に配設し、前記前置固定遅延器の遅延時間を最高ビットレート即ち  最小1ビット幅Tbminiの0.1~0.2幅とし、この前置固定遅延器213の出力と入力データとの排他的論理和をXOR1で取った微分出力PreDifと前記XNOR1による微分出力Data_Difとを論理和回路OR2により論理和をとり、Data_Dif_Wとして改めてデータの微分出力として位相周波数比較器202のDFF1のクロック端子に入力すればよいことを見出した。
図２１（Ｂ）の波形図によりその詳細を説明する。図２１（Ｂ）に示すごとく、前記 Data_Difにはデータの1ビット遷移点では何ら出力も生じていないが、前記PreDifにはm1~m4に示す如く入力となるデータの遷移点ごとにパルスを生ずる。しかもこのm1~m4のパルスは、前置固定遅延器213は電流制御データ遅延器201の前に配設されているので、前記電流制御データ遅延器の入力であるDataの遷移点より時間的に前に生ずることになる。
【００６０】
結果として、Data_DifとPreDifとの論理和であるData_Dif_Wにはn1，n2，n3，n4の如きパルスを生ずることとなる。このn1~n4のパルスによりDFF1は動作するので、例えData_Difに出力を生じない特殊な場合であっても確実な周波数比較機能を行うことが出来、周波数増加段階での引っ掛かり、誤ロックを防ぐことが可能となった。
次に、この回路に副作用の無いことを説明する。図２２は電流制御発振器203の発振周波数が高くなり、入力データの原クロック周波数に近づいた段階のt1=0.6Tbの場合を示している。図２２（Ｂ）に示す如く、PreDifのパルスはData_Difのパルスの生起期間内に生ずることになり、言わばData_Difにマスクされることとなり、正規の位相、周波数ロックの状態に何らの影響を与えない。この場合Data_Dif_WはOR2による遅延時間を無視すれば実質的にData_Difのパルスと同一となる。図２３は電流制御発振器203の発振周波数が低いt1=1.4Tbの場合で、Data_Dif_Wの時間的先頭値はPreDifとなり、それだけ幅の広い周波数増加方向の指示パルスをＵに生ずることとなり、これは周波数増加方向としては望ましい方向となる。
【００６１】
図２４は図２０のより詳細な実施例である。図２４において、電圧電流変換器2とチャージポンプ電流制御器の入力はチャージポンプ及びフィルター回路のR1，C1直列回路のC1の電圧即ちVcを使用しており、濾波された安定な電圧を使用している。また、周波数低減支援器としては遅延型フリップフロップDFF5を1個のみ使用している。即ち電流制御データ遅延器の入力であるDataの立下りより時間的後に電流制御データ遅延器10段の出力の立ち上がりが来る状態のみを検出している。図９と比較するとより簡単な構成となっている。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る同期装置の一実施例を示すブロック図である。
【図２】本発明に係る同期装置の一実施例で、図１の具体的な回路図である。
【図３】本発明の一実施例である単位遅延回路を示す図である。
【図４】本発明に係る同期装置の他の実施例を示すブロック図である。
【図５】本発明に係る周波数低減支援器の一実施例の具体的な回路図である。
【図６】図５に示す回路の波形図である。
【図７】本発明に係る周波数増加支援器の一実施例の具体的な回路図である。
【図８】図７に示す回路の波形図である。
【図９】本発明に係る同期装置の他の実施例の具体的な回路図である。
【図１０】チャージポンプ電流制御器の一実施例を示す図である。
【図１１】図２の回路をSPICEで回路シミュレーションを行った結果の各部の波形図である。
【図１２】チャージポンプ回路を含めた場合の波形図である。
【図１３】電流制御データ遅延回路への負帰還の有無の効果を比較した図である。
【図１４】電流引き算による電流制御データ遅延器への負帰還、及びタイムスロット制御の効果等を比較した図である。
【図１５】本発明に係る周波数低減支援器を使用した場合の効果を説明するための図である。
【図１６】本発明に係る周波数増加支援器を使用した場合の効果を説明するための図である。
【図１７】従来のＰＬＬ回路の一例を示す図である。
【図１８】従来例としてのHoggeの位相比較器の一例を示す図である。
【図１９】従来例としての３ステート位相周波数比較器の一例を示す図である。
【図２０】本発明に係る同期装置の第三実施例を示すブロック図である。
【図２１】電流制御データ遅延器の遅延時間t1がデータの1ビット幅の時間Tbに一致した場合、即ち  t1=1.0Tbの場合の波形を示す図である。
【図２２】電流制御発振器203の発振周波数が高くなり、入力データの原クロック周波数に近づいた段階のt1=0.6Tbの場合の波形を示す図である。
【図２３】電流制御発振器203の発振周波数が低いt1=1.4Tbの場合の波形を示す図である。
【図２４】図２０のより詳細な実施例である。
【図２５】図２４の本発明の第三の実施例をSPICEシミュレーションした結果の波形図である。
【図２６】Ｐ1の遅延時間が新たなデータの伝送速度である400Mbpsの1ビット相当付近の状態を示したSPICEシミュレーション波形図である。
【図２７】400Mbpsから40Mbpsに切り替わった場合で、周波数低減支援器が有効に機能していることを示している図である。
【図２８】チャージポンプ電流制御器を使用しないで、チャージポンプ電流Icp=1000uA一定とした場合を示し、40Mbpsにおいては不安定で、ロックしていないことを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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