(57)【要約】【課題】入力信号を検出できる入力バッファを提供する。【解決手段】第１バッファは、基準電圧信号の電圧レベルが第１電圧の電圧レベルと同じであれば、出力端の電圧レベルを制御する。第２バッファは、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する。前記第２バッファは、前記出力端を第１レベルに制御する。出力制御部は、前記入力信号を受信し、内部の抵抗及びトランジスタのサイズを制御して第２レベルのレベル出力信号を発生させる。レベル制御部は、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記出力信号に応答して前記出力端を第１レベルに制御する制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記制御信号を遮断する。【選択図】図３
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【特許請求の範囲】
【請求項１】
出力端と、
基準電圧信号の電圧レベルが第１電圧の電圧レベルと同じであるか、またはそれより高ければ、出力端の電圧レベルを制御する第１バッファと、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する第２バッファと、を備える入力バッファ。
【請求項２】
前記第２バッファは、
前記出力端を第１レベルに維持することを特徴とする請求項１に記載の入力バッファ。
【請求項３】
前記第１バッファは、
電源電圧と接地電圧間に連結され、前記基準電圧信号と前記入力信号とを比較して前記出力端の電圧レベルを制御する差動増幅器であることを特徴とする請求項１に記載の入力バッファ。
【請求項４】
前記第２バッファは、
前記入力信号を受信し、内部の抵抗及びトランジスタのサイズを制御して第２レベルのレベル出力信号を発生させる出力制御部と、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記レベル出力信号に応答して前記出力端を第１レベルに制御する制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記制御信号を遮断するレベル制御部と、を備えることを特徴とする請求項１に記載の入力バッファ。
【請求項５】
前記出力制御部は、
電源電圧に一端が連結される第１可変抵抗と、
前記第１可変抵抗の他端に第１端が連結され、前記入力信号がゲートに印加され、第２端が第２ノードに連結される第１トランジスタと、
前記第２ノードに第１端が連結され、前記入力信号がゲートに印加される第２トランジスタと、
前記第２トランジスタの第２端に一端が連結され、接地電圧に他端が連結される第２可変抵抗と、
前記第２ノードの電圧レベルを反転させて前記レベル出力信号として発生させるインバータと、を備えることを特徴とする請求項４に記載の入力バッファ。
【請求項６】
前記出力制御部は、
前記入力信号に応答して前記レベル出力信号が第２レベルとして出力されるように前記第１可変抵抗、前記第２可変抵抗、前記第１トランジスタ及び前記第２トランジスタのサイズが調節されることを特徴とする請求項５に記載の入力バッファ。
【請求項７】
前記レベル制御部は、
電源電圧に第１端が連結され、前記レベル出力信号がゲートに印加される第３トランジスタと、
前記第３トランジスタの第２端に第１端が連結され、ゲートに前記基準電圧信号が印加され、第２端が前記出力端に連結される第４トランジスタと、を備え、
前記第４トランジスタの第２端を通じて前記出力端に前記制御信号が印加されることを特徴とする請求項４に記載の入力バッファ。
【請求項８】
前記第４トランジスタは、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、ターンオンされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであるか、またはそれより高ければ、ターンオフされることを特徴とする請求項７に記載の入力バッファ。
【請求項９】
前記第１電圧の電圧レベルは、
電源電圧レベルの半分であることを特徴とする請求項１に記載の入力バッファ。
【請求項１０】
基準電圧信号の電圧レベルが第１電圧の電圧レベルに到達するまで入力信号を受信して所定のレベルを有するレベル検出信号を出力する入力バッファと、
前記レベル検出信号に応答してデータの伝送と遮断とを制御するデータ制御信号を活性化または非活性化させるレイテンシ制御部と、
前記データ制御信号に応答して前記データを伝送または遮断し、前記レベル検出信号に応答して出力ピンを高抵抗状態に制御するアップゲート信号及びダウンゲート信号を発生させる出力選択部と、
前記アップゲート信号及び前記ダウンゲート信号に応答して前記データを前記出力ピンを通じて出力する出力ドライバーと、を備えることを特徴とする半導体装置。
【請求項１１】
前記入力バッファは、
前記基準電圧信号の電圧レベルが第１電圧の電圧レベルに到達するまで前記レベル検出信号を第２レベルとして発生させることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記レベル検出信号が第２レベルであれば、前記データ制御信号が非活性化され、
前記データ制御信号が非活性化されれば、
前記出力選択部は、前記データを遮断することを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記出力ドライバーは、
出力電源電圧に第１端が連結され、前記アップゲート信号がゲートに印加され、前記出力ピンに第２端が連結される第１出力トランジスタと、
前記出力ピンに第１端が連結され、前記ダウンゲート信号がゲートに印加され、出力接地電圧に第２端が連結される第２出力トランジスタと、を備え、
前記レベル検出信号が第２レベルである場合、
前記第１出力トランジスタ及び前記第２出力トランジスタは全てターンオフされることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記入力バッファは、
出力端と、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、出力端の電圧レベルを制御する第１バッファと、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記入力信号に応答して前記出力端の電圧レベルを制御する第２バッファと、を備え、
前記出力端の電圧レベルは、前記レベル検出信号のレベルと逆であることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記第２バッファは、
前記出力端を第１レベルに維持することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１バッファは、
電源電圧と接地電圧間に連結され、前記基準電圧信号と前記入力信号とを比較して前記出力端の電圧レベルを制御する差動増幅器であることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記第２バッファは、
前記入力信号を受信し、内部の抵抗及びトランジスタのサイズを制御して第２レベルのレベル出力信号を発生させる出力制御部と、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記レベル出力信号に応答して前記出力端を第１レベルに制御する制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記制御信号を遮断するレベル制御部と、を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記出力制御部は、
電源電圧に一端が連結される第１可変抵抗と、
前記第１可変抵抗の他端に第１端が連結され、前記入力信号がゲートに印加され、第２端が第２ノードに連結される第１トランジスタと、
前記第２ノードに第１端が連結され、前記入力信号がゲートに印加される第２トランジスタと、
前記第２トランジスタの第２端に一端が連結され、接地電圧に他端が連結される第２可変抵抗と、
前記第２ノードの電圧レベルを反転させて前記レベル出力信号として発生させるインバータと、を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記出力制御部は、
前記入力信号に応答して前記レベル出力信号が第２レベルとして出力されるように前記第１可変抵抗、前記第２可変抵抗、前記第１トランジスタ及び前記第２トランジスタのサイズが調節されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記レベル制御部は、
電源電圧に第１端が連結され、前記レベル出力信号がゲートに印加される第３トランジスタと、
前記第３トランジスタの第２端に第１端が連結され、ゲートに前記基準電圧信号が印加され、第２端が前記出力端に連結される第４トランジスタと、を備え、
前記第４トランジスタの第２端を通じて前記出力端に前記制御信号が印加されることを特徴とする請求項１７に記載の半導体装置。
【請求項２１】
前記第４トランジスタは、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、ターンオンされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより高ければ、ターンオフされることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１電圧の電圧レベルは、
電源電圧レベルの半分であることを特徴とする請求項１４に記載の半導体装置。
【請求項２３】
出力端と、
基準電圧信号の電圧レベルが第１電圧の電圧レベルより低く維持される間にバッファ制御信号に応答してターンオフされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記出力端の電圧レベルを制御する第１バッファと、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する第２バッファと、
前記基準電圧信号の電圧レベルに応答して前記第１バッファをターンオンまたはターンオフさせる前記バッファ制御信号を出力するバッファ制御部と、を備える入力バッファ。
【請求項２４】
前記第２バッファは、
前記出力端を第１レベルに維持することを特徴とする請求項２３に記載の入力バッファ。
【請求項２５】
前記第１バッファは、
電源電圧と接地電圧間に連結され、前記基準電圧信号と前記入力信号とを比較して前記出力端の電圧レベルを制御する差動増幅器であり、
前記バッファ制御信号が第１レベルであれば、ターンオンされ、前記バッファ制御信号が第２レベルであれば、ターンオフされ、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記出力端の電圧レベルを第１レベルに制御することを特徴とする請求項２３に記載の入力バッファ。
【請求項２６】
前記第２バッファは、
前記入力信号を受信し、内部の抵抗及びトランジスタのサイズを制御して第２レベルのレベル出力信号を発生させる出力制御部と、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記レベル出力信号に応答して前記出力端を第１レベルに制御する制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記制御信号を遮断するレベル制御部と、を備えることを特徴とする請求項２３に記載の入力バッファ。
【請求項２７】
前記出力制御部は、
電源電圧に一端が連結される第１可変抵抗と、
前記第１可変抵抗の他端に第１端が連結され、前記入力信号がゲートに印加され、第２端が第２ノードに連結される第１トランジスタと、
前記第２ノードに第１端が連結され、前記入力信号がゲートに印加される第２トランジスタと、
前記第２トランジスタの第２端に一端が連結され、接地電圧に他端が連結される第２可変抵抗と、
前記第２ノードの電圧レベルを反転させて前記レベル出力信号として発生させるインバータと、を備えることを特徴とする請求項２６に記載の入力バッファ。
【請求項２８】
前記出力制御部は、
前記入力信号に応答して前記レベル出力信号が第２レベルとして出力されるように前記第１可変抵抗、前記第２可変抵抗、前記第１トランジスタ及び前記第２トランジスタのサイズが調節されることを特徴とする請求項２７に記載の入力バッファ。
【請求項２９】
前記レベル制御部は、
電源電圧に第１端が連結され、前記レベル出力信号がゲートに印加される第３トランジスタと、
前記第３トランジスタの第２端に第１端が連結され、ゲートに前記基準電圧信号が印加され、第２端が前記出力端に連結される第４トランジスタと、を備え、
前記第４トランジスタの第２端を通じて前記出力端に前記制御信号が印加されることを特徴とする請求項２６に記載の入力バッファ。
【請求項３０】
前記第４トランジスタは、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、ターンオンされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであるか、またはそれより高ければ、ターンオフされることを特徴とする請求項２９に記載の入力バッファ。
【請求項３１】
前記第１電圧の電圧レベルは、
電源電圧レベルの半分であることを特徴とする請求項２３に記載の入力バッファ。
【請求項３２】
前記バッファ制御部は、
前記基準電圧信号の電圧レベルが第１電圧の電圧レベルより低く維持される間に前記バッファ制御信号を第２レベルとして出力し、前記基準電圧信号の電圧レベルが第１電圧の電圧レベルと同じであれば、前記バッファ制御信号を第１レベルとして出力することを特徴とする請求項２３に記載の入力バッファ。
【請求項３３】
前記バッファ制御部は、
前記基準電圧信号を受信し、内部の抵抗及びトランジスタのサイズを制御して前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低く維持される間に第２レベルの動作制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、第１レベルの動作制御信号を発生させる動作制御部と、
モード信号と前記動作制御信号とを論理積して前記バッファ制御信号を出力する論理積演算部と、を備えることを特徴とする請求項３２に記載の入力バッファ。
【請求項３４】
前記動作制御部は、
電源電圧に一端が連結される第３可変抵抗と、
前記第３可変抵抗の他端に第１端が連結され、前記基準電圧信号がゲートに印加され、第２端が第３ノードに連結される第５トランジスタと、
前記第３ノードに第１端が連結され、前記基準電圧信号がゲートに印加される第６トランジスタと、
前記第６トランジスタの第２端に一端が連結され、接地電圧に他端が連結される第４可変抵抗と、
前記第３ノードの電圧レベルを反転させて前記動作制御信号として発生させるインバータと、を備えることを特徴とする請求項３３に記載の入力バッファ。
【請求項３５】
前記動作制御部は、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低く維持される間に前記動作制御信号が第２レベルとして出力されるように前記第３可変抵抗、前記第４可変抵抗、前記第５トランジスタ及び前記第６トランジスタのサイズが調節されることを特徴とする請求項３４に記載の入力バッファ。
【請求項３６】
前記モード信号は、
前記入力バッファが動作する間に第１レベルとして発生する信号であることを特徴とする請求項３５に記載の入力バッファ。
【請求項３７】
前記バッファ制御部は、
モード信号及び前記基準電圧信号を論理積して前記バッファ制御信号を出力する論理積演算部を備え、
前記論理積演算部は、
前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記バッファ制御信号を第２レベルとして出力し、
前記モード信号は、
前記入力バッファが動作する間に第１レベルとして発生する信号であることを特徴とする請求項２３に記載の入力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、パワーアップ(power-up)動作時に入力される入力信号の電圧レベルを検出できる入力バッファ及び入力バッファを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＤＲＡＭという）を使用する半導体装置の初期パワーアップ過程には、基準電圧信号が半導体装置に印加される前に入力信号を検出して半導体装置の出力ピンを高抵抗（Ｈｉ−Ｚ）状態に作らなければならない過程がある。
入力信号とは、半導体装置の電源がターンオンされた後（パワーアップ後）、半導体装置の動作モードをパワーダウン(power-down)モードまたはアクティブモードに制御する電圧である。
しかし、従来の半導体装置では、パワーアップ後、基準電圧信号が半導体装置に印加される間に半導体装置が入力信号を検出できず、半導体装置が誤動作する問題がある。
【０００３】
図１は、一般的な半導体装置の入力バッファを示す回路図である。
図１を参照すれば、入力バッファ１００は、電流ミラー型の第１及び第２トランジスタＴＲ１，ＴＲ２、基準電圧信号ＶＲＥＦと入力信号ＣＫＥとをそれぞれ受信する第３及び第４トランジスタＴＲ３，ＴＲ４、入力バッファ１００を駆動させる電流源ＩＳ及び出力信号ＯＵＴＳを出力するインバータＩＮＶを備える。
半導体装置のパワーアップ後、入力バッファ１００は、入力信号ＣＫＥを受信してローレベルの出力信号ＯＵＴＳを出力しなければならない。それにより、入力バッファ１００の出力信号ＯＵＴＳに応答して出力ピン（図示せず）が高抵抗（Ｈｉ−Ｚ）状態を維持しうる。
一般的に、入力信号ＣＫＥの電圧レベルは、基準電圧信号ＶＲＥＦの電圧レベルより低い。したがって、図１の入力バッファ１００は、出力信号ＯＵＴＳをローレベルに出力しうる。それにより、出力ピン（図示せず）が高抵抗（Ｈｉ−Ｚ）状態を維持しうる。
【０００４】
しかし、半導体装置のパワーアップ後、基準電圧信号ＶＲＥＦの電圧レベルが一定の電圧レベルに到達するまでは入力バッファ１００は入力信号ＣＫＥの電圧レベルをローレベルに検出することができないこともある。
例えば、半導体装置のパワーアップ直後、基準電圧信号ＶＲＥＦの電圧レベルが０Ｖと言えば、入力信号ＣＫＥの電圧レベルが基準電圧信号ＶＲＥＦの電圧レベルより高いので、入力バッファ１００は、出力信号ＯＵＴＳをハイレベルに出力する。それにより、出力ピン（図示せず）は、高抵抗（Ｈｉ−Ｚ）状態を維持できず、半導体装置が誤動作する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、半導体装置のパワーアップ動作時に入力信号を検出できる入力バッファを提供することである。
本発明が解決しようとする他の技術的課題は、パワーアップ動作時に入力信号を検出できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の実施形態による入力バッファは、出力端、第１バッファ及び第２バッファを備える。
第１バッファは、基準電圧信号の電圧レベルが第１電圧の電圧レベルと同じであれば、出力端の電圧レベルを制御する。第２バッファは、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する。
前記第２バッファは、前記出力端を第１レベルに制御する。前記第１バッファは、電源電圧と接地電圧間に連結され、前記基準電圧信号と前記入力信号とを比較して前記出力端の電圧レベルを制御する差動増幅器である。
前記第２バッファは、出力制御部及びレベル制御部を備える。
出力制御部は、前記入力信号を受信し、内部の抵抗及びトランジスタのサイズを制御して第２レベルのレベル出力信号を発生させる。レベル制御部は、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記出力信号に応答して前記出力端を第１レベルに制御する制御信号を発生させ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記制御信号を遮断する。
前記出力制御部は、第１可変抵抗、第１トランジスタ、第２トランジスタ、第２可変抵抗及びインバータを備える。
第１可変抵抗は、電源電圧に一端が連結される。第１トランジスタは、前記第１可変抵抗の他端に第１端が連結され、前記入力信号がゲートに印加され、第２端が第２ノードに連結される。
第２トランジスタは、前記第２ノードに第１端が連結され、前記入力信号がゲートに印加される。第２可変抵抗は、前記第２トランジスタの第２端に一端が連結され、接地電圧に他端が連結される。
インバータは、前記第２ノードの電圧レベルを反転させて前記レベル出力信号として発生させる。前記出力制御部は、前記入力信号に応答して前記レベル出力信号が第２レベルとして出力されるように前記第１可変抵抗、前記第２可変抵抗、前記第１トランジスタ及び前記第２トランジスタのサイズが調節される。
前記レベル制御部は、第３トランジスタ及び第４トランジスタを備える。第３トランジスタは、電源電圧に第１端が連結され、前記レベル出力信号がゲートに印加される。第４トランジスタは、前記第３トランジスタの第２端に第１端が連結され、ゲートに前記基準電圧信号が印加され、第２端が前記出力端に連結される。
前記第４トランジスタの第２端を通じて前記出力端に前記制御信号が印加される。前記第４トランジスタは、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、ターンオンされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより高ければ、ターンオフされる。
前記第１電圧の電圧レベルは、電源電圧レベルの半分である。
【０００７】
前記課題を達成するための本発明の他の実施形態による入力バッファは、出力端、第１バッファ、第２バッファ及びバッファ制御部を備える。
第１バッファは、基準電圧信号の電圧レベルが第１電圧の電圧レベルより低く維持される間にバッファ制御信号に応答してターンオフされ、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、前記出力端の電圧レベルを制御する。
第２バッファは、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する。バッファ制御部は、前記基準電圧信号の電圧レベルに応答して前記第１バッファをターンオンまたはターンオフさせる前記バッファ制御信号を出力する。
【０００８】
前記他の課題を達成するための本発明の実施形態による半導体装置は、入力バッファ、レイテンシ制御部、出力選択部及び出力ドライバーを備える。
入力バッファは、基準電圧信号の電圧レベルが第１電圧の電圧レベルに到達するまで入力信号を受信して所定のレベルを有するレベル検出信号を出力する。レイテンシ制御部は、前記レベル検出信号に応答してデータの伝送と遮断とを制御するデータ制御信号を活性化または非活性化させる。
出力選択部は、前記データ制御信号に応答して前記データを伝送または遮断し、前記レベル検出信号に応答して出力ピンを高抵抗状態に制御するアップゲート信号及びダウンゲート信号を発生させる。
出力ドライバーは、前記アップゲート信号及び前記ダウンゲート信号に応答して前記データを前記出力ピンを通じて出力する。
前記入力バッファは、前記基準電圧信号の電圧レベルが第１電圧の電圧レベルに到達するまで前記レベル検出信号を第２レベルとして発生させる。
前記レベル検出信号が第２レベルであれば、前記データ制御信号が非活性化され、前記データ制御信号が非活性化されれば、前記出力選択部は前記データを遮断する。
前記出力ドライバーは、第１出力トランジスタ及び第２出力トランジスタを備える。
第１出力トランジスタは、出力電源電圧に第１端が連結され、前記アップゲート信号がゲートに印加され、前記出力ピンに第２端が連結される。第２出力トランジスタは、前記出力ピンに第１端が連結され、前記ダウンゲート信号がゲートに印加され、出力接地電圧に第２端が連結される。
前記レベル検出信号が第２レベルである場合、前記第１出力トランジスタ及び前記第２出力トランジスタは全てターンオフされる。
前記入力バッファは、第１ノード、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルと同じであれば、出力端の電圧レベルを制御する第１バッファ及び前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、前記入力信号に応答して前記出力端の電圧レベルを制御する第２バッファを備え、前記出力端の電圧レベルは、前記レベル検出信号のレベルと逆である。
【発明の効果】
【０００９】
本発明による入力バッファ及び半導体装置は、パワーアップ後、基準電圧信号の電圧レベルが一定の電圧レベルに到達するまで入力信号の電圧レベルを検出して半導体装置の出力ピンを高抵抗状態に維持することによって、半導体装置が誤動作しないように制御しうる。
【発明を実施するための最良の形態】
【００１０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
【００１１】
図２は、本発明の実施形態による入力バッファを説明するブロック図である。
図３は、図２の入力バッファを示す回路図である。
図２を参照すれば、本発明の実施形態による入力バッファ２００は、基準電圧信号ＶＲＥＦと入力信号ＣＫＥとを受信して出力端Ｎ１の電圧レベルを制御する第１バッファ２１０及び第２バッファ２２０を備える。出力端Ｎ１の電圧レベルは、インバータＩＮＶによって反転されてレベル検出信号ＯＵＴＳとして出力される。
【００１２】
入力バッファ２００の詳細な動作及び構成は、図３を参照して説明される。
図３を参照すれば、入力バッファ３００は、出力端Ｎ１、第１バッファ２１０及び第２バッファ２２０を備える。
第１バッファ２１０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じあれば、出力端Ｎ１の電圧レベルを制御する。第１バッファ２１０は、電源電圧ＶＤＤと接地電圧ＶＳＳ間に連結され、基準電圧信号ＶＲＥＦと入力信号ＣＫＥとを比較して出力端Ｎ１の電圧レベルを制御する差動増幅器である。
第２バッファ２２０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、入力信号ＣＫＥに応答して出力端Ｎ１の電圧レベルを制御する。第２バッファ２２０は、出力端Ｎ１を第１レベルに制御する。
【００１３】
以下、本発明の実施形態による入力バッファの動作を図３を参照して詳細に説明する。
本発明の実施形態による入力バッファ３００は、半導体装置（図示せず）のパワーアップ後、基準電圧信号ＶＲＥＦの電圧レベルが一定の電圧レベルに到達するまで入力信号ＣＫＥの電圧レベルを認識してレベル検出信号ＯＵＴＳをローレベルとして出力することを目的とする。
【００１４】
第１バッファ２１０は、図１の従来の入力バッファ１００と同じである。したがって、基準電圧信号ＶＲＥＦの電圧レベルが一定の電圧レベルに到達するまでは第１バッファ２１０は入力信号ＣＫＥをハイレベルとして認識する。それにより、出力端Ｎ１はローレベルになり、レベル検出信号ＯＵＴＳはハイレベルとして出力される。
ここで、一定の電圧レベルとは、第１電圧を意味し、第１電圧の電圧レベルは、電源電圧レベルの半分である。また、ここで電源電圧とは、半導体装置（図示せず）の出力ドライバー（図示せず）に使われる電源電圧を意味する。
【００１５】
第２バッファ２２０によって出力端Ｎ１の電圧レベルは、ハイレベルに維持されうる。すなわち、第２バッファ２２０は、入力バッファ３００の装着される半導体装置（図示せず）のパワーアップ直後から基準電圧信号ＶＲＥＦの電圧レベルが一定の電圧レベルに到達するまで、出力端Ｎ１をハイレベルに維持させる。
それにより、レベル検出信号ＯＵＴＳは、インバータＩＮＶによってローレベルとして出力されうる。さらに説明すれば、第２バッファ２２０は、出力制御部３１０及びレベル制御部３２０を備える。
【００１６】
出力制御部３１０は、入力信号ＣＫＥを受信し、内部の抵抗Ｒ１，Ｒ２及びトランジスタＭ１，Ｍ２のサイズを制御して第２レベルのレベル出力信号ＬＶＬを発生させる。 
出力制御部３１０は、第１可変抵抗Ｒ１、第１トランジスタＭ１、第２トランジスタＭ２、第２可変抵抗Ｒ２及びインバータＩＮＶ１を備える。
【００１７】
第１可変抵抗Ｒ１は、電源電圧ＶＤＤに一端が連結される。第１トランジスタＭ１は、第１可変抵抗Ｒ１の他端に第１端が連結され、入力信号ＣＫＥがゲートに印加され、第２端が第２ノードＮ２に連結される。
第２トランジスタＭ２は、第２ノードＮ２に第１端が連結され、入力信号ＣＫＥがゲートに印加される。第２可変抵抗Ｒ２は、第２トランジスタＭ２の第２端に一端が連結され、接地電圧ＶＳＳに他端が連結される。
インバータＩＮＶ１は、第２ノードＮ２の電圧レベルを反転させてレベル出力信号ＬＶＬとして発生させる。
【００１８】
レベル制御部３２０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、レベル出力信号ＬＶＬに応答して出力端Ｎ１を第１レベルに制御する制御信号ＣＴＲＬを発生させ、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、制御信号ＣＴＲＬを遮断する。
レベル制御部３２０は、第３トランジスタＭ３及び第４トランジスタＭ４を備える。第３トランジスタＭ３は、電源電圧ＶＤＤに第１端が連結され、レベル出力信号ＬＶＬがゲートに印加される。
第４トランジスタＭ４は、第３トランジスタＭ３の第２端に第１端が連結され、ゲートに基準電圧信号ＶＲＥＦが印加され、第２端が出力端Ｎ１に連結される。第４トランジスタＭ４の第２端を通じて出力端Ｎ１に制御信号ＣＴＲＬが印加される。
【００１９】
出力制御部３１０は、入力信号ＣＫＥに応答してレベル出力信号ＬＶＬが第２レベルとして出力されるように第１可変抵抗Ｒ１、第２可変抵抗Ｒ２、第１トランジスタＭ１及び第２トランジスタＭ２のサイズが調節される。
入力信号ＣＫＥに応答して第１トランジスタＭ１はターンオンされ、第２トランジスタＭ２はターンオフされるように、第１トランジスタＭ１及び第２トランジスタＭ２の長さと幅とを調節する。
入力信号ＣＫＥの電圧レベルが変われば、入力バッファ３００の設計者は、第１可変抵抗Ｒ１、第２可変抵抗Ｒ２、第１トランジスタＭ１及び第２トランジスタＭ２のサイズを調節しうる。
【００２０】
第４トランジスタＭ４は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、ターンオンされ、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより高ければ、ターンオフされる。
すなわち、入力バッファ３００が装着される半導体装置（図示せず）のパワーアップ直後から、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルに到達するまで第４トランジスタＭ４はターンオンされる。
それにより、レベル出力信号ＬＶＬによって第３トランジスタＭ３がターンオンされた状態であるので、第４トランジスタＭ４は、制御信号ＣＴＲＬを第１レベル、すなわちハイレベルとして出力する。したがって、出力端Ｎ１の電圧レベルがハイレベルに維持される。
【００２１】
第１バッファ２１０の出力が、出力端Ｎ１の電圧レベルをローレベルに作る能力より制御信号ＣＴＲＬが出力端Ｎ１をハイレベルに維持させようとする能力がさらに大きいので、出力端Ｎ１の電圧レベルは、ハイレベルに維持されうる。
出力端Ｎ１の電圧レベルは、ハイレベルに維持されるので、レベル検出信号ＯＵＴＳはローレベルとして出力される。
半導体装置のパワーアップ後から基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同一になるまで、レベル検出信号ＯＵＴＳの電圧レベルは、ローレベルとして出力される。したがって、レベル検出信号ＯＵＴＳに応答して出力ドライバー（図示せず）の出力ピンが高抵抗（Ｈｉ−Ｚ）状態を維持しうる。
もし、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、第４トランジスタＭ４はターンオフされるので、第２バッファ２２０は、出力端Ｎ１の電圧レベルを制御できない。この時には第１バッファ２１０が入力信号ＣＫＥの電圧レベルを検出する。
【００２２】
図４は、図１の従来の入力バッファの動作シミュレーション結果を説明する図面である。
図５は、図３の本発明の実施形態による入力バッファの動作シミュレーション結果を説明する図面である。
図４及び図５は、基準電圧信号ＶＲＥＦの電圧レベルをローレベルに維持した状態で入力信号ＣＫＥの電圧レベルを０Ｖから電源電圧ＶＤＤレベルまで変動させる時、入力バッファ１００，３００の出力であるレベル検出信号ＯＵＴＳの波形を表す図面である。
【００２３】
図４を参照すれば、従来の入力バッファ１００が、入力信号ＣＫＥの電圧レベルがローレベルである状態を検出できずにレベル検出信号ＯＵＴＳが常にハイレベルとして出力される。図５を参照すれば、本発明の実施形態による入力バッファ３００は、入力信号ＣＫＥの電圧レベルがローレベルである状態を検出できるので、レベル検出信号ＯＵＴＳをローレベルに維持し、パワーアップシーケンスが終了すれば、レベル検出信号ＯＵＴＳをハイレベルとして出力している。
【００２４】
図６は、本発明の他の実施形態による半導体装置を説明するブロック図である。
図７は、図６の出力ドライバーを説明する図面である。
本発明の実施形態による半導体装置６００は、入力バッファ６１０、レイテンシ(latency)制御部６３０、出力選択部６４０及び出力ドライバー６５０を備える。
【００２５】
入力バッファ６１０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルに到達するまで入力信号ＣＫＥを受信して所定のレベルを有するレベル検出信号ＯＵＴＳを出力する。
レイテンシ制御部６３０は、レベル検出信号ＯＵＴＳに応答してデータＤＡＴＡの伝送と遮断とを制御するデータ制御信号ＤＡＴＡＣＴＲＬを活性化または非活性化させる。
出力選択部６４０は、データ制御信号ＤＡＴＡＣＴＲＬに応答してデータＤＡＴＡを伝送または遮断し、レベル検出信号ＯＵＴＳに応答して出力ピンＯＵＴＰＩＮを高抵抗状態に制御するアップゲート信号ＵＰＧＡＴＥ及びダウンゲート信号ＤＮＧＡＴＥを発生させる。
出力ドライバー６５０は、アップゲート信号ＵＰＧＡＴＥ及びダウンゲート信号ＤＮＧＡＴＥに応答してデータＤＡＴＡを出力ピンＯＵＴＰＩＮを通じて出力する。
【００２６】
入力バッファ６１０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルに到達するまでレベル検出信号ＯＵＴＳを第２レベルとして発生させる。入力バッファ６１０の第１バッファ６１５及び第２バッファ６２０の構造は、図３の入力バッファ３００と同じであるので、ここで詳細な説明は省略する。
出力選択部６４０は、データ制御信号ＤＡＴＡＣＴＲＬが活性化されれば、メモリコア６６０からデータＤＡＴＡを受信し、出力ドライバー６５０を通じてデータＤＡＴＡを出力する。出力選択部６４０は、データ制御信号ＤＡＴＡＣＴＲＬが非活性化されれば、メモリコア６６０からデータＤＡＴＡが伝送されることを遮断する。
【００２７】
入力バッファ６１０からレベル検出信号ＯＵＴＳが第２レベル、すなわちローレベルとして出力されれば、レイテンシ制御部６３０はデータ制御信号ＤＡＴＡＣＴＲＬを非活性化させる。それにより、出力選択部６４０は、データＤＡＴＡを遮断し、レベル検出信号ＯＵＴＳに応答して出力ピンＯＵＴＰＩＮを高抵抗状態に制御するアップゲート信号ＵＰＧＡＴＥ及びダウンゲート信号ＤＮＧＡＴＥを発生させる。
【００２８】
出力ドライバー６５０は、第１出力トランジスタＯＵＴＴＲ１及び第２出力トランジスタＯＵＴＴＲ２を備える。
第１出力トランジスタＯＵＴＴＲ１は、出力電源電圧ＶＤＤＱに第１端が連結され、アップゲート信号ＵＰＧＡＴＥがゲートに印加され、出力ピンＯＵＴＰＩＮに第２端が連結される。第２出力トランジスタＯＵＴＴＲ２は、出力ピンＯＵＴＰＩＮに第１端が連結され、ダウンゲート信号ＤＮＧＡＴＥがゲートに印加され、出力接地電圧ＶＳＳＱに第２端が連結される。
【００２９】
出力ドライバー６５０は、データＤＡＴＡの論理レベルによって第１出力トランジスタＯＵＴＴＲ１及び第２出力トランジスタＯＵＴＴＲ２のうち一つをターンオンさせて出力ピンＯＵＴＰＩＮを通じてデータＤＡＴＡを出力する。
出力選択部６４０は、ローレベルのレベル検出信号ＯＵＴＳに応答してアップゲート信号ＵＰＧＡＴＥとダウンゲート信号ＤＮＧＡＴＥとを、第１出力トランジスタＯＵＴＴＲ１及び第２出力トランジスタＯＵＴＴＲ２が全てターンオフされるレベルとして出力する。
すなわち、レベル検出信号ＯＵＴＳがローレベルであれば、データＤＡＴＡが遮断され、第１出力トランジスタＯＵＴＴＲ１及び第２出力トランジスタＯＵＴＴＲ２は全てターンオフされる。したがって、出力ピンＯＵＴＰＩＮが高抵抗（Ｈｉ−Ｚ）状態になる。
【００３０】
このように半導体装置６００のパワーアップ後、入力バッファ６１０が入力信号ＣＫＥの電圧レベルを検出してローレベルのレベル検出信号ＯＵＴＳを出力すれば、レイテンシ制御部６３０と出力選択部６４０とは、出力ドライバー６５０の第１出力トランジスタＯＵＴＴＲ１及び第２出力トランジスタＯＵＴＴＲ２を全てターンオフさせて出力ピンＯＵＴＰＩＮを高抵抗（Ｈｉ−Ｚ）状態に維持させる。
【００３１】
図８は、本発明の実施形態による他の入力バッファを説明するブロック図である。
図８を参照すれば、本発明の実施形態による他の入力バッファ８００は、出力端Ｎ１、第１バッファ８１０、第２バッファ８２０及びバッファ制御部８５０を備える。
第１バッファ８１０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低く維持される間にバッファ制御信号ＢＵＦＣＴＲＬに応答してターンオフされ、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、出力端Ｎ１の電圧レベルを制御する。ここで、第１電圧の電圧レベルは、電源電圧ＶＤＤレベルの半分でありうる。
【００３２】
第２バッファ８２０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、入力信号ＣＫＥに応答して出力端Ｎ１の電圧レベルを制御する。バッファ制御部８５０は、基準電圧信号ＶＲＥＦの電圧レベルに応答して第１バッファ８１０をターンオンまたはターンオフさせるバッファ制御信号ＢＵＦＣＴＲＬを出力する。
図３の入力バッファ３００で入力バッファ３００が装着される半導体装置（図示せず）のパワーアップ動作後、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧レベルと同一になるまで第１バッファ２１０が動作し続ける。したがって、第１バッファ２１０の電流源ＩＳによって漏れ電流が発生し続ける。
【００３３】
図８の入力バッファ８００は、このような漏れ電流を除去しうる。図８の入力バッファ８００の第１バッファ８１０は、図３の第１バッファ２１０の電流源ＩＳの代わりにバッファ制御信号ＢＵＦＣＴＲＬによって制御されるトランジスタＴＲ５を備える。図３の第１バッファ２１０は、電流源ＩＳが動作する間に動作され、図８の第１バッファ８１０は、トランジスタＴＲ５が動作する間に動作される。
図８の第１バッファ８１０のトランジスタＴＲ５がターンオンされる間の第１及び第２バッファ８１０，８２０の動作は、図３の入力バッファ３００の第１及び第２バッファ２１０，２２０の動作と同じである。したがって、ここで動作の詳細な説明を省略する。
【００３４】
前記バッファ制御部８５０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低く維持される間にバッファ制御信号ＢＵＦＣＴＲＬを第２レベルとして出力し、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、バッファ制御信号ＢＵＦＣＴＲＬを第１レベルとして出力する。
すなわち、バッファ制御部８５０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低く維持される間にバッファ制御信号ＢＵＦＣＴＲＬを第２レベルとして出力して第１バッファ８１０をターンオフさせる。この時、出力端Ｎ１の電圧レベルは、第２バッファ８２０によってローレベルに制御される。
【００３５】
そして、バッファ制御部８５０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、バッファ制御信号ＢＵＦＣＴＲＬを第１レベルとして出力して第１バッファ８１０をターンオンさせる。
この場合、第２バッファ８２０の第４トランジスタＭ４がターンオフされて第２バッファ８２０は出力端Ｎ１の電圧レベルを制御できない。その代わりに、第１バッファ８１０が出力端Ｎ１の電圧レベルをローレベルに制御する。このようにバッファ制御部８５０は、基準電圧信号ＶＲＥＦの電圧レベルに応答して第１バッファ８１０をターンオンまたはターンオフさせる。
【００３６】
バッファ制御部８５０は、動作制御部８６０及び論理積演算部８７０を備える。
動作制御部８６０は、基準電圧信号ＶＲＥＦを受信し、内部の抵抗及びトランジスタのサイズを制御して基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低く維持される間に第２レベルの動作制御信号ＯＰＣＴＲＬを発生させる。
そして、動作制御部８６０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、第１レベルの動作制御信号ＯＰＣＴＲＬを発生させる。
【００３７】
さらに詳細に説明すれば、動作制御部８６０は、電源電圧ＶＤＤに一端が連結される第３可変抵抗Ｒ３、第３可変抵抗Ｒ３の他端に第１端が連結され、基準電圧信号ＶＲＥＦがゲートに印加され、第２端が第３ノードＮ３に連結される第５トランジスタＭ５、第３ノードＮ３に第１端が連結され、基準電圧信号ＶＲＥＦがゲートに印加される第６トランジスタＭ６、第６トランジスタＭ６の第２端に一端が連結され、接地電圧ＶＳＳに他端が連結される第４可変抵抗Ｒ４及び第３ノードＮ３の電圧レベルを反転させて動作制御信号ＯＰＣＴＲＬとして発生させるインバータＩＮＶ２を備える。
【００３８】
基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、第５トランジスタＭ５がターンオンされ、第６トランジスタＭ６はターンオフされる。それにより、第３ノードＮ３の電圧レベルは、第１レベル、すなわちハイレベルになり、インバータＩＮＶ２は動作制御信号ＯＰＣＴＲＬをローレベルとして発生させる。
動作制御部８６０は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低く維持される間に動作制御信号ＯＰＣＴＲＬが第２レベルとして出力されるように第３可変抵抗Ｒ３、第４可変抵抗Ｒ４、第５トランジスタＭ５及び第６トランジスタＭ６のサイズを調節する。
【００３９】
論理積演算部８７０は、モード信号ＶＯＮと動作制御信号ＯＰＣＴＲＬとを論理積してバッファ制御信号ＢＵＦＣＴＲＬを出力する。モード信号ＶＯＮは、入力バッファ８００が動作する間に第１レベルとして発生する信号である。論理積演算部８７０は、ＮＡＮＤゲート８８０とインバータＩＮＶ３とによって具現されうる。
すなわち、モード信号ＶＯＮは、入力バッファ８００が装着される半導体メモリ装置のバーンインテストモードを除いて、半導体メモリ装置のアクティブモード、スタンドバイモード、パワーダウンモードで常に第１レベルとして発生する。
【００４０】
入力バッファ８００は、バーンインテストモード以外には、半導体メモリ装置のパワーアップ後に動作し続けなければならないためである。モード信号ＶＯＮが第１レベルであっても動作制御信号ＯＰＣＴＲＬがローレベルであるので、論理積演算部８７０は、バッファ制御信号ＢＵＦＣＴＲＬをローレベルとして発生させる。したがって、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、第１バッファ８１０は、バッファ制御信号ＢＵＦＣＴＲＬによってターンオフされる。
【００４１】
一方、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同じであれば、第５トランジスタＭ５がターンオフされ、第６トランジスタＭ６がターンオンされる。これは、第３及び第４可変抵抗Ｒ３，Ｒ４と第５及び第６トランジスタＭ５，Ｍ６とのサイズを調節して達成される。それにより、バッファ制御信号ＢＵＦＣＴＲＬは、第１レベルとして発生して第１バッファ８１０はターンオンされる。
バッファ制御部８５０は、モード信号ＶＯＮ及び基準電圧信号ＶＲＥＦを論理積してバッファ制御信号ＢＵＦＣＴＲＬを出力する論理積演算部８７０のみを備えうる。すなわち、図８の動作制御部８６０を備えずに論理積演算部８７０がモード信号ＶＯＮと基準電圧信号ＶＲＥＦとを直接受信する。
【００４２】
論理積演算部８７０を構成するトランジスタ（図示せず）のサイズを調節して基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルより低ければ、論理積演算部８７０がローレベルのバッファ制御信号ＢＵＦＣＴＲＬを出力するように論理積演算部８７０を制御しうる。
それにより、バッファ制御部８５０は、基準電圧信号ＶＲＥＦとモード信号ＶＯＮとを直接受信する論理積演算部８７０のみを利用して第１バッファ８１０を制御できる。このように、図８の入力バッファ８００は、基準電圧信号ＶＲＥＦの電圧レベルが第１電圧の電圧レベルと同一になるまで第１バッファ８１０をターンオフさせることによって漏れ電流を除去しうる。
【００４３】
図９Ａは、パワーアップ直後の基準電圧信号及び入力信号の電圧レベルを表す図面である。
図９Ｂは、図３の入力バッファと図８の入力バッファとの漏れ電流を説明する図面である。
図９Ａは、半導体メモリ装置のパワーアップ直後、基準電圧信号ＶＲＥＦの電圧レベルは０Ｖであり、入力信号ＣＫＥの電圧レベルは０.１８Ｖであって、入力バッファ８００に印加される場合を説明する。この場合、図９Ｂに示されたように、図３の入力バッファ３００の漏れ電流（i）は約０.６５ｍＡであり、図８の入力バッファ８００の漏れ電流（ii）はほぼ０ｍＡであることが分かる。すなわち、図８の入力バッファ８００は漏れ電流を除去しうる。
【００４４】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００４５】
本発明は半導体メモリ装置に利用され、特に半導体メモリ装置の入力バッファの回路設計に利用されうる。
【図面の簡単な説明】
【００４６】
【図１】一般的な半導体装置の入力バッファを示す回路図である。
【図２】本発明の実施形態による入力バッファを説明するブロック図である。
【図３】図２の入力バッファを示す回路図である。
【図４】図１の従来の入力バッファの動作シミュレーション結果を説明する図面である。
【図５】図３の本発明の実施形態による入力バッファの動作シミュレーション結果を説明する図面である。
【図６】本発明の他の実施形態による半導体装置を説明するブロック図である。
【図７】図６の出力ドライバーを説明する図面である。
【図８】本発明の実施形態による他の入力バッファを説明するブロック図である。
【図９Ａ】パワーアップ直後の基準電圧信号及び入力信号の電圧レベルを示す図面である。
【図９Ｂ】図３の入力バッファと図８の入力バッファとの漏れ電流を説明する図面である。
【符号の説明】
【００４７】
２１０    第１バッファ
２２０    第２バッファ
３００    入力バッファ
３１０    出力制御部
３２０    レベル制御部
ＶＤＤ    電源電圧
Ｒ１，Ｒ２    第１及び第２可変抵抗
Ｍ１，Ｍ２，Ｍ３，Ｍ４    第１ないし第４トランジスタ
Ｎ１    出力端
Ｎ２    第２ノード
ＶＳＳ    接地電圧
ＣＫＥ    入力信号
ＬＶＬ    レベル出力信号
ＩＮＶ，ＩＮＶ１    インバータ
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４    トランジスタ
ＶＲＥＦ    基準電圧信号
ＩＳ    電流源
ＣＴＲＬ    制御信号
ＯＵＴＳ    レベル検出信号
【図１】
2005160103.tif 000003
【図２】
2005160103.tif 000004
【図３】
2005160103.tif 000005
【図４】
2005160103.tif 000006
【図５】
2005160103.tif 000007
【図６】
2005160103.tif 000008
【図７】
2005160103.tif 000009
【図８】
2005160103.tif 000010
【図９Ａ】
2005160103.tif 000011
【図９Ｂ】
2005160103.tif 000012