(57)【要約】【課題】  半導体画素アレイの歩留りを改良する方法およびデバイスを提供する。【解決手段】  画素の歩留りを向上させるために、直列に結合された少なくとも２つの選択スイッチを含む画素構造が説明されている。また、行および列に論理的に構成されたそのような画素構造を含むアレイ、および、そのようなアレイにおいて画素構造の行または列を選択するための方法が説明されている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
行および列に論理的に構成された画素構造のアレイであって、各画素構造は、直列に結合された少なくとも２つの、行選択スイッチまたは列選択スイッチを含む、画素構造のアレイ。
【請求項２】
画素構造の２つの選択スイッチは各々、別個の選択ラインに結合されている、請求項１に記載のアレイ。
【請求項３】
画素構造の１つの行または列は複数の選択ラインを共有しており、１つの行または列上の画素構造の各ｎ番目（ｎは自然数）の選択スイッチはｎ番目の選択ラインに接続されている、請求項１または２に記載のアレイ。
【請求項４】
選択ラインを駆動するための手段をさらに備える、請求項２または３に記載のアレイ。
【請求項５】
画素構造のある行または列に関連する選択ラインのうちの１つは、画素構造の別の行または列の制御ラインである、請求項２〜４のいずれかに記載のアレイ。
【請求項６】
行および列に論理的に構成された画素構造のアレイにおいて画素構造の行または列をそれぞれ選択するための方法であって、
画素構造の行または列に関連する第１の選択ラインに第１の信号をそれぞれおよび同時に印加することによって、画素構造の行または列をそれぞれ選択するステップと、
画素構造の行または列に関連する第２の選択ラインに第２の信号をそれぞれ印加することによって、画素構造の行または列をそれぞれ選択するステップとを含む、画素構造の行または列の選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
この発明は、半導体デバイス構造、特にトランジスタ、ダイオードおよび画素構造の分野に関し、より特定的には、改良された歩留りを示す画素構造に関する。この発明はまた、そのような半導体デバイス構造を動作させるための方法にも関する。
【背景技術】
【０００２】
発明の背景
ＣＭＯＳ画像センサは周知であり、現在、長い間実現されている。ＣＭＯＳセンサの優れた概要は、たとえば下記の非特許文献１および非特許文献２に開示される。最近の文書は、電荷結合素子（ＣＣＤ）で大きなアレイサイズを達成することは、高い電荷移動効率を要するため、および単一点での欠陥に対する脆弱性が高いために困難であると説明している。
【０００３】
いくつかのＣＭＯＳ実現化例がこれまで探求されてきた。パッシブ型画素は、画素セルの寸法がより小さいために過去使用されてきたが、これらは本質的にノイズが大きい。このため、ここ１０年間、アクティブ型画素が、ＣＭＯＳ画素設計にとって第１の選択肢となってきた。アクティブ型画素は画素内に増幅手段を有しており、それは低ノイズを提供する。
【０００４】
アクティブ型画素の従来の実現化例は、図１に示すような、トランジスタを３個有するアクティブ型画素設計である。アクティブ型画素２への入力信号は、その画素の位置での放射線強度である。放射線は、可視光、赤外線光、紫外線光、高エネルギ粒子、Ｘ線といった任意の好適な放射線であってもよい。以下において、入射光を参照して、この発明の実施例を説明する。
【０００５】
入射光の強度は、画素２の出力ライン６において、フォトダイオード４などの感光性素子およびその関連回路によってアナログ電圧に変換される。感知は、逆バイアスがかかったフォトダイオード４とリセットトランジスタＭ１とを含むセンサ回路８を介して行なわれる。
【０００６】
フォトダイオード４は、リセットトランジスタＭ１によって、ある一定のバイアスへ周期的にリセットされ、リセットトランジスタＭ１は、逆バイアスのかかったフォトダイオード４と（正の）電源ＶＤＤとの間に結合される。トランジスタＭ１は、リセット信号ｒｅｓｅｔがリセットトランジスタＭ１のゲートＧ１に印加されるすべての集積期間（integration period）の初めに、フォトダイオード４の接合容量をプリチャージする。
【０００７】
フォトダイオード４は、光で生成された電荷、たとえば電子などの電荷キャリアを収集し（光子にさらされた半導体シリコン基板は電荷キャリアの放出をもたらす）、集積期間およびフォトダイオード４の光電流に比例して放電する。フォトダイオード４において光の光子が生成する電流は、入射光に直接関連する。線形デバイスについては、生成される電流は、好ましくは、光強度に比例する。
【０００８】
リセットトランジスタＭ１とフォトダイオード４との間の接続が、フォトダイオードノード１０である。図１の実施例では、フォトダイオード４において集積される信号はフォトダイオードノード１０上にあり、その結果、たとえばバッファトランジスタＭ２を含むバッファ１２によって感知され、ライン選択トランジスタＭ３によって従来のラインアド
レッシング／列読出方法で読出され得る。トランジスタＭ２およびＭ３の組合せは、バッファ／マルチプレクサの単なる１つの可能な実現化例である。その部分について多くの他の方式が可能であり、当業者には公知である。
【０００９】
列出力ライン６は電流負荷または抵抗負荷（図１には示さず）に終端が接続されてもよく、列増幅器または別の種類の増幅器（種類はこの発明における限定とは考えられない）に画素信号を送る。
【非特許文献１】Ｓ．メンディス（Mendis）他、「ＣＭＯＳアクティブ型画素センサの進化」（Progress in CMOS Active Pixel Sensors）、ＳＰＩＥ（The International Society for Optical Engineering：国際光工学会）議事録第２１７２巻、１９頁（１９９４）
【非特許文献２】Ｅ．フォッサム（Fossum）、「アクティブ型画素センサ：ＣＣＤは過去のもの？」（Active Pixel Sensors: Are CCD's Dinosaurs?）、ＳＰＩＥ議事録第１９００巻、２頁（１９９４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
複数の画素がアレイに配置されて、たとえばカメラといった撮像デバイスを形成する。あらゆる半導体画素アレイは或る歩留りを有するが、ＣＭＯＳアクティブ型画素アレイについては、歩留りは約８０％となる場合があり、それは確実に改良の対象となり得る。
【００１１】
発明の概要
この発明の目的は、半導体画素アレイの歩留りを改良することにある。
【００１２】
上述の目的は、この発明に従った方法またはデバイスによって達成される。
【課題を解決するための手段】
【００１３】
この発明は、行および列に論理的に構成された画素構造のアレイを提供しており、各画素構造は、画素の歩留りを改良するために、直列に結合された少なくとも２つの行選択スイッチまたは列選択スイッチを含む。画素構造は、アクティブ型画素であっても、パッシブ型画素であってもよい。少なくとも２つの選択スイッチのうちの少なくとも１つは、たとえばＭＯＳＦＥＴといった選択トランジスタであってもよい。
【００１４】
画素構造の２つの選択スイッチは各々、別個の選択ラインに結合されてもよい。
【００１５】
画素構造の１つの行または列は複数の選択ラインを共有してもよく、１つの行または列上の画素構造の各ｎ番目の選択スイッチは、ｎ番目の選択ラインに接続されている。これは、異なる選択スイッチが異なる選択ラインによって駆動されることを意味する。画素構造の１つの行または列に関連する選択ラインは、平行に延びていてもよい。
【００１６】
この発明に従ったアレイには、選択ラインを駆動するための手段がさらに備わっていてもよい。選択ラインを駆動するための手段は、同じ選択信号を、１つの行または列に関連する複数の選択ラインに印加するようにされていてもよく、または、それは、異なる選択信号を、１つの行または列に関連する複数の選択ラインに印加するようにされていてもよい。
【００１７】
画素構造の行または列に関連する選択ラインのうちの１つは、たとえばリセットラインといった、画素構造の別の行または列の制御ラインであってもよい。
【００１８】
この発明はさらに、行および列に論理的に構成された画素構造のアレイにおいて画素構
造の行または列を選択するための方法を提供しており、画素構造の行または列に関連する第１の選択ラインに第１の信号を印加することによって画素構造の行または列を選択するステップと、同時に、画素構造の行または列に関連する第２の選択ラインに第２の信号を印加することによって画素構造の行または列を選択するステップとを含む。
【００１９】
第１および第２の信号は、同じ信号であってもよく、異なる信号であってもよい。
【００２０】
この発明のこれらの、ならびに他の特徴、特色および利点は、この発明の原理を一例として示す添付図面とともに以下の詳細な説明を解釈することから明らかとなるであろう。この説明は、この発明の範囲を限定することなく、単なる例示として与えられる。以下に引用する参照符号は添付図面に言及する。
【発明を実施するための最良の形態】
【００２１】
例示的な実施例の説明
この発明を、特定の実施例に関して、および或る図面を参照して説明するが、この発明はそれらに限定されず、特許請求の範囲のみによって限定される。説明される図面は単に概略的なものであり、非限定的である。図面では、例示的な目的のために、要素のうちのいくつかの大きさは誇張されている場合があり、一定の縮尺で描かれていない場合がある。
【００２２】
説明および特許請求の範囲における第１、第２、第３などの用語は、同様の要素を区別するために用いられており、必ずしも起こった順番または時系列を説明するために用いられてはいない。そのように用いられた用語は適当な事情の下で交換可能であること、および、ここに説明されるこの発明の実施例は、ここに説明または例示されたもの以外の順序で動作可能であることが理解されるべきである。
【００２３】
また、「結合された」という用語は直接的な接続のみに限定されるよう解釈されるべきではない、ということも認識されるべきである。このため、「デバイスＢに結合されたデバイスＡ」という表現の範囲は、デバイスＡの出力がデバイスＢの入力に直接接続されているデバイスまたはシステムに限定されるべきではない。それは、Ａの出力とＢの入力との間に経路が存在することを意味しており、それは、他のデバイスまたは手段を含む経路であってもよい。
【００２４】
この発明は、ＣＭＯＳ画素が弱点、つまり、画素にアクセスするために使用される選択ライン１４を有し得る、という発明者の発見に基づいている。選択ライン１４は画素の選択トランジスタＭ３を制御しており、複数の画素が行および列を有するアレイに配置されている場合には、選択ラインはアレイ内の画素行の選択を制御してもよい。選択ライン１４上の第１の供給レベルは、その選択ライン１４に接続された画素２の出力を、画素アレイの列バスに切換える。この第１の供給レベルは、たとえば、ＮＭＯＳ実現化例についてはハイレベル（高電圧）で、または、ＰＭＯＳ実現化例についてはローレベル（低電圧）であってもよい。選択ラインの欠陥は、その画素または画素行がずっと選択される、つまり常にオンになる状態をもたらす場合があり、それにより他の画素または他の画素行の読出を妨害する。そのような欠陥選択ラインを有するデバイス、たとえば撮像デバイスは使用不可能であり、したがって、ＣＭＯＳアクティブ型画素アレイの歩留りを低減させる。
【００２５】
図１に示すような、トランジスタを３個有するアクティブ型画素２内の、フォトダイオード４と選択ライン１４との間の短絡も、デバイスを完全に動作不能にする。欠陥が起こった画素または画素行がリセットされてフォトダイオード４が再度充電し始める時点から、その画素または画素行は（フォトダイオードが再度放電されるまで）永続的に選択される。これは少なくとも次の行の読出に影響を与える。
【００２６】
より複雑な画素（図には示さず）では、他の種類の短絡が同様にデバイスを故障させるかもしれない。
【００２７】
この発明は、ＣＭＯＳ画素センサの歩留りを増加させることができる。ＣＭＯＳ画素センサは、アクティブ型画素（active pixel）またはパッシブ型画素を含んでいてもよい。パッシブ型画素センサは単に、画素アレイの外部、つまり列または行の端に配置された増幅器に、光電生成された信号電荷を渡すトランジスタを有するフォトダイオード（ＭＯＳまたはｐ−ｎ接合ダイオード）である。「アクティブ型画素」という用語は、画素と局所的に関連するアクティブ型素子、つまり１つ以上のトランジスタを通常含む少なくとも１つの増幅器を有する任意の画素を指す。
【００２８】
この発明に従った一実施例は、図２〜図４に示すように、ＣＭＯＳ画素２０のために複数の、つまり少なくとも２つの直列接続された選択スイッチ２１、２２を利用している。そのような選択スイッチ２１、２２は、たとえば、選択トランジスタＭ４、Ｍ５によって形成されてもよい。これらの選択スイッチ（トランジスタ）Ｍ４、Ｍ５の各々は、それ独自の選択ライン２３、２４によって制御される。
【００２９】
たとえばＮＭＯＳ実現化例については高電圧、またはＰＭＯＳ実現化例については低電圧である第１の電圧レベルにそのラインを接続するライン２３または２４のうちの１つで欠陥が起こると、画素または画素行は永続的に選択されなくなる。そのような致命的な欠陥は、ライン２３、２４が両方とも、第１の供給レベル、つまり、選択スイッチのＮＭＯＳ実現化例については高電圧、選択スイッチのＰＭＯＳ実現化例については低電圧である第３のノードに接続されている場合にのみ起こる。
【００３０】
図２は、図１に示す従来のアクティブ型画素と基本的には同じである、或る種類のアクティブ型画素におけるこの発明の一実施例の実現化例を示しているが、この発明はこの種類の画素に限定されない。別の数のＭＯＳＦＥＴ、ＰＭＯＳトランジスタ、または電荷移動ステップを画素内に有する代替的なアクティブ型画素が提供されてもよく、それは、この発明から同様に恩恵を受けることができ、この発明の範囲内に含まれる。
【００３１】
この発明の一実施例によれば、図３に示すように、第１の選択スイッチ２１および第２の選択スイッチ２２という少なくとも２つの選択スイッチを各々含む画素２０のマトリックス３０が、行Ｒ１、Ｒ２、Ｒ３および列Ｃ１、Ｃ２、Ｃ３に論理的に構成されている。この説明全体を通し、「水平」および「垂直」という用語（それぞれ「行」および「列」に関連する）は、座標系を提供するために使用され、説明を容易にするためのみに使用される。それらは、デバイスの実際の物理的方向を指す必要はないが、そのような場合があってもよい。
【００３２】
さらに、「列」および「行」という用語は、ともにリンクされるアレイ素子の組を説明するために使用される。リンク付けは行および列のデカルトアレイ（Cartesian array）の形であり得るが、この発明はそれに限定されない。当業者には理解されるように、列および行は容易に交換可能であり、この開示においては、これらの用語は交換可能であることが意図されている。また、非デカルトアレイが構築されてもよく、この発明の範囲内に含まれる。
【００３３】
したがって、「行」および「列」という用語は幅広く解釈されるべきである。この幅広い解釈を容易にするために、特許請求の範囲は、論理的に構成された行および列を指す。これは、記憶素子の組が位相的に線形に交差するようにともにリンクされているものの、物理的またはトポグラフィックな配置はそうなっていなくてもよいことを意味している。
たとえば、行は円であってもよく、列はこれらの円の円弧であってもよく、その円および円弧は、この発明において「論理的に構成された」行および列として説明される。
【００３４】
また、さまざまなラインの特定の名称、たとえばリセットライン、第１および第２の選択ラインなどは、説明を容易にするために、および或る特定の機能を指すために使用される総称であることが意図されており、言葉のこの特定の選択は、何らこの発明を限定するよう意図されてはいない。これらの用語はすべて、説明される特定の構造のより良好な理解を容易にするためのみに使用され、この発明を限定する意図は全くないことが理解されるべきである。
【００３５】
アレイの或る画素行の第１の選択スイッチ２１はすべて、第１の選択ライン２３に接続されており、その画素行の第２の選択スイッチ２２はすべて、第２の選択ライン２４に接続されている。好ましくは、選択ライン２３、２４は平行であり、別個のドライバ３３、３４によって駆動される。それらは同一の信号によって駆動可能であるが、これは必要条件ではない。つまり、それらは異なる信号によって駆動されてもよい。双方のラインを異なる信号で駆動することには、たとえば、選択ライン２３、２４のうちの１つが画素内の別の制御信号、たとえばリセットライン４２（後述）をも駆動する場合、利点があるかもしれない。当業者には公知であるように、どの選択ライン２３、２４が行Ｒ１、Ｒ２、Ｒ３の画素２０を選択するかは、行選択論理３５によって選択される。
【００３６】
アレイ３０の列Ｃ１、Ｃ２、Ｃ３のすべての画素２０は、それらの出力が列バス３６、３７、３８に接続されている。アレイの行Ｒ１、Ｒ２、Ｒ３が読出のために選択されると、対応する選択ライン２３、２４は第１の供給レベルとなり、そのため、２つの選択スイッチ２１、２２は、選択された行の画素２０とそれぞれの列バス３６、３７、３８との接続を提供する。選択スイッチ２１、２２は、スイッチが閉じた場合、またはトランジスタがたとえばオン状態になった場合に、接続を提供する。列バス３６、３７、３８における画素２０読出の値は、従来の態様で列増幅器３９に送られ、たとえばスクリーンなどの視覚化ユニットに送られてもよく、または後の使用のために好適な記憶装置に記憶されてもよい。
【００３７】
図５は、２つの選択ライン２３、２４が同一の信号によって駆動される標準的なアクティブ型画素についてのタイミング図を示す。画素に対するサンプル時点は、垂直の点線によって識別される。
【００３８】
時点ｔ１で、行ｎ（ｎ：自然数）の第１の選択ライン２３および第２の選択ライン２４上の信号は、行ｎの全画素２０の第１の選択スイッチ２１および第２の選択スイッチ２２をオンに切換えるような値を持つようになる。第１の選択スイッチ２１および第２の選択スイッチ２２が依然としてオンに切換えられている時点ｔ２で、行ｎ上の画素２０の画素信号が、それらの値を列バス３６、３７、３８に出力することによってサンプリングされる。
【００３９】
時点ｔ３と時点ｔ４との間で、行ｎ上の画素２０はリセットされ、その後、時点ｔ５で、行ｎの第１の選択スイッチ２１および第２の選択スイッチ２２は、第１の選択ライン２３および第２の選択ライン２４上の信号を変えることによって、オフに切換えられる。同時に、行ｎ＋１の第１の選択ライン２３および第２の選択ライン２４が、行ｎ＋１の全画素２０の第１の選択スイッチ２１および第２の選択スイッチ２２をオンに切換えるような値を持つようになる。
【００４０】
時点ｔ６で、行ｎ＋１上の画素２０の値が読出され、時点ｔ７とｔ８との間で、行ｎ＋１の画素がリセットされる。時点ｔ９で、行ｎ＋１の第１の選択スイッチ２１および第２
の選択スイッチ２２は、第１の選択ライン２３および第２の選択ライン２４上の信号を変えることによってオフに切換えられる。
【００４１】
上述のような実現化例では、この発明に従って提示された画素は、画素アレイ３０における追加ライン、または、各画素についてより多くの選択スイッチが使用される場合には２つ以上の追加ラインを必要とする。これは、大型の画素にとっては問題ではないが、小型の画素にとっては、それは開口率（fill factor）を制限する。画素の開口率とは、画素の総面積に対する画素の感光性領域の比率である。
【００４２】
この開口率を犠牲にすることのない、この発明の代替的な実現化例は、選択トランジスタのうちの１つ、たとえば第１の選択トランジスタ２１を駆動させるのに、次または前の行の画素のリセットライン４２（または別の制御ライン）を要する。図４はそのような実現化例を示している。第２の選択トランジスタ２２は、これまで通り、選択ライン２４によって駆動される。これは、前の画素行をたとえばその行の読出後にリセットする一方、次の行の画素を選択することによって次の画素行が読出のために駆動されてもよいことを意味する。
【００４３】
この実施例では、古典的なローリングシャッタが、各画素２０につき、たった２つの水平ラインを用いて、つまり、前のラインの画素２０をリセットし、かつ同時に現在のラインの画素２０の第１の選択スイッチ２１を選択するために使用される第１のライン４２と、現在のラインの画素２０の第２の選択スイッチ２２を選択するための第２のライン２４とを用いて設計可能である。タイミング回路は、ラインが正しくリセットされていることに注意する必要がある。
【００４４】
これは図６に示されており、それは、選択ラインのうちの１つが別の行の画素制御ライン、この場合はリセットラインと共有されているアクティブ型画素についてのタイミング図を提供している。
【００４５】
時点ｔ１で、行ｎの第２の選択ライン２４上の信号は、行ｎの全画素２０の第２の選択スイッチ２２をオンに切換えるような値を持つようになる。その時点で、行ｎ−１のリセットラインでもある行ｎの第１の選択ライン４２上の信号は、行ｎの全画素２０の第１の選択スイッチ２１をオンに切換えるような値を既に以前から有している。第１の選択スイッチ２１および第２の選択スイッチ２２が依然としてオンに切換えられている時点ｔ２で、行ｎ上の画素２０の画素信号は、それらの値を列バス３６、３７、３８に出力することによってサンプリングされる。
【００４６】
時点ｔ３で、行ｎ上の画素２０はリセットされ、同時に、行ｎ＋１の画素の第１の選択スイッチ２１がオンに切換えられる。ｔ４で、行ｎの第１の選択スイッチ２１はオフに切換えられ、行ｎ−１の画素のリセットは、組合された行ｎの第１の選択ラインかつ行ｎ−１のリセットライン４２上の信号を変えることによって停止される。
【００４７】
ｔ５で、行ｎの第２の選択スイッチ２２はオフに切換えられる。同時に、行ｎ＋１の第２の選択ライン２４は、行ｎ＋１の全画素２２の第２の選択スイッチ２２をオンに切換えるような値を持つようになる。その時点で、行ｎ＋１の全画素２０の第１の選択スイッチ２１は既にオンに切換えられている。時点ｔ６で、行ｎ＋１上の画素２０の値が読出される。時点ｔ７で、行ｎ＋１上の画素２０はリセットされ、同時に、行ｎ＋２の画素の第１の選択スイッチ２１がオンに切換えられる。ｔ８で、行ｎ＋１の第１の選択スイッチ２１はオフに切換えられ、行ｎの画素のリセットは、組合された行ｎの第１の選択ラインかつ行ｎ−１のリセットライン４２上の信号を変えることによって停止される。また、行ｎ＋１の第２の選択スイッチ２２はオフに切換えられる。
【００４８】
この発明に従ったデバイスについて、好ましい実施例、特定の構造および構成、ならびに材料をここに説明してきたが、形態および詳細におけるさまざまな変更または修正が、この発明の範囲および精神から逸脱することなく行なわれてもよいことが理解されるべきである。たとえば、上述の例はすべて、１画素に２つの選択スイッチを含む。しかしながら、これは限定的には意図されておらず、１よりも大きい任意の数の選択スイッチが使用可能である。さらに、タイミング図についての他の実現化例も同様に可能であり、たとえば、画素内電荷移動を有する画素は、電荷が移動される前にリセットを要し、その場合、実現化例はより単純であるが、タイミングは示したものとは異なる。これは当業者の技量内にある。
【図面の簡単な説明】
【００４９】
【図１】先行技術の、トランジスタを３個有するアクティブ型画素の図である。
【図２】この発明の一実施例に従った、２つの選択ＭＯＳＦＥＴを有するアクティブ型画素の図である。
【図３】２つの選択スイッチを各々有する複数のアクティブ型画素を含み、１つの行の画素の第１の選択スイッチはすべて第１の選択ラインによって駆動され、１つの行の画素の第２の選択スイッチはすべて第２の選択ラインによって駆動される、この発明の一実施例に従った撮像デバイスアレイの図である。
【図４】図３と同様に２つの選択スイッチを各々有する複数のアクティブ型画素を含み、第２の選択ラインが画素の前のラインのリセットラインと共有されている、この発明の一実施例に従った撮像デバイスアレイの図である。
【図５】同一の信号によって駆動される２つの選択ラインを有する標準的なアクティブ型画素についてのタイミング図であって、図中、画素についてのサンプル時点が垂直な点線によって識別されている図である。
【図６】選択ラインのうちの１つが別の画素制御ライン、図示された例ではリセットラインと共有されている標準的なアクティブ型画素についてのタイミング図である。
【符号の説明】
【００５０】
２０  画素、２１  第１の選択スイッチ、２２  第２の選択スイッチ、２３  第１の選択ライン、２４  第２の選択ライン、３０  アレイ、Ｒ１〜３  行、Ｃ１〜３  列。
【図１】
2005160024.tif 000003
【図２】
2005160024.tif 000004
【図３】
2005160024.tif 000005
【図４】
2005160024.tif 000006
【図５】
2005160024.tif 000007
【図６】
2005160024.tif 000008