(57)【要約】      （修正有）【課題】メモリセルと周辺トランジスタが積層ゲート構造を持つ不揮発性半導体メモリにおいて、浮遊ゲート層をパターンニングする際に素子分離用絶縁膜の側面での浮遊ゲート層のエッチング残りを抑え、ゲート同士のショートを防ぐ。【解決手段】NAND型フラッシュメモリにおいて、素子分離領域107 の一対の側面部と素子領域および浮遊ゲート103,104 の各端部が自己整合状態で形成されており、隣接する浮遊ゲート相互間領域の素子分離領域の上面の一部が窪んで凹部111 となっている。【選択図】図６
2005079165.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、
前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、
前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、
前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、
前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、
前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、
前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線
とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記凹部は、前記素子分離領域の上面中央部で列方向に帯状に窪んでいることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリセルアレイ領域における素子分離領域の上面は、前記メモリセルトランジスタの浮遊ゲートの上面と前記ソース領域およびドレイン領域の上面との中間の高さ位置に存在し、前記凹部の底面は前記浮遊ゲートの底面とほぼ同じ高さ位置に存在することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記選択トランジスタは、前記制御ゲート線と同一工程で形成された選択ゲート線の下層側に前記メモリセルトランジスタの浮遊ゲートと同一工程で形成された下層ゲートを有し、この下層ゲートは前記選択ゲート線に接続されていることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイ領域における素子分離領域と前記選択トランジスタの形成領域における素子分離領域は、形状が同じであることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイ領域における素子分離領域と前記選択トランジスタの形成領域における素子分離領域は、形状が異なることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項７】
前記選択トランジスタの形成領域における素子分離領域の上面は、前記選択トランジスタの下層ゲートの上面と前記ソース領域およびドレイン領域の上面との中間の高さ位置に存在し、平坦面であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域上にはゲート間絶縁膜を介して前記制御ゲート線の底部が存在しており、前記選択トランジスタの形成領域における下層ゲート相互間の素子分離領域上には前記ゲート間絶縁膜を介して前記選択ゲート線の底部が存在していることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記ビット線コンタクトは、前記NAND束のアレイにおける列方向に隣り合う２個のNANDセルの各一端側の選択トランジスタに連なる２本の選択ゲート線相互間に位置し、前記ビット線は、前記NAND束のアレイにおける列間の素子分離領域の上方に位置して列方向に形成されていることを特徴とする請求項７または８記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置の製造方法であって、
前記素子分離領域を形成する際に、前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域の上面に凹部を形成する工程を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で行うことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記浮遊ゲートと同一層の下層ゲートおよび前記制御ゲートと同一層の上層ゲートを有し、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタとを具備する不揮発性半導体記憶装置を製造する際、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記浮遊ゲートおよび下層ゲートを形成するための少なくとも１層の第１の電極層を形成する工程と、
前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
前記素子分離領域用の溝内に素子分離用絶縁膜を埋め込み、その上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチングする工程と、
さらに、前記メモリセルアレイ領域における前記第１の電極層相互間の素子分離領域の上面に凹部を形成する工程と、
全面に第２の絶縁膜を形成する工程と、
前記選択トランジスタの前記下層ゲート部上の前記第２の絶縁膜の一部を除去して前記下層ゲート部の表面の一部を露出させるように開口部を形成する工程と、
全面に第２の電極層を堆積する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターンニングすることにより、前記制御ゲート線および選択ゲート線および浮遊ゲートを得る工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、
全面にSiO2 膜を堆積し、それを前記メモリセルトランジスタの前記第１の電極層の側壁に残すようにエッチングしてスペーサー膜を形成する工程と、
前記スペーサー膜をエッチングマスクとして前記素子分離領域の上面の一部をエッチング除去する工程と、
前記スペーサー膜を除去する工程
とを具備することを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で行うことを特徴とする請求項１２または１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１乃至９のいずれか１項に記載の不揮発性記憶装置を搭載してなることを特徴とする電子カード。
【請求項１６】
請求項１５記載の電子カードと、
前記電子カードに電気的に接続可能なカードスロットと、
前記カードスロットに接続されたカードインターフェース
とを具備することを特徴とする電子装置。
【請求項１７】
前記電子装置は、デジタルスチルカメラであることを特徴とする請求項１６記載の電子装置。
【請求項１８】
前記電子装置は、パーソナルデジタルアシスタントであることを特徴とする請求項１６記載の電子装置。
【請求項１９】
前記電子装置は、ボイスレコーダであることを特徴とする請求項１６記載の電子装置。
【請求項２０】
前記電子装置は、ＰＣカードであることを特徴とする請求項１６記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、溝型素子分離領域を有する不揮発性半導体記憶装置とその製造方法、それを用いた電子カードおよび電子装置に係り、特に浮遊ゲートが素子分離領域および活性領域と自己整合的に形成された二層ゲート構造を有する不揮発性半導体記憶装置における溝型素子分離領域の構造およびその形成方法に関するもので、NAND型フラッシュメモリに適用されるものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュメモリが良く知られている。フラッシュメモリでは、電荷蓄積層（浮遊ゲート）と制御ゲートが積層された二層ゲートを持つMOS トランジスタ構造のメモリセル（セルトランジスタ）がアレイ状に配置されている。
【０００３】
図１は、NAND型フラッシュメモリのセルアレイの一部の等価回路例を示している。図２は、図１に示したメモリセルアレイ10の一部の平面パターンを示している。
【０００４】
図１および図２において、10はメモリセルアレイ、20はNAND列である。NAND列20は、複数のメモリセル（本例ではM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続されたNANDセルの両端（ドレイン側一端、ソース側一端）にそれぞれ選択トランジスタS1,S2 が設けられている。
【０００５】
各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して二層ゲート構造（浮遊ゲート上に絶縁膜を介して制御ゲートが積層された構造）を有するMOSFETからなり、選択トランジスタS1,S2 もMOSFETからなる。
【０００６】
メモリセルM1〜M8の制御ゲートは、メモリセルアレイの行方向に配設された制御ゲート線（ワード線）CG1, CG2, ..., CG8に連なっており、選択トランジスタS1,S2 のゲートは、メモリセルアレイの行方向に配設された選択ゲート線SG1, SG2に連なっている。
【０００７】
このように素子が形成された基板上にCVD 酸化膜を介して列方向に配設されたビット線BLは、選択トランジスタS1のドレインにコンタクトしている。また、選択トランジスタS2のソースはソース線SLに接続される。
【０００８】
図１９（ａ）は図２中の制御ゲート線方向に沿うＡ−Ａ´線の断面構造の従来例を示し、図１９（ｂ）は図２中の選択ゲート線方向に沿うＢ−Ｂ´線の断面構造の従来例を示している。
【０００９】
図１９中、301 は半導体基板、302 は半導体基板上の第１ゲート絶縁膜（シリコン酸化膜）、303 および304 はメモリセルの浮遊ゲート（第１多結晶シリコン膜および第２多結晶シリコン膜）、306 は第２シリコン酸化膜、307 は埋め込み絶縁膜および素子分離領域、309 は第２ゲート絶縁膜、310 はメモリセルの制御ゲートおよびローカルソース線となる第３多結晶シリコン膜である。
【００１０】
ところで、制御ゲート線方向に素子分離領域307 を介して隣接するメモリセルの浮遊ゲート（303 および304 ）間には結合容量が存在しており、この隣接セル相互間の容量結合によって悪影響が発生するおそれがある。
【００１１】
なお、本願出願人の出願に係る特許文献１の「不揮発性半導体記憶装置」には、浮遊ゲート電極のエッチング後に、素子分離用絶縁膜および基板表面のゲート絶縁膜をエッチングして素子分離用絶縁膜の段差を小さくした構造が提案されている。
【００１２】
また、本願出願人の出願に係る特許文献２の「半導体装置およびその製造方法」には、メモリセルの微細化を図るために、一層構造の第１の電極層に対して素子分離領域を自己整合的に形成する点が示されている。
【特許文献１】特開２００２−５７２３０号公報
【特許文献２】特開２００３−７８０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したように従来のNAND型フラッシュメモリにおいては、素子分離領域を介して制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量に起因してセル相互間に悪影響が発生するという問題があった。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、素子分離領域を介して制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量を低減させ、結合容量に起因してセル相互間に発生する悪影響を軽減し得る不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の不揮発性半導体記憶装置は、半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする。
【００１６】
本発明の不揮発性半導体記憶装置の製造方法の第１の態様は、本発明の不揮発性半導体記憶装置の製造に際して、前記素子分離領域を形成する工程で、前記メモリセルアレイ領域における前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部を形成することを特徴とする。
【００１７】
本発明の不揮発性半導体記憶装置の製造方法の第２の態様は、本発明の不揮発性半導体記憶装置の製造に際して、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記浮遊ゲートおよび下層ゲートを形成するための少なくとも１層の第１の電極層を形成する工程と、前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、前記素子分離領域用の溝内に素子分離用絶縁膜を埋め込み、その上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチングする工程と、さらに、前記メモリセルアレイ領域における前記第１の電極層相互間の素子分離領域の上面に凹部を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記選択トランジスタの前記下層ゲート部上の前記第２の絶縁膜の一部を除去して前記下層ゲート部の表面の一部を露出させるように開口部を形成する工程と、全面に第２の電極層を堆積する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターンニングすることにより、前記制御ゲート線および選択ゲート線および浮遊ゲートを得る工程とを具備することを特徴とする。
【００１８】
本発明の電子カードは、本発明の不揮発性記憶装置を搭載してなることを特徴とする。  本発明の電子装置は、本発明の電子カードと、前記電子カードに電気的に接続可能なカードスロットと、前記カードスロットに接続されたカードインターフェースとを具備することを特徴とする。
【発明の効果】
【００１９】
本発明の不揮発性半導体記憶装置によれば、セルアレイ領域における浮遊ゲート相互間の素子分離領域の上面の一部を窪ませて凹部を形成しているので、制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量を低減させ、結合容量に起因してセル相互間に発生する悪影響を軽減することができる。この際、選択トランジスタの形成領域における素子分離領域の上面には凹部を形成しないことによって、ビット線コンタクトが所定の箇所以外で半導体基板とショートすることが無くなり、装置を正常に動作させることができる。
【００２０】
本発明の不揮発性半導体記憶装置の製造方法によれば、素子分離領域の形成時にセルアレイ領域における素子分離領域の上面の一部を窪ませて凹部を形成するので、制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量を低減させ、結合容量に起因してセル相互間に発生する悪影響を軽減することができる。
【００２１】
本発明の不揮発性半導体記憶装置の製造方法によれば、素子分離領域の形成時に、選択トランジスタの形成領域における素子分離領域上をマスクした状態でセルアレイ領域における素子分離領域の上面の一部を窪ませて凹部を形成することによって、制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量を低減させることができるとともに、ビット線コンタクトが所定の箇所以外で半導体基板とショートすることを防止し、装置を正常に動作させることができる。
【００２２】
本発明の電子カードおよび電子装置によれば、搭載している不揮発性半導体記憶装置の制御ゲート線方向に隣接するメモリセルの浮遊ゲート間に存在する結合容量を低減させ、結合容量に起因してセル相互間に発生する悪影響を軽減することができる。
【発明を実施するための最良の形態】
【００２３】
図１は、本発明に係るNAND型フラッシュメモリのメモリセルアレイの一部を示す等価回路図である。図２は、本発明に係るNAND型フラッシュメモリのメモリセルアレイの一部のパターンレイアウトを示す平面図である。
【００２４】
図１および図２において、メモリセルアレイ10には、NAND列20がマトリックス配列されている。NAND列20は、複数のメモリセル（本例では、８個のメモリセルM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続されたNANDセルと、このNANDセルの両端（ドレイン側一端、ソース側一端）にはそれぞれ選択トランジスタS1,S2 が設けられている。
【００２５】
各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して二層ゲート構造（浮遊ゲート上に絶縁膜を介して制御ゲートが積層された構造）を有するMOSFETからなり、選択トランジスタS1,S2 もMOSFETからなる。
【００２６】
メモリセルM1〜M8の制御ゲートは、メモリセルアレイの行方向に配設された制御ゲート線（ワード線）CG1, CG2, ..., CG8に連なっており、選択トランジスタS1,S2 のゲートは、メモリセルアレイの行方向に配設された選択ゲート線SG1, SG2に連なっている。
【００２７】
このように素子が形成された基板上にCVD 酸化膜を介して列方向に配設されたビット線BLは、選択トランジスタS1のドレインにコンタクトしている。また、選択トランジスタS2のソースはソース線SLに接続される。
【００２８】
上記NAND型フラッシュメモリを製造する際、ゲート先作りプロセスを採用する場合には、シリコン基板表面の全て（メモリセル領域と周辺回路領域を含む全面）にゲート酸化膜を形成した後にメモリセルの浮遊ゲートとなる多結晶シリコン膜を堆積し、その多結晶シリコン膜の一対の側面と自己整合的に溝型素子分離領域を形成する。
【００２９】
また、周辺回路領域の選択トランジスタS1,S2 として、メモリセルと同じ積層ゲートを持たせる場合には、メモリセル領域と周辺回路領域とを同じエッチング条件で同時にゲート加工を行うことができ、工程の削減とプロセスの共通化を図ることができる。
【００３０】
＜第１の実施形態＞
図６（ａ）は図２中の制御ゲート線方向に沿うＡ−Ａ´線の断面構造の一例を示し、図６（ｂ）は図２中の選択ゲート線方向に沿うＢ−Ｂ´線の断面構造（ｂ）の一例を示している。
【００３１】
図２および図６において、半導体基板101 上のセルアレイ領域には、浮遊ゲート(103,104) および制御ゲート110 が積層された二層ゲート構造を有する複数個のメモリセル（セルトランジスタ、図１中のM1〜M8）が直列に配置されたNANDセルが行列状に形成されている。ここで、浮遊ゲート(103,104) は、メモリセルのチャネル領域上にゲート絶縁膜102を介して形成されており、その上にゲート間絶縁膜109 を介して制御ゲート110 が形成されている。
【００３２】
NANDセルの両端に１個づつ配置されている選択トランジスタ（図１中のS1,S2 ）は、メモリセルと同様にチャネル領域上にゲート絶縁膜102 を介して形成された二層ゲート（下層ゲートおよび上層ゲート）を有するが、下層ゲート(103,104) は上層ゲート110 に電気的に接続されており、通常のＭＯＳトランジスタとして機能する。
【００３３】
上記選択トランジスタの各一端のソース領域あるいはドレイン領域は、NANDセルの一端のメモリセルの一端のドレイン領域あるいはソース領域と共有されている。また、上記選択トランジスタの各他端のドレイン領域あるいはソース領域は、セル列方向に隣接する他のNANDセルの一端側に位置する選択トランジスタの一端のドレイン領域あるいはソース領域と共有されている。
【００３４】
隣り合うセル列の素子領域間、つまり、活性領域（ソース領域、ドレイン領域、チャネル領域）間は、溝型素子分離領域107 により絶縁分離されている。この溝型素子分離領域107 は、メモリセルの活性領域および浮遊ゲート(103,104) の各端部、選択トランジスタの活性領域および下層ゲート(103,104) の各端部に対してそれぞれ自己整列構造を有するように形成されている。素子分離領域107 のうち、少なくともセルアレイ領域の浮遊ゲート(103,104) 相互間の素子分離領域の上面の一部に凹部111 が形成されている。
【００３５】
セルアレイ領域における同一行のセルトランジスタの各制御ゲート110 に連なるように行方向に制御ゲート線（ワード線、図２中のCG1,CG2,…）が形成されている。この場合、NANDセルの複数本の制御ゲート線110 は並設されている。選択トランジスタ形成領域における同一行の選択トランジスタの上層ゲート110 に連なるように行方向に選択ゲート線（図２中のSG1,SG2 ）が形成されている。この場合、セル列方向に隣接する２個のNANDセルの各一端側に位置している選択トランジスタS1,S1 に対応する２本の選択ゲート線SG1,SG1 は、並設されている。
【００３６】
なお、セル列方向に隣接する２個のNANDセルの各一端側に位置している２個の選択トランジスタS1,S1 で共有しているドレイン領域は、ビット線コンタクトを介してビット線（図２中のBL）に接続される。また、セル列方向に隣接する２個のNANDセルの各一端側に位置する２個の選択トランジスタS2,S2 で共有しているソース領域は、ソース線SLに接続されている。
【００３７】
上記したような第１の実施形態に係るNAND型フラッシュメモリの構造によれば、溝型素子分離領域107 のうちで少なくともメモリセルの浮遊ゲート(103,104) 相互間の素子分離領域の上面の一部が窪んでいるので、素子分離領域107 を介して制御ゲート線110 の長さ方向に隣接する浮遊ゲート(103,104) 間に存在する結合容量を低減させることができ、この結合容量に起因してセル相互間に発生する悪影響を軽減することができる。
【００３８】
＜第１の実施形態に係る製造工程＞
図３乃至図６は、メモリセルトランジスタの浮遊ゲートと選択トランジスタの下層ゲートがそれぞれ例えば二層(103,104) 構造を持つ場合に本発明を適用した第１の実施形態に係る製造工程の主要部において、各図の（ａ）は図２中の制御ゲート線方向に沿うＡ−Ａ´線の断面構造の一例を、各図の（ｂ）は図２中の選択ゲート線方向に沿うＢ−Ｂ´線の断面構造の一例をそれぞれ示している。
【００３９】
まず、図３に示すように、半導体基板101 上に第１シリコン酸化膜102 を形成し、CVD法により第１多結晶シリコン膜103 、不純物としてリンが添加された第２多結晶シリコン膜104 、第１シリコン窒化膜105 を堆積する。次に、リソグラフィー法を用いて所望のパターンに加工したフォトレジスト（図示せず）をマスクとして、第１シリコン窒化膜105 、第２多結晶シリコン膜104 、第１多結晶シリコン膜103 、第１シリコン酸化膜102 および半導体基板101 を加工して素子領域を形成する。
【００４０】
次に、熱酸化法により素子領域の側面に第２シリコン酸化膜106 を形成した後、埋め込み絶縁膜107 を堆積し、CMP(Chemical Mechanical Polish) 法などを用いて埋め込み絶縁膜を第１シリコン窒化膜105 上まで平坦化することによって素子分離領域107 を形成する。この場合、素子分離領域107 の上面は、基板面より高い位置にある。
【００４１】
次に、第１シリコン窒化膜105 をホットリン酸により除去した後、リソグラフィー法によりメモリセル領域のみフォトレジスト（図示せず）を除去する。次に、Wet 処理(Buffered-HF) とRIE (Reactive Ion Etching)法などのドライエッチング法を用いて、図４に示すように、素子分離領域107 の埋め込み絶縁膜を所望の高さまで後退させる。この場合、素子分離領域107 の上面が浮遊ゲート(103,104) の上面と基板面との中間の高さに位置するまで素子分離領域107 の上部を除去する。その後、CVD 法により全面にSiO2 膜108 を堆積する。
【００４２】
次に、図７に示すように、リソグラフィー法により、メモリセル領域の端部およびダミー領域を含む周辺領域の上にはフォトレジスト70を残し、その他のメモリセル領域、メモリセル領域間の選択ゲート形成予定領域や隣接する選択ゲート形成予定領域間の上のフォトレジストを除去する。そして、RIE 法などのドライエッチング法を用いて、図５に示すように、SiO2 膜108 の一部を第２多結晶シリコン膜104 の側壁にスペーサー膜（SiO2 スペーサー膜）として残し、SiO2 膜108 の他の部分を除去する。
【００４３】
次に、SiO2 スペーサー膜108 をマスクとし、RIE 法などのドライエッチング法を用いて素子分離領域107 の埋め込み絶縁膜を所望の深さまで加工する。これにより、メモリセル領域の少なくとも浮遊ゲート(103,104) 相互間の素子分離領域107 の上面に凹部111 が形成される。この凹部111 は、浮遊ゲート(103,104) 相互間の素子分離領域107 の上面中央部で列方向に帯状に窪んでいる。
【００４４】
その後、低温のフッ酸ベイパー(Vapor) 処理を行い、第２多結晶シリコン膜104 の側壁に形成されたSiO2 スペーサー膜108 を除去する。
【００４５】
続いて、図６に示すように、CVD 法により全面に第２ゲート絶縁膜109 を形成した後、不純物としてリンが添加された第３多結晶シリコン膜110 を第２ゲート絶縁膜109 上にCVD 法により形成する。そして、選択トランジスタの下層ゲート部上の第２ゲート絶縁膜109 の一部を除去して下層ゲート(103,104) の表面の一部を露出させるように開口部（図示せず）を形成する。
【００４６】
その後、CVD 法により、第３多結晶シリコン膜110 上に第２シリコン窒化膜を堆積し、リソグラフィー法により所望のパターンに加工したフォトレジストをマスクとして第２シリコン窒化膜、第３多結晶シリコン膜110 、第２ゲート絶縁膜109 、第２多結晶シリコン膜104 、第１多結晶シリコン膜103 を加工することによってゲート電極およびゲート配線を形成する。
【００４７】
この後、通常の工程を経て、図８の断面図に示すように、ビット線コンタクトホールを形成した後、ビット線コンタクトおよびビット線を形成する。なお、図８中、112 は層間絶縁膜、113 はビット線コンタクトホールである。
【００４８】
上記したような第１の実施形態に係るNAND型フラッシュメモリの製造方法によれば、図６に示したように、素子分離領域形成後に制御ゲート形成予定領域相互間の素子分離領域107 の上面の一部を窪ませて溝部を形成しているので、ワード線方向に隣接するメモリセルの浮遊ゲート間の結合容量を低減することができ、ワード線方向に隣接するメモリセルの浮遊ゲート間の容量結合による悪影響を軽減することが可能になる。
【００４９】
＜第２の実施形態＞
前述した第１の実施形態に係る製造方法では、第２多結晶シリコン膜104 の側壁に形成するSiO2 スペーサー膜108 を形成した時点で、素子分離領域の埋め込み絶縁膜107 が後退する。この際、埋め込み絶縁膜107 のうち後工程で形成するビット線コンタクト位置BCに隣接する部分が必要以上に後退する場合がある。このように埋め込み絶縁膜107 のうちでビット線コンタクト位置BCに隣接する部分が必要以上に後退すると、ビット線コンタクト以外の部分で半導体基板101 とビット線コンタクトのショートが発生し、NAND型フラッシュメモリが正常に動作しないという問題が発生する場合がある。この問題を解決するための第２の実施形態について以下に説明する。
【００５０】
第２の実施形態に係るNAND型フラッシュメモリのメモリセル領域の一部および選択トランジスタの平面パターンは、図２に示した平面パターンと同様である。
【００５１】
図１２（ａ）は第２の実施形態に係るNAND型フラッシュメモリの制御ゲート線方向に沿う断面構造の一例を示し、図１２（ｂ）は同じく選択ゲート線方向に沿う断面構造の一例を示している。
【００５２】
図１２に示す構造は、図６に示した第１の実施形態に係る構造と比べて、選択トランジスタの形成領域における素子分離領域207 の上面は窪んでいない（平坦面である）、つまり、素子分離領域207 は、並設された制御ゲート線相互間と並設された選択ゲート線相互間で形状が異なる）点が異なり、その他は同じである。
【００５３】
＜第２の実施形態に係る製造工程＞
図９乃至図１２の各図の（ａ）は第２の実施形態に係る製造工程の主要部において図２中の制御ゲート線方向に沿うＡ−Ａ´線の断面構造の一例を示し、図９乃至図１２の各図の（ｂ）は同じく選択ゲート線方向に沿うＢ−Ｂ´線の断面構造の一例を示している。
【００５４】
図９乃至図１０に示す工程は、前述した第１の実施形態において図３乃至図４を参照して前述した工程と同様であり、この後は、第１の実施形態において使用した図７に示したようなフォトレジストのマスクに代えて図１３および図１４に示したフォトレジストのマスクを使用して図１１の工程を実施し、さらに図１２の工程を実施する。
【００５５】
図１３は、図１０の工程で使用するフォトレジストのマスクの一例を示しており、その主要部を拡大して図１４に示している。
【００５６】
まず、図９に示すように、半導体基板201 上に第１シリコン酸化膜202 を形成し、CVD法により第１多結晶シリコン膜203 、不純物としてリンが添加された第２多結晶シリコン膜204 、第１シリコン窒化膜205 を堆積する。次に、リソグラフィー法で所望のパターンに加工する。このリソグラフィー法で所望のパターンに加工したフォトレジストをマスクとして第１シリコン窒化膜205 、不純物としてリンが添加された第２多結晶シリコン膜204 、第１多結晶シリコン膜203 、シリコン酸化膜202 、および半導体基板201 を加工し素子領域を形成する。次に、素子領域の側面を熱酸化法で第２シリコン酸化膜206 を形成した後、絶縁膜を堆積し、CMP 法などを用いて、絶縁膜を第１シリコン窒化膜205 上まで平坦にして埋め込み絶縁膜からなる素子分離領域207 を形成する。
【００５７】
次に、図１０に示すように、第１シリコン窒化膜205 をホットリン酸により除去した後に、リソグラフィー法でメモリセル領域のみフォトレジストを除去する。次に、Wet 処理(Buffered-HF) とRIE 法などのドライエッチング法によって素子分離領域207 の埋め込み絶縁膜を所望の高さまで後退させる。その後、CVD 法によりSiO2 膜208 を堆積する。
【００５８】
次に、図１３および図１４に示すように、フォトレジスト80を塗布し、リソグラフィー法により、メモリセル領域間の隣接する選択ゲート形成予定領域に挟まれた領域、選択ゲート形成予定領域の一部、メモリセル領域の端部およびダミー領域を含む周辺領域の上を被覆するようにフォトレジスト80を残し、メモリセル領域のみフォトレジストを除去するようにパターン加工する。
【００５９】
そして、図１１に示すように、RIE 法などのドライエッチング法を施し、SiO2 膜208を第２多結晶シリコン膜204 の側壁にスペーサー膜として残す。その後、第２多結晶シリコン膜204 の側壁のSiO2 スペーサー膜208 をマスクとするRIE 法などのドライエッチング法を用いて、素子分離領域207 の埋め込み絶縁膜を所望の深さまで加工する。次に、低温のフッ酸ベーパー(Vapor) 処理を行い、SiO2 スペーサー膜208 を除去する。
【００６０】
続いて、図１２に示すように、CVD 法により第２ゲート絶縁膜209 を形成し、さらに、不純物としてリンが添加された第３多結晶シリコン膜210 をCVD 法により形成する。その後、第３多結晶シリコン膜210 上に第２シリコン窒化膜（図示せず）をCVD 法により堆積し、リソグラフィー法で所望のパターンに加工したフォトレジストをマスクとして第２シリコン窒化膜、第３多結晶シリコン膜210 、第２ゲート絶縁膜209 、第２多結晶シリコン膜204 、第１多結晶シリコン膜203 を加工することによってゲート電極を形成する。
【００６１】
この後、通常の工程を経て、図１５の断面図に示すように、ビット線コンタクトホールを形成した後、ビット線コンタクトおよびビット線を形成する。なお、図１５中、212 は層間絶縁膜、213 はビット線コンタクトホールである。
【００６２】
図１２に示したような第２の実施形態に係るNAND型フラッシュメモリの構造によれば、第１の実施形態に係るNAND型フラッシュメモリと基本的に同様の効果が得られる。即ち、溝型素子分離領域207 のうちで少なくともメモリセルの浮遊ゲート(203,204) 相互間の素子分離領域の上面の一部に凹部211 が形成されているので、素子分離領域207 を介して制御ゲート線方向に隣接する浮遊ゲート(203,204) 間に存在する結合容量を低減させることができ、結合容量に起因してセル相互間に発生する悪影響を軽減することができる。また、選択トランジスタの形成領域における下層ゲート(203,204) 相互間の素子分離領域207 の上面は窪んでいないので、ビット線コンタクトを形成する際にビット線コンタクトが所定の箇所以外で半導体基板とショートすることが無くなり、正常に動作させることができる。
【００６３】
また、上記したような第２の実施形態に係るNAND型フラッシュメモリの製造方法によれば、図１１に示したように、素子分離領域形成後に素子分離領域207 のうちで制御ゲート形成予定領域相互間の素子分離領域の上面の一部を窪ませて凹部211 を形成する際、図１３および図１４に示したように、予め半導体基板201 上の選択ゲート形成予定領域間に挟まれた領域を覆うようにフォトレジスト80をパターンニングしてマスクを形成する。これにより、半導体基板201 とビット線コンタクトが所定の箇所以外でショートすることは無く、NAND型フラッシュメモリが正常に動作する。
【００６４】
しかも、前述した第１の実施形態に係る製造方法と同様に、制御ゲート形成予定領域相互間の素子分離領域の上面の一部を窪ませて溝部を形成しているので、ワード線方向に沿って隣接するメモリセルの浮遊ゲート間の結合容量を低減することができ、隣接セル相互間の容量結合による悪影響を軽減することが可能になる。
【００６５】
＜各実施形態の変形例＞
前記各実施形態においては、浮遊ゲートが一層構造の場合を示したが、浮遊ゲートが二層構造の場合にも本発明を適用することができる。また、前記各実施形態において、メモリセル領域のフォトレジストを除去する際、周辺領域のフォトレジストを同時に除去する場合もあり得る。さらに、前記各実施形態においては、第１多結晶シリコン膜、不純物としてリンが添加された第２多結晶シリコン膜と称しているが、必ずしも不純物が添加された多結晶シリコン膜は第２多結晶シリコン膜に限らず、第１多結晶シリコン膜の場合も含まれる。
【００６６】
＜各実施形態におけるビット線コンタクトの望ましい構造＞
上記各実施形態におけるビット線コンタクト位置BCに隣接する素子分離領域207 の上面と活性領域面との段差が大き過ぎると、ビット線コンタクト形成用ホールと活性領域（共通ドレイン領域）までの深さの比率（活性領域アスペクト比）が高くなり、ビット線コンタクトの形成が困難になるなどのおそれがある。この場合には、以下に述べるように工夫することが望ましい。
【００６７】
即ち、前述したように素子分離用絶縁膜を埋め込んだ後にその上面を掘り下げて溝型素子分離領域207 を形成する際、ビット線コンタクト形成領域に隣接する溝型素子分離領域はさらに深い位置（活性領域の表面より高い位置）まで掘り下げておく。これにより、ビット線コンタクト形成位置に隣接する溝型素子分離領域の上面と活性領域面との段差が低くなり、ビット線コンタクトの形成が容易になる。
【００６８】
＜第３の実施形態＞
図１６は、前述したNAND型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
【００６９】
ここでは、電子装置の一例として、携帯電子機器、さらにその一例としてデジタルスチルカメラ400 を示す。このデジタルスチルカメラ400 の記録メディアとして用いられている電子カード（例えばメモリカード）401 は、第１の実施形態で前述したようなNANDフラッシュメモリが集積化されて封止されたＩＣパッケージPK1 を内部に有している．
デジタルスチルカメラ400 のケースには、カードスロット402 とそれに接続された回路基板（図示せず）が収納されており、メモリカード401 は、カードスロット402 に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード401 が例えば非接触型のＩＣカードである場合には、カードスロット402 に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
【００７０】
なお、図１６中、403 はレンズ、404 は表示部（例えば液晶モニタ）、405 は操作ボタン（例えばシャッタボタン）、406 はストロボである。
【００７１】
図１７は、図１６に示したデジタルスチルカメラの基本的な構成を示す。
【００７２】
被写体からの光はレンズ(LENSE)403 によって集光されて撮像装置(IMAGE PICKUP DEVICE)407 に入力される。撮像装置（例えばCMOSイメージセンサ）407 は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（AMP.）で増幅された後、アナログ／デジタルコンバータ（A/D ）によりデジタル変換される。変換された信号は、カメラ信号処理回路(CAMERA SIGNAL PROCESSING CIRCUIT)408 に入力され、例えば自動露出制御（AE）、自動ホワイトバランス制御（AWB ）および色分離処理を行った後、輝度信号と色差信号に変換される。
【００７３】
画像をモニタする場合、カメラ信号処理回路408 から出力された信号がビデオ信号処理回路(VIDEO SIGNAL PROCESSING CIRCUIT)409 に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC（National Television System Committee ）を挙げることができる。上記した撮像装置407 、AMP.、A/D 、カメラ信号処理回路408 は、マイクロコンピュータ(MICRO COMPUTER)410 によって制御される。
【００７４】
ビデオ信号は、表示信号処理回路(DISPLAY SIGNAL PROCESSING CIRCUIT)411 を介して、デジタルスチルカメラ400 に取り付けられた表示部（DISPLAY ）404 に出力される。また、ビデオ信号は、ビデオドライバ(VIDEO DRIVER)412 を介してビデオ出力端子413 に与えられる。
【００７５】
このようにデジタルスチルカメラ400 により撮像された画像は、ビデオ出力端子413 を介してビデオ出力VIDEO OUTPUTとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部404 以外でも表示することができる。
【００７６】
画像をキャプチャする場合、操作ボタン(OPERATION BUTTON)405 を操作者が押す。これにより、マイクロコンピュータ410 はメモリコントローラ(MEMORY CONTROLLER)414 を制御し、カメラ信号処理回路408 から出力された信号がフレーム画像としてビデオメモリ(VIDEO MEMORY)415 に書き込まれる。このように書き込まれたフレーム画像は、圧縮／伸張処理回路(COMPRESSING/STRETCHING CIRCUIT)416 により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース(CARD INTERFACE)417 を介してカードスロット(CARD CLOT)402 に装着されているメモリカード(MEMORY CARD)401 に記録される。
【００７７】
記録した画像を再生する場合、メモリカード401 に記録されている画像をカードインターフェース417 を介して読み出し、圧縮／伸張処理回路416 により伸張した後、ビデオメモリ415 に書き込む。書き込まれた画像は、ビデオ信号処理回路409 に入力され、画像をモニタする場合と同様に表示部404 や画像機器に映し出される。
【００７８】
なお、上記構成では、回路基板(CIRCUIT BOARD)418 上に、カードスロット402 、撮像装置407 、AMP.、A/D 、カメラ信号処理回路408 、ビデオ信号処理回路409 、表示信号処理回路411 、ビデオドライバ412 、マイクロコンピュータ410 、メモリコントローラ414 、ビデオメモリ415 、圧縮／伸張処理回路416 およびカードインターフェース417 が実装される。ここで、カードスロット402 については、回路基板418 上に実装される必要はなく、コネクタケーブル等により回路基板418 に接続されてもよい。
【００７９】
また、回路基板418 上には、さらに電源回路(POWER CIRCUIT)419 が実装される。電源回路(例えばDC/DC コンバータ)419 は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ400 の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、ストロボ(STROBE)406 、表示部404 にも供給される。
【００８０】
本実施形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図１８（Ａ）〜図１８（Ｊ）に簡略的に示された各種機器にも適用可能である。即ち、図１８（Ａ）はビデオカメラ、図１８（Ｂ）はテレビジョン、図１８（Ｃ）はオーディオ機器、図１８（Ｄ）はゲーム機器、図１８（Ｅ）は電子楽器、図１８（Ｆ）は携帯電話、図１８（Ｇ）はパーソナルコンピュータ、図１８（Ｈ）はパーソナルデジタルアシスタント（PDA ）、図１８（Ｉ）はボイスレコーダ、図１８（Ｊ）は例えばPCMCIA規格の形態を有するＰＣカード（例えばＰＣカードメモリ）を示している。
【図面の簡単な説明】
【００８１】
【図１】本発明に係るNAND型フラッシュメモリのメモリセル領域の一部を示す等価回路図。
【図２】本発明に係るNAND型フラッシュメモリのメモリセル領域の一部（NANDセルおよび選択トランジスタを含む）を示す平面図。
【図３】第１の実施形態に係るNAND型フラッシュメモリの製造工程の一部の断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図５に示した工程に際して使用されるフォトレジストパターンの一例を示す平面図。
【図８】図６の工程に続く工程を示す断面図。
【図９】第２の実施形態に係るNAND型フラッシュメモリの製造工程の一部の断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１１に示した工程に際して使用されるフォトレジストパターンの一例を示す平面図。
【図１４】図１３中の選択ゲート線間領域とフォトレジストパターンとの相対関係の一例を拡大して示す平面図。
【図１５】図１２の工程に続く工程を示す断面図。
【図１６】本発明のNAND型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。
【図１７】図１６に示したデジタルスチルカメラの基本的な構成例を示すブロック図。
【図１８】図１６中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。
【図１９】図２に示すNAND型フラッシュメモリのメモリセル領域の従来例を示す断面図。
【符号の説明】
【００８２】
101 、201 …半導体基板、102 、202 …第１シリコン酸化膜、103 、203 …第１多結晶シリコン膜、104 、204 …第２多結晶シリコン膜、105 、205 …第１シリコン窒化膜、106 、206 …第２シリコン酸化膜、107 、207 …埋め込み絶縁膜および素子分離領域、108 、208 …SiO2 膜およびSiO2 スペーサー膜、109 、209 …第２ゲート絶縁膜、110 、210 …第３多結晶シリコン膜、111 、211 …凹部、112 、212 …層間絶縁膜、113 、213 …ビット線コンタクトホール。
【図１】
2005079165.tif 000003
【図２】
2005079165.tif 000004
【図３】
2005079165.tif 000005
【図４】
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【図５】
2005079165.tif 000007
【図６】
2005079165.tif 000008
【図７】
2005079165.tif 000009
【図８】
2005079165.tif 000010
【図９】
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【図１０】
2005079165.tif 000012
【図１１】
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【図１２】
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【図１３】
2005079165.tif 000015
【図１４】
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【図１５】
2005079165.tif 000017
【図１６】
2005079165.tif 000018
【図１７】
2005079165.tif 000019
【図１８】
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【図１９】
2005079165.tif 000021