(57)【要約】【課題】  外部からの供給電圧が互いに異なる電圧値を有する場合により安定した電圧を出力し、回路面積の小さな昇圧回路を備えた半導体装置を提供する。【解決手段】  半導体装置は、直列接続された複数のスイッチング素子ＱＮＡと、スイッチング素子ＱＮＡ間に一端が接続されたキャパシタＣＡとを含む昇圧部１１０および、一端が第１の電圧源Ｖｉｎ１〜Ｖｉｎ４側に接続され、他端が基準電圧側に接続された第２のキャパシタＣＤ１〜ＣＤ４を有する昇圧段ＢＳ１〜ＢＳ４と、隣り合う昇圧段の間に設けられ、第２の電圧源と第1のキャパシタの他端との間に直列接続される第２のキャパシタ数を第１の電圧源Ｖｉｎ１〜Ｖｉｎ４および第２の電圧源Ｖｉｎ５の大きさに基づいて制御する第４のスイッチング素子ＱＰＢ１〜ＱＰＢ５とを含み、隣り合う第1のキャパシタの他端へ互いに逆相のクロック信号Φ、Φバーを出力する電圧変換回路部１２０を備えている。【選択図】  図２
2005210878.tif 000002
【特許請求の範囲】
【請求項１】
出力部から直列接続された複数の第1のスイッチング素子と、隣り合う前記第1のスイッチング素子間に一端が接続された複数の第1のキャパシタとを含み、前記第１のキャパシタの他端からクロック信号を入力して、昇圧された電圧を出力部から出力する昇圧回路部および、
一端が第２のスイッチング素子を介して第１の電圧源に接続され、他端が第３のスイッチング素子を介して基準電圧に接続され、前記第１の電圧源と前記基準電圧との電圧差に基づいて充電される第２のキャパシタをそれぞれ有する複数の昇圧段と、少なくとも隣り合う前記昇圧段の間に設けられ、第２の電圧源と前記第1のキャパシタの他端との間に直列に接続される前記第２のキャパシタ数を前記第１および第２の電圧源の電圧に基づいて制御する複数の第４のスイッチング素子とを含み、隣り合う前記第1のキャパシタの他端へ互いに逆相のクロック信号を出力する電圧変換回路部を備えた半導体装置。
【請求項２】
一部の前記昇圧段における前記第２および第３のスイッチング素子の各ゲート、並びに、該一部の昇圧段の間の前記第４のスイッチング素子の各ゲートに第１のクロック信号を供給し、他の前記昇圧段における前記第２および第３のスイッチング素子の各ゲート、並びに、該他の昇圧段の間の前記第４のスイッチング素子のゲートに第２のクロック信号を供給するクロック供給回路をさらに備え、
前記第１および第２の電圧源の電圧に基づいて前記第１のクロック信号および前記第２のクロック信号の振幅を変更するとともに、前記第１のクロック信号および前記第２のクロック信号のいずれか一方のクロック動作を停止することによって、前記第２の電圧源と前記第1のキャパシタの他端との間に直列に接続される前記第２のキャパシタ数を制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の電圧源の電圧が比較的低いときには、前記第１および前記第２のクロック信号を振幅させて、総ての前記昇圧段における前記第２および前記第３のスイッチング素子と前記第４のスイッチング素子とを交互にスイッチングさせ、
前記第１および第２の電圧源の電圧が比較的高いときには、前記第２のクロック信号を振幅させることなく前記第１のクロック信号を振幅させて、前記一部の昇圧段における前記第２および前記第３のスイッチング素子と該一部の昇圧段の間の前記第４のスイッチング素子とを交互にスイッチングさせることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第４のスイッチング素子は、隣り合う前記昇圧段のうち前記クロック電圧源側にある昇圧段の第２のキャパシタの前記一端と、前記出力部側にある昇圧段の第２のキャパシタの前記他端との間を接続し、
２つの前記昇圧段における前記第２のキャパシタの前記一端と前記他端との間に接続された第５のスイッチング素子、２つの前記昇圧段における前記第２のキャパシタのそれぞれの前記一端の間を接続する第６のスイッチング素子、および、２つの前記昇圧段における前記第２のキャパシタのそれぞれの前記他端の間を接続する第７のスイッチング素子のうち少なくとも１つのスイッチング素子をさらに備えたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２のキャパシタは、前記第２から第４のスイッチング素子のいずれかを構成するゲート電極、ゲート絶縁膜およびチャネル領域またはウェル拡散層から成るＭＯＳキャパシタであり、
前記ゲート絶縁膜の膜厚は１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
不揮発性記憶装置をさらに備え、
前記昇圧回路部は、昇圧された電圧を前記出力部から前記不揮発性記憶装置へ出力することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は昇圧回路を備えた半導体装置に関する。
【背景技術】
【０００２】
図１５は、従来の半導体装置に内蔵されている昇圧回路１０の回路図である（特許文献１参照）。昇圧回路１０は、入力ＩＮと出力ＯＵＴとの間に直列に接続されたトランジスタＱＮＡ１〜ＱＮＡｍと、各トランジスタＱＮＡ１〜ＱＮＡｍにそれぞれの一端が接続されたキャパシタＣＡ１〜ＣＡｍとを有する。キャパシタＣＡ１〜ＣＡｍの他端は、電圧変換部１２を介してクロック供給源に接続されている。
【０００３】
電圧変換部１２は、各キャパシタＣＡ１〜ＣＡｍのそれぞれの他端に接続された電圧変換回路ＶＢ１〜ＶＢｍを有する。電圧変換回路ＶＢ１〜ＶＢｍは１つおきに互いに逆相のクロック信号ΦまたはΦバーを受け、これらのクロック信号の電圧を昇圧してキャパシタＣＡ１〜ＣＡｍへ供給する。クロック信号ΦまたはΦバーのタイミングチャートは図１７に示すとおりである。これにより、昇圧部１１は、入力電圧Ｖｉｎを昇圧して入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔを出力する。
【０００４】
図１６は、電圧変換回路ＶＢ１〜ＶＢｍのうちの１つ（以下、電圧変換回路ＶＢという）の構成を示す回路図である。電圧変換回路ＶＢは、一端がｎ型トランジスタＱＮＢ１〜ＱＮＢｋを介して電圧源Ｖｉｎに接続され、他端がｎ型トランジスタＱＮＣ１〜ＱＮＣｋを介して接地されたキャパシタＣＢ１〜ＣＢｋを含む複数の昇圧段を有する。電圧変換回路ＶＢは、ｐ型トランジスタＱＰＡ１〜ＱＰＡｋをさらに有する。トランジスタＱＰＡ１〜ＱＰＡｋは、入力と出力との間に全キャパシタＣＢ１〜ＣＢｋを直列に接続することができる。
【０００５】
トランジスタＱＮＢ１〜ＱＮＢｋおよびＱＮＣ１〜ＱＮＣｋとトランジスタＱＰＡ１〜ＱＰＡｋは、導電型が異なるので、クロック信号ΦまたはΦバーによって交互にスイッチングする。クロック信号ΦまたはΦバーがハイであるときには各キャパシタＣＢ１〜ＣＢｋが入力電圧Ｖｉｎとグランドとの間に並列に接続され、クロック信号ΦまたはΦバーがロウであるときには入力電圧Ｖｉｎと出力ＣＬＫＯＵＴとの間に直列接続される。クロック信号ΦまたはΦバーが図１７に示すようにハイおよびロウを繰り返すことにより、電圧変換回路ＶＢは、出力ＣＬＫＯＵＴからキャパシタＣＡ１〜ＣＡｍのいずれかの他端へ入力電圧Ｖｉｎを昇圧して出力する。
【特許文献１】特開２００２−５１５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置の外部から供給される電源電圧（以下単に、電源電圧ともいう）は消費電力を低減するために低いことが好ましい。従来から電源電圧は、５Ｖ、３．３Ｖ（または２．５Ｖ）と段階的に低下しており、近年、電源電圧は、３．３Ｖから１．８Ｖへ低下しつつある。このように電源電圧を低下させる過渡期においては、半導体装置は互いに異なる電源電圧に対応することが要求される。
【０００７】
また、通常動作において単一の電源電圧に対応する半導体装置であっても、出荷前の試験工程において、通常動作における電源電圧より高い電源電圧が使用される場合がある。例えば、初期不良を判別するために、不良を加速させて装置を不良させるバーンイン工程では、不良を加速するために高電圧が電源として使用される。よって、半導体装置が電圧の異なる複数の電源電圧に対応することは好ましい。
【０００８】
一般に、外部からの電源電圧がＶｃｃｍｉｎ〜Ｖｃｃｍａｘであるときに半導体装置の動作を保証する場合には、昇圧回路は、電源電圧がＶｃｃｍｉｎのときに所望の出力電圧を出力するように設計される。内部供給電圧（以下単に、供給電圧ともいう）Ｖｉｎは、外部からの電源電圧自体、または、これを降圧した電圧であり、この電源電圧に依存して増減する。よって、供給電圧ＶｉｎがＶｉｎｍｉｎ〜Ｖｉｎｍａｘの範囲にあるとすると、昇圧回路は、供給電圧ＶｉｎがＶｉｎｍｉｎのときに所望の出力電圧を出力するように設計される。例えば、電源電圧Ｖｃｃとして１．８Ｖおよび３Ｖの２つの異なるレンジの電圧が用いられた場合、Ｖｃｃ＝１．８Ｖレンジ（Ｖｃｃ＝１．５Ｖ〜２Ｖ）のときにＶｉｎ＝１．５Ｖであり、Ｖｃｃ＝３Ｖレンジ（Ｖｃｃ＝２．５Ｖ〜３．６Ｖ）のときにＶｉｎ＝２．５Ｖとすることができる。この場合、通常、昇圧回路１０は、Ｖｃｃ＝１．５Ｖ、即ち、Ｖｉｎ＝１．５Ｖのときに所望の出力電圧を出力するように設計される。
【０００９】
しかし、この場合、電源電圧ＶｃｃがＶｃｃｍａｘ側にあるとき、あるいは、バーンイン工程において電源電圧ＶｃｃがＶｃｃｍａｘよりも高いときに、供給電圧Ｖｉｎが電源電圧Ｖｃｃに応じて高く設定されると、昇圧回路１０は過剰な昇圧能力を有することになる。例えば、昇圧回路１０がＶｃｃ＝１．５ＶかつＶｉｎ＝１．５Ｖのときに所望の出力電圧を出力するように設計された場合、昇圧回路１０は、Ｖｃｃ＝３ＶでＶｉｎ＝２．５Ｖ（＞１．５Ｖ）と設定されているときには過剰な能力を有する。
【００１０】
さらに、比較的高い電源電圧Ｖｃｃに応じて供給電圧Ｖｉｎを高く設定した場合は、電圧変換回路ＶＢにおいて総ての昇圧段が供給電圧Ｖｉｎに基づいて昇圧するので、電圧変換回路ＶＢ内のトランジスタに過剰な電圧が印加される。よって、トランジスタＱNＢ１〜ＱNＢｋの一部または総てを高耐圧トランジスタにしなければならない。高耐圧トランジスタは、低耐圧トランジスタと比べてコンダクタンスが低いので、低耐圧トランジスタと同程度のコンダクタンスを維持するためにサイズ（チャネル幅）をより大きくする必要がある。その結果、寄生容量が増加するので電圧変換回路ＶＢの動作効率が低下するという問題、並びに、昇圧回路１０の回路面積が大きくなるという問題が生じる。
【００１１】
上記問題に対処するために、例えば、Ｖｃｃ＝３ＶのときにもＶｉｎを１．５Ｖにすることができる。しかし、Ｖｃｃ＝３Ｖを１．５Ｖにまで降圧することは、電力の無駄を生じるので好ましくない。即ち、Ｖｃｃ＝３Ｖレンジでの消費電力についてみると、Ｖｃｃ＝１．８ＶレンジとＶｃｃ＝３Ｖレンジとの両方に対応した製品の消費電流は、Ｖｃｃ＝３Ｖレンジのみに対応した製品の消費電流に比べると大きくなってしまう。
【００１２】
そこで、本発明の目的は、外部からの電源電圧が互いに異なる複数の電圧値を有する場合であっても従来よりも安定した電圧を出力しかつ回路面積の比較的小さな昇圧回路を備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る実施形態に従った半導体装置は、出力部から直列接続された複数の第1のスイッチング素子と、隣り合う前記第1のスイッチング素子間に一端が接続された複数の第1のキャパシタとを含み、前記第１のキャパシタの他端からクロック信号を入力して、昇圧された電圧を出力部から出力する昇圧回路部および、
一端が第２のスイッチング素子を介して第１の電圧源に接続され、他端が第３のスイッチング素子を介して基準電圧に接続され、前記第１の電圧源と前記基準電圧との電圧差に基づいて充電される第２のキャパシタをそれぞれ有する複数の昇圧段と、少なくとも隣り合う前記昇圧段の間に設けられ、第２の電圧源と前記第1のキャパシタの他端との間に直列に接続される前記第２のキャパシタ数を前記第１および第２の電圧源の電圧に基づいて制御する複数の第４のスイッチング素子とを含み、隣り合う前記第1のキャパシタの他端へ互いに逆相のクロック信号を出力する電圧変換回路部を備えている。
【００１４】
隣り合う前記電圧変換回路部は互いに逆相のクロック信号を入力し、隣り合う前記第1のキャパシタの他端へ互いに逆相のクロック信号を出力する。
【００１５】
前記昇圧段の段数は４段以下であることが好ましい。
【００１６】
前記第１の電圧源は、前記昇圧段ごとに異なっていてもよい。
【発明の効果】
【００１７】
本発明による半導体装置に内蔵された昇圧回路は、外部からの供給電圧が互いに異なる電圧値を有する場合であっても安定した電圧を出力することができかつ回路面積が従来よりも小さい。また、外部からの供給電圧が比較的高い場合には、消費電流を大幅に低減することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明に係る実施形態を説明する。本発明は、以下の実施形態に限定されない。同じ構成要素には、同じ参照番号が付されている。また、以下の実施形態において、ｎ型トランジスタに代えてｐ型トランジスタを用い、尚且つ、ｐ型トランジスタに代えてｎ型トランジスタを用いてもこれらの実施形態の効果は失われない。
【００１９】
以下の実施形態による半導体装置は、電源電圧に基づいて昇圧段数を増減することができる電圧変換回路をクロック供給源と昇圧部との間に備えている。これにより、半導体装置の昇圧回路は、広範囲の電源電圧において安定した出力電圧を供給することができる。これらの実施形態は、例えば、ＮＡＮＤ型不揮発性記憶装置等の電源電圧よりも高電圧を必要とする半導体装置に用いられ得る。
【００２０】
（第1の実施形態）
図１は、本発明に係る第1の実施形態に従った半導体装置に内蔵されている昇圧回路１００の回路図である。半導体装置は、例えば、不揮発性記憶装置（図示せず）をさらに備え、昇圧回路１００は、昇圧された電圧をこの不揮発性記憶装置へ出力する。
【００２１】
昇圧回路１００は、昇圧部１１０および電圧変換回路部１２０を備えている。昇圧部１１０は、ｎ型トランジスタＱＮＡ１〜ＱＮＡｍと、キャパシタＣＡ１〜ＣＡｍ−１とを含む。尚、mは２以上の整数である。トランジスタＱＮＡ１〜ＱＮＡｍは出力部ＯＵＴから直列に接続されている。キャパシタＣＡ１〜ＣＡｍ−１はトランジスタＱＮＡ１〜ＱＮＡｍのうち隣り合うトランジスタ間の接続点に一方の電極が接続されている。キャパシタＣＡ１〜ＣＡｍ−１の他方の電極は、電圧変換回路部１２０に接続されている。
【００２２】
トランジスタＱＮＡ１〜ＱＮＡｍは、例えば、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。キャパシタＣＡ１〜ＣＡｍ−１は、例えば、トランジスタＱＮＡ１〜ＱＮＡｍを構成するゲート電極、ゲート絶縁膜、半導体基板またはウェル拡散層、および、その半導体基板またはウェル拡散層に電気的コンタクトをとるための拡散層から成るＭＯＳキャパシタである。このゲート電極は、例えば、ドープトシリコンであり、ゲート絶縁膜は、例えば、シリコン酸化膜であり、ウェル拡散層は、例えば、半導体基板に形成されたＮ型ウェル拡散層である。
【００２３】
昇圧動作時には、キャパシタＣＡ１〜ＣＡｍ−１の両極板間の絶縁膜には大きな電圧が印加され得る。よって、キャパシタＣＡ１〜ＣＡｍ−１が絶縁破壊することを避けるために、キャパシタＣＡ１〜ＣＡｍ−１の絶縁膜には高耐圧トランジスタのゲート絶縁膜を用いる。
【００２４】
電圧変換回路部１２０は、電圧変換回路ＶＡ１〜ＶＡｍを有する。電圧変換回路ＶＡ１〜ＶＡｍのそれぞれは、クロック入力部ＣＬＫＩＮと、クロック出力部ＣＬＫＯＵＴと、モード入力部ＭＯＤＥとを備えている。電圧変換回路ＶＡ２ｋ−１のクロック入力部ＣＬＫＩＮにはクロック信号Φが入力され、電圧変換回路ＶＡ２ｋのクロック入力部ＣＬＫＩＮにはクロック信号Φバー（ΦバーはΦの反転信号）が入力される。尚、ｋはｍ／２以下の自然数である。クロック出力部ＣＬＫＯＵＴは、キャパシタＣＡ１〜ＣＡｍ−１の他方の電極またはトランジスタＱＮＡ１に接続されている。電圧変換回路ＶＡ１〜ＶＡｍは、その内部に昇圧段（図２参照）を有し、クロック信号ΦまたはΦバーを昇圧してクロック出力部ＣＬＫＯＵＴから出力する。
【００２５】
モード入力部ＭＯＤＥに入力されるモード信号は、供給電圧Ｖｉｎ１〜Ｖｉｎ５（図２参照）の大きさに基づいて電圧変換回路ＶＡ１〜ＶＡｍ内の昇圧段数を変更するために用いられる。本実施形態では、モード信号はハイまたはロウの２値であり、供給電圧の高低に応じて値が切り替わる。
【００２６】
昇圧回路１００の動作を説明する。クロック信号ΦまたはΦバーは、図１７に示すように互いに逆相でハイおよびロウを繰り返す。電圧変換回路ＶＡ１〜ＶＡｍは、モード信号に基づいた数の昇圧段によってクロック信号ΦまたはΦバーを昇圧し、この昇圧された信号をクロック信号ＣＳＯＵＴとしてキャパシタＣＡ１〜ＣＡｍ−１へ出力する。電圧変換回路ＶＡ１が昇圧したクロック信号ＣＳＯＵＴは、トランジスタＱＮＡ１を介してキャパシタＣＡ１のトランジスタＱＮＡ２に接続された電極を充電する。
【００２７】
次に、キャパシタＣＡ１は、電圧変換回路ＶＡ２に接続された電極でクロック信号ＣＳＯＵＴとは逆相のクロック信号ＣＳＯＵＴバーを受け取り、トランジスタＱＮＡ２に接続された電極における電圧をさらに昇圧する。これにより、トランジスタＱＮＡ２が導通し、キャパシタＣＡ１は、トランジスタＱＮＡ２を介して、隣のキャパシタＣＡ２を充電する。
【００２８】
その後、キャパシタＣＡ２は、電圧変換回路ＶＡ３を介してクロック信号ＣＳＯＵＴを受け取り、トランジスタＱＮＡ３に接続された電極における電圧をさらに昇圧する。これにより、トランジスタＱＮＡ３が導通し、キャパシタＣＡ２は、トランジスタＱＮＡ３を介して、隣のキャパシタＣＡ３を充電する。このような動作を順次繰り返すことによって、キャパシタＣＡｍ−１は、トランジスタＱＮＡｍを介して、昇圧された電圧を出力電圧Ｖｏｕｔとして出力部ＯＵＴから出力する。
【００２９】
図２は、電圧変換回路ＶＡ１〜ＶＡｍのいずれか１つ（以下、電圧変換回路ＶＡという）の構成を示す回路図である。電圧変換回路ＶＡは、昇圧段ＢＳ１〜ＢＳ４、ｐ型トランジスタＱＰＢ１〜ＱＰＢ５と、ＯＲゲートＧ１とを備えている。
【００３０】
昇圧段ＢＳ１は、ｎ型トランジスタＱＮＤ１と、ｎ型トランジスタＱＮＥ１と、キャパシタＣＤ１とを含み、昇圧段ＢＳ２は、ｎ型トランジスタＱＮＤ２と、ｎ型トランジスタＱＮＥ２と、キャパシタＣＤ２とを含み、昇圧段ＢＳ３は、ｎ型トランジスタＱＮＤ３と、ｎ型トランジスタＱＮＥ３と、キャパシタＣＤ３とを含み、さらに、昇圧段ＢＳ４は、ｎ型トランジスタＱＮＤ４と、ｎ型トランジスタＱＮＥ４と、キャパシタＣＤ４とを含む。トランジスタＱＮＤ１、キャパシタＣＤ１およびトランジスタＱＮＥ１は、供給電圧Ｖｉｎ１とグランドとの間に直列に接続されており、トランジスタＱＮＤ２、キャパシタＣＤ２およびトランジスタＱＮＥ２は、供給電圧Ｖｉｎ２とグランドとの間に直列に接続されており、トランジスタＱＮＤ３、キャパシタＣＤ３およびトランジスタＱＮＥ３は、供給電圧Ｖｉｎ３とグランドとの間に直列に接続されており、さらに、トランジスタＱＮＤ４、キャパシタＣＤ４およびトランジスタＱＮＥ４は、供給電圧Ｖｉｎ４とグランドとの間に直列に接続されている。トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２の各ゲートにはクロック信号ＣＬＫ２が入力される。トランジスタＱＮＤ３、ＱＮＤ４、ＱＮＥ３およびＱＮＥ４の各ゲートにはクロック信号ＣＬＫ１が入力される。
【００３１】
トランジスタＱＰＢ２〜ＱＰＢ４は、昇圧段ＢＳ１〜ＢＳ４のうち隣り合う昇圧段の間に設けられている。トランジスタＱＰＢ２は、キャパシタＣＤ１の供給電圧Ｖｉｎ１側の電極と、キャパシタＣＤ２のグランド側の電極との間に接続されている。同様に、トランジスタＱＰＢ３は、キャパシタＣＤ２の供給電圧Ｖｉｎ２側の電極と、キャパシタＣＤ３のグランド側の電極との間に接続され、トランジスタＱＰＢ４は、キャパシタＣＤ３の供給電圧Ｖｉｎ３側の電極と、キャパシタＣＤ４のグランド側の電極との間に接続されている。
【００３２】
トランジスタＱＰＢ１は、供給電圧Ｖｉｎ５とキャパシタＣＤ１のグランド側の電極との間に接続され、トランジスタＱＰＢ５は、キャパシタＣＤ４の供給電圧Ｖｉｎ４側の電極とクロック出力部ＣＬＫＯＵＴとの間に接続されている。トランジスタＱＰＢ１およびＱＰＢ２の各ゲートにはクロック信号ＣＬＫ２が入力される。トランジスタＱＰＢ３〜ＱＰＢ５の各ゲートにはクロック信号ＣＬＫ１が入力される。
【００３３】
クロック入力部ＣＬＫＩＮからのクロック信号ＣＳＩＮ（ΦまたはΦバー）によってクロック信号ＣＬＫ１およびＣＬＫ２が生成される。クロック信号ＣＬＫ１は、クロック信号ＣＳＩＮと同一信号である。ＯＲゲートＧ１は、クロック信号ＣＳＩＮとモード入力端子ＭＯＤＥからのモード信号との論理和をクロック信号ＣＬＫ２として出力する。
【００３４】
本実施形態において、トランジスタＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４およびＱＰＢ１〜ＱＰＢ５はＭＯＳＦＥＴでよい。キャパシタＣＤ１〜ＣＤ４は、例えば、トランジスタＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４およびＱＰＢ１〜ＱＰＢ５を構成するゲート電極、ゲート絶縁膜、半導体基板またはウェル拡散層、および、その半導体基板またはウェル拡散層に電気的コンタクトをとるための拡散層から成るＭＯＳキャパシタである。このゲート電極は、例えば、ドープトシリコンであり、ゲート絶縁膜は、例えば、シリコン酸化膜であり、ウェル拡散層は、例えば、半導体基板に形成されたＮ型ウェル拡散層である。さらに、ｎ型トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＤ３、ＱＮＤ４は閾値電圧が非常に小さいエンハンスメント型トランジスタもしくはデプレション型トランジスタであることが好ましい。それにより、供給電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４から電圧降下していない電圧にキャパシタＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４を充電可能になる。
【００３５】
トランジスタＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４およびＱＰＢ１〜ＱＰＢ５は、総て低耐圧トランジスタでよい。低耐圧トランジスタは、ゲート絶縁膜の厚さが酸化膜換算膜厚において約１０ｎｍ以下のトランジスタである。キャパシタＣＤ１〜ＣＤ４の電極間の絶縁膜も、低耐圧用、即ち、約１０ｎｍ以下の膜厚でよい。トランジスタＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４およびＱＰＢ１〜ＱＰＢ５が低耐圧トランジスタであることによって、昇圧回路の能力を劣化させる寄生容量が小さくなり、尚且つ、回路面積が小さくなる。キャパシタＣＤ１〜ＣＤ４は、低耐圧用であることによってより小さな面積でより大きな容量を有することができる。これにより、昇圧回路１００全体の面積が小さくなる。キャパシタＣＤ１〜ＣＤ４の電極間の絶縁膜厚は、製造容易化のためにトランジスタＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４、ＱＰＢ１〜ＱＰＢ５のいずれかのゲート絶縁膜と等しいことが好ましい。
【００３６】
図３および図４は、それぞれモード１およびモード２におけるクロック信号ＣＳＩＮ、クロック信号ＣＬＫ１およびＣＬＫ２のタイミングチャートである。図３に示すモード１では、モード信号がロウ（非アクティブ状態）である。このモード１は供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的低いときに用いられるモードである。供給電圧が低い場合とは、例えば、半導体装置の外部からの電源電圧の保証範囲がワイドレンジもしくはデュアルレンジであり、供給電圧Ｖｉｎ１〜Ｖｉｎ５が保証範囲の最低電圧Ｖｃｃｍｉｎ程度である場合をいう。
【００３７】
図４に示すモード２では、モード信号がハイ（アクティブ状態）である。このモード２は供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的高いときに用いられるモードである。供給電圧が高い場合とは、例えば、半導体装置の外部からの電源電圧の保証範囲がワイドレンジもしくはデュアルレンジであり、供給電圧Ｖｉｎ１〜Ｖｉｎ５が保証範囲の最高電圧Ｖｃｃｍａｘに近い場合、あるいは、バーンイン工程において試験的に供給電圧Ｖｉｎ１〜Ｖｉｎ５を電圧Ｖｃｃｍａｘ以上にする場合をいう。以下、各モードごとに電圧変換回路ＶＡの動作を説明する。
【００３８】
（モード１）
モード１においては、クロック信号ＣＬＫ１およびＣＬＫ２が同相でハイとロウとを繰り返す。これにより、昇圧段ＢＳ１〜ＢＳ４は総て動作する。
【００３９】
まず、クロック信号ＣＬＫ１およびＣＬＫ２がハイ（Ｖｉｎ６）であるときには、トランジスタＱＮＤ１〜ＱＮＤ４およびＱＮＥ１〜ＱＮＥ４はオンになり、トランジスタＱＰＢ１〜ＱＰＢ５はオフになる。これによって、キャパシタＣＤ１〜ＣＤ４はそれぞれ供給電圧Ｖｉｎ１〜Ｖｉｎ４とグランドとの間で充電される。例えば、トランジスタＱＮＤ１〜ＱＮＤ４のそれぞれの閾値による充電電圧の降下がないとすると、キャパシタＣＤ１〜ＣＤ４のそれぞれの電極間には、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４の電圧が充電される。
【００４０】
次に、クロック信号ＣＬＫ１およびＣＬＫ２がロウ（接地電位）であるときには、トランジスタＱＰＢ１〜ＱＰＢ５がオンになり、トランジスタＱＮＤ１〜ＱＮＤ４およびＱＮＥ１〜ＱＮＥ４がオフになる。これによって、キャパシタＣＤ１〜ＣＤ４は、トランジスタＱＰＢ１〜ＱＰＢ５を介して、供給電圧Ｖｉｎ５とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ１〜Ｖｉｎ５から昇圧されたクロック信号ＣＳＯＵＴが、クロック出力部ＣＬＫＯＵＴから図１に示すキャパシタＣＡ１〜ＣＡｍのいずれかに供給される。クロック信号ＣＳＯＵＴは、Ｖｉｎ１＋Ｖｉｎ２＋Ｖｉｎ３＋Ｖｉｎ４＋Ｖｉｎ５程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ１とする。
【００４１】
（モード２）
モード２においては、クロック信号ＣＬＫ２がハイを維持し、クロック信号ＣＬＫ１がハイとロウとを繰り返す。これにより、昇圧段ＢＳ１およびＢＳ２は動作せず、昇圧段ＢＳ３およびＢＳ４のみが動作する。
【００４２】
まず、クロック信号ＣＬＫ１がハイであるときには、トランジスタＱＮＤ３、ＱＮＤ４、ＱＮＥ３およびＱＮＥ４はオンになり、トランジスタＱＰＢ３〜ＱＰＢ５はオフになる。これによって、キャパシタＣＤ３およびＣＤ４は、それぞれ供給電圧Ｖｉｎ３およびＶｉｎ４とグランドとの間で充電される。キャパシタＣＤ３およびＣＤ４のそれぞれの電極間には、それぞれＶｉｎ３およびＶｉｎ４の電圧が充電される。
【００４３】
次に、クロック信号ＣＬＫ１がロウであるときには、トランジスタＱＰＢ３〜ＱＰＢ５がオンになり、トランジスタＱＮＤ３、ＱＮＤ４、ＱＮＥ３およびＱＮＥ４がオフになる。また、クロック信号ＣＬＫ２が常にハイであるので、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２がオンであり、トランジスタＱＰＢ１〜ＱＰＢ２がオフである。これによって、キャパシタＣＤ３〜ＣＤ４は、トランジスタＱＮＤ２およびＱＰＢ３〜ＱＰＢ５を介して、供給電圧Ｖｉｎ２とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ２〜Ｖｉｎ４から昇圧されたクロック信号ＣＳＯＵＴが、クロック出力部ＣＬＫＯＵＴから図１に示すキャパシタＣＡ１〜ＣＡｍのいずれかに供給される。クロック信号ＣＳＯＵＴは、Ｖｉｎ２＋Ｖｉｎ３＋Ｖｉｎ４程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ２とする。
【００４４】
電圧ＶＣＬＫ２は、電圧ＶＣＬＫ１よりも小さいことは明らかである。例えば、供給電圧Ｖｉｎ１〜Ｖｉｎ５がＶｉｎであるとすると、ＶＣＬＫ１＝５＊Ｖｉｎ、ＶＣＬＫ２＝３＊Ｖｉｎとなる。
【００４５】
よって、本実施形態における電圧変換回路ＶＡは、供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的低い（例えば、約１．５Ｖ）のときにはモード１によって比較的大きくクロック信号を昇圧し、供給電圧Ｖｉｎ１〜Ｖｉｎ６が比較的高い（例えば、約２．５Ｖ以上）のときにはモード２によって比較的小さくクロック信号を昇圧する。
【００４６】
その結果、電位変換回路ＶＡは、供給電圧Ｖｉｎ１〜Ｖｉｎ５に依らず安定した電圧のクロック信号ＣＳＯＵＴをキャパシタＣＡ１〜ＣＡｍへ供給することができる。即ち、図１に示す昇圧回路１００は、外部からの供給電圧が互いに異なる電圧値を有する場合であっても、安定した昇圧能力を有し得る。
【００４７】
さらに、本実施形態によれば、供給電圧が比較的高いときには、1段目および２段目の昇圧段ＢＳ１、ＢＳ２におけるキャパシタＣＤ１、ＣＤ２を充放電しない。これにより、供給電圧が大きくなったとしても、電圧変換回路ＶＡの消費電力の増加が抑制される。
【００４８】
本実施形態では、電圧変換回路ＶＡ１〜ＶＡｍは、トランジスタＱＮＡ１〜ＱＮＡｍのそれぞれに対応して設けられていた。しかし、トランジスタＱＮＡ１〜ＱＮＡｍのうち複数のトランジスタごとに電圧変換回路を設けてもよい。例えば、図５に示すように、電圧変換回路ＶＡは、クロック信号ΦおよびΦバーに対応して２つ設けられてもよい。
【００４９】
供給電圧Ｖｉｎ１〜Ｖｉｎ５は、クロック出力部ＣＬＫＯＵＴの電圧制御を容易にするために総て等しくてよい。一方、供給電圧Ｖｉｎ１〜Ｖｉｎ５は、いずれかを異なる電圧とし、他を等しくしてもよい。例えば、供給電圧Ｖｉｎ５のみを他の供給電圧よりも大きくしてもよい。
【００５０】
本実施形態において、トランジスタＱＰＢ１〜ＱＰＢ５、ＱＮＤ１〜ＱＮＤ４およびＱＮＥ１〜ＱＮＥ４は総て低耐圧トランジスタとしたが、供給電圧の一部を高電圧にすることに伴い、これらのトランジスタの一部を高耐圧トランジスタにしてもよい。高耐圧トランジスタは、ゲート絶縁膜の膜厚が酸化膜換算膜厚において約１０ｎｍ以上のトランジスタである。例えば、供給電圧Ｖｉｎ２のみを他の供給電圧よりも大きくした場合、トランジスタＱＰＢ２、ＱＮＤ２およびＱＮＥ２を高耐圧トランジスタにしてもよい。この場合、トランジスタＱＰＢ２、ＱＮＤ２およびＱＮＥ２のサイズおよび寄生容量が大きくなるが、昇圧能力の安定化という効果は得られる。
【００５１】
本実施形態において、昇圧段数はＢＳ１〜ＢＳ４の４段であった。しかし、昇圧段数は、３段以下または５段以上であってもよい。但し、実際には、寄生容量を増加させ、電圧損失を増大させないために、昇圧段は４段以下であることが好ましい。
【００５２】
さらに、本実施形態において、トランジスタＱＰＢ１〜ＱＰＢ５とトランジスタＱＮE１〜ＱＮE４とはクロック信号ＣＬＫ１およびＣＬＫ２によって同期して駆動されている。しかし、電圧損失を増大させないために、トランジスタＱＰＢ１〜ＱＰＢ５はトランジスタＱＮE１〜ＱＮE４に対して遅延して駆動されてもよい。さらに、本実施形態において、トランジスタＱＮＤ１とＱＮＤ２、ＱＮＥ１とＱＮＥ２、及びＱＰＢ１とＱＰＢ２には全て、振幅がＶｉｎ６であるＣＬＫ２が入力されるとしたが、一部には、同位相で別振幅のクロック信号が入力されるように構成されていてもよい。また、トランジスタＱＮＤ３とＱＮＤ４、ＱＮＥ３とＱＮＥ４、及びＱＰＢ３〜ＱＰＢ５には全て、振幅がＶｉｎ６であるＣＬＫ１が入力されるとしたが、一部には、同位相で別振幅のクロック信号が入力されるように構成されていてもよい。
【００５３】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った半導体装置に内蔵されている昇圧回路２００の回路図である。昇圧回路２００は、昇圧部２１０および電圧変換回路部２２０を備えている。昇圧部２１０は、ｎ型トランジスタＱＮＡ０〜ＱＮＡｍと、キャパシタＣＡ１〜ＣＡｍとを含む。トランジスタＱＮＡ０〜ＱＮＡｍは、供給電圧Ｖｉｎと出力部ＯＵＴとの間に直列に接続されている。キャパシタＣＡ１〜ＣＡｍは、トランジスタＱＮＡ０〜ＱＮＡｍのうち隣り合うトランジスタ間の接続点に一方の電極が接続されている。キャパシタＣＡ１〜ＣＡｍの他方の電極は、電圧変換回路部２２０に接続されている。
【００５４】
トランジスタＱＮＡ０〜ＱＮＡｍは、第１の実施形態におけるトランジスタＱＮＡ１〜ＱＮＡｍと同様のＭＯＳＦＥＴでよい。キャパシタＣＡ１〜ＣＡｍは、第１の実施形態におけるキャパシタＣＡ１〜ＣＡｍ−１と同様のＭＯＳキャパシタでよい。
【００５５】
電圧変換回路部２２０は、電圧変換回路ＶＣ１およびＶＣ２を有する。電圧変換回路ＶＣ１およびＶＣ２のそれぞれは、クロック入力部ＣＬＫＩＮと、クロック出力部ＣＬＫＯＵＴと、モード入力部ＭＯＤＥとを備えている。電圧変換回路ＶＣ１のクロック入力部ＣＬＫＩＮにはクロック信号Φが入力され、電圧変換回路ＶＣ２のクロック入力部ＣＬＫＩＮにはクロック信号Φバーが入力される。電圧変換回路ＶＣ１のクロック出力部ＣＬＫＯＵＴは、キャパシタＣＡ２ｋ−１の他方の電極に接続され、電圧変換回路ＶＣ２のクロック出力部ＣＬＫＯＵＴは、キャパシタＣＡ２ｋの他方の電極に接続されている。電圧変換回路ＶＣ１またはＶＣ２は、その内部に昇圧段（図６参照）を有し、図１７に示すクロック信号ΦまたはΦバーを昇圧してクロック出力部ＣＬＫＯＵＴから出力する。
【００５６】
モード入力部ＭＯＤＥに入力されるモード信号は、供給電圧Ｖｉｎ１〜Ｖｉｎ３（図６参照）の大きさに基づいて電圧変換回路ＶＣ１またはＶＣ２内の昇圧段数あるいは昇圧段の容量を変更するために用いられる。本実施形態では、モード信号は、ＭＯＤＥ１〜ＭＯＤＥ３の３種類である。ＭＯＤＥ１〜ＭＯＤＥ３の詳細は、図７〜図９において説明する。
【００５７】
図６は、電圧変換回路ＶＣ１またはＶＣ２（以下、電圧変換回路ＶＣという）の構成を示す回路図である。電圧変換回路ＶＣは、昇圧段ＢＳ１およびＢＳ２と、ｐ型トランジスタＱＰＢ１〜ＱＰＢ３と、スイッチング素子ＳＷ１〜ＳＷ３とを備えている。昇圧段ＢＳ１およびＢＳ２、並びに、トランジスタＱＰＢ１〜ＱＰＢ３は、それぞれ第１の実施形態における昇圧段ＢＳ１およびＢＳ２、並びに、トランジスタＱＰＢ１〜ＱＰＢ３と同様の構成でよい。
【００５８】
本実施形態では、スイッチング素子ＳＷ１〜ＳＷ３が昇圧段ＢＳ１と昇圧段ＢＳ２との間に設けられている。スイッチング素子ＳＷ１は、キャパシタＣＤ１の供給電圧Ｖｉｎ１側の電極と、キャパシタＣＤ２のグランド側の電極との間に接続され、尚且つ、トランジスタＱＰＢ２に対して直列に接続されている。スイッチング素子ＳＷ２は、キャパシタＣＤ１およびキャパシタＣＤ２のそれぞれのグランド側の電極間に接続されている。スイッチング素子ＳＷ３は、キャパシタＣＤ１およびキャパシタＣＤ２のそれぞれの供給電圧Ｖｉｎ１側の電極間に接続されている。
【００５９】
図７〜図９は、図６に示す電圧変換回路ＶＣのモードごとの動作を示す等価回路図である。図７〜図９を参照して、モード１〜モード３について詳述する。
【００６０】
（モード１）
モード１では、図７に示すように、スイッチング素子ＳＷ１がオンであり、スイッチング素子ＳＷ２およびＳＷ３がオフである。よって、昇圧段ＢＳ１およびＢＳ２の両方がクロック信号ＣＳＩＮを昇圧するので、モード１は供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的低いときの動作モードである。
【００６１】
まず、クロック信号ＣＳＩＮがハイであるときには、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオンになり、トランジスタＱＰＢ１〜ＱＰＢ３はオフになる。これによって、キャパシタＣＤ１およびＣＤ２はそれぞれ供給電圧Ｖｉｎ１およびＶｉｎ２とグランドとの間で充電される。例えば、トランジスタＱＮＤ１およびＱＮＤ２のそれぞれの閾値による充電電圧の降下がないものとすると、キャパシタＣＤ１およびＣＤ２のそれぞれの電極間には、Ｖｉｎ１およびＶｉｎ２の電圧が充電される。
【００６２】
次に、クロック信号ＣＳＩＮがロウであるときには、トランジスタＱＰＢ１〜ＱＰＢ３はオンになり、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオフになる。これによって、キャパシタＣＤ１およびＣＤ２は、トランジスタＱＰＢ１〜ＱＰＢ３を介して、供給電圧Ｖｉｎ３とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ１〜Ｖｉｎ３から昇圧されたクロック信号ＣＳＯＵＴが、クロック出力部ＣＬＫＯＵＴから図５に示すキャパシタＣＡ１〜ＣＡｍのいずれかに供給される。クロック信号ＣＳＯＵＴは、Ｖｉｎ１＋Ｖｉｎ２＋Ｖｉｎ３程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ３とする。
【００６３】
（モード２）
モード２では、図８に示すように、スイッチング素子ＳＷ２がオンであり、スイッチング素子ＳＷ１およびＳＷ３がオフである。よって、昇圧段ＢＳ１はクロック信号ＣＳＩＮを昇圧せず、昇圧段ＢＳ２のみがクロック信号ＣＳＩＮを昇圧するので、モード２は、供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的高いときの動作モードである。
【００６４】
まず、クロック信号ＣＳＩＮがハイであるときには、トランジスタＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオンになり、トランジスタＱＰＢ１およびＱＰＢ３はオフになる。これによって、キャパシタＣＤ２は供給電圧Ｖｉｎ２とグランドとの間で充電される。キャパシタＣＤ２の電極間はＶｉｎ２に充電される。
【００６５】
次に、クロック信号ＣＳＩＮがロウであるときには、トランジスタＱＰＢ１およびＱＰＢ３はオンになり、トランジスタＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオフになる。これによって、キャパシタＣＤ２は、トランジスタＱＰＢ１およびＱＰＢ３を介して、供給電圧Ｖｉｎ３とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ２およびＶｉｎ３から昇圧されたクロック信号ＣＳＯＵＴが、クロック出力部ＣＬＫＯＵＴから図５に示すキャパシタＣＡ１〜ＣＡｍのいずれかに供給される。クロック信号ＣＳＯＵＴは、Ｖｉｎ２＋Ｖｉｎ３程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ４とする。
【００６６】
電圧ＶＣＬＫ４の昇圧の度合いが、電圧ＶＣＬＫ３の昇圧の度合いよりも小さいことは明らかである。例えば、供給電圧Ｖｉｎ１〜Ｖｉｎ５がＶｉｎであるとすると、ＶＣＬＫ３＝３＊Ｖｉｎ、ＶＣＬＫ４＝２＊Ｖｉｎとなる。
【００６７】
よって、本実施形態における電圧変換回路ＶＣは、供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的低い（例えば、約１．５Ｖ）のときにはモード１によって比較的大きくクロック信号を昇圧し、供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的高い（例えば、約２．２Ｖ以上）のときにはモード２によって比較的小さくクロック信号を昇圧する。
【００６８】
（モード３）
モード３では、図９に示すように、スイッチング素子ＳＷ２およびＳＷ３がオンであり、スイッチング素子ＳＷ１がオフである。よって、キャパシタＣＤ１およびＣＤ２が並列に接続される。これにより、昇圧段ＢＳ１およびＢＳ２は、キャパシタＣＤ１およびＣＤ２の容量が足された大きな容量を有するキャパシタ（ＣＤ１２とする）を備えた１つの昇圧段と等価である。モード３は、特に、バーンイン工程において、昇圧回路２００を、動作保証範囲以上の電源電圧および温度で動作させるときの動作モードである。尚、モード３では、供給電圧Ｖｉｎ１およびＶｉｎ２がＶｉｎ１２であるとする。
【００６９】
まず、クロック信号ＣＳＩＮがハイであるときには、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオンになり、トランジスタＱＰＢ１およびＱＰＢ３はオフになる。これによって、キャパシタＣＤ１２はそれぞれ供給電圧Ｖｉｎ１２とグランドとの間で充電される。例えば、キャパシタＣＤ１２の電極間はＶｉｎ１２に充電される。
【００７０】
次に、クロック信号ＣＳＩＮがロウであるときには、トランジスタＱＰＢ１およびＱＰＢ３はオンになり、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２はオフになる。これによって、キャパシタＣＤ２は、トランジスタＱＰＢ１およびＱＰＢ３を介して、供給電圧Ｖｉｎ３とクロック出力部ＣＬＫＯＵＴとの間に接続される。その結果、供給電圧Ｖｉｎ１２およびＶｉｎ３から昇圧されたクロック信号ＣＳＯＵＴが、クロック出力部ＣＬＫＯＵＴから図５に示すキャパシタＣＡ１〜ＣＡｍのいずれかに供給される。例えば、クロック信号ＣＳＯＵＴは、Ｖｉｎ１２＋Ｖｉｎ３にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ５とする。Ｖｉｎ３およびＶｉｎ１２がＶｉｎであるとすると、電圧ＶＣＬＫ５は、２＊Ｖｉｎとなり、第２のモードにおける電圧ＶＣＬＫ４に等しい。よって、供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的高い（例えば、約２．２Ｖ以上）のときには、モード３によっても比較的小さくクロック信号を昇圧することができる。
【００７１】
さらに、キャパシタＣＤ１２の容量はモード２におけるキャパシタＣＤ２よりも大きいので、出力電流がモード２よりも大きい。よって、高温で動作させるために、リーク電流により昇圧回路の負荷電流が増えるバーンイン工程に適している。ここでリーク電流とは、拡散層の接合リークやトランジスタのサブスレッショルドリーク等のことを指している。昇圧能力が高い分、消費電流がモード２よりも大きいが、バーンイン工程においては、消費電流の増加は問題にならない。
【００７２】
本実施形態により、昇圧回路２００は、外部からの供給電圧が互いに異なる電圧値を有する場合であっても、安定した昇圧能力を有し得る。バーンイン工程であっても、モード３を用いることによって出力電流を増加させつつ、安定した出力電圧を出力することができる。また、モード２においては、供給電圧が大きくとも、電圧変換回路ＶＣの消費電力の増加が抑制される。
【００７３】
キャパシタＣＤ１およびＣＤ２の絶縁膜には、低耐圧トランジスタのゲート酸化膜を用いている。これにより、昇圧回路２００全体の面積が小さくなる。
【００７４】
キャパシタＣＤ１およびＣＤ２の容量値は等しくてよい。しかし、キャパシタＣＤ１の容量をキャパシタＣＤ２の容量の容量よりも大きくしてもよい。これにより、キャパシタＣＤ１およびＣＤ２を直列に接続するモード１において、クロック信号ＣＳＯＵＴの振幅がトランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ２、ＱＰＢ２、ＱＰＢ３、キャパシタＣＤ１、ＣＤ２およびそれらを接続する配線の寄生容量によって理想的な値から小さくなってしまうことを防止することができる。
【００７５】
本実施形態では、電圧変換回路ＶＣ１およびＶＣ２は、クロック信号ΦおよびΦバーに対応して２つ設けられている。しかし、電圧変換回路ＶＣは、図１５に示すように、トランジスタＱＮＡ１〜ＱＮＡｍのそれぞれに対応して設けられてもよい。
【００７６】
供給電圧Ｖｉｎ１〜Ｖｉｎ３は、クロック出力部ＣＬＫＯＵＴの電圧制御を容易にするために総て等しくてよい。一方、供給電圧Ｖｉｎ１〜Ｖｉｎ３は、いずれかを異なる電圧とし、他を等しくしてもよい。例えば、供給電圧Ｖｉｎ３のみを他の供給電圧よりも大きくしてもよい。
【００７７】
本実施形態において、トランジスタＱＰＢ１〜ＱＰＢ３、ＱＮＤ１、ＱＮＤ２、ＱＮＥ１およびＱＮＥ２は総て低耐圧トランジスタとしたが、供給電圧の一部を高電圧にすることに伴い、これらのトランジスタの一部を高耐圧トランジスタにしてもよい。例えば、供給電圧Ｖｉｎ２のみを他の供給電圧よりも大きくした場合、トランジスタＱＰＢ２、ＱＮＤ２およびＱＮＥ２を高耐圧トランジスタにしてもよい。この場合、トランジスタＱＰＢ２、ＱＮＤ２およびＱＮＥ２のサイズおよび寄生容量が大きくなるが、昇圧能力の安定化という効果は得られる。
【００７８】
本実施形態において、昇圧段数はＢＳ１〜ＢＳ２の２段であった。しかし、昇圧段数は、３段以上であってもよい。但し、実際には、寄生容量を増加させ、電圧損失を増大させないために、昇圧段は４段以下であることが好ましい。
【００７９】
さらに、本実施形態において、トランジスタＱＰＢ１〜ＱＰＢ３とトランジスタＱＮE１、ＱＮE２とはクロック信号ＣＳＩＮによって同期して駆動される。しかし、電圧損失を増大させないために、トランジスタＱＰＢ１〜ＱＰＢ３はトランジスタＱＮE１、ＱＮE２に対して遅延して駆動されてもよい。さらに、本実施形態において、トランジスタＱＮＤ１とＱＮＤ２、ＱＮＥ１とＱＮＥ２、およびＱＰＢ１〜ＱＰＢ３には全て、同じＣＬＫＩＮが入力されるとしたが、一部には、同位相で別振幅のクロック信号が入力されるようになっていてもよい。
【００８０】
次に、第２の実施形態におけるスイッチング素子ＳＷ１〜ＳＷ３の具体例を示す。
【００８１】
図１０は、スイッチング素子ＳＷ１の一実施形態である。端子ＴＭ１およびＴＭ２は、それぞれトランジスタＱＰＢ２および昇圧段ＢＳ２に接続されている。端子ＴＭ１と端子ＴＭ２との間がモード信号ＭＯＤＥ１により導通または非導通となる。
【００８２】
スイッチング素子ＳＷ１は、ＰＭＯＳトランジスタＱＰ３、 ＮＭＯＳトランジスタＱＮ８、キャパシタＣ３、ＮＭＯＳトランジスタＱＮ６、ＮＭＯＳトランジスタＱＮ７、ＮＯＲゲートＮＯＲ１およびインバータＩＮＶ１を備えている。トランジスタＱＰ３は、トランジスタＱＰＢ１〜ＱＰＢ３のいずれかと同じ構成でよい。トランジスタＱＮ６、ＱＮ７、ＱＮ８は、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１またはＱＮＥ２と同じ構成でよい。キャパシタＣ３は、キャパシタＣＤ１またはＣＤ２と同じ構成でよい。
【００８３】
トランジスタＱＰ３は、端子ＴＭ１と端子ＴＭ２との間に接続されている。トランジスタＱＰ３のバックゲートは端子ＴＭ１に接続されている。トランジスタＱＮ７、キャパシタＣ３およびトランジスタＱＮ６は、供給電圧Ｖｉｎとグランドとの間に直列に接続されている。トランジスタＱＮ８は、トランジスタＱＰ３のゲートに接続され、さらに、トランジスタＱＮ７およびキャパシタＣ３の接続点とグランドとの間に接続されている。
【００８４】
ＮＯＲゲートＮＯＲ１は、モード信号ＭＯＤＥ１をインバータＩＮＶ１で反転した信号と、クロック信号ＣＳＩＮとを入力し、これらの信号の否定論理和をトランジスタＱＮ８のゲートへ出力する。トランジスタＱＮ７およびトランジスタＱＮ６のゲートには、クロック信号ＣＳＩＮが入力される。尚、Ｖｉｎは、Ｖｉｎ１〜Ｖｉｎ３のいずれでもよい。
【００８５】
クロック信号ＣＳＩＮがハイ(Ｖｉｎ)であるとき、トランジスタＱＮ６およびＱＮ７がオンし、トランジスタＱＮ８はオフする。よって、端子ＴＭ１は接地電位になり、トランジスタＱＰ３のゲート電位は、Ｖｉｎとなるので、トランジスタＱＰ３はオフになる。尚、トランジスタＱＮ７の閾値による電圧降下はないものとした。このとき、キャパシタＣ３の他方の電極は、Ｖｉｎ１の電圧に充電されている。端子ＴＭ２は、クロック信号ＣＳＩＮがハイのときには、昇圧段ＢＳ２を介して、接地されている。よって、トランジスタＱＰ３のドレイン−Ｎウェル（チャネル部）間がフォワードバイアスにならない。その結果、端子ＴＭ１と端子ＴＭ２との間は非導通となる。
【００８６】
クロック信号ＣＳＩＮがロウ(接地電位)であるとき、トランジスタＱＮ６およびＱＮ７はオフになる。このとき、モード信号ＭＯＤＥ１がハイ（アクティブ状態）である場合には、トランジスタＱＮ８はオンする。これにより、トランジスタＱＰ３のゲート電位は接地電位となるためトランジスタＱＰ３はオンする。即ち、端子ＴＭ１と端子ＴＭ２との間は導通する。
【００８７】
一方、モード信号ＭＯＤＥ１がロウ（非アクティブ状態）である場合には、トランジスタＱＮ８はオフになる。これにより、キャパシタＣ３によってトランジスタＱＰ３のゲート−ソース間には電圧Ｖｉｎ１が保持されるので、トランジスタＱＰ３はオフになる。即ち、端子ＴＭ１と端子ＴＭ２との間は非導通となる。
【００８８】
このスイッチング素子ＳＷ１は、モード信号ＭＯＤＥ１がハイのときには、クロック信号ＣＳＩＮに依存して端子ＴＭ１とＴＭ２との間が導通または非導通になる。しかし、スイッチング素子ＳＷ１は、モード信号ＭＯＤＥ１がハイのときには、クロック信号ＣＳＩＮの状態に関わらず端子ＴＭ１とＴＭ２との間を導通状態に維持してもよい。
【００８９】
図１１は、スイッチング素子ＳＷ２の一実施形態である。端子ＴＭ３およびＴＭ４は、それぞれキャパシタＣＤ１およびＣＤ２のグランド側の電極に接続されている。端子ＴＭ３と端子ＴＭ４との間がモード信号ＭＯＤＥ２およびＭＯＤＥ３により導通または非導通となる。
【００９０】
スイッチング素子ＳＷ２は、ＰＭＯＳトランジスタＱＰ４、 ＮＭＯＳトランジスタＱＮ９、キャパシタＣ４、ＮＡＮＤゲートＮＡＮＤ１、ＮＯＲゲートＮＯＲ２およびインバータＩＮＶ２を備えている。トランジスタＱＰ４は、トランジスタＱＰＢ１〜ＱＰＢ３のいずれかと同じ構成でよい。トランジスタＱＮ９は、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１またはＱＮＥ２と同じ構成でよい。キャパシタＣ４は、キャパシタＣＤ１またはＣＤ２と同じ構成でよい。
【００９１】
トランジスタＱＰ４は、端子ＴＭ３と端子ＴＭ４との間に接続されている。トランジスタＱＰ４のバックゲートは端子ＴＭ３に接続されている。キャパシタＣ４は、トランジスタＱＰ４のゲートと端子ＴＭ３との間に接続されている。トランジスタＱＮ９は、トランジスタＱＰ４のゲートとグランドとの間に接続されている。
【００９２】
ＮＯＲゲートＮＯＲ２は、モード信号ＭＯＤＥ２およびＭＯＤＥ３を入力し、これらの信号の否定論理和を出力する。ＮＡＮＤゲートＮＡＮＤ１は、クロック信号ＣＳＩＮをインバータＩＮＶ２で反転した信号と、ＮＯＲゲートＮＯＲ２からの出力信号を入力し、これらの信号の否定論理積をトランジスタＱＮ９のゲートへ出力する。
【００９３】
モード信号ＭＯＤＥ２またはモード信号ＭＯＤＥ３がハイ（アクティブ状態）のとき、トランジスタＱＮ９はオンする。よって、トランジスタＱＰ４もオンするので、端子ＴＭ３と端子ＴＭ４との間が導通する。
【００９４】
モード信号ＭＯＤＥ２およびモード信号ＭＯＤＥ３がロウ（非アクティブ状態）であり、かつ、クロック信号ＣＳＩＮがハイ（Ｖｉｎ）であるときには、トランジスタＱＮ９はオンするので、トランジスタＱＰ４のゲート電位は接地電位(０Ｖ)になる。しかし、端子ＴＭ３および端子ＴＭ４は、それぞれ昇圧段ＢＳ１およびＢＳ２を介して接地されているので、トランジスタＱＰ４はオンにならない。このとき、キャパシタＣ４の両電極間の電位差は、ほぼ０Ｖとなる。
【００９５】
モード信号ＭＯＤＥ２およびモード信号ＭＯＤＥ３がロウ（非アクティブ状態）であり、かつ、クロック信号ＣＳＩＮがロウ（０Ｖ）であるときには、トランジスタＱＮ９はオフになる。このとき、キャパシタＣ４によってトランジスタＱＰ４のゲート−ソース間には電位差０Ｖ が保持されるので、トランジスタＱＰ４はオフになる。即ち、端子ＴＭ３と端子ＴＭ４との間は非導通である。
【００９６】
図１２は、スイッチング素子ＳＷ３の一実施形態である。端子ＴＭ５およびＴＭ６は、それぞれキャパシタＣＤ１およびＣＤ２の供給電圧側の電極に接続されている。端子ＴＭ５と端子ＴＭ６との間がモード信号ＭＯＤＥ３により導通または非導通となる。
【００９７】
スイッチング素子ＳＷ３は、ＰＭＯＳトランジスタＱＰ５、 ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１、キャパシタＣ５、ＮＯＲゲートＮＯＲ３およびインバータＩＮＶ３を備えている。トランジスタＱＰ５は、トランジスタＱＰＢ１〜ＱＰＢ３のいずれかと同じ構成でよい。トランジスタＱＮ１０、ＱＮ１１は、トランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ１またはＱＮＥ２と同じ構成でよい。キャパシタＣ５は、キャパシタＣＤ１またはＣＤ２と同じ構成でよい。
【００９８】
トランジスタＱＰ５は、端子ＴＭ５と端子ＴＭ６との間に接続されている。トランジスタＱＰ５のバックゲートは端子ＴＭ５に接続されている。キャパシタＣ５は、トランジスタＱＰ５のゲートと端子ＴＭ５との間に接続されている。トランジスタＱＮ１０は、トランジスタＱＰ５のゲートとグランドとの間に接続されている。トランジスタＱＮ１１は、トランジスタＱＰ５のゲートと供給電圧Ｖｉｎとの間に接続されている。ＮＯＲゲートＮＯＲ３は、クロック信号ＣＳＩＮをインバータＩＮＶ３で反転した信号とモード信号ＭＯＤＥ３とを入力し、これらの信号の否定論理和をトランジスタＱＮ１１のゲートへ出力する。また、モード信号ＭＯＤＥ３は、トランジスタＱＮ１０のゲートに入力されている。
【００９９】
モード信号ＭＯＤＥ３がハイ（アクティブ状態）のとき、トランジスタＱＮ１０はオンになるので、トランジスタＱＰ５のゲート電位は接地電位(０Ｖ)となる。さらに、クロック信号ＣＳＩＮがハイのときには、端子ＴＭ５および端子ＴＭ６は、それぞれ昇圧段ＢＳ１およびＢＳ２を介して供給電圧Ｖｉｎに接続される。また、クロック信号ＣＳＩＮがロウのときには、端子ＴＭ５および端子ＴＭ６は、供給電圧Ｖｉｎ以上に昇圧されている。よって、トランジスタＱＰ５はオンして、端子ＴＭ５と端子ＴＭ６との間は導通する。
【０１００】
次に、モード信号ＭＯＤＥ３がロウ（非アクティブ状態）であるときには、トランジスタＱＮ１０はオフになる。さらに、クロック信号ＣＳＩＮがハイ（Ｖｉｎ）のときには、トランジスタＱＮ１１はオンになり、トランジスタＱＰ５のゲート電位はＶｉｎになる。尚、トランジスタＱＮ１１の閾値による電圧降下はないものとした。このとき、端子ＴＭ５および端子ＴＭ６は、それぞれ昇圧段ＢＳ１およびＢＳ２を介して供給電圧Ｖｉｎに接続される。尚、Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎとした。よって、トランジスタＱＰ５はオフになる。このとき、キャパシタＣ５の両電極間の電位差は０Ｖとなる。
【０１０１】
モード信号ＭＯＤＥ３がロウ（非アクティブ状態）であり、かつ、クロック信号ＣＳＩＮがロウ （０Ｖ）である場合には、トランジスタＱＮ１１はオフになるが、キャパシタＣ５によってトランジスタＱＰ５のゲート−ソース間には電位差０Ｖ が保持される。よって、トランジスタＱＰ５はオフになる。即ち、端子ＴＭ５と端子ＴＭ６との間は非導通である。
【０１０２】
尚、図１０〜図１２に示すスイッチング素子ＳＷ１〜ＳＷ３の形態は一例にすぎず、同等の作用を有する如何なるスイッチ回路を用いてもよい。
【０１０３】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従った昇圧回路内の電圧変換回路ＶＤの回路図である。昇圧部は、第１または第２の実施形態の昇圧回路１１０または２１０と同様でよいので省略する。また、電圧変換回路部内における電圧変換回路ＶＤの配列も、第１または第２の実施形態における電圧変換回路部１２０または２２０と同様でよいので省略する。
【０１０４】
電圧変換回路ＶＤは、第２の実施形態における電圧変換回路ＶＣに、高耐圧用の昇圧段ＢＳ３０およびＢＳ４０、ｐ型高耐圧トランジスタＱＰＢ３０〜ＱＰＢ５０、並びに、スイッチング素子ＳＷ１〜ＳＷ３を追加した構成を有する。
【０１０５】
昇圧段ＢＳ３０は、ｎ型高耐圧トランジスタＱＮＤ３０、キャパシタＣＤ３およびｎ型高耐圧トランジスタＱＮＥ３０を含む。トランジスタＱＮＤ３０、キャパシタＣＤ３およびトランジスタＱＮＥ３０は、供給電圧Ｖｉｎ３とグランドとの間に直列接続されている。昇圧段ＢＳ４０は、ｎ型高耐圧トランジスタＱＮＤ４０、キャパシタＣＤ４およびｎ型高耐圧トランジスタＱＮＥ４０を含む。トランジスタＱＮＤ４０、キャパシタＣＤ４およびトランジスタＱＮＥ４０は、供給電圧Ｖｉｎ４とグランドとの間に直列接続されている。
【０１０６】
トランジスタＱＰＢ３０は、キャパシタＣＤ２の供給電圧側の電極と、キャパシタＣＤ３のグランド側の電極との間に接続されている。トランジスタＱＰＢ４０およびスイッチング素子ＳＷ１は、キャパシタＣＤ３の供給電圧側の電極と、キャパシタＣＤ４のグランド側の電極との間に直列に接続されている。トランジスタＱＰＢ５０は、キャパシタＣＤ４の供給電圧側の電極と、クロック出力部ＣＬＫＯＵＴとの間に接続されている。
【０１０７】
スイッチング素子ＳＷ２は、キャパシタＣＤ３およびキャパシタＣＤ４のそれぞれのグランド側の電極間に接続されている。スイッチング素子ＳＷ３は、キャパシタＣＤ３およびキャパシタＣＤ４のそれぞれの供給電圧側の電極間に接続されている。
【０１０８】
電圧変換回路ＶＤは４段の昇圧段を有し、第２の実施形態における電圧変換回路ＶＣが有する昇圧段数よりも多い。よって、高電圧が発生する後段の昇圧段ＢＳ３０およびＢＳ４０において高電圧が発生するので、昇圧段ＢＳ３０およびＢＳ４０内のトランジスタには高耐圧トランジスタを用いている。一方、キャパシタＣＤ３およびＣＤ４には、供給電圧Ｖｉｎ３またはＶｉｎ４とグランドとの電位差しか印加されないので低耐圧用のゲート絶縁膜を用いてよい。これにより、回路面積を比較的小さくできる。
【０１０９】
本実施形態は、第２の実施形態と同様に、モード信号ＭＯＤＥ１がハイ（アクティブ状態）のときには、スイッチング素子ＳＷ１がオンであり、スイッチング素子ＳＷ２、ＳＷ３がオフである。モード信号ＭＯＤＥ２がハイのときは、スイッチング素子ＳＷ２がオンであり、スイッチング素子ＳＷ１、ＳＷ３がオフである。モード信号ＭＯＤＥ３がハイのときは、スイッチング素子ＳＷ２、ＳＷ３がオンであり、スイッチング素子ＳＷ１がオフである。以下、各モードについて説明する。
【０１１０】
（モード１）
スイッチング素子ＳＷ１がオンであり、スイッチング素子ＳＷ２、ＳＷ３がオフである。このとき、昇圧段ＢＳ１〜ＢＳ４０の総てがクロック信号ＣＳＩＮを昇圧するので、モード１は供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的低いときの動作モードである。
【０１１１】
まず、クロック信号ＣＳＩＮがハイのときに、キャパシタＣＤ１〜ＣＤ４がそれぞれ供給電圧Ｖｉｎ１〜Ｖｉｎ４とグランドとの間で充電される。例えば、トランジスタＱＮＤ１〜ＱＮＤ４０の閾値による充電電圧の降下がないとすると、キャパシタＣＤ１〜ＣＤ４のそれぞれの電極間には、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４の電圧が充電される。
【０１１２】
次に、クロック信号ＣＳＩＮがロウであるときには、キャパシタＣＤ１〜ＣＤ４は、トランジスタＱＰＢ１〜ＱＰＢ５０を介して、供給電圧Ｖｉｎ５とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ１〜Ｖｉｎ５から昇圧されたクロック信号ＣＳＯＵＴが出力される。クロック信号ＣＳＯＵＴは、Ｖｉｎ１＋Ｖｉｎ２＋Ｖｉｎ３＋Ｖｉｎ４＋Ｖｉｎ５程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ７とする。Ｖｉｎ１〜Ｖｉｎ５がＶｉｎであるとすると、電圧ＶＣＬＫ７は、５＊Ｖｉｎ程度となる。
【０１１３】
（モード２）
スイッチング素子ＳＷ２がオンであり、スイッチング素子ＳＷ１およびＳＷ３がオフである。これにより、昇圧段ＢＳ１およびＢＳ３０は動作せず、昇圧段ＢＳ２およびＢＳ４０のみが動作するので、モード２は、供給電圧Ｖｉｎ１〜Ｖｉｎ３が比較的高いときの動作モードである。
【０１１４】
まず、クロック信号ＣＳＩＮがハイであるときには、キャパシタＣＤ２およびＣＤ４０はそれぞれ供給電圧Ｖｉｎ２およびＶｉｎ４とグランドとの間で充電される。例えば、キャパシタＣＤ２およびＣＤ４０の電極間はそれぞれＶｉｎ２およびＶｉｎ４に充電される。
【０１１５】
次に、クロック信号ＣＳＩＮがロウであるときには、キャパシタＣＤ２およびＣＤ４０は、トランジスタＱＰＢ１、ＱＰＢ３０およびＱＰＢ５０を介して、供給電圧Ｖｉｎ５とクロック出力部ＣＬＫＯＵＴとの間で直列接続される。その結果、供給電圧Ｖｉｎ２、Ｖｉｎ４およびＶｉｎ５から昇圧されたクロック信号ＣＳＯＵＴが出力される。例えば、クロック信号ＣＳＯＵＴは、Ｖｉｎ２＋Ｖｉｎ４＋Ｖｉｎ５程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ８とする。例えば、Ｖｉｎ２、Ｖｉｎ４およびＶｉｎ５がＶｉｎであるとすると、電圧ＶＣＬＫ８は、３＊Ｖｉｎ程度となる。
【０１１６】
電圧ＶＣＬＫ８の昇圧の度合いが、電圧ＶＣＬＫ７の昇圧の度合いよりも小さいことは明らかである。よって、本実施形態における電圧変換回路ＶＤは、供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的低い（例えば、約１．５Ｖ）のときにはモード１によって比較的大きくクロック信号を昇圧し、供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的高い（例えば、約２．５Ｖ以上）のときにはモード２によって比較的小さくクロック信号を昇圧する。
【０１１７】
（モード３）
モード３では、スイッチング素子ＳＷ２およびＳＷ３がオンであり、スイッチング素子ＳＷ１がオフである。よって、キャパシタＣＤ１およびＣＤ２が並列に接続され、キャパシタＣＤ３０およびＣＤ４０が並列に接続される。これにより、昇圧段ＢＳ１およびＢＳ２は、キャパシタＣＤ１およびＣＤ２の容量が足された大きな容量を有するキャパシタ（ＣＤ１２とする）を備えた１つの昇圧段と等価である。同様に、昇圧段ＢＳ３およびＢＳ４は、キャパシタＣＤ３０およびＣＤ４０の容量が足された大きな容量を有するキャパシタ（ＣＤ３４とする）を備えた１つの昇圧段と等価である。モード３は、特に、バーンイン工程において、昇圧回路を、動作保証範囲以上の電源電圧および温度で動作させるときの動作モードである。尚、供給電圧Ｖｉｎ１およびＶｉｎ２がＶｉｎ１２であり、供給電圧Ｖｉｎ３およびＶｉｎ４とがＶｉｎ３４であるとする。
【０１１８】
まず、クロック信号ＣＳＩＮがハイであるときには、キャパシタＣＤ１２、ＣＤ３４は、それぞれ供給電圧Ｖｉｎ１２、Ｖｉｎ３４とグランドとの間で充電される。例えば、キャパシタＣＤ１２、ＣＤ３４の電極間は、それぞれＶｉｎ１２およびＶｉｎ３４に充電される。
【０１１９】
次に、クロック信号ＣＳＩＮがロウであるときには、キャパシタＣＤ１２、ＣＤ３４は、トランジスタＱＰＢ１、ＱＰＢ３０およびＱＰＢ５０を介して、供給電圧Ｖｉｎ５とクロック出力部ＣＬＫＯＵＴとの間に直列接続される。その結果、供給電圧Ｖｉｎ１２、Ｖｉｎ３４およびＶｉｎ５から昇圧されたクロック信号ＣＳＯＵＴが出力される。例えば、クロック信号ＣＳＯＵＴは、Ｖｉｎ１２＋Ｖｉｎ３４＋Ｖｉｎ５程度にまで昇圧される。このときのクロック信号ＣＳＯＵＴの電圧をＶＣＬＫ９とする。
【０１２０】
例えば、Ｖｉｎ１〜Ｖｉｎ５、Ｖｉｎ１２およびＶｉｎ３４がＶｉｎであるとすると、電圧ＶＣＬＫ８および電圧ＶＣＬＫ９は、ともに３＊Ｖｉｎ程度となる。よって、供給電圧Ｖｉｎ１〜Ｖｉｎ５が比較的高い（例えば、約２．５Ｖ以上）のときには、モード３によっても比較的小さくクロック信号を昇圧することができる。
【０１２１】
さらに、キャパシタＣＤ１２、ＣＤ３４の容量はモード２におけるキャパシタＣＤ２およびＣＤ４の容量よりも大きいので、出力電流がモード２よりも大きい。よって、高温で動作させるために、リーク電流により昇圧回路の負荷電流が増えるバーンイン工程に適している。ここで、リーク電流とは、拡散層の接合リークやトランジスタのサブスレッショルドリーク等のことを指している。昇圧能力が高い分、消費電流がモード２よりも大きいが、バーンイン工程においては、消費電流の増加は問題にならない。
【０１２２】
これにより、本実施形態は、第２の実施形態と同様の効果を有する。さらに、本実施形態において、後段の昇圧段ＢＳ３０およびＢＳ４０が高耐圧トランジスタによって構成される。よって、各電圧変換回路ＶＤが、クロック信号ＣＳＩＮを大きく昇圧することができる。
【０１２３】
供給電圧Ｖｉｎ１〜Ｖｉｎ５は、クロック出力部ＣＬＫＯＵＴの電圧制御を容易にするために総て等しくてよい。一方、供給電圧Ｖｉｎ１〜Ｖｉｎ５は、いずれかを異なる電圧とし、他を等しくしてもよい。
【０１２４】
本実施形態において、昇圧段数はＢＳ１〜ＢＳ４の４段であった。しかし、昇圧段数は、３段以下であってもよく、５段以上であってもよい。但し、実際には、寄生容量を増加させ、電圧損失を増大させないために、昇圧段は４段以下であることが好ましい。
【０１２５】
さらに、本実施形態において、トランジスタＱＰＢ１〜ＱＰＢ５０とトランジスタＱＮE１〜ＱＮE４０とはクロック信号ＣＳＩＮによって同期して駆動される。しかし、電圧損失を増大させないために、トランジスタＱＰＢ１〜ＱＰＢ５０はトランジスタＱＮE１〜ＱＮE４０に対して遅延して駆動されてもよい。さらに、本実施形態において、トランジスタＱＮＤ１〜ＱＮＤ４０、ＱＮＥ１〜ＱＮＥ４０およびＱＰＢ１〜ＱＰＢ５０には全て、同じＣＬＫＩＮが入力されるとしたが、一部には、同位相で別振幅のクロック信号が入力されるようになっていてもよい。
【０１２６】
（第４の実施形態）
図１４は、本発明に係る第４の実施形態に従った昇圧回路内の電圧変換回路ＶＥの回路図である。昇圧部は、第１または第２の実施形態の昇圧回路１１０または２１０と同様でよいので省略する。また、電圧変換回路部内における電圧変換回路ＶＥの配列も、第１または第２の実施形態における電圧変換回路部１２０または２２０と同様でよいので省略する。
【０１２７】
電圧変換回路ＶＥは、昇圧段ＢＳ１およびＢＳ２と、スイッチング素子ＳＷ４およびＳＷ５とを備えている。スイッチング素子ＳＷ４は、キャパシタＣＤ１の供給電圧側の電極とキャパシタＣＤ２のグランド側の電極との間に接続されている。これにより、スイッチング素子ＳＷ４は、図７のスイッチング素子ＳＷ１およびトランジスタＱＰＢ２と同様に作用する。スイッチング素子ＳＷ５は、キャパシタＣＤ１およびＣＤ２のそれぞれの供給電圧側の電極間に接続されている。これにより、スイッチング素子ＳＷ５は、図７のスイッチング素子ＳＷ３と同様に作用する。
【０１２８】
スイッチング素子ＳＷ４は、ＰＭＯＳトランジスタＱＰ６、キャパシタＣ６、ＮＭＯＮＳトランジスタＱＮ１２およびＱＮ１３、ＮＯＲゲートＮＯＲ４、インバータＩＮＶ４を備えている。トランジスタＱＰ６のソースとドレインは、それぞれキャパシタＣＤ１の供給電圧側の電極とキャパシタＣＤ２のグランド側の電極との間に接続されている。トランジスタＱＮ１２およびＱＮ１３は、供給電圧Ｖｉｎとグランドとの間に直列に接続されている。トランジスタＱＰ６のゲートは、トランジスタＱＮ１２およびＱＮ１３の間の接続点に接続され、さらに、キャパシタＣ６を介してキャパシタＣＤ１の供給電圧側の電極に接続されている。トランジスタＱＰ６のバックゲートは、トランジスタＱＰ６のソースおよびキャパシタＣＤ１の供給電圧側の電極に接続されている。
【０１２９】
ＮＯＲゲートＮＯＲ４は、インバータＩＮＶ４を介してモード信号ＭＯＤＥ１と、クロック信号ＣＳＩＮとを入力し、これらの信号の否定論理和をトランジスタＱＮ１３のゲートに出力する。トランジスタＱＮ１２のゲートは、クロック入力部ＣＬＫＩＮに接続されている。
【０１３０】
次に、スイッチング素子ＳＷ４の動作について説明する。モード信号ＭＯＤＥ１がハイ（アクティブ状態）であり、かつ、クロック信号ＣＳＩＮがロウであるとき、トランジスタＱＮ１２およびＱＮ１３はそれぞれオフおよびオンになる。よって、トランジスタＱＰ６のゲートは接地電位となるので、トランジスタＱＰ６はオンになる。
【０１３１】
モード信号ＭＯＤＥ１がハイ（アクティブ状態）であり、かつ、クロック信号ＣＳＩＮがハイであるとき、トランジスタＱＮ１２およびＱＮ１３はそれぞれオンおよびオフになる。よって、トランジスタＱＰ６のゲート電位はＶｉｎ１に充電される。尚、トランジスタＱＮ１２の閾値による電圧降下はないものとした。このとき、トランジスタＱＰ６のソースもＶｉｎ１に充電されているため、トランジスタＱＰ６はオフする。尚、トランジスタＱＮＤ１の閾値による電圧降下はないものとした。これにより、クロック信号ＣＳＩＮがロウのときにスイッチング素子ＳＷ１は昇圧段ＢＳ１とＢＳ２とを導通し、クロック信号ＣＳＩＮがハイのときはスイッチング素子ＳＷ１は昇圧段ＢＳ１とＢＳ２とを非導通とする。
【０１３２】
モード信号ＭＯＤＥ１がロウ (非アクティブ状態)のときは、トランジスタＱＮ１３は常にオフである。トランジスタＱＮ１２は、クロック信号ＣＳＩＮがハイのときにオンになる。これにより、トランジスタＱＰ６のゲート電位がＶｉｎ１に充電される。このとき、トランジスタＱＮＤ１により、トランジスタＱＰ６のソースはＶｉｎ１に充電されている。即ち、トランジスタＱＰ６のソースとゲートの電位は同じになる。クロック信号ＣＳＩＮがロウであるとき、トランジスタＱＰ６のソースの電位が高くなるが、キャパシタＣ６により、トランジスタＱＰ６のゲートの電位はソースの電位と同程度に保たれ、トランジスタＱＰ６はオフのままとなる。
【０１３３】
スイッチング素子ＳＷ５は、ＰＭＯＳトランジスタＱＰ７、キャパシタＣ７、ＮＭＯＳトランジスタＱＮ１４およびＱＮ１５、インバータＩＮＶ５、ＮＯＲゲートＮＯＲ５を備えている。トランジスタＱＰ７のソースとドレインは、それぞれ、キャパシタＣＤ１およびＣＤ２の供給電圧側の電極に接続されている。トランジスタＱＮ１４およびＱＮ１５は、供給電圧Ｖｉｎとグランドとの間に直列に接続されている。トランジスタＱＰ７のゲートは、トランジスタＱＮ１４およびＱＮ１５の間の接続点に接続され、さらに、キャパシタＣ７を介してキャパシタＣＤ１の供給電圧側の電極に接続されている。トランジスタＱＰ７のバックゲートは、トランジスタＱＰ７のソースおよびキャパシタＣＤ１の供給電圧側の電極に接続されている。
【０１３４】
ＮＯＲゲートＮＯＲ５は、インバータＩＮＶ４を介してクロック信号ＣＳＩＮと、モード信号ＭＯＤＥ２とを入力し、これらの信号の否定論理和をトランジスタＱＮ１４のゲートに出力する。トランジスタＱＮ１５のゲートは、モード信号ＭＯＤＥ２を入力する。
【０１３５】
次に、スイッチング素子ＳＷ５の動作について説明する。モード信号ＭＯＤＥ２がハイ（アクティブ状態）のとき、トランジスタＱＮ１４は常にオフであり、トランジスタＱＮ１５は常にオンである。よって、トランジスタＱＰ７のゲートの電位は接地電位となり、スイッチング素子ＳＷ５は常に導通状態となる。
【０１３６】
モード信号ＭＯＤＥ２がロウ（非アクティブ状態）のときは、トランジスタＱＮ１５は常にオフである。クロック信号ＣＳＩＮがハイのときトランジスタＱＮ１４はオンになる。よって、トランジスタＱＰ７のゲート電位はＶｉｎ１に充電される。但し、トランジスタＱＮ１４の閾値による電圧降下はないものとする。このとき、トランジスタＱＮＤ１により、トランジスタＱＰ７のソースもＶｉｎ１に充電されているため、トランジスタＱＰ７のソースとゲートの電位は同じになる。クロック信号ＣＳＩＮがロウであるとき、トランジスタＱＰ７のソースの電位が高くなるが、キャパシタＣ７により、トランジスタＱＰ７のゲートの電位はソースの電位と同程度に保たれ、トランジスタＱＰ７はオフのままとなる。
【０１３７】
本実施形態によれば、クロック信号ＣＳＯＵＴの振幅は、モード信号ＭＯＤＥ１がハイのときに昇圧段ＢＳ１およびＢＳ２は直列に接続され、Ｖｉｎ１＋Ｖｉｎ２＋Ｖｉｎ３程度となる。モード信号ＭＯＤＥ２がハイのときは、昇圧段ＢＳ２は昇圧動作しないので、クロック信号ＣＳＯＵＴの振幅はＶｉｎ１＋Ｖｉｎ３となる。
【０１３８】
このように本実施形態は、モードの変更に基づいて、電位変換回路ＶＥ内の昇圧段数を減らすことができる。従って、本実施形態は、第１の実施形態と同様の効果を有する。
【０１３９】
供給電圧Ｖｉｎ１〜Ｖｉｎ３は、クロック出力部ＣＬＫＯＵＴの電圧制御を容易にするために総て等しくてよい。一方、供給電圧Ｖｉｎ１〜Ｖｉｎ３は、いずれかを異なる電圧とし、他を等しくしてもよい。
【０１４０】
本実施形態において、昇圧段ＢＳ１、ＢＳ２を構成するキャパシタの絶縁層には、低耐圧トランジスタのゲート絶縁膜を用いることができる。よって、これらのキャパシタの面積は小さく、回路面積が小さくなる。
【０１４１】
本実施形態において、昇圧段数はＢＳ１〜ＢＳ２の２段であった。しかし、昇圧段数は、３段以上であってもよい。但し、実際には、寄生容量を増加させ、電圧損失を増大させないために、昇圧段は４段以下であることが好ましい。
【０１４２】
キャパシタＣＤ１およびＣＤ２の容量値は等しくてよい。しかし、キャパシタＣＤ１の容量をキャパシタＣＤ２の容量の容量よりも大きくしてもよい。これにより、キャパシタＣＤ１およびＣＤ２を直列に接続するモード１において、クロック信号ＣＳＯＵＴの振幅がトランジスタＱＮＤ１、ＱＮＤ２、ＱＮＥ２、ＱＰ６，ＱＰ７，ＱＮ１２〜ＱＮ１５、キャパシタＣＤ１、ＣＤ２、Ｃ６、Ｃ７およびそれらを接続する配線の寄生容量によって理想的な値から小さくなってしまうことを防止することができる。
【図面の簡単な説明】
【０１４３】
【図１】本発明に係る第1の実施形態に従った半導体装置に内蔵されている昇圧回路１００の回路図。
【図２】電圧変換回路ＶＡ１〜ＶＡｍのいずれか１つ（以下、電圧変換回路ＶＡという）の構成を示す回路図。
【図３】モード１におけるクロック信号ＣＳＩＮ、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２のタイミングチャート。
【図４】モード２におけるクロック信号ＣＳＩＮ、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２のタイミングチャート。
【図５】本発明に係る第２の実施形態に従った半導体装置に内蔵されている昇圧回路２００の回路図。
【図６】電圧変換回路ＶＣの構成を示す回路図。
【図７】電圧変換回路ＶＣのモード１における動作を示す等価回路図。
【図８】電圧変換回路ＶＣのモード２における動作を示す等価回路図。
【図９】電圧変換回路ＶＣのモード３における動作を示す等価回路図。
【図１０】スイッチング素子ＳＷ１の一実施形態。
【図１１】スイッチング素子ＳＷ２の一実施形態。
【図１２】スイッチング素子ＳＷ３の一実施形態。
【図１３】本発明に係る第３の実施形態に従った昇圧回路内の電圧変換回路ＶＤの回路図。
【図１４】本発明に係る第４の実施形態に従った昇圧回路内の電圧変換回路ＶＥの回路図。
【図１５】従来の半導体装置に内蔵されている昇圧回路１０の回路図。
【図１６】電圧変換回路ＶＢの構成を示す回路図。
【図１７】クロック信号ΦまたはΦバーのタイミングチャート。
【符号の説明】
【０１４４】
１００  昇圧回路
１１０  昇圧部
１２０  電圧変換回路部
ｎ型トランジスタ  ＱＮＡ１〜ＱＮＡｍ
キャパシタ  ＣＡ１〜ＣＡｍ−１
電圧変換回路  ＶＡ１〜ＶＡｍ
ＭＯＤＥ  モード入力部  
Φ、Φバー  クロック信号
ＢＳ１〜ＢＳ４  昇圧段
ＱＮＤ１〜ＱＮＤ４、ＱＮＥ１〜ＱＮＥ４  ｎ型トランジスタ
ＱＰＢ１〜ＱＰＢ５  ｐ型トランジスタ
ＣＤ１〜ＣＤ４  キャパシタ
Ｖｉｎ１〜Ｖｉｎ５  供給電圧
【図１】
2005210878.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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