(57)【要約】【課題】製品ウエハにおいて被エッチング膜のエッチング速度の均一性を求めることのできる技術を提供する。【解決手段】  ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分し、得られた２次微分波形に−０.５および０.５の判定値を設けることで被エッチング膜の抜け始め時間（Ｔ１）および抜け終わり時間（Ｔ２）を検出し、これらを基に製品ウエハにおける被エッチング膜のエッチング速度の均一性を算出する。この被エッチング膜のエッチング速度の均一性をモニタすることにより、ドライエッチング装置の状態を常に監視することができる。【選択図】図１
2005079422.tif 000002
【特許請求の範囲】
【請求項１】
ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、半導体ウエハ面内における被エッチング膜の抜け始め時間および抜け終わり時間を検出し、それらを基に前記被エッチング膜のエッチング速度の均一性を算出する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、半導体ウエハ面内における被エッチング膜の抜け始め時間および抜け終わり時間を検出し、それらを基に前記被エッチング膜のエッチング速度の均一性を算出する工程を有する半導体装置の製造方法であって、
前記２次微分波形の−０.５を前記抜け始め時間の判定値とし、前記２次微分波形の＋０.５を前記抜け終わり時間の判定値とすることを特徴とする半導体装置の製造方法。
【請求項３】
ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、半導体ウエハ面内における被エッチング膜の抜け始め時間および抜け終わり時間を検出し、それらを基に前記被エッチング膜のエッチング速度の均一性を算出する工程を有する半導体装置の製造方法であって、
前記抜け始め時間は前記半導体ウエハ面内でエッチングレートが最大の部分でエッチングが終了する時間、前記抜け終わり時間は前記半導体ウエハ面内でエッチングレートが最小の部分でエッチングが終了する時間であることを特徴とする半導体装置の製造方法。
【請求項４】
ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、半導体ウエハ面内における被エッチング膜の抜け始め時間および抜け終わり時間を検出し、それらを基に前記被エッチング膜のエッチング速度の均一性を算出する工程を有する半導体装置の製造方法であって、
前記被エッチング膜のエッチング速度の均一性を常にモニタしてドライエッチング処理の状態を監視し、前記被エッチング膜のエッチング速度の均一性が所定の範囲を超えた場合は、前記ドライエッチング処理を中断することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体ウエハ上に導体膜を堆積する工程と、
（ｂ）前記導体膜上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをマスクとしてそこから露出する前記導体膜をドライエッチング法により除去することで、所定の導体膜パターンを形成する工程とを有し、
前記（ｃ）工程において、ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、前記半導体ウエハ面内における前記導体膜の抜け始め時間および抜け終わり時間を検出し、それらを基に前記導体膜のエッチング速度の均一性を算出する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程におけるドライエッチング技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造に用いられるドライエッチングでは、一般にプラズマ放電を利用したドライエッチングが用いられている。このプラズマドライエッチングは、エッチングガスを定圧（例えば０.１〜１０3Ｐａ）で、高周波（例えば１０2〜１０4ＫＨｚ）電界または電界と磁界による電子サイクロトロン共鳴により放電させてラジカルまたはイオンを生成し、ラジカルによる化学反応または電界で加速されたイオンによる増速化学反応などを利用して被エッチング膜のパターニングを行っている。
【０００３】
ところで、プラズマドライエッチング装置では、製品ウエハにおいて被エッチング膜のエッチングの進行をモニタし、エッチング過程での異常現象の有無のチェック、またはエッチング終点の把握を行っている。モニタリングの具体的な方法としては、発光スペクトル分光法、質量分析法、光学反射法、インピーダンスモニタ法または圧力モニタ法などがあるが、市販のプラズマドライエッチング装置に付属するモニタ方法のほとんどに発光スペクトル分光法が用いられている（非特許文献１）。これは、装置が安価であり、またエッチング処理室内に乱れを与えることなく、適当な波長を選択することで安定な信号が得られることによる。
【特許文献１】「ＬＳＩハンドブック」、株式会社オーム社、昭和５９年１１月３０日、ｐ．４３２−４６６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、製品ウエハ面内における被エッチング膜のエッチング速度は、製品ウエハの面内位置、パターンの状況または製品ウエハの平坦度に応じて不均一となり、エッチング速度が遅いところでは被エッチング膜のエッチング不足が生じ、エッチング速度が速いところでは被エッチング膜のエッチング過多が生ずるという問題がある。このため、製品ウエハ面内における被エッチング膜のエッチング速度の均一性を常に把握する必要がある。
【０００５】
被エッチング膜のエッチングの進行をモニタすることのできる上記発光スペクトル分光法は、エッチング処理室内のプラズマからの所定の発光スペクトルを検出する方法であり、例えばプラズマからの発光波形の変化開始時間または変化終了時間のポイントを監視してエッチング量の最適値を求めることができる。しかしこの方法では、発光波形の変化の開始時間または終了時間のポイントのみを監視しているため、製品ウエハ面内における被エッチング膜のエッチング速度の均一性を把握することができない。
【０００６】
また本発明者らは、被エッチング膜のエッチング速度の均一性を求める方法として、例えば次のような方法を検討した。まずダミーウエハの主面に被エッチング膜を成膜して、ダミーウエハ面内の数ヶ所、例えば９箇所程度で被エッチング膜の厚さを膜厚測定器で測定する。次いで被エッチング膜をハーフエッチングした後、ダミーウエハ面内の数ヶ所、例えば９箇所程度で残りの被エッチング膜の厚さを膜厚測定器で測定する。その後、ダミーウエハ面内の最大のエッチングレートとダミーウエハ面内の最小のエッチングレートとを用いて算出したダミーウエハ面内における被エッチング膜のエッチング速度の均一性から製品ウエハ面内における被エッチング膜のエッチング速度の均一性を推測する。しかしダミーウエハを用いるこの方法は煩雑であり、またＱＣ（Quality Control）の頻度を増やすことが難しいため、製品ウエハ面内における被エッチング膜のエッチング速度の均一性を充分に把握することができないという問題がある。
【０００７】
本発明の目的は、製品ウエハにおいて被エッチング膜のエッチング速度の均一性を求めることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、ドライエッチング中にプラズマから検出される所望の波長の発光モニタ波形を２次微分して得られる２次微分波形に判定値を設けて、半導体ウエハ面内における被エッチング膜の抜け始め時間および抜け終わり時間を検出し、それらを基に被エッチング膜のエッチング速度の均一性を算出するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
ドライエッチング中に検出される被エッチング膜の抜け始め時間および抜け終わり時間を基に被エッチング膜のエッチング速度の均一性を算出することによって、製品ウエハにおいても被エッチング膜のエッチング速度の均一性を求めることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、製品ウエハの主面上の被エッチング膜をプラズマドライエッチング処理によってパターニングした際に、プラズマ中から選択的に得られた所望の波長の発光モニタ波形を示している。縦軸は発光強度を示し、横軸は時間を示す。また図中、実線はシリコン（Ｓｉ）を塩素（Ｃｌ2）ガスでエッチングした際に検出されるＳｉＣｌ4の発光モニタ波形を示し、一点破線はその発光モニタ波形を２次微分して得られる２次微分波形を示す。
【００１５】
発光モニタ波形は、実際に製品ウエハの主面上の被エッチング膜をエッチングしている際に検出され、ほぼ一定に推移した後、変化開始点を堺になだらかに減衰しエッチングが徐徐に終了する方向に進む。本実施の形態においては、このよう発光モニタ波形を２次微分し、得られた２次微分波形に判定値を設けることで被エッチング膜の抜け始め時間（Ｔ１）および抜け終わり時間（Ｔ２）を検出し、それらを基に製品ウエハ面内における被エッチング膜のエッチング速度の均一性を算出する。抜け始め時間（Ｔ１）は、製品ウエハ面内でエッチングレートが最大の部分でエッチングが終了する時間、抜け終わり時間（Ｔ２）は、半導体ウエハ面内でエッチングレートが最小の部分でエッチングが終了する時間であり、例えば２次微分波形の−０.５を抜け始め時間（Ｔ１）の判定値とし、例えば２次微分波形の＋０.５を抜け終わり時間（Ｔ２）の判定値とすることができる。
【００１６】
製品ウエハ面内における被エッチング膜のエッチング速度の均一性は、次のように計算される。製品ウエハ面内の最大のエッチングレートをＥＲmax、製品ウエハ面内における最小のエッチングレートをＥＲminとすると、被エッチング膜のエッチング速度の均一性は、式（１）で表される。
【００１７】
均一性（±％）＝（ＥＲmax−ＥＲmin）／（ＥＲmax＋ＥＲmin）        式（１）
ここで被エッチング膜の膜厚をＬとすると、ＥＲmaxおよびＥＲminはそれぞれ
ＥＲmax＝Ｌ／Ｔ１                                                 式（２）
ＥＲmin＝Ｌ／Ｔ２                                                 式（３）
で表される。これらの式（１）〜式（３）から、被エッチング膜のエッチング速度の均一性は、抜け始め時間（Ｔ１）と抜け終わり時間（Ｔ２）とを用いた式（４）で表すことができる。
【００１８】
均一性（±％）＝（Ｔ１−Ｔ２）／（Ｔ１＋Ｔ２）                    式（４）
式（４）で表される被エッチング膜のエッチング速度の均一性をモニタすることにより、プラズマドライエッチング装置の状態を常に監視することができる。
【００１９】
図２は、膜厚測定器で測定される被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との第１の相関を示すグラフ図である。両者ともパターン形成されていないダミーウエハの主面上に成膜された被エッチング膜のエッチング速度の均一性である。
【００２０】
被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との間には、ほぼリニアな関係が得られており、ダミーウエハを用いて発光モニタ波形から被エッチング膜のエッチング速度の均一性を算出できることがわかる。
【００２１】
図３は、膜厚測定器で測定される被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との第２の相関を示すグラフ図である。前者は、パターン形成されていないダミーウエハの主面上に成膜された被エッチング膜のエッチング速度の均一性、後者は、パターンが形成された製品ウエハの主面上に成膜された被エッチング膜のエッチング速度の均一性である。
【００２２】
被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との間には、ほぼリニアな関係が得られており、製品ウエハを用いても発光モニタ波形から被エッチング膜のエッチング速度の均一性を算出できることがわかる。
【００２３】
このように、本実施の形態によれば、製品ウエハの主面上に成膜された被エッチング膜をエッチングする際に検出される発光モニタ波形を２次微分し、得られた２次微分波形に判定値を設け、その判定値から抜け始め時間（Ｔ１）と抜け終わり時間（Ｔ２）を検出することにより、前記式（４）を用いて製品ウエハ面内における被エッチング膜のエッチング速度の均一性を算出することができる。これにより製品ウエハ面内に大きなエッチング速度差が生じるような場合であっても、被エッチング膜のエッチング速度の均一性を容易に求めることができる。またパターンの疎密差や製品ウエハ面内の平坦度等は製品ウエハ毎に異なるが、本実施の形態によれば、製品ウエハ毎にエッチング速度の均一性を求めることができるので、製品ウエハ毎に信頼性の高いエッチング処理が可能となる。さらに被エッチング膜のエッチング速度の均一性の異常を検出することで、エッチング特性の変動を検出することができ、不良発生の警告メッセージを発生させることもできる。
【００２４】
次に、本実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法の具体的な一例を図４〜図９を用いて説明する。ここでは、ＣＭＯＳデバイスの配線形成工程に本発明を適用した場合について説明するが、これに限定されるものではなく、その他のプラズマドライエッチング処理を行う工程にも適用することができる。なお図４〜図７および図９の左側は、製品ウエハのパターン疎領域を例示し、これら図の右側は、左側と同一の製品ウエハのパターン密領域を例示している。また本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２５】
まず、図４に示すように、例えばシリコン単結晶からなる基板（この段階では、半導体ウエハと称する平面略円形状の半導体基板の薄板）１の主面に、溝型の分離部（ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）２を選択的に形成する。この溝型の分離部２は、基板１の主面に形成された溝内に、例えばシリコン酸化膜が埋め込まれることで形成される。ここには溝型の分離部２が例示されているが、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法によってシリコン酸化（ＳｉＯ2等）からなる分離部を形成してもよい。
【００２６】
続いて、パターニングされたレジスト膜（以下、単にレジストパターンと言う）をマスクとして不純物をイオン注入し、基板１に、その主面から所定の深さに渡ってｐ型ウェル３およびｎ型ウェル４を選択的に形成する。ｐ型ウェル３にはｐ型の導電型を示す不純物、例えばボロンをイオン注入し、ｎ型ウェル４にはｎ型の導電型を示す不純物、例えばリンをイオン注入する。このｐ型ウェル３およびｎ型ウェル４の領域において上記分離部２に囲まれた活性領域には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐがそれぞれ形成される。この後、各ウェル領域にｎＭＩＳＱｎおよびｐＭＩＳＱｐのしきい値を制御するための不純物をイオン注入してもよい。
【００２７】
続いて、基板１の表面をフッ酸系の水溶液を用いて洗浄した後、熱酸化法または熱ＣＶＤ（Chemical Vapor Deposition）法により基板１の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えばシリコン酸化膜からなり、その厚さは、例えば６〜７ｎｍ程度である。
【００２８】
続いて、基板１上に、ゲート電極６となる導体膜およびキャップ絶縁膜７となるシリコン酸化膜またはシリコン窒化膜を順次積層して積層膜を形成する。導体膜は、例えば低抵抗シリコン多結晶膜上に、例えばタングステン窒化膜等のようなバリアメタル膜を介してタングステン膜等のようなメタル膜を積層した構造を有する、いわゆるポリメタルゲート構造とされている。ただし、ゲート電極構造は、これに限定されるものではなく、例えば低抵抗シリコン多結晶膜の単体膜構造としてもよいし、例えば低抵抗シリコン多結晶膜上に、例えばチタンシリサイド膜またはコバルトシリサイド膜を積層した構造を有する、いわゆるポリサイド構造としてもよい。続いてレジストパターンをマスクとして上記積層膜をエッチングする。これにより、ゲート電極６およびキャップ絶縁膜７を形成する。
【００２９】
続いて、レジストパターンをマスクとしてｐ型ウェル３にｎ型不純物（例えばリン、ヒ素）をイオン注入し、ゲート電極６に対して自己整合的にｎ-型半導体領域８ｎを形成する。同様に、レジストパターンをマスクとしてｎ型ウェル４にｐ型不純物（例えばフッ化ボロン）をイオン注入し、ゲート電極６に対して自己整合的にｐ-型半導体領域８ｐを形成する。
【００３０】
続いて、基板１上に、例えばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォール９を形成する。その後、レジストパターンをマスクとしてｐ型ウェル３にｎ型不純物（例えばリン、ヒ素）をイオン注入し、ゲート電極６およびサイドウォール９に対して自己整合的にｎ+型半導体領域１０ｎを形成する。ｎ-型半導体領域８ｎおよびｎ+型半導体領域１０ｎは、いわゆるＬＤＤ（Lightly Doped Drain）構造を成し、ｎＭＩＳＱｎのソース・ドレインとして機能する。同様に、レジストパターンをマスクとしてｎ型ウェル４にｐ型不純物（例えばフッ化ボロン）をイオン注入し、ゲート電極６およびサイドウォール９に対して自己整合的にｐ+型半導体領域１０ｐを形成する。ｐ-型半導体領域８ｐおよびｐ+型半導体領域１０ｐは、いわゆるＬＤＤ構造を成し、ｐＭＩＳＱｐのソース・ドレインとして機能する。
【００３１】
次に、図５に示すように、基板１上にシリコン酸化膜１１を形成した後、そのシリコン酸化膜１１を、例えばＣＭＰ（Chemical Mechanical Polishing）法で研磨することにより、その表面を平坦化する。シリコン酸化膜１１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5））とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００３２】
続いて、レジストパターンをマスクとしたエッチングによってシリコン酸化膜１１に接続孔１２を形成する。この接続孔１２は、ｎ+型半導体領域１０ｎまたはｐ+型半導体領域１０ｐ上などの必要部分に形成する。さらに接続孔１２の内部を含む基板１の全面に、例えばチタン窒化膜等のような金属窒化膜からなる導体膜１３ａを堆積し、さらに接続孔１２を埋め込む、例えばタングステン膜等のような金属膜からなる導体膜を堆積する。その後、接続孔１２以外の領域の金属膜からなる導体膜を、例えばＣＭＰ法により除去して接続孔１２の内部にプラグ１４を形成する。
【００３３】
次に、図６に示すように、基板１の全面に、例えばアルミニウムまたはアルミニウム合金（例えばアルミニウム−シリコン−銅合金）等ような金属膜からなる導体膜１３ｂを堆積し、さらにその上に、例えばチタン窒化等のような金属窒化膜からなる導体膜１３ｃを堆積し、導体膜１３ａ〜１３ｃからなる積層導体膜１３を形成する。次いでこの積層導体膜１３上に、所望の平面形状のレジストパターン１５を形成する。
【００３４】
次に、図７に示すように、このレジストパターン１５をマスクとして、例えばＣｌ2またはＢＣｌ3等のような塩素系のガスを用いたプラズマドライエッチング処理を施すことにより、レジストパターン１５から露出する積層導体膜１３（１３ｃ〜１３ａ）をエッチング除去し、積層導体膜１３からなる第１層配線Ｍ１を形成する。エッチング装置として、例えばマイクロ波プラズマドライエッチング装置を用いる。ただし、これに限定されるものではなく種々変更可能であり、例えば平行平板型のプラズマドライエッチング装置を用いてもよい。
【００３５】
エッチング装置は、基板１を１枚ずつ処理する枚葉式であり、１枚の基板１毎にプラズマドライエッチング処理が施されて積層導体膜１３がパターニングされると同時に、積層導体膜１３のエッチング速度の均一性が常にモニタされる。すなわち積層導体膜１３をエッチングする際にプラズマ中から選択的に得られる所望の波長の発光モニタ波形（例えば前記図１の実線）を検出し、この発光モニタ波形をコンピュータによって２次微分することにより、２次微分波形（例えば前記図１の一点破線）を求める。さらにこの２次微分波形に判定値、例えば−０.５および＋０.５を設けることで積層導体膜１３の抜け始め時間（Ｔ１）および抜け終わり時間（Ｔ２）を検出し、これらを基に積層導体膜１３のエッチング速度の均一性を前記式（４）により自動計算する。この積層導体膜１３のエッチング速度の均一性は常にモニタされて、エッチング装置の状態を監視することができる。
【００３６】
図８に、製品ウエハにおける被エッチング膜のエッチング速度の均一性を監視する制御システムの一例を示す。プラズマドライエッチング処理を施す全ての製品ウエハに対して、プラズマドライエッチング処理中は発光モニタ波形が検出されて、被エッチング膜のエッチング速度の均一性がモニタされるが、被エッチング膜のエッチング速度の均一性が所定の範囲を超えた場合は、エッチング装置からアラーム（警告メッセージ）が発報されて、プラズマドライエッチング処理は中断される。その後、被エッチング膜のエッチング速度の均一性が所定の範囲を超えた原因が詳細に調査されて、プラズマドライエッチング処理再開の判断が行われる。例えばエッチング装置側に問題があると判断され、その対策が必要とされた場合はエッチング装置に対して対策を行い、問題が無いと判断されると再びエッチング装置を稼動させて、他の製品ウエハの被エッチング膜に対してドライエッチング処理が施される。
【００３７】
次に、図９に示すように、レジストパターン１５をプラズマを用いたアッシング処理によって除去した後、第１層配線Ｍ１と同様にして、第２層配線Ｍ２を形成する。すなわち、第１層配線Ｍ１と第２層配線Ｍ２との間に、例えばシリコン酸化膜からなる絶縁膜１６ａ〜１６ｃを形成し、絶縁膜１６ｃ上には、例えばシリコン酸化膜からなる絶縁膜１７ａ，１７ｂを形成して、第２層配線Ｍ２を被覆する。この第２層配線Ｍ２の構造も、上記第１層配線Ｍ１と同様の導体膜１３ａ〜１３ｃの積層構造であり、この第２層配線Ｍ２のドライエッチング形成時にも第１層配線Ｍ１と同様の手法を採用する。従って、本実施の形態によれば、プラズマドライエッチング処理による配線形成において、製品ウエハ毎のみならず、同一製品ウエハ中の異なる配線層毎においても最適なエッチング処理が可能となる。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
例えば、前記実施の形態では、本発明をＣＭＯＳデバイスの製造方法に適用した場合について説明したが、これに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ：Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置、あるいは上記メモリ回路と論理回路とを同一基板に設けている混載形の半導体装置等のような他の半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【００４０】
本発明は、半導体装置の製造工程において被エッチング膜のエッチング速度の均一性を必要とするプラズマドライエッチング処理に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態である半導体装置の製造工程において、被エッチング膜をプラズマドライエッチング処理によってパターニングした際にプラズマ中から選択的に得られた所望の波長の発光モニタ波形の説明図である。
【図２】被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との第１の相関を示すグラフ図である。
【図３】被エッチング膜の厚さから算出した被エッチング膜のエッチング速度の均一性と発光モニタ波形から算出した被エッチング膜のエッチング速度の均一性との第２の相関を示すグラフ図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す基板の要部断面図である。
【図５】図４に続く、ＣＭＯＳデバイスの製造工程中における基板の要部断面図である。
【図６】図５に続く、ＣＭＯＳデバイスの製造工程中における基板の要部断面図である。
【図７】図６に続く、ＣＭＯＳデバイスの製造工程中における基板の要部断面図である。
【図８】製品ウエハにおける被エッチング膜のエッチング速度の均一性を監視する制御システムの一例を示す。
【図９】図７に続く、ＣＭＯＳデバイスの製造工程中における基板の要部断面図である。
【符号の説明】
【００４２】
１  基板
２  分離部
３  ｐ型ウェル
４  ｎ型ウエル
５  ゲート絶縁膜
６  ゲート電極
７  キャップ絶縁膜
８ｎ  ｎ-型半導体領域
８ｐ  ｐ-型半導体領域
９  サイドウォール
１０ｎ  ｎ+型半導体領域
１０ｐ  ｐ+型半導体領域
１１  シリコン酸化膜
１２  接続孔
１３  積層導体膜
１３ａ  導体膜
１３ｂ  導体膜
１３ｃ  導体膜
１４  プラグ
１５  レジストパターン
１６ａ  絶縁膜
１６ｂ  絶縁膜
１６ｃ  絶縁膜
１７ａ  絶縁膜
１７ｂ  絶縁膜
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｑｎ  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐ  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｔ１  抜け始め時間
Ｔ２  抜け終わり時間
【図１】
2005079422.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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