(57)【要約】【課題】  ゲート電極として、メタルゲートを用いる場合に、メタルゲートへの不純物の混入や、後の工程におけるメタルゲートの不要なエッチングを抑える。【解決手段】  基板の第１領域及び第２領域に、ゲート絶縁膜を形成し、前記第１領域あるいは前記第２領域のいずれか一方の領域のゲート絶縁膜上に、第１金属膜を形成し、第１の領域及び第２の領域に、それぞれ、第２金属膜を形成する。さらに、第２金属膜上に、保護膜を形成し、保護膜及び金属膜を、ゲート電極の形状にパターニングする。次に、ゲート電極の側面に、第１側壁を形成する。そして、第１側壁及びゲート電極をマスクとして、各領域の基板表面にそれぞれ、第１、第２導電型の不純物を注入し、第１不純物拡散層を形成し、それぞれ、第２、第１導電型の不純物を注入して、不純物拡散防止層を形成する。その後、第１側壁の側面に、第２側壁を形成し、第１及び第２側壁及びゲート電極をマスクとして、基板表面に不純物を注入し、第２不純物拡散層を形成する。【選択図】      図１
2005142539.tif 000002
【特許請求の範囲】
【請求項１】
基板を、第１領域と、第２領域とに分離する素子分離領域と、
前記第１領域に形成された第１導電型の第１トランジスタと、
前記第２領域に形成された第２導電型の第２トランジスタと、
を備え、
前記第１トランジスタ及び前記第２トランジスタは、それぞれ、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属材料からなるゲート電極と、
前記ゲート電極表面を被覆する保護膜と、
少なくとも前記ゲート電極側面を被覆する第１側壁と、
前記基板表面付近の、前記第１側壁の外側に、離間して形成された第１不純物拡散層と、
少なくとも前記第１側壁の外側を被覆する第２側壁と、
前記基板表面付近の、前記第２側壁の外側に、離間して形成された第２不純物拡散層と、を備え、
前記第１トランジスタのゲート電極は、複数種類の金属の積層構造であり、かつ、
前記第２トランジスタのゲート電極と同じ構造の電極の最下層に、更に、他の金属膜を有するものであることを特徴とする半導体装置。
【請求項２】
前記第１トランジスタ又は前記第２トランジスタの前記ゲート電極のうち、一方は、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の珪化物、若しくは、炭化物からなる膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタ又は前記第２トランジスタの前記ゲート電極のうち一方は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の窒化物、珪化物、若しくは、炭化物からなる膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体装置は、更に、前記基板の、前記第２不純物拡散層上に、金属珪化物層を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１トランジスタのゲート電極と、前記第２トランジスタのゲート電極とは、高さが異なることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第２側壁の最も大きい部分の幅は、前記第１側壁の最も大きい部分の幅に対して、約２倍〜３倍であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、ＳｉＯ２膜、ＨｆＯ２膜、ＨｆＡｌｘＯｙ膜、ＨｆＳｉｘＯｙ膜、あるいは、これらに窒素を添加した膜の群から選ばれるいずれか１の膜からなる単層膜、あるいは、これらの群から選ばれる少なくとも１の膜を含む積層膜であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
基板を、第１領域と第２領域とに分離する素子分離領域を形成する素子分離領域形成工程と、
前記第１領域及び前記第２領域に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１領域あるいは前記第２領域のいずれか一方の領域の前記ゲート絶縁膜上に、第１金属膜を形成する第１金属膜形成工程と、
前記第１の領域及び前記第２の領域に、それぞれ、第２金属膜を形成する第２金属膜形成工程と、
前記第１領域及び前記第２領域の前記第２金属膜上に、保護膜を形成する保護膜形成工程と、
前記保護膜及び前記１金属膜及び前記第２金属膜をパターニングし、前記第１領域及び前記第２領域にそれぞれ、ゲート電極を形成するゲート電極形成工程と、
前記第１領域及び前記第２領域のゲート電極に、それぞれ、第１側壁を形成する工程と、
前記第１領域には、前記ゲート電極及び前記第１側壁をマスクとして、第１導電型のイオンを注入し、一方、前記第２の領域には、前記ゲート電極及び前記第１側壁をマスクとして、第２導電型のイオンを注入し、前記第１及び第２の領域に、それぞれ、第１不純物拡散層を形成する第１不純物拡散層形成工程と、
前記第１の領域には、前記ゲート電極及び前記第１側壁をマスクとして、前記第１導電型とは逆の型のイオンを注入して、前記第１不純物拡散層の接合界面を包含する不純物拡散防止層を形成し、一方、前記第２の領域には、前記ゲート電極及び前記第１側壁をマスクとして、前記第２の導電型とは逆の型のイオンを注入して、前記第１不純物拡散層の接合界面を包含する不純物拡散防止層を形成する不純物拡散防止層形成工程と、
前記第１側壁の側面に、それぞれ、第２側壁を形成する第２側壁形成工程と、
前記第１領域には、前記ゲート電極及び前記第１、第２側壁をマスクとして、前記第１導電型のイオンを注入し、一方、前記第２の領域には、前記ゲート電極及び前記第１、第２側壁をマスクとして、前記第２導電型のイオンを注入し、前記第１及び第２の領域に、それぞれ、第２不純物拡散層を形成する第２不純物拡散層形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記不純物拡散防止層形成工程は、斜めイオン注入により行い、
前記不純物拡散防止層形成工程におけるイオン注入の際の、前記基板表面の法線方向に対するイオンの注入角度をθとし、イオンの飛程距離をＲｐとし、前記第１側壁の最も大きい部分の幅を、Ｗとするとき、式（１）の関係を満たすことを特徴とする請求項８に記載の半導体装置の製造方法。
［式１］
Ｒｐ×ｓｉｎθ≦Ｗ        ・・・・（１）
【請求項１０】
前記第１金属膜及び前記第２金属膜のうち、一方は、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の珪化物、若しくは、炭化物からなる膜であることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１金属膜又は前記第２金属膜のうち、一方は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の窒化物、珪化物、若しくは、炭化物からなる膜であることを特徴とする請求項８から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置の製造方法は、更に、前記第２不純物拡散層表面に、それぞれ、金属珪化物層を形成する金属珪化物層形成工程を備えることを特徴とする請求項８から１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第２側壁の最も大きい部分の幅は、前記第１側壁の最も大きい部分の幅に対して、約２倍〜３倍とすることを特徴とする請求項８から１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜形成工程は、ＳｉＯ２膜、ＨｆＯ２膜、ＨｆＡｌｘＯｙ膜、ＨｆＳｉｘＯｙ膜、あるいは、これらに窒素を添加した膜の群から選ばれるいずれか１の膜からなる単層膜、あるいは、これらの群から選ばれる少なくとも１の膜を含む積層膜を形成することを特徴とする請求項８から１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及び半導体装置の製造方法に関する。更に、具体的には、電界効果トランジスタを含む半導体装置及びその形成方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高度集積化、微細化に伴い、トランジスタにおいても微細化が急速に進められている。トランジスタのゲート絶縁膜においては、これに伴って、薄膜化が進み、現在、ＥＯＴ（等価酸化膜厚）で、約２．０nm以下にまで進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ２からなるゲート絶縁膜では、リーク電流が増大し、無視できない値となる。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜）が用いられている。High-k膜をゲート絶縁膜として用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴを薄くし、消費電力の低下を測ることができる。
【０００３】
一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化による容量の低下が問題となる。従来のポリシリコンからなるゲート電極の場合、この容量の低下は、シリコン酸化膜の膜厚に換算すると、約０．５nm増に相当するため、ゲートの膜厚と比較すると、無視できない値となる。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲートとする場合には、上述したような空乏化の問題を抑えることができる。
【０００４】
ところで、従来のように、ポリシリコン膜を用いたゲート電極の場合、フォトリソグラフィ法と、イオン注入法により、容易にｐ＋領域とｎ＋領域、即ち、２種類の仕事関数を有する領域を、作り分けることができる。そして、例えば、ゲート電極にポリシリコン膜を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を形成する場合、ｎＭＯＳＦＥＴのゲート電極には、ｎ＋Ｐｏｌｙ−Ｓｉを用いて、ｐＭＯＳＦＥＴのゲート電極には、ｐ＋Ｐｏｌｙ−Ｓｉを用いることにより、低い閾値を得る方法（Dual Work Function）が、広く用いられている。
【０００５】
しかしながら、一般に、メタルゲートに関しては、このポリシリコンゲートに相当する方法、即ち、１種類の膜を堆積した後に、それぞれの領域に、それぞれの型の不純物を注入することにより、容易に仕事関数を変動させるような方法は、確立されていない。
【０００６】
そこで、メタルゲートを用いる場合には、ｐＭＩＳＦＥＴ側と、ｎＭＩＳＦＥＴ側とで、それぞれ異なる金属膜をゲート電極として形成する必要がある。即ち、一般に、メタルゲートを用いてＣＭＯＳを形成する場合、以下のように形成される。
【０００７】
まず、素子分離領域により分離されたｐＭＩＳ、ｎＭＩＳ形成用の領域に、それぞれ、ｎＷＥＬＬ、ｐＷＥＬＬを形成する。その後、各領域に、ＨｆＯ２膜等のHigh-k膜を、ゲート絶縁膜として形成する。その後、ゲート絶縁膜上に、ＴｉＮ等の金属膜を堆積した後、ｎＭＩＳ側のＴｉＮ膜を、選択的に除去する。その後、ＴａＳｉＮ膜等の金属膜及びポリシリコン膜を全面に堆積する。その後、ｐＭＩＳ、ｎＭＩＳの領域のそれぞれに堆積された積層膜をゲート電極の形状に加工する。具体的に、ｐＭＩＳ領域では、ポリシリコン膜、ＴａＳｉＮ膜、ＴｉＮ膜の積層膜をゲート電極形状にエッチングし、ｎＭＩＳ領域では、ポリシリコン膜、ＴａＳｉＮ膜をゲート電極形状にエッチングし、それぞれの領域にゲート電極を形成する。その後、各ゲート電極をマスクとして、通常の工程により、それぞれの領域にイオン注入を行い、ソース/ドレインを形成し、不純物活性化のための熱処理を行う（例えば、非特許文献１参照）。
【０００８】
ここで、ポリシリコン膜を、各ゲート電極の最上層に形成することにより、イオン注入時に、下層に形成された金属膜中に、不純物が混入するのを抑えることができる。従って、この構造によれば、後の熱処理工程などにおける、メタルゲートの、不純物混入による変質を抑えることができる。
【０００９】
【非特許文献１】Samavedam et al., IEDM Tech. Digest 2002, p 443
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、このように、上部にポリシリコン膜の形成されているゲートは、電極の抵抗が高く、ゲート容量との結合により、ＲＣ遅延を生じさせる。従って、回路の動作速度を早くすることができない。
【００１１】
また、上述のような方法に加え、微細トランジスタにおいて、ショートチャネル効果を抑制するため、斜めイオン注入により、拡散層の外側に、Ｈａｌｏを形成する場合がある。この場合、メタルゲート電極の金属側面には、不純物が注入されやすく、メタルゲートに不純物が注入された場合、後の工程において、メタルゲートが変質し、半導体装置の劣化を招く場合がある。
さらに、上述のような構造のトランジスタの場合、ゲート電極側面に金属が露出しているため、後の洗浄処理等の際に、ゲート電極が同時にエッチングされてしまう場合があり、問題となる。
【００１２】
従って、この発明は、上述のような問題を解決し、ゲート電極として、金属を用いた場合にも、ゲート電極の空乏化を回避し、同時に、ＲＣ遅延を抑え、かつ、後工程におけるゲート電極の変質や、エッチング等を抑え、微細化、高性能化に対応できるようにした半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
この発明の半導体装置は、前記基板を、第１領域と、第２領域とに分離する素子分離領域と、前記第１領域に形成された第１導電型の第１トランジスタと、前記第２領域に形成された第２導電型の第２トランジスタと、を備える。そして、前記第１トランジスタ及び前記第２トランジスタは、それぞれ、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属材料からなるゲート電極と、前記ゲート電極表面を被覆する保護膜と、少なくとも前記ゲート電極側面を被覆する第１側壁と、前記基板表面付近の、前記第１側壁の外側に、離間して形成された第１不純物拡散層と、少なくとも前記第１側壁の外側を被覆する第２側壁と、前記基板表面付近の、前記第２側壁の外側に、離間して形成された第２不純物拡散層と、を備える。また、前記第１トランジスタのゲート電極は、複数種類の金属の積層構造であり、かつ、前記第２トランジスタのゲート電極と同じ構造の電極の最下層に、更に、他の金属膜を有する。
【００１４】
また、この発明の半導体装置の製造方法は、基板を、第１領域と第２領域とに分離する素子分離領域を形成する素子分離領域形成工程と、前記第１領域及び前記第２領域に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記第１領域あるいは前記第２領域のいずれか一方の領域の前記ゲート絶縁膜上に、第１金属膜を形成する第１金属膜形成工程と、前記第１の領域及び前記第２の領域に、それぞれ、第２金属膜を形成する第２金属膜形成工程と、前記第１領域及び前記第２領域の前記第２金属膜上に、保護膜を形成する保護膜形成工程と、前記保護膜及び前記１金属膜及び前記第２金属膜をパターニングし、前記第１領域及び前記第２領域にそれぞれ、ゲート電極を形成するゲート電極形成工程と、前記第１領域及び前記第２領域のゲート電極に、それぞれ、第１側壁を形成する工程と、前記第１領域には、前記ゲート電極及び前記第１側壁をマスクとして、第１導電型のイオンを注入し、一方、前記第２の領域には、前記ゲート電極及び前記第１側壁をマスクとして、第２導電型のイオンを注入し、前記第１及び第２の領域に、それぞれ、第１不純物拡散層を形成する第１拡散層形成工程と、前記第１の領域には、前記ゲート電極及び前記第１側壁をマスクとして、前記第１導電型とは逆の型のイオンを注入して、前記第１不純物拡散層の接合界面を包含する不純物拡散防止層を形成し、一方、前記第２の領域には、前記ゲート電極及び前記第１側壁をマスクとして、前記第２の導電型とは逆の型のイオンを注入して、前記第１不純物拡散層の接合界面を包含する不純物拡散防止層を形成する不純物拡散防止層形成工程と、前記第１側壁の側面に、それぞれ、第２側壁を形成する第２側壁形成工程と、前記第１領域には、前記ゲート電極及び前記第１、第２側壁をマスクとして、前記第１導電型のイオンを注入し、一方、前記第２の領域には、前記ゲート電極及び前記第１、第２側壁をマスクとして、前記第２導電型のイオンを注入し、前記第１及び第２の領域に、それぞれ、第２不純物拡散層を形成する第２不純物拡散層形成工程と、を備える。
【００１５】
あるいは、この発明の半導体装置の製造方法は、前記不純物拡散防止層形成工程は、斜めイオン注入により行い、前記不純物拡散防止層形成工程におけるイオン注入の際の、前記基板表面の法線方向に対するイオンの注入角度をθとし、イオンの飛程距離をＲｐとし、前記第１側壁の最も大きい部分の幅を、Ｗとするとき、式（１）の関係を満たすものである。
［式１］
Ｒｐ×ｓｉｎθ≦Ｗ        ・・・・（１）
【００１６】
あるいは、この発明の半導体装置又は半導体装置の製造方法において、前記第１トランジスタ又は前記第２トランジスタの前記ゲート電極のうち、一方は、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の珪化物、若しくは、炭化物からなる膜としたものであってもよい。
【００１７】
あるいは、この発明の半導体装置又は半導体装置の製造方法において、前記第１トランジスタ又は前記第２トランジスタの前記ゲート電極のうち一方は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗからなる群から選ばれる少なくとも１の金属よりなる金属膜、又は、これらの金属群から選ばれる少なくとも１の金属の窒化物、珪化物、若しくは、炭化物からなる膜としたものであってもよい。
【００１８】
あるいは、この発明の半導体装置又は半導体装置の製造方法においては、前記基板の、前記第２不純物拡散層上に、更に、金属珪化物層を形成したものであってもよい。
【００１９】
あるいは、この発明の半導体装置又は半導体装置の製造方法において、前記第１トランジスタのゲート電極と、前記第２トランジスタのゲート電極とは、高さが異なるものであってもよい。
【００２０】
あるいは、この発明の半導体装置又は半導体装置の製造方法においては、前記第２側壁の最も大きい部分の幅を、前記第１側壁の最も大きい部分の幅に対して、約２倍〜３倍としたものであってもよい。
【００２１】
あるいは、この発明の半導体装置又は半導体装置の製造方法において、前記ゲート絶縁膜は、ＳｉＯ２膜、ＨｆＯ２膜、ＨｆＡｌｘＯｙ膜、ＨｆＳｉｘＯｙ膜、あるいは、これらに窒素を添加した膜の群から選ばれるいずれか１の膜からなる単層膜、あるいは、これらの群から選ばれる少なくとも１の膜を含む積層膜としたものであってもよい。
【発明の効果】
【００２２】
この発明においては、金属膜を用いたゲート電極の表面には保護膜を形成し、また、側面には、第１側壁を形成した後で、拡散層形成のための不純物の注入等を行う。従って、不純物注入工程において、ゲート電極内に、不純物が混入するのを抑えることができ、これにより、後の工程でのゲート電極の変質を抑えることができる。また、ゲート電極側面には、第１側壁及び第２側壁が形成されるため、洗浄工程等において、ゲート電極の金属が側面からエッチングされるのを抑えることができる。また、従って、この発明によれば、良好なデバイス特性を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００２４】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００においては、ｐ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１１０と、ｎ型のＭＩＳＦＥＴ１２０とが形成されている。なお、簡略化のため、この明細書において、ｐ型のＭＩＳＦＥＴ１１０を、ｐＭＩＳ１１０と称し、ｎ型のＭＩＳＦＥＴ１２０をｎＭＩＳ１２０と称することとする。また、ｐＭＩＳ１１０形成用の領域、ｎＭＩＳ１２０形成用の領域をそれぞれ、ｐＭＩＳ領域、ｎＭＩＳ領域と称することとする。
【００２５】
Ｓｉ基板２には、素子分離領域４が形成され、素子分離領域４によりｐＭＩＳ領域と、ｎＭＩＳ領域とに分離されている。ｐＭＩＳ領域、ｎＭＩＳ領域には、それぞれ、ｎＷＥＬＬ６、ｐＷＥＬＬ８が形成されている。また、各領域には、ゲート絶縁膜として、ＨｆＯ２膜１２が形成されている。ＨｆＯ２膜１２は、シリコン酸化膜に比して、比誘電率の十分に高い、いわゆる高誘電率膜（以下、High-k膜とする）である。ＨｆＯ２膜１２のＥＯＴ（シリコン酸化膜換算膜厚）は、約２．０nmである。
【００２６】
ｐＭＩＳ領域においては、ＨｆＯ２膜１２上に、Ｎｉ膜１４が形成されている。Ｎｉ膜１４の膜厚は、約５．０〜１０．０nm程度である。また、ｐＭＩＳ領域のＮｉ膜１４上、及び、ｎＭＩＳ領域のＨｆＯ２膜１２上には、それぞれ、Ｔｉ膜１６が形成されている。Ｔｉ膜１６の膜厚は、約５．０〜１０．０nm程度である。また、各領域において、Ｔｉ膜１６上には、それぞれ、Ｗ膜１８が形成されている。Ｗ膜１８の膜厚は、４０〜５０nm程度である。各領域において、Ｗ膜１８上には、キャップ膜２０が形成されている。ここで、キャップ膜２０は、ＳｉＮからなる薄膜である。ｐＭＩＳ領域において、ゲート電極は、Ｎｉ膜１４、Ｔｉ膜１６、Ｗ膜１８の積層構造であり、ｎＭＩＳ領域において、ゲート電極は、Ｔｉ膜１６、Ｗ膜１８の積層構造となっている。また、各ゲート電極のＷ膜１８の上面はキャップ膜２０により保護されている。
【００２７】
また、各領域のゲート電極の側面、かつ、ＨｆＯ２膜１２上に、オフセットスペーサ２２が形成されている。オフセットスペーサ２２は、ＳｉＯ２又はＳｉＮを主体とする膜であり、その幅は、最も広い部分で、約３０nmである。また、オフセットスペーサ２２と、ＨｆＯ２膜１２との側面には、サイドウォール２４が形成されている。サイドウォール２４は、ＳｉＮにより構成される。
【００２８】
また、各領域のＳｉ基板２表面の、ＨｆＯ２膜１２より外側部分に、比較的不純物濃度の低い拡散層であるエクステンション３０が形成され、その下方に、Ｈａｌｏ３２が形成されている。エクステンション３０の基板深さ方向の接合深さは、９０nm程度である。各Ｈａｌｏ３２は、それぞれ、エクステンション３０とウェル６、８とのｐｎ接合を包含するように形成される。また、Ｓｉ基板２の、サイドウォール２２より外側部分に、比較的不純物濃度の濃い、ソース/ドレイン３４が形成されている。ソース/ドレイン３４の表面には、ＮｉＳｉ層３８が形成されている。
【００２９】
更に、上述のように形成された、ゲート電極、キャップ膜２０、オフセットスペーサ２２、サイドウォール２４等を埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜４０が形成されている。また、層間絶縁膜４０を貫通し、ＮｉＳｉ層３８に達する位置に、コンタクトプラグ４２が形成されている。また、コンタクトプラグ４２上には、金属配線４４が形成されている。
【００３０】
以上のように構成された半導体装置１００においては、各領域に形成されたゲート電極の上面は、キャップ膜２０で保護され、その側面は、オフセットスペーサ２２及びサイドウォール２４により保護された状態となっている。
上述したように、ｐＭＩＳ１１０のゲート電極は、Ｎｉ膜１４、Ｔｉ膜１６、及びＷ膜１８の積層構造となっており、これに対して、ｎＭＩＳ１２０のゲート電極は、Ｔｉ膜１６とＷ膜１８との積層構造となっている。従って、ｐＭＩＳ１１０のゲート電極は、ｎＭＩＳ１２０のゲート電極よりも、Ｎｉ膜１４の膜厚分、厚くなっている。言い換えると、図１における断面における高さが高くなっている。
【００３１】
図２は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図１２は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図１１を参照して、この発明の実施の形態１における半導体装置１００の製造方法について詳細に説明する。なお、以下の半導体装置１００の製造方法の説明において、単に、「基板」という場合には、各段階で、Ｓｉ基板２上方に形成されている膜等をも含む被処理対象の基板を意味するものとする。
【００３２】
まず、図３に示すように、Ｓｉ基板２上に素子分離領域４を形成し（ステップＳ２）、Ｓｉ基板２を、ｐＭＩＳ領域と、ｎＭＩＳ領域とに分離する。その後、ｐＭＩＳ領域、ｎＭＩＳ領域に、それぞれ、ｎＷＥＬＬ６、ｐＷＥＬＬ８を形成する（ステップＳ４）。その後、Ｓｉ基板２上に、ＨｆＯ２膜１２を形成し（ステップＳ６）、さらに、ＨｆＯ２膜１２上部に、Ｎｉ膜１４を形成する（ステップＳ８）。ここで、ＨｆＯ２膜のＥＯＴは、約２．０nmである。また、Ｎｉ膜１４の膜厚は、約５．０nm〜１０．０nm程度である。
【００３３】
次に、フォトリソグラフィ法により、図４に示すように、少なくともｐＭＩＳ領域のゲート電極を形成する位置を被覆するマスク５０を形成する（ステップＳ１０）。次に、マスク５０をマスクにして、エッチングを行う（ステップＳ１２）。ここでのエッチングでは、ウェットエッチング等、ＨｆＯ２膜１２に与える損傷が少ない方法を用いる。これにより、少なくともｎＭＩＳ領域のゲート電極形成位置付近のＮｉ膜１４を除去して、この部分において、ＨｆＯ２膜１２を露出させる。その後、マスク４０を除去する（ステップＳ１４）。
【００３４】
次に、図５に示すように、基板全面に、Ｔｉ膜１６を形成する（ステップＳ１６）。Ｔｉ膜の膜厚は、約５．０nm〜１０．０nm程度とする。続けて、図６に示すように、Ｔｉ膜１６上に、Ｗ膜１８を形成し（ステップＳ１８）、さらに、Ｗ膜１８上に、キャップ膜２０として、ＳｉＮ膜を形成する（ステップＳ２０）。ここで、Ｗ膜１８の膜厚は、約４０〜５０nmである。
【００３５】
次に、図７に示すように、ゲート電極の加工を行う（ステップＳ２２）。ここでは、まず、フォトリソグラフィにより、各領域において、キャップ膜２０上の、ゲート電極を形成する位置を被覆するレジストマスク５２を形成する。このレジストマスク５２をマスクとして、キャップ膜２０、Ｗ膜１８、Ｔｉ膜１６、Ｎｉ膜１４を順にエッチングする。その後、レジストマスク５２を除去する。このエッチングの際には、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いる。また、ＨｆＯ２膜１２あるいはＳｉ基板２と、ゲート電極の材料膜とのエッチング選択比を考慮し、ＨｆＯ２膜あるいはＳｉ基板２に与えるダメージの少ないエッチングを行う。
これにより、ｐＭＩＳ領域、ｎＭＩＳ領域のそれぞれに、ゲート電極が形成される。また、上述したように、ｐＭＩＳ領域に形成されるゲート電極の方が、Ｎｉ膜１４の膜厚分（約５．０nm〜１０．０nm程度）だけ、ｎＭＩＳ領域に形成されるゲート電極よりも、厚くなっている。
【００３６】
次に、図８に示すように、オフセットスペーサ２２を形成する（ステップＳ２４）。ここでは、ＳｉＮ膜をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、あるいは、ＳｉＯ２膜をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により堆積した後、エッチバックにより、ゲート電極の側面にのみＳｉＮ（ＳｉＯ２）膜を残すようにして、オフセットスペーサ２２を形成する。オフセットスペーサ２２は、最も幅の広い部分で、約３０nmとなるようにする。また、ｐＭＩＳのゲート電極の方が、ｎＭＩＳのゲート電極よりも、約５.０〜１０.０nm程度厚いため、ｐＭＩＳ領域のオフセットスペーサ２２の厚さ（図１における上下方向）も、ｎＭＩＳ領域のオフセットスペーサ２２の厚さよりも、全体に厚く形成される。
なお、ここで、ＳｉＯ２膜をＰＥＣＶＤ法により成膜する場合の成膜温度は、ゲート電極の各金属表面の酸化を避けるため、約４００℃以下とする。
【００３７】
次に、図９に示すように、オフセットスペーサ２２より外側の、表面に露出するＨｆＯ２膜１２をエッチングにより除去する（ステップＳ２６）。ここでは、ウェットエッチングを用いるが、オフセットスペーサ２２の膜厚が所望の膜厚に維持されるように、オフセットスペーサ２２と、ＨｆＯ２膜１２とのエッチング選択比を十分に大きくする。なお、このウェットエッチングの際には、金属材料がエッチングされるような薬液やガスを用いても、ゲート電極は、オフセットスペーサ２２と、キャップ膜２０により保護されているため、損傷を受けることはない。
【００３８】
次に、ｐＭＩＳ領域に、エクステンション３０と、Ｈａｌｏ３２とを形成する（ステップＳ２８）。ここでは、ｎＭＩＳ領域を覆うマスクを形成し、このマスクと、ｐＭＩＳ領域のゲート電極と、オフセットスペーサ２２とをマスクとして、Ｓｉ基板２に、ｐ型の不純物をイオン注入する。これにより、ｐＭＩＳ領域にエクステンション３０が形成される。その後、ｎ型不純物を、斜めイオン注入し、Ｈａｌｏ３２を形成する。Ｈａｌｏ３２は、エクステンション３０と、ｎＷＥＬＬ６とのｐｎ接合を包含するようにして形成する。ここで、Ｈａｌｏ３２形成の際には、斜めイオン注入が行われるため、イオンが横方向の運動量をもつ。従って、ゲート電極側面に金属が露出している場合、金属がスパッタされることが考えられる。しかし、ここでは、ゲート電極側面は、オフセットスペーサ２２に保護されているため、イオンによる、ゲート電極のスパッタを抑えることができる。
【００３９】
また、ここで、Ｈａｌｏ３２形成のイオン注入の際の、Ｓｉ基板２表面の法線に対する注入角度をθとし、イオンの飛程をＲｐとし、オフセットスペーサ２２の最も広い部分の幅をＷとする場合、式（１）の関係を満たすように、イオン注入の角度を調整する。
Ｒｐ×ｓｉｎθ≦Ｗ        ・・・・（１）
これにより、オフセットスペーサ２２を突き抜けて、イオンがゲート電極に侵入することも抑えることができる。
【００４０】
次に、ｎＭＩＳ領域に、エクステンション３０と、Ｈａｌｏ３２とを形成する（ステップＳ３０）。ここでは、ｐＭＩＳ領域を覆うマスクを形成し、このマスクと、ｎＭＩＳ領域のゲート電極と、オフセットスペーサ２２とをマスクとして、Ｓｉ基板２に、ｎ型の不純物をイオン注入して、エクステンション３０を形成する。続けて、ｐ型不純物を、斜めイオン注入し、Ｈａｌｏ３２を形成する。Ｈａｌｏ３２は、エクステンション３０と、ｐＷＥＬＬ８とのｐｎ接合を包含するようにして形成する。Ｈａｌｏ３２形成のためのイオン注入の際の、Ｓｉ基板２表面の法線に対する注入角度θは、上述と同様に、Ｒｐ×ｓｉｎθが、オフセットスペーサ２２の膜厚以下となるように考慮して決定する。
【００４１】
ところで、一般に、ｐ型不純物の方が、ｎ型不純物よりも拡散が早い。従って、拡散層の深さをほぼ同じにするためには、ｐＭＩＳ領域のＨａｌｏ３２の不純物（即ち、ｎ型不純物）の方の飛程Ｒｐを大きくする必要がある。しかし、この実施の形態１では、上述したように、ゲート電極の膜厚がｐＭＩＳ領域の方が厚く、これに伴って、ｐＭＩＳ領域のオフセットスペーサ２２の厚さが、ｎＭＩＳ領域のオフセットスペーサ２２の厚さに比して、全体に大きくなっている。即ち、ｐＭＩＳ領域のＨａｌｏ３２のイオン注入時における、基板深さ方向に対するオフセットスペーサ２２の注入阻止能は、ｎＭＩＳ領域における、基板深さ方向に対するオフセットスペーサ２２の注入阻止能よりも大きくなる。従って、より飛程Ｒｐが大きいｐＭＩＳ領域においても、Ｈａｌｏ３２のオフセットスペーサ２２下のＨａｌｏ濃度が濃くなるのを効果的に抑えることができる。
【００４２】
次に、図１０に示すように、各領域のオフセットスペーサ２２と、ＨｆＯ２膜１２との側面に、それぞれ、サイドウォール２４を形成する（ステップＳ３２）。ここでは、まず、ＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、エッチバックによりオフセットスペーサ２２と、ＨｆＯ２膜１２の側面にのみＳｉＮ膜を残すことにより、サイドウォール２４を形成する。
【００４３】
次に、ｐＭＩＳ領域に、ソース/ドレイン３４を形成する（ステップＳ３４）。ここでは、ｎＭＩＳ領域を被覆するマスクを形成し、このマスクと、ｐＭＩＳ領域のゲート電極、オフセットスペーサ２２、サイドウォール２４とをマスクとして、ｐ型のイオンを注入する。注入後は、マスクを除去する。その後、ｎＭＩＳ領域に、ソース/ドレイン３４を形成する（ステップＳ３６）。ここでは、ｐＭＩＳ領域を被覆するマスクを形成し、このマスクと、ｎＭＩＳ領域のゲート電極、オフセットスペーサ２２、サイドウォール２４とをマスクとして、ｎ型のイオンを注入する。注入後、マスクを除去する。不純物注入後、不純物活性化のためのアニールを行う（ステップＳ３８）。ここで、アニールは、約１０００℃〜１０５０℃程度の温度とし、熱処理時間は、約１秒間とする。
【００４４】
次に、Ｓｉ基板２のソース/ドレイン３４上に、ＮｉＳｉ層３８を形成する（ステップＳ４０）。ここでは、まず、図１１に示すように、基板全面に、Ｎｉ膜５４を形成する。その後、約３０秒間、約４００℃程度の熱処理を加える。これにより、図１２に示すように、ソース/ドレイン３４表面において露出するＳｉ基板２のＳｉと、Ｎｉ膜５４のＮｉとが反応し、自己整合的に、ソース/ドレイン３４上にＮｉＳｉ層３８が形成される。その後、硫酸と過酸化水素の混合液や、あるいは、アンモニアと過酸化水素との混合液、あるいは、アンモニアと過酸化水素と水との混合液等を用いたウェットエッチングにより未反応のＮｉ膜５４を選択的に除去する。この際にも、ゲート電極は、キャップ膜２０と、オフセットスペーサ２２及びサイドウォール２４とで保護されているため、薬液によるゲート電極の溶解等のダメージを受けることがない。
【００４５】
その後、従来と同様の技術により、基板上に、層間絶縁膜４０を形成し、層間絶縁膜４０に、ＮｉＳｉ層３８に至るコンタクトプラグ４２を形成し、更に、コンタクトプラグ上に、金属配線４４を形成する。
以上のようにして、図１に示すような半導体装置１００を形成することができる。
【００４６】
以上説明したように、この実施の形態１によれば、各領域のゲート電極において、表面には、キャップ膜２０が形成され、側面にはオフセットスペーサ２２が形成されている。このように、ゲート電極は、キャップ膜２０と、オフセットスペーサ２２とにより保護されているため、後の、エクステンション３０、Ｈａｌｏ３２、ソースドレイン３４形成の際のイオン注入においても、イオンが、ゲート電極内に混入することがない。従って、後の工程において、メタルゲートの変質を抑えることができ、良好なデバイス特性の半導体装置を得ることができる。また、実施の形態１によれば、ゲート電極は、加工の際、既にキャップ膜２０が形成され、加工直後にオフセットスペーサ２２が形成される。従って、ゲート電極形成後の、各膜のエッチングの際に、ゲート電極が同時にエッチングされるのを防ぐことができる。従って、良好なデバイス特性を有する微細な半導体装置をより正確に製造することができる。
【００４７】
特に、実施の形態１においては、Ｈａｌｏ３２形成のために、斜めイオン注入を行う。この際、イオンは、横方向の運動量を持つことになるため、ゲート電極の側面に金属が露出している場合には、金属がスパッタリングされ、装置内に付着し、クロスコンタミネーションの原因となることや、基板に再付着して、セルフコンタミネーションの原因となることが考えられる。しかし、実施の形態１によれば、ゲート電極側面も、イオン注入の際には、既に、オフセットスペーサ２２により保護されているため、ゲート電極の金属がスパッタリングされるのを防ぐことができる。また、ゲート電極側面を突き抜けて、金属内にイオンが侵入することも考えられる。しかし、実施の形態１においては、斜め注入より形成されるＨａｌｏ３２形成の際のイオン注入角度を、オフセットスペーサ２２の膜厚を考慮して算出する。従って、Ｈａｌｏ３２形成の際に、イオンが、オフセットスペーサ２２を突き抜けて、ゲート電極へ混入するのを抑えることができる。
【００４８】
また、ここでは、ｐＭＩＳ１１０のゲート電極が、ｎＭＩＳ１２０のゲート電極よりも厚いことから、ｐＭＩＳ１１０のオフセットスペーサ２２の基板に垂直な方向の膜厚は、全体に、ｎＭＩＳ１２０のオフセットスペーサ２２の膜厚よりも厚く形成される。そして、これにより、ｐＭＩＳ領域のＨａｌｏ３２のイオン注入時におけるマスクの膜厚が、ｎＭＩＳ領域におけるマスクの膜厚よりも大きくなる。従って、よりＨａｌｏ３２不純物の飛程Ｒｐを大きくする必要のあるｐＭＩＳ領域においても、オフセットスペーサ２２によるマスクを越えて基板に注入される不純物の量を抑えることができ、Ｈａｌｏ３２の濃度が濃くなるのを、効果的に抑えることができる。
【００４９】
なお、実施の形態１においては、簡略化のため、ｐＭＩＳ１１０と、ｎＭＩＳ１２０とが、１つずつ、１の基板上に形成されている場合について説明した。しかし、この発明は、これに限るものではなく、ｐ型あるいはｎ型のトランジスタのみが形成されている場合や、ｐ型、ｎ型のトランジスタが複数個ずつ形成されている場合等、様々な場合に適用することができる。
【００５０】
また、実施の形態１においては、ゲート絶縁膜として、ＥＯＴ約２nmのＨｆＯ２膜１２を用いる場合について説明した。しかし、この発明において、ゲート絶縁膜の材料や膜厚は、これに限るものではない。ゲート絶縁膜としては、例えば、ＨｆＯ２膜、ＨｆＳｉｘＯｙ、ＨｆＡｌｘＯｙ等のHigh-k膜や、ＳｉＯ２膜、あるいは、これらに窒素を添加した膜の群から選ばれるいずれか１の膜からなる単層膜、あるいは、これらの群から選ばれる少なくとも１の膜を含む積層膜であってもよい。またゲート絶縁膜の膜厚は、ゲート長と、ＥＯＴの許容値、リーク電流の許容値等を考慮して適宜決定すればよい。
【００５１】
また、実施の形態１において、ゲート電極は、それぞれ、金属膜を複数積層した構造のものについて説明した。これは、ゲート電極の閾値電圧を低くする必要があるためであるが、閾値電圧の問題を考慮すれば、ゲート電極の構造は、これに限るものではなく、単層の金属膜で形成されているものや、あるいは、より多くの層が積層されているものであってもよい。
【００５２】
実施の形態１において、ｐＭＩＳ領域のゲート電極の最下層の金属膜として、Ｎｉ膜１４を形成する場合について説明した。しかし、この発明において、最下層の金属膜は、これに限るものではなく、ｐＭＩＳ１１０の閾値電圧を低くするために、ｐ+Ｐｏｌｙ−Ｓｉの仕事関数に近いものを選択すればよい。このような膜としては、例えば、上記Ｎｉの他、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕからなる群から選ばれる少なくとも１の金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群から選ばれる少なくとも１の金属の窒化物、珪化物、炭化物、若しくは、酸化物、その他の化合物からなる膜であってもよい。例えば、金属酸化物としては、Ｒｕ酸化物、Ｉｒ酸化物等が考えられる。更に、正規組成のＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、ＮｂＮ等であってもよい。
なお、ここで、Ｎｉ膜１４は、仕事関数を制御するためのものである。従って、その膜厚は、約１〜２nm程度あれば良いが、この発明においては、この膜厚に限るものではない。この膜厚は、金属膜の膜種や、必要なゲート電極の膜厚等を考慮して決定すればよい。
【００５３】
また、ｎＭＩＳ領域のゲート電極においては、Ｎｉ膜１４上部に、Ｔｉ膜１６を形成する場合について説明した。しかし、この発明において、Ｎｉ膜１４上の金属膜は、これに限るものではなく、ｎＭＩＳ１２０の閾値電圧を低くするために、ｎ+Ｐｏｌｙ−Ｓｉの仕事関数に近いものを選択すればよい。Ｔｉ膜１６に代わる金属膜としては、例えば、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗからなる群から選ばれる少なくとも１の金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群から選ばれる少なくとも１の金属の窒化物、珪化物、炭化物、若しくは、酸化物、その他の化合物からなる膜であってもよい。ただし、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｎｂの窒化物は、正規組成でなく、Ｎの量が少ない場合に、ｎＭＩＳのゲート電極材料として好適である。
なお、Ｔｉ膜１６は、仕事関数を制御するためのものである。従って、その膜厚は、約１〜２nm程度あれば良いが、この発明においては、この膜厚に限るものではない。上述したように、この膜厚も、用いる金属膜の膜種や、必要なゲート電極の膜厚等を考慮して決定すればよい。
【００５４】
また、実施の形態１においては、ｐＭＩＳ領域において、Ｎｉ膜１４を形成し、その後、Ｔｉ膜１６を形成する場合について説明した。しかし、この発明においては、Ｔｉ膜を先に形成して、ｎＭＩＳ領域にのみＴｉ膜を残し、ｐＭＩＳ、ｎＭＩＳ領域の両方にＮｉ膜を形成するものであっても良い。このような順序は、ｐＭＩＳ、ｎＭＩＳ領域のそれぞれにおいて、仕事関数を制御するために用いるＮｉや、Ｔｉ等金属膜の加工の容易さ、反応性等を考慮して決定すればよい。
【００５５】
仕事関数を制御するために用いる金属膜について、ｐＭＩＳ、ｎＭＩＳのいずれを積層するか決定するには、例えば、次のような手順を踏むとよい。即ち、まず、ｐＭＩＳ、ｎＭＩＳとして適当な金属膜の組み合わせを選択する。そして、この金属膜の組み合わせから、ゲート絶縁膜の材料を考慮した場合に、エッチング選択性をより大きくとれる金属膜を先に形成するようにする。
【００５６】
また、更に具体的な、ゲート電極の仕事関数を制御する金属膜の組み合わせとしては、例えば、ｐＭＩＳとして、ＴｉＮを用いて、ｎＭＩＳとして、ＺｒＮ、ＷＳｉ、ＴａＳｉＮを用いたものなどが考えられる。これらの場合で、例えば、ゲート絶縁膜が、ＳｉＯ２あるいはＨｆＯ２を主成分とするものである場合には、先に、ＴｉＮ膜を形成し、Ｈ２Ｏ２、あるいは、Ｈ２Ｏ２とＨ２ＳＯ４との混合液、Ｈ２ＳＯ４とＮＨ３とＨ２Ｏとの混合液等で、ｎＭＩＳ領域のＴｉＮ膜を選択的に除去することができる。
【００５７】
また、各領域のゲート電極において、Ｔｉ膜１６上に形成する金属膜として、Ｗを用いた。しかし、この発明においては、Ｗ膜１８に限るものではなく、ＷＳｉ２等の化合物や、Ｍｏ等の他の金属であってもよい。また、Ｗ膜１８の膜厚は、約４０〜５０nmである場合について説明した。これは、シート抵抗が５Ω/cm2程度以下に抑えられるように考慮したものであるが、この発明においては、必ずしもこの膜厚、あるいは抵抗に限定されるものではない。
【００５８】
また、実施の形態１においては、Ｔｉ膜１６上に、別途、Ｗ膜１８を形成する場合について説明した。しかし、この発明においてはこれに限るものではない。ここでは、Ｔｉ膜１６、Ｗ膜１８の別種の金属を積層しているが、例えば、下側の金属膜（ここでは、Ｔｉ膜１６）として選択した金属膜が、上側の金属膜（ここでは、Ｗ膜１８）として選択した金属膜と同程度以下の低効率を有し、更に、その後の工程に適合するものであれば、下側の金属膜と上側の金属膜とを兼用して、１種の金属膜とするものであってもよい。
【００５９】
また、実施の形態１において、保護膜としてのキャップ膜２０は、ＳｉＮを用いて形成する場合について説明した。しかし、この発明においては、これに限るものではない。キャップ膜２０としては、イオン注入を行っても変質しにくく、また、酸化雰囲気中での金属酸化に対するバリア性を有し、かつ、活性化のための熱工程においても下層の金属（実施の形態１では、Ｗ膜１８）と反応しにくいものを用いればよい。具体的には、例えば、ＳｉＮ膜のほかに、ＳｉＯ２膜や、ＳｉＯ２膜とＳｉＮ膜の積層膜等が考えられるが、上記の条件を満たせば、他の材料であってもよい。但し、ＳｉＯ２を用いる場合には、洗浄工程におけるＨＦを含む溶液による処理において、このＳｉＯ２膜のエッチング量を少なくするように配慮する必要がある。
【００６０】
また、実施の形態１においては、ゲート加工の際に、レジストマスク４２を用いる場合について説明した。しかし、この発明においてはこれに限るものではなく、例えば、レジストマスクを用いて、キャップ膜２０のみをエッチングした後、レジストマスクを除去し、下層の金属のエッチングにおいては、キャップ膜２０をハードマスクとしてエッチングするものであっても良い。
【００６１】
また、実施の形態１においては、オフセットスペーサ２２形成用の材料膜として、ＳｉＮ膜をＬＰＣＶＤ法により形成する場合、あるいは、ＳｉＯ２膜をＰＥＣＶＤ法を用いて形成する場合について説明した。これは、オフセットスペーサ膜２２としては、メタルの酸化を抑える必要があるため、還元雰囲気中で形成することができるＳｉＮ膜を用いることが好ましいためである。また、ＳｉＯ２膜を用いる場合、その成膜が酸化雰囲気中で行われるため、成膜時のプロセス温度を約４００℃以下に抑え、金属表面の酸化を抑える必要があるためであり、ＰＥＣＶＤ法によれば、比較的低温での成膜が可能なためである。しかし、この発明はこれらに限るものではなく、成膜する膜種や、成膜時の金属の酸化等を考慮すれば、他のＣＶＤ法等であってもよい。但し、成膜方法としては、ＰＶＤ（Physical Vapor Deposition）法より、被覆性の高いＣＶＤ法が好適である。また、ＳｉＮをＣＶＤ法で成膜する場合等のように、還元雰囲気中でプロセスが行われるものであっても、堆積開始までの昇温工程において、金属表面が酸化されないように、非酸化性雰囲気中で昇温を行うことが望ましい。
【００６２】
また、オフセットスペーサ２２の幅は、一番幅の広いところにおいて３０nmとする場合について説明した。しかし、この発明において、オフセットスペーサ２２の幅は、この幅に限るものではない。オフセットスペーサ２２の幅は、エクステンションの接合深さ等を勘案して決定すればよい。例えば、ゲート長１００nmの場合、エクステンションとゲート電極との典型的なオーバーラップ量は、片側が、３０nm以下である。エクステンションの基板の深さ方向の接合深さ（ｘｊ）が９０nmとすると、接合の横方向への広がりは、経験的にその７０%程度、すなわち、約６０nm程度と考えられる。この場合、オフセットスペーサの膜厚が３０nm以上あればオーバーラップ量は、片側３０nm以下に抑えることができる。また、エクステンションの接合深さは、シート抵抗や、トランジスタのオフ電流などの制約により、最適の値に決定する。従って、前述の値とは異なる場合があるが、この場合でも、上記関係を考慮してオフセットスペーサ２２の膜厚を決定すればよい。
【００６３】
また、上述のように、Ｈａｌｏ３２形成のためのイオン注入の際、注入角度θを、Ｒｐ×ｓｉｎθが、オフセットスペーサ２２の幅より小さくなるように調整した。この発明は、必ずしもこの関係が成り立つ場合に限るものではない。しかし、イオン注入の際の、ゲート電極へのイオンの混入をより効果的に抑えるためには、注入角度θ、飛程距離Ｒｐ、オフセットスペーサ２２の幅Ｗの関係を考慮して、各値を決定することがより有効である。
【００６４】
また、ＨｆＯ２膜１２の、オフセットスペーサ２２より外側で露出する部分については、オフセットスペーサ２２形成後に、エッチングにより除去する場合について説明した。これは、不均一な残膜厚を持ったゲート絶縁膜越しにイオン注入を行った場合、浅い不純物拡散層においては、拡散層の深さや、ＨｆＯ２膜等の残存の絶縁膜を介してＳｉ基板に導入される不純物の量に、不均一が生じるためである。しかし、この発明において、ＨｆＯ２膜の除去は、オフセットスペーサ２２形成後に別途エッチングにより除去する場合に限らず、例えば、オフセットスペーサ２２を形成する際の、エッチバックの工程で、同時に除去してもよい。
また、エッチバックにより除去する場合でも、別途エッチングにより除去する場合であっても、ゲート電極の金属は、既にオフセットスペーサ２２で被覆された状態にある。従って、メタルゲート電極の損傷を抑えることが可能であり、ＨｆＯ２膜除去の際に用いる方法においても、使用可能なプロセスの選択肢は広がる。
【００６５】
また、実施の形態１においては、基板上にＮｉ膜５４を形成して、ソース/ドレイン３４表面にＮｉＳｉ層３８を形成する場合について説明した。しかし、この発明はこれに限るものではない。例えば、Ｎｉ膜５４を形成すると、シリサイド化熱工程の間に、Ｎｉ膜５４の表面が劣化するような場合、Ｎｉ膜５４に代えて、ＴｉＮ等の耐熱性の強い膜を形成するものであってもよい。このように、シリサイド層は、ＮｉＳｉに限るものではなく、例えば、Ｃｏや、Ｔｉ等を用いて、これをシリサイド化した、ＣｏＳｉ２、ＴｉＳｉ２層等を形成するものであってもよい。例えば、Ｔｉを用いる場合、その形成温度は約７００℃とする。また、シリサイド層は、低抵抗化のために形成するものであるが、特に、低抵抗化を考慮する必要がない場合には、必ずしも、シリサイド層が形成されているものに限るものではない。
【００６６】
実施の形態２．
図１３は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図１３に示す半導体装置２００は、実施の形態１における半導体装置１００と類似するものである。
【００６７】
但し、半導体装置２００においては、ｐＭＩＳ２１０、ｎＭＩＳ２２０共に、実施の形態１におけるゲート絶縁膜であるＨｆＯ２膜１２に代えて、ＳｉＯ２膜６０とＨｆＯ２膜６２との積層膜を用いる。
また、ｐＭＩＳ２１０においては、ゲート電極として、ＴｉＮ膜６４、ＺｒＮ膜６６、Ｗ膜６８との積層膜を用いる。また、ｎＭＩＳ２２０のゲート電極としては、ＺｒＮ膜６６とＷ膜６８との積層膜を用いる。また、各ゲート電極には、半導体装置１００と同様に、キャップ膜２０が形成されている。
【００６８】
また、実施の形態２においても、各ゲート電極側面には、オフセットスペーサ７０とサイドウォール７２とが形成されている。オフセットスペーサ７０の最も幅の大きな部分の幅（即ち、最もＳｉ基板２に近い部分の断面方向の幅）Ｗ７０は、サイドウォールの最も幅の大きな部分の幅Ｗ７２に対して、１/３〜１/２程度となっている。具体的には、ゲート長が、約５０nmであるのに対して、オフセットスペーサ７０の幅Ｗ７０は、約１０nm程度、サイドウォール７２の幅Ｗ７２は、約２５nm程度となっている。
その他の構造は、実施の形態１と同様である。
【００６９】
実施の形態２における半導体装置２００の製造方法は、実施の形態１と同様である。但し、ステップＳ６のＨｆＯ２膜６２形成の前に、ＳｉＯ２膜を熱酸化により形成する。また、その後、ステップＳ８においては、Ｎｉ膜の形成に代えて、ＴｉＮ膜を形成する。そして、マスク形成後（ステップＳ１０）のエッチングにおいては、Ｈ２Ｏ２、あるいは、Ｈ２Ｏ２とＨ２ＳＯ４との混合液、Ｈ２ＳＯ４とＮＨ３とＨ２Ｏとの混合液等で、ｎＭＩＳ領域のＴｉＮ膜を選択的に除去する。その後、ＴｉＮ膜６２を覆って、基板全面に、ＺｒＮ膜６６を形成する（ステップＳ１２）。更に、Ｗ膜６８の形成を行い（ステップＳ１４）、キャップ膜２０の形成後、ゲート加工を行い（ステップＳ１６〜Ｓ１８）、続けて、実施の形態１のステップＳ２０〜Ｓ４０と同様のステップを行うことにより、半導体装置２００が形成される。
【００７０】
以上説明したように、この実施の形態においても、各領域のゲート電極において、表面には、キャップ膜２０が形成され、側面にはオフセットスペーサ７０が形成されている。このように、ゲート電極は、キャップ膜２０と、オフセットスペーサ７０とにより保護されているため、後の、イオン注入におけるメタルゲートのダメージを抑えることができ、良好なデバイス特性の半導体装置を得ることができる。
【００７１】
また、実施の形態２では、オフセットスペーサ７０の一番広い部分の幅Ｗ７０を、１０nmとし、サイドウォール７２の幅Ｗ７２について、オフセットスペーサの幅Ｗ７０の、２〜３倍とする場合について説明した。これらは、半導体装置の典型的なゲート長や接合深さに対するより好適な値であるが、この発明は、必ずしも、これに限るものではない。オフセットスペーサ７０の幅Ｗ７０やサイドウォール７２の幅Ｗ７２は、ゲート長や接合深さ等を考慮して勘案することが好ましい。
【００７２】
具体的に例えば、ゲート長が１００nmである場合には、エクステンション３０とゲート電極との典型的なオーバーラップ量は、片側で、約３０nm以下である。エクステンションの基板深さ方向の接合深さ（ｘｊ）が９０nmとすると、接合横方向への広がりは、経験的にその約７０%、即ち、約６０nm程度であると考えられる。従って、オフセットスペーサ７０の幅Ｗ７０が約３０nm以上であれば、オーバーラップ量は、片側で、３０nm以内に抑えることができる。また、サイドウォール７２に関しても、同様に、ソース/ドレイン３４の接合深さを勘案して、決定すればよい。即ち、接合深さが１５０nmの場合、横方向への広がりは、その約７０%程度の約１０５nmである。接合端の位置がゲート電極端部よりもチャネル側に入り込まないようにするためには、サイドウォール７２とオフセットスペーサ７０との幅の合計Ｗ７０＋Ｗ７２が、１０５nmであればよい。典型的には上述したように、オフセットスペーサ７０の幅Ｗ７０に対して、サイドウォールの幅Ｗ７２が、２〜３倍となることが考えられる。
【００７３】
なお、実施の形態１、２において、キャップ膜２０は、この発明の保護膜に該当し、オフセットスペーサ２２、７０、サイドウォール２４、７２は、それぞれ、第１側壁、第２側壁に該当する。また、この実施の形態において、エクステンション３０は、この発明の第１不純物拡散層に該当し、ソース/ドレインは、第２不純物拡散層に該当し、Ｈａｌｏ３２は、不純物拡散防止層に該当する。
【００７４】
また、実施の形態１、２において、ｐＭＩＳ領域、ｎＭＩＳ領域はそれぞれ、この発明の、第１、第２領域に該当する。また、この実施の形態においては、ｐ型、ｎ型が、それぞれ、この発明の、第１、第２導電型に該当する。また、実施の形態において、ＮｉＳｉ層３８が、この発明の金属珪化物層に該当する。
【００７５】
また、実施の形態１、２において、ステップＳ６を実行することにより、この発明の絶縁膜形成工程が実行される。また、この実施の形態において、ステップＳ８〜Ｓ１８を実行することにより、この発明の金属膜形成工程が実行される。また、例えば、この実施の形態において、ステップＳ２０を実行することにより、この発明の保護膜形成工程が実行される。また、例えば、この発明の実施の形態において、ステップＳ２２、２４を実行することにより、それぞれ、パターニング工程、第１側壁形成工程が実行される。また、例えば、ステップＳ２８〜Ｓ３０を実行することにより、この発明の第１不純物拡散層形成工程が実行される。また、この実施の形態において、ステップＳ３２を実行することにより、この発明の第２側壁形成工程が実行される。また、例えば、ステップＳ３４〜３６を実行することにより、この発明の第２不純物拡散層形成工程が実行される。また、例えば、ステップＳ２を実行することにより、この発明の素子分離領域形成工程が実行される。
【００７６】
また、例えば、ステップＳ８〜Ｓ１２を実行することにより、第１金属膜形成工程が実行され、ステップＳ１６を実行することにより、第２金属膜形成工程が実行される。また、例えば、ステップＳ４０を実行することにより、金属珪化物層形成工程が実行される。
【図面の簡単な説明】
【００７７】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態２における半導体装置について説明するための断面模式図である。
【符号の説明】
【００７８】
１００  半導体装置
１１０  ｐＭＩＳ
１２０  ｎＭＩＳ
２  Ｓｉ基板
４  素子分離領域
６  ｎＷＥＬＬ
８  ｐＷＥＬＬ
１２  ＨｆＯ２膜
１４  Ｎｉ膜
１６  Ｔｉ膜
１８  Ｗ膜
２０  キャップ膜
２２  オフセットスペーサ
２４  サイドウォール
３０  エクステンション
３２  Ｈａｌｏ
３４  ソース/ドレイン
３８  ＮｉＳｉ層
４０  層間絶縁膜
４２  コンタクトプラグ
４４  金属配線
５０  マスク
５２  レジストマスク
５４  Ｎｉ膜
６０  ＳｉＯ２膜
６２  ＨｆＯ２膜
６４  ＴｉＮ膜
６６  ＺｒＮ膜
６８  Ｗ膜
７０  オフセットスペーサ
７２  サイドウォール
【図１】
2005142539.tif 000003
【図２】
2005142539.tif 000004
【図３】
2005142539.tif 000005
【図４】
2005142539.tif 000006
【図５】
2005142539.tif 000007
【図６】
2005142539.tif 000008
【図７】
2005142539.tif 000009
【図８】
2005142539.tif 000010
【図９】
2005142539.tif 000011
【図１０】
2005142539.tif 000012
【図１１】
2005142539.tif 000013
【図１２】
2005142539.tif 000014
【図１３】
2005142539.tif 000015