(57)【要約】【課題】  過電流制限が動作して出力電圧が低下した場合でも、従来の回路に比較して過電流制限の特性を向上させた電流モード降圧型スイッチングレギュレータの過電流制限回路を提供すること。【解決手段】  過電流になったらＳＲ−ラッチのセット端子に入力されるパルスを任意の数だけスキップさせることにより見かけ上の発振周波数を低減させ、過電流検出コンパレータの応答遅延による影響を低減するような構成にすることで、過電流制限が動作して出力電圧ＶＯＵＴが低下した場合でも過電流制限の特性を向上させている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
過電流検出回路を備え、該過電流検出回路の過電流検出によりスイッチング出力信号を変化させる電流モード降圧型スイッチングレギュレータにおいて、
前期過電流検出回路の過電流検出を入力するパルス調整回路を設け、過電流状態において該パルス調整回路により前記スイッチング出力信号を間引いて出力することを特徴とする電流モード降圧型スイッチングレギュレータの過電流制限回路。
【請求項２】
前期パルス調整回路はＳＲ−ラッチ回路を備え、過電流状態で前記過電流検出回路から出力されるパルスの直後に前記ＳＲ−ラッチのセット端子に入力されるパルスを任意の数だけ間引くことを特徴とする請求項１記載の電流モード降圧型スイッチングレギュレータの過電流制限回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電流モード降圧型スイッチングレギュレータの電流制限回路に関するものである。
【背景技術】
【０００２】
従来の電流モード降圧型スイッチングレギュレータの過電流制限回路は図６のブロック図に示されるようにしているものがある。（例えば、非特許文献１参照）
スイッチ１０７は入力電圧ＶＩＮをコイル１０９に供給するためのものである。
エラーアンプ１０１は、出力端子１１３の出力電圧ＶＯＵＴを第１の抵抗１１０と第２の抵抗１１１で分圧した電圧と、基準電圧源１００から供給される基準電圧ＶＲＥＦとの差を増幅する。
【０００３】
減算器１０３により、エラーアンプ１０１の出力信号から、スロープ補正回路１０２から出力される補正ランプ波を減じたものがコンパレータ１０４の反転入力端子に入力される。スロープ補正回路１０２から出力される補正ランプ波は、図中に示したようにのこぎり波状をしている。
【０００４】
コンパレータ１０４の非反転入力端子にはスイッチ１０７に流れる電流を電圧に変換したものが入力される。図示しないが通常はスイッチ１０７と直列に接続したセンス抵抗を用いて電流を検出する。スイッチ１０７に流れる電流に比例した値が電圧情報としてコンパレータ１０４の非反転入力端子に入力される。
【０００５】
出力電圧ＶＯＵＴが低いと、エラーアンプ１０１の出力は上昇するので、コンパレータ１０４の状態がＬからＨに遷移するには、より大きな値をコンパレータ１０４の非反転入力端子に印加する必要がある。すなわち出力電圧ＶＯＵＴが低いと、スイッチ１０７により多くの電流を流すことでコンパレータ１０４の出力が反転する。コンパレータ１０４の出力はＯＲ回路１１５を介してＳＲ−ラッチ１０６のリセット端子Ｒに入力される。
【０００６】
ＳＲ−ラッチ１０６のセット端子Ｓには発振器１０５が接続されており、発振器１０５からは図中に示したように一定周期のパルスが出力されている。
ＳＲ−ラッチ１０６の出力端子Ｑはスイッチ１０７に接続されており、ＳＲ−ラッチ１０６の出力端子ＱがＨのとき、スイッチ１０７がＯＮする。
【０００７】
過電流検出コンパレータ１１４の非反転入力端子にはコンパレータ１０４と同様にスイッチ１０７に流れる電流を電圧に変換したものが入力される。上記のように通常はスイッチ１０７と直列に接続したセンス抵抗を用いて電流を検出する。スイッチ１０７に流れる電流に比例した値が電圧情報として過電流検出コンパレータ１１４の非反転入力端子にも入力される。
【０００８】
また、過電流検出コンパレータ１１４の反転端子には基準電圧源１１３が接続され、過電流検出コンパレータ１１４の出力はＯＲ回路１１５に接続される。スイッチ１０７に流れる電流が大きくなると、過電流検出コンパレータ１１４の非反転入力端子に入力される電圧も大きくなり、この値が基準電圧源１１３で設定されている電圧よりも大きくなると過電流検出コンパレータ１１４の出力はＨｉｇｈとなるため、ＳＲ−ラッチ１０６はリセットされるので、スイッチ１０７はＯＦＦする。すなわち過電流状態となるとスイッチ１０７をＯＦＦすることで、これ以上電流が流れるのを防止し過電流制限機能が働く。
【０００９】
スイッチ１０７がＯＦＦするとスイッチ１０７に流れる電流は０となるから、過電流検出コンパレータ１１４の出力はＬｏｗとなるので、発振器１０５から出力される次のパルスでＳＲ−ラッチがセットされ、スイッチ１０７がＯＮする。再びスイッチ１０７に流れる電流が大きくなると、過電流検出コンパレータ１１４の非反転入力端子がＨｉｇｈとなり、スイッチ１０７をＯＦＦにするという動作が繰り返される。
【非特許文献１】ＭＡＸＩＭ社、同期整流型ＣＰＵ電源用ステップダウンコントローラ「ＭＡＸ７９６／ＭＡＸ７９７／ＭＡＸ７９９」データシート、第１４頁ＰＷＭコントローラの詳細ブロックダイアグラム。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
負荷電流が増加して過電流制限状態となると、出力端子１１３の出力電圧ＶＯＵＴ（以後出力電圧と記述する）が低下し安定状態となるが、入力端子１１７の電圧（以後入力電圧と記述する）ＶＩＮが一定であるから、 スイッチ１０７を制御する信号のＤｕｔｙは小さくなる。なぜならＤｕｔｙはおおよそ
Ｄｕｔｙ＝ＶＯＵＴ／ＶＩＮ
で決まるからである。
【００１１】
該Ｄｕｔｙが小さくなると、Ｄｕｔｙに対するコンパレータ、図６ではコンパレータ１０４と過電流検出コンパレータ１１４の反応遅延による影響が大きくなってくる。
図７に、図６で示した従来の回路での出力端子１１３に接続された負荷１１６に流れる負荷電流ＩＯＵＴと出力電圧ＶＯＵＴの関係を示す。該図は、負荷電流ＩＯＵＴを流したときの出力電圧ＶＯＵＴを示している。負荷電流ＩＯＵＴが過電流検出レベルを示すＡ点より大きくなると、過電流制御機能が働き出力電圧ＶＯＵＴを０Ｖにするように機能する。
コンパレータの遅延時間が０であれば、ＤｕｔｙはおおよそＤｕｔｙ＝ＶＯＵＴ／ＶＩＮで決まるが、実際にはコンパレータには遅延時間がありこの遅延時間がＤｕｔｙに影響を及ぼす。ＶＯＵＴ／ＶＩＮで決定されるＤｕｔｙ（Ｄｕｔｙ時間）が大きいときはコンパレータの遅延時間は無視できるが、Ｄｕｔｙが小さくなるとコンパレータの遅延時間の影響が無視できなくなってくる。図６で示した従来の回路ではコンパレータの反応遅延による影響により、出力電圧ＶＯＵＴが低い時に場合によっては遅延時間以下にＤｕｔｙを小さくすることができず、過電流制限が機能しなくなるという問題点があった。
【００１２】
コンパレータの反応遅延はスロープ補正回路１０２から出力されるのこぎり波の発振周波数によらず一定なので、発振周波数が高くなるほど同じＤｕｔｙでも時間で見ると短くなることから、Ｄｕｔｙが小さくなるのと同様にコンパレータの遅延時間による影響が大きくなり、特に問題が顕著となる。電流制限が機能しなくなるとコイル１０９に流れ込む電流、及びスイッチ素子１０７に流れる電流の制限が機能しなくなり、コイルの許容電流値を越えることで本来備えているインダクタンス値を得ることが出来なくなることや、スイッチ素子１０７にＭＯＳＦＥＴを使用した場合は、ＭＯＳＦＥＴが発熱するといった問題が発生する。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明において以下の構成を採用した。すなわち、過電流検出回路を備え、該過電流検出回路の過電流検出によりスイッチング出力信号を変化させる電流モード降圧型スイッチングレギュレータにおいて、前期過電流検出回路の過電流検出を入力するパルス調整回路を設け、過電流状態において該パルス調整回路により前記スイッチング出力信号を間引いて出力することを特徴とする。
【００１４】
また、前期パルス調整回路はＳＲ−ラッチ回路を備え、過電流状態で前記過電流検出回路から出力されるパルスの直後に前記ＳＲ−ラッチのセット端子に入力されるパルスを任意の数だけ間引くことを特徴とする。
上記のように構成されたこの発明のよれば過電流状態では発振周波数が低下させた場合と等価な効果を発生させて、コンパレータの遅延による影響を軽減している。
【発明の効果】
【００１５】
過電流状態を検出するコンパレータの出力で発振器の発振周波数を過電流状態時には減少させることで、過電流検出コンパレータの応答遅延による影響を低減するような構成とすることで、過電流制限が動作して出力電圧が低下した場合でも、従来の回路に比較して過電流制限の特性を向上させた。
【発明を実施するための最良の形態】
【００１６】
過電流状態で過電流検出コンパレータから出力されるパルスの直後の、ＳＲ−ラッチのセット端子に入力されるパルスを任意の数だけスキップすることで、発振周波数が低下したのと等価な効果を発生させて、過電流検出コンパレータの反応遅延による影響を低減し、出力電圧ＶＯＵＴが低い時の過電流制限の特性を向上させている。
以下に、本発明の実施例を図面に基づいて説明する。
【００１７】
図１は本発明の実施例の電流モード降圧型スイッチングレギュレータのブロック図である。図６に示した従来の電流モード降圧型スイッチングレギュレータの過電流検出コンパレータ１１４の出力をパルス調整回路１１８に入力し、発振器２００からの出力信号を変化させることで、過電流になった場合ＳＲ−ラッチ１０６のセット端子に入力されるパルスを任意の数だけスキップする。
【００１８】
例えば、過電流検出コンパレータ１１４からパルスが出力された直後のＳＲ−ラッチ１０６のセット端子に入力されるセットパルスを１つスキップすると、発振周波数が低下したのと等価な効果が得られるため、コンパレータの遅延による影響が軽減される。
図２に図１のパルス調整回路１１８の具体的な構成の一例を示す。発振器２００の出力は立ち上がりエッジで反応するワンショット・マルチバイブレータ２０１およびＤ−フリップ・フロップ２０３のクロック端子に入力され、ワンショット・マルチバイブレータ２０１の出力は立ち下がりエッジで反応するワンショット・マルチバイブレータ２０２に入力され、ワンショット・マルチバイブレータ２０２の出力はＡＮＤ回路２０６に入力される。Ｄ−フリップ・フロップ２０３のＱ＿Ｂ出力は自身のデータ端子に入力されると共にＡＮＤ２０６に入力されている。
【００１９】
ＳＲ−ラッチ２０４のセット端子には図１の過電流検出コンパレータ１１４の出力が接続され、リセット端子にはＡＮＤ２０６の出力が接続されている。 ＳＲ−ラッチ２０４の出力はインバータ２０５に入力され、インバータ２０５の出力はＤ−フリップ・フロップ２０３のリセット端子に接続されている。 ＡＮＤ２０６の出力は図１のＳＲ−ラッチ１０６のセット端子に接続される。
【００２０】
図２に示したＡ１〜Ｇ１の各点の波形を示したのが図３である。過電流検出コンパレータ１１４からのパルス信号（Ｄ１点の波形Ｘ１）がＳＲラッチ２０４に入力されると、Ｄ−フリップ・フロップ２０３のリセット端子への出力が変化する。それにより、Ｄ−フリップ・フロップ２０３の出力が変化し、ワンショット・マルチバイブレータ２０２の出力は、その間ＡＮＤ２０６から出力されない（Ｃ１点の波形Ｙ１）。従ってＳＲ−ラッチ１０６のセット端子へ出力されるはずのパルス信号１つがスキップされて出力される（Ｇ１点の波形）。
【００２１】
図４は図２の回路にＤ−フリップ・フロップ２０７を追加したものである。Ｄ−フリップ・フロップ２０７のクロック端子にはＤ−フリップ・フロップ２０３のＱ出力が接続され、リセット端子にはインバータ２０５の出力が接続され、データ端子には自身のＱ＿Ｂ出力が接続されている。ＡＮＤ２０６にはＤ−フリップ・フロップ２０７のＱ＿Ｂ出力が接続される。このときのＡ２〜Ｇ２の各点の波形を示したのが図５である。
【００２２】
図５からわかるように過電流検出コンパレータ１１４からのパルス信号（Ｄ２点の波形Ｘ２）が入力されると、Ｄ−フリップ・フロップ２０３、２０７のリセット端子への出力が変化する。それにより、Ｄ−フリップ・フロップ２０３、２０７の出力が変化し、ワンショット・マルチバイブレータ２０２の出力は、その間ＡＮＤ２０６から出力されない（Ｃ１点の波形Ｙ２、Ｙ３）。従ってＳＲ−ラッチ１０６のセット端子へ出力されるはずのパルス信号が２つスキップされて出力される（Ｇ２点の波形）。
【００２３】
さらにＤ−フリップ・フロップを追加することにより、過電流検出コンパレータ１１４からのパルス信号（Ｄ２点の波形）が入力された直後のＳＲ−ラッチ１０６のセット端子へのパルス信号（Ｇ２点の波形）のスキップ数を増大させることができることは明白である。
【００２４】
本実施例で示した過電流制限回路を用いた場合の、負荷電流ＩＯＵＴと出力電圧ＶＯＵＴの関係を図７に示す。本実施例で示した過電流制限回路を用いると、過電流制限が動作して、出力電圧ＶＯＵＴが低下した場合でも、従来の回路に比較して、過電流制限の特性が向上することがわかる。
【００２５】
また、図２および図４に示した実施例とは異なる回路構成でも、過電流検出コンパレータ１１４の出力により発振周波数を変化させることが出来る構成であれば、本発明の図２および図４の回路構成と同等の効果を得ることは可能であり、本発明は図２および図４の回路構成に限定したものではない。
【図面の簡単な説明】
【００２６】
【図１】本発明の電流モード降圧型スイッチングレギュレータのブロック図である。
【図２】本発明の発振器の構成を具体的に示した回路図である。
【図３】図２の回路図の各部の波形を示した図である。
【図４】本発明の発振器の構成を具体的に示した回路図である。
【図５】図４の回路図の各部の波形を示した図である。
【図６】従来の電流モード降圧型スイッチングレギュレータのブロック図である。
【図７】従来の電流モード降圧型スイッチングレギュレータの過電流制限回路の負荷電流ＩＯＵＴと出力電圧ＶＯＵＴの関係と、本発明の電流モード降圧型スイッチングレギュレータの過電流制限回路の負荷電流ＩＯＵＴと出力電圧ＶＯＵＴの関係を示した図である。
【符号の説明】
【００２７】
１００、１１３  基準電圧源
１０１  エラーアンプ
１０２  スロープ補正回路
１０３  減算器
１０４  コンパレータ
１０５、２００  発振器
１０６、２０４  ＳＲ−ラッチ
１０７  スイッチ
１０８  ダイオード
１０９  コイル
１１０、１１１  抵抗
１１２  コンデンサ
１１３  出力端子
１１４  過電流検出コンパレータ
１１５  ＯＲ回路
１１６  負荷
１１７  入力端子
１１８  パルス調整回路
２０１、２０２  ワンショット・マルチバイブレータ
２０３、２０７  Ｄ−フリップ・フロップ
２０５  インバータ
２０６  ＡＮＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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