(57)【要約】  【課題】  III-Ｖ族窒化物半導体を用いた半導体装置において、III-Ｖ族窒化物半導体の上面のトラップに起因する周波数分散を確実に抑制できるようにする。  【解決手段】  基板１１の上にＡｌＮからなるバッファ層１２、アンドープのＧａＮからなるチャネル層１３及びＡｌＧａＮからなるキャリア供給層１４とが順次形成されており、キャリア供給層１４の上部には断面Ｖ字形状の凹部１４ｂが設けられている。キャリア供給層１４の上には、凹部１４ｂを充填するようにゲート電極１５が設けられていると共に、ゲート電極１５の側方に間隔をおいてソース電極１６及びドレイン電極１７が設けられている。【選択図】      図２
2005210105.tif 000002
【特許請求の範囲】
【請求項１】
キャリアが走行するチャネル領域を有するIII-Ｖ族窒化物半導体層と、
前記III-Ｖ族窒化物半導体層における前記チャネル領域の上側の部分に設けられた凹部と、
前記III-Ｖ族窒化物半導体層の上に前記凹部及び該凹部両側の周辺部に亘る半導体層の上に形成され該半導体層との間にショットキ接合部を形成する導電性物質からなるショットキ電極とを備え、
前記凹部は、前記ショットキ電極における前記凹部に設けられた部分が前記チャネル領域を走行するキャリア量を調整できるように深さ方向の寸法が設定されていることを特徴とする半導体装置。
【請求項２】
前記III-Ｖ族窒化物半導体層と前記ショットキ電極との間に前記凹部の上側を開口するように設けられた膜をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部は、その開口寸法が前記III-Ｖ族窒化物半導体層の上面側から底面側に向かって小さくなるように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記凹部は、前記開口寸法が線形的に変化するように設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記III-Ｖ族窒化物半導体層と前記ショットキ電極との間に前記凹部の上側を開口するように設けられた結晶性材料からなる膜をさらに備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記凹部は、前記開口寸法が非線形的に変化するように設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記III-Ｖ族窒化物半導体層と前記ショットキ電極との間に前記凹部の上を開口するように設けられたアモルファス材料からなる膜をさらに備えていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
基板上にIII-Ｖ族窒化物半導体層と凹部転写膜とを順次形成する工程と、
前記凹部転写膜に第１凹部を形成する工程と、
前記III-Ｖ族窒化物半導体層と前記凹部転写膜とをエッチング可能なエッチング法を用いて前記凹部転写膜を所定の深さにまでエッチングすることにより、前記III-Ｖ族窒化物半導体層における前記第１凹部の下側部分に前記第１凹部の形状と同等の形状を有する第２凹部を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記凹部転写膜は結晶性材料からなり、
前記第１凹部を形成する工程は、
前記凹部転写膜の上に前記第１凹部を形成する領域に開口部を有する第１マスクパターンを形成する工程と、
前記凹部転写膜における前記第１マスクパターンの前記開口部に露出された部分を異方性のエッチングにより所定の深さまで除去する工程とを含むこと特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記結晶性材料は、砒化ガリウム、シリコン、炭化珪素、リン化ガリウム及びダイヤモンドのいずれか１つであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記凹部転写膜はIV族元素又はＶ族元素からなる不純物を含むことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２凹部を形成する工程よりも後に、温度が３００℃以上で且つ１５００℃以下の条件で前記III-Ｖ族窒化物半導体層を熱処理する工程をさらに備えていることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体層装置の製造方法。
【請求項１３】
前記第２凹部を形成する工程において、前記凹部転写膜が前記III-Ｖ族窒化物半導体層の上面に残るように、前記凹部転写膜に対するエッチングの深さを設定し、
前記第２凹部を形成する工程よりも後に、前記凹部転写膜上に前記第２凹部と該第２凹部の周辺部との上を覆う第２マスクパターンを形成する工程と、
前記第２マスクパターンを用いたエッチングにより前記凹部転写膜から前記第２凹部の周辺部を覆う膜を形成する工程とをさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記第２凹部を形成する工程と前記膜を形成する工程との間に、前記III-Ｖ族窒化物半導体層に対して温度が３００℃以上で且つ１５００℃以下の熱処理を行う工程をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記凹部転写膜を構成する前記結晶性材料は、シリコン、炭化珪素、リン化ガリウム及びダイヤモンドのいずれか１つであることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２凹部を形成する工程よりも後に、前記凹部転写膜の表面を酸化、窒化又は酸窒化する工程をさらに備えていることを特徴とする請求項１３〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記凹部転写膜はアモルファス材料からなり、
前記第１凹部を形成する工程は、
前記凹部転写膜の上に前記第１凹部を形成する領域に開口部を有する第１マスクパターンを形成する工程と、
前記凹部転写膜における前記第１マスクパターンの開口部に露出された部分を等方性のエッチングにより所定の深さまで除去する工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１８】
前記アモルファス材料は、アモルファスシリコン、酸化シリコン、窒化シリコン、炭化珪素及びIII-Ｖ族窒化物半導体のうちのいずれか１つであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記凹部転写膜は多結晶材料からなり、
前記第１凹部を形成する工程は、
前記凹部転写膜の上に前記第１凹部を形成する領域に開口部を有する第１マスクパターンを形成する工程と、
前記凹部転写膜における前記第１マスクパターンの開口部に露出された部分を等方性のエッチングにより所定の深さまで除去する工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項２０】
前記多結晶材料は、砒化ガリウム、シリコン、炭化珪素、リン化ガリウム、ダイヤモンド及びIII-Ｖ族窒化物半導体のいずれか１つであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記凹部転写膜はIV族元素又はＶ族元素からなる不純物を含むことを特徴とする請求項１７から２０のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記第２凹部を形成する工程において、前記凹部転写膜が前記III-Ｖ族窒化物半導体層の上面に残るように、前記凹部転写膜に対するエッチングの深さを設定し、
前記第２凹部を形成する工程よりも後に、前記凹部転写膜上に前記第２凹部と該第２凹部の周辺部との上を覆う第２マスクパターンを形成する工程と、
前記第２マスクパターンを用いたエッチングにより前記凹部転写膜から前記第２凹部の周辺部を覆う膜を形成する工程とをさらに備えていることを特徴とする請求項１７又は１９に記載の半導体装置の製造方法。
【請求項２３】
前記第２凹部を形成する工程と前記膜を形成する工程との間に、前記III-Ｖ族窒化物半導体層に対して温度が３００℃以上で且つ１５００℃以下の熱処理を行う工程をさらに備えていることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第２凹部を形成する工程よりも後に、前記凹部転写膜の表面を酸化、窒化又は酸窒化する工程をさらに備えていることを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III-Ｖ族窒化物半導体を用いた半導体装置及びその製造方法に関し、特にIII-Ｖ族窒化物半導体からなる半導体層の上にショットキ電極が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、窒化ガリウム（ＧａＮ）等のIII-Ｖ族窒化物半導体は、直接遷移型のエネルギーバンド構造で且つ広いバンドギャップを持つことから、光学素子の活性層を構成する材料として広く用いられている。さらに近年では、III-Ｖ族窒化物半導体が破壊電界強度及び電子飽和速度が大きいという特徴を持つことから、高周波高出力の電子デバイスへの利用が検討されている。
【０００３】
窒化半導体を用いた電子デバイスとして、特にヘテロ接合型の電界効果トランジスタ（Hetero junction Field Effect Transistor；以下、ＨＦＥＴと称する。）の開発が検討されている。
【０００４】
III-Ｖ族窒化物半導体を用いたＨＦＥＴ装置として、例えば、半絶縁性基板上にＧａＮ層と窒化アルミニウムガリウム（ＡｌＧａＮ）層とがエピタキシャル成長により形成され、ＡｌＧａＮ層の上にショットキ電極であるゲート電極とオーミック電極であるソース電極及びドレイン電極とが設けられたＨＦＥＴ装置がある。このＨＦＥＴ装置において、ＧａＮ層におけるＡｌＧａＮ層との界面付近に２次元電子ガス層（Two Dimensional Electron Gas layer；以下、２ＤＥＧ層と称する。）が形成され、２ＤＥＧ層を高電子移動度のチャネル領域として用いている。
【０００５】
しかし、III-Ｖ族窒化物半導体の表面には高密度のトラップ準位が存在するため、ＡｌＧａＮ層の表面トラップにおいてキャリアの捕獲及び放出が生じて高周波特性が劣化してしまう周波数分散と呼ばれる現象が生じる。
【０００６】
この周波数分散を抑制するために、ＡｌＧａＮ層の表面におけるゲート電極とソース電極及びゲート電極とドレイン電極との間のそれぞれの領域を窒化シリコン（ＳｉＮ）からなる表面保護膜で覆うことにより表面のトラップ密度を低減する方法や、ＡｌＧａＮ層の上に低濃度ｎ型ＧａＮからなる表面保護膜を設け、該表面保護膜を介してゲート電極を形成する方法が知られている（例えば特許文献１を参照。）。
【０００７】
しかしながら、ＳｉＮからなる表面保護膜を用いる場合、ゲート電極の側方部分においては表面のトラップ密度を低減することができるものの、ゲート電極の下側端部であるフリンジ領域において、表面電荷がチャネル領域に影響を与えてしまい、十分に周波数分散を抑制することができない。また、低濃度ｎ型ＧａＮからなる表面保護膜を用いる場合は、表面保護膜の厚さ分だけゲート電極とチャネル領域との距離が増大してしまうため、ＨＦＥＴの相互コンダクタンス（ｇｍ）が低下してしまう。
【０００８】
一方、砒化ガリウム（ＧａＡｓ）系の材料を用いたＨＦＥＴ装置では、表面トラップの影響を小さくするために、ゲート電極の下部に断面Ｖ字形状の凸部が設けられたスパイクゲートと呼ばれる構造を持つＨＦＥＴ装置が知られている（例えば非特許文献１及び特許文献２を参照。）。
【０００９】
図１０は従来のスパイクゲートを有するＧａＡｓ系のＨＦＥＴ装置を示す構成断面図である。図１０に示すように、基板１０１の上には、ｎ型ＧａＡｓ層１０２及び高濃度ｎ型ＧａＡｓ層１０３が順次形成されている。ｎ型ＧａＡｓ層１０２の上部には断面Ｖ字形状の凹部１０２ａが設けられており、高濃度ｎ型ＧａＡｓ層１０３は、凹部１０２ａと該凹部１０２ａの周囲を開口するようにリセス状に形成されている。ｎ型ＧａＡｓ層１０２の上における高濃度ｎ型ＧａＡｓ層１０３の間に開口された領域には、凹部１０２ａを充填するようにゲート電極１０４が設けられ、また、高濃度ｎ型ＧａＡｓ層１０３の上にはソース電極１０５及びドレイン電極１０６が設けられている。
【００１０】
ここで、図１０に示すＨＦＥＴ装置において、ゲート電極１０４は凹部１０２ａを埋めるように設けられているため、ゲート電極１０４の底面側（すなわち凹部１０２ａの底部）には断面Ｖ字形状の凸部が設けられる。ゲート電極１０４の底面側に設けられた凸部が実質的にゲートとして機能するように、凹部１０２ａの深さ寸法が設定されている。
【００１１】
これにより、通常のリセス構造と比べて、ｎ型ＧａＡｓ層１０２の上面とチャネル領域との間隔を大きくすることができる。従って、ｎ型ＧａＡｓ層１０２の上面のトラップがチャネル領域に与える影響を小さくすることができるので、ｎ型ＧａＡｓ層１０２の表面のトラップに起因して生じる周波数分散を抑制することができる。
【００１２】
このような構造を持つゲート電極１０４を形成するために、凹部１０２ａを形成する際に、ＧａＡｓ結晶の面方位によってエッチングレートが異なる異方性のエッチャントを用いて形成する。具体的には、ＧａＡｓ結晶の（１００）面のエッチングレートが（１１１）面に比べて高いエッチャントを用いたウェットエッチング法により、ｎ型ＧａＡｓ層１０２の上面に対して約５４．７°傾いた断面を有する凹部１０２ａが形成される。これにより、凹部１０２ａは、ＧａＡｓ結晶の（１１１）面を斜面とする［１００］方向のリセス状の断面がＶ字形状に形成される。
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００１−１０２３５４号公報
【非特許文献１】フルカワ（H. Furukawa），外６名，“High power-added efficiency and low distortion GaAs power NET employing spike-gate structure ”，ソリッドステート・エレクトロニクス（Solid-State Electronics），エルセビア（Elsevier Ltd.），１９９７年，第４１巻，第１０号，ｐ．１５９９−１６０４
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来のＧａＡｓ系のＨＦＥＴ装置におけるスパイクゲート構造を、前述のIII-Ｖ族窒化物半導体を用いたＨＦＥＴ装置に適用しようとすると、III-Ｖ族窒化物半導体は結晶が化学的に安定であると共に適当な結晶異方性のウェットエッチング法がないため、III-Ｖ族窒化物半導体層の上部に微細な凹部を加工することが困難である。
【００１４】
このように、III-Ｖ族窒化物半導体を用いたＨＦＥＴ装置は、スパイクゲート等の底面側に凸部を有するゲート電極を形成することが困難であるため、III-Ｖ族窒化物半導体層の上面のトラップがチャネルに与える影響を十分に低減することができず、周波数分散が生じて良好な高周波特性を得ることができない。
【００１５】
本発明は、前記従来の問題を解決し、III-Ｖ族窒化物半導体を用いた半導体装置において、III-Ｖ族窒化物半導体の表面トラップに起因する周波数分散を確実に抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、III-Ｖ族窒化物半導体層におけるゲート電極が形成される領域にドライエッチングによりIII-Ｖ族窒化物半導体層に凹部を形成する構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、キャリアが走行するチャネル領域を有するIII-Ｖ族窒化物半導体層と、III-Ｖ族窒化物半導体層におけるチャネル領域の上側の部分に設けられた凹部と、III-Ｖ族窒化物半導体層の上に凹部及び該凹部両側の周辺部に亘る半導体層の上に形成され該半導体層との間にショットキ接合部を形成する導電性物質からなるショットキ電極とを備え、凹部は、ショットキ電極における凹部に設けられた部分がチャネル領域を走行するキャリア量を調整できるように深さ方向の寸法が設定されている。
【００１８】
本発明の半導体装置によると、III-Ｖ族窒化物半導体層におけるチャネル領域の上側の部分に設けられた凹部は、ショットキ電極における凹部に設けられた部分がキャリア量を調整できるように深さ方向の寸法が設定されているため、ショットキ電極における凹部内に形成された部分をトランジスタの実質的なゲート電極として用いることができる。従って、III-Ｖ族窒化物半導体層の上面が凹部の深さ寸法分だけチャネル領域から離れるように形成できるため、III-Ｖ族窒化物半導体層の上面に存在するトラップがチャネル領域に与える影響を低減することができるので、周波数分散を確実に抑制することができる。さらに、ショットキ電極における凹部内に設けられた部分をトランジスタの実質的なゲート電極として用いているため、実質的なゲート長は凹部の底部の幅寸法とほぼ一致するので、ゲート長が短縮されて高速動作が可能となる。
【００１９】
本発明の半導体装置は、III-Ｖ族窒化物半導体層とショットキ電極との間に凹部の上側を開口するように設けられた膜をさらに備えていることが好ましい。
【００２０】
このようにすると、ショット電極は膜を介してIII-Ｖ族窒化物半導体層の上に設けられるため、III-Ｖ族窒化物半導体層の上面におけるトラップ密度を低減することができるので、周波数分散をさらに抑制して高周波特性が良好な半導体装置を得ることができる。
【００２１】
本発明の半導体装置において、凹部は、その開口寸法がIII-Ｖ族窒化物半導体層の上面側から底面側に向かって小さくなるように設けられていることが好ましい。
【００２２】
このようにすると、凹部の底部をさらに小さくすることができるので、実質的なゲート長をさらに短縮することができる。
【００２３】
本発明の半導体装置において、凹部は、開口寸法が線形的に変化するように設けられていることが好ましい。
【００２４】
この場合、III-Ｖ族窒化物半導体層とショットキ電極との間に凹部の上側を開口するように設けられた結晶性材料からなる膜をさらに備えていることが好ましい。
【００２５】
本発明の半導体装置において、凹部は、開口寸法が非線形的に変化するように設けられていることが好ましい。
【００２６】
この場合、III-Ｖ族窒化物半導体層とショットキ電極との間に凹部の上を開口するように設けられたアモルファス材料からなる膜をさらに備えていることが好ましい。
【００２７】
本発明に係る半導体装置の製造方法は、基板上にIII-Ｖ族窒化物半導体層と凹部転写膜とを順次形成する工程と、凹部転写膜に第１凹部を形成する工程と、III-Ｖ族窒化物半導体層と凹部転写膜とをエッチング可能なエッチング法を用いて凹部転写膜を所定の深さにまでエッチングすることにより、III-Ｖ族窒化物半導体層における第１凹部の下側部分に第１凹部の形状と同等の形状を有する第２凹部を形成する工程とを備えている。
【００２８】
本発明の半導体装置の製造方法によると、凹部転写膜に第１凹部を形成する工程と、III-Ｖ族窒化物半導体層における第１凹部の下側部分に第１凹部の形状と同等の形状を有する第２凹部を形成する工程とを備えているため、凹部転写膜に形成された第１凹部の形状に基づいて、III-Ｖ族窒化物半導体層のゲート電極が形成される領域に所望の深さの第２凹部を確実に形成することができる。従って、ショットキ電極を第２凹部に埋め込むように形成することにより、ショットキ電極における第２凹部に埋め込まれた部分を実質的なゲート電極として用いることができるため、III-Ｖ族窒化物半導体層の上面に存在するトラップがチャネル領域に与える影響を低減することが可能となり、周波数分散が抑制された半導体装置を確実に得ることができる。
【００２９】
本発明の半導体装置の製造方法において、凹部転写膜は結晶性材料からなり、第１凹部を形成する工程は、凹部転写膜の上に第１凹部を形成する領域に開口部を有する第１マスクパターンを形成する工程と、凹部転写膜における第１マスクパターンの開口部に露出された部分を異方性のエッチングにより所定の深さまで除去する工程とを含むことが好ましい。
【００３０】
このようにすると、結晶異方性のエッチングにより、第１凹部は凹部転写膜の結晶異構造に応じて所望の形状にエッチングすることができるため、第１凹部の形状に応じてその形状を制御しながら第２凹部を形成することができる。
【００３１】
本発明の半導体装置の製造方法において、結晶性材料は、砒化ガリウム、シリコン、炭化珪素、リン化ガリウム又はダイヤモンドを用いることができる。
【００３２】
このような材料を用いると、第１凹部は結晶異方性のエッチングにより断面がＶ字形状に形成されるため、断面がＶ字形状の第２凹部を形成することができる。
【００３３】
本発明の半導体装置の製造方法において、凹部転写膜はIV族元素又はＶ族元素からなる不純物を含むことが好ましい。
【００３４】
このようにすると、III-Ｖ族窒化物半導体層を構成する原子が凹部転写膜に拡散してもIV族不純物又はＶ族不純物によってIII-Ｖ族窒化物半導体層の低抵抗化を補償できるため、シリコンからなる凹部転写膜を用いても、III-Ｖ族窒化物半導体層が低抵抗化しないように凹部転写膜を形成することが可能となる。
【００３５】
本発明の半導体装置の製造方法において、第２凹部を形成する工程よりも後に、温度が３００℃以上で１５００℃以下の条件でIII-Ｖ族窒化物半導体層を熱処理する工程をさらに備えていることが好ましい。
【００３６】
このようにすると、第２凹部を形成する際のエッチングによってIII-Ｖ族窒化物半導体層に生じた結晶欠陥を熱処理により回復することができるため、半導体装置の信頼性を向上するとができる。
【００３７】
本発明の半導体装置の製造方法は、第２凹部を形成する工程において、凹部転写膜がIII-Ｖ族窒化物半導体層の上面に残るように、凹部転写膜に対するエッチングの深さを設定し、第２凹部を形成する工程よりも後に、凹部転写膜上に第２凹部と該第２凹部の周辺部との上を覆う第２マスクパターンを形成する工程と、第２マスクパターンを用いたエッチングにより凹部転写膜から第２凹部の周辺部を覆う膜を形成する工程とをさらに備えていることが好ましい。
【００３８】
このようにすると、III-Ｖ族窒化物半導体層の上面に膜が形成されるため、膜の上に第２凹部を埋めるようにショットキ電極を形成することにより、III-Ｖ族窒化物半導体層の上面におけるショットキ電極の側方部分においてトラップ密度が低減されるので、周波数分散をより確実に抑制することができる。
【００３９】
本発明の半導体装置の製造方法は、第２凹部を形成する工程と膜を形成する工程との間に、III-Ｖ族窒化物半導体層に対して温度が３００℃以上で且つ１５００℃以下の熱処理を行う工程をさらに備えていることが好ましい。
【００４０】
このようにすると、III-Ｖ族窒化物半導体層の表面が凹部転写膜によって覆われた状態で熱処理を行うことができるため、III-Ｖ族窒化物半導体層の表面の熱酸化を抑制しながらIII-Ｖ族窒化物半導体層の結晶欠陥を回復することができる。
【００４１】
本発明の半導体装置の製造方法において、凹部転写膜を構成する結晶性材料は、シリコン、炭化珪素、リン化ガリウム又はダイヤモンドを用いることができる。
【００４２】
このような材料を用いると、凹部転写膜が耐熱性が高い材料によって構成されるため、III-Ｖ族窒化物半導体層の結晶欠陥を回復するための熱処理工程において、III-Ｖ族窒化物半導体層の表面の熱による変質及び変性等を確実に抑制することができる。
【００４３】
本発明の半導体装置の製造方法において、凹部転写膜はIV族元素又はＶ族元素からなる不純物を含むことが好ましい。
【００４４】
ドライエッチングで凹部をIII-Ｖ族窒化物半導体層に転写する際に、凹部転写膜を残して表面膜として利用するときに、凹部転写膜の結晶成長時に混入したIII 族のガリウム（Ｇａ）が拡散して凹部転写膜の抵抗率値が下がるため、ガリウムが拡散した部分がゲート電極からのリーク電流経路となるが、このように、凹部転写膜にIV族元素又はＶ族元素を凹部転写膜に添加すると、III 族元素が補償されて（打ち消されて）凹部転写膜が高抵抗化することにより、ゲートリーク電流を抑制できるようになる。
【００４５】
本発明の半導体装置の製造方法は、第２凹部を形成する工程よりも後に、凹部転写膜の表面を酸化、窒化又は酸窒化する工程をさらに備えていることが好ましい。
【００４６】
このようにすると、凹部転写膜から形成される膜は上部に酸化膜、窒化膜又は酸窒化膜が形成された状態となるため、膜が高抵抗に形成されるので、ゲート電極のリーク電流が抑制された半導体装置を得ることができる。
【００４７】
本発明の半導体装置の製造方法において、凹部転写膜はアモルファス材料又は多結晶材料からなり、第１凹部を形成する工程は、凹部転写膜の上に第１凹部を形成する領域に開口部を有する第１マスクパターンを形成する工程と、凹部転写膜における第１マスクパターンの開口部に露出された部分を等方性のエッチングにより所定の深さまで除去する工程とを含むことが好ましい。
【００４８】
このようにすると、等方性のエッチングにより、第１凹部を、その開口寸法が深さ方向に非線形的に小さくなるように形成することができる。
【００４９】
本発明の半導体装置の製造方法において、アモルファス材料は、アモルファスシリコン、酸化シリコン、窒化シリコン、炭化珪素又はIII-Ｖ族窒化物半導体を用いることができる。
【００５０】
また、本発明の半導体装置の製造方法において、多結晶材料は、シリコン、炭化珪素、リン化ガリウム、ダイヤモンド又はIII-Ｖ族窒化物半導体を用いることができる。
【００５１】
本発明の半導体装置の製造方法は、第２凹部を形成する工程において、凹部転写膜がIII-Ｖ族窒化物半導体層の上面に残るように、凹部転写膜に対するエッチングの深さを設定し、第２凹部を形成する工程よりも後に、凹部転写膜上に第２凹部と該第２凹部の周辺部との上を覆う第２マスクパターンを形成する工程と、第２マスクパターンを用いたエッチングにより凹部転写膜から第２凹部の周辺部を覆う膜を形成する工程とをさらに備えていることが好ましい。
【００５２】
本発明の半導体装置の製造方法において、第２凹部を形成する工程と膜を形成する工程との間に、III-Ｖ族窒化物半導体層に対して温度が３００℃以上で且つ１５００℃以下の熱処理を行う工程をさらに備えていることが好ましい。
【００５３】
本発明の半導体装置の製造方法において、凹部転写膜はIV族元素又はＶ族元素からなる不純物を含むことが好ましい。
【００５４】
本発明の半導体装置の製造方法は、第２凹部を形成する工程よりも後に、凹部転写膜の表面を酸化、窒化又は酸窒化する工程をさらに備えていることが好ましい。
【発明の効果】
【００５５】
本発明に係る半導体装置によると、III-Ｖ族窒化物半導体層の上面に存在するトラップがチャネル領域に与える影響を低減することができるため、周波数分散を抑制して高周波特性を向上できる。
【００５６】
また、本発明に係る半導体装置の製造方法によると、凹部転写膜に形成した第１凹部に基づいてIII-Ｖ族窒化物半導体層の上部に第２凹部を形成し、形成した第２凹部を埋めるようにショットキ電極を形成することにより、ショットキ電極における第２凹部に埋め込まれた部分が実質的なゲート電極として用いることができるため、III-Ｖ族窒化物半導体層の上面に存在するトラップがチャネル領域に与える影響を低減して周波数分散が抑制された半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００５７】
（第１の実施形態）
本発明の第１の実施形態に係るIII-Ｖ族窒化物半導体装置について図面を参照しながら説明する。なお、本明細書において、III-Ｖ族窒化物半導体とは、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）及び窒化インジウム（ＩｎＮ）のうちのいずれか１つの半導体若しくはいずれか２つ以上を含む混晶半導体を表し、一般式がＢx Ａｌy Ｇａz Ｉｎ1-x-y Ｎ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１である。）で表される半導体のことである。
【００５８】
図１（ａ）は本発明の第１の実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図１（ａ）に示すように、例えば、炭化珪素（ＳｉＣ）からなる基板１１の上には、厚さが約１０ｎｍ〜２００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１２と、厚さが約２μｍ〜３μｍのアンドープの窒化ガリウム（ＧａＮ）からなるチャネル層１３と、厚さが約２０ｎｍ〜３０ｎｍでｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）からなるキャリア供給層１４とが順次形成されている。ここで、バッファ層１２、チャネル層１３及びキャリア供給層１４の各層の厚さは一例である。また、チャネル層１３の厚さは該チャネル層１３の結晶性が良好となる厚さであればよく、少なくとも１μｍ程度であればよい。
【００５９】
キャリア供給層１４の上部には凹部１４ａが設けられており、キャリア供給層１４の上には、凹部１４ａを充填するように、キャリア供給層１４に対してショットキ接合が形成される金属材料からなるゲート電極１５が設けられている。凹部１４ａの深さは、キャリア供給層１４の厚さが例えば２５ｎｍの場合には、２０ｎｍ以下が好ましく、１０ｎｍ〜１５ｎｍ程度がより好ましい。この場合には、本実施形態に係るＨＦＥＴは、２ＧＨｚの周波数で動作することができる。
【００６０】
キャリア供給層１４の上には、ゲート電極１５の側方に間隔をおいて、キャリア供給層１４に対してオーミックコンタクトが形成される金属材料からなるソース電極１６及びドレイン電極１７が設けられている。ここで、ゲート電極１５は、ニッケル（Ｎｉ）と金（Ａｕ）との積層膜、パラジウム（Ｐｄ）又はパラジウムシリコン（ＰｄＳｉ）からなる単層膜を用いることができ、一方、ソース電極１６及びドレイン電極１７にはチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。
【００６１】
第１の実施形態のIII-Ｖ族窒化物半導体装置は、チャネル層１３とキャリア供給層１４とのヘテロ接合により、チャネル層１３におけるキャリア供給層１４との界面付近に２次元電子ガス層（２ＤＥＧ層）が形成されるヘテロ接合型の電界効果トランジスタ（ＨＦＥＴ）として機能する。そして、ソース電極１６とドレイン電極１７とに所定の動作電圧Ｖｄｓを印加することにより、ゲート電極１５の電位に応じた量の電子が２次元電子ガス層を走行する。
【００６２】
第１の実施形態のIII-Ｖ族窒化物半導体装置において、凹部１４ａの深さ寸法を適当に調整することにより、ゲート電極１５の底面側に設けられた凸部、すなわちゲート電極１５における凹部１４ａに埋め込まれた部分が実質的にゲート電極として機能するように設定されている。
【００６３】
ここで、第１のしきい値電圧Ｖｔｈ１の値は凹部１４ａの下端からチャネル層１３の上面までの距離に比例し、第２のしきい値電圧Ｖｔｈ２の値はキャリア供給層１４の膜厚に比例するため、キャリア供給層１４の膜厚に応じて凹部１４ａの深さ寸法を調節することにより、Ｖｔｈ１及びＶｔｈ２の値を適当な値に設定することができる。
【００６４】
このような構成により、キャリア供給層１４の上面とチャネル領域（２ＤＥＧ層）との距離を大きくしても、ゲート１５における凹部１４ａに設けられた部分を用いてチャネル領域を走行するキャリア量を調整できる。従って、凹部１４ａの底部からチャネル領域までの距離と、平坦なキャリア供給層の上面からチャネル領域までの距離が同一であれば、平坦なキャリア供給層の上面にゲート電極が設けられた従来の構成と比べて、キャリア供給層１４の上面とゲート電極１５の底面との間のトラップがチャネル領域に与える影響を凹部１４ａの深さ寸法分だけ小さくすることができるため、周波数分散が抑制されて高周波特性を向上することができる。
【００６５】
第１の実施形態のIII-Ｖ族窒化物半導体装置において、凹部１４ａは、エピタキシャル成長により表面が平坦に形成されたキャリア供給層１４に対して、凹部１４ａを形成する領域を開口するように設けられたマスクパターンを用いて、塩素（Ｃｌ2 ）と六フッ化硫黄(ＳＦ6 )とをエッチングガスとしてドライエッチングを行うことにより形成できる。このエッチングガスにより、ＡｌＧａＮからなるキャリア供給層１４を毎分０．１ｎｍ〜１００ｎｍ程度のエッチング速度でエッチングすることが可能であり、凹部１４ａの深さ寸法を制御しながら凹部１４ａを確実に形成できる。
【００６６】
（第１の実施形態の第１変形例）
図１（ｂ）は本発明の第１の実施形態の第１変形例に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図１（ｂ）に示すように、第１変形例に係るIII-Ｖ族窒化物半導体装置は、キャリア供給層１４の上面における凹部１４ａとソース電極１６及びドレイン電極１７との間の領域に、厚さが約１００ｎｍ〜２００ｎｍの酸化シリコン又は窒化シリコンからなる保護膜１８が設けられている。
【００６７】
第１の実施形態の第１変形例によると、キャリア供給層１４の上面に、保護膜１８が設けられているため、キャリア供給層１４の上面におけるゲート電極１５の側方部分においてトラップ密度を低減できるので、キャリア供給層１４の上面のトラップに起因する周波数分散を第１の実施形態と比べてより確実に抑制することができる。
【００６８】
なお、図１（ｂ）に示す構成において、保護膜１８を構成する材料は酸化シリコン又は窒化シリコンに限られず、他の絶縁材料や、単結晶シリコン、アモルファスシリコン又は砒化ガリウム（ＧａＡｓ）等の材料を用いてもよい。
【００６９】
（第１の実施形態の第２変形例）
図１（ｃ）は本発明の第１の実施形態の第２変形例に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図１（ｃ）に示すように、第２変形例に係るIII-Ｖ族窒化物半導体装置は、キャリア供給層１４の上面に設けた凹部１４ａに形成されるショットキ電極であるゲート電極１５Ａが凹部１４ａを充填するのではなく、凹部１４ａの底面及び壁面上並びに凹部の周辺部上に跨るように設けられている。このように凹部１４ａを充填しないため、ゲート電極１５Ａの構成材料の使用量を低減できると共に、ゲート電極１５Ａの形成工程のスループットを向上することができる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置について図面を参照しながら説明する。
【００７１】
図２（ａ）は本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図２（ａ）において、図１と同一の部材には同一の符号を付すことにより説明を省略する。
【００７２】
図２（ａ）に示すように、第２の実施形態に係るIII-Ｖ族窒化物半導体装置は、例えば、ＳｉＣからなる基板１１の上にＡｌＮからなるバッファ層１２、アンドープのＧａＮからなるチャネル層１３及びＡｌＧａＮからなるキャリア供給層１４とが順次形成されており、キャリア供給層１４の上部には断面Ｖ字形状の凹部１４ｂ設けられている。
【００７３】
キャリア供給層１４の上には、凹部１４ａを充填するようにゲート電極１５が設けられると共に、ゲート電極１５の側方に間隔をおいてソース電極１６及びドレイン電極１７が設けられている。ここで、凹部１４ｂの深さ方向の寸法は、第１の実施形態と同様に、ゲート電極１５における凹部１４ｂに設けられた部分が実質的なゲート電極となるように設定されている。
【００７４】
第２の実施形態のIII-Ｖ族窒化物半導体装置によると、第１の実施形態に係るIII-Ｖ族窒化物半導体装置と同様に、ゲート電極１５における凹部１４ｂ内に設けられた部分を実質的なゲート電極として用いることができるため、キャリア供給層１４の上面のトラップがチャネル領域に与える影響を凹部１４ｂの深さ寸法分だけ小さくすることができるので、キャリア供給層１４の上面のトラップに起因する周波数分散を確実に抑制することができる。
【００７５】
さらに、凹部１４ｂは断面がＶ字形状となるように、すなわち開口寸法がキャリア供給層１４の上面側から深さ方向に向かって線形的に小さくなるように形成されているため、ゲート電極１５の実効的なゲート長を通常用いられるパターン形成技術を用いながら、第１の実施形態と比べて極めて小さくすることができるので、高速動作が可能となる。
【００７６】
（第２の実施形態の一変形例）
図２（ｂ）は本発明の第２の実施形態の一変形例に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図２（ｂ）に示すように、本変形例に係るIII-Ｖ族窒化物半導体装置は、キャリア供給層１４の上面に設けた断面Ｖ字形状の凹部１４ｂに形成されるショットキ電極であるゲート電極１５Ａが凹部１４ｂ充填するのではなく、凹部１４ａの斜面上及び凹部の周辺部上に跨るように設けられている。このように凹部１４ｂを充填しないため、ゲート電極１５Ａの構成材料の使用量を低減できると共に、ゲート電極１５Ａの形成工程のスループットを向上することができる。
【００７７】
以下、本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法について図面を参照しながら説明する。
【００７８】
図３（ａ）〜図３（ｄ）は本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法の工程順の断面構成を示している。
【００７９】
まず、図３（ａ）に示すように、ＳｉＣからなる基板１１の上に、有機金属気層成長法（Metal Organic Chemical Vapor Deposition : ＭＯＣＶＤ）又は分子線エピタキシ法（Molecular Beam Epitaxy：ＭＢＥ）を用いて、ＡｌＮからなるバッファ層１２と、アンドープのＧａＮからなるチャネル層１３と、ｎ型ＡｌＧａＮからなるキャリア供給層１４と、厚さが１５ｎｍ〜２０ｎｍの砒化ガリウム（ＧａＡｓ）からなるいわゆる低温バッファ層２１と、ＧａＡｓを上面の面方位が（１００）面である凹部転写膜２２とを順次成長により形成する。ここで、低温バッファ層２１には、アモルファス状となる程度に低温成長されたＧａＡｓを用いることにより、キャリア供給層１４と凹部転写膜２２との間の結晶の格子不整合が緩和される。なお、低温バッファ層２１を構成する材料は、低温成長されたＧａＡｓに限られず、キャリア供給層１４と凹部転写膜２２との間の格子不整合が緩和できるような材料であればよい。
【００８０】
続いて、リソグラフィ法により、凹部転写膜２２の上に、該凹部転写膜２２のＧａＡｓ結晶の［１１０］方向が長手方向となり、且つ開口幅が約１００ｎｍの開口部２３ａを有する凹部形成用のマスクパターン２３を形成する。
【００８１】
次に、図３（ｂ）に示すように、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）との混合液をエッチャントとして用いたウエットエッチングにより、マスクパターン２３の開口部２３ａから露出した凹部転写膜２２に転写用凹部２２ａを形成する。なお、前述のエッチャントとして、例えば、体積比がＨ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ ＝８：１：１となるように混合された混合液を用いることができる。
【００８２】
ここで、前述のＨ2ＳＯ4とＨ2Ｏ2とを用いたエッチャントは、砒化ガリウム結晶に対して結晶異方性を有しており、（１１１）面のエッチングレートが（１００）面と比べて極めて小さいため、転写用凹部２２ａは（１１１）面を斜面とし且つ［１００］方向のリセス断面を持つ断面Ｖ字形状に形成される。
【００８３】
次に、図３（ｃ）に示すように、マスクパターン２３を除去した後、エッチングガスとして塩素（Ｃｌ2 ）と六フッ化硫黄（ＳＦ6 ）との混合ガスを用いたドライエッチングにより、凹部転写膜２２に対して全面を所定の深さにまでエッチングする。
【００８４】
ここで、凹部転写膜２２に対するドライエッチングは、塩素の流量を約１０ｍｌ／ｍｉｎ（標準状態）とし、六フッ化硫黄の流量を約５ｍｌ／ｍｉｎ（標準状態）とし、反応室圧力が約４Ｐａ、プラズマ出力が約６００Ｗ、基板電圧が約３０Ｗの条件に設定する。なお、ドライエッチングに用い得る混合ガスにおいて、塩素に代えて塩化ホウ素（ＢＣｌ3 )を用いてもよい。
【００８５】
前述の塩素と六フッ化硫黄とを用いたエッチングガスはＧａＡｓとＡｌＧａＮとをエッチングできるため、凹部転写膜２２を上面側からエッチングすることにより転写用凹部２２ａの下側において、低温バッファ層２１とキャリア供給層１４とが上面側から順次エッチングされることとなり、キャリア供給層１４に転写用凹部２２ａと同等の断面Ｖ字形状を有する凹部１４ｂが形成される。このとき、凹部１４ｂの深さは、凹部転写膜２２に対するエッチング深さを調節することにより適当な寸法に調整できる。
【００８６】
なお、凹部転写膜２２に対するドライエッチングに代えて、例えばアルゴン（Ａｒ）を用いたイオンミリング法のように、異方性を有する物理的な方法であっても、キャリア供給層１４に断面Ｖ字形状の凹部１４ｂを形成することができる。
【００８７】
次に、図３（ｄ）に示すように、ウェットエッチングにより凹部転写膜２２及び低温バッファ層２１を順次除去した後、キャリア供給層１４の上に、該キャリア供給層１４に対してオーミック性コンタクトが形成される金属材料を用いて凹部１４ｂの両側方に間隔をおいてソース電極１６及びドレイン電極１７を形成し、さらに、熱処理工程を経てオーミックコンタクトを形成する。その後、キャリア供給層１４に対してショットキ接合が形成される金属材料を用いて凹部１４ｂを充填するようにゲート電極１５を形成する。
【００８８】
以上の工程により第２の実施形態のIII-Ｖ族窒化物半導体装置を得ることができる。
【００８９】
第２の実施形態のIII-Ｖ族窒化物半導体装置の製造方法によると、ＧａＡｓからなる凹部転写膜２２に転写用凹部２２ａを形成し、その後凹部転写膜２２に対するドライエッチングをすることにより、キャリア供給１４に転写用凹部２２ａの断面形状と同等の断面形状を有する凹部１４ｂを形成できる。
【００９０】
さらに、凹部１４ｂを形成するためのエッチングにおいて、凹部転写膜２２を構成する材料（ＧａＡｓ）に対するキャリア供給層１４を構成する材料（ＡｌＧａＮ）のエッチング選択比を制御することにより、転写用凹部２２ａの形状に基づいて凹部１４ｂの形状を制御しながら凹部１４ｂを確実に形成することができる。特に、凹部１４ｂの尖端性を高めるには、エッチング選択比を１以上とすることが望ましい。
【００９１】
なお、第２の実施形態のIII-Ｖ族窒化物半導体装置の製造方法において、凹部１４ｂを形成するためのドライエッチング工程の後、少なくともゲート電極１５、ソース電極１６及びドレイン電極１７を形成するよりも前に、温度が３００℃以上で且つ１５００℃以下の条件でアニール処理を行ってもよい。このようにすると、ドライエッチングのダメージによりキャリア供給層１４に生じた結晶欠陥を回復できるため、半導体装置の信頼性を向上できる。
【００９２】
また、第２の実施形態のIII-Ｖ族窒化物半導体装置の製造方法において、凹部転写膜２２を構成する材料はＧａＡｓに限られず、結晶異方性に基づいて断面Ｖ字の転写用凹部２２ａを形成可能な材料であればよく、例えば単結晶シリコン、ＳｉＣ、リン化ガリウム（ＧａＰ）又はダイアモンドを用いることができる。これらの材料を用いることにより、結晶異方性のウエットエッチングを用いて凹部１４ｂの断面形状がＶ字形状となるように確実に形成できる。
【００９３】
特に、凹部転写膜２２を構成する材料は、シリコン、ＳｉＣ、ＧａＰ及びダイアモンドのうちのいずれか１つであることが好ましい。このようにすると、凹部転写膜２２が耐熱性が高い材料により構成されるため、前述の結晶欠陥を回復するためのアニール処理を、凹部転写膜２２を除去する工程よりも前に行うことができるので、キャリア供給層１４がほとんど露出されない状態でキャリア供給層１４に対するアニール処理を行うことができる。
【００９４】
ここで、凹部転写膜２２にＧａＡｓ以外の材料を用いる場合に、断面Ｖ字形状の転写用凹部２２ａを形成するエッチャントを材料別に列挙する。例えば、シリコン（Ｓｉ）の場合には、水酸化カリウム（ＫＯＨ）と水酸化テトラメチルアンモニウム（ＴＭＡＨ）との混合液をエッチャントとする異方性のウェットエッチングか、又は塩素（Ｃｌ2 ）ガスを用いた異方性のドライエッチングにより転写用凹部２２ａを形成することができる。また、リン化ガリウム（ＧａＰ）の場合には、体積比が１：１：３である臭化水素（ＨＢｒ）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ ）との混合液をエッチャントとする異方性のウェットエッチングか、又は塩素（Ｃｌ2 ）ガスを主成分とする異方性のドライエッチングにより転写用凹部２２ａを形成することができる。また、炭化珪素（ＳｉＣ）の場合には、塩素（Ｃｌ2 ）と六フッ化硫黄（ＳＦ6 ）との混合ガスを用いたドライエッチングにより、また、ダイアモンド（Ｃ）の場合には、塩化水素（ＨＣｌ）ガスを用いた異方性のドライエッチングにより転写用凹部２２ａを形成することができる。
【００９５】
なお、第１の実施形態及び第２の実施形態において、キャリア供給層１４は、図１１（ａ）〜図１１（ｃ）、図１２（ａ）及び図１２（ｂ）にそれぞれ示すように、Ａｌu Ｇａ1-u Ｎ（０≦ｕ≦１）からなる第１のキャリア供給層１４０と、Ａｌv Ｇａ1-v Ｎ（０≦ｖ≦１，ｕ≠ｖ）からなる第２のキャリア供給層１４１とにより構成される積層構造としてもよい。このようにすると、第１のキャリア供給層１４０と第２のキャリア供給層１４１との組成が互いに異なることにより、ドライエッチング時のエッチング速度を互いに異ならせることができるため、第２のキャリア供給層１４１を第１のキャリア供給層１４０に対して選択的にエッチングすることが可能となる。
【００９６】
（第３の実施形態）
以下、本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置について図面を参照しながら説明する。
【００９７】
図４は本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図４において、図２（ａ）と同一の部材には同一の符号を付すことにより説明を省略する。
【００９８】
図４に示すように、第３の実施形態のIII-Ｖ族窒化物半導体装置は、ＳｉＣからなる基板１１の上に、ＡｌＮからなるバッファ層１２、アンドープのＧａＮからなるチャネル層１３及びｎ型ＡｌＧａＮからなるキャリア供給層１４が順次形成されており、キャリア供給層１４には断面Ｖ字形状の凹部１４ｂが設けられている。
【００９９】
キャリア供給層１４の上面におけるゲート電極１５が形成される領域には、凹部１４ｂの上を開口するように、低温条件で成長されたシリコンからなる低温バッファ層３１と、単結晶シリコンからなる保護膜３２とが順次形成されている。ここで、低温バッファ層３１は、キャリア供給層１４と保護膜３２との間の格子不整合を緩和するために設けられている。
【０１００】
保護膜３２の上には、低温バッファ層３１及び保護膜３２の開口部と凹部１４ｂとを充填するようにゲート電極１５が形成されており、キャリア供給層１４の上面における低温バッファ層３１及び保護膜３２が形成されていない領域の上にはソース電極１６及びドレイン電極１７が形成されている。
【０１０１】
第３の実施形態の半導体装置によると、キャリア供給層１４の上に保護膜３２が設けられているため、キャリア供給層１４の上面におけるゲート電極１５の両側方部分においてトラップ密度を低減することができるので、キャリア供給層１４の上面のトラップに起因する周波数分散を第２の実施形態と比べてより確実に抑制することができる。
【０１０２】
なお、第３の実施形態のIII-Ｖ族窒化物半導体装置において、低温バッファ層３１及び保護膜３２は、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）又はビスマス（Ｂｉ）等のIV族不純物又はＶ族不純物が添加されていることが好ましい。このようにすると、低温バッファ層３１及び凹部転写膜（＝保護膜３２）の結晶成長時に、低温バッファ層３１及び保護膜３２に対してガリウム又はアルミニウムが意図せずにドープされたとしても、低温バッファ層３１及び保護膜３２に含まれているIV族不純物又はＶ族不純物が、意図せずにドープされたガリウム又はアルミニウムを補償するため、低温バッファ層３１及び保護膜３２は高抵抗化されている。従って、シリコンを用いて低温バッファ層３１及び保護膜３２を形成しても、保護膜３２の比抵抗の低下によるゲートリーク電流が生じることがない。
【０１０３】
また、保護膜３２は上部が酸化又は窒化若しくは酸窒化されていることが好ましい。このようにすると、保護膜３２を高抵抗に形成できるため、低リークで信頼性の高い保護膜として用いることができる。
【０１０４】
また、保護膜３２を構成する材料は、シリコンに限られず、ＧａＡｓ、ＳｉＣ、ＧａＰ又はダイアモンドであってもよく、これら材料を用いる場合に、低温バッファ層３１は保護膜３２とキャリア供給層１４との間の格子不整合を低減する材料を選択すればよい。
【０１０５】
以下、本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法について図面を参照しながら説明する。
【０１０６】
図５（ａ）〜図５（ｄ）は本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法の工程順の断面構成を示している。図５（ａ）〜図５（ｄ）において、図３（ａ）〜図３（ｄ）と同一の部材には同一の符号を付すことにより説明を省略する。
【０１０７】
まず、図５（ａ）に示すように、基板１１の上に、ＭＯＣＶＤ法又はＭＢＥ法を用いて、ＡｌＮからなるバッファ層１２と、アンドープのＧａＮからなるチャネル層１３と、ｎ型ＡｌＧａＮからなるキャリア供給層１４と、シリコンを低温条件で成長した低温バッファ層４１と、シリコンを上面の面方位が（１００）面となるように結晶成長した凹部転写膜４２とを順次形成する。続いて、リソグラフィ法により、凹部転写膜４２の上に、該凹部転写膜４２のシリコン結晶の［１１０］方向が長手方向となる開口部２３ａを有する凹部形成用のマスクパターン２３を形成する。
【０１０８】
ここで、図５（ａ）に示す結晶成長工程において、低温バッファ層４１及び凹部転写膜４２に意図しないガリウム又はアルミニウムがドープされることによって、凹部転写膜４２の比抵抗が低下してしまうことが問題となる場合がある。この場合には、IV族不純物又はＶ族不純物を添加しながら、低温バッファ層４１及び凹部転写膜４２を形成すればよい。このようにすると、IV族不純物又はＶ族不純物によって、意図しないガリウム又はアルミニウムのドーピングによる低抵抗化を防ぐことができる。
【０１０９】
次に、図５（ｂ）に示すように、水酸化カリウム（ＫＯＨ）とプロピルアルコールとの混合液をエッチャントとして用いたウエットエッチングにより、マスクパターン２３の開口部２３ａに露出した凹部転写膜４２に転写用凹部４２ａを形成する。なお、前述のエッチャントとして、例えば重量比がＫＯＨ：プロピルアルコール：Ｈ2 Ｏ＝２３．４：１３．３：６３．３となるように混合された混合液を用いることができる。
【０１１０】
ここで、ＫＯＨとプロピルアルコールとを用いたエッチャントはシリコン結晶に対して結晶異方性を有しており、（１１１）面のエッチングレートが（１００）面と比べて極めて小さいため、転写用凹部４２ａは（１１１）面を斜面とする断面Ｖ字形状に形成される。
【０１１１】
次に、図５（ｃ）に示すように、マスクパターン２３を除去した後、エッチングガスとして塩素（Ｃｌ2 ）と六フッ化硫黄（ＳＦ6 ）との混合ガスを用いたドライエッチングにより、凹部転写膜２２をエッチングし、キャリア供給層１４に凹部１４ｂを形成する。続いて、リソグラフィ法により、凹部転写膜２２の上に凹部１４ｂと該凹部１４ｂの周辺部とを含む領域を覆うマスクパターン４３を形成する。
【０１１２】
次に、図５（ｄ）に示すように、マスクパターン４３を用いたエッチングにより凹部転写膜４２及び低温バッファ層４１の露出部分を順次除去することにより、凹部転写膜４２から保護膜４２Ａを形成する。続いて、マスクパターン４３を除去した後、キャリア供給層１４に対してオーミック性コンタクトが形成される金属材料を用いて凹部１４ｂの両側方にそれぞれ間隔をおいてソース電極１６及びドレイン電極１７を形成し、熱処理工程を経てオーミック性コンタクトを形成する。その後、キャリア供給層１４に対してショットキ接合が形成される金属材料を用いて凹部１４ｂを充填するようにゲート電極１５を形成する。
【０１１３】
以上の工程により第３の実施形態に係る半導体装置を得ることができる。
【０１１４】
第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法によると、凹部転写膜４２から保護膜４２Ａを形成しているため、III-Ｖ族窒化物半導体装置の製造工程中にキャリア供給層１４の上面が露出されることがないので、キャリア供給層１４上面側の結晶界面を良好な状態に保つことができる。
【０１１５】
なお、第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、ゲート電極１５、ソース電極１６及びドレイン電極１７を形成する工程の後、例えばプラズマ酸化法又はプラズマ窒化法により、保護膜４２Ａの上部を酸化又は窒化してもよく、また、プラズマ酸化法とプラズマ窒化法とを用いて保護膜４２Ａの上部を酸窒化してもよい。このようにすると保護膜４２Ａを高抵抗化して保護膜４２Ａの信頼性を向上することができる。
【０１１６】
ここで、保護膜４２Ａの上部を酸化する工程は、ゲート電極１５、ソース電極１６及びドレイン電極１７を形成した後に限られず、凹部１４ｂを形成した後、凹部転写膜４２から保護膜４２Ａを形成する工程よりも前に、凹部１４ｂを覆うようにシリコン窒化膜を選択的に形成し、その後凹部転写膜４２を全面にわたって熱酸化し、熱酸化された凹部転写膜４２から保護膜４２Ａを形成してもよい。
【０１１７】
また、第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、凹部１４ｂを形成するためのドライエッチング工程の後、凹部転写膜４２から保護膜４２Ａを形成する工程よりも前に、温度が３００℃以上で且つ１５００℃以下の条件でアニール処理を行ってもよい。このようにすると、キャリア供給層１４が凹部転写膜４２によって覆われた状態でキャリア供給層１４の結晶欠陥を回復できるため、半導体装置の信頼性を向上できる。
【０１１８】
また、第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、凹部転写膜４２を構成する材料は、単結晶シリコンに限られず、結晶異方性に基づいて断面Ｖ字の転写用凹部４２ａを形成可能な材料であればよく、例えばＳｉＣ、ＧａＰ又はダイアモンドを用いることができる。これらの材料を用いても、凹部転写膜４２に結晶異方性に基づいたＶ字形状の凹部を形成することができるため、キャリア供給層１４にＶ字形状の凹部１４ｂを確実に形成できる。さらに、ＳｉＣ、ＧａＰ及びダイアモンドは耐熱性が高いため、キャリア供給層１４が凹部転写膜４２によって覆われた状態で前述のアニール処理を行ってキャリア供給層１４の結晶欠陥を回復できる。
【０１１９】
（第４の実施形態）
以下、本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置について図面を参照しながら説明する。
【０１２０】
図６は本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図６において、図２（ａ）と同一の部材には同一の符号を付すことにより説明を省略する。
【０１２１】
図６に示すように、第４の実施形態に係るIII-Ｖ族窒化物半導体装置は、ＳｉＣからなる基板１１の上に、ＡｌＮからなるバッファ層１２、アンドープのＧａＮからなるチャネル層１３及びｎ型ＡｌＧａＮからなるキャリア供給層１４が順次形成されており、キャリア供給層１４には断面半円形状の凹部１４ｃが設けられている。そして、キャリア供給層１４の上には、凹部１４を充填するようにゲート電極１５が設けられると共に、ゲート電極１５の側方に間隔をおいてソース電極１６及びドレイン電極１７が設けられている。ここで、凹部１４ｃの深さ方向の寸法は、第１の実施形態と同様に、ゲート電極１５における凹部１４ｃに設けられた部分が実質的なゲート電極となるように設定されている。
【０１２２】
第４の実施形態に係るIII-Ｖ族窒化物半導体装置によると、第１の実施形態に係るIII-Ｖ族窒化物半導体装置と同様に、ゲート電極１５における凹部１４ｃ内に設けられた部分を実質的なゲート電極として用いることができるため、キャリア供給層１４の上面のトラップがチャネル領域に与える影響を凹部１４ｃの深さ寸法分だけ小さくすることができるので、キャリア供給層１４の上面のトラップに起因する周波数分散を確実に抑制することができる。
【０１２３】
さらに、凹部１４ｃは断面が半円形状となるように形成されているため、ゲート電極１５の実効的なゲート長を小さくすることができるので高速動作が可能となる。なお、凹部１４ｃの断面形状は半円形状に限られず、開口寸法がキャリア供給層１４の上面側から深さ方向に向かって非線形的に小さくなるように形成されていればよく、Ｕ字形状や半楕円形状であってもよい。
【０１２４】
以下、本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法について図面を参照しながら説明する。
【０１２５】
図７（ａ）〜図７（ｄ）は本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法の工程順の断面構成を示している。図７（ａ）〜図７（ｄ）において、図３（ａ）〜図３（ｄ）と同一の部材には同一の符号を付すことにより説明を省略する。
【０１２６】
まず、図７（ａ）に示すように、基板１１の上に、ＭＯＣＶＤ法又はＭＢＥ法を用いて、ＡｌＮからなるバッファ層１２と、アンドープのＧａＮからなるチャネル層１３と、ｎ型ＡｌＧａＮからなるキャリア供給層１４と、アモルファス又は多結晶性のシリコンからなる凹部転写膜５１とを順次形成する。続いて、リソグラフィ法により、凹部転写膜５１の上に開口部２３ａを有するマスクパターン２３を形成する。
【０１２７】
なお、凹部転写膜５１を形成する工程において、ＭＯＣＶＤ法又はＭＢＥ法に代えて、例えば真空蒸着法又はスパッタ法を用いてアモルファスシリコンからなる凹部転写膜５１を形成してもよい。
【０１２８】
次に、図７（ｂ）に示すように、マスクパターン２３の開口部２３ａに露出した凹部転写膜５１に対して等方性のエッチングを行い、凹部転写膜５１に転写用凹部５１ａを形成する。ここで、凹部転写膜５１に対して等方性のエッチングを行うことにより、転写用凹部５１ａは、開口寸法が表面側から深さ方向に向かって非線形的に小さくなるように形成できる。
【０１２９】
次に、図７（ｃ）に示すように、マスクパターン２３を除去した後、エッチングガスとして例えば塩素（Ｃｌ2 ）と六フッ化硫黄（ＳＦ6 ）との混合ガスを用いたドライエッチングにより、凹部転写膜５１に対して全面を所定の深さまでエッチングする。これにより、転写用凹部５１ａの下側においてキャリア供給層１４が上面側からエッチングされることとなり、キャリア供給層１４に断面半円形状の凹部１４ｃが形成されることとなる。
【０１３０】
次に、図７（ｄ）に示すように、前述のドライエッチングによって生じた結晶欠陥を回復するためにアニール処理を行った後、凹部転写膜５１をウエットエッチング又はドライエッチングにより除去する。続いて、マスクパターン４３を除去した後、キャリア供給層１４に対してオーミック性コンタクトが形成される金属材料を用いて凹部１４ｃの両側方にそれぞれ間隔をおいてソース電極１６及びドレイン電極１７を形成し、熱処理工程を経てオーミック性コンタクトを形成する。その後、キャリア供給層１４に対してショットキ接合が形成される金属材料を用いて凹部１４ｃを充填するようにゲート電極１５を形成する。
【０１３１】
以上の工程により第４の実施形態に係る半導体装置を得ることができる。
【０１３２】
第４の実施形態のIII-Ｖ族窒化物半導体装置の製造方法によると、ＧａＡｓからなる凹部転写膜５１に転写用凹部５１ａを形成し、その後凹部転写膜５１に対するドライエッチングをすることにより、キャリア供給層１４に転写用凹部５１ａの形状と同等の形状を有する凹部１４ｃを形成できる。さらに、凹部転写膜にアモルファスシリコンを用いることにより、転写用凹部５１ａの断面形状は半円形状、Ｕ字形状又は半楕円形状に形成されるので、開口寸法が深さ方向に向かって非線形的に小さくなるように転写用凹部５１ａを形成できる。
【０１３３】
さらに、凹部１４ｃを形成するためのエッチングにおいて、凹部転写膜５１を構成する材料（Ｓｉ）に対するキャリア供給層１４を構成する材料（ＡｌＧａＮ）のエッチング選択比を制御することにより、転写用凹部５１ａの形状に基づいて凹部１４ｃの形状を制御しながら凹部１４ｃを確実に形成することができる。さらに、このときのエッチング選択比を１以上とすることが望ましい。
【０１３４】
なお、第４の実施形態のIII-Ｖ族窒化物半導体装置の製造方法において、凹部１４ｃを形成するためのドライエッチング工程の後、凹部転写膜５１を除去するよりも前に、温度が３００℃以上で且つ１５００℃以下の条件でアニール処理を行ってもよい。このようにすると、ドライエッチングのダメージによりキャリア供給層１４に生じた結晶欠陥を回復できるため、半導体装置の信頼性を向上できる。さらに、凹部転写膜５１を除去するよりも前にこのアニール処理を行うため、キャリア供給層１４がほとんど露出されない状態でキャリア供給層１４に対するアニール処理を行うことができる。
【０１３５】
また、第４の実施形態のIII-Ｖ族窒化物半導体装置の製造方法において、凹部転写膜５１を構成する材料はアモルファスシリコンに限られず、等方性のエッチングにより開口寸法が深さ方向に向かって非線形的に小さくなるように凹部１４ｃが形成される材料であればよく、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化珪素又はIII-Ｖ族窒化物半導体であってもよい。
【０１３６】
さらに、凹部転写膜５１を構成する材料はアモルファスに限られず、例えば、砒化ガリウム、シリコン、炭化珪素、リン化ガリウム、ダイヤモンド又はIII-Ｖ族窒化物半導体からなる多結晶材料を用いることができる。
【０１３７】
（第５の実施形態）
以下、本発明の第５の実施形態に係るIII-Ｖ族窒化物半導体装置について図面を参照しながら説明する。
【０１３８】
図８は本発明の第５実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図８において、図６と同一の部材には同一の符号を付すことにより説明を省略する。
【０１３９】
図８に示すように、第５の実施形態のIII-Ｖ族窒化物半導体装置は、ＳｉＣからなる基板１１の上に、ＡｌＮからなるバッファ層１２、アンドープのＧａＮからなるチャネル層１３及びｎ型ＡｌＧａＮからなるキャリア供給層１４が順次形成されており、キャリア供給層１４には断面半円形状の凹部１４ｃが設けられている。
【０１４０】
キャリア供給層１４の上面におけるゲート電極１５が形成される領域には、凹部１４ｃの上を開口するように、アモルファスシリコンからなる保護膜６１が形成されている。そして、保護膜６１の上に、該保護膜６１の開口部と凹部１４ｃとを充填するようにゲート電極１５が形成されており、キャリア供給層１４の上面における保護膜６１が形成されていない領域の上にはソース電極１６及びドレイン電極１７が形成されている。
【０１４１】
第５の実施形態のIII-Ｖ族窒化物半導体装置によると、キャリア供給層１４の上に保護膜６１が設けられているため、キャリア供給層１４の上面におけるゲート電極１５の両側方部分においてトラップ密度を低減することができるので、キャリア供給層１４の上面のトラップに起因する周波数分散を第４の実施形態と比べてより確実に抑制することができる。
【０１４２】
なお、第５の実施形態のIII-Ｖ族窒化物半導体装置において、保護膜６１は、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）又はビスマス（Ｂｉ）等のIV族不純物又はＶ族不純物が添加されていることが好ましい。このようにすると、保護膜６１の結晶成長時に、ガリウム又はアルミニウムが、保護膜６１に意図せずにドーピングされたとしても、保護膜６１に含まれているIV族不純物又はＶ族不純物が、意図せずにドープされたガリウム又はアルミニウムを補償するため、保護膜６１は高抵抗化されている。従って、シリコンを用いて保護膜６１を形成しても、保護膜６１の比抵抗の低下によるゲートリーク電流が生じることがない。
【０１４３】
また、保護膜６１は上部が酸化又は窒化若しくは酸窒化されていることが好ましい。このようにすると、保護膜６１を高抵抗に形成できるため、低リークで信頼性の高い保護膜として用いることができる。
【０１４４】
また、保護膜６１を構成する材料は、アモルファスシリコンに限られず、酸化シリコン又は窒化シリコン等のアモルファス材料であってもよい。
【０１４５】
以下、本発明の第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法について図面を参照しながら説明する。
【０１４６】
図９（ａ）〜図９（ｄ）は本発明の第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法の工程順の断面構成を示している。図９（ａ）〜図９（ｄ）において、図７（ａ）〜図７（ｄ）と同一の部材には同一の符号を付すことにより説明を省略する。
【０１４７】
まず、図９（ａ）に示すように、基板１１の上に、ＭＯＣＶＤ法又はＭＢＥ法を用いて、ＡｌＮからなるバッファ層１２と、アンドープのＧａＮからなるチャネル層１３と、ｎ型ＡｌＧａＮからなるキャリア供給層１４と、アモルファス又は多結晶性のシリコンからなる凹部転写膜５１とを順次形成する。続いて、リソグラフィ法により、凹部転写膜５１の上に開口部２３ａを有するマスクパターン２３を形成する。
【０１４８】
なお、凹部転写膜５１を形成する工程において、ＭＯＣＶＤ法又はＭＢＥ法に代えて、例えば真空蒸着法又はスパッタ法を用いてアモルファスシリコンからなる凹部転写膜５１を形成してもよい。
【０１４９】
ここで、図９（ａ）に示す結晶成長工程において、凹部転写膜５１に意図しないガリウム又はアルミニウムがドープされることによって、凹部転写膜４２の比抵抗が低下してしまうことが問題となる場合がある。この場合には、IV族不純物又はＶ族不純物を添加しながら凹部転写膜５１を形成すればよい。このようにすると、IV族不純物又はＶ族不純物によって、意図しないガリウム又はアルミニウムのドーピングによる低抵抗化を防ぐことができる。
【０１５０】
次に、図９（ｂ）に示すように、マスクパターン２３の開口部２３ａに露出した凹部転写膜５１に対して等方性のエッチングを行うことにより、凹部転写膜５１に、開口寸法が表面側から深さ方向に向かって非線形的に小さくなるように転写用凹部５１ａを形成する。
【０１５１】
次に、図９（ｃ）に示すように、マスクパターン２３を除去した後、エッチングガスとして例えば塩素（Ｃｌ2 ）と六フッ化硫黄（ＳＦ6 ）との混合ガスを用いたドライエッチングにより、凹部転写膜５１に対して全面を所定の深さまでエッチングしてキャリア供給層１４に断面半円形状の凹部１４ｃを形成する。続いて、リソグラフィ法により、凹部転写膜５１の上に凹部１４ｃと該凹部１４ｃの周辺部とを含む領域を覆うマスクパターン４３を形成する。
【０１５２】
次に、図９（ｄ）に示すように、マスクパターン４３を用いたエッチングにより凹部転写膜５１の露出部分を除去することにより、凹部転写膜５１から保護膜５１Ａを形成する。続いて、マスクパターン４３を除去した後、キャリア供給層１４に対してオーミック性コンタクトが形成される金属材料を用いて凹部１４ｃの両側方にそれぞれ間隔をおいてソース電極１６及びドレイン電極１７を形成し、熱処理工程を経てオーミック性コンタクトを形成する。その後、キャリア供給層１４に対してショットキ接合が形成される金属材料を用いて凹部１４ｃを充填するようにゲート電極１５を形成する。
【０１５３】
以上の工程により第５の実施形態に係る半導体装置を得ることができる。
【０１５４】
第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法によると、凹部転写膜５１から保護膜５１Ａを形成しているため、III-Ｖ族窒化物半導体装置の製造工程中にキャリア供給層１４の上面が露出されることがないので、キャリア供給層１４上面側の結晶界面を良好な状態に保つことができる。
【０１５５】
なお、第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、ゲート電極１５、ソース電極１６及びドレイン電極１７を形成する工程の後、プラズマ酸化法又はプラズマ窒化法により、保護膜５１Ａの上部を酸化又は窒化してもよく、また、プラズマ酸化法とプラズマ窒化法とを用いて保護膜５１Ａの上部を酸窒化してもよい。このようにすると保護膜５１Ａを高抵抗化して保護膜５１Ａの信頼性を向上することができる。
【０１５６】
また、第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、凹部１４ｃを形成するためのドライエッチング工程の後、凹部転写膜５１から保護膜５１Ａを形成する工程よりも前に、温度が３００℃以上で且つ１５００℃以下の条件でアニール処理を行ってもよい。このようにすると、キャリア供給層１４が凹部転写膜５１によって覆われた状態でキャリア供給層１４の結晶欠陥を回復できるため、半導体装置の信頼性を向上できる。
【０１５７】
また、第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法において、凹部転写膜５１を構成する材料は、アモルファスシリコンに限られず、等方性のエッチングにより開口寸法が深さ方向に向かって非線形的に小さくなるように凹部１４ｃが形成される材料であればよく、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化珪素又はIII-Ｖ族窒化物半導体であってもよい。
【０１５８】
さらに、凹部転写膜５１を構成する材料はアモルファスに限られず、例えば、砒化ガリウム、シリコン、炭化珪素、リン化ガリウム、ダイヤモンド又はIII-Ｖ族窒化物半導体からなる多結晶材料を用いることができる。
【０１５９】
なお、第１の実施形態〜第５の実施形態の各III-Ｖ族窒化物半導体装置において、基板１１を構成する材料は、ＳｉＣに限られず、例えばサファイア又はシリコンを用いてもよく、基板１１を構成する材料に応じてバッファ層１２の材料を適当に選択することによりチャネル層１３及びキャリア供給層１４を基板１１に対して格子整合するように形成できる。
【０１６０】
また、第１の実施形態〜第５の実施形態の各III-Ｖ族窒化物半導体装置は、チャネル層１３とキャリア供給層１４とを設けることによりＨＦＥＴとして機能するように構成されているが、この構成に限られず、III-Ｖ族窒化物半導体からなる１つの半導体層又は複数のIII-Ｖ族窒化物半導体からなる積層構造体にチャネル領域が形成されるように構成されていればよい。例えば、チャネル層１３及びキャリア供給１４に代えてｎ型ＧａＮからなる１層のチャネル層を形成して金属−半導体接合型の電界効果トランジスタ（ＭＥＳＦＥＴ）として機能するように構成してもよい。
【産業上の利用可能性】
【０１６１】
本発明に係る半導体装置及びその製造方法は、III-Ｖ族窒化物半導体とショットキ電極との間のトラップに起因する周波数分散を低減して高周波特性を向上できるという効果を有し、III-Ｖ族窒化物半導体からなる半導体層の上にショットキ電極が設けられた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【０１６２】
【図１】（ａ）は本発明の第１の実施形態に係るIII-Ｖ族窒化物半導体装置を示す構成断面図であり、（ｂ）は本発明の第１の実施形態の第１変形例に係るIII-Ｖ族窒化物半導体装置を示す構成断面図であり、（ｃ）は本発明の第１の実施形態の第２変形例に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図２】（ａ）は本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置を示す構成断面図であり、（ｂ）は本発明の第２の実施形態の一変形例に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図３】（ａ）〜（ｄ）は本発明の第２の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法を示す工程順の構成断面図である。
【図４】本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の第３の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法を示す工程順の構成断面図である。
【図６】本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図７】（ａ）〜（ｄ）は本発明の第４の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法を示す工程順の構成断面図である。
【図８】本発明の第５の実施形態に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図９】（ａ）〜（ｄ）は本発明の第５の実施形態に係るIII-Ｖ族窒化物半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】従来のＧａＡｓ系のＨＦＥＴ装置を示す構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態の他の変形例に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態の他の変形例に係るIII-Ｖ族窒化物半導体装置を示す構成断面図である。
【符号の説明】
【０１６３】
１１    基板
１２    バッファ層
１３    チャネル層
１４    キャリア供給層
１４ａ  凹部（第２凹部）
１４ｂ  断面Ｖ字形状の凹部（第２凹部）
１４ｃ  断面半円形状の凹部（第２凹部）
１５    ゲート電極
１６    ソース電極
１７    ドレイン電極
１８    保護膜
２１    低温バッファ層
２２    凹部転写膜
２２ａ  転写用凹部（第１凹部）
２３    マスクパターン（第１マスクパターン）
３１    低温バッファ層
３２    保護膜
４１    低温バッファ層
４２    凹部転写膜
４２ａ  転写用凹部（第１凹部）
４２Ａ  保護膜
４３    マスクパターン（第２マスクパターン）
５１    凹部転写膜
５１ａ  転写用凹部（第１凹部）
５１Ａ  保護膜
６１    保護膜
【図１】
2005210105.tif 000003
【図２】
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【図３】
2005210105.tif 000005
【図４】
2005210105.tif 000006
【図５】
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【図６】
2005210105.tif 000008
【図７】
2005210105.tif 000009
【図８】
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【図９】
2005210105.tif 000011
【図１０】
2005210105.tif 000012
【図１１】
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【図１２】
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