(57)【要約】【課題】  高誘電体ゲート絶縁膜の導入や歪みSiチャネルの採用によりFET性能の向上が可能になるが、極薄膜ゲート絶縁膜の実現は困難であるとともに、歪みSiチャネルの製造方法は煩雑で歩留まりの低下やコスト上昇等の問題を引き起こしている。【解決手段】  本発明では、半導体基板に形成されたチャネル領域と、このチャネル領域上に形成された半導体基板とは格子面間隔の異なる結晶質の金属酸窒化物からなるゲート絶縁膜と、このゲート絶縁膜上に形成された導電性金属酸窒化物からなるゲート電極と、チャネル領域の側部に形成されたソース・ドレイン領域とを含み、導電性金属酸窒化物の形成により、金属酸窒化物の面間隔を制御することにより、高誘電体ゲート絶縁膜を形成し、EOT低減や歪みSiチャネルの形成を実現し、FET特性の改善とその製造工程の大幅な簡略化を可能とする電界効果トランジスタ及びその製造方法を提供する。【選択図】図１
2005079176.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板に形成されたチャネル領域と、このチャネル領域上に形成された、前記半導体基板とは格子面間隔の異なる結晶質の金属酸窒化物からなるゲート絶縁膜と、このゲート絶縁膜上に形成された導電性金属酸窒化物からなるゲート電極と、前記チャネル領域の側部に形成されたソース・ドレイン領域とを含むことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル領域が歪み半導体層からなることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜と前記ゲート電極との間に、前記結晶性の金属酸窒化物の構成元素の少なくとも１つと前記導電性酸窒化物の構成元素の少なくとも１つを含有する導電性酸窒化物を含むことを特徴とする請求項１及び２記載の電界効果トランジスタ。
【請求項４】
前記金属酸窒化物からなるゲート絶縁膜が前記チャネル領域に直接接合していることを特徴とする請求項１乃至３記載の電界効果トランジスタ。
【請求項５】
前記結晶質の金属酸窒化物からなるゲート絶縁膜は、少なくとも一種類以上の希土類金属元素を含むことを特徴とする請求項１及至４記載の電界効果トランジスタ。
【請求項６】
前記結晶質の金属酸窒化物からなるゲート絶縁膜は、Ce、Dy、Y、Gd、La、Prのいずれか一種類以上の金属元素を含むことを特徴とする請求項１至５記載の電界効果トランジスタ。
【請求項７】
前記導電性金属酸窒化物からなるゲート電極は、Ru、Ir、Ptのいずれか一種類以上の金属元素を含むことを特徴とする請求項１乃至６記載の電界効果トランジスタ。
【請求項８】
半導体基板のチャネル領域上に、ゲート絶縁膜となる金属酸窒化物を形成する工程と、前記金属酸窒化物上に金属膜を形成する工程を行った後、熱処理を行い前記金属酸窒化物における酸素含有量を変化させるとともに、前記金属膜を酸窒化して導電性酸窒化物からなるゲート電極を形成する工程と、前記チャネル領域の側部に配置されるソース・ドレイン領域を形成する工程を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項９】
前記熱処理を行う工程において、前記金属酸窒化物の格子面間隔を前記半導体基板の格子面間隔と異ならせることにより、前記チャネル領域における半導体層に歪みを導入することを特徴とした請求項８記載の電界効果トランジスタの製造方法。
【請求項１０】
前記熱処理を行う工程において、前記ゲート絶縁膜と前記ゲート電極との間に、前記結晶性の金属酸窒化物の構成元素の少なくとも１つと前記導電性酸窒化物の構成元素の少なくとも１つを含有する導電性酸窒化物を形成することを特徴とする請求項８及び９記載の電界効果トランジスタの製造方法。
【請求項１１】
前記半導体基板上に前記金属酸窒化物からなるゲート絶縁膜を形成する工程において、前記金属酸窒化物を前記チャネル領域に直接接合させたことを特徴とする請求項８乃至１０記載の電界効果トランジスタの製造方法。
【請求項１２】
前記結晶質の金属酸窒化物からなるゲート絶縁膜は、少なくとも一種類以上の希土類金属元素を含むことを特徴とする請求項８及至１１記載の電界効果トランジスタの製造方法。
【請求項１３】
前記結晶質の金属酸窒化物からなるゲート絶縁膜は、Ce、Dy、Y、Gd、La、Prのいずれか一種類以上の金属元素を含むことを特徴とする請求項８及至１２記載の電界効果トランジスタの製造方法。
【請求項１４】
前記金属膜は、Ru、Ir、Ptのいずれか一種類以上の金属元素を含むことを特徴とする請求項８乃至１３記載の電界効果トランジスタの製造方法。
【請求項１５】
前記熱処理において、雰囲気中の酸素分圧を0 Torrから1 ×10-5Torrの範囲に設定したことを特徴とする請求項８乃至１４記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体ゲート絶縁膜や歪みSiチャネル層を有する電界効果トランジスタ（FET：Field-Effect-Transistor）及びその製造方法に関する。
【背景技術】
【０００２】
LSIの高速化・高集積化は、スケーリング則によるMOS(Metal-Oxide-Semiconductor)型FETの微細化により実現されてきた。スケーリング則は、ゲート絶縁膜の厚さやゲート長等のMOSFETサイズを長さ方向と横方向で同時に縮小することで、微細化時に素子の特性を正常に保ち性能を上げることを可能にした。しかしながら、従来から用いられているSiO2からなるゲート絶縁膜では、2 nm以下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制ができず消費電力の増加等の問題を回避できない。このため、SiO2よりも誘電率が高い材料をゲート絶縁膜に用いて、SiO2換算膜厚(以下、EOT(Equivalent Oxide Thickness)とも云う)を抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となる。
【０００３】
2005年以降の次世代微細LSI用のゲート絶縁膜材料として、EOTで1 nm程度が実現できるZrやHfを含む非晶質酸化物であるZrシリケート、Hfシリケートや非晶質酸窒化物であるZrSiON、HfSiONなどが広く研究されている。さらに、2010年以降に登場が予想される次々世代極微細LSIでは、ゲート絶縁膜厚はEOTで1 nmよりも更に一層薄いものが要求されている。この次々世代用高誘電体ゲート絶縁膜の候補として、近年、La2O3やPr2O3などの希土類酸化物が研究されている。これらの酸化物をゲート絶縁膜として用いることにより、低EOTと低リーク電流が実現されている。希土類酸化物単結晶をSiに直接接合させることができればさらなるEOTの低減が可能となり、極微細LSIにおけるゲート絶縁膜の有力な候補となり得る。しかし、酸化物とSiとの間には非晶質界面層が形成されやすく、直接接合の実現は困難であることが知られている。このような非晶質界面層はSiO2やシリケートなどの低誘電率層であるため、基板／ゲート間の容量を低下させ、EOTが十分に小さいゲート絶縁膜を形成することが困難であるという大きな問題点がある。Siに直接接合したゲート絶縁膜を実現した例としては、SrTiO3ゲート絶縁膜に関する報告があるが、Siに直接接合したSrTiO3ゲート絶縁膜を用いてもEOTを十分に低減できていない。一方、本発明者らは、希土類酸化物であるCeO2をSiに直接接合させることに成功し、EOT=0.38 nmという極薄ゲート絶縁膜を形成できることを報告している（非特許文献1参照）。
【０００４】
一般的に希土類酸化物の誘電率は20〜30程度であることが知られている。EOTとして0.5
nm以下の極薄膜を実現しようとした場合、直接トンネル電流の影響を回避するため物理膜厚を5 nm程度に保つためには、誘電率としてはさらに高い40〜50程度が望まれる。誘電率を制御するために、SrTiO3などでは歪みによる誘電率の変化について理論的検討がなされている。歪みが加わることによって内部イオンが受ける力が変化し、誘電率が変化する。小さな歪みでも誘電率の変化は非常に大きく、面内の圧縮応力などを人為的に制御できれば大きな誘電率の上昇を実現することが可能である。SrTiO3などの誘電体に歪みを与えようとした場合、誘電体とは格子定数の異なる基板を用いる手法が主に用いられている。しかし、この手法では、与えられる歪みの量が基板の格子定数で決められてしまい所望の量に制御できない、また、基板と誘電体との界面で欠陥が発生すると歪みが緩和してしまう等の種々の問題があり、誘電率の向上を十分に達成できていない。また、SrTiO3などのペロブスカイト系酸化物では酸素欠損を生じると導電性が発生し、絶縁膜として機能しなくなることが知られている。
【０００５】
例えばCe酸化物のような希土類酸化物では、ホタル石構造であるCeO2とC-希土類構造で
あるCe2O3という2種類の結晶構造が存在することが報告されている。C-希土類構造の単位格子は、陰イオンが欠けた8個のホタル石構造の単位格子の組み合せにより構成されている。C-希土類構造ではA2O3型で記述され、8個すべてのホタル石構造の単位格子から対角線上にある2個の酸素イオンが抜けている。金属元素1個に対する酸素原子の数は、Ce2O3ではCeO2に比べて減少するが絶縁性は保持される。これは、SrTiO3などのペロブスカイト系酸化物と大きく異なる性質である。また、格子定数は、酸素イオンが抜けることによりイオン性結晶におけるイオン相互作用が減少して平均的イオン間距離が大きくなるために、CeO2に比べCe2O3の方が約3％大きくなるとされている。
【０００６】
以上述べたように、次々世代極微細LSIに用いられる高誘電体ゲート絶縁膜材料としては、希土類酸化物やペロブスカイト系酸化物が候補とされているが、EOTとして0.5 nmより十分小さい値を達成した報告は一例（非特許文献１）しかなく、誘電率の更なる向上や非晶質界面層の低減などによる極薄EOTの実現が強く求められている。
【０００７】
一方、次々世代極微細LSI以降のLSIでは微細化がさらに進みMOSFETサイズが原子サイズに近づくため、微細化の効果に物理的限界が見え始めることが予測されている。そのため、微細化に代わる新たなFETの性能向上のための技術も模索されている。より高性能なFETを実現する一つの手段として、Siに応力を加えた歪みSiチャネルを用いる方法がある。歪みSi-FETでは、バンド構造の変化などに起因するキャリアの移動度の向上が報告されている（非特許文献2参照）。n-MOSFETの場合には、チャネル層のSiに引っ張り応力を与えることにより電子の移動度を高めることが可能である。一方、p-MOSFETの場合には、チャネル層のSiに引っ張り応力、または、圧縮応力のどちらでもよいが、応力を与えることにより正孔の移動度を高めることが可能である。
【０００８】
歪みSiを得るためには、Siより格子定数がわずかに大きいSiGe層を作製し、その上に薄膜Si層を積層する方法が用いられている。当初は、Ge原子を30％程度混ぜたSiGe層をSi基板上に成長し、その上に歪みSi層が形成されていた。しかし、この方法ではSiGeの格子を緩和させるために数μｍ程度の厚さにまで積層させる必要があり、成膜に時間が掛かるという難点があった。さらに、Si基板上に積層したSiGe層が転位の発生を伴って緩和しているため、多くの貫通転位がSiチャネル層にまで伝搬して結晶品質が低下するという問題があった。このような問題点を解決するために、SIMOX（Separation by Implanted Oxygen）を用いて、SiGe層に埋め込み酸化層を形成したSGOI(SiGe on Insulator)基板が提案されている（非特許文献3参照）。この方法を用いて作製したMOSFETの断面構造を図15に示す。まず、Si基板21上にGe組成を傾斜させながら、Ge組成10％〜40％程度のSiGe層22、24を形成する。次に、この試料に酸素イオンを注入した後、1350℃で6時間の熱処理を行う。このSIMOX工程により、SiGe層中に厚さ100 nmの埋め込み酸化膜（SiO2）23が形成されるとともに、格子歪みが緩和されたSiGe層24が形成されてSGOI基板となる。続いて、このSGOI基板の表面を溶液処理して水素終端させて、SiGeバッファ層25を堆積したのち、歪みSiチャネル層26が形成される。SiGe層24の薄膜化とGe濃度の高濃度化のために、SIMOX工程の後に、さらに熱酸化を行う方法も提案されている。続いて、ゲート絶縁膜（SiO2）28とゲート電極29、及び、ソース・ドレイン領域27a、27bを形成することにより、SGOI基板上のMOSFETが完成する。
【０００９】
上記のような方法で作製したSGOI基板上のn-MOSFET、p-MOSFETの特性が理論的、実験的に報告されている（非特許文献2参照）。このなかで、歪みを持たないSiをチャネル層に用いたMOSFETにおける移動度に対するSGOI基板上に作製した歪みSiをチャネル層に用いたMOSFETにおける移動度の向上の割合（移動度の向上率）が、SGOI基板におけるGe組成の関数として示されている。n-MOSFETでは、Ge組成の増加とともに電子移動度の向上率は増加し、Ge組成が15％以上では向上率はほぼ1.6で飽和することが理論的に予想されている。実際に作製した歪みSi-MOSFETでも電子移動度の向上率は1.5から1.8の値を示し、理論値
と実験値は良い一致を示している。一方、p-MOSFETでは理論的には正孔移動度の向上率はGe組成にほぼ比例して増加し、Ge組成が30％では2.4程度になると予想されている。しかし、実験的にはGe組成30％のp-MOSFETにおける正孔移動度の向上率は1.5程度しか得られておらず、その原因はわかっていない。また、SGOI基板ではSiに引張り歪みのみしか与えることができないので、圧縮歪みによる正孔移動度の変化については調べられていない。
【００１０】
SGOI基板を用いて歪みSi層を作製するには、上述したように煩雑で長時間の工程を必要とする。また、煩雑な工程はFET形成プロセス歩留まりの低下をも引き起こし、コスト上昇は深刻な問題となっている。また、n-MOSFETでは理論予測に近い電子移動度の向上が実験的に得られているが、p-MOSFETでは実験的に得られた正孔移動度の向上率は理論予測より劣っているという問題がある。さらに、歪みSi層の薄膜化が進むと、SiGe層から拡散したGeによる散乱の効果が顕著になりキャリア移動度が劣化するといった問題も抱えている。
【非特許文献１】Y. Nishikawa, N. Fukushima and N. Yasuda, Ext. Abst. Inter. Conf. on Solid State Devices and Materials, Tokyo, p.174 (2001)
【非特許文献２】S. Takagi, IEICS Trans. Electron. E85-C, 1064(2002).
【非特許文献３】杉山、応用物理  69巻、1315(2000).
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、LSI性能のさらなる向上を目指して、微細化を達成するための高誘電体ゲート絶縁膜の導入や歪みSiチャネルの採用などの新しいトランジスタ構造の検討が進められている。しかし、従来の高誘電体ゲート絶縁膜では、次々世代極微細LSIの要求を満足するEOTが達成されていない。また、歪みSiを作製するための従来型のSGOI基板を用いた方法では、FET形成工程が煩雑化・複雑化するために、歩留まりが低下しコスト上昇等の問題を引き起こしている。
【００１２】
本発明は、上記事情を考慮してなされたものであって、歪みSiチャネル層、結晶性金属酸窒化物からなるゲート絶縁膜、及び、導電性酸窒化物からなるゲート電極などを有する電界効果トランジスタに係り、導電性酸窒化物の形成により金属酸窒化物の面間隔を制御することにより、FET特性の改善とその製造工程の大幅な簡略化を可能とする電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第1の発明は、半導体基板と、この半導体基板に形成されたチャネル領域と、このチャネル領域上に形成された、前記半導体基板とは格子面間隔の異なる結晶質の金属酸窒化物からなるゲート絶縁膜と、このゲート絶縁膜上に形成された導電性金属酸窒化物からなるゲート電極と、前記チャネル領域の側部に形成されたソース・ドレイン領域とを含むことを特徴とする電界効果トランジスタである。
【００１４】
また、本発明の第2の発明は、前記チャネル領域が歪み半導体層からなることを特徴とする電界効果トランジスタである。
【００１５】
また、本発明の第3の発明は、前記ゲート絶縁膜と前記ゲート電極との間に、前記結晶性の金属酸窒化物の構成元素の少なくとも１つと前記導電性酸窒化物の構成元素の少なくとも１つを含有する導電性酸窒化物を含むことを特徴とした電界効果トランジスタである。
【００１６】
また、本発明の第4の発明は、前記金属酸窒化物からなるゲート絶縁膜が前記チャネル領域に直接接合していることを特徴とする電界効果トランジスタである。
【００１７】
また、本発明の第5の発明は、前記結晶質の金属酸窒化物からなるゲート絶縁膜は、少なくとも一種類以上の希土類金属元素を含むことを特徴とする電界効果トランジスタである。
【００１８】
また、本発明の第6の発明は、前記結晶質の金属酸窒化物からなるゲート絶縁膜は、Ce、Dy、Y、Gd、La、Prのいずれか一種類以上の金属元素を含むことを特徴とする電界効果トランジスタである。
【００１９】
また、本発明の第７の発明は、前記導電性金属酸窒化物からなるゲート電極は、Ru、Ir、Ptのいずれか一種類以上の金属元素を含むことを特徴とする電界効果トランジスタである。
【００２０】
また、本発明の第8の発明は、半導体基板のチャネル領域上に、ゲート絶縁膜となる金属酸窒化物を形成する工程と、前記金属酸窒化物上に金属膜を形成する工程を行った後、熱処理を行い前記金属酸窒化物における酸素含有量を変化させるとともに、前記金属膜を酸窒化して導電性酸窒化物からなるゲート電極を形成する工程と、前記チャネル領域の側部に配置されるソース・ドレイン領域を形成する工程を含むことを特徴とする電界効果トランジスタの製造方法である。
【００２１】
また、本発明の第9の発明は、前記熱処理を行う工程において、前記金属酸窒化物の格子面間隔を前記半導体基板の格子面間隔と異ならせることにより、前記チャネル領域における半導体層に歪みを導入することを特徴とした電界効果トランジスタの製造方法である。
【００２２】
また、本発明の第10の発明は、前記熱処理を行う工程において、前記ゲート絶縁膜と前記ゲート電極との間に、前記結晶性の金属酸窒化物の構成元素の少なくとも１つと前記導電性酸窒化物の構成元素の少なくとも１つを含有する導電性酸窒化物を形成したことを特徴とする電界効果トランジスタの製造方法である。
【００２３】
また、本発明の第11の発明は、前記半導体基板上に前記金属酸窒化物からなるゲート絶縁膜を形成する工程において、前記金属酸窒化物を前記チャネル領域に直接接合させたことを特徴とする電界効果トランジスタの製造方法である。
【００２４】
また、本発明の第12の発明は、前記結晶質の金属酸窒化物からなるゲート絶縁膜は、少なくとも一種類以上の希土類金属元素を含むことを特徴とする電界効果トランジスタの製造方法である。
【００２５】
また、本発明の第13の発明は、前記結晶質の金属酸窒化物からなるゲート絶縁膜は、Ce、Dy、Y、Gd、La、Prのいずれか一種類以上の金属元素を含むことを特徴とする電界効果トランジスタの製造方法である。
【００２６】
また、本発明の第14の発明は、前記金属膜は、Ru、Ir、Ptのいずれか一種類以上の金属元素を含むことを特徴とする電界効果トランジスタの製造方法である。
【００２７】
また、本発明の第15の発明は、前記熱処理において、雰囲気中の酸素分圧を0 Torrから1 ×10-5Torrの範囲に設定したことを特徴とする電界効果トランジスタの製造方法である
。
【発明の効果】
【００２８】
本発明によれば、従来のような複雑な製造方法を用いることなく、導電性酸窒化物の形成により金属酸窒化物の面間隔を制御することにより、高誘電体ゲート絶縁膜の形成によるEOT低減や歪みSiチャネルの形成を実現し、FET特性の改善とその製造工程の大幅な簡略化を可能とする電界効果トランジスタ及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を用いて本発明の実施形態を詳細に説明する。尚、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を助けるための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（実施の形態１）
本発明の第1の実施形態によるMIS(Metal-Insulator-Semiconductor)FETの断面構造を図１に示す。この実施形態によるMISFETは、Siからなる半導体基板1上にSiチャネル層2、結晶質の金属酸窒化物からなるゲート絶縁膜5、導電性酸窒化物からなるゲート電極6が形成され、このチャネル層2の両側に、チャネル層2と導電型が異なるソース領域3ａおよびドレイン領域3ｂが形成された構成となっている。
【００３０】
次に、本発明によるn-MISFETの製造方法について図2を参照にして説明する。まず、図2(a)に示すように、(001)面方位を持つSi基板1上に素子分離領域3を形成後、例えば、厚さ50 nmのSiO2膜4を全面に被膜する。SiO2膜4を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネル層として用いる領域2に急峻な不純物プロファイルを形成する。続いて、SiO2膜4をフッ化アンモニア溶液で除去した後、Si基板１の表面を、例えば、希フッ酸処理により水素で終端化した後に電子線ビーム蒸着装置に導入し、基板温度を例えば700℃とし、CeO2を蒸着源として結晶性金属酸化物5であるCeO2を5 nm成膜した（図2(b)参照）。成膜時の酸素分圧を1×10-8 Torrに精密に制御することにより、CeO2の膜質を向上させた。反射高速電子線回折(RHEED)と透過型電子顕微鏡(TEM)による観察から、Si基板の(001)面に対してCeO2は直交する2つの(110)面に配向したエピタキシャル層であることを確認した。また、CeO2[001]方向の格子面間隔（Si基板とCeO2との界面に対して平行な面の格子面間隔）を透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して-0.35％であり、バルクCeO2の報告値と同じであった。このとき、Si基板1と金属酸化物5との間には、Si基板1の表面が酸化されてCeシリケート層0.5 nmが形成されていることを透過型電子顕微鏡（TEM）で確認した。金属酸化物をSi上に堆積するとこのような金属シリケートなどの非晶質の界面層が形成されやすい。
【００３１】
続いて、同じ電子ビーム蒸着装置内でRuを蒸着源として金属膜6aを50 nm蒸着した（図2(c)参照）。次に、CeO2ゲート絶縁膜5とRu金属膜6aを、例えば、RIE法などの異方性エッチング法を用いて図2(d)に示すようにチャネル領域2上にパターニングする。その後、Ru金属膜6aをマスクとして、ソース領域7aとドレイン領域7bにAsイオン打ち込みを行う。続いて、例えば、ランプアニール装置を用いて、熱処理温度800℃、雰囲気は窒素ガスをベースとして酸素分圧1×10-8 Torrに設定し、30秒の急速加熱処理を行う。この熱処理を行うことにより、CeO2金属酸化物に含まれていた酸素の一部がRu金属膜に供与される。この結果、CeO2には酸素欠損が導入されCeO2-xとなっていることが、X線電子分光法（XPS）で確認された。酸素の減少量であるxの値は0．2〜0．3程度と見積もられ、CeO2が完全にCe2O3という結晶構造に変化してしまったわけではない。CeO2-xにおける[001]方向の格子面間隔を透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して+0．5％であり、熱処理前に比べて格子面間隔が拡大していることが判明した。CeO2は
イオン性結晶であり、酸素イオンが抜けることによりイオン間の相互作用が弱まった結果、平均的なイオン間距離の拡大がおこり格子面間隔の拡大が起こっていることが確認された。CeO2-x[110]方向の格子面間隔もSiに対して+0．5％であり、等方的な格子面間隔の拡大が起こっていた。CeO2-xの形成により金属酸化物5の格子面間隔は拡大しているが、このとき、直下に位置するSiチャネル層2の格子面間隔には変化がなかった。形成された金属酸化物であるCeO2-xが2つのドメインを持つため粒界が存在し、その界面において格子面間隔の拡大に起因する歪みは緩和されチャネル層には影響を与えないからである。
【００３２】
この熱処理時に、Ru金属膜はCeO2から移動した酸素と熱処理雰囲気中にわずかに含まれている酸素により酸化され、導電性酸化物RuO2:6が形成される（図2(e)参照）。本実施形態に記述したような、金属酸窒化物上に金属膜を堆積した後、熱処理を加えることにより金属酸窒化物から金属膜への酸素の供与が起こり、金属酸窒化物の格子面間隔が大きく変化するとともに導電性酸窒化物が形成されることは、本発明者らの実験により始めて見出されたことである。このような効果を得るためには、金属酸窒化物と金属膜の組み合せが非常に重要でありその選定方法については後述する。
【００３３】
本発明者らはこのように格子面間隔の変化した金属酸窒化物において誘電率の向上が起こることを発見した。CeO2バルク（Siに対する格子面間隔の変化は-0.35％）における誘電率は26程度であるが、本実施例による格子面間隔が+0．5％であるCeO2-xにおいては、誘電率が約2倍の52に上昇していることが明らかとなった。格子面間隔の拡大により金属元素の周りのポテンシャルエネルギーは、格子面間隔が変化していないときに比べて緩やかな傾きを持つようになる。つまり、電界が印加されたときに元素の振動における振幅が大きくなり振動数が変化するため、誘電率の上昇が起こる。この理論的な考察はSrTiO3に圧縮歪みを与えた場合と同じであるが、希土類酸化物において酸素量の減少により等方的な格子面間隔の拡大が起こり、それに付随して誘電率の上昇が起こることは、今回、初めて確認されたものである。
【００３４】
また、図2(e)における熱処理では、イオン注入されたソース領域7aとドレイン領域7bが活性化される。次に、SiO2膜8を全面に堆積した後、ソース領域7aとドレイン領域7b上にコンタクトホールを開孔し、その後、ゲート絶縁膜5、ゲート電極6の側部に例えばSiO2からなる絶縁膜9を形成する。続いて、Al等の金属を蒸着して金属膜を全面に形成した後、この金属膜をRIE法などの異方性エッチングを行うことによりパターンニングしソース電極10ａとドレイン電極10ｂが形成され、図2(f)に示すようなMISFETが完成する。
【００３５】
本発明により作製されたn-MISFETにおけるゲート絶縁膜のEOTを求めるために、容量-電圧（C-V）特性を評価した。本実施例におけるゲート絶縁膜はCeシリケート0.5 nmとCeO2-X 5 nmの2層構造となっている。誘電率の低い非晶質界面層が形成されているにも拘わらず、CeO2-Xの誘電率を52まで向上させたことにより、EOT=0.6 nmという非常に小さい値が実現できていることが確認された。ドレイン電流-ゲート電圧（Id-Vg）特性を評価したところ、EOTの向上により高い駆動電流が得られていることも確認された。寿命試験から、本発明によるMISFETは高い信頼性を有することも確かめられた。
【００３６】
さらに実験を重ねた結果、格子面間隔の変化量は酸素の欠損した量であるCeO2-xにおけるx値と相関があることがわかった。図3にCeO2-xにおける酸素欠損量(x)と[110]及び[001]方向の格子面間隔の変化の関係を示す。Xの値の増加に比例して格子面間隔が等方的に拡大することがわかる。熱処理温度を高くしたり熱処理時間を長くすることでx値を大きくすることが可能であることがわかっており、x値に比例して格子面間隔を拡大させることができる。また、図4にSiに対する格子面間隔の変化とCeO2-xにおける誘電率の関係を示す。誘電率は格子面間隔の変化が0.1％以上になると大きく増大することが明らかとなった。このため、誘電率を向上させてEOT低減を実現するには格子面間隔の変化を0.1％以上
にすることが望ましいことがわかった。
【００３７】
本発明の第１の実施形態では、金属酸窒化物としてCeO2を例にして述べたが、希土類元素（Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸窒化物を用いることが望ましいことがわかった。希土類酸窒化物は、酸素が欠損した状態においても準安定な結晶構造を持ち、更に絶縁性を保つことが可能であり、熱処理条件を制御することにより酸素量を制御し格子面間隔を変化させることが容易であるからである。そのなかでも、Ce、Dy、Y、La、Pr、Gdのいずれかを少なくとも含む酸窒化物を用いた場合には、熱処理により酸素量と格子面間隔の精密な制御が実現でき、特に高い効果が得られることを確認した。第１の実施形態では、ゲート絶縁膜となる金属酸窒素物がエピタキシャル膜である例を示したが、必ずしもエピタキシャル膜である必要はなく、多結晶膜や単結晶膜などの結晶質であればよい。
【００３８】
本発明の第１の実施形態では、導電性金属酸窒化物としてRuO2を例にして述べたが、Ru、Ir、Ptの中から選ばれた、少なくとも１種類以上の元素を含む導電性酸窒化物を用いることが望ましいことがわかった。これらの金属は希土類酸窒化物から酸素を吸い出す性質を持ち、且つ、酸化された状態においても導電性を保つからである。第1の実施形態ではRu金属膜はすべて酸化されてRuO2の多結晶となっていた。しかし、Ru金属膜のすべてが酸化される必要はなく1部がRu金属膜として残っていても全く問題はない。また、RuO2が非晶質であってもよいし、結晶質の単結晶やエピタキシャル膜となっていても同様の効果が得られる。
【００３９】
次に、金属酸窒化物から金属膜へ酸素の供与が起こる場合における熱処理を行う雰囲気中の酸素分圧について説明する。第1の実施形態においては、CeO2は窒素ガスをベースとして酸素分圧を1×10-8 Torrに設定して熱処理を行った。図5に酸素分圧とSiに対するCeO2格子面間隔の変化の関係を示す。熱処理温度800℃、熱処理時間30秒として、雰囲気は窒素ガスとした。酸素分圧が低いときは格子面間隔の変化は大きい。金属酸窒化物が、Ru金属膜に効果的に酸素を供与できるからである。しかし、酸素分圧が1×10-5 Torrを越えるとSiに対する格子面間隔の変化はバルクCeO2の場合と同じ値(-0.35％)になる。つまり、格子面間隔の拡大は起こらない。熱処理雰囲気中の酸素分圧が高い場合には、Ru金属膜には雰囲気中から十分な酸素が供与されて酸化が進行してしまうため、CeO2金属酸化物からRu金属膜への酸素の供与が行われなくなる。つまり、金属酸窒化膜への酸素欠損の導入（酸素量の減少）が起こらないため、CeO2格子面間隔の変化は生じない。酸素分圧を0 Torrに設定した場合には格子面間隔の変化は0.5％であり、酸素分圧を1×10-10 Torr〜1×10-8 Torrに設定した場合と同じであった。酸素分圧を0 Torrに設定した場合には、酸素の供与量が少ないためRu金属膜の一部は酸化されずにRu金属として残留しているが、導電性には問題がないことを確認した。このように、本発明者らによる実験により、金属酸窒化物から金属膜へ酸素の供与が起こる場合における熱処理時の酸素分圧は、0 Torr〜1×10-5 Torrに設定することにより著しい効果が得られることが明らかとなった。最適な熱処理時間と熱処理温度は、用いる金属酸化物と金属膜の種類とその組み合せにより決まる。希土類酸窒化物と金属膜の組み合せでは、熱処理温度を500〜1200℃に設定し、熱処理時間はおおよそ30秒から20分の間に設定することが好ましいことがわかった。
【００４０】
第1の実施形態では、結晶性の金属酸化物の成膜方法として、電子ビーム蒸着法を用いた場合を示したが、成膜方法はCVD法、スパッタ法、分子線エピタキシー（MBE）法など他の成膜方法を用いてもよい。
（実施の形態２）
本発明の第2の実施形態によるMIS(Metal-Insulator-Semiconductor)FETの断面構造を図6に示す。この実施形態によるMISFETは、Siからなる半導体基板1上に歪みSiチャネル層2
、Siとは格子面間隔が異なる結晶質の金属酸窒化物からなるゲート絶縁膜5、導電性酸窒化物からなるゲート電極6が形成され、このチャネル層2の両側に、チャネル層2と導電型が異なるソース領域3ａおよびドレイン領域3ｂが形成された構成となっている。結晶性金属酸窒化物の格子面間隔がSiとは異なるため、チャネル層2におけるSiは結晶性金属酸窒化物から応力を受けて歪みSiチャネル層2が形成されている。
【００４１】
次に、本発明によるn-MISFETの製造方法について図7を参照にして説明する。まず、図7(a)に示すように、(111)面方位を持つSi基板1上に素子分離領域3を形成後、例えば、厚さ50 nmのSiO2膜4を全面に被膜する。SiO2膜4を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネル層として用いる領域2に急峻な不純物プロファイルを形成する。続いて、SiO2膜4をフッ化アンモニア溶液で除去した後、Si基板１の表面を、例えば、希フッ酸処理により水素で終端化して分子線エピタキシー(MBE)装置に導入し、基板温度を例えば700℃とし、CeとO3を蒸着源として結晶性金属酸化物5であるCeO2を5 nm成膜した（図7(b)参照）。成膜時の酸素分圧を1×10-8 Torrに精密に制御することにより、CeO2の膜質を向上させた。反射高速電子線回折(RHEED)と透過型電子顕微鏡(TEM)による観察から、CeO2はSi基板と同じ(111)方向に配向した単結晶であることを確認した。また、CeO2[110]方向の格子面間隔（Si基板とCeO2との界面に垂直な面の格子面間隔）を微少角入射X線回折法と透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して-0．35％であり、バルクCeO2の報告値と等しいことが確認された。このとき、Si基板1と金属酸化物3との間には、Si基板1の表面が酸化されてCeシリケート層0.5 nmが形成されていることを透過型電子顕微鏡（TEM）で確認した。金属酸化物をSi上に堆積するとこのような金属シリケートなどの非晶質の界面層が形成されやすい。
【００４２】
続いて、同じMBE装置内でRuを蒸着源として金属膜6aを50 nm蒸着した（図7(c)参照）。次に、CeO2ゲート絶縁膜5とRu金属膜6aを、例えば、RIE法などの異方性エッチング法を用いて図7(d)に示すようにチャネル領域2上にパターニングする。その後、Ru金属膜6aをマスクとして、ソース領域7aとドレイン領域7bにAsイオン打ち込みを行う。次に、例えば、ランプアニール装置を用いて、熱処理温度800℃、雰囲気は窒素ガスをベースとして酸素分圧1×10-8 Torrに設定し、30秒の急速加熱処理を行う。この熱処理を行うことにより、CeO2金属酸化物に含まれていた酸素の一部がRuに供与される。この結果、CeO2には酸素欠損が導入されCeO2-xとなっていることが、X線電子分光法（XPS）で確認された。酸素の減少量であるxの値は0．2〜0．3程度と見積もられ、CeO2が完全にCe2O3という結晶構造に変化してしまったわけではない。CeO2-xにおける[110]方向の格子面間隔を微少角入射X線回折法と透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して+0．5％であり、熱処理前に比べて格子面間隔が拡大していることが判明した。CeO2はイオン性結晶であり、酸素イオンが抜けることによりイオン間の相互作用が弱まった結果、平均的なイオン間距離の拡大がおこり格子面間隔の拡大が起こっていることが確認された。CeO2-x[111]方向の格子面間隔もSiに対して+0．5％であり、等方的な格子面間隔の拡大が起こっていた。本実施例におけるように単結晶CeO2-xの形成による金属酸化物5の格子面間隔の拡大は、直下に位置するSiチャネル層2の格子面間隔に大きな影響を与えることが明らかとなった。単結晶CeO2-xにおいては粒界が存在しないため、格子面間隔の拡大による歪みがCeO2-xで緩和されないことと、CeO2-xとSiの結合が強いためである。この点が第1の実施形態とは異なる。Siチャネル層2においても格子面間隔が+0．4％大きくなり、引張り歪みを受けたSiチャネル層が形成されていることが確かめられた。これは金属酸化物における弾性係数がSiに比べて60倍程度大きい（金属酸化物はSiに比べて非常に硬い）ため、金属酸化物がSiと接して強く結合している場合、金属酸化物はほとんど変形せずSiのみが変形するからである。同時に、Ru金属膜はCeO2から移動した酸素と熱処理雰囲気中にわずかに含まれている酸素により酸化され、導電性酸化物RuO2:6が形成される（図7(e)参照）。本実施形態に記述したような、金属酸窒化物上に金属膜を堆積した後、熱処理を加えることにより金属酸窒化物から金属膜への酸素の供与が起こり、金属酸窒化物の格
子面間隔が大きく変化するとともに導電性酸窒化物が形成され、同時に、金属酸窒物の格子面間隔の変化により歪みSiチャネル層が形成されることは、本発明者らの実験により始めて明らかとなったことである。このような効果を得るためには、金属酸窒化物と金属膜の組み合せが非常に重要でありその選定方法については後述する。
【００４３】
さらに、第1の実施形態でも述べたよう、格子面間隔の変化した金属酸窒化物においては誘電率の向上が起こる。CeO2バルク（Siに対する格子面間隔の変化は-0.35％）における誘電率は26程度であるが、本実施例による格子面間隔が+0．5％であるCeO2-xにおいては、誘電率が約2倍の52に上昇していることが明らかとなった。
【００４４】
また、図7(e)における熱処理では、でイオン注入されたソース領域7aとドレイン領域7bが活性化される。次に、SiO2膜8を全面に堆積した後、ソース領域7aとドレイン領域7b上にコンタクトホールを開孔し、その後、ゲート絶縁膜5、ゲート電極6の側部に例えばSiO2からなる絶縁膜9を形成する。続いて、Al等の金属を蒸着して金属膜を全面に形成した後、この金属膜をRIE法などの異方性エッチングを行うことによりパターニングしソース電極10ａとドレイン電極10ｂが形成され、図7(f)に示すようなMISFETが完成する。
【００４５】
今回我々が発明した図7に示した製造方法で作製した歪みSiチャネルを有するn-MISFETと、従来の方法でSGOI基板上に作製された図15に示すような歪みSiチャネルを有するn-MOSFETの特性を比較した。SGOI基板におけるGe組成は10％とした。チャネル層Siの歪み量は+0．4％であり、上記の方法で作製したSiチャネルにおける歪み量と同じである。図8にユニバーサルカーブと比較してSGOI基板上に作製した歪みSi-MOSFETと本発明により作製した歪みSi-MOSFETにおける実効電界強度と電子移動度の関係を示す。SGOI基板上のMOSFETではユニバーサルカーブに対する電子移動度の向上率は1.4であった。一方、図8に示すように本発明によるMISFETでは向上率はさらに高く、1.6であることがわかった。
【００４６】
チャネル層の歪み量が同じであるにも拘わらず、本発明によるMISFETの方がユニバーサルカーブに対する電子移動度の向上率が高い要因について微少角入射X線回折法を用いて調べた。その結果、チャネル層における歪みSiの結晶性に違いがあることがわかった。SGOI基板上のMOSFETにおける歪みSi層の(220)面におけるX線回折スペクトルの半値幅は0.15°であった。一方、本発明によるMISFETにおける歪みSi層の半値幅は0.10°と狭いことがわかった。つまり、SGOI基板上の歪みSi層では、SiGe層が転位の発生を伴って緩和しているため貫通転位の一部がSiチャネル層にまで伝搬して結晶性が低下していた。本発明による方法では、結晶性の高いCeO2を成膜しその後CeO2-xとすることで格子面間隔を制御しているので、チャネルSiには転位が発生することがなく歪みを与えられるため、X線回折の半値幅が非常に狭いことがわかった。このように、本発明によるMISFETにおける歪みSiチャネル層の結晶性が高いことに起因して、図8に示すような高い電子移動度の向上率が実現できることが明らかとなった。
【００４７】
また、容量-電圧（C-V）特性評価からEOTを求めた。本実施例におけるゲート絶縁膜はCeシリケート0.5 nmとCeO2-X 5 nmの2層構造となっている。非晶質界面層が形成されているにも拘わらず、CeO2-Xの誘電率を52まで向上させたことにより、EOT=0.6 nmという非常に小さい値が実現できていることが確認された。ドレイン電流-ゲート電圧（Id-Vg）特性を評価したところ、EOTの向上により高い駆動電流が得られていることも確認された。寿命試験から、本発明によるMISFETは高い信頼性を有することも確かめられた。
【００４８】
従来の技術で述べたように、SIMOX工程を用いたSOI構造やSGOI基板の作製方法では、埋め込み酸化膜を形成するためにSiGe層に酸素イオンを注入した後、約1300℃で６時間程度という高温、且つ、長時間の熱処理を行う必要があった。一方、本発明による製造方法によれば、酸素イオンを注入する必要はなく、酸素分圧を制御した雰囲気中で熱処理を行い
、例えば、800℃、30秒という比較的低温で、且つ、非常に短い時間で金属酸窒化物の格子面間隔の拡大とSiチャネル層への歪みの導入を同時に実現することができる。歪みSiチャネル層を有するFET形成プロセスの大幅な簡便化と時間短縮が可能であり、コストの低減を図れることは明白である。また、歪みSiチャネル層の結晶性を高めることが可能であり、FET特性の大幅な改善も可能となる。さらに、金属酸窒化物の面間隔の拡大により、誘電率の向上が達成され、EOTの低減が可能である。以上のような効果を得るための本発明における大きなポイントは、金属酸窒化物と金属膜の組み合せ選定と熱処理を行う雰囲気中の酸素分圧の設定にある。
【００４９】
本発明の第2の実施形態では、金属酸窒化物としてCeO2を例にして述べたが、希土類元素（Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸窒化物を用いることが望ましいことがわかった。希土類酸窒化物は、酸素が欠損した状態においても準安定な結晶構造を持ち絶縁性を保つことが可能であり、熱処理条件を制御することにより酸素量を制御し格子面間隔を変化させることが容易であるからである。そのなかでも、Ce、Dy、Y、La、Pr、Gdのいずれかを少なくとも含む酸窒化物を用いた場合には、熱処理により酸素量と格子面間隔膜の精密な制御が実現でき、特に高い効果が得られることを確認した。第2の実施形態では、ゲート絶縁膜となる金属酸窒素物が単結晶である例を示したが、必ずしも単結晶である必要はなく、多結晶膜やエピタキシャル膜などの結晶質でも粒界を制御すれば同じような効果が得られる。希土類金属酸窒化物のなかで、どの金属窒化物を選定するかは、Siに引っ張り応力を与えたいのか、圧縮応力を与えたいのかによる。n-MOSFETを作製する場合には、引っ張り応力が加わったSiにおいて電子の移動度が向上するので、Siより格子定数の大きな金属酸窒化物を選定する。例えば、希土類元素を1種類のみ含む酸化物の場合には、La、Pr、Nd、Sm、Ceの酸化物を用いることができる。一方、p-MOSFETを作製する場合には、引っ張り、または、圧縮のどちらの応力においても正孔の移動度は向上するので、Siと格子定数の異なる金属酸窒化物を選定すればよい。また、与えたい応力に応じて、金属酸窒化物の格子定数を選定する。引っ張り歪みを与えたい場合には、例えば、希土類元素を1種類のみ含む酸化物の場合には、La、Pr、Nd、Sm、Ceの酸化物を用いることができる。圧縮歪みを与えたい場合には、例えば、希土類元素を1種類のみ含む酸化物では、Sc、Y、Gd、Dy、Tb、Ho、Er、Tm、Yb、Luの酸化物を用いることができる。1種類のみの金属元素を含む金属酸化物で所望の格子面間隔と応力を実現できないときには、2種類以上の金属元素を含む金属酸化物を用いればよい。例えば、EuとDyの２元素を含む（EuxDy1-x）Oyを用いることにより、x値と酸素量の制御により金属酸化物のSiに対する格子定数の変化を0から-3％程度の間で任意に変化させることができる。
【００５０】
本発明の第2の実施形態では、導電性金属酸窒化物としてRuO2を例にして述べたが、Ru、Ir、Ptの中から選ばれた、少なくとも１種類以上の元素を含む導電性酸窒化物を用いることが望ましいことがわかった。これらの金属は希土類酸窒化物から酸素を吸い出す性質を持ち、且つ、酸化された状態においても導電性を保つからである。第1の実施形態ではRu金属膜はすべて酸化されてRuO2の多結晶となっていた。しかし、Ru金属膜のすべてが酸化される必要はなく1部がRu金属膜として残っていても全く問題はない。また、RuO2が非晶質であってもよいし、結晶質の単結晶やエピタキシャル膜となっていても同様の効果が得られる。
【００５１】
本実施形態においては、CeO2は窒素ガスをベースとして酸素分圧を1×10-8 Torrに設定して熱処理を行った。金属酸窒化物から金属膜へ酸素の供与が起こる場合、第1の実施形態で詳述したように、熱処理時の酸素分圧が重要である。酸素分圧が十分に低いときは、金属酸窒化物がRu金属膜に効果的に酸素を供与できるため格子面間隔の変化は大きい。しかし、熱処理雰囲気中の酸素分圧が高い場合には、Ru金属膜には雰囲気中から十分な酸素が供与されて酸化が進行してしまうため、金属窒化物からRu金属膜への酸素の供与が行わ
れなくなる。つまり、金属酸窒化膜への酸素欠損の導入（酸素量の減少）が起こらないため、格子面間隔の変化は生じない。このように、本発明者らによる実験により、金属酸窒化物から金属膜へ酸素の供与が起こる場合における熱処理時の酸素分圧は、0 Torr〜1×10-5 Torrに設定することにより著しい効果が得られることが明らかとなった。最適な熱処理時間と熱処理温度は、用いる金属酸窒化物と金属膜の種類とその組み合せにより決まる。希土類酸窒化物と金属膜の組み合せでは、熱処理温度を500〜1200℃に設定し、熱処理時間はおおよそ30秒から20分の間に設定することが好ましいことがわかった。
（実施の形態３）
本発明の第3の実施形態によるMIS(Metal-Insulator-Semiconductor)FETの断面構造を図9に示す。この実施形態によるMISFETは、Siからなる半導体基板1上に歪みSiチャネル層2、Siに直接接合し、且つ、Siとは異なる格子面間隔を有する結晶質の金属酸窒化物からなるゲート絶縁膜5、導電性酸窒化物からなるゲート電極6が形成され、このチャネル層2の両側に、チャネル層2と導電型が異なるソース領域3ａおよびドレイン領域3ｂが形成された構成となっている。結晶性金属酸窒化物の格子面間隔がSiとは異なるため、チャネル層2におけるSiは結晶性金属酸窒化物から応力を受けて歪みSiチャネル層2が形成されている。
【００５２】
次に、本発明によるn-MISFETの製造方法について図10を参照にして説明する。まず、図10(a)に示すように、(111)面方位を持つSi基板1上に素子分離領域3を形成後、例えば、厚さ50 nmのSiO2膜4を全面に被膜する。SiO2膜4を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネル層として用いる領域2に急峻な不純物プロファイルを形成する。
【００５３】
次に、SiO2膜4をフッ化アンモニア溶液で除去した後、図10(b)に示すように結晶性の金属酸化物5であるCeO2を5 nm成膜する。第2の実施形態では、Si基板1と金属酸化物5との間には、Si基板1の表面が酸化されてCeシリケート層0.5 nmが形成されていた。Siは酸素と反応してSiO2を形成しやすく、金属酸化物をSi上に堆積するとこのようなSiO2や金属シリケートなどの非晶質の界面層が形成されやすいためである。Ceシリケート層の形成を排除するため、本実施例では成膜手順の改良を試みた。MBE装置にSi基板を導入し基板温度を例えば700℃として、まず、Si基板1表面にCe金属のみを厚さ0.6原子層形成した後に、CeとO3を同時に供給して金属酸化物5であるCeO2を5 nm成膜した。成膜時の酸素分圧は1×10-8 Torrに制御した。このように、始めにSi表面にCeを供給することにより、Si表面がCeにより終端されて酸素とSiが直接結合することを抑制でき、Ceシリケートが形成されることなくCeO2とSiが直接接合することが確認された。このとき、CeO2[110]方向の格子面間隔は、Siに対して-0．35％であり、バルクCeO2の報告値と等しいことが確認された。
【００５４】
続いて、電子ビーム蒸着装置内でPtを蒸着源として金属膜6aを50 nm蒸着した（図10(c)参照）。次に、CeO2ゲート絶縁膜5とPt金属膜6aを、例えば、RIE法などの異方性エッチング法を用いて図10(d)に示すようにチャネル領域2上にパターニングする。その後、Pt金属膜6aをマスクとして、ソース領域7aとドレイン領域7bにAsイオン打ち込みを行う。次に、例えば、ランプアニール装置を用いて、熱処理温度700℃、雰囲気は窒素ガスをベースとして酸素分圧1×10-6 Torrに設定し、60秒の急速加熱処理を行った。この熱処理を行うことにより、CeO2金属酸化物に含まれていた酸素の一部がPtに供与される。CeO2-xにおける[110]方向の格子面間隔を微少角入射X線回折法と透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して+0．5％であり、熱処理前に比べて格子面間隔が拡大していることが判明した。CeO2-x[111]方向の格子面間隔もSiに対して+0．5％であり、等方的な格子面間隔の拡大が起こっていた。このCeO2-xの格子面間隔の拡大量は第2の実施形態と同じであるが、直下に位置するSiチャネル層の格子面間隔は+0.5％となっていることが確認された。Ceシリケート層がある第2の実施形態ではSiチャネル層の格子面間隔の変化は+0.4％であったが、CeO2とSiとを直接接合させることでSiチャネル層の歪
量はCeO2-xと同じになることがわかった。これは、非晶質であるCeシリケート層が存在するとCeO2-xの歪の一部を緩和してしまうが、直接接合している場合は歪の緩和が起こらないため、より効率良くSiチャネルに歪みを与えらことが出来るからである。同時に、Pt金属膜はCeO2から移動した酸素と熱処理雰囲気中にわずかに含まれている酸素により酸化され、導電性酸化物PtO2:6が形成される（図10(e)参照）。また、図10(e)における熱処理では、イオン注入されたソース領域7aとドレイン領域7bが活性化される。次に、SiO2膜8を全面に堆積した後、ソース領域7aとドレイン領域7b上にコンタクトホールを開孔し、その後、ゲート絶縁膜5、ゲート電極6の側部に例えばSiO2からなる絶縁膜9を形成する。続いて、Al等の金属を蒸着して金属膜を全面に形成した後、この金属膜をRIE法などの異方性エッチングを行うことによりパターニングしソース電極10ａとドレイン電極10ｂが形成され、図10(f)に示すようなMISFETが完成する。
【００５５】
本実施例に示すように、誘電率の低いCeシリケート層を排除することにより、EOTの更なる低減が可能になり、EOT=0.4 nmという極薄膜が達成された。Id-Vg特性評価から、駆動電流の上昇が確認された。また、電子移動度の向上率は1.8と高い値であることが確認された。この値は、第2の実施形態よりさらに高い値であり、Siチャネルにより大きな歪みを与えることができたからである。以上述べたように、結晶性金属酸窒化物からなるゲート絶縁膜をチャネル領域のSiに直接接合させることにより、一層の特性改善が可能であることがわかった。結晶性金属酸窒化物からなるゲート絶縁膜とSi体基板との間に、非晶質界面層があっても第2の実施形態に示したように本発明の効果は得られるが、EOT低減のためとSiチャネル層に効果的に歪みを与えるためには、その膜厚を少なくとも1 nm以下、望ましくは0.5 nm以下とすることが必要である。
（実施の形態第４）
本発明の第4の実施形態によるMIS(Metal-Insulator-Semiconductor)FETの断面構造を図１1に示す。この実施形態によるMISFETは、Siからなる半導体基板1上にSiチャネル層2、結晶質の金属酸窒化物からなるゲート絶縁膜5、導電性酸窒化物からなるゲート電極6と7が形成され、このチャネル層2の両側に、チャネル層2と導電型が異なるソース領域3ａおよびドレイン領域3ｂが形成された構成となっている。導電性酸窒化物からなるゲート電極7は、ゲート絶縁膜5とゲート電極6を構成する元素が混合して形成された層である。
【００５６】
次に、本発明によるn-MISFETの製造方法について図12を参照にして説明する。まず、図12(a)に示すように、(001)面方位を持つSi基板1上に素子分離領域3を形成後、例えば、厚さ50 nmのSiO2膜4を全面に被膜する。SiO2膜4を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネル層として用いる領域2に急峻な不純物プロファイルを形成する。続いて、SiO2膜4をフッ化アンモニア溶液で除去した後、Si基板１の表面を、例えば、希フッ酸処理により水素で終端化して電子線ビーム蒸着装置に導入し、基板温度を例えば700℃とし、La2O3を蒸着源として結晶性金属酸化物5であるLaO2-xを5
nm成膜した（図12(b)参照）。成膜時の酸素分圧を1×10-7 Torrに精密に制御することにより、LaO2-xの膜質を向上させた。反射高速電子線回折(RHEED)と透過型電子顕微鏡(TEM)による観察から、Si基板の(001)面に対してLaO2-xは直交する2つの(110)面に配向したエピタキシャル層であることを確認した。また、LaO2-x[001]方向の格子面間隔（Si基板とLaO2-xとの平行な面の格子面間隔）を透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して4％であり、バルクのLa2O3（+5.0％）より小さい値であった。このとき、Si基板1と金属酸化物3との間には、Si基板1の表面が酸化されてLaシリケート層0.5 nmが形成されていることを透過型電子顕微鏡（TEM）で確認した。
【００５７】
続いて、同じ電子ビーム蒸着装置内でTiNを蒸着源として金属窒化物6を100 nm蒸着した（図12(c)参照）。次に、LaO2-xゲート絶縁膜5とTiN金属窒化物膜6を、例えば、RIE法などの異方性エッチング法を用いて図12(d)に示すようにチャネル領域2上にパターニングする。その後、TiN金属窒化物膜6をマスクとして、ソース領域7aとドレイン領域7bにAsイオ
ン打ち込みを行う。次に、例えば、ランプアニール装置を用いて、熱処理温度900℃、雰囲気は窒素ガスをベースとして酸素分圧1×10-8 Torrに設定し、5分の急速加熱処理を行った。この熱処理を行うことにより、LaO2-x金属酸化物5とTiN金属酸窒化物6との反応がおこり、導電性酸窒化物であるLaTiO3-yNy層7が新たに形成された（図12(e)参照）。このとき、LaO2-xに含まれていた酸素の一部がLaTiO3-yNy層に供与される。この結果、LaO2-xでは酸素量の減少が起こりLa2O3となっていることが、X線電子分光法（XPS）で確認された。La2O3における[001]方向の格子面間隔を透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して+5.0％であり、熱処理前に比べて格子面間隔が拡大していることが判明した。[110]方向の格子面間隔もSiに対して+5.0％であり、等方的な格子面間隔の拡大が起こっていた。La2O3の形成により金属酸化物5の格子面間隔は拡大しているが、このとき、直下に位置するSiチャネル層2の格子面間隔には変化がなかった。形成された金属酸化物であるLa2O3が2つのドメインを持つため粒界が存在し、その界面において格子面間隔の拡大による歪みが緩和されチャネル層2には影響を与えないためである。
【００５８】
この熱処理時には、LaO2-x金属酸化物5とTiN金属酸窒化物6との反応がおこり導電性酸窒化物であるLaTiO3-yNy層7が形成されるため、ゲート絶縁膜であるLa2O3金属酸化物の物理膜厚は薄くなり3.5 nmとなった。また、LaO2-xがLa2O3となることによる格子面間隔の拡大により、誘電率は20から30へ上昇した。
【００５９】
また、図12(e)における熱処理では、でイオン注入されたソース領域7aとドレイン領域7bが活性化される。次に、SiO2膜8を全面に堆積した後、ソース領域7aとドレイン領域7b上にコンタクトホールを開孔し、その後、ゲート絶縁膜5、ゲート電極6の側部に例えばSiO2からなる絶縁膜9を形成する。続いて、Al等の金属を蒸着して金属膜を全面に形成した後、この金属膜をRIE法などの異方性エッチングを行うことによりパターニングしソース電極11ａとドレイン電極11ｂが形成され、図12(f)に示すようなMISFETが完成する。
【００６０】
本発明によるn-MISFETにおけるゲート絶縁膜のEOTを求めるために、容量-電圧（C-V）特性を評価した。本実施例におけるゲート絶縁膜はLaシリケート0.5 nmとLa2O3 3.5 nmの2層構造となっている。非晶質界面層が形成されているに拘わらず、La2O3の誘電率を30まで向上させたことと物理膜厚の低減により、EOT=0.7 nmという値が実現できていることが確認された。
【００６１】
本実施形態では、金属酸窒化物5と導電性酸窒化物6の組み合せが重要であり、それらの構成元素により導電性酸窒化物8が形成される。金属酸窒化物としてLa2O3を例にして述べたが、希土類元素（Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸窒化物を用いることが望ましいことがわかった。希土類酸窒化物は、酸素が欠損した状態においても準安定な結晶構造を持ち絶縁性を保つため、熱処理条件を制御することにより酸素量を制御し格子面間隔を変化させることが容易であるからである。そのなかでも、Ce、Dy、Y、La、Pr、Gdのいずれかを少なくとも含む酸窒化物を用いた場合には、熱処理により酸素量と格子面間隔膜の精密な制御が実現でき、特に高い効果が得られることを確認した。
【００６２】
また、導電性酸窒化物6としてTiNを例にして述べたが、他の導電性酸窒化物を用いてもよい。また、必ずしも導電性酸窒化物である必要はなく第1から第3の実施形態に述べたように、金属膜であってもよい。金属膜を用いる場合には、Ru、Ir、Ptの中から選ばれた、少なくとも１種類以上の元素を含む金属膜を用いることが望ましい。これらの金属は希土類酸窒化物から酸素を吸い出す性質を持ち、且つ、希土類元素との混合膜が形成された場合においても導電性を保つからである。
【００６３】
さらに、本実施例に示すような混合膜を形成する場合には、熱処理条件も重要である。熱処理温度を高く、或いは、熱処理時間を長くすることにより混合層を形成し制御することが出来る。最適な熱処理時間は、熱処理温度と用いる金属酸化物と金属膜の種類とその組み合せに異なるが、混合層を形成する場合には、熱処理温度を800〜1200℃、熱処理時間は5分から20分の間に設定することが好ましいことがわかった。
（実施の形態５）
本発明の第5の実施形態によるMIS(Metal-Insulator-Semiconductor)FETの断面構造を図13に示す。この実施形態によるMISFETは、Siからなる半導体基板1上に歪みSiチャネル層2、Siとは格子面間隔が異なる結晶質の金属酸窒化物からなるゲート絶縁膜5、導電性酸窒化物からなるゲート電極6が形成され、このチャネル層2の両側に、チャネル層2と導電型が異なるソース領域3ａおよびドレイン領域3ｂが形成された構成となっている。結晶性金属酸窒化物の格子面間隔がSiとは異なるため、チャネル層2におけるSiは結晶性金属酸窒化物から応力を受けて歪みSiチャネル層2が形成されている。
【００６４】
次に、本発明によるp-MISFETの製造方法について図14を参照にして説明する。まず、図14(a)に示すように、(111)面方位を持つSi基板1上に素子分離領域3を形成後、例えば、厚さ50 nmのSiO2膜4を全面に被膜する。SiO2膜4を介して、Asイオン打ち込みを行うことにより、チャネル層として用いる領域2に急峻な不純物プロファイルを形成する。続いて、SiO2膜4をフッ化アンモニア溶液で除去した後、Si基板１の表面を、例えば、希フッ酸処理により水素で終端化して電子ビーム蒸着装置に導入し、基板温度を例えば700℃とし、Tb2O3を蒸着源として結晶性金属酸化物5であるTb2O3を5 nm成膜した（図14(b)参照）。成膜時の酸素分圧を1×10-10 Torrに精密に制御することにより、Tb2O3の膜質を向上させた。反射高速電子線回折(RHEED)と透過型電子顕微鏡(TEM)による観察から、Tb2O3はSi基板と同じ(111)方向に配向した単結晶であることを確認した。また、Tb2O3[110]方向の格子面間隔（Si基板とTb2O3との界面に垂直な面の格子面間隔）を微少角入射X線回折法と透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して-1.2％であり、バルクTb2O3の報告値と等しいことが確認された。このとき、Si基板1と金属酸化物3との間には、Si基板1の表面が酸化されてTbシリケート層0.5 nmが形成されていることを透過型電子顕微鏡（TEM）で確認した。
【００６５】
続いて、同じ電子ビーム蒸着装置内でIrを蒸着源として金属膜6aを50 nm蒸着した（図14(c)参照）。次に、Tb2O3ゲート絶縁膜5とIr金属膜6aを、例えば、RIE法などの異方性エッチング法を用いて図14(d)に示すようにチャネル領域2上にパターニングする。その後、Ir金属膜6aをマスクとして、ソース領域7aとドレイン領域7bにボロンイオン打ち込みを行う。次に、例えば、ランプアニール装置を用いて、熱処理温度800℃、雰囲気は窒素ガスをベースとして酸素分圧1×10-3 Torrに設定し、5分の急速加熱処理を行う。この熱処理を行うことにより、Tb2O3金属酸化物には雰囲気中から酸素が供与される。この結果、Tb2O3は酸素含有量の多いTb2O3+xとなっていることが、X線電子分光法（XPS）で確認された。Tb2O3+xにおける[110]方向の格子面間隔を微少角入射X線回折法と透過型電子顕微鏡による電子線回折パターンの解析から評価したところ、Siに対して-2.0％であり、熱処理前に比べて格子面間隔が縮小していることが判明した。Tb酸化物はイオン性結晶であり、酸素イオンが加わることによりイオン間の相互作用が強まった結果、平均的なイオン間距離の縮小がおこり格子面間隔の拡大が起こっていることが確認された。Tb2O3+x[111]方向の格子面間隔もSiに対して-2.0％であり、等方的な格子面間隔の縮小が起こっていた。本実施例におけるように単結晶Tb2O3+xの形成による金属酸化物5の格子面間隔の縮小は、直下に位置するSiチャネル層2の格子面間隔に大きな影響を与えることが明らかとなった。Siチャネル層2においても格子面間隔が-1.8％小さくなり、圧縮歪みを受けているSiチャネル層が形成されていることが確かめられた。同時に、Ir金属膜は熱処理雰囲気中に含まれている酸素により酸化され、導電性酸化物IrO2:6が形成される（図14(e)参照）。第1から第4の実施形態では、金属酸窒化物における酸素量が減少して、格子面間隔の拡大が起こ
る例について述べた。本実施例では、熱処理時の雰囲気における酸素分圧を増やすことにより、金属酸窒化物における酸素量を増加させている。Ir金属膜が十分に酸化されIrO2となった場合、余剰の酸素を透過させて金属酸窒化物に供与する性質があるためである。
【００６６】
また、図14(e)における熱処理では、でイオン注入されたソース領域7aとドレイン領域7bが活性化される。次に、SiO2膜8を全面に堆積した後、ソース領域7aとドレイン領域7b上にコンタクトホールを開孔し、その後、ゲート絶縁膜5、ゲート電極6の側部に例えばSiO2からなる絶縁膜9を形成する。続いて、Al等の金属を蒸着して金属膜を全面に形成した後、この金属膜をRIE法などの異方性エッチングを行うことによりパターニングしソース電極10ａとドレイン電極10ｂが形成され、図14(f)に示すようなp-MISFETが完成する。
【００６７】
今回我々が発明した図14に示した製造方法で作製した圧縮歪みSiチャネルを有するp-MISFETと、従来の方法でSGOI基板上に作製された図15に示すような歪みSiチャネルを有するp-MOSFETの特性を比較した。SGOI基板におけるGe組成は45％とした。チャネル層Siの歪み量の絶対値は1.8％であり、上記の方法で作製したSiチャネルにおける歪み量と同じである。ユニバーサルカーブと比較してSGOI基板上に作製した歪みSi-MOSFETと本発明により作製した歪みSi-MOSFETにおける実効電界強度に対する正孔移動度の向上率を比較した。SGOI基板上のMOSFETではユニバーサルカーブに対する正孔移動度の向上率は1.2であった。一方、本発明によるp-MISFETでは向上率は2.0と高い値であることがわかった。この値はかなり理論的予測に近い値である（非特許文献2参照）。本発明による正孔移動度の向上率が高いのは、Tb2O3+xの結晶性が高いためチャネル層における歪みSiの結晶性も非常に良いためと、SGOI基板では実現することの出来ない圧縮歪みをSiに与えることが出来たためであると考えられる。また、寿命試験から、本発明によるp-MOSFETは高い信頼性を有することも確かめられた。
【００６８】
なお、第1〜第5の実施形態においては面方位が（001）、または、（111）のSi基板上にMOSFETを形成したが、面方位は（001）、（111）のいずれでもよい。また、MOSFETが形成されるSi基板は面方位が（110）であっても良いし、上記面方位から多少角度がずれていても良い。
【００６９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態1によるMISFETの構成を示す断面図
【図２】本発明の実施の形態１による電界効果トランジスタの製造方法の製造工程断面図
【図３】本発明の実施の形態１による金属酸窒化物における酸素欠損量と格子面間隔の変化の関係を示す特性図
【図４】本発明の実施の形態１による金属酸窒化物における格子面間隔の変化と誘電率の関係を示す特性図
【図５】本発明の実施の形態１による熱処理時の酸素分圧と金属酸窒化物における格子面間隔の変化の関係を示す特性図
【図６】本発明の実施の形態２によるMISFETの構成を示す断面図
【図７】本発明の実施の形態２よる電界効果トランジスタの製造方法の製造工程断面図
【図８】本発明の実施の形態２及び比較例のMOSFETによる実効電界強度と電子移動度の関係を示す特性図
【図９】本発明の実施の形態３によるMISFETの構成を示す断面図
【図１０】本発明の実施の形態３による電界効果トランジスタの製造方法の製造工程断面図
【図１１】本発明の実施の形態４によるMISFETの構成を示す断面図
【図１２】本発明の実施の形態４による電界効果トランジスタの製造方法の製造工程断面図
【図１３】本発明の実施の形態５によるMISFETの構成を示す断面図
【図１４】本発明の実施の形態５による電界効果トランジスタの製造方法の製造工程断面図
【図１５】従来のSGOI基板上のMOSFETの構成を示す断面図
【符号の説明】
【００７１】
１  Ｓｉからなる半導体基板
２  チャネル領域
３  素子分離領域
３ａ、７ａ  ソース領域
３ｂ、７ｂ  ドレイン領域
４、８  SiO2膜
５  ゲート絶縁膜
６  ゲート電極
６ａ  金属膜
７  混合層
９  絶縁膜
１０ａ  ソース電極
１０ｂ  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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