(57)【要約】【課題】  Ａｌ2Ｏ3膜で保護された強誘電体キャパシタを有する半導体装置の製造時に、前記Ａｌ2Ｏ3膜を貫通して層間絶縁膜中のコンタクトホールを形成する工程においてスクライブ領域で生じる、位置合わせ開口部のエッチングの暴走を阻止する。【解決手段】  ウェハ上のスクライブ領域に、強誘電体キャパシタと同時に同一構成のダミーキャパシタを形成し、かかるダミーキャパシタにより前記エッチングの暴走を阻止する。【選択図】  図１２
2005268617.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第１の積層構造と、
前記第１の積層構造を覆う、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜と、
前記素子領域に前記第１の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第１のエッチング速度をよりも大きな第２のエッチング速度を示す第２の絶縁膜と
を含む半導体基板であって、
前記非素子領域に、前記積層構造の少なくとも一部を含む第２の積層構造を有することを特徴とする半導体基板。
【請求項２】
前記第２の絶縁膜には、前記第１の絶縁膜を貫通して前記第１の積層構造を露出する第１の開口部と、前記第１の開口部を充填する第１の導体パターンが形成されており、前記第２の絶縁膜には、さらに前記第２の積層構造を露出する第２の開口部と前記第２の開口部を充填する第２の導体パターンが形成されていることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記第２の積層構造は、前記第1の積層構造と同一の層構造を有することを特徴とする請求項１または２記載の半導体基板。
【請求項４】
前記第２の積層構造は第１の位置合わせマークを形成し、前記第２の積層構造上には、前記第1の位置合わせマークに対応した第２の位置合わせマークが形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体基板。
【請求項５】
前記第１の絶縁膜は、水素の浸透を阻止する膜であることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体基板。
【請求項６】
前記第１の絶縁膜は、Ａｌ2Ｏ3を含むことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体基板。
【請求項７】
前記第1の積層構造は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成することを特徴とする請求項１〜６のうち、いずれか一項記載の半導体基板。
【請求項８】
前記非素子領域は、前記ウェハ上に形成されたスクライブラインであり、前記素子領域は前記スクライブラインにより画成されていることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体基板。
【請求項９】
非素子領域で画成されたウェハの素子領域において、下地層上に第１の積層構造を形成する工程と、
前記第1の積層構造を、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜により覆う工程と、
前記第1の積層構造を、前記第1の絶縁膜により覆われた状態で、前記エッチングレシピに対して第２のより大きなエッチング速度を示す第２の絶縁膜により覆う工程と、
前記第２の絶縁膜中に、前記第１の積層構造を露出する第１の開口部を形成する工程と、
前記第１の開口部を充填する第１の導体プラグを形成する工程と
を含む半導体装置の製造方法において、
前記第1の積層構造を形成する工程は、前記第１の積層構造と同時に、前記第１の積層構造の少なくとも一部を含む第２の積層構造を、前記非素子領域上に形成する工程を含み、
前記第1の開口部を形成する工程は、前記第１の開口部と同時に、前記第２の絶縁膜中に前記第２の積層構造を露出する第２の開口部を形成する工程を含み、
前記第1の導体プラグを形成する工程は、前記第1の導体プラグと同時に、前記第２の開口部を充填する導体パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体膜を有する半導体装置に関する。
【０００２】
いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
【０００３】
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
【０００４】
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
【０００５】
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3）、さらにはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ3）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ3）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【背景技術】
【０００６】
図１は、従来のＦｅＲＡＭ２０の構成を示す。
【０００７】
図１を参照するに、ＦｅＲＡＭ２０はフィールド絶縁膜２２により画成されたｐ型ウェル２１Ａとｎ型ウェル２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板２１上に形成されており、前記ｐ型ウェル２１Ａ上にはポリサイド構造のゲート電極２４Ａが、ゲート絶縁膜２３Ａを介して形成されている。また前記ｎ型ウェル２１Ｂ上には、ポリサイド構造のゲート電極２４Ｂがゲート絶縁膜２３Ｂを介して形成されている。さらに前記ｐ型ウェル２１Ａ中には、前記ゲート電極２４Ａの両側にｎ型拡散領域２１ａ，２１ｂが形成されており、前記ｎ型ウェル２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型拡散領域２１ｃ，２１ｄが形成されている。前記ゲート電極２４Ａは活性領域の外ではフィールド酸化膜２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。
【０００８】
前記ゲート電極２４Ａ，２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板２１上に前記フィールド絶縁膜２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜２５により覆われている。
【０００９】
前記カバー膜２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ2層間絶縁膜２６により覆われており、前記層間絶縁膜２６の表面はＣＭＰ法により平坦化されている。
【００１０】
さらに前記層間絶縁膜２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）よりなる強誘電体キャパシタ絶縁膜２８と、前記強誘電体キャパシタ絶縁膜２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯxよりなる上部電極２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（metal organic deposition）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9）膜，ＢＴＯ（Ｂｉ4Ｔｉ2Ｏ12）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）膜やＳＴＯ（ＳｒＴｉＯ3）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極２９を構成するＩｒＯx膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極２９としては、ＩｒＯx膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ3）膜を使うことも可能である。
【００１１】
ところで、このようにして形成された強誘電体キャパシタでは、半導体プロセスに伴う還元性雰囲気、特に水素に暴露されると前記強誘電体キャパシタ絶縁膜２８に容易に還元が生じてしまい、電気特性が著しく劣化する。このため前記強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ2Ｏ3よりなるエンキャップ層３３０Ａにより覆われており、さらに前記エンキャップ層３３０Ａは、前記層間絶縁膜２６上にスパッタリンクにより約２０ｎｍの厚さに形成された別のＡｌ2Ｏ3エンキャップ層３３０により覆われている。ここで前記Ａｌ2Ｏ3エンキャップ層３３０は、水素の進入を阻止するバリア膜として機能する。
【００１２】
前記エンキャップ層３３０上には、ＳｉＯ2層間絶縁膜３０がＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8，Ｓｉ2Ｆ3Ｃｌなどのポリシラン化合物、あるいはＳｉＦ4あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜３０中には前記上部電極２９および下部電極２７をそれぞれ露出するコンタクトホール３０Ａ，３０Ｂが、また前記層間絶縁膜２６中に延在し、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄを露出するコンタクトホール３０Ｃ，３０Ｄ，３０Ｅおよび３０Ｆが形成されている。また、前記層間絶縁膜３０中には、前記素子分離膜２２上に形成されたワード線パターンＷＬを露出するコンタクトホール３０Ｇが形成されている。
【００１３】
図１の従来のＦｅＲＡＭ２０では、前記コンタクトホール３０Ａおよび３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極２９あるいは下部電極２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜３１Ａあるいは３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール３０Ａにおいては前記ＴｉＮ密着膜３１Ａ上に、Ｗよりなる導体プラグ３２Ａが、また前記コンタクトホール３０Ｂにおいては前記ＴｉＮ密着膜３１Ｂ上に、Ｗよりなる導体プラグ３２Ｂが、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成されている。
【００１４】
また前記ＦｅＲＡＭ２０では同様に、前記コンタクトホール３０Ｃ〜３０Ｇのそれぞれの内壁面上にＴｉ／ＴｉＮ密着層３１Ｃ〜３１Ｇが形成されており、前記Ｔｉ／ＴｉＮ密着層３１Ｃ〜３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ３２Ｃ〜３２Ｇが形成されている。
【００１５】
さらに前記層間絶縁膜３０上には、前記Ｗプラグ３２Ａ〜３２Ｇの各々に対応して、Ａｌよりなる配線パターン３３Ａ〜３３Ｆが形成されており、前記配線パターン３３Ａ〜３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ2膜よりなる次の層間絶縁膜３４により覆われている。前記層間絶縁膜３０と同様に、層間絶縁膜３４はＳｉＨ4、あるいはＳｉ2Ｆ6やＳｉ3Ｆ8、Ｓｉ2Ｆ3Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。
【００１６】
さらに前記層間絶縁膜３４上にはＳｉＯ2よりなる保護絶縁膜３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。
【００１７】
さらに前記保護絶縁膜３５中には前記層間絶縁膜３４を貫通して、前記配線パターン３３Ａおよび３３Ｆを露出するコンタクトホール３５Ａ，３５Ｂがそれぞれ形成され、前記コンタクトホール３５Ａ，３５Ｂの内壁面上には、ＴｉＮ密着層３６Ａ，３６Ｂをそれぞれ介してＷプラグ３７Ａ，３７Ｂが形成されている。
【００１８】
さらに前記保護絶縁膜３５上には、前記Ｗプラグ３７Ａ，３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン３８Ａ，３８Ｂが形成される。その際、前記配線パターン３８Ａあるいは３８Ｂと前記保護絶縁膜３５との間には、前記コンタクトホール３５Ａ，３５Ｂの内壁面を覆うＴｉＮ密着膜３６Ａ，３６Ｂが延在する。
【００１９】
さらに前記配線パターン３８Ａ，３８Ｂは、前記層間絶縁膜３０あるいは３４と同様にして形成された層間絶縁膜３９により覆われ、さらに前記保護絶縁膜３５と同様な保護絶縁膜４０により覆われた後、前記保護絶縁膜４０上にビット線（ＢＬ）パターンを含む配線パターン４１Ａ〜４１Ｅが形成される。
【００２０】
図１のＦｅＲＡＭ２０は、図２（Ａ）〜図５（Ｆ）の工程により製造される。
【００２１】
図２（Ａ）を参照するに、前記拡散領域２１ａ〜２１ｄを形成され前記ポリサイドゲート電極２４Ａ，２４Ｂを担持するＳｉ基板２１上には、前記ゲート電極２４Ａ，２４Ｂを覆うようにＳｉＯ2層間絶縁膜２６がＴＥＯＳを原料としたプラズマＣＶＤ法により約１μｍの厚さに形成されている。さらに前記層間絶縁膜２６をＣＭＰ法により平坦化した後、Ｔｉ膜とＰｔ膜とを順次、それぞれ２０ｎｍおよび１７５ｎｍの厚さに堆積し、その上にスパッタリングにより、先にも説明したように好ましくはＣａとＳｒとを添加されたＰＬＺＴなどの強誘電体膜を２４０ｎｍの厚さに形成する。このようにして形成されたＰＬＺＴ膜は、酸素雰囲気中、７２５°Ｃにて２０秒間、１２５°Ｃ／秒の昇温速度の急速熱処理工程により結晶化される。
【００２２】
さらに強誘電体膜の結晶化の後、前記強誘電体膜上にＩｒＯx膜をスパッタリング法により、２００ｎｍの厚さに形成する。
【００２３】
このようにして形成されたＩｒＯxをレジストプロセスによりパターニングすることにより、前記上部電極２９が形成される。前記レジストプロセスの後、前記強誘電体膜は、再び酸素雰囲気中、６５０°Ｃで６０分間熱処理され、ＩｒＯx膜のスパッタリング工程およびパターニング工程の際に強誘電体膜中に導入された欠陥が補償される。
【００２４】
次に、前記上部電極２９を含むようにレジストパターンを形成し、かかるレジストパターンをマスクに前記強誘電体膜をパターニングし、前記強誘電体キャパシタ絶縁膜膜２８を形成する。前記強誘電体キャパシタ絶縁膜２８の形成の後、さらに窒素雰囲気中において熱処理を行うことにより、前記層間絶縁膜２６中の脱水を行う。
【００２５】
さらに前記Ｐｔ／Ｔｉ層上に、前記強誘電体キャパシタ絶縁膜２８および上部電極２９を覆うようにＡｌ2Ｏ3膜を常温でスパッタリングすることにより、前記強誘電体キャパシタ絶縁膜２８をＨ2から保護するエンキャップ層３３０Ａを形成する。前記エンキャップ層３３０Ａの形成後、酸素雰囲気中、５５０°Ｃで６０分間の熱処理を行い、エンキャップ層３３０Ａの膜質を向上させる。
【００２６】
さらにこのようにして形成されたエンキャップ層３３０Ａ上にレジストパターンを形成し、かかるレジストパターンをマスクに前記Ｐｔ／Ｔｉ層をパターニングし、下部電極２７を形成する。
【００２７】
さらに前記下部電極２７のパターニングの際に使ったレジストパターンを除去し、３５０°Ｃにて３０分間熱処理し、さらに前記層間絶縁膜２６上にＡｌ2Ｏ3膜をスパッタリングすることにより、第２のエンキャップ層３３０を、エンキャップ層３３０がその下のエンキャップ層３３０Ａを覆うように形成する。
【００２８】
さらに図２（Ａ）の工程では、前記エンキャップ層３３０の形成の後、酸素雰囲気中、６５０°Ｃで３０分間の熱処理を行い、強誘電体キャパシタ絶縁膜２８中に導入されたダメージを解消する。さらに前記エンキャップ層３３０上に層間絶縁膜３０を、先にも説明したように、ＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8やＳｉ2Ｆ3Ｃｌ等のポリシラン化合物、あるいはＳｉＦ4を原料としたプラズマＣＶＤ法により、約１２００ｎｍの厚さに形成する。前記層間絶縁膜３０は、ＴＥＯＳを原料として形成することも可能である。また、プラズマＣＶＤ法の他に、熱励起ＣＶＤ法やレーザ励起ＣＶＤ法を使うこともできる。前記層間絶縁膜３０は、形成された後、ＣＭＰ法により、上部電極２９の表面から測った厚さが約４００ｎｍになるまで研磨され、平坦化される。
【００２９】
次に図２（Ｂ）の工程において前記層間絶縁膜３０の脱水処理を、Ｎ2プラズマあるいはＮ2Ｏプラズマを使って行った後、ＣＨＦ3およびＣＦ4とＡｒの混合ガスを使ったレジストプロセスにより、前記層間絶縁膜３０中に、前記エンキャップ層３３０および３３０Ａを貫通して、それぞれ前記上部電極２９および下部電極２７を露出するようにコンタクトホール３０Ａおよび３０Ｂを形成する。
【００３０】
さらに図２（Ｂ）の工程では、このようにして形成された構造を酸素雰囲気中、５５０°Ｃで６０分間熱処理し、コンタクトホール３０Ａおよび３０Ｂの形成に伴って生じる強誘電体キャパシタ絶縁膜２８の膜質劣化を回復させる。
【００３１】
次に図３（Ｃ）の工程において図２（Ｂ）の構造上にコンタクトホール３０Ｃ〜３０Ｆに対応する開口部を有するレジストパターンＲを形成し、前記レジストパターンＲをマスクに前記層間絶縁膜３０および２６をパターニングし、拡散領域２１ａ〜２１ｄをそれぞれ露出するコンタクトホール３０Ｃ〜３０Ｆを形成する。図３（Ｃ）および以下の説明では、図１に示したコンタクトホール３０Ｇの形成は、簡単のため省略して示している。
【００３２】
次に図３（Ｄ）の工程において前記レジストパターンＲを除去し、Ａｒプラズマエッチングによる前処理を行った後、前記層間絶縁膜３０上にＴｉＮ膜３１をスパッタリングにより、約５０ｎｍの厚さに、前記ＴｉＮ膜３１が前記コンタクトホール３１Ａの内壁面および底面、また前記コンタクトホール３１Ｂの内壁面および底面を連続して覆うように形成する。このようにして形成されたＴｉＮ膜３１は、前記コンタクトホール３１Ａの底面において前記上部電極２９の露出部にコンタクトし、また前記コンタクトホール３１Ｂの底面において前記下部電極２７の露出部にコンタクトする。また前記ＴｉＮ膜３１は、コンタクトホール３０Ｃ〜３０Ｆにおいて、露出された拡散領域２１ａ〜２１ｄとコンタクトする。
【００３３】
次に図４（Ｅ）の工程において、図３（Ｄ）の構造上にＷＦ6とＡｒおよびＨ2を使ったＣＶＤ法により、Ｗ層３２を前記ＴｉＮ膜３１上に、前記コンタクトホール３０Ｃ〜３０Ｆの各々を充填するように堆積する。
【００３４】
図４（Ｅ）の工程では、Ｗ層のＣＶＤ工程においてＨ2が使われるが、図４（Ｅ）の構造では強誘電体膜２８を含む強誘電体キャパシタ全体がエンキャップ層３３０，３３０Ａおよび前記ＴｉＮ膜３１により連続的に覆われているため、Ｈ2が強誘電体膜２８に到達することはなく、還元による強誘電体キャパシタの特性劣化の問題が回避される。
【００３５】
次に図４（Ｆ）の工程において、前記層間絶縁膜３０上のＷ層３２をＣＭＰ法により研磨・除去し、その結果、コンタクトホール３０Ａ〜３０Ｆ内に残留したＷ層部分により、Ｗプラグ３２Ａ〜３２Ｆがそれぞれ形成される。また、かかるＣＭＰ工程の結果、前記ＴｉＮ膜３１も平坦化され、各々のコンタクトホール３０Ａ〜３０Ｆに対応してＴｉＮパターン３１Ａ〜３１Ｆが形成される。
【００３６】
このようにして形成されたＷプラグ３２Ａ〜３２Ｆのうち、Ｗプラグ３２ＡはＩｒＯxよりなる上部電極２９とＴｉＮパターン３１Ａを介してコンタクトするが、先にも表１で説明したように、ＴｉＮパターン３１ＡはＩｒＯxなどの導電性酸化物と反応することがなく、このためコンタクト抵抗の増大は生じない。
【００３７】
さらに、図４（Ｆ）の構造上に通常の工程により多層配線構造を形成することにより、図１のＦｅＲＡＭ２０が得られる。
【特許文献１】特開昭６３−１０７０３７号公報
【特許文献２】特開２００２−９３８６８号公報
【特許文献３】特開平４−３６８１４７号公報
【特許文献４】特開２００３−２３１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３８】
ところで、このようなＡｌ2Ｏ3エンキャップ層３３０，３３０Ａを水素バリアとして使う従来のＦｅＲＡＭ２０においては、前記強誘電体キャパシタの大きさを、ＦｅＲＡＭ２０の微細化に合わせて減少させた場合、強誘電体キャパシタの電気特性を維持するために前記Ａｌ2Ｏ3エンキャップ層３３０，３３０Ａの膜厚を増大させ、より完全な水素遮断を実現することが要求される。このため、図１の構成を有する最近のＦｅＲＡＭでは、前記Ａｌ2Ｏ3エンキャップ層３３０Ａの膜厚を例えば５０ｎｍに、また前記Ａｌ2Ｏ3エンキャップ層３３０の膜厚を例えば１００ｎｍまで増大させることが行われているが、本発明の発明者は、図１のＦｅＲＡＭ２０においてこのように厚いＡｌ2Ｏ3エンキャップ層３３０，３３０Ａを用いた場合、スクライブラインに設けられているアラインメントマークに腐食やはがれが生じ、特に図３（Ｂ）の工程におけるコンタクトホール３０Ａ，３０Ｂの形成の際の位置合わせが困難となり、またパーティクルが発生し、ＦｅＲＡＭの製造歩留まりが大きく低下する問題が生じるのを見出した。
【００３９】
本発明の発明者は、上記問題の原因を鋭意究明し、本発明に至ったものである。
【課題を解決するための手段】
【００４０】
一の観点によれば本発明は、素子領域と非素子領域とを画成されたウェハと、前記素子領域に形成された第１の積層構造と、前記第１の積層構造を覆う、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜と、前記素子領域に前記第１の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第１のエッチング速度をよりも大きな第２のエッチング速度を示す第２の絶縁膜とを含む半導体基板であって、前記非素子領域に、前記積層構造の少なくとも一部を含む第２の積層構造を有することを特徴とする半導体基板を提供する。
【００４１】
他の観点によれば本発明は、素子領域と非素子領域とを画成されたウェハと、前記素子領域に形成された、エッチングレシピに対して第１のエッチング速度を示す第１の層と、前記素子領域において前記第1の層により覆われ、前記エッチングレシピに対して第２の、より小さなエッチング速度を示す第２の層と、前記素子領域において、前記第２の層により覆われた第１の積層構造とを含む半導体装置であって、前記非素子領域に、前記積層構造の少なくとも一部を含む第２の積層構造を有することを特徴とする半導体装置を提供する。
【００４２】
他の観点によれば本発明は、非素子領域で画成されたウェハの素子領域において、下地層上に第１の積層構造を形成する工程と、前記第1の積層構造を、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜により覆う工程と、前記第1の積層構造を、前記第1の絶縁膜により覆われた状態で、前記エッチングレシピに対して第２のより大きなエッチング速度を示す第２の絶縁膜により覆う工程と、前記第２の絶縁膜中に、前記第１の積層構造を露出する第１の開口部を形成する工程と、前記第１の開口部を充填する第１の導体プラグを形成する工程とを含む半導体装置の製造方法において、前記第1の積層構造を形成する工程は、前記第１の積層構造と同時に、前記第１の積層構造のすくなくとも一部を含む第２の積層構造を、前記非素子領域上に形成する工程を含み、前記第1の開口部を形成する工程は、前記第１の開口部と同時に、前記第２の絶縁膜中に前記第２の積層構造を露出する第２の開口部を形成する工程を含み、前記第1の導体プラグを形成する工程は、前記第1の導体プラグと同時に、前記第２の開口部を充填する導体パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００４３】
本発明によれば、前記非素子領域に前記積層構造の少なくとも一部を含む第２の積層構造を形成することにより、前記第２の絶縁膜中、前記第１の積層構造上に、前記第1の絶縁膜を貫通して前記第１の積層構造にコンタクトするように第１の導体パターンを形成すると同時に、前記非素子領域上にマークパターンとして第２の導体パターンを形成するような場合に、前記第１および第２の絶縁膜を介して前記第１の導体パターンのための第１の開口部をエッチングにより形成する際のエッチング時間が、前記第1の絶縁膜のエッチング工程に伴って増大することがあっても、前記非素子領域において前記第２の開口部の延伸が前記第２の積層構造によって止められ、第２の開口部が前記半導体基板に達することはない。このため、かかる第１および第２の開口部を例えばＷＦ6などの原料ガスを使ったＣＶＤ法により導体パターンで充填した場合でも、原料ガスが半導体基板に接することがなく、その結果、前記第２の開口部において原料ガスが半導体基板に接することで生じる腐食性ガスの発生が抑制される。その結果、前記第２の開口部に形成される第２の導体パターンの形状が不明確になることはない。また、腐食性ガスの発生が抑制されるため、望ましくないパーティクルの発生も効果的に抑制することができ、半導体装置の製造歩留まりが向上する。
【００４４】
本発明によれば、前記第２の積層構造を前記第1の積層構造と同時に形成し、さらに前記第１の開口部を前記第２の開口部と同時に、従って前記第１の導体パターンを前記第２の導体パターンと同時に形成することにより、前記非素子領域において前記第２の積層構造と前記第２の導体パターンを、位置合わせマークとして使うことが可能になり、前記第1の積層構造と前記第1の導体パターンとの間に高い位置合わせ精度を確保することが可能になる。
【００４５】
また本発明では前記第２の積層構造を、前記第２の絶縁膜に接して形成することにより、前記第１の絶縁膜は前記第１の積層構造上に限定されており、その結果、前記素子領域の他の部分において前記第１の積層構造よりも下のレベルに到達する様々なコンタクトホールやビアホールを形成する際に、前記第１の絶縁膜の存在によりかかるコンタクトホールやビアホールをエッチングにより形成する際のプロセス時間が短縮される。
【００４６】
さらに本発明では前記第２の積層構造を、前記第1の積層構造と同一の層構造を有するように形成することにより、発明を実施するに当たり、プロセスの増加を回避することができる。
【００４７】
また本発明では、前記第２の積層構造の近傍に第１の位置合わせマークあるいは親マークを形成し、前記第２の積層構造上に、前記親マークに対応した第２の位置合わせマークないし子マークを形成することで、前記第１の積層構造と前記第１の導体パターンとのアラインメントを確実に検出することが可能になる。さらに前記第２の積層構造自体を前記第１の位置合わせマークとして使うことも可能である。
【００４８】
本発明では前記第１の絶縁膜として、水素の浸透を阻止する膜を使うことが可能である。特に前記第１の絶縁膜として、Ａｌ2Ｏ3を含む膜を使うことにより、前記第１の素子構造を水素あるいは水素を含む還元性雰囲気から効果的に保護することが可能である。
【００４９】
特に前記第1の積層構造として、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成することにより、前記素子領域には強誘電体メモリを形成することが可能になる。その際、前記第２の積層構造を、前記下部電極に対応した、前記下部電極と同一の材料よりなり前記下部電極と同一の膜厚の第１の層と、前記第１の層上に形成され、前記強誘電体膜に対応した、前記強誘電体膜と同一の材料よりなり前記強誘電体膜と同一の膜厚の第２の層と、前記第２の層上に形成され、前記上部電極に対応した、前記上部電極と同一の材料よりなり、前記上部電極と同一の膜厚の第３の層とよりなるように形成することで、前記第２の積層構造を前記第１の積層構造と同時に、追加工程なく形成することが可能となる。
【００５０】
本発明では、かかる非素子領域として、前記ウェハ上のスクライブラインを使うことができる。前記第２の積層構造をかかるスクライブライン上に形成することで、貴重な素子領域に前記第２の積層構造を形成する必要がなくなり、前記素子領域の利用効率を向上させることができる。
【発明を実施するための最良の形態】
【００５１】
［原理］
図５（Ａ）〜図７（Ｆ）は、本発明の発明者が、本発明の基礎となる研究において見出した、前記図１のＦｅＲＡＭ２０において前記アラインメントマークに腐食やはがれが生じるメカニズムを説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図中、説明に関係しない部分は簡単のため、省略してある。
【００５２】
図５（Ａ）〜７（Ｆ）は、前記ＦｅＲＡＭ２０の製造工程のうち、図２（Ａ）〜２（Ｂ）の工程を詳細に示したものである。
【００５３】
図５（Ａ）を参照するに、図１のＦｅＲＡＭ２０はシリコンウェハよりなる基板２１のうちのセル領域２１Ｃに形成されており、前記セル領域２１Ｃはスクライブ領域２１Ｄにより画成されている。
【００５４】
図５（Ａ）の工程では、前記セル領域２１Ｃにおいて前記層間絶縁膜２６上に、前記下部電極２７に対応する導体膜２７０と、前記強誘電体キャパシタ絶縁膜２８に対応する強誘電体膜と、前記上部電極２９に対応する導体膜とが順次形成され、レジストプロセスによりこれらをパターニングすることにより、前記導体膜２７０上に強誘電体キャパシタ絶縁膜２８および上部電極２９が形成されている。さらに前記導体膜２７０上には前記上部電極２９および前記強誘電体キャパシタ絶縁膜２８、さらに前記導体膜２７０のうち、前記下部電極２７が形成される領域を覆うようにＡｌ2Ｏ3パターン３３０Ａが形成されている。
【００５５】
次に図５（Ｂ）の工程において前記導体膜２７０がパターニングされ、前記セル領域２１Ｃにおいて前記下部電極２７が形成されると同時に、前記スクライブ領域２１Ｄにおいて前記導体膜２７０のパターニングの結果、位置合わせマークパターン２７Ｍが形成される。
【００５６】
次に図５（Ｃ）の工程において前記図５（Ｂ）の構造上にＡｌ2Ｏ3膜３３０が、一様に形成され、このようにして形成されたＡｌ2Ｏ3膜３３０は図５（Ｃ）の段階では前記スクライブ領域２１Ｄにおいて前記位置合わせマークパターン２７Ｍを覆う。
【００５７】
このように図５（Ｃ）の段階では前記Ａｌ2Ｏ3膜３３０は前記位置合わせマークパターン２７Ｍのみならず、前記層間絶縁膜２６を基板２１全体にわたり覆っているが、このような層間絶縁膜２６全体を覆うＡｌ2Ｏ3膜３３０の存在は、例えば図３（Ｃ）のような基板表面に達する深いコンタクトホール３０Ｃ〜３０Ｆの形成工程において処理効率を低下させるため、図６（Ｄ）の工程において前記Ａｌ2Ｏ3膜３３０はパターニングされ、前記下部電極２７上の強誘電体キャパシタ上のみに残される。これに伴い、図６（Ｄ）の工程においては、前記スクライブ領域２１Ｄ上の位置合わせマークパターン２７Ｍも露出される。
【００５８】
図６（Ｄ）の工程では、さらに前記層間絶縁膜２６上に前記セル領域２１Ｃ中においては前記強誘電体キャパシタを覆うように、また前記スクライブ領域２１Ｄ中においては前記位置合わせマークパターン２７Ｍを覆うように、前記層間絶縁膜３０が形成される。
【００５９】
次に図６（Ｅ）の工程において、前記位置合わせマーク２７Ｍ，従って前記下部電極２７を基準に、前記層間絶縁膜３０中に前記上部電極２９および下部電極２７がそれぞれ露出するようにコンタクトホール３０Ａ、３０Ｂが、また前記スクライブ領域２１Ｄ中においては前記位置合わせマークパターン２７Ｍ（親パターン）に対応した位置合わせマークパターン（子パターン）に対応して、開口部３０ｍが形成される。なお、図６（Ｅ）では簡単のため、バリア膜の図示は省略している。
【００６０】
ところで図６（Ｅ）の工程では、前記コンタクトホール３０Ａ，３０Ｂを形成するエッチングプロセスは、前記Ａｌ2Ｏ3膜３３０および３３０Ａを積層した構造中を貫通して開口部を形成する必要があるため時間がかかり、特に最近のＦｅＲＡＭのように強誘電体キャパシタが微細化された素子では、より完全な水素侵入阻止が要求されるため前記Ａｌ2Ｏ3膜３３０ＡおよびＡｌ2Ｏ3膜３３０の厚さが厚くなる傾向にあり（例えば前記Ａｌ2Ｏ3膜３３０の厚さが１００ｎｍ、前記Ａｌ2Ｏ3膜３３０Ａの厚さが５０ｎｍ）、その結果、図６（Ｅ）の工程には非常に長い時間がかかってしまう。
【００６１】
しかし、このように図６（Ｅ）の工程を長く行うと、前記位置合わせマークパターン３０ｍとして前記スクライブ領域２１Ｄに形成される開口部は非常に深くなり、その下の層間絶縁膜２６中に侵入してしまい、さらにシリコン基板２１にまで到達してしまう。前記スクライブ領域２１Ｄにおいては、前記開口部３０ｍの下にＡｌ2Ｏ3膜が存在しないことに注意すべきである。
【００６２】
このように前記位置合わせ開口部３０ｍがシリコン基板２１に到達してしまった場合、先の図４（Ｆ）に対応する図７の工程において前記コンタクトホール３０Ａ，３０Ｂおよび位置合わせ開口部３０ｍをＷで充填してコンタクトプラグ３２Ａ，３２Ｂおよび位置合わせマーク（子マーク）３２Ｍを形成しようとすると、ＷのＣＶＤプロセスで使われるＷＦ6などのＦを含有する原料ガスが前記開口部３０ｍで露出しているシリコン基板２１と反応してしまい、例えば反応
ＷＦ6＋Ｓｉ→Ｗ＋ＳｉＦ6
により、腐食性のＳｉＦ6ガスが反応ガスとして発生してしまう。
【００６３】
このような反応ガスによる腐食作用により、前記マークパターン３２Ｍの側壁面は不規則になり、隙間が生じたり、剥離が生じたりして、親マークパターン２７Ｍと子マークパターン３２Ｍとの間の距離δを使った位置合わせの精度が低下し、また以後のプロセスでの位置合わせ精度が不良となる問題が生じるものと考えられる。また基板表面にパーティクルが飛散してＦｅＲＡＭの製造歩留まりが低下するなどの問題が生じるものと考えられる。
［第１実施例］
これに対し、図８（Ａ），（Ｂ）は、上記の課題を解決した、本発明の第１実施例によるＦｅＲＡＭ４００が形成される半導体ウェハ４０１を示す。ただし図８（Ａ）は、前記ウェハ４０１の全体図を、また図８（Ｂ）は図８（Ａ）の一部を拡大して示す平面図である。
【００６４】
図８（Ａ），（Ｂ）を参照するに、前記半導体ウェハ４０１上には多数のスクライブ領域４０１Ｓが格子状に存在し、前記スクライブ領域４０１Ｓは前記ウェハ４０１上において格子状に配列した素子領域４０１Ａ〜４０１Ｉを画成する。また前記スクライブ領域４０１Ｓ上には、各々の素子領域４０１Ａ〜４０１Ｉの近傍に、位置合わせマークパターン４０１Ｍが形成されている。また前記素子領域４０１Ａ〜４０１Ｉの各々には、強誘電体キャパシタを有するＦｅＲＡＭが形成されている。
【００６５】
図９は、前記素子領域４０１ＡにおけるＦｅＲＡＭの構成を示す断面図である。
【００６６】
図９のＦｅＲＡＭは、図１のＦｅＲＡＭ２０と同様な構成を有しており、フィールド絶縁膜１２２により画成されたｐ型ウェル１２１Ａとｎ型ウェル１２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板１２１上に形成されており、前記ｐ型ウェル１２１Ａ上にはポリサイド構造のゲート電極１２４Ａが、ゲート絶縁膜１２３Ａを介して形成されている。また前記ｎ型ウェル１２１Ｂ上には、ポリサイド構造のゲート電極１２４Ｂがゲート絶縁膜１２３Ｂを介して形成されている。さらに前記ｐ型ウェル１２１Ａ中には、前記ゲート電極１２４Ａの両側にｎ型拡散領域１２１ａ，１２１ｂが形成されており、前記ｎ型ウェル１２１Ｂ中には前記ゲート電極１２４Ｂの両側にｐ型拡散領域１２１ｃ，１２１ｄが形成されている。前記ゲート電極１２４Ａは活性領域の外ではフィールド酸化膜１２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。
【００６７】
前記ゲート電極１２４Ａ，１２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板１２１上に前記フィールド絶縁膜１２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜１２５により覆われている。
【００６８】
前記カバー膜１２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ2層間絶縁膜１２６により覆われており、前記層間絶縁膜１２６の表面はＣＭＰ法により平坦化されている。
【００６９】
さらに前記層間絶縁膜１２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極１２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）よりなる強誘電体キャパシタ絶縁膜１２８と、前記強誘電体キャパシタ絶縁膜１２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯxよりなる上部電極１２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜１２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜１２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（metal organic deposition）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜１２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9）膜，ＢＴＯ（Ｂｉ4Ｔｉ2Ｏ12）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜１２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）膜やＳＴＯ（ＳｒＴｉＯ3）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極１２９を構成するＩｒＯx膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極１２９としては、ＩｒＯx膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ3）膜を使うことも可能である。
【００７０】
ところで、このようにして形成された強誘電体キャパシタでは、半導体プロセスに伴う還元性雰囲気、特に水素に暴露されると前記強誘電体キャパシタ絶縁膜１２８に容易に還元が生じてしまい、電気特性が著しく劣化する。このため前記強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ2Ｏ3よりなるエンキャップ層４３０Ａにより覆われており、さらに前記エンキャップ層４３０Ａは、前記層間絶縁膜１２６上にスパッタリンクにより約１００ｎｍの厚さに形成された別のＡｌ2Ｏ3エンキャップ層４３０により覆われている。ここで前記Ａｌ2Ｏ3エンキャップ層４３０，４３０Ａは、水素の進入を阻止するバリア膜として機能する。
【００７１】
前記エンキャップ層４３０上には、ＳｉＯ2層間絶縁膜１３０がＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8，Ｓｉ2Ｆ3Ｃｌなどのポリシラン化合物、あるいはＳｉＦ4あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極１２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜１３０中には前記上部電極１２９および下部電極１２７をそれぞれ露出するコンタクトホール１３０Ａ，１３０Ｂが、また前記層間絶縁膜１２６中に延在し、それぞれ前記拡散領域１２１ａ，１２１ｂ，１２１ｃおよび１２１ｄを露出するコンタクトホール１３０Ｃ，１３０Ｄ，１３０Ｅおよび１３０Ｆが形成されている。また、前記層間絶縁膜１３０中には、前記素子分離膜１２２上に形成されたワード線パターンＷＬを露出するコンタクトホール１３０Ｇが形成されている。
【００７２】
図９のＦｅＲＡＭ１２０では、前記コンタクトホール１３０Ａおよび１３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極１２９あるいは下部電極１２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜１３１Ａあるいは１３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール１３０Ａにおいては前記ＴｉＮ密着膜１３１Ａ上に、Ｗよりなる導体プラグ１３２Ａが、また前記コンタクトホール１３０Ｂにおいては前記ＴｉＮ密着膜１３１Ｂ上に、Ｗよりなる導体プラグ１３２Ｂが、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成されている。
【００７３】
また前記ＦｅＲＡＭ１２０では同様に、前記コンタクトホール１３０Ｃ〜１３０Ｇのそれぞれの内壁面上にＴｉ／ＴｉＮ密着層１３１Ｃ〜１３１Ｇが形成されており、前記ＴｉＮ密着層１３１Ｃ〜１３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ１３２Ｃ〜１３２Ｇが形成されている。
【００７４】
さらに前記層間絶縁膜１３０上には、前記Ｗプラグ１３２Ａ〜１３２Ｇの各々に対応して、Ａｌよりなる配線パターン１３３Ａ〜１３３Ｆが形成されており、前記配線パターン１３３Ａ〜１３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ2膜よりなる次の層間絶縁膜１３４により覆われている。前記層間絶縁膜１３０と同様に、層間絶縁膜１３４はＳｉＨ4、あるいはＳｉ2Ｆ6やＳｉ3Ｆ8、Ｓｉ2Ｆ3Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。
【００７５】
さらに前記層間絶縁膜１３４上にはＳｉＯ2よりなる保護絶縁膜１３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜１３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。
【００７６】
さらに前記保護絶縁膜１３５中には前記層間絶縁膜１３４を貫通して、前記配線パターン１３３Ａおよび１３３Ｆを露出するコンタクトホール１３５Ａ，１３５Ｂがそれぞれ形成され、前記コンタクトホール１３５Ａ，１３５Ｂの内壁面上には、ＴｉＮ密着層１３６Ａ，１３６Ｂをそれぞれ介してＷプラグ１３７Ａ，１３７Ｂが形成されている。
【００７７】
さらに前記保護絶縁膜１３５上には、前記Ｗプラグ１３７Ａ，１３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン１３８Ａ，１３８Ｂが形成される。その際、前記配線パターン１３８Ａあるいは１３８Ｂと前記保護絶縁膜１３５との間には、前記コンタクトホール１３５Ａ，１３５Ｂの内壁面を覆うＴｉＮ密着膜１３６Ａ，１３６Ｂが延在する。
【００７８】
さらに前記配線パターン１３８Ａ，１３８Ｂは、前記層間絶縁膜１３０あるいは１３４と同様にして形成された層間絶縁膜１３９により覆われ、さらに前記保護絶縁膜１３５と同様な保護絶縁膜１４０により覆われた後、前記保護絶縁膜１４０上にビット線（ＢＬ）パターンを含む配線パターン１４１Ａ〜１４１Ｅが形成される。
【００７９】
図９のＦｅＲＡＭの製造工程は、先に図２（Ａ）〜４（Ｆ）で説明したものと同様であり、さらなる説明は省略する。
【００８０】
以下、図９のＦｅＲＡＭの製造工程のうち、特に前記強誘電体キャパシタおよびそれを覆うＡｌ2Ｏ3膜４３０，４３０Ａの形成工程を、前記スクライブ領域４０１Ｓにおける位置合わせマークの形成工程と合わせて、図１０（Ａ）〜１２（Ｆ）を参照しながら説明する。
【００８１】
図１０（Ａ）を参照するに、図８（Ａ）のシリコンウェハ４０１に対応するシリコン基板１２１上の層間絶縁膜１２６上には、前記下部電極１２７を形成する導電膜１２７Ａと、前記強誘電体キャパシタ絶縁膜１２８を形成する強誘電体膜１２８Ａと、さらに前記上部電極を形成する導電膜１２９Ａとが、素子領域４０１Ａおよびスクライブ領域４０１Ｓを覆って一様に形成されており、図１０（Ｂ）の工程で前記導電膜１２９Ａおよびその下の強誘電体膜１２８Ａを順次パターニングすることにより、前記素子領域４０１Ａにおいて前記導電膜１２７Ａ上に強誘電体キャパシタ絶縁膜１２８および上部電極１２９が形成される。
【００８２】
図１０（Ｂ）の工程では、前記スクライブ領域４０１Ｓにおいて、前記強誘電体膜１２９Ａのパターニングにより、前記上部電極１２９と同時に導電パターン１２９Ｂが、前記上部電極１２９と同一の組成で同一の厚さに形成され、また前記強誘電体膜１２８Ａのパターニングにより、前記導体パターン１２９Ｂの下に強誘電体パターン１２８Ｂが、前記強誘電体キャパシタ絶縁膜１２８と同時に形成される。図１０（Ｂ）の構造はさらに酸素雰囲気中で熱処理され、前記強誘電体キャパシタ絶縁膜１２８中に導入された酸素欠損が補償される。なお図１０（Ｂ）の工程では、前記上部電極１２９と導電パターン１２９Ｂのパターニング、および強誘電体キャパシタ絶縁膜１２８と導電パターン１２８Ｂのパターニングは、それぞれ同一のマスクを使って行われる。
【００８３】
さらに図１０（Ｃ）の工程において、図１０（Ｂ）の構造上に前記エンキャップ層４３０Ａを形成するＡｌ2Ｏ3膜Ｎが、前記素子領域４０１Ａおよびスクライブ領域４０１Ｓを例えば５０ｎｍの膜厚で一様に覆うように形成され、図１１（Ｄ）の工程で前記Ａｌ2Ｏ3膜４３０Ｎを前記強誘電体キャパシタが形成される領域にのみ残るようにパターニングすることにより、前記エンキャップ層４３０Ａが形成される。
【００８４】
さらに図１１（Ｅ）の工程において前記導電膜１２７Ａがパターニングされて前記下部電極層１２７が形成され、これにより前記素子領域４０１Ａには、下部電極層１２７を有する強誘電体キャパシタＦＣが形成される。同時に前記スクライブ領域４０１Ｓにおいては導電パターン１２７Ａが形成され、前記導電パターン１２７Ａ,強誘電体パターン１２８Ｂおよび導電パターン１２９Ｂは、前記スクライブ領域４０１Ｓにおいて、位置合わせマークパターン１２７Ｍを形成する。前記下部電極１２７と前記導電パターン１２７Ｂのパターニングは、同一のマスクを使って行われる。
【００８５】
次に図１１（Ｆ）の工程において図１１（Ｅ）の構造上には、前記エンキャップ層４３０に対応するＡｌ2Ｏ3膜４３０Ｍが、前記素子領域４０１Ａおよびスクライブ領域４０１Ｓを例えば１００ｎｍの膜厚で一様に覆うように形成され、図１２（Ｇ）の工程においてこれをパターニングすることにより、前記強誘電体キャパシタＦＣを前記Ａｌ2Ｏ3エンキャップ層４３０Ａを介して覆う第２のエンキャップ層４３０が形成される。なお、図１２（Ｇ）の工程の結果、前記スクライブ領域４０１Ｓにおいては前記図１１（Ｆ）の工程では前記Ａｌ2Ｏ3膜４３０Ｍで覆われていた位置合わせマークパターン１２７Ｍが露出されている。また図１１（Ｆ）の工程では、前記層間絶縁膜１２６上に次の層間絶縁膜１３０が形成されている。
【００８６】
次に図１２（Ｈ）の工程において前記位置合わせマークパターン１２７Ｍを基準に、マスク合わせ工程が行われ、このようにして位置合わせされたマスクを使ったフォトリソグラフィ工程およびドライエッチング工程を行うことにより、前記素子領域４０１Ａにおいては前記層間絶縁膜１３０中に、前記Ａｌ2Ｏ3エンキャップ層４３０，４３０Ａを貫通して前記上部電極１２９および前記下部電極１２７をそれぞれ露出するコンタクトホール１３０Ａ，１３０Ｂが形成される。また同時に前記スクライブ領域４３０Ａには、同じマスクを使って、前記位置合わせマークパターン１２７Ｍの導電パターン１２９Ｂを露出する位置合わせ開口部１３０ｍが、同時に形成される。図１２（Ｈ）の工程では、前記ドライエッチング工程は、例えばＩＣＰ型の高密度プラズマエッチング装置中において実行される。
【００８７】
ここで図１２（Ｈ）の工程では、前記コンタクトホール１３０Ａ，１３０Ｂが前記エンキャップ層４３０，４３０Ａを貫通するのに長いエッチング時間を要し、このため前記位置合わせ開口部１３０ｍにおいても顕著な過エッチングが生じるのが避けられないが、本発明では前記位置合わせ開口部１３０ｍの下に前記強誘電体キャパシタと同じ層構造を有する位置合わせマークパターン１２７Ｍが形成されているため、前記位置合わせ開口部１３０ｍにおけるエッチング速度は、前記位置合わせマークパターン１２７Ｍが露出された後は低下し、先に図６（Ｅ）で説明したような、前記位置合わせ開口部１３０ｍが層間絶縁膜１２６を貫通してシリコン基板１２１に達するような問題は生じない。
【００８８】
また図１２（Ｈ）の工程では、前記コンタクトホール１３０Ａ，１３０Ｂを形成する際に、使われるマスクの位置合わせを、レジストプロセスの際に前記位置合わせ開口部１３０ｍと前記位置合わせマークパターン１２７Ｍを使って行うことにより、前記コンタクトホール１３０Ａ，１３０Ｂを前記強誘電体キャパシタＦＣに対して正確に位置決めすることが可能になる。
【００８９】
次に図１２（Ｉ）の工程においてＴｉＮ膜を図１２（Ｈ）の構造上に、密着層としてスパッタリングにより堆積し、さらにその上にＷＦ6を気相原料としたＣＶＤ法によりＷ膜を堆積し、前記コンタクトホール１３０Ａ，１３０Ｂおよび位置合わせ開口部１３０ｍを、前記ＴｉＮ密着膜を介してＷ膜により充填し、さらに前記層間絶縁膜１３０上に残留している余計なＴｉＮ膜およびＷ膜をＣＭＰ法により除去することにより、図１２（Ｉ）に示すように前記コンタクトホール１３０ＡがＴｉＮ密着膜１３１Ａを介してＷプラグ１３２Ａにより充填され、前記コンタクトホール１３０ＢがＴｉＮ密着膜１３１Ｂを介してＷプラグ１３２Ｂにより充填され、さらに前記位置合わせ開口部１３０ｍがＴｉＮ密着膜１３２Ｎを介してＷパターン１３２Ｍで充填された構造が得られる。ここで前記位置合わせマークパターン１２７Ｍは親マークパターンを構成し、前記Ｗパターン１３２Ｍは子マークパターンを構成する。
【００９０】
このような構造では、図１２（Ｈ）の工程において位置合わせ開口部１３０ｍおよび位置合わせマークパターン１２７Ｍを使ってマスク合わせがなされているため、例えば図１２（Ｉ）の構造では、親マークパターン１２７Ｍのエッジと子マークパターン１３２Ｍのエッジとの間の距離δを測定することにより、位置合わせの状態をモニタすることができる。
【００９１】
先にも説明したように、本実施例では図１２（Ｈ）の工程において前記コンタクトホール１３０Ａ，１３０Ｂの形成に伴うドライエッチング工程において前記開口部１３０ｍの延伸が、前記マークパターン１２７Ｍにより阻止され、前記開口部１３０ｍがシリコン基板１２１に到達することがない。このため、図１２（Ｉ）の工程において前記コンタクトホール１３０Ａ，１３０Ｂをタングステンで充填する場合でも、ＣＶＤ原料として使われるＷＦ6ガスがシリコン基板１２１と接することがなく、これに伴い、ＳｉＦ6などの腐食性のガスが発生することもない。
【００９２】
すなわち、図１２（Ｉ）の工程では、明確なエッジを有する位置合わせパターン１３２Ｍが前記スクライブ領域４０１Ｓに形成され、かかる位置合わせパターンを親パターンとして使うことにより、図１２（Ｉ）の構造上にさらに次の配線層を形成することが可能になる。
【００９３】
また本発明では、かかる腐食性ガスの発生が抑制されるため、前記マークパターン１３２Ｍにおいて剥れが生じることがなく、このためパーティクル発生により半導体装置の製造歩留まりが低下する問題も生じない。
【００９４】
図１２（Ｉ）の構造上に次の配線パターンが多層配線構造の形で形成され、さらに最後に前記基板１２１を構成する図８（Ａ）に示すシリコンウェハ４０１を前記スクライブ領域４０１Ｓに沿ってダイシングすることにより、図８（Ｂ）に示す個々の素子領域４０１Ａ〜４０１Ｉが半導体集積回路チップとして分離される。
【００９５】
なお、以上の説明は図８（Ｂ）の素子領域４０１Ａについて行ったが、以上の説明は他の素子領域４０１Ｂ〜４０１Ｉについても当てはまるものである。
［第２実施例］
図１３は、本発明の第２実施例による半導体装置を含むウェハの断面構成を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９６】
本実施例では、前記スクライブ領域４０１Ｓに形成される位置合わせパターン１２７Ｍにおいて最上部の導電パターン１２９Bを除去し、前記導電パターン１２７Bと強誘電体パターン１２８Bの積層により実現している。
【００９７】
かかる構造は、前記図１２（Ｈ）のエッチング工程において前記位置合わせ開口部１３０ｍが前記強誘電体パターン１２８Ｂおよびその下の導電パターン１２７Ｂを突き抜け、層間絶縁膜１２６に侵入しない限りにおいて、先の実施例と同等の作用・効果を示すものである。
［第３実施例］
図１４は、本発明の第３実施例による半導体装置の構成を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９８】
図１４を参照するに、本実施例では前記位置合わせパターン１２７Ｍをスクライブ領域ではなく、素子領域中の使われていない領域に形成している。
【００９９】
かかる構成によれば、位置合わせマークパターン１２７Ｍが強誘電体キャパシタの近傍に形成されるため、より精度の高い位置合わせが可能となる。
【０１００】
また図１４の実施例では、前記位置合わせパターン１２７Ｍを必要に応じて強誘電体キャパシタとして使うことも可能である。
さらに、本発明はＦｅＲＡＭの製造に限定されるものではなく、所定のエッチングレシピに対してエッチング速度が大きく異なる層を含む構造をエッチングする必要のある半導体装置の製造工程一般に対しても有効である。
【０１０１】
さらに本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１０２】
（付記１）
素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第１の積層構造と、
前記第１の積層構造を覆う、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜と、
前記素子領域に前記第１の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第１のエッチング速度をよりも大きな第２のエッチング速度を示す第２の絶縁膜と
を含む半導体基板であって、
前記非素子領域に、前記積層構造の少なくとも一部を含む第２の積層構造を有することを特徴とする半導体基板。
（付記２）
前記第２の絶縁膜には、前記第１の絶縁膜を貫通して前記第１の積層構造を露出する第１の開口部と、前記第１の開口部を充填する第１の導体パターンが形成されており、前記第２の絶縁膜には、さらに前記第２の積層構造を露出する第２の開口部と前記第２の開口部を充填する第２の導体パターンが形成されていることを特徴とする付記１記載の半導体基板。
【０１０３】
（付記３）
前記第２の積層構造は、前記第２の絶縁膜に接して形成されていることを特徴とする付記１または２記載の半導体基板。
【０１０４】
（付記４）
前記第２の積層構造は、前記第1の積層構造と同一の層構造を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体基板。
【０１０５】
（付記５）
前記第２の積層構造は第１の位置合わせマークを形成し、前記第２の積層構造上には、前記第1の位置合わせマークに対応した第２の位置合わせマークが形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の半導体基板。
【０１０６】
（付記６）
前記第１の絶縁膜は、水素の浸透を阻止する膜であることを特徴とする付記１〜５のうち、いずれか一項記載の半導体基板。
【０１０７】
（付記７）
前記第１の絶縁膜は、Ａｌ2Ｏ3を含むことを特徴とする付記１〜６のうち、いずれか一項記載の半導体基板。
【０１０８】
（付記８）
前記第1の積層構造は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成することを特徴とする付記１〜７のうち、いずれか一項記載の半導体基板。
【０１０９】
（付記９）
前記第２の積層構造は、前記下部電極に対応した、前記下部電極と同一の材料よりなり前記下部電極と同一の膜厚の第１の層と、前記第１の層上に形成され、前記強誘電体膜に対応した、前記強誘電体膜と同一の材料よりなり前記強誘電体膜と同一の膜厚の第２の層と、前記第２の層上に形成され、前記上部電極に対応した、前記上部電極と同一の材料よりなり、前記上部電極と同一の膜厚の第３の層とよりなることを特徴とする付記８記載の半導体基板。
【０１１０】
（付記１０）
前記非素子領域は、前記ウェハ上に形成されたスクライブラインであり、前記素子領域は前記スクライブラインにより画成されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体基板。
【０１１１】
（付記１１）
素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第１の積層構造と、
前記第１の積層構造を覆う、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜と、
前記素子領域に前記第１の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第１のエッチング速度をよりも大きな第２のエッチング速度を示す第２の絶縁膜と
を含む半導体装置であって、
前記半導体装置は前記非素子領域に、前記積層構造の少なくとも一部を含む第２の積層構造を有することを特徴とする半導体装置。
【０１１２】
（付記１２）
非素子領域で画成されたウェハの素子領域において、下地層上に第１の積層構造を形成する工程と、
前記第1の積層構造を、エッチングレシピに対して第１のエッチング速度を示す第１の絶縁膜により覆う工程と、
前記第1の積層構造を、前記第1の絶縁膜により覆われた状態で、前記エッチングレシピに対して第２のより大きなエッチング速度を示す第２の絶縁膜により覆う工程と、
前記第２の絶縁膜中に、前記第１の積層構造を露出する第１の開口部を形成する工程と、
前記第１の開口部を充填する第１の導体プラグを形成する工程と
を含む半導体装置の製造方法において、
前記第1の積層構造を形成する工程は、前記第１の積層構造と同時に、前記第１の積層構造の少なくとも一部を含む第２の積層構造を、前記非素子領域上に形成する工程を含み、
前記第1の開口部を形成する工程は、前記第１の開口部と同時に、前記第２の絶縁膜中に前記第２の積層構造を露出する第２の開口部を形成する工程を含み、
前記第1の導体プラグを形成する工程は、前記第1の導体プラグと同時に、前記第２の開口部を充填する導体パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【０１１３】
（付記１３）
さらに前記第２の積層構造と前記導体パターンとの位置関係を確認する工程を含むことを特徴とする付記１２記載の半導体装置の製造方法。
【０１１４】
（付記１４）
前記第１の積層構造は、強誘電体膜を含み、前記第1の絶縁膜は水素の浸透を阻止する膜であることを特徴とする付記１２または１３記載の半導体装置の製造方法。
【０１１５】
（付記１５）
前記第1の絶縁膜はＡｌ2Ｏ3を含むことを特徴とする付記１４記載の半導体装置の製造方法。
【０１１６】
（付記１６）
前記非素子領域は、前記ウェハ上に形成されたスクライブ領域よりなり、前記半導体装置の製造方法は、さらに前記ウェハを前記スクライブ領域に沿って切断する工程を含むことを特徴とする付記１２〜１５のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１７】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】（Ａ），（Ｂ）は、図１のＦｅＲＡＭの製造工程を示す図（その１）である。
【図３】（Ｃ），（Ｄ）は、図１のＦｅＲＡＭの製造工程を示す図（その２）である。
【図４】（Ｅ），（Ｆ）は、図１のＦｅＲＡＭの製造工程を示す図（その３）である。
【図５】（Ａ）〜（Ｃ）は、本発明の原理を説明する図（その１）である。
【図６】（Ｄ），（Ｅ）は、本発明の原理を説明する図（その２）である。
【図７】（Ｆ）は、本発明の原理を説明する図（その３）である。
【図８】（Ａ），（Ｂ）は、本発明の第１実施例による半導体ウェハの構成を示す図である。
【図９】図８の半導体ウェハ中に形成されるＦｅＲＡＭの構成を示す図である。
【図１０】（Ａ）〜（Ｃ）は、図９のＦｅＲＡＭを含む半導体ウェハの製造工程を示す図（その１）である。
【図１１】（Ｄ）〜（Ｆ）は、図９のＦｅＲＡＭを含む半導体ウェハの製造工程を示す図（その２）である。
【図１２】（Ｇ）〜（Ｉ）は、図９のＦｅＲＡＭを含む半導体ウェハの製造工程を示す図（その３）である。
【図１３】本発明の第２実施例によるＦｅＲＡＭを含むウェハの構成を示す図である。
【図１４】本発明の第３実施例によるＦｅＲＡＭの構成を示す図である。
【符号の説明】
【０１１８】
２１，１２１  基板
２１Ａ，２１Ｂ，１２１Ａ，１２１Ｂ  ウェル
２１ａ〜２１ｄ，１２１ａ〜１２１ｄ  拡散領域
２２，１２２  素子分離膜
２３Ａ，２３Ｂ，１２３Ａ，１２３Ｂ  ゲート絶縁膜
２４Ａ，２４Ｂ，１２４Ａ，１２４Ｂ  ゲート電極
２５，１２５  ＳｉＯＮ膜
２６，３０，３４，１２６，１３０，１３４  層間絶縁膜
２７，１２７  下部電極
２７Ｍ，１２７Ｍ  位置合わせマーク
２８，１２８  強誘電体キャパシタ絶縁膜
２９，１２９  上部電極
３０Ａ〜３０Ｆ，１３０Ａ，１３０Ｂ  コンタクトホール
３０ｍ，１３０ｍ  位置合わせ開口部
３１  ＴｉＮ膜
３１Ａ〜３１Ｇ，１３１Ａ〜１３１Ｆ  ＴｉＮ密着膜
３２  Ｗ層
３２Ａ〜３２Ｇ，１３２Ａ〜１３２Ｆ  Ｗプラグ
３３Ａ〜３３Ｆ，３８Ａ，３８Ｂ，４１Ａ〜４１Ｅ，１３３Ａ〜１３３Ｆ，１３８Ａ，１３８Ｂ，１４１Ａ〜１４１Ｅ  配線パターン
３３０，３３０Ａ，４３０，４３０Ａ  Ａｌ2Ｏ3エンキャップ膜
３５，４０，１３５，１４０  保護膜
３６Ａ，３６Ｂ，１３６Ａ，１３６Ｂ  Ｔｉ／ＴｉＮ密着膜
４０１  ウェハ
４０１Ａ〜４０１Ｉ  素子領域
４０１Ｓ  スクライブライン
４３０Ｍ，４３０Ｎ  Ａｌ2Ｏ3膜
【図１】
2005268617.tif 000003
【図２】
2005268617.tif 000004
【図３】
2005268617.tif 000005
【図４】
2005268617.tif 000006
【図５】
2005268617.tif 000007
【図６】
2005268617.tif 000008
【図７】
2005268617.tif 000009
【図８】
2005268617.tif 000010
【図９】
2005268617.tif 000011
【図１０】
2005268617.tif 000012
【図１１】
2005268617.tif 000013
【図１２】
2005268617.tif 000014
【図１３】
2005268617.tif 000015
【図１４】
2005268617.tif 000016