(57)【要約】【課題】  複数のＭＯＳトランジスタトランジスタが同時にオンすることのない駆動回路を提供すること。【解決手段】  少なくとも二つのＭＯＳトランジスタを互いにオン・オフ制御することで被駆動体に対し通電する駆動回路において、第１のＭＯＳトランジスタを駆動する第１プリ駆動回路と、第２のＭＯＳトランジスタを駆動する第２プリ駆動回路を備え、第１プリ駆動回路と第２プリ駆動回路のそれぞれのトランジスタのエミッタ間に第１プリ駆動回路のエミッタから順にダイオードと抵抗を接続した第１通路と、抵抗とダイオードを接続した第２通路を並列に接続し、前記第１通路の抵抗とダイオードの間と前記第１のＭＯＳトランジスタを接続し、前記第２通路のダイオードと抵抗の間と前記第２のＭＯＳトランジスタを接続した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
少なくとも二つのＭＯＳトランジスタを互いにオン・オフ制御することで被駆動体に対し通電する駆動回路において、
第１のＭＯＳトランジスタを駆動する第１プリ駆動回路と、第２のＭＯＳトランジスタを駆動する第２プリ駆動回路を備え、
第１プリ駆動回路と第２プリ駆動回路のそれぞれのトランジスタのエミッタ間に第１プリ駆動回路のエミッタから順にダイオードと抵抗を接続した第１通路と、抵抗とダイオードを接続した第２通路を並列に接続し、
前記第１通路の抵抗とダイオードの間と前記第１のＭＯＳトランジスタを接続し、前記第２通路のダイオードと抵抗の間と前記第２のＭＯＳトランジスタを接続したことを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被駆動体に駆動信号を出力する駆動回路に関する。
【背景技術】
【０００２】
従来、駆動回路の技術として例えば特許文献１に記載の技術が知られている。この公報には、被駆動体であるモータを駆動する駆動回路にＭＯＳトランジスタを２つ配置し、ＭＯＳトランジスタをプリ駆動するためにトランジスタを４個設けている。
【特許文献１】特許第２９９１７３０号公報（第１９図参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の従来技術にあっては、トランジスタの駆動遅れによりＭＯＳトランジスタが同時にオンする可能性があり、この場合、被駆動体が正確に駆動されなくなり、被駆動体を有するシステムの作動が悪化するという問題があった。
【０００４】
本発明は、上述の問題点に着目してなされたもので、複数のＭＯＳトランジスタが同時にオンすることのない駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述の目的を達成するため本願発明では、少なくとも二つのＭＯＳトランジスタを互いにオン・オフ制御することで被駆動体に対し通電する駆動回路において、第１のＭＯＳトランジスタを駆動する第１プリ駆動回路と、第２のＭＯＳトランジスタを駆動する第２プリ駆動回路を備え、第１プリ駆動回路と第２プリ駆動回路のそれぞれのトランジスタのエミッタ間に第１プリ駆動回路のエミッタから順にダイオードと抵抗を接続した第１通路と、抵抗とダイオードを接続した第２通路を並列に接続し、前記第１通路の抵抗とダイオードの間と前記第１のＭＯＳトランジスタを接続し、前記第２通路のダイオードと抵抗の間と前記第２のＭＯＳトランジスタを接続した。
【０００６】
よって、二つのトランジスタで二つのＭＯＳトランジスタを制御することができる。また、トランジスタの駆動遅れによる二つのＭＯＳトランジスタの同時オンを防止でき、システムの作動が良好となる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の駆動回路を実現する最良の形態を、図面に示す実施例に基づいて説明する。
【実施例１】
【０００８】
図１は本発明の駆動回路を表す回路図である。この駆動回路は被駆動体としてモータのようなインダクタンス負荷に通電する。この駆動回路には、ＰＮＰ型トランジスタ１を有し第１ＭＯＳトランジスタ７を駆動する第１プリ駆動回路と、ＮＰＮ型トランジスタ２を有し第２ＭＯＳトランジスタを駆動する第２プリ駆動回路が設けられている。
【０００９】
第１プリ駆動回路のＰＮＰ型トランジスタ１のエミッタと、第２プリ駆動回路のＮＰＮ型トランジスタ２のエミッタとの間を接続する第１通路１０には、第１プリ駆動回路のエミッタから第２プリ駆動回路に向けて順に、ダイオード３と抵抗６が接続されている。
【００１０】
また、第１通路１０と並列に第２通路２０が接続されている。この第２通路２０には、第１プリ駆動回路のエミッタから第２プリ駆動回路に向けて順に、抵抗４とダイオード５が接続されている。
【００１１】
第１通路１０のダイオード３と抵抗６の間と第１ＭＯＳトランジスタ７と接続され、第２通路２０の抵抗４とダイオード５の間と第２ＭＯＳトランジスタ８とが接続されている。
【００１２】
ここで、ＰＮＰ型及びＮＰＮ型トランジスタ、ＭＯＳトランジスタの一般論について説明する。
【００１３】
図２（ａ）はＮＰＮ型トランジスタTrNと負荷の関係を表す図、図２（ｂ）はＰＮＰ型トランジスタTrPと負荷の関係を表す図である。通常、負荷を下流側でトランジスタ駆動する場合は、駆動素子はＮＰＮ型のトランジスタを使用する。一方、図２（ｂ）に示すように、負荷を上流側でトランジスタ駆動する場合は、駆動素子はＰＮＰ型のトランジスタを使用する。
【００１４】
これは、トランジスタがエミッタ−ベース間に電流を流すことでオン・オフすることによる。すなわち、図３に示すように、負荷の上流側にＮＰＮ型トランジスタTrNを用いると、ベース電位をいくら回路の最大電圧にしてもエミッタの電位がベース電圧よりもＶＦ分（エミッタ−ベース間の電位）ドロップしてしまい、負荷に十分な電位を与えられないからである。言い換えれば、駆動素子がそのドロップ分損失してしまい発熱が懸念されるためである。
【００１５】
上記論理を用いて、負荷をＭＯＳトランジスタで駆動し、そのＭＯＳトランジスタをトランジスタでプリ駆動する構成を想定する。ＭＯＳトランジスタのスイッチング損失を削減するためにプッシュプルの構成にする場合、トランジスタにしてみればＭＯＳトランジスタのゲートが負荷であり、上記論理からすると、当然図４に示す構成が考えられる。すなわち、ＰＮＰ型トランジスタTrPが電源側に配置され、ＮＰＮ型トランジスタTrNがＧＮＤ側に配置されることとなる。TrPがオンのときは、第１電源IGN1からＭＯＳトランジスタに電源が供給され、TrNがオンのときは、第２電源IGN2からＭＯＳトランジスタに電源が供給されることとなる。
【００１６】
しかしながら、図４に示す構成では、駆動信号が中間電位のときにTrPとTrNが同時に駆動してしまい、電源〜ＧＮＤショートとなってしまう。そこで、図５に示すように、TrPとTrNとを図４の構成とは逆に配置することで、ショートを回避している。
【００１７】
ここで、新たに最終的に駆動される負荷がソレノイドコイルやモータコイルのようなインダクタンス負荷であり、その負荷をＰＷＭ等の制御を行う際は、駆動素子の他に、インダクタンスによって発生したサージエネルギをダイオード等でフライバックさせることでＰＷＭ制御がリニアに可能となる。
【００１８】
しかし、ダイオードではＶＦ分のドロップが発熱に大きく影響してしまうため、ＭＯＳトランジスタを用いて損失を下げる方法がある。ただしその場合はフライバック時のみフライバック用ＭＯＳトランジスタを駆動させる必要があるため、図６に示す構成を取ることとなる。
【００１９】
図６に示す回路構成を取った場合、下記に示す問題がある。
１）ＰＷＭ用のポートが２ｃｈ必要となる。
２）駆動の遅れなどによりＭＯＳトランジスタ１・ＭＯＳトランジスタ２が同時にオンすることを回路設計しなければならない。
３）回路構成も各ＭＯＳトランジスタに対してトランジスタが２個づつ必要になり回路規模が大きくなってしまう。
【００２０】
そこで、実施例１に示す構成を取ることとした。図１に示す回路構成とすることで、一組のトランジスタTrP，TrNを用いて、負荷駆動用のＭＯＳトランジスタ１とフライバック用のＭＯＳトランジスタ２とをタイミング遅れ等によるデッドショートの心配もなく構成することができる。
【００２１】
図７は、実施例１の回路構成におけるＡ点及びＢ点の電位変化を表すタイムチャートである。尚、Ａ点電位とはコントロールユニットからの指令信号を表し、Ｂ点電位とはインダクタンス負荷の電位を表す。
【００２２】
時刻ｔ１において、駆動指令が出力されておらず、Ａ点電位が０のときは、ＰＮＰ型トランジスタ１は第１電源IGN1の電位によってオンとなる。すると、第１電源IGN1→抵抗４→第２ＭＯＳトランジスタ８→ＧＮＤの間で電位差が発生し、第２ＭＯＳトランジスタ８のゲートに電圧がかかるためオンとなる。一方、ＮＰＮ型トランジスタ２のベースとエミッタの間に電位差がなくオフであるため、第１ＭＯＳトランジスタ７はオフとなる。尚、第１電源IGN1と第２電源IGN2の間にはダイオード３が設けられているため、ショートすることはない。
【００２３】
時刻ｔ２において駆動指令が出力され、Ａ点電位が上昇し始める。
【００２４】
時刻ｔ３において、Ａ点電位がＶ１に到達するとＮＰＮ型トランジスタ２のベースとエミッタの間に電位差が発生するためオンとなる。すると、第１電源IGN1から第２ＭＯＳトランジスタ８のゲートに供給されていた電圧がかからず、ＮＰＮ型トランジスタ２のエミッタに接続されたＧＮＤに供給されることとなる。よって、第２ＭＯＳトランジスタ８はオフとなる。
【００２５】
時刻ｔ４において、Ａ点電位がＶ２に到達するとＰＮＰ型トランジスタ１のベースとエミッタの間の電位差が不十分になるためオフとなる。すると、第２電源IGN2とＮＰＮ型トランジスタ２のエミッタに接続されたＧＮＤとの間に電位差が発生し、第１ＭＯＳトランジスタ７のゲートに電圧がかかるためオンとなる。よって、インダクタンス負荷に対し第２電源IGN2から電圧が供給される。尚、ダイオード５が設けられており、ＮＰＮ型トランジスタ２から第２ＭＯＳトランジスタ８への電圧供給が行われることはない。
【００２６】
時刻ｔ５において、Ａ点電位がＶ２を下回るとＰＮＰ型トランジスタ１のベースとエミッタの間に電位差が発生しオンとなる。すると、第１ＭＯＳトランジスタ７に十分な電位差が発生せずゲート電圧が不足してオフとなる。これにより、第２電源IGN2からインダクタンス負荷に電圧が供給されなくなるため、Ｂ点電位は降下する。このとき、第２ＭＯＳトランジスタ８がオフのためＢ点電位は第２ＭＯＳトランジスタ８のドレイン−ソース間寄生電位レベルまで低下する。
【００２７】
時刻ｔ６において、Ａ点電位がＶ１を下回るとＮＰＮ型トランジスタ２のベース−エミッタ間の電位差が不足してオフとなる。すると、第１電源IGN1から供給される電圧によって第２ＭＯＳトランジスタ８のゲートに電圧がかかり、第２ＭＯＳトランジスタ８がオンとなる。第２ＭＯＳトランジスタ８がオンしたことによりＢ点電位はほぼＧＮＤレベルとなる。
【００２８】
時刻ｔ７において、Ａ点電位がＶ１に到達すると、ＮＰＮ型トランジスタ２がオンとなる。すると、第２ＭＯＳトランジスタ８のゲート電圧が不足してオフとなる。このときも時刻ｔ５−ｔ６間と同様に、第２ＭＯＳトランジスタ８がオフのためＢ点電位は第２ＭＯＳトランジスタ８のドレイン−ソース間寄生電位レベルまで低下する。
【００２９】
時刻ｔ８において、Ａ点電位がＶ２に到達すると、ＰＮＰ型トランジスタ１がオフとなり、第１ＭＯＳトランジスタ７がオンとなる。よって、第２電源IGN2からインダクタンス負荷に電圧が供給されるため、Ｂ点電位は上昇する。
【００３０】
以上説明したように、駆動回路を構成する際、一組のトランジスタの組み合わせ（ＰＮＰ型とＮＰＮ型）と、抵抗と、ダイオードを用いて二つのＭＯＳトランジスタのスイッチングを制御することとした。これにより、ダイオードの駆動遅れによるＭＯＳトランジスタの同時オンを防止することが可能となり、システムの作動が良好となる。また、トランジスタが一組でよいため、回路構成をコンパクトにできる。
【図面の簡単な説明】
【００３１】
【図１】実施例１における駆動回路の構成を表す回路図である。
【図２】ＰＮＰ型トランジスタ及びＮＰＮ型トランジスタと負荷の位置関係を表す回路図である。
【図３】ＮＰＮ型トランジスタを負荷の上流に配置した回路図である。
【図４】ＰＮＰ型トランジスタを負荷の上流、ＮＰＮ型トランジスタを負荷の下流に用いてＭＯＳトランジスタを駆動する場合の回路図である。
【図５】ＰＮＰ型トランジスタを負荷の下流、ＮＰＮ型トランジスタを負荷の上流に用いてＭＯＳトランジスタを駆動する場合の回路図である。
【図６】二つのＭＯＳトランジスタを４つのダイオードで駆動する際の回路図である。
【図７】実施例１の回路における各点電位及び各トランジスタと各ＭＯＳトランジスタのスイッチングの関係を表すタイムチャートである。
【符号の説明】
【００３２】
１  ＰＮＰ型トランジスタ
２  ＮＰＮ型トランジスタ
３，５  ダイオード
４，６  抵抗
７  第１ＭＯＳトランジスタ（負荷駆動用ＭＯＳトランジスタ）
８  第２ＭＯＳトランジスタ（フライバック用ＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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