(57)【要約】【課題】  製造プロセスを簡素化することができる電荷トラップ不揮発性メモリを提供する。【解決手段】    本発明は、３層膜スタックの場所に電荷トラッピングｈｉｇｈ−ｋ誘電体（２２）を用いる不揮発性メモリセル構造を開示する。ｈｉｇｈ−ｋ誘電体の電荷トラッピング特性は、ｈｉｇｈ−ｋ誘電体層（２２）を、励起状態の酸素（たとえば、酸素プラズマ）環境を用いて、プラズマ照射のような処置プロセスにｈｉｇｈ−ｋ誘電体層（２２）を曝すことによりさらに向上し得る。電荷トラッピングゲート電極として単層（２２）を用いることにより、本発明は、装置の容易な製造プロセスを提供するとともに、装置が極小寸法にスケーリングすることを可能にする単純で安価な解決策を提供する。本発明の電荷トラッピングｈｉｇｈ−ｋゲート誘電体にかかる製造プロセスは、バルク装置、ＴＦＴ装置またはＳＯＩ装置にも適用され得る。【選択図】  図２
2005268805.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置内に電荷を格納する単一の電荷トラッピング層であって、ｈｉｇｈ−ｋ誘電体材料を含む、電荷トラッピング層。
【請求項２】
処置プロセスをさらに受けることにより、前記電荷トラッピングの特性を向上させる、請求項１に記載の電荷トラッピング層。
【請求項３】
前記処置プロセスは、プラズマ照射またはイオン注入照射である、請求項２に記載の電荷トラッピング層。
【請求項４】
前記プラズマ照射は、少なくともプラズマ酸素照射、プラズマ窒素照射、またはプラズマ水素照射を含む、請求項３に記載の電荷トラッピング層。
【請求項５】
前記プラズマ照射の時間は、１０秒から１００秒の間である、請求項３に記載の電荷トラッピング層。
【請求項６】
前記ｈｉｇｈ−ｋ誘電体材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化セシウム（ＣｅＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化タングステン（ＷＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ビスマスシリコン（Ｂｉ４Ｓｉ２Ｏ１２）、酸化バリウムストロンチウム（Ｂａ１−ｘＳｒｘＯ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化アルミニウムハフニウム（ＡｌＨｆＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸バリウムストロンチウム（ＢＳＴ）（Ｂａ１−ｘＳｒｘＴｉＯ３）、チタン酸鉛ジルコニウム、チタン酸鉛ランタン、チタン酸ビスマス、チタン酸ストロンチウム、チタン酸鉛ジルコニウム（ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３））、チタン酸バリウムジルコニウム、チタン酸ストロンチウムビスマス、ジルコン酸鉛（ＰｂＺｒＯ３）、ＰＺＮ（ＰｂＺｎｘＮｂ１―ｘＯ３）、ＰＳＴ（ＰｂＳｃｘＴａ１−ｘＯ３）、またはＰＭＮ（ＰｂＭｇｘＮｂ１−ｘＯ３）のうち少なくとも１つを含む、請求項１に記載の電荷トラッピング層。
【請求項７】
基板内に提供されたソースとドレインとの領域と、
該ソースとドレインとの領域との間の該基板上のゲート構造とを備えた、不揮発性のメモリトランジスタであって、
該ゲート構造は、
該基板にオーバーレイする単一の電荷トラッピング層であって、ｈｉｇｈ−ｋ誘電体を含む電荷トラッピング層と、
該電荷トラッピング層にオーバーレイする電極層と
を含む、メモリトランジスタ。
【請求項８】
前記ｈｉｇｈ−ｋ誘電体材料は、少なくとも酸化ハフニウム（ＨｆＯ２）を包含する、請求項７に記載のメモリトランジスタ。
【請求項９】
前記ｈｉｇｈ−ｋ誘電体材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化セシウム（ＣｅＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化タングステン（ＷＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ビスマスシリコン（Ｂｉ４Ｓｉ２Ｏ１２）、酸化バリウムストロンチウム（Ｂａ１−ｘＳｒｘＯ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化アルミニウムハフニウム（ＡｌＨｆＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸バリウムストロンチウム（ＢＳＴ）（Ｂａ１−ｘＳｒｘＴｉＯ３）、チタン酸鉛ジルコニウム、チタン酸鉛ランタン、チタン酸ビスマス、チタン酸ストロンチウム、チタン酸鉛ジルコニウム（ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３））、チタン酸バリウムジルコニウム、チタン酸ストロンチウムビスマス、ジルコン酸鉛（ＰｂＺｒＯ３）、ＰＺＮ（ＰｂＺｎｘＮｂ１―ｘＯ３）、ＰＳＴ（ＰｂＳｃｘＴａ１−ｘＯ３）、またはＰＭＮ（ＰｂＭｇｘＮｂ１−ｘＯ３）のうち少なくとも１つを含む、請求項７に記載のメモリトランジスタ。
【請求項１０】
前記電荷トラッピング層は、前記電荷トラッピングの特性を向上させるための処置プロセスにさらされる、請求項７に記載のメモリトランジスタ。
【請求項１１】
前記処置プロセスは、プラズマ照射またはイオン注入照射である、請求項１０に記載のメモリトランジスタ。
【請求項１２】
前記プラズマ照射は、少なくともプラズマ酸素照射、プラズマ窒素照射、またはプラズマ水素照射を含む、請求項１１に記載のメモリトランジスタ。
【請求項１３】
前記プラズマ照射の時間は、１０秒から１００秒の間である、請求項１１に記載のメモリトランジスタ。
【請求項１４】
前記誘電体層は、ドープされたポリシリコン層、ケイ化物層、または金属層である、請求項７に記載のメモリトランジスタ。
【請求項１５】
前記メモリトランジスタは、マルチビットメモリトランジスタである、請求項７に記載のメモリトランジスタ。
【請求項１６】
不揮発性メモリトランジスタを製造する方法であって、
半導体基板を準備するステップと、
該基板上にゲートスタックを形成するステップであって、該ゲートスタックは、該基板にオーバーレイしｈｉｇｈ−ｋ誘電体材料を含む単一電荷トラッピング層と、該電荷トラッピング層にオーバーレイする電極層とを備えた、ステップと、
該ゲートスタックの対向側にドレインとソースとの領域を形成するステップと
を包含する、メモリトランジスタの製造方法。
【請求項１７】
ｈｉｇｈ−ｋ誘電体材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化セシウム（ＣｅＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化タングステン（ＷＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ビスマスシリコン（Ｂｉ４Ｓｉ２Ｏ１２）、酸化バリウムストロンチウム（Ｂａ１−ｘＳｒｘＯ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化アルミニウムハフニウム（ＡｌＨｆＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸バリウムストロンチウム（ＢＳＴ）（Ｂａ１−ｘＳｒｘＴｉＯ３）、チタン酸鉛ジルコニウム、チタン酸鉛ランタン、チタン酸ビスマス、チタン酸ストロンチウム、チタン酸鉛ジルコニウム（ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３））、チタン酸バリウムジルコニウム、チタン酸ストロンチウムビスマス、ジルコン酸鉛（ＰｂＺｒＯ３）、ＰＺＮ（ＰｂＺｎｘＮｂ１―ｘＯ３）、ＰＳＴ（ＰｂＳｃｘＴａ１−ｘＯ３）、またはＰＭＮ（ＰｂＭｇｘＮｂ１−ｘＯ３）のうち少なくとも１つを含む、請求項１６に記載の方法。
【請求項１８】
前記電荷トラッピング層は、処置プロセスを受けることにより、前記電荷トラッピング特性を向上させる、請求項１６に記載の方法。
【請求項１９】
前記処理プロセスは、プラズマ照射またはイオン注入照射である、請求項１８に記載の方法。
【請求項２０】
前記プラズマ照射は、少なくともプラズマ酸素照射、プラズマ窒素照射、またはプラズマ水素照射を包含する、請求項１９に記載の方法。
【請求項２１】
前記プラズマ照射の時間は、１０秒から１００秒の間である、請求項１９に記載の方法。
【請求項２２】
前記電荷トラッピング層は、ＡＬＤ方法によって堆積される、請求項１６に記載の方法。
【請求項２３】
前記電荷トラッピング層の堆積後、高密度化アニールステップをさらに包含する、請求項１６に記載の方法。
【請求項２４】
前記ドレインとソースとの領域の前記形成は、角を成す、ソースとドレイン注入を含む、請求項１６に記載の方法。
【請求項２５】
前記半導体基板は、ＳＯＩ基板、バルクシリコン基板、および絶縁体基板から成るグループから選択される、請求項１６に記載の方法。
【請求項２６】
前記メモリトランジスタは、マルチビットメモリトランジスタである、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体装置と不揮発性メモリ装置とに関し、特に、不揮発性マルチビット電荷トラップメモリセル構造と製造方法とに関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電源が切られているときでもメモリセル内に記憶された情報を保持する。読み出し専用メモリ（ＲＯＭ）およびプログラマブルＲＯＭ（ＰＲＯＭ）から発展する不揮発性メモリ装置の１つの分類は、一般的に紫外線でメモリ内容を消去する、消去可能でプログラム可能なＲＯＭ（ＥＰＲＯＭ）と、電気的に、プログラム可能、読み出し可能、および消去可能な、電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）である。フラッシュＥＥＰＲＯＭ装置は、ＥＥＰＲＯＭ装置に類似しているが、電気的消去信号を用いて同時に全てのメモリ内容を消去することができるという特性を追加的に有する。
【０００３】
不揮発性ＥＥＰＲＯＭメモリ装置の基本的な構成成分は、電源が入っていない状態においても電荷を保持する絶縁電荷トラッピングゲート層である。この電荷トラッピングゲート層を充電および放電することにより、メモリ装置のチャネル伝導性を変化させる。つまり、電荷トラッピングゲート層を充電すると高い電流フローの状態（１つのメモリ状態を表す）になり、電荷トラッピングゲート層を放電すると電流フローがない状態（もう１つのメモリ状態を表す）になる。電流フローの発生は閾値電圧と呼ばれ、これを用いてトランジスタの状態を計測することができる。
【０００４】
現在、不揮発性ＥＥＰＲＯＭメモリ装置のゲートスタック内に２つタイプの電荷ストレージがある。つまり、伝導性電荷トラッピング層（浮遊ゲート装置と呼ばれる）または非伝導性電荷トラッピング層（ＮＲＯＭ、窒化物読み出し専用メモリと呼ばれる。これは、典型的な電荷トラッピング層は窒化シリコンまたはＭＯＮＯＳ、金属―酸化物―窒化物―酸化物―シリコンから生成されたという事実と、電荷トラッピング層は２つの酸化シリコン絶縁体層に挟まれた窒化シリコンであるという事実からこのように呼ばれている。）浮遊ゲート構造とＮＲＯＭメモリセル構造とは本質的には同じであるが、電荷トラッピング層が伝導性であるか非伝導性であるかという違いがある。浮遊ゲート内の電荷トラッピング層は伝導性であることから、挟んだ絶縁体層の下部に１つの欠陥があるとメモリ内容の全体を放電する。従って、浮遊ゲートのメモリ装置の信頼性を向上させるためには、厚い誘電体膜もしくは高品質の誘電体膜が要求される。厚い誘電体膜は幾つかの不利な点、たとえば、閾値電圧が変動する、動作電圧が高い、消費電力が高いといった点を引き起こす可能性があるため、高品質の誘電体膜が浮遊ゲートのメモリセル製造には必要不可欠である。ＮＲＯＭ設計内の電荷トラッピング層は非伝導性であることから、ＮＲＯＭメモリセルは電荷トラッピング層の空間的に絶縁したトラップ内に電荷を格納するため、マルチビットメモリストレージの可能性が提供される。図１は、トンネルゲート誘電体１１（一般的に酸化シリコン）、トンネルゲート誘電体１１の上にある非伝導電荷トラッピング層１２（一般的に窒化シリコン）、非伝導電荷トラッピング層１２の上にあるトップ誘電体１３（一般的に酸化シリコン）、およびトップ誘導体１３の上にある伝導性制御ゲート電極１４のゲートスタックを有し、ゲートスタックの全体が結晶シリコン基板の上に置かれている典型的な従来技術のＮＲＯＭメモリトランジスタを示す。
【０００５】
ＮＲＯＭまたはＭＯＮＯＳ装置内の電荷トラッピング層の一般的な材料は、酸化物―窒化物―酸化物（ＯＮＯ）の多層である。メモリセルが正常に機能するためにＯＮＯ構造内に電荷ストレージを必要とするので、メモリトランジスタの製造プロセスで一般的に高品質のＯＮＯ構造が要求される。酸化物層が厚過ぎると、要求されるプログラミング電圧が上がり望ましくないため、酸化物層は厚過ぎてはならない。しかし、酸化物層が薄過ぎたり低品質であると、電荷がリークする傾向にあり電荷の保持時間が減るので望ましくないため、酸化物層は薄過ぎたり低品質であってもならない。特に、ＯＮＯ層は、ＯＮＯ層内に電荷リークパスを提供し得るインターフェース状態を生成することを避けることで、適切な電荷絶縁を保証するために慎重に製造されなければならない。従って、メモリの信頼性を向上するために、高品質の酸化物層か、窒化シリコン酸化物（ＳｉＯＮ）膜のような絶縁膜技術のどちらか一方によって、酸化シリコン絶縁誘電体の高い完成度を達成することが重要である。
【０００６】
ＮＲＯＭメモリ装置内の絶縁体層の場所に代替の誘電体層を用いることは周知であり、たとえば、基板上に形成された高誘電率（ｈｉｇｈ−ｋ）酸化ジルコニウム層は、制御電圧を下げて、かつ電流駆動能力を増加させ、サブ閾値の低い振れと十分なオン／オフ特徴とを示して、欠陥密度を下げて、かつ装置の信頼性を向上させる。
【０００７】
しかしながら、従来技術の高誘電率材料は、ＯＮＯゲートスタックの酸化物層のみを取り替えることを求め、電荷トラッピング窒化シリコン自体を取り替えることは求めていない。窒化シリコンは、自己生成される横側の電気領域があるために電荷を横側に分散させ、続く高温工程に対応して電荷を横側に拡散および分散させるため、局所的な領域における電荷トラッピングにとって完璧な材料ではない。そのため、電荷トラッピング層への代替の材料によって信頼性を向上させ、かつ製造プロセスを単純化させることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の課題は、電荷トラップ不揮発性メモリ装置の簡易な製造プロセスを提供すると共に、該装置を極小寸法にスケーリングすることを可能にする単純で安価な方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、３層膜スタック（トンネル誘電体層／電荷トラッピング層／ブロック層）の場所に電荷トラッピングｈｉｇｈ−ｋ誘電体を用いる、不揮発性メモリセル構造を開示する。ｈｉｇｈ−ｋ誘電体の電荷トラッピングの特徴を、励起状態の酸素（たとえば、酸素プラズマ）環境を用いて、プラズマ照射のような処置プロセスをｈｉｇｈ−ｋ誘電体層に与えることによってさらに向上させることができる。電荷トラッピングゲート誘電体として単層を用いることによって、本発明は、簡単な装置製造プロセスを提供すると共に、装置を極微小サイズにスケーリングすることを可能にする単純で安価な解決策を提供する。また、電荷トラッピング層の誘電体の特長によって、トランジスタ毎にマルチビット情報を記憶することが可能である。
【００１０】
ｈｉｇｈ−ｋ誘電体材料は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、窒化アルミニウム、窒化ハフニウム、窒化ジルコニウム、または酸化アルミニウムハフニウムや酸窒化アルミニウムのようにこれらの材料の混合物であることが好ましい。照射は、好ましくは、ｈｉｇｈ−ｋ誘電体にトラッピング中心を導くための酸素プラズマまたは窒素プラズマである。
【００１１】
本発明は、バルク装置、ＴＦＴ装置またはＳＯＩ装置に適用可能な、電荷トラッピングｈｉｇｈ−ｋ誘電体不揮発性メモリセル構造の製造プロセスも開示する。
（要約）
本発明は、３層膜スタック（トンネル誘電体層／電荷トラッピング層／遮断層）の場所に電荷トラッピングｈｉｇｈ−ｋ誘電体を用いる不揮発性メモリセル構造を開示する。
ｈｉｇｈ−ｋ誘電体の電荷トラッピング特性は、ｈｉｇｈ−ｋ誘電体層を、励起状態の酸素（たとえば、酸素プラズマ）環境を用いて、プラズマ照射のような処置プロセスにｈｉｇｈ−ｋ誘電体層を曝すことによりさらに向上し得る。電荷トラッピングゲート電極として単層を用いることにより、本発明は、装置の容易な製造プロセスを提供するとともに、装置が極小寸法にスケーリングすることを可能にする単純で安価な解決策を提供する。本発明は、また、バルク装置、ＴＦＴ装置またはＳＯＩ装置に適用可能な電荷トラッピングｈｉｇｈ−ｋゲート誘電体の不揮発性メモリセル構造のための製造プロセスを開示する。
【発明を実施するための最良の形態】
【００１２】
本発明は、装置が極小寸法にスケーリングすることを可能にする単純で安価なＮＲＯＭ構造を開示する。現在製造されるフラッシュＥＥＰＲＯＭは、酸化トンネルの非スケーラビリティ、高リークへの感受性、およびより低い厚さ制限における欠陥があるためにスケールすることが困難である。ＭＯＮＯＳおよびＳＯＮＯＳ不揮発性メモリのいくつかは、２ビット情報ストレージのためのゲート側壁（スペーサー）上に電荷ストレージを採用するが、ドレイン／チャネルまたはソース／チャネルの接合部に関する場所に沿ってスペーサーを堆積しエッチングすることは臨界的な処理である。本発明は堆積することが容易な膜スタックと、そのような臨界的な処理に頼らない構造とを開示する。
【００１３】
本発明の不揮発性メモリセルは、３層膜スタック（トンネル誘電体層／電荷トラッピング層／ブロック層）の場所に、電荷トラッピングｈｉｇｈ−ｋ誘電体を有する電荷トラッピングトランジスタである。一般的に、堆積直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）の誘電体膜は、破損した接合、格子破損、不純物取り込み等に関する電荷トラッピングの特徴をほぼ常に示す。電荷トラッピングサイトは、主に、処理制限、新しい先駆物質、およびより低い最適化と処理経験のために、酸化シリコンに比べて、ｈｉｇｈ−ｋ誘電体層において非常に高い可能性がある。したがって、堆積直後のｈｉｇｈ−ｋ誘電体は、電荷トラッピング誘電体層として使用され得る。ｈｉｇｈ−ｋ誘電体層の電荷トラッピング特性を、ｈｉｇｈ−ｋ誘電体層に処置プロセスを与えることによってさらに向上させることができる。処置プロセスは、たとえば、破損した結合を生成すること、格子破損を生成すること、不純物サイトを導入することによって、ｈｉｇｈ−ｋ誘電体層内に電荷トラッピングサイトを増やすよう設計される。処置プロセスは、ｈｉｇｈ−ｋ誘電体層に活性電荷や中性種を照射する、プラズマ照射またはイオン注入照射であることが好ましい。しかし、処置プロセスは、これらの処理に限られるものではなく、潜在的にｈｉｇｈ−ｋ誘電体材料内の電荷トラッピングサイトを増やすことができるいかなる処理をも含む。
【００１４】
電荷トラッピングゲート誘電体として単層を使用することによって、本発明は、容易な装置の製造プロセスを提供するとともに、装置が極小寸法にスケーリングすることを可能にする単純で安価な解決策を提供する。本発明に従って、単層電荷トラッピング誘電体を形成することによって、高い性能と高い信頼性を引き起こす、低い欠陥密度、高い結合率、高い誘電体率、よりよい時間に依存する誘電体ブレークダウン、およびより少ない中間トラップが達成され得る。
【００１５】
電界効果トランジスタ（ＦＥＴ）の速度はゲート誘電体の反応に直接比例し、その誘電体率ｋに直接比例するので、ｈｉｇｈ−ｋ誘電体はゲート誘電体にとって非常に望ましい。ゲート誘電体の主要な材料は、約４の比誘電率を有する酸化シリコン（ＳｉＯ２）である。１．５ｎｍより薄い酸化シリコン膜は、直接的なトンネリング電流からのリークが高いことと、ホウ素浸透のようなその他の製造と信頼性の問題、および電荷注入破損のために、一般的に使用することができない。多くの高誘電率誘電体材料（ｈｉｇｈ−ｋ誘電体）は酸化シリコンと交換できる可能性があるとして研究されてきたが、リーク電流が低いこと、シリコン基板と良いインターフェースを形成すること、製造プロセスでの燃料予算、および装置の高いチャネル移動度のように他に厳密な要求が多いため、適切な交換物はまだ見つかっていない。本発明の電荷トラッピングｈｉｇｈ−ｋ誘電体メモリセル構造用のｈｉｇｈ−ｋ誘電体材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、または酸化アルミニウムハフニウム（ＡｌＨｆＯ）や酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）のようにこれらの材料の混合物であることが好ましい。
【００１６】
処置プロセスはプラズマ照射であることができ、ｈｉｇｈ−ｋ誘電体層にトラッピング中心を導くために酸素プラズマまたは窒素プラズマであることが好ましい。ｈｉｇｈ−ｋ膜の特性と質によると、プラズマ周囲から生成するイオン化した種はトラッピング中心を導くのに十分であり得るので、酸素と窒素の他に、オゾン、ヘリウム、アルゴン、空気、水素、および任意の不活性気体のような多くの気体をプラズマで使用することができる。さらに、プラズマ周囲は、シランやジクロロシランのような反応する気体も含むことができ、膜の成分を修正することに加えてトラッピング中心を導くことができる。プラズマ発生は平行プレートプラズマか、より高いイオン濃度を得るために好ましい連結された誘電性プラズマ（ＩＣＰ）であることができる。典型的なプラズマ照射時間は１０秒から１００秒の間で変動し、２０秒の照射時間が好ましい。
【００１７】
処置プロセスはイオン注入またはプラズマ液侵イオン注入であることもあり得る。プラズマ照射と同様に、イオン注入はｈｉｇｈ−ｋ誘電体層を活性イオンに照射し、その結果、不純物の取り込みとともに顕著な格子破損が生じる。単一エネルギービーム線のイオン注入の従来技術は、イオン化酸素分子、イオン化酸素原子、イオン化水素分子（Ｈ２＋）、イオン化水素原子（Ｈ＋）、ヘリウム、窒素、ヘリウム、シリコン、アルゴン、またはこれらを組み合わせたもののような様々なイオン種とともに用いられ得る。この注入工程は、異なるイオン種がプラズマから異なる深さに注入されるため、より広い注入範囲を有するプラズマ液侵イオン注入処理であることもある。プラズマ液侵イオン注入は新技術であり、低い経費で高ドーズ注入を保証し、潜在的に本発明の処理で使用され得る。典型的なイオン注入エネルギーは、１０１４から１０１７の間のドーズにおいて、１０ｋｅＶから３００ｋｅＶの間である。
【００１８】
本発明で用いることができるｈｉｇｈ−ｋ誘電体材料は、前述したｈｉｇｈ−ｋ誘電体材料に限られない。たとえば、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸バリウムストロンチウム（ＢＳＴ）（Ｂａ１−ｘＳｒｘＴｉＯ３）、酸化セシウム（ＣｅＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化タングステン（ＷＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ビスマスシリコン（Ｂｉ４Ｓｉ４Ｏ１２）、酸化バリウムストロンチウム（Ｂａ１−ｘＳｒｘＯ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、ＰＺＮ（ＰｂＺｎｘＮｂ１−ｘＯ３）、およびＰＳＴ（ＰｂＳｃｘＴａ１−ｘＯ３）、ＰＭＮ（ＰｂＭｇｘＮｂ１−ｘＯ３）のような他のｈｉｇｈ−ｋ誘電体材料、チタン酸鉛ジルコニウム、チタン酸鉛ランタン、チタン酸ストロンチウムビスマス、チタン酸ビスマス、チタン酸ストロンチウム、チタン酸鉛ジルコニウム（ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３））およびチタン酸バリウムジルコニウムのような強誘電体ｈｉｇｈ−ｋ誘電体材料が本発明において適切に用いられことができる。さらに、当業者に知られた他のｈｉｇｈ−ｋ誘電体材料もまた本発明において使用され得る。
【００１９】
本発明で開示されたｈｉｇｈ−ｋ誘電体材料は、記載された正確な化学量論性に限られるものではなく、化学量論性に基づかない変化物も含む。たとえば、酸化ハフニウム（ＨｆＯ２）は２つの酸素に結びついた１つのハフニウムの正確な化学量を有する。本発明で使用される「酸化ハフニウム」もしくは「ＨｆＯ２」という用語は、化学量論的ＨｆＯ２の変形も含むことができ、これをＨｆｘＯｙと呼び、ここでｘかｙのどちらか一方がこの化学量論的な値から微小変動する。たとえば、ｘは約０．７５から約１．５までの間で変動し、ｙは約１．５から約３までの間で変動し得る。
【００２０】
図２は、本発明の電荷トラッピングトランジスタを示す。本発明のゲートスタックは、ゲート電極２４と、シリコン基板３０上に置かれ、かつソース３２と高濃度のドーパントを有するドレイン３４の領域との間に堆積された、電荷トラッピングｈｉｇｈ−ｋ誘電体層２２とを備える。メモリトランジスタは、分離トレンチ３６によって分離される。電荷トラッピングｈｉｇｈ−ｋ誘電体層２２は、プラズマ酸素に照射することによりトラッピング中心を生成するｈｉｇｈ−ｋ誘電体層である。このように、従来技術のブロック酸化物／電荷トラッピング窒化物／トンネル酸化物マルチ層の３層ゲートスタック（図１において多層１１／１２／１３と示される）は、本発明において、電荷トラッピングｈｉｇｈ−ｋ誘電体２２の単層に置き換えられる。
【００２１】
メモリ動作に対しては、ＮＲＯＭメモリセルは、ホットエレクトロン注入方法もしくはＦｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネル電流電荷注入方法によってプログラムされる。ホットエレクトロン注入方法では、高い制御ゲート電圧と高いドレイン電圧とがメモリトランジスタに適用されることにより衝撃イオン化が起こり、かつ生成されたホットエレクトロンは、電荷がメモリトランジスタの電荷トラッピング層に注入されるようにゲート電極側に引き寄せられる。一方で、ＦＮ電流システムでは、高電圧が制御ゲート電極と基板との間に適用されることにより、ＦＮトンネル電流が流れることを引き起こし、これにより電荷が電荷トラッピング層に注入される。Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍプログラミングの主な不利な点は、装置の信頼性と耐久性との特徴を決定するために重要である高い電界を必要とすることである。また、Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍプログラミングは、より長いプログラミングの時間を要する。
【００２２】
プログラミング後、メモリセルは読み出され得る。読み出しは、実際は、閾値電圧を計測である。従来、ゲート閾値は、チャネル電流を計測する一方で、定電圧をドレインに適用させ、かつランピング電圧をゲートに適用させることによって計測される。約１ｐＡチャネル電流を生成するゲート電圧は、閾値電圧と呼ばれる。読み出しはプログラミング方向と同じ方向もしくは反対方向で実行され得て、反対方向の読み出しはより早いメモリ動作を起こす。
【００２３】
フラッシュメモリセルのトラップされた電荷を放電する行為は、消去機能と呼ばれる。消去機能は、トップの酸化層から電荷トラッピング層までを通じて伝導性制御ゲートから穴のＦｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍトンネリングによって実行され得るかもしくは、電荷トラッピング層からゲートもしくはソースまたはドレインまでの電子を取り除くことによって実行され得る。穴または電子のＦｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍトンネリング電流は、ゲート電極とソースまたはドレインどちらか一方との間に適切な極性電圧を加えることによって生じる。
【００２４】
電荷トラッピング層の非伝導性、すなわち絶縁電荷トラッピング層内の電荷ストレージが局在する性質であるために、絶縁電荷トラッピング層内に格納された電荷の複数の領域は設計され得る。不揮発性メモリ装置のこのタイプは、マルチビットＮＲＯＭとして知られている。特に、２ビットＮＲＯＭは、これと同じサイズの従来のＮＲＯＭと比べて、２倍の量の情報を格納することが出来る。２ビットＮＲＯＭでは、左ビットと右ビットとは、電荷トラッピング層の物理的に異なる、左領域と右領域に近いエリアに格納される。２ビットメモリセル構造は、１ビットメモリセルに類似しており、主な違いは電荷トラッピング層内の複数電荷トラッピング中心である。電荷トラッピング層は非伝導性であるため、第１の電荷トラッピング領域と第２の電荷トラッピング領域とに格納された電荷は、電荷トラッピング層内に局在し続け、１つの電荷トラッピング領域の状態は、もう１つの電荷トラッピング領域に干渉しない。よって、２ビットメモリセルは、４つの閾値電圧のレベルを有しており、そのようなメモリセル内においては、電荷トラッピング層にトラップされた電荷の量は十分に制御され、メモリセルの各閾値電圧は、そこでトラップされた電荷のそれぞれの値に対応する。
【００２５】
図３は、本発明の２ビット電荷トラッピングメモリＴＦＴトランジスタの動作を示す。ＴＦＴメモリトランジスタは、図２のバルクメモリトランジスタに類似しており、ゲート電極２４と、絶縁体基板３０上に置かれ、かつソース３２とドレイン３４との領域の間に堆積された電荷トラッピングｈｉｇｈ−ｋ誘電体層２２とのゲートスタックを備える。図３Ａは、ｈｉｇｈ−ｋ誘電体層にトラップされた電荷がないメモリトランジスタのリセットされた状態と、メモリがゼロの状態（０，０）にあることを示す。プログラミングモード（図３Ｂ）において、電圧がゲート電極２４に加えられ、適当にソースとドレインが一方向に偏っているとき、ソースとドレインとの間のチャネルは伝導性であり、電荷はソースからドレインへ加速し、ゲート電極においてトラップされる。電荷の符号により、ゲート誘電体の一部分（４２または４４）は充電され得、メモリの状態（０，１）になる。
【００２６】
２ビットメモリセル構造は１ビットメモリセルに類似しているが、異なる閾値は、閾値が完璧に定まらないので、閾値電圧の値のためだけでなく、それらの統計的な分布に対しても明らかに識別可能でなければならないというように、２ビットメモリ設計には多くの困難がある。さらに、２ビットメモリの効果的なチャネル長に関する狭い統計的な分布を得るための正確な製造プロセスが、各閾値レベルに対して読み出し電流の分布の広がりを防ぐために、成し遂げられなければならない。また、ゲート電圧の変動は直接読み出し電流に関係するので、ゲート電圧を、読み出し電流の分布を最小化するためにきわめて安定に保っていなければならない。くわえて、複数の閾値から複数のレベルの読み出し電流があるので、センシングが２つのレベルしか有さない１ビットメモリセルにおいてよりも複雑になる。
【００２７】
本発明の単一電荷トラッピング層メモリ構造は、３層膜のＯＮＯスタックの代わりに単一電荷トラッピング層を採用していることからマルチビットの挑戦と言うことができ、製造プロセスは、ツインビットセルフラッシュメモリ（Ｃｈａｎｇらによる米国特許第６，５３８，２９２号）、浮遊ゲートスペーサーツインビットメモリセル（Ｌａｉらによる米国特許第６，５５１，８８０号）、およびマルチゲートメモリセル（Ｃｌｅｅｖｅｓらによる米国特許第６，５８０，１２４号）を用いる様々な従来技術の２ビットメモリセル設計と対照的に、ゲートスペーサー形成なしで達成され得て、ドレインチャネル結合（またはソースチャネル結合）の場所にとても敏感というわけではない。
【００２８】
図４に示されるように、本発明は、最初、ＬＣＤトランジスタ製造に用いられるトランジスタと一致する薄い膜のトランジスタで実証された。ＳｉＯ２の厚い層１３０上にあるポリシリコン１１０の薄い層（５０ｎｍ）はレーザーで結晶化された。各トランジスタの活性領域は、それから各装置の分離のためパターニングされ、エッチングされた。ＨｆＯ２の層１２２は原子層堆積（ＡＬＤ）方法によって約２０ｎｍの厚さまで堆積された。堆積の状態次第で、後に続くステップにおいてゲートの層間剥離を防ぐために、高密度化アニールが必要であり得る。アニールは一般的に窒素環境において約６００℃で２分間である。それから膜は、酸化プラズマプロセスに照射され、ＩＣＰプラズマは、膜を高度に効果的な電荷トラッピング層に変換し、ＨｆＯ２と相互作用する大量の活性化した酸素の原子結合を生成する。そのような膜内における電荷トラッピングの性質は、非常に弾力的で、高温のアニールにおいてでさえその性質を保持する。ＴｉＮ金属ゲート電極１２４は堆積し、かつゲートマスクによってパターニングされる。この後に、ソース１３２とドレイン１３４とが注入され、一般的には、総量のうち１／４の注入毎に９０°ウエハーが回転する角を成す注入が４回行われる。実証装置の場合には、この回転は行われなかったので、その左右対称の装置パフォーマンスで経験したパフォーマンスは、短いチャネル装置として見られなかった。７５０℃で２分間のドーパントの活性化の後、中間層誘電体ＴＥＯＳ酸化物１２０が堆積され、コンタクトホールがパターニングかつエッチングされ、それから金属相互接続層の堆積、パターニング、エッチングによって、製造が終了する。
【００２９】
ｈｉｇｈ−ｋ誘電体膜は、プラズマ化学気相成長（ＰＥＣＶＤ）、金属有機物化学気相成長（ＭＯＣＶＤ）、原子層堆積（ＡＬＤまたはＡＬＣＶＤ）をはじめとする、化学気相成長（ＣＶＤ）によって堆積され得る。化学気相成長（ＣＶＤ）は、現代の半導体装置構造の基本的な堆積処理の１つであって、ここで先駆物質の気体または蒸気流の組み合わせたものが高温でウエハーの表面上を流れる。ＰＥＣＶＤ処理は、ＣＶＤ処理と類似しているが、ＰＥＣＶＤ処理にはプラズマを用いて先駆物質を励起させ、堆積温度を低くするという点が加わる。ＭＯＣＶＤ処理もまたＣＶＤに類似しているが、ＭＯＣＶＤでは大抵液体か固体の金属有機物の先駆物質を用いる。
【００３０】
ｈｉｇｈ−ｋ誘電体膜は、気相反応と薄膜の均一性という点でＣＶＤ処理から著しく改善された原子層堆積（ＡＬＤまたはＡＬＣＶＤ）として知られる別の堆積技術によって堆積されることが所望される。ＡＬＤでは、先駆物質の蒸気は、順序を変更する処理チャンバー、つまり先駆物質、パージガス、反応物質、パージガスという順序を先駆物質が基板上に吸収され、その後反応物質と反応するように変更する処理チャンバーに注入される。ＡＬＤ処理に関して様々な修正があるが、基本的なＡＬＤ処理は全て、２つ明確な特質、つまり先駆物質の注入と先駆物質の吸収の飽和状態とを変更するという特質を有する。ＡＬＤ処理では、先駆物質はチャンバーに運ばれ、基板表面上に吸収される。吸収温度はＣＶＤ処理の反応温度よりも低く、吸収される量がウエハー表面の温度に対する反応はいくらか低い。そして、先駆物質は遮断され、パージガスがチャンパー内に運ばれることによりチャンバー体積における残り全ての先駆物質をパージする。反応物質は、それからチャンバー内に運ばれることにより、所望の膜を形成するために吸収された先駆物質と反応する。もう１つのパージガスはチャンバー内に運ばれることにより、チャンバー体積における残り全ての反応蒸発気をパージする。蒸気ストリーム内の先駆物質と反応物質とを変えることにより、気相反応の可能性は最小化され、広範囲に及ぶ見込みのある先駆物質がＣＶＤ処理で使用できないものになる。また、吸収の仕組みの理由から、表面が一度飽和状態になると、追加の先駆物質や反応物質はさらに吸収または反応しないでただ使い尽くされた状態になるので、堆積された膜は極度に均一である。
【００３１】
ｈｉｇｈ−ｋ誘電体ゲートスタック多層、コンタクトホール、および金属相互接続をパターニングかつエッチングする処理は、パターニングマスクがパターニングされる基板層上に提供され、基盤層はパターニングマスクに従ってエッチングされ、それからパターニングマスクが取り除かれるフォトリソグラフィによることが所望される。パターニングマスクは、フォトマスクからフォトレジスト上にパターンを転写するために、フォトマスクの下で紫外光にコーティングされ露光されたフォトレジスト層であることが所望される。フォトレジストマスクは、フォトレジストから基板層上にパターンを転写するエッチングステップの間、基板を保護する。そしてその後、フォトレジストマスクは剥ぎ取られ得る。基板層のエッチングは、反応性イオンエッチングまたはウェットエッチングによってなされることが所望される。
【００３２】
本発明の範囲内で、開示された単層電荷トラッピングｈｉｇｈ−ｋメモリトランジスタ構造は、ｎ型またはｐ型のバルク基板、ＳＯＩまたはＳＩＭＯＸ基板、周辺装置、十分な形成処理、活性領域閾値圧力の調節、光またはＬＤＤソースとドレイン、ゲートスタックのための側壁スペーサー、シャロートレンチ分離（ＳＴＩ）またはＬＯＣＯＳ分離、ケイ化チタン、ケイ化コバルト、ケイ化ニッケルといったケイ化物、高濃度ソースとドレイン、表面安定化処理、タングステンまたはアルミニウムコンタクト、アルミニウムまたは銅の金属被膜加工といったその他の処理特徴をも取り込み得る。
【００３３】
装置は、最初、単一のビットのパフォーマンスで実証され、ここで、チャネルへのゲートは、電荷トラッピング層において電荷を格納するために１つの極性にパルスされ、装置を消去またはリセットするために逆の極性にパルスされ得る。構造を利用するための理想的なプログラミングスキームは、各トランジスタモードに２ビットである。これは、従来用語を使うと、１ミリ秒より短い間に約−３Ｖのマイナス電圧にドレインまたはソースのどちらか一方をパルスする一方で、適度のゲート電圧（たとえば、３Ｖ）で所望のビットに対応することにより成し遂げられる。これにより、パルスされた接合部分の近くでｈｉｇｈ−ｋ膜内に局在する電荷を生成する。接合部分とゲートとの間の高度に効果的なフィールドは、２ビットメモリ装置の１つのための検出可能な電荷量をトラップするために十分である。ビットの状態は、ドレイン（またはソース）上に小さい電圧（１．５から２Ｖ）をかけることにより計測され、チャネルの伝導性を計測する。伝導性は、ｈｉｇｈ−ｋ膜内でトラップされた電荷から影響を受け、センス回路はメモリビットの状態を識別することができる。ゲート上の中程度の電圧は、装置の他方の端におけるメモリビットの状態に影響を及ぼすには不十分であり、他方の端からチャネル伝導性を計測することは、反対の端における電荷から影響を受けないため、２ビットトランジスタの動作は妨害されない。
【００３４】
図５は、２ビットメモリの全ての組み合わせが計測された、実際の１０μｍ×１０μｍ（長さ×幅）の装置へのデータを示す。「０」と「１」との間の対比が、装置構造とより大きなプログラム範囲を最適化することによって向上され得る。トランジスタの両方のビットは、ゲート上に１ミリ秒間、約−６Ｖのマイナス電圧のパルスを適用することによってリセットされるか「０」になることができる。
【００３５】
図６に示されるように、センス回路が十分に敏感な場合、プログラムのパルス幅は５Ｖの範囲で１μ秒という短さであり得る。１ミリ秒のパルスで、対比は十分であるべきである。
【００３６】
全ての可能性のあるメモリ状態が各サイクル毎にテストされ、反対のビットは顕著にではなく微妙に影響を受けるとみられる、図７で示される場合のように、耐久テストの下で、ビットのうち１つは欠ける。空白記号は「０」状態へのプログラミングを表し、一方で黒埋め記号は「１」である。ビット１への明確な差は、ビット２のブレークダウン後に残る。マルチビットフラッシュＥＥＰＲＯＭでは、トンネル酸化物のブレークダウンがそのトランジスタの全てのビットを壊す。
【００３７】
単層電荷トラッピングトランジスタの製造プロセスは、以下にある特定のプロセスに関して図示されかつ記載されているが、本発明は示された詳細に限られるものと意図されていない。半導体製造の一般的なプロセスは、長い間実行されてきており、装置または構造を製造する異なる方法が多数あるので、本発明の範囲内で、かつ本発明の意味から離れることなく、製造プロセスにおいて様々な修正が加えられ得る。
【００３８】
たとえば、このメモリはＴＦＴ構造とＴｉＮ金属ゲート上で実証された。これは、ｈｉｇｈ−ｋ誘電体材料とドープポリシリコン、ケイ化または他の金属ゲートといった任意の伝導性ゲート電極とを有する絶縁体上シリコン（ＳＯＩ）基板、バルク基板、または絶縁体基板（たとえば、ガラスやプラスチック）上で容易に行うことが可能である。トランジスタ構造への要求は、このメモリを行うためのキーではない。それは、主に、ＡＬＤ  ＨｆＯ２とプラズマ酸化と十分に作動すると実証された単層電荷トラップ膜に依存する。その他のｈｉｇｈ−ｋ誘電体膜と他の照射とは、それらの電荷トラッパーの照射との特質に依存しており、平等に十分に作動し得る。
【００３９】
別の実施形態では、この方法は、ポケットインプラントを有する電荷トラッピングメモリセルを製造するために使用され得て、たとえば、ここで援用される、Ｅｉｔａｎによる米国特許第６，０３０，８７１号（およびその分割第６，２０１，２８２号）、およびＥｉｔａｎによる米国特許第６，２１５，１４８号とその分割出願と一部継続出願がある。また、この方法は、浅いポケットをドープした領域を有する電荷トラッピングメモリセルを製造するために使用され得て、たとえば、ここで援用される、Ｙｅｈらによる米国特許第６，６４９，９７１号がある。また、メモリ装置は対称性の電荷トラッピングまたは非対称性の電荷トラッピングと使用され得て、たとえば、ここで援用される、Ｅｉｔａｎによる米国特許第６，５５２，３８７号；第６，０１１，７２５号；第６，５６６，６９９号；第５，７６８，１９２号がある。メモリ装置は、また閾値電圧を変更するために紫外光のような光照射を受けることもでき、たとえば、ここで援用される、Ｐａｎによる米国特許第６，５７６，５１１号がある。メモリ装置は、アンテナ効果を防ぐよう設計され得て、たとえば、ここで援用されるＫｕｏらによる米国特許６，６４２，１１３号がある。
【図面の簡単な説明】
【００４０】
【図１】３層膜スタック（トンネル誘電体層／電荷トラッピング層／ブロック層）を採用する従来技術のＮＲＯＭ不揮発性メモリのトランジスタセルを概略的に示す。
【図２】単層電荷トラッピングｈｉｇｈ−ｋゲート誘電体を用いる本発明のメモリセルを概略的に示す。
【図３Ａ】本発明のメモリセルの２ビット動作を示す。
【図３Ｂ】本発明のメモリセルの２ビット動作を示す。
【図３Ｃ】本発明のメモリセルの２ビット動作を示す。
【図４】製造されたメモリ装置の断面図である。
【図５】製造されたメモリ装置の２ビット状態を示す周期データである。
【図６】プログラミングパルス幅の関数としてメモリ状態の分類を示す。
【図７】２ビットメモリセル内の２ビットの独立性を示す。
【符号の説明】
【００４１】
２２  電荷トラッピングｈｉｇｈ−ｋ誘電体層
２４  ゲート電極
３０  シリコン基板、絶縁体基板
３２  ソース
３４  ドレイン
３６  分離トレンチ
１１０  ポリシリコンの薄い層
１２０  中間層誘電体ＴＥＯＳ酸化物
１２２  酸化ハフニウム層
１２４  ＴｉＮ金属ゲート電極
１３０  酸化シリコンの厚い層
１３２  ソース
１３４  ドレイン
【図１】
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【図２】
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【図３Ａ】
2005268805.tif 000005
【図３Ｂ】
2005268805.tif 000006
【図３Ｃ】
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【図４】
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【図５】
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【図６】
2005268805.tif 000010
【図７】
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