(57)【要約】【課題】  ベースバンド計測の完了に要する時間が増加しないようにする。【解決手段】  複数のベースバンド計測アルゴリズムに従って処理するためにデータを分散するシステムにおいて、コントローラ３０４に論理的に接続されたソフトウェアコンポーネント３０２，ハードウェアコンポーネント３００，及びメモリコンポーネント３０６を備え、コントローラ３０４は、メモリコンポーネント３０６に入出力されるデータのフローを制御し、かつ、ベースバンド計測アルゴリズムのタイプとハードウェアコンポーネント３００及びソフトウェアコンポーネント３０２の現在の状態とに基いて、それぞれのベースバンド計測アルゴリズムごとにデータを処理するコンポーネントを選択する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
複数のベースバンド計測アルゴリズムに従って処理するためにデータを分散するシステムであって、
コントローラに論理的に接続されたソフトウェアコンポーネント，ハードウェアコンポーネント，及びメモリコンポーネントを有し、
前記コントローラは、前記メモリコンポーネントに入出力されるデータのフローを制御し、かつ、前記ベースバンド計測アルゴリズムのタイプと前記ハードウェアコンポーネント及びソフトウェアコンポーネントの現在の状態とに基いて、それぞれのベースバンド計測アルゴリズムごとにデータを処理するコンポーネントを選択すること、
を特徴とするシステム。
【請求項２】
処理済みのデータを受信するホストを更に有することを特徴とする請求項１に記載のシステム。
【請求項３】
前記ホストは、前記処理済みのデータに関する事後処理操作を実行することを特徴とする請求項２に記載のシステム。
【請求項４】
前記ホストは、前記処理済みのデータを表示することを特徴とする請求項３に記載のシステム。
【請求項５】
前記ハードウェアコンポーネントは、ＦＰＧＡ及びＡＳＩＣの中の少なくとも１つを有することを特徴とする請求項１乃至４の何れか１項に記載のシステム。
【請求項６】
前記コントローラは、マイクロプロセッサを有することを特徴とする請求項１乃至５の何れか１項に記載のシステム。
【請求項７】
前記ソフトウェアコンポーネントは、マイクロプロセッサ上で稼働するソフトウェアを有することを特徴とする請求項１乃至６の何れか１項に記載のシステム。
【請求項８】
複数のベースバンド計測アルゴリズムに従ってデータを処理する方法であって、
（ａ）  特定のベースバンド計測アルゴリズムに従って処理すべきデータをハードウェアコンポーネントによって処理するか、或いは、ソフトウェアコンポーネントによって処理するかを、個々のベースバンド計測アルゴリズムのタイプと前記ハードウェアコンポーネント及びソフトウェアコンポーネントの現在の状態とに基いて判定するステップと、
（ｂ）  処理のために前記データを適切なコンポーネントに転送するステップと、
（ｃ）  前記特定のベースバンド計測アルゴリズムに従って前記データを処理するステップと、
（ｄ）  前記ベースバンド計測アルゴリズムの全ての実行が完了するまで、前記（ａ），（ｂ），及び（ｃ）に記載のステップを反復するステップと、
を有することを特徴とする方法。
【請求項９】
前記適切なコンポーネントによって前記データが処理された後に、前記データを保存するステップと、
次の適切なコンポーネントに前記データを転送する前に、前記データにアクセスするステップと、
を更に有することを特徴とする請求項８に記載の方法。
【請求項１０】
特定のベースバンド計測アルゴリズムに従って処理すべきデータをハードウェアコンポーネントによって処理するか、或いは、ソフトウェアコンポーネントによって処理するかを判定するステップは、
前記特定のベースバンド計測アルゴリズムに複雑な反復処理又は複雑な分岐操作が含まれているかどうかを判定するステップと、
前記特定のベースバンド計測アルゴリズムに複雑な反復処理又は複雑な分岐操作が含まれている場合に、処理のために前記データをソフトウェアコンポーネントに転送するステップと、
前記特定のベースバンド計測アルゴリズムに複雑な反復処理又は複雑な分岐操作が含まれていない場合に、前記特定のベースバンド計測アルゴリズムにデジタル信号処理が含まれているかどうかを判定するステップと、
前記特定のベースバンド計測アルゴリズムにデジタル信号処理が含まれている場合に、処理のために前記データをハードウェアコンポーネントに転送するステップと、
前記特定のベースバンド計測アルゴリズムにデジタル信号処理が含まれていない場合に、前記特定のベースバンド計測アルゴリズムが特定のコンポーネントに最適化されているかどうかを判定するステップと、
前記特定のベースバンド計測アルゴリズムが特定のコンポーネントに最適化されている場合に、処理のために前記データを前記特定のコンポーネントに転送するステップと、
前記特定のベースバンド計測アルゴリズムが特定のコンポーネントに最適化されていない場合に、前記特定のベースバンド計測アルゴリズムのタイプ、並びに、前記ハードウェアコンポーネント及びソフトウェアコンポーネントの現在の状態に基いて、前記ハードウェアコンポーネントとソフトウェアコンポーネントとの間においてデータ処理をバランスさせるステップと、
を有することを特徴とする請求項８又は９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタル信号分析及び計測（測定）に関し、より詳しくは、ベースバンド計測方法及びシステムに関するものである。更に詳しくは、本発明は、複数のベースバンド計測アルゴリズムに従って処理するためにデータを分散する分散ベースバンド計測方法及びシステムに関するものである。
【背景技術】
【０００２】
ベースバンド計測（ベースバンド測定）は、ＷＣＤＭＡ（Wideband Code Division Multiple Access）やＣＤＭＡ２０００などの通信フォーマットを使用する無線通信システムを含む多数のアプリケーションにおいて利用されている。それぞれの無線通信フォーマットは、通常、専用符号を使用して、電磁スペクトルの指定セグメント内において複数の通信チャネルを提供している。これらのシステム上においては、その変調品質と互換性を確保するべく、様々なタイプのベースバンド計測が行われている。
【０００３】
図１は、従来技術によるベースバンド計測システム１００のブロック図である。システム１００は、ホスト１０２及びＤＩＦ（Digital Immediate Frequency）サブシステム１０４を含んでいる。ＤＩＦサブシステム１０４に入力されたＩＦアナログ信号は、ＡＳＩＣ（Application Specific Integrated Circuit；特定用途向け集積回路）又はＦＰＧＡ（Field Programmable Gate Array；書替え可能ゲートアレイ）１０６によってベースバンド信号に変換される。このベースバンド信号は、Ｉ及びＱデータを含んでおり、これらのＩ及びＱは、それぞれ、時系列に対するこの信号の振幅の同相及び直交成分である。
【０００４】
システム１００は、通常、処理のために、これらのＩデータ及びＱデータをＤＩＦサブシステム１０４からホスト１０２に転送する。ホスト１０２は、通常、所望の計測アルゴリズムの全てのデータ演算をバッチモード処理によって実行する。バッチモード処理においては、データのブロックを取得し、特定のベースバンド計測アルゴリズムに準拠したソフトウェアによってデータを処理する。そして、これらの取得及び処理ステップは、システム１００が連続計測モードにある限り、反復される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＩＦサブシステム１０４とホスト１０２との間における大量データの転送には、通常、可成りの時間を要し、その結果、計測の完了に要する時間が増加する。また、ベースバンド計測は、しばしば、複雑であって、大量のデジタル信号処理を必要とする場合がある。また、これらの計測をソフトウェアによって実行する際にも（特に、バッチモード処理による場合には）可成りの時間を要することとなる。
【課題を解決するための手段】
【０００６】
本発明によれば、分散ベースバンド計測方法及びシステムが提供される。ベースバンド計測システムは、ホストとＤＩＦサブシステムを含んでいる。ＤＩＦサブシステムは、例えば、マイクロプロセッサ及びその関連ソフトウェア，ＦＰＧＡ，１つ又は複数のＡＳＩＣ，及びメモリなどのハードウェア及びソフトウェアコンポーネントの両方を含んでいる。ベースバンド計測値は、ＦＰＧＡ，ＡＳＩＣ，並びにマイクロプロセッサ及びそのソフトウェアを使用して処理される。マイクロプロセッサは、メモリに入出力されるデータのフローを制御し、ハードウェア及びソフトウェアコンポーネントの両方に処理タスクを協動的に分散させる。マイクロプロセッサは、計測状態機械（measurement state machine）として動作することにより、計測及び処理を調整する。適切なコンポーネントの選択は、計測のタイプとその処理要件、並びに、ハードウェアコンポーネント及びソフトウェアコンポーネントの現在の状態に基いて行われる。ホストは、処理済みのデータを受信し、必要に応じて事後処理操作を実行する。また、ホストは、処理済みのデータを表示する。
【発明を実施するための最良の形態】
【０００７】
本発明については、添付の図面との関連で、本発明による実施形態に関する以下の詳細な説明を参照することにより、十分に理解されよう。
【０００８】
本発明は、分散ベースバンド計測方法及びシステムに関するものである。なお、以下の説明は、当業者が本発明を実施及び使用できるようにするべく提示するものであり、これらは、特許出願及びその要件の文脈において提供されるものである。当業者には、開示される実施形態に対する様々な変更が容易に明らかであり、本明細書における一般的な原理は、その他の実施形態にも適用可能である。従って、本発明は、開示される実施形態に限定されるものではなく、本発明には、添付の請求項と本明細書に記述されている原理及び特徴に合致する最大の範囲を付与することを要するものである。
【０００９】
添付の図面（特に図２）を参照すれば、本発明による実施形態におけるベースバンド計測システム２００の概略ブロック図が示されている。システム２００は、ＤＵＴ（Device-Under-Test；被検装置）２０２，ダウンコンバータ２０４，Ａ／Ｄコンバータ（Analog-to-Digital Converter；ＡＤＣ）２０６，ＤＩＦサブシステム２０８，及びホスト２１０を含んでいる（図２参照）。なお、本発明による他の実施形態においては、計測システム２００は、例えば、ダウンコンバータ２０４とＡＤＣ２０６との間に増幅器や低域通過フィルタなどの更なる要素及びアルゴリズムを含むことができる。
【００１０】
ＤＵＴ２０２は、試験対象であるＲＦ（Radio Frequency：高周波）アナログ信号を出力し、この信号は、信号ライン２１２を介してダウンコンバータ２０４に伝送される。そして、ダウンコンバータ２０４は、このＲＦアナログ信号をＩＦ（Immediate Frequency）アナログ信号に変換する。次いで、このＩＦアナログ信号は、信号ライン２１４を介してＡＤＣ２０６に伝送される。そして、ＡＤＣ２０６は、このＩＦアナログ信号をＩＦデジタル信号に変換する。次いで、このＩＦデジタル信号は、信号ライン２１６を介してＤＩＦサブシステム２０８に伝送される。
【００１１】
ＤＩＦサブシステム２０８は、このＩＦデジタル信号をＩ及びＱデータを含むベースバンド信号に変換する。ＤＩＦサブシステム２０８は、本発明によるこの実施形態においては、データフローを制御している。ＤＩＦサブシステム２０８は、計測データの効率的な処理を実現するべく、ハードウェア及びソフトウェアコンポーネントの両方に処理タスクを協調手法にて分散させる。また、ＤＩＦサブシステム２０８は、進化すると共にカスタマイズされた計測に対するシステム２００の迅速な対応を可能にすることにより、システム２００に対して柔軟性を提供している。処理済みのデータは、事後処理操作及びデータ表示のために、信号ライン２１８を介してホスト２１０に転送される。
【００１２】
図３は、図２に示されているＤＩＦサブシステム２０８の概念的ブロック図である。ＤＩＦサブシステム２０８は、１つ又は複数のハードウェアコンポーネント３００，１つ又は複数のソフトウェアコンポーネント３０２，コントローラ３０４，及びメモリ３０６を含んでいる。ベースバンド計測値は、ハードウェアコンポーネント３００及びソフトウェアコンポーネント３０２を使用して処理される。コントローラ３０４は、メモリ３０６に入出力されるデータのフローを制御し、データを処理するための適切なコンポーネントを選定する。この適切なコンポーネントの選択は、計測のタイプとその処理要件、並びに、ハードウェアコンポーネント３００，ソフトウェアコンポーネント３０２，及びコントローラ３０４の現在の状態に基いて行われる。
【００１３】
次に、図４を参照すれば、図３の実施形態によるＤＩＦサブシステム２０８のブロック図が示されている。ＤＩＦサブシステム２０８は、内部メモリ４０２を有するＦＰＧＡ（Field Programmable Gate Array；書替え可能ゲートアレイ）４００，メモリ４０４，マイクロプロセッサ４０６，及び１つ又は複数のＡＳＩＣ（Application Specific Integrated Circuit；特定用途向け集積回路）４０８を含んでいる。ＦＰＧＡ４００は、図４の実施形態においては、プログラム可能な処理エンジンとして利用されている。ＦＰＧＡ４００は、ＡＤＣ２０６（図２参照），メモリ４０４，マイクロプロセッサ４０６，及びＡＳＩＣ４０８などのその他のハードウェアコンポーネントを接続するための接続ロジックを提供している。また、ＦＰＧＡ４００は、本発明によるこの実施形態においては、ハードウェアアクセラレーションを実行する。
【００１４】
メモリ４０４は、図４の実施形態においては、ランダムアクセスメモリとして実装されている。メモリ４０４は、複数のブロックに分割されており、初期Ｉ及びＱデータは、１つ又は複数のブロック内に保存される。データを処理する際には、データが、メモリ４０４から読み取られ、適切なハードウェア及び／又はソフトウェアコンポーネントを使用して処理される。そして、処理済みのデータが、メモリ４０４内に書き戻される。なお、データは、メモリ４０４内の同一ブロックに書き込むことも可能であり、或いは、メモリ４０４内の別のブロックにデータを書き込むこともできる。本発明によるその他の実施形態においては、メモリ４０４に保存する前に、処理済みデータの一部又は全部を内部メモリ４０２内に一時的に保存する。
【００１５】
マイクロプロセッサ４０６は、本発明によるこの実施形態においては、計測状態機械として動作することにより、計測及び処理を調整する。マイクロプロセッサ４０６は、メモリ４０４に入出力されるデータフローを制御する。また、マイクロプロセッサ４０６は、本発明によるこの実施形態においては、データを処理するための適切なコンポーネントを選択する。
【００１６】
ＡＳＩＣ４０８は、図４の実施形態においては、標準的なデジタル信号処理（Digital Signal Processing；ＤＳＰ）機能を実行する。標準的なＤＳＰ機能の例には、ＦＦＴ（Fast Fourier Transform；高速フーリエ変換），デジタルフィルタリング，位相のシフト，任意リサンプリング，ダウン及びアップ周波数変換，並びに位相及び周波数の補償が含まれる（但し、これらに限定されるものではない）。ＡＳＩＣ４０８内のレジスタは、本発明によるこの実施形態においては、データを処理する前にＤＳＰ機能を実行するべく設定されている。
【００１７】
図５は、本発明の実施形態による分散ベースバンド計測法のフローチャートである。ＤＩＦシステムの初期化が完了すると、実行対象の計測アルゴリズムに対応するＦＰＧＡイメージがＦＰＧＡ内に読み込まれる。なお、ＦＰＧＡイメージのライブラリは、プロセッサ４０６がアクセス可能なメモリ内に保存することができる。
【００１８】
まず、ブロック５００に示されているように、計測データを受信し、メモリ内に保存する。次いで、ブロック５０２において、計測アルゴリズムに複雑な反復処理（iterative processing）が含まれているかどうかに関する判定を行う。なお、ＣＤＭＡシステム内におけるアクティブチャネルの検出が、この複雑な反復処理を必要とする計測の一例である。そして、複雑な反復処理が含まれている場合には、ブロック５０４において、データをマイクロプロセッサによって処理する。一方、複雑な反復処理が含まれていない場合には、この方法は、ブロック５０６に継続し、計測アルゴリズムに複雑な分岐操作（branching operation）が含まれているかどうかに関する判定を行う。なお、この場合にも、アクティブチャネルの検出が、この複雑な分岐操作を含む計測の一例である。
【００１９】
そして、アルゴリズムに複雑な分岐操作が含まれている場合には、データをマイクロプロセッサによって処理する（ブロック５０４参照）。一方、複雑な分岐操作が含まれていない場合には、この方法は、ブロック５０８に継続し、アルゴリズムに高精度操作が含まれているかどうかに関する判定を行う。なお、復調分析におけるシンボルタイミングの推定及びマルチパラメータの推定が、この高精度操作を含む計測アルゴリズムの例である。
【００２０】
そして、アルゴリズムに高精度操作が含まれている場合には、適切なコンポーネント（ＦＰＧＡ又はマイクロプロセッサ上のソフトウェア）によってデータを処理する（ブロック５１０参照）。このＦＰＧＡ又はマイクロプロセッサソフトウェアの選択は、２つのコンポーネントの利用状態の最適化と、個々のコンポーネントへの転送されるデータ量及び個々のコンポーネントから転送されるデータ量とに基いて行われる。本発明によるこの実施形態においては、データを処理するためのコンポーネントの選択は、マイクロプロセッサによって制御される。
【００２１】
再度、ブロック５０８を参照すると、アルゴリズムに高精度操作が含まれていない場合には、この方法は、ブロック５１２に継続し、アルゴリズムがデジタル信号処理（ＤＳＰ）を含んでいるかどうかに関する判定を行う。なお、デジタル信号処理を含む計測アルゴリズムの例には、デジタルフィルタリング，相互相関，リサンプリング，ダウン及びアップ周波数変換，並びに位相及び周波数の補償が含まれる（但し、これらに限定されるものではない）。
【００２２】
そして、アルゴリズムがデジタル信号処理を含んでいる場合には、この方法は、ブロック５１４に進み、１つ又は複数のＡＳＩＣを適切なアルゴリズムによって設定する。次いで、ブロック５１６に示されているように、１つ又は複数のＡＳＩＣによってデータを処理する。
【００２３】
一方、アルゴリズムがデジタル信号処理を含んでいない場合には、この方法は、ブロック５１８に継続し、アルゴリズムがＦＰＧＡ最適化処理（FPGA-optimized processing）を含んでいるかどうかに関する判定を行う。なお、ＦＰＧＡ最適化処理には、ＦＰＧＡの柔軟性，変更，及び／又はプログラム機能についての処理が含まれる（但し、これらに限定されるものではない）。ＦＰＧＡに最適化された計測アルゴリズムの例には、パワー計測，スクランブル解読，Ｈａｄａｍａｒｄ変換，及びＣｏｒｄｉｃアルゴリズムが含まれる（但し、これらに限定されるものではない）。
【００２４】
そして、アルゴリズムがＦＰＧＡ最適化処理を含んでいない場合には、処理のためにデータをマイクロプロセッサに転送する。このステップは、ブロック５２０に示されている。一方、アルゴリズムがＦＰＧＡ処理のために最適化された操作を含んでいる場合には、処理のためにデータをＦＰＧＡに転送する（ブロック５２２）。
【００２５】
次に、図６を参照すれば、図５に示されているフローチャートに従って実行されるＷＣＤＭＡの符号ドメインパワー計測のデータフロー図が示されている。符号ドメインパワー（Code Domain Power：ＣＤＰ）は、ＷＣＤＭＡ（Wideband Code Division Multiple Access）携帯電話システムの符号チャネルにおけるパワー分布を提供するものである。このＣＤＰ計測値を使用することにより、様々なチャネルが予想パワーレベルにあることを検証すると共に、１つの符号チャネルからその他の符号チャネルへのエネルギーのリークがいつなされたかを判定することができる。
【００２６】
計測アルゴリズムには、Ｉ及びＱデータの取得６００，シンボルタイミングの回復６０２，パイロットの回復６０４，搬送波の回復６０６，コンプリメンタリレシーバフィルタ６０８，デスクランブラ（de-scrambler）６１０，Ｈａｄａｍａｒｄ変換６１２，パワーアキュムレータ６１４，及びＣＤＰデータの検索６１６が含まれる。なお、当業者であれば、ＷＣＤＭＡのＣＤＰ計測には、例えば、チャネル及びグローバルＥＶＭ（Error Vector Magnitude）計測などのその他の計測アルゴリズムも含まれることを理解するであろう。
【００２７】
Ｉ及びＱデータの取得アルゴリズム６００においては、ＡＤＣ２０６からのＩＦデジタル信号出力（ポイント６１８）がＦＰＧＡ４００に伝送され、ＦＰＧＡ４００が、このデータをＡＳＩＣ４０８に伝送する（ポイント６２０）。そして、ＡＳＩＣ４０８及びＦＰＧＡ４００が、このＩＦデジタル信号をＩ及びＱデータを含むベースバンド信号に変換する。次いで、較正済みのＩ及びＱデータがメモリ４０４内に保存される（ポイント６２２）。
【００２８】
シンボルタイミングの回復アルゴリズム６０２においては、被検信号のシンボルクロックのタイミングを推定する。まず、較正済みのＩ及びＱデータの一部がメモリ４０４から読み取られてＦＰＧＡ４００に転送され、ＦＰＧＡが、このデータをマイクロプロセッサ４０６に伝送する（ポイント６２４）。そして、マイクロプロセッサ４０６が、信号タイミングのオフセットを推定し、この値をＦＰＧＡ４００に返す（ポイント６２６）。次いで、ＦＰＧＡ４００は、ＡＳＩＣ４０８を設定するべくＡＳＩＣパラメータを伝送する（ポイント６２８）。
【００２９】
次に、較正済みのＩ及びＱデータの全てが、メモリ４０４から読み取られ（ポイント６３０）、ＦＰＧＡ４００を介してＡＳＩＣ４０８に伝送され、ここで、１つ又は複数のＡＳＩＣ４０８によってデータが処理される（ポイント６３２）。次いで、タイミングが補償されたデータがＦＰＧＡ４００に転送され、ＦＰＧＡが、このデータをメモリ４０４内に保存する（ポイント６３４）。
【００３０】
パイロット回復アルゴリズム６０４においては、被検信号を内部で生成された基準信号と相関させる。タイミング補償済みのデータがメモリ４０４から読み取られてＦＰＧＡ４００に伝送され、ＦＰＧＡが、このデータをＡＳＩＣ４０８に伝達する。ＡＳＩＣ４０８は、２つの信号を相関させ（ポイント６３６）、被検信号を基準信号とアライメントさせる。次いで、このアライメントしたレシーバデータがＦＰＧＡ４００に伝達され、ＦＰＧＡが、このデータを保存するべくメモリ４０４に転送する（ポイント６３８）。
【００３１】
搬送波の回復アルゴリズム６０６は、被検信号内における周波数エラーと位相オフセットの推定及び補償を行う。まず、データの一部がメモリ４０４から読み取られてＦＰＧＡ４００に転送され、ＦＰＧＡが、このデータをマイクロプロセッサ４０６に伝達する。マイクロプロセッサ４０６は、データの搬送波周波数と位相エラーを推定し（ポイント６４０）、周波数エラー及び位相オフセットの値をＦＰＧＡ４００に返す（ポイント６４２）。次いで、ＦＰＧＡ４００は、ＡＳＩＣ５０８を設定するべくＡＳＩＣパラメータを伝送する（ポイント６４４）。
【００３２】
次に、データの全てがメモリ４０４から読み取られ（ポイント６４６）、ＦＰＧＡ４００を介してＡＳＩＣ４０８に伝送される。そして、ＡＳＩＣ４０８が、周波数エラーと位相オフセットを補償する（ポイント６４８）。次いで、この周波数／位相が補償されたデータはＦＰＧＡ４００に転送され、ＦＰＧＡが、このデータを内部メモリ４０２内に保存する（ポイント６５０）。
【００３３】
コンプリメンタリレシーバフィルタアルゴリズム６０８においては、信号伝送の際に発生するシンボル間の干渉を除去する。ＦＰＧＡ４００は、所望のレシーバフィルタ係数にＡＳＩＣ４０８を設定するべくＡＳＩＣパラメータを伝送する（ポイント６５２及び６５４）。次いで、周波数／位相を補償済みのデータがメモリ４０４から読み取られて（ポイント６５６）ＦＰＧＡ４００に伝送され、ＦＰＧＡが、このデータをＡＳＩＣ４０８に伝達する。ＡＳＩＣ４０８は、このデータを処理し（ポイント６５８）、フィルタリング済みのデータをＦＰＧＡ４００に返す。次いで、ＦＰＧＡ４００は、このフィルタリング済みのデータを保存するべくメモリ４０４に伝送する（ポイント６６０）。
【００３４】
ＦＰＧＡ４００は、デスクランブラアルゴリズム（de-scrambler algorithm）６１０を実行する。フィルタリング済みのデータがメモリ４０４から読み取られ、処理のためにＦＰＧＡ４００に伝送される（ポイント６６２）。次いで、スクランブル解読されたデータが、保存のためにメモリ４０４に戻される（ポイント６６４）。また、ＦＰＧＡ４００は、レシーバ信号を直交チャネル上に投影するＨａｄａｍａｒｄ変換６１２を実行する。スクランブル解読済みのデータがメモリ４０４から読み取られ、処理のためにＦＰＧＡ４００に伝送される（ポイント６６６）。次いで、保存のために、データがメモリ４０４に戻される（ポイント６６８）。
【００３５】
パワーアキュムレータアルゴリズム６１４においては、平均チャネルパワーを算出する。データがメモリから読み取られ、処理のためにＦＰＧＡ４００に伝達される（ポイント６７０）。次いで、平均チャネルパワーがメモリ４０４内に保存される（ポイント６７２）。そして、最後に、ＣＤＰデータ検索６１６のために、データがホスト２１０に転送される。
【００３６】
以上、ＷＣＤＭＡのＣＤＰ計測を参照して図６の実施形態について説明したが、本発明による他の実施形態は、特定のデジタル通信フォーマット及びこのアプリケーションに限定されるものではない。本発明による実施形態は、その他のタイプのベースバンド計測及び通信フォーマットを処理可能である。その他のタイプの通信フォーマットの例には、ＷＣＤＭＡ、ＣＤＭＡ２０００、１ｘＥＶ−ＤＯ、１ｘＥＶ−ＤＶ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、ＥＤＧＥ、ＣＤＭＡＯｎｅ、ＮＡＤＣ、並びにｎＰＳＫ，ｎＱＡＭ，ＭＳＫ，ＦＳＫ，及びＶＳＢなどの一般的なデジタル復調分析が含まれる（但し、これらに限定されるものではない）。また、その他の計測アルゴリズムの例には、ＥＶＭ，周波数及び位相計測，符号ドメインパワー，ＣＤＭＡシステムのチャネルＥＶＭ及びグローバルＥＶＭ，及び符号ドメインエラーが含まれる（但し、これらに限定されるものではない）。
【００３７】
以上を要約すると、次の通りである。すなわち、ベースバンド計測システムは、ホスト２１０及びＤＩＦサブシステム２０８を含む。ＤＩＦサブシステム２０８は、例えば、マイクロプロセッサ４０６及びそれに関連するソフとウェア，ＦＰＧＡ４００，１つ又は複数のＡＳＩＣ４０８，及びメモリ４０２などのようなハードウェアコンポーネント３００及びソフトウェアコンポーネント３０２の両方を含む。ベースバンド計測は、ＦＰＧＡ４００，ＡＳＩＣ４０８，並びにマイクロプロセッサ４０６及びそれのソフトウェアを用いて行われる。マイクロプロセッサ４０６は、メモリ４０２へのデータフローの書き込み及びメモリ４０６からのデータフローの読み出しを制御すると共に、ハードウェアコンポーネント３００及びソフトウェアコンポーネント３０２の両方に処理タスクを協働手法によって分散する。マイクロプロセッサ４０６は、計測状態機械として動作することによって、計測及び処理を調整する。適切なコンポーネントの選択は、計測のタイプ及びその処理要件、並びに、ハードウェアコンポーネント３００及びソフトウェアコンポーネント３０２の現在の状態に基いて行われる。ホスト２１０は、処理済みのデータを受信し、かつ、必要に応じて事後処理操作を実行する。また、ホスト２１０は、また、処理済みのデータを表示する。
【図面の簡単な説明】
【００３８】
【図１】従来技術によるベースバンド計測システムのブロック図である。
【図２】本発明による実施形態におけるベースバンド計測システムの概略ブロック図である。
【図３】図２に示されているＤＩＦサブシステムの概念的ブロック図である。
【図４】図３の実施形態によるＤＩＦサブシステムのブロック図である。
【図５】本発明の実施形態による分散ベースバンド計測法のフローチャートである。
【図６】図５に示されているフローチャートに従って実行されるＷＣＤＭＡ符号ドメインパワー計測の一部のデータフロー図である。
【符号の説明】
【００３９】
２００  ベースバンド計測システム
２０２  ＤＵＴ（被検装置）
２０４  ダウンコンバータ
２０６  Ａ／Ｄコンバータ
２０８  ＤＩＦサブシステム
２１０  ホスト
３００  ハードウェアコンポーネント
３０２  ソフトウェアコンポーネント
３０４  コントローラ
３０６  メモリ
４００  ＦＰＧＡ
４０２  内部メモリ
４０４  メモリ
４０６  マイクロプロセッサ
４０８  ＡＳＩＣ
【図１】
2005184813.tif 000003
【図２】
2005184813.tif 000004
【図３】
2005184813.tif 000005
【図４】
2005184813.tif 000006
【図５】
2005184813.tif 000007
【図６】
2005184813.tif 000008