(57)【要約】  【課題】  抵抗素子及びキャパシタンスを用いることなしに１．８Ｖ程度の低電圧電源の下で動作可能なパワーオンリセット回路を内蔵した半導体集積回路を提供する。  【解決手段】  この半導体集積回路は、電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化する半導体集積回路であって、電源電圧に対して所定の比率を有するように第１のノードの電位を保持する電位保持手段と、電源電圧が所定の値に達したときに、第１のノードに電流を流すことにより第１のノードの電位を変化させる電位変化手段と、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、レベル決定手段において決定される初期リセット信号のレベルに従って、電位変化手段の動作を制御する制御手段とを具備する。【選択図】  図１
2005210596.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化する半導体集積回路であって、
電源電圧に対して所定の比率を有するように第１のノードの電位を保持する電位保持手段と、
電源電圧が所定の値に達したときに、第１のノードに電流を流すことにより第１のノードの電位を変化させる電位変化手段と、
一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、
前記レベル決定手段において決定される初期リセット信号のレベルに従って、前記電位変化手段の動作を制御する制御手段と、
を具備する半導体集積回路。
【請求項２】
前記電位保持手段が、逆バイアスされたダイオードと等価となるように接続された複数群のトランジスタの容量比によって構成されている、請求項１記載の半導体集積回路。
【請求項３】
前記電位変化手段が、
電源電圧が所定の値に達したときに電流が流れる第１のトランジスタと、
前記第１のトランジスタとカレントミラー回路を形成することにより第１のノードに電流を流す第２のトランジスタと、
を含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記制御手段が、初期リセット信号が非活性化されたときに、前記カレントミラー回路の動作を停止させる、請求項３記載の半導体集積回路。
【請求項５】
前記レベル決定手段が、一方の電源電位と第１のノードの電位との差が所定の値に達したときに、ローレベルに活性化されている初期リセット信号をハイレベルに変化させることによりリセットモードを解除する、請求項１記載の半導体集積回路。
【請求項６】
前記レベル決定手段が、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて第２のノードの電位を決定し、第２のノードの電位を反転することにより第３のノードの電位を決定し、第３のノードの電位を反転することにより初期リセット信号を生成する、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項７】
電源電圧に対して所定の比率を有するように第２のノードの電位を保持する第２の電位保持手段と、
電源電圧に対して所定の比率を有するように第３のノードの電位を保持する第３の電位保持手段と、
をさらに具備する請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、特に、電源電圧の立ち上がりを検出して半導体集積回路内部の順序論理回路に初期リセット信号を出力するパワーオンリセット回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、電源電圧が立ち上がる際には、回路の誤動作を防止するために、順序論理回路を所望の状態にリセットすることが望ましい。従来より、順序論理回路をリセットするために、電源電圧の立ち上がりを検出して初期リセット信号を出力するパワーオンリセット回路が用いられている。
【０００３】
図５に、従来のパワーオンリセット回路の構成を示す。図５に示すように、このパワーオンリセット回路は、電源電位ＶＤＤと電源電位ＶＳＳとの間に、抵抗素子Ｒ及びキャパシタンスＣが直列に接続されている。また、抵抗素子ＲとキャパシタンスＣとの接続点には、インバータの入力端子が接続される。
【０００４】
このパワーオンリセット回路に電源が投入されると、抵抗素子Ｒを介してキャパシタンスＣが充電されることにより、抵抗素子ＲとキャパシタンスＣとの接続点の電位が徐々に上昇する。なお、キャパシタンスＣの充電時間は、抵抗素子Ｒの抵抗値とキャパシタンスＣの容量値との積（時定数）によって決定される。
【０００５】
電源投入の直後においては、抵抗素子ＲとキャパシタンスＣとの接続点の電位がインバータのしきい電圧よりも低いので、インバータの出力端子からハイレベルの信号が出力される。その後、キャパシタンスＣが充電され、抵抗素子ＲとキャパシタンスＣとの接続点の電位がインバータのしきい電圧よりも高くなると、インバータの出力端子からローレベルの信号が出力される。
【０００６】
しかしながら、図５に示すパワーオンリセット回路においては、初期リセット期間を長くするためには、抵抗素子Ｒの抵抗値又はキャパシタンスＣの容量値を大きくして時定数を大きくする必要があるので、基板面積が増大してしまうという問題がある。さらに、抵抗素子Ｒ及びキャパシタンスＣを製造するために、ＭＯＳトランジスタの製造プロセス以外の製造プロセスが必要となる。一方、製造プロセスを容易にするために、抵抗素子Ｒ及びキャパシタンスＣを外付け部品とする場合には、半導体集積回路の使い勝手が悪くなるという問題がある。
【０００７】
関連する技術として、下記の特許文献１には、ＬＳＩチップ面積の増大を最小限に抑えて、かつ充分に長いリセット期間を確保できるパワーオンリセットシステムが開示されている。特許文献１によれば、タイマに接続されたフリップフロップのセットからリセットまでの期間がシステムのリセット期間として使用されるので、長いリセット期間を確保することができ、また、タイマの計測時間を変えることにより、リセット期間を任意に選ぶことができる。しかしながら、このパワーオンリセットシステムにおいては、抵抗素子及びキャパシタンスを必要とするので、基板面積が増大したり、半導体集積回路の製造プロセスが複雑となってしまう。
【０００８】
また、下記の特許文献２には、出力端子に発生するチャタリングを防止し安定した回路動作を実現するパワーオンリセット回路が開示されている。特許文献２によれば、バッファゲート回路の入力端子と出力端子との間にダイオードを接続することにより、チャタリングの発生を防止することができる。しかしながら、このパワーオンリセットシステムにおいても、抵抗素子及びキャパシタンスを必要とするので、基板面積が増大したり、半導体集積回路の製造プロセスが複雑となってしまう。
【０００９】
さらに、下記の特許文献３には、スタティックなパワー浪費がなくかつ不適切な刺激に対して殆ど影響されないパワーオンリセット回路が開示されている。特許文献３によれば、ＭＯＳトランジスタのみによってパワーオンリセット回路が構成されているので、抵抗素子やキャパシタンスの製造プロセスを必要としない。しかしながら、特許文献３において、トランジスタＭ３、Ｍ４、Ｍ２のゲート・ソース間の電圧をそれぞれＶＧＳ１、ＶＧＳ２、ＶＧＳ３とすると、これらと電源電圧ＶＤＤとの関係は、次式で表される。
ＶＤＤ＝ＶＧＳ１＋ＶＧＳ２＋ＶＧＳ３
【００１０】
このパワーオンリセット回路が正常に動作するためには、ゲート・ソース間電圧ＶＧＳ１、ＶＧＳ２、ＶＧＳ３の各々が、しきい電圧ＶＴＨ以上でなければならない。一般的なトランジスタのしきい電圧ＶＴＨは、ばらつきを考慮すると０．６Ｖ±０．２Ｖ程度であるので、パワーオンリセット回路が確実に動作するためには、電源電圧ＶＤＤが、２．４Ｖ以上である必要がある。従って、１．８Ｖ程度の低電圧電源を用いる場合には、このパワーオンリセット回路を用いることができない。
【特許文献１】特開平５−２９１９１５号公報（第１，４頁、図１）
【特許文献２】特開平５−２９９９９３号公報（第１，２頁、図１）
【特許文献３】特開平５−３０３４４９号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、抵抗素子及びキャパシタンスを用いることなしに１．８Ｖ程度の低電圧電源の下で動作可能なパワーオンリセット回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体集積回路は、電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化する半導体集積回路であって、電源電圧に対して所定の比率を有するように第１のノードの電位を保持する電位保持手段と、電源電圧が所定の値に達したときに、第１のノードに電流を流すことにより第１のノードの電位を変化させる電位変化手段と、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、レベル決定手段において決定される初期リセット信号のレベルに従って、電位変化手段の動作を制御する制御手段とを具備する。
【００１３】
ここで、電位保持手段が、逆バイアスされたダイオードと等価となるように接続された複数群のトランジスタの容量比によって構成されるようにしても良い。また、電位変化手段が、電源電圧が所定の値に達したときに電流が流れる第１のトランジスタと、第１のトランジスタとカレントミラー回路を形成することにより第１のノードに電流を流す第２のトランジスタとを含むようにしても良い。さらに、制御手段が、初期リセット信号が非活性化されたときに、カレントミラー回路の動作を停止させるようにしても良い。
【００１４】
また、レベル決定手段が、一方の電源電位と第１のノードの電位との差が所定の値に達したときに、ローレベルに活性化されている初期リセット信号をハイレベルに変化させることによりリセットモードを解除するようにしても良い。
【００１５】
あるいは、レベル決定手段が、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて第２のノードの電位を決定し、第２のノードの電位を反転することにより第３のノードの電位を決定し、第３のノードの電位を反転することにより初期リセット信号を生成するようにしても良い。その場合には、半導体集積回路が、電源電圧に対して所定の比率を有するように第２のノードの電位を保持する第２の電位保持手段と、電源電圧に対して所定の比率を有するように第３のノードの電位を保持する第３の電位保持手段とをさらに具備するようにしても良い。
【発明の効果】
【００１６】
本発明によれば、電位保持手段によって保持されている第１のノードの電位を電位変化手段によって変化させ、一方の電源電位と第１のノードの電位とを比較した結果に基づいて初期リセット信号のレベルを決定するようにしたので、抵抗素子及びキャパシタンスを用いることなしに、１．８Ｖ程度の低電圧電源の下で動作可能なパワーオンリセット回路を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の一実施形態に係る半導体集積回路に内蔵されているパワーオンリセット回路の構成を示す。図１に示すように、このパワーオンリセット回路は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ５と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ８とを含み、電源電位の立ち上がりから一定期間において、出力端子（ノード）ＮＤから負論理（ローレベル）の初期リセット信号を出力する。
【００１８】
トランジスタＱＰ１のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ１のゲートは、電源電位ＶＳＳに接続されている。また、トランジスタＱＮ１のドレインは、トランジスタＱＰ１のドレインに接続され、トランジスタＱＮ１のソースは、電源電位ＶＳＳに接続されている。
【００１９】
トランジスタＱＮ５のドレインは、トランジスタＱＰ１及びＱＮ１のドレインに接続され、トランジスタＱＮ５のゲートは、ノードＮＣに接続されている。また、トランジスタＱＮ６のドレインは、トランジスタＱＮ５のソースに接続され、トランジスタＱＮ６のソースは、電源電位ＶＳＳに接続され、トランジスタＱＮ６のゲートは、ノードＮＤに接続されている。
【００２０】
トランジスタＱＮ７のソースは、電源電位ＶＳＳに接続され、トランジスタＱＮ１及びＱＮ７のゲートは、トランジスタＱＮ５のソースと、トランジスタＱＮ６のドレインに接続されている。なお、トランジスタＱＮ５がオンして、トランジスタＱＮ６がオフしている場合には、トランジスタＱＮ１とトランジスタＱＮ７とが、カレントミラー回路を構成する。
【００２１】
トランジスタＱＮ８のドレイン及びゲートは、ノードＮＡに接続され、トランジスタＱＮ８のソースは、トランジスタＱＮ７のドレインに接続されている。なお、トランジスタＱＮ８は、飽和接続されてダイオードと等価であり、順バイアスされている。
【００２２】
トランジスタＱＰ２のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ２のドレインは、ノードＮＢに接続され、トランジスタＱＰ２のゲートは、ノードＮＡに接続されている。また、トランジスタＱＮ２のドレインは、ノードＮＢに接続され、トランジスタＱＮ２のソースは、電源電位ＶＳＳに接続され、トランジスタＱＮ２のゲートは、ノードＮＣに接続されている。さらに、トランジスタＱＰ５のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ５のドレインは、ノードＮＢに接続され、トランジスタＱＰ５のゲートは、ノードＮＣに接続されている。
【００２３】
トランジスタＱＰ３のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ３のドレインは、ノードＮＣに接続され、トランジスタＱＰ３のゲートは、ノードＮＢに接続されている。また、トランジスタＱＮ３のドレインは、ノードＮＣに接続され、トランジスタＱＮ３のソースは、電源電位ＶＳＳに接続され、トランジスタＱＮ３のゲートは、ノードＮＢに接続されている。なお、トランジスタＱＰ３及びＰＮ３は、インバータを構成している。
【００２４】
トランジスタＱＰ４のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ４のドレインは、出力端子ＮＤに接続され、トランジスタＱＰ４のゲートは、ノードＮＣに接続されている。また、トランジスタＱＮ４のドレインは、出力端子ＮＤに接続され、トランジスタＱＮ４のソースは、電源電位ＶＳＳに接続され、トランジスタＱＮ４のゲートは、ノードＮＣに接続されている。なお、トランジスタＱＰ４及びＱＮ４は、インバータを構成している。
【００２５】
図１において、同じ記号のノード（ＮＣとＮＣ、ＮＤとＮＤ）は、互いに接続されている。また、ノードＮＡ〜ＮＣは、図２の（Ａ）〜（Ｃ）に示す回路にそれぞれ接続されている。図２に示すように、パワーオンリセット回路は、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１３と、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１３とをさらに含んでいる。
【００２６】
図２の（Ａ）に示すように、ノードＮＡには、ドレイン及びゲートが電源電位ＶＤＤに接続されているトランジスタＱＰ１１のソースと、ドレイン及びゲートが電源電位ＶＳＳに接続されているトランジスタＱＮ１１のソースとが接続されている。ここで、トランジスタＱＰ１１及びＱＮ１１の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＰ１１のゲート幅／ゲート長の比を大きくしたり、複数のＰチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＰ１１の容量をトランジスタＱＮ１１の容量よりも大きな値に設定している。なお、トランジスタＱＮ１１を省略し、寄生容量を用いても良い。
【００２７】
また、図２の（Ｂ）に示すように、ノードＮＢには、ドレイン及びゲートが電源電位ＶＤＤに接続されているトランジスタＱＰ１２のソースと、ドレイン及びゲートが電源電位ＶＳＳに接続されているトランジスタＱＮ１２のソースとが接続されている。ここで、トランジスタＱＰ１２及びＱＮ１２の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＮ１２のゲート幅／ゲート長の比を大きくしたり、複数のＮチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＮ１２の容量を、トランジスタＱＰ１２の容量の容量よりも大きな値に設定している。なお、トランジスタＱＰ１２を省略し、寄生容量を用いても良い。
【００２８】
さらに、図２の（Ｃ）に示すように、ノードＮＣには、ドレイン及びゲートが電源電位ＶＤＤに接続されているトランジスタＱＰ１３のソースと、ドレイン及びゲートが電源電位ＶＳＳに接続されているトランジスタＱＮ１３のソースとが接続されている。ここで、トランジスタＱＰ１３及びＱＮ１３の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＰ１３のゲート幅／ゲート長の比を大きくしたり、複数のＰチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＰ１３の容量を、トランジスタＱＮ１３の容量よりも大きな値に設定している。なお、トランジスタＱＮ１３を省略し、寄生容量を用いても良い。
【００２９】
次に、ＭＯＳトランジスタの特性について説明する。ＭＯＳトランジスタは、ドレイン・ソース間電圧ＶＤＳと、ゲート・ソース間電圧ＶＧＳと、しきい電圧ＶＴＨとの間の関係が、ＶＤＳ≧ＶＧＳ−ＶＴＨである場合には飽和動作を行い、ＶＤＳ＜ＶＧＳ−ＶＴＨである場合には非飽和動作を行う。
【００３０】
ＭＯＳトランジスタが飽和動作を行う場合には、トランジスタのドレイン電流ＩＤは、次式（１）で表される。
【数１】
2005210596.tif 000003
一方、ＭＯＳトランジスタが非飽和動作を行う場合には、トランジスタのドレイン電流ＩＤは、次式（２）で表される。
【数２】
2005210596.tif 000004
ここで、βはトランジスタの利得係数を表している。
【００３１】
また、ＮチャネルＭＯＳトランジスタの利得係数βＮは、次式（３）で表される。
【数３】
2005210596.tif 000005
一方、ＰチャネルＭＯＳトランジスタの利得係数βＰは、次式（４）で表される。
【数４】
2005210596.tif 000006
ここで、μＮは電子易動度、μＰは正孔易動度、ＣＮはＮチャネルトランジスタの単位面積当たりのゲート絶縁膜の容量、ＣＰはＰチャネルトランジスタの単位面積当たりのゲート絶縁膜の容量、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長を表している。
【００３２】
次に、パワーオンリセット回路の動作について説明する。まず、電源電位ＶＤＤが０Ｖからトランジスタのしきい電圧ＶＴＨまで立ち上がる期間における動作について説明する。なお、以下の説明においては、電源電位ＶＳＳを０Ｖとしているので、電源電位ＶＤＤが電源電圧に相当する。
【００３３】
電源電位ＶＤＤがトランジスタのしきい電圧ＶＴＨまで立ち上がる期間においては、トランジスタＱＰ１〜ＱＰ５及びＱＮ１〜ＱＮ８は本来の動作をせず、電流供給能力を持たないので、キャパシタンスとして機能するトランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電源電位ＶＤＤの上昇に伴って蓄積していく電荷によって、各ノードの電位が決定される。
【００３４】
ここで、トランジスタＱＰ１１の容量をＣＰ１１とし、トランジスタＱＮ１１の容量をＣＮ１１とすると、ノードＮＡの電位ＶＡは、次式（５）によって表される。
ＶＡ＝｛ＣＰ１１／（ＣＰ１１＋ＣＮ１１）｝×ＶＤＤ  ・・・（５）
本実施形態においては、ＣＰ１１＝３２ＣＮ１１としたので、ＶＡ＝３２／３３×ＶＤＤとなり、ノードＮＡの電位ＶＡの初期状態を電源電位ＶＤＤ側に設定することができる。同様に、ノードＮＢの電位ＶＢの初期状態を電源電位ＶＳＳ側に設定することができ、ノードＮＣの電位ＶＣの初期状態を電源電位ＶＤＤ側に設定することができる。
【００３５】
次に、電源電位ＶＤＤがしきい電圧ＶＴＨから設定電位まで立ち上がる期間における動作について説明する。電源電位ＶＤＤが動作可能電位を越えると、トランジスタＱＰ１〜ＱＰ５及びＱＮ１〜ＱＮ７が、本来の動作を開始する。即ち、トランジスタＱＰ１のゲート・ソース間電圧ＶＧＳＰ１が、トランジスタＱＰ１のしきい電圧ＶＴＨＰ１よりも大きくなるので、トランジスタＱＰ１はオンする。従って、トランジスタＱＰ１には、ドレイン電流Ｉ１が流れ始め、トランジスタＱＮ１及びＱＮ５のドレインには、ＶＤＤ−ＶＤＳＰ１の電圧が印加される。なお、ＶＤＳＰ１は、トランジスタＱＰ１のドレイン・ソース間電圧である。
【００３６】
トランジスタＱＰ１は、当初は非飽和動作をするが、飽和に近い状態（ＶＤＳＰ１≒ＶＧＳＰ１−ＶＴＨＰ１）において動作するので、トランジスタＱＰ１に流れるドレイン電流ＩＤ１は、次式（６）のようになる。
ＩＤ１＝βＰ１（ＶＤＤ−ＶＴＨＰ１）２  ・・・（６）
ここで、βＰ１はトランジスタＱＰ１の利得係数を表している。
【００３７】
ノードＮＢの電位ＶＢが電源電位ＶＳＳ側に設定されており、ノードＮＣの電位ＶＣが電源電位ＶＤＤ側に設定されているので、出力端子ＮＤからは、ローレベル（電源電位ＶＳＳ）の初期リセット信号が出力される。即ち、このパワーオンリセット回路は、電源電位の立ち上がり後に、出力端子ＮＤからローレベルの初期リセット信号を出力する。また、出力端子ＮＤに接続されているトランジスタＱＮ６のゲート電位も電源電位ＶＳＳであるので、トランジスタＱＮ６はオフしている。
【００３８】
一方、トランジスタＱＮ５のゲートが接続されているノードＮＣの電位ＶＣが電源電位ＶＤＤ側に設定されているので、トランジスタＱＮ５がオンして、トランジスタＱＮ１及びＱＮ７がカレントミラー回路として動作する。これにより、トランジスタＱＮ７にドレイン電流ＩＤ２が流れて、ノードＮＡに接続されているトランジスタＱＰ１１に蓄積された電荷が放出されるようになる。トランジスタＱＮ７を流れるドレイン電流ＩＤ２は、次式（７）で表される。
【数５】
2005210596.tif 000007
ここで、βＮ１はトランジスタＱＮ１の利得係数、βＮ７はトランジスタＱＮ７の利得係数、ＶＯＳはトランジスタＱＮ１とＱＮ７との間で発生するオフセット誤差を表している。
【００３９】
なお、オフセット誤差ＶＯＳは、次式（８）で表される。
ＶＯＳ＝ＶＴＨＮ７−ＶＴＨＮ１  ・・・（８）
ここで、ＶＴＨＮ７はトランジスタＱＮ７のしきい電圧、ＶＴＨＮ１はトランジスタＱＮ１のしきい電圧を表している。
【００４０】
ドレイン電流ＩＤ２が流れることにより、トランジスタＱＰ１１に蓄積されている電荷が減少し、ノードＮＡの電圧降下が生じる。その結果、ノードＮＡの電位ＶＡと電源電位ＶＤＤとの差、即ち、トランジスタＱＰ２のゲート・ソース間電圧ＶＧＳＰ２が増大し、ゲート・ソース間電圧ＶＧＳＰ２がトランジスタＱＰ２のしきい電圧ＶＴＨＰ２よりも大きくなると、トランジスタＱＰ２がオンし始める。
【００４１】
なお、トランジスタＱＮ２のゲートには、電源電位ＶＤＤ側に設定されているノードＮＣが接続されているので、トランジスタＱＮ２はオンしている。従って、トランジスタＱＰ２のドレインとＱＮ２のドレインとの接続点（ノードＮＢ）の電位は、トランジスタＱＰ２のゲート・ソース間電圧ＶＧＳＰ２とトランジスタＱＮ２のゲート・ソース間電圧ＶＧＳＮ２との関係によって決定される。
【００４２】
ノードＮＢの電位は、当初は電源電位ＶＳＳ側に設定されている。しかしながら、ノードＮＡの電圧降下が大きくなり、トランジスタＱＰ２のゲート・ソース間電圧ＶＧＳＰ２の絶対値が大きくなって次式（９）の関係を満たすと、トランジスタＱＰ２がオンして、ノードＮＢの電位が電源電位ＶＤＤ近くまで上昇する。
【数６】
2005210596.tif 000008
ここで、βＰ２、ＶＧＳＰ２、ＶＴＨＰ２は、トランジスタＱＰ２の利得係数、ゲート・ソース間電圧、しきい電圧をそれぞれ表し、βＮ２、ＶＧＳＮ２、ＶＴＨＮ２、ＶＳＩＦＴは、トランジスタＱＮ２の利得係数、ゲート・ソース間電圧、しきい電圧、しきい電圧の経年変化による増加分をそれぞれ表している。
【００４３】
従って、ノードＮＡの電圧降下が大きくなり、式（９）の関係を満たすようになると、パワーオンリセット回路は、ハイレベル（電源電位ＶＤＤ）の信号を出力端子ＮＤから出力する。これによって、リセットモードが解除される。なお、トランジスタＱＰ１１に電荷が逆流するのを防止するために、飽和接続されてダイオードと等価のトランジスタＱＮ８を用いている。
【００４４】
次に、電源電位ＶＤＤが設定電位まで立ち上がり安定している期間における動作について説明する。ノードＮＢの電位が電源電位ＶＤＤ近くまで上昇した後は、ノードＮＣは電源電位ＶＳＳに固定され、出力端子ＮＤからハイレベルの信号が出力され続ける。
【００４５】
従って、トランジスタＱＮ５がオフし、トランジスタＱＮ６がオンするので、トランジスタＱＮ１及びＱＮ７はカレントミラー回路として機能せず、ドレイン電流ＩＤ１及びＩＤ２が停止して、電力は消費されない。
【００４６】
これにより、ノードＮＡがハイ・インピーダンス状態になるので、ノイズ等によってノードＮＡの電位が変動し、次段が誤動作するおそれがある。そのような誤動作を防止するために、本実施形態においては、ノードＮＣがゲートに接続されたトランジスタＱＰ５を用いて、ノードＮＢの電位を電源電位ＶＤＤに固定している。また、トランジスタＱＰ５のオン抵抗を、トランジスタＱＮ２のオン抵抗よりも小さくすることにより、ノードＮＡの電位が変化しても、ノードＮＢ以降の電位が変化しないようにしている。
【００４７】
次に、電源電位ＶＤＤが設定電位から０Ｖまで立ち下がる期間における動作について説明する。電源電位ＶＤＤが設定電位からしきい電圧ＶＴＨまで立ち下がる期間においては、各ノードの電位が固定されているので、誤動作を引き起こすことはない。また、電源電位ＶＤＤがしきい電圧ＶＴＨから０Ｖまで立ち下がる期間においては、パワーオンリセット回路の出力端子ＮＤに接続される順序論理回路も本来の動作をしないので、誤動作を引き起こすことはない。
【００４８】
しかしながら、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３に蓄積されている電荷が完全に放出される前に再び電源が投入された場合には、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３に蓄積されている電荷が誤動作を引き起こす可能性がある。従って、本実施形態においては、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３を飽和接続してダイオードと等価な回路とすることにより、ノードＮＡ〜ＮＣに順バイアスがかかると電荷が抜けるようにして誤動作を防止している。
【００４９】
図３は、電源電位ＶＤＤが急峻に立ち上がった場合における各ノードの電位を示す図である。電源電位ＶＤＤが立ち上がると、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電荷を蓄積し始める。ここで、図３に示すように、電源電位ＶＤＤが急峻に立ち上がった場合には、トランジスタが蓄積する電荷量も急激に増加するので、電源電位ＶＤＤの立ち上がりに合わせてノードＮＡ及びＮＣの電位も急峻に上昇する。
【００５０】
次に、カレントミラー回路が動作することによりドレイン電流ＩＤ２が流れるので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷が放出され、ノードＮＡの電位ＶＡが下降していく。その後、ノードＮＡの電位ＶＡと電源電位ＶＤＤとの差が広がり、式（９）の関係が満たされる時点において、ノードＮＢの電位が高電位側に遷移し、ノードＮＣの電位が低電位側に遷移し、ノードＮＤの電位が高電位側に遷移する。
【００５１】
ノードＮＤの電位が高電位側に遷移したことにより、カレントミラー回路が動作を停止するので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷の放出が停止し、ノードＮＡの電位が安定する。
【００５２】
図４は、電源電位ＶＤＤが緩慢に立ち上がった場合における各ノードの電位を示す図である。電源電位ＶＤＤが立ち上がると、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電荷を蓄積し始める。ここで、図４に示すように、電源電位ＶＤＤが緩慢に立ち上がった場合には、トランジスタが蓄積する電荷量も徐々に増加するので、ノードＮＡ及びＮＣの電位も徐々に上昇する。
【００５３】
次に、電源電位ＶＤＤが所定の電位を越えると、カレントミラー回路が動作することによりドレイン電流ＩＤ２が流れるので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷が放出され、ノードＮＡの電位ＶＡが下降していく。図４においては、電源電位ＶＤＤの立ち上がりに従って増加する電荷量よりも、ドレイン電流ＩＤ２が流れることによって放出される電荷量の方が多い場合を示している。なお、この場合においても、ノードＮＡの電位ＶＡは、トランジスタＱＮ７のドレイン・ソース間電圧ＶＤＳＮ７とトランジスタＱＮ８のしきい電圧ＶＴＨＮ８とを合計した電位となっている。
【００５４】
さらに、ノードＮＡの電位ＶＡと電源電位ＶＤＤとの差が広がり、式（９）の関係を満たすようになると、ノードＮＢの電位が高電位側に遷移し、ノードＮＣの電位が低電位側に遷移し、出力端子ＮＤの電位が高電位側に遷移する。これにより、カレントミラー回路が動作を停止するので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷の放出が停止し、ノードＮＡの電位は、電源電位ＶＤＤの立ち上がりに追従するようになる。
【００５５】
このパワーオンリセット回路が本来の動作を行うためには、電源電位ＶＤＤが次式（１０）を満たせば良い。
ＶＤＤ≧ＶＴＨＰ２＋ＶＴＨＮ８＋ＶＤＳＮ７  ・・・（１０）
ここで、ＶＤＳＮ７はトランジスタＱＮ７のドレイン・ソース間電圧を表している。
【００５６】
一般的なトランジスタのしきい電圧ＶＴＨは、ばらつきを考慮すると０．６Ｖ±０．２Ｖ程度であり、トランジスタがオンしたときのドレイン・ソース間電圧を０．０１Ｖとすると、このパワーオンリセット回路が本来の動作を行うためには、電源電位ＶＤＤが１．６１Ｖ以上であれば良いので、１．８Ｖ程度の低電圧電源の下でも十分動作が可能である。
【００５７】
本実施形態によれば、ＭＯＳトランジスタのみで回路を構成することができるので、抵抗素子やキャパシタンスを必要とせず、小型で安価に量産できる。また、リセットモードが解除された後は、トランジスタＱＮ５をオフしてトランジスタＱＮ６をオンすることによりカレントミラー回路の動作を停止するので、スタティックな状態における消費電力をカットすることが可能である。
【産業上の利用可能性】
【００５８】
本発明は、半導体集積回路、特に、電源電圧の立ち上がりを検出して半導体集積回路内部の順序論理回路に初期リセット信号を出力するパワーオンリセット回路を内蔵した半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態におけるパワーオンリセット回路の構成を示す図。
【図２】図１における各ノードが接続される回路を示す図。
【図３】電源電位ＶＤＤが急峻に立ち上がった場合における各ノードの電位を示す図
【図４】電源電位ＶＤＤが緩慢に立ち上がった場合における各ノードの電位を示す図
【図５】従来のパワーオンリセット回路の構成を示す図。
【符号の説明】
【００６０】
ＱＰ１〜ＱＰ５、ＱＰ１１〜ＱＰ１３  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ８、ＱＮ１１〜ＱＮ１３  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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