(57)【要約】【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。【解決手段】このメモリは、ｐ型シリコン基板１３の上面のメモリセルアレイ領域に形成され、メモリセル９に含まれるダイオード１０のカソードとして機能するｎ型不純物領域１４と、ｎ型不純物領域１４の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１５とを備えている。【選択図】図３
2005268370.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面のメモリセルアレイ領域に形成され、メモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域と、
前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域とを備えた、メモリ。
【請求項２】
前記第１不純物領域上に形成されるとともに、前記第２不純物領域に対応する領域に設けられた開口部を含む層間絶縁膜と、
前記開口部を介して前記第２不純物領域に接続される配線とをさらに備え、
前記開口部は、前記第２不純物領域の形成時に前記第１不純物領域に第２導電型の不純物を導入する際にも用いられる、請求項１に記載のメモリ。
【請求項３】
複数の前記メモリセルに対して１つ設けられ、一対のソース／ドレイン領域を有する選択トランジスタをさらに備え、
前記第１不純物領域は、前記ダイオードの一方電極のみならず、前記選択トランジスタのソース／ドレイン領域の一方としても機能する、請求項１または２に記載のメモリ。
【請求項４】
前記第１不純物領域は、前記選択トランジスタに対応する領域で分割されている、請求項３に記載のメモリ。
【請求項５】
前記選択トランジスタのソース／ドレイン領域の他方は、少なくとも第３不純物領域を含み、
前記第１不純物領域は、少なくとも、前記第３不純物領域の不純物濃度と実質的に同じ不純物濃度を有する第４不純物領域を含む、請求項３または４に記載のメモリ。
【請求項６】
前記第１不純物領域は、前記第４不純物領域よりも深く注入された第５不純物領域をさらに含み、
前記半導体基板の主表面の周辺回路領域に形成され、前記第４不純物領域および第５不純物領域のいずれか一方と実質的に同じ不純物濃度の第６不純物領域を有する一対のソース／ドレイン領域を含むトランジスタをさらに備える、請求項５に記載のメモリ。
【請求項７】
前記メモリセルは、前記ダイオード上に設けられた抵抗変化を伴う素子をさらに含む、請求項１〜６のいずれか１項に記載のメモリ。
【請求項８】
前記ダイオードを含むメモリセルは、マトリックス状に配置されている、請求項１〜７のいずれか１項に記載のメモリ。
【請求項９】
半導体基板の主表面のメモリセルアレイ領域に、第１導電型の不純物を導入することにより、メモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域の表面の所定領域に第２導電型の不純物を導入することにより、前記ダイオードの他方電極として機能する複数の第２導電型の第２不純物領域を形成する工程とを備えた、メモリの製造方法。
【請求項１０】
前記第１不純物領域上に開口部を有する層間絶縁膜を形成する工程と、
前記開口部を介して前記第２不純物領域に接続される配線を形成する工程とをさらに備え、
前記第２不純物領域を形成する工程は、前記第１不純物領域に前記開口部を介して第２導電型の不純物をイオン注入する工程を含む、請求項９に記載のメモリの製造方法。
【請求項１１】
前記半導体基板の主表面の周辺回路領域に、第２導電型の不純物を導入することにより、前記周辺回路に含まれるトランジスタのソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の表面の所定領域に第２導電型の不純物をイオン注入することにより、前記ソース／ドレイン領域に対して配線を接続する際の接触抵抗を低減するためのコンタクト領域を形成する工程とをさらに備え、
前記コンタクト領域を形成する工程は、前記第１不純物領域に第２導電型の不純物をイオン注入する工程と実質的に同じ工程で行われる、請求項１０に記載のメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリおよびその製造方法に関し、特に、マスクＲＯＭなどのメモリおよびその製造方法に関する。
【背景技術】
【０００２】
従来、メモリの一例として、マスクＲＯＭが知られている（たとえば、特許文献１参照）。
【０００３】
図３１は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図３２は、図３１に示した従来のコンタクト方式によるマスクＲＯＭの５００−５００線に沿った断面図である。図３１および図３２を参照して、従来のコンタクト方式によるマスクＲＯＭでは、基板１０１の上面に不純物が拡散された不純物領域１０２が所定の間隔を隔てて複数形成されている。また、隣接する２つの不純物領域１０２間に対応する基板１０１の上面上には、絶縁膜１０３を介してゲート電極として機能するワード線１０４が形成されている。このワード線１０４と、ゲート絶縁膜１０３と、対応する２つの不純物領域１０２とによって１つのトランジスタ１０５が形成されている。また、基板１０１の上面およびワード線１０４を覆うように１層目の層間絶縁膜１０６が形成されている。この１層目の層間絶縁膜１０６には、各不純物領域１０２に対応するようにコンタクトホール１０７が形成されるとともに、そのコンタクトホール１０７内には、各不純物領域１０２に接続するように、１層目のプラグ１０８が埋め込まれている。
【０００４】
また、１層目の層間絶縁膜１０６上には、プラグ１０８に接続するように、ソース線（ＧＮＤ線）１０９と接続層１１０とが設けられている。なお、各メモリセル１１１毎に、１つのトランジスタ１０５が設けられている。また、１層目の層間絶縁膜１０６上には、ソース線（ＧＮＤ線）１０９および接続層１１０を覆うように２層目の層間絶縁膜１１２が形成されている。この２層目の層間絶縁膜１１２の所定の接続層１１０上に位置する領域には、コンタクトホール１１３が形成されるとともに、そのコンタクトホール１１３内には、２層目のプラグ１１４が埋め込まれている。また、２層目の層間絶縁膜１１２上には、プラグ１１４に接続するように、ビット線１１５が形成されている。これにより、ビット線１１５と、トランジスタ１０５の不純物領域１０２とが接続される。
【０００５】
なお、従来のコンタクト方式によるマスクＲＯＭでは、２層目のプラグ１１４を設けるか否かによって、トランジスタ１０５がビット線１１５に接続（コンタクト）されるか否かが決められている。そして、トランジスタ１０５がビット線１１５に接続されているか否かによって、そのトランジスタ１０５を含むメモリセル１１１の有するデータが「０」または「１」に区別される。
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図３１に示した従来のマスクＲＯＭでは、各メモリセル１１１毎に１つのトランジスタ１０５が設けられているので、メモリセルサイズが大きくなるという問題点があった。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズを小さくすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００８】
上記目的を達成するために、この発明の第１の局面におけるメモリは、半導体基板の主表面のメモリセルアレイ領域に形成され、メモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域と、第１不純物領域の表面に所定の間隔を隔てて複数形成され、ダイオードの他方電極として機能する第２導電型の第２不純物領域とを備えている。
【０００９】
この第１の局面によるメモリでは、上記のように、半導体基板の主表面にメモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域と、メモリセルの他方電極として機能する第２導電型の第２不純物領域とを設けることにより、その第１および第２不純物領域からなるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリを形成することができる。この場合、1つのメモリセルは、１つのダイオードを含むので、1つのメモリセルが1つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。また、第１不純物領域の表面に複数の第２不純物領域を形成することにより、１つの第１不純物領域に複数のダイオードを形成することができるので、複数のダイオードに対して第１不純物領域を共通して用いることができる。これにより、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
【００１０】
上記第１の局面によるメモリにおいて、好ましくは、第１不純物領域上に形成されるとともに、第２不純物領域に対応する領域に設けられた開口部を含む層間絶縁膜と、開口部を介して第２不純物領域に接続される配線とをさらに備え、開口部は、第２不純物領域の形成時に第１不純物領域に第２導電型の不純物を導入する際にも用いられる。このように構成すれば、第１不純物領域に第２不純物領域を形成するために第２導電型の不純物を導入する際に用いた開口部を、不純物の導入後にそのまま第２不純物領域に配線を接続するための開口部として用いることができる。これにより、第２不純物領域を形成した後に、第２不純物領域に配線を接続するための開口部を別途形成する必要がないので、第２不純物領域に接続される配線を形成する際の製造プロセスを簡略化することができる。
【００１１】
上記第１の局面によるメモリにおいて、好ましくは、複数のメモリセルに対して１つ設けられ、一対のソース／ドレイン領域を有する選択トランジスタをさらに備え、第１不純物領域は、ダイオードの一方電極のみならず、選択トランジスタのソース／ドレイン領域の一方としても機能する。このように構成すれば、選択トランジスタのソース／ドレイン領域の一方およびダイオードの一方電極を、第１不純物領域を形成する１回の工程で形成することができるので、製造プロセスを簡略化することができる。
【００１２】
上記選択トランジスタを含む構成において、好ましくは、第１不純物領域は、選択トランジスタに対応する領域で分割されている。このように構成すれば、第１不純物領域の長さが増大することに起因して第１不純物領域の抵抗が増大するのを抑制することができるので、第１不純物領域を介して流れる電流の抵抗損失が増大するのを抑制することができる。
【００１３】
上記選択トランジスタを含む構成において、好ましくは、選択トランジスタのソース／ドレイン領域の他方は、少なくとも第３不純物領域を含み、第１不純物領域は、少なくとも、第３不純物領域の不純物濃度と実質的に同じ不純物濃度を有する第４不純物領域を含む。このように構成すれば、ダイオードの一方電極として機能する第１不純物領域の第４不純物領域を、選択トランジスタの第３不純物領域と同じ工程で形成することができるので、メモリセルを構成するダイオードの製造プロセスを簡略化することができる。
【００１４】
この場合、好ましくは、第１不純物領域は、第４不純物領域よりも深く注入された第５不純物領域をさらに含み、半導体基板の主表面の周辺回路領域に形成され、第４不純物領域および第５不純物領域のいずれか一方と実質的に同じ不純物濃度の第６不純物領域を有する一対のソース／ドレイン領域を含むトランジスタをさらに備える。このように構成すれば、ダイオードの一方電極として機能する第１不純物領域が第４不純物領域と第５不純物領域とを含むように構成する場合に、周辺回路領域に形成されるトランジスタのソース／ドレイン領域の第６不純物領域を第４および第５不純物領域のいずれか一方と同じ工程で形成することができるので、メモリセルを構成するダイオードの製造プロセスをより簡略化することができる。
【００１５】
上記第１の局面によるメモリにおいて、好ましくは、メモリセルは、ダイオード上に設けられた抵抗変化を伴う素子をさらに含む。このように構成すれば、ダイオード上に抵抗変化を伴う素子が設けられたメモリにおいて、メモリセルサイズを小さくすることができるとともに、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
【００１６】
上記第１の局面によるメモリにおいて、好ましくは、ダイオードを含むメモリセルは、マトリックス状に配置されている。このように構成すれば、容易にクロスポイント型のメモリを得ることができる。
【００１７】
この発明の第２の局面におけるメモリの製造方法は、半導体基板の主表面のメモリセルアレイ領域に、第１導電型の不純物を導入することにより、メモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域を形成する工程と、第１不純物領域の表面の所定領域に第２導電型の不純物を導入することにより、ダイオードの他方電極として機能する複数の第２導電型の第２不純物領域を形成する工程とを備えている。
【００１８】
この第２の局面によるメモリの製造方法では、上記のように、半導体基板の主表面に第１導電型の不純物を導入することにより、メモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域を形成するとともに、第１不純物領域の表面に第２導電型の不純物を導入することによりダイオードの他方電極として機能する第２導電型の第２不純物領域を形成することにより、その第１および第２不純物領域からなるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリを形成することができる。この場合、1つのメモリセルは、１つのダイオードを含むので、1つのメモリセルが1つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。また、第１不純物領域の表面に複数の第２不純物領域を形成することにより、１つの第１不純物領域に複数のダイオードを形成することができるので、複数のダイオードに対して第１不純物領域を共通して用いることができる。これにより、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
【００１９】
上記第２の局面によるメモリの製造方法において、好ましくは、第１不純物領域上に開口部を有する層間絶縁膜を形成する工程と、開口部を介して第２不純物領域に接続される配線を形成する工程とをさらに備え、第２不純物領域を形成する工程は、第１不純物領域に開口部を介して第２導電型の不純物をイオン注入する工程を含む。このように構成すれば、第１不純物領域に第２不純物領域を形成するために第２導電型の不純物をイオン注入する際に用いた開口部を、不純物の導入後にそのまま第２不純物領域に配線を接続するための開口部として用いることができる。これにより、第２不純物領域を形成した後に、第２不純物領域に配線を接続するための開口部を別途形成する必要がないので、第２不純物領域に接続される配線を形成する際の製造プロセスを簡略化することができる。
【００２０】
この場合において、好ましくは、半導体基板の主表面の周辺回路領域に、第２導電型の不純物を導入することにより、周辺回路に含まれるトランジスタのソース／ドレイン領域を形成する工程と、ソース／ドレイン領域の表面の所定領域に第２導電型の不純物をイオン注入することにより、ソース／ドレイン領域に対して配線を接続する際の接触抵抗を低減するためのコンタクト領域を形成する工程とをさらに備え、コンタクト領域を形成する工程は、第１不純物領域に第２導電型の不純物をイオン注入する工程と実質的に同じ工程で行われる。このように構成すれば、ダイオードを形成する製造プロセスの一部を周辺回路のトランジスタを形成する製造プロセスの一部と共通化することができるので、メモリセルアレイ領域にダイオードを形成する場合にも、製造プロセスが大幅に複雑化するのを抑制することができる。
【００２１】
なお、従来のメモリでは、ワード線を用いて各メモリセル毎にトランジスタのゲートを構成していたが、本願発明では、ワード線を用いて複数のメモリセルに対して共通の選択トランジスタのゲートを構成しているので、ワード線の負荷容量が大幅に低減されている。これにより、ワード線は高速に動作することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。図２は、図１に示した第１実施形態によるマスクＲＯＭのメモリセルアレイの構成を示した平面レイアウト図である。図３は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。図４は、図２に示した第１実施形態によるマスクＲＯＭの破線領域Ａを拡大して示した拡大平面図である。図１〜図４を参照して、本発明の第１実施形態によるマスクＲＯＭの構成について説明する。
【００２３】
第１実施形態によるマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択するとともに、その選択したワード線７の電位をＨレベルに上昇させる。また、カラムデコーダ３には、複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８の電位を判別して増幅した後、選択されたビット線８の電位がＬレベルの場合にＨレベルの信号を出力するとともに、選択されたビット線８の電位がＨレベルの場合にＬレベルの信号を出力する。また、センスアンプ４は、選択されたビット線８の電位がＬレベルでない場合にビット線８の電位をＨレベルに上昇させる負荷回路（図示せず）を含んでいる。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００２４】
また、メモリセルアレイ６には、複数のメモリセル９がマトリクス状に配置されている。各メモリセル９は、１つのダイオード１０を含んでいる。また、メモリセルアレイ６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。このビット線８に対するダイオード１０のアノードの接続の有無によって、メモリセル９に記憶されたデータが「０」または「１」に区別される。また、ダイオード１０のカソードは、ｎチャネルトランジスタからなる選択トランジスタ１１のドレインに接続されている。なお、この選択トランジスタ１１は、本発明の「第１トランジスタ」の一例である。また、選択トランジスタ１１のソースは、ソース線（ＧＮＤ線）１２を介して接地されているとともに、ゲートは、ワード線７に接続されている。
【００２５】
また、メモリセルアレイ６では、図２および図３に示すように、ｐ型シリコン基板１３の上面に、ｎ型不純物領域１４が所定の間隔を隔てて複数設けられている。なお、このｐ型シリコン基板１３は、本発明の「半導体基板」の一例であり、ｎ型不純物領域１４は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域１４は、図３に示すように、ｎ型の低濃度の不純物領域１４ａと、不純物領域１４ａよりも深く形成されたｎ型の不純物領域１４ｂとによって構成されている。なお、この不純物領域１４ａは、本発明の「第４不純物領域」の一例であり、不純物領域１４ｂは、本発明の「第５不純物領域」の一例である。また、不純物領域１４ｂは、不純物領域１４ａよりも少しだけ高い不純物濃度を有している。
【００２６】
ここで、第１実施形態では、１つのｎ型不純物領域１４内に複数（８個）のｐ型不純物領域１５が所定の間隔を隔てて形成されている。なお、このｐ型不純物領域１５は、本発明の「第２不純物領域」の一例である。そして、１つのｐ型不純物領域１５とｎ型不純物領域１４とによって、ダイオード１０が形成されている。これにより、ｎ型不純物領域１４は、複数のダイオード１０の共通のカソードとして用いられる。また、ｐ型不純物領域１５は、ダイオード１０のアノードとして用いられる。また、ｎ型不純物領域１４内に複数（８個）のダイオード１０が形成されている。つまり、１つのｎ型不純物領域１４は、複数（８個）のダイオード１０に対して共通に用いられている。
【００２７】
また、第１実施形態では、ｎ型不純物領域１４は、選択トランジスタ１１のドレイン領域としても用いられている。また、ｎ型不純物領域１４の両側には、選択トランジスタ１１のソース領域１７が所定の間隔を隔てて形成されている。このソース領域１７は、ｎ型低濃度不純物領域１７ａと、ｎ型高濃度不純物領域１７ｂとを含んでいる。なお、ｎ型低濃度不純物領域１７ａは、本発明の「第３不純物領域」の一例である。また、ｎ型低濃度不純物領域１７ａは、ｐ型シリコン基板１３の表面から比較的浅い領域に形成されている一方、ｎ型高濃度不純物領域１７ｂは、ｎ型低濃度不純物領域１７ａよりも深い領域まで形成されている。これにより、ソース領域１７は、ｎ型低濃度不純物領域１７ａおよびｎ型高濃度不純物領域１７ｂからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。また、ソース領域１７には、ｎ型低濃度不純物領域１７ａおよびｎ型高濃度不純物領域１７ｂにｎ型コンタクト領域１７ｃが形成されている。このｎ型コンタクト領域１７ｃは、後述する１層目のプラグ２３をソース領域１７に接続する際の接触抵抗を低減するために設けられている。
【００２８】
また、第１実施形態では、ソース領域１７のｎ型低濃度不純物領域１７ａと、ｎ型不純物領域１４の不純物領域１４ａとは、同じ不純物濃度を有している。また、ソース領域１７のｎ型高濃度不純物領域１７ｂは、ｎ型不純物領域１４の不純物領域１４ｂの不純物濃度よりも高い不純物濃度を有している。また、メモリセルアレイ６では、図２に示すように、隣接するｎ型不純物領域１４は、２つの選択トランジスタ１１の共通のソース領域１７からそれぞれ所定の間隔を隔てて配置されている。すなわち、ｎ型不純物領域１４は、ｐ型シリコン基板１３の２つの選択トランジスタ１１に対応する領域で分割されている。
【００２９】
また、ｐ型シリコン基板１３のｎ型不純物領域１４とソース領域１７との間のチャネル領域上には、ゲート絶縁膜１８を介してゲート電極１９が形成されている。このゲート電極１９は、図２に示すように、ポリシリコン膜からなるワード線７と一体的に形成されている。また、ワード線７は、図２に示すように、所定の間隔を隔てて複数設けられている。また、ゲート電極１９は、ワード線７の一部が屈曲することによって形成されているとともに、ｎ型不純物領域１４の延びる方向に対して斜めに交差している。また、ワード線７のゲート電極１９に対応する部分の側面部は、図４に示すように、平面的に見て、ｎ型不純物領域１４の延びる方向に対して約４５°の角度を有する部分（図４中のＢ部分）と、約４０°の角度を有する部分（図４中のＣ部分）とによって構成されている。これにより、ワード線７の屈曲部近傍の幅ｔ１は、ゲート電極１９の中央部近傍の幅ｔ２よりも小さくなるように構成されている。また、約４５°の角度を有する部分（図４中のＢ部分）は、約４０°の角度を有する部分（図４中のＣ部分）に比べて短くなるように構成されている。上記のように構成することによって、ワード線７の屈曲部が、隣接する他のワード線７と接触するのが抑制されている。また、ワード線７のｎ型不純物領域１４の延びる方向に平行な部分の幅ｔ３は、ゲート電極１９の中央部近傍の幅ｔ２よりも小さくなるように構成されている。
【００３０】
また、ゲート電極１９の両側には、図３に示すように、絶縁膜からなるサイドウォールスペーサ２０が設けられている。また、ｐ型シリコン基板１３の上面上には、ゲート電極１９（ワード線７）およびサイドウォールスペーサ２０を覆うように、１層目の層間絶縁膜２１が設けられている。この１層目の層間絶縁膜２１のｐ型不純物領域１５およびｎ型コンタクト領域１７ｃに対応する領域には、コンタクトホール２２が設けられている。なお、このコンタクトホール２２は、本発明の「開口部」の一例である。また、このコンタクトホール２２には、Ｗ（タングステン）からなる１層目のプラグ２３が埋め込まれている。これにより、ｐ型不純物領域１５およびｎ型コンタクト領域１７ｃにプラグ２３が接続されている。
【００３１】
また、図３に示すように、１層目の層間絶縁膜２１上には、１層目のプラグ２３に接続するように、Ａｌからなるソース線１２および１層目の接続層２４が設けられている。また、１層目の層間絶縁膜２１上には、ソース線１２および１層目の接続層２４を覆うように２層目の層間絶縁膜２５が設けられている。この２層目の層間絶縁膜２５の１層目の接続層２４に対応する領域には、コンタクトホール２６が形成されている。このコンタクトホール２６には、Ｗからなる２層目のプラグ２７が埋め込まれている。
【００３２】
また、２層目の層間絶縁膜２５上には、２層目のプラグ２７に接続するように、Ａｌからなる２層目の接続層２８が設けられている。また、２層目の層間絶縁膜２５の上には、２層目の接続層２８を覆うように３層目の層間絶縁膜２９が設けられている。この３層目の層間絶縁膜２９には、コンタクトホール３０が設けられているとともに、そのコンタクトホール３０には、Ｗからなる３層目のプラグ３１が埋め込まれている。この３層目のプラグ３１は、２層目の接続層２８に接続されている。３層目の層間絶縁膜２９上には、Ａｌからなる複数のビット線８が所定の間隔を隔てて設けられている。このビット線８は、３層目のプラグ３１に接続されている。なお、３層目のプラグ３１は、所定のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線３１との間に設けられている一方、それ以外のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線３１との間には設けられていない。これにより、ビット線３１にアノードが接続されるダイオード１０と、ビット線３１にアノードが接続されていないダイオード１０とが構成されている。つまり、第１実施形態では、３層目の層間絶縁膜２９に、コンタクトホール３０を設けるか否かにより、データ「０」または「１」が記憶されている。
【００３３】
次に、図１を参照して、第１実施形態によるマスクＲＯＭの動作について説明する。まず、所定のアドレスがアドレス入力回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７の電位がＨレベルに上昇される。これにより、その選択されたワード線７にゲートが接続された選択トランジスタ１１がオン状態になる。このため、選択トランジスタ１１のドレインの電位はＧＮＤレベル（Ｌレベル）に低下されるので、選択トランジスタ１１のドレインと共通に用いられているダイオード１０のカソードの電位もＧＮＤレベル（Ｌレベル）に低下される。なお、この際、選択されていないワード線７の電位は、Ｌレベルに保持されている。これにより、選択されていないワード線７に繋がる選択トランジスタ１１はオフ状態に保持されるので、選択されていないワード線７に繋がるダイオード１０のカソードはオープン状態になる。
【００３４】
一方、アドレス入力回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、選択されたワード線７と、選択されたビット線８とに対応する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、ダイオード１０を介してビット線８の電位がＬレベルに低下される。これにより、ビット線８のＬレベルの電位が、センスアンプ４に伝達される。この際、センスアンプ４では、ビット線８の電位を判別して増幅した後、ビット線８のＬレベルの電位と逆の極性のＨレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。その一方、選択されたワード線７と、選択されたビット線８とに対応する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっていない場合には、センスアンプ４にＬレベルの電位が伝達されない。この場合には、センスアンプ４内に設けられた負荷回路（図示せず）によって、ビット線８の電位がＨレベルに上昇される。これにより、センスアンプ４では、ビット線８の電位を判別して増幅した後、ビット線８のＨレベルの電位と逆の極性のＬレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００３５】
なお、第１実施形態によるマスクＲＯＭでは、各メモリセル９にダイオード１０を設けることにより、データ読み出し時の電流の回り込みに起因するデータの誤読み出しが抑制されている。具体的には、図５に示すように、選択したメモリセルからデータを読み出す際に矢印Ｄの経路で電流が流れる場合にも、図５中のＥのダイオードによって電流が流れるのが抑制される。一方、メモリセルにダイオードを設けていない場合には、図６に示すように、矢印Ｆの経路で選択したビット線以外の他のビット線に回り込んで電流が流れる。この場合には、選択したビット線を介して読み出されるデータが、選択したメモリセルのデータであるか否か判別できないので、データの誤読み出しが生じる。これに対して、第１実施形態によるマスクＲＯＭでは、電流の回り込みが生じないので、選択したメモリセルのデータのみが読み出される。これにより、データの誤読み出しが抑制される。
【００３６】
図７〜図１３は、本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。次に、図２、図３および図７〜図１３を参照して、第１実施形態によるマスクＲＯＭの製造プロセスについて説明する。なお、以下の製造プロセスの説明では、ｐ型シリコン基板にウェルおよび素子分離領域（ＬＯＣＯＳやＳＴＩなど）を形成する工程は省略している。
【００３７】
まず、図７に示すように、ｐ型シリコン基板１３の上面上にゲート絶縁膜１８を介してポリシリコンからなるワード線７（ゲート電極１９）を形成する。このワード線７は、図２に示すように、平面的に見て所定の間隔を隔てて複数形成する。
【００３８】
次に、図８に示すように、ゲート電極１９をマスクとしてｐ型シリコン基板１３の上面の所定領域にＰ（リン）を、注入エネルギー：約５０ｋｅＶ、ドーズ量（注入量）：約３．０×１０１３ｃｍ−２の条件下でイオン注入する。これにより、ゲート電極１９に対応する領域で分割されたｎ型不純物領域１４の低濃度の不純物領域１４ａと、ｎ型低濃度不純物領域１７ａとが形成される。
【００３９】
次に、図９に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極１９の側面上に、絶縁膜からなるサイドウォールスペーサ２０を形成する。その後、ｎ型低濃度不純物領域１７ａを覆うようにレジスト膜３２を形成した後、ゲート電極１９、サイドウォールスペーサ２０およびレジスト膜３２をマスクとして、Ｐ（リン）をイオン注入する。このときのイオン注入の条件は、注入エネルギー：約１００ｋｅＶ、ドーズ量：約３．５×１０１３ｃｍ−２である。これにより、ｎ型の低濃度の不純物領域１４ａに対応する領域に、不純物領域１４ａの不純物濃度よりも少し高い不純物濃度を有するｎ型の不純物領域１４ｂが形成される。この不純物領域１４ｂは、不純物領域１４ａよりも深い領域まで形成される。なお、不純物領域１４ａと不純物領域１４ｂとによって、ｎ型不純物領域１４が構成される。
【００４０】
次に、図１０に示すように、ｎ型不純物領域１４を覆うようにレジスト膜３３を形成する。その後、ゲート電極１９、サイドウォールスペーサ２０およびレジスト膜３３をマスクとして、Ａｓを、注入エネルギー：約７０ｋｅＶ、ドーズ量：約５．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、ｎ型低濃度不純物領域１７ａに対応する領域に、ｎ型低濃度不純物領域１７ａの不純物濃度よりも高い不純物濃度を有するｎ型高濃度不純物領域１７ｂが形成される。このｎ型高濃度不純物領域１７ｂは、ｎ型低濃度不純物領域１７ａよりも深い領域まで形成される。なお、ｎ型低濃度不純物領域１７ａとｎ型高濃度不純物領域１７ｂとによって、ＬＤＤ構造を有するｎ型ソース領域１７が形成される。
【００４１】
次に、図１１に示すように、ｐ型シリコン基板１３上に、ゲート電極１９（ワード線７）およびサイドウォールスペーサ２０を覆うように、１層目の層間絶縁膜２１を形成する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、１層目の層間絶縁膜２１のソース領域１７およびｎ型不純物領域１４に対応する領域にコンタクトホール２２を形成する。
【００４２】
次に、図１２に示すように、１層目の層間絶縁膜２１上のｎ型不純物領域１４に対応する領域を覆うようにレジスト膜３４を形成する。その後、コンタクトホール２２を介してソース領域１７にＰ（リン）を、注入エネルギー：約２５ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、ｎ型コンタクト領域１７ｃが形成される。
【００４３】
次に、図１３に示すように、１層目の層間絶縁膜２１のソース領域１７に対応する領域を覆うようにレジスト膜３５を形成する。その後、コンタクトホール２２を介してｎ型不純物領域１４にＢＦ２を、注入エネルギー：約４０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、コンタクトホール２２に対応してｎ型不純物領域１４に複数（８個）のｐ型不純物領域１５が形成される。この複数（８個）のｐ型不純物領域１５とｎ型不純物領域１４とによって、複数（８個）のダイオード１０がｎ型不純物領域１４内に形成される。なお、ｐ型不純物領域１５は、ｎ型不純物領域１４の不純物領域１４ａよりも若干深い領域まで形成される。
【００４４】
次に、図３に示したように、Ｗからなる１層目のプラグ２３をコンタクトホール２２を埋め込むように形成する。これにより、１層目のプラグ２３がｐ型不純物領域１５とソース領域１７のｎ型コンタクト領域１７ｃとにそれぞれ接続される。そして、１層目の層間絶縁膜２１上にＡｌからなる１層目の接続層２４をｐ型不純物領域１５に繋がるプラグ２３に接続するように形成するとともに、Ａｌからなるソース線１２をソース領域１７に繋がるプラグ２３に接続するように形成する。そして、１層目の層間絶縁膜２１上に１層目の接続層２４およびソース線１２を覆うように２層目の層間絶縁膜２５を形成した後、１層目の接続層２４に対応する領域にコンタクトホール２６を形成する。そして、そのコンタクトホール２６にＷからなる２層目のプラグ２７を埋め込む。そして、２層目の層間絶縁膜２５上に、２層目のプラグ２７に接続するようにＡｌからなる２層目の接続層２８を形成する。その後、２層目の層間絶縁膜２５上に、２層目の接続層２８を覆うように３層目の層間絶縁膜２９を形成する。
【００４５】
そして、３層目の層間絶縁膜２９の２層目の接続層２８に対応する領域にコンタクトホール３０を形成するとともに、そのコンタクトホール３０にＷからなる３層目のプラグ３１を埋め込む。この際、ｐ型不純物領域１５をビット線８に接続する場合には、コンタクトホール３０および３層目のプラグ３１を設ける一方、ｐ型不純物領域１５をビット線８に接続しない場合には、コンタクトホール３０および３層目のプラグ３１を設けない。そして、最後に、３層目の層間絶縁膜２９上にＡｌからなるビット線８を形成する。これにより、３層目のプラグ３１が設けられた領域では、２層目の接続層２８とビット線８とが３層目のプラグ３１を介して接続されるので、その２層目の接続層２８に繋がるｐ型不純物領域１５がビット線８に接続される。その一方、３層目のプラグ３１が設けられていない領域では、２層目の接続層２８とビット線８とが接続されないので、ｐ型不純物領域１５はビット線８に接続されない。これにより、データ「０」または「１」の一方に対応するビット線８にアノード（ｐ型不純物領域１５）が接続されたダイオード１０と、データ「０」または「１」の他方に対応するビット線８にアノード（ｐ型不純物領域１５）が接続されないダイオード１０とが形成される。上記のようにして、図３に示すような第１実施形態によるマスクＲＯＭのメモリセルアレイ６が形成される。
【００４６】
第１実施形態では、上記のように、ｐ型シリコン基板１３の上面にｎ型不純物領域１４とｐ型不純物領域１５とからなるダイオード１０を形成することによって、1つのメモリセル９は、１つのダイオード１０を含むので、1つのメモリセルが1つのトランジスタを含む従来のマスクＲＯＭ（図２８参照）に比べて、メモリセルサイズを小さくすることができる。
【００４７】
また、第１実施形態では、ｎ型不純物領域１４の表面に複数のｐ型不純物領域１５を形成することにより、１つのｎ型不純物領域１４に複数のダイオード１０を形成することができるので、複数のダイオード１０に対してｎ型不純物領域１４を共通して用いることができる。これにより、メモリセルアレイ６の構造および製造プロセスを簡略化することができる。
【００４８】
また、第１実施形態では、ｎ型不純物領域１４にｐ型不純物領域１５を形成するためにＢＦ２をイオン注入する際に用いたコンタクトホール２２を、ＢＦ２をイオン注入した後にそのままｐ型不純物領域１５にプラグ２３を接続するために用いることによって、ｐ型不純物領域１５を形成した後に、ｐ型不純物領域１５にプラグ２３を接続するためのコンタクトホールを別途形成する必要がないので、ｐ型不純物領域１５に接続されるプラグを形成する際の製造プロセスを簡略化することができる。
【００４９】
また、第１実施形態では、ｎ型不純物領域を、選択トランジスタ１１のドレイン領域およびダイオード１０のカソードとして共通に用いることによって、選択トランジスタ１１のドレイン領域およびダイオード１０のカソードを、ｎ型不純物領域１４を形成する１回の工程で形成することができるので、製造プロセスを簡略化することができる。
【００５０】
また、第１実施形態では、ｎ型不純物領域１４を選択トランジスタ１１に対応する領域で分割することによって、ｎ型不純物領域１４の長さが増大することに起因してｎ型不純物領域１４の抵抗が増大するのを抑制することができるので、ｎ型不純物領域１４を介して流れる電流の抵抗損失が増大するのを抑制することができる。
【００５１】
また、第１実施形態では、選択トランジスタ１１のソース領域１７のｎ型低濃度不純物領域１７ａをｎ型不純物領域１４の不純物領域１４ａと同じ不純物濃度を有するように構成することによって、ｎ型不純物領域１４の不純物領域１４ａを選択トランジスタ１１のｎ型低濃度不純物領域１７ａと同じ工程で形成することができるので、選択トランジスタ１１のソース領域１７をｎ型低濃度不純物領域１７ａとｎ型高濃度不純物領域１７ｂとからなるＬＤＤ構造に構成する場合に、メモリセル９を構成するダイオード１０の製造プロセスを簡略化することができる。
【００５２】
図１４は、本発明の第１実施形態の変形例によるマスクＲＯＭの構成を説明するための断面図である。次に、図１４を参照して、第１実施形態の変形例によるマスクＲＯＭの構成について説明する。第１実施形態の変形例では、メモリセルアレイの選択トランジスタの製造プロセスと、周辺回路に設けられる低耐圧ｎチャネルトランジスタ、低耐圧ｐチャネルトランジスタおよび高耐圧トランジスタの製造プロセスとを一部共通化する場合について説明する。
【００５３】
第１実施形態の変形例によるマスクＲＯＭは、図１４に示すように、選択トランジスタ４１に加えて、周辺回路内に所定の耐圧を有する低耐圧トランジスタ４２と、低耐圧トランジスタ４２の耐圧よりも高い耐圧を有する高耐圧トランジスタ４３と、所定の耐圧を有する低耐圧ｐチャネルトランジスタ４４とを備えている。なお、低耐圧トランジスタ４２および高耐圧トランジスタ４３は、本発明の「トランジスタ」の一例である。
【００５４】
また、選択トランジスタ４１のｎ型ソース／ドレイン領域４１ａは、上記第１実施形態によるｎ型不純物領域１４と同様の構成を有している。なお、選択トランジスタ４１のドレイン領域には、ｐ型不純物領域１５が形成されている。これにより、選択トランジスタ４１のドレイン領域には、ｎ型不純物領域１４とｐ型不純物領域１５とからなるダイオードが形成されている。一方、選択トランジスタ４１のソース領域には、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４１ｃが形成されている。また、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａは、Ｐ（リン）を含有するｎ型低濃度不純物領域４２ｂと、Ａｓを含有するｎ型高濃度不純物領域４２ｃとを有している。なお、このｎ型低濃度不純物領域４２ｂは、本発明の「第６不純物領域」の一例である。また、ｎ型低濃度不純物領域４２ｂとｎ型高濃度不純物領域４２ｃとによってＬＤＤ構造が形成されている。また、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａには、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４２ｄが設けられている。
【００５５】
また、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａは、Ｐ（リン）を含有するｎ型低濃度不純物領域４３ｂと、Ａｓを含有するｎ型高濃度不純物領域４３ｃとを有している。なお、このｎ型低濃度不純物領域４３ｂは、本発明の「第６不純物領域」の一例である。また、ｎ型低濃度不純物領域４３ｂは、ｎ型高濃度不純物領域４３ｃを包囲するように形成されている。これにより、ｎ型高濃度不純物領域４３ｃとｐ型シリコン基板１３との間には、ｎ型低濃度不純物領域４３ｂが介在するので、ｎ型低濃度不純物領域４３ｂによりｎ型高濃度不純物領域４３ｃとｐ型シリコン基板１３との境界領域の全域にわたって電界集中が緩和される。また、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａには、１層目のプラグ（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４３ｄが設けられている。
【００５６】
また、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａは、Ｂ（ボロン）を含有している。このｐ型ソース／ドレイン領域４４ａには、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｐ型コンタクト領域４４ｃが設けられている。このｐ型コンタクト領域４４ｃは、本発明の「コンタクト領域」の一例である。なお、低耐圧ｐチャネルトランジスタ４４は、ｐ型シリコン基板１３に形成されたｎウェル４４ｄ内に形成されている。
【００５７】
ここで、第１実施形態の変形例では、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂは、選択トランジスタ４１のｎ型の不純物領域１４ｂの不純物濃度と同じ不純物濃度を有している。また、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃは、低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃの不純物濃度と同じ不純物濃度を有している。また、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂは、選択トランジスタ４１のｎ型の低濃度の不純物領域１４ａの不純物濃度と同じ不純物濃度を有している。
【００５８】
また、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の形成領域上には、１層目の層間絶縁膜２１が形成されている。この１層目の層間絶縁膜２１の選択トランジスタ４１のｐ型不純物領域１５およびｎ型コンタクト領域４１ｃと、低耐圧ｎチャネルトランジスタ４２のｎ型コンタクト領域４２ｄと、高耐圧トランジスタ４３のｎ型コンタクト領域４３ｄと、低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃとに対応する領域には、それぞれ、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅが設けられている。また、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅ内には、プラグ２３が埋め込まれている。
【００５９】
図１５〜図２１は、本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。次に、図１４〜図２１を参照して、第１実施形態の変形例によるマスクＲＯＭの製造プロセスについて説明する。
【００６０】
まず、図１５に示すように、ｐ型シリコン基板１３の低耐圧ｐチャネルトランジスタ４４の形成領域にｎウェル４４ｄを形成する。そして、ｐ型シリコン基板１３上にゲート絶縁膜１８を介してゲート電極１９を形成する。そして、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うようにレジスト膜４５を形成した後、レジスト膜４５をマスクとして、Ｐ（リン）を、注入エネルギー：約５０ｋｅＶ、ドーズ量（注入量）：約３．０×１０１３ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂと、選択トランジスタ４１の低濃度の不純物領域１４ａとが同時に形成される。
【００６１】
次に、図１６に示すように、低耐圧ｎチャネルトランジスタ４２および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うとともに、選択トランジスタ４１のゲート電極１９の幅よりも若干広い領域を覆うように、レジスト膜４６を形成した後、レジスト膜４６をマスクとして、Ｐ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。これにより、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂが形成される。このｎ型低濃度不純物領域４３ｂは、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂおよび選択トランジスタ４１の低濃度の不純物領域１４ａよりも深い領域まで形成される。また、選択トランジスタ４１の形成領域では、低濃度の不純物領域１４ａの不純物濃度よりも少し高い不純物濃度を有する不純物領域１４ｂが形成される。これにより、選択トランジスタ４１の形成領域では、不純物領域１４ａおよび不純物領域１４ｂからなるｎ型ソース／ドレイン領域４１ａが形成される。
【００６２】
次に、図１７に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極１９の側面上に、絶縁膜からなるサイドウォールスペーサ２０を形成する。
【００６３】
次に、図１８に示すように、選択トランジスタ４１および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うようにレジスト膜４７を形成した後、レジスト膜４７をマスクとして、Ａｓを注入エネルギー：約７０ｋｅＶ、ドーズ量：約５．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃと、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃとが同時に形成される。そして、低耐圧ｎチャネルトランジスタ４２の形成領域では、ｎ型低濃度不純物領域４２ｂおよびｎ型高濃度不純物領域４２ｃからなるｎ型ソース／ドレイン領域４２ａが形成される一方、高耐圧トランジスタ４３の形成領域では、ｎ型低濃度不純物領域４３ｂおよびｎ型高濃度不純物領域４３ｃからなるｎ型ソース／ドレイン領域４３ａが形成される。
【００６４】
次に、図１９に示すように、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２および高耐圧トランジスタ４３の形成領域を覆うようにレジスト膜４８を形成した後、レジスト膜４８をマスクとして、ＢＦ２を注入エネルギー：約５０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａが形成される。
【００６５】
次に、図２０に示すように、熱処理を行うことによって、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａ中のｐ型不純物が熱拡散される。これにより、低耐圧ｐチャネルトランジスタ４４のサイドウォールスペーサ２０の下方までｐ型ソース／ドレイン領域４４ａが形成される。そして、上記第１実施形態と同様のプロセスにより、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の各々の形成領域上を覆うように１層目の層間絶縁膜２１を形成する。そして、１層目の層間絶縁膜２１の選択トランジスタ４１のｎ型ソース／ドレイン領域４１ａ、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａ、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａおよび低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａの各々に対応する所定領域に、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅをそれぞれ形成する。そして、１層目の層間絶縁膜２１の選択トランジスタ４１のソース領域と、低耐圧ｎチャネルトランジスタ４２の形成領域と、高耐圧トランジスタ４３の形成領域とに対応する領域上を覆うようにレジスト膜４９を形成する。その後、レジスト膜４９をマスクとして、ＢＦ２を注入エネルギー：約４０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃと、ｐ型不純物領域１５とが同時に形成される。このｐ型不純物領域１５とｎ型不純物領域１４とによりダイオードが形成される。
【００６６】
最後に、図２１に示すように、１層目の層間絶縁膜２１の選択トランジスタ４１のドレイン領域と、低耐圧ｐチャネルトランジスタ４４の形成領域とに対応する領域上を覆うようにレジスト膜５０を形成した後、レジスト膜５０をマスクとして、Ｐ（リン）を注入エネルギー：約２５ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、選択トランジスタ４１のソース領域と、低耐圧ｎチャネルトランジスタ４２のソース／ドレイン領域４２ａと、高耐圧トランジスタ４３のソース／ドレイン領域４３ａとの各々にｎ型コンタクト領域４１ｃ、４２ｄおよび４３ｄがそれぞれ形成される。この後、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅ内にプラグ２３を埋め込む。上記のようにして、図１４に示したような選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４が形成される。
【００６７】
第１実施形態の変形例による上記以外の製造プロセスは、上記第１実施形態による製造プロセスと同様である。
【００６８】
第１実施形態の変形例では、上記のように、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂを選択トランジスタ４１のｎ型の不純物領域１４ｂの不純物濃度と同じ不純物濃度を有するように構成するとともに、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃを低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃの不純物濃度と同じ不純物濃度を有するように構成するとともに、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂを選択トランジスタ４１のｎ型の不純物領域１４ａの不純物濃度と同じ不純物濃度を有するように構成することによって、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂを選択トランジスタ４１の不純物領域１４ｂと同じ工程で形成することができるとともに、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃを低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃと同じ工程で形成することができる。また、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂを選択トランジスタ４１の不純物領域１４ａと同じ工程で形成することができる。また、ダイオードを構成するｐ型不純物領域１５を低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃと同じ工程で形成することができる。これにより、メモリセルアレイに選択トランジスタ４１とダイオードとを形成する場合に、周辺回路の低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４と製造プロセスを一部共通化することができるので、選択トランジスタ４１およびダイオードを設けたとしてもそれほど製造プロセスが複雑化することがない。なお、第１実施形態のさらに別の変形例として、選択トランジスタ４１のソース領域を低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａと同様に構成することも可能である。
【００６９】
（第２実施形態）
図２２は、本発明の第２実施形態によるＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構成を示した回路図である。図２３および図２４は、図２２に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）素子の構成を説明するための模式図である。図２５は、図２２に示した第２実施形態によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。図２６は、図２５に示した第２実施形態によるＭＲＡＭのメモリセルアレイの１５０−１５０線に沿った断面図であり、図２７は、図２５に示した第２実施形態によるＭＲＡＭのメモリセルアレイの２００−２００線に沿った断面図である。図２２〜図２７を参照して、本発明の第２実施形態によるＭＲＡＭの構成について説明する。この第２実施形態では、クロスポイント型のＭＲＡＭにおいて、選択トランジスタのドレイン領域と、メモリセルに含まれるダイオードのカソードとを共通の不純物領域で形成した例について説明する。
【００７０】
第２実施形態によるＭＲＡＭでは、図２２に示すように、メモリセルアレイ５６に配置された各メモリセル５９は、１つのダイオード６０と、１つのＴＭＲ素子６２とを備えている。なお、このＴＭＲ素子６２は、本発明の「抵抗変化を伴う素子」の一例である。また、ＴＭＲ素子６２の一方電極は、ダイオード５０のアノードに接続されているとともに、他方電極は、ビット線（ＢＬ）８に接続されている。第２実施形態によるＭＲＡＭの上記以外の回路構成は、上記第１実施形態によるマスクＲＯＭの回路構成と同様である。
【００７１】
また、ＴＭＲ素子６２は、図２３および図２４に示すように、薄い酸化膜（アルミナ）からなる非磁性層６２ａを磁性体からなるピン層６２ｂおよびフリー層６２ｃで挟んだ構成を有している。ピン層６２ｂは、磁気の向きが変化しにくい特性を有する磁性層によって構成されている。また、フリー層６２ｃは、磁気の向きが変化しやすい磁性層によって構成されている。また、ＴＭＲ素子６２は、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが同じ場合と異なる場合とで、ＴＭＲ素子６２を介して流れる電流の大きさが変化するように構成されている。すなわち、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが同じ場合には、ＴＭＲ素子６２の抵抗が小さくなることによりＴＭＲ素子６２を介して流れる電流Ｉ０（図２３参照）は大きくなる。一方、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが異なる場合には、ＴＭＲ素子６２の抵抗が大きくなることによりＴＭＲ素子６２を介して流れる電流Ｉ１（図２４参照）は小さくなる。
【００７２】
また、第２実施形態によるＭＲＡＭのメモリセルアレイ５６では、図２５および図２６に示すように、ｐ型シリコン基板１３の上面に、Ｐ（リン）を含有するｎ型不純物領域６４が所定の間隔を隔てて複数形成されている。なお、このｎ型不純物領域６４は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域６４内には、Ｂ（ボロン）を含有するｐ型不純物領域６５が形成されている。なお、このｐ型不純物領域６５は、本発明の「第２不純物領域」の一例である。また、ｐ型不純物領域６５とｎ型不純物領域６４とによって、ダイオード６０が構成されている。また、ｎ型不純物領域６４の延びる方向に沿ってｎ型不純物領域６４の両側には、図２６に示すように、選択トランジスタ６１が設けられている。
【００７３】
ここで、第２実施形態では、ｎ型不純物領域６４は、複数（８個）のダイオード６０のカソードおよび選択トランジスタ６１のドレイン領域６６として共通に用いられている。また、選択トランジスタ６１のｎ型ソース領域６７が、ｐ型シリコン基板１３の上面にｎ型不純物領域６４と所定の間隔を隔てて設けられている。また、ｎ型ソース領域６７には、１層目のプラグ２３をｎ型ソース領域６７に接続する際の接触抵抗を低減するためのｎ型コンタクト領域６７ｃが形成されている。また、ｎ型不純物領域６４とソース領域６７との間のチャネル領域上には、ゲート絶縁膜６８を介してポリシリコンからなるゲート電極６９が設けられている。
【００７４】
また、ビット線ＢＬの延びる方向に隣接する２つのｎ型不純物領域６４間には、図２５に示すように、シリコン酸化膜からなる素子分離絶縁膜７０が形成されている。この素子分離絶縁膜７０上には、ポリシリコンからなるワード線７が設けられている。なお、上記のゲート電極６９は、このワード線７と一体的に形成されている。また、ｐ型シリコン基板１３の上面上にワード線７を覆うように設けられた１層目の層間絶縁膜２１上には、図２５および図２７に示すように、Ａｌからなるワード線７の裏打ち配線７１がワード線７に対応して設けられている。この裏打ち配線７１は、所定の領域において、ワード線７とプラグ（図示せず）を介して接続されている。
【００７５】
また、１層目の層間絶縁膜２１上に設けられた２層目の層間絶縁膜２５上に、上記した構成を有するＴＭＲ素子６２が設けられている。このＴＭＲ素子６２のピン層６２ｂは、１層目のプラグ２３、接続層２４および２層目のプラグ２６を介してｐ型不純物領域６５（ダイオード６０のアノード）と接続されている。また、ＴＭＲ素子６２のフリー層６２ｃの上には、Ａｌからなるビット線８が形成されている。このビット線８は、ワード線７の裏打ち配線７１の延びる方向と直交する方向に延びるように形成されている。
【００７６】
第２実施形態によるＭＲＡＭの上記以外の構成は、上記第１実施形態によるマスクＲＯＭの構成と同様である。
【００７７】
次に、図２５を参照して、第２実施形態によるＭＲＡＭの動作について説明する。
【００７８】
第２実施形態によるＭＲＡＭにおいてデータを書き換える際には、ビット線８と、ワード線７の裏打ち配線７１とに、互いに直交する電流を流す。これにより、そのビット線８と裏打ち配線７１との交点にあるＴＭＲ素子６２のみのデータを書き換えることが可能である。具体的には、裏打ち配線７１と、ビット線８とに流れる各電流が磁界を発生するとともに、その２つの磁界の和（合成磁界）がＴＭＲ素子６２に働く。この合成磁界によってＴＭＲ素子６２のフリー層６２ｃの磁気の向きが反転する。これにより、ＴＭＲ素子６２の保持するデータが、たとえば、「１」から「０」に書き換えられる。また、第２実施形態によるＭＲＡＭからデータを読み出す際の動作としては、ＴＭＲ素子６２の抵抗変化によって流れる電流の変化に基づいてセンスアンプ４によりデータ「０」または「１」を判別する。これ以外の読み出し動作は、上記第１実施形態によるマスクＲＯＭの動作と同様である。
【００７９】
第２実施形態によるＭＲＡＭでは、上記のように、ダイオード１０上にＴＭＲ素子６２が設けられたＭＲＡＭにおいて、メモリセルサイズを小さくすることができるとともに、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
【００８０】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００８１】
図２８は、第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。図２９は、図２８に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの２５０−２５０線に沿った断面図である。図３０は、図２８に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの３００−３００線に沿った断面図である。図２８〜図３０を参照して、第２実施形態の変形例によるＭＲＡＭの構成について説明する。
【００８２】
第２実施形態の変形例によるＭＲＡＭでは、上記第２実施形態によるＭＲＡＭと異なり、ＴＭＲ素子９２のピン層９２ｄに直接電流を流すことによりＴＭＲ素子９２のデータを書き換えるように構成されている。具体的には、図２８に示すように、ＴＭＲ素子９２は、２つに分割されたピン層９２ｂおよび９２ｄを有している。一方のピン層９２ｂは、図２８および図２９に示すように、プラグ２３を介してｐ型不純物領域６５（ダイオード６０のアノード）に接続されている。他方のピン層９２ｄは、図３０に示すように、ビット線８の延びる方向に対して直交する方向に延びるように形成されている。また、ピン層９２ｄは、所定の領域においてワード線７に接続されたプラグ（図示せず）と接続されている。なお、第２実施形態の変形例では、上記第２実施形態と異なり、ワード線７の裏打ち配線７１（図２５参照）は設けられていない。第２実施形態の変形例によるＭＲＡＭの上記以外の構成は、上記第２実施形態によるＭＲＡＭの構成と同様である。
【００８３】
次に、第２実施形態の変形例によるＭＲＡＭの動作について説明する。第２実施形態の変形例によるＭＲＡＭでは、データを書き換える際には、ビット線８と、ＴＭＲ素子９２の一方のピン層９２ｄとに、互いに直交する電流を流す。これにより、ビット線８とピン層９２ｄとに流れる各電流によって磁界が発生するとともに、その２つの磁界の合成磁界によって、フリー層９２ｃの磁気の向きが反転する。これにより、ＴＭＲ素子９２の保持するデータが、たとえば、「１」から「０」に書き換えられる。第２実施形態の変形例によるＭＲＡＭの上記以外の動作は、上記第２実施形態によるＭＲＡＭの動作と同様である。
【００８４】
第２実施形態の変形例では、上記のように、データを書き換える際にＴＭＲ素子９２のピン層９２ｄに電流を流すように構成することによって、フリー層９２ｃに近いピン層９２ｄにおいて磁界を発生させることができる。これにより、ピン層９２ｄに流す電流が小さい場合にも、フリー層９２ｃの磁気の向きを十分に反転させることができるので、ＴＭＲ素子９２のデータを小さい電流で効率良く書き換えることができる。
【００８５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８６】
たとえば、上記実施形態では、クロスポイント型のマスクＲＯＭやＭＲＡＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭやＭＲＡＭ以外のクロスポイント型のメモリやクロスポイント型以外のメモリに広く適用可能である。具体的には、上記第２実施形態では、抵抗変化を伴う素子としてＴＭＲ素子を用いたＭＲＡＭを例にとって説明したが、本発明はこれに限らず、抵抗変化を伴う素子としてＴＭＲ素子以外の素子を用いたメモリに本発明を適用してもよい。たとえば、熱によりアモルファス状態と結晶状態とに切り替わるのに伴って抵抗値が変化する素子を用いたＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）や、電圧パルスを印加することにより抵抗値が大幅に変化するＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子を用いたＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに本発明を適用してもよい。
【００８７】
また、上記第１実施形態では、ダイオードのカソードを構成するｎ型不純物領域１４を低濃度の不純物領域１４ａと不純物領域１４ａよりも少し高い不純物濃度を有する不純物領域１４ｂとによって構成したが、本発明はこれに限らず、ｎ型不純物領域１４の不純物領域１４ａと不純物領域１４ｂとが実質的に同じ不純物濃度を有するように構成してもよい。また、不純物領域１４ａのみによりｎ型不純物領域１４を構成するようにしてもよい。その場合、ｐ型不純物領域１５が不純物領域１４ａ内に形成されるようにイオン注入条件を設定するのが好ましい。また、上記実施形態および変形例のｐ型の領域とｎ型の領域との導電型を入れ替えてメモリを構成することも可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。
【図２】図１に示した第１実施形態によるマスクＲＯＭの構成を示した平面レイアウト図である。
【図３】図２に示した第１実施形態によるマスクＲＯＭの１００−１００線に沿った断面図である。
【図４】図２に示した第１実施形態によるマスクＲＯＭの破線領域Ａを拡大して示した拡大平面図である。
【図５】本発明の第１実施形態によるマスクＲＯＭの効果を説明するための回路図である。
【図６】本発明の第１実施形態によるマスクＲＯＭの効果を説明するための回路図である。
【図７】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態の変形例によるマスクＲＯＭの構成を説明するための断面図である。
【図１５】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１６】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１７】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１８】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１９】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２０】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２１】本発明の第１実施形態の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２２】本発明の第２実施形態によるＭＲＡＭの構成を示した回路図である。
【図２３】図２２に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ素子の構成を説明するための模式図である。
【図２４】図２２に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ素子の構成を説明するための模式図である。
【図２５】図２２に示した第２実施形態によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。
【図２６】図２５に示した第２実施形態によるＭＲＡＭのメモリセルアレイの１５０−１５０線に沿った断面図である。
【図２７】図２５に示した第２実施形態によるＭＲＡＭのメモリセルアレイの２００−２００線に沿った断面図である。
【図２８】第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。
【図２９】図２８に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの２５０−２５０線に沿った断面図である。
【図３０】図２８に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの３００−３００線に沿った断面図である。
【図３１】従来の一例によるマスクＲＯＭの構成を示した平面レイアウト図である。
【図３２】図３１に示した従来の一例によるマスクＲＯＭの５００−５００線に沿った断面図である。
【符号の説明】
【００８９】
８  ビット線（配線）
９、５９  メモリセル
１０、６０  ダイオード
１１、４１、６１  選択トランジスタ
１３  ｐ型シリコン基板（半導体基板）
１４、６４  ｎ型不純物領域（第１不純物領域）
１４ａ  不純物領域（第４不純物領域）
１４ｂ  不純物領域（第５不純物領域）
１５、６５  ｐ型不純物領域（第２不純物領域）
１７、４１ａ、６７  ソース領域
１７ａ  ｎ型低濃度不純物領域（第３不純物領域）
１７ｂ  ｎ型高濃度不純物領域
２１  層間絶縁膜
２２  コンタクトホール（開口部）
４２  低耐圧ｎチャネルトランジスタ
４２ａ  ｎ型ソース／ドレイン領域
４２ｂ  ｎ型低濃度不純物領域（第６不純物領域）
４２ｃ  ｎ型高濃度不純物領域
４３  高耐圧トランジスタ
４３ａ  ｎ型ソース／ドレイン領域
４３ｂ  ｎ型低濃度不純物領域（第６不純物領域）
４３ｃ  ｎ型高濃度不純物領域
４４  低耐圧ｐチャネルトランジスタ
４４ａ  ｐ型ソース／ドレイン領域
４４ｃ  ｐ型コンタクト領域（コンタクト領域）
６２、９２  ＴＭＲ素子（素子）
【図１】
2005268370.tif 000003
【図２】
2005268370.tif 000004
【図３】
2005268370.tif 000005
【図４】
2005268370.tif 000006
【図５】
2005268370.tif 000007
【図６】
2005268370.tif 000008
【図７】
2005268370.tif 000009
【図８】
2005268370.tif 000010
【図９】
2005268370.tif 000011
【図１０】
2005268370.tif 000012
【図１１】
2005268370.tif 000013
【図１２】
2005268370.tif 000014
【図１３】
2005268370.tif 000015
【図１４】
2005268370.tif 000016
【図１５】
2005268370.tif 000017
【図１６】
2005268370.tif 000018
【図１７】
2005268370.tif 000019
【図１８】
2005268370.tif 000020
【図１９】
2005268370.tif 000021
【図２０】
2005268370.tif 000022
【図２１】
2005268370.tif 000023
【図２２】
2005268370.tif 000024
【図２３】
2005268370.tif 000025
【図２４】
2005268370.tif 000026
【図２５】
2005268370.tif 000027
【図２６】
2005268370.tif 000028
【図２７】
2005268370.tif 000029
【図２８】
2005268370.tif 000030
【図２９】
2005268370.tif 000031
【図３０】
2005268370.tif 000032
【図３１】
2005268370.tif 000033
【図３２】
2005268370.tif 000034