(57)【要約】【課題】  ユニポーラトランジスタ及び半導体集積回路装置に関し、ＬＳＩの製造工程を利用するとともに、安定な空洞ゲート構造を提供する。【解決手段】  ユニポーラトランジスタのゲート電極領域の少なくともゲート絶縁膜２側の領域を、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４とする。【選択図】          図１
2005142346.tif 000002
【特許請求の範囲】
【請求項１】
ユニポーラトランジスタの自己整合型ゲート電極領域の少なくともゲート絶縁膜側の領域を、チャネル幅方向に沿った上下左右が閉鎖された空洞領域としたことを特徴とするユニポーラトランジスタ。
【請求項２】
上記空洞領域の上部がゲート電極で構成されることを特徴とする請求項１記載のユニポーラトランジスタ。
【請求項３】
上記空洞領域の上部に絶縁層を介してチャネル長方向に延在する複数のゲート電極を上記チャネル幅方向に沿って配置したことを特徴とする請求項１記載のユニポーラトランジスタ。
【請求項４】
上記空洞領域に流体、気体、粒体、可動体、イオン、或いは、分子のいずれかを配置したことを特徴とする請求項１乃至３のいずれか１項に記載のユニポーラトランジスタ。
【請求項５】
請求項１乃至４のいずれか１項に記載のユニポーラトランジスタと、自己整合型ゲート電極を有するユニポーラトランジスタとをモノリシックに一体に構成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユニポーラトランジスタ及び半導体集積回路装置に関するものであり、特に、センシング或いはメモリ作用のための空洞構造のゲートの構成に特徴のあるユニポーラトランジスタ及び半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年では、センサを搭載した電子機器、情報端末、ゲーム機が登場しているが、この様な機器においては種々の状態をセンサで感知し、 内蔵のＬＳＩで演算処理することで、色々な新しい機能を持たせており、今後さらに発展していくものと考えられる。
【０００３】
一方、近年、種々のロボットが登場してくるようになったが、こちらも多くのセンサを各部に備えており、これらの情報をＬＳＩで処理することにより、自立や複雑な動きが可能になっている。
【０００４】
これまでのセンサはＬＳＩと別の素子であり、ＬＳＩとは異なる製造プロセスを経て形成されたもので、これらのセンサを一構成部品としてＬＳＩと組みあわせることにより、目的の機能を有する電子機器に仕立てられていた。
【０００５】
例えば、センサとしては、ＭＯＳＦＥＴのゲート電極領域にＬＴＯ（低温酸化）膜からなる犠牲酸化膜を設けて、ゲート電極をＴＬＯ膜上に形成したのち、ＬＴＯ膜をエッチング除去し、ゲート電極の直下に空洞部を形成し、この空洞部の加速度による撓みを利用して加速度センサを構成することが提案されている（例えば、特許文献１参照）。
【０００６】
また、ゲート電極の直下に空隙部を設け、この空隙部に測定対象となるガスを流すことによってガス濃度をセンシングするガスセンサも提案されている（例えば、特許文献２参照）。
【０００７】
しかし、今後、センサとＬＳＩは一体化したものに発展していくものと予想され、それによって、コストが安くなり、小型化が可能になり、接続配線における信号遅延がなくなり高速化される等の色々な利点が生まれてくる。
【０００８】
この様なセンサとＬＳＩとを一体化するものとして、通常の自己整合工程を用いてソース・ドレイン領域及びエクステンション領域を形成してトランジスタ構造を構成し、センサ部においては、ゲート絶縁膜に相当する熱酸化膜等からなるダミー層を最終的に除去してゲート電極の直下に空洞部を設けて圧力センサを構成することが提案されている（例えば、特許文献３参照）。
【特許文献１】特開平１０−３０３４１４号公報
【特許文献２】特開平０９−０３３４６７号公報
【特許文献３】特開平１０−１７８１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１及び特許文献２の場合には、センサ部の構成が特殊であり、仮に、センサとＬＳＩとを一体形成するとしても、センサとＬＳＩとを同じ工程で形成することができず、低コスト化が実現できないという問題がある。
【００１０】
また、上記の特許文献３の場合には、ＬＳＩの製造工程を利用しているものの、熱酸化膜等からなるダミー層を層間絶縁膜等の他の酸化膜或いはＳｉ基板に影響を与えることなく選択的にエッチング除去することは困難であるという問題がある。
【００１１】
また、活性なチャネル領域の表面は剥き出しになるため、仮に空洞部を不活性ガス等で充填したとしても表面状態が変化することを防止することは困難であり、それによって、測定出力が経時的に変化して精度の高い測定或いは安定な動作が困難であるという問題がある。
【００１２】
したがって、本発明は、ＬＳＩの製造工程を利用するとともに、センサ或いはメモリに適した安定な空洞ゲート構造を提供することを目的とする。
【課題を解決するための手段】
【００１３】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。なお、図における符号１，３，６は、各々半導体基板、ソース・ドレイン領域、及び、シリサイド層である。
図１参照
上記課題を解決するために、本発明は、ユニポーラトランジスタにおいて、ユニポーラトランジスタの自己整合型ゲート電極領域の少なくともゲート絶縁膜２側の領域を、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としたことを特徴とする。
【００１４】
この様に、ユニポーラトランジスタの自己整合型ゲート電極領域の少なくともゲート絶縁膜２側の領域を空洞領域４とすることによって、即ち、ゲート電極を選択的に除去することによって、ＬＳＩの製造工程と両立することができるのでセンサ等として動作するユニポーラトランジスタを低コストで製造することができるとともに、製造工程的にも表面状態的にも安定な空洞ゲート構造を実現することができる。
【００１５】
この場合、空洞領域４の上部は、サリサイド電極の下部のみを除去してシリサイドゲート電極となるようにしても良いし、或いは、ＥＰＲＯＭのフローティングゲート電極を除去して絶縁層を介してチャネル幅方向に延在するゲート電極となるようにしても良い。
【００１６】
また、空洞領域４の上部に絶縁層を介してチャネル幅方向に延在するゲート電極を設けても良く、それによって、被検出媒質の移動速度等を検出することによって、被検出媒質に印加される外力の強度等の測定が可能になる。
【００１７】
この場合、空洞領域４の少なくとも一方の端部を開放構造としても良く、それによって、空洞領域４への被検出媒質の出し入れ、或いは、流動を容易にすることができる。
【００１８】
また、空洞領域４は密閉空間としても良く、この空洞領域４のチャネル幅方向の両端部に、絶縁層を介して一対の電極を設けることによって、分極物質或いはイオン性物質を被検出媒体とした場合には、メモリ作用を持たせることができる。
【００１９】
或いは、空洞領域４のチャネル幅方向の両端部のチャネル幅方向に垂直な断面積を、チャネル領域５上の部分のチャネル幅方向に垂直な断面積より大きくすることによって、被検出媒質に印加される外力の強度等をより高感度で測定することができる。
【００２０】
上記の各場合、空洞領域４には流体、気体、粒体、可動体、イオン、或いは、分子のいずれかの被検出媒質を配置すれば良く、被検出媒質の種類によって、センサ或いはメモリとして機能させることができる。
【００２１】
上述のユニポーラトランジスタと、通常の自己整合型ゲート電極を有するユニポーラトランジスタとをモノリシックに一体に構成することによって、低コスト及び小型のセンサ付き半導体集積回路装置を実現することができる。また、相互接続配線の一連の多層配線の製造工程で形成することができるので、センサ部とＬＳＩ部とを結ぶ配線長を短くすることができ、それによって、高速化も可能になる。
【００２２】
なお、上述のユニポーラトランジスタを製造する場合には、自己整合型ゲート電極に対するコンタクトホールを通じて、自己整合型ゲート電極の少なくともゲート絶縁膜２側の領域を選択的に除去し、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としても良いし、或いは、ＥＰＲＯＭ構造の場合には、フローティングゲート電極に対するコンタクトホールを通じて、フローティングゲート電極を選択的に除去し、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としても良い。
【００２３】
この場合、除去対象となるゲート電極を一旦メタル、特に、Ａｌに置換した後、 選択的に除去して空洞領域４とすることが望ましく、それによって、ゲート電極の選択的除去が容易になる。
【００２４】
また、ゲート電極を除去する場合には、除去対象となるゲート電極に接続する多層配線を一連の工程で同時に除去するようにしても良く、それによって、空洞領域４を層間絶縁膜の最上層の表面まで引き出すことができ、被検出媒質の導入が容易になる。
【発明の効果】
【００２５】
本発明によれば、従来のユニポーラトランジスタを、基本構造を変更することなく、センサ或いはメモリとして使用することができ、通常のＬＳＩの機能（演算、記憶・・・）と混載することが容易になるので、電子機器全体として、低コスト化が実現でき、小型化が可能となり、配線遅延を抑制し高速化が可能となる。
【発明を実施するための最良の形態】
【００２６】
本発明においては、センサ或いはメモリとなるユニポーラトランジスタを、周辺回路或いはロジック回路を構成する通常のユニポーラトランジスタの製造工程を利用して形成したのち、センサ或いはメモリとなるユニポーラトランジスタのゲート電極の少なくともゲート絶縁膜側の領域を選択的に除去して空洞ゲート構造を形成するものであり、それによって、空洞ゲート構造の安定化が可能になるとともに、センサとＬＳＩとのモノリシック化、低コスト化、小型化、高速化が可能になる。
【実施例１】
【００２７】
ここで、図２乃至図９を参照して、本発明の実施例１のセンサの製造工程を説明するが、各図における上側の図はゲート幅方向に垂直な断面図であり、下側の図は、ゲート幅方向に沿った断面図である。
図２参照  
まず、通常の自己整合型ＭＯＳＦＥＴの製造工程を利用して、ｎ型シリコン基板１１に素子分離酸化膜１２を形成するとともに、素子分離酸化膜１２で囲まれたｐ型ウエル領域１３を形成する。
【００２８】
次いで、ｐ型ウエル領域１３の表面に熱酸化膜からなるゲート酸化膜１４を形成したのち、多結晶シリコン膜及びＳｉＯ2 膜を堆積させたのち、例えば、０．１μｍの幅にパターニングすることによってゲート電極１５及びキャップ層１６を形成する。
【００２９】
次いで、ゲート電極１５及びキャップ層１６をマスクとしてＡｓをイオン注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１７を形成する。
【００３０】
図３参照  
次いで、全面にＳｉＯ2 膜を形成したのち、異方性エッチングを施すことによってサイドウォール１８を形成し、次いで、サイドウォール１８をマスクとして再びＡｓをイオン注入することによってｎ+ 型ソース・ドレイン領域１９を形成する。
【００３１】
次いで、全面にＣｏ膜を堆積させたのち、熱処理を施すことによってｎ+ 型ソース・ドレイン領域１９の表面にＣｏＳｉ2 からなるシリサイド層２０を形成し、次いで、未反応のＣｏ膜を選択的にエッチング除去する。
【００３２】
図４参照  
次いで、層間絶縁膜２１を設けて表面を平坦化したのち、ｎ+ 型ソース・ドレイン領域１９に達するコンタクトホールを設け、次いで、全面に薄いＴｉＮ膜２２を堆積させたのち、コンタクトホールを完全に埋め込むようにＷ膜を堆積させ、次いで、ＣＭＰ（化学機械研磨）法を用いて表面を平坦化することによってＷプラグ２３を形成する。
【００３３】
次いで、ゲートコンタクト側において、ゲート電極１５に達するコンタクトホール２４を形成する。
【００３４】
図５参照  
次いで、全面にＡｌ層２５を堆積させたのち、Ａｌ層２５の上に次の熱処理工程における効率を高めるためのＴｉ層２６を堆積させる。
【００３５】
図６参照  
次いで、例えば、Ｎ2 雰囲気中において、４００℃において３０分間の熱処理を施すことによって、多結晶シリコンからなるゲート電極１５をＡｌ置換層２７に置換する。この熱処理工程において、ゲート電極１５の幅が０．１μｍで高さが０．１５μｍの場合には、約８μｍの厚さの多結晶シリコンがＡｌに置換される。
【００３６】
図７参照  
次いで、Ｗプラグ２３が露出するまでＣＭＰ法でＡｌ層２５を除去して表面を平坦化する。
【００３７】
図８参照  
次いで、通常の多層配線構造と同様に、Ａｌ配線の形成工程、層間絶縁膜の形成工程、Ｗプラグの製造工程、及び、ＣＭＰ法による平坦化工程を必要とする層数分だけ繰り返して行って、Ａｌ配線２８，３１，３４，３７、層間絶縁膜２９，３２，３５、及び、Ｗプラグ３０，３３，３６を形成する。この場合、図示を簡単にするためには、多層配線構造部を、トランジスタ部に比べて薄層化して示している。
なお、図示を省略しているが、Ｗプラグ３０，３３，３６の形成に先立ってＴｉＮ膜を形成している。
【００３８】
図９参照  
次いで、Ａｌ置換層２７に接続するＡｌ配線３７のみを露出する開口部を有するレジストパターン３８を設け、このレジストパターン３８をマスクとしてＨ2 ＳＯ4 を用いたウェット・エッチングを施すことによって、Ａｌ配線３７→Ｗプラグ３６→Ａｌ配線３４→Ｗプラグ３３→Ａｌ配線３１→Ｗプラグ３０→Ａｌ配線２８→Ａｌ層２５→Ａｌ置換層２７を順次エッチング除去して空洞ゲート４０とそれに連なる引出し空洞部３９を形成することによって実施例１のセンサの基本構成が完成する。
【００３９】
なお、周辺回路或いはロジック回路等を構成するＭＯＳＦＥＴにおいては、Ａｌ層２５によるゲート電極１５の置換工程自体を行わないか、もしくは、ゲート電極１５の置換工程を行ってもＡｌ置換層２７の除去工程を行わない。
【００４０】
図１０参照  
この空洞ゲート４０内に引出し空洞部３９を介して流体、ガス、粒体、イオン、分子の被検出媒質４１を導入すると、導入する被検出媒質４１によって抵抗が異なるため、ゲート電圧を印加する何らかの電極から抵抗を通じて電圧降下が生じチャネル領域に掛かる電圧が変わるためソース・ドレイン間を流れる電流が変わり、それによって、被検出媒質４１の抵抗値或いはイオン濃度等をセンスすることができる。
【００４１】
図１１参照  
また、被検出媒質４１が誘電体の場合には、誘電率が異なるため、 ゲート絶縁膜と直列につながるキャパシタの容量が変わり、その結果、ゲート電極に掛かる電圧が変わるため、ソース・ドレイン間を流れる電流が変わり、被検出媒質の誘電率等をセンスすることができる。
【００４２】
図１２参照  
図１２は、被検出媒質の有無による誘電率の変化を利用した傾きセンサの概念的構成図であり、予め充填した被検出媒質４１の誘電率を取得しておくと、傾斜量によってチャネル領域上に存在する媒質の量が異なるため、誘電率も異なるため、傾斜量に応じてドレイン電流が変化することになる。
【００４３】
なお、実施例１においては、ゲート電圧を印加する電極は、特に図示していないが、配線の一部を利用してゲート電圧を印加する電極とすれば良く、ゲート電界は、電極→引出し空洞部３９→被検出媒質４１→ゲート絶縁膜１４を介してチャネル領域に印加されることになる。
【００４４】
以上説明したように、実施例１においては、通常の自己整合型のＭＯＳＦＥＴの製造工程を利用して基本構造を形成するとともに、ゲート電極１５をＡｌで置換し、このＡｌ置換層２７を選択的に除去しているので、チャネル領域に自己整合した空洞ゲート４０を再現性良く形成することができる。
【００４５】
なお、ゲート電極１５を多結晶シリコンのままで除去しようとすると、エッチング液としてＨＦ＋ＨＮＯ3 溶液が必要になり、このＨＦ＋ＨＮＯ3 溶液はＳｉＯ2 膜に対してもエッチング作用があるので、エッチング時間が長くなると、層間絶縁膜等もエッチングされ、信頼性が低下することになる。
【００４６】
また、ゲート電極１５予めＡｌで形成すると、Ａｌ置換することなく選択的除去が可能になるが、ソース・ドレイン領域を自己整合工程で形成する場合、一般的にはソース・ドレイン領域の不純物を活性化するために９００〜１１００℃の熱処理が必要になり、融点６６０℃のアルミニウムは溶けてしまうので適用することができず、素子の微細化が困難になる。
【００４７】
また、実施例１においては、チャネル領域上のゲート絶縁膜は、Ａｌ置換層２７の除去工程でエッチングされることなく安定に残存するので、チャネル領域が露出することがなく、したがって、特性が経時的に変化することがない。
【実施例２】
【００４８】
次に、図１３を参照して、ゲート電圧を印加する電極をチャネル領域から離れた位置に設けた本発明の実施例２のセンサを説明する。
図１３参照  
図１３は、本発明の実施例２のセンサの概略的平面図であり、例えば、ＥＰＲＯＭの製造工程を利用して、制御ゲートの製造工程を利用してサイドゲート電極４２を形成したものである。
【００４９】
図１４参照  
図１４は、図１３のセンサを傾きセンサとして用いる場合の概念的構成図であり、予め充填した被検出媒質４１の抵抗率を取得しておくと、傾斜量によってサイドゲート電極４２からチャネル領域までの抵抗値が異なるため、傾斜量に応じてドレイン電流が変化することになる。
【実施例３】
【００５０】
次に、図１５乃至図２０を参照して空洞ゲート上に自己整合したゲート電極を設けた本発明の実施例３のセンサの製造工程を説明するが、この場合には、上記の実施例１におけるシリサイド形成工程においてゲート電極上にもシリサイド層を設けたものである。
なお、この場合には、チャネル幅方向に沿った断面図及び、最終構成の概略平面図を示す。
【００５１】
図１５参照  
通常の自己整合型ＭＯＳＦＥＴの製造工程を利用して、ｎ型シリコン基板１１に素子分離酸化膜１２を形成するとともに、素子分離酸化膜１２で囲まれたｐ型ウエル領域１３を形成する。
【００５２】
次いで、ｐ型ウエル領域１３の表面に熱酸化膜からなるゲート酸化膜１４を形成したのち、多結晶シリコン膜及びＳｉＮ膜を堆積させたのち、例えば、０．１μｍの幅にパターニングすることによってゲート電極１５及びキャップ層４３を形成する。
【００５３】
次いで、ゲート電極１５及びキャップ層４３をマスクとしてＡｓをイオン注入することによってｎ- 型ＬＤＤ領域（図示せず）を形成したのち、全面にＳｉＯ2 膜を形成して異方性エッチングを施すことによってサイドウォール１８を形成し、次いで、サイドウォール１８をマスクとして再びＡｓをイオン注入することによってｎ+ 型ソース・ドレイン領域（図示せず）を形成する。
【００５４】
図１６参照  
次いで、ＳｉＮ膜からなるキャップ層４３を選択的に除去したのち、全面にＣｏ膜を堆積させ、次いで、熱処理することにより、ｎ+ 型ソース・ドレイン領域の表面上にＣｏＳｉ2 からなるシリサイド層（図示せず）を形成すると同時にゲート電極１５上にもＣｏＳｉ2 からなるシリサイド層４４を形成したのち、未反応のＣｏ膜を選択的にエッチング除去する。
【００５５】
図１７参照  
次いで、層間絶縁膜２１を設けて表面を平坦化したのち、ｎ+ 型ソース・ドレイン領域に達するコンタクトホール及びシリサイド層４４に達するコンタクトホールを設け、次いで、全面に薄いＴｉＮ膜２２を堆積させたのち、コンタクトホールを完全に埋め込むようにＷ膜を堆積させ、次いで、ＣＭＰ（化学機械研磨）法を用いて表面を平坦化することによってｎ+ 型ソース・ドレイン領域上に設けたシリサイド層に対するＷプラグ（図示せず）を形成するとともに、シリサイド層４４に対するＷプラグ４５を形成する。
【００５６】
次いで、ゲート電極１５の一方の端部側において、ゲート電極１５に達するコンタクトホール４６を形成する。
【００５７】
図１８参照  
次いで、全面にＡｌ層２５を堆積させたのち、Ａｌ層２５の上に次の熱処理工程における効率を高めるためのＴｉ層２６を堆積させる。
【００５８】
図１９参照  
次いで、例えば、Ｎ2 雰囲気中において、４００℃において３０分間の熱処理を施すことによって、多結晶シリコンからなるゲート電極１５をＡｌ置換層２７に置換する。この熱処理工程において、ゲート電極１５の幅が０．１μｍの場合には、約８μｍの厚さの多結晶シリコンがＡｌに置換されるが、シリサイド層４４は殆ど置換されることがない。
【００５９】
図２０参照  
次いで、Ｗプラグ４５が露出するまでＣＭＰ法でＡｌ層２５を除去して表面を平坦化する。
【００６０】
図２１参照  
次いで、通常の多層配線構造と同様に、Ａｌ配線の形成工程、層間絶縁膜の形成工程、Ｗプラグの製造工程、及び、ＣＭＰ法による平坦化工程を必要とする層数分だけ繰り返して行って、Ａｌ配線２８，３１，３４，３７、層間絶縁膜２９，３２，３５、及び、Ｗプラグ３０，３３，３６を形成する。この場合、図示を簡単にするためには、多層配線構造部を、トランジスタ部に比べて薄層化して示している。
なお、図示を省略しているが、Ｗプラグ３０，３３，３６の形成に先立ってＴｉＮ膜を形成している。
【００６１】
図２２参照  
次いで、Ａｌ置換層２７に接続するＡｌ配線３７のみを露出する開口部を有するレジストパターン３８を設け、このレジストパターン３８をマスクとしてＨ2 ＳＯ4 を用いたウェット・エッチングを施すことによって、Ａｌ配線３７→Ｗプラグ３６→Ａｌ配線３４→Ｗプラグ３３→Ａｌ配線３１→Ｗプラグ３０→Ａｌ配線２８→Ａｌ層２５→Ａｌ置換層２７を順次エッチング除去して空洞ゲート４０とそれに連なる引出し空洞部３９を形成することによって実施例３のセンサの基本構成が完成する。
【００６２】
図２３参照  
図２３は、実施例３の最終構成を示す概略的平面図であり、空洞ゲート４０の引出し空洞部３９と対向する他端側にゲートコンタクトとなるＷプラグ４５が形成された構造となる。
【００６３】
次に、図２４を参照して、実施例３のセンサを用いた化学物質／ＤＮＡの分析方法を説明する。
図２４参照  
図２４は、実施例３のセンサを用いた化学物質／ＤＮＡの分析方法の説明図であり、空洞ゲート４０内に被検出媒質４１として化学物質或いはＤＮＡを流すようにしたものであり、化学物質或いはＤＮＡ等を流せば、時間と共に、誘電率、抵抗が変わるので、材料の組成の移り変わりを知ることができる。
【００６４】
特に、ＤＮＡに関しては、ＤＮＡの塩基配列をも読み取ることができるが、この場合には、シリサイド層４４からなる上部ゲート電極の幅を１０ｎｍ程度にする必要がある。
なお、現状では、６ｎｍのチャネル長のＭＯＳＦＥＴの動作が確認されている。
【００６５】
次に、図２５を参照して、実施例３のセンサを用いた液滴成分の分析方法を説明する。  図２５参照  
図２５は、実施例３のセンサを用いた液滴成分の分析方法の説明図であり、空洞ゲート４０内に化学物質を液滴状に流すものであり、液滴の状態によって誘電率、抵抗が変わるので、液滴を構成する化学物質の濃度、成分、イオン化度等を分析することができる。
【実施例４】
【００６６】
次に、図２６を参照して、本発明の実施例４のセンサを説明する。
図２６参照  
図２６は、本発明の実施例４のセンサのチャネル幅方向に沿った概略的断面図であり、基本的構成は、上記の実施例３と同様であるが、ここでは、引出し空洞部３９の開放端面をガラス、プラスチック、或いは、金属からなる封止部材４７で封止したものである。
【実施例５】
【００６７】
次に、図２７を参照して、本発明の実施例５のセンサを説明する。
図２７参照  
図２７は、本発明の実施例５のセンサのチャネル幅方向に沿った概略的断面図であり、基本的構成は、上記の実施例３と同様であるが、ここでは、引出し空洞部３９の空洞ゲート４０との接続部側を、プラスチック、或いは、金属からなる封止部材４７で封止したものである。
【００６８】
次に、図２８を参照して、本発明の実施例４または５のセンサを用いたメモリを説明する。
図２８参照  
図２８は、本発明の実施例４または５のセンサを用いたメモリの説明図であり、空洞ゲート４０内に、例えば、シリコーン油からなる作動流体４８にアミノ酸或いはブチルアルコール等のイオン源４９を分散或いは溶解した溶液を封入したものであり、イオン源４９は作動流体４８中でイオン化した状態になる。
なお、この場合、メモリとして動作させるためには、空洞ゲート４０の長手方向の両端部に一対の電極５０，５１を設ける必要がある。
【００６９】
図２８の上側に示すように、電極５１を負にバイアスすると正イオンとなっているイオン源４９は電極５１側に泳動し、上部ゲート電極であるシリサイド層４４に電圧を印加すると、第１の状態を示すことになる。
【００７０】
一方、図２８の下側に示すように、電極５０を負にバイアスするとイオン源４９は電極５０側に泳動し、上部ゲート電極であるシリサイド層４４に電圧を印加すると、第１の状態は異なった第２の状態を示すことになり、この第１の状態及び第２の状態を”０”，”１”に対応させるとメモリ動作が可能になる。
【００７１】
この場合、作動流体４８中のイオン源４９は粘性の作用によって、電極５０，５１に印加する電圧を切った場合にもある程度の時間、例えば、数分間〜１週間程度はあまり移動しないので、不揮発性メモリとすることも可能である。
【００７２】
次に、図２９を参照して、本発明の実施例４または５のセンサを用いた他のメモリを説明する。
図２９参照  
図２９は、本発明の実施例４または５のセンサを用いた他のメモリの説明図であり、空洞ゲート４０内にＳｉ微粒子或いはポリマー等の分極した可動物体５２を封入したものである。
なお、この場合、メモリとして動作させるためには、空洞ゲート４０の長手方向の両端部に一対の電極５０，５１を設ける必要があるが、電極５０，５１は空洞ゲート４０内に露出した状態で配置されても或いは絶縁膜を介して配置されていても良い。
【００７３】
図２９の上側に示すように、電極５０，５１を負にバイアスすると分極している可動物体５２は分極した状態に応じて電極５１側に引き寄せられ、上部ゲート電極であるシリサイド層４４に電圧を印加すると、第１の状態を示すことになる。
【００７４】
一方、図２９の下側に示すように、電極５０，５１を正にバイアスすると分極した可動物体５２は電極５０側に泳動し、上部ゲート電極であるシリサイド層４４に電圧を印加すると、第１の状態とは異なった第２の状態を示すことになり、この第１の状態及び第２の状態を”０”，”１”に対応させるとメモリ動作が可能になる。
【００７５】
この場合、電極５０，５１に印加する電圧を切った場合に、可動物体５２は移動しないので不揮発性メモリとなる。
【実施例６】
【００７６】
次に、図３０を参照して、本発明の実施例６のセンサを説明する。
図３０参照  
図３０は、本発明の実施例６のセンサの空洞ゲート近傍の構成説明図であり、ここではＥＰＲＯＭの構造を用いてセンサを構成したものであり、図示していない部分の構成は実施例３のセンサと同様である。
【００７７】
図に示すように、ＥＰＲＯＭのフローティングゲートを除去して空洞ゲート４０とするとともに、第２ゲート絶縁膜５３上に設ける制御ゲート５４を複数に分割してマルチゲートとしたものであり、各制御ゲート５４には、図示ないもののコンタクトプラグが接続されている。
【００７８】
次に、図３１を参照して本発明の実施例６のセンサを用いたＤＮＡの分析方法を説明する。
図３１参照  
図３１は、本発明の実施例６のセンサを用いたＤＮＡの分析方法の説明図であり、空洞ゲート４０の一端側に設けた電極５０に電圧を印加すると電気泳動によってＤＮＡ５５が移動するが、その時、時間と共に、誘電率、抵抗が変わるので、ＤＮＡ５５の塩基配列をも読み取ることができる。
【００７９】
この場合、マルチゲートを用いているので、各制御ゲート５４のゲート長を０．０１μｍとしても、各制御ゲート５４の差分を取ることによって、ゲート長の１／１０程度の分解能でＤＮＡ５５の塩基配列を読み取ることが可能になる。
【実施例７】
【００８０】
次に、図３２を参照して、本発明の実施例７のマルチゲートセンサを説明する。
図３２参照  
図３２は、本発明の実施例７のマルチゲートセンサの構成説明図であり、上側の図は概略的平面図であり、また、下側の図は空洞ゲート近傍を示す概念的断面図であり、この場合には、実施例６と同様にＥＰＲＯＭの構造を利用している。
【００８１】
図に示すように、制御ゲートの製造工程で堆積した多結晶シリコン等の導電体層を空洞ゲート４０のゲート長方向に延在するようにパターニングして複数のゲート電極５６を形成するとともに、空洞ゲート４０の両端部に体積を大きくした大空洞部５７，５８を設けたものであり、左右対称の構造としている。
【００８２】
次に、図３３を参照して、本発明の実施例７のマルチゲートセンサを用いた赤外線検出方法を説明する。
図３３参照  
図３３は、本発明の実施例７のマルチゲートセンサを用いた赤外線検出方法の説明図であり、一方の大空洞部５７の上部に遮光板５９を設けるとともに、空洞ゲート４０内に液滴等の可動物体６０を空気等の気体とともに挿入したものである。
【００８３】
ここで、他方の大空洞部５８に赤外線６１を照射すると、赤外線６１のエネルギーに応じて大空洞部５８の空気が膨張するので、可動物体６０が大空洞部５７側に移動して、各ゲート電極５６を有するＦＥＴのドレイン電流が順次変化するので、可動物体６０の移動位置を検出することができ、この移動位置から赤外線６１の入射量を検出することができる。
【００８４】
次に、図３４を参照して、本発明の実施例７のマルチゲートセンサを用いた圧力検出方法を説明する。
図３４参照  
図３４は、本発明の実施例７のマルチゲートセンサを用いた圧力検出方法の説明図であり、空洞ゲート４０内に液滴等の可動物体６０を空気等の気体とともに挿入したものである。
【００８５】
ここで、他方の大空洞部５８に圧力を印加すると、圧力に応じて大空洞部５８の空気が空洞ゲート４０側に押しやられるので、可動物体６０が大空洞部５７側に移動して、各ゲート電極５６を有するＦＥＴのドレイン電流が順次変化するので、可動物体６０の移動位置を検出することができ、この移動位置から圧力の大きさを検出することができる。
【００８６】
次に、図３５を参照して、本発明の実施例７のマルチゲートセンサを用いた加速度検出方法を説明する。
図３５参照  
図３５は、本発明の実施例７のマルチゲートセンサを用いた加速度検出方法の説明図であり、空洞ゲート４０内に液滴等の可動物体６０を空気等の気体とともに挿入したものである。
【００８７】
ここで、他方の大空洞部５８に加速度Ｆ＝ａＭを印加すると、加速度に応じて大空洞部５８の空気が空洞ゲート４０側に押しやられるので、可動物体６０が大空洞部５７側に移動して、各ゲート電極５６を有するＦＥＴのドレイン電流が順次変化するので、可動物体６０の移動速度を検出することができ、この移動速度から加速度の大きさを検出することができる。
【００８８】
次に、図３６を参照して、本発明の実施例７のマルチゲートセンサを用いた衝撃センサを説明する。
図３６参照  
図３６は、本発明の実施例７のマルチゲートセンサを用いた衝撃センサの原理説明図であり、空洞ゲート４０内に液滴等の可動物体６０を空気等の気体とともに挿入したものであり、上段の図に示すように、衝撃を加える前には可動物体６０を空洞ゲート４０の中央部に位置させる。
【００８９】
次に、中断の図に示すように、大空洞部５８の右側から弱い衝撃を加えた場合には、可動物体は、左側に吹き飛ばされた状態となり、一方、下段の図に示すように、大空洞部５８へ右側方向への強い衝撃を加えた場合には、可動物体６０は、右側に吹き飛ばされた状態となり、その衝撃の程度に応じて各ゲート電極５６を有するＦＥＴのドレイン電流が変化するので、衝撃の大きさと向きを検出することができる。
【００９０】
以上の説明においては、通常のＬＳＩとの集積化構造については言及していないので、ここで、図３７及び図３８を参照して集積化構造の一例をマルチゲートセンサを用いて説明する。
図３７参照  
図３７は、集積化するマルチゲートセンサの構成説明図であり、上段の図は概略的平面図であり、下段の図が概念的等価回路図であり、図に示すように、マルチゲートセンサ６２においては空洞ゲート４０の長手方向に、空洞ゲート４０の長手方向と直交する方向に延在するゲート電極５６を６個設けたものである。
【００９１】
また、ここでは、空洞ゲート４０の両方に引出し空洞部３９，６３を設けた構造としており、一方の引出し空洞部３９から、被検出媒質４１を導入すると他方の引出し空洞部６３から流れ出す構造となっている。
【００９２】
図３８参照  
図３８は、センサを集積化した半導体集積回路装置の概念的平面図であり、シリコンチップ６４に、マルチゲートセンサ６２と、増幅回路、演算回路、記憶回路等を備えたＬＳＩ６５がモノリシックに形成されるとともに、ポンプ、センサ、或いは、ＭＥＭＳ等の他の構成部品６６も必要に応じて集積化したものである。
【００９３】
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記のゲート長、熱処理条件等の数値は、単なる一例に過ぎず、必要に応じて適宜変更されるものである。
【００９４】
また、上記のＡｌ置換工程においては、Ｔｉ層をキャップとして用いているが、Ｔｉ層は必ずしも必要ではなく、Ａｌ層を堆積させた状態のまま熱処理を行っても良い。
【００９５】
また、上記の各実施例においては、多層配線構造を形成したのち、空洞ゲートを形成しているが、空洞ゲートは、Ａｌ置換の直後の平坦化工程の後に行っても良いものである。  
【００９６】
また、上記の実施例３においては、シリサイド化したシリサイド層をゲート電極としているが、シリサイド化工程を用いることなく、ゲート電極の堆積工程で、２層構造、例えば、多結晶シリコン／ＷＳｉ2 構造、多結晶シリコン／ＴｉＮ構造、或いは、多結晶シリコン／ＷＮ構造としても良いものである。
【００９７】
また、上記の各実施例においては、空洞ゲートに電圧を印加するゲート電極を空洞ゲートの上部に設けているが、必ずしも上部である必要はなく、空洞ゲートの側部に設けても良いものである。
【００９８】
また、上記の各実施例においては、多結晶シリコンをＡｌで置換しているが、必ずしもＡｌである必要はなく、Ａｕ，Ａｇ，Ｃｕ，Ｚｎ等の他の金属で置換してしても良いものである。
【００９９】
また、図２８におけるメモリにおいては、作動流体としてシリコーン油を用い、イオン源としてアミノ酸或いはブチルアルコールを用いているが、これらの組合せに限られるものではなく、目的に応じて適宜変更できるのである。
【０１００】
また、上記実施例においては、Ｗプラグを空洞ゲートの一端に設け、他端に引出し空洞部を設けているが、空洞ゲートの中央にＷプラグを設け両端に一対の引出し空洞部を設けるように構成しても良く、それによって、後述するように、空洞ゲート内に化学物質やＤＮＡを流すことができる。
【０１０１】
また、上記の実施例７のマルチゲートセンサにおいては、空洞ゲートの内部に予め可動物体を挿入しているが、空洞ゲート内へ大空洞部から連続して可動物体を挿入するようにしても良く、この場合には、複数のトランジスタを用いて可動物体の位置を検出して、検出信号の利用手段を選ぶことができる。
なお、この場合には、可動物体としてアルコール類を用いることができる。
【０１０２】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  ユニポーラトランジスタの自己整合型ゲート電極領域の少なくともゲート絶縁膜２側の領域を、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としたことを特徴とするユニポーラトランジスタ。（１）
（付記２）  上記空洞領域４の上部がゲート電極で構成されることを特徴とする付記１記載のユニポーラトランジスタ。（２）
（付記３）  上記ゲート電極が、ソース・ドレイン領域３の表面に設けたシリサイド層６と同一種のシリサイド層６から構成されることを特徴とする付記３記載のユニポーラトランジスタ。
（付記４）  上記空洞領域４の上部に絶縁層を介してチャネル幅方向に延在するゲート電極を設けたことを特徴とする付記１記載のユニポーラトランジスタ。
（付記５）  上記空洞領域４の上部に絶縁層を介してチャネル長方向に延在する複数のゲート電極を上記チャネル幅方向に沿って配置したことを特徴とする付記１記載のユニポーラトランジスタ。（３）
（付記６）  上記空洞領域４のチャネル幅方向の両端部が開放構造となっていることを特徴とする付記１乃至５のいずれか１に記載のユニポーラトランジスタ。
（付記７）  上記空洞領域４が、密閉空間になっていることを特徴とする付記１乃至５のいずれか１に記載のユニポーラトランジスタ。
（付記８）  上記空洞領域４のチャネル幅方向の両端部に、絶縁層を介して一対の電極を設けたことを特徴とする付記７記載のユニポーラトランジスタ。
（付記９）  上記空洞領域４のチャネル幅方向の両端部のチャネル幅方向に垂直或いは水平な断面積が、チャネル領域５上の部分のチャネル幅方向に垂直或いは水平な断面積より大きいことを特徴とする付記７または８に記載のユニポーラトランジスタ。
（付記１０）  上記空洞領域４に流体、気体、粒体、可動体、イオン、或いは、分子のいずれかを配置したことを特徴とする付記１乃至９のいずれか１に記載のユニポーラトランジスタ型センサ。（４）
（付記１１）  付記１乃至１０のいずれか１に記載のユニポーラトランジスタと、自己整合型ゲート電極を有するユニポーラトランジスタとをモノリシックに一体に構成したことを特徴とする半導体集積回路装置。（５）
（付記１２）  自己整合型ゲート電極に対するコンタクトホールを通じて、前記自己整合型ゲート電極の少なくともゲート絶縁膜２側の領域を選択的に除去し、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としたことを特徴とするユニポーラトランジスタの製造方法。
（付記１３）  フローティングゲート電極と制御ゲート電極との２層構造からなる自己整合型ゲート電極のフローティングゲート電極に対するコンタクトホールを通じて、前記フローティングゲート電極を選択的に除去し、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４としたことを特徴とするユニポーラトランジスタの製造方法。
（付記１４）  上記除去対象となるゲート電極を一旦メタルに置換した後、 選択的に除去して空洞領域４とすることを特徴とする付記１２または１３に記載のユニポーラトランジスタの製造方法。
（付記１５）  上記ゲート電極の除去工程が、前記除去対象となるゲート電極に接続する多層配線を一連の工程で同時に除去する工程からなることを特徴とする付記１２乃至１４のいずれか１に記載のユニポーラトランジスタの製造方法。
【産業上の利用可能性】
【０１０３】
本発明の活用例としては、各種のセンサが典型的なものであり、ロボットをはじめとしたセンサを備えた高機能・多機能電子機器に適用できるものであり、さらには、センサとしてではなく、メモリとしても用いることができるものである。
【図面の簡単な説明】
【０１０４】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のセンサの途中までの製造工程の説明図である。
【図３】本発明の実施例１のセンサの図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のセンサの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１のセンサの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１のセンサの図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１のセンサの図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１のセンサの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のセンサの図８以降の製造工程の説明図である。
【図１０】被検出媒質が導電性を有する場合のセンシング原理の説明図である。
【図１１】被検出媒質が誘電体である場合のセンシング原理の説明図である。
【図１２】誘電率の変化を利用した傾きセンサの概念的構成図である。
【図１３】本発明の実施例２のセンサの概略的平面図である。
【図１４】実施例２のセンサを傾きセンサとして用いた場合の概念的構成図である。
【図１５】本発明の実施例３のセンサの途中までの製造工程の説明図である。
【図１６】本発明の実施例３のセンサの図１５以降の途中までの製造工程の説明図である。
【図１７】本発明の実施例３のセンサの図１６以降の途中までの製造工程の説明図である。
【図１８】本発明の実施例３のセンサの図１７以降の途中までの製造工程の説明図である。
【図１９】本発明の実施例３のセンサの図１８以降の途中までの製造工程の説明図である。
【図２０】本発明の実施例３のセンサの図１９以降の途中までの製造工程の説明図である。
【図２１】本発明の実施例３のセンサの図２０以降の途中までの製造工程の説明図である。
【図２２】本発明の実施例３のセンサの図２１以降の製造工程の説明図である。
【図２３】本発明の実施例３のセンサの最終構成を示す概略的平面図である。
【図２４】実施例３のセンサを用いた化学物質／ＤＮＡの分析方法の説明図である。
【図２５】実施例３のセンサを用いた液滴成分の分析方法の説明図である。
【図２６】本発明の実施例４のセンサのチャネル幅方向に沿った概略的断面図である。
【図２７】本発明の実施例５のセンサのチャネル幅方向に沿った概略的断面図である。
【図２８】本発明の実施例４または５のセンサを用いたメモリの説明図である。
【図２９】本発明の実施例４または５のセンサを用いた他のメモリの説明図である。
【図３０】本発明の実施例６のセンサの空洞ゲート近傍の構成説明図である。
【図３１】本発明の実施例６のセンサを用いたＤＮＡの分析方法の説明図である。
【図３２】本発明の実施例７のマルチゲートセンサの構成説明図である。
【図３３】本発明の実施例７のマルチゲートセンサを用いた赤外線検出方法の説明図である。
【図３４】本発明の実施例７のマルチゲートセンサを用いた圧力検出方法の説明図である。
【図３５】本発明の実施例７のマルチゲートセンサを用いた加速度検出方法の説明図である。
【図３６】本発明の実施例７のマルチゲートセンサを用いた衝撃センサの原理説明図である。
【図３７】集積化するマルチゲートセンサの構成説明図である。
【図３８】センサを集積化した半導体集積回路装置の概念的平面図である。
【符号の説明】
【０１０５】
１  半導体基板
２  ゲート絶縁膜
３  ソース・ドレイン領域
４  空洞領域
５  チャネル領域
６  シリサイド層
１１  ｎ型シリコン基板
１２  素子分離酸化膜
１３  ｐ型ウエル領域
１４  ゲート酸化膜
１５  ゲート電極
１６  キャップ層
１７  ｎ- 型ＬＤＤ領域
１８  サイドウォール
１９  ｎ+ 型ソース・ドレイン領域
２０  シリサイド層
２１  層間絶縁膜
２２  ＴｉＮ膜
２３  Ｗプラグ
２４  コンタクトホール
２５  Ａｌ層
２６  Ｔｉ層
２７  Ａｌ置換層
２８  Ａｌ配線
２９  層間絶縁膜
３０  Ｗプラグ
３１  Ａｌ配線
３２  層間絶縁膜
３３  Ｗプラグ
３４  Ａｌ配線
３５  層間絶縁膜
３６  Ｗプラグ
３７  Ａｌ配線
３８  レジストパターン
３９  引出し空洞部
４０  空洞ゲート
４１  被検出媒質
４２  サイドゲート電極
４３  キャップ層
４４  シリサイド層
４５  Ｗプラグ
４６  コンタクトホール
４７  封止部材
４８  作動流体
４９  イオン源
５０  電極
５１  電極
５２  可動物体
５３  第２ゲート絶縁膜
５４  制御ゲート
５５  ＤＮＡ
５６  ゲート電極
５７  大空洞部
５８  大空洞部
５９  遮光板
６０  可動物体
６１  赤外線
６２  マルチゲートセンサ
６３  引出し空洞部
６４  シリコンチップ
６５  ＬＳＩ
６６  他の構成部品
【図１】
2005142346.tif 000003
【図２】
2005142346.tif 000004
【図３】
2005142346.tif 000005
【図４】
2005142346.tif 000006
【図５】
2005142346.tif 000007
【図６】
2005142346.tif 000008
【図７】
2005142346.tif 000009
【図８】
2005142346.tif 000010
【図９】
2005142346.tif 000011
【図１０】
2005142346.tif 000012
【図１１】
2005142346.tif 000013
【図１２】
2005142346.tif 000014
【図１３】
2005142346.tif 000015
【図１４】
2005142346.tif 000016
【図１５】
2005142346.tif 000017
【図１６】
2005142346.tif 000018
【図１７】
2005142346.tif 000019
【図１８】
2005142346.tif 000020
【図１９】
2005142346.tif 000021
【図２０】
2005142346.tif 000022
【図２１】
2005142346.tif 000023
【図２２】
2005142346.tif 000024
【図２３】
2005142346.tif 000025
【図２４】
2005142346.tif 000026
【図２５】
2005142346.tif 000027
【図２６】
2005142346.tif 000028
【図２７】
2005142346.tif 000029
【図２８】
2005142346.tif 000030
【図２９】
2005142346.tif 000031
【図３０】
2005142346.tif 000032
【図３１】
2005142346.tif 000033
【図３２】
2005142346.tif 000034
【図３３】
2005142346.tif 000035
【図３４】
2005142346.tif 000036
【図３５】
2005142346.tif 000037
【図３６】
2005142346.tif 000038
【図３７】
2005142346.tif 000039
【図３８】
2005142346.tif 000040