(57)【要約】【課題】  移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。【解決手段】  入力クロックｆinのパルス数をカウントする一方、高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ３を設け、アップカウンタ３からリセットされる直前のカウンタ値を入力し、そのカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成する。【選択図】        図１
2005184250.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を入力し、そのカウント値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。
【請求項２】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを相互に異なるタイミングで分周する複数の分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットする複数のカウント手段と、上記複数のカウント手段からリセットされる直前のカウント値を入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。
【請求項３】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックの分周比を切り替えながら、その高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を順次入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。
【請求項４】
入力クロックとして無線受信信号を入力し、その無線受信信号を逓倍してカウント手段に出力する逓倍手段を設けたことを特徴とする請求項１から請求項３のうちのいずれか１項記載のジッタアッテネータ。
【請求項５】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を入力し、そのカウント値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。
【請求項６】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを相互に異なるタイミングで分周する複数の分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットする複数のカウント手段と、上記複数のカウント手段からリセットされる直前のカウント値を入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。
【請求項７】
入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックの分周比を切り替えながら、その高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を順次入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジッタの影響が抑圧された基準クロックを生成するジッタアッテネータと、入力クロックに同期している出力クロックを生成する位相同期発振回路とに関するものである。
【背景技術】
【０００２】
従来のジッタアッテネータは、分周回路が入力クロックａを分周してキャリー信号ｃを生成し、周期計測回路がキャリー信号ｃの変化する周期を高速クロック信号ｂを用いて計測し、その計測結果を周期データ信号ｄとして逐次出力する。
そして、ジッタアッテネータの演算処理回路は、その周期データ信号ｄをリードして統計処理を実施した後に、分周回路の分周比を決める分周比データ信号ｅをラッチして逐次出力する。
分周回路は、その分周比データ信号ｅで高速クロック信号ｂを分周して基準クロックｆを生成する。
【０００３】
なお、分周回路が生成するキャリー信号ｃは、入力クロック信号ａが単に分周されることによって生成されているので、入力クロック信号ａのジッタ成分は、周波数が変換されて振幅が保存された状態でキャリー信号ｃに含まれる。
ジッタアッテネータの演算処理回路は、移動平均などの統計処理を実施することにより、そのキャリー信号ｃに含まれているジッタ成分を抑圧するようにしている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平５−２４３９８３号公報（段落番号［０００６］から［０００９］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のジッタアッテネータは以上のように構成されているので、移動平均などの統計処理を実施する演算処理回路を搭載すれば、入力ジッタの影響が抑圧された基準クロックｆを生成することができるが、そのような演算処理回路を搭載すると、回路規模が大きくなる課題があった。
また、演算処理回路における統計処理の処理周期の２倍と、入力ジッタの周期が整数倍の関係になると、その統計処理によってジッタを抑圧することができない課題もあった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された出力クロック（入力クロックに同期している出力クロック）を生成することができる位相同期発振回路を得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された出力クロックを生成することができる位相同期発振回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るジッタアッテネータは、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するようにしたものである。
【発明の効果】
【０００８】
この発明によれば、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができる効果がある。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１によるジッタアッテネータを示す構成図であり、図において、ジッタアッテネータ１は入力クロックｆinのジッタ成分をディジタル的に抑圧して、入力ジッタの影響が抑圧された基準クロックｆref を生成する。
１／Ｌカウンタ２は入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh をＬ分周し、その分周信号をタイミング信号としてアップカウンタ３に出力する分周手段を構成している。
【００１０】
アップカウンタ３は１／Ｌカウンタ２からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、１／Ｌカウンタ２からタイミング信号を受けると、そのパルス数のカウンタ値（カウント値）をリセットするカウント手段を構成している。
ラッチ４はアップカウンタ３によりリセットされる直前のカウンタ値を保持する。ダウンカウンタ５はラッチ４に保持されているカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成する。なお、ラッチ４及びダウンカウンタ５から基準クロック生成手段が構成されている。
【００１１】
図２はこの発明の実施の形態１による位相同期発振回路を示す構成図であり、図において、基準発振器６は入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh を発振してジッタアッテネータ１に出力する。出力クロック発振回路７はジッタアッテネータ１により生成された基準クロックｆref に同期している出力クロックｆout を生成する。
分周回路８は電圧制御発振回路１１の出力信号である出力クロックｆout を分周する。位相比較回路９はジッタアッテネータ１により生成された基準クロックｆref と分周回路８から出力された出力クロックｆout の分周信号との位相を比較し、例えば、基準クロックｆref の位相が分周信号の位相より進んでいれば、Ｈレベルの制御信号をローパスフィルタ１０に出力し、基準クロックｆref の位相が分周信号の位相より遅れていれば、Ｌレベルの制御信号をローパスフィルタ１０に出力する。なお、分周回路８と位相比較回路９から位相比較手段が構成されている。
【００１２】
ローパスフィルタ１０は位相比較回路９から出力された制御信号に重畳されている高い周波数のジッタを抑圧する。電圧制御発振回路１１はローパスフィルタ１０から例えばＨレベルの制御信号を受けると、出力クロックｆout の周波数を高めて位相を進める制御を実施し、Ｌレベルの制御信号を受けると、出力クロックｆout の周波数を下げて位相を遅らせる制御を実施する。なお、ローパスフィルタ１０及び電圧制御発振回路１１から制御手段が構成されている。
【００１３】
次に動作について説明する。
まず、基準発振器６は、入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh を発振してジッタアッテネータ１に出力する。
ジッタアッテネータ１の１／Ｌカウンタ２は、基準発振器６から高速クロックｆh を受けると、その高速クロックｆh をＬ分周し、その分周信号をタイミング信号としてアップカウンタ３に出力する。
タイミング信号の間隔＝Ｌ／ｆh                                     （１）
ただし、Ｌは１／Ｌカウンタ２の分周比、ｆh は高速クロックｆh の周波数を表している。
【００１４】
ジッタアッテネータ１のアップカウンタ３は、１／Ｌカウンタ２からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、１／Ｌカウンタ２からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、１／Ｌカウンタ２からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックｆinのパルス数をカウントする。
【００１５】
なお、アップカウンタ３のカウンタ値は、一定のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）におけるパルス数をカウントしたものであるため、入力クロックｆinのパルス幅やパルス間隔などが乱れる現象が平均化されて、入力ジッタの影響が抑圧される。
即ち、ジッタが含まれていない高速クロックｆh を分周して１／Ｌカウンタ２がタイミング信号を生成しているので、そのタイミング信号にはジッタが含まれない。また、そのタイミング信号から得られる一定のカウント期間中の入力クロックｆinのパルス数のカウンタ値を分周比としているので、入力ジッタの振幅は、入力クロックｆinと高速クロックｆh との周期差分だけ抑圧される（入力クロックｆinの１パルス幅のジッタが、高速クロックｆh の１パルス幅のジッタに変換される）。
【００１６】
ジッタアッテネータ１のアップカウンタ３は、１／Ｌカウンタ２から次のタイミング信号を受けると、パルス数のカウンタ値をリセットして、新たに入力クロックｆinのパルス数のカウントを開始するが、リセットする直前のカウンタ値をラッチ４に格納する。
リセットする直前のカウンタ値＝Ｌ・ｆin／ｆh                     （２）
ただし、ｆinは入力クロックｆinの周波数を表している。
【００１７】
ジッタアッテネータ１のダウンカウンタ５は、ラッチ４に保持されているカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成する。
ｆref ＝ｆh ／（Ｌ・ｆin／ｆh ）
＝ｆh2／（Ｌ・ｆin）                                        （３）
ただし、ｆref は基準クロックｆref の周波数を表している。
【００１８】
この実施の形態１では、高速クロックｆh の周波数は、入力クロックｆinの周波数のＪ倍（Ｊ＝１，２，３，…）から、ずらした周波数としている。これは、高速クロックｆh の周波数を入力クロックｆinの周波数のＪ倍に設定すると、高速クロックｆh と入力クロックｆinの周波数ずれによって、基準クロックｆref に低周期のジッタ（または“ワンダ”）が生成されてしまう可能性があるためである。
【００１９】
出力クロック発振回路７の分周回路８は、電圧制御発振回路１１の出力信号である出力クロックｆout を分周する。
出力クロック発振回路７の位相比較回路９は、ジッタアッテネータ１のダウンカウンタ５から基準クロックｆref を受けると、その基準クロックｆref と分周回路８から出力された出力クロックｆout の分周信号との位相を比較する。
位相比較回路９は、例えば、基準クロックｆref の位相が分周信号の位相より進んでいれば、Ｈレベルの制御信号をローパスフィルタ１０に出力し、基準クロックｆref の位相が分周信号の位相より遅れていれば、Ｌレベルの制御信号をローパスフィルタ１０に出力する。
【００２０】
出力クロック発振回路７のローパスフィルタ１０は、位相比較回路９から出力された制御信号に重畳されている高い周波数のジッタを抑圧し、高い周波数のジッタを除去した制御信号を電圧制御発振回路１１に出力する。
出力クロック発振回路７の電圧制御発振回路１１は、ローパスフィルタ１０から例えばＨレベルの制御信号を受けると、出力クロックｆout の周波数を高めて位相を進める制御を実施し、Ｌレベルの制御信号を受けると、出力クロックｆout の周波数を下げて位相を遅らせる制御を実施する。
これにより、入力クロックｆin（基準クロックｆref ）に同期している出力クロックｆout が生成される。
【００２１】
以上で明らかなように、この実施の形態１によれば、入力クロックｆinのパルス数をカウントする一方、高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ３を設け、アップカウンタ３からリセットされる直前のカウンタ値を入力し、そのカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックｆref を生成することができるようになり、回路規模を小さくすることができる効果を奏する。
【００２２】
なお、定常的に高速クロックｆh のｎパルス幅ｎ／ｆh （ｎは入力クロックｆinと高速クロックｆh の周波数差に依る）のジッタが基準クロックｆref に含まれてしまうが、この定常的に発生するジッタは、周波数が高いので、出力クロック発振回路７のローパスフィルタ１０で抑圧することが可能である。
【００２３】
実施の形態２．
図３はこの発明の実施の形態２によるジッタアッテネータを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
カウンタ値生成回路２１は１／Ｌカウンタ２とアップカウンタ３から構成され、図３のジッタアッテネータ１ではＮ個搭載されている。
ただし、Ｎ個のカウンタ値生成回路２１は、高速クロックｆh を相互に異なるタイミングで分周するようにしている。具体的には、各カウンタ値生成回路２１の１／Ｌカウンタ２の初期値が相互に異なるようにしている。あるいは、各１／Ｌカウンタ２から出力されるタイミング信号を相互に異なる時間遅延させるようにしている。これにより、Ｎ個のカウンタ値生成回路２１が相互に異なるタイミングでカウンタ値をリセットするようにして、リセットタイミングが相互に異なるＮ個のカウンタ値を平均回路２２に出力するようにしている。
【００２４】
平均回路２２はＮ個のカウンタ値生成回路２１からリセットされる直前のＮ個のカウンタ値を入力して、Ｎ個のカウンタ値の平均値を算出する。ダウンカウンタ２３は平均回路２２により算出された平均値で高速クロックｆh を分周して基準クロックｆref を生成する。なお、平均回路２２及びダウンカウンタ２３から基準クロック生成手段が構成されている。
【００２５】
次に動作について説明する。
上記実施の形態１では、入力ジッタを一定のカウント期間であるＬ／ｆh 周期でサンプリングしているので、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが、周波数を変換して振幅を保存した状態で、基準クロックｆref に保存される。
したがって、基準クロックｆref には、上記の入力ジッタが抑圧されずに残ることになる。
この実施の形態２では、上記の入力ジッタも抑圧できるようにしている。
【００２６】
即ち、この実施の形態２では、Ｎ個のカウンタ値生成回路２１が高速クロックｆh を相互に異なるタイミングで分周して、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均回路２２に出力する（図６を参照）。
平均回路２２は、Ｎ個のカウンタ値生成回路２１からＮ個のカウンタ値（１）〜（Ｎ）を受けると、図６に示すように、Ｎ個のカウンタ値（１）〜（Ｎ）の平均値を算出する。
図６において、例えば、タイミング間隔（１）は１番目のカウンタ値生成回路２１が出力するタイミング信号の間隔を示し、カウンタ値（１）は１番目のカウンタ値生成回路２１のカウンタ値を示している。同様に、タイミング間隔（Ｎ）はＮ番目のカウンタ値生成回路２１が出力するタイミング信号の間隔を示し、カウンタ値（Ｎ）はＮ番目のカウンタ値生成回路２１のカウンタ値を示している。
【００２７】
ダウンカウンタ２３は、平均回路２２が平均値を算出すると、その平均値で高速クロックｆh を分周して基準クロックｆref を生成する。
なお、平均回路２２により算出される平均値は、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均したものであるため、その平均値で高速クロックｆh を分周して生成する基準クロックｆref には、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが残ることはない。
その他の動作は、上記実施の形態１と同様であるため説明を省略する。
【００２８】
以上で明らかなように、この実施の形態２によれば、入力クロックｆinのパルス数をカウントする一方、高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値を相互に異なるタイミングでリセットするＮ個のアップカウンタ３を設け、Ｎ個のアップカウンタ３からリセットされる直前のカウンタ値を入力し、複数のカウンタ値の平均値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックｆref を生成することができる効果を奏する。
【００２９】
実施の形態３．
図４はこの発明の実施の形態３によるジッタアッテネータを示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
変動１／Ｌカウンタ２４は分周比を順次切り替えながら（Ｎ個の分周比Ｌ１〜ＬＮのいずれかを設定する）、高速クロックｆh を分周する分周手段を構成している。即ち、高速クロックｆh の分周比を切り替えながら、その高速クロックｆh を分周して、相互に異なるＮ種類のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）を生成する。
平均回路２５はアップカウンタ３からリセットされる直前のカウンタ値を順次入力し、Ｎ個のカウンタ値の平均値を算出する。なお、平均回路２５は基準クロック生成手段を構成している。
【００３０】
上記実施の形態２では、１／Ｌカウンタ２とアップカウンタ３から構成されているカウンタ値生成回路２１をＮ個搭載し、平均回路２２がＮ個のカウンタ値生成回路２１のカウンタ値の平均値を算出するものについて示したが、次のようにして、Ｎ個のカウンタ値の平均値を算出するようにしてもよい。
【００３１】
まず、変動１／Ｌカウンタ２４は、分周比を順次切り替えながら（Ｎ個の分周比Ｌ１〜ＬＮのいずれかに設定する）、高速クロックｆh を分周する。
即ち、高速クロックｆh の分周比を切り替えながら、その高速クロックｆh を分周して、相互に異なるＮ種類のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）を生成する。
図７における変動タイミング間隔は、相互に間隔が異なるＮ個のタイミング間隔（１）〜（Ｎ）から構成されている。
【００３２】
アップカウンタ３は、変動１／Ｌカウンタ２４からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、変動１／Ｌカウンタ２４からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、変動１／Ｌカウンタ２４からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックｆinのパルス数をカウントする。
ただし、アップカウンタ３は、変動１／Ｌカウンタ２４からのタイミング間隔が毎回異なるので、入力クロックｆinのパルス数のカウント期間は毎回異なるものとなる。
図７におけるＮ（１）は１番目のタイミング間隔（１）でのカウンタ値である。同様に、Ｎ（Ｎ）はＮ番目のタイミング間隔（Ｎ）でのカウンタ値である。
【００３３】
平均回路２５は、アップカウンタ３が変動１／Ｌカウンタ２４からタイミング信号を受けてカウンタ値をリセットする際、アップカウンタ３からリセットされる直前のカウンタ値を順次入力し、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出する。
ダウンカウンタ２３は、平均回路２５が平均値を算出すると、その平均値で高速クロックｆh を分周して基準クロックｆref を生成する。
なお、平均回路２５により算出される平均値は、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均したものであるため、その平均値で高速クロックｆh を分周して生成する基準クロックｆref には、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが残ることはない。
その他の動作は、上記実施の形態１と同様であるため説明を省略する。
【００３４】
以上で明らかなように、この実施の形態３によれば、入力クロックｆinのパルス数をカウントする一方、分周比が切り替えられながら分周された高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ３を設け、アップカウンタ３からリセットされる直前のカウンタ値を順次入力し、複数のカウンタ値の平均値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックｆref を生成することができる効果を奏する。
【００３５】
実施の形態４．
上記実施の形態３では、平均回路２５がアップカウンタ３からＮ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）を順次入力し、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の入力が完了したとき、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出するものについて示したが、平均回路２５がアップカウンタ３から１個のカウンタ値を入力する度に、Ｎ個のカウンタ値の平均値を算出するようにしてもよい。
【００３６】
例えば、前回、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出した後、平均回路２５がアップカウンタ３からカウンタ値Ｎ（１）を入力すると、前回の算出に使用したＮ−１個のカウンタ値Ｎ（２）〜Ｎ（Ｎ）と、今回入力したカウンタ値Ｎ（１）との平均値（Ｎ（２），Ｎ（３），・・・，Ｎ（Ｎ），Ｎ（１）の平均値）を算出し、その平均値をダウンカウンタ２３に出力するようにしてもよい。
【００３７】
実施の形態５．
上記実施の形態１〜４では、ジッタアッテネータ１が搭載されている位相同期発振回路について示したが、例えば、図５に示すように、４逓倍回路などの分周器にジッタアッテネータ１を適用するようにしてもよい。
図５において、４乗回路３１は入力クロックとして無線受信信号を入力すると、その無線受信信号を４乗処理して４乗無線受信信号を生成する。狭帯域フィルタ３２は４乗回路３１により生成された４乗無線受信信号のうち、４乗の周波数成分（狭帯域無線受信信号）のみを通過させる。なお、４乗回路３１及び狭帯域フィルタ３２から逓倍手段が構成されている。
【００３８】
この実施の形態５では、４乗回路３１が無線受信信号を４乗処理して４乗無線受信信号を生成し、狭帯域フィルタ３２が４乗回路３１により生成された４乗無線受信信号のうち、４乗の周波数成分（狭帯域無線受信信号）のみを通過させるようにしている。
したがって、ジッタアッテネータ１には狭帯域無線受信信号が入力され、その狭帯域無線受信信号にはジッタが含まれているが、ジッタアッテネータ１が上記実施の形態１〜４と同様にして、そのジッタを抑圧しながら、その狭帯域無線受信信号を４分周するようにすれば、ジッタを抑圧した再生搬送波を生成することができる。
【００３９】
なお、この実施の形態５では、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１の前段に実装されているものについて示したが、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１に内蔵され、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１におけるアップカウンタ３の前段に実装されていてもよい。
【図面の簡単な説明】
【００４０】
【図１】この発明の実施の形態１によるジッタアッテネータを示す構成図である。
【図２】この発明の実施の形態１による位相同期発振回路を示す構成図である。
【図３】この発明の実施の形態２によるジッタアッテネータを示す構成図である。
【図４】この発明の実施の形態３によるジッタアッテネータを示す構成図である。
【図５】この発明の実施の形態５による４逓倍回路を示す構成図である。
【図６】Ｎ個のカウンタ値の平均処理を示す説明図である。
【図７】Ｎ個のカウンタ値の平均処理を示す説明図である。
【符号の説明】
【００４１】
１  ジッタアッテネータ、２  １／Ｌカウンタ（分周手段）、３  アップカウンタ（カウント手段）、４  ラッチ（基準クロック生成手段）、５  ダウンカウンタ（基準クロック生成手段）、６  基準発振器、７  出力クロック発振回路、８  分周回路（位相比較手段）、９  位相比較回路（位相比較手段）、１０  ローパスフィルタ（制御手段）、１１  電圧制御発振回路（制御手段）、２１  カウンタ値生成回路、２２  平均回路（基準クロック生成手段）、２３  ダウンカウンタ（基準クロック生成手段）、２４  変動１／Ｌカウンタ（分周手段）、２５  平均回路（基準クロック生成手段）。
【図１】
2005184250.tif 000003
【図２】
2005184250.tif 000004
【図３】
2005184250.tif 000005
【図４】
2005184250.tif 000006
【図５】
2005184250.tif 000007
【図６】
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【図７】
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