(57)【要約】【課題】  製造工程を簡略化することのできる半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１は、ＢｉＣＭＯＳ半導体装置であり、半導体基板１０上に、半導体素子として、バイポーラトランジスタ２０、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０が形成されている。これらの半導体素子は、半導体基板１０の表層に設けられたシャロートレンチアイソレーション（ＳＴＩ）１２により互いに分離されている。バイポーラトランジスタ２０コレクタ層２２０を包囲するＳＴＩ１２内に、Ｐ＋型のベース電極２４２が形成されている。具体的には、ベース電極２４２は、ＳＴＩ１２の表層の一部に設けられている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の素子と第２の素子とを分離するシャロートレンチアイソレーションを備え、
前記第１の素子は、バイポーラトランジスタであり、
前記バイポーラトランジスタのベース電極は、少なくとも一部が前記シャロートレンチアイソレーション内に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ベース電極は、全体が前記シャロートレンチアイソレーション内に形成されていることを特徴とする半導体装置。
【請求項３】
バイポーラトランジスタを備える半導体装置を製造する方法であって、
第１の素子である前記バイポーラトランジスタと第２の素子とを分離するシャロートレンチアイソレーションを形成する分離領域形成工程と、
前記シャロートレンチアイソレーションの一部を除去する分離領域除去工程と、
前記分離領域除去工程において除去された部分に、前記バイポーラトランジスタのベース電極の少なくとも一部を形成するベース電極形成工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記ベース電極形成工程においては、前記分離領域除去工程において除去された部分に、前記バイポーラトランジスタのベース電極の全体を形成することを特徴とする、半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第２の素子は、電界効果型トランジスタであり、
前記バイポーラトランジスタのエミッタ電極と前記電界効果型トランジスタのゲート電極とを、同一工程において形成することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置の製造方法は、次の２つの工程を含んでいる。１つ目は、基板上に成長させたシリコン層にコレクタ引き出し層および素子分離拡散層等を形成した後、シリコンの露出部分に酸化膜を形成し、ベース層およびベース引き出し電極を形成すべき領域を覆っている上記酸化膜を除去する工程である。また、２つ目は、上記酸化膜上に成長させたエピタキシャル層をエッチング等することにより、ベース引き出し電極を加工する工程である。
【特許文献１】特開２００１−２６７３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記半導体装置では、その構造上、複雑な製造工程を経ることを避けられず、ベース層およびベース引き出し電極を形成すべき領域を覆っている酸化膜を除去する工程、ならびにベース引き出し電極を加工する工程のそれぞれにおいてフォトマスクが必要となる。そのため、製造工程が複雑になってしまうという問題があった。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、製造工程を簡略化することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明による半導体装置は、第１の素子と第２の素子とを分離するシャロートレンチアイソレーションを備え、第１の素子は、バイポーラトランジスタであり、バイポーラトランジスタのベース電極は、少なくとも一部がシャロートレンチアイソレーション内に形成されていることを特徴とする。
【０００６】
この半導体装置においては、ベース電極の少なくとも一部がシャロートレンチアイソレーション内に形成されている。この構造によれば、製造時においてベース電極の加工にフォトマスクを必要としない。したがって、製造工程を簡略化することのできる半導体装置が実現される。
【０００７】
なお、「第２の素子」には、電界効果型トランジスタ等のバイポーラトランジスタ以外の素子だけでなく、バイポーラトランジスタも含まれる。
【０００８】
ベース電極は、全体がシャロートレンチアイソレーション内に形成されていてもよい。この構造によれば、シャロートレンチアイソレーションの一部を除去し、その部分を埋めるようにしてベース電極を形成することができる。したがって、製造時において、ベース電極の形状を容易に制御することができる。
【０００９】
上記第２の素子は、電界効果型トランジスタであってもよい。この半導体装置の構造によれば、バイポーラトランジスタのエミッタ電極と電界効果型トランジスタのゲート電極とを、同一工程において形成することができる。これにより、上述のようにバイポーラトランジスタ部分の製造が簡略化されるだけでなく、バイポーラトランジスタおよび電界効果型トランジスタを備える半導体装置全体としても製造が簡略化される。したがって、この場合、製造工程を簡略化できるという本発明の効果が一層顕著となる。
【００１０】
また、本発明による半導体装置の製造方法は、バイポーラトランジスタを備える半導体装置を製造する方法であって、第１の素子であるバイポーラトランジスタと第２の素子とを分離するシャロートレンチアイソレーションを形成する分離領域形成工程と、シャロートレンチアイソレーションの一部を除去する分離領域除去工程と、分離領域除去工程において除去された部分に、バイポーラトランジスタのベース電極の少なくとも一部を形成するベース電極形成工程と、を含むことを特徴とする。
【００１１】
この製造方法においては、分離領域除去工程において除去された、シャロートレンチアイソレーションの一部分に、バイポーラトランジスタのベース電極の少なくとも一部を形成している。これによれば、ベース電極の加工にフォトマスクを必要としない。したがって、製造工程を簡略化することのできる半導体装置の製造方法が実現される。
【００１２】
ベース電極形成工程においては、分離領域除去工程において除去された部分に、バイポーラトランジスタのベース電極の全体を形成してもよい。この場合、ベース電極の形状を容易に制御することができる。
【００１３】
上記第２の素子は、電界効果型トランジスタであり、バイポーラトランジスタのエミッタ電極と電界効果型トランジスタのゲート電極とを、同一工程において形成してもよい。これにより、上述のようにバイポーラトランジスタ部分の製造が簡略化されるだけでなく、バイポーラトランジスタおよび電界効果型トランジスタを備える半導体装置全体としても製造が簡略化される。したがって、この場合、製造工程を簡略化できるという本発明の効果が一層顕著となる。
【発明の効果】
【００１４】
本発明によれば、製造工程を簡略化することのできる半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１６】
（半導体装置の第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、ＢｉＣＭＯＳ半導体装置であり、半導体基板１０上に、半導体素子として、バイポーラトランジスタ２０、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０が形成されている。これらの半導体素子は、半導体基板１０の表層に設けられたシャロートレンチアイソレーション（ＳＴＩ）１２により互いに分離されている。
【００１７】
バイポーラトランジスタ２０は、Ｎ型のコレクタ層２２０、Ｐ型のベース層２４０、Ｐ＋型のベース電極２４２、およびＮ＋型のエミッタ電極２６２を有して構成されている。コレクタ層２２０は、ＳＴＩ１２に包囲されて、半導体基板１０の表層に形成されている。半導体基板１０のバイポーラトランジスタ２０が形成されている領域においては、コレクタ層２２０およびＳＴＩ１２の下層にサブコレクタ層２２２が形成されている。コレクタ層２２０は、このサブコレクタ層２２２を介してコレクタリーチスルー層２２４と電気的に接続されている。コレクタリーチスルー層２２４上には、配線（図示せず）と接続されたコレクタコンタクト２２６が形成されている。
【００１８】
ベース層２４０は、コレクタ層２２０上に形成されている。また、コレクタ層２２０を包囲するＳＴＩ１２内に、Ｐ＋型のベース電極２４２が形成されている。具体的には、ベース電極２４２は、ＳＴＩ１２の表層の一部に設けられている。また、ベース電極２４２のコレクタ層２２０側の端部は、ＳＴＩ１２の側面に露出している。さらに、ベース電極２４２が形成された部分を除くＳＴＩ１２と、ベース電極２４２とは上面が揃っており、したがって、ベース電極２４２が形成された部分を含めてＳＴＩ１２の上面は平坦となっている。上述のベース層２４０とベース電極２４２とは、コレクタ層２２０の一部に形成されたＰ型のベース接続層２４４により電気的に接続されている。また、ベース電極２４２上には、配線と接続されたベースコンタクト２４６が形成されている。
【００１９】
エミッタ電極２６２は、ベース層２４０上に形成されている。エミッタ電極２６２上には、配線と接続されたエミッタコンタクト２６６が形成されている。以上の説明からわかるように、バイポーラトランジスタ２０においては、コレクタ層２２０およびベース電極２４２は半導体基板１０内に埋め込まれており、一方、ベース層２４０およびエミッタ電極２６２は半導体基板１０上に形成されている。これらのベース層２４０およびエミッタ電極２６２の側壁は、例えばＳｉＮ、ＳｉＯ等からなるスペーサ２８０によって覆われている。
【００２０】
ＮＭＯＳトランジスタ３０は、Ｐ型のウエル３００、Ｎ＋型のソース・ドレイン層３２０、Ｎ型のゲート電極３４２を有して構成されている。ウエル３００は、バイポーラトランジスタ２０のコレクタ層２２０とＳＴＩ１２により隔てられて、半導体基板１０の表層に形成されている。ウエル３００の下層には、Ｐ＋型のチャネルストップ３１０が形成されている。ウエル３００の表層の一部には、一対のソース・ドレイン層３２０が互いに所定の間隔を置いて形成されている。これら一対のソース・ドレイン層３２０により挟まれる領域には、各ソース・ドレイン層３２０に接してＮ型のＬＤＤ（Lightly Doped Drain）３２２が形成されている。一対のＬＤＤ３２２で挟まれる領域が、チャネル３３０となる。また、各ソース・ドレイン層３２０上には、配線と接続されたソース・ドレインコンタクト３２６が形成されている。
【００２１】
ゲート電極３４２は、半導体基板１０上のチャネル３３０に対応する領域に、ゲート酸化膜３４４を介して形成されている。ゲート電極３４２上には、配線と接続されたゲートコンタクト３４６が形成されている。また、ゲート電極３４２の側壁は、例えばＳｉＮ、ＳｉＯ等からなるスペーサ３８０によって覆われている。
【００２２】
ＰＭＯＳトランジスタ４０は、Ｎ型のウエル４００、Ｐ＋型のソース・ドレイン層４２０、Ｐ＋型のゲート電極４４２を有して構成されている。ウエル４００は、ＮＭＯＳトランジスタ３０のウエル３００とＳＴＩ１２により隔てられて、半導体基板１０の表層に形成されている。ウエル４００の下層には、Ｎ＋型のチャネルストップ４１０が形成されている。ウエル４００の表層の一部には、一対のソース・ドレイン層４２０が互いに所定の間隔を置いて形成されている。これら一対のソース・ドレイン層４２０により挟まれる領域には、各ソース・ドレイン層４２０に接してＰ型のＬＤＤ４２２が形成されている。一対のＬＤＤ４２２で挟まれる領域が、チャネル４３０となる。また、各ソース・ドレイン層４２０上には、配線と接続されたソース・ドレインコンタクト４２６が形成されている。
【００２３】
ゲート電極４４２は、半導体基板１０上のチャネル４３０に対応する領域に、ゲート酸化膜４４４を介して形成されている。ゲート電極４４２上には、配線と接続されたゲートコンタクト４４６が形成されている。また、ゲート電極４４２の側壁は、例えばＳｉＮ、ＳｉＯ等からなるスペーサ４８０によって覆われている。
【００２４】
半導体基板１０上においては、上述の構成要素を除く部分全体に絶縁膜６０が形成されている。この絶縁膜６０により、コレクタコンタクト２２６、ベースコンタクト２４６、エミッタコンタクト２６６、ソース・ドレインコンタクト３２６、ゲートコンタクト３４６、ソース・ドレインコンタクト４２６およびゲートコンタクト４４６は、相互に絶縁されている。
【００２５】
続いて、半導体装置１の効果を説明する。
【００２６】
半導体装置１においては、ベース電極２４２がＳＴＩ１２内に形成されている。この構造であれば、ベース電極２４２の加工を自己整合的に行うことができるため、ベース電極２４２の加工にフォトマスクを必要としない。したがって、製造工程を簡略化することのできる半導体装置１が実現されている。
【００２７】
特に本実施形態においてベース電極２４２は、全体がＳＴＩ１２内に形成されている。この構造により、ＳＴＩ１２の一部を除去し、その部分を埋めるようにしてベース電極２４２を形成することができる。したがって、製造時において、ベース電極２４２の形状を容易に制御することができる。ただし、ベース電極２４２の全体がＳＴＩ１２内に形成されていることは必須ではなく、その少なくとも一部がＳＴＩ１２内に形成されていればよい。
【００２８】
半導体装置１においては、バイポーラトランジスタ２０と共に、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０が形成されている。半導体装置１の構造すなわちベース電極２４２がＳＴＩ１２内に形成された構造によれば、ベース電極２４２とゲート電極３４２とを、同一工程において形成することができる。これにより、上述のようにバイポーラトランジスタ２０部分の製造が簡略化されるだけでなく、半導体装置１全体としても製造が簡略化される。したがって、この場合、製造工程を簡略化できるという本実施形態の効果が一層顕著となる。なお、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０が形成されていることは必須ではない。すなわち、半導体装置１においては、半導体素子としてバイポーラトランジスタ２０のみが形成されていてもよく、バイポーラトランジスタ２０と共にＮＭＯＳトランジスタ３０またはＰＭＯＳトランジスタ４０のうち何れか一方のみが形成されていてもよい。
【００２９】
（製造方法の第１実施形態）
図２〜図１６を参照しつつ、本発明による半導体装置の製造方法の第１実施形態を説明する。本実施形態においては、図１の半導体装置１を製造する場合を例にとって説明する。なお、図２〜図１６の各図においては、（ａ）が断面図を、（ｂ）が平面図を示している。
【００３０】
まず、半導体基板１０の所定領域にＳＴＩ１２を形成する（分離領域形成工程）（図２）。図２（ｂ）には、このときに用いるフォトマスクＭ１を示している。次に、ＮＭＯＳトランジスタ３０を形成する領域において、フォトマスクＭ２を用いてイオン注入等により、ウエル３００、チャネルストップ３１０およびチャネル３３０を形成する（図３）。また、フォトマスクＭ３を用いて、バイポーラトランジスタ２０の形成領域においてコレクタ層２２０およびサブコレクタ層２２２を形成し、同時にＰＭＯＳトランジスタ４０の形成領域においてウエル４００、チャネルストップ４１０およびチャネル４３０を形成する（図４）。
【００３１】
次に、半導体基板１０上に、ゲート酸化膜となる酸化膜５１、ポリシリコン膜５２およびＳｉＮ膜５３を順に成膜する（図５）。ここで、ＳｉＮ膜５３は、後述するエッチバック（図８の説明参照）の際に、ポリシリコン膜５２を保護するために設けられている。
【００３２】
次に、バイポーラトランジスタ２０の形成領域を開口したフォトマスクＭ４を用いて、ベース層２４０およびベース電極２４２が形成される領域を覆っている酸化膜５１を開口するとともに、ＳＩＣ（Selectively Ion-Implanted Collector）注入を行う（図６）。ＳＩＣ注入には、例えばＡｓやＰ（リン）等を用いることができる。続いて、ＳｉＮ膜５３およびポリシリコン膜５２のエッチングを行う。また、例えばウェットエッチングにより、ベース電極２４２が形成されるＳＴＩ１２の一部分を除去する（分離領域除去工程）。分離領域除去工程において除去された部分には、ベース電極２４２となるポリシリコン５４を埋め込む。このポリシリコン５４には、Ｂ（ボロン）等のＰ型ドーパントがドープされている（図７）。さらに、ＳＴＩ１２内にのみポリシリコン５４が残るように、ポリシリコン５４をエッチバックする。これにより、ベース電極２４２が形成される（ベース電極形成工程）。その後、ダミー酸化膜５８の形成、およびＳｉＮ膜５３の除去を行う（図８）。
【００３３】
次に、コレクタ層２２０上に、ＳｉＧｅ膜５５をエピタキシャル成長させる。このとき、ポリシリコン膜５２上には、Ｐｏｌｙ−ＳｉＧｅ膜５６が形成される。なお、図８で形成したダミー酸化膜５８は、前洗浄により除去している（図９）。さらに、ＳｉＧｅ膜５５およびＰｏｌｙ−ＳｉＧｅ膜５６上に、エミッタ電極２６２、ゲート電極３４２およびゲート電極４４２となるポリシリコン膜５７を成膜する。つまり、本実施形態において、エミッタ電極２６２、ゲート電極３４２およびゲート電極４４２は、同一の膜を用いて形成される。このポリシリコン膜５７には、Ａｓ等のＮ型ドーパントがドープされている（図１０）。
【００３４】
次に、ＳｉＧｅ膜５５およびＰｏｌｙ−ＳｉＧｅ膜５６並びにポリシリコン膜５７をエッチングし、ベース層２４０、エミッタ電極２６２、ゲート電極３４２およびゲート電極４４２を形成する。このとき用いるフォトマスクＭ５を図１１（ｂ）に示している。その後、半導体基板１０の表面全体に酸化膜５９を形成する（図１１）。
【００３５】
次に、バイポーラトランジスタ２０の形成領域およびＰＭＯＳトランジスタ４０の形成領域を開口したフォトマスクＭ６を用いて、バイポーラトランジスタ２０およびＰＭＯＳトランジスタ４０にエクステンション注入を行う。エクステンション注入には、例えばＢが用いられる。これにより、ベース接続層２４４およびＬＤＤ４２２が形成される（図１２）。また、ＮＭＯＳトランジスタ３０の形成領域を開口したフォトマスクＭ７を用いて、ＮＭＯＳトランジスタ３０にエクステンション注入を行う。エクステンション注入には、例えばＰが用いられる。これにより、ＬＤＤ３２２が形成される。さらに、ＲＴＡ（Rapid Thermal Annealing）を行う（図１３）。
【００３６】
次に、スペーサ２８０、スペーサ３８０およびスペーサ４８０を形成する。本実施形態においては、スペーサ２８０、スペーサ３８０およびスペーサ４８０を、同一の膜を用いて同時に形成する。続いて、ＰＭＯＳトランジスタ４０を開口したフォトマスクＭ８を用いてＢ等を注入することにより、ソース・ドレイン層４２０を形成する（図１４）。
【００３７】
次に、ＮＭＯＳトランジスタ３０の形成領域とコレクタリーチスルー層２２４の形成領域とを開口したフォトマスクＭ９を用いてＡｓ等を注入することにより、ソース・ドレイン層３２０およびコレクタリーチスルー層２２４を形成する（図１５）。続いて、ＲＴＡおよびサリサイドを行う。最後に、絶縁膜６０を成膜し、コレクタコンタクト２２６、ベースコンタクト２４６、エミッタコンタクト２６６、ソース・ドレインコンタクト３２６、ゲートコンタクト３４６、ソース・ドレインコンタクト４２６およびゲートコンタクト４４６を形成する。以上により、半導体装置１を得る（図１６）。
【００３８】
本実施形態に係る製造方法の効果を説明する。
【００３９】
本製造方法においては、分離領域除去工程において除去された、ＳＴＩ１２の一部分に、ベース電極２４２を形成している。これにより、ベース電極２４２の加工にフォトマスクを必要としない。したがって、製造工程を簡略化することのできる半導体装置の製造方法が実現されている。
【００４０】
特に本実施形態においては、ベース電極２４２の全体をＳＴＩ１２内に形成している。これにより、ＳＴＩ１２の一部を除去し、その部分を埋めるようにしてベース電極２４２を形成することが可能となっている。したがって、ベース電極２４２の形状を容易に制御することができる。ただし、ベース電極２４２の全体をＳＴＩ１２内に形成することは必須ではなく、その少なくとも一部をＳＴＩ１２内に形成すればよい。
【００４１】
本実施形態においては、バイポーラトランジスタ２０と共に、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０を形成している。また、ベース電極２４２とゲート電極３４２とを、同一工程において形成している（図１１参照）。これにより、上述のようにバイポーラトランジスタ２０部分の製造が簡略化されるだけでなく、半導体装置１全体としても製造が簡略化される。したがって、この場合、製造工程を簡略化できるという本実施形態の効果が一層顕著となる。なお、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０を形成することは必須ではない。すなわち、本実施形態においては、半導体素子としてバイポーラトランジスタ２０のみを形成してもよく、バイポーラトランジスタ２０と共にＮＭＯＳトランジスタ３０またはＰＭＯＳトランジスタ４０のうち何れか一方のみを形成してもよい。
【００４２】
また、ウエル３００、チャネルストップ３１０およびチャネル３３０を同一のフォトマスクＭ２を用いて形成している（図３参照）。これにより、半導体装置１の製造工程が一層簡略化されている。
【００４３】
コレクタ層２２０、サブコレクタ層２２２、ウエル４００、チャネル４３０及びチャネルストップ４１０を同一のフォトマスクＭ３を用いて形成している（図４参照）。これにより、半導体装置１の製造工程が一層簡略化されている。
【００４４】
酸化膜５１の開口およびＳＩＣ注入を同一のフォトマスクＭ４を用いて形成している（図６参照）。これにより、半導体装置１の製造工程が一層簡略化されている。
【００４５】
ソース・ドレイン層３２０およびコレクタリーチスルー層２２４の形成を同一のフォトマスクＭ９を用いて形成している（図１５参照）。これにより、半導体装置１の製造工程が一層簡略化されている。
【００４６】
（製造方法の第２実施形態）
図１７〜図２３を参照しつつ、本発明による半導体装置の製造方法の第２実施形態を説明する。まず、第１実施形態と同様の方法を用いて図４（ａ）に示す状態とする（図１７（ａ））。
【００４７】
次に、半導体基板１０上に、ゲート酸化膜となる酸化膜５１およびＳｉＮ膜６２を順に成膜する（図１７（ｂ））。ここで、ＳｉＮ膜６２は、後述するＳｉＧｅの選択的エピタキシャル成長（図１９（ｂ）の説明参照）の際に、非エピタキシャル領域を保護するために設けられている。
【００４８】
次に、フォトマスクＭ４を用いて、ベース層２４０およびベース電極２４２が形成される領域を覆っている酸化膜５１を開口するとともに、ＳＩＣ注入を行う（図１８（ａ））。続いて、ＳｉＮ膜６２のエッチングを行う。また、例えばドライエッチングにより、ベース電極２４２が形成されるＳＴＩ１２の一部分を除去する（分離領域除去工程）。ここで、コレクタ層２２０の露出面上にコレクタ保護用の酸化膜６３を形成する。分離領域除去工程において除去された部分には、ベース電極２４２となるポリシリコン６４を埋め込む。（図１８（ｂ））。さらに、ＳＴＩ１２内にのみポリシリコン６４が残るように、ポリシリコン６４をエッチバックする。これにより、ベース電極２４２が形成される（ベース電極形成工程）（図１９（ａ））。
【００４９】
次に、コレクタ層２２０上に、ＳｉＧｅ膜６５を選択的にエピタキシャル成長させる。このとき、ベース電極２４２上には、Ｐｏｌｙ−ＳｉＧｅ膜６６が形成される。なお、図１８（ｂ）で形成した酸化膜６３は、前洗浄により除去している（図１９（ｂ））。さらに、ＳｉＮ膜６２を除去した後、ＳｉＧｅ膜６５およびＰｏｌｙ−ＳｉＧｅ膜６６を含めて半導体基板１０の表面全体に、エミッタ電極２６２、ゲート電極３４２およびゲート電極４４２となるポリシリコン膜６７を成膜する（図２０（ａ））。
【００５０】
次に、ポリシリコン膜６７をエッチングし、エミッタ電極２６２、ゲート電極３４２およびゲート電極４４２を形成する。その後、半導体基板１０の表面全体に酸化膜を形成する（図２０（ｂ））。
【００５１】
次に、フォトマスクＭ６を用いて、バイポーラトランジスタ２０およびＰＭＯＳトランジスタ４０にエクステンション注入を行う。これにより、ベース接続層２４４およびＬＤＤ４２２が形成される（図２１（ａ））。また、フォトマスクＭ７を用いて、ＮＭＯＳトランジスタ３０にエクステンション注入を行う。これにより、ＬＤＤ３２２が形成される。さらに、ＲＴＡを行う（図２１（ｂ））。
【００５２】
次に、スペーサ２８０、スペーサ３８０およびスペーサ４８０を形成する。続いて、フォトマスクＭ８を用いてＢ等を注入することにより、ソース・ドレイン層４２０を形成する（図２２（ａ））。
【００５３】
次に、フォトマスクＭ９を用いてＡｓ等を注入することにより、ソース・ドレイン層３２０およびコレクタリーチスルー層２２４を形成する（図２２（ｂ））。続いて、ＲＴＡおよびサリサイドを行う。最後に、絶縁膜６０を成膜し、コレクタコンタクト２２６、ベースコンタクト２４６、エミッタコンタクト２６６、ソース・ドレインコンタクト３２６、ゲートコンタクト３４６、ソース・ドレインコンタクト４２６およびゲートコンタクト４４６を形成する。以上により、半導体装置２を得る（図２３）。
【００５４】
本製造方法においても、ＳＴＩ１２の一部分にベース電極２４２を形成している。これにより、ベース電極２４２の加工にフォトマスクを必要としないため、製造工程を簡略化することのできる半導体装置の製造方法が実現されている。
【図面の簡単な説明】
【００５５】
【図１】本発明による半導体装置の第１実施形態を示す断面図である。
【図２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図５】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図６】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図８】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図９】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１０】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１１】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１５】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１６】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための図である。
【図１７】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図１８】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図１９】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図２０】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図２１】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図２２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【図２３】本発明による半導体装置の製造方法の第２実施形態を説明するための図である。
【符号の説明】
【００５６】
１  半導体装置、２  半導体装置、１０    半導体基板、２０  バイポーラトランジスタ、３０  ＮＭＯＳトランジスタ、４０  ＰＭＯＳトランジスタ、５１  酸化膜、５２  ポリシリコン膜、５３  ＳｉＮ膜、５４  ポリシリコン、５５  ＳｉＧｅ膜、５６  Ｐｏｌｙ−ＳｉＧｅ膜、５７  ポリシリコン膜、６０  絶縁膜、６２  ＳｉＮ膜、６３  酸化膜、６４  ポリシリコン、６５  ＳｉＧｅ膜、６６  Ｐｏｌｙ−ＳｉＧｅ膜、６７  ポリシリコン膜、２２０  コレクタ層、２２２  サブコレクタ層、２２４  コレクタリーチスルー層、２２６  コレクタコンタクト、２４０  ベース層、２４２  ベース電極、２４４  ベース接続層、２４６  ベースコンタクト、２６２  エミッタ電極、２６６  エミッタコンタクト、２８０  スペーサ、３００  ウエル、３１０  チャネルストップ、３２０  ソース・ドレイン層、３２２  ＬＤＤ、３２６  ソース・ドレインコンタクト、３３０  チャネル、３４２  ゲート電極、３４４  ゲート酸化膜、３４６  ゲートコンタクト、３８０  スペーサ、４００  ウエル、４１０  チャネルストップ、４２０  ソース・ドレイン層、４２２  ＬＤＤ、４２６  ソース・ドレインコンタクト、４３０  チャネル、４４２  ゲート電極、４４４  ゲート酸化膜、４４６  ゲートコンタクト、４８０  スペーサ、Ｍ１〜Ｍ９  フォトマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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