(57)【要約】【課題】  バイアス電界の集中を緩和して、オン抵抗を増加させることなく耐圧の向上を実現する半導体装置を提供する。【解決手段】窒化物系III−Ｖ族化合物半導体からなるキャリア走行層１と、そのキャリア走行層１上に配置され、格子定数がキャリア走行層１の格子定数より小さい窒化物系III−Ｖ族化合物半導体からなる障壁層２と、その障壁層２上に配置されたドレイン電極４及びソース電極５と、障壁層２上にドレイン電極４とソース電極５との間に配置され、格子定数が障壁層２の格子定数より小さい半導体からなる歪み印加層３と、その歪み印加層３上に配置されたゲート電極６とを備える。ゲート電極のドレイン端と歪み印加層３のドレイン端Ｐ1との、キャリア走行層１と障壁層２との第１界面２１と平行な距離Ｗ1が、障壁層２の膜厚ｄ1の５倍以内である。【選択図】      図１
2005079346.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系III−Ｖ族化合物半導体からなるキャリア走行層と、
該キャリア走行層上に配置され、格子定数が前記キャリア走行層の格子定数より小さい窒化物系III−Ｖ族化合物半導体からなる障壁層と、
該障壁層上に配置されたドレイン電極及びソース電極と、
前記障壁層上に前記ドレイン電極と前記ソース電極との間に配置され、格子定数が前記障壁層の格子定数より小さい半導体からなる歪み印加層と、
該歪み印加層上に配置されたゲート電極
とを備え、ドレイン−ソース間電圧による前記キャリア走行層と前記障壁層との界面での電界の極大位置と、前記歪み印加層のドレイン端との、前記界面と平行な距離が、前記歪み印加層の下端から前記界面までの間隔の５倍以内であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の少なくとも一部が前記障壁層に接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記障壁層の上面が、格子定数が前記歪み印加層の格子定数と同じ半導体からなるキャップ層で覆われ、前記歪み印加層が該キャップ層上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記歪み印加層のドレイン端と、前記ゲート電極のドレイン端との、前記界面と平行な距離が、前記歪み印加層の下端から前記界面までの間隔の５倍以内であることを特徴とする請求項１乃至３のいずれか1項に記載の半導体装置。
【請求項５】
前記歪み印加層及び前記障壁層のいずれかの上に配置されたフィールドプレート電極を有することを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置。
【請求項６】
前記歪み印加層の膜厚が、１ｎｍ以上且つ５００ｎｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに係り、特に低オン抵抗と高耐圧が要求される半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路に使用される整流ダイオードやパワー・トランジスタなどの電力用半導体装置には低オン抵抗・高耐圧が求められる。オン抵抗と耐圧には、図６に示すような素子材料で決まるトレードオフの関係があり、耐圧を高くするとオン抵抗は耐圧の約２．５乗に比例して高くなることが知られている。そのため、材料限界値が優れた材料を用いることが必要である。
【０００３】
図６に示すように、窒化物半導体は高い絶縁破壊耐圧を有しておりパワートランジスタ材料として有望である。図２５（ａ）に模式的な断面図を示した従来の窒化物系半導体装置において、ドレイン電極４にソース電極５に対して正の電圧を印加した場合に発生するバイアス電界は、図２５（ｂ）に示すように、ゲート電極６のドレイン端に集中する。ここで、「ドレイン端」とは、ドレイン電極４とソース電極５間に配置されたゲート電極６のドレイン電極４側の端部である。キャリア走行層１をＧａＮ膜、障壁層２をＡｌＧａＮ膜で形成したヘテロ接合構造を有する窒化物系半導体装置においては、ヘテロ接合界面付近にキャリアが高濃度で蓄積し、いわゆる二次元電子ガスが形成され、キャリア密度が１×１０13ｃｍ-2、障壁層２の膜厚が２０ｎｍのとき、ドレイン電極４とソース電極５の間に電圧を印加したとき、バイアス電界の広がりは１μｍ程度である（非特許文献１参照。）。
【０００４】
又、半導体装置のオン抵抗を低くして使用するためには、外部から電圧を印加したときにゲート電極端などに集中する電界を緩和して、半導体装置の耐圧を材料の種類で決まる限界に近づけることが有効である。シリコンを使用した半導体装置においては、リサーフ構造・マルチガードリング構造・フィールドプレート電極などの構造を用いて、ゲート電極端部に集中するバイアス電界を緩和することにより、材料限界近い低オン抵抗・高耐圧が実現されている。窒化物系半導体装置においても、フィールドプレート電極・リサーフ構造を用いた構造が検討されている。図２６のようなフィールドプレート電極８を有する従来の窒化物系半導体装置において、ドレイン電極４とゲート電極６との距離が１３μｍの場合に破壊電圧５５０Ｖが得られている。これはドレイン電極４、ゲート電極６間の平均電界が０．４２ＭＶ／ｃｍであることに相当し、窒化物半導体の破壊電界の約３ＭＶ／ｃｍと比較すると１桁近く小さく、フィールドプレート電極８だけでは、ゲート電極６の端部に集中するバイアス電界を緩和しきれず、窒化物半導体の性能を十分には引き出せない（非特許文献２参照。）。
【非特許文献１】エス・カーマルカ（S. Karmalkar）、ユー・ケー・ミシュラ（U. K. Mishra）著、「米国電子通信技術者協会トランサクション・オン・エレクトロン・デバイセズ，第４８巻，第８号（IEEE Trans. Electron Devices vol.48 No.8）」、２００１年、Ｐ．１５１５
【非特許文献２】エヌ・キュー・チャン（N.-Q. Zhang）、他著、「米国電子通信技術者協会エレクトロン・デバイス・レター，第２１巻，第９号（IEEE Electron Device Lett. vol.21 No.9）」、２０００年、Ｐ．４２１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電力用半導体装置の材料として、窒化物半導体は高い絶縁破壊耐圧を有しており有望である。しかしながら、ゲート電極端等に集中するバイアス電界を緩和することにより材料限界近い性能を実現することは、従来のフィールドプレート電極を有する窒化物系半導体装置においても実現されていない。このように、従来の窒化物半導体を用いた半導体装置においては、集中するバイアス電界を緩和しきれず、窒化物半導体材料の性能が十分に引き出されていないという問題点があった。
【０００６】
上記問題点を鑑み、本発明は、バイアス電界の集中を緩和することにより、オン抵抗を増加させることなく耐圧の向上を実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の特徴は、（イ）窒化物系III−Ｖ族化合物半導体からなるキャリア走行層と、（ロ）そのキャリア走行層上に配置され、格子定数がキャリア走行層の格子定数より小さい窒化物系III−Ｖ族化合物半導体からなる障壁層と、（ハ）その障壁層上に配置されたドレイン電極及びソース電極と、（ニ）障壁層上にドレイン電極とソース電極との間に配置され、格子定数が障壁層の格子定数より小さい半導体からなる歪み印加層と、（ホ）その歪み印加層上に配置されたゲート電極とを備え、（ヘ）ドレイン−ソース間電圧によるキャリア走行層と障壁層との界面での電界の極大位置と、歪み印加層のドレイン端との、界面と平行な距離が、歪み印加層の下端から界面までの間隔の５倍以内である半導体装置であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、バイアス電界の集中を緩和することにより、オン抵抗を増加させることなく耐圧の向上を実現する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、窒化物系III−Ｖ族化合物半導体からなるキャリア走行層１と、そのキャリア走行層１上に配置され、格子定数がキャリア走行層１の格子定数より小さい窒化物系III−Ｖ族化合物半導体からなる障壁層２と、その障壁層２上に配置されたドレイン電極４及びソース電極５と、障壁層２上にドレイン電極４とソース電極５との間に配置され、格子定数が障壁層２の格子定数より小さい半導体からなる歪み印加層３と、その歪み印加層３上に配置されたゲート電極６とを備えている。
【００１２】
窒化物系III−Ｖ族化合物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）などのIII族元素群のうち少なくとも１種と、砒素（Ａｓ）、リン（Ｐ）、窒素（Ｎ）などのＶ族元素群のうち少なくともＮを含んだ半導体である。
【００１３】
例えば、キャリア走行層１は、アンドープＩｎXＧａ1-XＮ（０≦Ｘ≦１）膜等が使用可能であり、障壁層２は、アンドープ又はｎ型のＡｌYＧａ1-YＮ（０＜Ｙ＜１）膜等が使用可能である。格子定数が障壁層２の格子定数より小さい半導体からなる歪み印加層３は、例えばＡｌZＧａ1-ZＮ（０＜Ｚ≦１、且つ、Ｙ＜Ｚ）膜等が使用可能であるが、障壁層２の使用される窒化物系半導体より格子定数が小さい材料であればよく、例えばシリコンカーバイト（ＳｉＣ）膜なども使用可能である。更に、ドレイン−ソース間電圧によるキャリア走行層１と障壁層２との界面でのバイアス電界の極大位置ＸE1と、歪み印加層３のドレイン端Ｐ1との、界面と平行な距離Ｗ1が、歪み印加層３の下端から界面までの間隔の５倍以内である。図１においては、歪み印加層３の下端から界面までの間隔は、障壁層２の膜厚ｄ1である。ドレイン−ソース間電圧によるバイアス電界は、ゲート電極６のドレイン端に集中するため、キャリア走行層１と障壁層２との界面でのバイアス電界が極大になる位置はＸE1になる。又、歪み印加層３のドレイン端Ｐ1は、ゲート電極６のドレイン端よりドレイン電極４に近く配置されている。
【００１４】
以下の説明では、キャリア走行層１はアンドープＧａＮ膜、障壁層２はアンドープＡｌＧａＮ膜、歪み印加層３はＡｌＮ膜を用いる場合について例示的に説明するが、キャリア走行層１より障壁層２の格子定数が小さく、且つ、障壁層２より歪み印加層３の格子定数が小さい組み合わせであれば、上記材料の組み合わせに限るものではない。
【００１５】
又、以下において、キャリア走行層１と障壁層２との界面を「第１界面」２１、障壁層２と歪み印加層３との界面を「第２界面」２２として説明する。
【００１６】
ＡｌYＧａ1-YＮ（０＜Ｙ＜１）は、その組成比により格子定数が異なる。歪み印加層のＡｌＮ膜３は障壁層のＡｌＧａＮ膜２よりＡｌの組成比が高く、小さい格子定数を有するために、障壁層２に応力が加わり、特に歪み印加層３の端部に応力が集中するため、障壁層２において歪み印加層３の端部を中心にピエゾ効果による分極が誘起される。
【００１７】
例えば、障壁層２の膜厚ｄ1が２０ｎｍ、歪み印加層３の膜厚が２２ｎｍの場合、図２に示すように、ピエゾ分極により歪み印加層３のドレイン端Ｐ1下方の第１界面２１において生じる電界（以下において「ピエゾ電界」という。）の強度ＥXは、ＧａＮ膜の破壊電界の約３ＭＶ／ｃｍと同等の大きさである。又、ピエゾ電界の向きは、図1において、ドレイン電極４からソース電極５に向かう方向であり、バイアス電界と逆向きである。したがって、バイアス電界と逆方向に発生させたピエゾ電界により、バイアス電界を打ち消すことができる。図２において、横軸は第２界面２２における歪み印加層３のドレイン端Ｐ1からの距離を示す。
【００１８】
又、第２界面２２における格子不整合により発生した歪み印加層３のドレイン端Ｐ1での歪みは、第２界面２２からキャリア走行層１方向に向かうにしたがって、第２界面２２と平行な方向に広がっていく。この結果、図３に示すように、ピエゾ分極は第２界面２２からキャリア走行層１方向への距離ｄが大きくなるにつれて、第２界面２２と平行な方向に広がり、一方、ピエゾ電界の強度ＥXのピーク値は小さくなる。図３において、横軸は第２界面２２における歪み印加層３のドレイン端Ｐ1からの距離を示す。
【００１９】
図４に、第２界面２２からキャリア走行層１方向への距離ｄと、ピエゾ分極の半値幅（ＦＷＨＭ）の関係を示す。ピエゾ分極のＦＷＨＭは、第２界面２２からの距離の約５倍である。
【００２０】
したがって、図1において、第１界面２１でのバイアス電界の極大位置ＸE1と、ピエゾ効果による分極を誘起させる歪み印加層３のドレイン端Ｐ1との、第１界面２１に平行な距離Ｗ1を、障壁層２の膜厚ｄ1の５倍以内にすることにより、半導体装置の絶縁破壊を引き起こすバイアス電界の集中を緩和することが可能である。バイアス電界の極大位置ＸE1と、歪み印加層３のドレイン端Ｐ1との第１界面２１に平行な距離Ｗ1が短いほど、ピエゾ電界によるバイアス電界の緩和の効果が大きいため、Ｗ1＝０、即ちゲート電極６のドレイン端と歪み印加層３のドレイン端Ｐ1が一致している場合に、ピエゾ電界によるバイアス電界を緩和する効果が最も大きくなる。したがって、Ｗ1は０以上、且つ障壁層２の膜厚ｄ1の５倍以内である。
【００２１】
キャリア走行層１の膜厚が1μm、障壁層２の膜厚ｄ1が２０ｎｍ、歪み印加層３の膜厚が２２ｎｍの場合に、ドレイン−ソース間に８０Ｖ、ソース−ゲート間に−８Ｖの電圧をそれぞれ印加した場合の第１界面２１での電界分布を計算した結果を図５に示す。図5において、実線が歪み印加層３がある場合、点線が歪み印加層３がない場合である。歪み印加層３がある場合は、ゲート電極６のドレイン端と歪み印加層３のドレイン端Ｐ1との第１界面２１に平行な距離Ｗ1は３５ｎｍである。又、図５において、横軸は第２界面２２におけるゲート電極６のドレイン端からの距離を示す。歪み印加層３がある場合は、歪み印加層３が無い場合に比べてバイアス電界の最大値が２５％程度減少しており、電界の集中が緩和されている。
【００２２】
膜厚が、格子定数の異なる材料のヘテロエピタキシャル成長における歪み成長の限界である臨界膜厚以上であっても一定の歪みが残る。このため、本発明の第１の実施の形態に係る半導体装置において、歪み印加層３の膜厚を臨界膜厚以上にすることが可能であるが、臨界膜厚以下であることが望ましい。歪み印加層３の臨界膜厚は組成比等に依存する。キャリア走行層ＩｎXＧａ1-XＮ（０≦Ｘ≦１）膜１のＩｎの組成比をパラメータとした、歪み印加層ＡｌZＧａ1-ZＮ（０＜Ｚ≦１）膜３のＡｌの組成比と歪み印加層３の臨界膜厚の関係を図７に示す。障壁層２はＡｌYＧａ1-YＮ（０＜Ｙ＜１、且つ、Ｙ＜Ｚ）膜である。キャリア走行層１のＩｎの組成比が０の場合（即ち、キャリア走行層１がＧａＮの場合。）に歪み印加層３の臨界膜厚が最大になる。一方、歪み印加層３のＡｌの組成比が低いほど臨界膜厚は厚くなるが、ピエゾ分極の効果を上げるために歪みを大きくするには、歪み印加層３のＡｌの組成比が高いほうが望ましい。したがって、歪み印加層３のＡｌ組成比を低くして臨界膜厚を厚くすることには限界がある。図７において、歪み印加層３のＡｌの組成比が０．２〜０．４の時の臨界膜厚は１００〜５００ｎｍ前後である。したがって、臨界膜厚は５００ｎｍ以下が望ましい。更に好ましくは、１００ｎｍ以下である。更に、歪み印加層３が薄い場合に障壁層２に歪みが発生しない場合を考慮して、歪み印加層３の膜厚は１ｎｍ以上であることが望ましい。
【００２３】
図８は、歪み印加層３を配置した場合と配置しない場合について、第1界面２１でのバイアス電界の強度を模式的に示したものである。図８に示すように、歪み印加層３を配置することにより、ゲート電極６のドレイン端でピエゾ電界によりバイアス電界が打ち消されるため、第１界面２１上の各位置でのバイアス電界が大きくなり、Ｓで示される面積に相当する電圧分だけ半導体装置の耐圧が高くなる。
【００２４】
本発明の第１の実施の形態に係る半導体装置では、バイアス電界が集中するゲート電極６のドレイン端と、歪みの応力が集中する歪み印加層３のドレイン端Ｐ1との、第1界面２１に平行な距離Ｗ1が、障壁層２の膜厚ｄ1の５倍以内になるように配置することにより、バイアス電界がピエゾ電界で打ち消されて、オン抵抗を増加させることなく耐圧の向上を実現することができる。
【００２５】
図９〜図１０を用いて、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００２６】
（イ）有機金属ＣＶＤ（ＭＯＣＶＤ）法等により、アンドープのＩＮXＧａ1-XＮ（０≦Ｘ≦１）からなるキャリア走行層１、アンドープのＡｌYＧａ1-YＮ（０＜Ｙ＜１）からなる障壁層２を２０ｎｍ程度、ＡｌZＧａ1-ZＮ（０＜Ｚ≦１、且つ、Ｙ＜Ｚ）からなる歪み印加層３を２２ｎｍ程度、順次成長させることにより、図９（ａ）の構造断面図を得る。キャリア走行層１の膜厚は、１μｍ程度である。
【００２７】
（ロ）次に、歪み印加層３の上面に、フォトレジスト９ａを塗布し、フォトリソグラフィ技術によりフォトレジスト９ａを露光現像することで図９（ｂ）の断面構造図を得る。次に、図９（ｂ）に示したフォトレジスト９ａをマスクにして、反応性イオンエッチング（ＲＩＥ）法等の技術により、選択的に歪み印加層３をエッチング除去する。エッチング後にフォトレジスト９ａを除去することにより、図９（ｃ）の断面構造図を得る。
【００２８】
（ハ）次に、図１０（ｄ）に示すように、フォトレジスト９ｂを塗布する。フォトリソグラフィ技術により露光現像することで、障壁層２上面のドレイン電極４、ソース電極５の各形成領域及び歪み印加層３上面のゲート電極６形成領域のフォトレジスト９ｂを除去し、図１０（ｅ）の断面構造図を得る。電極用金属膜を蒸着後、フォトレジスト９ｂを除去するリフトオフ法を用いてドレイン電極４、ソース電極５、ゲート電極６を形成する。これにより、図１に示す半導体装置が形成される。
【００２９】
又、歪み印加層３を選択的に形成する他の方法として、図示はしないが、MOCVD法でキャリア走行層１及び障壁層２を順次成長させた後、更に障壁層２上に酸化シリコン膜を形成し、フォトリソグラフィ技術を用いて酸化シリコン膜に歪み印加層３の領域を開口し、MOCVD法で歪み印加層３を選択成長させた後に酸化シリコン膜を除去することにより、図９（ｃ）の断面構造図を得ることも可能である。
【００３０】
上記のような第１の実施の形態に係る半導体装置の製造方法によれば、外部から印加されたバイアス電界の集中を緩和することで、オン抵抗を増加させることなく耐圧の向上を実現する半導体装置を提供することができる。
【００３１】
図１１に本発明の第１の実施の形態の変形例（第１の変形例）に係る半導体装置を示す。図１において、ゲート電極６のドレイン端にバイアス電界の集中が生じるため、歪み印加層３のドレイン端Ｐ1と、ゲート電極６のドレイン端との第１界面２１と平行な距離Ｗ1を、障壁層２の膜厚ｄ1の５倍以内になるよう配置する必要があるが、歪み印加層３のソース電極側の端部は自由に配置できる。したがって、図１１に示すように、歪み印加層３が、ソース電極５とゲート電極６の間の障壁層２の上面の一部又は全部を覆うように配置されていてもよい。
【００３２】
図１２に本発明の第１の実施の形態の他の変形例（第２の変形例）に係る半導体装置を示す。図１と同様に、障壁層２上にドレイン電極４、ソース電極５及び歪み印加層３が配置され、更に、歪み印加層３の上にゲート電極６が配置されているが、ゲート電極６のドレイン端に対して、歪み印加層３のドレイン端が後退しており、ゲート電極６のドレイン端下には歪み印加層３が配置されていない。このため、ゲート電極６のドレイン端が、印加層３のドレイン端よりドレイン電極４に近くなっている。ピエゾ電界は、歪み印加層３のドレイン端からソース電極方向とドレイン電極方向との両方向に広がるため、歪み印加層３のドレイン端よりも、ゲート電極６のドレイン端をドレイン電極４の近くに配置してもよい。したがって、図１２に示す本発明の第１の実施の形態の第２の変形例において、ゲート電極６のドレイン端に集中するバイアス電界をピエゾ電界で緩和することができる。
【００３３】
更に、図１３に本発明の第１の実施の形態の他の変形例（第３の変形例）に係る半導体装置を示す。図１と違い、障壁層２の膜厚が、歪み印加層３が上方にある領域と、それ以外の領域で異なっている。ドレイン電極４とソース電極５は、障壁層２の膜厚が薄い領域上に配置されている。ドレイン電極４とソース電極５間の障壁層２の膜厚が厚い領域上に歪み印加層３が配置され、障壁層２の膜厚が変化している位置と歪み印加層３の端部の位置は一致している。更に、歪み印加層３上にゲート電極６が配置されている。歪み印加層３によって誘起される歪みの応力は、歪み印加層３の端部に集中する。このため、図１３に示した変形例において、障壁層２の膜厚が変化するドレイン電極４側の地点Ｐ2に歪みの応力が集中し、この地点から歪みが広がっていく。このため、第１界面２１でのバイアス電界の極大位置ＸE1と、障壁層２の膜厚が変化するドレイン電極４側の地点Ｐ2との、第１界面２１に平行な距離Ｗ2が、障壁層２の薄い領域の膜厚ｄ2の５倍以内であれば、ゲート電極６のドレイン端に集中するバイアス電界を緩和して耐圧の向上を実現することができる。したがって、例えば歪み印加層３を形成するエッチング除去工程において、エッチング除去量が過剰になり障壁層２の上部がエッチング除去された場合においても、耐圧の向上を実現することができる。
【００３４】
図１４に本発明の第１の実施の形態の他の変形例（第４の変形例）に係る半導体装置を示す。図１３との違いは、歪み印加層３のドレイン端とゲート電極６のドレイン端が一致していることである。図１４に示した変形例においては、図１３に示した第３の変形例と同様に、歪み印加層３を配置したことによってバイアス電界が緩和される。
【００３５】
図１５に本発明の第１の実施の形態の他の変形例（第５の変形例）に係る半導体装置を示す。障壁層２上面が、格子定数が歪み印加層３の格子定数と同じキャップ層１０で覆われていることが図１と違う点である。このため、ドレイン電極４、ソース電極５及び歪み印加層３はキャップ層１０上に配置されている。キャップ層１０と歪み印加層３の格子定数は同じであり、界面にはピエゾ効果は生じない。歪み印加層３によって誘起される歪みの応力は歪み印加層３のドレイン端Ｐ3に集中し、この地点から歪みが広がっていく。このため、第１界面２１でのバイアス電界の極大位置ＸE1と、歪み印加層３のドレイン端Ｐ3との第１界面２１と平行な距離Ｗ3が、キャップ層１０の膜厚と障壁層２の膜厚を合わせた厚さｄ3の５倍以内であれば、ゲート電極６のドレイン端に集中するバイアス電界を緩和して耐圧の向上を実現することができる。したがって、例えば歪み印加層３を形成するエッチング除去工程において、エッチング除去量が不足して障壁層２上面を歪み印加層３と格子定数が同じキャップ層１０が覆っても、耐圧の向上を実現することができる。
【００３６】
図１６に本発明の第１の実施の形態の他の変形例（第６の変形例）に係る半導体装置を示す。図１５との違いは、歪み印加層３のドレイン端とゲート電極６のドレイン端が一致していることである。図１６に示した変形例においては、図１５に示した第５の変形例と同様に、歪み印加層３を配置したことによってバイアス電界が緩和される。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１７に示すように、障壁層２及び歪み印加層３の上方に絶縁膜７が配置され、ドレイン電極４とゲート電極６間の障壁層２の上方の絶縁膜７上にフィールドプレート電極８が配置されている。図１７に示す構成において、フィールドプレート電極８に電圧を印加することにより、ゲート電極６のドレイン端に集中するバイアス電界を緩和し、耐圧を向上することができる。即ち、フィールドプレート電極８に電圧を印加することにより、ゲート電極６の端部の空乏層の曲率を制御して集中するバイアス電界を緩和することが可能である。しかし、ドレイン電極４とソース電極５との間に破壊電圧に近い電圧を印加すると、フィールドプレート電極８を有する半導体装置においても、ゲート電極６のドレイン端にバイアス電界の集中が起こる。このとき、第１界面２１でのバイアス電界が極大になる位置ＸE1と、歪み印加層３のドレイン端Ｐ4との、第１界面２１での距離Ｗ4を、障壁層２の膜厚ｄ4の５倍以内になるよう配置することにより、ゲート電極６のドレイン端に集中するバイアス電界を緩和し、耐圧の向上が可能になる。他は、第１の実施の形態に係る半導体装置と基本的に同様であるので、重複した説明を省略する。
【００３８】
本発明の第２の実施の形態に係る半導体装置によれば、外部から印加されたバイアス電界の集中を緩和することで、オン抵抗を増加させることなく耐圧の向上を実現するフィールドプレート電極８を有する半導体装置を提供することができる。
【００３９】
図１８を用いて、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４０】
（イ）先ず、第１の実施の形態に係る半導体装置の製造方法で説明したのと同様な工程で、図１８（ａ）の断面構造図を得る。
【００４１】
（ロ）次に、例えばＣＶＤ法などにより、酸化膜等の絶縁膜７を堆積し、化学的機械研磨（ＣＭＰ）法などの技術により平坦化することにより、図１８（ｂ）の断面構造図を得る。
【００４２】
（ハ）次に、フォトレジスト９ｃを塗布し、フォトリソグラフィ技術によりフォトレジスト９ｃを露光現像することで、フィールドプレート電極８形成領域であるドレイン電極４とゲート電極６間上のフォトレジスト９ｃを除去し、図１８（ｃ）の断面構造を得る。電極用金属膜を蒸着後、フォトレジスト９ｃを除去するリフトオフ法を用いてフィールドプレート電極８を形成する。これにより、図１３に示す半導体装置が形成される。
【００４３】
上記のような第２の実施の形態に係る半導体装置の製造方法によれば、外部から印加されたバイアス電界の集中を緩和することで、オン抵抗を増加させることなく耐圧の向上を実現するフィールドプレート電極８を有する半導体装置を提供することができる。
【００４４】
図１９に第２の実施の形態の変形例（第１の変形例）に係る半導体装置を示す。歪み印加層３のドレイン端Ｐ5がドレイン電極４方向に延長されていることが図１７と違う点であり、歪み印加層３のドレイン端Ｐ5とフィールドプレート電極８のドレイン端との第１界面２１と平行な距離Ｗ5が、障壁層２の膜厚ｄ5の５倍以内に配置されている。ここで、「フィールドプレート電極８のドレイン端」とは、フィールドプレート電極８のドレイン電極４側の端部である。フィールドプレート電極８のドレイン端でもバイアス電界の集中が生じる。このバイアス電界の集中による第１界面２１での電界の極大位置ＸE2と、歪み印加層３のドレイン端Ｐ5との、第１界面２１に平行な距離Ｗ5を、障壁層２の膜厚ｄ5の５倍以内にすることにより、フィールドプレート電極８のドレイン端におけるバイアス電界の集中を緩和することができる。
【００４５】
第２の実施の形態の他の変形例（第２の変形例）に係る半導体装置を図２０に示す。第１歪み印加層３ａと第２歪み印加層３ｂが配置されていることが、図１７と違う点である。ゲート電極６のドレイン端と第１歪み印加層３ａのドレイン端Ｐ5aとの、第１界面２１と平行な距離Ｗ5aは障壁層２の膜厚ｄ5の５倍以内である。又、フィールドプレート電極８のドレイン端と第２歪み印加層３ｂのドレイン端Ｐ5bとの、第１界面２１と平行な距離Ｗ5bも障壁層２の膜厚ｄ5の５倍以内である。したがって、ゲート電極６のドレイン端でのバイアス電界集中による第１界面２１でのバイアス電界の極大位置ＸE1と、第１歪み印加層３ａのドレイン端Ｐ5aとの、第１界面２１に平行な距離Ｗ5aが、障壁層２の膜厚ｄ5の５倍以内であるため、ゲート電極６のドレイン端でのバイアス電界の集中を緩和できる。同様に、フィールドプレート電極８のドレイン端でのバイアス電界集中による第１界面２１でのバイアス電界の極大位置ＸE2と、第２歪み印加層３ｂのドレイン端Ｐ5bとの、第１界面２１に平行な距離Ｗ5bが、障壁層２の膜厚ｄ5の５倍以内であり、フィールドプレート電極８のドレイン端でのバイアス電界の集中を緩和できる。
【００４６】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図２１に示すように、ドレイン電極４とソース電極５間の障壁層２上に、ゲート電極６と歪み印加層３が隣接し、且つ、歪み印加層３がゲート電極６よりドレイン電極４に近く配置されている。又、歪み印加層３の膜厚はゲート電極６の膜厚より厚く、歪み印加層３上にフィールドプレート電極８が配置されている。更に、歪み印加層３のドレイン端Ｐ6と、フィールドプレート電極８のドレイン端との、第１界面２１に平行な距離Ｗ6は、障壁層２の膜厚ｄ6の５倍以内である。図２１において、フィールドプレート電極８のドレイン端でのバイアス電界集中による第１界面２１でのバイアス電界の極大位置ＸE3と、ピエゾ電界が集中する歪み印加層３のドレイン端Ｐ6との、第１界面２１に平行な距離Ｗ6が、障壁層２の膜厚ｄ6の５倍以内であるため、フィールドプレート電極８のドレイン端でのバイアス電界の集中をピエゾ電界によって緩和できる。他は、第１の実施の形態に係る半導体装置と基本的に同様であるので、重複した説明を省略する。
【００４７】
本発明の第３の実施の形態に係る半導体装置によれば、外部から印加されたバイアス電界の集中を緩和することで、オン抵抗を増加させることなく耐圧の向上を実現するフィールドプレート電極８を有する半導体装置を提供することができる。
【００４８】
図２２を用いて、本発明の第３の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４９】
（イ）先ず、第１の実施の形態に係る半導体装置の製造方法を説明したのと同様な工程で、図２２（ａ）の断面構造図を得る。次に、フォトリソグラフィ技術により露光現像することで、全面に塗布したフォトレジストのドレイン電極４、ソース電極５及びゲート電極６の障壁層２上の各形成領域を除去した後、電極用金属を蒸着し、フォトレジストを除去するリフトオフ法を用いてドレイン電極４、ソース電極５及びゲート電極６を形成することにより、図２２（ｂ）の断面構造図を得る。
【００５０】
（ロ）次に、フォトレジスト９ｄを全面に塗布し、フォトリソグラフィ技術によりフォトレジスト９ｄを露光現像することで歪み印加層３上のフィールドプレート電極８形成領域のフォトレジスト９ｄを除去し、図２２（ｃ）の断面構造を得る。電極用金属膜を蒸着後、フォトレジスト９ｄを除去するリフトオフ法を用いてフィールドプレート電極８を歪み印加層３上に形成する。これにより、図２１に示す半導体装置が形成される。
【００５１】
上記のような第３の実施の形態に係る半導体装置の製造方法によれば、外部から印加されたバイアス電界の集中を緩和することで、オン抵抗を増加させることなく耐圧の向上を実現するフィールドプレート電極８を有する半導体装置を提供することができる。
【００５２】
図２３に第３の実施の形態の変形例に係る半導体装置を示す。ゲート電極６とフィールドプレート電極８を接続し、フィールドプレート電極８をゲート電極６と同電位にすることによって、ゲート電極６の端部の空乏層の曲率を制御してバイアス電界を緩和することが可能である。図２３においては、歪み印加層３とゲート電極６を障壁層２上に隣接し、且つ歪み印加層３をドレイン電極４側に配置し、更に、歪み印加層３の膜厚がゲート電極６の膜厚より薄く、歪み印加層３上のフィールドプレート電極８とゲート電極６が接続している。又、歪み印加層３のドレイン端Ｐ6と、フィールドプレート電極８のドレイン端との、第１界面２１に平行な距離Ｗ6は、障壁層２の膜厚ｄ6の５倍以内である。したがって、フィールドプレート電極８のドレイン端でのバイアス電界集中による第１界面２１でのバイアス電界の極大位置ＸE3と、ピエゾ電界が集中する歪み印加層３のドレイン端Ｐ6との第１界面２１に平行な距離Ｗ6は、障壁層２の膜厚ｄ6の５倍以内となり、フィールドプレート電極８のドレイン端に集中するバイアス電界をピエゾ電界によって緩和することがきる。
【００５３】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５４】
例えば、図２４に示すように、電界効果トランジスタの寄生抵抗を減少させるため等に用いられる、ゲート電極直下の障壁層２を深くエッチングしたリセス構造と組み合わせることが可能である。ドレイン電極４及びソース電極５は障壁層２の膜厚の厚い領域上に配置され、歪み印加層３は、ドレイン電極４とソース電極５間の障壁層２の薄い領域上に配置されている。更に、歪み印加層３上にゲート電極６が配置され、ゲート電極６のドレイン端と歪み印加層３のドレイン端Ｐ7との、第１界面２１に平行な距離Ｗ7は、障壁層２の薄い領域の膜厚ｄ7の５倍以内である。図２４において、歪み印加層３によって誘起される歪みの応力は歪み印加層３のドレイン端Ｐ7に集中し、この地点から広がっていく。このため、ゲート電極６のドレイン端でのバイアス電界集中による第１界面２１でのバイアス電界の極大位置ＸE1と、歪み印加層３のドレイン端Ｐ7との第１界面２１と平行な距離Ｗ7が、障壁層２の薄い領域の膜厚ｄ7の５倍以内となり、ゲート電極６のドレイン端に集中するバイアス電界をピエゾ電界によって緩和することにより、耐圧の向上を実現できる。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置における、ピエゾ電界を示すグラフである。
【図３】本発明の第１の実施の形態に係る半導体装置における、歪み印加層と障壁層の界面からの距離毎に、ピエゾ電界を示すグラフである。
【図４】本発明の第１の実施の形態に係る半導体装置における、障壁層と歪み印加層の界面からの距離と、ピエゾ効果による分極の広がりの半値幅との関係を示すグラフである。
【図５】本発明の第１の実施の形態に係る半導体装置と、従来の窒化物系半導体装置の電界分布を比較したグラフである。
【図６】種々の材料における耐圧とオン抵抗との関係を示すグラフである。
【図７】本発明の第１の実施の形態に係る半導体装置における、障壁層の臨界膜厚を示したグラフである。
【図８】本発明の第１の実施の形態に係る半導体装置と、従来の窒化物系半導体装置の電界分布を比較した模式図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１１】本発明の第１の実施の形態の変形例（第１の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１２】本発明の第１の実施の形態の他の変形例（第２の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１３】本発明の第１の実施の形態の他の変形例（第３の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１４】本発明の第１の実施の形態の他の変形例（第４の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１５】本発明の第１の実施の形態の他の変形例（第５の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１６】本発明の第１の実施の形態の他の変形例（第６の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置の構成を示す模式的な断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図１９】本発明の第２の実施の形態の変形例（第１の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図２０】本発明の第２の実施の形態の他の変形例（第２の変形例）に係る半導体装置の構成を示す模式的な断面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の構成を示す模式的な断面図である。
【図２２】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図２３】本発明の第３の実施の形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図２４】本発明のその他の形態に係る半導体装置の構成を示す模式的な断面図である。
【図２５】図２５（ａ）は従来の窒化物系半導体装置の構成を示す模式的な断面図であり、図２５（ｂ）は従来の窒化物系半導体装置にバイアス電圧を印加したときの電界分布の模式図である。
【図２６】他の従来の窒化物系半導体装置の構成を示す模式的な断面図である。
【符号の説明】
【００５７】
１…キャリア走行層
２…障壁層
３…歪み印加層
３ａ…第１歪み印加層
３ｂ…第２歪み印加層
４…ドレイン電極
５…ソース電極
６…ゲート電極
７…絶縁膜
８…フィールドプレート電極
９ａ、９ｂ、９ｃ、９ｄ…フォトレジスト
１０…キャップ層
２１…第1界面
２２…第２界面
【図１】
2005079346.tif 000003
【図２】
2005079346.tif 000004
【図３】
2005079346.tif 000005
【図４】
2005079346.tif 000006
【図５】
2005079346.tif 000007
【図６】
2005079346.tif 000008
【図７】
2005079346.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2005079346.tif 000016
【図１５】
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【図１６】
2005079346.tif 000018
【図１７】
2005079346.tif 000019
【図１８】
2005079346.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2005079346.tif 000027
【図２６】
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