(57)【要約】【課題】  製造工程中で発生するプラズマダメージからＭＯＳＦＥＴを保護する保護素子を備えた半導体集積回路を実現する。【解決手段】  差動増幅回路４１には、差動入力対をなす一方のＮｃｈＭＯＳトランジスタＴＲ１のゲートと差動入力端子Ｉｎ  Ｐｕｔ＋間に設けられ、ゲートがドレインに接続されたＭＯＳトランジスタＴＲ７〜ＴＲ９と、差動入力対をなす他方のＮｃｈＭＯＳトランジスタＴＲ２のゲートと差動入力端子Ｉｎ  Ｐｕｔ−間に設けられ、ゲートがドレインに接続されたＭＯＳトランジスタＴＲ４〜ＴＲ６が設けられている。そして、ＭＯＳトランジスタＴＲ７〜ＴＲ９は、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと接地１９間に縦続接続され、ＭＯＳトランジスタＴＲ４〜ＴＲ６は、ＮｃｈＭＯＳトランジスタＴＲ２のゲートと接地１９間に縦続接続され、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２の保護素子としてそれぞれ機能する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子からの入力信号がゲートに入力された時に導通するトランジスタと、
前記トランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項２】
前記トランジスタのゲートと前記入力端子間、及び前記トランジスタのゲートと前記保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記トランジスタはＮｃｈＭＯＳトランジスタから構成され、前記保護素子はゲートがドレインに接続された複数のＮｃｈＭＯＳトランジスタから構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記トランジスタはＰｃｈＭＯＳトランジスタから構成され、前記保護素子はゲートがドレインに接続された複数のＰｃｈＭＯＳトランジスタから構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記トランジスタはＮｃｈＭＯＳトランジスタから構成され、前記保護素子は前記トランジスタと前記接地ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記トランジスタはＰｃｈＭＯＳトランジスタから構成され、前記保護素子は前記電源ラインと前記トランジスタのゲート間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
第１及び第２の入力端子と、
前記１の入力端子からの第１の入力信号がゲートに入力された時に導通する第１のトランジスタと、
前記２の入力端子から前記第１の入力信号が反転された第２の入力信号がゲートに入力された時に導通する第２のトランジスタと、
前記第１のトランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第１の保護素子と、
前記第２のトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第２の保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項８】
前記第１、第２のトランジスタのゲートと前記第１、第２の入力端子間と前記第１、第２の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
ドレインが電源ライン側に接続され、ソースが接地側に接続されたＮｃｈＭＯＳトランジスタと、
前記ＮｃｈＭＯＳトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項１０】
前記ＮｃｈＭＯＳトランジスタのゲートと前記保護素子の一方との配線、前記接地又は電源ラインと前記保護素子の他方との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記保護素子はゲートがドレインに接続された複数のＮｃｈＭＯＳトランジスタを縦続接続した構成からなることを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
前記保護素子は前記ＮｃｈＭＯＳトランジスタと前記接地又は電源ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項９に記載の半導体集積回路。
【請求項１３】
ソースが電源ライン側に接続され、ドレインが接地側に接続されたＰｃｈＭＯＳトランジスタと、
前記ＰｃｈＭＯＳトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項１４】
前記ＰｃｈＭＯＳトランジスタのゲートと前記保護素子の一方との配線、前記接地又は電源ラインと前記保護素子の他方との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
前記保護素子はゲートがドレインに接続された複数のＰｃｈＭＯＳトランジスタを縦続接続した構成からなることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１６】
前記保護素子は前記ＰｃｈＭＯＳトランジスタと前記接地又は電源ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１７】
ドレインが電源ライン側に接続され、ソースが接地に接続され、且つ前記ドレインとゲートが接続された第１のトランジスタと、
ドレインが前記電源ライン側に接続され、ソースが前記接地に接続され、且つ前記ゲートが前記第１のトランジスタのゲートに接続された第２のトランジスタと、
前記第１のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第１の保護素子と、
前記第２のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第２の保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項１８】
前記第１、第２のトランジスタのゲートと前記第１、第２の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
ドレインが電源ライン側に接続された第１のトランジスタと、
ドレインが前記第１のトランジスタのソースに接続され、ソースが接地に接続され、且つ前記ドレインとゲートが接続された第２のトランジスタと、
ドレインが前記電源ライン側及び前記第１のトランジスタのゲートに接続され、ソースが前記接地に接続され、且つ前記ゲートが前記第２のトランジスタのゲートに接続された第３のトランジスタと、
前記第１のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第１の保護素子と、
前記第２のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第２の保護素子と、
前記第３のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第３の保護素子と、
を具備したことを特徴とする半導体集積回路。
【請求項２０】
前記第１乃至第３のトランジスタのゲートと前記第１乃至第３の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項１９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度アナログ回路の半導体集積回路に係わり、特に、製造工程中で発生するプラズマダメージから高精度アナログ回路を構成するＭＯＳトランジスタを保護する保護素子を備えた半導体集積回路に関する。
【背景技術】
【０００２】
最近の半導体技術の急速な進展に伴い半導体集積回路の薄膜化が進行している。特に、ＭＯＳ型、ＣＭＯＳ型半導体集積回路では、ゲート寸法（ゲート長）の微細化と共に、ゲート絶縁膜の膜厚も並行して急激に薄膜化している。
【０００３】
ところで、ＭＯＳ、ＣＭＯＳの製造に際して、一般に、エッチング、スパッタ、ＣＶＤ等のプラズマ工程が使用されているが、このプラズマ工程において発生する電荷がゲート電極に集中（チャージアップ現象）し、ゲート電極下のゲート絶縁膜にサージ電圧として加わる。そのため、ゲート絶縁膜は、劣化（界面準位密度の増加、絶縁膜の欠陥等）又は破壊が発生しやすい。以下、このチャージアップ現象によるゲート絶縁膜の劣化又は破壊をプラズマダメージと呼称する。
【０００４】
ゲート絶縁膜にプラズマダメージが生じた場合には、素子特性が変動又は破壊に至り、半導体集積回路は信頼性を含め使用に適さなくなる。特に、素子特性のペアー性を要求されるＭＯＳアナログ回路では、この素子特性の変動許容度は、ＭＯＳデジタル回路よりも厳しく、例えば、重要特性であるΔＶｔｈ｛閾値電圧（Ｖｔｈ）のペアー性｝が数ｍＶ以上変動してしまうとＭＯＳアナログ回路として機能しない。
【０００５】
そこで、製造工程中のプラズマダメージを防止するための保護素子を備えた半導体集積回路が各種提案されている。例えば、出願人からは特許文献１に示す発明を出願した。その発明は、図１０に示すように、ＭＯＳ型トランジスタと配線層からなる半導体集積回路装置において、同一特性の２個以上のトランジスタ群の各々のゲート電極にプラズマダメージに対するトランジスタ特性の変動の影響を緩和するダメージ緩和手段を設けるものである。
【０００６】
しかしながら、最近のＭＯＳ型又はＣＭＯＳ型ＬＳＩの集積度向上により、ゲート絶縁膜は、薄膜化が進み急激に絶縁破壊耐圧が低下してきているので、保護ダイオードの逆方向耐圧との関係が変化してきている。この種の関係としては、図１１に示すものが知られている（例えば、非特許文献１参照。）。
【０００７】
図１１は、ゲート絶縁膜の膜厚に対するゲート絶縁耐圧及びＰＮ接合耐圧の関係を示す図である。図中の実線（ａ）はゲート絶縁膜の膜厚に対するＰＮ接合耐圧（ＭＯＳトランジスタのソース・ドレイン層と基板間のＰＮ接合耐圧）であり、破線（ｂ）はゲート絶縁膜の膜厚に対するゲート絶縁耐圧である。
【０００８】
図１１に示すように、この非特許文献で開示されゲート絶縁膜の膜厚に対するゲート絶縁耐圧及びＰＮ接合耐圧の関係では、ゲート膜厚が薄膜化してもＰＮ接合耐圧の低下は少ない。しかし、ゲート絶縁耐圧は急激に低下してゲート膜厚が３．８ｎｍになると耐圧値が逆転して、ＰＮ接合耐圧の方がゲート絶縁耐圧より高くなる。
【特許文献１】特開２００２−１４１４２１号公報（頁７、図１）
【非特許文献１】Ajith Amerasekera & Charvaka Duvvury著、「ESD in Silicon Integrated  Circuits」、John Wiley & Sons、1995年、Page181
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＭＯＳ、ＣＭＯＳ製造技術においては、ゲート膜厚の薄膜化が進むとゲート絶縁耐圧よりも保護ダイオードのＰＮ接合耐圧の方が高くなり、製造工程中のプラズマダメージに対して保護ダイオードがブレークダウンする前にゲート絶縁膜が破壊するという問題点がある。
【００１０】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、製造工程中で発生するプラズマダメージから高精度アナログ回路を構成するＭＯＳトランジスタを保護する保護素子を備えた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様の半導体集積回路は、入力端子と、前記入力端子からの入力信号がゲートに入力された時に導通するトランジスタと、前記トランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷をベースとなる基板に逃す保護素子とを具備したことを特徴とする。
【００１２】
更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、第１及び第２の入力端子と、前記１の入力端子からの第１の入力信号がゲートに入力された時に導通する第１のトランジスタと、前記２の入力端子から前記第１の入力信号が反転された第２の入力信号がゲートに入力された時に導通する第２のトランジスタと、前記第１のトランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷をベースとなる基板に逃す第１の保護素子と、前記第２のトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をＰＮ接合耐圧よりも低い電圧で動作して前記電荷をベースとなる基板に逃す第２の保護素子とを具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＰＮ接合耐圧よりも低い電圧で動作する保護素子を設けているので、製造工程中で発生するプラズマダメージにより高精度アナログ回路を構成するトランジスタが劣化又は破壊しない半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例ついて図面を参照しながら説明する。
【実施例１】
【００１５】
まず、本発明の実施例１に係る半導体集積回路について、図１、図２を参照して説明する。図１は、シリコン基板を用いたＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＭＯＳトランジスタと記す。）によって構成した差動増幅回路を示すブロック図である。
【００１６】
図１に示すように、差動増幅回路４１は、差動入力対をなす２つのＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２と、電源ＶｃｃとＮｃｈＭＯＳトランジスタＴＲ１のドレイン及びＮｃｈＭＯＳトランジスタＴＲ２のドレイン間に設けられた抵抗Ｒ１、Ｒ２と、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のソースと接地（グランド）１９との間に直列に設けられたＮｃｈＭＯＳトランジスタＴＲ３、抵抗Ｒ３と、差動入力端子Ｉｎ  Ｐｕｔ＋と、差動入力端子Ｉｎ  Ｐｕｔ−と、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと接地１９との間に直列に設けられ、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９と、ＮｃｈＭＯＳトランジスタＴＲ２のゲートと接地１９との間に直列に設けられ、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６とから構成されている。
【００１７】
なお、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２と差動入力端子Ｉｎ  Ｐｕｔ＋、Ｉｎ  Ｐｕｔ−との間の配線層は、第１の配線（１層目の配線）１１、第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７によって接続されるものである。また、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲートと接地１９との間の配線層は、第１の配線（１層目の配線）１１によって接続されるものである。
【００１８】
ここで、差動入力端子Ｉｎ  Ｐｕｔ−に供給される信号は、差動入力端子Ｉｎ  Ｐｕｔ＋に供給される信号が反転された信号であり、差動増幅回路４１からの出力信号は、抵抗Ｒ１とＮｃｈＭＯＳトランジスタＴＲ１のドレイン間、抵抗Ｒ２とＮｃｈＭＯＳトランジスタＴＲ２のドレイン間から、それぞれ出力信号Ｏｕｔ  Ｐｕｔとして出力される。
【００１９】
そして、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９、ＴＲ４〜ＴＲ６は、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２の保護素子としてそれぞれ機能する。また、ＮｃｈＭＯＳトランジスタＴＲ３には、バイアス電圧Ｖｂがゲートに入力され、このバイアス電圧Ｖｂによりオン・オフが制御される。そして、差動入力端子Ｉｎ  Ｐｕｔ＋、Ｉｎ  Ｐｕｔ−から供給される信号により、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２が導通して、その差分の増幅信号が出力信号Ｏｕｔ  Ｐｕｔから出力される。
【００２０】
次に、差動増幅回路４１を構成するＮｃｈＭＯＳトランジスタＴＲ１、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９の断面構造について、図２を用いて説明する。なお、ＮｃｈＭＯＳトランジスタＴＲ２、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６の断面構造も図２と同じである。
【００２１】
図２に示すように、差動増幅回路４１を構成するＮｃｈＭＯＳトランジスタＴＲ１、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９では、Ｐ型シリコン基板１表面にＰウェル層２、Ｎウェル層３がそれぞれ形成されている。そして、Ｐウェル層２にＮｃｈＭＯＳトランジスタＴＲ１、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９が形成されている。
【００２２】
このＮｃｈＭＯＳトランジスタＴＲ１、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９は、それぞれ埋め込み絶縁膜４により分離されている。そして、上記各トランジスタは、Ｐウェル層２の表面にＮ＋ドレイン層５ａ〜５ｄ、Ｎ＋ソース層５ｅ〜５ｈが形成されている。更に、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９のＮ＋ソース層５ｈは、第１の配線（１層目の配線）１１により基板電位であるＰ＋層６と接続されている。
【００２３】
このＰ＋層６は、差動増幅回路４１の接地１９として用いられる。また、Ｎウェル層３の表面に形成されたＮ＋層５は埋め込み絶縁膜４で分離され、差動増幅回路４１の電源Ｖｃｃとして用いられる。
【００２４】
そして、ＮｃｈＭＯＳトランジスタＴＲ１のＮ＋ドレイン層５ａからＮ＋ソース層５ｅに至るチャネル領域を含む領域には、高温酸化で形成されたシリコン酸化膜からなるゲート絶縁膜７ａとゲート電極８ａが形成されている。同様に、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７のＮ＋ドレイン層５ｂからＮ＋ソース層５ｆに至るチャネル領域を含む領域には、ゲート絶縁膜７ｂとゲート電極８ｂが形成されている。また、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ８のＮ＋ドレイン層５ｃからＮ＋ソース層５ｇに至るチャネル領域を含む領域には、ゲート絶縁膜７ｃとゲート電極８ｃが形成されている。また、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９のＮ＋ドレイン層５ｄからＮ＋ソース層５ｈに至るチャネル領域を含む領域には、ゲート絶縁膜７ｄとゲート電極８ｄが形成されている。
【００２５】
ここで、ゲート絶縁膜７ａ〜７ｄにシリコン酸化膜を用いるとしたが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、又はシリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜を用いてもよい。
【００２６】
更に、電源Ｖｃｃ、接地１９、ＮｃｈＭＯＳトランジスタＴＲ１、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９のコンタクト開口部１０は、絶縁膜９ａ〜９ｅを選択的にエッチングし、Ｎ＋層５、Ｎ＋ドレイン層５ａ〜５ｄ、Ｎ＋ソース層５ｅ〜５ｈ、Ｐ＋層６、ゲート電極８ａ〜８ｄのそれぞれの表面の一部を露出するように形成されている。
【００２７】
そして、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９の露出されたＮ＋ドレイン層５ｂとゲート電極８ｂ、Ｎ＋ドレイン層５ｃとゲート電極８ｃ、Ｎ＋ドレイン層５ｄとゲート電極８ｄは、第１の配線１１で接続されている。また、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７の露出されたＮ＋ソース層５ｆ、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ８の露出されたＮ＋ドレイン層５ｃとゲート電極８ｃは、第１の配線１１で接続されている。また、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ８の露出されたＮ＋ソース層５ｇ、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９の露出されたＮ＋ドレイン層５ｄ、ゲート電極８ｄは、第１の配線１１で接続されている。更に、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９の露出されたＮ＋ソース層５ｈと基板電位であるＰ＋層６は、第１の配線１１で接続されている。
【００２８】
即ち、図１に示すように、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと差動入力端子Ｉｎ  Ｐｕｔ＋間、ＮｃｈＭＯＳトランジスタＴＲ２のゲート電極と差動入力端子Ｉｎ  Ｐｕｔ−間は、第１の配線１１で接続されている。また、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、及びＴＲ７〜ＴＲ９のゲートとソース間も第１の配線１１で接続されている。更に、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ６のソースと接地１９、及びゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９のソースと接地１９も第１の配線１１で接続されている。
【００２９】
そして、図２に示すように、上記第１の配線１１は、第１のビア１３、第２の配線１４、第２のビア１６を介して第３の配線１７に接続されている。なお、図２では差動入力端子Ｉｎ  Ｐｕｔ＋の配線層の説明を省略している。そして、これらの第１乃至３の配線１１、１４、１７は、すべて金属（例えば、Ａｌ（アルミニウム）或いはＣｕ（銅））で形成されている。ここでは、第３の配線１７まで設けているが、更に第３のビア、第４の配線を追加して設けてもよい。この第１の配線１１は、差動増幅回路を構成する集積回路のベースの基板に隣接する配線層を言う。また、第２の配線１３は、第１の配線１１の上に積み重ねられた配線層を言う。
【００３０】
また、上記第２の配線１４は、第１の層間絶縁膜１２の上に形成され、第１のビア１３で第１の配線１１に接続されている。そして、上記第３の配線１７は、第２の層間絶縁膜１５の上に形成され、第２のビア１６で第２の配線１４に接続されている。また、第３の配線１７の上には保護膜１８が形成されている。
【００３１】
本実施例では、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲートと接地の間に縦続接続され、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９、ＴＲ４〜ＴＲ６をＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２の保護素子として設けている。
【００３２】
しかも、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９、ＴＲ４〜ＴＲ６は、ダイオードの逆方向ＰＮ接合耐圧よりも低い閾値電圧（Ｖｔｈ）でオンするように構成している。したがって、多層配線工程、特にビアのＲＩＥ（Reactive  Ion  Etching）によるエッチング開口工程、配線メタルの逆スパッタ工程等で発生するプラス（＋）電荷又はマイナス（−）電荷をゲートがドレインに接続された接地ＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ９を介して、ダイオードの逆方向ＰＮ接合耐圧よりも低い電圧で接地１９に逃がすことができる。
【００３３】
これにより、プラス（＋）電荷又はマイナス（−）電荷によるゲート絶縁膜７ａ〜７ｄの劣化又は破壊を防止することができる。
【００３４】
なお、このプラス（＋）電荷又はマイナス（−）電荷は、ＲＩＥ、スパッタ、プラズマＣＶＤ等のプラズマプロセスにおいて、ウエーハ面内でのプラズマの空間的な不均一性によるチャージアップ現象によって発生する。
【００３５】
即ち、プラズマ工程によって発生する電荷がマイナス（−）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７のＮ＋ドレイン層５ｂとＰウェル層２間のＰＮ接合が順方向になり、マイナス電荷を低い電圧（０．６Ｖ以下）でシリコン基板１へ逃すことが出来る。同様に、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４のＮ＋ドレイン層（図示せず）とＰウェル層２間のＰＮ接合が順方向になり、マイナス電荷をＰ型シリコン基板１へ逃すことが出来る。
【００３６】
一方、上記電荷がプラス（＋）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９のドレインとゲートに閾値電圧（Ｖｔｈ）が順次供給されて、すべてのトランジスタＴＲ７〜ＴＲ９が「オン」状態とになって、このプラス電荷がＰ型シリコン基板１へダイオードの逆方向ＰＮ接合耐圧よりも低い電圧で逃すことが出来る。なお、ＮｃｈＭＯＳトランジスタＴＲ２においても、同様な動作により、同じ効果を発揮していることは言うまでもない。
【００３７】
ここで、ゲート絶縁膜７ａ〜７ｄの面積に対するビアの開口面積比（アンテナ比）、又はゲート絶縁膜７ａ〜７ｄの面積に対する配線面積比（アンテナ比）を小さくすると、プラズ工程で発生する電荷のアンテナ効果が低減され、この電荷の量を低減できゲート絶縁膜７ａ〜７ｄの劣化又は破壊が緩和できる。
【００３８】
次に、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲートに入力される信号の最大電圧(Ｖｓｍａｘ)、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９の保護素子としてのトータル閾値電圧（Ｖｔｈｔ）、Ｎ＋層５とＰウェル層２間のＰＮ接合耐圧（Ｖｂｋ）の関係について説明する。
【００３９】
トータル閾値電圧（Ｖｔｈｔ）は、
Ｖｔｈｔ＝N×Ｖｔｈ・・・・・・・・・・・・・・（式１）
と表すことができる。なお、Ｖｔｈは閾値電圧、Nはゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６又はＴＲ７〜ＴＲ９の縦続接続段数であり、ここではN＝３である。
【００４０】
また、最大電圧（Ｖｓｍａｘ)と、トータル閾値電圧（Ｖｔｈｔ）と、ＰＮ接合耐圧（Ｖｂｋ）の関係は、
０＜Ｖｓｍａｘ＜Ｖｔｈｔ＜Ｖｂｋ・・・・・・・・・・・・（式２）
と表すことができる。
【００４１】
上記（式１）、（式２）から明らかのように、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６又はＴＲ７〜ＴＲ９の縦続接続段数Nにより定められるトータル閾値電圧（Ｖｔｈｔ）は、ＰＮ接合耐圧（Ｖｂｋ）以下で、且つ最大電圧（Ｖｓｍａｘ）以上を満足する条件であればよいことがわかる。なお、トータル閾値電圧（Ｖｔｈｔ）は、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲート絶縁耐圧よりも低く設定するのが好ましい。
【００４２】
上述したように、本実施例の半導体集積回路では、差動増幅回路４１を構成する一方のＮｃｈＭＯＳトランジスタＴＲ１のゲートと接地１９との間にゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９を縦続接続した構成とする。また、差動増幅回路４１を構成する他方のＮｃｈＭＯＳトランジスタＴＲ２のゲートと接地１９との間にゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６を縦続接続した構成としている。そして、それらの配線は、すべて第１の配線１１で形成されている。
【００４３】
このため、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９が、多層配線製造工程中のプラズマ工程で発生する電荷をダイオードのＰＮ接合耐圧よりも低い電圧で接地１９に逃がすので、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲート絶縁膜の劣化又は破壊を防止することができる。
【００４４】
従って、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２を用いた差動増幅回路４１の特性劣化及び信頼性の低下が抑制できる。
【実施例２】
【００４５】
次に、本発明の実施例２に係る半導体集積回路について、図３を参照して説明する。図３は、シリコン基板を用いたＰｃｈＭＯＳトランジスタによって構成された差動増幅回路のブロック図である。
【００４６】
以下、本実施例２において、実施例１と同一構成部分には同一符号を付して説明する。
【００４７】
図３に示すように、差動増幅回路４２は、差動入力対をなす２つのＰｃｈＭＯＳトランジスタＴＲ１２、ＴＲ１３と、電源ＶｃｃとＰｃｈＭＯＳトランジスタＴＲ１２、ＴＲ１３のドレイン間に設けられたＰｃｈＭＯトランジスタＴＲ１１と、ＰｃｈＭＯＳトランジスタＴＲ１２のドレインと接地１９との間に設けられた抵抗Ｒ１２、ＰｃｈＭＯＳトランジスタＴＲ１３のドレインと接地１９との間に設けられた抵抗Ｒ１３と、ＰｃｈＭＯＳトランジスタＴＲ１２のゲートと電源Ｖｃｃとの間に設けられ、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１７〜ＴＲ１９と、ＰｃｈＭＯＳトランジスタＴＲ１３のゲートと電源Ｖｃｃとの間に設けられ、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１４〜ＴＲ１６とから構成されている。
【００４８】
そして、ＰｃｈＭＯＳトランジスタＴＲ１２のゲートと差動入力端子ＩＮ  Ｐｕｔ＋とゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１９のドレインの間、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１７〜ＴＲ１９のゲートとドレイン間、及び電源Ｖｃｃとゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１７のソース間は、第１の配線（１層目の配線）１１で接続されている。同様に、ＰｃｈＭＯＳトランジスタＴＲ１３のゲートと差動入力端子ＩＮ  Ｐｕｔ−とゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１６のドレインの間、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１４〜ＴＲ１６のゲートとドレイン間、及び電源Ｖｃｃとゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１４のソース間は第１の配線（１層目の配線）１１で接続されている。
【００４９】
また、ＰｃｈＭＯＳトランジスタＴＲ１２、ＴＲ１３のゲートと差動入力端子ＩＮ  Ｐｕｔ＋、ＩＮ  Ｐｕｔ−との間の配線層が、第１の配線１１（１層目の配線）、第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７によって接続される点も実施例１と同じである。
【００５０】
そして、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１７〜ＴＲ１９、及びＲ１４〜ＴＲ１６は、ＰｃｈＭＯＳトランジスタＴＲ１２、ＴＲ１３の保護素子としてそれぞれ機能する。また、ＰｃｈＭＯＳトランジスタＴＲ１１は、バイアス電圧Ｖｂがゲートに入力され時にオン・オフする。
【００５１】
この実施例２においても、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１７〜ＴＲ１９、ＴＲ１４〜ＴＲ１６によって、多層配線工程、特にビアのＲＩＥによりエッチング開口工程、配線メタルの逆スパッタ工程等で発生する電荷によるゲート絶縁膜の劣化又は破壊を防止することができる。
【００５２】
即ち、プラズマ工程によって発生する電荷がマイナス（−）の場合には、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１４〜ＴＲ１６、ＴＲ１７〜ＴＲ１９のドレインとゲートに、それぞれ閾値電圧（Ｖｔｈ）の電圧が供給されることから、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１４〜ＴＲ１６及びＴＲ１７〜ＴＲ１９が順次「オン」状態となって、このマイナス電荷を電源Ｖｃｃが設けられているＮ型シリコン基板へ逃すように動作する。
【００５３】
一方、この電荷がプラス（＋）の場合には、ゲートがドレインに接続されたＰｃｈＭＯＳトランジスタＴＲ１６、ＴＲ１９を構成するＰ＋ソース層とＮ型シリコン基板間のＰＮ接合が順方向になり、プラス電荷を電源Ｖｃｃが設けられているＮ型シリコン基板へ逃すように動作する。
【００５４】
上述したように、本実施例の半導体集積回路によれば、実施例１による効果と同様に、ＰｃｈＭＯＳトランジスタＴＲ１２、ＴＲ１３を用いた差動増幅回路４２の特性劣化及び信頼性の低下が抑制できる。
【実施例３】
【００５５】
次に、本発明の実施例３に係る半導体集積回路について、図４を参照して説明する。図４は、シリコン基板を用いたＮｃｈＭＯＳトランジスタによって構成されたカレントミラー定電流回路の構成を示すブロック図である。
【００５６】
以下、本実施例において、実施例１と同一構成部分には同一符号を付し、その部分の説明は省略し、異なる構成部分のみ説明する。
【００５７】
図４に示すように、カレントミラー定電流回路４３は、ゲート同士が接続された２つのＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２と、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートと接地１９間に縦続接続され、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６と、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートと接地１９間に縦続接続され、ゲートがドレインに接続された接地ＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９とから構成されている。
【００５８】
また、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートはドレインに接続され、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のドレインは電源Ｖｃｃ側にそれぞれ接続されている。更に、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のソースは接地１９にそれぞれ接続され、ＮｃｈＭＯＳトランジスタＴＲ２１が動作して電流（基準電流）が流れると、ＮｃｈＭＯＳトランジスタＴＲ２２が動作して、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のゲート長（Ｌｇ）ゲート幅（Ｗｇ）の比で決まる電流（出力電流）が流れる。
【００５９】
そして、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートとドレインと、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４のドレインとの間、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６のゲートとドレイン間、及び接地１９とゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ６のソース間は第１の配線（１層目の配線）１１で接続されている。同様に、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートとゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７のドレインの間、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９のゲートとドレイン間、及び接地１９とゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９のソース間は第１の配線（１層目の配線）１１で接続されている。
【００６０】
また、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のゲート間の配線層が、第１の配線１１から第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７を介して接続されている。
【００６１】
ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９は、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２の保護素子としてそれぞれ機能する。
【００６２】
この実施例３においても、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９によって、多層配線工程、特にビアのＲＩＥによりエッチング開口工程、配線メタルの逆スパッタ工程等で発生する電荷によるゲート絶縁膜の劣化又は破壊を防止することができる。
【００６３】
即ち、プラズマ工程によって発生する電荷がマイナス（−）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４、ＴＲ７のＰＮ接合が順方向になり、マイナス電荷を接地１９へ逃すように動作する。
【００６４】
一方、この電荷がプラス（＋）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９のドレインとゲートに閾値電圧（Ｖｔｈ）が順次供給されて、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、及びＴＲ７〜ＴＲ９が順次「オン」状態とになって、このプラス電荷を接地１９へ逃すように動作する。
【００６５】
上述したように、本実施例の半導体集積回路によれば、実施例１による効果と同様に、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２から構成されるカレントミラー定電流回路４３の特性劣化及び信頼性の低下が抑制できる。
【実施例４】
【００６６】
次に、本発明の実施例４に係る半導体集積回路について、図５を参照して説明する。図５は、シリコン基板を用いたＮｃｈＭＯＳトランジスタによって構成したウィルソン定電流回路の構成を示すブロック図である。
【００６７】
以下、本実施例において、実施例３と同一構成部分には同一符号を付し、その部分の説明は省略し、異なる構成部分のみ説明する。
【００６８】
図５に示すように、ウィルソン定電流回路４４は、ゲート同士が接続され２つのＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２と、ＮｃｈＭＯＳトランジスタＴＲ２１のドレインと電源Ｖｃｃの間に設けられたＮｃｈＭＯＳトランジスタＴＲ２３と、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートと接地１９の間に縦続接続され、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６と、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートと接地１９の間に縦続接続され、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９と、ＮｃｈＭＯＳトランジスタＴＲ２３のゲートと接地１９の間に縦続接続され、ゲートがドレインに接続された接地ＮｃｈＭＯＳトランジスタＴＲ２４〜ＴＲ２６とから構成されている。
【００６９】
また、ＮｃｈＭＯＳトランジスタＴＲ２１のドレインとＮｃｈＭＯＳトランジスタＴＲ２３のソースが接続され、ＮｃｈＭＯＳトランジスタＴＲ２３のゲートは、ＮｃｈＭＯＳトランジスタＴＲ２２のドレインと電源Ｖｃｃの間に接続され、ＮｃｈＭＯＳトランジスタＴＲ２２が動作して電流（基準電流）が流れると、ＮｃｈＭＯＳトランジスタＴＲ２３、２１が動作して、ＮｃｈＭＯＳトランジスタＴＲ２１のドレイン電圧依存性のない一定な電流（出力電流）が流れる。
【００７０】
そして、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートとドレインと、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４のドレインとの間、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６のゲートとドレイン間、及び接地１９とゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ６のソース間は第１の配線（１層目の配線）１１で接続されている。同様に、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートとゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７のドレインの間、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９のゲートとドレイン間、及び接地１９とゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ９のソース間は第１の配線（１層目の配線）１１で接続されている。同様に、ＮｃｈＭＯＳトランジスタＴＲ２３のゲートとゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ２４のドレインの間、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ２４〜ＴＲ２６のゲートとドレイン間、及び接地１９とゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ２６のソース間は第１の配線（１層目の配線）１１で接続されている。
【００７１】
また、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のゲート間と、ＮｃｈＭＯＳトランジスタＴＲ２３のゲートと電源Ｖｃｃ及びＮｃｈＭＯＳトランジスタＴＲ２２のドレイン間が、第１の配線から第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７を介して接続される。
【００７２】
ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９、ＴＲ２４〜２６は、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２、ＴＲ２３の保護素子としてそれぞれ機能する。
【００７３】
この実施例４においても、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９、ＴＲ２４〜２６によって、多層配線工程、特にビアのＲＩＥによりエッチング開口工程、配線メタルの逆スパッタ工程等で発生する電荷によるゲート絶縁膜の劣化又は破壊を防止することができる。
【００７４】
即ち、プラズマ工程によって発生する電荷がマイナス（−）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４、ＴＲ７、ＴＲ２４のＰＮ接合が順方向になり、マイナス電荷を接地１９へ逃すように動作する。
【００７５】
一方、この電荷がプラス（＋）の場合には、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９、及びＴＲ２４〜２６のドレインとゲートに閾値電圧（Ｖｔｈ）が順次供給されて、ゲートがドレインに接続されたＮｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６、ＴＲ７〜ＴＲ９、及びＴＲ２４〜２６が順次「オン」状態となって、このプラス電荷を接地１９へ逃すように動作する。
【００７６】
上述したように、実施例４の半導体集積回路によれば、実施例１による効果と同様に、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２、ＴＲ２３から構成されるウィルソン定電流回路４４の特性劣化及び信頼性の低下が抑制できる。
【実施例５】
【００７７】
次に、本発明の実施例５に係る半導体集積回路について、図６を参照して説明する。図６は、ＳＯＩ基板を用いたＮｃｈＭＯＳトランジスタによって構成される差動増幅回路を示すブロック図である。
【００７８】
以下、本実施例において、実施例１と同一構成部分には同一符号を付し、その部分の説明は省略し、異なる構成部分のみ説明する。
【００７９】
図６に示すように、差動増幅回路４１ａでは、ゲートがドレインに接続されたNｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６に代えて、ＮｃｈＭＯＳトランジスタＴＲ２のゲートと接地１９の間にダイオード３１〜３３が縦続接続され、また、ダイオード３４がダイオード３１〜３３と逆方向に並列に接続されている。同様に、ゲートがドレインに接続されたNｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９に代えて、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと接地１９の間にダイオード３５〜３７が縦続接続され、また、ダイオード３８がダイオード３５〜３７と逆方向に並列に接続されている。
【００８０】
このダイオード３１〜３８の配線は、すべて第１の配線１１で形成されている。そして、ダイオード３１〜３４、３５〜３８は、ＮｃｈＭＯＳトランジスタＴＲ２、ＴＲ１の保護素子として機能する。
【００８１】
次に、差動増幅回路４１ａを構成するＮｃｈＭＯＳトランジスタＴＲ１、ダイオード３８について、図７を用いて説明する。図７は、ＮｃｈＭＯＳトランジスタＴＲ１、ダイオード３８を示す断面図である。
【００８２】
図７に示すように、ＮｃｈＭＯＳトランジスタＴＲ１、ダイオード３８では、高抵抗Ｐ型シリコン基板１と、この高抵抗Ｐ型シリコン基板１の上に設けられた絶縁膜９ｆと、この絶縁膜９ｆの上に設けられたシリコン薄膜とから構成されるＳＯＩ基板２１に、ＮｃｈＭＯＳトランジスタＴＲ１、ダイオード３８が形成されている。
【００８３】
そして、ＮｃｈＭＯＳトランジスタＴＲ１、ダイオード３８は、周囲を埋め込み絶縁膜４により分離されたシリコン薄膜のＰ型層２２に設けられ、Ｐ型層２２表面にＮ＋ドレイン層５ｊ、Ｎ＋ソース層５ｋ、Ｎ＋層５、基板電位としてのＰ＋層６がそれぞれ形成されている。
【００８４】
このＰ＋層６は、差動増幅回路４１ａの接地１９として用いられ、周囲を埋め込み絶縁膜４により分離されたＮ型層２３の表面に形成されたＮ＋層５は、差動増幅回路４１ａの電源Ｖｃｃとして用いられる。
【００８５】
また、ＮｃｈＭＯＳトランジスタＴＲ１の露出されたゲート電極８、及びダイオード３８の露出されたＮ＋層５は、第１の配線１１で接続されている。
【００８６】
差動増幅回路４１ａの全体では、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと差動入力端子Ｉｎ  Ｐｕｔ＋間、ＮｃｈＭＯＳトランジスタＴＲ２のゲートと差動入力端子Ｉｎ  Ｐｕｔ−間は、第１の配線１１で接続されている。また、ダイオード３１、３４とＮｃｈＭＯＳトランジスタＴＲ２のゲートの間、ダイオード３５、３８とＮｃｈＭＯＳトランジスタＴＲ１のゲートの間も第１の配線１１で接続されている。更に、ダイオード３３、３５と接地１９の間、及びダイオード３７、３８と接地１９の間も第１の配線１１で接続されている。
【００８７】
また、ＮｃｈＭＯＳトランジスタＴＲ１と差動入力端子Ｉｎ  Ｐｕｔ＋の間、ＮｃｈＭＯＳトランジスタＴＲ２と差動入力端子Ｉｎ  Ｐｕｔ−の間は、第１の配線から第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７を介して接続される。
【００８８】
ＮｃｈＭＯＳトランジスタＴＲ１の保護素子として動作するダイオード３８は、多層配線工程で発生する電荷によるゲート絶縁膜７の劣化又は破壊を防止することが出来る。
【００８９】
即ち、プラズマ工程によって発生する電荷がマイナス（−）の場合には、ダイオード３８のＰＮ接合が順方向になり、順方向電圧（Ｖｆ）分の電圧を供給され、マイナス電荷をＰ型層２２へ逃すように動作する。
【００９０】
一方、この電荷がプラス（＋）の時には、ＮｃｈＭＯＳトランジスタＴＲ１のゲートと接地１９の間に縦続接続されたダイオード３１〜３３のＰＮ接合が順方向になり、それぞれ順方向電圧（Ｖｆ）分の電圧を供給され、プラス電荷をＰ型層２２へ逃すように動作する。なお、ＮｃｈＭＯＳトランジスタＴＲ２においても、同じ動作によりマイナス電荷、およびプラス電荷をＰ型層２２へ逃すように動作する。
【００９１】
次に、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２に入力される信号の最大電圧(Ｖｓｍａｘ)、ダイオード３１〜３３、３５〜３７、のトータル順方向電圧（Ｖｆｔ）、Ｎ＋層５とＰ形層２２間のＰＮ接合耐圧（Ｖｂｋ）の関係について説明する。
【００９２】
即ち、トータル順方向電圧（Ｖｆｔ）は、
Ｖｆｔ＝ｎ×Ｖｆ・・・・・・・・・・・・・・（式３）
と表すことができる。なお、ｎはダイオードの順方向での縦続接続段数であり、ここではｎ＝３である。
【００９３】
また、最大電圧(Ｖｓｍａｘ)、トータル順方向電圧（Ｖｆｔ）、ＰＮ接合耐圧（Ｖｂｋ）の関係は、
０＜Ｖｓｍａｘ＜Ｖｆｔ＜Ｖｂｋ・・・・・・・・・・・・（式４）
と表すことができる。
【００９４】
上記（式３）、（式４）から明らかのように、保護素子として動作するダイオード３１〜３３及び３５〜３７の順方向での縦続接続段数ｎは、ＰＮ接合耐圧（Ｖｂｋ）以下で、且つ最大電圧（Ｖｓｍａｘ）以上を満足する条件であればよいことがわかる。なお、トータル順方向電圧（Ｖｆｔ）は、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２のゲート絶縁耐圧よりも低く設定するのが好ましい。
【００９５】
上述したように、本実施例の半導体集積回路によれば、実施例１による効果と同様に、ＮｃｈＭＯＳトランジスタＴＲ１、ＴＲ２を差動入力対に用いた差動増幅回路４１ａの特性劣化信頼性の低下が抑制できる。
【実施例６】
【００９６】
次に、本発明の実施例６に係る半導体集積回路について、図８を参照して説明する。図８は、ＳＯＩ基板を用いたＮｃｈＭＯＳトランジスタによって構成したカレントミラー定電流回路を示すブロック図である。
【００９７】
以下、本実施例において、図４と同一構成部分には同一符号を付し、その部分の説明は省略し、異なる構成部分のみ説明する。
【００９８】
図８に示すように、カレントミラー定電流回路４３ａでは、ゲートがドレインに接続されたNｃｈＭＯＳトランジスタＴＲ４〜ＴＲ６に代えて、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートと接地１９の間にダイオード３１〜３３が縦続接続され、また、ダイオード３４がダイオード３１〜３３と逆方向に並列に接続されている。同様に、ゲートがドレインに接続されたNｃｈＭＯＳトランジスタＴＲ７〜ＴＲ９に代えて、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートと接地１９の間にダイオード３５〜３７が縦続接続され、また、ダイオード３８がダイオード３５〜３７と逆方向に並列に接続されている。
【００９９】
このダイオード３１〜３８の配線は、すべて第１の配線１１で形成されている。そして、ダイオード３１〜３４、３５〜３８は、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２の保護素子として機能する。
【０１００】
そして、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートとドレインと、ダイオード３１、３４の間、ダイオード３３、３４と接地１９の間は、第１の配線（１層目の配線）１１で接続されている。同様に、ＮｃｈＭＯＳトランジスタＴＲ２２のゲートと、ダイオード３５、３８の間、ダイオード３７、３８と接地１９の間は、第１の配線（１層目の配線）１１で接続されている。
【０１０１】
また、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２のゲート間が、第１の配線から第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７を介して接続される。
【０１０２】
この実施例６においても実施例３と同様に、ダイオード３１〜３４、３５〜３８によって、多層配線工程、特にビアのＲＩＥによりエッチング開口工程、配線メタルの逆スパッタ工程等で発生する電荷によるゲート絶縁膜の劣化又は破壊を防止することができる。
【０１０３】
即ち、プラズマダ工程によって発生する電荷がマイナス（−）の場合には、ダイオード３４、３８のＰＮ接合が順方向になり、Ｖｆ（順方向電圧）分の電圧を供給され、マイナス電荷を接地１９へ逃すように動作する。
【０１０４】
一方、この電荷がプラス（＋）の時には、ＮｃｈＭＯＳトランジスタＴＲ２１のゲートと接地１９の間に縦続接続されたダイオード３１〜３３、及びＮｃｈＭＯＳトランジスタＴＲ２２のゲートと接地１９の間に縦続接続されたダイオード３５〜３７のＰＮ接合が順方向になり、それぞれＶｆ（順方向電圧）分の電圧を供給され、プラス電荷を接地１９へ逃すように動作する。
【０１０５】
上述したように、本実施例の半導体集積回路によれば、実施例１による効果と同様に、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２から構成されるカレントミラー定電流回路４３ａの特性劣化及び信頼性の低下が抑制できる。
【実施例７】
【０１０６】
次に、本発明の実施例７に係る半導体集積回路について、図９を参照して説明する。図９は、ＳＯＩ基板を用いたＰｃｈＭＯＳトランジスタによって構成したカレントミラー定電流回路を示すブロック図である。
【０１０７】
以下、本実施例において、図８と同一構成部分には同一符号を付し、その部分の説明は省略し、異なる構成部分のみ説明する。
【０１０８】
図９に示すように、カレントミラー定電流回路４３ｂでは、ＮｃｈＭＯＳトランジスタＴＲ２１、ＴＲ２２に代えて、ＰｃｈＭＯＳトランジスタＴＲ３１、ＴＲ３２を設けている。そして、ダイオード３１〜３４に代えて、ＰｃｈＭＯＳトランジスタＴＲ３１のゲートと電源Ｖｃｃの間にダイオード５１〜５３が縦続接続され、また、ダイオード５４がダイオード５１〜５３と逆方向に並列に接続されている。同様に、ダイオード３５〜３８に代えて、ＰｃｈＭＯＳトランジスタＴＲ３２のゲートと電源Ｖｃｃの間にダイオード５５〜５７が縦続接続され、また、ダイオード５８がダイオード５５〜５７と逆方向に並列に接続されている。
【０１０９】
このダイオード５１〜５８の配線は、すべて第１の配線１１で形成されている。そして、ダイオード５１〜５４、５５〜５８は、ＰｃｈＭＯＳトランジスタＴＲ３１、ＴＲ３２の保護素子として機能する。
【０１１０】
そして、ＰｃｈＭＯＳトランジスタＴＲ３１のゲートとドレインと、ダイオード５１、５４の間、ダイオード５１、５４と電源Ｖｃｃの間は第１の配線（１層目の配線）１１で接続されている。同様に、ＰｃｈＭＯＳトランジスタＴＲ３２のゲートと、ダイオード５５、５８の間、ダイオード５５、５８と電源Ｖｃｃの間は第１の配線（１層目の配線）１１で接続されている。
【０１１１】
また、ＰｃｈＭＯＳトランジスタＴＲ３１、ＴＲ３２のゲート間が、第１の配線から第１のビア１３、第２の配線（２層目の配線）１４、第２のビア１６、第３の配線（３層目の配線）１７を介して接続される。
【０１１２】
この実施例７においても実施例６と同様に、ダイオード５１〜５４、５５〜５８によって、多層配線工程、特にビアのＲＩＥによりエッチング開口工程、配線メタルの逆スパッタ工程等で発生する電荷によるゲート絶縁膜の劣化又は破壊を防止することができる。
【０１１３】
即ち、プラズマ工程によって発生する電荷がプラス（＋）の場合には、ダイオード５４、５８のＰＮ接合が順方向になり、Ｖｆ（順方向電圧）分の電圧を供給され、プラス電荷を電源Ｖｃｃが設けられているＮ型層へ逃すように動作する。
【０１１４】
一方、この電荷がマイナス（−）の時には、ＰｃｈＭＯＳトランジスタＴＲ３１のゲートと電源Ｖｃｃの間に縦続接続されたダイオード５１〜５３、及びＰｃｈＭＯＳトランジスタＴＲ３２のゲートと電源Ｖｃｃの間に縦続接続されたダイオード５５〜５７のＰＮ接合が順方向になり、それぞれＶｆ（順方向電圧）分の電圧を供給され、マイナス電荷を電源Ｖｃｃが設けられているＮ型層へ逃すように動作する。
【０１１５】
上述したように、本実施例の半導体集積回路によれば、実施例１による効果と同様に、ＰｃｈＭＯＳトランジスタＴＲ３１、ＴＲ３２から構成されるカレントミラー定電流回路４３ｂの特性劣化及び信頼性の低下が抑制できる。
【０１１６】
本発明は、上記実施例１〜７に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々変更してもよい。
【０１１７】
例えば、上記実施例では、ゲート絶縁膜にシリコン酸化膜(ＳｉＯ２)を用いたＭＯＳトランジスタから構成される半導体集積回路について説明したが、高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）をゲート絶縁膜に用いたＭＯＳトランジスタからなる半導体集積回路にも適用できる。この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いてよい。
【０１１８】
また、上記実施例では、差動増幅回路の差動対をなすＭＯＳトランジスタ、カレントミラー定電流回路を構成するＭＯＳトランジスタ、及びウィルソン定電流回路を構成するＭＯＳトランジスタの製造工程中のプラズマダメージによるゲート絶縁膜の劣化又は破壊防止用として、それぞれにゲートがドレインに接続されたＭＯＳトランジスタ又はダイオードを設けているが、高精度アナログ動作を要求されるＭＯＳトランジスタ単体にゲートがドレインに接続されたＭＯＳトランジスタ又はダイオードを設けてもよい。
【０１１９】
そして、実施例５乃至７では、ＳＯＩ基板を用いた半導体集積回路に適用しているが、シリコン基板を用いた半導体集積回路にも適用できる。
【０１２０】
更に、実施例１、２、５では、差動入力対にＭＯＳトランジスタを用いた差動増幅回路について説明したが、差動入力対にＭＯＳトランジスタを用いた他のアナログ回路、例えば、ミキサ回路にも適用できる。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施例１に係る差動増幅回路の構成を示すブロック図。
【図２】本発明の実施例１に係る差動増幅回路の構成を示す断面図。
【図３】本発明の実施例２に係る差動増幅回路の構成を示すブロック図。
【図４】本発明の実施例３に係るカレントミラー定電流回路の構成を示すブロック図。
【図５】本発明の実施例４に係るウィルソン定電流回路の構成を示すブロック図。
【図６】本発明の実施例５に係る差動増幅回路の構成を示すブロック図。
【図７】本発明の実施例５に係る差動増幅回路の構成を示す断面図。
【図８】本発明の実施例６に係るカレントミラー定電流回路の構成を示すブロック図。
【図９】本発明の実施例７に係るカレントミラー定電流回路の構成を示すブロック図。
【図１０】従来の演算増幅回路を示すブロック図。
【図１１】従来のゲート膜厚に対するゲート絶縁耐圧ＰＮ接合耐圧の関係を示す図。
【符号の説明】
【０１２２】
１  Ｐ型シリコン基板
２  Ｐウェル層
３  Ｎウェル層
４  埋め込み絶縁膜
５  Ｎ＋層
５ａ、５ｂ、５ｃ、５ｄ、５ｊ  Ｎ＋ドレイン層
５ｅ、５ｆ、５ｇ、５ｈ、５ｋ  Ｎ＋ソース層
６  Ｐ＋層
７、７ａ、７ｂ、７ｃ、７ｄ  ゲート絶縁膜
８、８ａ、８ｂ、８ｃ、８ｄ  ゲート電極
９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ  絶縁膜
１０  コンタクト開口部
１１、１１１  第１の配線
１２  第１の層間絶縁膜
１３  第１のビア
１４  第２の配線
１５  第２の層間絶縁膜
１６  第２のビア
１７  第３の配線
１８  保護膜
１９、１１９  接地（グランド）
２１  ＳＯＩ基板
２２  Ｐ型層
２３  Ｎ型層
３１、３２、３３、３４、３５、３６、３７、３８、５１、５２、５３、５４、５５、５６、５７、５８、１０１、１０２、１０３、１０４  ダイオード
４１、４１ａ、４２  差動増幅回路
４３、４３ａ、４３ｂ  カレントミラー定電流回路
４４  ウィルソン定電流回路
１１０  演算増幅回路
Ｉｎ Ｐｕｔ＋、Ｉｎ  Ｐｕｔ−  差動入力部（作動入力端子）
Ｏｕｔ Ｐｕｔ  出力
Ｒ１、Ｒ２、Ｒ３、Ｒ１１、Ｒ１２、Ｒ１３  抵抗
ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８、ＴＲ９、ＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４、ＴＲ２５、ＴＲ２６、ＴＲ１０１、ＴＲ１０２  ＮｃｈＭＯＳトランジスタ
ＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ１４、ＴＲ１５、ＴＲ１６、ＴＲ１７、ＴＲ１８、ＴＲ１９、ＴＲ３１、ＴＲ３２  ＰｃｈＭＯＳトランジスタ
Ｖｂ  バイアス電位
Ｖｃｃ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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