(57)【要約】【課題】不揮発性メモリを混載したロジック半導体装置及びその製造方法に関し、複数種類のゲート絶縁膜を形成する際の素子分離膜のエッチングに伴う種々の課題を、簡便な方法で解決しうる半導体装置及びその製造方法を提供する。【解決手段】半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成し、半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成し、半導体基板上に、第１の絶縁膜を成長し、第１のマスクデータに基づく第３のマスクを用いて、第１の領域に形成された第１の絶縁膜を除去し、半導体基板上及び第１の絶縁膜上に第２の絶縁膜を成長することにより、第１の領域に第１のゲート絶縁膜を形成し、第２の領域に第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する。【選択図】  図２４
2005142362.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された第１のウェルと、
前記半導体基板の第２の領域に形成された第２のウェルと、
前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第１のウェルの周縁部に対応して第１の段差を有する素子分離膜と、
前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板の第１の領域に形成された第１のウェルと、
前記半導体基板の第２の領域に形成された第２のウェルと、
前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第２のウェルの周縁部に対応して第１の段差を有する素子分離膜と、
前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と
を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記半導体基板の第３の領域に形成された第３のウェルを更に有し、
前記素子分離膜は、前記半導体基板の前記第３の領域の活性領域を画定し、前記第３のウェルの周縁部に対応して、前記第１の段差よりも低い第２の段差を更に有し、
前記第３の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚く前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜とを更に有する
ことを特徴とする半導体装置。
【請求項４】
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第１のマスクデータに基づく第３のマスクを用いて、前記第１の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第２のマスクデータを反転した第３のマスクデータに基づく第３のマスクを用いて前記第２の領域以外の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、不揮発性メモリを混載したロジック半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）といった製品分野を形成し、そのプログラマブルという特徴により大きな市場を形成するに至っている。
【０００３】
不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタと、高性能ロジック回路のための低電圧トランジスタとを同一半導体チップ上に集積するため、厚さの異なる複数種類のゲート絶縁膜を形成する必要がある。厚さの異なる複数種類のゲート絶縁膜を形成する方法は、例えば特許文献１乃至６に記載されている。
【０００４】
特許文献１に記載の方法は、厚いゲート絶縁膜を全面に成長した後、フォトリソグラフィーにより薄いゲート絶縁膜を形成する領域の厚い絶縁膜を除去し、薄いゲート絶縁膜を成長するものである。
【０００５】
特許文献２乃至４に記載の方法はいずれも、特許文献１に記載の方法を使用しつつ、厚いゲート絶縁膜の一部を除去する工程とウェルを形成する工程とを同一のマスクを用いて行うことにより、製造工程数を削減するものである。
【特許文献１】特開平１１−３１７４５８号公報
【特許文献２】特開平１０−１９９９９４号公報
【特許文献３】特開２００１−１９６４７０号公報
【特許文献４】特開２００２−３６８１４５号公報
【特許文献５】特開２０００−３１５７３３号公報
【特許文献６】特開２００３−００７８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２乃至４では、ゲート絶縁膜除去工程とウェル形成工程とを合理化する結果、近接するｎ型ウェル及びｐ型ウェルの各々の周縁部に対応する素子分離膜の表面には段差が形成される。特許文献２乃至４に記載の方法を適用した場合に素子分離膜の表面に形成される段差は、以下のような新たな課題を引き起こす。
【０００７】
特許文献２乃至４に記載の方法において、最初にｐ型ウェルを形成し、次いでｎ型ウェルを形成する場合を想定する。
【０００８】
素子分離膜４０２及びシリコン酸化膜４０４が形成されたシリコン基板４００に、ｎ型ウェル形成領域を覆うフォトレジスト膜４０６を形成し、ｐ型ウェル４０８の形成及びｐ型ウェル形成領域のシリコン酸化膜４０４の除去を行うと、シリコン酸化膜４０４のエッチング量に応じた分だけ、フォトレジスト膜４０６により覆われていない領域の素子分離膜４０２がエッチングされる。これにより、素子分離膜４０２には段差４１０が形成される（図２７（ａ））。
【０００９】
次いで、ｐ型ウェル形成領域を覆うフォトレジスト膜４１２を形成し、ｎ型ウェル４１４の形成及びｎ型ウェル形成領域のシリコン酸化膜４０４の除去を行うと、シリコン酸化膜４０４のエッチング量に応じた分だけ、フォトレジスト膜４１２により覆われていない領域の素子分離膜４０２がエッチングされる。
【００１０】
この２回のエッチングにより形成される素子分離膜４０２上の段差は、フォトレジスト膜４０６とフォトレジスト膜４１２との間の位置合わせずれに起因して変化する。すなわち、フォトレジスト膜４０６とフォトレジスト膜４１２とが位置合わせずれを生じると、フォトレジスト膜４０６及びフォトレジスト膜４１２の双方により覆われていた部分には凸部４１６が形成され（図２７（ｂ）参照）、フォトレジスト膜４０６及びフォトレジスト膜４１２のいずれにも覆われなかった部分には凹部が形成される。素子分離膜４０２上に凸部４１６が形成されると、上層に形成される素子の平坦性に影響を及ぼす。一方、素子分離膜４０２上に凹部４１８が形成されると、凹部４１８にゲート電極用のポリシリコン膜が埋め込まれて残渣として残り、ゲート電極間のショートを引き起こす。
【００１１】
凹部の発生を防止するためには、両方のマスク間の距離を大きくすることが有効である。或いは、ポリシリコン配線間の距離を大きくしたり、当該凹凸部にポリシリコン配線を配置しないようにしたりすれば、残渣による短絡が生じることを防止できる。
【００１２】
しかしながら、低電圧トランジスタ用のｎ型ウェルとｐ型ウェルとの距離は、素子の微細化により非常に狭くなっている。また、ゲート電極を構成するポリシリコン膜はＮＭＯＳ及びＰＭＯＳにおいて共有される場合が非常に多く、それらのポリシリコン配線は細密充填にて形成されている。したがって、両方のマスク間の距離を大きくすれば、結果としてｎ型ウェルとｐ型ウェルとの間隔が大きくなってしまい、微細化に対応できなくなる。同様に、ポリシリコン配線の配置を工夫する場合にも、微細化に対応できなかった。
【００１３】
また、特許文献２に記載の方法を適用した場合のみならず、異なる膜厚のゲート絶縁膜を形成する場合には、素子分離膜上に同様の凹凸が形成され、上記と同様の残渣の問題が生じる。
【００１４】
このように、複数種類のゲート絶縁膜を成長するために用いるマスクのパターンが素子特性や歩留まりに与える影響は極めて大きいが、上記特許文献１乃至６を含め、このマスクに関する具体的なパターンについては十分な検討がなされていなかった。
【００１５】
本発明の目的は、素子分離膜の表面に形成される段差による残渣の発生など、複数種類のゲート絶縁膜を形成する際の素子分離膜のエッチングに伴う種々の課題を、簡便な方法で解決しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的は、半導体基板の第１の領域に形成された第１のウェルと、前記半導体基板の第２の領域に形成された第２のウェルと、前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第１のウェルの周縁部に対応して第１の段差を有する素子分離膜と、前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜とを有することを特徴とする半導体装置によって達成される。
【００１７】
また、上記目的は、半導体基板の第１の領域に形成された第１のウェルと、前記半導体基板の第２の領域に形成された第２のウェルと、前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第２のウェルの周縁部に対応して第１の段差を有する素子分離膜と、前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜とを有することを特徴とする半導体装置によっても達成される。
【００１８】
また、上記目的は、半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、前記半導体基板上に、第１の絶縁膜を成長する工程と、前記第１のマスクデータに基づく第３のマスクを用いて、前記第１の領域に形成された前記第１の絶縁膜を除去する工程と、前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１９】
また、上記目的は、半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、前記半導体基板上に、第１の絶縁膜を成長する工程と、前記第２のマスクデータを反転した第３のマスクデータに基づく第３のマスクを用いて前記第２の領域以外の領域に形成された前記第１の絶縁膜を除去する工程と、前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の効果】
【００２０】
本発明によれば、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクを、ウェルのマスクデータに基づいて形成するので、厚いゲート絶縁膜を形成する領域の活性領域及び素子分離膜は確実にマスクによって保護される。したがって、素子分離領域の幅が広い場合であっても、高電圧が印加される領域の素子分離膜が薄くなるといった不都合は生じることはない。これにより、高電圧領域と低電圧領域の素子分離膜を同時に形成しても、高電圧領域の素子分離膜は厚く保たれ、フィールド寄生トランジスタの閾値電圧を高く保つことができる。また、素子分離膜は同時に形成されるため、製造コストが増加することもない。
【００２１】
また、異なる膜厚のゲート絶縁膜を形成する過程で素子分離膜上に形成される段差は、ウェル周縁部に対応した部位に形成されるため、活性領域端部から十分に離間する。したがって、素子分離膜と活性領域間に微細な凹部が生じることはなく、素子分離膜上の凹部に残渣が発生することを防止することができる。
【００２２】
また、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクは、ウェルのマスクデータから生成するため、マスク作成のために新たなデータを用意する必要もない。
【発明を実施するための最良の形態】
【００２３】
本発明の具体的な実施形態を説明する前に、主ロジック回路を構成するトランジスタとして１．２Ｖ動作の低電圧トランジスタを、入出力回路を構成するトランジスタとして２．５Ｖ動作の中電圧トランジスタを、不揮発性メモリ制御回路を構成するトランジスタとして５Ｖ動作の高電圧トランジスタを使用する不揮発性メモリ混載ロジック半導体装置の製造方法について、本願発明者の認識する一般的な方法を２つ説明する。
【００２４】
初めに、半導体装置の第１の製造方法について図１乃至図３を用いて説明する。図１乃至図３は、半導体装置の第１の製造方法を示す工程断面図である。
【００２５】
まず、通常の方法により、シリコン基板３００内に、素子分離膜３０２、フラッシュメモリセル形成領域及びｎチャネル高電圧トランジスタ形成領域に形成されたｎ型ウェル３０４、ｎ型ウェル３０４内のフラッシュメモリセル形成領域に形成されたｐ型ウェル３０６、ｎ型ウェル３０４内のｎチャネル高電圧トランジスタ形成領域に形成されたｐ型ウェル３０８、ｎチャネル中電圧トランジスタ形成領域に形成されたｐ型ウェル３１０、ｐチャネル低電圧トランジスタ形成領域に形成されたｎ型ウェル３１２等を形成する（図１（ａ））。
【００２６】
次いで、通常の方法により、トンネル絶縁膜３１４、フローティングゲート３１６及びＯＮＯよりなる誘電体膜３１８をそれぞれ形成した後、高電圧トランジスタ形成領域、中電圧トランジスタ形成領域、低電圧トランジスタ形成領域のシリコン基板３００を露出する（図１（ｂ））。
【００２７】
次いで、熱酸化法により、例えば膜厚１３ｎｍのシリコン酸化膜３２０を成長する（図２（ａ））。
【００２８】
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜３２０をパターニングし、中電圧トランジスタ形成領域及び低電圧トランジスタ形成領域のシリコン基板３００を露出する（図２（ｂ））。この際、シリコン酸化膜３２０のエッチングに用いるフォトレジスト膜３２２のマスクデータは、保護すべきフラッシュメモリセル形成領域のデータ及び高電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
【００２９】
次いで、熱酸化法により、例えば４．５ｎｍのシリコン酸化膜３２４を成長する。
【００３０】
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜３２４をパターニングし、低電圧トランジスタ形成領域のシリコン基板３００を露出する（図３（ａ））。この際、シリコン酸化膜３２４のエッチングに用いるフォトレジスト膜３２６のマスクデータは、保護すべきフラッシュメモリセル形成領域のデータ、高電圧トランジスタ形成領域における活性領域のデータ及び中電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
【００３１】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜を成長する。これにより、高電圧トランジスタ形成領域には膜厚１６．５ｎｍのシリコン酸化膜よりなるゲート絶縁膜３２８が、中電圧トランジスタ形成領域には膜厚５．５ｎｍのシリコン酸化膜よりなるゲート絶縁膜３３０が、低電圧トランジスタ形成領域には膜厚２ｎｍのシリコン酸化膜よりなるゲート絶縁膜３３２が、それぞれ形成される。
【００３２】
次いで、ポリシリコン膜を堆積後、このポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極３３４等を形成する（図３（ｂ））。
【００３３】
上述した第１の製造方法では、ゲート絶縁膜形成領域の開口マスクを、保護すべき活性領域のデータから作成しているが、露出すべき活性領域のデータから作成することも可能である。
【００３４】
次に、露出すべき活性領域のデータからゲート絶縁膜形成領域の開口マスクを作成する半導体装置の第２の製造方法について図４を用いて説明する。図４は半導体装置の第２の製造方法を示す工程断面図である。
【００３５】
まず、図１（ａ）乃至図２（ｂ）に示す第１の製造方法と同様にして、高電圧トランジスタ形成領域にシリコン酸化膜３２０を形成した後、中電圧トランジスタ形成領域及び低電圧トランジスタ形成領域のシリコン基板を露出する（図４（ａ））。この際、シリコン酸化膜３２０のエッチングに用いるフォトレジスト膜３２２のマスクデータは、露出すべき中電圧トランジスタ形成領域における活性領域のデータ及び低電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
【００３６】
次いで、熱酸化法により、例えば４．５ｎｍのシリコン酸化膜３２４を成長する。
【００３７】
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜３２４をパターニングし、低電圧トランジスタ形成領域のシリコン基板を露出する（図４（ｂ））。この際、シリコン酸化膜３２４のエッチングに用いるフォトレジスト膜３２６のマスクデータは、露出すべき低電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
【００３８】
次いで、第１の製造方法と同様にして、熱酸化法により例えば膜厚２ｎｍのシリコン酸化膜を成長し、膜厚１６．５ｎｍのゲート絶縁膜３２８と、膜厚５．５ｎｍのゲート絶縁膜３３０と、膜厚２ｎｍのゲート絶縁膜３３２とを形成する。
【００３９】
上記第１の製造方法では、フォトレジスト膜３２２のマスクデータを保護すべき活性領域のデータから作成するため、高電圧領域の広い素子分離領域の一部はフォトレジスト膜３２２によって覆われずに露出される。したがって、この領域の素子分離膜３０２は、シリコン酸化膜３２０のエッチングの際にその一部がエッチングされることになる。同様に、この領域の素子分離膜３０２は、シリコン酸化膜３２４のエッチングの際にも一部がエッチングされることになる。
【００４０】
したがって、高電圧トランジスタ形成領域の素子分離膜３０２の厚さが、２回のシリコン酸化膜のエッチング処理によって薄膜化してしまう。具体的には、シリコン酸化膜３２０のエッチングでは１５ｎｍの熱酸化膜を完全にエッチングするために熱酸化膜２０ｎｍ相当のエッチングが施され、シリコン酸化膜３２４のエッチングでは５ｎｍの熱酸化膜を完全にエッチングするために熱酸化膜１０ｎｍ相当のエッチングが施される。素子分離膜３０２を構成するＣＶＤ酸化膜のエッチング速度が熱酸化膜の約１．２倍程度大きいことを考慮すると、４０ｎｍ近くの素子分離膜３０２がエッチングされることとなる。０．１３μｍテクノロジーではＳＴＩの深さは３００ｎｍ程度であり、１０％強の素子分離膜減少が生じることとなり、高電圧動作領域の素子分離寄生ＭＯＳトランジスタの閾値電圧低下やリーク電流の増大が無視できないものとなる。ＳＴＩを深くすればこの問題を解決できるが、主ロジック回路部のＳＴＩアスペクト比が増加して絶縁物を埋め込むことが困難となる。主ロジック回路部のＳＴＩを浅くして高電圧回路部のＳＴＩを深くすればこうした問題も解決できるが、製造工程が増加してしまう。
【００４１】
上述した第２の製造方法では、フォトレジスト膜３２２，３２６を、開口すべき活性領域のデータから作成しているため、第１の製造方法にみられるような素子分離膜３０２の薄膜化の問題は生じない。しかしながら、この場合には、特に２回のエッチングに曝される低電圧活性領域と素子分離領域との間の凹部が問題となる。
【００４２】
すなわち、図４（ａ）に示す工程では、活性領域と素子分離膜３０２との間に段差が生じる（図５（ａ）参照）。更に、図４（ｂ）に示す工程においてフォトレジスト膜３２２とフォトレジスト膜３２６との間で位置合わせずれが生じると、素子分離膜３０２上には階段状の段差が生じる（図５（ｂ）参照）。したがって、活性領域と素子分離膜３０２との間には、複雑な段差を有する凹部が形成される（図５（ｃ）参照）。こうした凹部にはゲートポリシリコンのエッチング残渣が発生することがある。低電圧領域は最も微細なパターンを形成する必要があり、僅かな残渣であっても隣接ゲート電極間の短絡につながり、歩留まりが低下する虞がある。
【００４３】
以下の２つの実施形態では、高電圧動作部の素子分離膜の減少を防止するとともに、上述した素子分離領域の段差による残渣の発生を防止しうる構造及びその製造方法について説明する。
【００４４】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図６乃至図２４を用いて説明する。
【００４５】
図６は本実施形態による半導体装置の構造を示すチップ概念図、図７は本実施形態による半導体装置に使用される１１種類のトランジスタを示す概略断面図、図８は本実施形態による半導体装置の構造を示す概略断面図、図９乃至図２４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４６】
本実施形態による半導体装置２００は、図６に示すように、フラッシュメモリを混載したロジック半導体装置であり、主ロジック回路部２０２と、入出力回路部２０４と、フラッシュメモリセル部２０６と、フラッシュメモリセル制御回路部２０８とを有している。入出力回路部２０４は、ＰＭＯＳ部２０４Ｐと、ＮＭＯＳ部２０４Ｎとを、フラッシュメモリセル制御回路部２０８は、ＰＭＯＳ部２０８Ｐと、ＮＭＯＳ部２０８Ｎとを、それぞれ有している。
【００４７】
図７に示すように、本実施形態による半導体装置は、ｎ型ウェル９０中のｐ型ウェル７８内に形成されたフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｎ型ウェル８０内に形成されたｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｐ型ウェル８２内に形成されたｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）と、ｎ型ウェル８４内に形成されたｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）と、ｐ型ウェル８６内に形成されたｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｎ型ウェル８８内に形成されたｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）とにより構成される。
【００４８】
フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）は、スタックゲート構造のフラッシュＥＰＲＯＭであり、フローティングゲートに所定の情報を電荷として蓄えるものである。トンネル酸化膜の膜厚は、電荷保持特性や酸化膜寿命等に応じて独立して決定される。
【００４９】
ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）と、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）と、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）とは、フラッシュメモリセル制御回路部３０８を構成するトランジスタであり、フラッシュメモリセルの読み出し時は５Ｖ、書込み消去時は１０Ｖ弱までの電圧が印加される高電圧トランジスタである。フラッシュメモリセル制御回路部３０８は、このように大きな電圧が必要とされるため、ゲート絶縁膜も厚くなる。
【００５０】
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）は、入出力回路部２０４を構成するトランジスタであり、２．５Ｖ動作或いは３．３Ｖ動作等のトランジスタである。２．５Ｖ動作トランジスタと３．３Ｖ動作トランジスタとは、ゲート絶縁膜の厚さ、閾値電圧制御条件、ＬＤＤ条件は互いに相違するが、同時に両方を搭載する必要はなく、何れか一方のみが搭載されるのが一般的である。
【００５１】
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）は、主ロジック回路部２０２を構成するトランジスタである。これらトランジスタには、主ロジック回路部２０２の性能向上のために、極薄膜ゲート絶縁膜が用いられる。
【００５２】
このように、本実施形態による半導体装置では、トンネルゲート絶縁膜の他に、膜厚の異なる３種類のゲート絶縁膜を形成する必要がある。このため、低電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で２回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。また、中電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で１回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。
【００５３】
本実施形態による半導体装置は、これらエッチングにより形成される素子分離膜上の段差が、低電圧動作ウェル端部及び中電圧動作ウェル端部に対応する素子分離膜の領域に形成されていることに主たる特徴がある。以下、本実施形態による半導体装置の上記特徴について説明する。
【００５４】
図８（ａ）は、低電圧トランジスタ形成領域に隣接して、フラッシュメモリセルを含む高電圧トランジスタ形成領域及び中電圧トランジスタ形成領域が設けられた場合を想定した概略断面図である。図８（ａ）に示すように、高電圧トランジスタ形成領域に形成されたｎ型ウェル８０と低電圧トランジスタ形成領域に形成されたｐ型ウェル８６とは互いに離間しており、ｎ型ウェル８０とｐ型ウェル８６との間のシリコン基板１０には、素子分離膜２２が形成されている。また、低電圧トランジスタ形成領域に形成されたｎ型ウェル８８と中電圧トランジスタ形成領域に形成されたｐ型ウェル８２とは互いに離間しており、ｎ型ウェル８８とｐ型ウェル８２との間のシリコン基板１０には、素子分離膜２２が形成されている。
【００５５】
図８（ｂ）は、ｎ型ウェル８０とｐ型ウェル８６との間の領域を拡大した概略断面図である。図８（ｂ）に示すように、素子分離膜２２の表面には、ｐ型ウェル８６の端部に対応する領域に、ゲート絶縁膜形成過程の２回のエッチング工程で形成される階段状の段差１２が存在している。なお、活性領域に隣接した素子分離膜２２の端部に形成される窪み１４は、ＳＴＩ法により素子分離膜２２を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で形成されるものではない。
【００５６】
図８（ｃ）は、ｎ型ウェル８８とｐ型ウェル８２との間の領域を拡大した概略断面図である。図８（ｃ）に示すように、素子分離膜２２の表面には、ｎ型ウェル８８の端部に対応する領域に、ゲート絶縁膜形成過程の２回のエッチング工程で形成される階段状の段差１２が存在している。また、ｐ型ウェル８２の端部に対応する領域には、ゲート絶縁膜形成過程の１回のエッチング工程で形成される段差１６が形成されている。なお、活性領域に隣接した素子分離膜２２の端部に形成される窪み１４は、ＳＴＩ法により素子分離膜２２を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で形成されるものではない。
【００５７】
段差１２は、低電圧トランジスタ形成領域のＣＭＯＳウェル（ｐ型ウェル８６、ｎ型ウェル８８）の端部（周縁部）に対応する素子分離膜２２上には形成されるが、それ以外の領域の素子分離膜２２には形成されていない。同様に、段差１６は、中電圧トランジスタ形成領域のＣＭＯＳウェル（ｐ型ウェル８２、ｎ型ウェル８４）の端部（周縁部）に対応する素子分離膜２２上には形成されるが、それ以外の領域の素子分離膜２２には形成されていない。フラッシュメモリセル形成領域及び高電圧トランジスタ形成領域には、段差１２，１６は形成されていない。
【００５８】
本実施形態による半導体装置におけるこのような特徴は、ゲート絶縁膜の形成過程で用いるエッチングマスクのパターンを、低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）のデータに基づいて生成していることによるものである。これらウェルのデータに基づいてエッチングマスクのパターンを生成する結果、高電圧トランジスタの形成される領域の素子分離膜には段差は形成されない。そして、高電圧動作ウェル（ｐ型ウェル７８、ｎ型ウェル８０，９０）内の総ての部分における素子分離膜の厚さは、低電圧動作ウェル内及び中電圧動作ウェル内の素子分離膜２２の厚さと比較して厚く形成される。このような構成により、高電圧動作領域内の総ての素子分離寄生トランジスタの閾値電圧を高く保持することができる。
【００５９】
本実施形態による半導体装置においても、上記第２の製造方法の場合と同様、素子分離膜２２の表面には段差１２，１６が形成される。しかしながら、段差１２，１６が形成される領域は、ウェル端部に対応する素子分離膜２２の領域であり、活性領域端部からある程度離間していることが想定される。したがって、素子分離膜２２表面に段差１２，１６に起因する凹部が形成されても、その凹部の間隔が十分に広いため、上層に形成するポリシリコン膜を、残渣を残すことなく容易にパターニングすることが可能である。
【００６０】
但し、凹部の間隔が狭ければ、上記第２の半導体装置の製造方法の場合と同様、残渣が発生してしまう。したがって、活性領域端とウェル端との間隔が一定以上となるようにデータのチェックを行い、必要に応じてデータの修正を行うことが望ましい。活性領域端とウェル端との間隔は、段差の１０倍程度以上設定にするのが好ましく、本実施形態の場合には約４００ｎｍ程度以上に設定する。
【００６１】
また、前述の通り、段差１２，１６は、低電圧トランジスタ形成領域のＣＭＯＳウェル（ｐ型ウェル８６、ｎ型ウェル８８）の端部（周縁部）に対応する素子分離膜２２上には形成されるが、それ以外の領域の素子分離膜２２には形成されない。したがって、主ロジック回路部２０２の内部にゲート絶縁膜の形成に伴う段差が発生することはなく、ポリシリコン膜の残渣が発生することを防止することができる。したがって、ポリシリコン配線を細密充填にて配置することが可能となり、素子の微細化にも対応することができる。
【００６２】
次に、本実施形態による半導体装置の製造方法について図９乃至図２４を用いて説明する。なお、図９乃至図２３は半導体装置全体の製造方法を示す工程断面図であり、図２４はマスクパターン、活性領域、ウェル等の位置関係を明確にするための部分的な工程断面図である。
【００６３】
以下の説明において、ｎチャネルトランジスタと表現するときは、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。ｎチャネルトランジスタには、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）を含むこともある。
【００６４】
また、高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、中電圧トランジスタと表現するときは、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）を含むものとし、低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。高電圧トランジスタには、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）を含むこともある。
【００６５】
また、ｎチャネル高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｎチャネル低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネル低電圧トランジスタと表現するときは、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。
【００６６】
まず、シリコン基板１０に、ＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜２２を形成する（図９（ａ））。まず、熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を成長する。次いで、ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を成長する。次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜、シリコン酸化膜、シリコン基板１０を順次エッチングし、シリコン基板１０に、深さが例えば３００ｎｍの溝を形成する。次いで、シリコン基板１０を熱酸化し、溝の内面にシリコン酸化膜を形成する。次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５５０ｎｍのシリコン酸化膜を成長する。次いで、ＣＭＰ法により、シリコン窒化膜が露出するまでシリコン酸化膜を平坦化し、溝に埋め込まれシリコン酸化膜よりなる素子分離膜２２を形成する。
【００６７】
なお、図９（ａ）において、素子分離膜２２により画定された活性領域は、左側から順に、フラッシュメモリセル（Ｆｌａｓｈ  ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
【００６８】
次いで、素子分離膜２２を形成する際に用いたシリコン窒化膜及びシリコン酸化膜を除去した後、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜２４を成長する。
【００６９】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
【００７０】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型埋め込み不純物層２８を形成する（図９（ｂ））。ｎ型埋め込み不純物層２８は、例えばリン（Ｐ＋）イオンを、加速エネルギー２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００７１】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００７２】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３０を形成する。
【００７３】
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層３２，３４を形成する（図１０（ａ））。ｐ型ウェル用不純物層３２は、例えばボロン（Ｂ＋）イオンを、加速エネルギー４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｐ型ウェル用不純物層３４は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【００７４】
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
【００７５】
次いで、フォトリソグラフィーにより、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３６を形成する。
【００７６】
次いで、フォトレジスト膜３６をマスクとしてイオン注入を行い、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層３８，４０を形成する（図１０（ｂ））。ｐ型ウェル用不純物層３８は、例えばボロンイオンを、加速エネルギー４００ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２の条件でイオン注入することにより形成する。ｐ型ウェル用不純物層４０は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【００７７】
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する。
【００７８】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜４２を形成する。
【００７９】
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型ウェル用不純物層４４を形成する（図１１（ａ））。ｎ型ウェル用不純物層４４は、例えばリンイオンを、加速エネルギー６００ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．２Ｖのｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）を得ることができる。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００８１】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜４６を形成する。
【００８２】
次いで、フォトレジスト膜４６をマスクとしてイオン注入を行い、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物拡散層４８を、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域及びｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にチャネルストップ層５０を形成する（図１１（ｂ））。閾値電圧制御用不純物層４８及びチャネルストップ層５０は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．６Ｖのｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を得ることができる。
【００８３】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００８４】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
【００８５】
次いで、フォトレジスト膜５２をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、閾値電圧制御用不純物層５４を形成する（図１２（ａ））。閾値電圧制御用不純物層５４は、例えばボロンイオンを、加速エネルギー４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００８６】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【００８７】
次いで、犠牲酸化膜としてのシリコン酸化膜２４を、弗酸水溶液により除去する（図１２（ｂ））。
【００８８】
次いで、例えば９００〜１０５０℃の温度で３０分間の熱酸化を行い、活性領域上に、膜厚１０ｎｍのトンネル酸化膜５６を形成する。
【００８９】
次いで、例えばＣＶＤ法により、トンネル酸化膜５６上に、例えば膜厚９０ｎｍのポリシリコン膜を成長する。
【００９０】
次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、ポリシリコン膜よりなるフローティングゲート５８を形成する。
【００９１】
次いで、フローティングゲート５８が形成されたトンネル酸化膜５６上に、例えばＣＶＤ法により例えば膜厚５ｎｍのシリコン酸化膜と例えば膜厚１０ｎｍのシリコン窒化膜を成長した後、シリコン窒化膜の表面を９５０℃にて９０分間熱酸化し、膜厚３０ｎｍ程度のシリコン酸化膜を成長する。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜６０を形成する（図１３（ａ））。
【００９２】
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６２を形成する。
【００９３】
次いで、フォトレジスト膜６２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層６４を形成する（図１３（ｂ））。閾値電圧制御用不純物層６４は、例えばボロンイオンを、加速エネルギー３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．３〜＋０．４Ｖの閾値電圧を得る。
【００９４】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００９５】
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６６を形成する。
【００９６】
次いで、フォトレジスト膜６６をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層６８を形成する（図１４（ａ））。閾値電圧制御用不純物層６８は、例えば砒素（Ａｓ＋）イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．３〜−０．４Ｖの閾値電圧を得る。
【００９７】
次いで、例えばアッシングにより、フォトレジスト膜６６を除去する。
【００９８】
次いで、フォトリソグラフィーにより、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７０を形成する。
【００９９】
次いで、フォトレジスト膜７０をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７２を形成する（図１４（ｂ））。閾値電圧制御用不純物層７２は、例えばボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．２Ｖの閾値電圧を得る。
【０１００】
次いで、例えばアッシングにより、フォトレジスト膜７０を除去する。
【０１０１】
次いで、フォトリソグラフィーにより、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７４を形成する。
【０１０２】
次いで、フォトレジスト膜７４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７６を形成する（図１２（ｂ））。閾値電圧制御用不純物層７６は、例えば砒素イオンを、加速エネルギー１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．２Ｖの閾値電圧を得る。
【０１０３】
次いで、例えばアッシングにより、フォトレジスト膜７４を除去する。
【０１０４】
こうして、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層３２，３４，３８，４０、閾値電圧制御用不純物層５４を含むｐ型ウェル７８と、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層４４，４８、閾値電圧制御用不純物層５８を含むｎ型ウェル８０と、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に形成され、ｐ型ウェル用不純物層３８，４０を含むｐ型ウェル８２と、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に形成され、ｎ型ウェル用不純物層４４、チャネルストップ層５０、閾値電圧制御用不純物層６８を含むｎ型ウェル８４と、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層３２，３４，３８，４０、閾値電圧制御用不純物層７２を含むｐ型ウェル８６と、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層４４、チャネルストップ層５０、閾値電圧制御用不純物層７６を含むｎ型ウェル８８とを形成する。また、ｎ型ウェル８０は、ｎ型埋め込み不純物層２８とともに、ｐ型ウェル７８を囲うｎ型ウェル９０としても機能する。すなわち、ｐ型ウェル７８は、ｎ型ウェル９０内に形成された二重ウェルである（図１５（ａ）参照）。
【０１０５】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を覆い、他の領域を露出するフォトレジスト膜９２を形成する。
【０１０６】
次いで、例えばドライエッチングにより、フォトレジスト膜９２をマスクとしてＯＮＯ膜６０をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のＯＮＯ膜６０を除去する。
【０１０７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてトンネル酸化膜５６をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のトンネル酸化膜５６を除去する（図１５（ｂ）、図２４（ａ））。
【０１０８】
次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。
【０１０９】
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１３ｎｍのシリコン酸化膜９４を形成する。
【０１１０】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する。
【０１１１】
ここで、フォトレジスト膜９６のパターンは、図２４（ｂ）に示すように、低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）のデータを元に作成したものであり、当該ウェル形成マスクデータをそのまま、或いは一定の値、例えば片側１μｍ程度大きくなるようにシフトしたものを用いている。
【０１１２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９６をマスクとしてシリコン酸化膜９４をエッチングし、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９４を除去する（図１６（ａ））。
【０１１３】
このエッチング工程において、素子分離膜２２もエッチングされるが、フォトレジスト膜９６の端部は低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）の端部に対応する素子分離膜２２上にのみ位置しており、段差１２，１６はこの領域のみに形成される（図８（ｂ）、図８（ｃ）参照）。
【０１１４】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【０１１５】
次いで、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚４．５ｎｍのシリコン酸化膜９８を形成する。なお、この熱酸化工程において、シリコン酸化膜９４の膜厚も増加する。
【０１１６】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜１００を形成する。
【０１１７】
ここで、フォトレジスト膜１００のパターンは、図２４（ｃ）に示すように、低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）のデータを元に作成したものであり、当該ウェル形成マスクデータをそのまま、或いは一定の値、例えば片側１μｍ程度大きくなるようにシフトしたものを用いている。
【０１１８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜１００をマスクとしてシリコン酸化膜９８をエッチングし、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９８を除去する（図１６（ｂ））。
【０１１９】
このエッチング工程において、素子分離膜２２もエッチングされるが、フォトレジスト膜１００の端部は低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）の端部に対応する素子分離膜２２上にのみ位置しており、段差１２はこの領域のみに形成される（図８（ｂ）、図８（ｃ）参照）。
【０１２０】
次いで、例えばアッシングにより、フォトレジスト膜１００を除去する。
【０１２１】
次いで、例えば８５０℃の温度で熱酸化を行い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜１０２を形成する。なお、この熱酸化工程において、シリコン酸化膜９４，９８の膜厚も増加し、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には合計膜厚１６ｎｍのゲート絶縁膜１０４が形成され、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚５．５ｎｍのゲート絶縁膜１０６が形成される（図１７（ａ））。
【０１２２】
次いで、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜１０８を成長する。
【０１２３】
次いで、プラズマＣＶＤ法により、ポリシリコン膜１０８上に、例えば膜厚３０ｎｍのシリコン窒化膜１１０を成長する。なお、シリコン窒化膜１１０は、下層のポリシリコン膜１０８をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極側面を酸化する際にロジック部分のゲート電極を保護する役割をも有する。
【０１２４】
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域のシリコン窒化膜１１０、ポリシリコン膜１０８、ＯＮＯ膜４２及びフローティングゲート４０をパターニングし、ポリシリコン膜１０８よりなるフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２等を形成する（図１７（ｂ））。
【０１２５】
次いで、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２の側面を１０ｎｍ程度熱酸化し、ソース／ドレイン領域１１４のイオン注入を行う。
【０１２６】
次いで、再度ゲート電極１１２の側面を１０ｎｍ程度熱酸化する。
【０１２７】
次いで、例えば熱ＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜及びシリコン窒化膜１１０をエッチバックし、ゲート電極１１２の側壁部分にシリコン窒化膜よりなる側壁絶縁膜１１６を形成する。
【０１２８】
次いで、フォトリソグラフィー及びドライエッチングにより、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のポリシリコン膜１０８をパターニングし、ポリシリコン膜１０８よりなるゲート電極１１８を形成する（図１８（ａ））。
【０１２９】
この際、低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）の端部に対応する素子分離膜２２上には、ゲート絶縁膜１０２，１０４，１０６の形成過程で生じた段差１２，１６が形成されているが（図２４（ｂ）、図２４（ｃ）参照）、ウェル端部と活性領域端部とは十分に離間しており、凹部の間隔は十分に広くなっている。したがって、ポリシリコン膜１０８が凹部に残渣として残存することを防止することができる。
【０１３０】
次いで、フォトリソグラフィーにより、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２０を形成する。
【０１３１】
次いで、フォトレジスト膜１２０をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２２を形成する（図１８（ｂ））。エクステンション１２２は、例えばボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
【０１３２】
次いで、例えばアッシングにより、フォトレジスト膜１２０を除去する。
【０１３３】
次いで、フォトリソグラフィーにより、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
【０１３４】
次いで、フォトレジスト膜１２４をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２６を形成する（図１９（ａ））。エクステンション１２６は、例えば砒素イオンを、加速エネルギー３ｋｅＶ、ドーズ量１．１×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２＋）イオンを、加速エネルギー３５ｋｅＶ、ドーズ量各９．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
【０１３５】
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
【０１３６】
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２８を形成する。
【０１３７】
次いで、フォトレジスト膜１２８をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のソース／ドレイン領域のエクステンション１３０を形成する（図１９（ｂ））。エクステンション１３０は、例えば弗化ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量７×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１３８】
次いで、例えばアッシングにより、フォトレジスト膜１２８を除去する。
【０１３９】
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３２を形成する。
【０１４０】
次いで、フォトレジスト膜１３２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のソース／ドレイン領域のエクステンション１３４を形成する（図２０（ａ））。エクステンション１３４は、例えば砒素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入を行うことにより形成する。
【０１４１】
次いで、例えばアッシングにより、フォトレジスト膜１３２を除去する。
【０１４２】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３６を形成する。
【０１４３】
次いで、フォトレジスト膜１３６をマスクとしてイオン注入を行い、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１３８を形成する（図２０（ｂ））。エクステンション１３８は、例えば弗化ボロンイオンを、加速エネルギー８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１４４】
次いで、例えばアッシングにより、フォトレジスト膜１３６を除去する。
【０１４５】
次いで、フォトリソグラフィーにより、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４０を形成する。
【０１４６】
次いで、フォトレジスト膜１４０をマスクとしてイオン注入を行い、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１４２を形成する（図２１（ａ））。エクステンション１４２は、例えばリンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１４７】
次いで、例えばアッシングにより、フォトレジスト膜１４０を除去する。
【０１４８】
次いで、例えば熱ＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極８６，９２の側壁部分にシリコン酸化膜よりなる側壁絶縁膜１４４を形成する。
【０１４９】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４６を形成する。
【０１５０】
次いで、フォトレジスト膜１４６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１４８を形成する（図２１（ｂ））。同時に、このイオン注入により、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｎ型にドーピングされる。ソース／ドレイン領域１４８は、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１５１】
次いで、例えばアッシングにより、フォトレジスト膜１４６を除去する。
【０１５２】
次いで、フォトリソグラフィーにより、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１５０を形成する。
【０１５３】
次いで、フォトレジスト膜１５０をマスクとしてイオン注入を行い、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１５２を形成する（図２２（ａ））。同時に、このイオン注入により、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｐ型にドーピングされる。ソース／ドレイン領域１５２は、例えばボロンイオンを、加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１５４】
次いで、例えばアッシングにより、フォトレジスト膜１５０除去する。
【０１５５】
次いで、周知のサリサイドプロセスにより、ゲート電極１１２，１１８上及びソース／ドレイン領域１４８，１５２上をシリサイド化する。
【０１５６】
こうして、シリコン基板１０上に、フラッシュメモリを混載する半導体装置にあっては１１種類のトランジスタを、フラッシュメモリを混載しない半導体装置にあっては６種類のトランジスタを完成する。
【０１５７】
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５４を成長後、コンタクトホール１５６、電極プラグ１５８、配線１６０等を形成し、第１層金属配線層までを完成する（図２２（ｂ））。
【０１５８】
次いで、絶縁膜の成長、配線等の形成を繰り返し行い、絶縁膜１５４上に、所望の層数の多層配線層１６２を形成する。
【０１５９】
次いで、多層配線層１６２上に、絶縁膜１６４を成長後、コンタクトホール１６６、電極プラグ１６８、配線１７０、パッド電極１７２等を形成し、最上層金属配線層までを完成する。
【０１６０】
次いで、配線層１７０、パッド電極１７２等が形成された絶縁膜１６４上に、パッシベーション膜１７４を形成し、半導体装置を完成する（図２３）。
【０１６１】
このように、本実施形態によれば、異なる膜厚のゲート絶縁膜を形成する際に、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを低電圧動作ウェル及び中電圧動作ウェルのマスクデータに基づいて形成し、低電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを低電圧動作ウェルのマスクデータに基づいて形成するので、高電圧トランジスタ形成領域の活性領域及び素子分離膜は、マスクによって確実に保護される。したがって、素子分離領域の幅が広い場合であっても、高電圧トランジスタ形成領域の素子分離膜が薄くなるといった不都合は生じることはない。これにより、基板上の総ての素子分離膜を同時に形成する場合であっても、高電圧領域の素子分離膜は厚く保たれ、フィールド寄生トランジスタの閾値電圧を高く保つことができる。また、素子分離膜は同時に形成できるため、製造コストが増加することもない。
【０１６２】
また、異なる膜厚のゲート絶縁膜を形成する過程で素子分離膜上に形成される段差は、ウェル周縁部に対応した部位に形成されるため、活性領域端部から十分に離間する。したがって、素子分離膜と活性領域間に微細な凹部が生じることはなく、素子分離膜上の凹部に残渣が発生することを防止することができる。
【０１６３】
また、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクは、ウェルのマスクデータから生成するため、マスク作成のために新たなデータを用意する必要もない。
【０１６４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図２５及び図２６を用いて説明する。なお、図６乃至図２４に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１６５】
図２５は本実施形態による半導体装置の構造を示す概略断面図、図２６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１６６】
はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。
【０１６７】
本実施形態による半導体装置は、１１種類のトランジスタにより構成されるフラッシュメモリ混載のロジック半導体装置であり、基本的な構成は図６及び図７に示す第１実施形態による半導体装置と同様である。
【０１６８】
本実施形態による半導体装置においても、第１実施形態による半導体装置の場合と同様、トンネルゲート絶縁膜の他に、膜厚の異なる３種類のゲート絶縁膜を形成する必要がある。このため、低電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で２回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。また、中電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で１回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。
【０１６９】
本実施形態による半導体装置は、これらエッチングにより形成される素子分離膜上の段差が、高電圧動作ウェル端部及び中電圧動作ウェルに対応する素子分離膜の領域に形成されていることに主たる特徴がある。以下、本実施形態による半導体装置の上記特徴について説明する。
【０１７０】
図２５（ａ）は、低電圧トランジスタ形成領域に隣接して、フラッシュメモリセルを含む高電圧トランジスタ形成領域及び中電圧トランジスタ形成領域が設けられた場合を想定した概略断面図である。図２５（ａ）に示すように、高電圧トランジスタ形成領域に形成されたｎ型ウェル８０と低電圧トランジスタ形成領域に形成されたｐ型ウェル８６とは互いに離間しており、ｎ型ウェル８０とｐ型ウェル８６との間のシリコン基板１０には、素子分離膜２２が形成されている。また、低電圧トランジスタ形成領域に形成されたｎ型ウェル８８と中電圧トランジスタ形成領域に形成されたｐ型ウェル８２とは互いに離間しており、ｎ型ウェル８８とｐ型ウェル８２との間のシリコン基板１０には、素子分離膜２２が形成されている。
【０１７１】
図２５（ｂ）は、ｎ型ウェル８０とｐ型ウェル８６との間の領域を拡大した概略断面図である。図２５（ｂ）に示すように、素子分離膜２２の表面には、ｎ型ウェル８０の端部に対応する領域に、ゲート絶縁膜形成過程の２回のエッチング工程で形成される階段状の段差１２が形成されている。なお、活性領域に隣接した素子分離膜２２の端部に形成される窪み１４は、ＳＴＩ法により素子分離膜２２を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で生成されるものではない。
【０１７２】
図２５（ｃ）は、ｎ型ウェル８８とｐ型ウェル８２との間の領域を拡大した概略断面図である。図８（ｃ）に示すように、素子分離膜２２の表面には、ｐ型ウェル８２の端部に対応する領域に、ゲート絶縁膜形成過程の１回のエッチング工程で形成される段差１６が形成されている。なお、活性領域に隣接した素子分離膜２２の端部に形成される窪み１４は、ＳＴＩ法により素子分離膜２２を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で生成されるものではない。
【０１７３】
段差１２は、高電圧トランジスタ形成領域のＣＭＯＳウェル（ｐ型ウェル７８，ｎ型ウェル８０、９０）の端部（周縁部）に対応する素子分離膜２２上には形成されるが、それ以外の領域の素子分離膜２２には形成されていない。同様に、段差１６は、中電圧トランジスタ形成領域のＣＭＯＳウェル（ｐ型ウェル８２、ｎ型ウェル８４）の端部（周縁部）に対応する素子分離膜２２上には形成されるが、それ以外の領域の素子分離膜２２には形成されていない。低電圧トランジスタ形成領域には、段差１２，１６は形成されていない。
【０１７４】
本実施形態による半導体装置におけるこのような特徴は、ゲート絶縁膜の形成過程で用いるエッチングマスクのパターンを高電圧動作ウェル（ｐ型ウェル７８、ｎ型ウェル８０，９０）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）のデータに基づいて生成していることによるものである。これらウェルのデータに基づいてエッチングマスクのパターンを生成する結果、高電圧トランジスタの形成される領域の素子分離膜には段差は形成されない。そして、高電圧動作ウェル内の総ての部分における素子分離膜の厚さは、低電圧動作ウェル（ｐ型ウェル８６、ｎ型ウェル８８）内及び中電圧動作ウェル内の素子分離膜２２の厚さに比較して厚く形成される。このような構成により、高電圧動作領域内の総ての素子分離寄生トランジスタの閾値電圧を高く保持することができる。
【０１７５】
本実施形態による半導体装置においても、上記第２の製造方法の場合と同様、素子分離膜２２の表面には段差１２，１６が形成される。しかしながら、段差１２，１６が形成される領域は、高電圧動作ウェル或いは中電圧動作ウェルのウェル端部に対応する素子分離膜２２の領域であり、段差１２，１６に起因する窪みは素子分離膜２２上に広い領域を有している（図２５（ｂ）、図２５（ｃ）参照）。したがって、素子分離膜２２表面に段差１２，１６に起因する凹部が形成されても、その凹部の間隔が十分に広いため、上層に形成するポリシリコン膜を、残渣を残すことなく容易にパターニングすることが可能である。
【０１７６】
また、前述の通り、段差１２，１６は、高電圧動作ウェル或いは中電圧動作ウェルのウェル端部に対応する素子分離膜２２の領域には形成されるが、それ以外の領域の素子分離膜２２には形成されない。したがって、主ロジック回路部２０２の内部にゲート絶縁膜の形成に伴う段差が発生することはなく、ポリシリコン膜の残渣が発生することを防止することができる。したがって、ポリシリコン配線を細密充填にて配置することが可能となり、素子の微細化にも対応することができる。
【０１７７】
次に、本実施形態による半導体装置の製造方法について図２６を用いて説明する。本実施形態による半導体装置の製造方法は、図１６（ａ）及び図２４（ｂ）に示す工程におけるフォトレジスト膜９４のマスクパターン及び、図１６（ｂ）及び図２４（ｃ）に示す工程におけるフォトレジスト膜１００のマスクパターンが異なる他は、第１実施形態による半導体装置の製造方法と同様である。
【０１７８】
まず、図９（ａ）乃至図１５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ｐ型ウェル７８，８２，８６、ｎ型ウェル８０，８４，８８，９０、フローティングゲート５８、ＯＮＯ膜６０等を形成した後、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のＯＮＯ膜６０及びトンネル酸化膜５６を除去する。
【０１７９】
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１３ｎｍのシリコン酸化膜９４を形成する。
【０１８０】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する。
【０１８１】
ここで、フォトレジスト膜９６のパターンは、図２６（ａ）に示すように、高電圧動作ウェル（ｐ型ウェル７８、ｎ型ウェル８０，８０）のデータを元に作成したものであり、当該ウェル形成マスクデータの反転データをそのまま、或いは反転データに一定の値、例えば片側１μｍ程度大きくなるようにシフトしたものを用いている。
【０１８２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９６をマスクとしてシリコン酸化膜９４をエッチングし、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９４を除去する（図１６（ａ）参照）。
【０１８３】
このエッチング工程において、素子分離膜２２もエッチングされるが、フォトレジスト膜９６の端部は高電圧動作ウェル（ｐ型ウェル７８、ｎ型ウェル８０，８０）の端部に対応する素子分離膜２２上にのみ位置しており、段差１２はこの領域のみに形成される（図２５（ｂ）参照）。
【０１８４】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【０１８５】
次いで、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚４．５ｎｍのシリコン酸化膜９８を形成する。なお、この熱酸化工程において、シリコン酸化膜９４の膜厚も増加する。
【０１８６】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜１００を形成する。
【０１８７】
ここで、フォトレジスト膜１００のパターンは、図２６（ｂ）に示すように、高電圧動作ウェル（ｐ型ウェル７８、ｎ型ウェル８０，８０）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）のデータを元に作成したものであり、当該ウェル形成マスクデータの反転データをそのまま、或いは反転データに一定の値、例えば片側１μｍ程度大きくなるようにシフトしたものを用いている。
【０１８８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜１００をマスクとしてシリコン酸化膜９８をエッチングし、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９８を除去する（図１６（ｂ））。
【０１８９】
このエッチング工程において、素子分離膜２２もエッチングされるが、フォトレジスト膜１００の端部は高電圧動作ウェルｐ型ウェル７８、ｎ型ウェル８０，８０）及び中電圧動作ウェル（ｐ型ウェル８２、ｎ型ウェル８４）の端部に対応する素子分離膜２２上にのみ位置しており、段差１２，１６はこの領域のみに形成される（図２５（ｂ）、図２５（ｃ）参照）。
【０１９０】
次いで、例えばアッシングにより、フォトレジスト膜１００を除去する。
【０１９１】
この後、図１７（ａ）乃至図２３に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１９２】
このように、本実施形態によれば、異なる膜厚のゲート絶縁膜を形成する際に、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを高電圧動作ウェルのマスクデータの反転データに基づいて形成し、低電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを高電圧動作ウェルのマスクデータの反転データ及び中電圧動作ウェルのマスクデータの反転データに基づいて形成するので、高電圧トランジスタ形成領域の活性領域及び素子分離膜は、マスクによって確実に保護される。したがって、素子分離領域の幅が広い場合であっても、高電圧トランジスタ形成領域の素子分離膜が薄くなるといった不都合は生じることはない。これにより、基板上の総ての素子分離膜を同時に形成する場合であっても、高電圧領域の素子分離膜は厚く保たれ、フィールド寄生トランジスタの閾値電圧を高く保つことができる。また、素子分離膜は同時に形成できるため、製造コストが増加することもない。
【０１９３】
また、異なる膜厚のゲート絶縁膜を形成する過程で素子分離膜上に形成される段差は、ウェル周縁部に対応した部位に形成されるため、活性領域端部から十分に離間する。したがって、素子分離膜と活性領域間に微細な凹部が生じることはなく、素子分離膜上の凹部に残渣が発生することを防止することができる。
【０１９４】
また、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクは、ウェルのマスクデータから生成するため、マスク作成のために新たなデータを用意する必要もない。
【０１９５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１９６】
例えば、上記実施形態では、フラッシュメモリを混載するＦＰＧＡを例にして本発明の半導体装置及びその製造方法を説明したが、本発明を適用可能な半導体装置はＦＰＧＡに限定されるものではない。本発明は、膜厚の異なる複数種類のゲート絶縁膜を有する半導体装置に広く適用することができる。
【０１９７】
また、上記実施形態では、フラッシュメモリを混載する半導体装置を１１種類のトランジスタにより構成したが、トランジスタの数はこれに限定されるものではない。半導体装置に搭載するトランジスタの種類は、用途に応じて増減できる。また、作成する回路も種々選択できる。
【０１９８】
上述したとおり、本発明の特徴をまとめると以下の通りとなる。
【０１９９】
（付記１）
半導体基板の第１の領域に形成された第１のウェルと、
前記半導体基板の第２の領域に形成された第２のウェルと、
前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第１のウェルの周縁部に対応して第１の段差を有する素子分離膜と、
前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と
を有することを特徴とする半導体装置。
【０２００】
（付記２）
半導体基板の第１の領域に形成された第１のウェルと、
前記半導体基板の第２の領域に形成された第２のウェルと、
前記半導体基板の前記第１の領域の活性領域及び前記第２の領域の活性領域を画定する素子分離膜であって、前記第２のウェルの周縁部に対応して第１の段差を有する素子分離膜と、
前記第１の領域の前記活性領域上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と
を有することを特徴とする半導体装置。
【０２０１】
（付記３）
付記１又は２記載の半導体装置において、
前記半導体基板の第３の領域に形成された第３のウェルを更に有し、
前記素子分離膜は、前記半導体基板の前記第３の領域の活性領域を画定し、前記第３のウェルの周縁部に対応して、前記第１の段差よりも低い第２の段差を更に有し、
前記第３の領域の前記活性領域上に形成され、前記第１のゲート絶縁膜よりも厚く前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜とを更に有する
ことを特徴とする半導体装置。
【０２０２】
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置において、
前記第１乃至第３のウェルのそれぞれは、ｎ型ウェルとｐ型ウェルとを含むＣＭＯＳウェルである
ことを特徴とする半導体装置。
【０２０３】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置において、
前記素子分離膜は、前記素子分離膜と前記活性領域との境界部分に窪みを有する
ことを特徴とする半導体装置。
【０２０４】
（付記６）
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第１のマスクデータに基づく第３のマスクを用いて、前記第１の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２０５】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程では、前記第１のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第３のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【０２０６】
（付記８）
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板の第３の領域に、第３のマスクデータに基づく第３のマスクを用いて第３のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第１のマスクデータ及び前記第２のマスクデータに基づく第４のマスクを用いて、前記第１の領域及び前記第２の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長する工程と、
前記第１のマスクデータに基づく第５のマスクを用いて、前記第１の領域に形成された前記第２の絶縁膜を除去する工程と、
前記半導体基板上、前記第１の絶縁膜上及び前記第２の絶縁膜上に、第３の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成し、前記第３の領域に前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２０７】
（付記９）
付記８記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程では、前記第１のマスクデータに所定のシフトを加えたマスクデータ及び前記第２のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第４のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【０２０８】
（付記１０）
付記８又は９記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程では、前記第１のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第５のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【０２０９】
（付記１１）
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第２のマスクデータを反転した第３のマスクデータに基づく第３のマスクを用いて前記第２の領域以外の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２１０】
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程では、前記第３のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第３のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【０２１１】
（付記１３）
半導体基板の第１の領域に、第１のマスクデータに基づく第１のマスクを用いて第１のウェルを形成する工程と、
前記半導体基板の第２の領域に、第２のマスクデータに基づく第２のマスクを用いて第２のウェルを形成する工程と、
前記半導体基板の第３の領域に、第３のマスクデータに基づく第３のマスクを用いて第３のウェルを形成する工程と、
前記半導体基板上に、第１の絶縁膜を成長する工程と、
前記第３のマスクデータを反転した第４のマスクデータに基づく第４のマスクを用いて、前記第３の領域以外の領域に形成された前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に第２の絶縁膜を成長する工程と、
前記第４のマスクデータ及び前記第２のマスクデータを反転した第５のマスクデータに基づく第５のマスクを用いて、前記第２の領域及び前記第３の領域以外の領域に形成された前記第２の絶縁膜を除去する工程と、
前記半導体基板上、前記第１の絶縁膜上及び前記第２の絶縁膜上に、第３の絶縁膜を成長することにより、前記第１の領域に第１のゲート絶縁膜を形成し、前記第２の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成し、前記第３の領域に前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２１２】
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程では、前記第４のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第４のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【０２１３】
（付記１５）
付記１３又は１４記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程では、前記第４のマスクデータに所定のシフトを加えたマスクデータ及び前記第５のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第５のマスクを用いる
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２１４】
【図１】半導体装置の第１の製造方法を示す工程断面図（その１）である。
【図２】半導体装置の第１の製造方法を示す工程断面図（その２）である。
【図３】半導体装置の第１の製造方法を示す工程断面図（その３）である。
【図４】半導体装置の第２の製造方法を示す工程断面図である。
【図５】半導体装置の第２の製造方法の課題を説明する図である。
【図６】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図７】本発明の第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図８】本発明の第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２５】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図２７】従来の半導体装置の課題を説明する概略断面図である。
【符号の説明】
【０２１５】
１０…シリコン基板
１２，１６…段差
１４…窪み
２２…素子分離膜
２４…シリコン酸化膜
２６，３０，３６，４２，４６，５２，６２，６６，７０，７４…フォトレジスト膜
２８…ｎ型埋め込み不純物層
３２，３４、３８，４０…ｐ型ウェル用不純物層
４４，４８…ｎ型ウェル用不純物層
５０…チャネルストップ層
５４，６４，６８，７２，７６…閾値電圧制御用不純物層
５６…トンネル酸化膜
５８…フローティングゲート
６０…ＯＮＯ膜
７８，８２，８６…ｐ型ウェル
８０，８４，８８，９０…ｎ型ウェル
１０２，１０４，１０６…ゲート絶縁膜
１０８…ポリシリコン膜
１１２，１１８…ゲート電極
１１４，１４８，１５２…ソース／ドレイン領域
１１６，１４４…側壁絶縁膜
１２２，１２６，１３０，１３４，１３８，１４２…エクステンション
１５４，１６４…絶縁膜
１５６，１６６…コンタクトホール
１５８，１６８…電極プラグ
１６０，１７０…配線層
１６２…多層配線層
１７２…パッド電極
１７４…パッシベーション膜
２００…半導体装置
２０２…主ロジック回路部
２０４…入出力回路部
２０４Ｎ，２０８Ｎ…ＮＭＯＳ部
２０４Ｐ，２０８Ｐ…ＰＭＯＳ部
２０６…フラッシュメモリセル部
２０８…フラッシュメモリセル制御回路部
３００…シリコン基板
３０２…素子分離膜
３０４，３１２…ｎ型ウェル
３０６，３０８，３１０…ｐ型ウェル
３１４…トンネル酸化膜
３１６…フローティングゲート
３１８…ＯＮＯ膜
３２０，３２４…シリコン酸化膜
３２２，３２６…フォトレジスト膜
３２８，３３０，３３２…ゲート絶縁膜
３３４…ゲート電極
４００…シリコン基板
４０２…素子分離膜
４０４…シリコン酸化膜
４０６，１２…フォトレジスト膜
４０８…ｐ型ウェル
４１０…段差
４１４…ｎ型ウェル
４１６…凸部
４１８…凹部
【図１】
2005142362.tif 000003
【図２】
2005142362.tif 000004
【図３】
2005142362.tif 000005
【図４】
2005142362.tif 000006
【図５】
2005142362.tif 000007
【図６】
2005142362.tif 000008
【図７】
2005142362.tif 000009
【図８】
2005142362.tif 000010
【図９】
2005142362.tif 000011
【図１０】
2005142362.tif 000012
【図１１】
2005142362.tif 000013
【図１２】
2005142362.tif 000014
【図１３】
2005142362.tif 000015
【図１４】
2005142362.tif 000016
【図１５】
2005142362.tif 000017
【図１６】
2005142362.tif 000018
【図１７】
2005142362.tif 000019
【図１８】
2005142362.tif 000020
【図１９】
2005142362.tif 000021
【図２０】
2005142362.tif 000022
【図２１】
2005142362.tif 000023
【図２２】
2005142362.tif 000024
【図２３】
2005142362.tif 000025
【図２４】
2005142362.tif 000026
【図２５】
2005142362.tif 000027
【図２６】
2005142362.tif 000028
【図２７】
2005142362.tif 000029