(57)【要約】【課題】  低コストで高いS／N比の光電変換装置を提供すること。【解決手段】  第１導電型の第１半導体領域と、第１半導体領域内に設けられた第２導電型の第２半導体領域と、第２半導体領域に近接して、絶縁体を介して設けられたゲート電極とからなる受光素子からなる光電変換装置において、ゲート電極の下の第１半導体領域の表面状態が、反転状態と、蓄積状態の２つの状態に制御可能なことを特徴とする光電変換装置。【選択図】    図１
2005142470.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成された素子分離により囲まれた第１導電型の第１半導体領域と、
前記第１半導体領域内表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域に近接して前記第1半導体領域表面に絶縁体を介して設けられたゲート電極とからなり、
前記ゲート電極への電圧の印加を切り替えることにより、前記ゲート電極下の前記第１半導体領域の表面状態を、反転状態と、蓄積状態の２つの状態に制御することが可能な受光素子を有することを特徴とする光電変換装置。
【請求項２】
前記ゲート電極の下の前記第１半導体領域に形成されたチャネルが、前記第２半導体領域と電気的に接続する請求項１記載の光電変換装置。
【請求項３】
前記第２半導体領域を初期化するリセット手段と、前記第２半導体領域の信号に基づく増幅信号を生成する増幅手段とを有する請求項１記載の光電変換装置。
【請求項４】
前記受光素子が光電荷蓄積時は、前記ゲート電極の下の前記第１半導体領域の表面が反転状態にあり、前記受光素子が光信号読み出し時には、前記ゲート電極下の前記第１半導体領域の表面が蓄積状態にある請求項１から３のいずれかに記載の光電変換装置。
【請求項５】
前記受光素子が初期化するときは、前記ゲート電極の下の前記第１半導体領域の表面が反転状態にある請求項１から４のいずれかに記載の光電変換装置。
【請求項６】
前記受光素子が初期化するときは、前記ゲート電極の下の前記第１半導体領域の表面が蓄積状態にあることを特徴とする請求項１から４のいずれかに記載の光電変換装置。
【請求項７】
前記ゲート電極は、ポリシリコンであることを特徴とする請求項１から６のいずれかに記載の光電変換装置。
【請求項８】
前記ゲート電極は、透明導電膜であることを特徴とする請求項１から６のいずれかに記載の光電変換装置。
【請求項９】
請求項１から８のいずれかに記載の光電変換装置を有するイメージセンサーＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を電気信号に変換する光電変換装置に関する。ファクシミリやイメージスキャナ等の画像読み取り装置に適用するイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに関する。また、デジタルカメラなどの撮像デバイスに適用される、光電変換装置に関する。特に、受光素子の感度の向上と、リセット動作に起因するランダムノイズの低減に関する。
【背景技術】
【０００２】
光電変換装置(受光素子)の感度の向上とランダムノイズの低減は、そのS／N比の向上のために従来より改善が試みられている。
【０００３】
受光素子の感度は、PN接合ダイオードにおいては、光生成キャリアQpをフォトダイオード部の容量Cpdに蓄積し、電圧に変換する場合、光生成キャリアによる光信号電圧Vpは、
Vp=Qp／Cpd                                      （１）
となる。したがって、受光素子の感度向上のためには、受光エリアで発生する光生成キャリアQpを充分にPN接合で捕らえることと、フォトダイオード部の容量Cpdを小さくすることが重要である。そこで、図１７に示すように、遮光膜３により囲まれた複数の開口部４それぞれの受光領域（N型半導体基板）内に、小さい拡散領域であるP型領域１、１‘を複数設けている。受光領域にて発生された光生成キャリアQpをできるだけ拡散領域であるP型領域１、１‘に捕らえて、なおかつフォトダイオード部の容量Cpdを小さくする試みがある（例えば、特許文献１参照。）。
【０００４】
また、フォトダイオードを初期化する方式では、初期化時に初期化関連素子のランダムノイズが主原因となるリセットノイズVnが発生する。
リセットノイズVnは、
Vn=√（ｋT／Cpd）                                （２）
（ｋ：ボルツマン定数、T：温度（K°））
となる。そして、S／N比は、（１）、（２）より
Vp／Vｎ＝Qｐ・√（１／（ｋTCpd））            （３）
となる。したがって、S／N比向上のためには、光生成キャリアQpを大きくし、フォトダイオード部の容量Cpdを小さくすることが重要である。
【０００５】
埋め込みダイオードによってリセットと電荷の転送を同時に行ない、リセットノイズを回避する方法があるが、この場合、埋め込みダイオードを作るために、特殊な製造工程が必要になり、標準のCMOSプロセスで作れないという問題がある。
また、埋め込みダイオードは接合容量が大きくなるので、フォトダイオード部の容量Ｃｐｄが大きく、感度が下がる。
【０００６】
後段の信号処理回路で、増幅して感度を高くできるが、その場合、各回路の熱雑音も同じように増幅されるので、高いS／N比を得ることが困難である。
そこで、リセットノイズを回路的に回避するために、図１８に示すように、ノイズ信号保持手段を設けて、リセットノイズを相殺する試みがある（例えば、特許文献２参照。）。
また、受光素子にフォトトランジスタを使った場合は、フォトトランジスタに増幅機能があるので高感度が得られるが、ベース・エミッタ間に電荷が残ってしまうので、残像が出てしまうという欠点があった。フォトダイオードにおいては，このような欠点はない。
【特許文献１】特開平１１−１１２００６号公報（第９頁、図１）
【特許文献２】特開平９−２０５５８８号公報（第７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、この様な光電変換装置においては、以下の問題がある。
図１７の光電変換装置の場合、拡散領域が小さいため、受光領域の外周近辺で発生した光電荷を、拡散領域で捕獲する比率が下がる。したがって、光生成キャリアQpが小さくなってしまう。
【０００８】
図１８の光電変換装置の場合、受光素子の数だけノイズ信号保持手段を設けなくてはならず、チップ面積が大きくなってしまう。また、受光素子の感度は、従来どおりのため、
高感度を得るためには、後段の信号処理回路の増幅率を高くして感度を上げなくてはならない。この場合、リセット回路以外の各回路の熱雑音も同じように増幅されるので、高いS／N比を得ることが困難である。
【課題を解決するための手段】
【０００９】
従来のこのような問題点を解決するために、本発明は、第１導電型の第１半導体領域と、前記第１半導体領域内に設けられた第２導電型の第２半導体領域と、前記第２半導体領域に近接して、絶縁体を介して設けられたゲート電極とからなる受光素子からなる光電変換装置において、前記ゲート電極の下の前記第１半導体領域の表面状態が、反転状態と、蓄積状態の２つの状態に制御可能な光電変換装置とした。
【００１０】
また、前記第２半導体領域を初期化するリセット手段と、前記第２半導体領域の信号に基づく増幅信号を生成する増幅手段と有する光電変換装置とした。
また、前記受光素子が光電荷蓄積時は、前記ゲート電極の下の前記第１半導体領域の表面が反転状態にあり、前記受光素子が光信号読み出し時には、前記ゲート電極の下の前記第１半導体領域の表面が蓄積状態にある電変換装置とした。
【００１１】
また、前記受光素子が初期化するときは、前記ゲート電極の下の前記第１半導体領域の表面が反転状態にある光電変換装置とした。
または、前記受光素子が初期化するときは、前記ゲート電極の下の前記第１半導体領域の表面が蓄積状態にある光電変換装置とした。
【００１２】
また、前記ゲート電極は、ポリシリコンまたは透明導電膜である光電変換装置とした。
さらに、上記の光電変換装置を有するイメージセンサーＩＣとした。
【発明の効果】
【００１３】
この光電変換装置によれば、光電荷蓄積時は、ゲート電極下の基板が反転しているので、基板にチャネルと空乏層が形成され、第２半導体領域とともに、受光領域内で発生する光電荷を充分に捕獲できるので光生成キャリアQpを大きくできる。
ゲート電極をポリシリコンで形成するので、ゲート電極を光の一部が透過するので光生成キャリアQpの低下を最小限に留められる。
【００１４】
また、光信号読み出し時に、ゲート電極下の基板を蓄積状態にすると、ゲート電極下のチャネルに蓄積していた光電荷は第２半導体領域に移動するので光生成キャリアＱｐは失われない。このとき、フォトダイオード部の容量Cpdには、ゲート電極下の容量が含まれず、フォトダイオード部の容量Cpdを小さくできるので、光信号電圧Vpは（１）式により大きくなる。
【００１５】
また、受光素子を初期化するときに、ゲート電極下の基板を反転させることで、フォトダイオード部の容量C pdにはゲート容量が含まれるので、（２）式よりリセットノイズVnを小さくできる。
【００１６】
また、光信号電圧Vpが大きいので、信号処理回路の増幅率を大きくする必要が無いので、上記Vnと初期化回路以外の各回路の熱雑音の影響も小さく、高いS／N比を得ることができる。
【００１７】
以上の構成は標準のCMOSプロセスになんら追加の工程を必要としないで形成できる。
また、ゲート電極を検出したい波長に対して透明な導電膜で形成すれば、ゲート電極での透過率の低下を防ぎ、さらに高い光生成キャリアＱｐを得られるので、高いS／N比が得られる。
【００１８】
さらに、受光素子の大部分は、定電位のゲート電極で覆われているので、受光素子の上部から来る放射ノイズを遮断することもできる。
以上から、低コストで高いS／N比の光電変換装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
【実施例】
【００２０】
以下、本発明を図面を用いて説明する。
図１は、本発明の光電変換装置の受光素子の平面図であり、図２は、図１のＡ−Ａ’部の断面図である。
【００２１】
本発明の受光素子は、画素領域５１内にある第１導電型の第１半導体領域としてのＰ型半導体基板領域６０と、第２導電型の第２半導体領域としてのＮ型半導体領域５４と、Ｎ型半導体領域５４と近接して、ゲート絶縁膜６６を介して設けられたゲート電極５６と、を有する。ゲート電極５６は、ポリシリコンまたは、検出したい波長に対して透明な導電膜からなる。
【００２２】
ゲート電極５６はコンタクト６３によって、例えばALなどで形成される制御信号線６７に電気的に接続している。フォトダイオード拡散領域であるＮ型半導体領域５４は、NMOSソースドレインのN+と同時に形成する。また、Ｎ型半導体領域５４（N+）の周辺に薄いN型拡散領域であるN型拡散層６５を形成すれば、フォトダイオード部の容量Cp dをさらに小さくできる。
【００２３】
フォトダイオードの出力は、Ｎ型半導体領域５４を介して、ＡＬ配線５３とポリシリコン配線６２を介して、フォトダイオードを初期化するリセット回路５８と、増幅信号を生成するソースフォロア回路５７に入力する。回路５８は例えばＮＭＯＳトランジスタ等で構成する。回路５７は例えばＰＭＯＳトランジスタ等で構成する。
【００２４】
ＡＬ配線５３はコンタクト７０を介してＮ型半導体領域５４に、コンタクト６１を介してポリシリコン配線６２に接続される。受光素子の周辺はＶＳＳ電位のＡＬ５５で遮光されている。
【００２５】
点線５２はLOC OS酸化膜６９の境界を示す。また、ＡＬ配線５３と制御信号線６７は中間絶縁膜６４の上に形成される。
光電荷蓄積時は、制御信号線６７により、ゲート電極５６を基板領域６０の電位に高電位にする。このとき、ゲート電極５６の下の基板電位がN型に反転し、チャネル７１が形成され、Ｎ型半導体領域５４と電気的に接続する。この状態では、チャネル７１とP型基板領域６０の間に空乏層があり、入射光により発生した光電荷を捕獲する。
【００２６】
次に、制御信号線６７により、ゲート電極５６が基板領域６０の電位に対して低電位になると、チャネル７１が消滅するが、チャネル７１に蓄積されていた光電荷は、近接するＮ型半導体領域５４に移動するので失われない。このとき、チャネル７１が消滅するのでチャネル７１の容量は切り離されて、フォトダイオード部の容量ＣｐｄはＮ型半導体領域５４の接合容量と回路５７のゲート容量、回路５８のドレイン容量、配線５３と配線６２に容量の合計と小さくなる。この状態でソースフォロア回路５７を通じて、光信号を読み出す。
【００２７】
以上のように、広い面積で捕獲した光電荷を、小さなフォトダイオード部の容量Ｃｐｄに移動して読み出すので、式（１）により高い感度が得られる。
初期化動作時には、制御信号線６７により、ゲート電極５６を基板領域６０の電位に対して高電位にする。このとき、ゲート電極５６の下の基板電位がN型に反転し、チャネル７１が形成される。この状態でリセット回路５８により、Ｎ型半導体領域５４の電位を初期化する。このとき、Ｎ型半導体領域５４とチャネル７１は電気的に共通のため、フォトダイオード部の容量Ｃｐｄには、ゲート電極５６とチャネル７１の容量が加わり、非常に大きな値となる。したがって、（２）式より、リセットノイズVnは小さくなる。
【００２８】
また、受光素子の大部分は、定電位のゲート電極５６で覆われているので、受光素子の上部から来る放射ノイズを遮断することもできる。
【００２９】
次に図２を参照して、製造方法を説明する。Ｐ型基板上に、図示されていないＰＭＯＳトランジスタの基板となるＮウエルを形成すると同時に、フォトダイオードのN型拡散層６５を形成する。このN型拡散層６５は、Ｎウェルとは別に形成しても構わないし、必ずしも形成しなくてもよい。次にＬＯＣＯＳ酸化膜６９を形成する。次にトランジスタのゲート領域と同時にポリシリコンのゲート電極５６とポリシリコン配線６２を形成する。  次に、ＮＭＯＳのソースドレイン領域と同時に、フォトダイオードのＮ型半導体領域５４を形成する。次に、中間絶縁膜６４を形成し、コンタクトホールを形成する。次に、ＡＬ配線を形成すると同時に、ＡＬ５５を形成する。次に、パッシベーション膜６８を形成する。
【００３０】
以上の説明でＰ型基板をＮ型基板に変え、Ｎ型拡散領域５４とN型拡散層６５をＰ型半導体に変えてもかまわない。
【００３１】
以上のように、本実施例によれば、標準的なＡＬ１層ＣＭＯＳプロセスに、なんら工程を追加することなく製造することができる。
また、ゲート電極５６はポリシリコンではなく、入射光の波長に対して透過性のある別の導電膜でもよい。例えば、ＩＴＯ等の導電膜を形成しても良い。また、ゲート電極５６の電位は、高電位と低電位でそれぞれ適当に設定する。Ｐ型基板を利用した本実施例の場合は、ゲート電極５６に印加される高電位とはゲート電極５６直下に反転層が出来る電圧、低電位とは反転層が消滅する電圧を意味する。
【００３２】
図３は、本実施形態例のイメージセンサーＩＣの概略図である。このイメージセンサーＩＣ４１は、信号処理回路４２、光電変換装置４３、基準電圧回路４４、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。
【００３３】
図４は、図３のイメージセンサーＩＣ４１からなる、密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ４１からなる。全てのイメージセンサーＩＣ４１の信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。
【００３４】
図７は、本発明の実施形態例の信号処理回路４２のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力はクランプ回路２５に入力する。減算器２４とクランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。
【００３５】
図８は、本発明の実施形態例のサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００３６】
図９は、本発明の実施形態例のバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。
【００３７】
図１０は、本発明の実施形態例の増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。
【００３８】
図１１は、本発明の実施形態例の減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。
【００３９】
図１２は、本発明の実施形態例のクランプ回路の回路図であり、クランプ回路２５に使用できる。クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。このクランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００４０】
図５は、本発明の実施形態例の光電変換装置４３に含まれるの光電変換ブロックＡｎの概略回路図である。本発明の実施形態例の光電変換装置４３には、図５に示す光電変換ブロックＡｎ（枠の内側のブロック）が画素数分設けられており、各光電変換ブロックＡｎのチャンネル選択スイッチ１０７は共通信号線１１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。図６に、光電変換装置４３の全体構成図を示す。
【００４１】
この回路は、受光素子となるフォトダイオード１０１及びNMOSゲート１１８、電荷転送手段となる転送スイッチ１１４、１１５、１１６、１１７、リセット手段となるリセットスイッチ１０２、アンプ手段１０３、光信号を保持する容量１１３、光電変換手段の基準となる基準信号を保持する容量１１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ１０６、チャンネル選択手段となるチャンネル選択スイッチ１０７、共通信号線１１１、電流源１０８からなる。
【００４２】
なお、図１のN型拡散層６５を含むN型半導体領域５４をフォトダイオード１０１で表し、ゲート電極５６と基板領域６０間の構造をNMOSゲート１１８で表している。また、図１のリセット回路５８はリセットスイッチ１０２で表し、ソースフォロア回路５７はアンプ手段１０３の一部である。
【００４３】
NMOSゲート１１８のゲートには、制御信号φPGが印加される。
リセットスイッチ１０２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図６に示すように全ての光電変換ブロックAnのＶｒｅｓｅｔ端子は共通である。
アンプ手段１０３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１１０を設けても良い。
この光電変換装置の出力端子ＶＯＵＴは、信号処理回路４２の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
以下に、本発明の実施形態例の光電変換装置４３と信号処理回路４２の４種類の動作方法について説明する。
【００４４】
図１３は、本発明の実施形態例の光電変換装置４３と信号処理回路４２の第１の動作方法のタイミングチャートである。以下にこのタイミングチャートを参照しながら、光電変換装置４３の動作を説明する。本発明のイメージセンサＩＣ４１の動作は、全光電変換ブロックＡｎの初期化と光生成キャリアQpの光電荷蓄積動作はあるタイミングで同時に行われる。第１タイミングＴＳ１の光電荷蓄積動作によるｎビット目の光生成キャリアQｐをＱｐ１ｎとする。第２タイミングＴＳ２の時に、全光電変換ブロックＡｎが新たな光生成キャリアQｐ２ｎを蓄積する間に、第１タイミングＴＳ１で蓄積した第１ビットから最終ビットまでの光生成キャリアQｐ１ｎは、信号処理回路４２を経て１ビットづつ順番にイメージセンサＩＣ４１からバックグラウンド出力される。即ち、図１３のφＲ、φPG、φＲＩＮ、φＳＩＮ、φＳＥＬは全光電変換ブロックＡｎ（以降、本光電変換ブロックをビットと称する場合がある。）について同時に動作する。一方、φＳＯ、φＲＯ、φＳＣＨはビットによって動作するタイミングが異なるので、(ｎ)付で表示している。
【００４５】
まず、ｎビット目の光電変換ブロックの動作について説明する。
φPGを低電位にしたまま、φRのパルスＲ１により初期化スイッチ１０２がオンすると、フォトダイオード１０１の出力端子Vdiは基準電圧Vresetに固定され、初期化スイッチ１０２がオフすると、Vdiの電圧はVresetにオフノイズが加算された値になる。初期化スイッチ１０２がオフした直後、φRINのＲ１の位置のパルスにより転送スイッチ１１４をオンして、フォトダイオード１０１の初期化後の基準信号を容量１１２に読み出す。
【００４６】
次の第１タイミングＴＳ１における光電荷蓄積動作では、φPGの電位を高電位にしてフォトダイオード１０１及びNMOSゲート１１８のチャネルで捕獲した光電荷の蓄積を行う。フォトダイオード１０１及びNMOSゲート１１８のチャネルには、光電荷が蓄積し、Vdiの電位は光電荷の量に応じて変動する。この蓄積期間はφRのパルスR１の終了から、次の周期のφSINのパルスＳ１開始までであるので、図１３の第１タイミングＴＳ１の期間となり、全てのビットについて同じ期間になる。この期間中にフォトダイオードが外部からの放射ノイズを受けるとフォトダイオードの電位が変動するが，本発明の構造により、放射ノイズは遮断され、放射ノイズによるフォトダイオードの電位の変動は小さい。  蓄積終了時にφPGの電位を低電位にし、NMOSゲート１１８のチャネルを消滅し、光電荷をフォトダイオード１０１のカソードであるN型半導体領域５４に移動する。
φＳＩＮのパルスS１により転送スイッチ１１５をオンして、フォトダイオード１０１及びNMOSゲート１１８で捕獲した光電荷の蓄積を行った後に得られる光生成キャリアQpを容量１１３に読み出す。このとき、φPGの電位を低電位にしておく。
この後第２タイミングＴＳ２における光電荷蓄積動作に先立ち前記初期化を繰り返した後に、φPGの電位を高電位にし、次の蓄積動作を繰り返す。
【００４７】
次に、基準信号と光信号の読み出しの動作を説明する。図１３のＴＳ２の蓄積期間中に、φSCH(n)のパルスによりチャンネル選択スイッチ１０７をオンすると同時にφSO(n)のパルスにより転送スイッチ１１７をオンすると、容量１１３に保持されていた光信号が共通信号線１１１に読み出される。この期間はφSCH(n)のＳ1の部分である。この光信号は、ＴＳ１の期間に蓄積された信号であり、φRのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。
【００４８】
次に、φRO(n)のパルスにより転送スイッチ１１６をオンすると、容量１１２に保持されていた基準信号が共通信号線１１１に読み出される。この基準信号は、φRのＲ２の位置のパルスによりリセットされた信号である。後段の信号処理回路４２で、この光信号と基準信号の差を取ると、光による電圧差を取り出すことができる。
【００４９】
次に、φSCH(n)をオフしてから、次のビットのチャンネル選択スイッチ７がφSCH(n+1)によってオンし、φSO(n+1)のパルスにより次のビットの転送スイッチ１０７を開くと次のビットの光信号の読み出しが始まる。n+1ビット目の他のパルスは、nビット目のパルスよりも、全てφSCHのオン期間だけ後ろにずれる。
【００５０】
上記のように、ＶＯＵＴ端子からは、nビット目の光信号、nビット目の基準信号、n+1ビット目の光信号、n+1ビット目の基準信号の順で出力される。以下で、便宜上、光信号の出力期間を前半期間、基準信号の出力期間を後半期間とする。
【００５１】
次に信号処理回路４２の動作を説明する。ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、光信号が出始めてからオンし、光信号が終わる前にオフする。これにより、光信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ光信号が減算器に入力し、後半期間は、サンプルホールドされた光信号と基準信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は光信号と基準信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルになる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。
【００５２】
クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、光信号と基準信号の差をゲイン倍したレベルを加えたレベルになる。
【００５３】
サンプルホールドパルスφＳＨ２は、基準信号が出始める前後にオンし、基準信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。
【００５４】
図１４は、本発明の実施形態例の光電変換装置４３と信号処理回路４２の第２の動作方法のタイミングチャートである。以下にこのタイミングチャートを参照しながら、第１の動作方法と異なる点だけを説明する。
【００５５】
この第２の動作方法は第１の動作方法に次の動作を追加している。
φRINをオンする前にφPGをオンオフさせ、φRINをオフした後、φRをオンオフさせる。これによりφSINにより信号電圧を読み出すときと、φRINにより基準電圧を読み出すときに、同じノイズの状態を作っている。
【００５６】
すなわち、第1の動作方法では、暗状態のとき、φPGのオンオフにより、基準電圧と信号電圧に差が出る可能性がある。しかし、第２の動作方法では、基準電圧と信号電圧のどちらとも、リセットの後１回だけφPGのオンオフがあるので、暗状態のとき、基準電圧と信号電圧に差が出ることがない。
【００５７】
図１５は、本発明の実施形態例の光電変換装置４３と信号処理回路４２の第３の動作方法のタイミングチャートである。以下にこのタイミングチャートを参照しながら、第１の動作方法と異なる点だけを説明する。
【００５８】
この第３の動作方法は第１の動作方法に次の動作を追加している。
φRをオフするときに、φPGをオンしている。これにより、リセット動作時に、チャネル７１を形成し、フォトダイオード部の容量Ｃｐｄを大きくできるので、式（２）により、リセット時のノイズを小さくできる。
【００５９】
図１６は、本発明の実施形態例の光電変換装置４３と信号処理回路４２の第４の動作方法のタイミングチャートである。以下にこのタイミングチャートを参照しながら、第３の動作方法と異なる点だけを説明する。
【００６０】
この第４の動作方法は第３の動作方法に次の動作を追加している。
φRINをオフしφPGをオンした後、φRをオンオフさせる。これによりφSINにより信号電圧を読み出すときと、φRINにより基準電圧を読み出すときに、同じノイズの状態を作っている。
【００６１】
すなわち、第３の動作方法では、暗状態のとき、φPGのオンオフにより、基準電圧と信号電圧に差が出る可能性がある。しかし、第４の動作方法では、基準電圧と信号電圧のどちらとも、リセットの後１回だけφPGのオフがあるので、暗状態のとき、基準電圧と信号電圧に差が出ることがない。
【００６２】
以上の実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。      
【００６３】
この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
以上の本発明のイメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。
以上の説明は、主にリニアイメージセンサーＩＣに関して行ったが、図１及び図３の構成はエリアイメージセンサーＩＣにも適用できる。
以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【産業上の利用可能性】
【００６４】
本発明は、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに利用することができる。また、エリアイメージセンサーＩＣに適用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態例の光電変換装置の受光素子の平面図である。
【図２】図１におけるA-A'部の断面図である。
【図３】本発明の実施形態例のイメージセンサーＩＣの概略図である。
【図４】本発明の実施形態例の密着型イメージセンサーの概略図である。
【図５】本発明の実施形態例の光電変換装置の概略回路図である。
【図６】本発明の実施形態例の光電変換装置の全体構成図である。
【図７】本発明の実施形態例の信号処理回路のブロック図である。
【図８】本発明の実施形態例のサンプルホールド回路の回路図である。
【図９】本発明の実施形態例のバッファー回路の回路図である。
【図１０】本発明の実施形態例の増幅回路の回路図である。
【図１１】本発明の実施形態例の減算器の回路図である。
【図１２】本発明の実施形態例のクランプ回路の回路図である。
【図１３】本発明の実施形態例の光電変換装置と信号処理回路の第１の動作方法のタイミングチャートである。
【図１４】本発明の実施形態例の光電変換装置と信号処理回路の第２の動作方法のタイミングチャートである。
【図１５】本発明の実施形態例の光電変換装置と信号処理回路の第３の動作方法のタイミングチャートである。
【図１６】本発明の実施形態例の光電変換装置と信号処理回路の第４の動作方法のタイミングチャートである。
【図１７】従来の光電変換装置の受光素子の平面図である。
【図１８】従来の光電変換装置の回路図とタイミングチャートである。
【符号の説明】
【００６６】
１０１  フォトダイオード
１０２  リセットスイッチ
１０３  アンプ
１０６  ＭＯＳトランジスタ
１０７  チャンネル選択スイッチ
１０８  電流源
１１０  アンプイネーブル端子
１１１  共通信号線
１１２、１１３  容量
１１４、１１５、１１６、１１７  転送スイッチ
１１８  NMOSゲート
２１  サンプルホールド回路
２２  バッファーアンプ
２３  バッファーアンプ  
２４  減算器
２５  クランプ回路
２６  バッファーアンプ
２７  サンプルホールド回路
２８  バッファーアンプ
２９  トランスミッションゲート
３０  トランスミッションゲート
３１  ダミースイッチ
３２  オペアンプ
３３  クランプ容量
４１  イメージセンサーＩＣ
４２  信号処理回路
４３  光電変換装置
４４  基準電圧回路
４７  信号出力端子
５１  画素領域
５２  LOCOS酸化膜境界
５３  ＡＬ配線
５４  Ｎ型半導体領域（第２半導体領域）
５５  ＡＬ
５６  ゲート電極
５７  ソースフォロア回路
５８  リセット回路
６０  Ｐ型半導体基板領域（第１半導体領域）
６１  コンタクト
６２  ポリシリコン配線
６３  コンタクト
６４  中間絶縁膜
６５  N型拡散層
６７  制御配線
６８  パッシベーション膜
６９  LOCOS酸化膜
７０  コンタクト
７１  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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