(57)【要約】【課題】  複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造において、半導体装置に搭載されるシステムＬＳＩ（ＳｏＣ）やメモリＬＳＩなど複数の半導体チップのシステム整合性・アセンブリ整合性を図ることができる技術を提供する。【解決手段】  システムＬＳＩ（ＳｏＣ）の仕様に歩み寄らせて整合した仕様でメモリＬＳＩを設計・製造する。そのため、ＳｏＣに歩み寄らせて整合したメモリＬＳＩ設計仕様を共有情報としてＳｉＰ特化メモリチップデータベース１００に蓄積し、その共有情報を利用してメモリＬＳＩの設計・製造を行う。ＳｉＰ特化メモリチップデータベース１００に蓄積する共有情報としては、メモリＬＳＩのみでなく、ＳｏＣを含む複数の半導体チップについての仕様であってもよい。また、半導体装置の目的別にメモリＬＳＩ仕様の整合レベルを分類し、情報伝達し、ＳｏＣ設計とメモリＬＳＩ設計の仕様に反映させる。【選択図】  図１
2005123500.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップを単一パッケージに搭載した半導体装置の製造方法であって、
第１の半導体チップの仕様と整合させるための第２の半導体チップについての仕様を共有情報としてデータベースに蓄積し、
前記データベースに蓄積された前記第２の半導体チップについての仕様に基づいて前記第２の半導体チップを設計、製造および／または試験し、
前記第１の半導体チップと前記第２の半導体チップとを単一パッケージに実装することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記データベースには、前記第２の半導体チップについての種々の仕様が累積され、累積された前記第２の半導体チップについての種々の仕様を第３の半導体チップの設計、製造および／または試験に利用することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記第１の半導体チップはシステムＬＳＩであり、前記第２の半導体チップはメモリＬＳＩであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記データベースに蓄積される前記第２の半導体チップについての仕様は、システム機能、システム論理、チップレイアウト、ウエハ製造プロセスおよび／またはアセンブリに関する仕様を含み、
前記システム機能に関する仕様は、メモリセル仕様および／またはアドレス空間仕様を含み、
前記システム論理に関する仕様は、メモリアクセス制御仕様、アドレスデコード仕様および／またはクロックタイミング仕様を含み、
前記チップレイアウトに関する仕様は、チップサイズ仕様、パッド配置仕様および／またはヒューズ配置仕様を含み、
前記ウエハ製造プロセスに関する仕様は、パッド構造仕様、パッシベーション構造仕様および／またはヒューズ構造仕様を含み、
前記アセンブリに関する仕様は、スクライブライン仕様および／またはチップ厚仕様を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記データベースは、
前記第１および／または第２の半導体チップの機能論理分離仕様を受信して、前記第１および／または第２の半導体チップの機能設計部門へ送信するステップ、
前記第１の半導体チップの機能論理仕様および／またはメモリアクセス仕様を前記第１の半導体チップの機能設計部門から受信して、前記第１の半導体チップの論理設計部門へ機能記述を送信するステップ、
前記第２の半導体チップの必要データ容量および／またはアドレス方式を前記第２の半導体チップの機能設計部門から受信して、前記第２の半導体チップの論理設計部門へ機能記述を送信するステップ、
前記第１の半導体チップの機能論理および／またはメモリアクセス論理を前記第１の半導体チップの論理設計部門から受信して、前記第１の半導体チップのレイアウト設計部門へ前記第１の半導体チップのネットリストを送信するステップ、
前記第２の半導体チップのメモリアドレス空間および／またはメモリアクセス制御論理を前記第２の半導体チップの論理設計部門から受信して、前記第２の半導体チップのレイアウト設計部門へ前記第２の半導体チップのネットリストを送信するステップ、
前記第１の半導体チップのパッド位置、スクライブ幅、チップサイズおよび／またはチップ形状を前記第１の半導体チップのレイアウト設計部門から受信して、前記第１の半導体チップのレチクルワーク部門へ前記第１の半導体チップのレイアウトデータを送信するステップ、
前記第２の半導体チップのパッド位置、スクライブ幅、チップサイズおよび／またはチップ形状を前記第２の半導体チップのレイアウト設計部門から受信して、前記第２の半導体チップのレチクルワーク部門へ前記第２の半導体チップのレイアウトデータを送信するステップ、
前記第１および／または第２の半導体チップのウエハファブリケーションプロセス仕様を第１部門群および／または第２部門群のいずれかに属する少なくとも１部門から受信して、前記第１および／または第２の半導体チップのウエハファブリケーション部門へ前記第１および／または第２の半導体チップのプロセス仕様を送信するステップ、
のうち、少なくともいずれか一つ以上のステップを含んだ処理を行う過程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
複数の半導体チップを単一のパッケージに搭載した半導体装置の製造方法であって、
第１の半導体チップの仕様と、それに整合させるための第２の半導体チップについての仕様を共有情報として蓄積したデータベースと、
ネットワークを介して前記データベースに接続された前記第１の半導体チップの設計、製造、試験を担当する第１部門群の第１端末装置群と、
前記ネットワークを介して前記データベースに接続された前記第２の半導体チップの設計、製造、試験を担当する第２部門群の第２端末装置群とを使用し、
前記第１、第２部門群は前記データベースに蓄積された仕様を利用して前記第１、第２の半導体チップをそれぞれ設計、製作、試験することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記データベースは、前記半導体チップおよび前記半導体装置のテストプログラムを前記共有情報に基づいて自動生成し、
生成された前記テストプログラムを使用して前記半導体チップおよび／または前記半導体装置のテストを行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記第１部門群及び前記第２部門群を構成する各部門がそれぞれ単独または複数のグループで別会社に所属する部門であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法であって、
前記第１部門群と前記第２部門群とがそれぞれ別会社に所属する部門群であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法であって、
前記第１部門群及び前記第２部門群を構成する各部門がそれぞれ別会社に所属する部門であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６記載の半導体装置の製造方法であって、
前記ネットワークを介して前記データベースに最上位システム開発部門の端末装置が接続され、前記データベースの前記共有情報に基づいて前記第１、第２の半導体チップの仕様および前記半導体装置のテストプログラムを生成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６または１１記載の半導体装置の製造方法であって、
前記ネットワークを介して前記データベースに前記第１半導体チップと前記第２半導体チップを同一パッケージに組み立ててテストをする部門の端末装置が接続され、前記データベースの前記共有情報に基づいて生成されたテストプログラムを使用して組み立てた半導体装置をテストすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に複数の半導体チップを単一パッケージに搭載した半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造方法に関し、本発明者が検討した技術として以下の技術が考えられる。
【０００３】
最近のモバイル・コミュニケーション・ワイヤレスネットワーク分野の半導体製品に対する高性能システム化の要求拡大にあたり、製品開発から市場投入までの超短納期対応を迫られる最先端ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）製品の分野で、急速な技術革新を伴うＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ａ  Ｐａｃｋａｇｅ）適用製品の割合が急激な増加傾向にある。
【０００４】
ＳｏＣは、ＬＳＩの集積度を上げる手法のひとつで、１つの半導体チップ上に複数の機能（例えばアナログ回路とデジタル回路など）を集約したものであり、システムＬＳＩともいう。以下の説明において、ＳｏＣにはメモリＬＳＩを含まないものとする。
【０００５】
ＳｉＰは、メモリ、アナログ、プロセッサなどの複数のＬＳＩを単一パッケージに搭載したものである。ＳｉＰの構造および製造方法については、例えば特許文献１に記載された技術がある。
【０００６】
従来、ＳｏＣ最先端製品とメモリＬＳＩをひとつのＳｉＰに搭載する場合、ＳｏＣチップを極めて短納期で開発・製造し、アセンブリ（組み立て）メーカへ支給してＳＲＡＭ・ＤＲＡＭ・フラッシュメモリ等とのチップセットとしてＳｉＰに組み立て、高機能システムユーザーへ提供していた。このＳｉＰの組み立ての際、使用する全チップセット（ＳｏＣとメモリＬＳＩなど）が揃って、初めてＳｉＰの組み立てが可能となる。
【０００７】
低価格分野への投入を前提としているＳｏＣ製品の開発では、特に、ＳｉＰの仕様設計段階において、ＳｏＣと同一のパッケージに混載する安価なメモリＬＳＩの標準品仕様に準拠させて、ＳｏＣのシステム設計を施行する場合が多い。言い換えると、ＳｏＣのメモリアクセス論理はメモリＬＳＩの標準品データシートをベースに設計され、アドレス空間構成は必要最低限以上のメモリ容量をもって実現される。
【０００８】
ＳｉＰアセンブリ（組み立て）の段階では、多ピン仕様を余儀なくされるボンディングパッドピッチの小さい先端ＳｏＣチップと、少ピン数で大きなボンディングパッドを有することが可能なメモリ標準品とが、同一基板上にダイボンディングされる。ボンディングパッドをワイヤで接続する場合には特に、ＳｉＰ全体のアセンブリ仕様に関わってくる各半導体チップのパッド配置とチップサイズは、ワイヤボンディング空間を制約する関係で、メモリＬＳＩの標準品によって制約を受ける。
【０００９】
また、ＳｉＰを構成する各ＬＳＩのパッシベーション構造に依存するＳｉＰの耐久品質性能を、ＳｏＣ独自のプロセス仕様のみで確保することはできず、当該標準メモリＬＳＩのプロセス仕様にも強く依存する。
【００１０】
さらに、小型化を同時に求められるモバイルシステム用途のＳｉＰで重要になるパッケージの厚さについては、半導体チップで供給されるメモリＬＳＩ標準品のチップ厚限界による制約が加わる。
【特許文献１】特開平８−３４００８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記のような複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１２】
（１）メモリＬＳＩチップ供給安定性
メモリＬＳＩ標準品のチップ納期が遅延する（少品種メモリ製品の大量生産システム上の問題）。
【００１３】
極めて短納期でアセンブリメーカへＳｏＣを納入しても、特に海外から調達されることの多い標準品のＳＲＡＭ・ＤＲＡＭ・フラッシュメモリ等のＳｉＰ混載メモリＬＳＩが揃わず、組み立て開始ができずに市場投入が遅れ、ＳｏＣのビジネス機会に大きな損失を与える場合が少なくない。
【００１４】
（２）メモリＬＳＩ／ＳｏＣのシステム整合性
メモリＬＳＩ標準品に準拠してＳｏＣを設計するため、ベストの仕様に対するシステム性能が後退する。
【００１５】
ＳｉＰ仕様の設計段階で、メモリＬＳＩ標準品への仕様準拠を意識したＳｏＣシステム設計が施され、メモリアクセス論理とアドレス空間構成の最適化設計に対し、メモリＬＳＩ仕様からの制約を受ける。すなわち、ＳｏＣとのインターフェースとして最低限以上のアクセスステップ数を必要とするので、システム動作に無駄時間が生じ、ＳｉＰとしてのシステム構成上必要となる最小限容量以上のメモリアドレス空間を搭載することになるので、メモリＬＳＩのチップサイズに無駄領域が発生する。
【００１６】
（３）ＳｉＰアセンブリ技術整合性
メモリＬＳＩ標準品とのアセンブリ整合性確保のため、パッド仕様・チップ寸法仕様・ボンディング仕様の制約を受ける。
【００１７】
あらかじめチップサイズとパッド配置が決まっているメモリＬＳＩ標準品を搭載する場合では、特に、ＳｏＣと共に同一パッケージ基板上にダイボンディングする際、各ＬＳＩのパッド配置がＳｉＰ全体のボンディング空間を形成している関係で、ボンディングパッドをワイヤで接続する場合では特に、ワイヤボンディング可能性に関してＳｉＰのアセンブリ仕様確保に大きな制約を与える。
【００１８】
さらに、多ピン仕様でボンディングパッドの小さい先端ＳｏＣチップと、少ピン数で大きいボンディングパッドを有するメモリＬＳＩチップとの間を同一ボンディングワイヤで
接続する場合、パッドとワイヤとの間の均一な合金層形成による品質信頼性確保に対して、ボール圧着強度に関わるワイヤボンディングプロセスマージンの最適化が困難になる。
【００１９】
ＳｉＰの耐久品質性能に関わるパッシベーション仕様に対しては、ＳｏＣ独自で確保することができず、当該メモリＬＳＩの品質にも強く依存する。
【００２０】
チップで供給されるメモリＬＳＩのチップ厚限界は、ＳｉＰのパッケージ厚を制約する。
【００２１】
全体として、ＳｉＰ混載メモリＬＳＩに対し、ＳｉＰ生産に対する供給安定性確保と、抱き合わせのＳｏＣに最適なシステム準拠性能と、アセンブリ整合性を確保できるチップ仕様適用が、高性能システム要求実現ならびに短納期対応による市場投入期間短縮を必須とされる昨今のＳｏＣビジネスの中で、並行して強く求められる。
【００２２】
そこで、本発明の目的は、複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造において、半導体装置に搭載されるメモリＬＳＩなどの半導体チップの供給安定性を図ることができる技術を提供するものである。
【００２３】
また、本発明の他の目的は、複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造において、半導体装置に搭載されるシステムＬＳＩ（ＳｏＣ）やメモリＬＳＩなど複数の半導体チップのシステム整合性を図ることができる技術を提供するものである。
【００２４】
また、本発明の他の目的は、複数の半導体チップを単一パッケージに搭載したＳｉＰなどの半導体装置の製造において、半導体装置のアセンブリ（組み立て）技術の整合性を図ることができる技術を提供するものである。
【００２５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
すなわち、本発明による半導体装置の製造方法は、標準品のメモリＬＳＩに準拠してＳｏＣ（第１の半導体チップ、システムＬＳＩ）を設計してＳｉＰなどの半導体装置を構築するのではなく、ＳｏＣの仕様に歩み寄らせて整合した仕様でメモリＬＳＩ（第２の半導体チップ）を設計・製造するものである。
【００２８】
そのため、ＳｏＣに歩み寄らせて整合したメモリＬＳＩ設計仕様を共有情報としてデータベースに蓄積し、その共有情報を利用してメモリＬＳＩの設計・製造を行う。データベースに蓄積する共有情報としては、メモリＬＳＩのみでなく、ＳｏＣを含む複数の半導体チップについての仕様であってもよい。
【００２９】
また、ＳｉＰなどの半導体装置の目的別にメモリＬＳＩ仕様の整合レベルを分類し、情報伝達し、ＳｏＣ設計とメモリＬＳＩ設計の仕様に反映させる。
【００３０】
ＳｉＰなどの半導体装置の最上位システム開発から機能・論理・レイアウト・ファブリケーション（製造）プロセス・アセンブリなどの仕様について整合を図る。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３２】
（１）ＳｏＣ（第１の半導体チップ、システムＬＳＩ）の最大メリットを引き出すメモリＬＳＩ（第２の半導体）仕様の選択が可能となり、ＳｉＰなどの半導体装置のシステム性能が向上する。
【００３３】
（２）ＳｉＰなどの半導体装置製造技術に合わせたアセンブリ仕様の選択が可能となり、ＳｉＰなどの半導体装置のアセンブリプロセスマージン確保によって、新規技術導入に伴う新規製造装置への投資が抑制される。
【００３４】
（３）ＳｏＣとメモリＬＳＩとのシステム整合レベルならびにアセンブリ技術整合レベルの選択が可能となり、ＳｉＰなどの半導体装置のコストメリットが確保できる。
【００３５】
（４）メモリＬＳＩにＳｏＣを合わせるのではなく、ＳｏＣにメモリＬＳＩ仕様を合わせる設計が可能となり、ＳｏＣ設計コンセプトの自由度が拡大する。
【００３６】
（５）短納期で市場に投入することが可能となり、メモリＬＳＩ供給リスク回避による確実な市場投入と売上（回収益）が確保できる。
【００３７】
（６）ＳｏＣとメモリＬＳＩの在庫が削減され、ＳｉＰ部品としてのＳｏＣとメモリＬＳＩの同時供給によってキャッシュフローが向上する。
【００３８】
（７）メモリＬＳＩのＩＰ財産が蓄積され、リピート設計時の小修正対応によるＳｉＰなどの半導体装置の設計生産性の向上が図れる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４０】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置（ＳｉＰ）の製造方法を示すフロー図である。本実施の形態１で製造される半導体装置は、例えば、ＳｏＣ（第１の半導体チップ、システムＬＳＩ）とメモリＬＳＩ（第２の半導体チップ）とを単一パッケージに搭載したＳｉＰである。
【００４１】
まず、図１により、本実施の形態１の半導体装置の製造方法において使用されるデータベースの一例を説明する。本実施の形態１におけるデータベースは、例えば、ＳｉＰ特化メモリチップデータベース１００とされ、システム機能レベル１０１としてメモリセル仕様，アドレス空間仕様など、システム論理レベル１０２としてアクセス制御仕様，アドレスデコード仕様，クロックタイミング仕様など、チップレイアウトレベル１０３としてチップサイズ仕様，パッド配置仕様，ヒューズ配置仕様など、ウエハファブリケーション（ウエハ製造）プロセスレベル１０４としてパッド構造仕様，パッシベーション構造仕様，ヒューズ構造仕様など、アセンブリ（組み立て）レベル１０５としてスクライブライン仕様，チップ厚仕様などから構成される。データベースは、例えば、ファウンドリ部門またはアセンブリ部門などが保有する。
【００４２】
次に、図１により、本実施の形態１の半導体装置の製造フローを説明する。
【００４３】
まず、ＳｉＰまたはＳｏＣの開発部門１０６において、ＳｉＰまたはＳｏＣの設計が行われる。ＳｉＰまたはＳｏＣの設計は、システム設計（ステップＳ１５１）、論理設計（ステップＳ１５２）、レイアウト設計（ステップＳ１５３）、プロセス仕様設計（ステップＳ１５４）、チップ外形設計（ステップＳ１５５）の手順で行われる。それぞれの設計段階において、ＳｏＣの最良な性能を導き出すため、ＳｉＰの中にＳｏＣと共に搭載されるメモリＬＳＩについての要求仕様として、メモリシステム要求機能、メモリシステム要求論理、メモリチップ要求レイアウト、メモリチップ要求プロセス、メモリチップ要求寸法の仕様を作成する。そして、インターネットまたはウェブなどの電子通信回線を利用して、例えばファンドリ部門またはアセンブリ部門にて管理されるＳｉＰ特化メモリチップデータベース１００に送信し、それらの情報を共有情報としてＳｉＰ特化メモリチップデータベース１００に蓄積する。また、ＳｏＣの設計により、半導体チップを製造するためのレチクル（マスク）が作成される。
【００４４】
ＳｉＰ特化メモリチップデータベース１００に蓄積された共有情報は、電子通信回線を介してメモリＬＳＩの開発部門に提供され、メモリＬＳＩの設計に利用される。メモリ開発部門１０７では、メモリＬＳＩの設計が行われる。メモリＬＳＩの設計により、メモリシステム機能、メモリシステム論理、メモリチップレイアウト、メモリチッププロセス仕様、メモリチップ寸法仕様が作成される。また、メモリＬＳＩの設計により、半導体チップを製造するためのレチクル（マスク）が作成される。
【００４５】
次に、ファウンドリファブリケーション（製造）において、ＳｏＣの設計により作成されたレチクルを使用してＳｏＣの半導体ウエハの製造を行い（ステップＳ１５６）、製造した半導体ウエハ（ＳｏＣ）のテストを行う（ステップＳ１５７）。また、メモリＬＳＩの設計により作成されたレチクルを使用してメモリＬＳＩの半導体ウエハの製造を行い（ステップＳ１５８）、製造した半導体ウエハ（メモリＬＳＩ）のテストを行う（ステップＳ１５９）。
【００４６】
次に、ＳｉＰアセンブリ１０９において、ＳｏＣとメモリＬＳＩを単一パッケージ内に実装しＳｉＰを製造する。具体的には、ＳｏＣおよびメモリＬＳＩの半導体ウエハをバックラッピングし（ステップＳ１６０）、ダイシングし（ステップＳ１６１）、ダイシングされた半導体チップをダイボンディングし（ステップＳ１６２）、ワイヤボンディングし（ステップＳ１６３）、モールドし（ステップＳ１６４）、組み立てられたＳｉＰのテストを行う（ステップＳ１６５）。
【００４７】
以上述べたように、標準品のメモリＬＳＩに準拠してＳｏＣを設計しＳｉＰを構築するのではなく、ＳｏＣ仕様に歩み寄らせて整合した仕様でメモリＬＳＩを設計する。
【００４８】
また、ＳｏＣに歩み寄るメモリＬＳＩ設計仕様をファウンドリ部門などのデータベースに蓄積し、データベースに蓄積された情報をＳｉＰ（ＳｏＣ）開発部門へ提供し、別のＳｏＣ（第３の半導体チップ）の設計に利用する。
【００４９】
また、ＳｉＰの目的別にメモリＬＳＩ仕様の整合レベルを分類し情報伝達し、ＳｏＣ設計とメモリＬＳＩ設計の仕様に反映させる。そして、ＳｉＰに搭載されるＳｏＣとメモリＬＳＩについて、ＳｉＰ最上位システム開発から機能・論理・レイアウト・製造プロセス・アセンブリ・統合ＳｉＰテスト仕様まで整合させる。
【００５０】
したがって、本実施の形態１の半導体装置の製造方法によれば、ＳｏＣの最大メリットを引き出すメモリＬＳＩ仕様の選択が可能となり、ＳｉＰシステムの性能が向上する。
【００５１】
次に、図２により、本実施の形態１において、ＳｏＣと整合させたメモリＬＳＩを搭載するＳｉＰの開発フローを説明する。図２は本実施の形態１の半導体装置の製造方法において、ＳｉＰの開発手順を示すフロー図である。
【００５２】
本実施の形態１におけるＳｉＰの開発は、最上位システム開発部門、ＳｉＰシステム機能設計部門、ＳｉＰ論理設計部門、ＳｉＰレイアウト設計部門の各部門が担当する。
【００５３】
まず、最上位システム開発部門は、システム仕様の策定を行い（ステップ２０１）、続いてシステム機能設計を行う（ステップ２０２）。その際、ＳｉＰ実現方式を策定し、機能論理分離仕様を作成する。作成された機能論理分離仕様に基づき、システム機能分離を行い（ステップ２０３）、ＳｏＣ機能とメモリ機能に分離される。
【００５４】
次に、ＳｉＰシステム機能設計部門のＳｏＣ部門はＳｏＣ機能設計を行う（ステップ２０４）。その際、ＳｉＰ構成機能の融合を行い、機能論理仕様およびメモリアクセス仕様を作成する。
【００５５】
次に、ＳｉＰシステム機能設計部門のＳｏＣ部門はＳｏＣ機能記述を行う（ステップ２０５）。
【００５６】
一方、システム機能分離（ステップ２０３）をした後、ＳｉＰシステム機能設計部門のメモリ部門はメモリ機能設計を行う（ステップ２０６）。その際、ＳｉＰ構成機能の融合を行い、データ容量、アドレス方式などを決定する。
【００５７】
次に、ＳｉＰシステム機能設計部門のメモリ部門はメモリ機能記述を行う（ステップ２０７）。
【００５８】
次に、最上位システム開発部門とＳｉＰシステム機能設計部門はシステム機能（ＳｉＰ機能）の検証を行う（ステップ２０８）。その際、クロックタイミング整合やテストプログラム最適化などのＳｉＰ機能の整合を行う。検証の結果、不具合を発見した場合は、再度、ＳｏＣ機能設計（ステップ２０４）またはメモリ機能設計（ステップ２０６）を行う。
【００５９】
次に、ＳｉＰ論理設計部門のＳｏＣ部門はＳｏＣ論理設計を行う（ステップ２０９）。その際、ＳｉＰ構成機能の融合を行い、機能論理仕様およびメモリアクセス仕様を作成する。
【００６０】
次に、ＳｉＰ論理設計部門のＳｏＣ部門はＳｏＣネットリストを作成する（ステップ２１０）。
【００６１】
一方、システム機能（ＳｉＰ機能）の検証（ステップ２０８）の後、ＳｉＰ論理設計部門のメモリ部門はメモリ論理設計を行う（ステップ２１１）。その際、ＳｉＰ構成論理の融合を行い、アドレス空間の最適化、アクセス制御論理の最適化などを行う。
【００６２】
次に、ＳｉＰ論理設計部門のメモリ部門はメモリネットリストを作成する（ステップ２１２）。
【００６３】
次に、最上位システム開発部門とＳｉＰシステム機能設計部門とＳｉＰ論理設計部門はＳｏＣネットリストおよびメモリネットリストを基に、システム論理（ＳｉＰ論理）検証を行い（ステップ２１３）、テストプログラムを作成する（ステップ２１４）。検証の結果、不具合を発見した場合は、再度、ＳｏＣ論理設計（ステップ２０９）またはメモリ論理設計（ステップ２１１）を行う。
【００６４】
一方、システム論理（ＳｉＰ論理）検証（ステップ２１３）の後、ＳｉＰレイアウト設計部門のＳｏＣ部門はＳｏＣのレイアウト設計を行う（ステップ２１５）。また、システム論理（ＳｉＰ論理）検証（ステップ２１３）の後、ＳｉＰレイアウト設計部門のメモリ部門はメモリのレイアウト設計を行う（ステップ２１６）。その際、パット位置の最適化、スクライブライン幅の整合、チップ形状の整合、チップサイズの整合などのＳｉＰを構成するチップのレイアウトの最適化を行う。
【００６５】
次に、ＳｉＰレイアウト設計部門はレイアウト（ＳｉＰアセンブリ）検証を行う（ステップ２１７）。検証の結果、不具合を発見した場合は、再度、ＳｏＣレイアウト設計（ステップ２１５）またはメモリレイアウト設計（ステップ２１６）を行う。
【００６６】
次に、ＳｉＰレイアウト設計部門のＳｏＣ部門はＳｏＣのマスクワークを行い（ステップ２１８）、ＳｉＰレイアウト設計部門のメモリ部門はメモリのマスクワークを行う（ステップ２１９）。
【００６７】
そして、ＳｏＣのマスクワーク（ステップ２１８）で作成されたレチクル（マスク）を使用してＳｏＣウエハの製造（ＳｏＣファブリケーション）を行う（ステップ２２０）。また、メモリマスクワーク（ステップ２１９）で作成されたレチクル（マスク）を使用してメモリウエハの製造（メモリファブリケーション）を行う（ステップ２２１）。
【００６８】
以上述べたように、ＳｏＣに整合をとるメモリＬＳＩの設計が実施され、ＳｉＰの開発が行われる。
【００６９】
すなわち、システム開発／機能／論理／レイアウトまでの各機能ブロック単位で、ＳｏＣとメモリのＳｉＰ性能に基づき設計／検証が実施される。これらの設計の際、ＳｏＣとメモリＬＳＩの設計仕様共有情報をデータベースとしてファウンドリ部門などで取りまとめ、その共有情報をＳｏＣ開発部門またはメモリＬＳＩ部門へ提供する。
【００７０】
以上の開発・設計フローにより、高システム性能実現、ファブリケーション（製造）プロセス統合、アセンブリ技術整合、ＳｉＰテストプログラム最適化のメリットを享受することができる。
【００７１】
次に、図３により、本実施の形態１のＳｉＰ開発において、ＳｏＣに整合させるメモリＬＳＩを設計するためのファウンドリ部門でまとめる設計先行情報の共有レベル（水準）について説明する。図３は、本実施の形態１のＳｉＰ開発において、ＳｏＣに整合させるメモリＬＳＩを設計するための設計先行情報の共有レベルを示す図である。
【００７２】
まず、ＳｉＰの開発フローを説明する。図３の左側のＳｉＰ開発フローチャートにおいて、システム機能設計（ステップＳ２０２）からＳｏＣファブリケーション（Ｓ２２０）およびメモリファブリケーション（Ｓ２２１）までは、前記図２に示したフローと同じであるので、説明を省略する。
【００７３】
ＳｏＣファブリケーション（ステップ２２０）の後、ＳｏＣウエハのテスト（ＳｏＣテスト）を行い（ステップＳ２２２）、ＳｏＣウエハのバックラッピングおよびダイシング（バックラッピング・ダイシング）を行う（ステップＳ２２３）。
【００７４】
また、メモリファブリケーション（ステップ２２１）の後、メモリウエハのテスト（メモリテスト）を行い（ステップＳ２２４）、メモリウエハのバックラッピングおよびダイシング（バックラッピング・ダイシング）を行う（ステップＳ２２５）。
【００７５】
次に、ダイシングされたＳｏＣチップとメモリチップを同一基板上にダイボンディング
し（ステップＳ２２６）、ワイヤボンディングを行い（ステップＳ２２７）、モールドを行い（ステップＳ２２８）、ＳｉＰを製造する。そして、ＳｉＰのテストを行い（ステップＳ２２９）、梱包して出荷（パッキング・シップアウト）する（ステップＳ２３０）。
【００７６】
次に、図３の右側の部分に示したＳｉＰ構成チップ仕様共有情報レベル（水準）について説明する。レベル１からレベル５は、ＳｉＰを構成するＳｏＣとメモリＬＳＩとの整合を図る水準を示す。どのレベルで整合をとるか否かは、製品性能・目的などに応じて決定する。
【００７７】
レベル１では、機能論理分離仕様のＳｉＰ実現方式策定において、整合を図る。
【００７８】
レベル２では、ＳｏＣ機能論理仕様、ＳｏＣメモリアクセス仕様、メモリ容量、メモリアドレス方式などのＳｉＰ構成機能仕様融合において、整合を図る。
【００７９】
レベル３では、メモリアドレス空間構成最適化、メモリアクセス制御論理最適化、ＳｏＣ一部論理置換・融合、ＳｏＣ一部機能載せ換え、クロックタイミング整合などのＳｉＰ構成論理設計において、整合を図る。
【００８０】
レベル４では、パッド位置最適化、パッド形状整合、スクライブライン幅整合、チップサイズ整合などのＳｉＰ構成チップレイアウト最適化において、整合を図る。
【００８１】
レベル５では、パッド縦構造整合、パッシペーション構造整合などのＳｉＰ構成チップアセンブリプロセス仕様整合において、整合を図る。
【００８２】
以上のようにして、最終的にアセンブリ統合され生じるメリットは、ＳｉＰ構成部品としてのＳｏＣとメモリＬＳＩを本基本フローに従い設計して享受される。
【００８３】
次に、図４により、ＳｉＰの製品カテゴリ別にみたシステム性能の目的別に分類される先行情報共有レベルの一例を説明する。図４は、ＳｉＰシステム性能目的別に分類した先行共有情報レベルを示す図である。
【００８４】
図４において、左側上欄は、ＳｉＰ製品目的別ＳｏＣ／メモリＬＳＩ仕様整合レベルを示す。レベル１〜レベル５は、前記図３に示した各レベルに対応している。
【００８５】
左側下欄はＳｉＰ製品カテゴリを示し、ＳＴＢ（Ｓｅｔ  Ｔｏｐ  Ｂｏｘ）、Ｄ−ＴＶ（Ｄｉｇｉｔａｌ  Ｔｅｌｅｖｉｓｉｏｎ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｄｅｃｏｒｄｅｒ）、ＤＳＣ（Ｄｉｇｉｔａｌ  Ｓｔｅｅｌ  Ｃａｍｅｒａ）、Ａｕｄｉｏ，Ｒａｄｉｏ、Ｃａｒ−Ｎａｖｉ（Ｃａｒ  Ｎａｖｉｇａｔｉｏｎ  Ｓｙｓｔｅｍ）、Ｖ−Ｒｅｃ．（Ｖｏｉｃｅ  Ｒｅｃｏｒｄｅｒ）、ＧＰＳ（Ｇｒｏｖａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）、Ａｕｔｏ−Ｍｏｂｉｌｅ、Ｏｐｔｉ−Ｓｔｏｒａｇｅ（Ｏｐｔｉｃａｌ  Ｓｔｏｒａｇｅ）、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、Ｍｏｂｉｌｅ−Ｐｈｏｎｅ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）に分類されている。
【００８６】
右側欄はシステム性能の目的別分類を示し、高品質信頼度要求ＳｉＰ、アセンブリプロセス最適ＳｉＰ、大規模ＳｏＣ搭載ＳｉＰ、高性能ＳｏＣ搭載ＳｉＰ、多目的ＳｏＣ搭載ＳｉＰ、短納期市場投入ＳｉＰ、低コスト標準安価ＳｉＰに分類されている。
【００８７】
上欄内の丸印は、システム性能の目的別分類とＳｏＣ／メモリＬＳＩ整合レベルとが対応していることを示す。下欄の丸印は、システム性能の目的別分類とＳｉＰ製品カテゴリとが対応していることを示す。そして、ＳｉＰ特化メモリチップデータベース１００で取りまとめるＳｏＣとメモリＬＳＩの仕様整合レベルの選択が、図４の対応関係に基づき行われる。
【００８８】
また、提供するサービス代価は、使用する仕様整合レベルとその種類に応じ対応づけられる。
【００８９】
したがって、本実施の形態１の半導体装置の製造方法によれば、ＳｏＣとの整合レベルの選択が可能となり、ＳｉＰコストメリットの確保と関連付けることができる。
【００９０】
次に、図５と図６により、本実施の形態１の半導体装置の製造方法を適用して、ＳｉＰに搭載しているＳｏＣとメモリＬＳＩのシステムレベルの整合を図った場合の一例を説明する。図５は、従来の方法により製造したＳｏＣとメモリＬＳＩを搭載するＳｉＰの構成例を示すブロック図、図６は、本実施の形態１の方法により設計・製造したＳｏＣとメモリＬＳＩを搭載するＳｉＰの構成例を示すブロック図である。
【００９１】
図５に示すように、従来の方法により製造されたＳｉＰ５００は、例えば、ＣＰＵコア５０１，ＤＳＰコア５０２，キャッシュＳＲＡＭ５０３，メモリマネージメントユニット５０４，クロックパルスジェネレータ５０５，ダイレクトメモリアクセスコントローラ５０６，キャッシュメモリアクセスコントローラ５０７，バスステートコントローラ５０８，周辺バスコントローラ５０９，ＵＳＢファンクションコントローラ５１０，ＵＳＢホストコントローラ５１１，ＬＣＤコントローラ５１２，タイミング制御ユニット５１３，Ｄ／Ａコンバータ５１４，Ａ／Ｄコンバータ５１５，シリアルコミュニケーションインターフェース５１６，アナログフロントエンドインターフェース５１７，オーディオＣＯＤＥＣインターフェース５１８，ＰＣカードインターフェース５１９，外部フラッシュインターフェース５２０，外部ＳＲＡＭインターフェース５２１，外部ＤＲＡＭインターフェース５２２，アドレスコントローラ５２３ａ，５２３ｂ，５２３ｃ，ＥＣＣコントローラ５２４ａ，５２４ｂ，５２４ｃ，コマンドコントローラ５２５ａ，５２５ｂ，５２５ｃ，データＩ／Ｏコントローラ５２６ａ，５２６ｂ，５２６ｃ，ウエアレベリングコントローラ５２７，ＣＰＵバス５２８，インターナルバス５２９，周辺バス５３０ａ，５３０ｂ，５３０ｃ，フラッシュメモリアドレスバス５４１ａ，フラッシュメモリデータバス５４２ａ，フラッシュメモリコマンドバス５４３ａ，ＳＲＡＭアドレスバス５４１ｂ，ＳＲＡＭデータバス５４２ｂ，ＳＲＡＭコマンドバス５４３ｂ，ＤＲＡＭアドレスバス５４１ｃ，ＤＲＡＭデータバス５４２ｃ，ＤＲＡＭコマンドバス５４３ｃなどを含むＳｏＣ５３１と、フラッシュメモリ５３２，ＳＲＡＭ５３３，ＤＲＡＭ５３４などのメモリＬＳＩから構成されている。
【００９２】
そして、ＣＰＵコア５０１，ＤＳＰコア５０２，キャッシュＳＲＡＭ５０３，メモリマネージメントユニット５０４，ダイレクトメモリアクセスコントローラ５０６，キャッシュメモリアクセスコントローラ５０７，バスステートコントローラ５０８は、それぞれＣＰＵバス５２８に接続され、クロックパルスジェネレータ５０５，ダイレクトメモリアクセスコントローラ５０６，キャッシュメモリアクセスコントローラ５０７，バスステートコントローラ５０８，周辺バスコントローラ５０９，外部フラッシュインターフェース５２０，外部ＳＲＡＭインターフェース５２１，外部ＤＲＡＭインターフェース５２２は、それぞれインターナルバス５２９に接続され、周辺バスコントローラ５０９，ＵＳＢファンクションコントローラ５１０，ＵＳＢホストコントローラ５１１，ＬＣＤコントローラ５１２は、それぞれ周辺バス５３０ａに接続され、周辺バスコントローラ５０９，タイミング制御ユニット５１３，Ｄ／Ａコンバータ５１４，Ａ／Ｄコンバータ５１５は、それぞれ周辺バス５３０ｂに接続され、周辺バスコントローラ５０９，シリアルコミュニケーションインターフェース５１６，アナログフロントエンドインターフェース５１７，オーディオＣＯＤＥＣインターフェース５１８，ＰＣカードインターフェース５１９は、それぞれ周辺バス５３０ｃに接続され、外部フラッシュインターフェース５２０はアドレスコントローラ５２３ａ，ＥＣＣコントローラ５２４ａ，コマンドコントローラ５２５ａ，データＩ／Ｏコントローラ５２６ａ，ウエアレベリングコントローラ５２７が接続されたフラッシュメモリアドレスバス５４１ａ，フラッシュメモリデータバス５４２ａ，フラッシュメモリコマンドバス５４３ａを介してフラッシュメモリ５３２に接続され、外部ＳＲＡＭインターフェース５２１はアドレスコントローラ５２３ｂ，ＥＣＣコントローラ５２４ｂ，コマンドコントローラ５２５ｂ，データＩ／Ｏコントローラ５２６ｂが接続されたＳＲＡＭアドレスバス５４１ｂ，ＳＲＡＭデータバス５４２ｂ，ＳＲＡＭコマンドバス５４３ｂを介してＳＲＡＭ５３３に接続され、外部ＤＲＡＭインターフェース５２２はアドレスコントローラ５２３ｃ，ＥＣＣコントローラ５２４ｃ，コマンドコントローラ５２５ｃ，データＩ／Ｏコントローラ５２６ｃが接続されたＤＲＡＭアドレスバス５４１ｃ，ＤＲＡＭデータバス５４２ｃ，ＤＲＡＭコマンドバス５４３ｃを介してＤＲＡＭ５３４に接続されている。
【００９３】
図５に示すＳｉＰ５００では、標準品であるメモリＬＳＩ（フラッシュメモリ５３２，ＳＲＡＭ５３３，ＤＲＡＭ５３４）とのインターフェースをＳｏＣチップの機能として賄い、ＳｏＣシステム規模が大きくなっている。したがって、チップサイズ増大の寄与分として、ＳｏＣチップコストに跳ね返る。
【００９４】
また、メモリバスを介したコマンド／アドレス／データの入出力でインターフェース性能が決定される。特に、高速アプリケーションデータバッファとして大容量メモリＬＳＩを使用するシステムでは、システム性能劣化が無視できない。
【００９５】
一方、図６に示すように、本実施の形態１の方法により製造され、ＳｉＰ６００に搭載されるＳｏＣ６３１とメモリＬＳＩ（フラッシュメモリ６３２，ＳＲＡＭ６３３，ＤＲＡＭ６３４）とのシステムレベルの整合を図ったＳｉＰ６００は、アドレスコントローラ６２３ａ，ＥＣＣコントローラ６２４ａ，コマンドコントローラ６２５ａ，データＩ／Ｏコントローラ６２６ａ，ウエアレベリングコントローラ６２７をフラッシュメモリ６３２に、アドレスコントローラ６２３ｂ，６２３ｃ，ＥＣＣコントローラ６２４ｂ，６２４ｃ，コマンドコントローラ６２５ｂ，６２５ｃ，データＩ／Ｏコントローラ６２６ｂ，６２６ｃをそれぞれＳＲＡＭ６３３，ＤＲＡＭ６３４に内蔵した構成となっている。
【００９６】
図６に示すＳｉＰ６００では、ＳｏＣインターフェースをメモリＬＳＩへ取り込むことにより、ＳｏＣチップのシステム負荷が低減される。したがって、ＳｏＣチップサイズ縮小分がＳｏＣチップコストメリットとして寄与する。
【００９７】
また、メモリバスを介したコマンド／アドレス／データの入出力を、必要最小限のデータ入出力に抑えることができ、バスインターフェース性能が向上する。したがって、高速アプリケーションシステムで、標準メモリＬＳＩでは実現できない高い性能を実現できる。
【００９８】
また、ＳｉＰにシリアル通信チップやアナログチップやＵＳＢチップなどを搭載する場合には、それらのインターフェースの一部をメモリＬＳＩに載せ換えることができる。
【００９９】
次に、図７および図８により、本実施の形態１の半導体装置の製造方法を適用して、ＳｉＰに搭載しているＳｏＣとメモリＬＳＩのアドレス空間の整合を図ったメモリＬＳＩの仕様改良の一例を説明する。
【０１００】
図７は、従来の標準品であるメモリＬＳＩの構成例を示すブロック図、図８は、本実施の形態１の方法により設計・製造したメモリＬＳＩの構成例を示すブロック図である。
【０１０１】
図７に示すように、従来の標準品メモリＬＳＩは、例えばフラッシュメモリ７００とされ、メモリセルアレイ７０１、メモリソース電源回路７０２、Ｘアドレスデコーダ７０３、Ｙアドレスデコーダ７０４、データラッチ・センスアンプ７０５、オール判定回路７０６、カラムスイッチ７０７、内部電源回路７０８、データ入力バッファ７０９、データ出力バッファ７１０、コマンドデコードコントローラ７１１、アドレスマルチプレクサ７１２、制御信号バッファ７１３などから構成されている。
【０１０２】
そして、メモリソース電源回路７０２はメモリセルアレイ７０１，データ入力バッファ７０９，データ出力バッファ７１０，Ｘアドレスデコーダ７０３，内部電源回路７０８と接続され、Ｘアドレスデコーダ７０３は内部電源回路７０８，メモリセルアレイ７０１，Ｙアドレスデコーダ７０４，データラッチ・センスアンプ７０５，カラムスイッチ７０７，コマンドデコードコントローラ７１１と接続され、メモリセルアレイ７０１はデータラッチ・センスアンプ７０５と接続され、Ｙアドレスデコーダ７０４はデータラッチ・センスアンプ７０５，カラムスイッチ７０７，コマンドデコードコントローラ７１１と接続され、データラッチ・センスアンプ７０５はオール判定回路７０６，カラムスイッチ７０７と接続され、オール判定回路７０６はアドレスマルチプレクサ７１２と接続され、カラムスイッチ７０７はデータ入力バッファ７０９，データ出力バッファ７１０と接続され、内部電源回路７０８はコマンドデコードコントローラ７１１と接続され、データ入力バッファ７０９はデータ出力バッファ７１０，アドレスマルチプレクサ７１２と接続され、データ出力バッファ７１０はアドレスマルチプレクサ７１２と接続され、コマンドデコードコントローラ７１１はアドレスマルチプレクサ７１２，制御信号バッファ７１３と接続され、アドレスマルチプレクサ７１２は制御信号バッファ７１３と接続され、Ｘアドレス信号がＸアドレスデコーダ７０３に入力され、Ｙアドレス信号がＹアドレスデコーダ７０４に入力され、ＣＤＥ＿ＢＡＲ（チップデータイネーブル信号），ＣＥ＿ＢＡＲ（チップイネーブル信号），ＯＥ＿ＢＡＲ（アウトプットイネーブル信号），ＷＥ＿ＢＡＲ（ライトイネーブル信号），ＳＣ（シリアルクロック信号）が制御信号バッファ７１３に入力され、コマンドデコードコントローラ７１１からＲ／Ｂ＿ＢＡＲ（レディビジイ信号）が出力され、Ｉ／Ｏ（データ入出力Ｉ／Ｏ）がチップ全体に入出力され、電源電圧Ｖｃｃ，Ｖｄｄ，Ｖｓｓがチップ全体に入力されている。
【０１０３】
図７に示す標準品のメモリＬＳＩは、必要最低限度の機能で、最大限のシステムへの仕様統合を図れる仕様で構成される。
【０１０４】
一方、図８に示すように、本実施の形態１の方法により設計・製造され、ＳｉＰに搭載されるＳｏＣとアドレス空間の整合を図ったメモリＬＳＩは、例えば多値フラッシュメモリ８００とされ、メモリセルはメモリセルアレイ８０１ａ，８０１ｂから構成されている。そして、図７に示すフラッシュメモリ７００にさらにＺアドレスデコーダ８１４が付加され、Ｚアドレス信号が入力されている。すなわち、アドレス空間が３次元空間となっている。
【０１０５】
このような構成にすることにより、１チップのメモリＬＳＩに対し、高速インターフェースを要するアプリケーション格納領域と標準のデータ格納領域をアドレス空間で分類することが可能となる。
【０１０６】
この場合、制御信号として、ＳｉＰに混載するＳｏＣからの独自の信号をメモリＬＳＩに入力してもよい。
【０１０７】
また、データ構成を×８や×１６や×３２といった標準構成から、×１２や×２０などに改良してもよい。
【０１０８】
次に、図９により、本実施の形態１の半導体装置の製造方法を適用して、ＳｉＰに搭載するＳｏＣとメモリＬＳＩのチップ寸法仕様の整合を図ったメモリＬＳＩの一例を説明する。
【０１０９】
図９は、本実施の形態１の方法により設計・製造したメモリＬＳＩのチップレイアウトを示す図である。
【０１１０】
図９に示すように、本実施の形態１のメモリＬＳＩのチップ９００は、例えば、メモリセルアレイ９０１、Ｘデコーダ９０２、Ｙデコーダ９０３、周辺回路９０４、ヒューズ９０５、ボンディングパッド９０６などから構成される。
【０１１１】
ボンディングパッド９０６の位置は、メモリＬＳＩのチップ９００の一辺付近に一列に整列して配置されている。これは、ＳｏＣと混載する際のボンディングワイヤ空間の最適化を図れるボンディングパッド位置を適正化してレイアウトしたものである。また、テスト容易化を考慮して、ボンディングパッド９０６をレイアウトしたものでもある。
【０１１２】
また、ヒューズ９０５は、チップ９００の一辺付近にある周辺回路９０４内の端の方に配置されている。これは、ヒューズ９０５はパッシベーションの開口を伴うので、信頼性を保証するためヒューズ開口領域を適正化してレイアウトしたものである。
【０１１３】
また、チップ厚９０７については、ＳｉＰのパッケージ厚に応じたチップ厚を適用している。
【０１１４】
次に、図１０により、本実施の形態１の半導体装置の製造方法を適用して、ＳｉＰに搭載するＳｏＣとメモリＬＳＩのボンディングパッド仕様の整合を図ったボンディングパッド部の一例を説明する。
【０１１５】
図１０は、本実施の形態１の方法により設計・製造したメモリＬＳＩのボンディングパッド部の構造を示す断面図である。
【０１１６】
図１０に示すように、本実施の形態１のメモリＬＳＩのボンディングパッド部は、例えば、ボンディングパッド１００１の上にパッシベーション膜１００２を堆積させ、その上にポリイミド膜１００３を堆積させ、ボンディングパッド１００１の一部分を露出させるように、ポリイミド膜１００３とパッシベーション膜１００２を開口して作成される。
【０１１７】
従来のボンディング仕様は、小パッド領域で多ピン数のＳｏＣと大パッド領域で小ピン数のメモリＬＳＩとなっていたため、それぞれのボンディングパッドは必ずしも同一の構造・寸法ではなかった。
【０１１８】
そこで、本実施の形態１では、同一基板上にダイボンディングされるＳｏＣとメモリＬＳＩのワイヤボンディングプロセスを統一し、寸法ａ，ｂ，ｃ，ｄ，ｅなどのパッド構造の整合を図った。
【０１１９】
ボンディング整合と品質信頼性に関わるパラメータは、ポリイミド膜１００３とパッシベーション膜１００２の開口寸法ａ，ｂならびにボンディングパッドの厚さｅである。
【０１２０】
ポリイミドとパッシベーションの開口寸法ａ，ｂはレイアウト設計で整合を図り、ボンディングパッドの厚さｅはウエハ製造プロセス仕様で整合を図る。
【０１２１】
次に、図１１により、本実施の形態の半導体装置の製造方法を適用して、ＳｉＰに搭載するＳｏＣとメモリＬＳＩのスクライブライン仕様の整合を図ったメモリＬＳＩの一例を説明する。
【０１２２】
図１１は、本実施の形態１の方法により設計・製造したメモリＬＳＩウエハにおけるチップレイアウトを示す図であり、右側の部分はチップ拡大図である。
【０１２３】
図１１に示すように、本実施の形態１のメモリＬＳＩウエハ１１０１には、同一寸法の複数のメモリＬＳＩチップ１１０２が縦横に配列されている。そして、図中のチップ１１０２の拡大図から分かるように、メモリＬＳＩの実際の領域よりもチップサイズが大きくなるようにスクライブライン１１０３がレイアウトされている。これは、ＳｏＣのチップサイズと整合を図るためである。
【０１２４】
ＳｏＣと同じスクライブライン仕様をメモリＬＳＩに採用することにより、ダイシングプロセスの整合を図ることができる。
【０１２５】
また、ＳｉＰに搭載するＳｏＣとメモリＬＳＩに対するボンディング可能性を考慮してメモリＬＳＩのチップサイズを整合することも可能である。
【０１２６】
また、ＳｏＣに対し、熱膨張を考慮したＳｉＰ品質信頼性確保と、ワイヤボンディング空間確保を実現するチップサイズの整合を図ることも可能である。
【０１２７】
したがって、本実施の形態１の半導体装置の製造方法によれば、ＳｉＰ技術に合わせたアセンブリ仕様の選択が可能となり、ＳｉＰアセンブリプロセスマージンを確保することで、新規技術導入に伴う新規製造装置への投資が抑制される。
【０１２８】
また、メモリにＳｏＣを合わせるのではなく、ＳｏＣにメモリ仕様を合わせる設計が可能となり、ＳｏＣ設計コンセプトの自由度が拡大する。
【０１２９】
また、短納期で市場に投入することが可能となり、メモリ供給リスク回避による確実な市場投入と売上（回収益）が確保できる。
【０１３０】
また、在庫が削減し、ＳｉＰ部品としてのＳｏＣとメモリＬＳＩの同時供給によるキャッシュフローが向上する。
【０１３１】
また、メモリＩＰ財産が蓄積され、リピート設計時の小修正対応によるＳｉＰ設計生産性の向上が図れる。
【０１３２】
（実施の形態２）
次に、図１２および図１３により、本発明の実施の形態２の半導体装置の製造方法を説明する。図１２は本実施の形態２の半導体装置（ＳｉＰ）の製造方法におけるネットワークインフラストラクチャを示す図であり、図１３は本実施の形態２である半導体装置の製造方法において、情報データベースを介したビジネスモデルを示す図である。図１２において、実線矢印は情報の流れを示し、破線矢印は物流を示す。
【０１３３】
本実施の形態２は、前記実施の形態１の変形例であり、本実施の形態２の半導体装置の製造方法で製造される半導体装置は、前記実施の形態１と同じく、ＳｏＣ（第１の半導体チップ、システムＬＳＩ）とメモリＬＳＩ（第２の半導体チップ）とを単一パッケージに搭載したＳｉＰである。
【０１３４】
まず、図１２により、本実施の形態２の半導体装置の製造方法におけるネットワークおよびそれに接続されるデータベースなどを説明する。本実施の形態２におけるネットワークは、例えばＳｉＰ開発設計整合情報基幹ネットワーク１２００とされ、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１、最上位システム開発部門１２０２、ＳｉＰシステム機能設計部門（ＳｏＣ）１２０３、ＳｉＰシステム機能設計部門（メモリ）１２０４、ＳｉＰ論理設計部門（ＳｏＣ）１２０５、ＳｉＰ論理設計部門（メモリ）１２０６、ＳｉＰレイアウト設計部門（ＳｏＣ）１２０７、ＳｉＰレイアウト設計部門（メモリ）１２０８、ＳｏＣチップレチクルワーク部門１２０９、メモリチップレチクルワーク部門１２１０、ＳｏＣウエハファブリケーション（ウエハ製造）部門１２１１、メモリウエハファブリケーション（ウエハ製造）部門１２１２などと電子通信回線を介して接続されている。ＳｉＰ開発設計整合情報基幹ネットワーク１２００は、ＳｉＰを構成する半導体チップ仕様の共有情報を蓄積したデータベースサーバを共有する、ＳｉＰ開発のための設計整合情報の基幹ネットワークである。
【０１３５】
ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１は、ＳｏＣ（システムＬＳＩ）やメモリＬＳＩなどのＳｉＰを構成する半導体チップの仕様などを共有情報として保存するデータベースであり、その共有情報は各部門での設計・製造に利用される。また、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１は、その共有情報に基づいて、ＳｏＣやメモリＬＳＩなどの半導体チップ並びにＳｉＰのテストプログラムを自動生成する。
【０１３６】
次に、本実施の形態２において、上記ネットワークおよびデータベースを利用した半導体装置の設計・製造フローを説明する。
【０１３７】
まず、最上位システム開発部門１２０２において、ＳｉＰシステムにおける最上位システム開発を行う。この際、ＳｉＰ開発設計整合情報基幹ネットワーク１２００を介して、機能論理や分離仕様などの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらシステム開発を行う。そして、ＳｏＣとメモリのシステム機能分離を行い、ＳｏＣとメモリを並行して開発・設計する。
【０１３８】
次に、ＳｉＰシステム機能設計部門（ＳｏＣ）１２０３において、ＳｏＣの機能設計を行う。この際、ＳｉＰ開発設計整合情報基幹ネットワーク１２００を介して、機能論理仕様やメモリアクセス仕様などの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながら機能設計を行う。そして、ＳｏＣ機能記述を作成し、次の部門へ引き継ぐ。
【０１３９】
一方、ＳｉＰシステム機能設計部門（メモリ）１２０４においては、並行して、メモリＬＳＩの機能設計を行う。この際、ＳｉＰ開発設計整合情報基幹ネットワーク１２００を介して、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と必要データ容量やアドレス方式などの共有情報を送受信しながら機能設計を行う。そして、メモリ機能記述を作成し、次の部門へ引き継ぐ。
【０１４０】
次に、ＳｉＰ論理設計部門（ＳｏＣ）１２０５において、ＳｏＣの論理設計を行う。この際、同様にして、機能論理やメモリアクセスなどの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながら論理設計を行う。そして、ＳｏＣネットリストを作成し、次の部門へ引き継ぐ。
【０１４１】
一方、ＳｉＰ論理設計部門（メモリ）１２０６においては、並行して、メモリＬＳＩの論理設計を行う。この際、同様にして、メモリアドレス空間やアクセス制御論理などの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながら論理設計を行う。そして、メモリネットリストを作成し、次の部門へ引き継ぐ。
【０１４２】
次に、ＳｉＰレイアウト設計部門（ＳｏＣ）１２０７において、ＳｏＣのレイアウト設計を行う。この際、同様にして、パッド位置やスクライブライン幅やチップサイズやチップ形状などの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらレイアウト設計を行う。そして、ＳｏＣレイアウトデータを作成し、次の部門へ引き継ぐ。
【０１４３】
一方、ＳｉＰレイアウト設計部門（メモリ）１２０８においては、並行して、メモリＬＳＩのレイアウト設計を行う。この際、同様にして、パッド位置やスクライブライン幅やチップサイズやチップ形状などの共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらレイアウト設計を行う。そして、メモリレイアウトデータを作成し、次の部門へ引き継ぐ。
【０１４４】
次に、ＳｏＣチップレチクルワーク部門１２０９において、ＳｏＣチップのレチクル作成を行う。この際、同様にして、共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらレチクル作成を行う。そして、ＳｏＣレチクルセットを次の部門へ引き継ぐ。
【０１４５】
一方、メモリチップレチクルワーク部門１２１０においては、並行して、メモリＬＳＩのレチクル作成を行う。この際、同様にして、共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらレチクル作成を行う。そして、メモリレチクルセットを次の部門へ引き継ぐ。
【０１４６】
次に、ＳｏＣウエハファブリケーション（ウエハ製造）部門１２１１において、ＳｏＣウエハの製造を行う。この際、同様にして、共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらＳｏＣウエハの製造を行う。そして、ＳｏＣウエハを次の部門へ引き継ぐ。
【０１４７】
一方、メモリウエハファブリケーション（ウエハ製造）部門１２１２においては、並行して、メモリウエハの製造を行う。この際、同様にして、共有情報をＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１と送受信しながらメモリウエハの製造を行う。そして、メモリウエハを次の部門へ引き継ぐ。
【０１４８】
次に、ＳｏＣウエハテスト部門１２１３において、ＳｏＣウエハのテストを行う。この際、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１の共有情報に基づいて自動生成されたＳｏＣテストプログラムを使用してＳｏＣウエハのテストを行う。そして、ＳｏＣチップを次の部門へ引き継ぐ。
【０１４９】
一方、メモリウエハテスト部門１２１４においては、並行して、メモリウエハのテストを行う。この際、同様にして、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１の共有情報に基づいて自動生成されたメモリテストプログラムを使用してメモリウエハのテストを行う。そして、メモリチップを次の部門へ引き継ぐ。
【０１５０】
次に、ＳｉＰアセンブリ・テスト部門１２１５において、ＳｏＣチップとメモリチップをアセンブリしてＳｉＰを製造し、ＳｉＰのテストを行う。この際、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１の共有情報に基づいて自動生成されたＳｉＰテストプログラムを使用してＳｉＰのテストを行う。そして、ＳｉＰをＳｉＰ顧客１２１６へ引き渡す。
【０１５１】
次に、図１３により、本実施の形態２における情報データベースを介したビジネスモデルを説明する。図１３では、ＳｉＰ・ＳｏＣ・メモリＬＳＩの開発・設計・製造を行う部門をそれぞれ最上位システム開発部門１２０２、ＳｉＰ（ＳｏＣ）開発部門１３０１、ＳｉＰ特化メモリ開発部門１３０２、ファウンドリ部門１３０３、アセンブリ部門１３０４に分け、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１との情報の送受信の様子を示す。
【０１５２】
ＳｉＰ（ＳｏＣ）開発部門１３０１には、図１２で示したＳｉＰシステム機能設計部門（ＳｏＣ）１２０３、ＳｉＰ論理設計部門（ＳｏＣ）１２０５、ＳｉＰレイアウト設計部門（ＳｏＣ）１２０７が含まれ、ＳｉＰ特化メモリ開発部門１３０２には、図１２で示したＳｉＰシステム機能設計部門（メモリ）１２０４、ＳｉＰ論理設計部門（メモリ）１２０６、ＳｉＰレイアウト設計部門（メモリ）１２０８が含まれる。また、ファウンドリ部門１３０３には、ＳｏＣチップレチクルワーク部門１２０９、メモリチップレチクルワーク部門１２１０、ＳｏＣウエハファブリケーション部門１２１１、メモリウエハファブリケーション部門１２１２、ＳｏＣウエハテスト部門１２１３、メモリウエハテスト部門１２１４が含まれる。また、アセンブリ部門１３０４は、ＳｉＰアセンブリ・テスト部門１２１５に対応している。
【０１５３】
まず、最上位システム開発部門１２０２において、営業からの要求によりシステム企画を行い（ステップＳ１３１０）、顧客に企画書を示すことにより顧客からＳｉＰを受注する（ステップＳ１３１１）。
【０１５４】
次に、最上位システムの設計を行い（ステップＳ１３１２）、システムの機能分割を行う（ステップＳ１３１３）。この際、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１内の機能論理分離の情報を送受信する。
【０１５５】
次に、ＳｉＰ（ＳｏＣ）開発部門１３０１において、ＳｏＣシステム機能設計（ステップＳ１３１４）、ＳｏＣ論理設計（ステップＳ１３１５）、ＳｏＣレイアウト設計（ステップＳ１３１６）を順次行う。この際、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１内の各種情報を送受信しながら設計を進める。
【０１５６】
一方、ＳｉＰ特化メモリ開発部門１３０２においては、メモリシステム設計（ステップＳ１３１７）、メモリ論理設計（ステップＳ１３１８）、メモリレイアウト設計（ステップＳ１３１９）を順次行う。この際、同様にして、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１内の各種情報を送受信しながら設計を進める。
【０１５７】
また、各設計の終了ごとに最上位システム開発部門１２０２においてレビューとサインオフが行われ、論理設計情報を基にウエハテストプログラム１３０５、ＳｉＰテストプログラム１３０６が作成され、ウエハテストプログラム１３０５はファウンドリ部門１３０３へ、ＳｉＰテストプログラム１３０６はアセンブリ部門へ提供される。レイアウト設計情報を基にＳｏＣレチクル１３０７およびメモリレチクル１３０８が作成され、ファウンドリ部門１３０３へ提供される。
【０１５８】
以上述べた本実施の形態２の半導体装置の製造方法の特徴を要約すると以下のようになる。
【０１５９】
（１）各開発・設計部門は、ＳｉＰ開発設計整合情報基幹ネットワーク１２００上でＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１のデータを共有し、最終形態であるＳｉＰの設計最適化を実現する。
【０１６０】
（２）1つのシステム仕様を1つのＳｉＰで実現するまで、メモリ開発とＳｏＣ開発の２つの大きなパスに分かれる。
【０１６１】
（３）ＳｉＰ構成チップ仕様共有情報データベースサーバの入出力情報は、システム開発・機能設計・論理設計・レイアウト設計の各部門との間で共有されながら、ＳｉＰの設計段階が進んでいく。
【０１６２】
（４）ＳｉＰ構成チップ仕様共有情報データベースサーバの出力であるテストプログラムは、ＳｉＰ構成チップ仕様共有情報データベースサーバ１２０１内でシステム機能分離・機能記述・ネットリストに基づき、自動的にＳｏＣ用・メモリ用・ＳｉＰ用に分離されて、各々ＳｏＣウエハテスト部門１２１３、メモリウエハテスト部門１２１４、ＳｉＰアセンブリ・テスト部門１２１５へ提供され、各々のテストが実施される。
【０１６３】
したがって、本実施の形態２の半導体装置の製造方法によれば、前記実施の形態１と同様の効果を得ることができる。
【０１６４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６５】
例えば、以上の説明における部門とは、同一会社内の部門に限られず、各部門は別会社であってもよい。
【０１６６】
また、アセンブリ部門が提供するＳｉＰ構成チップのアセンブリ仕様のライブラリデータベースに基づきＳｏＣとメモリＬＳＩを設計してもよい。
【０１６７】
また、ＳｉＰ基板会社が提供するＳｉＰ構成チップのアセンブリ仕様のライブラリデータベースに基づきＳｏＣとメモリＬＳＩを設計してもよい。
【０１６８】
また、ＳｉＰ構成チップのボンディングパッドの接続に、ワイヤボンディング方式を用いずフリップチップ方式を用いても良い。
【産業上の利用可能性】
【０１６９】
極めて短納期で市場投入に対応するＳｏＣ製品搭載ＳｉＰ、非常に高いパフォーマンスが要求されるＳｉＰ、非常に高度のアセンブリ技術を必要とするチップ組合せによるＳｉＰ、ＳｏＣの製品グループで標準化（小修正の使いまわし）を図れるＳｉＰなどに本出願に係る発明を適用することにより、最大の効果が得られる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の実施の形態１の半導体装置（ＳｉＰ）の製造方法を示すフロー図である。
【図２】本発明の実施の形態１の半導体装置の製造方法において、ＳｉＰの開発手順を示すフロー図である。
【図３】本発明の実施の形態１のＳｉＰ開発において、ＳｏＣに整合させるメモリＬＳＩを設計するための設計先行情報の共有レベルを示す図である。
【図４】本発明の実施の形態１のＳｉＰ開発において、ＳｉＰシステム性能目的別に分類した先行共有情報レベルを示す図である。
【図５】従来の方法により製造したＳｏＣとメモリＬＳＩを搭載するＳｉＰの構成例を示すブロック図である。
【図６】本発明の実施の形態１の方法により設計・製造したＳｏＣとメモリＬＳＩを搭載するＳｉＰの構成例を示すブロック図である。
【図７】従来の標準品であるメモリＬＳＩの構成例を示すブロック図である。
【図８】本発明の実施の形態１の方法により設計・製造したメモリＬＳＩの構成例を示すブロック図である。
【図９】本発明の実施の形態１の方法により設計・製造したメモリＬＳＩのチップレイアウトを示す図である。
【図１０】本発明の実施の形態１の方法により設計・製造したメモリＬＳＩのボンディングパッド部の構造を示す断面図である。
【図１１】本発明の実施の形態１の方法により設計・製造したメモリＬＳＩウエハにおけるチップレイアウトを示す図である。
【図１２】本発明の実施の形態２の半導体装置（ＳｉＰ）の製造方法におけるネットワークインフラストラクチャを示す図である。
【図１３】本発明の実施の形態２である半導体装置の製造方法において、情報データベースを介したビジネスモデルを示す図である。
【符号の説明】
【０１７１】
１００  ＳｉＰ特化メモリチップデータベース
１０１  システム機能レベル
１０２  システム論理レベル
１０３  チップレイアウトレベル
１０４  ウエハファブリケーションプロセスレベル
１０５  アセンブリレベル
１０６  ＳｉＰ（ＳｏＣ）開発部門
１０７  メモリ開発部門
１０８  ファウンドリファブリケーション
１０９  ＳｉＰアセンブリ
５００，６００  ＳｉＰ
５０１，６０１  ＣＰＵコア
５０２，６０２  ＤＳＰコア
５０３，６０３  キャッシュＳＲＡＭ
５０４，６０４  メモリマネージメントユニット
５０５，６０５  クロックパルスジェネレータ
５０６，６０６  ダイレクトメモリアクセスコントローラ
５０７，６０７  キャッシュメモリアクセスコントローラ
５０８，６０８  バスステートコントローラ
５０９，６０９  周辺バスコントローラ
５１０，６１０  ＵＳＢファンクションコントローラ
５１１，６１１  ＵＳＢホストコントローラ
５１２，６１２  ＬＣＤコントローラ
５１３，６１３  タイミング制御ユニット
５１４，６１４  Ｄ／Ａコンバータ
５１５，６１５  Ａ／Ｄコンバータ
５１６，６１６  シリアルコミュニケーションインターフェース
５１７，６１７  アナログフロントエンドインターフェース
５１８，６１８  オーディオＣＯＤＥＣインターフェース
５１９，６１９  ＰＣカードインターフェース
５２０，６２０  外部フラッシュインターフェース
５２１，６２１  外部ＳＲＡＭインターフェース
５２２，６２２  外部ＤＲＡＭインターフェース
５２３ａ，５２３ｂ，５２３ｃ，６２３ａ，６２３ｂ，６２３ｃ  アドレスコントローラ
５２４ａ，５２４ｂ，５２４ｃ，６２４ａ，６２４ｂ，６２４ｃ  ＥＣＣコントローラ
５２５ａ，５２５ｂ，５２５ｃ，６２５ａ，６２５ｂ，６２５ｃ  コマンドコントローラ
５２６ａ，５２６ｂ，５２６ｃ，６２６ａ，６２６ｂ，６２６ｃ  データＩ／Ｏコントローラ
５２７，６２７  ウエアレベリングコントローラ
５２８，６２８  ＣＰＵバス
５２９，６２９  インターナルバス
５３０ａ，５３０ｂ，５３０ｃ，６３０ａ，６３０ｂ，６３０ｃ  周辺バス
５３１，６３１  ＳｏＣ
５３２，６３２  フラッシュメモリ
５３３ ，６３３ ＳＲＡＭ
５３４ ，６３４ ＤＲＡＭ
７００  フラッシュメモリ
７０１，８０１ａ，８０１ｂ，９０１  メモリセルアレイ
７０２，８０２  メモリソース電源回路
７０３，８０３  Ｘアドレスデコーダ
７０４，８０４  Ｙアドレスデコーダ
７０５，８０５  データラッチ・センスアンプ
７０６，８０６  オール判定回路
７０７，８０７  カラムスイッチ
７０８，８０８  内部電源回路
７０９，８０９  データ入力バッファ
７１０，８１０  データ出力バッファ
７１１，８１１  コマンドデコードコントローラ
７１２，８１２  アドレスマルチプレクサ
７１３，８１３  制御信号バッファ
８００  多値フラッシュメモリ
８１４  Ｚアドレスデコーダ
９００，１１０２  チップ
９０２  Ｘデコーダ
９０３  Ｙデコーダ
９０４  周辺回路
９０５  ヒューズ
９０６，１００１  ボンディングパッド
９０７  チップ厚
１００２  パッシベーション膜
１００３  ポリイミド膜
１１０１  メモリＬＳＩウエハ
１１０３  スクライブライン
１２００  ＳｉＰ開発設計整合情報基幹ネットワーク
１２０１  ＳｉＰ構成チップ仕様共有情報データベースサーバ
１２０２  最上位システム開発部門
１２０３  ＳｉＰシステム機能設計部門（ＳｏＣ）
１２０４  ＳｉＰシステム機能設計部門（メモリ）
１２０５  ＳｉＰ論理設計部門（ＳｏＣ）
１２０６  ＳｉＰ論理設計部門（メモリ）
１２０７  ＳｉＰレイアウト設計部門（ＳｏＣ）
１２０８  ＳｉＰレイアウト設計部門（メモリ）
１２０９  ＳｏＣチップレチクルワーク部門
１２１０  メモリチップレチクルワーク部門
１２１１  ＳｏＣウエハファブリケーション部門
１２１２  メモリウエハファブリケーション部門
１２１３  ＳｏＣウエハテスト部門
１２１４  メモリウエハテスト部門
１２１５  ＳｉＰアセンブリ・テスト部門
１２１６  ＳｉＰ顧客
１３０１  ＳｉＰ（ＳｏＣ）開発部門
１３０２  ＳｉＰ特化メモリ開発部門
１３０３  ファウンドリ部門
１３０４  アセンブリ部門
１３０５  ウエハテストプログラム
１３０６  ＳｉＰテストプログラム
１３０７  ＳｏＣレチクル
１３０８  メモリレチクル
Ｖｃｃ，Ｖｄｄ，Ｖｓｓ  電源電圧
【図１】
2005123500.tif 000003
【図２】
2005123500.tif 000004
【図３】
2005123500.tif 000005
【図４】
2005123500.tif 000006
【図５】
2005123500.tif 000007
【図６】
2005123500.tif 000008
【図７】
2005123500.tif 000009
【図８】
2005123500.tif 000010
【図９】
2005123500.tif 000011
【図１０】
2005123500.tif 000012
【図１１】
2005123500.tif 000013
【図１２】
2005123500.tif 000014
【図１３】
2005123500.tif 000015