(57)【要約】【課題】帯域により使用可能なアクティブフィルタの周波数帯域の制限を緩和することが可能な演算増幅器およびアクティブフィルタ、並びにデータ伝送システムを提供する。【解決手段】  各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタＱ１１および第２のトランジスタＱ１２を有し、第２のトランジスタＱ１２のコレクタから出力信号を供給するエミッタ共通差動増幅回路１１と、エミッタ共通差動増幅回路１１のコレクタ出力により駆動されるエミッタ接地増幅段１２と、を有し、エミッタ接地増幅段１２は、トランジスタＱ１５のコレクタとベース間に接続された２つの容量素子Ｃ１１，Ｃ１２の直列回路１２１と、直列回路１２１の容量素子同士の接続点と接地電位間に接続された抵抗素子Ｒ１１と、を有する。【選択図】      図４
2005210222.tif 000002
【特許請求の範囲】
【請求項１】
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタから出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路のコレクタ出力により駆動されるエミッタ接地増幅段と、を有し、
上記エミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
演算増幅器。
【請求項２】
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのドレインから出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路のドレイン出力により駆動されるソース接地増幅段と、を有し、
上記ソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
演算増幅器。
【請求項３】
上記ソース接地増幅段は、上記直列回路と上記ドレイン間に接続された抵抗素子を、
さらに有する請求項２記載の演算増幅器。
【請求項４】
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタから第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタから第２の出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路の第１のコレクタ出力により駆動される第１のエミッタ接地増幅段と、
上記エミッタ共通差動増幅回路の第２のコレクタ出力により駆動される第２のエミッタ接地増幅段と、を有し、
上記第１のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
演算増幅器。
【請求項５】
上記第１および第２のエミッタ接地増幅段の各々は、ダーリントン接続されたエミッタフォロワ段を含む
請求項４記載の演算増幅器。
【請求項６】
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のドレインから第１の出力信号を供給し、上記第２のトランジスタの第２のドレインから第２の出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路の第１のドレイン出力により駆動される第１のソース接地増幅段と、
上記ソース共通差動増幅回路の第２のドレイン出力により駆動される第２のソース接地増幅段と、を有し、
上記第１のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
演算増幅器。
【請求項７】
上記第１および第２のソース接地増幅段の各々はは、上記直列回路と上記ドレイン間に接続された抵抗素子を、
さらに有する請求項６記載の演算増幅器。
【請求項８】
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタから出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路のコレクタ出力により駆動されるエミッタ接地増幅段と、を有し、
上記エミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
アクティブフィルタ。
【請求項９】
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのドレインから出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路のドレイン出力により駆動されるソース接地増幅段と、を有し、
上記ソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
アクティブフィルタ。
【請求項１０】
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタから第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタから第２の出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路の第１のコレクタ出力により駆動される第１のエミッタ接地増幅段と、
上記エミッタ共通差動増幅回路の第２のコレクタ出力により駆動される第２のエミッタ接地増幅段と、を有し、
上記第１のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
アクティブフィルタ。
【請求項１１】
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のドレインから第１の出力信号を供給し、上記第２のトランジスタの第２のドレインから第２の出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路の第１のドレイン出力により駆動される第１のソース接地増幅段と、
上記ソース共通差動増幅回路の第２のドレイン出力により駆動される第２のソース接地増幅段と、を有し、
上記第１のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
アクティブフィルタ。
【請求項１２】
変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、
受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、
上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、
上記アクティブフィルタは、
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタから出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路のコレクタ出力により駆動されるエミッタ接地増幅段と、を有し、
上記エミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
データ伝送システム。
【請求項１３】
変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、
受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、
上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、
上記アクティブフィルタは、
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのドレインから出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路のドレイン出力により駆動されるソース接地増幅段と、を有し、
上記ソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の直列回路と、
上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
データ伝送システム。
【請求項１４】
変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、
受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、
上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、
上記アクティブフィルタは、
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のベース端子を差動入力とし、エミッタが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタから第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタから第２の出力信号を供給するエミッタ共通差動増幅回路と、
上記エミッタ共通差動増幅回路の第１のコレクタ出力により駆動される第１のエミッタ接地増幅段と、
上記エミッタ共通差動増幅回路の第２のコレクタ出力により駆動される第２のエミッタ接地増幅段と、を有し、
上記第１のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のエミッタ接地増幅段は、
コレクタとベース間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
データ伝送システム。
【請求項１５】
変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、
受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、
上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、
上記アクティブフィルタは、
演算増幅器と、
上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、
上記反転位相の入力に供給される入力電流による積分回路と、を有し、
上記演算増幅器は、
各々のゲート端子を差動入力とし、ソースが共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のドレインから第１の出力信号を供給し、上記第２のトランジスタの第２のドレインから第２の出力信号を供給するソース共通差動増幅回路と、
上記ソース共通差動増幅回路の第１のドレイン出力により駆動される第１のソース接地増幅段と、
上記ソース共通差動増幅回路の第２のドレイン出力により駆動される第２のソース接地増幅段と、を有し、
上記第１のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第１の直列回路と、
上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、
上記第２のソース接地増幅段は、
ドレインとゲート間に接続された少なくとも２つの容量素子の第２の直列回路と、
上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する
データ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばフィルタに適用される演算増幅器およびそれを備えたアクティブフィルタ、並びにデータ伝送システムに関するものである。
【背景技術】
【０００２】
集積回路（ＩＣ）上にフィルタを形成する手段として、アクティブフィルタがある。ＩＣ上にはインダクタが構成できない、また容量や抵抗素子は、素子値の制約があったり素子精度があまり良くなかったりするため、能動回路を用いた多種多様なアクティブフィルタが提案されている（たとえば、非特許文献１参照）。
【０００３】
それらのうち、演算増幅器（以下、オペアンプともいう）を用いた積分回路を基本としたフィルタ技術が広く知られている。
この方式にもその細部の実現方法により多数の種類があるが、一般的にいえば、多様な伝達関数を柔軟に実現可能であり、オペアンプ利得の充分高い低周波領域では、理論的特性と良く一致する。
【非特許文献１】アクティブフィルタの設計＜電子科学シリーズ＞５２、産報出版、柳沢  健・金光  磐  共著
【発明の開示】
【発明が解決しようとする課題】
【０００４】
オペアンプを用いた積分回路を基本としたフィルタ技術においては、周波数が高くなるとオペアンプの利得が低下し、理論的特性からのずれが大きくなり、結局オペアンプの周波数特性により使用できる周波数帯域が制限されてしまうという不利益がある。
以下、具体的な回路を用いてこの問題について説明する。
【０００５】
図１は、バイクワッド（Ｂｉｑｕａｄ）型と呼ばれる２次の低域通過フィルタを示す図である。
この回路を若干変更したり加減算回路を追加したりすることにより、あらゆる２次の伝達関数を実現することができる。あらゆる伝達関数は、２次の伝達関数の積に分解することができる。
分母が奇数次の場合、一つは１次の伝達関数となる。したがって、任意の２次の伝達関数が実現できれば、任意の伝達関数を実現することができる。
【０００６】
図１においてωo/sは積分回路を示している。ｋはＱを決める係数である。積分回路はオペアンプを用いる場合、図２のように実現される。
図２において、１がオペアンプである。オペアンプ１は、非反転位相入力端子（＋）が接地され、反転位相入力端子（−）が抵抗素子Ｒ１を介して入力信号Ｖｉｎの入力端子Ｔｉｎに接続され、出力端子と反転位相入力端子（−）間にキャパシタＣ１が接続されている。
この積分回路の伝達関数Ｔ（ｓ）は次のようになる。
【０００７】
【数１】
2005210222.tif 000003
【０００８】
実際のオペアンプはそれ自身が積分器の特性を有している。
図３は、オペアンプの特性を帯域ωuの積分特性としたときの等価回路を示している。この回路の伝達関数を求めると次のようになる。
【０００９】
【数２】
2005210222.tif 000004
【００１０】
この式を（１）式と較べると、オペアンプの特性を帯域ωuの積分特性とすることは、積分係数がωo/ωuだけずれることとωuに新たな極ができることを意味しているがわかる。
このような積分器をアクティブフィルタに用いると、新たに生成された極の影響により余剰に位相が廻り、一般的に２次の伝達関数のＱが本来の設計値より高くなり、周波数特性にピークを生じる。
そのため、オペアンプの帯域がアクティブフィルタの使用可能な周波数範囲を決めることになる。
【００１１】
具体的例として、オペアンプの一般的帯域を１００ＭＨｚとする。フィルタは高次になるほど、それを２次の伝達関数に分解したときの２次の要素にＱの高いものが現れる。そのＱを仮に５とすると、カットオフ周波数ではその段の利得は５となる。
その段の伝達関数の理論値からのずれの許容差を５％とすると、実現できるフィルタのカットオフ周波数の概算値は、１００ＭＨｚ÷５×０．０５＝１ＭＨｚということになる。
これ以上高いカットオフ周波数を実現しようとすると、理論値からのずれの許容値を大きく取るか、オペアンプの帯域を広げるか、あるいはオペアンプの帯域の影響を見込んで、計算上のＱを予め低く設計するといったことが必要とされる。
計算上のＱを予め低く設計することは、オペアンプの帯域が見込み値と異なったときに特性バラツキが大きくなることを意味している。
【００１２】
実際問題として、次数、フィルタの構成法、低域通過か、高域通過か、帯域通過かでも異なってくるが、概算として、１ＭＨｚの帯域までのオペアンプを使ったアクティブフィルタは容易に設計することができる。しかし、１ＭＨｚを越え出すと徐々に難しくなり、１０ＭＨｚを越えると非常に困難となる。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、帯域により使用可能なアクティブフィルタの周波数帯域の制限を緩和することが可能な演算増幅器およびそれを備えたアクティブフィルタ、並びにデータ伝送システムを提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１の観点の演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタ（ドレイン）から出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路のコレクタ（ドレイン）出力により駆動されるエミッタ（ソース）接地増幅段と、を有し、上記エミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の直列回路と、上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００１５】
本発明の第２の観点の演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタ（ドレイン）から第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタ（ドレイン）から第２の出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路の第１のコレクタ（ドレイン）出力により駆動される第１のエミッタ（ソース）接地増幅段と、上記エミッタ（ソース）共通差動増幅回路の第２のコレクタ（ドレイン）出力により駆動される第２のエミッタ（ソース）接地増幅段と、を有し、上記第１のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第１の直列回路と、上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、上記第２のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第２の直列回路と、上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００１６】
本発明の第３の観点のアクティブフィルタは、演算増幅器と、上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、上記反転位相の入力に供給される入力電流による積分回路と、を有し、上記演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタ（ドレイン）から出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路のコレクタ（ドレイン）出力により駆動されるエミッタ（ソース）接地増幅段と、を有し、上記エミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の直列回路と、上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００１７】
本発明の第４の観点のアクティブフィルタは、演算増幅器と、上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、上記反転位相の入力に供給される入力電流による積分回路と、を有し、上記演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタ（ドレイン）から第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタ（ドレイン）から第２の出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路の第１のコレクタ（ドレイン）出力により駆動される第１のエミッタ（ソース）接地増幅段と、上記エミッタ（ソース）共通差動増幅回路の第２のコレクタ（ドレイン）出力により駆動される第２のエミッタ（ソース）接地増幅段と、を有し、上記第１のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第１の直列回路と、上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、上記第２のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第２の直列回路と、上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００１８】
本発明の第４の観点のデータ伝送システムは、変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、上記アクティブフィルタは、演算増幅器と、上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、上記反転位相の入力に供給される入力電流による積分回路と、を有し、上記演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタまたは上記第２のトランジスタのコレクタ（ドレイン）から出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路のコレクタ（ドレイン）出力により駆動されるエミッタ（ソース）接地増幅段と、を有し、上記エミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の直列回路と、上記直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００１９】
本発明の第６の観点のデータ伝送システムは、変調したデジタルデータを所定の媒体を伝送させて受信するデータ伝送システムであって、受信したデジタルデータから所望の信号データを抽出するアクティブフィルタと、上記アクティブフィルタで抽出されたデジタルデータを復調する復調回路と、を有し、上記アクティブフィルタは、演算増幅器と、上記演算増幅器の出力端子と当該演算増幅器の反転位相の入力間に接続された容量素子と、上記反転位相の入力に供給される入力電流による積分回路と、を有し、上記演算増幅器は、各々のベース（ゲート）端子を差動入力とし、エミッタ（ソース）が共通に接続された第１のトランジスタおよび第２のトランジスタを有し、上記第１のトランジスタの第１のコレクタ（ドレイン）から第１の出力信号を供給し、上記第２のトランジスタの第２のコレクタ（ドレイン）から第２の出力信号を供給するエミッタ（ソース）共通差動増幅回路と、上記エミッタ（ソース）共通差動増幅回路の第１のコレクタ（ドレイン）出力により駆動される第１のエミッタ（ソース）接地増幅段と、上記エミッタ（ソース）共通差動増幅回路の第２のコレクタ（ドレイン）出力により駆動される第２のエミッタ（ソース）接地増幅段と、を有し、上記第１のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第１の直列回路と、上記第１の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有し、上記第２のエミッタ（ソース）接地増幅段は、コレクタ（ドレイン）とベース（ゲート）間に接続された少なくとも２つの容量素子の第２の直列回路と、上記第２の直列回路の容量素子同士の接続点と接地電位間に接続された少なくとも一つの抵抗素子と、を有する。
【００２０】
本発明によれば、たとえばバイクワッド（Ｂｉｑｕａｄ）型に代表されるオペアンプによる積分回路を用いたアクティブフィルタにおいて、オペアンプの帯域に制限されるために、その使用周波数が低い周波数に限定されていたものを、非常に簡便な手法により２次またはそれ以上の高次の積分特性を付加する。
これにより、オペアンプの帯域を拡げることなくフィルタの信号帯域における実効利得が増大する。
その結果、より高周波でのアクティブフィルタの実現、あるいはオペアンプの帯域を伸ばす必要がないので、より小電力のアクティブフィルタが実現される。
【発明の効果】
【００２１】
本発明によれば、演算増幅器の帯域により使用可能なアクティブフィルタの周波数帯域の制限を緩和することが可能となる利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２３】
図４は、本発明に係るオペアンプ（演算増幅器）の第１の実施形態を示す回路図である。
【００２４】
図４のオペアンプ１０は、差動増幅回路１１、エミッタ接地増幅回路（段）１２、出力段としてのエミッタフォロワ回路１３、差動入力端子ＴVi+ ，ＴVi- 、および出力端子ＴVoを主構成要素として有している。
【００２５】
差動増幅回路１１は、第１のトランジスタとしてのｐｎｐトランジスタＱ１１、第２のトランジスタとしてのｐｎｐトランジスタＱ１２、ｎｐｎトランジスタＱ１３，Ｑ１４、および電流源Ｉ１１を有している。
【００２６】
差動増幅回路１１において、トランジスタＱ１１のベースが差動入力端子ＴVi- に接続され、トランジスタＱ１２のベースが差動入力端子ＴVi+ に接続され、トランジスタＱ１１とＱ１２のエミッタ同士が共通に接続され、このエミッタ同士の接続点が電源電圧Ｖｃｃの供給ラインに接続された電流源Ｉ１１に接続されている。
トランジスタＱ１１のコレクタがトランジスタＱ１３のコレクタおよびベース、並びにトランジスタＱ１４のベースに接続され、トランジスタＱ１２のコレクタがトランジスタＱ１４のコレクタに接続されている。そして、トランジスタＱ１３，Ｑ１４のエミッタは基準電位（接地電位）Ｖｅｅに接続されている。
【００２７】
このように構成された差動増幅回路１１は、トランジスタＱ１１およびＱ１２によりエミッタ共通差動増幅器１１１が構成され、トランジスタＱ１３およびＱ１４により電流ミラー回路１１２が構成され、トランジスタＱ１２のコレクタ（トランジスタＱ１４のコレクタとの接続点）から出力信号を次段のエミッタ接地増幅回路１２に供給する。
【００２８】
エミッタ接地増幅回路１２は、差動増幅回路１１のコレクタ出力により駆動されるｎｐｎトランジスタＱ１５、電流源Ｉ１２、ミラー補償容量としての２つのキャパシタＣ１１，Ｃ１２の直列回路１２１、および抵抗素子Ｒ１１を有している。
【００２９】
エミッタ接地増幅回路１２において、トランジスタＱ１５のベースが差動増幅回路１１のトランジスタＱ１２のコレクタに接続され、エミッタが基準電位（接地電位）Ｖｅｅに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続された電流源Ｉ１２に接続されている。
直列回路１２１は、トランジスタＱ１５のコレクタとベース間に接続されている。具体的には、キャパシタＣ１１の第１電極がトランジスタＱ１５のコレクタに接続され、キャパシタＣ１１の第２電極がキャパシタＣ１２の第１電極に接続され、キャパシタＣ１２の第２電極がトランジスタＱ１５のベースに接続されている。
そして、抵抗素子Ｒ１１の一端が直列回路１２１のキャパシタＣ１１とＣ１２同士の接続点、すなわちキャパシタＣ１１の第２電極とキャパシタＣ１２の第１電極との接続点に接続され、他端が基準電位（接地電位）Ｖｅｅに接続されている。
【００３０】
出力バッファとしてのエミッタフォロワ回路１３は、ｎｐｎトランジスタＱ１６、および電流源Ｉ１３を有している。
【００３１】
トランジスタＱ１６のベースがエミッタ接地増幅回路１２のトランジスタＱ１５のコレクタに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続され、エミッタが基準電位（接地電位）Ｖｅｅに接続された電流源Ｉ１３および出力端子ＴVoに接続されている。
【００３２】
このような構成を有するオペアンプ１０において、トランジスタＱ１１，Ｑ１２からなるエミッタ共通差動増幅器１１１の出力を、トランジスタＱ１３，Ｑ１４からなる電流ミラー回路１１２で受けて、次段エミッタ接地回路１２のトランジスタＱ１５を駆動し、さらに最終段のエミッタフォロワ回路１３により出力Ｖｏが取り出される。
【００３３】
本実施形態に係るオペアンプ１０においては、エミッタ接地増幅回路１２のトランジスタＱ１５のコレクタ出力からベース入力へ、２つの直列キャパシタＣ１１とＣ１２によりなるミラー補償容量が接続されている。さらに、キャパシタＣ１１とＣ１２の接続点が抵抗素子Ｒ１１を介して接地されている。
ミラー補償容量は、エミッタ接地段を広い周波数範囲にわたり積分特性（伝達関数が1/sで位相が−π／２）を保ち負帰還路を安定に保つ。
【００３４】
図５は、一般的なミラー補償回路段を示す図である。
伝達コンダクタンスＧｍが充分大きい場合の図５の回路の伝達関数は次式で与えられる。
【００３５】
【数３】
2005210222.tif 000005
【００３６】
図６は、図５の回路の周波数に対する振幅応答特性を示す図である。
よく知られているように、図５の回路の振幅応答は、図６に示すように、周波数に反比例する。
【００３７】
図７は、図５の回路の周波数に対する位相応答特性を示す図である。
図７中、（ａ）はＤＣの利得が無限大となる理想の場合の位相応答特性を示し、（ｂ）で示す曲線はＤＣ利得が有限の場合の位相応答特性を示している。
位相は、図７に示すように、ある程度の周波数以上では常に−π／２である。オペアンプは、入力に対して出力は反転しているので、入力に対する出力の位相は正確には-2/3πであるが、位相は有限利得のＤＣを基準にとる。
一般のオペアンプは、このような特性により位相余裕／利得余裕を確保して負帰還回路を安定に保つ。
【００３８】
次に、本実施形態に係るオペアンプにおける伝達関数と振幅・位相応答を説明する。
図８は、本実施形態に係るオペアンプにおけるミラー補償回路段の等価回路を示す図である。
伝達コンダクタンスＧｍが充分大きいとして図８の等価回路の伝達関数を求めると次式で表される。
【００３９】
【数４】
2005210222.tif 000006
【００４０】
この式からも明らかなように、単純な積分特性ではなく、｛  ｝で括られたゼロを与える項が生成される。
【００４１】
図９は、図８の回路の周波数に対する振幅応答特性を示す図である。
図９において、ゼロを示すωzは（４）式より明らかなように、キャパシタＣ１１とＣ１２の容量値Ｃ1 とＣ2 の和と抵抗素子Ｒ１１の抵抗値Ｒから決まる。
図９に示すように、ωzより高い周波数では、図８の回路は１次の応答を示し、ωzより低い周波数では２次の応答を示す。
【００４２】
図１０は、図８の回路の周波数に対する位相応答特性を示す図である。
図９中、（ａ）はＤＣの利得が無限大となる理想の場合の位相応答特性を示し、（ｂ）で示す曲線はＤＣ利得が有限の場合の位相応答特性を示している。
図９に示すように、信号の帯域において、位相は−π付近におり、高周波では−π/2に戻ってくる。これは負帰還の位相余裕を確保するためである。
利得が単位利得となる周波数において位相余裕があれば、利得が１より大きい周波数で−πに漸近、あるいは越えることがあってもループが安定なことは解明されているので、信号帯域における位相の挙動は何ら問題ない。
【００４３】
図１１は、本発明に係るオペアンプ（演算増幅器）の第２の実施形態を示す回路図である。
【００４４】
図１１のオペアンプ２０は、差動増幅回路２１、ソース接地増幅回路（段）２２、差動入力端子ＴVi+ ，ＴVi- 、および出力端子ＴVoを主構成要素として有している。
【００４５】
差動増幅回路２１は、第１のトランジスタとしてのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＱ２１、第２のトランジスタとしてのＰＭＯＳトランジスタＱ２２、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＱ２３，Ｑ２４、および電流源Ｉ２１を有している。
【００４６】
差動増幅回路２１は、トランジスタＱ２１およＱ２２によりソース共通差動増幅器２１１が構成され、トランジスタＱ２３およびＱ２４により電流ミラー回路２１２が構成され、トランジスタＱ２２のドレイン（トランジスタＱ２４のドレインとの接続点）から出力信号を次段のソース接地増幅回路２２に供給する。
【００４７】
ソース接地増幅回路２２は、差動増幅回路２１のドレイン出力により駆動されるＮＭＯＳトランジスタＱ２５、電流源Ｉ２２、ミラー補償容量としての２つのキャパシタＣ２１，Ｃ２２の直列回路２２１、および抵抗素子Ｒ２１，Ｒ２２を有している。
【００４８】
第２の実施形態に係るオペアンプ２０が図４のオペアンプ１０と基本的に異なる点は、出力バッファを設けていない点と、ｐｎｐトランジスタＱ１１，Ｑ１２の代わりにＰＭＯＳトランジスタＱ２１，Ｑ２２を適用し、ｎｐｎトランジスタＱ１３〜Ｑ１５の代わりにＮＭＯＳトランジスタＱ２３〜Ｑ２５を適用した点にある。
したがって、図４に関連付けた説明のベースがゲートに、エミッタがソースに、コレクタがドレインに置き換わり、基本的な機能および接続関係は、図４の場合と同様であることから、ここではそれらの説明は省略する。
【００４９】
なお、本第２の実施形態では、出力バッファが省略されている。そのため利得や負荷の駆動能力では不利であるか、出力振幅のロスが少ないので、低電圧動作には向いている。ＭＯＳとバイポーラに原理的差異はないが、ＭＯＳは同じ動作電流に対し伝達コンダクタンスＧｍがかなり低い。
【００５０】
図５のミラー補償回路の等価回路において、伝達コンダクタンスＧｍを有限として解くと、正のゼロが生じる。伝達コンダクタンスＧｍの大きいバイポーラではこのゼロの周波数がそれなりに高いためあまり問題とされないが、Ｇｍの小さいＭＯＳでは問題である。ミラー容量に直列に入れた抵抗素子Ｒ２２、すなわち、直列回路２１１のキャパシタＣ２１の第１電極とＮＭＯＳトランジスタＱ２５のドレインとの間に挿入したＲ２２は、そのゼロを打ち消すための抵抗素子である。抵抗素子Ｒ２２の抵抗値Ｒ2 が１／Ｇｍのときゼロが打ち消される。
【００５１】
図１２は、本発明に係るオペアンプ（演算増幅器）の第３の実施形態を示す回路図である。
【００５２】
図１２のオペアンプ３０は、差動増幅回路３１、第１のエミッタ接地増幅回路（段）３２、差動出力段としての第１のエミッタフォロワ回路３３、第２のエミッタ接地増幅回路（段）３４、差動出力段としての第２のエミッタフォロワ回路３５、同相帰還回路３６、差動入力端子ＴVi+ ，ＴVi- 、および差動出力端子ＴVo+ ，ＴVo- を主構成要素として有している。
【００５３】
差動増幅回路３１は、第２のトランジスタとしてのｐｎｐトランジスタＱ３１、第１のトランジスタとしてのｐｎｐトランジスタＱ３２、ｎｐｎトランジスタＱ３３，Ｑ３４、および電流源Ｉ３１を有している。
【００５４】
差動増幅回路３１において、トランジスタＱ３１のベースが差動入力端子ＴVi- に接続され、トランジスタＱ３２のベースが差動入力端子ＴVi+ に接続され、トランジスタＱ３１とＱ３２のエミッタ同士が共通に接続され、このエミッタ同士の接続点が電源電圧Ｖｃｃの供給ラインに接続された電流源Ｉ３１に接続されている。
トランジスタＱ３１のコレクタがトランジスタＱ３３のコレクタに接続され、トランジスタＱ３２のコレクタがトランジスタＱ３４のコレクタに接続されている。そして、トランジスタＱ３３，Ｑ３４のベースは同相帰還回路３５の出力に共通に接続され、両者のエミッタは基準電位（接地電位）Ｖｅｅに接続されている。
【００５５】
このように構成された差動増幅回路３１は、トランジスタＱ３１およびＱ１２によりエミッタ共通差動増幅器３１１が構成され、トランジスタＱ１３およびＱ１４により電流源３１２が構成され、トランジスタＱ３２のコレクタ（トランジスタＱ３４のコレクタとの接続点）から出力信号を次段の第１のエミッタ接地増幅回路３２に供給する。
【００５６】
第１のエミッタ接地増幅回路３２は、差動増幅回路３１の第１のトランジスタＱ３２の第１のコレクタ出力により駆動されるｎｐｎトランジスタＱ３５、ｎｐｎトランジスタＱ３６、電流源Ｉ３２、ミラー補償容量としての２つのキャパシタＣ３１，Ｃ３２の第１の直列回路３２１、および抵抗素子Ｒ３１，Ｒ３２を有している。
【００５７】
第１のエミッタ接地増幅回路３２において、トランジスタＱ３５のベースが差動増幅回路３１のトランジスタＱ３２のコレクタに接続され、エミッタが抵抗素子Ｒ３２の一端およびトランジスタＱ３６のベースに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続された電流源Ｉ３２に接続されている。トランジスタＱ３６のエミッタおよび抵抗素子Ｒ３２の他端が基準電位（接地電位）Ｖｅｅに接続され、トランジスタＱ３６のコレクタがトランジスタＱ３５のコレクタと電流源Ｉ３２との接続点に接続されている。
直列回路３２１は、トランジスタＱ３５のコレクタとベース間に接続されている。具体的には、キャパシタＣ３１の第１電極がトランジスタＱ３５のコレクタに接続され、キャパシタＣ３１の第２電極がキャパシタＣ３２の第１電極に接続され、キャパシタＣ３２の第２電極がトランジスタＱ３５のベースに接続されている。
そして、抵抗素子Ｒ３１の一端が直列回路３２１のキャパシタＣ３１とＣ３２同士の接続点、すなわちキャパシタＣ３１の第２電極とキャパシタＣ３２の第１電極との接続点に接続され、他端が基準電位（接地電位）Ｖｅｅに接続されている。
【００５８】
出力バッファとしてのエミッタフォロワ回路３３は、ｎｐｎトランジスタＱ３７、および電流源Ｉ３３を有している。
【００５９】
トランジスタＱ３６のベースが第１のエミッタ接地増幅回路３２のトランジスタＱ３５およびＱ３６のコレクタに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続され、エミッタが基準電位（接地電位）Ｖｅｅに接続された電流源Ｉ３３、出力端子ＴVo+ 、および同相帰還回路３６に接続されている。
【００６０】
第２のエミッタ接地増幅回路３４は、差動増幅回路３１の第２のトランジスタＱ３２の第２のコレクタ出力により駆動されるｎｐｎトランジスタＱ３８、ｎｐｎトランジスタＱ３９、電流源Ｉ３４、ミラー補償容量としての２つのキャパシタＣ３３，Ｃ３４の第２の直列回路３４１、および抵抗素子Ｒ３３，Ｒ３４を有している。
【００６１】
第２のエミッタ接地増幅回路３４において、トランジスタＱ３８のベースが差動増幅回路３１のトランジスタＱ３１のコレクタに接続され、エミッタが抵抗素子Ｒ３４の一端およびトランジスタＱ３９のベースに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続された電流源Ｉ３４に接続されている。トランジスタＱ３９のエミッタおよび抵抗素子Ｒ３４の他端が基準電位（接地電位）Ｖｅｅに接続され、トランジスタＱ３９のコレクタがトランジスタＱ３８のコレクタと電流源Ｉ３４との接続点に接続されている。
直列回路３４１は、トランジスタＱ３８のコレクタとベース間に接続されている。具体的には、キャパシタＣ３３の第１電極がトランジスタＱ３８のコレクタに接続され、キャパシタＣ３３の第２電極がキャパシタＣ３４の第１電極に接続され、キャパシタＣ３４の第２電極がトランジスタＱ３８のベースに接続されている。
そして、抵抗素子Ｒ３３の一端が直列回路３４１のキャパシタＣ３３とＣ３４同士の接続点、すなわちキャパシタＣ３３の第２電極とキャパシタＣ３４の第１電極との接続点に接続され、他端が基準電位（接地電位）Ｖｅｅに接続されている。
【００６２】
出力バッファとしてのエミッタフォロワ回路３５は、ｎｐｎトランジスタＱ４０、および電流源Ｉ３５を有している。
【００６３】
トランジスタＱ４０のベースが第２のエミッタ接地増幅回路３４のトランジスタＱ３８およびＱ３９のコレクタに接続され、コレクタが電源電圧Ｖｃｃの供給ラインに接続され、エミッタが基準電位（接地電位）Ｖｅｅに接続された電流源Ｉ３５、出力端子ＴVo- 、および同相帰還回路３６に接続されている。
【００６４】
以上の構成を有するオペアンプ３０は、図４のオペアンプ１０が差動入力一出力の構成であるのに対して差動入力差動出力の構成を有している。
電源電圧の低電圧化によるダイナミックレンジの減少、またはデジタル回路と１チップ化される場合におけるデジタルノイズに対する耐性を増すためにアクティブフィルタを完全差動回路として実施することが要求されることはよくある。この実施形態はそのような用途に適する。
また、図１２のオペアンプ３０は、第１および第２のエミッタ接地増幅回路３２，３４において、エミッタフォロワ段をダーリントン接続している（Ｑ３５とＱ３６、およびＱ３８とＱ３９）。それにより、直流利得が大幅に上昇し、特性がより理想に近づく。
【００６５】
図１３は、本発明に係るオペアンプ（演算増幅器）の第４の実施形態を示す回路図である。
【００６６】
図１３のオペアンプ４０は、差動増幅回路４１、第１のエミッタ接地増幅回路（段）４２、第２のエミッタ接地増幅回路（段）４３、同相帰還回路４４、差動入力端子ＴVi+ ，ＴVi- 、および差動出力端子ＴVo+ ，ＴVo- を主構成要素として有している。
【００６７】
差動増幅回路４１は、第２のトランジスタとしてのＰＭＯＳトランジスタＱ４１、第１のトランジスタとしてのＰＭＯＳトランジスタＱ４２、ＮＭＯＳトランジスタＱ４３，Ｑ４４、および電流源Ｉ４１を有している。
【００６８】
差動増幅回路４１は、トランジスタＱ４１およびＱ４２によりソース共通差動増幅器４１１が構成され、トランジスタＱ４３およびＱ４４により電流源４１２が構成され、トランジスタＱ４２の第１のドレインから出力信号を次段の第１のソース接地増幅回路４２に供給し、トランジスタＱ４１の第２のドレインから出力信号を次段の第２のソース接地増幅回路４３に供給する。
【００６９】
第１のソース接地増幅回路４２は、差動増幅回路４１の第１のドレイン出力により駆動されるＮＭＯＳトランジスタＱ４５、電流源Ｉ４２、ミラー補償容量としての２つのキャパシタＣ４１，Ｃ４２の第１の直列回路４２１、および抵抗素子Ｒ４１，Ｒ４２を有している。
【００７０】
第２のソース接地増幅回路４３は、差動増幅回路４１の第２のドレイン出力により駆動されるＮＭＯＳトランジスタＱ４５、電流源Ｉ４３、ミラー補償容量としての２つのキャパシタＣ４３，Ｃ４４の第２の直列回路４３１、および抵抗素子Ｒ４３，Ｒ４４を有している。
【００７１】
第４の実施形態に係るオペアンプ４０が図１２のオペアンプ３０と基本的に異なる点は、出力バッファを設けていない点と、ｐｎｐトランジスタＱ３１，Ｑ３２の代わりにＰＭＯＳトランジスタＱ４１，Ｑ４２を適用し、ｎｐｎトランジスタＱ３３〜Ｑ３５，Ｑ３８の代わりにＮＭＯＳトランジスタＱ４３〜Ｑ４６を適用した点にある。
したがって、図１２に関連付けた説明のベースがゲートに、エミッタがソースに、コレクタがドレインに置き換わり、基本的な機能および接続関係は、図１２の場合と同様であることから、ここではそれらの説明は省略する。
【００７２】
なお、本第４の実施形態では、出力バッファが省略されている。そのため利得や負荷の駆動能力では不利であるか、出力振幅のロスが少ないので、低電圧動作には向いている。ＭＯＳとバイポーラに原理的差異はないが、ＭＯＳは同じ動作電流に対し伝達コンダクタンスＧｍがかなり低い。
【００７３】
図５のミラー補償回路の等価回路において、伝達コンダクタンスＧｍを有限として解くと、正のゼロが生じる。伝達コンダクタンスＧｍの大きいバイポーラではこのゼロの周波数がそれなりに高いためあまり問題とされないが、Ｇｍの小さいＭＯＳでは問題である。ミラー容量に直列に入れた抵抗素子Ｒ４２、すなわち、直列回路４２１のキャパシタＣ４１の第１電極とＮＭＯＳトランジスタＱ４５のドレインとの間に挿入したＲ４２、および、直列回路４３１のキャパシタＣ４３の第１電極とＮＭＯＳトランジスタＱ４６のドレインとの間に挿入したＲ４４は、そのゼロを打ち消すための抵抗素子である。抵抗素子Ｒ４２，Ｒ４４の抵抗値Ｒ2 ，Ｒ4 が１／Ｇｍのときゼロが打ち消される。
【００７４】
以上、第１〜第４の実施形態に係るオペアンプ１０〜４０について説明した。
以下に、これらオペアンプ１０〜４０について考察する。
【００７５】
図１４は、本実施形態に係るオペアンプの効果を説明するための図であり、オペアンプ全体としての利得特性を示している。
図１４において、ωuは単位利得角周波数（帯域）、ωzは本実施形態のミラー補償回路によって生成されるゼロの角周波数、ωoはこのオペアンプを用いて実現するアクティブフィルタの特性角周波数である。
ゼロの角周波数ωzは、単位利得角周波数ωuにおける位相余裕を確保するためにωuよりも低く設定される。理論上はωz=ωuのときπ/4の位相余裕が残っているが、実際には他の非理想的な極の影響により位相余裕は小さくなっているのでωz = ωuに選ぶことは現実的でない。
【００７６】
本発明を適用しない通常の１次のミラー補償回路を持つオペアンプは、アクティブフィルタのカットオフ周波数における利得Ａ１はωu/ωoである。
したがって、許される誤差とフィルタのＱから必要とされる利得Ａ１が決まり、それを満たす低いフィルタカットオフ周波数のωoで使うか、ωuが高いオペアンプを使用しなければならない。
それに対して本発明によれば、ωoにおける利得Ａ２は、ωu/ωoの比に更にωz/ωoの比が乗ぜられることにより大きな値となる。いい方を変えれば、同じωuのオペアンプを使ってより高い周波数までアクティブフィルタが実現可能であるし、同じωoなら低いωuのオペアンプでも済むことになる。
オペアンプで実現可能な帯域ωuは、使うデバイス、主にトランジスタの遮断周波数や寄生容量から決まり、限界的な高い値を実現しようとすると、消費電流が極端に増えたり、直流特性（利得、オフセット）が劣化したりの不都合を招く。
【００７７】
本発明の別の利点を説明する。
図１５は、帯域ωuのオペアンプを積分器として用いた状態を示している。図１６は図１５のベクトル図である。
【００７８】
オペアンプの利得が有限であるために、入力の誤差電圧Ｖｅが無視できない。誤差電圧Ｖｅは出力Ｖｏに対してπ/2遅れた信号となる。一方、容量Ｃ端の電圧ＶｃはＶｅとＶｏのベクトル和であり、有限のＶｅのためにＶｏよりもθだけ進む。入力電流Ｉｉｎは容量Ｃに流れるためＶｃに対してπ/2進む。
その結果、ＩｉｎとＶｏの関係はπ/2の関係にあるべきものがθだけずれてしまう。この余剰な位相は、一般的に２次伝達関数のＱを上昇させたのと類似の効果をもたらす。
本発明によれば、オペアンプの伝達特性は２次で1/s2に近い。その位相はπ/2ではなくπに漸近する。
【００７９】
その位相特性が積分器としての特性にどう影響するかを説明する。
図１７は、近似的にオペアンプが使うフィルタ帯域で２次の積分特性1/s2の特性を有することを仮定した状態を示している。図１８は図１７のベクトル図である。
【００８０】
この場合、誤差電圧Ｖｅは出力Ｖｏと同相になる。したがって、ＶｏとＶｅのベクトル和であるＶｃもＶｏと同相になる。
その結果、入力電圧ＩｉｎとＶｏは正しい位相関係を保ち、有限利得による誤差は積分器の利得係数の誤差だけとなる。
【００８１】
このように、本発明のオペアンプの特性は、位相の面からもアクティブフィルタにより好ましいものといえる。
【００８２】
図１９は、本実施形態に係るオペアンプの第５の実施形態を示す回路図である。
図１９のオペアンプ１０Ａが図４のオペアンプ１０と異なる点は、エミッタ接地増幅回路１２Ａにおいて、ミラー補償を２次ではなく３次にしたことにある。
【００８３】
そのため、エミッタ接地増幅回路１２Ａにおいて、直列回路１２１Ａは、３つのキャパシタＣ１１，Ｃ１２，Ｃ１３の直列回路となっている。
直列回路１２１Ａは、トランジスタＱ１５のコレクタとベース間に接続されている。具体的には、キャパシタＣ１１の第１電極がトランジスタＱ１５のコレクタに接続され、キャパシタＣ１１の第２電極がキャパシタＣ１２の第１電極に接続され、キャパシタＣ１２の第２電極がキャパシタＣ１３の第１電極に接続され、キャパシタＣ１３の第２電極がトランジスタＱ１５のベースに接続されている。
そして、抵抗素子Ｒ１１の一端が直列回路１２１ＡのキャパシタＣ１１とＣ１２同士の接続点、すなわちキャパシタＣ１１の第２電極とキャパシタＣ１２の第１電極との接続点に接続され、他端が基準電位（接地電位）Ｖｅｅに接続されている。さらに、抵抗素子Ｒ１２の一端が直列回路１２１ＡのキャパシタＣ１２とＣ１３同士の接続点、すなわちキャパシタＣ１２の第２電極とキャパシタＣ１３の第１電極との接続点に接続され、他端が基準電位（接地電位）Ｖｅｅに接続されている。
【００８４】
２次のミラー補償は、πに漸近するのみでπになるわけではない。この位相の観点からいえば、たとえば図１９に示すように、ミラー補償を３次にして、フィルタの特性周波数付近でπを通るように設計することも可能である。
【００８５】
この位相の効果があるのは、図２０のように伝達コンダクタンス回路Ｇｍを介して電流として入力したときにのみ得られる。
図２のように抵抗入力のときＩｉｎとＶｏは正しくπ/2の関係に保たれるが、誤差電圧Ｖｅの影響により入力電圧Ｖｉｎと電流Ｉｉｎの同相性が失われるので位相特性の効果は得られない。
【００８６】
すなわち、図２０は、本実施形態に係るオペアンプを適用して好適なアクティブフィルタの基本構成を示している。
本発明に係るアクティブフィルタ１００は、図２０に示すように、オペアンプ１０１と、オペアンプ１０１の出力端子とその反転位相の入力（−）間に接続されたキャパシタ１０２（Ｃ）と、反転位相の入力に供給される入力電流による積分回路１０３と、を基本構成要素としている。
オペアンプ１０１には、上述した本実施形態に係るオペアンプ１０，１０Ａ、２０〜４０が適用される。
【００８７】
以上のように本発明によれば、バイクワッド型に代表されるオペアンプによる積分回路を用いたアクティブフィルタにおいて、オペアンプの帯域に制限されるために、その使用周波数が低い周波数に限定されていたものを、非常に簡便な手法により２次またはそれ以上の高次の積分特性を付加することにより、オペアンプの帯域を拡げることなくフィルタの信号帯域における実効利得を増大させることができ、より高周波でのアクティブフィルタの実現、あるいはオペアンプの帯域を伸ばす必要がないので、より小電力のアクティブフィルタを実現する好適な手段を提供することができる。
また、入力を伝達コンダクタンス回路を介して電流入力のみとした場合に限定されるが、従来のπ/2の位相遅れではなくπの位相遅れとなり、これも高精度化として有効に用いることができる。
【００８８】
また、本実施形態に係るアクティブフィルタは、たとえばオーディオ等のデジタルデータ伝送システムに適用することが可能である。
【００８９】
図２１は、本実施形態に係るアクティブフィルタを適用したデジタル光空間伝送システムの構成例を示すブロック図である。
【００９０】
デジタル光空間伝送システム２００は、たとえばＣＤプレイヤ等のデジタルオーディオ機器２０１に含まれる送信部２１０からデジタル音声データを赤外線ＩＲで、たとえばコードレス（ワイヤレス）スピーカ２０２やコードレス（ワイヤレス）ヘッドホン２０３に含まれる受信部２２０の配信する。
そして、本実施形態に係るアクティブフィルタ１００が、受信部２２０のバンドパスフィルタ（ＢＰＦ）２２１として適用される。
【００９１】
具体的には、送信部２１０においては、デジタル・アナログの信号に対応するようにオーディオ用アナログデジタルコンバータ（ＡＤＣ）２１１を含み、デジタル変調処理回路２１２でデジタル変調して、ＬＥＤドライバ２１３により送信する。
受信部２２０においては、フォトダイオード２２２で受け、ＡＧＣ２２３、ＢＰＦ２２１を通して希望信号と妨害信号を分離し、デジタル復調処理回路２２４でデジタル復調い、オーディオ用デジタルアナログコンバータ（ＤＡＣ）２２５を通して音声出力する。
【００９２】
このように、図２１のデジタル光空間伝送システム２００は、音声信号をワイヤレスで転送し、リアスピーカの配線が不要なシステムである。また、伝送信号振幅は、距離の２乗に反比例するので、広いダイナミックレンジと高Ｓ／Ｎを実現しており、上述したように効果を有するオペアンプを適用したアクティブフィルタを採用していることから、良好な受信およびフィルタリング処理を実現している。
【図面の簡単な説明】
【００９３】
【図１】バイクワッド（Ｂｉｑｕａｄ）型と呼ばれる２次の低域通過フィルタを示す図である。
【図２】オペアンプを用いた積分回路の実現例を示す図である。
【図３】オペアンプの特性を帯域ωuの積分特性とした時の等価回路を示し図である。
【図４】本発明に係るオペアンプ（演算増幅器）の第１の実施形態を示す回路図である。
【図５】一般的なミラー補償回路段を示す図である。
【図６】図５の回路の周波数に対する振幅応答特性を示す図である。
【図７】図５の回路の周波数に対する位相応答特性を示す図である。
【図８】本実施形態に係るオペアンプにおけるミラー補償回路段の等価回路を示す図である。
【図９】図８の回路の周波数に対する振幅応答特性を示す図である。
【図１０】図８の回路の周波数に対する位相応答特性を示す図である。
【図１１】本発明に係るオペアンプ（演算増幅器）の第２の実施形態を示す回路図である。
【図１２】本発明に係るオペアンプ（演算増幅器）の第３の実施形態を示す回路図である。
【図１３】本発明に係るオペアンプ（演算増幅器）の第４の実施形態を示す回路図である。
【図１４】本実施形態に係るオペアンプの効果を説明するための図であり、オペアンプ全体としての利得特性を示している。
【図１５】帯域ωuのオペアンプを積分器として用いた状態を示す図である。
【図１６】図１５のベクトル図である。
【図１７】近似的にオペアンプが使うフィルタ帯域で２次の積分特性1/s2の特性を有することを仮定した状態を示す図である。
【図１８】図１７のベクトル図である。
【図１９】本実施形態に係るオペアンプ（演算増幅器）の第５の実施形態を示す回路図である。
【図２０】本実施形態に係るオペアンプを適用して好適なアクティブフィルタの基本構成を示す図である。
【図２１】本実施形態に係るアクティブフィルタを適用したデジタル光空間伝送システムの構成例を示すブロック図である。
【符号の説明】
【００９４】
１０，１０Ａ，２０…オペアンプ、１１，２１…差動増幅回路、１２，１２Ａ，２２…エミッタ接地増幅回路（段）、Ｑ１１，Ｑ２１…第１のトランジスタ、Ｑ１２，Ｑ２２…第２のトランジスタ、Ｑ１５，Ｑ２５…エミッタ／ソース接地増幅トランジスタ、Ｃ１１〜Ｃ１３，Ｃ２１，Ｃ２２…キャパシタ、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…抵抗素子、１２１，１２１Ａ，２２１…直列回路、３０，４０…オペアンプ、３１，４１…差動増幅回路、３２，４２…第１のエミッタ／ソース接地増幅回路（段）、３４，４３…第２のエミッタ／ソース接地増幅回路（段）、Ｑ３１，Ｑ４１…第２のトランジスタ、Ｑ３２，Ｑ４２…第１のトランジスタ、Ｑ３５，Ｑ３８，Ｑ４５，Ｑ４６…エミッタ接地増幅トランジスタ、Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４…キャパシタ、Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４…抵抗素子、３２１，３４１，４２１，４３１…直列回路、１００…アクティブフィルタ、１０１…オペアンプ、１０２（Ｃ）キャパシタ、１０３…積分回路、２００…デジタル光空間伝送システム、２０１…オーディオ機器、２０２…コードレス（ワイヤレス）スピーカ、２０３…コードレス（ワイヤレス）ヘッドホン、２１０…送信部、２１１…オーディオ用アナログデジタルコンバータ（ＡＤＣ）、２１２…デジタル変調処理回路、２１３…ＬＥＤドライバ、２２０…受信部、２２１…ＢＰＦ、２２２…フォトダイオード、２２３…ＡＧＣ、２２４…デジタル復調処理回路、２２５…オーディオ用デジタルアナログコンバータ（ＤＡＣ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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