(57)【要約】【課題】  所望の容量特性や遅延特性を、レチクル費用の高騰を抑制しながらも得ることができ、未使用の基本セルやＩ／Ｏスロットを有効利用することが可能な半導体装置の製造方法を提供する。【解決手段】  容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、容量ブロック形成に用いられるゲートポリシリコン層１４を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いる。従来はエンベデッドアレイやセルベースＩＣでしか対応できなかったような大容量の容量特性を得ることや、所望の遅延特性を得ることができる。また、未使用の基本セルやＩ／Ｏスロットを有効利用することができる。【選択図】    図１
2005268245.tif 000002
【特許請求の範囲】
【請求項１】
容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、
前記容量ブロックの形成に用いられるゲートポリシリコン層を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体装置として、ゲートアレイを製造することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
予めカスタマイズされた複数種類のレチクルのうちの何れか選択されたレチクルを、前記ゲートポリシリコン層の形成に際して用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記容量ブロックを、前記半導体装置が備える複数の基本セルのうち、未使用の基本セルに形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ゲートポリシリコン層を電源電位又は接地電位に接続する工程を更に備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ゲートポリシリコン層のサイズが、前記容量ブロックが所望の容量特性を満たすようなサイズとなるように、前記ゲートポリシリコン層の形成の際に用いられるレチクルを選択することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記容量ブロックとしてＩ／Ｏバッファを形成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記ゲートポリシリコン層のゲート長が、前記容量ブロックが所望の遅延特性を満たすようなゲート長となるように、前記ゲートポリシリコン層の形成の際に用いられるレチクルを選択することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高性能化、高集積化にともない、電磁波妨害雑音（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）問題が深刻化している。
【０００３】
従来は装置の筐体によるＥＭＩ対策を行っていたが、このような対策はコスト上昇の要因となり、コスト競争力の低下を招く為、各メーカーはコスト上昇をできる限り抑える方法として、ＬＳＩ内部でのＥＭＩ対策を行うようになってきた。
【０００４】
ＬＳＩ内部でのＥＭＩ対策としては、大きく分けて、（１）クロックのスペクトラム拡散、（２）電源ラインの強化、の２通りの方法がある。
【０００５】
このうち、より高い効果が期待できる後者の方法（（２）電源ラインの強化）は、容量セルによる対策が有効である。
【０００６】
しかしながらＥＭＩ対策で容量セルを使用する場合、従来は、下地から拡散するエンベデッドアレイやセルベースＩＣを使用せざるを得なかった。
【０００７】
その一方でプロセスの微細化に伴うレチクルの費用の高騰の問題も深刻化しており、最近では上位層メタルのみカスタマイズを行ってレチクルの費用を抑制するマスタースライス型のＬＳＩを各メーカーが相次いで発売している。
【０００８】
そのような技術のうち、特許文献１に記載されている容量セルの形成方法は未使用の基本セルのゲートを電源電位（ＶＤＤ）もしくは接地電位（ＧＮＤ）に接続することにより、ゲートポリシリコンとその下のゲート酸化膜及び反転層により容量を構成するか、もしくは未使用セルのＰ+／Ｎ+拡散層を電源電位（ＶＤＤ）または接地電位（ＧＮＤ）に接続することにより、Ｐ+／Ｎ+拡散層とＰ／ＮウェルとでＰＮ接合容量を構成している。
【０００９】
また、特許文献２に記載されている容量の製造方法はポリシリコン形成工程が完了した時点で、未使用の基本セルにおけるポリシリコン、ゲート酸化膜及び絶縁膜を削除し、再度その部分に対しゲート酸化膜及びポリシリコンを形成する。さらにポリシリコンをＰＭＯＳ側とＮＭＯＳ側に分割し、ＰＭＯＳ側のポリシリコンは接地電位（ＧＮＤ）に、ＮＭＯＳ側のポリシリコンは電源電位（ＶＤＤ）に、それぞれ接続することにより、ＰＭＯＳ、ＮＭＯＳそれぞれに反転層を作り、その反転層−ポリシリコン間に容量を構成する。
【００１０】
また、特許文献３に記載されている容量の製造方法は基本セル間に隣接する配線用のサブコンタクト領域を使用し、特許文献２と同様にゲート酸化膜及びポリシリコンを形成し、ＰＭＯＳ側のポリシリコンは接地電位（ＧＮＤ）に、ＮＭＯＳ側のポリシリコンは電源電位（ＶＤＤ）に、それぞれ接続し、反転層−ポリシリコン間に容量を構成する。ただし、サブコンタクト領域の容量ではＥＭＩノイズ対策に十分な容量が得られないことから、さらにサブコンタクト領域にＤＲＡＭのプロセスを利用し、トレンチ型構造にすることにより大容量を実現させている。
【特許文献１】特開平５−０１３６８０号公報
【特許文献２】特開平６−７７４４２号公報
【特許文献３】特開平１１−２７４４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のような基本セルでの容量形成は、ＥＭＩ対策や遅延調整用に十分な容量が確保できない。
【００１２】
また、大規模容量を実現しようとすると通常のプロセスに対し、ポリシリコン、ゲート酸化膜及び絶縁膜の削除工程と、ゲート酸化膜及びポリシリコンの再形成工程と、が必要であるか、或いは、ＤＲＡＭプロセス分の工程が必要となり、プロセスの高騰ひいてはチップの高騰を引き起こしてしまう。
【００１３】
なお、特許文献２の容量形成方法では、使用されている基本セルではなく、未使用の基本セルの領域においてのみポリシリコン、ゲート酸化膜及び絶縁膜を削除する方法や再形成するポリシリコンのＰＭＯＳ、ＮＭＯＳ分割方法などが具体的に記載されていない。
【００１４】
また、従来技術はチップ内部領域の電源強化のみ有効であって、その容量をゲート容量として遅延調整に利用することや、駆動能力の低い遅延バッファ、Ｉ／Ｏバッファの電源容量などに利用することはできない。
【００１５】
本発明は、上記のような問題点を解決するためになされたもので、所望の容量特性や遅延特性を、レチクル費用の高騰を抑制しながらも得ることができ、また、未使用の基本セルやＩ／Ｏスロットを有効利用することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の半導体装置の製造方法は、容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、前記容量ブロックの形成に用いられるゲートポリシリコン層を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いることを特徴としている。
【００１７】
本発明の半導体装置の製造方法においては、前記半導体装置として、ゲートアレイを製造することを好ましい一例としている。
【００１８】
本発明の半導体装置の製造方法においては、予めカスタマイズされた複数種類のレチクルのうちの何れか選択されたレチクルを、前記ゲートポリシリコン層の形成に際して用いることが好ましい。
【００１９】
本発明の半導体装置の製造方法においては、前記容量ブロックを、前記半導体装置が備える複数の基本セルのうち、未使用の基本セルに形成することが好ましい。
【００２０】
本発明の半導体装置の製造方法においては、前記ゲートポリシリコン層を電源電位又は接地電位に接続する工程を更に備えることが好ましい。
【００２１】
本発明の半導体装置の製造方法においては、前記ゲートポリシリコン層のサイズが、前記容量ブロックが所望の容量特性を満たすようなサイズとなるように、前記ゲートポリシリコン層の形成の際に用いられるレチクルを選択することが好ましい。
【００２２】
本発明の半導体装置の製造方法においては、前記容量ブロックとしてＩ／Ｏバッファを形成することも好ましい。
【００２３】
本発明の半導体装置の製造方法においては、前記ゲートポリシリコン層のゲート長が、前記容量ブロックが所望の遅延特性を満たすようなゲート長となるように、前記ゲートポリシリコン層の形成の際に用いられるレチクルを選択することも好ましい。
【発明の効果】
【００２４】
本発明によれば、容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、ゲートポリシリコン層の形成に際してもカスタマイズを行うので、従来はエンベデッドアレイやセルベースＩＣでしか対応できなかったような大容量の容量特性を得ることができる。また、未使用の基本セルやＩ／Ｏスロットを有効利用することができる。更に、得られる容量を遅延調整用に用いたり、Ｉ／Ｏバッファの同時動作対策に応用したりすることができる。
【００２５】
また、マスタースライス方式であるため、エンベデッドアレイやセルベースＩＣと比べて、レチクルに要する費用は抑制することができる。
【００２６】
なお、容量ブロック（容量セル）を必要とするユーザーとそうでないユーザーがいる場合には、ゲートポリシリコン層の形成に際して、容量セルを提供するための専用カスタマイズゲートレチクルと、その他の共用ゲートレチクルとを適宜に選択し、使い分けることによって、何れのゲートレチクルを選択する場合にも同じプロセスコストで、製品を提供することができる。
【００２７】
ここで、従来のマスタースライス方式は、メタル層以外のレチクルを全て共用化することにより開発費を抑えて半導体装置を製造する方法、メタル層の形成に際してのみカスタマイズを行う製造方法であり、代表的には、例えば、ゲートアレイの製造において用いられる。
【００２８】
すなわち、本発明の製造方法は、メタル層の形成に際してカスタマイズを行うのに加えて、ゲートポリシリコン層の形成に際してもカスタマイズを行う点で、従来のマスタースライス方式の製造方法と異なる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００３０】
〔第１の実施形態〕
図１は第１の実施形態に係るゲートアレイ（半導体装置）の製造方法により製造されたゲートアレイの容量ブロック（電源容量ブロック）を示す図であり、図２は図１の容量ブロックにおけるＰＭＯＳの断面構造を示す図（図１のＡ−Ａ線に沿った断面図）、図３は図１の容量ブロックにおけるＮＭＯＳの断面構造を示す図（図１のＢ−Ｂ線に沿った断面図）である。
【００３１】
図１に示すように、ゲートアレイの容量ブロックは、ＰＭＯＳ１１と、ＮＭＯＳ１２とを備えている。
【００３２】
図２に示すように、ＰＭＯＳ１１は、Ｎウェル１８と、このＮウェル１８の表層部に形成された第１のＰ+層２０、第２のＰ+層２１及びＮ+層２２と、Ｎウェル１８上にゲート酸化膜１６を介して形成されたゲートポリシリコン層１４と、を備えている。
【００３３】
ＰＭＯＳ１１のゲートポリシリコン層１４は、コンタクト１３及びアルミ配線層１５（何れも図１参照）を介して接地電位（ＧＮＤ）に接続されている。すなわち、本実施形態に係る製造方法は、ゲートポリシリコン層１４を接地電位に接続する工程を備える。
【００３４】
また、第２のＰ+層２１及びＮ+層２２はコンタクト１３及びアルミ配線層１５を介して電源電位（ＶＤＤ）に接続されている。
【００３５】
なお、コンタクト１３及びアルミ配線層１５は、図２では図示を省略している。コンタクト１３は、ゲートポリシリコン層１４上、第２のＰ+層２１上及びＮ+層２２上にそれぞれ形成され、アルミ配線層１５は、コンタクト１３上に形成されている。
【００３６】
また、図３に示すように、ＮＭＯＳ１２は、Ｐウェル１９と、このＰウェル１９の表層部に形成された第１のＮ+層２３、第２のＮ+層２４及びＰ+層２５と、Ｐウェル１９上にゲート酸化膜１６を介して形成されたゲートポリシリコン層１４と、を備えている。
【００３７】
ＮＭＯＳ１２のゲートポリシリコン層１４は、コンタクト１３及びアルミ配線層１５（何れも図１参照）を介して電源電位（ＶＤＤ）に接続されている。すなわち、本実施形態に係る製造方法は、ゲートポリシリコン層１４を電源電位に接続する工程を備える。
【００３８】
また、第２のＮ+層２４及びＰ+層２５はコンタクト１３及びアルミ配線層１５を介して接地電位（ＧＮＤ）に接続されている。
【００３９】
なお、コンタクト１３及びアルミ配線層１５は、図３では図示を省略している。コンタクト１３は、ゲートポリシリコン層１４上、第２のＮ+層２４上及びＰ+層２５上にそれぞれ形成され、アルミ配線層１５は、コンタクト１３上に形成されている。
【００４０】
なお、Ｎウェル１８及びＰウェル１９において、ゲートポリシリコン層１４の下方の部分により、それぞれ反転層１７が構成される。
【００４１】
このように、図１乃至図３に示す容量ブロックにおいては、ＰＭＯＳ１１のゲートポリシリコン層１４は接地電位（ＧＮＤ）に、ＮＭＯＳ１２のゲートポリシリコン層１４は電源電位ＶＤＤに、それぞれ接続することにより、ゲートポリシリコン層１４、その下のゲート酸化膜１６及び反転層１７により容量を構成している。
【００４２】
次に、図４は第１の実施形態の比較例の製造方法により製造されたゲートアレイの容量ブロックを示す図であり、図５は図４の容量ブロックにおけるＰＭＯＳの断面構造を示す図（図４のＡ−Ａ線に沿った断面図）、図６は図４の容量ブロックにおけるＮＭＯＳの断面構造を示す図（図４のＢ−Ｂ線に沿った断面図）、図７は図４のゲートアレイの元となるゲートアレイの内部基本セルの構造を示す図である。つまり、図４乃至図６に示すゲートアレイは、図７のゲートアレイの内部基本セルを用いて、容量を実現したものである。
【００４３】
なお、図４乃至図７において、図１乃至図３におけるのと同様の構成要素には同一の符号を付している。
【００４４】
ここで、図４乃至図６に示すゲートアレイは、メタル層以外の部分は全て共通のレチクルを用いて製造するという一般的なマスタースライス方式により製造されたゲートアレイである。
【００４５】
図４及び図６に示すゲートアレイにおいては、トランジスタの電気的特性を最大限とするために、そのゲートポリシリコン層１４のサイズが最小になっている。このため、効果的な容量の確保はできない。
【００４６】
それに対し、図１乃至図３に示すゲートアレイは、メタル層だけでなく、ゲートポリシリコン層１４も、カスタマイズにより製造されたものである。
【００４７】
すなわち、図１乃至図３と、図４乃至図６との比較から分かるように、第１の実施形態に係るゲートアレイ（図１乃至図３）は、その容量ブロックにおけるゲートポリシリコン層１４の面積を、カスタマイズ（例えば、ユーザ毎に適宜に選択）することによって、すなわち、ゲートポリシリコン層１４の形成に際して用いられるレチクル（以下、ゲートレチクル）をカスタマイズすることによって、上記の比較例（図４乃至図６）よりも拡大したものである。
【００４８】
つまり、本実施形態に係る製造方法においては、ゲートアレイのゲートポリシリコン層１４を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いる。より具体的には、例えば、予めカスタマイズされた複数種類のレチクルのうちの何れか選択されたレチクルを、ゲートポリシリコン層１４の形成に際して用いる。
【００４９】
これにより、図１乃至図３に示すゲートアレイにおいては、その反転層１７の面積も拡大し、容量ブロックの容量特性を大幅に向上させることができ、効果的にＥＭＩ対策を図ることができる。
【００５０】
なぜなら、ゲートポリシリコン層１４、その下のゲート酸化膜１６及び反転層１７で構成される容量の充放電流によりＬＳＩの内部電源配線を流れる電流の変化量が小さくなり、ＥＭＩノイズの発生を抑制することができるからである。
【００５１】
容量ブロックの具体的な製造方法としては、例えば、ＬＳＩ設計においてプリミティブブロックの配置が完了した後で、ゲートアレイが備える複数の基本セルのうち、未使用になっている基本セル部分に、図１に示すようにゲートサイズ（ゲートポリシリコン層１４のサイズ）が変更（拡大）された容量ブロックを配置する。
【００５２】
以上のように、第１の実施形態によれば、半導体装置（具体的には、例えば、ゲートアレイ）をマスタースライス方式により製造する方法において、メタル層の形成に際してのカスタマイズを行うのに加え、ゲートポリシリコン層１４の形成に際してもカスタマイズを行うことにより、所望の容量特性を得ることができ、好適にＥＭＩ対策を施すことができる。また、未使用の基本セルを有効利用することができる。
【００５３】
なお、マスタースライス方式であるため、エンベデッドアレイやセルベースＩＣと比べて、レチクル費用は最小限に抑制することができる。
【００５４】
ここで、従来のゲートアレイで容量セル（容量ブロック）を作成しようとしても、基本セルのゲート長は決まっており、ＥＭＩノイズ対策に十分な効果が得られなかった。
【００５５】
また特許文献２に記載されているように、容量の形成の為に、一度形成されたゲートを削除し、再形成するといったようにプロセスを増やしたり、或いは、特許文献３に記載されているように、ＤＲＡＭプロセスで用いられているトレンチ構造の容量を基本セルに採用したりした場合、通常のプロセスに比べコストが上昇してしまう。
【００５６】
それに対し、本実施形態ではゲートポリシリコン層１４をカスタマイズすることにより、すなわち、例えば、ＥＭＩノイズ対策を必要としているユーザーに対してのみ、専用のゲートレチクルを用いて寸法の大きいゲートポリシリコン層１４を形成することにより、プロセスコストを上昇させることなく、大規模な容量を提供することができる。
【００５７】
また、容量を必要としているユーザーに対してのみ専用のゲートレチクルを使用し、容量を必要としないユーザーへは従来どおり共用ゲートレチクルを使用することにより、ユーザーのニーズに合わせた価格対応が可能となる。
【００５８】
〔第２の実施形態〕
図８は第２の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイの遅延調整用ブロック（遅延ブロックとしての容量ブロック）の第１の例を示す図であり、図９は第２の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイの遅延調整用ブロックの第２の例を示す図である。また、図１０は第２の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイの遅延調整用ブロックの等価回路である。
【００５９】
なお、図８及び図９において、上記の第１の実施形態（図１乃至図３）におけるのと同様の構成要素には同一の符号を付している。
【００６０】
図８及び図９に示すように、ゲートアレイの遅延調整用ブロックは、ＰＭＯＳ１１と、ＮＭＯＳ１２とを備えている。
【００６１】
第２の実施形態の場合、ゲートポリシリコン層１４が、ＰＭＯＳ１１及びＮＭＯＳ１２で共通となっている。つまり、ＰＭＯＳ１１のゲートとＮＭＯＳ１２のゲートとが相互に接続されている。なお、ゲートポリシリコン層１４は、電源電位（ＶＤＤ）にも接地電位（ＧＮＤ）にも接続されていない。
【００６２】
更に、ＰＭＯＳ１１のソース（Ｎウェル１８の表層部に形成された第１のＰ+層：図示略）が、コンタクト１３及びアルミ配線層１５を介して電源電位（ＶＤＤ）に接続されている。また、ＰＭＯＳ１１のドレイン（Ｎウェル１８の表層部に形成された第２のＰ+層：図示略）が、コンタクト１３及びアルミ配線層１５を介してＮＭＯＳ１２のソース（Ｐウェル１９の表層部に形成された第１のＮ+層：図示略）に接続されている。更に、ＮＭＯＳ１２のドレイン（Ｐウェル１９の表層部に形成された第２のＮ+層：図示略）が、コンタクト１３及びアルミ配線層１５を介して接地電位（ＧＮＤ）に接続されている。
【００６３】
従って、図８及び図９に示す本実施形態に係るゲートアレイの遅延調整用ブロックは、図１０に示すような等価回路となる。
【００６４】
ここで、図８及び図９に示すゲートアレイは、そのゲートポリシリコン層１４をカスタマイズし、図７に示す構造に比してゲートポリシリコン層１４のサイズを拡大することによってゲート長を伸ばしたものである。
【００６５】
このような図８及び図９に示すゲートアレイによれば、ゲート容量が大きい反面、駆動能力が非常に低いインバーターやバッファなどのブロック作成も可能となる。このように形成したゲート容量や低駆動の遅延ブロックは、セットアップタイム、ホールドタイムの調整に非常に効果的で、従来の配線の引き回しや再配置配線などによる遅延調整方法に比べ、タイミング調整の短縮が見込まれる。
【００６６】
対して、図１１は、図７の構造のゲートアレイを用いた場合の遅延調整用ブロックの等価回路を示す。すなわち、図７の構造の場合、ゲートポリシリコン層１４のゲート長が決まっているので、必要な遅延時間を確保するためには、図１１に示すように、ＰＭＯＳ１１及びＮＭＯＳ１２を複数個ずつ縦積みにすることによって駆動能力を下げる必要がある。しかしながら、この場合には、プロセスバラツキによる遅延時間のバラツキが大きくなり、精度が悪化する可能性があるという欠点がある。
【００６７】
以上のように、第２の実施形態によれば、マスタースライス方式により半導体装置を製造する方法において、メタル層の形成に際してのカスタマイズを行うのに加え、ゲートポリシリコン層１４の形成に際してもカスタマイズを行うことにより、該ゲートポリシリコン層１４を所望のゲート長に設定することができ、遅延ブロックの駆動能力を下げることにより、遅延調整ブロックを作成することができる。また、縦積み構成にする必要がないため、精度の高い遅延調整ブロックとすることができる。
【００６８】
対して、従来のゲートアレイでは、基本セルのゲート長は決まっているため、容量セルを作成しようとしても、遅延調整用に十分な効果が得られなかった。
【００６９】
また、特許文献２に記載されているように、容量の形成の為に、一度形成されたゲートを削除し、再形成するといったようにプロセスを増やしたり、或いは、特許文献３に記載されているように、ＤＲＡＭプロセスで用いられているトレンチ構造の容量を基本セルに採用したりした場合、通常のプロセスに比べコストが上昇してしまうし、その容量を遅延調整用に応用することができない。
【００７０】
それに対し、本実施形態では、ゲートポリシリコン層１４をカスタマイズすることにより、すなわち、例えば、遅延調整用に容量が必要なユーザーに対してのみ、専用のゲートレチクルを用いてゲートポリシリコン層１４を形成することにより、プロセスコストを上昇させることなく、大規模な容量を提供することができる。
【００７１】
また、容量を必要としているユーザーに対してのみ専用のゲートレチクルを使用し、容量を必要としないユーザーへは従来どおり共用ゲートレチクルを使用することにより、ユーザーのニーズに合わせた価格対応が可能となる。
【００７２】
〔第３の実施形態〕
図１２は第３の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイを示す図である。
【００７３】
なお、図１２において、上記の第１の実施形態（図１乃至図３）におけるのと同様の構成要素には同一の符号を付している。
【００７４】
図１２に示すように、第３の実施形態に係るゲートアレイは、メインバッファ部３０と、プリバッファ部３１と、を備えている。
【００７５】
このうちメインバッファ部３０は、ＰＭＯＳ３２と、ＮＭＯＳ３３と、を備えている。
【００７６】
このうちＰＭＯＳ３２は、ゲートポリシリコン層１４と、Ｎウェル１８と、電源電位（ＶＤＤ）に接続されたＶＤＤ用アルミ配線層３４と、ゲートポリシリコン層１４を接地電位（ＧＮＤ）に接続するコンタクト１３と、サブ電源電位３５と、を備えている。
【００７７】
また、ＮＭＯＳ３３は、ゲートポリシリコン層１４と、Ｐウェル１９と、接地電位（ＧＮＤ）に接続されたＧＮＤ用アルミ配線層３６と、ゲートポリシリコン層１４を電源電位（ＶＤＤ）に接続するコンタクト１３と、サブ接地電位３７と、を備えている。
【００７８】
次に、図１３は第３の実施形態の比較例の製造方法により製造されたゲートアレイを示す図であり、図１４は図１３のゲートアレイの元となるゲートアレイのＩ／Ｏスロットの構造を示す図である。図１３及び図１４において、図１２におけるのと同様の構成要素には同一の符号を付している。
【００７９】
ここで、図１４に示すのは、メタル層以外の部分は全て共通のレチクルを用いて製造するという一般的なマスタースライス方式により製造されたゲートアレイである。
【００８０】
そして、図１３に示すゲートアレイは、図１４のゲートアレイのＩ／Ｏスロットを用いて、容量セルを構成したものであるが、これでは十分な容量を確保できない。
【００８１】
これに対し、第１の実施形態と同様にゲートポリシリコン層１４をカスタマイズし、容量セル（Ｉ／Ｏバッファ）を作成したのが本実施形態に係るゲートアレイ（図１２）である。
【００８２】
図１２に示すように、本実施形態に係るゲートアレイの場合、図１３と比べて大規模な容量が実現でき、その容量による電源配線への充放電によりＩ／Ｏバッファの電源ラインの電流変化量が抑制され、ＥＭＩノイズ及びＩ／Ｏバッファの同時動作対策として非常に有効となる。
【００８３】
すなわち、従来のゲートアレイでは、基本セルのゲート長は決まっているため、容量セルを作成しようとしても、ＥＭＩノイズ及びＩ／Ｏバッファの同時動作対策に十分な効果が得られなかった。
【００８４】
また、特許文献２に記載されているように、容量の形成の為に、一度形成されたゲートを削除し、再形成するといったようにプロセスを増やしたり、或いは、特許文献３に記載されているように、ＤＲＡＭプロセスで用いられているトレンチ構造の容量を基本セルに採用したりした場合、通常のプロセスに比べコストが上昇してしまうし、その容量をＩ／Ｏバッファの同時動作対策に応用することができない。
【００８５】
それに対し、本実施形態では、ゲートポリシリコン層１４をカスタマイズすることにより、すなわち、例えば、ＥＭＩノイズ及びＩ／Ｏバッファの同時動作対策が必要なユーザーに対してのみ、専用のゲートレチクルを用いてゲートポリシリコン層１４を形成することにより、プロセスコストを上昇させることなく、大規模な容量を提供することができる。
【００８６】
また、容量を必要としているユーザーに対してのみ専用のゲートレチクルを使用し、容量を必要としないユーザーへは従来どおり共用ゲートレチクルを使用することにより、ユーザーのニーズに合わせた価格対応が可能となる。
【図面の簡単な説明】
【００８７】
【図１】第１の実施形態に係る製造方法により製造したゲートアレイの容量ブロックを示す図である。
【図２】図１のゲートアレイの容量ブロックにおけるＰＭＯＳの断面構造を示す図である。
【図３】図１のゲートアレイの容量ブロックにおけるＮＭＯＳの断面構造を示す図である。
【図４】第１の実施形態の比較例の製造方法により製造したゲートアレイを示す図である。
【図５】図４のゲートアレイの容量ブロックにおけるＰＭＯＳの断面構造を示す図である。
【図６】図４のゲートアレイの容量ブロックにおけるＮＭＯＳの断面構造を示す図である。
【図７】図４のゲートアレイの元となるゲートアレイの内部基本セルの構造を示す図である。
【図８】第２の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイの遅延調整用ブロックの第１の例を示す図である。
【図９】第２の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイの遅延調整用ブロックの第２の例を示す図である。
【図１０】図８及び図９のゲートアレイにおける遅延調整用ブロックの等価回路を示す図である。
【図１１】第２の実施形態の比較例の製造方法により製造したゲートアレイの遅延調整用ブロックの等価回路を示す図である。
【図１２】第３の実施形態に係るゲートアレイの製造方法により製造されたゲートアレイのＩ／Ｏ電源容量ブロックを示す図である。
【図１３】第３の実施形態の比較例の製造方法により製造されたゲートアレイのＩ／Ｏ電源容量ブロックを示す図である。
【図１４】図１３のゲートアレイの元となるゲートアレイのＩ／Ｏスロットの構造を示す図である。
【符号の説明】
【００８８】
１１    ＰＭＯＳ
１２    ＮＭＯＳ
１３    コンタクト
１４    ゲートポリシリコン層
１５    アルミ配線層
１８    Ｎウェル
１９    Ｐウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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