(57)【要約】【課題】  低電圧レベル信号を高速に高電圧レベル信号に昇圧することができる電圧レベルシフタ回路を提供する。【解決手段】  ゲートが共通接続され、かつドレインが高電圧レベルＶPPの信号供給端子に接続されたＦＥＴＱ１１、Ｑ７と、共通ゲートおよびＦＥＴＱ１１のソース間に直列に接続され、かつそれぞれのドレインおよびゲートが共通接続された複数のＦＥＴＱ１０、Ｑ９を含み、複数のトランジスタＱ１０、Ｑ９におけるＦＥＴＱ１１のソース側から見て奇数番目のＦＥＴＱ１０に対して電圧レベルＶPPよりも低電圧のクロック信号が印加され、ＦＥＴＱ１１のソース側から見て偶数番目のＦＥＴＱ９に対してクロック信号の反転信号が印加されて成るチャージポンプ回路５とを備えた電圧レベルシフタ回路１である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ゲートが共通接続され、かつドレインが第１の電圧レベルの信号供給端子に接続された第１および第２のトランジスタと、
前記共通ゲートおよび第１のトランジスタのソース間に直列に接続され、かつそれぞれのドレインおよびゲートが共通接続された複数のトランジスタを含み、該複数のトランジスタにおける前記第１のトランジスタのソース側から見て奇数番目のトランジスタに対して前記第１の電圧よりも低電圧の第２の電圧レベルの信号が印加され、該第１のトランジスタのソース側から見て偶数番目のトランジスタに対して前記第２の電圧レベル信号の反転信号が印加されて成るチャージポンプ回路と、
前記共通ゲートおよび前記第２のトランジスタのソース間に接続されたトランスファゲート回路と、
このトランスファゲート回路の前記第２のトランジスタのソース側の出力端子に接続され、前記第１の電圧レベルの信号を出力するための出力用ノードと、
を備えたことを特徴とする電圧レベルシフタ回路。
【請求項２】
前記チャージポンプ回路は、複数のトランジスタにおける前記偶数番目のトランジスタの共通接続されたゲートおよびドレインに接続され、前記第２の電圧レベル信号を反転して該ゲートおよびドレインに印加する反転回路を備えたことを特徴とする請求項１記載の電圧レベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧レベルの信号を、例えばＥＥＰＲＯＭ（Electric Erasable Programmable ROM）の書き換え・消去可能な高電圧レベルの信号に切り換える（シフトする）ための電圧レベルシフタ回路に関する。
【背景技術】
【０００２】
半導体メモリにおける例えばＥＥＰＲＯＭにおいては、データを電気的に書き換え・消去するために、例えば１０Ｖ以上の高電圧レベルの信号が必要である。
【０００３】
この点、従来は、ＥＥＰＲＯＭが搭載されたＩＣチップの外部から高電圧レベル信号を供給する構成も用いられていたが、近年では、ＥＥＰＲＯＭ搭載チップ内部に設けられた昇圧回路により高電圧レベル信号を供給することにより、単一電源により動作する電圧レベルシフタ回路が主流となっている。
【０００４】
このチップ内蔵型の電圧レベルシフタ回路では、誤動作を防ぐために、貫通電流の発生を防止することが非常に重要である。
【０００５】
特に、最近では、乾電池１〜２本という低電圧レベルの信号で動作するポータブル機器へ搭載するアプリケーションも増えており、低電圧レベルの信号をデータ書き換え・消去可能な高電圧レベルまで昇圧可能な電圧レベルシフタ回路が求められている。
【０００６】
さらに、ポータブル機器を含む全ての機器において、データの書き換え・消去に対する高速化の要求が増していることは周知の事実であり、電圧レベルシフタ回路にも高速動作が要求されている。
【０００７】
この点、従来の電圧レベルシフタ回路の一例として、特許文献１に開示された電圧変換回路がある。
【特許文献１】特開平１−９１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した特許公報に開示された電圧変換回路は、確かに貫通電流を防止しながら低電圧レベル信号を高電圧レベル信号に変換することを可能にしている。
【０００９】
しかしながら、上記電圧変換回路では、その第１図に示すように、クロック周期に応じて印加される低電圧レベル信号（振幅φ１）を、クロック周期毎にその振幅分ずつ昇圧していくため、昇圧速度が遅く、電圧レベルシフタ回路に要求される高速動作を満足することができなかった。
【００１０】
本発明は上述した事情に鑑みてなされたもので、低電圧レベル信号を高速に高電圧レベル信号に昇圧することができる電圧レベルシフタ回路を提供することをその目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、上記課題を解決するため、ゲートが共通接続され、かつドレインが第１の電圧レベルの信号供給端子に接続された第１および第２のトランジスタと、前記共通ゲートおよび第１のトランジスタのソース間に直列に接続され、かつそれぞれのドレインおよびゲートが共通接続された複数のトランジスタを含み、該複数のトランジスタにおける前記第１のトランジスタのソース側から見て奇数番目のトランジスタに対して前記第１の電圧よりも低電圧の第２の電圧レベルの信号が印加され、該第１のトランジスタのソース側から見て偶数番目のトランジスタに対して前記第２の電圧レベル信号の反転信号が印加されて成るチャージポンプ回路と、前記共通ゲートおよび前記第２のトランジスタのソース間に接続されたトランスファゲート回路と、このトランスファゲート回路の前記第２のトランジスタのソース側の出力端子に接続され、前記第１の電圧レベルの信号を出力するための出力用ノードと、を備えたことを要旨とする。
【００１２】
請求項２記載の発明は、上記課題を解決するため、前記チャージポンプ回路は、複数のトランジスタにおける前記偶数番目のトランジスタの共通接続されたゲートおよびドレインに接続され、前記第２の電圧レベル信号を反転して該ゲートおよびドレインに印加する反転回路を備えたことを要旨とする。
【発明の効果】
【００１３】
請求項１および２記載の発明によれば、チャージポンプ回路における複数のトランジスタにおける第１のトランジスタのソース側から見て奇数番目のトランジスタに対して第１の電圧よりも低電圧の第２の電圧レベルの信号が印加され、第１のトランジスタのソース側から見て偶数番目のトランジスタに対して第２の電圧レベル信号の反転信号が印加されているため、第２の電圧レベル信号は、チャージポンプ回路の複数のトランジスタから、トランジスタの接続分だけ昇圧（レベルシフト）、すなわち高圧レベルの電圧信号として出力される。
【００１４】
この高圧レベルの電圧信号は、第１および第２のトランジスタのゲートに印加されるため、第１および第２のトランジスタがＯＮして信号供給端子に印加された第１の電圧レベル信号がトランスファゲート回路を介して出力用ノードに供給される。
【００１５】
すなわち、本発明によれば、トランジスタの接続数分だけ第１および第２のトランジスタのゲートに印加される電圧レベルを増大させることができるため、第２の電圧信号として電圧レベルの低い電圧信号を用いた場合でも、第１および第２のトランジスタのゲートに印加される電圧レベルを高速に上昇させることができる。
【００１６】
この結果、出力用ノードに対する第１の電圧レベル信号の供給速度も向上させることができ、全体で動作速度の向上した電圧レベルシフタ回路を提供することが可能になる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態に係わる電圧レベルシフタ回路について添付図面を参照して説明する。
【００１８】
図１は、本実施の形態に係わる電圧レベルシフタ回路１の概略構成を示すブロック図である。
【００１９】
図１に示すように、電圧レベルシフタ回路１は、例えばＥＥＰＲＯＭのワード線あるいはビット線に接続された高電圧レベル出力端子Ｔ４の電圧レベルを、低電圧レベル（例えば、電源電圧ＶDDレベルである２．５Ｖ程度）の信号により、ＥＥＰＲＯＭのデータ消去・書き換えに必要な高電圧レベル（ＶPP：例えば、１０Ｖ以上）に昇圧（シフト）する回路である。
【００２０】
すなわち、電圧レベルシフタ回路１は、高電圧レベル出力端子Ｔ４が接続されたノードＮ１を有し、このノードＮ１に接続されたコンデンサＣ３を有し、このコンデンサＣ３は、その負荷容量を示している。
【００２１】
また、電圧レベルシフタ回路１は、このノードＮ１に接続されたドレイン、およびロジック入力端子Ｔ５が接続されたソースおよび電源電圧ＶDDが印加されているゲートを有するＮチャンネル電界効果トランジスタ（ＦＥＴ）Ｑ６と、ノードＮ１に接続されたソース、電源電圧ＶDDが印加されているゲートをそれぞれ有するトランスファゲート回路を構成するＮチャンネルＦＥＴＱ８とを備えている。
【００２２】
さらに、電圧レベルシフタ回路１は、高電圧レベル（ＶPP）信号が印加されているＶPP端子に対してドレインが共通接続されたＮチャンネルＦＥＴＱ７（第２のトランジスタに対応）およびＱ１１（第１のトランジスタに対応）を備えている。ＮチャンネルＦＥＴＱ７およびＱ１１のゲートはそれぞれノードＮ２を介して共通接続され、このノードＮ２およびノードＮ３を介してＮチャンネルＦＥＴＱ８のドレインに接続されており、ＮチャンネルＦＥＴＱ７のソースはＮチャンネルＦＥＴＱ８のソースに接続されている。
【００２３】
そして、電圧レベルシフタ回路１は、ＮチャンネルＦＥＴＱ１１のゲートおよびソース間に接続されており、ＮチャンネルＦＥＴＱ８を介してノードＮ１の電圧レベルを昇圧するためのチャージポンプ回路５を備えている。
【００２４】
このチャージポンプ回路５は、図１に示すように、低電圧レベル（例えば、電源電圧ＶDDレベルである２．５Ｖ程度）の信号であるクロック信号が入力される入力端子Ｔ６にノードＮ４を介して並列に接続された第１の入力ラインＬ１および第２の入力ラインＬ２と、第１および第２の入力ラインＬ１およびＬ２の途中にそれぞれ挿入されたコンデンサＣ４およびＣ５と、第２の入力ラインＬ２におけるノードＮ４とコンデンサＣ５との間に挿入されたインバータＵ１とを備えている。
【００２５】
さらに、チャージポンプ回路５は、第１の入力ラインＬ１にそれぞれ共通に接続されたドレインおよびゲートを有するＮチャンネルＦＥＴＱ１０と、第２の入力ラインＬ２にそれぞれ共通に接続されたドレインおよびゲートを有するＮチャンネルＦＥＴＱ９とを備え、このＮチャンネルＦＥＴＱ１０のソースがＮチャンネルＦＥＴＱ９のドレインに接続され、直列接続された２段のＦＥＴＱ１０、Ｑ９を有するチャージポンプ回路を構成している。
【００２６】
ＮチャンネルＦＥＴＱ１０のドレインはＮチャンネルＦＥＴＱ１１のソースにノードＮ５を介して接続され、ＮチャンネルＦＥＴＱ９のソースはＮチャンネルトランジスタＱ７およびＱ１１の共通ゲートにノードＮ２を介して接続されている。
【００２７】
次に、本実施形態の全体動作について説明する。
【００２８】
ロジック入力端子Ｔ５に対してハイレベルの信号が印加されると、ゲートに電圧ＶDDが印加されているＦＥＴＱ６を介してノードＮ１（および出力端子Ｔ４）の電圧レベルが上昇し、このノードＮ１の電圧レベルの上昇により、ゲートに電圧ＶDDが印加されているＦＥＴＱ８を通してＦＥＴＱ７およびＦＥＴＱ１１のゲート電圧を上昇させる。このゲート電圧の上昇により、ＦＥＴＱ１１は完全ではないがＯＮし、チャージポンプ回路５のＦＥＴＱ１０のゲート電圧を上昇させる。
【００２９】
ＦＥＴＱ１０のゲート電圧が上昇した状態において、チャージポンプ回路５における入力端子Ｔ６からローレベル（０［Ｖ］）のクロック信号が入力されると、第１の入力ラインＬ１にあるコンデンサＣ４にＦＥＴＱ１１を介して、電荷が蓄積される。続いて、入力端子Ｔ６に電源電圧レベルであるＶＤＤの振幅を有するクロック信号が入力されると、ノードＮ４の電圧は、ＶＤＤとなりコンデンサＣ４に蓄積された電荷は、ドレインをゲートに接続したダイオード接続形式のＦＥＴＱ１０を介して、第２の入力ラインＬ２にあるコンデンサＣ５に移動する。尚、このときの第２の入力ラインＬ２にあるノードＮ６の電位は、入力端子Ｔ６からインバーターＵ１を介しているので、ローレベル（０［Ｖ］）となっている。続いて、入力端子Ｔ６にローレベル（０［Ｖ］）のクロック信号が入力されると、またコンデンサＣ４にＦＥＴＱ１１を介して、電荷が蓄積され、入力端子Ｔ６からインバーターＵ１を介しているノードＮ６はハイレベルとなり、コンデンサＣ５に蓄積された電荷は、ドレインをゲートに接続したダイオード接続形式のＦＥＴＱ９を介して、ＦＥＴＱ７及びＱ１１のゲート容量を充電し、ノードＮ２の電位を押し上げる。以後、入力端子Ｔ６のクロックに従い、同様の動作が繰り返されノードＮ２の電位は、急速に上昇する。ノードＮ２の電位上昇に伴い、ＦＥＴＱ７及びＱ１１も次第にオンし始め、ノードＮ１の電位上昇と入力端子Ｔ６からローレベルのクロック信号が入力されるときのコンデンサＣ４に蓄積される電荷が増大する。そして、ノードＮ２の電位がＦＥＴＱ７の閾値を越えた時、ＦＥＴＱ７は完全にオンし、出力端子Ｔ４に高電圧Ｖｐｐが出力される。
【００３０】
このとき、ＦＥＴＱ６は、そのドレインにハイレベルの電圧信号が印加されているため、ＯＦＦ状態を維持しており、ロジック入力端子Ｔ５を高電圧から保護することができる。
【００３１】
続いて、ロジック入力端子Ｔ５に対してローレベルの信号が印加されると、ゲートに電圧ＶDDが印加されているＦＥＴＱ６およびＦＥＴＱ８がそれぞれＯＮし、この結果、ノードＮ１の電圧レベル、およびＦＥＴＱ７およびＱ１１のゲート電圧が減少する。
【００３２】
以上述べたように、本構成によれば、ノードＮ１の昇圧手段として２段の昇圧機能を有するチャージポンプ５を用いているため、低電圧レベルのクロック信号を用いているにも係わらず、そのチャージポンプ５の２段の昇圧機能に基づいて、高電圧レベル出力端子Ｔ４の電圧レベルを、ＥＥＰＲＯＭのデータ消去・書き換えに必要な高電圧レベル（ＶPP）に急速に昇圧することができる。
【００３３】
ここで、本実施形態に係わる電圧レベルシフタ回路１の高速動作を確認するため、本願発明の電圧レベルシフタ回路において、チャージポンプ回路を従来の特開平１−９１６５６号公報に開示されたチャージポンプ回路５ａに置換した場合の電圧レベルシフタ回路１ａを図２に示す。なお、図２において、図１に示す電圧レベルシフタ回路１に対応する構成要素には、符号“ａ”を付加しており、この図２に示す電圧レベルシフタ回路１ａにおけるチャージポンプ回路５ａは、ＦＥＴＱ８ａのドレインに接続されたソース、ＦＥＴＱ１１ａのソースに接続されたドレイン、および入力端子Ｔ６ａにコンデンサＣ１０を介して接続されたゲートを有するＮチャンネルＦＥＴＱ２０を備えている。
【００３４】
本実施形態に係わる電圧レベルシフタ回路１と電圧レベルシフタ回路１ａとの間におけるＦＥＴＱ７、Ｑ７ａがＯＮ動作するまでの時間、すなわち、ＦＥＴＱ７、Ｑ７ａのゲート電圧ＶGが閾値電圧Ｖthを超えるまでの時間を図３に示す。
【００３５】
電圧レベルシフタ回路１ａにおけるチャージポンプ回路５ａは、１つのＦＥＴＱ２０による昇圧作用を行うため、クロック信号の１周期（ハイレベル・ローレベルの切り換わり）毎にノードＮ３ａの電圧レベルが電圧レベルシフタ回路１に比べて低いことになる。
【００３６】
したがって、図３に示すように、本実施形態の電圧レベルシフタ回路１によるＦＥＴＱ７がＯＮするまでの時間（ゲート電圧ＶGが閾値電圧Ｖthを超えるまでの時間）ｔ１は、電圧レベルシフタ回路１ａによるＦＥＴＱ７ａがＯＮするまでの時間（ゲート電圧ＶGが閾値電圧Ｖthを超えるまでの時間）ｔ１ａよりも大幅に高速化していることが分かる。
【００３７】
すなわち、本実施形態によれば、電源電圧ＶDDレベル（２．５Ｖ程度）の低電圧レベルの信号を用いた場合でも、ＥＥＰＲＯＭのデータ書き換え／消去用の出力端子の電圧レベルを、貫通電流を防止しながら高速に昇圧することができる。
【００３８】
なお、本実施形態においては、ＦＥＴＱ９およびＱ１０の２つのＦＥＴを直列に接続して２段のチャージポンプ回路を用いたが、本発明はこの構成に限定されるものではなく、３個以上の複数のＦＥＴを直列接続した複数段のチャージポンプ回路を用いることも可能である。この場合、入力端子Ｔ６に対してコンデンサを介して接続されたＦＥＴを基準かつ１番目とした場合における偶数番目のＦＥＴに対して入力端子Ｔ６からのクロック信号を反転入力させればよい。
【００３９】
また、本実施形態においては、ＦＥＴとしてＮチャンネルＦＥＴを用いたが、本発明はこの構成に限定されるものではなく、ＰチャンネルＦＥＴを用いることも可能である。この場合には、ノードＮ１を負の方向に昇圧する昇圧回路となる。
【００４０】
本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明に属する範囲内において、上記実施の形態および変形例を様々に変形して実施することが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係る電圧レベルシフタ回路の概略構成を示すブロック図。
【図２】本実施の形態に係わる電圧レベルシフタ回路の比較例である電圧レベルシフタ回路の概略構成を示すブロック図。
【図３】図１に示す電圧レベルシフタ回路および図２に示す電圧レベルシフタ回路それぞれにおけるＦＥＴＱ７、Ｑ７ａがＯＮするまでの時間を表すグラフ。
【符号の説明】
【００４２】
１…電圧レベルシフタ回路
５…チャージポンプ回路
Ｔ４…高電圧レベル出力端子
Ｔ５…ロジック入力端子
Ｃ３〜Ｃ５…コンデンサ
Ｑ６〜Ｑ１１…ＮチャンネルＦＥＴ
Ｕ１…インバータ
Ｎ１〜Ｎ６…ノード
【図１】
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【図２】
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【図３】
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