(57)【要約】 【課題】  従来の技術の制限と欠点による一つまたは複数の問題を未然に防ぐ装置と方法を提供する。【解決手段】  本発明は、定電圧に応じて定電流を提供する第一電流発生器、温度依存性電圧を提供する電圧発生器、および前記電圧発生器に接続され、前記温度依存性電圧に応じて可変電流を提供する第二電流発生器を含む電流を生成する回路を提供する。【選択図】      図３Ａ
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【特許請求の範囲】
【請求項１】
定電圧に応じて定電流を提供する第一電流発生器と、
温度依存性電圧を提供する電圧発生器と、
前記電圧発生器に接続され、前記温度依存性電圧に応じて可変電流を提供する第二電流発生器と、を含む電流生成回路。
【請求項２】
前記電圧発生器は、温度依存性抵抗を有するレジスタを含む請求項１に記載の回路。  
【請求項３】
温度依存性電圧を提供する電圧発生器と、
定電流を提供する前記電圧発生器の電流源と、
温度依存性抵抗を有する前記電圧発生器のレジスタと、
前記電流源および前記レジスタの間に位置する前記電圧発生器の出力端子と、
前記出力端子に接続されたゲートを有するトランジスタを持ち、前記温度依存性電圧に応じて電流を提供する電流発生器と、を含む温度依存性電流生成回路。
【請求項４】
前記温度依存性抵抗は、動作温度の増加に伴って上昇し、動作温度の低下に伴って減少する請求項２または３に記載の回路。
【請求項５】
定電圧に応じて第一電流を提供する第一電流発生器と、
温度依存性電圧を提供する電圧発生器と、
前記温度依存性電圧に応じて第二電流を提供する第二電流発生器と、
前記第一電流および第二電流の合計に応じて周波数を提供する周波数発生器と、
を含む記憶装置のリフレッシュサイクル提供回路。
【請求項６】
前記電圧発生器は、電流源と、温度依存性抵抗を有するレジスタと、前記電流源および前記レジスタの間に接続した出力端子とを含む請求項１または５に記載の回路。
【請求項７】
前記第二電流発生器は、前記出力端子に接続したゲートを有するトランジスタを含む請求項６に記載の回路。
【請求項８】
前記第二電流は、既定温度でオフにされる請求項５〜７のいずれかに記載の回路。
【請求項９】
前記周波数発生器は、比較器とコンデンサを含む請求項５〜８のいずれかに記載の回路。  
【請求項１０】
第一状態および第二状態を有する入力信号と、
定電圧を提供する第一電圧発生器と、
前記入力信号の前記第一状態および前記定電圧に応じて第一電流を提供する第一電流発生器と、
温度依存性電圧を提供する第二電圧発生器と、
前記温度依存性電圧および前記入力信号の前記第一状態に応じて、第二電流を提供する第二電流発生器と、を含む記憶装置のリストアサイクル提供回路。
【請求項１１】
前記第一電流発生器は、前記入力信号の前記第二状態に応じて充電されるコンデンサを含む請求項１０に記載の回路。
【請求項１２】
前記第一電流発生器は、前記定電圧でバイアスをかけられたゲートを有するトランジスタを含む請求項１０または１１に記載の回路。
【請求項１３】
前記第二電流発生器は、前記入力信号の前記第二状態に応じて充電されるコンデンサを含む請求項１０〜１２のいずれかに記載の回路。
【請求項１４】
前記第二電流発生器は、前記温度依存性電圧があるゲートを有するトランジスタを含む請求項１０〜１３のいずれかに記載の回路。
【請求項１５】
定電圧を提供するステップと、
前記定電圧に応じて第一電流を生成するステップと、
温度依存性抵抗のレジスタを提供するステップと、
前記レジスタを通して定電流を流すことによって温度依存電圧を生成するステップと、
前記温度依存性電圧に応じて第二電流を生成するステップと、
前記第一電流および第二電流の合計に応じて周波数を生成するステップとを含む記憶装置のリフレッシュサイクル提供方法。
【請求項１６】
動作温度の増加に伴って前記温度依存性抵抗を上昇させるステップを更に含む請求項１５に記載の方法。
【請求項１７】
温度が既定温度点以下に下がった時、前記第二電流をオフにするステップを更に含む請求項１８に記載の方法。
【請求項１８】
第一状態および第二状態を有する入力信号を提供するステップと、
定電圧を提供するステップと、
前記入力信号の前記第一状態および前記定電圧に応じて第一電流を生成するステップと、
温度依存性抵抗を提供するステップと、
前記レジスタを通して定電流を流すことによって温度依存電圧を生成するステップと、
前記温度依存性電圧と前記入力信号の前記第一状態とに応じて第二電流を生成するステップと、を含む記憶装置のリストアサイクル提供方法。
【請求項１９】
前記入力信号の前記第二状態に応じてコンデンサを充電するステップを更に含む請求項１８に記載の方法。
【請求項２０】
前記定電圧で前記第一電流発生器のトランジスタにバイアスをかけるステップを更に含む請求項１８または１９に記載の方法。
【請求項２１】
前記温度依存性電圧で前記第一電流発生器のトランジスタにバイアスをかけるステップを更に含む請求項１８〜２０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を生成する回路に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のリフレッシュ（ｒｅｆｒｅｓｈ）とリストア（ｒｅｓｔｏｒｅ）動作のための温度依存性電流（ｔｅｍｐｅｒａｔｕｒｅ−ｄｅｐｅｎｄｅｎｔ  ｃｕｒｒｅｎｔ）を生成する回路に関するものである。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、メモリセルのアレイを含む記憶装置である。各メモリセルは、通常、アクセストランジスタと蓄積容量を含む。一般的には、高いロジック状態（ｅ.ｇ．ロジック“１”）は、蓄積容量を高電圧レベルに充電することによって蓄えられ、低いロジック状態（ｅ.ｇ．ロジック“０”）は、蓄積容量を低電圧レベルに充電することによって蓄えられる。メモリセルは、発揮性元素で、仮にメモリセルのアクセストランジスタがオフにされても漏電する。結果として、メモリセルは周期的に“リフレッシュ”され、そこに蓄えられるロジック状態を維持しなければならない。更に、メモリセルに蓄えられたロジック値は、読み取られた時に必然的に変る可能性がある。よって、後に続くアクセスのために、ロジック値を元の値に戻すリストア動作、またはライトバックサイクル（ｗｒｉｔｅ−ｂａｃｋ  ｃｙｃｌｅ）が必要とされる。
【０００３】
従来の技術では、ＤＲＡＭ装置のリフレッシュまたはリストア動作のために、定電流を提供する。図１Ａは、リフレッシュ動作の従来の技術の例を示している。図１Ａに示すように、回路１０は、定電流源１２と発振器１４とを含む。定電流源１２は、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ１２−２と１２−４によって形成された電流ミラー（番号非表示）を含み、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ１２−６は、定電圧Ｖでバイアスをかけたゲート（番号非表示）含む。各ＰＭＯＳトランジスタ１２−２と１２−４は、電源（たとえばＶＤＤ）に接続した電極（番号非表示）を含む。発振器１４は、比較器１４−２、コンデンサ１４−４および遅延素子１４−６を含む。定電流源１２によって提供された定電流Ｉは、コンデンサ１４−４を充電し、比較器１４−２の非反転端子Ｘの電圧レベルを上げる。端子Ｘ（ＶＸ）の電圧レベルが比較器１４−２の反転端子（番号非表示）の参考電圧レベルＶＲＥＦを越える時、比較器１４−２の出力端子Ｙ（ＶＹ）の電圧は、ロジック“１”になる。ロジック“１”値は、ＮＭＯＳトランジスタ１４−８のゲート（番号非表示）に伝送される前に、遅延素子１４−６によって一時ｔｄ遅延される。ＮＭＯＳトランジスタ１４−８がロジック“１”値によってオンにされた時、コンデンサ１４−４は、大地に放電され、ＶＸを接地レベルに低下させる。この時、ＶＹは、ロジック“１”から ロジック“０”になり、よって、図１Ｂに示されるように、リフレッシュ動作のための一定時間ｔｄを提供する。発振器１４は、定電流Ｉのために、一定周波数を提供する。
【０００４】
リフレッシュ動作を必要とする周波数は、温度に依って変ることが発見されている。例えば、メモリセルに行われるリフレッシュは、摂氏８５度で１００ミリセカンド（ｍｓ）毎で、摂氏２５度で３００ミリセカンド毎である。一定周波数を提供する従来の技術は、不必要な電流消費を招く。更に、リストア動作を必要とする周波数も温度に依って変ることが発見されている。一般的に言えば、メモリセルのリストア時間は、動作温度の下降に伴って増加する。よって、リフレッシュ動作の電力消費が最小限に抑えられ、リストア動作のリストア時間も減少できる回路を有することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、上記背景技術の限界と欠点による一つまたは複数の問題を未然に防ぐ装置と方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的、またはその他の利点を達成するために、本発明は、定電圧に応じて定電流を提供する第一電流発生器と、温度依存性電圧を提供する電圧発生器と、前記電圧発生器に接続され、前記温度依存性電圧に応じて可変電流を提供する第二電流発生器と、を含む電流生成回路を提供する。
【０００７】
一形態において、前記電圧発生器は、温度依存性抵抗を有するレジスタを含む。
【０００８】
もう一つの形態において、前記電圧発生器は、電流源と、前記電流源に接続した温度依存性抵抗と、前記電流源および前記レジスタの間に位置した出力端子と、を含む。
【０００９】
また、本発明に基づくと、温度依存性電圧を提供する電圧発生器と、定電流を提供する前記電圧発生器の電流源と、温度依存性抵抗を有する前記電圧発生器のレジスタと、前記電流源および前記レジスタの間に位置した前記電圧発生器の出力端子と、前記出力端子に接続されたゲートを有するトランジスタと、を含み、前記電流発生器が、前記温度依存性電圧に応じて電流を提供するようになっている温度依存性電流生成回路が提供される。
【００１０】
更に、本発明に基づくと、定電圧に応じて第一電流を提供する第一電流発生器と、温度依存性電圧を提供する電圧発生器と、前記温度依存性電圧に応じて第二電流を提供する第二電流発生器と、前記第一電流および第二電流の合計に応じて周波数を提供する周波数発生器と、を含む記憶装置のリフレッシュサイクル提供回路が提供される。
【００１１】
更に、本発明に基づくと、第一状態および第二状態を有する入力信号と、定電圧を提供する第一電圧発生器と、前記入力信号の前記第一状態と前記定電圧に応じて第一電流を提供する第一電流発生器と、温度依存性電圧を提供する第二電圧発生器と、前記温度依存性電圧および前記入力信号の前記第一状態に応じて第二電流を提供する第二電流発生器と、を含む記憶装置のリストアサイクル提供回路が提供される。
【００１２】
更に、本発明に基づくと、定電圧を提供するステップと、前記定電圧に応じて第一電流を生成するステップと、温度依存性抵抗を提供するステップと、前記レジスタによって定電流を流すことによって温度依存電圧を生成するステップと、前記温度依存性電圧に応じて第二電流を生成するステップと、前記第一電流および第二電流の合計に応じて周波数を生成するステップと、を含む記憶装置のリフレッシュサイクル提供方法を提供する。
【００１３】
更に、本発明に基づくと、第一状態および第二状態を有する入力信号を提供するステップと、定電圧を提供するステップと、前記入力信号の前記第一状態および前記定電圧に応じて第一電流を生成するステップと、温度依存性抵抗を提供するステップと、前記レジスタを通して定電流を流すことによって温度依存電圧を生成するステップと、前記温度依存性電圧および前記入力信号の前記第一状態に応じて第二電流を生成するステップと、を含む記憶装置のリストアサイクル提供方法が提供される。
【発明の効果】
【００１４】
本発明によれば、リフレッシュ動作の電力消費が最小限に抑えられ、リストア動作のリストア時間も減少できる回路を有することができる。
【発明を実施するための最良の形態】
【００１５】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施例を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１６】
図２は、本発明の一つの実施例に基づいた温度依存性電圧を提供する電圧発生器２０である。図２に示すように、電圧発生器２０は、電流源２２と、レジスタ２４と出力端子２６とを含む。電流源２２は、定電流ＩＣを提供する。レジスタ２４は、温度依存性抵抗を有し、電流源２２と参考電圧（たとえば接地レベル）との間に接続される。一つの実施例では、レジスタ２４の抵抗は、温度の増加に伴って上昇し、温度の下降に伴って減少する。よって、定電流ＩＣがレジスタ２４に流れた時、レジスタ２４を経た電圧は温度依存性となる。出力端子２６は、電流源２２およびレジスタ２４の間に位置され、温度依存性電圧を出力する。
【００１７】
電圧発生器２０は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのメモリのリフレッシュおよびリストア動作に用いることができる。図３Ａは、本発明の一つの実施例に基づいた記憶装置（非表示）のリフレッシュサイクル提供回路３０である。図３Ａに示すように、回路３０は、第一電流発生器３２、電圧発生器２０、および第二電流発生器３６を含む。第一電流発生器３２は、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ３２−２および３２−４によって形成された電流ミラー（番号非表示）と、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ３２−６とを含む。各ＰＭＯＳトランジスタ３２−２および３２−４は、電源ＶＤＤに接続した電極（番号非表示）を含む。ＮＭＯＳトランジスタ３２−６は、電圧源（非表示）に接続したゲート（番号非表示）を含み、電圧源によって提供された定電圧Ｖ１でバイアスをかけられる。第一電流発生器３２は、第一電流Ｉ１を提供する働きをする。第一電流Ｉ１は、定電流であり、その大きさは、定電圧Ｖ１によってあらかじめ決められる。
【００１８】
第二電流発生器３６は、ＰＭＯＳトランジスタ３６−２および３６−４によって形成された電流ミラー（番号非表示）を含む。ＮＭＯＳトランジスタ３６−６は、出力端子２６に接続したゲート（番号非表示）を含み、電圧発生器２０によって提供された電圧Ｖ２でバイアスをかけられる。第二電流発生器３６は、電圧Ｖ２に応じて第二電流Ｉ２を提供する働きをする。第二電流Ｉ２は、可変電流であり、その大きさは、可変電圧Ｖ２によって決められる。
【００１９】
回路３０は、更に第一電流Ｉ１と第二電流Ｉ２を受ける発振器３８を含む。発振器３８は、比較器３８−２、３８−４と遅延素子３８−６とを含む。第一電流発生器３２によって提供された第一電流Ｉ１と、第二電流発生器３６によって提供された第二電流Ｉ２とは、発振器３８に提供される前に加えられ、合計電流ＩＳＵＭとなる。
【００２０】
動作においては、回路３０が温度Ｔ０で動作する時、電流ＩＳＵＭは、コンデンサ３８−４を充電し、比較器３８−２の非反転端子Ｍの電圧レベルを上昇させる。端子Ｍの電圧レベル（ＶＭ）が比較器３８−２の非反転端子の参考電圧レベルＶＲＥＦを越える時、比較器３８−２の出力端子Ｎの電圧レベル（ＶＮ）は、高いロジック値（ｅ.ｇ．ロジック“１”）になる。ロジック“１”値は、ＮＭＯＳトランジスタ３８−８のゲート（番号非表示）に伝送される前に、遅延素子３８−６によって時間ｔＤに遅延される。ＮＭＯＳトランジスタ３８−８がロジック“１”値によってオンにされた時、コンデンサ３８−４は、大地に放電され、ＶＭを接地レベルに低下させる。この時、ＶＮは、ロジック“１”から 低いロジック値（たとえばロジック“０”）になり、よって、図３Ｂに示す一定時間ＴＤを提供し、リフレッシュ動作をする。
【００２１】
回路３０が温度Ｔ０から上昇した温度Ｔ１で動作する時、Ｉ１は、不変のままで、Ｉ２は、Ｖ２が増加するために増加する。公式に基づくと、Ｑ＝Ｉ×ｔであり、充電電流ＩＳＵＭ（Ｉ）が増加することから、コンデンサ３８−４を既定の電荷量（Ｑ）に充電するのに必要な時間（ｔ）が減少される。結果として、発振器３８は、温度Ｔ０の第二周波数より高い温度Ｔ１の第一周波数を生成する。一つの実施例では、第二電流Ｉ２は、既定温度より低い温度（たとえば摂氏２０度）で電圧発生器２０の電流源２２のオフによって切られる。
【００２２】
図３Ｂは、図３Ａに示された回路３０の出力のタイミング図を示している。動作温度がＴ０からＴ１に上昇した時、ＩＳＵＭもまた増加する。図３Ｂに示すように、コンデンサ３８−４の充電および放電は、温度Ｔ０より温度Ｔ１の方が早い。すなわち、温度Ｔ１で生成される周波数は、温度Ｔ０で生成される周波数より高い。
【００２３】
図４Ａは、本発明の他の実施例に基づいた記憶装置のリストアサイクル提供回路５０である。図４Ａに示すように、回路５０は、入力信号ＩＮと、第一電流発生器（番号非表示）と、電圧発生器２０と、第二電流発生器（番号非表示）とコンデンサ６０とを含む。第一電流発生器は、ＰＭＯＳトランジスタ５２、第一ＮＭＯＳトランジスタ５４および第二ＮＭＯＳトランジスタ５６を含む。入力信号ＩＮは、変換器５８を通してＰＭＯＳトランジスタ５２のゲート（番号非表示）に接続される。変換器５８の出力は、第一ＮＭＯＳトランジスタ５４のゲート（番号非表示）に接続される。コンデンサ６０は、ＰＭＯＳトランジスタ５２のドレイン（番号非表示）に接続された一端を含み、もう一端は、参考電圧（たとえば接地）に接続される。
【００２４】
第二電流発生器は、第一ＮＭＯＳトランジスタ７４と、第二ＮＭＯＳトランジスタ７６とコンデンサ６０とを含む。第一ＮＭＯＳトランジスタ７４は、変換器５８の出力に接続されたゲート（番号非表示）を含む。第二ＮＭＯＳトランジスタ７６は、電圧発生器２０の出力端子２６に接続されたゲート（番号非表示）を含み、電圧発生器２０によって提供された温度依存性電圧Ｖ２でバイアスをかけられる。
【００２５】
動作では、第一状態から第二状態（たとえばロジック“０”とロジック“１”）の入力信号ＩＮの上昇エッジでは、変換器５８は、低いロジック値を出力し、ＰＭＯＳトランジスタ５２をオンにし、第一電流発生器の第一ＮＭＯＳトランジスタ５４と第二電流発生器の第一ＮＭＯＳトランジスタ７４とをオフにする。コンデンサ６０は、ＰＭＯＳトランジスタ５２から電圧レベルＶＣへの電流によって充電される。回路５０は、ＮＯＲゲート６４を通して高いロジック値を出力し、出力を変換器６６に提供する。
【００２６】
第二状態から第一状態の入力信号ＩＮの下降エッジでは、変換器５８は、高いロジック値を出力し、ＰＭＯＳトランジスタ５２をオフにし、第一電流発生器の第一ＮＭＯＳトランジスタ５４と第二電流発生器の第一ＮＭＯＳトランジスタ７４とをオンにする。コンデンサ６０は、一方では、レジスタ６２と第一ＮＭＯＳトランジスタ５４と第二ＮＭＯＳトランジスタ５６とを通して、もう一方では、第一ＮＭＯＳトランジスタ７４と第二ＮＭＯＳトランジスタ７６とを通して大地に放電される。放電中、コンデンサ６０から提供された電流ＩＳＵＭは、第一電流発生器を流れる第一電流Ｉ１と、第二電流発生器を流れる第二電流Ｉ２とに分けられる。第二電流Ｉ２は、温度依存性電流であり、電圧Ｖ２の増加に伴って上昇する。コンデンサ６０の電位（たとえばＶＣ）が低いロジック値に下がった時、回路５０は、ＮＯＲゲート６４と変換器６６とを通して低いロジック値を出力する。
【００２７】
図４Ｂは、図４Ａに示された回路の出力のタイミング図を示している。図４Ｂに示すように、入力信号ＩＮの高いロジック状態（ＶＩＮ）に応じて、コンデンサ６０は、ＶＣに充電され、回路５０の出力（ＶＯＵＴ）は、高いロジックレベルになる。入力信号ＩＮの低いロジック状態（ＶＩＮ）に応じて、コンデンサ６０が大地に放電され、電流ＩＳＵＭを提供し、ＶＣが低いロジック状態より低く下がった時、ＶＯＵＴは、低いロジックレベルになる。リストア時間とは、入力信号ＩＮの下降エッジからＶＣが低いロジックレベルになった時の時間を示している。温度Ｔ１でリストア時間がｔ１と仮定する。温度がＴ１からＴ２に上昇した時、ＩＳＵＭは、Ｉ２の増加のために増加する。コンデンサ６０は、温度Ｔ１より温度Ｔ２での方で速く放電され、ｔ１からｔ２へとリストア時間を減少することになる。
【００２８】
本発明はまた、記憶装置のリフレッシュサイクルを提供する方法を提供する。定電圧Ｖ１が提供される。第一電流Ｉ１は、定電圧Ｖ１に応じて生成され、温度依存性抵抗を有するレジスタ２４が提供される。温度依存性電圧Ｖ２は、定電流ＩＣをレジスタ２４に流すことによって生成される。第二電流Ｉ２は、温度依存性電圧Ｖ２に応じて生成され、第一電流Ｉ１および第二電流Ｉ２の合計に基づいた周波数が生成される。
【００２９】
一つの実施例では、第二電流Ｉ２は、動作温度が既定点より低く下がった時、切られる。
【００３０】
本発明はまた、記憶装置のリストアサイクル提供方法を提供する。第一状態および第二状態を有する入力信号ＩＮが提供される。一つの実施例では、第一状態および第二状態は、それぞれ低いロジック状態と高いロジック状態とである。定電圧Ｖ１が提供される。第一電流Ｉ１は、入力信号ＩＮの第一状態と定電圧Ｖ１とに応じて生成される。温度依存性抵抗を有するレジスタ２４が提供される。温度依存性電圧Ｖ２は、定電流ＩＣをレジスタ２４に流すことによって生成される。第二電流Ｉ２は、温度依存性電圧Ｖ２と入力信号ＩＮの第一状態に応じて生成される。
【００３１】
一つの実施例では、コンデンサ６０は、入力信号ＩＮの第一状態に応じて放電される。
【００３２】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００３３】
【図１Ａ】リフレッシュサイクルを提供する従来技術の例を示している。
【図１Ｂ】図１Ａに示された従来技術の出力のタイミング図を示している。
【図２】本発明の実施例に基づいた温度依存性電圧を提供する電圧発生器である。
【図３Ａ】本発明の実施例に基づいたリフレッシュサイクル提供回路である。
【図３Ｂ】図３Ａに示された回路の出力のタイミング図を示している。
【図４Ａ】本発明の実施例に基づいたリストアサイクルを提供する回路である。
【図４Ｂ】図４Ａに示された回路の出力のタイミング図を示している。
【符号の説明】
【００３４】
１０  回路
１２  定電流源
１２−２  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
１２−４  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
１２−６  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
１４  発振器
１４−２  比較器
１４−４  コンデンサ
１４−６  遅延素子
１４−８  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
２０  電圧発生器
２２  電流源
２４  レジスタ
２６  出力端子
３０  回路
３２  第一電流発生器
３２−２  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
３２−４  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
３２−６  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
３６  第二電流発生器
３６−２  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
３６−４  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
３６−６  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
３８  発振器
３８−２  比較器
３８−４  コンデンサ
３８−６  遅延素子
３８−８  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
５０  回路
５２  ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ
５４  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
５６  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
５８  変換器
６０  コンデンサ
６２  レジスタ
６４  ＮＯＲゲート
６６  変換器
７４  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
７６  ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ
【図１Ａ】
2005210675.tif 000003
【図１Ｂ】
2005210675.tif 000004
【図２】
2005210675.tif 000005
【図３Ａ】
2005210675.tif 000006
【図３Ｂ】
2005210675.tif 000007
【図４Ａ】
2005210675.tif 000008
【図４Ｂ】
2005210675.tif 000009