(57)【要約】  【課題】  縦型ＰＮＰトランジスタにおいて、低いコレクタ濃度により、電流能力が低下したり、浅いベース層のためにアーリー電圧が低下する。  【解決手段】  エミッタ拡散層より深い位置にピーク濃度を持つ第１のリン注入層７とエミッタ拡散層７より浅い位置にピーク濃度を持つ第２のリン注入層６を有し、ベース幅を広げることにより、アーリー効果を抑制することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタを集積した半導体装置において、前記縦型ＰＮＰトランジスタのベース層が、前記縦型ＰＮＰトランジスタのエミッタ拡散層より深い位置にピーク濃度を持つ第１のリン注入層と、前記エミッタ拡散層より浅い位置にピーク濃度を持つ第２のリン注入層によって形成されたことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、前記縦型ＰＮＰトランジスタのエミッタがボロンをドーピングしたポリシリコンよりなる半導体装置。
【請求項３】
縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタを集積した半導体装置の製造方法において、前記縦型ＰＮＰトランジスタのベース層を、前記縦型ＰＮＰトランジスタのエミッタ拡散層より深い位置にピーク濃度を持つ第１のリン注入層と、前記エミッタ拡散層より浅い位置にピーク濃度を持つ第２のリン注入層によって形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３の半導体装置の製造方法において、前記縦型ＰＮＰトランジスタのエミッタをボロンをドーピングしたポリシリコンにより形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、バイポーラもしくはＢｉＣＭＯＳ集積回路に利用される半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、バイポーラもしくはＢｉＣＭＯＳ集積回路において、縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタを集積することにより高性能な回路設計を容易にする技術があったが、このような場合、通常縦型ＮＰＮトランジスタの性能を第一に考えてデバイス設計されるため、縦型ＰＮＰトランジスタの特性が犠牲にされることが多かった。すなわち、縦型ＰＮＰトランジスタの耐圧を上げるためには、コレクタ濃度を下げたり、浅いベース層を形成していた。これらの特性の低下は特に微細化が進み、同時に深さ方向の寸法も縮小されるに従い顕著になる（例えば特許文献１）。
【特許文献１】特許第３１３５６１５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記従来の技術では、縦型ＰＮＰトランジスタにおいて、低いコレクタ濃度により、電流能力が低下したり、浅いベース層のためにアーリー電圧が低下するという課題を有していた。
【０００４】
本発明は、前記従来の課題を解決するもので、縦型ＰＮＰトランジスタの電流能力の低下や、アーリー電圧の低下を抑えることのできる半導体装置およびその製造方法をを提供することを目的にする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の半導体装置およびその製造方法は、縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタを集積した半導体装置において、前記縦型ＰＮＰトランジスタのベース層が前記縦型ＰＮＰトランジスタのエミッタ拡散層より深い位置にピーク濃度を持つ第１のリン注入層と前記エミッタ拡散層より浅い位置にピーク濃度を持つ第２のリン注入層によって形成される。
【０００６】
本構成によって、第１のリン注入層により、追加の熱処理を多く加えることなくベース幅を広げることができるため、アーリー効果を抑制することができ、また、急峻な拡散プロファイルであるため、コレクタのＮ型拡散層のネットドーズ量を下げることがないため、コレクタ抵抗を低く保つことができる。さらに、第２のリン注入層は、ベース層表面がＰ型に反転することを防ぎ、安定なベース抵抗とベースコンタクトの形成を容易にする。
【０００７】
上記の効果をさらに容易に得るためには、エミッタ拡散層を浅く作製すればよく、その方法の代表的な例として、ボロンドープしたポリシリコンからの拡散を利用したポリシリコンエミッタ構造の活用が有効である。
【発明の効果】
【０００８】
上記構成によれば、ベース層をエネルギーの違う２回のリンイオン注入で形成することにより、微細な素子でありながら、高いアーリー電圧と大電流を流すことのできる縦型ＰＮＰトランジスタを内蔵した半導体装置および製造方法を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体装置および製造方法について、図面を用いて説明する。図１は、本発明における半導体装置の実施例であり、縦型ＰＮＰトランジスタの拡散プロファイルを図示したものである。図１の半導体装置の作成方法とともに、その構造を説明する。
【００１０】
Ｐ型半導体基板１にＮ型埋め込み層２、その内側にＰ型埋め込み層３を形成する。その後、Ｎ型エピタキシャル層４を成長し、Ｐ型埋め込み層３と同じ位置にＰ型拡散層５を形成し、熱拡散によって、Ｐ型埋め込み層３とＰ型拡散層５を接触させ、縦型ＰＮＰトランジスタのコレクタ層を形成する。この後、本発明の特徴となる、ペース形成のためのリンイオン注入を２回行いベース層を形成する。本実施例の場合、３６０ｋｅＶおよび５０ｋｅＶのリンイオン注入で、第１のベース層６および第２のベース層７を形成する。エミッタは、ベース層形成の後、薄い酸化膜を形成し、エミッタ領域のみ酸化膜を選択的にエッチングした後、ポリシリコンを成長し、そのポリシリコン上に選択的にボロンイオン注入を行うことでポリシリコンエミッタ８を形成する。その後、配線工程を経て、所望の縦型ＰＮＰトランジスタを形成することができる。
【００１１】
図２は、本発明の縦型ＰＮＰトランジスタの平面パターンを示したものである。上記の縦型ＰＮＰトランジスタの形成フローは、縦型ＰＮＰトランジスタに関わる部分のみを抜き出して説明したものであるが、縦型ＮＰＮトランジスタの形成などを含めた全体の拡散フローは図３に示すようなものになる。
【００１２】
図４には、従来の縦型ＰＮＰトランジスタの拡散プロファイルをしめしたものであり、この例では、アーリー電圧を高くしようとして、長い熱拡散により深いベース層を形成しているが、同時にコレクタ濃度の低下が起こっており、仮に、コレクタ抵抗を下げようとすると深いコレクタ層の形成が必要となり、素子の微細化の妨げになる。
【産業上の利用可能性】
【００１３】
本発明によれば、ベース層をエネルギーの違う２回のリンイオン注入で形成することにより、微細な素子でありながら、高いアーリー電圧と大電流を流すことのできる縦型ＰＮＰトランジスタを内蔵した半導体装置を実現できるので、バイポーラもしくはＢｉＣＭＯＳ集積回路に有用である。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例の縦型ＰＮＰトランジスタの拡散プロファイル
【図２】本発明の実施例の縦型ＰＮＰトランジスタの平面図
【図３】本発明の実施例の半導体装置の製造フロー
【図４】従来の縦型ＰＮＰトランジスタの拡散プロファイル
【符号の説明】
【００１５】
１  Ｐ型基板
２  Ｎ型埋め込み層
３  Ｐ型埋め込み層
４  Ｎ型エピタキシャル層
５  Ｐ型拡散層
６  第１のペース層
７  第２のベース層
８  ポリシリコンエミッタ
９  エミッタ層
【図１】
2005079180.tif 000003
【図２】
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【図３】
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【図４】
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