(57)【要約】      （修正有）【課題】  連続する複数ラインに跨る画像演算をリアルタイムに行う。【解決手段】  先に出力されるフィールドの画像信号に基づくデータを記憶する先行フィールド用デュアルポートメモリ１４と、各フィールドの画像信号に基づくデータに対して所定の画像処理を行う画像演算回路１５に対して、入力される各フィールドの画像信号に基づくデータの有効期間と無効期間とを通知する画像データセレクタ回路１６と、インターレースカメラ１１と先行フィールド用デュアルポートメモリ１３と画像セレクタ回路１６の動作制御を行う制御回路１７とを備え、制御回路１７は、先に出力されるフィールドの画像信号に基づくデータと後に出力されるフィールドの画像信号に基づくデータについて各ラインごとに交互に前記画像演算回路１５に入力させる動作制御行う。【選択図】図１
2005173715.tif 000002
【特許請求の範囲】
【請求項１】
一画面分の画像について偶数フィールドの画像信号と奇数フィールドの画像信号とをそれぞれまとめて交互に出力するインターレースカメラの画像処理装置であって、
先に出力されるフィールドの画像信号に基づくデータを記憶する先行フィールド用デュアルポートメモリと、
前記各フィールドの画像信号に基づくデータに対して所定の画像処理を行う画像演算回路に対して、入力される前記各フィールドの画像信号に基づくデータの有効期間と無効期間とを通知する画像データセレクタ回路と、
前記インターレースカメラと先行フィールド用デュアルポートメモリと前記画像セレクタ回路の動作制御を行う制御回路とを備え、
前記制御回路は、前記先に出力されるフィールドの画像信号に基づくデータと後に出力されるフィールドの画像信号に基づくデータについて各ラインごとに交互に前記画像演算回路に入力させる動作制御行うことを特徴とする画像処理装置。
【請求項２】
前記先に出力されるフィールドの画像信号の周波数を後に出力されるフィールドのブランク期間に対応させる周波数に変換する動作周波数変換用デュアルポートメモリを備えることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記制御回路は、前記先行フィールド用デュアルポートメモリを制御して、前記偶数フィールドのラインのデータから前記画像演算回路に出力させることを特徴とする請求項１又は２記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置であって、特に、インターレース(飛び越し走査)カメラに好適な画像処理装置に関する。
【背景技術】
【０００２】
図５は従来の画像処理装置１００の一構成例を示すブロック図である。この画像処理装置１００は、インターレースカメラ１０１が出力する画像アナログ信号Ｄ１１１をデジタル化してインターレースカメラデータＤ１１２として出力するA/Dコンバータ１０２と、インターレースカメラデータＤ１１２を記憶するメモリ１０３と、一画面分のインターレースカメラデータＤ１１２からなる画像演算データＤ１１３の処理を行う画像演算回路１０４と、メモリ１０３の書き込み及び読み出しを制御する制御回路１０５とを備えている（例えば、特許文献１参照）。
【０００３】
上記構成の画像処理装置１００は、インターレースカメラ１０１から出力される画像アナログ信号Ｄ１１１をA/Dコンバータ１０２によりアナログ信号からデジタル信号に変換する。この変換されたインターレースカメラデータＤ１１２の画像取り込み期間及びフィールドが偶数フィールド、奇数フィールドのいずれであるかについては、制御回路１０５が出力するカメラ制御信号Ｓ１２１から当該制御回路１０５が判断することができ、メモリ制御信号Ｓ１２２によりメモリ１０２へインターレースカメラデータ１５１の書き込みアドレスを指定、また書き込みタイミングを通知する。
【０００４】
このとき、インターレースカメラ１０１の出力は、図６（Ａ）に示すように、第一フィールド（例えば、偶数フィールド）から先に行われ、しかる後に第二フィールド（例えば、奇数フィールド）について行われる。
一方、上記メモリ１０３は、図示しない奇数メモリと偶数メモリとからなり、制御回路１０５では、カメラ出力が偶数フィールドか奇数フィールドかに応じて、各フィールドごとに対応するメモリにデータの記憶を行う。そして、第一フィールドのデータ記憶が完了すると、第二フィールドの記憶を開始すると共に、その間に第一フィールドのデータを演算回路に出力して処理を実行する。そして、第二フィールドのデータ記憶が完了すると、次の画面の第一フィールドの記憶を開始すると共に、その間に第二フィールドのデータを演算回路に出力して処理を実行する。これらの処理を繰り返すことでインターレースカメラ１０１の画像処理が実行される。
【特許文献１】特開平７−４４６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例では、偶数フィールド又は奇数フィールド単位でデータ記憶を行い且つその単位でデータの処理を実行する構成のため、実画像のライン順に処理を実行することができないという不都合があった。
かかる不都合を解消するには、フィールドごとに分離されていない単一のメモリに対して、インターレースカメラ１０１からのインターレースカメラデータＤ１１２を、制御回路１０５のメモリ制御信号により書き込み先アドレスを変更しながらに取り込み、メモリ内部では、ライン順となるノンインターレース画像データ（図６（Ｂ）参照）として格納する、という手法をとることも考えられる。
【０００６】
しかしながら、上記手法による場合であっても、インターレースカメラは飛び越し走査であり、偶数又は奇数のフィールドごとに画像データが出力されること及び通常のメモリは書き込みと読み出しとを平行して行うことができないことから、これら各フィールドの画像データの記録が完了するまで演算回路による処理を待たねばならず、連続する複数ラインに跨る画像演算をリアルタイムに行うことができないという問題があった。
また、上記手法では、一度メモリに取り込み、その後、画像演算を行うため、取り込む時間と演算を行う時間とが必要となり、処理に遅延を生じるという問題があった。
本発明は、連続する複数ラインに跨る画像演算をリアルタイムに行うことを、その目的とする。
また、画像演算の処理の高速化を図ることを、他の目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、一画面分の画像について偶数フィールドの画像信号と奇数フィールドの画像信号とをそれぞれまとめて交互に出力するインターレースカメラの画像処理装置であって、先に出力されるフィールドの画像信号に基づくデータを記憶する先行フィールド用デュアルポートメモリと、各フィールドの画像信号に基づくデータに対して所定の画像処理を行う画像演算回路に対して、入力される各フィールドの画像信号に基づくデータの有効期間と無効期間とを通知する画像データセレクタ回路と、インターレースカメラと先行フィールド用デュアルポートメモリと画像セレクタ回路の動作制御を行う制御回路とを備え、制御回路は、先に出力されるフィールドの画像信号に基づくデータと後に出力されるフィールドの画像信号に基づくデータについて各ラインごとに交互に画像演算回路に入力させる動作制御行う、という構成を採っている。
【０００８】
上記構成では、インターレースカメラから、各偶数ライン（或いは奇数ライン）の出力からなる偶数フィールド（或いは奇数フィールド）の画像信号が出力され、次いで、各奇数ライン（或いは偶数ライン）の出力からなる奇数フィールド（或いは偶数フィールド）の画像信号が出力される。
上記各信号の画像データは、先行フィールド用デュアルポートメモリにおいて先行して出力される偶数フィールド（或いは奇数フィールド）のみが記憶されて、画像データセレクタ回路に出力される。また、その一方で、先行フィールド用デュアルポートメモリを回避した各信号の画像データも画像データセレクタ回路に出力される。
【０００９】
そして、制御回路は、インターレースカメラの信号出力タイミングの制御と、先行フィールド用デュアルポートメモリに対する動作制御とを実行して、先行フィールド用デュアルポートメモリからの画像データの各偶数ライン（或いは奇数ライン）の有効画像出力期間と、先行フィールド用デュアルポートメモリからの画像データの各奇数ライン（或いは偶数ライン）の有効画像出力期間とが、ラインの並び順で交互となるように画像データセレクタ回路に入力させる。
【００１０】
さらに、制御回路の制御により、画像データセレクタ回路は、先行フィールド用デュアルポートメモリからの画像データの各偶数ライン（或いは奇数ライン）の有効画像の出力期間に対応する部分を有効とし、また、先行フィールド用デュアルポートメモリを回避した画像データの各奇数ライン（或いは偶数ライン）の有効画像の出力期間に対応する部分を有効とするように画像演算回路に通知を行う。
これにより、画像演算回路では、撮像画像の先頭の０ライン目からラインの並び順に従ってリアルタイムで画像処理を実行することが可能となる。
【００１１】
請求項２記載の発明は、請求項１記載の発明と同様の構成を備えると共に、先に出力されるフィールドの画像信号の周波数を後に出力されるフィールドのブランク期間に対応させる周波数に変換する動作周波数変換用デュアルポートメモリを備える、という構成を採っている。
上記構成では、先行フィールド用デュアルポートメモリが先行するフィールドの各ラインごとの画像データを後となるラインごとの画像データのブランキング期間に介挿させて、ラインの並び順に画像データを並び替えることから、インターレースカメラの出力におけるブランキング期間が各ラインごとの有効画像の出力期間よりも短い場合であっても、有効画像の出力期間がブランキング期間に介挿可能な周波数に変換することでライン順に有効に並び替えることができる。
【００１２】
請求項３記載の発明は、請求項１又は２記載の発明と同様の構成を備えると共に、制御回路は、先行フィールド用デュアルポートメモリを制御して、偶数フィールドのラインのデータから画像演算回路に出力させる、という構成を採っている。
なお、ここでいう偶数フィールドとは、撮像の一画面における先頭ラインを０ラインとして数え、０ラインを含む２，４，６，…となる偶数のラインの出力からなるフィールドを示すものとする。
【００１３】
上記構成では、インターレースカメラが偶数フィールドから出力を行う場合であっても、奇数フィールドから出力を行う場合であっても、先行フィールド用デュアルポートメモリは、偶数フィールドの先頭ラインが先となるタイミングで記憶された画像データの出力を行う。
これにより、インターレースカメラの出力にかかわらず、画面の先頭ラインから順に画像データの処理が実行される。
【発明の効果】
【００１４】
請求項１記載の発明は、先行フィールド用デュアルポートメモリにより偶数又は奇数のうちの先行するフィールドの画像データを記憶し、後となるフィールドの画像データに対してラインごとに交互の並び順となるように各画像データの出力タイミングを制御すること、及び、画像データセレクタ回路により各画像データの処理に不要となる部分について無効として処理を実行させないようにしていることから、画像演算回路において、ラインの並び順でその画像データに対応する画像演算データの処理を実行させることが可能となる。
また、先行フィールド用デュアルポートメモリがデュアルポートメモリであることから、一画面分のデータの記録を待つことなく画像演算回路までデータの転送を実行することが可能となる。
これらにより、撮像画像についてラインの並び順でリアルタイムに画像処理を実行することが可能となると共に、ラインごとのデータが絶えず画像演算回路に転送されることから、メモリの記録待ち時間を不要として処理の高速化を図ることが可能となる。
【００１５】
請求項２記載の発明は、動作周波数変換用デュアルポートメモリを備えることから、インターレースカメラの信号出力により生じるブランキング期間が短い場合であっても、適宜な周波数変換を図ることで、後となるフィールドの各ラインのブランキング期間に先行するフィールドの各ラインの有効画像出力期間をオーバーラップさせることが可能となり、種々のインターレースカメラの出力方式に対応することが可能となる。
【００１６】
請求項３記載の発明は、インターレースカメラが偶数フィールドから出力を行う場合であっても、奇数フィールドから出力を行う場合であっても、先行フィールド用デュアルポートメモリは、偶数フィールドの先頭ラインが先となるタイミングで記憶された画像データの出力を行うことから、インターレースカメラの出力にかかわらず、画面の先頭ラインから順に画像データの処理を実行することができる。従って、種々のインターレースカメラの出力方式に対応して、ライン順の画像処理をリアルタイムで実行することが可能となる。
【発明を実施するための最良の形態】
【００１７】
（実施形態の全体構成）
図１は本発明の一実施例を示す画像処理装置１０の要部回路構成図である。この画像処理装置１０は、一画面分の画像について偶数フィールドの画像アナログ信号と奇数フィールドの画像アナログ信号とをそれぞれまとめて交互に出力するインターレースカメラ１１からの当該画像アナログ信号Ｄ２１をデジタル化して画像デジタル信号Ｄ２２として出力するA/Dコンバータ１２と、先に出力される第一フィールド（本実施形態では偶数フィールド）の画像デジタル信号Ｄ２２の画像信号の周波数を後に出力される第二フィールド（本実施形態では奇数フィールド）のブランク期間に対応させる周波数に変換して画像データＤ２３として出力する動作周波数変換用デュアルポートメモリ１３と、第一フィールドの画像データＤ２３を記憶する先行フィールド用デュアルポートメモリとしての第一フィールド用デュアルポートメモリ１４と、第一及び第二のフィールドの画像アナログ信号に基づくデータに対して所定の画像処理を行う画像演算回路１５と、この画像演算回路１５に対して入力される各フィールドの画像データＤ２３の出力信号の有効期間と無効期間とを通知する画像データセレクタ回路１６と、上記各構成の動作制御を行う制御回路１７とを備えている。
【００１８】
なお、偶数フィールドとは、カメラの撮像画面における走査線の偶数ライン全体を示し、奇数フィールドとは、カメラの撮像画面における走査線の奇数ライン全体を示す。
また、偶数ラインとは、データ出力の開始端となる一番目のラインを０ラインと数えた場合における０ライン，２ライン，４ライン，６ライン，…となる各ラインを示し、奇数ラインは１ライン，３ライン，５ライン，７ライン，…の各ラインを示すものとする。
【００１９】
（インターレースカメラ）
インターレースカメラ１１は、制御回路１７からの水平同期信号Ｓ３１と垂直同期信号Ｓ３２の入力を受けてこれらに同期して画像アナログ信号Ｄ２１を出力する。その際、インターレースカメラ１１は、撮像画面の一画面について偶数ラインとなる各走査線について連続して順番に画像アナログ信号を出力し、その後、奇数ラインとなる各走査線について連続して順番に画像アナログ信号を出力する。
【００２０】
（A/Dコンバータ）
A/Dコンバータ１２は、画像アナログ信号Ｄ２１をデジタル信号に変換し、画像デジタル信号Ｄ２２として動作周波数変換用デュアルポートメモリ１３に出力する。かかる画像デジタル信号Ｄ２２の出力は、制御回路１７からA/Dコンバータ１２及び動作周波数変換用デュアルポートメモリ１３に出力されるカメラクロック信号Ｓ３３により出力され、当該信号Ｓ３３に同期して動作周波数変換用デュアルポートメモリ１３に書き込まれる。
【００２１】
（動作周波数変換用デュアルポートメモリ）
動作周波数変換用デュアルポートメモリ１３は、入力された信号を異なる周波数に変換して出力することができる。また、デュアルポートメモリであるため入力による書き込みと出力のための読み出しを並行して行うことができる。
即ち、前述したカメラクロック信号Ｓ３３に同期して書き込まれた画像デジタル信号Ｄ２２は、その書き込みと並行して、制御回路１７から入力される変換クロック信号Ｓ３４と同期した画像データＤ２３として順次信号出力される。
【００２２】
ここで、動作周波数変換用デュアルポートメモリ１３における、動作周波数の変換について、図２に基づいて、より具体的に説明する。図２は、画像デジタル信号Ｄ２２の信号波形を示す線図である。
画像処理装置１０にあっては、ラインの並び順に画像演算回路１５においてリアルタイムに処理を実行させるために、後述する各部の制御によって第２フィールドの各ライン出力ごとに生じるブランキング期間中に第１フィールドの各ラインの有効画像分を転送可能としなければならない。
【００２３】
ここで、インターレースカメラ１１がA/Dコンバータ１２を介してNTSC規格に従う画像デジタル信号Ｄ２２を出力するとした場合、１ライン分の出力期間Ｗは63.5[μsec]となる。このときカメラクロック信号Ｓ３３の動作周波数は12.2725MHz(=81[nsec])である。
１ラインは512画素のデータを取得するため、有効画像の出力期間Ｈは512画素× 81[nsec] =41.5[μsec]である。つまり１ライン分の出力におけるブランキング期間Ｂは63.5[μsec]−41.5[μsec] =22.0[μsec]となる。このブランキング期間Ｂに第１フィールドの１ライン分の転送を行わなければならない。そのためには、22.0[μsec]／512画素 =43[nsec]（ = 23MHz）により、動作周波数を、少なくとも23MHz以上としなければならない。このように、動作周波数が23MHz以上であれば、NTSC規格の画像信号である場合は可能となる。従って、動作周波数変換用デュアルポートメモリ１３では、12.2725MHz → 23MHz(最小値)に変換することとなる。つまり、ここでの変換クロック信号Ｓ３４の動作周波数は23MHz以上に設定することなる。なお、この値は、インターレースカメラ１１がNTSC規格に従う出力を行う場合の一例であり、特に限定されるものではなく、カメラ出力に応じて上記手法により適宜設定することが可能である。
【００２４】
（第一フィールド用デュアルポートメモリ）
第一フィールド用デュアルポートメモリ１４は、制御回路１７から出力される第１フィールドデータライト信号Ｓ３５を受けて動作周波数変換用デュアルポートメモリ１３から読み出された画像データＤ２３の書き込みを行い、制御回路１７から出力される第１フィールドデータリード信号Ｓ３６を受けて書き込まれた画像データＤ２３を画像データセレクタ回路１６に出力する。
【００２５】
ここで、制御回路１７が第一フィールド用デュアルポートメモリ１４に対して行う動作制御について図３及び図４に基づいて説明する。図３は画像デジタル信号Ｄ２２の各フィールドごとの信号波形を示す線図であり、図４は各フィールドのカメラ出力に基づくデータの流れを示す概念図である。
制御回路１７は、インターレースカメラ１１の出力制御を行っていることから、当該インターレースカメラ１１の画像出力において第一フィールドの出力タイミングと第二フィールドの出力タイミングとを認識することが可能である。即ち、図３に示す第一フィールドの出力期間Ｗ１に動作周波数変換用デュアルポートメモリ１３を通過するタイミングを考慮して、制御回路１７は、第一フィールドの画像データＤ２３のみを書き込み可能なタイミングで第１フィールドデータライト信号Ｓ３５の出力を行う。これにより、第一フィールド用デュアルポートメモリ１４には、第一フィールドの全ライン、即ち、０ライン，２ライン，４ライン，…，ｎ−１ライン（ｎは奇数）の画像データＤ２３のみが書き込まれることとなる。
【００２６】
なお、動作周波数変換用デュアルポートメモリ１３から出力される画像データＤ２３は、上述のように第一フィールド用デュアルポートメモリ１４を通過して画像データセレクタ回路１６に入力されるルートと第一フィールド用デュアルポートメモリ１４を迂回して直接画像データセレクタ回路１６に入力されるルートとが有り、以下の説明において、第一フィールド用デュアルポートメモリ１４を通過して入力される画像データを第一画像データＤ２４とし、第一フィールド用デュアルポートメモリ１４を迂回して入力される画像データを第二画像データＤ２５とする。
【００２７】
さらに、制御回路１７は、第一フィールド用デュアルポートメモリ１４に対して、第二画像データＤ２５の第二フィールドの出力期間Ｗ２における各ラインごとのブランキング期間Ｂの出力タイミングで、第一画像データＤ２４の各ラインごとの有効画像の出力期間Ｈが出力されるように第１フィールドデータリード信号Ｓ３６を出力する。これにより、第一フィールドの各ラインの有効画像の出力期間と第二フィールドの各ラインの有効画像の出力期間とが重複しないで交互にライン順に画像データセレクタ回路１６に入力されることとなる。
【００２８】
なお、画像処理装置１０では、インターレースカメラ１１の第一フィールド（先行して出力を行うフィールド）が偶数フィールドであることから、第一フィールド用デュアルポートメモリ１４からの第一画像データＤ２４の０ライン目の出力は、画像データＤ２３における第一フィールドの最終ラインであるｎ−１ライン目の出力直後であって第二フィールドの先頭ラインである１ライン目の出力直前のブランキング期間Ｂに同期して出力されるように、制御回路１７は第１フィールドデータリード信号Ｓ３６を出力する（図３参照）。これにより、画像データセレクタ回路１６に対して、交互に入力される画像データは、０ライン，１ライン，２ライン，３ライン，…，ｎ−１ライン，ｎラインの順番で並ぶこととなる。
また、仮に、インターレースカメラ１１の第一フィールドが奇数フィールドである場合には、第一フィールド用デュアルポートメモリ１４からの第一画像データＤ２４の１ライン目の出力は、画像データＤ２３における第二フィールドの先頭ラインである０ライン目の出力直後のブランキング期間Ｂに同期して出力されるように、制御回路１７は第１フィールドデータリード信号Ｓ３６を出力する。これにより、上述と同様に、画像データセレクタ回路１６に対して、交互に入力される画像データは、０ライン，１ライン，２ライン，３ライン，…，ｎ−１ライン，ｎラインの順番で並ぶこととなる。
【００２９】
（画像データセレクタ回路）
画像データセレクタ回路１６は、第一フィールド用デュアルポートメモリ１４からの第一画像データＤ２４の信号と、第一フィールド用デュアルポートメモリ１４を介さない第二画像データＤ２５の信号とが入力され、それぞれの画像データＤ２４，２５に基づく第一画像演算データ信号Ｄ２６，第二画像演算データ信号Ｄ２７を画像演算回路１５に出力する。
また、画像データセレクタ回路１６は、それぞれの画像演算データ信号Ｄ２６，Ｄ２７に伴って第一画像演算データ有効信号Ｓ３７，Ｓ３８の出力を行う。
【００３０】
そして、第一画像データＤ２４に基づく第一画像演算データ信号Ｄ２６に伴う第一画像演算データ有効信号Ｓ３７は、制御回路１７から出力される第一フィールドデータ有効信号Ｓ３９により無効状態から有効状態に切り替えることが可能である。
また、同様に、第二画像データＤ２５に基づく第二画像演算データ信号Ｄ２７に伴う第二画像演算データ有効信号Ｓ３８は、制御回路１７から出力される第二フィールドデータ有効信号Ｓ４０により無効状態から有効状態に切り替えることが可能である。
これら第一又は第二画像演算データ有効信号Ｓ３７，Ｓ３８が無効状態の場合には、画像演算回路１５は、入力される第一又は第二画像演算データ信号Ｄ２６，Ｄ２７に対して何ら処理を実行せず、第一又は第二画像演算データ有効信号Ｓ３７，Ｓ３８が有効状態の場合には、画像演算回路１５は、入力される第一又は第二画像演算データ信号Ｄ２６，Ｄ２７に対して所定の画像処理を実行する。
【００３１】
前述したように、画像データセレクタ回路１６には、第一画像データＤ２４の第一フィールドの各ラインの有効画像の出力期間と第二画像データＤ２５の第二フィールドの各ラインの有効画像の出力期間とが重複しないタイミングでこれらの画像データＤ２４及びＤ２５が入力される。しかしながら、各画像データについて処理に必要な部分の期間の重複は回避されているが、処理に必要な部分の出力期間と不用な部分の出力期間（ブランキング期間や第二画像データＤ２５における第一フィールドの出力期間等）については重複を生じている。
【００３２】
従って、制御回路１７は、第一画像演算データ信号Ｄ２６における第一画像データＤ２４の第一フィールドの各有効画像の出力期間Ｈに対応する期間において第一画像演算データ有効信号Ｓ３７を画像データセレクタ回路１６に出力し、第一フィールドデータ有効信号Ｓ３９を有効状態に切り替える。
さらに、制御回路１７は、第二画像演算データ信号Ｄ２７における第二画像データＤ２５の第二フィールドの各有効画像の出力期間Ｈに対応する期間において第二画像演算データ有効信号Ｓ３８を画像データセレクタ回路１６に出力し、第二フィールドデータ有効信号Ｓ４０を有効状態に切り替える。
【００３３】
これにより、画像演算回路１５は、第一画像データＤ２４の第一フィールドの各ラインの有効画像の出力期間に対応する部分について第一画像演算データ信号Ｄ２６の処理を実行し、第二画像データＤ２５の第二フィールドの各ラインの有効画像の出力期間に対応する部分について第二画像演算データ信号Ｄ２７の処理を実行する。
【００３４】
（画像処理装置の作用）
上記構成からなる画像処理装置１０において、インターレースカメラ１１からまず、各偶数ラインの出力からなる第一フィールドの画像アナログ信号Ｄ２１が出力され、次いで、各奇数ラインの出力からなる第二フィールドの画像アナログ信号Ｄ２１が出力される。
A/Dコンバータ１２において、画像アナログ信号Ｄ２１が順次、画像デジタル信号Ｄ２２に変換され、動作周波数変換用デュアルポートメモリ１３に出力される。
動作周波数変換用デュアルポートメモリ１３では、画像デジタル信号Ｄ２２が周波数変換され、画像データＤ２３として出力される。
【００３５】
画像データＤ２３は、第一フィールド用デュアルポートメモリ１４において第一フィールドのみが記憶され、第一画像データＤ２４として画像データセレクタ回路１６に出力される。また、一方で、画像データＤ２３は、第一フィールド用デュアルポートメモリ１４を回避して第二画像データＤ２５として画像データセレクタ回路に出力される。
そして、画像データセレクタ回路１６に対して、第一画像データＤ２４の各偶数ラインの有効画像出力期間と第二画像データＤ２５の各奇数ラインの有効画像出力期間とが、ラインの並び順で交互に入力される。
【００３６】
画像データセレクタ回路１６では、第一画像データＤ２４の各偶数ラインの有効画像の出力期間に対応する部分についてのみ第一画像演算データ信号Ｄ２６を有効とし、第二画像データＤ２５の各奇数ラインの有効画像の出力期間に対応する部分についてのみ第二画像演算データ信号Ｄ２７を有効とする。これにより、画像演算回路１５では、撮像画像の先頭の０ライン目からラインの並び順に従ってリアルタイムで画像処理を実行することが可能となる。
【００３７】
（画像処理装置の効果）
以上のように、画像処理装置１０では、第一フィールド用デュアルポートメモリ１４により第一フィールドの画像データＤ２４を記憶し、第二フィールドの画像データＤ２５に対してラインごとに交互の並び順となるように各データＤ２４，２５の出力タイミングを制御すること、及び、画像データセレクタ回路１６により各画像データＤ２４，Ｄ２５の処理に不要となる部分について無効として処理を実行させないようにしていることから、画像演算回路１５において、ラインの並び順でその画像データに対応する画像演算データの処理を実行させることが可能となる。
また、第一フィールド用デュアルポートメモリ１４がデュアルポートメモリであることから、一画面分のデータの記録を待つことなく画像演算回路１５までデータの転送を実行することが可能となる。
これらにより、撮像画像についてラインの並び順でリアルタイムに画像処理を実行することが可能となると共に、ラインごとのデータが絶えず画像演算回路に転送されることから、メモリの記録待ち時間を不要として処理の高速化を図ることが可能となる。
【００３８】
また、動作周波数変換用デュアルポートメモリ１３を備えることから、インターレースカメラ１１の信号出力により生じるブランキング期間が短い場合であっても、適宜な周波数変換を図ることで、第二フィールドの各ラインのブランキング期間に第一フィールドの各ラインの有効画像出力期間をオーバーラップさせることが可能となり、種々のインターレースカメラ１１の出力方式に対応することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を示す画像処理装置の要部回路構成図である。
【図２】画像デジタル信号の信号波形を示す線図である。
【図３】画像デジタル信号の各フィールドごとの信号波形を示す線図である。
【図４】各フィールドのカメラ出力に基づくデータの流れを示す概念図である。
【図５】従来の画像処理装置の要部回路構成図である。
【図６】図６（Ａ）はインターレース方式に基づくデータの概念図であり、図６（Ｂ）はノンインターレース方式に基づくデータの概念図である。
【符号の説明】
【００４０】
１０  画像処理装置
１１  インターレースカメラ
１３  動作周波数変換用デュアルポートメモリ
１４  第一フィールド用デュアルポートメモリ（先行フィールド用デュアルポートメモリ）
１５  画像演算回路
１６  画像データセレクタ回路
１７  制御回路
Ｄ２１  画像アナログ信号
Ｄ２２  画像デジタル信号
Ｄ２３  画像データ
Ｄ２４  第一画像データ
Ｄ２５  第二画像データ
Ｗ  １ライン分の出力期間
Ｂ  ブランキング期間
Ｈ  有効画像の出力期間
Ｗ１  第一フィールドの出力期間
Ｗ２  第二フィールドの出力期間
【図１】
2005173715.tif 000003
【図２】
2005173715.tif 000004
【図３】
2005173715.tif 000005
【図４】
2005173715.tif 000006
【図５】
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【図６】
2005173715.tif 000008