(57)【要約】【課題】  窒化物系化合物半導体からなる電界効果トランジスタにおいて、ゲート絶縁膜７の膜厚の均一性が良く、かつ、緻密であるためゲート電極からの電流のリークの少ないものを提供することを目的とする。【解決手段】  窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜７は、Ｓｉの単結晶薄膜を酸化した層からなることを特徴とする。及び成長した窒化物系化合物半導体層の表面にＳｉの単結晶薄膜を形成する工程と、該単結晶薄膜を酸化して前記電界効果トランジスタのゲート絶縁膜７を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｓｉの単結晶薄膜を酸化した層からなることを特徴とする電界効果トランジスタ。
【請求項２】
窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を酸化した層からなることを特徴とする電界効果トランジスタ。
【請求項３】
窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を窒化した層からなることを特徴とする電界効果トランジスタ。
【請求項４】
前記Ｓｉの単結晶薄膜、又は、前記Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜の厚さは１〜１０ｎｍであることを特徴とする請求項１〜３記載の電界効果トランジスタ。
【請求項５】
前記薄膜は、分子線エピタキシー法により形成されたことを特徴とする請求項１〜４記載の電界効果トランジスタ。
【請求項６】
窒化物系化合物半導体からなる電界効果トランジスタの製造方法において、成長した窒化物系化合物半導体層の表面にＳｉの単結晶薄膜を形成する工程と、該薄膜を酸化又は窒化して前記電界効果トランジスタのゲート絶縁膜を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
【請求項７】
窒化物系化合物半導体からなる電界効果トランジスタの製造方法において、成長した窒化物系化合物半導体層の表面にＴｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を形成する工程と、該薄膜を酸化又は窒化して前記電界効果トランジスタのゲート絶縁膜を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記窒化物系化合物半導体と前記薄膜を同一装置内で形成することを特徴とする請求項６又は請求項７記載の電界効果トランジスタの製造方法。
【請求項９】
前記窒化物系化合物半導体、前記薄膜を分子線エピタキシー法により形成することを特徴とする請求項８記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等の窒化物系化合物半導体を用いた電界効果トランジスタは、ＳｉやＧａＡｓ等を用いた電界効果トランジスタに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
従来の窒化物系化合物半導体からなる電界効果トランジスタの一例を、図２を用いて説明する。サファイア基板１上に、ＧａＮバッファ層２、アンドープＧａＮ層３、キャリア濃度がコントロールされたＧａＮからなるｐ型チャネル層４が順に積層されている。また、このｐ型チャネル層４の表面には、ｐ型チャネル層４上にフォトリソグラフィ技術を用いて形成したレジストパターンをマスクとして例えばＳｉ（シリコン）等のｎ型不純物を添加することにより、ｎ型ソース領域５及びｎ型ドレイン領域６がｎ型不純物を添加しない中央部の両側に相対して形成されている。
【０００４】
また、ｎ型ソース領域５及びｎ型ドレイン領域６の上には、例えばＡｌ（アルミニウム）及びＴｉ（チタン）を順に蒸着して積層したＡｌ／Ｔｉ積層構造のソース電極Ｓ及びドレイン電極Ｄがそれぞれ形成されている。また、ｎ型ソース領域５とｎ型ドレイン領域６とに挟まれた中央部のｐ型チャネル層４上には、例えばＳｉＯ2膜からなるゲート絶縁膜７を介して、Ｐｔ／Ａｕ積層構造のゲート電極Ｇが形成され、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）を構成している。なお、素子の表面保護のため、ＳｉＮ、ＳｉＯ2膜からなるパッシベーション膜９が電極部分を除く全面に渡って形成されている。
【０００５】
ここで、相対するｎ型ソース領域５とｎ型ドレイン領域６とに挟まれたｐ型チャネル層４がこの電界効果トランジスタのチャネル領域となり、その長さがチャネル長Ｌとなる。このように従来の窒化物系化合物半導体からなる電界効果トランジスタにおいては、ＳｉやＧａＡｓを用いる電界効果トランジスタの場合と略同様のプレーナ構造をなしている。
【０００６】
また、ソース領域５及びドレイン領域６の形成に関しては、上記した方法の代わりに、ｐ型チャネル層４上にフォトリソグラフィ技術を用いてレジストパターンを形成し、このレジストパターンをマスクとしてｐ型チャネル層４を選択的にエッチングして２つの凹部を相対して形成し、この凹部内にｎ型ＧａＮ層を選択的に埋め込み成長させる方法もある。以上の事項は特許文献１の従来技術に記載されている。
【０００７】
【特許文献１】特開２００３−１６３３５４号公報（図１５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
窒化物系化合物半導体からなる電界効果トランジスタでは、ゲート電極と窒化物系化合物半導体からなる半導体間のゲート絶縁膜を構成するＳｉＯ2膜は、膜厚の分布が１０％近くもあり、その均一性が悪い。そのため、ゲート絶縁膜にピンホール８（図２参照）などの欠陥が生じ、印加できるゲート電圧が低下する。そして、ゲート電極から電流がリークするという問題があった。
【０００９】
ゲート絶縁膜にピンホールなどの欠陥が生ずる理由は、プラズマＣＶＤ装置、スパッタ装置などを使用してゲート絶縁膜を成膜しているので膜厚の均一性が悪く、また、緻密なＳｉＯ2膜を成膜できないためである。そこで、本発明が解決しようとする課題は、窒化物系化合物半導体からなる電界効果トランジスタにおいて、ゲート絶縁膜の膜厚の均一性が良く、かつ、緻密であるためゲート電極からの電流のリークの少ないものを提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に係る発明は、窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｓｉの単結晶薄膜を酸化した層からなることを特徴とする。
【００１１】
請求項２に係る発明は、窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を酸化した層からなることを特徴とする。
【００１２】
請求項３に係る発明は、窒化物系化合物半導体からなる電界効果トランジスタにおいて、前記電界効果トランジスタのゲート絶縁膜は、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を窒化した層からなることを特徴とする電界効果トランジスタ。
【００１３】
請求項４に係る発明は、請求項１〜３記載記載の電界効果トランジスタにおいて、前記Ｓｉの単結晶薄膜、又は、前記Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜の厚さは１〜１０ｎｍであることを特徴とする。
【００１４】
請求項５に係る発明は、請求項１〜４記載の電界効果トランジスタにおいて、前記薄膜は、分子線エピタキシー法により形成されたことを特徴とする。
【００１５】
請求項６に係る発明は、窒化物系化合物半導体からなる電界効果トランジスタの製造方法において、成長した窒化物系化合物半導体層の表面にＳｉの単結晶薄膜を形成する工程と、該薄膜を酸化又は窒化して前記電界効果トランジスタのゲート絶縁膜を形成する工程を少なくとも含むことを特徴とする。
【００１６】
請求項７に係る発明は、窒化物系化合物半導体からなる電界効果トランジスタの製造方法において、成長した窒化物系化合物半導体層の表面にＴｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕのうちいずれか一の薄膜を形成する工程と、該薄膜を酸化又は窒化して前記電界効果トランジスタのゲート絶縁膜を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
【００１７】
請求項８に係る発明は、請求項６又は請求項７記載の電界効果トランジスタの製造方法において、前記窒化物系化合物半導体と前記薄膜を同一装置内で形成することを特徴とする。
【００１８】
請求項９に係る発明は、請求項８記載の電界効果トランジスタの製造方法において、前記窒化物系化合物半導体、前記薄膜を分子線エピタキシー法により形成することを特徴とする。
【発明の効果】
【００１９】
本発明に係る電界効果トランジスタ及び本発明に係る電界効果トランジスタの製造方法により製造された電界効果トランジスタは、ゲート絶縁膜の膜厚の均一性が良く、また、その膜を緻密なものとすることができる。そのため、ゲート電極からの電流のリークの少ない電界効果トランジスタの実現が可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明に係る窒化物系化合物半導体からなる電界効果トランジスタの一例を、図１を用いて説明する。基板１上に、バッファ層２、アンドープ層３、キャリア濃度がコントロールされたチャネル層４が順に積層されている。また、このチャネル層４の表面には、チャネル層４上の領域の一部に不純物を添加することにより、ソース領域５及びドレイン領域６が不純物を添加しない中央部の両側に相対して形成されている。
【００２１】
また、ソース領域５及びドレイン領域６の上には、ソース電極Ｓ及びドレイン電極Ｄがそれぞれ形成されている。また、ソース領域５及びドレイン領域６とに挟まれた中央部のチャネル層４上には、ＳｉＯ2膜からなるゲート絶縁膜７を介して、ゲート電極Ｇが形成され、ＭＩＳＦＥＴを構成している。相対するソース領域５及びドレイン領域６とに挟まれたチャネル層４がこの電界効果トランジスタのチャネル領域となる。なお、素子の表面保護のため、パッシベーション膜９が電極部分を除く全面に渡って形成されている。
【００２２】
本発明に係る電界効果トランジスタのＳｉＯ2膜からなるゲート絶縁膜７は、Ｓｉの単結晶薄膜を酸化した層からなっている。ゲート絶縁膜７を構成するＳｉＯ2膜は、均質なＳｉの単結晶薄膜を酸化したものなので緻密な膜となる。ここで、Ｓｉの単結晶薄膜の厚さは１〜１０ｎｍが望ましい。その理由は、Ｓｉと窒化物系化合物半導体の格子定数が互いに異なるので、Ｓｉの単結晶薄膜が厚すぎると臨界膜厚を越えることになる。そのため、このような場合はＳｉの単結晶薄膜に欠陥が入るためである。また、Ｓｉの単結晶薄膜が薄すぎると形成されたゲート絶縁膜７が薄くなるので、ゲート電極Ｇに電圧を加えた際に絶縁破壊を起こすためである。
【００２３】
ここで、Ｓｉの単結晶薄膜は、成長した窒化物系化合物半導体層の表面に形成されることになる。Ｓｉの単結晶薄膜を形成するための装置は、分子線エピタキシー法を利用した装置が望ましい。分子線エピタキシー法の装置チャンバー内の真空度は非常に高く、不純物が少ないため高品質なＳｉの単結晶薄膜が形成できる。また成長したＳｉの単結晶薄膜の膜厚分布が良好である。また、分子線エピタキシー法を用いることで、形成されたＳｉの単結晶薄膜の結晶性は非常に良好になる。
【００２４】
なお、電界効果トランジスタを構成する窒化物系化合物半導体の層、すなわち、図１に示した電界効果トランジスタの場合のバッファ層２、アンドープ層３及び不純物がドープされたチャネル層４を形成する際は、単結晶薄膜を形成する装置と同一の装置内で行なうことが望ましい。なお、従来は結晶成長装置を用いて、電界効果トランジスタを構成する窒化物系化合物半導体の層を基板上に成長後、成長済みの基板を当該成長装置から取り出して、別途の装置でゲート絶縁膜を形成していた。そのため、製造工程が増加する問題があった。
【００２５】
しかし、電界効果トランジスタを構成する窒化物系化合物半導体の層と単結晶薄膜を同一の装置内で形成するようにすれば、製造工程が増加することはない。特に、分子線エピタキシー法を用いた装置を用いることで、窒化物系化合物半導体の層の成長と、高品質な単結晶薄膜の形成を一つの装置で行なうことができる。
【００２６】
成長した窒化物系化合物半導体層の表面にＳｉの単結晶薄膜を形成する工程が終了した後は、そのＳｉの単結晶薄膜を酸化する工程を行う。酸化の方法には、熱酸化や水蒸気酸化などを挙げることができる。そして、Ｓｉの単結晶薄膜を酸化する工程を経ると、Ｓｉの単結晶薄膜は緻密なＳｉＯ2膜となり、この膜を電界効果トランジスタのゲート絶縁膜７として利用することができる。
【００２７】
ここで、ゲート絶縁膜７としてＳｉの単結晶薄膜を酸化したものに代えて、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕの薄膜を酸化したものを用いることもできる。これらの材料を用いた場合であっても、ゲート絶縁膜を緻密なものとすることができるためである。さらに、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｈｆ、Ｇａ、Ｉｎ、Ｍｇ、Ｍｎ、Ｚｎ、Ｃｒ、Ｔａ、Ｓｎ、Ｇｄ、Ｗ、Ｚｒ、Ｎｂ、Ｃｕを酸化した層をゲート絶縁膜７として用いるだけでなく、窒化した層をゲート絶縁膜７として用いても良い。これらの薄膜の厚さは、１〜１０ｎｍ程度が望ましい。１ｎｍ以下の膜厚である場合、リーク電流(数十ｎＡ以上程度)が発生しやすいと考えられる。逆に膜厚１０ｎｍ以上である場合、チャネル層４のピンチオフがされにくくなる傾向があり、望ましくない特性となるためである。
【実施例１】
【００２８】
本実施例に係る電界効果トランジスタを図１に示した。この電界効果トランジスタは、サファイア基板１上に、膜厚５０ｎｍのＧａＮバッファ層２、膜厚２０００ｎｍのアンドープＧａＮ層３、Ｍｇ（マグネシウム）不純物がドープされＧａＮからなる膜厚２００ｎｍのｐ型チャネル層４が順に積層されている。また、このｐ型チャネル層４の表面には、ｐ型チャネル層４上に例えばＳｉ（シリコン）等のｎ型不純物を添加することにより、ｎ型ソース領域５及びｎ型ドレイン領域６がｎ型不純物を添加しない中央部の両側に相対して形成されている。
【００２９】
また、ｎ型ソース領域５及びｎ型ドレイン領域６の上には、例えばＡｌ（アルミニウム）及びＴｉ（チタン）を順に蒸着して積層したＡｌ／Ｔｉ積層構造のソース電極Ｓ及びドレイン電極Ｄがそれぞれ形成されている。また、ｎ型ソース領域５とｎ型ドレイン領域６とに挟まれた中央部のｐ型チャネル層４上には、例えばＳｉＯ2膜からなるゲート絶縁膜７を介して、Ｐｔ／Ａｕ積層構造のゲート電極Ｇが形成されて、ＭＩＳＦＥＴを構成している。なお、素子の表面保護のため、なるパッシベーション膜９が電極部分を除く全面に渡って形成されている。
【００３０】
ここで、相対するｎ型ソース領域５とｎ型ドレイン領域６とに挟まれたｐ型チャネル層４がこの電界効果トランジスタのチャネル領域となり、その長さがチャネル長Ｌとなる。
【００３１】
図１に示した電界効果トランジスタは以下のようにして製造することができる。
成長装置は分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）装置を用い、基板はサファイア基板１を用いた。
まず、サファイア基板１を分子線エピタキシー装置内に導入し、真空度を５×１０-8Ｐａ以下になるまで真空引きした後、基板を１１００℃に昇温した。温度が安定したところで、原料となるガリウムとアンモニアを基板１の表面に導入しＧａＮバッファ層２の成長を行った。
【００３２】
その後、バッファ層２の上にガリウムとアンモニアを導入してアンドープＧａＮ層３、アンドープＧａＮ層３上に、ガリウムとアンモニア、そして不純物としてＭｇを導入してｐ型チャネル層４の成長を行い窒化物系化合物半導体層の成長が終了する。
【００３３】
その後、基板１の温度を６５０℃まで下げ、同じ分子線エピタキシー装置内で、Ｓｉを供給して厚さ３〜５ｎｍのＳｉの単結晶薄膜を成長した。
【００３４】
その後成長装置のチャンバー内に酸素を導入し、プラズマ或は光を用い成長したＳｉ膜を酸化する。
また、酸化炉で酸化工程を行う場合ではＳｉの単結晶薄膜を成長した基板を搬出する。搬出した基板１を酸化炉へ導入し、基板温度９００℃、酸素流量１５００ｓｃｃｍで、Ｓｉの単結晶薄膜の酸化を行った。酸化により、厚さ３〜５ｎｍのＳｉＯ2膜が形成される。次に、リソグラフィによりｎ型ソース領域５とｎ型ドレイン領域６に相当する部分に開口を設け、開口部のＳｉＯ2膜を緩衝フッ化水素酸によりエッチングした。そして、イオンインプランテーション法（リソグラフィに用いた開口部以外のレジストは除去していない。）によりＳｉＯ2膜がエッチングされむき出しとなったｐ型チャネル層４の表面にＳｉの添加を行なった。これにより、ｎ型ソース領域５及びｎ型ドレイン領域６がｎ型不純物を添加しない中央部の両側に相対して形成された。
【００３５】
イオンインプランテーションが終了した後、図１に示したゲート絶縁膜７が形成される相当部分の箇所以外の左記ＳｉＯ2膜を除去し、ゲート絶縁膜７を形成した。その後、全面に渡って、プラズマＣＶＤ法を用いて、厚さが４００ｎｍのＳｉＮ膜を成膜した。このＳｉＮ膜は、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇが形成される箇所をエッチングして、開口を設け、パッシベーション膜９とした。その後、ＥＢ蒸着法により、ソース電極Ｓとドレイン電極Ｄ（Ａｌ／Ｔｉ，厚さは１００ｎｍ／１００ｎｍ）、ソース電極Ｓとドレイン電極Ｄの間にゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは２００ｎｍ／１００ｎｍ）を形成することにより、図１で示した電界効果トランジスタが完成する。
【００３６】
以上のようにして製造された電界効果トランジスタは、ゲート電極Ｇからのリーク電流が、図２と同様の構造からなる従来技術の電界効果トランジスタと比較して１／１００に減少した。
【実施例２】
【００３７】
本実施例に係る電界効果トランジスタを図１に示した。この電界効果トランジスタは、サファイア基板１上に、膜厚５０ｎｍのＧａＮバッファ層２、膜厚２０００ｎｍのアンドープＧａＮ層３、Ｓｉ（シリコン）不純物がドープされＧａＮからなる膜厚２００ｎｍのｎ-型チャネル層４が順に積層されている。また、このｎ-型チャネル層４の表面には、例えばＳｉ（シリコン）等のｎ型不純物を添加することにより、ｎ+型ソース領域５及びｎ+型ドレイン領域６がｎ型不純物を添加しない中央部の両側に相対して形成されている。
【００３８】
また、ｎ+型ソース領域５及びｎ+型ドレイン領域６の上には、例えばＡｌ（アルミニウム）及びＴｉ（チタン）を順に蒸着して積層したＡｌ／Ｔｉ積層構造のソース電極Ｓ及びドレイン電極Ｄがそれぞれ形成されている。また、ｎ+型ソース領域５とｎ+型ドレイン領域６とに挟まれた中央部のｎ-型チャネル層４上には、例えばＳｉＯ2膜からなるゲート絶縁膜７を介して、Ｐｔ／Ａｕ積層構造のゲート電極Ｇが形成されて、ＭＩＳＦＥＴを構成している。
【００３９】
ここで、相対するｎ+型ソース領域５とｎ+型ドレイン領域６とに挟まれたｎ-型チャネル層４がこの電界効果トランジスタのチャネル領域となり、その長さがチャネル長Ｌとなる。
【００４０】
図１に示した電界効果トランジスタは以下のようにして製造することができる。
成長装置は分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）装置を用い、基板はＳｉ（シリコン）基板１を用いた。
まず、Ｓｉ（シリコン）基板１を分子線エピタキシー装置内に導入し、真空度を５×１０-8Ｐａ以下になるまで真空引きした後、基板を１１００℃に昇温した。温度が安定したところで、原料となるガリウムとアンモニアを基板１の表面に導入しＧａＮバッファ層２の成長を行った。
【００４１】
その後、バッファ層３の上にガリウムとアンモニアを導入してアンドープＧａＮ層３、アンドープＧａＮ層３上に、ガリウムとアンモニア、そして不純物としてＳｉを導入してｎ-型チャネル層４の成長を行い窒化物系化合物半導体層の成長が終了する。
【００４２】
その後、基板１の温度を９００℃まで下げ、同じ分子線エピタキシー装置内で、Ａｌを供給して厚さ３〜５ｎｍのＡｌ薄膜を成長した。Ａｌ薄膜の成長が終了した後、基板１を分子線エピタキシー装置の外へ搬出した。
【００４３】
搬出した基板１をＲＩＥ装置へ導入し、室温の下、酸素プラズマにより、Ａｌ薄膜の酸化を行った。酸化により、厚さ３〜５ｎｍのＡｌ2Ｏ3膜が形成される。次に、リソグラフィによりｎ+型ソース領域５とｎ+型ドレイン領域６に相当する部分に開口を設け、開口部のＡｌ2Ｏ3膜を緩衝フッ化水素酸によりエッチングした。そして、イオンインプランテーション法（リソグラフィに用いた開口部以外のレジストは除去していない。）によりＡｌ2Ｏ3がエッチングされむき出しとなったｎ-型チャネル層４の表面に再成長によりｎ+型ソース領域５及びｎ+型ドレイン領域６がｎ-型不純物を添加しない中央部の両側に相対して形成された。
【００４４】
イオンインプランテーションが終了した後、図１に示したゲート絶縁膜７が形成される相当部分の箇所以外の左記Ａｌ2Ｏ3膜を除去し、ゲート絶縁膜７を形成した。その後、全面に渡って、プラズマＣＶＤ法を用いて、厚さが４００ｎｍのＳｉＯ2膜を成膜した。このＳｉＯ2膜は、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇが形成される箇所をエッチングして、開口を設け、パッシベーション膜９とした。その後、ＥＢ蒸着法により、ソース電極Ｓとドレイン電極Ｄ（Ａｌ／Ｔｉ，厚さは１００ｎｍ／１００ｎｍ）、ソース電極Ｓとドレイン電極Ｄの間にゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは２００ｎｍ／１００ｎｍ）を形成することにより、図１で示した電界効果トランジスタが完成する。
【００４５】
以上のようにして製造された電界効果トランジスタは、ゲート電極Ｇからのリーク電流が、図２と同様の構造からなる従来技術の電界効果トランジスタと比較して１／５００に減少した。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る電界効果トランジスタの断面図である。
【図２】従来技術に係る電界効果トランジスタの断面図である。
【符号の説明】
【００４７】
１  基板
２  バッファ層
３  アンドープ層
４  チャネル層
５  ソース領域
６  ドレイン領域
７  ゲート絶縁膜
８  ピンホール
９  パッシベーション膜
【図１】
2005268507.tif 000003
【図２】
2005268507.tif 000004