(57)【要約】【課題】  ＭＯＮＯＳ型不揮発性メモリセルの高集積化を図り、トランジスタの実効的なＷ幅の減少を抑制する。【解決手段】  ＮＯＲ型のＭＯＮＯＳ構造において、ゲート電極１２１ａの両側に絶縁膜を介して形成したサイドウォール型のゲート電極１２２ａ、１２２ｂを設ける。このサイドウォール型のゲート電極１２２ａ、１２２ｂを新しいゲート電極として制御し、従来のゲート電極１２１ａを電荷１２４ａと１２４ｂの素子分離用ゲート電極として制御することで、隣接ビットのビット間干渉を抑制し、従来の２ｂｉｔ／ｃｅｌｌに対し、４ｂｉｔ／ｃｅｌｌを可能にし、集積度の向上を図る。【選択図】  図１
2005268470.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板表面に設けられた第１導電型のチャネル領域と、前記チャネル領域の両側の前記半導体基板表面に設けられた第２導電型の第１及び第２の不純物領域と、前記チャネル領域と前記第１及び第２の不純物領域上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた電荷蓄積層となる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられた第１のゲート電極と、前記第３のゲート絶縁膜上で前記第１のゲート電極の両側に絶縁膜を介して設けられたサイドウォール型の第２及び第３のゲート電極とを備え、
前記第１のゲート電極及びその直下の前記第１〜第３のゲート絶縁膜を備えた第１の記憶素子と、前記第２のゲート電極及びその直下の前記第１〜第３のゲート絶縁膜を備えた第２の記憶素子と、前記第３のゲート電極及びその直下の前記第１〜第３のゲート絶縁膜を備えた第３の記憶素子とを有した不揮発性半導体記憶装置。
【請求項２】
前記第１の記憶素子を記憶素子として機能させず、前記第２及び第３の記憶素子の読み出し動作時と書き込み動作時及び消去動作時において、前記第１のゲート電極は前記第２の記憶素子と第３の記憶素子の素子分離用ゲート電極として、前記第２及び第３のゲート電極とは異なる制御を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２及び第３の記憶素子の読み出し動作時と書き込み動作時及び消去動作時において、前記素子分離用ゲート電極に電圧を印加しない、または負電圧を印加することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート電極を１本のライン状に配線した第１のラインと、前記第１のラインの先端またはその近傍に設けられた前記第１のゲート電極のコンタクトと、前記第１のラインの先端またはその近傍で前記第１のラインと接し、かつその両側へ垂直に配線した第２及び第３のラインと、前記第１のラインの先端の近傍に設けられ、前記第２のラインと接し、かつ前記第１のラインと並行に配線した第４のラインと、前記第１のラインの先端の近傍に設けられ、前記第３のラインと接し、かつ前記第１のラインと並行に配線した第５のラインと、前記第１のラインの一方の片側で前記第１のラインに前記絶縁膜を介して設けられ前記第２のゲート電極となるサイドウォール型の第６のラインと、前記第６のラインと接し、かつ前記第２のラインに前記絶縁膜を介して設けられたサイドウォール型の第７のラインと、前記第７のラインと接し、かつ前記第４のラインに前記絶縁膜を介して設けられたサイドウォール型の第８のラインと、前記第６と第７と第８のラインの全てに接するように設けられた前記第２のゲート電極のコンタクトと、前記第１のラインの他方の片側で前記第１のラインに前記絶縁膜を介して設けられ前記第３のゲート電極となるサイドウォール型の第９のラインと、前記第９のラインと接し、かつ前記第３のラインに前記絶縁膜を介して設けられたサイドウォール型の第１０のラインと、前記第１０のラインと接し、かつ前記第５のラインに前記絶縁膜を介して設けられたサイドウォール型の第１１のラインと、前記第９と第１０と第１１のラインの全てに接するように設けられた前記第３のゲート電極のコンタクトとを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２〜第５のラインと前記第７、第８、第１０及び第１１のラインと前記第１、第２及び第３のゲート電極のコンタクトとを前記第１のラインの両端部に有することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１〜第１１のラインと前記第１、第２及び第３のゲート電極のコンタクトとを有する第１のユニットと、前記第１のユニットを前記第２または第３のラインを軸にしてミラー反転させた第２のユニットとを、交互に配置したことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１、第２及び第３のゲート電極をサリサイド化したことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２のゲート絶縁膜が、
前記チャネル領域と前記第１の不純物領域上にまたがり、かつ前記チャネル領域に垂直な方向で区切られて形成された電荷蓄積層となる第４及び第５のゲート絶縁膜と、前記チャネル領域と前記第２の不純物領域上にまたがり、かつ前記チャネル領域に垂直な方向で区切られて形成された電荷蓄積層となる第６及び第７のゲート絶縁膜とからなり、
前記第３のゲート絶縁膜が、前記第１のゲート絶縁膜と前記第４及び第５のゲート絶縁膜と前記第６及び第７のゲート絶縁膜との上に形成されたことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１、第２及び第３の記憶素子からなるセル部が複数配置されたメモリ領域が、
前記第１、第２及び第３の記憶素子の読み出し動作時に、各セル部において前記第１のゲート電極と前記第２のゲート電極及び第３のゲート電極がすべて同時に動作する高速読み出し領域と、各セル部において前記第１のゲート電極と前記第２のゲート電極及び第３のゲート電極が各々別々に動作する低速読み出し領域とを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１０】
前記高速読み出し領域の各セル部内の前記第１の記憶素子と前記第２及び第３の記憶素子はすべて書き込み状態、またはすべて消去状態であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
請求項７に記載の不揮発性半導体記憶装置の製造方法であり、
前記半導体基板上に前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜を形成後、前記第３のゲート絶縁膜上に前記第１〜第５のラインからなる前記第１のゲート電極を形成し、前記第１のゲート電極の片側または両側に前記絶縁膜を介して前記第６〜第８のラインからなる前記第２のゲート電極と前記第９〜第１１のラインからなる前記第３のゲート電極とを形成し、前記第６のラインと前記第８のラインとの間および前記第９のラインと前記第１１のラインとの間を埋め込むための溝埋め込み用絶縁膜を堆積し、前記溝埋め込み用絶縁膜をエッチング後、前記第１、第２及び第３のゲート電極をサリサイド化し、その後、層間絶縁膜を堆積し、コンタクト形成部以外をマスクし、エッチングによりコンタクト形成部を前記層間絶縁膜に開口することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタのチャネル領域とゲート電極との間のゲート絶縁膜の内部に電荷を蓄積する不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のＭＯＮＯＳ型不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ＳｉＯ2/ＳｉＮ/ＳｉＯ2の積層膜）内に存在する離散化されたトラップ領域（ＳｉＮ膜またはＳｉＮ膜/ＴｏｐＳｉＯ2膜界面の遷移領域）に電荷（電子及びホール）を注入し、メモリセルの閾値電圧のレベルによってデータ”０”、データ”１”を判定し、情報を記憶する。
【０００３】
以下、図１１を用いて従来のＭＯＮＯＳ型不揮発性メモリの構成と動作について説明する。
【０００４】
図１１（ａ）は横軸をチャネル方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図１１（ｂ）は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図１１（ｃ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの平面構造図である。図１１（ａ）は図１１（ｃ）のＡ−Ａ線断面図、図１１（ｂ）は図１１（ｃ）のＢ−Ｂ線断面図である。
【０００５】
図１１（ａ）において、９０１はＰ型シリコンからなる半導体基板、９０２は半導体基板９０１上に設けられたＰ型のチャネル領域、９０３はチャネル領域９０２の片側に半導体基板９０１上に設けられたＮ型の半導体からなる第１の不純物領域、９０４はチャネル領域９０２の片側に半導体基板９０１上に設けられたＮ型の半導体からなる第２の不純物領域、９０７は半導体基板９０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、９０６はボトム絶縁膜９０７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、９０５は電荷蓄積膜９０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、９０８はトップ絶縁膜９０５上に設けられたＮ型のポリシリコンからなるゲート電極、９０９ａ〜ｂは電荷蓄積膜９０６中に蓄積された電荷である。
【０００６】
データの書き込みは、ゲート電極９０８に約９Ｖを、第１の不純物領域９０３に約５Ｖを、第２の不純物領域９０４に約１Ｖを、半導体基板９０１に０Ｖをそれぞれ印加する。これにより、第２の不純物領域９０４から第１の不純物領域９０３に向かう電子の一部が第１の不純物領域９０３近傍の高電界によってホットとなり、電荷蓄積膜９０６に局所的に注入され、メモリセルの閾値は高い状態となる。
【０００７】
図１１（ｂ）において、９２７はＰ型シリコンからなる半導体基板、９２６は半導体基板９２７上に設けられたシリコンの酸化膜からなるボトム絶縁膜、９２５はボトム絶縁膜９２６上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、９２４は電荷蓄積膜９２５上に設けられたシリコンの酸化膜からなるトップ絶縁膜、９２１ａ〜ｂはトップ絶縁膜９２４上に設けられたゲート電極、９２２ａ〜ｃは半導体基板９２７上に設けられたＰ型の半導体からなる第３の不純物領域、９２３ａ〜ｂは電荷蓄積膜９２５内に蓄積された電荷である。
【０００８】
データの消去は、ゲート電極９０８に約−３Ｖを、第１の不純物領域９０３に約５Ｖを、半導体基板９０１に０Ｖをそれぞれ印加し、第２の不純物領域９０４をフローティングとする。これにより、第１の不純物領域９０３内のバンド間トンネルにより生じるホールの一部が第１の不純物領域９０３近傍の高電界によってホットとなり、電荷蓄積膜９０６に局所的に注入され、メモリセルの閾値は低い状態となる。
【０００９】
図１１（ｃ）において、９４１は半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、９４２は半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、９４３ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、９４４ａ〜ｄは電荷蓄積膜内に蓄積された電荷、９４５ａ〜ｂは半導体基板上に設けられたＰ型の半導体からなる第３の不純物領域である。
【００１０】
データの読み出しは、ゲート電極９０８に約４Ｖを、第１の不純物領域９０３に０Ｖを、第２の不純物領域９０４に約１.５Ｖを、半導体基板９０１に０Ｖをそれぞれ印加する。これにより、電荷蓄積膜９０６中の電荷９０９ｂの有無により、データ”０”または”１”が得られる。
【００１１】
上記のデータの書き込みと消去及び読み出し方法において、第１の不純物領域９０３と第２の不純物領域９０４の電圧条件を入れ換えることにより（バーチャル・グランド）、電荷９０９ａのデータの書き込み、消去、読み出しをすることができ、２ｂｉｔ／ｃｅｌｌのメモリセルを実現することができる。これにより、メモリセル１ビットあたりの面積が小さくなり、集積度の向上を図ることができる。
【００１２】
また、特許文献１にあるように、サイドウォールをゲートとする記憶素子を有する不揮発性半導体記憶装置により、高集積化を図っているものもある。
【特許文献１】特開平７−１６１８５１号公報（第１、４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来のＭＯＮＯＳ型不揮発性メモリの容量を大きくすると、面積が大きくなるため、取れ数、歩留りがともに低下し、コストが上昇する。よって、コストを上昇させないためには集積度を向上させる必要があり、そのひとつの方法として微細化がある。しかし、新しい微細加工技術を開発するためには、時間・技術・コストといった面で課題が発生する。
【００１４】
また、局所的に２つのキャリアをトラップ領域に注入した場合、キャリアの横方向拡散により閾値電圧の変化が生じ、メモリセルのデータ保持特性が劣化するという課題がある。
【００１５】
従来のＭＯＮＯＳ型不揮発性メモリの製造方法において、ゲート電極加工後の工程中における紫外線照射（例えば配線工程におけるプラズマエッチングによるＵＶ発生）により、ゲート電極両端にチャージングが発生し、トランジスタの実効的なＷ幅を減少させるという課題がある。
【００１６】
本発明は上記従来の問題点を解決するためのもので、ＭＯＮＯＳ型不揮発性メモリセルの高集積化が図れ、データ保持特性の劣化の抑制、トランジスタの実効的なＷ幅の減少の抑制を実現する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の不揮発性半導体記憶装置は、半導体基板と、半導体基板表面に設けられた第１導電型のチャネル領域と、チャネル領域の両側の半導体基板表面に設けられた第２導電型の第１及び第２の不純物領域と、チャネル領域と第１及び第２の不純物領域上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜上に設けられた電荷蓄積層となる第２のゲート絶縁膜と、第２のゲート絶縁膜上に設けられた第３のゲート絶縁膜と、第３のゲート絶縁膜上に設けられた第１のゲート電極と、第３のゲート絶縁膜上で第１のゲート電極の両側に絶縁膜を介して設けられたサイドウォール型の第２及び第３のゲート電極とを備え、第１のゲート電極及びその直下の第１〜第３のゲート絶縁膜を備えた第１の記憶素子と、第２のゲート電極及びその直下の第１〜第３のゲート絶縁膜を備えた第２の記憶素子と、第３のゲート電極及びその直下の第１〜第３のゲート絶縁膜を備えた第３の記憶素子とを有している。
【００１８】
この構成によれば、１つのセル部に第１〜第３の３つの記憶素子を備え、各記憶素子を２ビットとして１つのセル部に６ビットを構成して高集積化を図ることができる。第１のゲート電極の両側にサイドウォール型の第２及び第３のゲート電極を備えることで、製造時におけるゲート電極加工後の工程中における紫外線照射により、ゲート電極に発生するチャージングを抑制し、トランジスタの実効的なＷ幅の減少を抑制できる。
【００１９】
第２の不揮発性半導体記憶装置は、第１の不揮発性半導体記憶装置において、第１の記憶素子を記憶素子として機能させず、第２及び第３の記憶素子の読み出し動作時と書き込み動作時及び消去動作時において、第１のゲート電極は第２の記憶素子と第３の記憶素子の素子分離用ゲート電極として、第２及び第３のゲート電極とは異なる制御を行うようにしてもよい。
【００２０】
この構成によれば、１つのセル部が４ビット構成となるが、データの書き込みと消去及び読み出し時において、隣接ビットのビット間の干渉を抑制することができる。
【００２１】
第３の不揮発性半導体記憶装置は、第２の不揮発性半導体記憶装置において、第２及び第３の記憶素子の読み出し動作時と書き込み動作時及び消去動作時において、素子分離用ゲート電極に電圧を印加しない、または負電圧を印加するようにしている。
【００２２】
第４の不揮発性半導体記憶装置は、第１の不揮発性半導体記憶装置において、第１のゲート電極を１本のライン状に配線した第１のラインと、第１のラインの先端またはその近傍に設けられた第１のゲート電極のコンタクトと、第１のラインの先端またはその近傍で第１のラインと接し、かつその両側へ垂直に配線した第２及び第３のラインと、第１のラインの先端の近傍に設けられ、第２のラインと接し、かつ第１のラインと並行に配線した第４のラインと、第１のラインの先端の近傍に設けられ、第３のラインと接し、かつ第１のラインと並行に配線した第５のラインと、第１のラインの一方の片側で第１のラインに絶縁膜を介して設けられ第２のゲート電極となるサイドウォール型の第６のラインと、第６のラインと接し、かつ第２のラインに絶縁膜を介して設けられたサイドウォール型の第７のラインと、第７のラインと接し、かつ第４のラインに絶縁膜を介して設けられたサイドウォール型の第８のラインと、第６と第７と第８のラインの全てに接するように設けられた第２のゲート電極のコンタクトと、第１のラインの他方の片側で第１のラインに絶縁膜を介して設けられ第３のゲート電極となるサイドウォール型の第９のラインと、第９のラインと接し、かつ第３のラインに絶縁膜を介して設けられたサイドウォール型の第１０のラインと、第１０のラインと接し、かつ第５のラインに絶縁膜を介して設けられたサイドウォール型の第１１のラインと、第９と第１０と第１１のラインの全てに接するように設けられた第３のゲート電極のコンタクトとを有することを特徴とする。
【００２３】
この構成によれば、第２のゲート電極のコンタクト及び第３のゲート電極のコンタクトの形成に必要なコンタクト面積の確保が容易になる。
【００２４】
第５の不揮発性半導体記憶装置は、第４の不揮発性半導体記憶装置において、第２〜第５のラインと第７、第８、第１０及び第１１のラインと第１、第２及び第３のゲート電極のコンタクトとを第１のラインの両端部に有することを特徴とする。
【００２５】
第６の不揮発性半導体記憶装置は、第４の不揮発性半導体記憶装置において、第１〜第１１のラインと第１、第２及び第３のゲート電極のコンタクトとを有する第１のユニットと、第１のユニットを第２または第３のラインを軸にしてミラー反転させた第２のユニットとを、交互に配置したことを特徴とする。
【００２６】
第７の不揮発性半導体記憶装置は、第６の不揮発性半導体記憶装置において、第１、第２及び第３のゲート電極をサリサイド化したことを特徴とする。
【００２７】
これにより、第１〜第３のゲート電極の抵抗を小さくでき、またコンタクト抵抗も小さくできる。
【００２８】
第８の不揮発性半導体記憶装置は、第２の不揮発性半導体記憶装置において、第２のゲート絶縁膜が、チャネル領域と第１の不純物領域上にまたがり、かつチャネル領域に垂直な方向で区切られて形成された電荷蓄積層となる第４及び第５のゲート絶縁膜と、チャネル領域と第２の不純物領域上にまたがり、かつチャネル領域に垂直な方向で区切られて形成された電荷蓄積層となる第６及び第７のゲート絶縁膜とからなり、第３のゲート絶縁膜が、第１のゲート絶縁膜と第４及び第５のゲート絶縁膜と第６及び第７のゲート絶縁膜との上に形成されたことを特徴とする。
【００２９】
この構成によれば、データ保持特性の劣化を抑制できる。また、電荷のトラップ領域を限定するため、４ビットのビット間干渉を抑制できる。
【００３０】
第９の不揮発性半導体記憶装置は、第１の不揮発性半導体記憶装置において、第１、第２及び第３の記憶素子からなるセル部が複数配置されたメモリ領域が、第１、第２及び第３の記憶素子の読み出し動作時に、各セル部において第１のゲート電極と第２のゲート電極及び第３のゲート電極がすべて同時に動作する高速読み出し領域と、各セル部において第１のゲート電極と第２のゲート電極及び第３のゲート電極が各々別々に動作する低速読み出し領域とを有することを特徴とする。
【００３１】
このようにメモリセル構成を変えることなく、メモリ領域を高速読み出し領域と低速読み出し領域とに分離することができる。
【００３２】
第１０の不揮発性半導体記憶装置は、第９の不揮発性半導体記憶装置において、高速読み出し領域の各セル部内の第１の記憶素子と第２及び第３の記憶素子はすべて書き込み状態、またはすべて消去状態であることを特徴とする。
【００３３】
本発明の不揮発性半導体記憶装置の製造方法は、第７の不揮発性半導体記憶装置の製造方法であり、半導体基板上に第１のゲート絶縁膜と第２のゲート絶縁膜と第３のゲート絶縁膜を形成後、第３のゲート絶縁膜上に第１〜第５のラインからなる第１のゲート電極を形成し、第１のゲート電極の片側または両側に絶縁膜を介して第６〜第８のラインからなる第２のゲート電極と第９〜第１１のラインからなる第３のゲート電極とを形成し、第６のラインと第８のラインとの間および第９のラインと第１１のラインとの間を埋め込むための溝埋め込み用絶縁膜を堆積し、溝埋め込み用絶縁膜をエッチング後、第１、第２及び第３のゲート電極をサリサイド化し、その後、層間絶縁膜を堆積し、コンタクト形成部以外をマスクし、エッチングによりコンタクト形成部を層間絶縁膜に開口することを特徴とする。
【００３４】
この製造方法によれば、第１、第２及び第３のゲート電極をサリサイド化することで、第１〜第３のゲート電極の抵抗を小さくでき、またコンタクト抵抗も小さくできる。
【発明の効果】
【００３５】
本発明によれば、第１のゲート電極の両側にサイドウォール型の第２及び第３のゲート電極とを備えることにより、１つのセル部に第１〜第３の３つの記憶素子を備え、高集積化を図ることができる。また、第１のゲート電極の両側にサイドウォール型の第２及び第３のゲート電極を備えることで、製造時におけるゲート電極加工後の工程中における紫外線照射を７サイドウォール型の第２及び第３のゲート電極で吸収でき、ゲート電極に発生するチャージングを抑制し、トランジスタの実効的なＷ幅の減少を抑制できる。また、第１の記憶素子を記憶素子として機能させず、第１のゲート電極を第２の記憶素子と第３の記憶素子の素子分離用ゲート電極として制御することにより、隣接ビットのビット間干渉を抑制することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面を用いて説明する。なお、以下で述べる全ての実施形態における不揮発性半導体記憶装置のメモリセルは、ＮＯＲ型のＭＯＮＯＳ構造のものである。
【００３７】
図１は本発明の第１の実施形態における不揮発性半導体記憶装置のメモリセル構造を示すものである。
【００３８】
図１（ａ）は横軸をチャネル方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図１（ｂ）は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図１（ｃ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの平面構造図である。図１（ａ）は図１（ｃ）のＡ−Ａ線断面図、図１（ｂ）は図１（ｃ）のＢ−Ｂ線断面図である。
【００３９】
図１（ａ）において、１０１はＰ型シリコンからなる半導体基板、１０２は半導体基板１０１上に設けられたＰ型のチャネル領域、１０３はチャネル領域１０２の片側に半導体基板１０１上に設けられたＮ型の半導体からなる第１の不純物領域、１０４はチャネル領域１０２の片側に半導体基板１０１上に設けられたＮ型の半導体からなる第２の不純物領域、１０７は半導体基板１０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、１０６はボトム絶縁膜１０７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、１０５は電荷蓄積膜１０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、１０８はトップ絶縁膜１０５上に設けられたＮ型のポリシリコンからなるゲート電極、１０９ａ〜ｂは電荷蓄積膜１０６中に蓄積された電荷である。
【００４０】
図１（ｂ）において、１２８はＰ型シリコンからなる半導体基板（＝１０１）、１２７は半導体基板１２８上に設けられたシリコンの酸化膜からなるボトム絶縁膜（＝１０７）、１２６はボトム絶縁膜１２７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜（＝１０６）、１２５は電荷蓄積膜１２６上に設けられたシリコンの酸化膜からなるトップ絶縁膜（＝１０５）、１２１ａ〜ｂはトップ絶縁膜１２５上に設けられたＮ型のポリシリコンからなるゲート電極（＝１０８）、１２２ａ〜ｄはゲート電極１２１ａ〜ｂの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、１２３ａ〜ｃは半導体基板１２８上に設けられたＰ型の半導体からなる第３の不純物領域、１２４ａ〜ｄは電荷蓄積膜１２６内に蓄積された電荷である。
【００４１】
図１（ｃ）において、１４１は半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域（＝１０３）、１４２は半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域（＝１０４）、１４４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極（＝１０８）、１４３ａ〜ｆはゲート電極１４４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極（＝１２２ａ〜ｄ）、１４５ａ〜ｄは電荷蓄積膜内に蓄積された電荷、１４６ａ〜ｂは半導体基板上に設けられたＰ型の半導体からなる第３の不純物領域（＝１２３ａ〜ｃ）である。
【００４２】
なお、Ｐ型チャネル領域１０２、Ｐ型の第３の不純物領域１４６ａ〜ｂは、それぞれＰ型の半導体基板（１０１＝１２８）そのものでもよいが、イオン注入を行って濃度が制御された領域でもよい。
【００４３】
本実施形態において、従来の構成と異なるのは、各ゲート電極の両側、例えばゲート電極１２１ａの両側に絶縁膜を介して形成されたサイドウォール型のゲート電極１２２ａ〜ｂを設けたことである。ゲート電極１２２ａ〜ｂを記憶素子のゲート電極として制御することで、従来の２ｂｉｔ／ｃｅｌｌから４ｂｉｔ／ｃｅｌｌのメモリとして使用できる。これにより、メモリセル１ビットあたりの面積が小さくなり、集積度の向上を図ることができる。また、ゲート電極加工後の工程中における紫外線照射によるチャージングは、従来はゲート電極の両端に発生したのに対し、本実施形態では、両側のサイドウォール型のゲート電極を含めた３つのゲート電極（例えば１２２ａ＋１２１ａ＋１２２ｂ）の片端にしか発生しにくいため、従来に比べてトランジスタの実効的なＷ幅の減少が抑制できる。これは、ポリシリコンが紫外線照射を吸収し、チャージングの発生を抑制していることによるものである。
【００４４】
図２は本発明の第１の実施形態における不揮発性半導体記憶装置の制御方法を示すものである。
【００４５】
図２（ａ）〜（ｃ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの構造図で、図２（ａ）は書き込み動作時、図２（ｂ）は消去動作時、図２（ｃ）は読み出し動作時を示している。
【００４６】
図２（ａ）において、２０１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、２０２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、２０４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、２０３ａ〜ｆはゲート電極２０４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、２０５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、２０６ａ〜ｃは書き込み動作時の選択ビットである。
【００４７】
選択ビット２０６ａのデータの書き込みは、サイドウォール型のゲート電極２０３ｃに約９Ｖを、第１の不純物領域２０１ｂに約５Ｖを、第２の不純物領域２０２ａに約１Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極２０３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域２０１ｂを除いた第１の不純物領域と第２の不純物領域２０２ａを除いた第２の不純物領域はフローティングとする。これにより、第２の不純物領域２０２ａから第１の不純物領域２０１ｂに向かう電子の一部が第１の不純物領域２０１ｂ近傍の高電界によってホットとなり、電荷蓄積膜に局所的に注入され、メモリセルの閾値は高い状態となる。
【００４８】
上記のデータの書き込み方法において、サイドウォール型のゲート電極２０３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加したが、ゲート電極２０４ｂに−３Ｖといった負電圧を印加することで、選択ビット２０６ｂへの誤書き込みを抑制し、選択ビット２０６ａと選択ビット２０６ｂの素子分離を行うことができる。
【００４９】
上記のデータの書き込み方法において、サイドウォール型のゲート電極２０３ｃとサイドウォール型のゲート電極２０３ｄの電圧条件を入れ換えることにより、選択ビット２０６ｂの書き込みをすることができる。また、第１の不純物領域２０１ｂと第２の不純物領域２０２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット２０６ｃの書き込みをすることができる。
【００５０】
図２（ｂ）において、２２１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、２２２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、２２４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、２２３ａ〜ｆはゲート電極２２４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、２２５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、２２６ａ〜ｂと２２７ａ〜ｂは消去動作時の選択ビットである。
【００５１】
選択ビット２２６ａのデータの消去は、サイドウォール型のゲート電極２２３ａ〜ｆに約−３Ｖを、第１の不純物領域２２１ｂに約５Ｖを、半導体基板に０Ｖをそれぞれ印加し、第２の不純物領域２２２ａをフローティングとする。これにより、第１の不純物領域２２１ｂ内のバンド間トンネルにより生じるホールの一部が第１の不純物領域２２１ｂ近傍の高電界によってホットとなり、電荷蓄積膜に局所的に注入され、メモリセルの閾値は低い状態となる。なお、このデータの消去時、ゲート電極２２４ａ〜ｃには、例えば、０Ｖが印加される。
【００５２】
上記のデータの消去方法において、第１の不純物領域２２１ｂと第２の不純物領域２２２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット２２７ａの消去をすることができる。
【００５３】
図２（ｃ）において、２４１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、２４２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、２４４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、２４３ａ〜ｆはゲート電極２４４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、２４５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、２４６ａ〜ｃは読み出し動作時の選択ビットである。
【００５４】
選択ビット２４６ａのデータの読み出しは、サイドウォール型のゲート電極２４３ｃに約４Ｖを、第１の不純物領域２４１ｂに０Ｖを、第２の不純物領域２４２ａに約１.５Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極２４３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域２４１ｂを除いた第１の不純物領域と第２の不純物領域２４２ａを除いた第２の不純物領域はフローティングとする。これにより、選択ビット２４６ａの電荷蓄積膜中の電荷の有無により、データ”０”または”１”が得られる。
【００５５】
上記のデータの読み出し方法において、サイドウォール型のゲート電極２４３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加したが、ゲート電極２４４ｂに−３Ｖといった負電圧を印加することで、選択ビット２４６ｂからの誤読み出しを抑制し、選択ビット２４６ａと選択ビット２４６ｂの素子分離を行うことができる。
【００５６】
上記のデータの読み出し方法において、サイドウォール型のゲート電極２４３ｃとサイドウォール型のゲート電極２４３ｄの電圧条件を入れ換えることにより、選択ビット２４６ｂの読み出しをすることができる。また、第１の不純物領域２４１ｂと第２の不純物領域２４２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット２４６ｃの読み出しをすることができる。
【００５７】
本実施形態において、従来の制御方法と異なるのは、ゲート電極２０４ｂを含む記憶素子に記憶素子としての機能を無くし、ゲート電極２０４ｂは選択ビット２０６ａと２０６ｂの素子分離ゲート電極として、ゲート電極２０３ｃとゲート電極２０３ｄとは異なる制御を行うことである。これにより、４ｂｉｔ／ｃｅｌｌのメモリセルとして使用したとき、データの書き込みと消去及び読み出し時において、隣接ビットのビット間の干渉を抑制することができる。
【００５８】
図３は本発明の第１の実施形態における不揮発性半導体記憶装置のコンタクト方法を示すものである。
【００５９】
図３（ａ）と図３（ｂ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの構造図で、図３（ａ）と図３（ｂ）はともにコンタクト方法を示している。
【００６０】
図３（ａ）において、３０１はトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、３０２ａ〜ｂはゲート電極３０１の両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、３０３ａ〜ｂはゲート電極３０１のコンタクト、３０４ａ〜ｄはサイドウォール型のゲート電極３０２ａ〜ｂのコンタクトである。コンタクト３０３ａ〜ｂは、ゲート電極３０１に電圧を印加するための図示しない上層の配線に接続され、コンタクト３０４ａ〜ｂは、サイドウォール型のゲート電極３０２ａに電圧を印加するための図示しない上層の配線に接続され、コンタクト３０４ｃ〜ｄは、サイドウォール型のゲート電極３０２ｂに電圧を印加するための図示しない上層の配線に接続される。
【００６１】
図３（ｂ）において、３２１はトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、３２２ａ〜ｂはゲート電極３２１の両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、３２３ａ〜ｂはゲート電極３２１のコンタクト、３２４ａ〜ｄはサイドウォール型のゲート電極３２２ａ〜ｂのコンタクトである。コンタクト３２３ａ〜ｂは、ゲート電極３２１に電圧を印加するための図示しない上層の配線に接続され、コンタクト３２４ａ〜ｂは、サイドウォール型のゲート電極３２２ａに電圧を印加するための図示しない上層の配線に接続され、コンタクト３２４ｃ〜ｄは、サイドウォール型のゲート電極３２２ｂに電圧を印加するための図示しない上層の配線に接続される。
【００６２】
本実施形態において、従来のコンタクト方法と異なるのは、ゲート電極３０１を両方向にコの字型に配置することにより、絶縁膜を介したサイドウォール型のゲート電極３０２ａ及び３０２ｂをゲート電極３０１と同じくコの字型に形成することである。そして、ゲート電極３０１のコンタクト３０３ａ及び３０３ｂを従来と同じく先端位置に形成し、サイドウォール型ゲート電極３０２ａ及び３０２ｂのコンタクト３０４ａ〜ｄをコの字の折り返し位置に形成することで、コンタクト形成に必要なコンタクト面積を確保することができる。図３（ａ）と図３（ｂ）は基本となる考え方は同じであるが、やや配置が異なるものである。
【００６３】
図４は本発明の第１の実施形態における不揮発性半導体記憶装置のコンタクトのレイアウトを示すものである。
【００６４】
図４（ａ）と図４（ｂ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの構造図で、図４（ａ）は図３（ａ）を利用したレイアウトを、図４（ｂ）は図３（ｂ）を利用したレイアウトを示している。
【００６５】
図４（ａ）において、４０１はトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、４０２ａ〜ｂはゲート電極４０１の両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、４０３はゲート電極４０１のコンタクト、４０４ａ〜ｂはサイドウォール型のゲート電極４０２ａ〜ｂのコンタクト、４１１ａ〜ｃはユニット１、４１２ａ〜ｃはユニット２である。
【００６６】
図４（ｂ）において、４２１はトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、４２２ａ〜ｂはゲート電極４２１の両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、４２３はゲート電極４２１のコンタクト、４２４ａ〜ｂはサイドウォール型のゲート電極４２２ａ〜ｂのコンタクト、４３１ａ〜ｃはユニット１、４３２ａ〜ｃはユニット２である。
【００６７】
本実施形態では、図４（ａ）の場合、図３（ａ）のコンタクト方法において、コンタクトの裏打ちを無くしたユニット１（４１１ａ）と、ユニット１（４１１ａ）をミラー反転させたユニット２（４１２ａ）とを、最小のライン幅の間隔をとって交互にレイアウトしている。同様に、図４（ｂ）の場合、図３（ｂ）のコンタクト方法において、コンタクトの裏打ちを無くしたユニット１（４３１ａ）と、ユニット１（４３１ａ）をミラー反転させたユニット２（４３２ａ）とを、最小のライン幅の間隔をとって交互にレイアウトしている。これにより、サイドウォール型のゲート電極間（スペース）を増加させることなく、ゲート電極及びサイドウォール型のゲート電極のコンタクト面積を確保することができる。また、コンタクトの裏打ちを無くすことで、抵抗成分による電圧降下の影響が考えられ得るが、本実施形態では、ゲート電極は電流がほとんど流れないため、影響は少ないと考えられる。
【００６８】
なお、図３（ａ）と図３（ｂ）の場合は、コンタクトの裏打ちをする構成（ユニット）である。例えばゲート電極が長いとき、ゲート電極の抵抗成分により電圧降下が発生するため、コンタクトの裏打ちをしないと、端になるにつれメモリセルのゲート電圧が低くなる。これを防ぐために、図３（ａ）と図３（ｂ）のように、コンタクトを裏打ちし、ゲート電極の両端の電位を固定することができる。この場合、ゲート電極の真ん中付近の電位がやや低くなる。
【００６９】
図５は本発明の第１の実施形態における不揮発性半導体記憶装置のコンタクトの製造方法を示すものである。
【００７０】
図５（ａ）〜（ｆ）は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの製造方法を示す断面図で、図３（ａ）の破線Ｃ−Ｃでの断面図である。
【００７１】
図５（ａ）〜（ｆ）において、５０１はＰ型シリコンからなる半導体基板、５０４は半導体基板５０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、５０３はボトム絶縁膜５０４上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、５０２は電荷蓄積膜５０３上に設けられたシリコンの酸化膜からなるトップ絶縁膜、５０５はトップ絶縁膜５０２上に設けられたＮ型のポリシリコンからなるゲート電極、５０６はゲート電極５０５の両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、５０７はサイドウォール型のゲート電極５０６の折り返し部分の間を埋め込むためにゲート電極５０５とサイドウォール型のゲート電極５０６上に形成される溝埋め込み絶縁膜、５０８はゲート電極５０５とサイドウォール型のゲート電極５０６及び溝埋め込み絶縁膜５０７上に設けられた層間絶縁膜、５０９は層間絶縁膜５０８上に設けられたレジストである。
【００７２】
図５（ａ）に示すように、半導体基板５０１を熱酸化することよってボトム絶縁膜５０４を作製し、その上に化学気相堆積法（ＣＶＤ）により電荷蓄積膜５０３を堆積する。その後電荷蓄積膜５０３を高温熱酸化することにより、トップ絶縁膜５０２を作製する。Ｎ型の不純物を添加したポリシリコンを堆積し、フォトリソグラフィとエッチングによりゲート電極５０５を形成する。次に図５（ｂ）に示すように、化学気相堆積法（ＣＶＤ）により絶縁膜を堆積し、その上にＮ型の不純物を添加したポリシリコンを堆積する。その後異方性エッチングにより、サイドウォール型のゲート電極５０６を形成する。次に図５（ｃ）に示すように、化学気相堆積法（ＣＶＤ）により溝埋め込み絶縁膜５０７（ＴＥＯＳ膜）を形成する。次に図５（ｄ）に示すように、エッチングにより、溝埋め込み絶縁膜５０７の一部を除去する。その後ゲート電極５０５とサイドウォール型のゲート電極５０６をサリサイド化する。次に図５（ｅ）に示すように、化学気相堆積法（ＣＶＤ）により層間絶縁膜５０８を堆積する。最後に図５（ｆ）に示すように、レジスト５０９を塗布し、フォトリソグラフィとエッチングによりコンタクト形成部を開口する。
【００７３】
図３（ｂ）や図４（ａ），図４（ｂ）の場合も上記と同様にして形成できる。
【００７４】
本実施形態では、サイドウォール型のゲート電極５０６を形成し、ゲート電極５０５とサイドウォール型のゲート電極５０６を同時にサリサイド化したことにより、ゲート電極５０５とサイドウォール型のゲート電極５０６の抵抗を小さくすることができ、またコンタクト抵抗も小さくすることができる。
【００７５】
図６は本発明の第２の実施形態における不揮発性半導体記憶装置のメモリセル構造を示し、図７はその製造方法を示すものである。
【００７６】
図６（ａ）は横軸をチャネル方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図６（ｂ）は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図６（ｃ）はこのＭＯＮＯＳ型不揮発性メモリの平面構造図で、図１（ｃ）と同様である。この第２の実施形態の場合の図６（ｃ）におけるＡ−Ａ線断面図が図６（ａ）で、Ｂ−Ｂ線断面図が図６（ｂ）である。
【００７７】
図６（ａ）において、６０１はＰ型シリコンからなる半導体基板、６０２は半導体基板６０１上に設けられたＰ型のチャネル領域、６０３はチャネル領域６０２の片側に半導体基板６０１上に設けられたＮ型の半導体からなる第１の不純物領域、６０４はチャネル領域６０２の片側に半導体基板６０１上に設けられたＮ型の半導体からなる第２の不純物領域、６０７は半導体基板６０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、６０６ａ〜ｂはボトム絶縁膜６０７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、６０５はボトム絶縁膜６０７と電荷蓄積膜６０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、６０８はトップ絶縁膜６０５上に設けられたＮ型のポリシリコンからなるゲート電極、６０９ａ〜ｂは電荷蓄積膜６０６中に蓄積された電荷である。
【００７８】
図６（ｂ）において、６２８はＰ型シリコンからなる半導体基板（＝６０１）、６２７は半導体基板６２８上に設けられたシリコンの酸化膜からなるボトム絶縁膜（＝６０７）、６２６ａ〜ｃはボトム絶縁膜６２７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜（＝６０６ａ〜ｂ）、６２５はボトム絶縁膜６２７と電荷蓄積膜６２６ａ〜ｃ上に設けられたシリコンの酸化膜からなるトップ絶縁膜（＝６０５）、６２１ａ〜ｂはトップ絶縁膜６２５上に設けられたＮ型のポリシリコンからなるゲート電極（＝６０８）、６２２ａ〜ｄはゲート電極６２１ａ〜ｂの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、６２３ａ〜ｃは半導体基板６２８上に設けられたＰ型の半導体からなる第３の不純物領域、６２４ａ〜ｄは電荷蓄積膜６２６内に蓄積された電荷である。
【００７９】
本実施形態において、図１の構成と異なるのは、図６（ｃ）に示された領域６１０には電荷蓄積膜が形成されておらず、図６（ａ）において電荷蓄積膜が６０６ａと６０６ｂに分離され、図６（ｂ）においては電荷蓄積膜が６２６ａと６２６ｂに分離されていることである。これにより、図６（ａ）の電荷６０９ａと６０９ｂ及び図６（ｂ）の電荷６２４ａと６２４ｂの横方向拡散をトップ絶縁膜６０５で抑えることで、データ保持特性の劣化を抑制できる。また、電荷のトラップ領域を限定するため、４ビットのビット間干渉を抑制できる。
【００８０】
図７（ａ）〜（ｇ）は横軸をチャネル方向としたＭＯＮＯＳ型不揮発性メモリの製造方法を示す断面図である。図７（ａ）’〜（ｇ）’は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの製造方法を示す断面図である。
【００８１】
図７（ａ）〜（ｇ）及び図７（ａ）’〜（ｇ）’において、６４１はＰ型シリコンからなる半導体基板、６４４は半導体基板６４１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、６４３はボトム絶縁膜６４４上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、６４２はボトム絶縁膜６４４と電荷蓄積膜６４３上に設けられたシリコンの酸化膜からなるトップ絶縁膜、６４５は半導体基板６４１上に設けられたＮ型の半導体からなる第１の不純物領域、６４６は半導体基板６４１上に設けられたＮ型の半導体からなる第２の不純物領域、６４７はトップ絶縁膜６４２上に設けられたレジスト、６４８はトップ絶縁膜６４２上に設けられたＮ型のポリシリコンからなるゲート電極である。
【００８２】
図７（ａ）及び（ａ）’に示すように、半導体基板６４１を熱酸化することによってボトム絶縁膜６４４を作製し、その上に化学気相堆積法（ＣＶＤ）により電荷蓄積膜６４３を堆積する。次に図７（ｂ）及び（ｂ）’に示すように、電荷蓄積膜６４３を高温熱酸化することにより、トップ絶縁膜６４２の一部を作製する。次に図７（ｃ）及び（ｃ）’に示すように、フォトリソグラフィにより第１の不純物領域６４５及び第２の不純物領域６４６を形成する領域の上のトップ絶縁膜６４２及び電荷蓄積膜６４３をエッチングにより除去し、第１の不純物領域６４５及び第２の不純物領域６４６を形成するためのイオン注入を行い、第１の不純物領域６４５及び第２の不純物領域６４６上のＬＯＣＯＳ形成のために酸化を行う。必要があればイオン注入時にアンチパンチスルー用のポケット注入も同時に行う。次に図７（ｄ）及び（ｄ）’に示すようにフォトリソグラフィによりチャネル領域上を開口したレジスト６４７を形成する。次に図７（ｅ）及び（ｅ）’に示すようにエッチングにより、チャネル領域上のトップ絶縁膜６４２及び電荷蓄積膜６４３を除去し、電荷蓄積膜６４３を分離する。レジスト６４７を除去後、図７（ｆ）及び（ｆ）’に示すように、化学気相堆積法（ＣＶＤ）によりトップ絶縁膜６４２を堆積する。最後に、図７（ｇ）及び（ｇ）’に示すように、Ｎ型の不純物を添加したポリシリコンを堆積し、ゲート電極６４８を形成する。
【００８３】
本実施形態では、図７（ｄ）及び（ｄ）’のフォトリソグラフィに使用するマスクがチャネル方向及びチャネルと垂直な方向に十字型に区切られている。これにより、図６（ａ）において電荷蓄積膜６０６ａと電荷蓄積膜６０６ｂを分離し、また図６（ｂ）においては電荷蓄積膜６２６ａと電荷蓄積膜６２６ｂを分離することができる。
【００８４】
また、図１の構成のように電荷蓄積膜を分離しない場合には、図７（ａ）及び（ａ）’、図７（ｂ）及び（ｂ）’、図７（ｃ）及び（ｃ）’の工程を行い、電荷蓄積膜６４３を高温熱酸化してトップ絶縁膜６４２の一部を作製した後、図７（ｆ）及び（ｆ）’と同工程の化学気相堆積法（ＣＶＤ）によりトップ絶縁膜６４２を堆積し、最後に、図７（ｇ）及び（ｇ）’と同工程によりゲート電極６４８を形成する。
【００８５】
図８は本発明の第３の実施形態における不揮発性半導体記憶装置のメモリセル構造を示すものである。
【００８６】
図８（ａ）は横軸をチャネル方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図８（ｂ）は横軸をチャネルと垂直な方向としたＭＯＮＯＳ型不揮発性メモリの断面構造図である。図８（ｃ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの平面構造図である。図８（ａ）は図８（ｃ）のＡ−Ａ線断面図、図８（ｂ）は図８（ｃ）のＢ−Ｂ線断面図である。
【００８７】
図８（ａ）において、７０１はＰ型シリコンからなる半導体基板、７０２は半導体基板７０１上に設けられたＰ型のチャネル領域、７０３はチャネル領域７０２の片側に半導体基板７０１上に設けられたＮ型の半導体からなる第１の不純物領域、７０４はチャネル領域７０２の片側に半導体基板７０１上に設けられたＮ型の半導体からなる第２の不純物領域、７０７は半導体基板７０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、７０６はボトム絶縁膜７０７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜、７０５は電荷蓄積膜７０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、７０８はトップ絶縁膜７０５上に設けられたＮ型のポリシリコンからなるゲート電極、７０９ａ〜ｂは電荷蓄積膜７０６中に蓄積された電荷である。
【００８８】
図８（ｂ）において、７２８はＰ型シリコンからなる半導体基板（＝７０１）、７２７は半導体基板７２８上に設けられたシリコンの酸化膜からなるボトム絶縁膜（＝７０７）、７２６はボトム絶縁膜７２７上に設けられたシリコンの窒酸化膜からなる電荷蓄積膜（＝７０６）、７２５は電荷蓄積膜７２６上に設けられたシリコンの酸化膜からなるトップ絶縁膜（＝７０５）、７２１ａ〜ｂはトップ絶縁膜７２５上に設けられたＮ型のポリシリコンからなるゲート電極（＝７０８）、７２２ａ〜ｄはゲート電極７２１ａ〜ｂの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、７２３ａ〜ｃは半導体基板７２８上に設けられたＰ型の半導体からなる第３の不純物領域、７２４ａ〜ｆは電荷蓄積膜７２６内に蓄積された電荷である。
【００８９】
図８（ｃ）において、７４１は半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域（＝７０３）、７４２は半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域（＝７０４）、７４４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極（＝７０８）、７４３ａ〜ｆはゲート電極７４４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極（＝７２２ａ〜ｄ）、７４５ａ〜ｄは電荷蓄積膜内に蓄積された電荷、７４６ａ〜ｂは半導体基板上に設けられたＰ型の半導体からなる第３の不純物領域（＝７２３ａ〜ｃ）である。
【００９０】
本実施形態において、従来の構成と異なるのは、ゲート電極７２１ａの両側に絶縁膜を介して形成されたサイドウォール型のゲート電極７２２ａ〜ｂを設けたことである。ゲート電極７２１ａとゲート電極７２２ａ〜ｂを記憶素子のゲート電極として制御することで、従来の２ｂｉｔ／ｃｅｌｌから６ｂｉｔ／ｃｅｌｌのメモリとして使用できる。これにより、メモリセル１ビットあたりの面積が本発明の第１の実施形態に比べて小さくなり、より集積度の向上を図ることができる。しかし、電荷７２４ａ〜ｃの間隔がより小さくなるため、ビット間干渉は本発明の第１の実施形態に比べて大きくなる。また、ゲート電極加工後の工程中における紫外線照射によるチャージングは、従来はゲート電極の両端に発生したのに対し、本実施形態ではゲート電極７２２ａ〜ｂの片端にしか発生しにくいため、従来に比べてトランジスタの実効的なＷ幅の減少が抑制できる。これは、ポリシリコンが紫外線照射を吸収し、チャージングの発生を抑制していることによるものである。
【００９１】
すなわち、本実施形態におけるメモリセル部の構成は、第１の実施形態の図１と同じであるが、その制御方法を異ならせることで、第１の実施形態が４ｂｉｔ／ｃｅｌｌであったのに対し、６ｂｉｔ／ｃｅｌｌのメモリとして使用するようにしている。
【００９２】
図９は本発明の第３の実施形態における不揮発性半導体記憶装置の第１の制御方法を示すものである。
【００９３】
図９（ａ）〜（ｃ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの構造図で、図９（ａ）は書き込み動作時、図９（ｂ）は消去動作時、図９（ｃ）は読み出し動作時を示している。
【００９４】
図９（ａ）において、７６１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、７６２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、７６４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、７６３ａ〜ｆはゲート電極７６４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、７６５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、７６６ａ〜ｄは書き込み動作時の選択ビットである。
【００９５】
選択ビット７６６ａのデータの書き込みは、サイドウォール型のゲート電極７６３ｃに約９Ｖを、第１の不純物領域７６１ｂに約５Ｖを、第２の不純物領域７６２ａに約１Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極７６３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域７６１ｂを除いた第１の不純物領域と第２の不純物領域７６２ａを除いた第２の不純物領域はフローティングとする。これにより、第２の不純物領域７６２ａから第１の不純物領域７６１ｂに向かう電子の一部が第１の不純物領域７６１ｂ近傍の高電界によってホットとなり、電荷蓄積膜に局所的に注入され、メモリセルの閾値は高い状態となる。
【００９６】
上記のデータの書き込み方法において、サイドウォール型のゲート電極７６３ｃとゲート電極７６４ｂの電圧条件を入れ換えることにより、選択ビット７６６ｂの書き込みをすることができる。同様にサイドウォール型のゲート電極７６３ｃとサイドウォール型のゲート電極７６３ｄの電圧条件を入れ換えることにより、選択ビット７６６ｃの書き込みをすることができる。また、第１の不純物領域７６１ｂと第２の不純物領域７６２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット７６６ｄの書き込みをすることができる。
【００９７】
図９（ｂ）において、７７１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、７７２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、７７４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、７７３ａ〜ｆはゲート電極７７４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、７７５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、７７６ａ〜ｂと７７７ａ〜ｂは消去動作時の選択ビットである。
【００９８】
選択ビット７７６ａのデータの消去は、サイドウォール型のゲート電極７７３ａ〜ｆとゲート電極７７４ａ〜ｃに約−３Ｖを、第１の不純物領域７７１ｂに約５Ｖを、半導体基板に０Ｖをそれぞれ印加し、第２の不純物領域７７２ａをフローティングとする。これにより、第１の不純物領域７７１ｂ内のバンド間トンネルにより生じるホールの一部が第１の不純物領域７７１ｂ近傍の高電界によってホットとなり、電荷蓄積膜に局所的に注入され、メモリセルの閾値は低い状態となる。
【００９９】
上記のデータの消去方法において、第１の不純物領域７７１ｂと第２の不純物領域７７２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット７７７ａの消去をすることができる。
【０１００】
図９（ｃ）において、７８１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、７８２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、７８４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、７８３ａ〜ｆはゲート電極７８４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、７８５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、７８６ａ〜ｄは読み出し動作時の選択ビットである。
【０１０１】
選択ビット７８６ａのデータの読み出しは、サイドウォール型のゲート電極７８３ｃに約４Ｖを、第１の不純物領域７８１ｂに０Ｖを、第２の不純物領域７８２ａに約１.５Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極７８３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域７８１ｂを除いた第１の不純物領域と第２の不純物領域７８２ａを除いた第２の不純物領域はフローティングとする。これにより、選択ビット７８６ａの電荷蓄積膜中の電荷の有無により、データ”０”または”１”が得られる。
【０１０２】
上記のデータの読み出し方法において、サイドウォール型のゲート電極７８３ｃとゲート電極７８４ｂの電圧条件を入れ換えることにより、選択ビット７８６ｂの読み出しをすることができる。サイドウォール型のゲート電極７８３ｃとサイドウォール型のゲート電極７８３ｄの電圧条件を入れ換えることにより、選択ビット７８６ｃの読み出しをすることができる。また、第１の不純物領域７８１ｂと第２の不純物領域７８２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット７８６ｄの読み出しをすることができる。
【０１０３】
本実施形態において、従来の制御方法と異なるのは、ゲート電極７６４ｂとサイドウォール型のゲート電極７６３ｃ〜ｄを記憶素子のゲート電極として制御することである。これにより、従来の２ｂｉｔ／ｃｅｌｌから６ｂｉｔ／ｃｅｌｌのメモリセルとして使用でき、本発明の第１の実施形態に比べて集積度の向上を図ることができる。しかし、本発明の第１の実施形態のように、ゲート電極７６４ｂを素子分離ゲートとして制御できないため、データの書き込みと消去及び読み出し時において、隣接ビットのビット間の干渉を抑制することができない。
【０１０４】
図１０は本発明の第３の実施形態における不揮発性半導体記憶装置の第２の制御方法を示すものである。
【０１０５】
図１０（ａ）〜（ｂ）は上方向から見たときのＭＯＮＯＳ型不揮発性メモリの構造図で、図１０（ａ）は低速読み出し動作時、図１０（ｂ）は高速読み出し動作時を示している。図１０（ｃ）はこのＭＯＮＯＳ型不揮発性メモリの概略図であり、８４１は低速読み出し領域、８４２は高速読み出し領域である。
【０１０６】
本制御方法は、メモリセル領域を、図１０（ｃ）のように、低速読み出し領域８４１と高速読み出し領域８４２とに分け、低速読み出し領域８４１に形成されたメモリセル部では図１０（ａ）に示す低速読み出し動作を行い、高速低速読み出し領域８４２に形成されたメモリセル部では図１０（ｂ）に示す高速読み出し動作を行うように制御するものである。
【０１０７】
図１０（ａ）において、８０１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、８０２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、８０４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、８０３ａ〜ｆはゲート電極８０４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、８０５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、８０６ａ〜ｃは低速読み出し動作時の選択ビットである。
【０１０８】
選択ビット８０６ａのデータの読み出しは、サイドウォール型のゲート電極８０３ｃに約４Ｖを、第１の不純物領域８０１ｂに０Ｖを、第２の不純物領域８０２ａに約１.５Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極８０３ｃを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域８０１ｂを除いた第１の不純物領域と第２の不純物領域８０２ａを除いた第２の不純物領域はフローティングとする。これにより、選択ビット８０６ａの電荷蓄積膜中の電荷の有無により、データ”０”または”１”が得られる。
【０１０９】
上記のデータの読み出し方法において、サイドウォール型のゲート電極８０３ｃとサイドウォール型のゲート電極８０３ｄの電圧条件を入れ換えることにより、選択ビット８０６ｂの読み出しをすることができる。また、第１の不純物領域８０１ｂと第２の不純物領域８０２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット８０６ｃの読み出しをすることができる。
【０１１０】
すなわち、上記の例では、低速読み出し領域８４１は、第１の実施形態と同様の制御によりデータの読み出しが行われている。また、書き込みおよび消去動作についても第１の実施形態と同様の制御により行われる。なお、低速読み出し領域８４１を、図９に示した書き込み、消去及び読み出し動作を行う領域としてもよい。
【０１１１】
図１０（ｂ）において、８２１ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第１の不純物領域、８２２ａ〜ｂは半導体基板上に設けられたＮ型の半導体からなる第２の不純物領域、８２４ａ〜ｃはトップ絶縁膜上に設けられたＮ型のポリシリコンからなるゲート電極、８２３ａ〜ｆはゲート電極８２４ａ〜ｃの両側に絶縁膜を介して設けられたＮ型のポリシリコンからなるサイドウォール型のゲート電極、８２５ａ〜ｈは電荷蓄積膜内に蓄積された電荷、８２６ａ〜ｂは高速読み出し動作時の選択ビットである。
【０１１２】
選択ビット８２６ａのデータの読み出しは、サイドウォール型のゲート電極８２３ｃ及び８２３ｄとゲート電極８２４ｂに約４Ｖを、第１の不純物領域８２１ｂに０Ｖを、第２の不純物領域８２２ａに約１.５Ｖを、半導体基板に０Ｖをそれぞれ印加する。このとき、サイドウォール型のゲート電極８２３ｃ及び８２３ｄとゲート電極８２４ｂを除いたゲート電極及びサイドウォール型のゲート電極に０Ｖを印加し、第１の不純物領域８２１ｂを除いた第１の不純物領域と第２の不純物領域８２２ａを除いた第２の不純物領域はフローティングとする。これにより、選択ビット８２６ａの電荷蓄積膜中の電荷の有無により、データ”０”または”１”が得られる。
【０１１３】
上記のデータの読み出し方法において、第１の不純物領域８２１ｂと第２の不純物領域８２２ａの電圧条件を入れ換えることにより（バーチャル・グランド）、選択ビット８２６ｂの読み出しをすることができる。
【０１１４】
また、高速低速読み出し領域８４２におけるデータの書き込みおよび消去動作についても、８２６ａや８２６ｂで示される選択ビットの単位で書き込みや消去が行われる。
【０１１５】
本実施形態では、高速低速読み出し領域８４２において、ゲート電極８２４ｂとサイドウォール型のゲート電極８２３ｃ〜ｄを記憶素子のゲート電極として制御し、かつ同時に動作させるようにしている。このとき、電荷８２６ａ及び電荷８２６ｂはすべて書き込み状態、または消去状態にしかならない。また、ゲート電極８２４ｂの両側において、ゲート電極加工後の工程中における紫外線照射によるチャージングが発生しにくいため、ゲート電極８２４ｂにおいてトランジスタの実効的なＷ幅の減少が抑制される。これは、ゲート電極８２４ｂの両側に絶縁膜を介して形成されたＮ型のポリシリコンからなるサイドウォール型のゲート電極８２３ｃ〜ｄが紫外線照射を吸収し、チャージングの発生を抑制していることによるものである。これにより、トランジスタの実効的なＷ幅は従来の３＋α倍になり、従来に比べて電流量が増加するため、高速読み出しが可能になる。
【０１１６】
図１０（ｃ）にあるように、メモリセルの構成を変えることなく、ゲート電極と両側のサイドウォール型のゲート電極を同時に動作させる高速読み出し領域８４２と、ゲート電極と両側のサイドウォール型のゲート電極を各々別々に動作させる低速読み出し領域８４１とに分離することができる。
【産業上の利用可能性】
【０１１７】
本発明は、メモリセルの高集積化が図れ、ＭＯＮＯＳ型不揮発性メモリ等として有用である。
【図面の簡単な説明】
【０１１８】
【図１】第１の実施形態における不揮発性半導体記憶装置のメモリセル構造を示す図
【図２】第１の実施形態における不揮発性半導体記憶装置の制御方法を示す図
【図３】第１の実施形態における不揮発性半導体記憶装置のコンタクト方法を示す図
【図４】第１の実施形態における不揮発性半導体記憶装置のコンタクトのレイアウトを示す図
【図５】第１の実施形態における不揮発性半導体記憶装置のコンタクトの製造方法を示す図
【図６】第２の実施形態における不揮発性半導体記憶装置のメモリセル構造を示す図
【図７】第２の実施形態における不揮発性半導体記憶装置の製造方法を示す図
【図８】第３の実施形態における不揮発性半導体記憶装置のメモリセル構造を示す図
【図９】第３の実施形態における不揮発性半導体記憶装置の第１の制御方法を示す図
【図１０】第３の実施形態における不揮発性半導体記憶装置の第２の制御方法を示す図
【図１１】従来の不揮発性半導体記憶装置のメモリセル構造を示す図
【符号の説明】
【０１１９】
１０１、１２８  半導体基板
１０２  チャネル領域
１０３、１４１  第１の不純物領域
１０４、１４２  第２の不純物領域
１０５、１２５  トップ絶縁膜
１０６、１２６  電荷蓄積膜
１０７、１２７  ボトム絶縁膜
１０８、１２１ａ〜ｂ  ゲート電極
１０９ａ〜ｂ、１２４ａ〜ｄ、１４５ａ〜ｄ  電荷
１２２ａ〜ｄ、１４３ａ〜ｆ  サイドウォール型のゲート電極
１２３ａ〜ｃ、１４６ａ〜ｂ  第３の不純物領域
２０１ａ〜ｂ、２２１ａ〜ｂ、２４１ａ〜ｂ  第１の不純物領域
２０２ａ〜ｂ、２２２ａ〜ｂ、２４２ａ〜ｂ  第２の不純物領域
２０３ａ〜ｆ、２２３ａ〜ｆ、２４３ａ〜ｆ  サイドウォール型のゲート電極
２０４ａ〜ｃ、２２４ａ〜ｃ、２４４ａ〜ｃ  ゲート電極
２０５ａ〜ｈ、２２５ａ〜ｈ、２４５ａ〜ｈ  電荷
２０６ａ〜ｃ、２２６ａ〜ｂ、２２７ａ〜ｂ、２４６ａ〜ｃ  選択ビット
３０１、３２１  ゲート電極
３０２ａ〜ｂ、３２２ａ〜ｂ  サイドウォール型のゲート電極
３０３ａ〜ｂ、３２３ａ〜ｂ  ゲートコンタクト
３０４ａ〜ｄ、３２４ａ〜ｄ  サイドウォールコンタクト
４０１、４２１  ゲート電極
４０２ａ〜ｂ、４２２ａ〜ｂ  サイドウォール型のゲート電極
４０３、４２３  ゲートコンタクト
４０４ａ〜ｂ、４２４ａ〜ｂ  サイドウォールコンタクト
４１１ａ〜ｃ、４３１ａ〜ｃ  ユニット１
４１２ａ〜ｃ、４３２ａ〜ｃ  ユニット２
５０１  半導体基板
５０２  トップ絶縁膜
５０３  電荷蓄積膜
５０４  ボトム絶縁膜
５０５  ゲート電極
５０６  サイドウォール型のゲート電極
５０７  溝埋め込み絶縁膜
５０８  層間絶縁膜
５０９  レジスト
６０１、６２８  半導体基板
６０２  チャネル領域
６０３  第１の不純物領域
６０４  第２の不純物領域
６０５、６２５  トップ絶縁膜
６０６ａ〜ｂ、６２６ａ〜ｃ  電荷蓄積膜
６０７、６２７  ボトム絶縁膜
６０８、６２１ａ〜ｂ  ゲート電極
６０９ａ〜ｂ、６２４ａ〜ｄ  電荷
６２２ａ〜ｄ  サイドウォール型のゲート電極
６２３ａ〜ｃ  第３の不純物領域
６４１  半導体基板
６４２  トップ絶縁膜
６４３  電荷蓄積膜
６４４  ボトム絶縁膜
６４５  第１の不純物領域
６４６  第２の不純物領域
６４７  レジスト
６４８  ゲート電極
７０１、７２８  半導体基板
７０２  チャネル領域
７０３、７４１  第１の不純物領域
７０４、７４２  第２の不純物領域
７０５、７２５  トップ絶縁膜
７０６、７２６  電荷蓄積膜
７０７、７２７  ボトム絶縁膜
７０８、７２１ａ〜ｂ  ゲート電極
７０９ａ〜ｂ、７２４ａ〜ｆ  電荷
７２２ａ〜ｄ、７４３ａ〜ｆ  サイドウォール型のゲート電極
７２３ａ〜ｃ、７４６ａ〜ｂ  第３の不純物領域
７６１ａ〜ｂ、７７１ａ〜ｂ、７８１ａ〜ｂ  第１の不純物領域
７６２ａ〜ｂ、７７２ａ〜ｂ、７８２ａ〜ｂ  第２の不純物領域
７６３ａ〜ｆ、７７３ａ〜ｆ、７８３ａ〜ｆ  サイドウォール型のゲート電極
７６４ａ〜ｃ、７７４ａ〜ｃ、７８４ａ〜ｃ  ゲート電極
７６５ａ〜ｈ、７７５ａ〜ｈ、７８５ａ〜ｈ  電荷
７６６ａ〜ｄ、７７６ａ〜ｂ、７８６ａ〜ｄ  選択ビット
８０１ａ〜ｂ、８２１ａ〜ｂ  第１の不純物領域
８０２ａ〜ｂ、８２２ａ〜ｂ  第２の不純物領域
８０３ａ〜ｆ、８２３ａ〜ｆ  サイドウォール型のゲート電極
８０４ａ〜ｃ、８２４ａ〜ｃ  ゲート電極
８０５ａ〜ｈ、８２５ａ〜ｈ  電荷
８０６ａ〜ｃ、８２６ａ〜ｂ  選択ビット
８４１  低速読み出し領域
８４２  高速読み出し領域
９０１、９２７  半導体基板
９０２  チャネル領域
９０３、９４１  第１の不純物領域
９０４、９４２  第２の不純物領域
９０５、９２４  トップ絶縁膜
９０６、９２５  電荷蓄積膜
９０７、９２６  ボトム絶縁膜
９０８、９２１ａ〜ｂ、９４３ａ〜ｃ  ゲート電極
９０９ａ〜ｂ、９２３ａ〜ｂ、９４４ａ〜ｄ  電荷
９２２ａ〜ｃ、９４５ａ〜ｂ  第３の不純物領域
【図１】
2005268470.tif 000003
【図２】
2005268470.tif 000004
【図３】
2005268470.tif 000005
【図４】
2005268470.tif 000006
【図５】
2005268470.tif 000007
【図６】
2005268470.tif 000008
【図７】
2005268470.tif 000009
【図８】
2005268470.tif 000010
【図９】
2005268470.tif 000011
【図１０】
2005268470.tif 000012
【図１１】
2005268470.tif 000013