(57)【要約】【課題】ソース配線パターン及びレイアウトを工夫し、配線抵抗を改善する。【解決手段】互いに平行に形成されたデータ選択線ＷＬと、互いに平行に配列されたデータ転送線ＢＬとの交差部に配置された電気的書き換え可能なメモリセルを備えるメモリセルユニットと、メモリセルユニットが複数個データ選択線方向に配置されたメモリセルアレイブロックと、メモリセルユニット間に配置され、メモリセルユニットの一端に接続され、データ選択線ＷＬ方向に配列された第一のソース線ＳＬ０と、第一のソース線ＳＬ０と電気的に接続され、第一のソース線ＳＬ０上方および／若しくはメモリセルアレイ上方において、データ選択線ＷＬ方向に配置された複数の第ニのソース線ＳＬ２とを備える不揮発性半導体記憶装置であり、更に、電源配線と第二のソース線ＳＬ２との間に配置された第一のトランジスタを備え、或いは、チップ片側にのみ電源配線パッド配置してもよい。 【選択図】図５
2005142493.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に形成された複数のデータ選択線，前記複数のデータ選択線と交差し、互いに平行に配列された複数のデータ転送線，および前記複数のデータ転送線と前記複数のデータ選択線の交差部に配置され、電気的に書き換え可能なメモリセルを備える複数のメモリセルユニットと、
前記メモリセルユニットが複数個前記データ選択線方向に配置されたメモリセルアレイブロックと、
前記複数のメモリセルユニットの一端に共通に接続され、前記複数のデータ選択線方向に配列された複数の第一のソース線と、
前記複数の第一のソース線と電気的に接続され、前記複数のデータ選択線方向に配置された複数の第ニのソース線
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の第一のソース線と前記複数のデータ選択線方向に配置された複数の第ニのソース線は、前記第一のソース線上方において接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の第一のソース線と前記複数のデータ選択線方向に配置された複数の第ニのソース線は、前記メモリセル上方において接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第一のソース線と前記複数のデータ選択線方向に配置された複数の第ニのソース線は、前記複数の第一のソース線上方および前記メモリセル上方において接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
電源配線と、
前記電源配線と前記第二のソース線との間に配置された第一のトランジスタ
とを更に備えることを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記電源配線は、チップ片側にのみ形成された電源配線パッドに接続されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレイブロックが複数個のデータ転送線方向に形成されたメモリセルアレイと、
前記メモリセルアレイのデータ選択線方向に配置されたデータ選択線制御回路と、
前記メモリセルアレイのデータ転送線方向に配置されたセンスアンプ回路
とを備え、前記第一のトランジスタは、前記データ選択線制御回路のデータ転送線方向で、且つ前記センスアンプ回路のデータ制御線方向において、メモリセルアレイの角方向に選択的に配置されることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記第二のソース線は、前記メモリセルユニットの周期の整数倍で形成されていることを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第二のソース線の幅をｚとし、前記半導体基板から前記第二のソース線までの高さをｙとすると、ｚ／２＜ｙとなるようにｚを形成することを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第二のソース線は、前記データ転送線方向および前記データ選択線方向に対して、斜め方向に延伸し配置されることを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第二のソース線は、前記メモリセルアレイブロック内の複数のメモリセルについて、二つ以上のメモリセルを被覆し、実質的に一定の被覆率となるように形成されていることを特徴とする請求項３又は請求項４に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第二のソース配線は、前記メモリセルアレイブロックの周期と一致するように形成されていることを特徴とする請求項３又は請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のメタル配線層に関し、特にＮＡＮＤ型ＥＥＰＲＯＭ,ＡＮＤ型ＥＥＰＲＯＭなどブロック型のメモリセルのアルミニウム（Ａｌ）配線やタングステン（Ｗ）配線、銅（Ｃｕ）配線に代表される、メタル配線のパターンニングおよびレイアウトに使用される。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの例を図８８乃至図９６に示す。図８８はメモリセルアレイ領域の拡大された模式的平面パターン図を示し、図８９乃至図９１は、図８８においてＩ−Ｉ線方向、ＩＩ−ＩＩ線方向、ＩＩＩ−ＩＩＩ線方向における模式的断面構造図を示す。更に、図９２は、メモリセルアレイ領域１の全体的な平面パターン構成図を示す。又、図９３は、ソース線ＳＬ２の幅を広く形成した場合のメモリセルアレイ領域１の詳細な平面パターン構成図、図９４乃至図９６は、図９３において、それぞれＩＶ−ＩＶ線、Ｖ−Ｖ線、ＶＩ−ＶＩ線に沿う模式的断面構造図を示す。
【０００３】
従来の不揮発性半導体記憶装置は、図８８に示すように、データ転送線ＢＬと、データ転送線ＢＬに対して直交するように配置されたデータ選択線ＷＬと、データ転送線ＢＬ方向に延伸する素子領域１０および素子分離領域１２と、選択ゲートトランジスタＳＧＤ，ＳＧＳと、ソース線コンタクトＣＳと、データ転送線コンタクトＣＢと、ビア（via）コンタクト１６と、第一のソース線ＳＬ０と、第二のソース線ＳＬ２とを備える。図８８に示すように、円形または楕円形のソース線コンタクトＣＳおよびデータ転送線コンタクトＣＢがデータ転送線ＢＬに対して直交する方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトのピッチは素子領域１０と素子分離領域１２の幅に依存するが、例えば最小加工寸法をＦとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられる。また、これに直交したＩ−Ｉ方向のデータ転送線コンタクトＣＢ，ソース線コンタクトＣＳのピッチは、ＩＩＩ−ＩＩＩ方向よりも大きく、例えばＮＡＮＤ型フラッシュメモリでは４０〜１００Ｆ間隔で並べられている。尚、図８８上において、第二のソース線ＳＬ２の幅をｘ，間隔をｕと表示している。
【０００４】
従来の不揮発性半導体記憶装置のＩ−Ｉ線方向の断面構造は、図８９に示すように、ｐウェル若しくは半導体基板２６と、拡散層１８と、メモリセル２０と、選択ゲートトランジスタＳＧＳ，ＳＧＤと、バリア絶縁膜２２と、データ転送線コンタクトＣＢと、ソース線コンタクトＣＳと、第一のソース線ＳＬ０と、データ転送線引出し部１４と、ビアコンタクト１６と、データ転送線ＢＬと、層間絶縁膜２３，２４とを備える。更に又、従来の不揮発性半導体記憶装置のＩＩ−ＩＩ線方向およびＩＩＩ−ＩＩＩ線方向の断面構造は、図９０および図９１に示すように、ｐウェル若しくは半導体基板２６と、拡散層１８および１９と、バリア絶縁膜２２と、データ転送線コンタクトＣＢと、ソース線コンタクトＣＳと、第一のソース線ＳＬ０と、データ転送線引出し部１４と、第１のビアコンタクト１６と、データ転送線ＢＬと、ソースシャント線ＳＨ１およびウェルシャント線ＳＨ２と、第２のビアコンタクト１７と、第二のソース線ＳＬ２と、層間絶縁膜２３，２７とを備える。尚、図９１において、半導体基板２６の表面から第二のソース線ＳＬ２までの距離をｙ，第二のソース線ＳＬ２の幅をｘと表示している。
【０００５】
データ転送線コンタクトＣＢおよび第１のビアコンタクト１６は、リン（Ｐ）等の不純物を高濃度にドープした多結晶シリコン若しくはＷ等の金属で埋め込まれ、データ転送線引出し部１４および第一のソース線ＳＬ０はＷ等の金属で埋め込まれている。配線層としてここでは、データ転送線ＢＬ方向に７Ｆよりも長いデータ転送線引出し部１４を想定しているが、勿論、更に長い直線状の稠密な金属パターンであれば良く、第１のビアコンタクト１６とデータ転送線引出し部１４を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。データ転送線ＢＬ、第２のビアコンタクト１７および第二のソース線ＳＬ２は、Ａｌ、Ｃｕ等の金属で形成されている。
【０００６】
データ転送線ＢＬはＩＩＩ−ＩＩＩ方向に垂直に最小加工寸法Ｆとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられ、例えば５３０本程度のデータ転送線ＢＬをひとつのメモリセルアレイブロックとして構成している。例えば１６ビットのメモリセルが直列に配列されたものを１ＮＡＮＤメモリセルユニットとすると、この１ＮＡＮＤメモリセルユニットはＩＩ−ＩＩ線方向に５３０個並列に配置されて、１ＮＡＮＤメモリセルブロックを構成している。また、半導体基板２６との基板コンタクトＳＢや、ソース線ＳＬとのコンタクトに接続するソースシャント線ＳＨ１，およびウェルとのコンタクトに接続するウェルシャント線ＳＨ２は、メモリセルアレイブロック間に（例えばデータ転送線ＢＬを５３０本程度毎に）配置されている。なお、このソース線ＳＬ０は、ＩＩ−ＩＩ方向に形成され、データ転送線ＢＬ間のソース線ＳＬの接地配線となっている。更に、このＩＩ−ＩＩ方向と直交する方向(Ｉ−Ｉ方向)に対して、ＩＩ−ＩＩ断面で示すようにソース線の接地配線をソース線ＳＬ２で形成している。これらソース線ＳＬ２およびソースシャント線ＳＨ１によって、格子状にソース線による接地配線を形成している。ソース線ＳＬ２は、Ｉ−Ｉ方向に延伸する方向に、例えば幅１５〜２０Ｆ程度の配線が、メモリセルアレイ上にかからないようにソースシャント線ＳＨ１上層に配置されている。また、ビット線側選択ゲートトランジスタＳＧＤとソース線側選択ゲートトランジスタＳＧＳ間に、例えば１６ビットのメモリセルが直列に配列されたものを１ＮＡＮＤメモリセルユニットとすると、Ｉ−Ｉ方向には２０４８ブロック程度配置されていることから、ソース線ＳＬ２も十分長い配線となっていることは容易に想像できる。
【０００７】
従来例での第一の問題点として、微細化に伴うメモリセルアレイ間スペースの縮小、および配線幅自体の縮小による配線抵抗の増大が挙げられる。メモリセルアレイ間にソース線ＳＬ２を従来技術のように直線状に配置しようとした場合、メモリセルアレイ間スペースが縮小するということは、スペース間に配置できるソース配線幅が縮小することを意味する。また、更に、微細化が要求された場合には、配線自体を縮小することにより、逆にメモリセルアレイ間のスペースを縮小することも可能となるが、いずれの場合も、配線幅自体は縮小され、配線抵抗が増大することは避けられない。
【０００８】
メモリセルアレイ領域の全体的な平面パターン構成は、図９２に示すように、半導体チップ６と、破線内部分で示されるメモリセルアレイ領域１と、ソース線ＳＬ２と、データ選択線制御回路２と、センスアンプ又はデータラッチ４と、ソース線シャントトランジスタ３と、電源配線パッド（pad）５とを備える。特に、図９２に示すように、電源配線パッド５の領域を半導体チップ６の片側にのみ配置した場合、チップ面積を縮小した場合には、メモリセルアレイ領域１に近接してデータ選択線制御回路２およびセンスアンプまたはデータラッチ４が稠密に形成されているために、電源配線を太く周辺に配置することが出来ない。特に、メモリセルアレイ領域１の形成されたｐウェル２６に正電位を印加して消去する不揮発性半導体記憶装置では、メモリセルに接続された第二のソース線ＳＬ２をｐウェル２６の電圧以上の正電圧に保つことが、ソース線ＳＬ２からのリーク電流を防ぐために必要となる。このため、ソース線ＳＬ２と接地電位の電源配線パッド５との間の導通および非導通の両方の状態を実現すために、図９２に示すように、メモリセルアレイ領域１の周辺部にソース線シャントトランジスタ３が必要となる。配線およびチップ面積削減のためには、ソース線シャントトランジスタ３が片側に配置されることが、ソース線シャントトランジスタ３と電源配線パッド５までの太い配線領域を縮小でき望ましい。この場合には、図９２の上端部に配置されたメモリセルアレイ領域１では、ソース線ＳＬ２が半導体チップ６の一辺の長さにほぼ相当する長い配線となり、配線抵抗による電圧降下、またメモリセル動作自体の場所依存性など深刻な問題が発生する。例えば、このような電圧降下については、書き込み時のベリファイ動作読み出し時にソース線の電圧が上昇する原因となり、書き込みしきい値の広がりを生じる原因となる（例えば、特許文献１参照）。特に、しきい値の正確な制御を必要とする多値しきい値を用いたメモリセルで書き込み不良を生じる原因となる。
【０００９】
第二の問題点として、第一の問題点を解決すべく、配線抵抗を下げる目的でソース線ＳＬ２の幅を広く形成した場合、ソース線ＳＬ２の一部がメモリセルアレイ領域１上のＮＡＮＤ列に覆い被さることになる。図９３〜９６は、図８８〜９１に対応した、ソース線ＳＬ２の幅を広く形成した場合で、ＮＡＮＤ列に一部ソース線ＳＬ２が覆い被さった状態を示している。特に、図９６は、対応する図９１の断面構造において、ソース線ＳＬ２がＮＡＮＤ列に覆い被さった領域の断面構造を示している。尚、図９３〜図９６の従来例の各部分の構造は図８８〜図９１に示した構造と実質的に同等である共通する部分の説明は省略する。異なる点は、第二のソース線ＳＬ２の幅をメモリセルアレイ領域１まで拡張し、広く形成する構造を有する点と、最終的なパッシベーション膜としてＳｉＮ膜７を備える点である。
【００１０】
従来例では、例えば、図８８或いは図９１に示すように、メモリセルのトンネル絶縁膜４４（拡大された構成図として、図１および図２参照）からソース線ＳＬ２までの距離をy、ソース線ＳＬ２の幅をｘ、ソース線ＳＬ２の配置間隔（スペース）をｕとすると、ソース線ＳＬ２の抵抗を削減するために、y＜x／２およびy＜ｕ／２を満たすようにソース線ＳＬ２の幅xおよびソース線ＳＬ２の配置間隔（スペース）ｕの寸法が太く形成されていた。ソース線ＳＬ２形成後、通常、シリコン窒化膜（ＳｉＮ膜）７等のパッシベーション膜が形成されるが、その際発生する水素がメモリセル内部へも拡散される。ソース線ＳＬ２がメモリセルアレイ領域１上に覆い被さっていない場合には、拡散された水素はトンネル絶縁膜４４或いは選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート絶縁膜まで容易に到達し、トンネル絶縁膜４４或いはゲート絶縁膜中にトラップされることにより、トンネル絶縁膜４４或いはゲート絶縁膜の欠陥の一部を修復する作用をもたらす。また、トンネル絶縁膜４４或いはゲート絶縁膜と半導体基板２６との界面に達することにより、界面準位を終端し、ｎＭＯＳトランジスタのしきい値を低下させ、サブスレッショルド係数を減少させる。しかし、ソース線ＳＬ２がメモリセルアレイ領域１上に被さっている場合、拡散された水素は、ソース線ＳＬ２のＴｉ／ＴｉＮなどのバリアメタル層でトラップ捕獲され、トンネル絶縁膜４４或いはゲート絶縁膜まで到達することはない。特に、ＳｉＮ膜７等のパッシベーション膜を形成後、熱工程を与えた場合のように等方的に水素が拡散する場合には、y＜x／２となると、水素の拡散長がy以上x／２以下の条件において、ソース線ＳＬ２が形成されていない部分のトンネル絶縁膜４４或いはゲート絶縁膜まで水素が拡散する一方、ソース線ＳＬ２の中央部分のトンネル絶縁膜４４には水素が充分に拡散しないことが生じうる。よって、トンネル絶縁膜４４中の水素濃度分布に場所依存性が生じることは明らかである。よって、上部にソース線ＳＬ２が形成された部分とされていない部分のＮＡＮＤ列でメモリセルの信頼性挙動が異なる問題が発生してしまう。更に、ソース線ＳＬ２の加工として異方性エッチング（ＲＩＥ）を用いる場合には、ＮＡＮＤ列によって、上部のソース線ＳＬ２の形成確率が大きく異なる。よって、エッチングされた部分にはエッチングイオンによるダメージが導入されるため、これによってもメモリセルの信頼性挙動が異なる問題が発生してしまう。
【００１１】
更に、図９３乃至図９６の場合は、ソース線ＳＬ２が覆い被さったＮＡＮＤ列に接続されたデータ転送線ＢＬは、ソース線ＳＬ２が覆い被さっていないＮＡＮＤ列に接続されたデータ転送線ＢＬに比較して、（ＮＡＮＤ列）×（ＮＡＮＤブロック数）分、ソース線ＳＬ２に対する容量が大幅に増加する。これによって、データ転送線間の容量にばらつきが生じてしまうため、読み出し時のデータ転送線のＣＲ時定数がデータ転送線によって異なる。よって、より読み出し時のタイミングに余裕が必要となる。
【特許文献１】特開平１１−２６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のメタル配線では、最小加工寸法で形成されたメモリセルアレイ上に覆い被さることなく直線状にメモリセルアレイ間に配置されていたが、微細化に伴いメモリセルアレイ間スペース、メタル配線自体の微細化も進み、それに伴いメタル配線の抵抗が上昇することが問題となってきた。
【００１３】
本発明の目的は、接地電位或いはローレベルの電位Ｖｓｓを供給するソース電極配線に対するパターン及びレイアウトを工夫し、従来の直線状配線同士を例えば梯子状に接続することによりメタル配線の抵抗を改善し、同時にそれら接続配線を周期的に配置することにより、単一メモリセルに対し外部から拡散してきた水素の影響がほぼ一定になることと、データ転送線間で負荷容量に差が出ないようなレイアウトにする不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の特徴は、（イ）互いに平行に形成された複数のデータ選択線，複数のデータ選択線と交差し、互いに平行に配列された複数のデータ転送線，および複数のデータ転送線と複数のデータ選択線の交差部に配置され、電気的に書き換え可能なメモリセルを備える複数のメモリセルユニットと、（ロ）メモリセルユニットが複数個データ選択線方向に配置されたメモリセルアレイブロックと、（ハ）複数のメモリセルユニットの一端に共通に接続され、複数のデータ選択線方向に配列された複数の第一のソース線と、（ハ）複数の第一のソース線と電気的に接続され、複数のデータ選択線方向に配置された複数の第ニのソース線とを備える不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１５】
本発明の不揮発性半導体記憶装置によれば、接地電位若しくはローレベルの電位Ｖｓｓを供給するソース電極配線に対するパターン及びレイアウトを工夫し、従来の直線状配線同士を例えば梯子状に接続することによりメタル配線の抵抗を改善することができる。また、同時にそれら接続配線を周期的に配置することにより、単一メモリセルに対し外部から拡散してきた水素の影響がほぼ一定にすることができる。また、データ転送線間で負荷容量に差が出ないようなレイアウトにすることによって、データ転送線間の容量ばらつきを抑え、読み出し時のデータ転送線のＣＲ時定数がデータ転送線によって均一化され、読み出し時のタイミングに余裕を取ることもできる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態においては、接地電位若しくはローレベルの電位Ｖｓｓを供給するソース電極配線に対するパターン及びレイアウトを工夫し、従来の直線状配線同士を例えば梯子上に接続することによりメタル配線の抵抗を改善し、同時にそれら接続配線を周期的に配置することにより、単一メモリセルに対し外部から拡散してきた水素の影響がほぼ一定になることと、データ転送線間で負荷容量に差が出ないようなレイアウトにする不揮発性半導体記憶装置を提供する。
【００１７】
次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１８】
また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（第１の実施の形態）
第１の実施の形態においては、図１乃至図９を参照して、代表的な不揮発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭの例について説明する。図３および図４にメモリセルの等価回路図及び平面図、図１および図２に断面図を示す。等価回路図では選択ゲートトランジスタＳＧＤ、ＳＧＳはメモリセルＭ０〜Ｍ１５と異なる構造（電荷蓄積層４９をもたない構造）としているが、メモリセルＭ０〜Ｍ１５と同様に電荷蓄積層４９を有する構造としても良い。
【００２０】
ソース線コンタクトＣＳとデータ転送線コンタクトＣＢとの間には、図４に示すように、選択トランジスタＳＧＳおよびＳＧＤを介してメモリセルＭ０〜Ｍ１５が複数個直列に接続されている。メモリセルＭ０〜Ｍ１５の構造は、図１に示すように、浮遊ゲート４０を有するタイプ、図２に示すように、電荷蓄積層４９からなる絶縁膜を有するタイプを用いることができる。浮遊ゲート４０を有するタイプのメモリセルは、図１に示すように、ｐ型ウェル若しくは半導体基板２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル若しくは半導体基板２６上に形成されたトンネル絶縁膜４４と、浮遊ゲート４０と、インターポリ絶縁膜４２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００２１】
電荷蓄積層４９からなる絶縁膜を有するタイプのメモリセルは、図２に示すように、ｐ型ウェル若しくは半導体基板２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル若しくは半導体基板２６上に形成されたトンネル絶縁膜４４と、電荷蓄積層４９と、ブロック絶縁膜５２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００２２】
図２の例としては、電荷蓄積層４９としてシリコン窒化膜やオキシナイトライド膜、またはアルミナ膜を用いたものでも良い。ここで、このメモリセルは、保持すべきデータに対応して、ソースまたはドレイン拡散層１８、またはｐ型ウェル若しくは半導体基板２６から電荷が注入もしくは放出する電荷蓄積層４９を有している。また、第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ構造においては、メモリセルＭ０〜Ｍ１５が複数形成されて、データの再書き込みが可能となっている。
【００２３】
これらの不揮発性メモリセルが直列に接続され、図３に示すように、メモリセルＭ０のソース電極またはドレイン電極５４の一端が選択ゲートトランジスタＳＧＤ及び、データ転送線コンタクトＣＢを介してデータ転送線ＢＬに電気的に接続されている。またメモリセルＭ１５のソース電極またはドレイン電極５４の一端は選択トランジスタＳＧＳ及びソース線コンタクトＣＳを介して電気的に共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のｐ型ウェル２６上に形成されている。また、それぞれのメモリセル制御電極は、ＷＬ０〜ＷＬ１５と記したデータ選択線に接続されている。また、データ転送線ＢＬに沿った複数のＮＡＮＤ型メモリセルユニットを備えるＮＡＮＤ型メモリセルブロックから１つのＮＡＮＤ型メモリセルユニット５１を選択してデータ転送線ＢＬに接続するため、選択トランジスタＳＧＤの制御電極はブロック選択ゲート線ＳＳＬに接続されている。更に、選択ゲートトランジスタＳＧＳの制御電極はブロック選択ゲート線ＧＳＬに接続されており、いわゆるＮＡＮＤ型メモリセルブロックを形成している。ここで、メモリセルブロックには、ＳＳＬ及びＧＳＬのブロック選択ゲート線は少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが、高密度化には望ましい。データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２ｎ（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００２４】
図３に示したＮＡＮＤ型メモリセルユニット５１が、データ転送線ＢＬ方向、及びデータ選択線ＷＬ０〜ＷＬ１５方向に複数マトリックス状に隣接して形成されている。具体的には、図４のように、紙面左右方向に同様なメモリセルアレイが形成され、ＳＳＬ,ＷＬ０〜ＷＬ１５,ＧＳＬ,ＳＬが共有されている。また、図４の紙面上下方向に同様なメモリセルアレイが形成され、上に形成されたメモリセルアレイとは、データ転送線(ＢＬ)を共通に接続されている。このようなアレイレイアウトでは、各メモリセルに独立のデータを記憶する必要から、隣接するメモリセル間のデータ転送線ＢＬ及び、データ転送線引き出し部１４の配線は、それぞれのメモリセルの選択トランジスタＳＧＤのｎ型ドレイン拡散層に独立に接続される必要がある。このデータ転送線ＢＬより下の構造については、例えば、特開２００２−１５０７８３号公報に詳しく述べられているＮＡＮＤ構造を用いれば良く、ここでは省略する。
【００２５】
本発明の第１の実施の形態の詳細構造図を図５乃至図９に示す。本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの例を図５乃至図９に示す。図５はメモリセルアレイ領域の拡大された模式的平面パターン図を示し、図６乃至図８は、図５においてＩ−Ｉ線方向、ＩＩ−ＩＩ線方向、ＩＩＩ−ＩＩＩ線方向における模式的断面構造図を示す。更に、図９は、メモリセルアレイ領域の全体的な平面パターン構成図を示す。
【００２６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図５に示すように、データ転送線ＢＬと、データ転送線ＢＬに対して直交するように配置されたデータ選択線ＷＬと、ビット線側選択ゲート線ＳＳＬと、ソース線側選択ゲート線ＳＧＬと、複数のメモリセルユニット５１と、データ転送線ＢＬ方向に延伸する素子領域１０および素子分離領域１２と、選択ゲートトランジスタＳＧＤ，ＳＧＳと、ソース線コンタクトＣＳと、データ転送線コンタクトＣＢと、ビアコンタクト１６と、データ転送線引出し部１４と、第一のソース線ＳＬ０と、第二のソース線ＳＬ２とを備える。
【００２７】
図５に示すように、円形または楕円形のソース線コンタクトＣＳおよびデータ転送線コンタクトＣＢがデータ転送線ＢＬに垂直な方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトのピッチは素子領域１０と素子分離領域１２の幅に依存するが、例えば最小加工寸法をＦとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられる。また、これに直交したＩ−Ｉ方向のコンタクトのピッチは、ＩＩＩ−ＩＩＩ方向よりも大きく、例えばＮＡＮＤ型フラッシュメモリでは４０〜１００Ｆ間隔で並べられている。尚、図５上において、第二のソース線ＳＬ２の幅をｘ，間隔をｕと表示している。
【００２８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＩ−Ｉ線方向の断面構造は、図６に示すように、ｐウェル若しくは半導体基板２６と、拡散層１８と、メモリセル２０と、選択ゲートトランジスタＳＧＳ，ＳＧＤと、バリア絶縁膜２２と、データ転送線コンタクトＣＢと、ソース線コンタクトＣＳと、ソース線ＳＬ０と、データ転送線引出し部１４と、ビアコンタクト１６と、データ転送線ＢＬと、ソース線ＳＬ２と、層間絶縁膜２３，２４とを備える。更に又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＩＩ−ＩＩ線方向およびＩＩＩ−ＩＩＩ線方向の断面構造は、図７および図８に示すように、ｐウェル若しくは半導体基板２６と、拡散層１８および１９と、バリア絶縁膜２２と、データ転送線コンタクトＣＢと、ソース線コンタクトＣＳと、第一のソース線ＳＬ０と、データ転送線引出し部１４と、第１のビアコンタクト１６と、データ転送線ＢＬと、ソースシャント線ＳＨ１およびウェルシャント線ＳＨ２と、第２のビアコンタクト１７と、第二のソース線ＳＬ２と、層間絶縁膜２３，２７とを備える。図６に示すように、メモリセル２０はシリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜等のバリア絶縁膜２２で覆われ、このバリア絶縁膜２２はデータ転送線コンタクトＣＢおよびソース線コンタクトＣＳが素子分離溝に落ち込むことを防ぐエッチングストッパーの役割を果たしている。尚、図６において、半導体基板２６表面から第二のソース線ＳＬ２までの距離をｙ，第二のソース線ＳＬ２の幅をｘと表示している。
【００２９】
メモリセルアレイ領域１の全体的な平面パターン構成は、図９に示すように、半導体チップ６と、破線内部分で示されるメモリセルアレイ領域１と、メモリセルアレイ領域１内に配置された複数のメモリセルアレイブロック５３と、複数の第一のソース線ＳＬ０と、第二のソース線ＳＬ２と、第二のソース線間を格子状に接続するＳＬ２ＥＬ１（ソース線２エレメント１）と、データ選択線制御回路２と、センスアンプ又はデータラッチ４と、ソース線シャントトランジスタ３と、電源配線パッド（pad）５とを備える。電源配線パッド５に対しては電源ラインが接続される。特に、図９に示すように、ソース線ＳＬ２は、ソース線ＳＬ０の上部において、データ選択線ＷＬ方向にソース線２エレメント１（ＳＬ２ＥＬ１）を備え全体として、格子状に配置されている。又、各メモリセルアレイブロック５３内にはメモリセルユニット５１が、データ選択線ＷＬ方向に複数配列されていることは図５の説明と同様である。
【００３０】
データ転送線コンタクトＣＢおよびビアコンタクト１６は、リン（Ｐ）等の不純物を高濃度にドープした多結晶シリコン若しくはＷ等の金属で埋め込まれ、データ転送線引出し部１４およびソース線ＳＬ０はＷ等の金属で埋め込まれている。配線層としてここでは、データ転送線ＢＬ方向に７Ｆよりも長いデータ転送線引出し部１４を想定しているが、勿論、更に長い直線状の稠密な金属パターンであれば良く、ビアコンタクト１６とデータ転送線引出し部１４を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。データ転送線ＢＬ、ビアコンタクト１７およびソース線ＳＬ２は、Ａｌ、Ｃｕ等の金属で形成されている。
【００３１】
データ転送線ＢＬはＩＩＩ−ＩＩＩ方向に垂直に最小加工寸法Ｆとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられ、例えば５３０本程度のデータ転送線ＢＬをひとつのメモリセルアレイとして構成している。また、半導体基板２６とのコンタクトや、ソース線ＳＬとのコンタクトに接続するソースシャント線ＳＨ１，ウェルシャント線ＳＨ２は、メモリセルアレイ間に（例えばデータ転送線５３０本程度毎に）配置されている。なお、このソース線ＳＬ０は、ＩＩ−ＩＩ方向に形成され、データ転送線ＢＬ間のソース線ＳＬの接地配線となっている。更に、このＩＩ−ＩＩ方向と直交する方向(Ｉ−Ｉ方向)に対して、ＩＩ−ＩＩ断面で示すようにソース線の接地配線をソース線ＳＬ２で形成している。これらソース線ＳＬ２，ＳＬ２Ｅ１およびソースシャント線ＳＨ１によって、格子状にソース線接地配線を形成している。ソース線ＳＬ２はＩＩＩ−ＩＩＩ方向には垂直な方向に、例えば幅１５〜２０Ｆ程度の配線が、メモリセルアレイ上にかからないようにソースシャント線ＳＨ１上層に配置されている。また、ビット線側選択ゲートトランジスタＳＧＤとソース線側選択ゲートトランジスタＳＧＳ間に、例えば１６ビットのメモリセルが直列に配列されたものを１ブロックとすると、Ｉ−Ｉ方向には２０４８ブロック程度配置されていることから、ソース線ＳＬ２も十分長い配線となっていることは容易に想像できる。
【００３２】
ＩＩＩ−ＩＩＩ線に垂直な方向に、メモリセルアレイ間にソース線ＳＬ２が配置されているのは従来通りである。それに加えて、第１の実施の形態としては、ＩＩＩ−ＩＩＩ線方向にソース線ＳＬ２が配置されている。以後この部分を、「ソース線ＳＬ２エレメント１（ＳＬ２ＥＬ１）」と呼ぶことにする。また、ＩＩＩ−ＩＩＩ方向に伸びるように形成されたソース線ＳＬ２エレメント１は、Ｉ−Ｉ方向のＮＡＮＤ列の周期の定数倍となるように配置されており、メモリセルアレイ上にソース線ＳＬ２が覆い被さることなく、ＩＩＩ−ＩＩＩ方向にビット線側選択ゲートトランジスタＳＧＤおよびソース線側選択ゲートトランジスタＳＧＳ上、またはビット線側選択ゲートトランジスタＳＧＤ間およびソース線側選択ゲートトランジスタＳＧＳ間の領域にのみ配置されている。ＩＩＩ−ＩＩＩ方向の抵抗削減にはビット線側選択ゲートトランジスタＳＧＤ間およびソース線側選択ゲートトランジスタＳＧＳ間のすべての領域に配置するのが、ＮＡＮＤ列でＳＬ２Ｅ１（ソース線２エレメント１）の被覆率を均一にすることができ、ＳＬ２Ｅ１（ソース線２エレメント１）形成の影響を均一化でき、更に、抵抗削減には望ましいが、Ｉ−Ｉ方向のＮＡＮＤ列の周期の定数倍でも以下の特徴は得られる。または、ソース線側選択ゲートトランジスタＳＧＳ間のみに形成しても良いし、ビット線側選択ゲートトランジスタＳＧＤ間に形成しても良い。また、従来例と異なる点は、メモリセルアレイの内部までＳＬ２Ｅ１（ソース線２エレメント１）が形成されている点である。
【００３３】
本実施の形態では、メモリセルアレイ上にソース線ＳＬ２が覆い被さることがない。このため、メモリセルの上方から拡散する水素はソース線ＳＬ２によって遮蔽されることがなく、メモリセル信頼性の均一性が確保できる。更に、ソース配線２間を格子状に接続した状態にもなるため、配線の抵抗を低減できる。
【００３４】
また、従来例よりも、ビット線側選択ゲートトランジスタＳＧＤおよびソース線側選択ゲートトランジスタＳＧＳ上の両方にソース線ＳＬ２を配置することができるので、ＩＩＩ−ＩＩＩ方向のソース線ＳＬ０とソース線ＳＬ２の配線幅を等しくした場合でも、０.５倍以下に配線抵抗を低抵抗化することができる。更に、ソース線ＳＬ２として、例えば、ＡｌやＣｕなどの低抵抗配線材を用い、ソース線ＳＬ０としてＷ,ＴｉＮ,ＷＳｉなどの高融点金属やバリアメタルといった、前者ソース線ＳＬ２よりも２倍以上高抵抗率となる配線材を用いた場合に、よりソース線間の抵抗削減を大きくすることができる。更に、ＩＩＩ−ＩＩＩ方向の低抵抗化を実現するために、従来例のようにソース線ＳＬ０のみで低抵抗化を実現する場合のように、ソース線ＳＬ０を太く形成する必要はない。よって、メモリセル上にソース線ＳＬ０を形成する必要はなく、図５および図７に示すように、選択ゲート線ＳＧＬ上の範囲で形成すれば、ソース線の電圧上昇は抑制することができる。このため、ソース線ＳＬ０のパターンによって、上方から拡散する水素が遮蔽され生ずるメモリセル内の特性ばらつきが従来例よりも少なくすることができる。更に、ソース線ＳＬ０の電位によって、メモリセルの電位が変化する問題も防ぐことができる。更に、特に、メモリセルの形成されたウェルに正電位を印加して消去する不揮発性半導体メモリでは、メモリセルに接続されたソース線をウェル電圧以上の正電圧に保つことが、ソース線からのリーク電流を防ぐために必要となる。
【００３５】
このため、ソース線ＳＬ２と接地電位の電源配線パッド５との間の導通および非導通の両方の状態を実現すために、図９のように、ソース線シャントトランジスタ３が必要となる。ここで、図９のように、ソース線シャントトランジスタ３の数を紙面上下方向のソース線ＳＬ２の数よりも減らして、例えば、メモリセルアレイ端に配置した場合には、ＩＩＩ−ＩＩＩ方向のソース線ＳＬ２のコンダクタンスが大きい方が、ソース線の電位上昇が小さく望ましい。本例では、ＩＩＩ−ＩＩＩ方向の配線コンダクタンスを、追加したＳＬ２Ｅ１(ソース線２エレメント１)×(エレメント追加本数分)、従来例よりも増加させることができ、従来例のように、メモリアレイセル端のみにＩＩＩ−ＩＩＩ方向の配線を付け加えた場合に比較して大きな抵抗削減効果がある。
【００３６】
更に、ＳＬ２Ｅ１（ソース線２エレメント１）がグリッド状に形成されているので、Ｉ−Ｉ方向およびＩＩＩ−ＩＩＩ方向いずれにも配線の断面が存在する。このため、配線下地として、例えばＳｉＯＦ（フッ素添加相関シリコン絶縁膜）やＳｉＣ、ＨＳＱ,ＭＳＱのような密着性の悪い物質を用いた場合でも、断面部で表面積が増大し密着性が向上する。このため、剥がれの問題が生じにくくなる。
【００３７】
また、図６内に示すように、ＳＬ２Ｅ１（ソース線２エレメント１）の幅ｚを、メモリセルのトンネル絶縁膜と半導体基板２６との界面からソース線ＳＬ２までの距離をｙとして、ｚ／２＜ｙとするように形成するのが望ましく、０．１μｍ以上２μｍ以下でｚを形成するのが望ましい。これは、ソース線ＳＬ２形成後、通常、シリコン窒化膜等のパッシベーション膜が形成されるが、その際発生する水素がメモリセル内部へも拡散される。ソース線ＳＬ２がメモリセルアレイ上に覆い被さっていない場合は、拡散された水素はゲート絶縁膜まで容易に到達し、絶縁膜中にトラップされることにより、絶縁膜の欠陥の一部を修復する作用をもたらす。また、絶縁膜と基板との界面に達することにより、界面準位を終端し、ｎＭＯＳトランジスタのしきい値を低下させサブスレッショルド係数を減少させる。ここで、パッシベーション膜を形成後、熱工程を与えた場合のように等方的に水素が拡散する場合には、ｚ／２＜ｙとなると、パッシベーションからの水素の拡散長はｙ以上となるので、ＳＬ２Ｅ１（ソース線２エレメント１）下のトランジスタのゲート絶縁膜まで水素が拡散する。よって、選択ゲートトランジスタＳＧＤ,ＳＧＳのゲート絶縁膜中の水素濃度分布に場所依存性を均一にすることが出来、より信頼性の高い半導体記憶装置が実現できる。
【００３８】
更に、図５から明らかなように、選択ゲート線ＳＳＬ間または選択ゲート線ＳＧＬ間上に均一にソース線ＳＬ２が覆い被さっている。従って、すべてのデータ転送線ＢＬは、選択ゲート線ＳＳＬ間または選択ゲート線ＳＧＬ間の位置おいて、ソース線ＳＬ２との間でほぼ一定の層間容量を保持する。よって、データ転送線ＢＬ間の容量にばらつきを小さくでき、読み出し時のデータ転送線のＣＲ時定数のデータ転送線のばらつきを小さくできる。よって、より読み出し時のタイミングに余裕を削減でき、より高速な半導体記憶装置が実現できる。また、データ転送線を充放電する電荷量を低く保つことができ、低消費電力で高速な読み出しを実現できる。また、メモリセルアレイ領域のデータ転送線ＢＬについては、選択ゲート線ＳＳＬ間または選択ゲート線ＳＧＬ間上にのみソース線ＳＬ２が形成されているので、ソース線ＳＬ２とデータ転送線ＢＬとの容量結合が小さくなる。よって、データ転送線の容量を従来例とほぼ同等に小さく出来る。
【００３９】
（製造方法）
図１４乃至図６５を用いて、本発明の第１の実施の形態に係る不揮発性半導体記憶装置を実現するための製造方法の一例を説明する。
【００４０】
（ａ）まず、例えば深さ０．３μｍ〜２μｍの深さの第一導電型の半導体基板またはウェル２６上に、シリコン絶縁膜またはシリコン窒化膜からなる素子分離領域１２を、例えば、０．１μｍから０．４μｍの深さで形成する。この素子分離領域１２の深さは、素子分離領域１２を介して隣接する第二導電型の素子領域１０が互いに分離される深さとする。図では、第一導電型をｐ型、第二導電型をｎ型としたが、勿論第一導電型をｎ型、第二導電型をｐ型としてもよい。このような構造において、素子分離領域１２はＩ−Ｉ線方向に後で形成するデータ転送線コンタクトＣＢと同じピッチで形成し、素子分離領域１２より浅い深さ、例えば、０．０５μｍから０．３μｍの深さで半導体表面を半導体基板２６と逆の導電性を有する不純物添加をすることにより、素子分離領域１２で区切られたそれぞれの半導体表面の拡散層（ｎ型領域）１８をそれぞれの配線と接続し、更にその半導体表面の複数のｎ型領域１８を電気的に互いに分離することができる。また、このようなコンタクト開口部の形成プロセスは、特にＫｒＦやＡｒＦ露光装置で位相シフトマスクを用いて解像する０．１３μｍ以下のデザインルールで問題となり、このコンタクトのピッチは０．１３μｍ×２Ｆ＝０．２６Ｆμｍ以下となることが望ましい。続いてＰ等の不純物を高濃度にドープした多結晶シリコン若しくはタングステンシリサイド等の導電体膜を５００ｎｍから１０００ｎｍ程度体積した後、リソグラフィーによりデータ転送線ＢＬのパターニングを行い、異方性エッチングによりパターニングする。
【００４１】
（ｂ）ついで、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなるバリア絶縁膜２２を１０ｎｍから１０００ｎｍの範囲で堆積する。ここで、ソース線コンタクトＣＳ，データ転送線コンタクトＣＢ形成時にエッチング制御性が不足し、エッチングが過剰に行われると、ソース線コンタクトＣＳ，データ転送線コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とソース線コンタクトＣＳ，データ転送線コンタクトＣＢとの耐圧が確保できない問題が生ずる。一方、ソース線コンタクトＣＳ，データ転送線コンタクトＣＢ形成時にエッチングが不足すると、ｎ型領域１８とデータ転送線コンタクトＣＢとの間のコンタクト抵抗が上昇する問題が生じる。そこで、このデータ転送線コンタクトを形成時に、層間絶縁膜２３に対してバリア絶縁膜２２でエッチングスピードが遅く選択比が取れる条件でエッチングし、更に、バリア絶縁膜２２をその後でエッチングすることにより、コンタクトエッチングする時の層間絶縁膜２３の膜厚変動の影響を低減することができる。また、このバリア絶縁膜２２を堆積する前に、半導体基板２６の表面に酸化または堆積法により１ｎｍから５０ｎｍの範囲のシリコン絶縁膜を作成しても良い。更に、その上にシリコン絶縁膜、シリコン窒化膜やＢＰＳＧ,ＰＳＧなどのシリケードガラス、ＨＳＱやＭＳＱ、ＳｉＬＫなどの層間膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積する（図１４乃至図１７）。バリア絶縁膜２２の材料は層間絶縁膜２３に対するエッチング選択比を持つことが必要である。バリア絶縁膜２２の厚さは１０〜１０００ｎｍ程度で、層間絶縁膜２３の厚さとエッチング選択比によって十分な加工マージンを有する厚さを必要とする。
【００４２】
（ｃ）次に、リソグラフィーによってデータ転送線コンタクトＣＢおよびソース線コンタクトＣＳのパターニングを行い、層間絶縁膜２３を異方性エッチングによってパターニングする（図１８乃至図２１）。エッチング条件はレジスト５８およびバリア絶縁膜２２対して選択比を持つ条件であることが必要である。
【００４３】
（ｄ）ついで、レジスト５８の除去後にバリア絶縁膜２２を異方性エッチングする（図２２乃至図２５）。この際、半導体基板２６および層間絶縁膜２３に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、層間絶縁膜２３に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００４４】
（ｅ）パターニング後、ソース線コンタクトＣＳおよびデータ転送線コンタクトＣＢを、例えばリン、または砒素不純物を高濃度にドープした多結晶シリコン（配線層と別の材料（第二のコンタクト埋め込み材７０））で埋め込み、異方性エッチングまたはケミカル・ドライ・エッチング（ＣＤＥ）等の等方性エッチングによってエッチバックする（図２６乃至図２９）。ソース線コンタクトＣＳおよびデータ転送線コンタクトＣＢのアスペクト比が高くなるとバリアメタル６４および埋め込み金属（第二のコンタクト埋め込み材７０）のカバレッジが不十分になりやすく、その結果、埋め込み金属の堆積異常や、コンタクトと半導体基板２６（または下層配線）間のリーク電流が大きくなる。
【００４５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置ではソース線コンタクト、データ転送線コンタクトＣＢを多結晶シリコンなど半導体で埋め込んでいるため、アスペクトの高いデータ転送線コンタクトＣＢ部分にはバリアメタルが不要となる。このため、バリアメタルのカバレッジ不足に起因するリーク電流の増大が防止でき、またデータ転送線コンタクトＣＢ下部を先に埋め込んでいるため、配線層およびデータ転送線コンタクトＣＢ上部を埋め込むためのアスペクトが小さくなり、バリアメタルおよび金属の埋め込み特性が向上する。また、多結晶シリコンなど半導体を埋め込んでいるため、データ転送線コンタクトＣＢ底にｎ型不純物をイオン注入する必要なく、非常に浅い接合深さのデータ転送線コンタクトＣＢを形成できる。よって、データ転送線コンタクトＣＢを形成したｎ型拡散層１８間のパンチスルー耐圧を向上することができる。更に、第二のコンタクト埋め込み材７０に多結晶ＳｉやＳｉＧｅ、またはアモルファスＳｉ、ＳｉＧｅを用いた場合には、ＳｉやＳｉＧｅを金属よりも非常にカバレッジの良いＣＶＤ法で埋め込むことができ、高アスペクト構造でも安定して埋め込むことができる。また、不純物添加した第二のコンタクト埋め込み材７０に多結晶ＳｉやＳｉＧｅを用いた場合には、不純物を半導体基板２６へ拡散することにより、再拡散イオン注入を行なわなくても安定したコンタクト抵抗を得ることができる。更に、バリアメタルがコンタクト下部の埋め込みでは不要なため、コンタクトが微細化しても安定したｎ型領域とのコンタクト抵抗を実現できる。
【００４６】
（ｆ）次に、リソグラフィーによって基板コンタクトＳＢのパターニングを行い、層間絶縁膜２３を異方性エッチングによってパターニングして、基板コンタクトＳＢ開口部３８を形成する（図３０〜図３３）。この際、先に形成したデータ転送線コンタクトＣＢおよびソース線コンタクトＣＳ内部はレジストが埋め込まれ、保護されることが重要となることから、エッチング条件はレジストおよびバリア絶縁膜２２に対して選択比を持つ条件であることが必要である。
【００４７】
（ｇ）ついで、レジスト５８除去後にバリア絶縁膜２２を異方性エッチングする（図３４〜図３７）。この際、半導体基板２６、層間絶縁膜２３および先に埋め込んだ第二埋め込み材７０に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、層間絶縁膜２３に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００４８】
（ｈ）この後、例えば、リンや砒素不純物を、例えば１×１０13ｃｍ-2以上１×１０16ｃｍ-2以下のドーズでイオン注入して、コンタクト部分のｎ型領域の抵抗率を低下させてもよい。
【００４９】
（ｉ）この後ソース線ＳＬ０および、データ転送線引き出し部１４のためのリソグラフィーのパターニングを行い、層間絶縁膜２３を異方性エッチングによってパターニングする（図３８乃至図４１）。
【００５０】
（ｊ）ソース線ＳＬ０およびデータ転送線引き出し部１４を埋め込む溝をエッチング後、レジスト５８を除去し、Ｔｉ，Ｔａ，ＴａＮ，ＴｉＮなどのバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によってコンタクト及び配線層内に堆積した後に、タングステン、アルミ、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、コンタクト及び配線層を埋め込む。なお、図１４から図４１までで説明したソース線ＳＬ０やデータ転送線引出し部１４のための配線溝形成、データ転送線ＢＬ部分のコンタクト開口部の形成プロセス、ソース線ＳＬ部分のコンタクト開口部の形成プロセスは、いずれの順序で行っても構わない。ただし、コンタクト径が小さい場合には、段差つきの下地を高解像度でリソグラフィーすることは困難であるので、少なくともデータ転送線コンタクトＣＢを最初に開口する方法、また望ましくは、本発明の第１の実施の形態で説明した順番で開口することが望ましい。その後、化学的機械的研磨技術（ＣＭＰ）等で平坦化する（図４２乃至図４５）。バリアメタル６４としては、ＣＶＤ法の方が、よりアスペクトが高いコンタクトホールに均一に堆積できるため望ましい。
【００５１】
（ｋ）その後、シリコン絶縁膜やＢＰＳＧ、ＰＳＧなどのシリケードガラスや、ＨＳＱ、ＭＳＱやＳｉＬＫなどの層間膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積する。
【００５２】
（ｌ）次に、リソグラフィーによって第１のビアコンタクト１６のパターニングを行い、層間絶縁膜２３を異方性エッチングによってパターニングする（図４６乃至図４９）。エッチング条件はレジスト５８および下層コンタクトに埋め込まれた配線材６９（金属）またはバリアメタル６４に対して選択比を持つ条件であることが必要である。
【００５３】
（ｍ）ついで、レジスト５８除去後、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって第１のビアコンタクト１６内に堆積した後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、ビアコンタクト１６を埋め込む。その後、ＣＭＰ等でエッチバックし平坦化する（図５０乃至図５３）。
【００５４】
（ｎ）その後は、例えば、Ａｌ、ＡｌＣｕを１０ｎｍ〜１０００ｎｍ程度堆積する。
【００５５】
（ｏ）更に、異方性エッチングにより、ＡｌまたはＡｌＣｕをＩ−Ｉ線方向に短冊状に加工し、データ転送線ＢＬおよびソースシャント線ＳＨ１を形成する。
【００５６】
（ｐ）この後、シリコン絶縁膜、シリコン窒化膜やＢＰＳＧ,ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳiＬＫなどの層間膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積する（図５４乃至図５７）。
【００５７】
（ｑ）次に、リソグラフィーによって第２のビアコンタクト１７のパターニングを行い、層間絶縁膜２３を異方性エッチングによってパターニングする（図５８乃至図６１）。エッチング条件はレジスト５８および下層コンタクトに埋め込まれた金属またはバリアメタル６４に対して選択比を持つ条件であることが必要である。
【００５８】
（ｒ）ついで、レジスト５８を除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって第２のビアコンタクト１７内および層間絶縁膜２３上に堆積した後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第２のビアコンタクト１７内を埋め込むと同時にソース線ＳＬ２の配線材料としても同時に堆積する（図６２乃至図６５）。もちろん第１のビアコンタクト１６およびデータ転送線ＢＬの製造方法で示したように、コンタクト内部をＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４で１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって堆積した後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第２のビアコンタクト１７を埋め込みＣＭＰ等で平坦化した後に配線材として、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する方法もあるが、本発明の第１の実施の形態では、第２のビアコンタクト１７と第二のソース線ＳＬ２の導電性材料を同時に堆積することでプロセス工程の簡略化が可能であることを示している。
【００５９】
（ｓ）最後にリソグラフィーによって、堆積したＡｌ、ＡｌＣｕなど１０ｎｍ〜１０００ｎｍ程度を、異方性エッチングにより加工することにより、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の形状が得られる（図６２乃至図６５）。
【００６０】
以降詳細は割愛するが、更に、例えば、プラズマ堆積法によって形成したシリコン窒化膜やポリイミド等のパッシベーションをソース線ＳＬ２上に例えば、０.０５〜２.０μｍ程度堆積することにより、アルファ線、紫外線および大気等外部ストレスの影響を低減するようにしている。シリコン窒化膜としては、ヘキサクロロジシラン（ＨＣＤ）用いて形成したシリコン窒化膜を用いても良い。
【００６１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ソース線ＳＬ２をパターニングする際、従来条件と比べ、Ｉ−Ｉ線方向に伸びたセルアレイ間のソース線ＳＬ２同士を１μｍ程度のＩＩＩ―ＩＩＩ線方向のソース線ＳＬ２の追加配線で直接接続することにより、ソース線ＳＬ２自体の配線抵抗を低減することができる。また、ソース線ＳＬ２間を接続した追加配線は、ビット線側選択ゲートトランジスタＳＧＤ,およびソース線側選択ゲートトランジスタＳＧＳ上に配置されており、メモリセルアレイ領域１上に覆い被さることがないため、上層部から水素が拡散してきた場合、セルまで到達する水素分布は一様であるため、セル信頼性の分布異常等を抑制することができる。
【００６２】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例１〜４に係る不揮発性半導体記憶装置のメモリセルアレイ領域の１プレーンの模式的平面パターン図をそれぞれ図１０〜図１３に示す。
【００６３】
本発明の第１の実施の形態の変形例１〜４においては、図１０乃至図１３に示すように、ＳＬ２ＥＬ１（ソース線２エレメント１）間にＳＬ２ＥＬ２（ソース線２エレメント２）がグリッド状に追加されている。変形例１〜４の違いは、図１０〜図１３に示すように、ＳＬ２Ｅ１間に配置されるＳＬ２Ｅ２のピッチおよび格子状ピッチの形状が異なる点である。例えば、図１０においては、ＳＬ２Ｅ２はほぼ格子状で且つ１つ置きに配置されている。一方、図１１においては、ＳＬ２Ｅ２は斜め方向に一列になるように配置されている。又、図１２においては、ＳＬ２Ｅ２は斜め方向で且つクロスする方向に規則的に配列されている。更に、図１３においては、ＳＬ２Ｅ２を幅の広い領域として形成し、且つＳＬ２Ｅ２によってＳＬ２Ｅ１間を埋め、かつ所定のピッチで配置している。
【００６４】
ＳＬ２ＥＬ２（ソース線２エレメント２）がグリッド状に形成されているので、データ転送線ＢＬが延伸するＩ−Ｉ線方向の断面構造およびデータ選択線ＷＬが延伸するＩＩＩ−ＩＩＩ線方向の断面構造のいずれにおいても、ソース線ＳＬ２の断面が存在する。このため、配線下地として、例えばＳｉＯＦ（フッ素添加相関シリコン絶縁膜）やＳｉＣ、ＨＳＱ,ＭＳＱのような密着性の悪い物質を用いた場合でも、断面部で表面積が増大し密着性が向上する。このため、剥がれの問題が生じにくくなる。
【００６５】
また、ＳＬ２ＥＬ２（ソース線２エレメント２）の幅ｒを、メモリセルのトンネル絶縁膜４４からソース線ＳＬ２までの距離をｙとして、ｒ／２＜ｙとするように形成するのが望ましく、具体的な寸法としては、例えば、０．１μｍ以上２μm以下でｒを形成するのが望ましい。
【００６６】
ソース線ＳＬ２形成後、通常、シリコン窒化膜等のパッシベーション膜が形成されるが、その際発生する水素がメモリセル内部へも拡散される。ソース線ＳＬ２がメモリセルアレイ領域１上に覆い被さっていない場合は、拡散された水素はトンネル絶縁膜（ゲート絶縁膜）４４まで容易に到達し、トンネル絶縁膜４４中にトラップされることにより、トンネル絶縁膜４４の欠陥の一部を修復する作用をもたらす。また、トンネル絶縁膜４４と半導体基板２６との界面に達することにより、界面準位を終端し、ｎＭＯＳトランジスタのしきい値を低下させサブスレッショルド係数を減少させる。ここで、パッシベーション膜を形成後、熱工程を与えた場合のように等方的に水素が拡散する場合には、ｒ／２＜ｙとなると、パッシベーション膜からの水素の拡散長はｙ以上となるので、ＳＬ２ＥＬ２（ソース線２エレメント２）下のトランジスタのゲート絶縁膜まで水素が拡散する。よって、ビット線側選択ゲートトランジスタＳＧＤ,ソース線側選択ゲートトランジスタＳＧＳのゲート絶縁膜中の水素濃度分布に場所依存性を均一にすることが出来、より信頼性の高い半導体記憶装置が実現できる。
【００６７】
また、本発明の第１の実施の形態の変形例１〜４に係る不揮発性半導体記憶装置においては、Ｉ−Ｉ方向にも低抵抗のＳＬ２ＥＬ２（ソース線２エレメント２）が形成されているため、よりＩ−Ｉ方向の抵抗を削減することができる。
【００６８】
更に、本発明の第１の実施の形態の変形例１〜４では、すべてのデータ転送線ＢＬは、ＳＬ２ＥＬ２（ソース線２エレメント２）をグリッド上に配置することによって、データ転送線ＢＬ上一面にソース線ＳＬ２を覆い被さっている場合に比較して、データ転送線ＢＬ上に形成されたソース線ＳＬ２の割合を半分以下にすることができる。よって、ソース線ＳＬ２とデータ転送線ＢＬとの容量結合が小さくなり、データ転送線ＢＬ上一面にソース線ＳＬ２を形成した場合と比較して、データ転送線ＢＬの容量を小さくできる。このため、データ転送線ＢＬを充放電する電荷量は相対的に小さく抑えられ、また充放電に係る時間を短くでき、低消費電力で高速な読み出しを実現できる。また、本発明の第１の実施の形態の変形例１〜４では、紙面上下方向に伸びるすべてのデータ転送線ＢＬで、ソース線ＳＬ２に覆われる割合が均一となっている。これにより、図１００に示した従来例の場合に比較して、データ転送線ＢＬ間の容量のばらつきを小さくできる。従って、読み出し時のデータ転送線ＢＬのＣＲ時定数のばらつきも、データ転送線ＢＬの容量のばらつきを小さくできる分だけ抑制することができる。よって、より読み出し時のタイミング余裕度を削減でき、より高速な不揮発性半導体記憶装置が実現できる。
【００６９】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域１における拡大された模式的平面パターンを図６６に示す。又、図６６において、Ｉ−Ｉ線方向の模式的素子断面構造を図６７に、ＩＩ−ＩＩ線方向の模式的素子断面構造を図６８に、ＩＩＩ−ＩＩＩ線方向の模式的素子断面構造を図６９にそれぞれ示す。以後、第１の実施の形態と同じ部分は、同じ符号をつけて説明を省略する。本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、ソース線ＳＬ２およびＳＬ２Ｅ１，ＳＬ２Ｅ２の配置形状によって、さまざまなソース電極による電源電極配置を実施することができることはもちろんである。従って、図１０〜図１３と同様のソース電極配置を採用することによって、第１の実施の形態の変形例１〜４において説明した効果と同様の効果を得ることができる。
【００７０】
図５乃至図９に示した第１の実施の形態に係る不揮発性半導体記憶装置との違いは、ソース線ＳＬ２の配線抵抗を積極的に低減することを目的に、メモリセルアレイ領域１上にもソース線追加配線部ＳＬ２Ａが配置されている点である。ソース線ＳＬ２の電位はＩ−Ｉ線方向に転送されるため、抵抗低減を目的にＩＩＩ−ＩＩＩ線方向（Ｉ−Ｉ線方向に対し垂直な方向）で追加配線にて接続した場合でも、その効果は十分でない場合も考えられる。そこで、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、その追加配線を図６６に示すように、ソース線追加配線部ＳＬ２Ａとして階段状にすることでＩ−Ｉ線方向に流れる電流に対し、配線抵抗を低減するものである。また、図７０にＮＡＮＤメモリセル列部分の具体的なソース線ＳＬ２のエレメント（ＥＬ）パターン構成を示す。図７０では、１つのＮＡＮＤブロック部分のＳＬ２Ｅ２（ソース線２エレメント２）のパターンを破線で示している。図７０では、例として、３２本のデータ選択線ＷＬと1本ずつの選択ゲート線ＳＳＬ,ＳＧＬからなるＮＡＮＤブロックを示しており、それぞれの素子領域とメモリセルデータ選択線ＷＬとの交点にメモリセルが形成されている。
【００７１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置と比較して特徴的なことは、１つのＮＡＮＤブロック部分内で、ＳＬ２Ｅ２（ソース線２エレメント２）が階段状に形成されていることである。特に、図７０中に表記された幅aの範囲に含まれるデータ選択線ＷＬの数（図では１６本）と、図７０中に表記された幅bの範囲と幅cの範囲に含まれるデータ選択線ＷＬの数の和（図では８＋８＝１６本）をほぼ等しくし、１つのＮＡＮＤ列に対してソース線ＳＬ２が上部に形成される被覆率を全てほぼ均一にしている。このように、すべてのデータ転送線ＢＬに含まれるＮＡＮＤ列に対して、１つのＮＡＮＤ列に対してソース線ＳＬ２が上部に形成される被覆率を全てほぼ均一にしている。また、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、ソース線ＳＬ２のレイアウトパターンをセルピッチに合せることで、単一セルあたりに覆い被さるソース線ＳＬ２の面積が、選択ゲート線ＳＳＬ／選択ゲート線ＳＧＬ間およびソース線ＳＬ２間で定義された領域（＝１ブロック）内でみた場合、その割合を一定に確保することもできる。そのため上層から水素が拡散し、ソース線ＳＬ２のバリアメタル６４等にトラップされ、下層のゲート絶縁膜まで水素が到達しない場合でも、前述の通り、ソース線ＳＬ２のレイアウトをセルピッチに合せることで、その不均一性を本発明の第１の実施の形態の変形例１〜４よりも抑えることが可能となる。更に、ＮＡＮＤ列ごとにソース線ＳＬ２が上部に形成される被覆率を全てほぼ均一にしているので、本発明の第１の実施の形態の変形例１〜４よりも、ＳＬ２Ｅ２（ソース線２エレメント２）のブロック方向の周期をより細かくすることができる。よって、データ転送線ＢＬに対する周期性も同時に確保できるため、データ転送線ＢＬ間の負荷容量に差が生じにくいという特徴を有する。
【００７２】
なお、図７０では、幅ａ、幅（ｂ＋ｃ）として１６本のメモリセルデータ選択線ＷＬが含まれる構造としたが、ＮＡＮＤ列の数の約数であればよい。例えば、ＮＡＮＤ列の数が３２本であれば、１６、８、４，２本であればよい。ただし、膜厚の厚いソース線ＳＬ２を加工するため、ソース線ＳＬ２の最小加工線幅はメモリセルの最小加工線幅よりも４倍以上、充分大きいことが通常である。このため、２,４,８,１６本いずれかが望ましく、線幅としては、０．１μｍ以上が望ましい。また、データ選択線ＷＬ延伸方向のＳＬ２ＥＬ２（ソース線２エレメント２）の幅ｄについては均一である必要はないが、その下のメモリセルに充分水素を拡散させるため、０．１μｍ以上２μｍ以下が望ましい。
【００７３】
製造方法に関しては、本発明の第１の実施の形態において説明した図１４乃至図６５の各製造工程とほぼ同じであるため、説明は省略する。第２のビアコンタクト１７形成後、Ｔｉ,Ｔａ,ＴａＮ,ＴｉＮなどのバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって第２のビアコンタクト１７内および層間絶縁膜２３上に堆積した後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第２のビアコンタクト１７内を埋め込むと同時にソース線ＳＬ２の配線材料としても同時に堆積する。その後リソグラフィープロセスによるパターニングを所望の階段状に形成することにより、容易に本発明の第２の実施の形態に係る不揮発性半導体記憶装置において示すソース線ＳＬ２のレイアウトを得ることができる（図６６〜図７０）。
【００７４】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域１における拡大された模式的平面パターンを図７１に示す。又、図７１において、Ｉ−Ｉ線方向の模式的素子断面構造を図７２に、ＩＩ−ＩＩ線方向の模式的素子断面構造を図７３に、ＩＩＩ−ＩＩＩ線方向の模式的素子断面構造を図７４にそれぞれ示す。
【００７５】
図６６乃至図７０に示した本発明の第２の実施の形態に係る不揮発性半導体記憶装置との違いは、ソース線追加配線部ＳＬ２Ａを階段状に接続するのみでなく、更に配線抵抗を低減することを目的として、格子状に追加配線を増やした点にある。また、追加配線をセルピッチに合せることで、メモリセルおよびデータ転送線ＢＬに対する周期性を確保でき、パッシベ−ション工程において拡散される水素のメモリセルへの影響や、データ転送線ＢＬへの負荷容量の均一性が確保できる。本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１４乃至図６５においてこれまで説明してきた第１の実施の形態に係る不揮発性半導体装置の製造方法と実質的に同様である。第二のソース線ＳＬ２のリソグラフィーパターンを図７１に示したように、格子状に配置することにより容易に本発明の第３の実施の形態の形状が得られる。本発明の第３の実施の形態に係る不揮発性半導体記憶装置における効果は第１の実施の形態の変形例１〜３と同様であるため省略する。
【００７６】
（第３の実施の形態の変形例）
本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置のメモリセルアレイ領域における拡大された模式的平面パターンを図７５に示す。又、図７５において、Ｉ−Ｉ線方向の模式的素子断面構造を図７６に、ＩＩ−ＩＩ線方向の模式的素子断面構造を図７７に、ＩＩＩ−ＩＩＩ線方向の模式的素子断面構造を図７８にそれぞれ示す。
【００７７】
図７１乃至図７４に示した第３の実施の形態において説明したソース線追加配線部ＳＬ２Ａは、セルピッチで格子状にレイアウトされていたのに対して、本変形例では、セルピッチの整数倍、例えば、４セル（２Ｘ２）毎にソース線ＳＬ２を格子状に接続したパターンを有することを特徴としている。効果としては、セルピッチで接続した場合と同じであるが、配線幅を太くすることでリソグラフィーマージンを確保することができる。本変形例では、４セル毎にソース線ＳＬ２を接続しているが、周期的に格子状に追加配線を接続するものであれば、６セル毎、８セル毎等、どのような配線幅でもかまわない。製造方法はこれまで説明してきた第１の実施の形態或いは第３の実施の形態と同じで、ソース線ＳＬ２のリソグラフィーパターンを図７５に示したように、格子状に配置することにより容易に本発明の第３の実施の形態の変形例の形状が得られる。本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置における効果は第１の実施の形態の変形例１〜４と同様であるため省略する。
【００７８】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における拡大された模式的平面パターンを図７９に示す。又、図７９において、Ｉ−Ｉ線方向の模式的素子断面構造を図８０に、ＩＩ−ＩＩ線方向の模式的素子断面構造を図８１に、ＩＩＩ−ＩＩＩ線方向の模式的素子断面構造を図８２にそれぞれ示す。
【００７９】
図６６乃至図７０に示した本発明の第２の実施の形態および図７１乃至図７４に示した本発明の第３の実施の形態との違いは、ソース線追加配線ＳＬ２Ａを階段状および梯子状に接続するのではなく、「斜線」で接続している点である。ここで、「斜線」とはデータ転送線方向とデータ選択線方向に対して斜め(diagonal)な成分があることを示しており、直線的な斜めの線であっても良く、或いは又微細構造としては微細な階段状の形状を備える場合も含まれる。
【００８０】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、第２の実施の形態に比べ、同じＳＬ２Ｅ２（ソース線２エレメント２）の配線幅と周期パターンピッチで、ＳＬ２Ｅ２（ソース線２エレメント２）の配線の周辺長と総延長を減らすことができる。よって、本発明の第４の実施の形態のように、配線を「斜線」で接続することにより、垂直成分の抵抗を最小限に低減することができる。また、ソース線ＳＬ２の加工時に配線エッジに印加されるダメージを第２の実施の形態に係る不揮発性半導体記憶装置の場合よりも減少させ、信頼性を向上せることができる。
【００８１】
また、図８３にＮＡＮＤメモリセル列部分の具体的なソース線ＳＬ２のエレメントのパターン構成を示す。図８３においては、１つのＮＡＮＤブロック部分のＳＬ２Ｅ２（ソース線２エレメント２）のパターンを破線で示している。図８３では、例として、３２本のデータ選択線ＷＬと一本ずつの選択ゲート線ＳＳＬ,ＳＧＬからなるＮＡＮＤブロックを示しており、それぞれの素子領域とメモリセルデータ選択線ＷＬとの交点にメモリセルが形成されている。図６６乃至図７０に示した本発明の第２の実施の形態に係る不揮発性半導体記憶装置と比較して特徴的な点は、１つのＮＡＮＤブロック部分内で、ＳＬ２Ｅ２（ソース線ＳＬ２エレメント２）が斜め形状に形成されていることである。特に、図８３中の幅aの範囲に含まれるデータ選択線ＷＬの数（図では１４本）と、図８３中の幅ｂの範囲と幅ｃの範囲に含まれるデータ選択線ＷＬの数の和（図では１２＋２＝１４本）をほぼ等しくし、１つのＮＡＮＤ列に対しソース線ＳＬ２が上部に形成される被覆率を全てほぼ均一にしている。
【００８２】
このように、すべてのデータ転送線ＢＬに含まれるＮＡＮＤ列に対して、１つのＮＡＮＤ列に対してソース線ＳＬ２が上部に形成される被覆率を全てほぼ均一にしている。なお、図８３では、幅ａ、幅（ｂ＋ｃ）として１４本のメモリセルデータ選択線ＷＬが含まれる構造としたが、幅aが幅（ｂ＋ｃ）とほぼ等しければ何本でもよい。ただし、膜厚の厚いソース線ＳＬ２を加工するため、ソース線ＳＬ２の最小線幅は、メモリセルの最小線幅よりも、４倍以上充分に大きいのが通常である。このため、２本以上が望ましく、線幅としては、０．１μｍ以上２μｍ以下が望ましい。また、データ選択線ＷＬの延伸方向のＳＬ２Ｅ２（ソース線２エレメント２）の幅ｄについては均一である必要はないが、その下のメモリセルに充分水素を拡散させるため、０．１μｍ以上２μｍ以下が望ましい。更に、斜め線の角度としては、４５度がマスクデータ処理上望ましい。
【００８３】
また、本発明の第４の実施の形態に係る不揮発性半導体記憶装置では、第２の実施の形態および第３の実施の形態で示した場合と同様に、単一セル上に覆い被さるソース線追加配線部ＳＬＡは１ブロック内で一定になるように工夫されている。その効果は本発明の第２の実施の形態において説明した通りであるため、説明は省略する。また、製造方法も第１の実施の形態において説明した通りであるため、説明は省略する。
【００８４】
（第５の実施の形態）
（仮想接地ＡＮＤ型）
図８４乃至図８５に本発明の第５の実施の形態に係る半導体記憶装置を示す。本発明の第５の実施の形態は、第１乃至第４の実施の形態のＮＡＮＤ型メモリセルユニット５１を仮想接地型メモリセルユニット８３に変更したものである。第１の実施の形態から第４の実施の形態までに共通の部分は同一の符号をつけて説明を省略する。
【００８５】
図８４および図８５はそれぞれ、仮想接地型メモリセルユニットの模式的回路構成図および模式的平面パターン図である。図８４において、仮想接地型メモリセルユニット８３は、ローカルデータ線８２ａ、８２ｂ間に接続された第１のメモリセルユニット８０と、ローカルデータ線８２ｂ、８２ｃ間に接続された第２のメモリセルユニット８１を備える。図１乃至図２に示したような基本構造を有する不揮発性メモリセルＭ０ａ〜Ｍ１５ａが電流端子を並列に接続され、一端がブロック選択トランジスタＳ１ａを介してデータ転送線ＢＬ１ａに接続されている。また他の一端はブロック選択トランジスタＳ２を介して隣接するデータ転送線ＢＬ２に接続されている。不揮発性メモリセルＭ０ａ〜Ｍ１５ａの制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。また、データ転送線ＢＬに沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、ブロック選択トランジスタＳ１ｂの制御電極はブロック選択線ＳＳＬに接続されている。更に、ブロック選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されている。更に、データ選択線ＷＬ０〜ＷＬ１０の延伸する方向に不揮発性メモリセルＭ０ａ〜Ｍ１５ａと隣接して、それぞれ不揮発性メモリセルＭ０ｂ〜Ｍ１５ｂが形成され、互いにローカルデータ転送線８２ｂを共有している。これにより、いわゆる仮想接地型メモリセルユニット８３（点線の領域）を形成している。ここで、第５の実施の形態では、ブロック選択ゲート線ＳＳＬおよびＧＳＬがメモリセルエレメントのデータ選択線ＷＬ０〜ＷＬ１５と同じ層の配線で形成されている。また１つの仮想接地型メモリセルユニット８３には、ブロック選択線は少なくとも１本以上あればよく、データ選択線と同一方向に形成されることが、高密度化には望ましい。第５の実施の形態では、仮想接地型メモリセルユニット８３に１６=２4個のメモリセルが接続されている例を示したが、データ転送線ＢＬおよびデータ選択線ＷＬに接続するメモリセルの数は複数であればよく、２n個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。図８４では、セル構造をわかりやすくするために、ゲート制御線９０WL0〜９０WL15よりも下の構造のみを示している。
【００８６】
ブロック選択線９０SSLおよび９０GSLは、それぞれ選択ゲート線ＳＳＬおよびＧＳＬに接続され、前記ＥＥＰＲＯＭの制御線ＷＬ０〜ＷＬ１５と同層で形成されている。ここで、図８４および図８５に示すように、ブロック選択トランジスタＳ１は、ｎ型拡散層８５および８５dをソース又はドレイン領域とし、ブロック選択線９０SSLをゲート電極としてＭＯＳＦＥＴとして形成されており、ブロック選択トランジスタＳ２は、ｎ型拡散層８５および８５sをソース又はドレイン領域とし、ブロック選択線９０GSLをゲート電極とし.てＭＯＳＦＥＴとして形成されている。
【００８７】
本発明の第５の実施の形態では、仮想接地型メモリセルを用いているので、メモリセルユニットの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。更に、流す電流の向きによって、１つのトランジスタに対して２つのｎ型拡散層近傍にそれぞれ１ビットずつ記憶および読み出しが出来、高密度化に望ましい。更に、第５の実施の形態では、第１の実施の形態から第４の実施の形態までの特長に加え、メモリセルが並列接続となっているため、セル電流を大きく確保することができ、高速にデータを読み出すことができる。
【００８８】
本発明の第１乃至第４の実施の形態においては、ＮＡＮＤ型メモリセルユニットをメモリセルアレイ領域の基本構造とする不揮発性半導体記憶装置について説明したが、同様の電源電極配置構成は、選択ゲートを用いてメモリセルを分離したバーチャルグランド（仮想接地）型メモリセルユニットをメモリセルアレイ領域の基本構造とする不揮発性半導体記憶装置においても同様に適用することができ、また同様の効果を期待することができる。
【００８９】
（第５の実施の形態の変形例）
（ＡＮＤ型）
図８６乃至図８７に本発明の第５の実施の形態に係る不揮発性半導体記憶装置の変形例を示す。図８６は、ＡＮＤ型メモリセルユニットの例の模式的回路構成図、図８７は図８６に対応するＡＮＤ型メモリセルユニット１００の例の模式的平面パターン図を示す。ＡＮＤ型メモリセルユニットの基本構造は実質的に第５の実施の形態において説明した仮想接地ＡＮＤ型構造と同等である。即ち、図８４と図８６或いは図８５と図８７を比較すると明らかなように、第１のメモリセルユニット８０と第２のメモリセルユニット８１から構成された仮想接地型メモリセルユニット８３において、片側のメモリセルユニット８０若しくは８１のみを取り出してメモリセルユニットを構成したものがＡＮＤ型メモリセルユニット１００である。したがって、ＡＮＤ型メモリセルユニット１００の回路構成および平面パターン構成は実質的に仮想接地型メモリセルユニットと同様であるため、説明は省略する。
【００９０】
本発明の第１乃至第４の実施の形態においては、ＮＡＮＤ型メモリセルユニットをメモリセルアレイ領域の基本構造とする不揮発性半導体記憶装置について説明したが、同様の電源電極配置構成は、選択ゲートを用いてメモリセルを分離したＡＮＤ型メモリセルユニットをメモリセルアレイ領域の基本構造とする不揮発性半導体記憶装置においても同様に適用することができ、また同様の効果を期待することができる。
【００９１】
（その他の実施の形態）
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００９２】
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【００９３】
素子分離膜や絶縁膜形成法自身は、シリコンをシリコン絶縁膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、インターポリ絶縁膜４２は、ＴｉＯ2やＡｌ2Ｏ3、あるいは、タンタル絶縁膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、またはＨｆＳｉＯＮ膜からなるそれら積層膜を用いても構わない。また、側壁絶縁膜やマスク絶縁膜は、耐酸化性がある絶縁膜であればよく、例えば、Ａｌ2Ｏ3、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、またはＨｆＳｉＯＮ膜、ＳｉＮ膜、ＳｉＯＮ膜、またはそれらの積層膜でも構わない。実施の形態としては、半導体基板２６としてｐ型シリコン基板を想定したが、代わりにｎ型シリコン基板やＳＯＩ基板のＳＯＩシリコン層、またはＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。更に、ｐ型半導体基板２６上のｎ型ＭＯＳＦＥＴの形成について述べたが、ｎ型半導体基板上のｐ型ＭＯＳＦＥＴの形成に置き換えてもよく、その場合、上述の実施の形態のｎ型をｐ型、ｐ型をｎ型と読み替え、更に、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと読み替えればよい。また、ゲート電極はＳｉ半導体、 ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いることができ、これらの積層構造でもよい、また制御ゲート金属は,ＴｉＳｉ,ＮｉＳｉ,ＣｏＳｉ,ＴａＳｉ,ＷＳｉ,ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａｌ，Ｃｕ，ＴｉＮ、Ｗなどの金属を用いることができる。更に、ソース線ＳＬ２について本例では新規レイアウト示したが,同様にメモリセルアレイのウェルシャント配線についても同様なレイアウトを用いてよい。この場合、メモリセルの形成されたｐウェル電位がより一定となる。よって、例えば、読み出し時や書き込み時に必要となるデータ転送線を昇圧した場合に生ずるウェル電位の浮きを抑えることが出来、ウェル電位が一定となるまでのタイミング余裕を減少させることができる。よって、より高速に読み出しおよび書き込みが実現できる。
【００９４】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９５】
【図１】本発明の不揮発性半導体記憶装置に適用される浮遊ゲート型メモリセルの模式的断面構造図。
【図２】本発明の不揮発性半導体記憶装置に適用されるＭＯＮＯＳ型メモリセルの模式的断面構造図。
【図３】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの回路構成図。
【図４】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの平面パターン構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図７】図５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８】図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の全体的な平面パターン構成図。
【図１０】本発明の第１の実施の形態の変形例１に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図１１】本発明の第１の実施の形態の変形例２に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図１２】本発明の第１の実施の形態の変形例３に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図１３】本発明の第１の実施の形態の変形例４に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図１５】図１４のＩ−Ｉ線に沿う模式的断面構造図。
【図１６】図１４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１７】図１４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図１９】図１８のＩ−Ｉ線に沿う模式的断面構造図。
【図２０】図１８のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２１】図１８のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図２３】図２２のＩ−Ｉ線に沿う模式的断面構造図。
【図２４】図２２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２５】図２２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図２７】図２６のＩ−Ｉ線に沿う模式的断面構造図。
【図２８】図２６のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２９】図２６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図３１】図３０のＩ−Ｉ線に沿う模式的断面構造図。
【図３２】図３０のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３３】図３０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図３５】図３４のＩ−Ｉ線に沿う模式的断面構造図。
【図３６】図３４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３７】図３４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図３９】図３８のＩ−Ｉ線に沿う模式的断面構造図。
【図４０】図３８のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４１】図３８のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図４３】図４２のＩ−Ｉ線に沿う模式的断面構造図。
【図４４】図４２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４５】図４２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図４７】図４６のＩ−Ｉ線に沿う模式的断面構造図。
【図４８】図４６のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４９】図４６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図５１】図５０のＩ−Ｉ線に沿う模式的断面構造図。
【図５２】図５０のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５３】図５０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図５５】図５４のＩ−Ｉ線に沿う模式的断面構造図。
【図５６】図５４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５７】図５４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図５９】図５８のＩ−Ｉ線に沿う模式的断面構造図。
【図６０】図５８のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６１】図５８のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域の詳細な平面パターン構成図。
【図６３】図６２のＩ−Ｉ線に沿う模式的断面構造図。
【図６４】図６２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６５】図６２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図６７】図６６のＩ−Ｉ線に沿う模式的断面構造図。
【図６８】図６６のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６９】図６６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図７１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図７２】図７１のＩ−Ｉ線に沿う模式的断面構造図。
【図７３】図７１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７４】図７１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７５】本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図７６】図７５のＩ−Ｉ線に沿う模式的断面構造図。
【図７７】図７５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７８】図７５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図８０】図７９のＩ−Ｉ線に沿う模式的断面構造図。
【図８１】図７９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８２】図７９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域のソース線の詳細パターンを説明する平面パターン構成図。
【図８４】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の仮想接地ＡＮＤ型メモリセルアレイの回路構成図。
【図８５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の仮想接地ＡＮＤ型メモリセルアレイの平面パターン構成図。
【図８６】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイの回路構成図。
【図８７】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイの平面パターン構成図。
【図８８】従来例に係る不揮発性半導体記憶装置のメモリセルアレイ領域の詳細な平面パターン構成図。
【図８９】図８８のＩ−Ｉ線に沿う模式的断面構造図。
【図９０】図８８のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図９１】図８８のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９２】従来例に係る不揮発性半導体記憶装置のメモリセルアレイ領域の全体的な平面パターン構成図。
【図９３】従来例に係る不揮発性半導体記憶装置において、ソース線の幅を広く形成した場合のメモリセルアレイ領域の詳細な平面パターン構成図。
【図９４】図９３のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図９５】図９３のＶ−Ｖ線に沿う模式的断面構造図。
【図９６】図９３のＶＩ−ＶＩ線に沿う模式的断面構造図。
【符号の説明】
【００９６】
１…メモリセルアレイ領域
２…データ選択線制御回路
３…ソース線シャントトランジスタ
４…センスアンプまたはデータラッチ
５…電源配線パッド
６…半導体チップ
７…ＳｉＮ膜
１０…素子領域（第二の半導体領域）
１２…素子分離領域
１４…データ転送線引き出し部
１５…データ転送線配線部
１６…（第１の）ビアコンタクト
１７…（第２の）ビアコンタクト
１８…拡散層（ｎ型領域）
１９…拡散層（ｐ型領域）
２０…メモリセル
２２…バリア絶縁膜
２１,２３,２４,２７…層間絶縁膜
２６…ｐ型ウェル又は半導体基板
２８…ソース線コンタクトＣＳ開口部
３２…データ転送線コンタクトＣＢ開口部
３４，３６…ビアコンタクト開口部
３８…基板コンタクトＳＢ開口部
４０…浮遊ゲート
４２…インターポリ絶縁膜
４４…トンネル絶縁膜（ゲート絶縁膜）
４６…制御ゲート電極
４８…マスク絶縁膜
４９…電荷蓄積層
５１…ＮＡＮＤ型メモリセルユニット
５２…ブロック絶縁膜
５３…メモリセルアレイブロック
５４…ソース電極またはドレイン電極
５８…レジスト
６４…バリアメタル
６９…配線材
７０…第二のコンタクト埋め込み材（ＣＢ，ＣＳ）
８０…第１のメモリセルユニット
８１…第２のメモリセルユニット
８２ａ，８２ｂ，８２ｃ…ローカルデータ線
８３…仮想接地ＡＮＤ型メモリセルユニット
８４SSL…ゲート絶縁層
８５，８５S，８５d…ｎ型拡散層
８６…第１の電荷蓄積層
９０WL0〜９０WL15…ゲート制御線
９０SSL，９０GSL…ブロック選択線
１００…ＡＮＤ型メモリセルユニット
Ｍ０,Ｍ１,Ｍ２,Ｍ３,…,Ｍ１４,Ｍ１５，Ｍ０ａ〜Ｍ１５ａ，Ｍ０ｂ〜Ｍ１５ｂ…不揮発性メモリセル
ＳＳＬ,ＳＧＬ，ＧＳＬ…（ブロック）選択ゲート線
ＢＬ，ＢＬ１ａ，ＢＬ１ｂ…データ転送線（ビット線）
ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬ１４,ＷＬ１５…データ選択線（ワード線）
ＣＳ，ＣＳＬ…ソース線コンタクト
ＣＢ，ＣＢＬ，ＣＢＬ１ａ，ＣＢＬ１ｂ，ＣＢＬ２…データ転送線コンタクト
ＳＢ…基板コンタクト
ＳＧＳ，ＳＧＤ，Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ２…選択ゲートトランジスタ
ＳＬ…（共通）ソース線
ＳＬ０…（第一）のソース線
ＳＬ２…（第二）のソース線
ＳＨ１…ソースシャント線
ＳＨ２…ウェルシャント線
ＳＬ２Ａ…ソース線追加配線部
ＳＬ２Ｅ１…ソース線２エレメント１
ＳＬ２Ｅ２…ソース線２エレメント２
【図１】
2005142493.tif 000003
【図２】
2005142493.tif 000004
【図３】
2005142493.tif 000005
【図４】
2005142493.tif 000006
【図５】
2005142493.tif 000007
【図６】
2005142493.tif 000008
【図７】
2005142493.tif 000009
【図８】
2005142493.tif 000010
【図９】
2005142493.tif 000011
【図１０】
2005142493.tif 000012
【図１１】
2005142493.tif 000013
【図１２】
2005142493.tif 000014
【図１３】
2005142493.tif 000015
【図１４】
2005142493.tif 000016
【図１５】
2005142493.tif 000017
【図１６】
2005142493.tif 000018
【図１７】
2005142493.tif 000019
【図１８】
2005142493.tif 000020
【図１９】
2005142493.tif 000021
【図２０】
2005142493.tif 000022
【図２１】
2005142493.tif 000023
【図２２】
2005142493.tif 000024
【図２３】
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【図２４】
2005142493.tif 000026
【図２５】
2005142493.tif 000027
【図２６】
2005142493.tif 000028
【図２７】
2005142493.tif 000029
【図２８】
2005142493.tif 000030
【図２９】
2005142493.tif 000031
【図３０】
2005142493.tif 000032
【図３１】
2005142493.tif 000033
【図３２】
2005142493.tif 000034
【図３３】
2005142493.tif 000035
【図３４】
2005142493.tif 000036
【図３５】
2005142493.tif 000037
【図３６】
2005142493.tif 000038
【図３７】
2005142493.tif 000039
【図３８】
2005142493.tif 000040
【図３９】
2005142493.tif 000041
【図４０】
2005142493.tif 000042
【図４１】
2005142493.tif 000043
【図４２】
2005142493.tif 000044
【図４３】
2005142493.tif 000045
【図４４】
2005142493.tif 000046
【図４５】
2005142493.tif 000047
【図４６】
2005142493.tif 000048
【図４７】
2005142493.tif 000049
【図４８】
2005142493.tif 000050
【図４９】
2005142493.tif 000051
【図５０】
2005142493.tif 000052
【図５１】
2005142493.tif 000053
【図５２】
2005142493.tif 000054
【図５３】
2005142493.tif 000055
【図５４】
2005142493.tif 000056
【図５５】
2005142493.tif 000057
【図５６】
2005142493.tif 000058
【図５７】
2005142493.tif 000059
【図５８】
2005142493.tif 000060
【図５９】
2005142493.tif 000061
【図６０】
2005142493.tif 000062
【図６１】
2005142493.tif 000063
【図６２】
2005142493.tif 000064
【図６３】
2005142493.tif 000065
【図６４】
2005142493.tif 000066
【図６５】
2005142493.tif 000067
【図６６】
2005142493.tif 000068
【図６７】
2005142493.tif 000069
【図６８】
2005142493.tif 000070
【図６９】
2005142493.tif 000071
【図７０】
2005142493.tif 000072
【図７１】
2005142493.tif 000073
【図７２】
2005142493.tif 000074
【図７３】
2005142493.tif 000075
【図７４】
2005142493.tif 000076
【図７５】
2005142493.tif 000077
【図７６】
2005142493.tif 000078
【図７７】
2005142493.tif 000079
【図７８】
2005142493.tif 000080
【図７９】
2005142493.tif 000081
【図８０】
2005142493.tif 000082
【図８１】
2005142493.tif 000083
【図８２】
2005142493.tif 000084
【図８３】
2005142493.tif 000085
【図８４】
2005142493.tif 000086
【図８５】
2005142493.tif 000087
【図８６】
2005142493.tif 000088
【図８７】
2005142493.tif 000089
【図８８】
2005142493.tif 000090
【図８９】
2005142493.tif 000091
【図９０】
2005142493.tif 000092
【図９１】
2005142493.tif 000093
【図９２】
2005142493.tif 000094
【図９３】
2005142493.tif 000095
【図９４】
2005142493.tif 000096
【図９５】
2005142493.tif 000097
【図９６】
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