(57)【要約】【課題】信頼性を向上できる半導体装置およびその製造方法を提供することを目的としている。【解決手段】半導体装置は、半導体基板２１の主表面上に設けられたゲート絶縁膜２３と、前記ゲート絶縁膜上に設けられたゲート電極２４と、前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサ２５と、前記ゲート電極の他方の側面に接して設けられた第１スペーサ２６−２と、前記第１オフセットスペーサに接して設けられた第２スペーサ２６−１と、前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられたソース領域２８、ドレイン領域２７−１、２７−２とを具備し、前記ソース領域２８は、前記ドレイン領域よりも深い位置ｄ４に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高いことを特徴とする。【選択図】      図８
2005268620.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサと、
前記ゲート電極の他方の側面に接して設けられた第１スペーサと、
前記第１オフセットスペーサに接して設けられた第２スペーサと、
前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられた第１ソース領域、第１ドレイン領域と、
前記第１ソース領域に隣接して設けられた第２ソース領域と、
前記第１ドレイン領域に隣接して設けられた第２ドレイン領域とを具備し、
前記第２ソース領域は、前記第１ソース領域よりも深い位置に設けられ、かつ前記第２ソース領域の不純物濃度は、前記第１ソース領域の不純物濃度よりも高く、
前記第１ソース領域は、前記第１ドレイン領域よりも深い位置に設けられ、かつ前記第１ソース領域の不純物濃度は、前記第１ドレイン領域の不純物濃度よりも高いこと
を特徴とする半導体装置。
【請求項２】
半導体基板の主表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサと、
前記ゲート電極の他方の側面に接して設けられた第１スペーサと、
前記第１オフセットスペーサに接して設けられた第２スペーサと、
前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられたソース領域、ドレイン領域とを具備し、
前記ソース領域は、前記ドレイン領域よりも深い位置に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高いこと
を特徴とする半導体装置。
【請求項３】
前記ゲート絶縁膜および第１オフセットスペーサは一体化され、
前記ゲート電極と第１スペーサとの間に設けられた第２オフセットスペーサと、
前記ゲート絶縁膜と一体化された第１オフセットスペーサの側面に接して設けられた第３オフセットスペーサとを更に具備し、
前記第１オフセットスペーサの膜厚は、前記第２オフセットスペーサの膜厚よりも厚いか、またはほぼ同一であること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面中に素子分離膜を形成し、素子領域を形成する工程と、
前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程と、
前記素子領域上および前記ダミーパターン層上に沿ってオフセットスペーサ材を形成する工程と、
前記オフセットスペーサ材をエッチバックし、前記ダミーパターン層の側壁に接する第１オフセットスペーサを形成する工程と、
前記素子領域上、前記第１オフセット領域上、および前記ダミーパターン層上に沿ってゲート絶縁膜材を形成する工程と、
前記絶縁膜上にゲート電極材を形成する工程と、
全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ダミーパターン層をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第１ソース領域を形成する工程と、
前記ダミーパターン層を除去する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域よりも浅い位置に第１ドレイン領域を形成する工程と、
前記ゲート電極の側壁に第１スペーサを形成し、前記第１オフセットスペーサの側壁に第２スペーサを形成する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域および第１ドレイン領域よりも深い位置に第２ソース領域、第２ドレイン領域を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項５】
前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程の後に、前記素子領域上および前記ダミーパターン層上に沿って絶縁膜材を形成する工程と、
前記絶縁膜材上にゲート電極材を形成する工程と、
全面の異方性エッチングを行い、前記ダミーパターン層の側壁に接し前記ゲート絶縁膜および前記オフセットスペーサとして働き、前記ゲート絶縁膜と前記オフセットスペーサとが一体化された絶縁膜およびゲート電極を形成する工程と、
前記素子領域上、前記ゲート電極上、前記ゲート絶縁膜と前記オフセットスペーサとが一体化された絶縁膜上、およびダミーパターン層上に沿って前記第１オフセットスペーサよりも膜厚が薄いかほぼ同一の第２オフセットスペーサ材を形成する工程と、
全面の異方性エッチングを行い、前記ゲート電極の側壁に第２オフセットスペーサを形成する工程と、
前記ダミーパターン層をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第３ソース領域を形成する工程と、
前記ダミーパターン層を除去する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域よりも浅い位置に第３ドレイン領域を形成する工程と、
前記ゲート電極の側壁に第１スペーサを形成し、前記第１オフセットスペーサの側壁に第２スペーサを形成する工程と、
前記第１スペーサおよび第２スペーサをマスクとして、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記第３ソース領域よりも浅く、前記第３ドレイン領域よりも深い位置に第４ドレイン領域を形成し、ドレイン側のみＬＤＤ構造を形成する工程とを更に具備すること
を特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、例えば、オフセットスペーサ（offset-spacer ）を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等に適用されるものである。
【背景技術】
【０００２】
従来より、ドレイン耐圧の向上等のために、ゲートとソースの間隔よりも、ゲートとドレインとの間隔を大きくした、いわゆるオフセット（offset）構造を利用した半導体装置が提案されている（例えば、非特許文献１参照）。
【０００３】
以下、図４１乃至図４３を用いて、より具体的に従来の半導体装置及びその製造方法について説明する。図４１は、従来の半導体装置を示す断面構造図である。図４１に示すように、従来の半導体装置は、ゲート電極１２の側壁に左右等しい形状、かつ同一の材料、例えば、シリコン酸化膜等によりオフセットスペーサ（offset-spacer）１１が形成されている。さらに、ソース１３／ドレイン１４として働く不純物拡散領域も左右等しい形状、かつその不純物濃度および深さも同一である。上記オフセットスペーサ１１は、通常ゲート電極１２の左右に配置され、シリコン酸化膜等の材料により例えば４ｎｍ程度の厚みで形成される。さらにオフセットスペーサ１１は、浅い不純物拡散領域（extension領域）への不純物注入をゲート電極１２から離し、動作時においては空乏層の広がりを抑えることにより、ショートチャネル効果を緩和するはたらきがある。
【０００４】
しかしながら、近年のセルサイズのますますの微細化により、上記のような構成であると、ショートチャネル効果を十分に緩和することできない場合がある。即ち従来の構成では、高電界が印加されるドレイン１４側のオフセットスペーサ１１の膜厚が十分でなく、かつソース１３及びドレイン１４として働く不純物濃度および深さも同一である。その結果、空乏層の広がりを十分に抑えることができず、ショートチャネル効果を十分に緩和することができず、動作マージンが低下し、信頼性が低下するという問題がある。
【０００５】
次に、図４２および図４３を用いて従来の半導体装置の製造方法について説明する。まず、全面上に等方的にオフセットスペーサの材料１５を堆積成長させる。
【０００６】
続いて、図４３に示すように、オフセットスペーサの材料１５をエッチバックすることにより、ゲート電極１２の側壁に残存させて、オフセットスペーサ１１を形成している。このため、ゲート電極１２の左右でオフセットスペーサ１１の膜厚を変える事ができない。さらに、同一の材料を用いてしかオフセットスペーサ１１を形成することができない。
【０００７】
さらに、イオン注入法により、ソース１３／ドレイン１４として働く浅い不純物拡散領域（extension領域）１６を形成する。そのため、浅い不純物拡散領域（extension領域）１６を形成するイオン注入工程の際においても、ゲート電極１２の左右で異なるプロファイルを有する不純物拡散領域１６を製造することができない。
【０００８】
以上のように、従来の半導体装置の製造方法であると、オフセットスペーサの膜厚および材料を容易に選択し、かつ不純物拡散領域の深さおよび濃度を容易に選択することができない、即ち、選択性が狭いという問題がある。その結果、オフセットスペーサおよび不純物拡散領域の最適な値を選択することができず、信頼性が低下するという問題がある。
【０００９】
上記のように従来の半導体装置では、ショートチャネル効果を十分に緩和することができないため、信頼性が低下するという事情があった。
【００１０】
さらに、従来の半導体装置の製造方法では、オフセットスペーサおよび不純物拡散領域の選択性が狭いため、各々の最適な値を選択することができず、信頼性が低下するという事情があった。
【非特許文献１】Electron Devices Meeting, 2002. IEDM '02. Digest. International ， 8-11 Dec. 2002，  P.639 - 642  ，“14 nm gate length CMOSFETs utilizing low thermal budget process with poly-SiGe and Ni salicide”  ，  Hokazono, A.; Ohuchi, K.; Takayanagi, M.; Watanabe, Y.; Magoshi, S.; Kato, Y.;Shimizu, T.; Mori, S.; Oguma, H.; Sasaki, T.; Yoshimura, H.; Miyano, K.; Yasutake, N.; Suto, H.; Adachi, K.; Fukui, H.; Watanabe, T.; Tamaoki, N.; Toyoshima, Y.; Ishiuchi, H.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は上記のような事情に鑑みてなされたもので、ショートチャネル効果を十分に緩和し、信頼性が向上できる半導体装置を提供することを目的とする。
【００１２】
さらに、オフセットスペーサおよび不純物拡散領域の選択性を広くし、各々の最適な値を選択し、信頼性が向上できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の一態様によれば、半導体基板の主表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサと、前記ゲート電極の他方の側面に接して設けられた第１スペーサと、前記第１オフセットスペーサに接して設けられた第２スペーサと、前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられた第１ソース領域、第１ドレイン領域と、前記第１ソース領域に隣接して設けられた第２ソース領域と、前記第１ドレイン領域に隣接して設けられた第２ドレイン領域とを具備し、前記第２ソース領域は、前記第１ソース領域よりも深い位置に設けられ、かつ前記第２ソース領域の不純物濃度は、前記第１ソース領域の不純物濃度よりも高く、前記第１ソース領域は、前記第１ドレイン領域よりも深い位置に設けられ、かつ前記第１ソース領域の不純物濃度は、前記第１ドレイン領域の不純物濃度よりも高い半導体装置を提供できる。
【００１４】
この発明の一態様によれば、半導体基板の主表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサと、前記ゲート電極の他方の側面に接して設けられた第１スペーサと、前記第１オフセットスペーサに接して設けられた第２スペーサと、前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられたソース領域、ドレイン領域とを具備し、前記ソース領域は、前記ドレイン領域よりも深い位置に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高い半導体装置を提供できる。
【００１５】
また、この発明の一態様によれば、半導体基板の主表面中に素子分離膜を形成し、素子領域を形成する工程と、前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程と、前記素子領域上および前記ダミーパターン層上に沿ってオフセットスペーサ材を形成する工程と、前記オフセットスペーサ材をエッチバックし、前記ダミーパターン層の側壁に接する第１オフセットスペーサを形成する工程と、前記素子領域上、前記第１オフセット領域上、および前記ダミーパターン層上に沿ってゲート絶縁膜材を形成する工程と、前記絶縁膜上にゲート電極材を形成する工程と、全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、前記ダミーパターン層をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中にソース領域を形成する工程と、前記ダミーパターン層を除去する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中にドレイン領域を形成する工程と、前記ゲート電極の側壁に第１スペーサを形成し、前記第１オフセットスペーサの側壁に第２スペーサを形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１６】
この発明の半導体装置によれば、ショートチャネル効果を緩和し、信頼性を向上できる。
【００１７】
この発明の半導体装置の製造方法によれば、オフセットスペーサおよび不純物拡散領域の選択性を広くし、各々の最適な値を選択することにより、信頼性を向上できる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１９】
［第１の実施形態］
まず、図１乃至図７を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法について説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面構造図である。
【００２０】
図１に示すように、半導体基板２１の素子分離領域２２により分離された主表面上に、ゲート絶縁膜２３が設けられ、ゲート絶縁膜２３上にゲート電極２４が設けられている。半導体基板２１上におけるゲート電極２４の一方の側面に接するようにオフセットスペーサ２５が設けられ、オフセットスペーサ２５の側面に接してスペーサ（第２スペーサ）２６−１が設けられている。ゲート電極２４の他方の側面に接してスペーサ（第１スペーサ）２６−２が設けられている。半導体基板２１の主表面上の全面に、層間絶縁膜２９が設けられている。
【００２１】
従って、ゲート電極２４の一方の側壁として形成されるオフセットスペーサ２５およびスペーサ２６−１の合計の膜厚は、他方の側壁となるスペーサ２６−２の膜厚よりも厚く設けられている。
【００２２】
また、ゲート電極２４のチャネル方向に沿った幅は、例えば、２０ｎｍ〜４０ｎｍ程度であり、オフセットスペーサ２５のチャネル方向に沿った幅は、例えば、６ｎｍ程度である。オフセットスペーサは、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、シリコン窒化（ＳｉＮ）膜、ＳｉＣ膜等により形成されている。
【００２３】
スペーサ２６−１の下方の半導体基板２１中にゲート電極２４とオフセットスペーサ２５を挟むように、半導体基板２１と異なる導電型の不純物拡散領域（第１ドレイン領域）２７−１が設けられている。上記不純物拡散領域２７−１に隣接して不純物拡散領域（第２ドレイン領域）２７−２が設けられている。
【００２４】
スペーサ２６−２の下方の半導体基板２１中にゲート電極２４とオフセットスペーサ２５を挟むように、半導体基板２１と異なる導電型の不純物拡散領域（第１ソース領域）２８−１が設けられている。上記不純物拡散領域２８−１に隣接して不純物拡散領域（第２ソース領域）２８−２が設けられている。
【００２５】
不純物拡散領域２８−１は、不純物拡散領域２７−１が設けられる位置ｄ２に比べ深い位置ｄ１に形成され、かつその濃度が不純物拡散領域２７−１よりも高くなるように設けられている。不純物拡散領域２８−２は、不純物拡散領域２８−１が設けられる位置ｄ１に比べ深い位置ｄ３に形成され、かつその濃度が不純物拡散領域２８−１よりも高くなるように設けられている。また、不純物拡散領域２７−２は、上記位置ｄ３に形成されている。
【００２６】
即ち、不純物拡散領域２８−２、２８−１、２７−２、２７−１が設けられる位置は、ｄ３＞ｄ１＞ｄ２なる関係を有している。ここで、例えば、ｄ１は２５ｎｍ程度、ｄ２は１５ｎｍ程度、ｄ３は９０ｎｍ程度であることが望ましい。
【００２７】
また、動作の際においては、上記不純物拡散領域２７−１、２７−２は、所定の電位が印加されるドレインとして働く。一方、不純物拡散領域２８−１、２８−２は、所定の固定電位（例えば、Ｖｓｓ、Ｖｄｄ）が印加されるソースとして働く。
【００２８】
上記のように、ゲート電極２４のドレイン側の側面に接するようにオフセットスペーサ２５が設けられている。そのため、ゲート電極２４および不純物拡散領域２７−１、２７−２に電界が印加された場合であっても、ゲート電極２４と不純物拡散領域２７−１、２７−２とが隔離され、ドレイン側の空乏層の形成が抑制される。そのため、ドレイン側のショートチャネル効果を緩和することができる。
【００２９】
また、浅い不純物拡散領域（extension領域）２７−１、２８−１は、不純物拡散領域２７−２、２８−２に比べ、浅くその濃度が薄い、いわゆるＬＤＤ（Lightly Doped Drain）構造である。その結果、不純物拡散領域２７−１とオフセットスペーサ２５との接合部近傍、および不純物拡散領域２８−１とゲート絶縁膜２３との接合部近傍における電界集中を回避することができる。上記構造によれば、例えば、チャネル長が２０ｎｍ程度のような極めて微細化された半導体装置であっても、深い位置ｄ３での不純物拡散領域２７−２、２８−２間で発生し得るパンチスルーを防止することができる。そのため、微細化された半導体装置に対して有効である。
【００３０】
また、電位が印加されドレインとなる不純物拡散領域２７−１は、最も浅い位置ｄ２に設けられその濃度が低くなるように形成されている。そのため、空乏層の伸びを押さえ、ショートチャネル効果を緩和することができる。
【００３１】
一方、不純物拡散領域２８−１は、不純物拡散領域２７−１が設けられる位置ｄ２に比べ深い位置ｄ１に形成され、かつその濃度が不純物拡散領域２７−１よりも高くなるように設けられている。そのため、不純物拡散領域２８−１の抵抗値および寄生抵抗を低減することができる。
【００３２】
次に、図２乃至図７を用いてこの発明の第１の実施形態に係る半導体装置の製造方法について、図１に示した半導体装置を例に挙げて説明する。
【００３３】
まず、図２に示すように、周知の工程を用いて半導体基板２１上に素子分離膜２２を形成する。さらに、半導体基板２１中に不純物を選択的に導入しｗｅｌｌ領域を形成し、しきい値調整を行う。
【００３４】
次にゲート電極２４を形成するためのダミーパターン層を形成する。全面上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン窒化膜を１００ｎｍ程度堆積する。上記シリコン窒化膜上にフォトレジストを塗布し、例えば、フォトリソグラフィー法によりドレイン側となるべき領域上のシリコン窒化膜のみ残存するようなパターンを形成する（図示せず）。さらに、上記フォトレジストをマスクとし半導体基板２１をストップ層として全面に、例えば、ＲＩＥ（Reactive Ion Etching）法等による異方性エッチングを行い、シリコン窒化膜を異方性エッチングする。さらにフォトレジストを除去し、ダミーパターン層となるシリコン窒化膜３０を形成する。ゲート電極は上記ダミーパターン層となるシリコン窒化膜３０の側面に形成される。
【００３５】
続いて、図３に示すように半導体基板上およびシリコン窒化膜３０上に沿って、例えば、ＣＶＤ法によりシリコン酸化膜３１を堆積形成する。
【００３６】
続いて、図４に示すように、全面に、例えば、ＲＩＥ法等により異方性エッチングを行うことにより、上記シリコン酸化膜３１をエッチングし、シリコン窒化膜３０の側壁に接するオフセットスペーサ２５を形成する。
【００３７】
続いて、例えば、熱酸化法によりゲート酸化を行い、全面上にシリコン酸化膜を１０ｎｍ程度形成する。さらに、ゲート電極として半導体基板２１上に、例えば、ＣＶＤ法によりポリシリコンを３０ｎｍ程度堆積する。さらに、図５に示すように、全面に、例えば、ＲＩＥ法により異方性エッチングを行い、ゲート絶縁膜２３およびゲート電極２４を自己整合的に形成する。
【００３８】
次に、ダミーパターン層となるシリコン窒化膜３０を残した状態で、浅い不純物拡散領域（extension領域）を形成するための不純物導入を行う。即ち、ダミーパターン層となるシリコン窒化膜３０をマスクとして、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物を導入し、半導体基板２１中に不純物拡散領域２８−１を形成する。上記イオン注入工程の際において、加速電圧を選択等することにより不純物拡散領域２８−１を半導体基板２１中の浅い位置ｄ１にまで達するように形成する。上記の工程において、ダミーパターン層となるシリコン窒化膜３０の存在する領域では、シリコン窒化膜３０がマスクの役割を果たし半導体基板２１中への不純物導入が行われない。
【００３９】
続いて、図６に示すように、ダミーパターン層となるシリコン窒化膜３０を除去する。さらに再度全面に、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物導入し、不純物拡散領域２７−１を形成する。上記イオン注入工程の際においては、加速電圧を上記不純物拡散領域２８−１を形成するイオン注入工程よりも低く選択等することにより半導体基板２１中の浅い位置ｄ２に薄い濃度の不純物拡散領域２７−１を形成する。一方、不純物拡散領域２８−１は、深さｄ１は変化せず、不純物拡散領域２７−１よりもその不純物濃度が高く形成される。
【００４０】
続いて、図７に示すように、半導体基板２１上、ゲート電極２４上、オフセットスペーサ上に、例えば、ＣＶＤ法によりＴＥＯＳ膜等を堆積し、ＲＩＥ法により上記ＴＥＯＳ膜等をエッチバックすることによりゲート電極２４の側壁に残存し、スペーサ２６−１およびスペーサ２６−２を形成する。さらに、スペーサ２６−１、２６−２をマスクとして全面に、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物導入し、半導体基板２１中に不純物拡散領域２７−２、２８−２を形成する。上記イオン注入工程の際において、加速電圧を高く選択等することにより不純物拡散領域２７−２、２８−２を半導体基板２１中の深い位置ｄ３にまで達するように形成する。さらにこの工程により、スペーサ２６−１、２６−２のいずれの下方の半導体基板中２１にも、いわゆるＬＤＤ構造の不純物拡散領域を形成する。次に全面上に、例えば、ＣＶＤ法によりシリコン酸化膜等を堆積形成することにより、層間絶縁膜２９を形成する。以上の工程により、図１に示す半導体装置を製造できる。
【００４１】
上記に示すように、浅い不純物拡散領域（extension領域）２８−１を形成する工程の際には、ダミーパターン層のシリコン窒化膜３０をマスクとして用いて形成するため、ドレイン側とは関係なく、印加電圧を高く選択すること等により、位置ｄ１に不純物濃度を濃くするように、独立に形成することができる。さらに、シリコン窒化膜３０を除去した後、一方の浅い不純物拡散領域（extension領域）２７−１を形成する。この工程の際においても、印加電圧を低く選択すること等により、位置ｄ２に不純物濃度を低くするように、独立に形成することができる。そのため、ショートチャネル効果を緩和する等の諸事情に最適な不純物拡散領域２７−１、２８−１位置および濃度等を容易に選択することができる。
【００４２】
さらに、深い不純物拡散領域２７−２、２８−２を形成する工程の際には、スペーサ２６−１、２６−２をマスクとして自己整合的に形成する。そのため、浅い不純物拡散領域２７−１、２７−１とは独立に、印加電圧を高く選択すること等により、深い位置ｄ３に不純物濃度を濃くするように形成することができる。そのため、位置および濃度等を容易に選択することができる。
【００４３】
また、オフセットスペーサ２５を形成する工程の際には、オフセットスペーサ２５となる材料３１を独立に形成するため、その反応条件を選択等し、ショートチャネル効果を緩和できるオフッセットスペーサ２５の所望の材料および膜厚等を容易に選択することができる。
【００４４】
以上のように、浅い不純物拡散領域２７−１、２８−１、深い不純物拡散領域２７−２、２８−２、およびオフセットスペーサ２５の材料、位置、濃度等をそれぞれ独立に形成することができる。そのため、オフセットスペーサ２５および不純物拡散領域２７−１、２７−２、２８−１、２８−２の選択性を広くし、各々に最適な値を選択できるため、信頼性を向上できる。
【００４５】
［第２の実施形態］
次に、図８乃至図１３を用いて、この発明の第２の実施形態に係る半導体装置およびその製造方法について説明する。図８は、第２の実施形態に係る半導体装置を模式的に示す断面構造図である。以下の説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００４６】
図８に示すように、半導体基板２１の素子分離領域２２により分離された主表面上に、ゲート絶縁膜２３が設けられ、ゲート絶縁膜２３上にゲート電極２４が設けられている。半導体基板２１上におけるゲート電極２４の一方の側面に接するようにオフセットスペーサ２５が設けられ、オフセットスペーサ２５の側面に接してスペーサ２６−１が設けられている。ゲート電極２４の他方の側面に接してスペーサ２６−２が設けられている。半導体基板２１の主表面上の全面に、層間絶縁膜２９が設けられている。
【００４７】
スペーサ２６−２、２６−１の下方の半導体基板２１中にはそれぞれ、半導体基板２１と異なる導電型の不純物拡散領域２８および不純物拡散領域２７−１、２７−２が設けられている。不純物拡散領域２８は、不純物拡散領域２７−１、２７−２に比べ、深い位置ｄ４に形成され、かつその濃度が濃くなるように設けられている。不純物拡散領域２７−２は、不純物拡散領域２８に比べ、浅い位置ｄ５に形成され、かつその濃度が薄くなるように設けられている。即ち、不純物拡散領域２８が設けられる位置ｄ４と、不純物拡散領域２７−２とが設けられる位置ｄ５とは、ｄ４＞ｄ５なる関係を有している。また、不純物拡散領域２７−１は、不純物拡散領域２７−２に比べ浅い位置に形成され、かつその濃度が最も薄い。
【００４８】
また、動作の際においては、上記不純物拡散領域２７−１、２７−２は、所定の電位が印加されるドレインとして働く。一方、不純物拡散領域２８は、所定の固定電位（例えば、Ｖｓｓ、Ｖｄｄ）が印加されるソースとして働く。
【００４９】
上記のように、ゲート電極２４のドレイン側の側面に接するようにオフセットスペーサ２５が設けられている。そのため、ゲート電極２４および不純物拡散領域２７−１、２７−２に電界が印加された場合であっても、ゲート電極２４と不純物拡散領域２７−１、２７−２とが隔離され、ドレイン側の空乏層の形成が抑制される。そのため、ドレイン側のショートチャネル効果を緩和することができる。
【００５０】
また、ドレインとなる不純物拡散領域のうち不純物拡散領域２７−１は、不純物拡散領域２７−２に比べ、浅くその濃度が薄い、いわゆるＬＤＤ構造を有している。その結果、不純物拡散領域２７−１とオフセットスペーサ２５との接合部近傍における電界集中を回避することができ、ドレイン側のショートチャネル効果を緩和することができる。
【００５１】
さらに、不純物拡散領域２８は、深い位置ｄ４にその濃度が濃くなるように設けられている。そのため、不純物拡散領域２８の抵抗値および寄生抵抗を低減し、かつ空乏層の形成が抑制される。そのため、ソース側のショートチャネル効果を緩和することができる。
【００５２】
次に、図９乃至図１３を用いてこの発明の第２の実施形態に係る半導体装置の製造方法について、図８に示した半導体装置を例に挙げて説明する。第２の実施形態は上記のように、ゲート電極２４の一方の側面に接するオフセットスペーサ２５を有するため、側壁の膜厚が左右で異なる半導体装置の製造方法を説明する。
【００５３】
まず、図９に示すように、周知の工程を用いて半導体基板２１上に素子分離膜２２を形成する。さらに、半導体基板２１中に不純物を選択的に導入しｗｅｌｌ領域を形成し、しきい値調整を行う。
【００５４】
次にゲート電極２４を形成するためのダミーパターン層を形成する。全面上に、例えば、ＣＶＤ法を用いてシリコン窒化膜を１００ｎｍ程度堆積する。上記シリコン窒化膜上にフォトレジストを塗布し、例えば、フォトリソグラフィー法によりドレイン側となるべき領域上のシリコン窒化膜のみ残存するようなパターンを形成する（図示せず）。さらに、上記フォトレジストをマスクとし半導体基板２１をストップ層として全面に、例えば、ＲＩＥ法等による異方性エッチングを行い、シリコン窒化膜を異方性エッチングする。さらにフォトレジストを除去し、ダミーパターン層となるシリコン窒化膜３０を形成する。ゲート電極は上記ダミーパターン層となるシリコン窒化膜３０の側面に形成される。
【００５５】
続いて、図１０に示すように半導体基板上およびシリコン窒化膜３０上に沿って、例えば、ＣＶＤ法によりシリコン酸化膜３１を堆積形成する。
【００５６】
続いて、図１１に示すように、全面に、例えば、ＲＩＥ法等により異方性エッチングを行うことにより、上記シリコン酸化膜３１をエッチングし、シリコン窒化膜３０の側壁に接するオフセットスペーサ２５を形成する。
【００５７】
続いて、例えば、熱酸化法によりゲート酸化を行い、全面上にシリコン酸化膜を１０ｎｍ程度形成する。さらに、ゲート電極として半導体基板２１上に、例えば、ＣＶＤ法によりポリシリコンを３０ｎｍ程度堆積する。さらに、図１２に示すように、全面に、例えば、ＲＩＥ法により異方性エッチングを行い、ゲート絶縁膜２３およびゲート電極２４を自己整合的に形成する。
【００５８】
次に、ダミーパターン層となるシリコン窒化膜３０を残した状態で、浅い不純物拡散領域（extension領域）を形成するための不純物導入を行う。即ち、ダミーパターン層となるシリコン窒化膜３０をマスクとして、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物を導入し、半導体基板２１中に不純物拡散領域３２を形成する。上記イオン注入工程の際において、加速電圧を高く選択等することにより不純物拡散領域３２を半導体基板２１中の深い位置ｄ４にまで達するように形成する。上記の工程において、ダミーパターン層となるシリコン窒化膜３０の存在する領域では、シリコン窒化膜３０がマスクの役割を果たし半導体基板２１中への不純物導入が行われない。
【００５９】
続いて、図１３に示すように、ダミーパターン層となるシリコン窒化膜３０を除去する。さらに再度全面に、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物導入し、不純物拡散領域２７−１および不純物拡散領域２８を形成する。上記イオン注入工程の際においては、加速電圧を低く選択等することにより半導体基板２１中の浅い位置に薄い濃度の不純物拡散領域２７−１を形成し、重ねて不純物が導入されることにより不純物拡散領域２７−１よりも濃い濃度の不純物拡散領域２８を形成する。
【００６０】
さらに半導体基板２１上、ゲート電極２４上、オフセットスペーサ上に、例えば、ＣＶＤ法によりＴＥＯＳ膜等を堆積し、ＲＩＥ法により上記ＴＥＯＳ膜等をエッチバックすることによりゲート電極２４の側壁に残存し、スペーサ２６−１およびスペーサ２６−２を形成する。さらに、スペーサ２６−１、２６−２をマスクとして全面に、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物導入し、半導体基板２１中に不純物拡散領域２７−２を形成する。上記イオン注入工程の際において、加速電圧を低く選択等することにより不純物拡散領域２７−２を半導体基板２１中の浅い位置ｄ５にまで達するように形成する。さらにこの工程により、スペーサ２６−２の下方の半導体基板中２１のみ、いわゆるＬＤＤ構造の不純物拡散領域を形成する。次に全面上に、例えば、ＣＶＤ法によりシリコン酸化膜等を堆積形成することにより、層間絶縁膜２９を形成する。以上の工程により、図８に示す半導体装置を製造できる。
【００６１】
上記のように、ダミーパターン層となるシリコン窒化膜３０の下に形成され、ドレイン領域の一部として働く不純物拡散領域２７−１は、１回のみの不純物導入によってプロファイルを決定する。一方、ドレイン領域として働く不純物拡散領域２８は、少なくとも２回以上の不純物導入の合計によってプロファイルを決定する。
【００６２】
上記のような工程により、ソースとして働く不純物拡散領域２８は、深い位置ｄ４に形成され、かつドレインとして働く不純物拡散領域２７−１、２７−２に対して不純物濃度を高く設定することができる。そのため、不純物拡散領域２８の抵抗値および寄生容量が低減する。その結果、ドレインとして働く不純物拡散領域２７−１、２７−２にかかる電界を変えることなく、ソースとして働く不純物拡散領域２８の抵抗を低く抑えることができる。
【００６３】
さらに、ダミーパターン層のシリコン窒化膜３０を形成した後、オフセットスペーサ２５、ゲート電極２４、および不純物拡散領域２８を形成する。上記オフセットスペーサ２５を形成する工程の際には、反応条件を選択等し、ショートチャネル効果を緩和できるオフッセットスペーサ２５の所望の材料および膜厚等を容易に選択することができる。また、不純物拡散領域２８を形成する工程の際には、ダミーパターン層のシリコン窒化膜３０をマスクとして形成するため、他方の不純物拡散領域２７−１、２７−２とは関係なく、印加電圧等を高く選択すること等により、深い位置ｄ４に不純物濃度を濃くするように、独立に形成することができる。
【００６４】
以上のように、オフセットスペーサ２５および不純物拡散領域２８の材料、膜厚、位置等をそれぞれ独立に形成することができる。そのため、オフセットスペーサ２５および不純物拡散領域２８の選択性を広くし、各々に最適な値を選択できるため、信頼性が向上できる。
【００６５】
［第３の実施形態］
次に、図１４乃至図１６を用いてこの発明の第３の実施形態に係る半導体装置およびその製造方法について説明する。以下の実施形態の説明において、上記第２の実施形態と重複する部分の説明を省略し、相違する部分について詳しく説明する。
【００６６】
図１４は、この発明の第３の実施形態に係る半導体装置の例を模式的に示す断面構造図である。図１４に示すように本実施形態では、ゲート電極２４の両側面に接するように第１オフセットスペーサ２５−１および第２オフセットスペーサ２５−２が設けられている。
【００６７】
また、ゲート電極２４のチャネル方向に沿った幅は、例えば、４０ｎｍ程度である。第１オフセットスペーサ２５−１のチャネル方向に沿った幅は、例えば、１２ｎｍ程度であり、第２オフセットスペーサの幅は、例えば、５ｎｍ程度である。上記のように、第１オフセットスペーサ２５−１の幅は、第２オフセットスペーサ２６−２の幅とほぼ同一であるか、大きくなることが望ましい。
【００６８】
さらに、第１、第２オフセットスペーサ２５−１、２５−２は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、シリコン窒化（ＳｉＮ）膜、ＳｉＣ膜等により設けられている。従って、第１、第２オフセットスペーサ２５−１、２５−２は同一または異なる材料を組み合わせて形成することも可能である。
【００６９】
上記のような構成によれば、第２の実施形態と同様の効果が得られる。さらに、ソースとして働く不純物拡散領域２８の側にも第２オフセット２５−２が設けられているため、不純物拡散領域２８の側のショートチャネル効果を緩和することができる。さらに、第１オフセットスペーサ２５−１の幅は、第２オフセットスペーサ２６−２の幅よりも大きくいために、不純物拡散領域２７−１、２７−２の側の空乏層の拡大をより抑え、ショートチャネル効果をより緩和することができる。
【００７０】
次に、図１５および図１６を用いて第３の実施形態に係る半導体装置の製造方法について、
図１４で示した半導体装置を例に挙げて説明する。
【００７１】
まず、図１５に示すように、第２の実施形態と同様の工程により、半導体基板２１の主表面上に、素子分離膜２２、ゲート絶縁膜２３、ゲート電極２４、第１オフセットスペーサ２５−１、ダミーパターン層となるシリコン窒化膜３０を形成する。
【００７２】
続いて、半導体基板２１上、ゲート電極２４上、第１オフセットスペーサ２５−１上、およびシリコン窒化膜３０上に、例えば、ＣＶＤ法によりシリコン酸化膜を５ｎｍ程度堆積する。さらに、図１５に示すように、上記堆積したシリコン酸化膜を、例えば、ＲＩＥ法により異方性エッチングすることにより、ゲート電極の側壁に接する第２オフセットスペーサ２５−２を形成する。ここで、第２オフセットスペーサ２５−２の材料、膜厚等は、例えば、上記ＣＶＤ法における反応条件等を選択することにより、最初に形成した第１オフセットスペーサ２５−１の材料の種類、膜厚に関係なく独立に設定することができる。
【００７３】
上記第１、第２オフセットスペーサ２５−１、２５−２、ゲート電極２４、シリコン窒化膜３０をマスクとして、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物を導入することにより、基板２１中に不純物拡散領域２８を形成する。上記イオン注入工程においては、加速電圧を高く選択等することにより半導体基板２１中の深い位置ｄ４まで導入する。
【００７４】
続いて、図１６に示すように例えば、シリコン窒化膜の選択エッチングによりダミーパターン層となるシリコン窒化膜３０を除去する。さらに、ゲート電極２４、第１、第２オフセットスペーサ２５−１、２５−２をマスクとして、例えば、イオン注入法により半導体基板２１中に不純物拡散領域２７−１を形成する。上記イオン注入工程においては、加速電圧を低く選択等することにより半導体基板２１の浅い位置に薄い濃度の不純物を導入する。
【００７５】
以下、第２の実施形態と同様の工程により、図１４で示したゲート電極２４の左右でオフセットスペーサの膜厚が異なる構造を有する半導体装置を製造ことができる。
【００７６】
上記のような工程によれば、第２の実施形態と同様の効果を得ることができる。さらに、第２オフセットスペーサ２５−２を形成する工程は、材料、膜厚等が、例えば、上記ＣＶＤ法における反応条件等を選択することにより、最初に形成した第１オフセットスペーサ２５−１の材料の種類、膜厚に関係なく独立に設定することができる。
【００７７】
さらに、ドレイン領域として働く不純物拡散領域２７−１、２７−２、およびソース領域として働く不純物拡散領域２８に印加される電界の強さに応じて、第１、第２オフセットスペーサ２５−１、２５−２の材料、膜厚をそれぞれ独立に設定することができる。
【００７８】
その結果、製造コストの増加を招くことなく、不純物拡散領域２８、２７−１、２７−２、第１オフセットスペーサ２５−１、および第２オフセットスペーサ２５−２の選択性を広げ、各々の最適な値を選択することにより、信頼性を向上することができる。
【００７９】
［第４の実施形態］
次に、図１７乃至図１９を用いて第４の実施形態に係る半導体装置およびその製造方法を説明する。図１７は、第４の実施形態に係る半導体装置の例を模式的に示す断面構造図である。以下、上記第２の実施形態と重複する部分の説明を省略する。
【００８０】
図１７に示すように本実施形態では、半導体基板２１の主表面上に、ゲート電極２４の下面および側面に接するように絶縁膜３５が設けられている。絶縁膜３５は、上記オフセットスペーサおよびゲート絶縁膜とが同一の材質でかつ一体化されるように設けられている。従って、絶縁膜３５は、オフセットスペーサおよびゲート絶縁膜として働く。
【００８１】
絶縁膜３５は、例えば、ＴＥＯＳ膜、シリコン窒化膜、いわゆるHigh-k材料となるＨｆＯＮ膜等の高誘電率の堆積系絶縁膜により形成されることが望ましい。絶縁膜３５のチャネル方向に沿った幅は、例えば、３ｎｍ程度であり、上記各実施形態に示したオフセットスペーサの幅よりも薄く設けられていることが望ましい。
【００８２】
上記のような構成によれば、第２の実施形態と同様な効果を得ることができる。さらに、絶縁膜３５の幅が上記第１、第３の実施形態に示すオフセットスペーサよりも薄く設けられているため、チャネル方向のピッチを縮小することが出来る。
【００８３】
さらに、絶縁膜３５がいわゆるHigh-k材料となるＨｆＯＮ膜等の高誘電率の堆積系絶縁膜により形成されている場合は、ゲート絶縁膜の実効的な膜厚が増大することができ、ゲート電極２４のオーバーラップ容量を低減させることが可能となる。そのため、リーク電流を防止し、信頼性を向上することができる。
【００８４】
次に、図１８および図１９を用いて第４の実施形態に係る半導体装置の製造方法について説明する。
【００８５】
まず図１８に示すように、上記実施形態と同様の工程により、半導体基板２１の主表面上に、素子分離膜２２、ダミーパターン層となるシリコン窒化膜３０を形成する。
【００８６】
続いて半導体基板２１上、シリコン窒化膜３０上に、例えば、ＣＶＤ法により堆積系の高誘電率の絶縁膜であるハフニウムシリケート３６等を堆積する。さらに上記ハフニウムシリケート３６上に、例えば、ＣＶＤ法によりゲート電極となるポリシリコン３７等を堆積する。
【００８７】
続いて、図１９に示すように、全面に、例えば、ＲＩＥ法等の異方性エッチングを行うことにより、ゲート電極２４、ゲート絶縁膜およびオフセットとして働く絶縁膜３５を同時に形成する。
【００８８】
以下、上記第２の実施形態と同様の工程により、図１７に示す半導体装置を製造できる。
【００８９】
上記のような製造方法によれば、上記第２の実施形態と同様の効果を得ることができる。さらに、ゲート絶縁膜およびオフセットとして働く絶縁膜３５を同時に形成するため、製造工程を省略し、製造コストを低減することができる。
【００９０】
また、例えばダマシン技術によりゲート長が１０ｎｍ程度以下のきわめて細いゲート電極２４を形成する場合、絶縁膜３５に高誘電率の堆積系絶縁膜を用いると、ゲート電極の両側に堆積系ゲート絶縁膜が存在するようになる。しかし、この実施形態のようにすることによりゲート絶縁膜の片側にのみ堆積系ゲート絶縁膜が存在するようになりゲート電極のオーバーラップ容量を低減させることが可能となる。
【００９１】
［変形例１］
次に、図２０乃至図２２を用いてこの発明の変形例１に係る半導体装置およびその製造方法について説明する。図２０は、変形例１に係る半導体装置の例を模式的に示す断面構造図である。以下の説明において、上記第２の実施形態と重複する部分の説明を省略する。
【００９２】
図２０に示すように本変形例では、半導体基板２１の主表面上に、ゲート電極２４の下面および一方の側面に接するように絶縁膜３５が設けられている。絶縁膜３５は、上記オフセットスペーサおよびゲート絶縁膜として働き、同一の材質でかつ一体化されている。絶縁膜３５は、例えば、ＴＥＯＳ膜、シリコン窒化膜、いわゆるHigh-k材料となるＨｆＯＮ膜等の高誘電率の堆積系絶縁膜により設けられている。ゲート電極２４のソース側の側面に接するように、オフセットスペーサ２５が設けられている。
【００９３】
上記のような構成であると、第４の実施形態と同様な効果を得ることができる。さらに、ゲート電極２４のソース側の側面に接するオフセットスペーサ２５が設けられているため、ソースとして働く不純物拡散領域２８のショートチャネル効果を緩和することができる。そのため、信頼性をさらに向上することができる。
【００９４】
また、絶縁膜３５に高誘電率の堆積系材料を用いた場合は、上記第４の実施形態に示すようにゲート電極２４の片側にしか高誘電率の堆積系材料がつかないため、例えば、ダマシン技術によってゲート電極２４を形成した場合に比べてオーバーラップ容量の低減がさらに可能である。
【００９５】
次に、図２１および図２２を用いて、この変形例１に係る半導体装置の製造方法について、図２０に示した半導体装置を例に挙げて説明する。
【００９６】
まず、図２１に示すように上記実施形態と同様の工程により、半導体基板２１の主表面上に、素子分離膜２２、ダミーパターン層となるシリコン窒化膜３０、絶縁膜３５、ゲート電極２４を形成する。
【００９７】
さらに、半導体基板２１上、ゲート電極２４上、絶縁膜３５上、およびシリコン窒化膜３０上に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積する（図示せず）。その後全面に、例えば、ＲＩＥ法による異方性エッチングを行うことにより、ゲート電極２４の側面に接するオフセットスペーサ２５を形成する。
【００９８】
さらに、上記実施形態と同様の工程により、不純物拡散領域２８を形成する。
【００９９】
続いて、図２２に示すように、上記実施形態と同様の工程によりシリコン窒化膜３０を除去する。さらに、ゲート電極２４、オフセットスペーサ２５、および絶縁膜３５をマスクとして全面に、例えば、イオン注入法により半導体基板２１と異なる導電型の不純物を導入し、基板２１中に不純物拡散領域２７−１を形成する。
【０１００】
以下、上記実施形態と同様の工程により、図２０で示す半導体装置を製造できる。
【０１０１】
上記のような製造方法によれば、上記実施形態と同様の効果を得ることができる。さらに図２１に示すように、絶縁膜３５を形成した後に、オフセットスペーサ２５を形成する。従って、ゲート絶縁膜として働くのに必要な膜厚を下回らない範囲で、容易に絶縁膜３５の絶縁材料および膜厚を設定することと、オフセットスペーサ２５の材料および膜厚を設定することとをそれぞれを独立に行うことができる。その結果、不純物拡散領域２８に要求されるショートチャネル効果抑制に対する設計をほとんど落とすことなく、かつ上記の設定を独立に行い、ゲート絶縁膜とドレイン側のオフセットスペーサ働く絶縁膜３５を形成することができる。そのため、オフセットペーサ２５および絶縁膜３５の選択性を広げ、最適な値を選択できることにより、信頼性を向上することができる。
【０１０２】
［変形例２］
次に、図２３乃至図２５を用いてこの発明の変形例２に係る半導体装置およびその製造方法を説明する。図２３は、変形例２に係る半導体装置の例を模式的に示す断面構造図である。
【０１０３】
図２３に示すように、本変形例では、ゲート絶縁膜および第１オフセットスペーサとして働く絶縁膜３５、第２オフセットスペーサ２５−１、および第３オフセットスペーサ２５−３を有している。
【０１０４】
絶縁膜３５は、半導体基板２１の主表面上に、ゲート電極２４の下面および側面に接するように設けられている。さらに、絶縁層３５は、オフセットスペーサおよびゲート絶縁膜として働き、オフセットスペーサとゲート絶縁膜とが同一の材質でかつ一体化されている。絶縁膜３５は、例えば、ＴＥＯＳ膜、シリコン窒化膜、およびいわゆるHigh-k材料となるＨｆＯＮ膜等の高誘電率の堆積系絶縁膜により形成されていることが望ましい。絶縁膜３５のチャネル方向に沿った幅は、例えば、３ｎｍ程度である。
【０１０５】
第３オフセットスペーサ２５−３は、半導体基板２１の主表面上、絶縁膜３５に接して形成され、チャネル方向に沿った幅は、例えば、１２ｎｍ程度である。
【０１０６】
第２オフセットスペーサ２５−２は、半導体基板２１の主表面上、ゲート電極２４の側面および絶縁膜３５に接して形成され、チャネル方向に沿った幅は、例えば、６ｎｍ程度である。第１、第２オフセットスペーサ２５−１、２５−２は、例えば、ＴＥＯＳ膜、シリコン窒化（ＳｉＮ）膜、ＳｉＣ膜等により設けられている。
【０１０７】
さらに、絶縁層３５と第３オフセットスペーサ２５−３とを合わせた幅は、第２オフセットスペーサ２５−２の幅とほぼ同一であるか、大きくなることが望ましい。
【０１０８】
上記のような構成により、上記実施形態および変形例と同様の効果を得ることができる。さらに、ソース／ドレインのいずれのショートチャネル効果を緩和することができる。
【０１０９】
特に、絶縁膜３５に高誘電率の堆積系の材料を用いた場合は、ゲート絶縁膜として働くのに必要な膜厚を極めて薄くすることができる。かつ第２、第３オフセットスペーサ２６−２、２６−３により、ゲート電極２４と不純物拡散領域２８、２７−１とを隔離するのに十分な膜厚を確保することが可能である。その結果、微細化とショートチャネル効果の低減に対して有効である。
【０１１０】
次に、図２４および図２５を用いてこの変形例に係る半導体装置の製造方法について、図２３に示す半導体装置を例に挙げて説明する。
【０１１１】
図２４に示すように、上記実施形態および変形例と同様の工程により、半導体基板２１の主表面上に、素子分離膜２２、ダミーパターン層となるシリコン窒化膜３０を形成する。さらに全面上に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積し、全面にＲＩＥ法により異方性エッチングを行うことにより、片側の第３のオフセットスペーサ２５−３を形成する。
【０１１２】
続いて、図２５に示すように、上記実施形態および変形例と同様の工程により、絶縁膜３５、ゲート電極２４を形成する。
【０１１３】
さらに、上記と同様の工程により、第２オフセットスペーサ２５−２を形成し、不純物拡散領域２８を形成する。ダミーパターン層となるシリコン窒化膜３０を除去した後、上記と同様の工程により、不純物拡散領域２７−１を形成する。
【０１１４】
ここで、絶縁膜３５を形成する工程は、例えば、ＣＶＤ法によりＨｆＯＮ膜等の高誘電率の堆積系の材料を用いつつ、第２オフセットスペーサ２５−２および第３オフセットスペーサ２５−３の膜厚より小さくなるように、反応条件等を選択することが望ましい。
【０１１５】
以下、上記実施形態および変形例と同様の工程により、図２３で示す半導体装置を製造できる。
【０１１６】
上記のような製造方法によれば、上記各実施形態および変形例と同様の効果を得ることができる。さらに図２４および図２５に示すように、第２オフセットスペーサ２５−２を形成する工程、絶縁膜３５を形成する工程、および第３オフセットスペーサ２５−３を形成する工程は、それぞれ独立に行うことができる。そのため、夫々の膜厚、材料等を独立に設定でき、第２、第３オフセットスペーサ２５−２、２５−３、絶縁膜３５、不純物拡散領域２８の選択性を広げることができる。その結果、各々の最適な値を選択することにより、信頼性を向上することができる。
【０１１７】
［第５の実施形態］
次に、図２６乃至図３９を用いて、この発明の第５の実施形態に係る半導体装置およびその製造方法ついて説明する。図２６は、第５の実施形態に係る半導体装置のメモリセルアレイを模式的に示す平面図である。図２６に示すように、この実施形態に係る半導体装置は、４個（Cell1〜Cell4）のいわゆるＳＲＡＭ（Static Random Access Memory ）により構成されている。
【０１１８】
さらに、図２６中のCell1を抽出して、この実施形態に係る半導体装置の構造について説明する。図２７は、図２６中の破線で囲って示すCell1を抽出して示す平面図である。図２８は、図２６中の破線で囲って示すCell1を示す等価回路図である。
【０１１９】
図２７に示すように、Cell1により表わされるＳＲＡＭは、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、ＮＭＯＳトランジスタＮ３、ＮＭＯＳトランジスタＮ４、ＰＭＯＳトランジスタＰ１、およびＰＭＯＳトランジスタＰ２から構成されている。上記ＮＭＯＳトランジスタＮ１〜Ｎ４およびＰＭＯＳトランジスタＰ１、Ｐ２は、図８で示したようなオフセットスペーサ２５および不純物拡散領域２７−１、２７−１、２８を備えている。以下、断面構造について図２９、図３０を用いて説明する。
【０１２０】
図２９は、図２７中のＡ−Ａ´線に沿って矢印の方向から見た半導体装置の断面構造図である。図３０は、図２７中のＢ−Ｂ´線に沿って矢印の方向から見た半導体装置の断面構造図である。上記図２９および図３０に示すように、このＳＲＡＭに適用される上記ＮＭＯＳトランジスタＮ１〜Ｎ４およびＰＭＯＳトランジスタＰ１、Ｐ２は、上記第２の実施形態に係る半導体装置が適用されている。
【０１２１】
上記のように、ＮＭＯＳトランジスタＮ１およびＮ２は、図２９に示すような構造を備えている。そのため、上記第２の実施形態と同様の効果を有する。さらに、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２のスイッチング特性を向上することができるため、ＳＲＡＭ全体のスイッチング特性を向上することができる。
【０１２２】
次に、図３１乃至図３９を用いてこの実施形態に係る半導体装置の製造方法について、図２６で示した半導体装置を例に挙げて説明する。
【０１２３】
図３１に示すように、半導体基板２１の主表面上に、周知の工程により素子分離領域４１を形成し、カラム（column）方向に沿って素子領域ＡＡを形成する。
【０１２４】
続いて、図３２に示すように、ロウ（row ）方向に沿って、例えば、ＣＶＤ法によりCell1〜Cell4に夫々一本づつマスクとして働くダミーパターン層ＳｉＮ（シリコン窒化膜）４２を形成する。
【０１２５】
続いて、図３３に示すように、全面上に、例えば、ＣＶＤ法によりＴＥＯＳ膜等を堆積形成する。さらに全面に、例えば、ＲＩＥ法により異方性エッチングを行い、一方の側方がダミーパターン層ＳｉＮに接するオフセットスペーサ（Offset-spacer ）２５を形成する。さらに全面上に、例えば、熱酸化法によりシリコン酸化膜を形成する（図示せず）。さらに全面上に、例えば、ＣＶＤ法によりポリシリコンを堆積する。全面に、例えば、ＲＩＥ法により異方性エッチングを行うことにより、ゲート電極２４およびゲート絶縁膜を自己整合的に形成する。
【０１２６】
続いて、図３４に示すように、全面上にフォトレジストを塗布し、露光および現像を行ってＮ−ｗｅｌｌ領域のみ残存するようなフォトレジスト４５を形成する。さらに、上記フォトレジスト４５をマスクとして、例えば、イオン注入法によりＰ（リン）やＡｓ（ヒ素）等のＮ型の不純物（N-type dopant）を導入し熱拡散することにより、Ｐ−ｗｅｌ領域の素子領域ＡＡ中に不純物拡散領域を形成する。
【０１２７】
続いて、上記フォトレジスト４５を除去した後、図３５に示すように、全面上にフォトレジストを塗布し、露光および現像を行ってＰｗｅｌｌ領域のみ残存するようなフォトレジスト４６を形成する。さらに、上記フォトレジスト４６をマスクとして、全面に、例えば、イオン注入法によりＢ（ボロン）等のＰ型の不純物（P-type dopant）を導入し熱拡散することにより、Ｎ−ｗｅｌ領域の素子領域ＡＡ中に不純物拡散領域を形成する。
【０１２８】
続いて、図３６に示すように、上記フォトレジスト４６およびダミーパターン層として働くシリコン窒化膜４２を除去する。図３６に示すように、オフセットスペーサ２５は、ゲート電極２５の一方の側壁に沿って向かい合うようにそれぞれ形成される。
【０１２９】
続いて、図３７に示すように、例えば、ＲＩＥ法等を含む周知の方法を用いて、素子領域ＡＡを形成する。
【０１３０】
続いて、図３８に示すように、全面上にフォトレジストを塗布し、露光および現像を行ってＰ−ｗｅｌｌ領域のみ残存するようなフォトレジスト４７を形成する。さらに、上記フォトレジスト４７をマスクとして、全面に、例えば、イオン注入法によりＰ（リン）やＡｓ（ヒ素）等のＮ型の不純物（N-type dopant）を導入し熱拡散することにより、Ｎ−ｗｅｌ領域の素子領域ＡＡ中に不純物拡散領域を形成する。
【０１３１】
続いて、上記フォトレジスト４７を除去した後、図３９に示すように、さらに全面上にフォトレジストを塗布し、露光および現像を行ってＰ−ｗｅｌｌ領域のみ残存するようなフォトレジスト４８を形成する。さらに、上記フォトレジスト４８をマスクとして、全面に、例えば、イオン注入法によりＢ（ボロン）等のＰ型の不純物（P-type dopant）を導入し熱拡散することにより、Ｎ−ｗｅｌ領域の素子領域ＡＡ中に不純物拡散領域を形成する。
【０１３２】
続いて、図４０に示すように、フォトレジスト４８を除去した後、周知の方法によりスペーサ（Side Wall Spacer ）２６−１、２６−２を形成する。さらに、上記に示したようなフォトレジストを用いた工程により、スペーサ２６−１、２６−２をマスクとして用い、ＮＷｅｌｌ領域中、Ｐｅｌｌ領域中に、それぞれＰ型の不純物、Ｎ型の不純物を導入し拡散する。以上の工程により、図２９および図３０において示した断面構造を有する、ＮＭＯＳトランジスタＮ１〜Ｎ４およびＰＭＯＳトランジスタＰ１〜Ｐ２を形成する。その後、周知の工程により、図２６に示す半導体装置を製造できる。
【０１３３】
尚、この実施形態において、ＳＲＡＭに適用するＮＭＯＳトランジスタＮ１〜Ｎ２、およびＰＭＯＳトランジスタＰ１〜Ｐ４は、図２９、図３０において示した断面構造を有するトランジスタには限らない。即ち、その他第１、第３、第４の実施形態、およびその変形例において示した半導体装置も勿論適用することが可能である。
【０１３４】
以上のように、この発明の一態様に係る半導体装置は、半導体基板２１の主表面上に設けられたゲート絶縁膜２３と、前記ゲート絶縁膜上に設けられたゲート電極２４と、前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサ２５と、前記ゲート電極の他方の側面に接して設けられた第１スペーサ２６−２と、前記第１オフセットスペーサに接して設けられた第２スペーサ２６−１と、前記第１スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられた第１ソース領域２８−１と、前記第１ソース領域に隣接して設けられた第２ソース領域２８−２と、前記第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられた第１ドレイン領域２７−１と、前記第１ドレイン領域に隣接して設けられた第２ドレイン領域２７−２とを具備し、前記第２ソース領域２８−２は、前記第１ソース領域２８−１よりも深い位置ｄ３に設けられ、かつ前記第２ソース領域２８−２の不純物濃度は、前記第１ソース領域２８−１の不純物濃度よりも高く、前記第１ソース領域２８−１は、前記第１ドレイン領域２７−１よりも深い位置ｄ１に設けられ、かつ前記第１ソース領域２８−１の不純物濃度は、前記第１ドレイン領域２７−１の不純物濃度よりも高い。
【０１３５】
さらに、この発明の一態様に係る半導体装置は、半導体基板２１の主表面上に設けられたゲート絶縁膜２３と、前記ゲート絶縁膜上に設けられたゲート電極２４と、前記ゲート電極の一方の側面に接して設けられた第１オフセットスペーサと２５、前記ゲート電極の他方の側面に接して設けられた第１スペーサ２６−２と、前記第１オフセットスペーサに接して設けられた第２スペーサ２６−２と、前記第１、第２スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第１オフセットスペーサを挟むように隔離されて設けられたソース領域２８、ドレイン領域２７−１、２７−２とを具備し、前記ソース領域は、前記ドレイン領域よりも深い位置ｄ４に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高い。
【０１３６】
上記のような構成によれば、第１オフセットスペーサ２５により、電圧が印加されるドレイン領域２７−１、２７−２とゲート電極とが隔離され、空乏層の拡大が抑制できる。また、上記ドレイン領域２７−１、２７−２は、浅い位置ｄ５に設けられるので、電界集中を防止し、空乏層の拡大が抑制できる。上記ソース領域２８の不純物濃度は、前記ドレイン領域の不純物濃度よりも高く設けられるので、抵抗値および寄生抵抗を低減することができる。以上により、ショートチャネル効果を緩和し、信頼性を向上できる。
【０１３７】
さらに、この発明の望ましい一実施態様として、次のものがあげられる。
【０１３８】
（１）前記ゲート電極２４と第１スペーサ２６−２との間に設けられた第２オフセットスペーサ２５−２を更に具備し、前記第１オフセットスペーサ２５−１の膜厚は、前記第２オフセットスペーサ２６−２の膜厚よりも厚いか、またはほぼ同一であること。
【０１３９】
（２）前記ゲート絶縁膜２３および第１オフセットスペーサ２５−１は、一体化されていること。
【０１４０】
（３）前記一体化されたゲート絶縁膜および第１オフセットスペーサ３５の側面に接して設けられた第３オフセットスペーサ２５−３を更に具備すること
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板２１の主表面中に素子分離膜２２を形成し、素子領域を形成する工程と、前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層３０を形成する工程と、前記素子領域上および前記ダミーパターン層上に沿ってオフセットスペーサ材３１を形成する工程と、前記オフセットスペーサ材をエッチバックし、前記ダミーパターン層の側壁に接する第１オフセットスペーサ２５を形成する工程と、前記素子領域上、前記第１オフセット領域上、および前記ダミーパターン層上に沿ってゲート絶縁膜材を形成する工程と、前記絶縁膜上にゲート電極材を形成する工程と、全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜２３およびゲート電極２４を形成する工程と、前記ダミーパターン層３０をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第１ソース領域２８−１を形成する工程と、前記ダミーパターン層３０を除去する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域２８−１よりも浅い位置ｄ２に第１ドレイン領域２７−１を形成する工程と、前記ゲート電極の側壁に第１スペーサ２６−２を形成し、前記第１オフセットスペーサの側壁に第２スペーサ２６−２を形成する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域および第１ドレイン領域よりも深い位置ｄ３に第２ソース領域２８−２、第２ドレイン領域２７−２を形成する工程とを具備する。
【０１４１】
上記のような方法によれば、ドレイン領域が形成される予定の半導体基板上にダミーパターン層３０が形成され、上記ダミーパターン層の側壁に接した第１オフセットスペーサ２５が形成され、上記第１オフセットスペーサの側壁に接したゲート電極２４が形成される。従って、第１オフセットスペーサ２５は、ゲート電極の一方のみに形成され、その材料および膜厚等は反応条件等を選択することにより、容易に選択することができる。その結果、ショートチャネル効果を緩和するために十分な第１オフセットスペーサ２５の材料および膜厚等を容易に選択し、信頼性を向上できる。さらに、上記ダミーパターン層３０をマスクとして用い、第１ソース領域２８−１を形成する。このソース領域２８−１を形成する際において、その不純物濃度、位置等を容易に、ドレイン領域２７とは独立に選択することができる。以上により、第１オフセットスペーサ２５および不純物拡散領域２８−１の選択性を広くでき、各々の最適な値を選択し、信頼性を向上できる。
【０１４２】
さらに、この発明の望ましい一実施態様として、次のものがあげられる。
【０１４３】
（１）前記全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜２３およびゲート電極２４を形成する工程の後に、前記ダミーパターン層３０をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第３ソース領域２８−１を形成する工程と、前記ダミーパターン層３０を除去する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第１ソース領域２８−１よりも浅い位置に第３ドレイン領域２７−１を形成する工程と、前記ゲート電極の側壁に第１スペーサ２６−２を形成し、前記第１オフセットスペーサの側壁に第２スペーサ２６−１を形成する工程と、前記第１スペーサおよび第２スペーサをマスクとして、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記第３ソース領域２８−１よりも浅く、前記第３ドレイン領域よりも深い位置ｄ５に第４ドレイン領域２７−２を形成し、ドレイン側のみＬＤＤ構造を形成する工程とを更に具備すること。
【０１４４】
（２）全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程の後に、前記素子領域上、前記ゲート電極上、およびダミーパターン層上に沿って前記第１オフセットスペーサよりも膜厚が薄いかほぼ同一の第２オフセットスペーサ材を形成する工程と、全面の異方性エッチングを行い、前記ゲート電極の側壁に第２オフセットスペーサ２５−２を形成する工程とを更に具備すること。
【０１４５】
（３）前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程の後に、前記素子領域上および前記ダミーパターン層上に沿って絶縁膜材３６を形成する工程と、前記絶縁膜材上にゲート電極材３７を形成する工程と、全面の異方性エッチングを行い、前記ダミーパターン層の側壁に接し前記ゲート絶縁膜および前記オフセットスペーサとして働き、前記ゲート絶縁膜と前記オフセットスペーサとが一体化された絶縁膜３５およびゲート電極を形成する工程とを更に具備すること。
【０１４６】
以上、第１乃至第５の実施形態およびその変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階等ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４７】
【図１】この発明の第１の実施形態に係る半導体装置を模式的に示す断面構造図。
【図２】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図４】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図５】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図６】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図７】この発明の第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図８】この発明の第２の実施形態に係る半導体装置を模式的に示す断面構造図。
【図９】この発明の第２の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１０】この発明の第２の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１１】この発明の第２の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１２】この発明の第２の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１３】この発明の第２の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１４】この発明の第３の実施形態に係る半導体装置を模式的に示す断面構造図。
【図１５】この発明の第３の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１６】この発明の第３の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１７】この発明の第４の実施形態に係る半導体装置を模式的に示す断面構造図。
【図１８】この発明の第４の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図１９】この発明の第４の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図２０】この発明の変形例１に係る半導体装置を模式的に示す断面構造図。
【図２１】この発明の変形例１に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図２２】この発明の変形例１に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図２３】この発明の変形例２に係る半導体装置を模式的に示す断面構造図。
【図２４】この発明の変形例２に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図２５】この発明の変形例２に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図２６】この発明の第５の実施形態に係る半導体装置を模式的に示す平面図。
【図２７】図２６中のCell1を模式的に示す平面図。
【図２８】図２６中のCell1の等価回路図。
【図２９】図２７中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図。
【図３０】図２７中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図。
【図３１】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３２】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３３】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３４】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３５】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３６】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３７】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３８】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図３９】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図４０】この発明の第５の実施形態に係る半導体装置の製造方法の一工程を模式的に示す断面構造図。
【図４１】従来の半導体装置を示す断面構造図。
【図４２】従来の半導体装置の製造方法の一工程を示す断面構造図。
【図４３】従来の半導体装置の製造方法の一工程を示す断面構造図。
【符号の説明】
【０１４８】
２１…半導体基板、２２…素子分離領域、２３…ゲート絶縁膜、２４…ゲート電極、２５…オフセットスペーサ、２６−１、２６−２…スペーサ、２７−１、２７−２…ドレイン領域、２８−１、２８−２…ソース領域、ｄ１…ソース領域２８−１が設けられる深さ、ｄ２…ドレイン領域２７−１が設けられる深さ、ｄ３…ソース領域２８−１およびドレイン領域２７−１が設けられる深さ、２９…層間絶縁膜。
【図１】
2005268620.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005268620.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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