(57)【要約】【課題】  本発明は、ユーザー側でデジタルデータの書き込みが可能なＲＯＭを提供するものである。【解決手段】  本発明は、各メモリトランジスタ上に複数の層間絶縁層、複数の金属層（最上層の金属層であるビット線ＢＬを含む）が交互に積層されたＲＯＭのメモリセルアレイＭＡにおいて、第１層間絶縁層１８に設けられた第１コンタクトホールＦＣ２内のＷ（タングステン）プラグ上に、絶縁層ＩＮＳを形成した。そして、本発明は、ビット線ＢＬから印加される所定の書き込み電圧（高電圧）によって絶縁層ＩＮＳを絶縁破壊するか否かに応じて、各メモリトランジスタにデジタルデータ「１」もしくは「０」を書き込むことを特徴とするものである。【選択図】  図３
2005142260.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタ上に交互に積層された複数の層間絶縁層及び複数の金属層と、
最上層の前記金属層から成るビット線と、
前記複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、
前記複数のコンタクトホールのそれぞれに埋め込まれ、かつ前記金属層に接続可能な金属プラグと、
前記金属層と前記金属プラグとの間を絶縁する絶縁層と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタのドレインと電気的に接続された第１のポリシリコン層と、
前記第１のポリシリコン層を覆うようにして形成された絶縁層と、
前記絶縁層により前記第１のポリシリコン層と絶縁された第２のポリシリコン層と、
前記第２のポリシリコン層と電気的に接続されたビット線と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項３】
メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタに隣接する領域に交互に積層された複数の層間絶縁層及び複数の金属層と、
最上層の前記金属層から成るビット線と、
前記複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、
前記複数のコンタクトホールのそれぞれに埋め込まれ、かつ前記金属層に接続された金属プラグと、
前記メモリトランジスタのドレインと電気的に接続された第１のポリシリコン層と、
前記第１のポリシリコン層を覆うようにして形成された絶縁層と、
前記絶縁層により前記第１のポリシリコン層と絶縁され、かつ前記コンタクトホールに埋め込まれた金属プラグの中、最下層の前記金属プラグと電気的に接続された第２のポリシリコン層と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記データの書込み時に、前記ワード線を所定の電位に設定して前記メモリトランジスタをオンさせることを特徴とする請求項１，２，３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記絶縁層は、シリコン酸化膜またはシリコン窒化膜、またはそれらの積層構造であることを特徴とする請求項１，２，３，４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、電気的に書き込み可能なＲＯＭに関するものである。
【背景技術】
【０００２】
近年、非接触式の個体認識（例えばＲＦ−ＩＤタグによる物流管理、入退室管理、精算管理など）に用いられる電子タグが広く普及している。電子タグとは、多数の認識対象のそれぞれに装着され、被装着体に関するデジタル情報を、内蔵したメモリに記憶するものである。上記デジタル情報は、一般に、ユーザー側のリーダ・ライタによって非接触的に読み書きされる。
【０００３】
デジタル情報を記憶するメモリとしては、例えばマスクＲＯＭが挙げられる。このマスクＲＯＭのデジタルデータは、マスクＲＯＭの完成時に固定して記憶されている。従って、そのマスクＲＯＭを内蔵した電子タグが製品として市場に出荷された後、電子タグのユーザーが任意のデジタルデータをマスクＲＯＭに書き込むことはできない。
【０００４】
そこで、上記電子タグに内蔵されるメモリには、ユーザー側で所望のデジタルデータを電気的に書き込み可能なＥＰＲＯＭもしくはＥＥＰＲＯＭが多用されている。
【０００５】
なお、関連する技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開２００３−１１４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＥＰＲＯＭやＥＥＰＲＯＭをメモリに用いた従来例における電子タグは、ＥＰＲＯＭやＥＥＰＲＯＭの構造により、製造プロセスが複雑になるため、製造コストが増大していた。これにより、メモリ及びそのメモリが搭載される電子タグの単価が上昇するという問題が生じていた。
【０００７】
また、上記電子タグは、一般に、日光に含まれる紫外線下や、高温下といった様々な環境の下においても使用される場合があるため、それらの環境に適応できるように所定の加工を施す必要があった。即ち、例えば、ＥＰＲＯＭは紫外線照射によりメモリ内容が消去されるため、ＥＰＲＯＭをメモリに用いた電子タグは、紫外線を含む日光を遮蔽するようにパッケージ化する必要があった。そのため、電子タグの製造工程において、新たにパッケージング工程を追加する必要があった。一般に、パッケージング工程は、半導体装置そのものの製造工程にして、製造コストが高いため、電子タグの製造におけるコストも増大していた。
【０００８】
一方、従来例に係るマスクＲＯＭは、ユーザ側でデジタルデータの書き込みを行えないものの、ＥＰＲＯＭやＥＥＰＲＯＭに比して安価に製造可能であり、かつ紫外線や高温等の環境条件に対する耐性（以下、「耐環境性」と略称する）が高い。
【０００９】
そこで、本発明は、例えば上記電子タグにも搭載し得るメモリとして、ユーザによるデジタルデータの書き込みが可能なＲＯＭを提供するものである。
【課題を解決するための手段】
【００１０】
本発明のＲＯＭは、上述の課題に鑑みて為されたものであり、メモリトランジスタと、そのメモリトランジスタのゲートに接続されたワード線と、メモリトランジスタ上に交互に積層された複数の層間絶縁層及び複数の金属層と、最上層の金属層から成るビット線と、複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、複数のコンタクトホールのそれぞれに埋め込まれ、かつ金属層に接続可能な金属プラグと、金属層と金属プラグとの間を絶縁する絶縁層と、を有し、ビット線から印加される高電圧によって絶縁層が絶縁破壊されることにより、メモリトランジスタにデータが書き込まれることを特徴とする。
【００１１】
また、本発明のＲＯＭは、メモリトランジスタと、そのメモリトランジスタのゲートに接続されたワード線と、メモリトランジスタに隣接する領域に交互に積層された複数の層間絶縁層及び複数の金属層と、最上層の金属層から成るビット線と、複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、複数のコンタクトホールのそれぞれに埋め込まれ、かつ金属層に接続可能な金属プラグと、メモリトランジスタのドレインと電気的に接続された第１ポリシリコン層と、第１ポリシリコン層を覆うようにして形成された絶縁層と、絶縁層により前記第１ポリシリコン層と絶縁され、かつコンタクトホールに埋め込まれた金属プラグの中、最下層の金属プラグと電気的に接続された第２ポリシリコン層と、を有し、ビット線から印加される高電圧によって絶縁層が絶縁破壊されることにより、メモリトランジスタにデータが書き込まれることを特徴とする。
【００１２】
また、本発明は、上記構成において、データの書込み時に、ワード線を所定の電位に設定してメモリトランジスタをオンさせることを特徴とするものである。また、上記構成において、絶縁層がシリコン酸化膜またはシリコン窒化膜、またはそれらの積層構造であることを特徴とするものである。
【発明の効果】
【００１３】
本発明は、ＲＯＭのメモリトランジスタとビット線とを接続するコンタクトホールに、ビット線から印加される所定の電圧により絶縁破壊され得る絶縁層を形成した。これにより、その絶縁層の絶縁破壊を利用して、ユーザーが所望するデジタルデータを、ＲＯＭもしくはＲＯＭを用いた製品が出荷された後に、ユーザー側で書き込むことが可能となる。
【００１４】
また、本発明の上記書き込み機能を有したＲＯＭは、同様の機能を有するＥＰＲＯＭやＥＥＰＲＯＭに比して単純な製造プロセスにより実現することができる。また、本発明の上記ＲＯＭは、ＥＰＲＯＭやＥＥＰＲＯＭに比して高い耐環境性を有するものである。
【００１５】
以上より、本発明の上記書き込み機能を有したＲＯＭを例えば電子タグなどの製品に内蔵した場合、上記製品を、ＥＰＲＯＭやＥＥＰＲＯＭを内蔵した場合に比して、高耐環境性を有しつつ、かつ安価で提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施形態について、図面を参照して説明する。なお、本実施形態に係るＲＯＭは、例えば非接触式で読み書きされる電子タグに内蔵されて用いられるものであるが、その他の機器やシステムに内蔵されて用いられるか、もしくは単体で用いられるものであってもよい。
【００１７】
最初に、第１の実施形態に係るＲＯＭについて説明する。図１は第１の実施形態に係るＲＯＭの回路図であり、図２は図１に示した第１の実施形態に係るＲＯＭのメモリセルアレイＭＡのレイアウト図である。
【００１８】
図１に示すように、本実施形態のＲＯＭは、多数のメモリトランジスタが行列状に配置されたメモリセルアレイＭＡを有している。メモリセルアレイＭＡは、以下の構成を有している。なお、図１及び図２には、メモリセルアレイＭＡに配置された多数のメモリトランジスタのうち、４つのメモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のみが示されている。メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４及び不図示のその他のメモリトランジスタは、いずれもＮチャネル型ＭＯＳトランジスタであるが、Ｐチャネル型であってもよい。
【００１９】
複数のワード線ＷＬ（例えばポリシリコン層やポリサイド層から成る）が、メモリセルアレイＭＡの行方向に配置されている。これらのワード線ＷＬはワード線選択回路ＷＳに接続されている。このワード線選択回路ＷＳはワード線選択信号に応じて、複数のワード線ＷＬのうち、１本のワード線ＷＬを選択するものである。
【００２０】
また、複数のビット線ＢＬが、メモリセルアレイＭＡの列方向に配置されている。これらのビット線ＢＬはビット線選択回路ＢＳに接続されている。このビット線選択回路ＢＳはビット線選択信号に応じて、複数のビット線ＢＬのうち、１本のビット線ＢＬを選択するものである。
【００２１】
そして、上記ワード線ＷＬ及びビット線ＢＬは、互いに交叉しており、その各交叉点に対応する位置には、それぞれ、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４が配置されている。各メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のゲートは、対応するワード線ＷＬで構成されている。また、各メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のソースｓは、それぞれ第１コンタクトホールＦＣ１を介して、接地線ＶＬに接続している。
【００２２】
そして、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のドレインｄは、第１コンタクトホールＦＣ２（不図示）、第２コンタクトホールＳＣ（不図示）、及び第３コンタクトホールＴＣを介して、対応するビット線ＢＬに接続している。
【００２３】
同様にして、メモリトランジスタＭＴ２，ＭＴ３，ＭＴ４、及びその他の不図示のメモリトランジスタも、対応するビット線ＢＬに接続している。
【００２４】
ここで、ビット線ＢＬは、後述する最上層の金属層、即ち第３層目の金属層から成り、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４上を覆うように配置されている。
【００２５】
次に、本実施形態に係るＲＯＭの詳細について、その断面図を参照して説明する。図３は、図２に示した本実施形態に係るＲＯＭのＸ-Ｘ線に沿った断面図である。即ち、図３は、メモリトランジスタＭＴ１の断面図を示している。なお、メモリトランジスタＭＴ２，ＭＴ３，ＭＴ４、及びその他の不図示のメモリトランジスタの構成は、図３の断面図に示す構造と同じものである。
【００２６】
例えばＰ型層から成るシリコン基板のような半導体基板１０上に、トランジスタ分離用のフィールド酸化膜１１，１２が形成されている。そして、フィールド酸化膜１１とフィールド酸化膜１２との間には、ゲート絶縁膜１３が形成されている。このゲート絶縁膜１３上に、ゲートとしてのワード線ＷＬが形成されている。そして、このワード線ＷＬの一方の側に隣接した半導体基板１０の表面に、Ｎ＋型層１４及びＮ−型層１５から成るソースｓが形成されている。また、ワード線ＷＬのもう一方の側に隣接した半導体基板１０の表面に、Ｎ＋型層１６及びＮ−型層１７から成るドレインｄが形成されている。すなわち、メモリトランジスタＭＴ１はＬＤＤ構造を有している。他のメモリトランジスタも同じＬＤＤ構造を有している。
【００２７】
そして、このメモリトランジスタＭＴ１上には、第１層間絶縁層１８が形成されている。この第１層間絶縁層１８には、２つの第１コンタクトホールＦＣ１，ＦＣ２が形成されている。第１コンタクトホールＦＣ１は、メモリトランジスタＭＴ１のソースｓを露出するように開口されて形成されている。この第１コンタクトホールＦＣ１には、Ｗプラグ１９が埋め込まれている。ここで、Ｗプラグとは、コンタクトホールに埋め込まれたタングステン（Ｗ）のことである。そして、Ｗプラグ１９上には、接地線ＶＬが形成されており、この接地線ＶＬはＷプラグ１９を通してメモリトランジスタＭＴ１のソースｓと電気的に接続されている。
【００２８】
もう一方の第１のコンタクトホールＦＣ２は、メモリトランジスタＭＴ１のドレインｄを露出するように開口されて形成されている。この第１のコンタクトホールＦＣ２には、Ｗプラグ２０が埋め込まれている。さらに、第１のコンタクトホールＦＣ２内において、Ｗプラブ２０の上層には、例えばシリコン酸化膜から成る絶縁層ＩＮＳが、所定の厚さを有して形成されている（例えばプラズマＣＶＤ法による）。この絶縁層ＩＮＳは、所定の電圧が印加されることによって絶縁破壊され得るものである。
【００２９】
そして、Ｗプラグ２０の上層に形成された絶縁層ＩＮＳ上には、第１金属層２１が形成されている。この第１金属層２１は、絶縁層ＩＮＳが絶縁破壊されることで、Ｗプラグ２０を通して、メモリトランジスタＭＴ１のドレインｄと電気的に接続され得る。第１金属層２１は第１コンタクトホールＦＣ２の周囲に所定のエクステンションを持っている。
【００３０】
そして、接地線ＶＬ、第１金属層２１上には、第２層間絶縁層２２が形成されている。第２層間絶縁層２２には第２コンタクトホールＳＣが形成されている。この第２コンタクトホールＳＣは、第１金属層２１の表面を露出するように開口され、Ｗプラグ２３が埋め込まれている。
【００３１】
さらに、Ｗプラグ２３上には第２金属層２４が形成されており、この第２金属層２４は、Ｗプラグ２３を通して、下層の第１金属層２１と電気的に接続されている。この第２金属層２４は第２コンタクトホールＳＣの周囲に所定のエクステンションを持っている。また、第２金属層２４上には、第３層間絶縁層２５が形成されている。
【００３２】
そして、第３層間絶縁層２５には、第３コンタクトホールＴＣが第２金属層２４の表面を露出するように開口されて形成されている。第３コンタクトホールＴＣには、Ｗプラグ２６が埋め込まれている。さらに、Ｗプラグ２６上には、第３金属層から成るビット線ＢＬが形成されている。したがって、メモリトランジスタＭＴ１のドレインｄは、絶縁層ＩＮＳが絶縁破壊されることで、Ｗプラグ２０、Ｗプラグ２３及びＷプラグ２６を通して、ビット線ＢＬに接続され得る。なお、メモリトランジスタＭＴ２，ＭＴ３，ＭＴ４及びその他のメモリトランジスタは、その断面図は図示しないが、メモリトランジスタＭＴ１と同じ構造を有している。
【００３３】
次に、上述したＲＯＭに、「１」もしくは「０」のデジタルデータを記憶させる書き込み動作について説明する。最初に、メモリトランジスタに、デジタルデータ「１」を書き込む場合について説明する。ここで、例えばメモリトランジスタＭＴ１に、デジタルデータ「１」を書き込む動作を行うとする。この場合、メモリトランジスタＭＴ１に接続されたワード線ＷＬがワード線選択回路ＷＳにより選択され、その電位が所定のハイレベル電位となる。また、メモリトランジスタＭＴ１に接続されたビット線ＢＬがビット線選択回路ＢＳにより選択される。すると、メモリトランジスタＭＴ１がオン状態になる。そして、メモリトランジスタＭＴ１に接続したビット線ＢＬに、所定の書き込み電圧が印加される。ここで、所定の書き込み電圧とは、ビット線ＢＬが接続するメモリトランジスタ
ＭＴ１の第１コンタクトホールＦＣ２内に形成された絶縁層ＩＮＳを絶縁破壊し得る高電圧のことである。
【００３４】
このとき、ワード線ＷＬのハイレベル電位によりメモリトランジスタＭＴ１がオン状態となっているため、メモリトランジスタＭＴ１のドレインｄが接地電位となる。従って、ビット線ＢＬに印加される所定の書き込み電圧は、ビット線ＢＬとドレインｄとの間に存在する容量、即ち絶縁層ＩＮＳに集中して印加される。これにより、絶縁層ＩＮＳは絶縁破壊されて、メモリトランジスタＭＴ１のドレインｄと、それに対応するビット線ＢＬとが電気的に接続される。以下、上記絶縁破壊によりビット線ＢＬとドレインｄとが接続されたメモリトランジスタを、記憶状態「１」のメモリトランジスタと呼ぶことにする。
【００３５】
一方、メモリトランジスタＭＴ１と接続したビット線ＢＬには、例えばメモリトランジスタＭＴ３やその他の不図示のメモリトランジスタが接続されているが、これらのメモリトランジスタには、デジタルデータ「１」は書き込まれない。
【００３６】
即ち、メモリトランジスタＭＴ１が接続されるものと同じビット線ＢＬに接続されたメモリトランジスタＭＴ３、及びその他の不図示のメモリトランジスタでは、それらのワード線ＷＬの電位はローレベルである。従って、それらのメモリトランジスタはオフ状態である。
【００３７】
ここで、上記オフ状態のメモリトランジスタでは、接地電位である基板のＰ型層と、能動層のＮ−型層１５，１７（もしくはＮ＋型層１４，１６）との境界に、接合容量（ｐｎ接合の空乏層がつくる静電容量）が存在する。このため、ビット線ＢＬに印加される所定の書き込み電圧は、絶縁層ＩＮＳに存在する容量と、上記接合容量との２つの容量に対応して２分割されて印加される。この２分割された上記所定の書き込み電圧は、絶縁層ＩＮＳを絶縁破壊しない。従って、上記オフ状態のメモリトランジスタに接続するビット線ＢＬに、絶縁層ＩＮＳを破壊し得る所定の書き込み電圧が印加されても、絶縁層ＩＮＳの絶縁破壊は生じない。
【００３８】
次に、メモリトランジスタに、デジタルデータ「０」を書き込む場合について説明する。本実施形態によれば、デジタルデータ「０」を書き込む際には、特定の書き込み動作を必要としない。ここで、例えば、メモリトランジスタＭＴ２の記憶状態を、デジタルデータ「０」としたい場合、対応するビット線ＢＬに、絶縁層ＩＮＳを絶縁破壊し得る所定の書き込み電圧の印加を行わなければよい。
【００３９】
この場合、メモリトランジスタＭＴ２の第１コンタクトホールＦＣ２に形成された絶縁層ＩＮＳは絶縁破壊されない。即ち、メモリトランジスタＭＴ２のドレインｄと、それに対応するビット線ＢＬとは、第１コンタクトホールＦＣ２に形成されている絶縁層ＩＮＳによって絶縁されたままである。以下、上記絶縁層ＩＮＳが絶縁破壊されずにビット線ＢＬとドレインｄとが絶縁されているメモリトランジスタを、記憶状態「０」のメモリトランジスタと呼ぶことにする。
【００４０】
次に、上述したＲＯＭから、「１」もしくは「０」のデジタルデータを読み出す際の読み出し動作について説明する。ここで、例えば記憶状態「１」のメモリトランジスタＭＴ１から、デジタルデータを読み出す動作を行うとする。この場合、メモリトランジスタＭＴ１に接続されたワード線ＷＬがワード線選択回路ＷＳにより選択され、その電位がハイレベルとなる。また、メモリトランジスタＭＴ１に接続されたビット線ＢＬがビット線選択回路ＢＳにより選択される。なお、ビット線ＢＬは、予め所定のプリチャージ電位（例えば電源電位Ｖｄｄ）に初期設定されている。
【００４１】
すると、メモリトランジスタＭＴ１がオン状態になる。このとき、メモリトランジスタＭＴ１の第１コンタクトホールＦＣ２に形成された絶縁層ＩＮＳは、予め絶縁破壊されているため、メモリトランジスタＭＴ１のドレインｄと、それに対応するビット線ＢＬとは、互いに電気的に接続されている。これにより、接地線ＶＬの接地電位ＶｓｓがメモリトランジスタＭＴ１を通してビット線ＢＬに出力される。このため、ビット線ＢＬの電位はプリチャージ電位（例えば電源電位Ｖｄｄ）から接地電位Ｖｓｓに変化する。このとき、ビット線ＢＬの接地電位は、デジタルデータ「１」として、ビット線ＢＬから出力バッファＢＦを通してＲＯＭの外部に出力される。
【００４２】
一方、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、例えば記憶状態「０」のメモリトランジスタＭＴ２が選択されるとする。この場合、メモリトランジスタＭＴ２に接続されたワード線ＷＬがハイレベルとなると共に、メモリトランジスタＭＴ２に接続されたビット線ＢＬが選択される。
【００４３】
すると、メモリトランジスタＭＴ２がオン状態になる。ところが、メモリトランジスタＭＴ２の第１コンタクトホールＦＣ２に形成された絶縁層ＩＮＳは、絶縁破壊されていないため、メモリトランジスタＭＴ２のドレインｄと、それに対応するビット線ＢＬとは、絶縁されたままであり、電気的に接続されていない。
【００４４】
従って、ビット線ＢＬの電位はプリチャージ電位のままである。このとき、ビット線ＢＬのプリチャージ電位は、デジタルデータ「０」として、ビット線ＢＬから出力バッファＢＦを通してＲＯＭの外部に出力される。
【００４５】
上述したように、各メモリトランジスタの第１コンタクトホールＦＣ２に形成された絶縁層ＩＮＳを、対応するビット線ＢＬからの所定の書き込み電圧（高電圧）の印加により絶縁破壊するか否かに基づいて、「１」、「０」のいずれかのデジタルデータをＲＯＭに書き込むと共に、そのデータを読み出すことが可能となる。
【００４６】
また、上記デジタルデータの書き込みは、ＲＯＭもしくはＲＯＭが搭載された製品が完成して出荷された後に、ユーザー側によって行うことができる。即ち、各ユーザーによって異なる所望のデジタルデータを、任意に書き込むことが可能となる。
【００４７】
なお、上記第１の実施形態では、絶縁層ＩＮＳを、第１コンタクトホールＦＣ２内のＷプラグ２０と第１金属層２１との間に形成したが、本発明はこれに限定されない。即ち、絶縁層ＩＮＳは、各メモリトランジスタと、それに対応するビット線ＢＬとの間に形成されるものであれば、上記第１コンタクトホールＦＣ２内のＷプラグ２０と第１金属層２１との間以外の位置に形成されてもよい。例えば、本発明は、以下に示す第２もしくは第３の実施形態のように実施されてもよい。
【００４８】
次に、第２の実施形態について図面を参照して説明する。図４は、第２の実施形態に係るＲＯＭの断面図である。なお、図３に示した第１の実施形態におけるものと同様の構成要素については、同一の記号を付して、その説明を省略する。図４に示すように、絶縁層ＩＮＳ（例えばシリコン酸化膜から成る）は、例えば、第１金属層２１と第２コンタクトホールＳＣ内のＷプラグ２３との間に形成されていてもよい。もしくは、図示しないが、絶縁層ＩＮＳは、Ｎ＋型層１６（即ちドレインｄ）と第１コンタクトホールＦＣ２内のＷプラグ２０との間、第２コンタクトホールＳＣ内のＷプラグ２３と第２金属層２４との間、第２金属層２４と第３コンタクトホールＴＣ内のＷプラグ２６との間、第３コンタクトホールＴＣ内のＷプラグ２６とビット線ＢＬとの間のいずれかに形成されてもよい。なお、本実施形態におけるデジタルデータの書き込み及び読出し動作は、共に、第１の実施形態に示した動作と同様に行われる。
【００４９】
次に、第３の実施形態について図面を参照して説明する。なお、図３及び図４に示した第１及び第２の実施形態におけるものと同様の構成要素については、同一の記号を付して、その説明を省略する。図５は、第３の実施形態に係るＲＯＭの断面図である。図５に示すように、メモリトランジスタのドレインｄを露出するように開口された第１コンタクトホールＦＣ２には、第１及び第２の実施形態と同様にＷプラグ２０が埋め込まれている。そして、Ｗプラブ２０は、第１コンタクトホールＦＣ２の周囲に所定のエクステンションを有した第１金属層２１ａに接続している。ここで、第１金属層２１ａ上には、第１及び第２の実施形態とは異なり、第２及び第３コンタクトホールＳＣ，ＴＣ、Ｗプラグ２３，２６、及び第２金属層２４は形成されない。
【００５０】
本実施形態では、メモリトランジスタのドレインｄに近接するフィールド酸化膜１１の一部上に、第１ポリシリコン層ＰＳ１が形成されている。そして、第１コンタクトホールＦＣ３が、第１ポリシリコン層ＰＳ１を露出するように開口されて形成されている。この第１コンタクトホールＦＣ３には、Ｗプラグ２７が埋め込まれている。Ｗプラグ２７は、第１ポリシリコン層ＰＳ１と第１金属層２１ａとを電気的に接続している。
【００５１】
そして、第１ポリシリコン層ＰＳ１上には、例えばシリコン酸化膜から成る絶縁層ＩＮＳａが、第１ポリシリコン層ＰＳ１を覆うようにして、所定の膜厚を有して形成されている。この絶縁層ＩＮＳａは、第１及び第２の実施形態の絶縁層ＩＮＳと同様、所定の書き込み電圧を印加することにより、絶縁破壊され得るものである。
【００５２】
そして、フィールド酸化膜１１上において、第１ポリシリコン層ＰＳ１と離間して第２ポリシリコン層ＰＳ２が形成されている。ここで、第２ポリシリコン層ＰＳ２の一部は、絶縁層ＩＮＳａを介して、第１ポリシリコン層ＰＳ１の一部上を覆うように形成されている。即ち、第１ポリシリコン層ＰＳ１と第２ポリシリコン層ＰＳ２とは、絶縁層ＩＮＳａにより、互いに絶縁されている。
【００５３】
そして、第２ポリシリコン層ＰＳ２上には、第１層間絶縁層１８及び第２層間絶縁層２２が形成されている。この第１層間絶縁層１８には、第１コンタクトホールＦＣ４が、第２ポリシリコン層ＰＳ２を露出するように開口されて形成されている。この第１コンタクトホールＦＣ４には、Ｗプラグ２８が埋め込まれている。このＷプラグ２８上には、第１金属層２９が形成されている。この第１金属層２９は、第２層間絶縁層２２により、メモリトランジスタのドレインｄと接続する第１金属層２１ａと、互いに絶縁されている。
【００５４】
この第１金属層２９より上層の構成は、第１の実施形態と同様の構成である。即ち、第１金属層２９上には、第２層間絶縁層２２が形成されている。第２層間絶縁層２２には、第１金属層２１を露出するように開口された第２コンタクトホールＳＣが形成されている。第２コンタクトホールＳＣには、Ｗプラグ２３が埋め込まれている。Ｗプラグ２３上には、第２金属層２４が形成されている。第２金属層２４上には、第３層間絶縁層２５が形成されている。第３層間絶縁層２５には、第２金属層２４を露出するように開口された第３コンタクトホールＴＣが形成されている。第３コンタクトホールＴＣには、Ｗプラグ２６が埋め込まれている。そして、Ｗプラグ１６は、最上層の金属層から成るビット線ＢＬと電気的に接続している。
【００５５】
本実施形態におけるデジタルデータの書き込み動作は、ビット線ＢＬから印加され得る所定の書き込み電圧（第１及び第２の実施形態を参照）によって、第２ポリシリコン層ＰＳ２と第１ポリシリコン層ＰＳ１との間に形成された絶縁層ＩＮＳａを絶縁破壊するか否かによって行う。即ち、絶縁層ＩＮＳａが絶縁破壊された場合、そのメモリトランジスタの記憶状態を「１」とする。一方、絶縁層ＩＮＳａが絶縁破壊されないメモリトランジスタについては、その記憶状態を「０」とする。また、デジタルデータの読出し動作に関しては、上記第１及び第２の実施形態と同様である。
【００５６】
上記第３の実施形態では、絶縁層ＩＮＳａは、第１ポリシリコン層ＰＳ１上に形成されるため、第１及び第２の実施形態においてコンタクトホール内に形成される絶縁層ＩＮＳに比して、薄い膜厚を有して形成することが可能である。例えば、第１及び第２の実施形態における絶縁層ＩＮＳは、プラズマＣＶＤ法により形成されるため、２０ｎｍ程度と厚くなってしまうが、本実施形態の絶縁層ＩＮＳａは、ＬＰＣＶＤ法により、例えば５ｎｍ程度に薄く形成することが可能となる。これにより、第１及び第２の実施形態（絶縁層の膜厚が厚い場合）に比して、低い書き込み電圧の印加により絶縁層ＩＮＳａを絶縁破壊することができる。即ち、本実施形態のＲＯＭは、例えば、低電力の供給により可動する非接触式の電子タグに用いるメモリとして好適なメモリと成り得る。
【００５７】
なお、上記いずれの実施形態においても、３層の金属層（第１金属層２１、第２金属層２４、及びビット線ＢＬ）から成るＲＯＭについて説明したが、本発明はこれに限らず、２層の金属層、あるいは４層以上の金属層から成るＲＯＭについても適用することができるものである。
【００５８】
また、上記いずれの実施形態においても、絶縁層ＩＮＳ，ＩＮＳａは、シリコン酸化膜から成るものとしたが、本発明はこれに限定されず、他にも、例えばシリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造でもよい。即ち、上記所定の書き込み電圧の印加によって絶縁破壊され得るものであり、かつ上記メモリトランジスタ内で所定の膜厚に形成可能なものであれば、シリコン酸化膜以外の薄膜から成るものであってもよい。
【００５９】
また、上記いずれの実施形態においても、各メモリトランジスタのソースｓは、接地電位Ｖｓｓである接地線ＶＬに接続されているが、本発明はこれに限定されない。即ち、各メモリトランジスタのソースｓは、電源電圧Ｖｄｄを供給する電源線に接続されても良い。この場合、プリチャージ電位は、例えば接地電位Ｖｓｓに設定される。そして、選択されたメモリトランジスタの記憶状態が「０」のとき、そのドレインからは、接地電位Ｖｓｓがプリチャージ電位として出力される。一方、選択されたメモリトランジスタの記憶状態が「１」であるとき、そのドレインからは電源電圧Ｖｄｄが出力される。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るＲＯＭの回路図である。
【図２】図１に示したＲＯＭのメモリアレイのレイアウト図である。
【図３】図２に示したＲＯＭのＸ−Ｘ線に沿った断面図である。
【図４】第２の実施形態に係るＲＯＭの断面図である。
【図５】第３の実施形態に係るＲＯＭの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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