(57)【要約】【課題】  同一半導体基板上に形成したトランジスタ素子と受光素子をともに高速化した半導体チップを提供する。【解決手段】  第１導電型半導体基板４上に第２導電型半導体層５を形成し、受光素子２と第１トランジスタ素子３を設けた半導体チップであって、受光素子３部での第２導電型半導体層５の厚みｔ１は、第１トランジスタ素子部での第２導電型半導体層５の厚みｔ２よりも大きいことを特徴とする半導体チップ。【選択図】図１
2005123224.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に第２導電型半導体層を形成し、受光素子と第１トランジスタ素子を設けた半導体チップであって、
前記受光素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での前記第２導電型半導体層の厚みよりも大きいことを特徴とする半導体チップ。
【請求項２】
前記第２導電型半導体層は、エピタキシャル成長法により形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記受光素子は、前記第１導電型半導体基板と前記第２導電型半導体層とからなるフォトダイオードであり、
第１導電型分離拡散層により複数の領域に区分されており、
前記第１導電型分離拡散層近傍に前記第１導電型半導体基板と前記第２導電型半導体層とにまたがって形成された第２導電型埋め込み拡散層を有し、
前記第２導電型半導体層の上部に前記第２導電型埋め込み拡散層を覆うように第１導電型上部拡散層を有することを特徴とする請求項１または２に記載の半導体チップ。
【請求項４】
前記受光素子部での前記第２導電型半導体層の厚みは、２．５〜４．０μｍであることを特徴とする請求項３に記載の半導体チップ。
【請求項５】
前記受光素子は、前記第２導電型半導体層と、該第２導電型半導体層の表層部に形成された第１導電型上部拡散層とからなるフォトダイオードであることを特徴とする請求項１または２に記載の半導体チップ。
【請求項６】
前記受光素子部での前記第２導電型半導体層の厚みが１．５〜３．０μｍであることを特徴とする請求項５に記載の半導体チップ。
【請求項７】
さらに、第２トランジスタ素子部を有し、
前記第２トランジスタ素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での第２導電型半導体層の厚みよりも大きいことを特徴とする請求項１から５のいずれかに記載の半導体チップ。
【請求項８】
前記第２トランジスタ素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での第２導電型半導体層の厚みと等しいことを特徴とする請求項７に記載の半導体チップ。
【請求項９】
第１導電型半導体基板上に第２導電型半導体層を形成し、該第２導電型半導体層の表面にシリコン酸化膜を形成し、
第１トランジスタ素子部以外の前記シリコン酸化膜を除去し、
エピタキシャル成長法によって、前記第１トランジスタ素子部以外の前記第２導電方型半導体層をさらに厚く形成し、
前記前記第２導電方型半導体層を厚くした部分に受光素子を設けることを特徴とする半導体チップの製造方法。
【請求項１０】
第１導電型半導体基板上に第２導電型半導体層を形成し、該第２導電型半導体層の表面に第１シリコン酸化膜を形成し、
前記第１シリコン酸化膜の上にシリコン窒化膜を形成し、
第１トランジスタ素子部の前記シリコン窒化膜を除去し、
前記第１トランジスタ素子部の前記第２導電型半導体層をエッチングにより薄くし、
前記薄くした第１トランジスタ素子部の第２導電型半導体層の表面に第２シリコン酸化膜を形成し、
前記シリコン窒化膜を除去し、
前記第１シリコン酸化膜および前記第２シリコン酸化膜を除去し、
前記エッチング時にシリコン窒化膜を有していた部分に受光素子を設けることを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光を電気信号に変換する受光素子と、その信号を処理するトランジスタ素子などを同一半導体基板上に形成した半導体チップおよびその製造方法に関するものである。
【背景技術】
【０００２】
光を電気信号へ変換する受光素子とその信号を処理するトランジスタ素子などを同一半導体基板上に形成した半導体チップは、例えばフォーカスエラー信号やトラッキングエラー信号を読み取って光ピックアップの制御を行ったり、ＲＦ信号を読み取ってディスク上の情報を読み取るのに利用されている。近年、データの高密度化が進み、それに伴って処理するデータ量が増えたことより高速化が強く要求されている。
【０００３】
受光素子については、Ｂｌｕ−ｒａｙ  Ｄｉｓｃなどデータの高密度化に対応して使用する光波長は短くなる傾向にあるため、短波長での高速性が要求されている。さらに、過去のデータとの互換性を担保する必要もあるため、長波長での高速性も同時に要求されている。そのような異なる波長の光に対して高速に応答する受光素子は、特許文献１に開示されている。
【特許文献１】特開平１０−１０７２４３号公報
【０００４】
一方、信号処理回路を構成するトランジスタ素子の高速化の手段としては、一般的に使用されるポリエミッタ構造、ダブルポリエミッタ構造などの他にトランジスタ素子を形成するエピタキシャル層を薄くする方法がある。エピタキシャル層厚を薄くする方法によれば、コレクタ抵抗の減少やベース走行時間の低減によりトランジスタ周波数特性が向上する。しかし、エピタキシャル層を薄くすると耐圧性が低下するため、エピタキシャル層の厚みの設定には注意が必要である。
【０００５】
図６は、特許文献１の技術を利用した半導体チップ３１を示す。半導体チップ３１は、受光素子３２およびＮＰＮトランジスタ素子３３を有している。その構造は、Ｐ型半導体基板３４上にＮ型エピタキシャル層３５を有し、Ｎ型エピタキシャル層３５上にはシリコン酸化膜３６を有している。Ｎ型エピタキシャル層３５は、Ｐ型半導体基板３４との境界部のＰ＋型埋め込み分離拡散層３７およびＰ＋型上部分離拡散層３８によって区分されている。受光素子３２は、さらにＰ＋型埋め込み分離拡散層３７およびＰ＋型上部分離拡散層３８によって区分され、Ｎ＋型埋め込み拡散層３９およびＰ＋型上部拡散層４０を有する分割フォトダイオード素子を構成している。またＮＰＮトランジスタ素子３３は、Ｎ＋型埋め込み拡散層４１、Ｐ＋型内部ベース拡散層４２、Ｎ＋コレクタ補償拡散層４３、Ｐ＋型外部ベース拡散層４４、Ｎ＋型エミッタ拡散層４５および各コンタクト層４６〜４８を設けることで、ＮＰＮトランジスタ素子３３を構成している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記従来の半導体チップ３１において、ＮＰＮトランジスタ素子３３を高速化するためには、前述のように、エピタキシャル層３５の厚みｔを小さくすればよい。作動電圧が５Ｖであれば、トランジスタ素子特性は、エピタキシャル層３５の厚みを１．０〜１．５μｍ程度としたときに最適となる。この時、ＮＰＮトランジスタの速度は、作動周波数ｆＴｍａｘ＝１０ＧＨｚ程度とすることができる。
【０００７】
しかし、受光素子３２において、通常使用するバイアス条件（ＶＲ＝１〜２．５Ｖ程度）の下でＰ＋型上部拡散層４０直下のＮ型エピタキシャル層３５に広がる空乏層の厚さは、１．０〜２．５μｍ程度である。エピタキシャル層３５の厚みｔを小さくすると、受光素子３２のＰ＋型上部拡散層４０とＮ＋型埋め込み拡散層３９との距離が小さくなり、Ａで図示する部分の空乏層幅がせまくなる。これにより、受光素子３２の寄生容量が増加してＣＲ時定数成分（受光素子の寄生容量Ｃ、増幅回路や受光素子３２の寄生抵抗Ｒの時、ＣＲ時定数成分＝２πＣＲ）により応答特性が悪くなる。また受光素子２２の寄生容量によるインピーダンスによりノイズ特性が悪くなる。
【０００８】
以上のように、受光素子３２とトランジスタ素子３３のエピタキシャル層３５の厚さｔに対する特性は相反するものであり、それぞれを個別に最適化した半導体チップを形成することは困難であった。
【０００９】
そこで、本発明は、同一半導体基板上に形成したトランジスタ素子と受光素子をともに高速化した半導体チップを提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明による半導体チップは、第１導電型半導体基板上に第２導電型半導体層を形成し、受光素子と第１トランジスタ素子を設けた半導体チップであって、前記受光素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での前記第２導電型半導体層の厚みよりも大きいものとする。
【００１１】
この構成によれば、前記受光素子部での前記第２導電型半導体層が厚いために、前記受光素子の寄生容量が大きくならず、時定数を小さくすることができるので、前記受光素子を高速化できる。同時に、前記第１トランジスタ素子部での前記第２導電型半導体層が薄いために、前記第１トランジスタ素子も高速化できる。
【００１２】
また、本発明による半導体チップにおいて、前記第２導電型半導体層は、エピタキシャル成長法により形成されてもよい。
【００１３】
この構成によれば、本発明による半導体チップを一般的な方法で製造できる。
【００１４】
また、本発明による半導体チップにおいて、前記受光素子は、前記第１導電型半導体基板と前記第２導電型半導体層とからなるフォトダイオードであり、第１導電型分離拡散層により複数の領域に区分されており、前記第１導電型分離拡散層近傍に前記第１導電型半導体基板と前記第２導電型半導体層とにまたがって形成された第２導電型埋め込み拡散層を有し、前記第２導電型半導体層の上部に前記第２導電型埋め込み拡散層を覆うように第１導電型上部拡散層を有してもよい。さらに、前記受光素子部での前記第２導電型半導体層の厚みは、２．５〜４．０μｍであってもよい。
【００１５】
この構成によれば、前記第１トランジスタ素子を高速化しながら、前記受光素子を短い波長の光と長い波長の光のいずれに対しても高速化することができる。
【００１６】
また、本発明による半導体チップにおいて、前記受光素子は、前記第２導電型半導体層と、該第２導電型半導体層の表層部に形成された第１導電型上部拡散層とからなるフォトダイオードであってもよい。さらに、前記受光素子部での前記第２導電型半導体層の厚みが１．５〜３．０μｍであってもよい。
【００１７】
この構成によれば、簡素な構造で前記受光素子を高速化することができる。
【００１８】
また、本発明による半導体チップは、さらに、第２トランジスタ素子部を有し、前記第２トランジスタ素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での第２導電型半導体層の厚みよりも大きくてもよい。さらに、前記第２トランジスタ素子部での前記第２導電型半導体層の厚みは、前記第１トランジスタ素子部での第２導電型半導体層の厚みと等しくてもよい。
【００１９】
この構成によれば、前記半導体チップは、高速な前記第１トランジスタ素子の他に、高耐圧の第２トランジスタ素子を内蔵することができる。
【００２０】
本発明による半導体チップの製造方法は、第１導電型半導体基板上に第２導電型半導体層を形成し、該第２導電型半導体層の表面にシリコン酸化膜を形成し、１トランジスタ素子部以外の前記シリコン酸化膜を除去し、エピタキシャル成長法によって、前記第１トランジスタ素子部以外の前記第２導電方型半導体層をさらに厚く形成し、前記前記第２導電方型半導体層を厚くした部分に受光素子を設ける方法とする。
【００２１】
この方法によれば、前記第１トランジスタ素子部のシリコン酸化膜がさらなる前記第２導電型半導体のエピタキシャル成長を阻害するために、前記第１トランジスタ素子部以外の第２導電型半導体の厚さを選択的に増加させることができる。これにより、前記第１トランジスタ素子を高速化するとともに、前記受光素子を高速化することができ、またその他の素子を高耐圧とすることもできる。
【００２２】
また、本発明による半導体チップの製造方法は、第１導電型半導体基板上に第２導電型半導体層を形成し、該第２導電型半導体層の表面に第１シリコン酸化膜を形成し、前記第１シリコン酸化膜の上にシリコン窒化膜を形成し、第１トランジスタ素子部の前記シリコン窒化膜を除去し、前記第１トランジスタ素子部の前記第２導電型半導体層をエッチングにより薄くし、前記薄くした第１トランジスタ素子部の第２導電型半導体層の表面に第２シリコン酸化膜を形成し、前記シリコン窒化膜を除去し、前記第１シリコン酸化膜および前記第２シリコン酸化膜を除去し、前記エッチング時にシリコン窒化膜を有していた部分に受光素子を設ける方法としてもよい。
【００２３】
この方法によれば、前記シリコン窒化膜を除去した前記第１トランジスタ素子部の前記第２導電型半導体を選択的にエッチングして薄くすることができる。これにより、前記第１トランジスタ素子を高速化するとともに、前記受光素子を高速化することができ、またその他の素子を高耐圧とすることもできる。
【発明の効果】
【００２４】
受光素子とトランジスタ素子などを同一半導体基板上に形成した半導体チップにおいて、受光素子とトランジスタ素子のそれぞれに異なる厚みのエピタキシャル層を形成することで、それぞれの素子の応答速度や耐圧性を最適化することができ、より特性のよい半導体チップを得ることができる。
【発明を実施するための最良の形態】
【００２５】
図１に本発明の第１の実施形態である半導体チップ１の断面図を示す。半導体チップ１は、受光素子２およびＮＰＮトランジスタ素子３を有している。その構造は、Ｐ型半導体基板４上に受光素子２とＮＰＮトランジスタ素子３とで厚みの異なるＮ＋型エピタキシャル層５を有し、エピタキシャル層５の上にはシリコン酸化膜６を有している。エピタキシャル層５は、Ｐ型半導体基板４との境界部のＰ＋型埋め込み分離拡散層７およびＰ＋型上部分離拡散層８によって区分されている。受光素子２は、Ｐ＋型埋め込み分離拡散層７およびＰ＋型上部分離拡散層８によってさらに区分され、Ｎ＋型埋め込み拡散層９およびＰ＋型上部拡散層１０を有する分割フォトダイオード素子である。またＮＰＮトランジスタ３は、Ｎ＋型埋め込み拡散層１１、Ｐ＋型内部ベース拡散層１２、Ｎ＋コレクタ補償拡散層１３、Ｐ＋型外部ベース拡散層１４およびＮ＋型エミッタ拡散層１５が設けられ、さらにエミッタコンタクト層１６、コレクタコンタクト層１７およびベースコンタクト層１８が設けられて構成されたトランジスタである。また、半導体チップ１は、さらに保護膜などを有してもよいが、ここでは図示していない。
【００２６】
受光素子２はＮ＋型埋め込み拡散層９を有しており、長波長の光に対しても高速である。また、エピタキシャル層５の厚みｔ１は十分に大きいため、Ｐ＋型上部拡散層１０を有しており、直下のエピタキシャル層５に空乏層が形成され、浅い位置に発生する光キャリア吸い上げることができるため、短い波長の光に対しても高速である。一方、ＮＰＮトランジスタ３のエピタキシャル層５の厚みｔ２は小さいため、コレクタ抵抗が小さく、高速に動作可能である。
【００２７】
図２ａから２ｉは、半導体チップ１の製造方法の各工程を示している。先ず、図２ａに示すように、ＣＺ−Ｐ型４０Ωｃｍシリコン基板であるＰ型半導体基板４にＮ＋型埋め込み拡散層９，１１を形成した後、ボロンを１×１０１４atms／ｃｍ３程度イオン注入し、Ｐ＋型埋め込み分離拡散層７を形成する。次に、図２ｂに示すように、エピタキシャル成長法によって濃度が５×１０１５atms／ｃｍ３程度のＮ型エピタキシャル層５を形成する。このとき、Ｎ型エピタキシャル層５の厚みは、最終的に形成しようとするＮＰＮトランジスタ３でのＮ型エピタキシャル層５の厚みｔ２であり、作動電圧が５Ｖであれば、厚みｔ２は１．０〜１．５μｍとすることが好ましい。
【００２８】
続いて、図２ｃに示すように、今、形成したＮ型エピタキシャル層５の表面を酸化し、シリコン酸化膜１９を形成する。ここで、実際のシリコン酸化膜１９は十分に薄く、エピタキシャル層５の厚みｔ２を有意に減少させるものではない。そして、ＮＰＮトランジスタ３部にレジスト膜を形成してからエッチングし、図２ｄに示すように、受光素子２のシリコン酸化膜１９を除去する。それから、エピタキシャル成長法を行うと、ＮＰＮトランジスタ３では、シリコン酸化膜１９がエピタキシャル層の成長を阻害するため、図２ｅに示すように、受光素子２のエピタキシャル層５のみが成長して厚くなる。そして、シリコン酸化膜１９をエッチングにより除去すれば、図２ｆに示す状態となる。
【００２９】
そして、図２ｇに示すように、シリコン酸化膜１９を除去し、ボロンを１×１０１４atms／ｃｍ３程度イオン注入してＰ＋型上部分離拡散層８を形成する。さらに、図２ｈに示すように、リンやボロンをイオン注入して、受光素子２のＰ＋型上部拡散層１０およびＮＰＮトランジスタ素子３のＰ＋型内部ベース拡散層１２やＰ＋型外部ベース拡散層１４を形成し、また、ヒ素を注入してＮ＋コレクタ補償拡散層１３やＮ＋型エミッタ拡散層１５を形成する。
【００３０】
さらに、図２ｉに示すように、Ｎ型エピタキシャル層５の表面を覆う酸化膜６を形成し、エミッタコンタクト層１６、コレクタコンタクト層１７およびベースコンタクト層１８を設けることで受光素子２およびＮＰＮトランジスタ３を有する半導体チップ１が製造される。
【００３１】
ここで、この半導体チップ１の受光素子２において、Ｎ＋型埋込拡散層９の這い上がりは約１μｍであり、Ｐ＋型上部拡散層１０の拡散深さは約０．５μｍである。通常のバイアス条件（ＶＲ＝１〜２．５Ｖ）では、Ｎ＋型埋込拡散層９直下のエピタキシャル層５に、Ｐ＋型上部拡散層１０との境界面から１．０〜２．５μｍの空乏層が広がるので、この空乏層が広がる領域を確保するために、受光素子２でのエピタキシャル層５の厚みｔ１は２．５〜４．０μｍとすることが好ましい。
【００３２】
また、半導体チップ１は、図２ａから図２ｆに示す工程に替えて、図３ａから３ｆに示す工程によっても実現される。
【００３３】
図３ａは、図２ａと同じでありここまでは前述と同じ工程である。しかし、前述の図２ｂの工程では、ＮＰＮトランジスタ素子３に最適化した厚さｔ２のエピタキシャル層５を形成したが、図３ｂでは、受光素子２に最適化した厚さｔ１のエピタキシャル層５を形成する。次に、そのエピタキシャル層５の表面を酸化してシリコン酸化膜１９を形成し、さらに、その上にシリコン窒化膜２０をＬＰ−ＣＶＤ（減圧化学気相成長法）で形成する。そして受光素子２のシリコン窒化膜２０上にレジスト膜を形成し、ＮＰＮトランジスタ３部のシリコン窒化膜２０をエッチングにより除去し、さらに、図３ｃに示すように、ＮＰＮトランジスタ３部のシリコン酸化膜１９をエッチングにより除去する。そして、ＣＦ４などのガスを用いてエッチングを行い、図３ｄに示すように、ＮＰＮトランジスタ３部のエピタキシャル層５をｔ２まで薄くする。さらに、図３ｅに示すように、ＮＰＮトランジスタ３部にＬＯＣＯＳ（選択酸化）によりシリコン酸化膜２１を形成する。これにより、エピタキシャル層５を侵食することなくシリコン窒化膜２０をエッチングにより除去することができ、シリコン窒化膜２０を除去した後、シリコン酸化膜１９および２１をエッチングにより除去することで、図３ｆに示す状態となる。この図３ｆは、図２ｆと同じであり、以後は、前述の図２ｇから２ｉに示した工程によって半導体チップ１を製造することができる。
【００３４】
図４は、本発明の第２の実施形態である半導体チップ１ａの断面を示す。半導体チップ１ａは、半導体チップ１と同じ構造のＮＰＮダイオード素子３を有しており、半導体チップ１との違いは、受光素子の構造である。半導体チップ１ａの受光素子２’は、Ｎ型エピタキシャル層５と、Ｎ型エピタキシャル層５の表層部に設けたＰ＋型上部拡散層２２とのＰＮ接合によってフォトダイオードを構成している。この受光素子２’は長波長の光に対する応答は遅いが、構造が単純であるので今後主流になる短波長光に特化して使用される構造である。
【００３５】
Ｐ＋型上部拡散層２２の拡散深さは約０．５μｍであり、通常使用するバイアス条件（ＶＲ＝１〜２．５Ｖ程度）の下で直下のＮ型エピタキシャル層５に広がる空乏層の厚さ、１．０〜２．５μｍ程度を確保するためには、受光素子２’部のエピタキシャル層５の厚さｔ１は、１．５〜３．０μｍの範囲で設定することが好ましい。
【００３６】
ここでも、受光素子２’での厚さｔ１とＮＰＮダイオード３での厚さｔ２が異なるエピタキシャル層５の製造方法は、第１実施形態である半導体チップ１について図２ａから２ｆまたは図３ａから３ｆに示した方法を適用することができる。
【００３７】
図５は、本発明の第３の実施形態である半導体チップ１ｂの断面図を示す。半導体チップ１ｂは、半導体チップ１と同じ構造の受光素子２およびＮＰＮトランジスタ素子３を有すると共に、さらに、第２のＮＰＮトランジスタ素子３’を有している。第２ＮＰＮトランジスタ素子３’でのエピタキシャル層５の厚みは、受光素子２でのエピタキシャル層５の厚みと同じである。
【００３８】
この構造によって、第２ＮＰＮトランジスタ素子３’は、第１のＮＰＮトランジスタ素子３に比べて応答性では劣るが、高い耐圧性を有している。このようなＮＰＮトランジスタ素子３’は出力部や静電対策素子などでの使用に適している。
【００３９】
さらに、第２ＮＰＮトランジスタ素子３’をより高耐圧にする必要がある場合には、図２ｂから２ｆに示した工程をさらに繰り返して、ＮＰＮトランジスタ素子３’のエピタキシャル層５の厚みだけをさらに大きくすればよい。
【００４０】
また、上記半導体チップ１，１ａおよび１ｂは、ＮＰＮトランジスタを有しているが、ＰＮＰトランジスタやＮ型ＭＯＳまたはＰ型ＭＯＳトランジスタでも同様の効果が期待できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態である半導体チップの断面図。
【図２ａ】図１の半導体チップの製造工程を示す断面図。
【図２ｂ】図１の半導体チップの製造工程を示す断面図。
【図２ｃ】図１の半導体チップの製造工程を示す断面図。
【図２ｄ】図１の半導体チップの製造工程を示す断面図。
【図２ｅ】図１の半導体チップの製造工程を示す断面図。
【図２ｆ】図１の半導体チップの製造工程を示す断面図。
【図２ｇ】図１の半導体チップの製造工程を示す断面図。
【図２ｈ】図１の半導体チップの製造工程を示す断面図。
【図２ｉ】図１の半導体チップの製造工程を示す断面図。
【図３ａ】図１の半導体チップの製造工程の変形例を示す断面図。
【図３ｂ】図１の半導体チップの製造工程の変形例を示す断面図。
【図３ｃ】図１の半導体チップの製造工程の変形例を示す断面図。
【図３ｄ】図１の半導体チップの製造工程の変形例を示す断面図。
【図３ｅ】図１の半導体チップの製造工程の変形例を示す断面図。
【図３ｆ】図１の半導体チップの製造工程の変形例を示す断面図。
【図４】本発明の第２の実施形態である半導体チップの断面図。
【図５】本発明の第３の実施形態である半導体チップの断面図。
【図６】従来の半導体チップの断面図。
【符号の説明】
【００４２】
１，１ａ，１ｂ  半導体チップ
２，２’  受光素子
３  ＮＰＮダイオード素子
３’  第２ＮＰＮダイオード素子
４  Ｐ型半導体基板
５  Ｎ型エピタキシャル層
７  Ｐ＋型埋め込み分離拡散層
８  Ｐ＋型上部分離拡散層
９  Ｎ＋型埋め込み拡散層
１０  Ｐ＋型上部拡散層
１９  シリコン酸化膜
２０  シリコン窒化膜
２１  シリコン酸化膜
【図１】
2005123224.tif 000003
【図２ａ】
2005123224.tif 000004
【図２ｂ】
2005123224.tif 000005
【図２ｃ】
2005123224.tif 000006
【図２ｄ】
2005123224.tif 000007
【図２ｅ】
2005123224.tif 000008
【図２ｆ】
2005123224.tif 000009
【図２ｇ】
2005123224.tif 000010
【図２ｈ】
2005123224.tif 000011
【図２ｉ】
2005123224.tif 000012
【図３ａ】
2005123224.tif 000013
【図３ｂ】
2005123224.tif 000014
【図３ｃ】
2005123224.tif 000015
【図３ｄ】
2005123224.tif 000016
【図３ｅ】
2005123224.tif 000017
【図３ｆ】
2005123224.tif 000018
【図４】
2005123224.tif 000019
【図５】
2005123224.tif 000020
【図６】
2005123224.tif 000021