(57)【要約】  【課題】  従来技術である、ＳｉＧｅ犠牲層を用いたダブルゲート構造を有する多層チャネルMOSFETの作製方法においては、チャネル層の材料や層数、膜厚などに制限を有する。  【解決手段】  本発明に係る電解効果型トランジスタの製造方法では、シリコン基板上に、シリコン酸化膜からなる層302と少なくともシリコンを含む非晶質である層303を交互に堆積することにより積層構造304を形成し、固相成長法により非晶質層を単結晶化し、次いでシリコン酸化膜からなる層302のみをフッ酸溶液などにより選択的にエッチングして層303を残し、これをチャネルとする。  【選択図】図1
2005079517.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、シリコン酸化膜からなる層と少なくともシリコンを含む非晶質である層を交互に堆積することにより形成される積層構造を形成する第1の工程と、
前記積層構造の少なくとも一部の端面を露出させる第2の工程と、
前記積層構造の少なくとも一部の端面に接触するように少なくともシリコンを含む単結晶層を形成する第3の工程と、
固相成長法により前記少なくともシリコンを含む非晶質を単結晶化する第4の工程を有し、第4の工程により単結晶化された少なくともシリコンを含む層の少なくとも一部がチャネルとして機能することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記少なくともシリコンを含む非晶質にゲルマニウムを含むことを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項３】
前記少なくともシリコンを含む非晶質に炭素を含むことを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項４】
前記少なくともシリコンを含む単結晶にゲルマニウムを含むことを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項５】
前記少なくともシリコンを含む単結晶に炭素を含むことを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層チャネルを有するMOS型電界効果トランジスタ(MOSFET)の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高機能化、高集積化が発展を遂げているが、その主要な要因はそこに用いられているMOSFETの微細化によるものである。しかしながら従来構造のMOSFETを単に微細化するだけでは、加工技術に限界が生じるだけでなくショートチャネル効果などデバイス特性としても高性能化に限界が生じることが指摘されている。
【０００３】
微細化によるデバイス高性能化の限界を打破するものとして、ダブルゲート構造を有するMOSFETが提案、試作されている。ダブルゲート構造を有するMOSFETの代表例を図2に示す。図2ａはプレーナ型と呼ばれるもので、チャネル層201の上下にゲート酸化膜を介してゲート電極202が形成され、キャリアは基板と平行方向に走行する。図２ｂは、Fin型と呼ばれるもので、立体構造の側面がチャネル層203となり、ゲート酸化膜を介してゲート電極204が形成され、キャリアは基板と平行方向に走行する。図2ｃは縦型と呼ばれるもので、立体構造の側面がチャネル層205となり、ゲート酸化膜を介してゲート電極206が形成され、キャリアは基板と垂直方向に走行する。
【０００４】
図２ｂのFin型、図２ｃの縦型ダブルゲートMOSFETが微細な立体構造の加工を必要とするのに対し、図２ａのプレーナ型は立体構造の加工を必要としないことから、他と比較して多層化が容易であるなどの利点を有する。しかしながら、プレーナ型の最大の課題は、非晶質であるゲート酸化膜や多結晶であるゲート電極202の上に単結晶からなるチャネル層201を形成する必要がある点である。下層から順次積層する方法を用いては、このような多層構造は作製できない。
【０００５】
プレーナ型のダブルゲート構造を有する多層チャネルMOSFETの作製方法がS.M.Kimらにより提案されている（非特許文献１を参照）。S.M.Kimらにより提案されたこの多層チャネルMOSFETの作製方法を図3に示す。
【０００６】
Si基板301上にSi層302とSiGe層303からなる多層構造304をエピタキシャル成長した後、素子分離層305を形成する(図３ａ）。次にダミーゲート306をマスクとしてSi層302とSiGe層303からなる多層構造304を部分的に除去した後、Si層307を選択成長する（図３ｂ）。次に、ソースドレインとなるポリシリコン308を形成し、ダミーゲート306を除去する（図３ｃ）。次に、ウェットエッチングによりSiGe層303を選択性に除去し、Si層302を残す（図３ｄ）。最後にウェットエッチングによりSiGe層303を選択性に除去したことによってできた開口部にゲート酸化膜309およびゲート電極310を順次形成することによりプレーナ型のダブルゲート構造を有する多層チャネルMOSFETが作製できる（図3ｅ）。
【０００７】
上に述べた従来技術によるダブルゲート構造を有する多層チャネルMOSFETの作製方法の主要となる技術は、Si層302とSiGe層303からなる多層構造をエピタキシャル成長した後、ウェットエッチングによりSiGe層303を選択的に除去し、多層チャネルとなるSi層302を形成することにある。したがって、SiGe層303はデバイス構造作製における犠牲層として働き、最終的なデバイスにおいてはこの層は除去されており、デバイスとしては利用されない。この方法の利点は単結晶であるSiGe層303を犠牲層とすることによりエピタキシャル成長を用いて多層チャネルとなるSi層302を形成するため、チャネル層として単結晶のSi層302が得られるという点である。
【非特許文献１】2003 Silicon Nanoelectronics Workshop P.18
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、Si層302とSiGe層303からなる多層構造304をエピタキシャル成長した後、ウェットエッチングによりSiGe層303を選択的に除去し、多層チャネルとなるSi層302を形成することによって作製されるダブルゲート構造を有する多層チャネルMOSFETの作製方法においては以下の課題が存在する。第1の課題は、選択エッチングの犠牲層にSiGeを用いているため、多層チャネル層の材料としてSiGeあるいはSiGeCを用いることができないという点である。
【０００９】
なぜなら、チャネル層にSiGeあるいはSiGeCを用いようとした場合、犠牲層であるSiGe層303とウェットエッチングにおける選択比が確保できず、チャネル層も除去されてしまうからである。SiGeあるいはSiGeC層はSiと比較して電子および正孔の移動度が大きいため、SiGeあるいはSiGeC層をチャネルに用いることによりSiチャネルと比較してデバイス特性の向上を図ることが可能であるが、従来方法においてはチャネル材料がSiに制限されてしまうことが課題である。
【００１０】
第2の課題は、デバイス構造の制限に関する。エピタキシャル成長によりSiチャネル層302と犠牲層となるSiGe層303からなる多層構造を成長する際に、SiGe層303がSiよりも格子定数が大きいために成長層に格子歪みが生じる。多層構造の層数を増加させるに伴い成長層の格子歪みが増大し、臨界膜厚を超えると成長層に結晶転位などの欠陥が発生する。この欠陥はSiGe層303のみならずチャネルとなるSi層302にも発生するためデバイス特性の劣化を生じる。
【００１１】
従って本方法を用いる場合には、結晶欠陥を発生させないように多層チャネルの層数や膜厚に制限が生じ、デバイス設計に制限を生じるという課題がある。
【課題を解決するための手段】
【００１２】
上記課題を鑑み、本発明は従来技術におけるチャネルの材料や層数の制限を解決したダブルゲート構造を有する多層チャネルMOSFETの作製方法を提供するものである。本発明においては、従来のSi層およびSiGe層からなる多層構造に代わり、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層およびシリコン酸化膜層からなる多層構造を形成する。次に、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層およびシリコン酸化膜層を部分的に除去することにより端面を露出させた後、端面の少なくとも一部に接触するようにシリコンを含む単結晶をエピタキシャル成長する。続いて熱処理をおこない、固相成長により非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層を単結晶化させる。この単結晶化したSi1-x-yGexCy(0≦x≦1、0≦y≦1)層がMOSFETの多層チャネル層として機能する。多層構造の酸化膜をウェットエッチングにより除去し、ゲート酸化膜、ゲート電極を形成することによりダブルゲート構造を有する多層チャネルMOSFETを作製する。
【００１３】
本発明によれば、従来方法において犠牲層として用いていたSiGe層に代わり、シリコン酸化膜層を犠牲層として用いるこのが可能となる。シリコン酸化膜とSi1-x-yGexCy(0≦x≦1、0≦y≦1)層とは、例えばフッ酸溶液をエッチング溶液として用いることにより十分な選択比が得られる。従って、GeやCを含むSi1-x-yGexCy(0≦x≦1、0≦y≦1)層をチャネルに用いたダブルゲート構造を有する多層チャネルMOSFETが作製可能となる。SiGeやSiGeCはSiと比較して電子および正孔移動度が大きいため、従来方法と比較してデバイスの高性能化が実現できる。尚、本発明を用いてGeやCを含まないSiチャネルを形成することも可能である。
【００１４】
また、本発明によれば、従来のSi層およびSiGe層からなる多層構造に代わり、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層およびシリコン酸化膜層からなる多層構造を形成するため、多層構造に格子歪みが発生しない。従って、チャネルとなるSi1-x-yGexCy(0≦x≦1、0≦y≦1)層の膜厚や層数に制限は生じない。多層チャネルの層数を増加させることにより、ドレイン電流を増加させることが可能であるため、本発明を用いることによりデバイスの高性能化が可能となる。
【発明の効果】
【００１５】
以上説明したように、本発明のMOSFETの作製方法を用いることにより、トランジスタの高性能化を実現できるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の実施例について説明する。Si基板101の上にシリコン酸化膜層102と非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103からなる多層構造104を化学的気相成長法（CVD法）により形成した。ここでは、シリコン酸化膜層102および非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103の膜厚をそれぞれ20nmおよび20nmとした。積層周期は3周期とした（図１ａ）。
【００１７】
次に、素子分離のためのシャロートレンチ105を形成した（図1ｂ）。シャロートレンチ105は酸化膜からなる絶縁物で満たされている。
【００１８】
次に、シリコン酸化膜からなるマスク106を用いてドライエッチングにより多層構造104を部分的に除去し、ソースドレインとなる領域107を開口した（図１ｃ）。マスク106の材料としてはシリコン酸化膜の代わりにシリコン窒化膜を用いても、同様の加工が可能である。
【００１９】
次に、ソースドレインとなる領域107に選択成長によりSi結晶108をエピタキシャル成長した。このとき非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103の端面がSi結晶108に接触する条件で選択成長をおこなった。Si結晶108は後にソースドレインとして機能すする（図１ｄ）。本実施例ではSi結晶108の結晶成長をおこなったが、Si1-x-yGexCy(0≦x≦1、0≦y≦1)結晶を用いてもMOSFETを作製することができる。
【００２０】
このとき、成長条件により非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103とSi結晶108の界面近傍に非晶質層109が成長することがあるが、本発明の効果に影響は及ぼさない。また、成長条件によりシリコン酸化膜102とSi結晶108との界面近傍にボイド110が形成されることがあるが、本発明の効果に影響は及ぼさない。尚、図１ｄにおいては、非晶質層109およびボイド110の大きさは誇張して表現されている。
【００２１】
次に、試料に熱処理を施して、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103の結晶化を行なった。熱処理は、水素雰囲気下で900℃の条件でおこなった。このとき、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103とSi結晶108の接触界面から結晶化が進行する固相エピタキシャル成長が進行した。
【００２２】
この結果、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103はSi結晶108の結晶配列を反映した単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)層111となった（図1ｅ）。非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103とSi結晶108の界面近傍に非晶質層109が成長している場合も、非晶質層109は結晶化され、非晶質層109は消失した。
【００２３】
次に、ドライエッチを用いてシリコン酸化膜層102の端面を露出させた後、ウェットエッチングを用いてシリコン酸化膜層102を除去し、開口部112を形成した（図１ｆ）。このとき単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)層111は残り、MOSFETのチャネル層として機能する。
【００２４】
次に、熱酸化を用いて、開口部112の周辺にゲート酸化膜113を形成した。これにより、単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)層111の上部および下部にゲート酸化膜が形成された。引き続き、減圧気相成長法を用いて、ゲート電極となるポリシリコン114を成長した。このとき前述した、シリコン酸化膜102の除去のために開口した端面を通して、開口部112の中にもポリシリコン114が埋め込まれ、上部のゲート電極115と電気的に接続された(図1ｇ）。
【００２５】
次に、ドライエッチングを用いて上部ゲート電極115を加工し、シリコン酸化膜からなるサイドウォール116を形成した（図1ｈ）。このあと、一般に用いられているサリサイド工程および配線工程を経ることにより、ＭＯＳトランジスタを作製した。
【００２６】
本方法により作製したＭＯＳトランジスタは、単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)層111の上部および下部にゲート電極を有するダブルゲート型のＭＯＳトランジスタである。本作製方法を用いることにより、チャネル材料に単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)を用いることができるため、従来のＳｉチャネルを用いたダブルゲート型のＭＯＳトランジスタと比較して、高チャネル移動度、高相互コンダクタンスを得ることが可能である。また、非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層103の膜厚や層数を精度よく容易に制御できることから、デバイス設計の自由度が大幅に向上する。
【産業上の利用可能性】
【００２７】
以上説明したように、本発明のMOSFETの作製方法を用いることにより、トランジスタの高性能化を実現できるという効果がある。本発明に係る電界効果型トランジスタは、携帯電話などの情報処理端末に利用される。
【図面の簡単な説明】
【００２８】
【図１】本発明によるMOSFETの製造方法の説明図
【図２】ダブルゲート構造を有するMOSFETの代表例の説明図
【図３】従来技術によるMOSFETの製造方法の説明図
【符号の説明】
【００２９】
１０１…Ｓｉ基板
１０２…シリコン酸化膜層
１０３…非晶質Si1-x-yGexCy(0≦x≦1、0≦y≦1)層
１０４…多層構造
１０５…シャロートレンチ
１０６…マスク
１０７…ソースドレインとなる領域
１０８…Si結晶
１０９…非晶質層
１１０…ボイド
１１１…単結晶Si1-x-yGexCy(0≦x≦1、0≦y≦1)層
１１２…開口部
１１３…ゲート酸化膜
１１４…ポリシリコン
１１５…ゲート電極
２０１…チャネル層
２０２…ゲート電極
２０３…チャネル層
２０４…ゲート電極
２０５…チャネル層
２０６…ゲート電極
３０１…Ｓｉ基板
３０２・・・Ｓｉ層
３０３・・・ＳｉＧｅ層
３０４・・・多層構造
３０５・・・素子分離層
３０６・・・ダミーゲート
３０７・・・Ｓｉ層
３０８・・・ポリシリコン
３０９・・・ゲート酸化膜
３１０・・・ゲート電極
【図１】
2005079517.tif 000003
【図２】
2005079517.tif 000004
【図３】
2005079517.tif 000005