(57)【要約】【課題】  歪Ｓｉ基板に形成された深い溝側壁の結晶欠陥を、溝の変形等を伴うことなく確実に除去する。【解決手段】  Ｓｉ基板１上に、少なくともＳｉＧｅ混晶層２をエピタキシャル成長させる工程と、少なくともこのＳｉＧｅ混晶層２を貫通し、Ｓｉ層表面に達する溝７を形成する工程と、Ｓｉ基板１を水素雰囲気中で加熱処理する工程と、溝７をＳｉ基板１側へさらに掘り込む工程とを少なくとも有する。【選択図】        図２  
2005079194.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、少なくともシリコン・ゲルマニウム層をエピタキシャル成長させる工程と、
少なくとも上記シリコン・ゲルマニウム層を貫通し、上記シリコン基板表面に達する溝を形成する工程と、
上記シリコン基板を水素雰囲気中で加熱処理する工程と、
上記溝を上記シリコン基板側へさらに掘り込む工程とを少なくとも有する
ことを特徴とする半導体素子の製造方法。
【請求項２】
上記シリコン・ゲルマニウム層の上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する
ことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
上記シリコン・ゲルマニウム層を、ゲルマニウム濃度が徐々に変化された傾斜組成のシリコン・ゲルマニウム層として、
上記シリコン・ゲルマニウム層と上記歪シリコン層との間に緩和シリコン・ゲルマニウム層を設ける
ことを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
シリコン基板上に、少なくともシリコン・ゲルマニウム混晶層をエピタキシャル成長させる工程と、
少なくとも上記シリコン・ゲルマニウム混晶層を貫通し、上記シリコン基板表面に達する溝を形成する工程と、
上記シリコン基板を水素雰囲気中で加熱処理する工程と、
上記溝を上記シリコン基板側へさらに掘り込む工程と、
上記溝を利用してキャパシタを形成する工程とを少なくとも有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
上記シリコン・ゲルマニウム層の上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
上記シリコン・ゲルマニウム層を、ゲルマニウム濃度が徐々に変化された傾斜組成のシリコン・ゲルマニウム層として、
上記シリコン・ゲルマニウム層と上記歪シリコン層との間に緩和シリコン・ゲルマニウム層を設ける
ことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板表面に歪シリコン層を形成する半導体素子及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）半導体素子の高集積化、高速化に伴い、ＭＯＳ(Metal Oxide Semiconductor)トランジスタの移動度を向上させる技術が求められている。その一つとして近年注目を集めているのが歪Ｓｉ層を有するいわゆる歪Ｓｉ基板の形成技術である。
【０００３】
一般的な歪Ｓｉ基板は、ＣＺ（チョクラルスキー）法等によって形成された単結晶Ｓｉ基板上に、シリコン・ゲルマニウム（ＳｉＧｅ）混晶をエピタキシャル成長させることによって得られている。具体的には、例えば図６にその一例の要部の略線的拡大断面図を示すように、Ｓｉ基板１の上に、Ｇｅ濃度を徐々に上げていく傾斜組成のＳｉＧｅ層２と、ＳｉＧｅの結晶格子のストレスを緩和し、結晶欠陥の低減化を図るための緩和ＳｉＧｅ層３とを、順次1μｍ程度の厚さで成長させる。然る後、２０ｎｍ程度のＳｉ層をエピタキシャル成長させることにより、格子歪の入った歪Ｓｉ層４が基板表面に形成され、いわゆる歪Ｓｉ基板が構成される。
【０００４】
このように形成された歪Ｓｉ基板では、Ｓｉ基板上にＳｉＧｅがエピタキシャル成長されるため、Ｓｉの結晶格子の間隔が押し広げられており、これによって電子雲の縮退が起こってホール・電子ともに移動度が向上して有効質量が低下する。この歪Ｓｉ層部分をトランジスタの電子及びホール部分の通過する経路（チャネル）に用いれば、高速なデバイスを形成することが可能になる。
【０００５】
ところが現状用いられている歪Ｓｉ基板では、Ｇｅ濃度を徐々に上げていく段階で結晶間隔のミスフィット転位５を生じるため、１０5 ／ｃｍ2 程度の高密度な結晶欠陥が基板表面近傍数μｍの深さで埋め込まれてしまう問題が生じる。
【０００６】
一方、高性能マイクロプロセッサとの混載可能なＤＲＡＭ（Dynamic Random Access Memory）として、ディープトレンチをキャパシタ構造として利用することが期待されている。
しかしながら、上述の結晶欠陥の発生により、例えば図７に示すような比較的深い構造の溝７を、歪Ｓｉ層を有する基板に深く掘り下げて形成すると、この溝７が結晶欠陥領域を貫通してしまい、深刻な特性不良を招くこととなる。
【０００７】
こうしたミスフィット転位を解消する方法としては、溝形成後に高温の水素雰囲気中で熱処理する方法が提案されている（例えば特許文献１参照。）。
例えば１１００℃以上の高温の水素雰囲気内で３０分程度熱処理すると、溝側面が露出している部分においては、Ｓｉ原子とＧｅ原子が移動しながらストレスを緩和させる方向で安定するため、側面に露出したミスフィット転位は解消する方向に向かう。
【０００８】
しかしながら例えばＤＲＡＭのキャパシタとして十分な深さ、すなわち５〜１０μmの溝を形成してから熱処理すると、欠陥層の完全な除去が達成される前に、溝が変形するとか、又は図８にその一例の模式的な断面構成を示すように、溝の途中で側壁が断続的に付着して溝が分裂してしまうなどの現象を生ずる。
このため、比較的深い溝を形成する半導体装置には上記の方法を適用することはできなかった。
【特許文献１】特開２００２−２３１９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、歪Ｓｉ基板に形成された深い溝側壁の結晶欠陥を、溝の変形等を伴うことなく確実に除去することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明による半導体素子の製造方法は、Ｓｉ（Ｓｉ）基板上に、少なくともＳｉＧｅ（ＳｉＧｅ）混晶層をエピタキシャル成長させる工程と、少なくともこのＳｉＧｅ混晶層を貫通し、Ｓｉ基板表面に達する溝を形成する工程と、Ｓｉ基板を水素雰囲気中で加熱処理する工程と、溝をＳｉ基板側へさらに掘り込む工程とを少なくとも有する。
【００１１】
また本発明による半導体装置の製造方法は、Ｓｉ基板上に、少なくともＳｉＧｅ混晶層をエピタキシャル成長させる工程と、少なくともこのＳｉＧｅ混晶層を貫通し、Ｓｉ基板表面に達する溝を形成する工程と、このＳｉ基板を水素雰囲気中で加熱処理する工程と、溝をＳｉ基板側へさらに掘り込む工程と、この溝を利用してキャパシタを形成する工程とを少なくとも有する。
【００１２】
上述したように、本発明による半導体素子の製造方法及び半導体装置の製造方法においては、Ｓｉ基板上に形成されたＳｉＧｅ混晶層を貫通してＳｉ基板表面に達する溝を形成した後、高温の水素雰囲気中で熱処理し、溝側壁の結晶欠陥を除去する。引き続きＳｉ基板のエッチングを行い、所望の深さに達する溝を形成する。
【００１３】
このようにすることによって、溝を形成した後は熱処理を行う必要がないことから、加熱による溝の形状の変化を回避することができる。
更にこの溝をキャパシタに用いることで高品質な溝キャパシタ型ＤＲＡＭを、歪Ｓｉ層を有するＳｉ基板（歪Ｓｉ基板）に形成することが可能になる。
【発明の効果】
【００１４】
上述の本発明半導体素子の製造方法によれば、Ｓｉ基板に深い溝構造を形成する際、溝形状の変形を伴うことなく側壁のミスフィット転位を確実に除去することができて、特性不良を回避することができる。
【００１５】
また本発明の半導体装置の製造方法によれば、同様に歪Ｓｉ基板に深い溝構造を形成する際に溝形状の変形を伴うことなく溝側壁の結晶欠陥を確実に除去することができて、高品質なキャパシタを有する半導体装置を製造することができる。
【００１６】
また上述の各本発明製造方法において、ＳｉＧｅ混晶層の上にＳｉ層をエピタキシャル成長して歪Ｓｉ層を設けることにより、歪Ｓｉ基板に深い溝を形成するにあたってこの溝の変形を伴うことなく溝側壁の結晶欠陥を除去することができる。
【００１７】
更にまた上述の各製造方法において、ＳｉＧｅ混晶層を傾斜組成として、この上に緩和ＳｉＧｅ層を設ける場合においても、同様に歪Ｓｉ基板に深い溝を形成するにあたってこの溝の変形を伴うことなく溝側壁の結晶欠陥を除去することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を、本発明による半導体素子及び半導体装置の製造方法の一例の工程図を参照して説明する。以下の例においては、ディープトレンチキャパシタ構造を有するＤＲＡＭに適用した場合を示すが、本発明はこれに限定されることなく、その他各種のＳｉＧｅ層を貫通する溝、又は歪Ｓｉ基板に溝構造を設ける場合に適用することができる。
【００１９】
まず図１に示すように、Ｓｉ基板１上に、ＳｉＧｅ単結晶より成るＳｉＧｅ混晶層（以下ＳｉＧｅ層と記す）２をエピタキシャル成長させる。最初の１μｍ程度はエピタキシャル成長の進行に従い、Ｇｅ濃度を徐々に上げていき、濃度２０％程度まで引き上げる。
【００２０】
この上に、厚さ１μｍ程度の緩和ＳｉＧｅ層３を、Ｇｅ濃度を維持したままエピタキシャル成長を続けて形成する。
ここでＳｉ基板１とＳｉＧｅ層２の境界領域に発生するミスフィット転位５は、最初に形成した厚さ１μｍのエピタキシャル層、すなわちＳｉＧｅ層２中に形成される。
【００２１】
そして緩和ＳｉＧｅ層３の上に、厚さ２０ｎｍ程度のＳｉ層をエピタキシャル形成するとＳｉ内の結晶格子間隔が押し広げられてＳｉ層内の電子及びホールの移動度が向上された歪Ｓｉ層４を形成することができる。
【００２２】
次に歪Ｓｉ層４及びＳｉＧｅ各層２及び３をエッチングするためのマスク層６をこの基板上に形成する。酸化膜もしくはＳｉ窒化膜等を用い、０．５μｍ〜１．０μｍ程度の厚さとする。図２に示すように、フォトリソグラフィ等によりこのマスク層６に溝パターンを形成した後、ＲＩＥ（反応性イオンエッチング）等によって、歪Ｓｉ層４、ＳｉＧｅ各層２及び３に深さ２．０μｍ程度の溝７形成する。
【００２３】
このとき、溝７の深さは少なくともＳｉ基板１の表面に達する深さとし、すなわちＳｉＧｅ層２中のミスフィット転位５の存在する領域を貫通する深さとする。
【００２４】
この状態で、１０５０℃〜１１５０℃、３０分程度の高温の水素雰囲気中で熱処理を行ない、図３に模式的に示すように、溝側壁の結晶欠陥を除去する。ここでは側壁からミスフィット転位５が消滅しても溝形状が著しく変形しないように、適切な温度条件を選択することが重要である。
【００２５】
引き続きさらに３〜５μｍ程度の溝７をエッチングすることにより、図４に示すように、ＳｉＧｅ層２を貫通する比較的深い溝７の構造が完成する。
【００２６】
その後図５に示すように、例えば溝７の内壁にＡｓＰＧ（砒素シリケートガラス）を選択的に被着して固相拡散させ、拡散層１１を形成した後、キャパシタ用の例えばＳｉＯＮとＳｉＯ2との積層された絶縁膜１２を形成し、電極として多結晶Ｓｉ層１３を埋め込めば、キャパシタ構造が完成する。
【００２７】
更にこのキャパシタ構造の上にゲート電極、配線構造等を形成してディープトレンチキャパシタ構造を用いたＤＲＡＭを形成することができる。このような半導体装置の製造方法に適用する場合の一例を、図６の模式的断面図を参照して説明する。図６において、図５と対応する部分には同一符号を付して重複説明を省略する。
【００２８】
この場合図６に示すように、上述したキャパシタを構成する溝７内の多結晶Ｓｉ層１３上の溝内壁に酸化膜１４を形成し、エッチバックによりこの酸化膜１４及びその下部の絶縁膜１２を基板表面から例えば５０ｎｍ程度除去し、更に例えばＡｓが添加された多結晶Ｓｉ層１５をＣＶＤ等により堆積する。そして、熱拡散によりこの多結晶Ｓｉ層１５中の例えばＡｓをＳｉ基板１中に拡散させ、ソース／ドレイン領域となる拡散層１６を形成し、トレンチキャパシタ構造を形成する。
【００２９】
更にフォトリソグラフィ、ＲＩＥ及び熱酸化等により溝７の一部にかかる素子分離層１７を形成し、更に例えば図６の紙面に直交する方向に延在するゲート絶縁酸化膜１８、多結晶Ｓｉ層１９、ＷＳｉ層２０、ＳｉＮ層２１及び側壁のいわゆるサイドウォールとなるＳｉＮ層２２を形成してトランジスタを形成する。更にＢＰＳＧ（ボロン−リンシリケートガラス）等より成る層間の絶縁層２３を形成し、ビット線と接続する多結晶Ｓｉ層２４、この層からの拡散による拡散層２５、Ｔｉ膜２６及びＷ膜２７を形成して、ワード線とビット線に接続するトランジスタとトレンチキャパシタを備えたＤＲＡＭを形成することができる。
【００３０】
この場合、基板表面に歪Ｓｉ層４を設ける構成とすることから、この歪Ｓｉ層４をキャリアのチャネルとした高速動作が可能な半導体装置を提供することができるとともに、そのキャパシタを構成する溝側壁のミスフィット転位を除去し、かつ溝形状の変形を回避することができるため、特性不良を回避し信頼性に優れた半導体装置を形成することができる。
【００３１】
尚、上述したように、上記の例においてはディープトレンチ構造を有するＤＲＡＭに本発明を適用した例を示すが、本発明は上述の例に限定されること無く、その他の歪Ｓｉ基板上に、或いはＳｉＧｅ層を貫通して比較的深い溝を形成して例えば溝型素子分離を構成する場合など、各種の半導体素子の製造方法、またこれを利用した各種半導体装置の製造方法に適用可能であり、本発明構成を逸脱しない範囲で種々の変形、変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００３２】
【図１】本発明による半導体素子の製造方法の一例の一工程図である。
【図２】本発明による半導体素子の製造方法の一例の一工程図である。
【図３】本発明による半導体素子の製造方法の一例の一工程図である。
【図４】本発明による半導体素子の製造方法の一例の一工程図である。
【図５】本発明による半導体装置の製造方法の一例の一工程図である。
【図６】本発明による半導体装置の製造方法の一例の一工程図である。
【図７】従来の半導体素子の製造方法の一例の一工程図である。
【図８】従来の半導体素子の製造方法の一例の一工程図である。
【図９】従来の半導体素子の製造方法の一例の一工程図である。
【符号の説明】
【００３３】
１    Ｓｉ基板
２    ＳｉＧｅ層
３    緩和ＳｉＧｅ層
４    歪Ｓｉ層
５    ミスフィット転位
６    マスク層
７    溝
１１  拡散膜
１２  絶縁膜
１３  多結晶Ｓｉ層
１４  酸化膜
１５  多結晶Ｓｉ層
１６  拡散層
１７  素子分離層
１８  ゲート絶縁膜
１９  多結晶Ｓｉ層
２０  ＷＳｉ層
２１  ＳｉＮ層
２２  ＳｉＮ層
２３  絶縁層
２４  多結晶Ｓｉ層
２５  拡散層
２６  Ｔｉ膜
２７  Ｗ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005079194.tif 000008
【図７】
2005079194.tif 000009
【図８】
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【図９】
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