(57)【要約】【課題】  基準クロックと帰還クロックの位相オフセットを低減したＰＬＬ回路を提供する。【解決手段】  ＰＬＬ回路１０は、位相比較器１１を模擬し、基準クロックが一対の比較入力に入力されるダミー位相比較器１６と、チャージポンプ１２を模擬し、ダミー位相比較器１６が出力する上昇信号又は下降信号に基づいて出力電圧を上昇又は下降させるダミーチャージポンプ１７と、チャージポンプ１２の出力電圧とダミーチャージポンプ１２の出力電圧の差を検出する増幅器１９とを備え、増幅器１９の出力電圧に基づいて、位相比較器１１及びダミー位相比較器１６双方の上昇信号及び下降信号のパルス幅を制御する。【選択図】  図１
2005123944.tif 000002
【特許請求の範囲】
【請求項１】
一対の比較入力にそれぞれ入力された基準クロック信号及び帰還クロック信号の位相を相互に比較し、該比較結果に基づいて上昇信号又は下降信号を出力する位相比較器と、該位相比較器が出力する上昇信号又は下降信号に基づいて出力電圧を上昇又は下降させるチャージポンプと、該チャージポンプの出力電圧をフィルタリングするローパスフィルタと、該ローパスフィルタの出力電圧に依存したクロック信号を生成し、該生成したクロック信号を前記帰還クロック信号として前記位相比較器に入力する電圧制御発振器とを備えるＰＬＬ回路において、
共通に接続された一対の比較入力に入力された所定のクロック信号の位相を相互に比較し、該比較結果に従って上昇信号又は下降信号を出力する、前記位相比較器を模擬するダミー位相比較器と、該ダミー位相比較器が出力する上昇信号又は下降信号に基づいて出力電圧を上昇又は下降させる、前記チャージポンプを模擬するダミーチャージポンプと、該ダミーチャージポンプの出力電圧と前記チャージポンプの出力電圧の差を検出する増幅器とを備え、
前記増幅器の出力電圧に基づいて、前記位相比較器及び前記ダミー位相比較器のそれぞれの上昇信号及び下降信号の少なくとも一方のパルス幅を制御することを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器及び前記ダミー位相比較器のそれぞれが、前記増幅器の出力電圧に基づいて遅延量が制御される電圧制御遅延素子を備え、該電圧制御遅延素子は、前記位相比較器及び前記ダミー位相比較器が出力する上昇信号及び下降信号のパルス幅を制御する、請求項１に記載のＰＬＬ回路。
【請求項３】
前記電圧制御遅延素子が、前記位相比較器及び前記ダミー位相比較器の前記一対の比較入力に入力される信号の遅延量を制御する、請求項２に記載のＰＬＬ回路。
【請求項４】
前記位相比較器及び前記ダミー位相比較器のそれぞれが、前記増幅器の出力電圧に基づいて遅延量が制御される電圧制御遅延素子を備え、該電圧制御遅延素子は、前記位相比較器及び前記ダミー位相比較器が出力する上昇信号及び下降信号のタイミングを制御する、請求項１に記載のＰＬＬ回路。
【請求項５】
前記電圧制御遅延素子が、前記上昇信号及び下降信号を立ち下げるタイミングを制御する、請求項４に記載のＰＬＬ回路。
【請求項６】
前記電圧制御遅延素子が、前記上昇信号及び下降信号を立ち上げるタイミングを制御する、請求項４に記載のＰＬＬ回路。
【請求項７】
前記所定のクロック信号が前記基準クロック信号である、請求項１〜６の何れか一に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に、基準クロック信号と帰還クロック信号の位相オフセットを低減したＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、入力される基準クロック信号に同期した内部クロック信号を生成する回路として、様々な電子回路で広範囲に利用されている。図７は、従来の一般的なＰＬＬ回路をブロック図で示している。ＰＬＬ回路３０は、位相比較器３１、チャージポンプ３２、ローパスフィルタ３３及び電圧制御発振器３４を備え、電圧制御発振器３４の出力を位相比較器３１に帰還することにより、これらをループに接続している。位相比較器３１は、基準クロック（レファレンスクロック）信号ＲＦ＿ＣＬＫと帰還クロック（フィードバッククロック）信号ＦＢ＿ＣＬＫの位相を相互に比較し、その比較結果に基づいて、位相差信号である上昇信号（ＵＰ信号）又は下降信号（ＤＯＷＮ信号）を生成する。
【０００３】
チャージポンプ３２は、位相比較器３１の出力であるＵＰ信号に基づいて出力ノードに電荷を蓄積してその出力電圧（出力電位）を上昇させ、或いは、ＤＯＷＮ信号に基づいて出力ノードから電荷を放電してその出力電圧を下降させる。ローパスフィルタ３３は、チャージポンプ３２の出力電圧から高周波成分を除いて、電圧制御発振器３４に与える。電圧制御発振器３４は、ローパスフィルタ３３を介して受け取ったチャージポンプ３３の出力電圧ＶＣに依存した周波数のクロック信号を生成し、そのクロック信号を外部に出力すると共に、帰還クロック信号ＦＢ＿ＣＬＫとして、位相比較器３１に与える。
【０００４】
図８に、チャージポンプ３２の回路例を示した。チャージポンプ３２は、図示しない電流源から基準電流が流れるｎＭＯＳトランジスタＭＮ４と、このｎＭＯＳトランジスタＭＮ４に流れる基準電流を折り返すｎＭＯＳトランジスタＭＮ３、ＭＮ１と、ｎＭＯＳトランジスタＭＮ３と直列に接続されるｐＭＯＳトランジスタＭＰ３と、このｐＭＯＳトランジスタＭＰ３の電流を折り返すｐＭＯＳトランジスタＭＰ１とから成るカレントミラー回路を備える。ｐＭＯＳトランジスタＭＰ２は、ゲートにＵＰ信号が入力され、ローレベルのＵＰ信号が継続している期間中に、ｐＭＯＳトランジスタＭＰ１が出力する基準電流でチャージポンプ３２の出力ノードを充電する。また、ｎＭＯＳトランジスタＭＮ２は、ゲートにＤＯＷＮ信号が入力され、ハイレベルのＤＯＷＮ信号が継続している期間中に、ｎＭＯＳトランジスタＭｎ１が出力する基準電流でチャージポンプの出力ノードから電荷を放電する。
【０００５】
上記ＰＬＬ回路３０では、基準クロック信号ＲＦ＿ＣＬＫと帰還クロック信号ＦＢ＿ＣＬＫの位相がロックすると、位相比較器３１は、ローレベルのＵＰ信号とハイレベルのＤＯＷＮ信号とを同じ期間だけ出力し、出力ノードの充電電荷量と引抜き電荷量とをバランスさせ、これによってチャージポンプの出力電圧ＶＣを一定値に保つ動作を行っている。
【０００６】
ところで、チャージポンプの出力電圧ＶＣによっては、カレントミラー回路のｐＭＯＳトランジスタＭＰ１と、ｎＭＯＳトランジスタＭＮ１との間でミラー比がくずれ、トランジスタＭＰ１とＭＮ１との間で電流駆動能力が異なる場合がある。この場合には、ＵＰ信号のパルス幅とＤＯＷＮ信号のパルス幅とが同じであっても、チャージポンプの出力ノードを充電する電荷量と、その出力ノードから引き抜かれる電荷量とが異なり、その結果、チャージポンプの出力電圧ＶＣが変動するという問題がある。このような状態で、出力電圧ＶＣを一定に保つには、ＵＰ信号とＤＯＷＮ信号との間にオフセットを持たせ、電荷の充電量と引抜き量とを同じにする必要がある。しかし、ＵＰ信号とＤＯＷＮ信号との間にオフセットを持たせるということは、位相比較器から見ると、２つの比較入力に入力する信号間の位相オフセットとなって現れる。換言すると、チャージポンプで発生するアンバランスは、ＰＬＬ回路の外部から見ると、基準クロック信号と帰還クロック信号、つまり、出力クロック信号との間の位相オフセットとして現れることとなり、好ましくない。
【０００７】
上記アンバランスを調整するために、従来から様々な回路構成が提案されている。図９は、特許文献１で示された、アンバランスを調整する代表的な手法を採用したチャージポンプを示している。この例では、ｐＭＯＳトランジスタＭＰ１及びｎＭＯＳトランジスタＭＮ１とそれぞれ同サイズのｐＭＯＳトランジスタＭＰ１３及びｎＭＯＳトランジスタＭＮ１３を用意し、これらとｐＭＯＳトランジスタＭＰ１及びｎＭＯＳトランジスタＭＮ１とでカレントミラー回路を構成する。トランジスタＭＰ１３とＭＮ１３のドレインは相互に接続されている。また、トランジスタＭＰ１３とＭＮ１３とを接続するノードの電位ＶＣＤＭと、チャージポンプの出力電位ＶＣとをオペレーションアンプ３５で比較し、このオペレーションアンプ３５の出力電圧を、ドレインが相互に接続されたｐＭＯＳトランジスタＭＰ１６及びｎＭＯＳトランジスタＭＮ１６のゲートに与えている。
【０００８】
上記特許文献１に記載のチャージポンプ回路では、トランジスタＭＰ１３、ＭＰ１５、ＭＰ１６、ＭＮ１３、ＭＮ１５、及び、ＭＮ１６と、オペレーションアンプ３５とによって帰還回路を構成しており、電位ＶＣＤＭと電位ＶＣとが同じ電位になるように、オペレーションアンプ３５が制御している。また、トランジスタＭＰ１６とＭＰ１５、及び、トランジスタＭＮ１６とＭＮ１５はそれぞれソースフォロア回路を構成している。
【０００９】
ここで、トランジスタＭＰ１３とＭＮ１３とを流れる電荷量に差が生じ、アンバランスが発生すると、電位ＶＣＤＭが変動するので、このアンバランスをキャンセルするように、ソースフォロア回路から電流が流れる。流れた電流は、トランジスタＭＰ１５とＭＰ１４、及び、トランジスタＭＮ１５とＭＮ１４のカレントミラー回路によって、メインのチャージポンプを構成するトランジスタＭＰ２及びＭＮ２にも流れ、チャージポンプの出力電位ＶＣを調整する。このようにすることで、トランジスタＭＰ１３とＭＮ１３との間に発生しているアンバランスと同様に、メインのチャージポンプを構成するトランジスタＭＰ１とＭＮ１とにおいても発生しているであろうアンバランスをキャンセルしている。
【特許文献１】米国特許公報５、５０８、６６０号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１に記載のチャージポンプ回路では、出力電位ＶＣに起因してＤＣ的に発生するトランジスタＭＰ１及びＭＮ１のアンバランスを調整することは可能であるが、チャージポンプの実使用に近い短期間のみトランジスタＭＰ２及びＭＮ２がオン・オフするような動作状況においては特に、以下のようなアンバランスがあり、位相比較器の入力クロック間に発生する位相オフセットを低減する効果は、限定されたものである。
【００１１】
例えば、ＵＰ信号とＤＯＷＮ信号のパルス幅が同じであっても、トランジスタＭＰ２及びＭＮ２のスイッチング速度の差によって、チャージポンプの出力ノードに電荷が充電される期間と、出力ノードから電荷が引き抜かれる期間との間に差が生じ、その結果、オフセットが発生する。また、トランジスタＭＰ２とＭＮ２のオン・オフに伴う、ゲート−ソース間の寄生容量への電荷の出入りに起因し、チャージポンプの出力ノードの電位ＶＣが変動する。更には、位相比較器内部のトランジスタの電流駆動能力の差によっても、アンバランスが発生するものである。これらは、出力電位ＶＣに現れるＤＣ的なアンバランスと同様に、位相オフセットを発生させ、特に、動作速度が高くなると、その影響が顕著になる。
【００１２】
本発明は、上記従来のＰＬＬ回路の問題に鑑み、チャージポンプの電流駆動能力の差に起因する位相オフセットや、位相比較器及びＰＬＬ回路内の回路素子のアンバランスに起因して発生する位相オフセットを低減可能なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明のＰＬＬ回路は、一対の比較入力にそれぞれ入力された基準クロック信号及び帰還クロック信号の位相を相互に比較し、該比較結果に基づいて上昇信号又は下降信号を出力する位相比較器と、該位相比較器が出力する上昇信号又は下降信号に基づいて出力電圧を上昇又は下降させるチャージポンプと、該チャージポンプの出力電圧をフィルタリングするローパスフィルタと、該ローパスフィルタの出力電圧に依存したクロック信号を生成し、該生成したクロック信号を前記帰還クロック信号として前記位相比較器に入力する電圧制御発振器とを備えるＰＬＬ回路において、
共通に接続された一対の比較入力に入力された所定のクロック信号の位相を相互に比較し、該比較結果に従って上昇信号又は下降信号を出力する、前記位相比較器を模擬するダミー位相比較器と、該ダミー位相比較器が出力する上昇信号又は下降信号に基づいて出力電圧を上昇又は下降させる、前記チャージポンプを模擬するダミーチャージポンプと、該ダミーチャージポンプの出力電圧と前記チャージポンプの出力電圧の差を検出する増幅器とを備え、
前記増幅器の出力電圧に基づいて、前記位相比較器及び前記ダミー位相比較器のそれぞれの上昇信号及び下降信号の少なくとも一方のパルス幅を制御することを特徴とする。
【００１４】
本発明のＰＬＬ回路では、ループを構成する位相比較器を模擬するダミー位相比較器の一対の比較入力に所定のクロック信号を入力しており、ダミー位相比較器又はダミーチャージポンプで何らかのアンバランスが発生していると、ダミーチャージポンプの出力ノードを充電する電荷量と、出力ノードから引き抜く電荷量とがアンバランスとなり、ダミーチャージポンプの出力電圧は上昇又は下降する。この場合、増幅器の出力電圧が変動するので、この電圧変動に基づいて、ダミー位相比較器の上昇信号及び下降信号のパルス幅の少なくとも一方を制御することで、ダミーチャージポンプの前記上昇又は下降した出力電圧を補正する。この際に、ループを構成する位相比較器も、同様に制御されるので、ダミーチャージポンプにおけるアンバランスと同様であると予測される、ループを構成するチャージポンプにおけるアンバランスが補正される。
【００１５】
本発明で使用する用語「模擬する」とは、模擬する要素と模擬される要素とが、双方に同じ入力を与えると、全く同じ動作をする又は同じ出力を発生すると予測される構成を有することを意味し、典型的には、双方に、同じ回路構成を採用し、且つ、同サイズの回路要素を用いる。例えば、位相比較器とダミー位相比較器とが、同じデザインで設計され、同じ基板上に、同じプロセスで同時に形成されることにより、位相比較器にアンバランスがあれば、ダミー位相比較器にも同様なアンバランスがあると期待できる。
【００１６】
本発明の好ましい態様のＰＬＬ回路では、記位相比較器及び前記ダミー位相比較器のそれぞれが、前記増幅器の出力電圧に基づいて遅延量が制御される電圧制御遅延素子を備え、該電圧制御遅延素子は、前記位相比較器及び前記ダミー位相比較器が出力する上昇信号及び下降信号のパルス幅を制御する。
【００１７】
電圧制御遅延素子を利用することにより、増幅器の出力に基づいて上昇信号及び下降信号のパルス幅が簡易に制御できる。例えば、前記電圧制御遅延素子が、前記位相比較器及び前記ダミー位相比較器の前記一対の比較入力に入力される信号の遅延量を制御することによって、位相比較器の出力である上昇信号及び下降信号のパルス幅の制御が可能である。
【００１８】
また、前記位相比較器及び前記ダミー位相比較器のそれぞれが、前記増幅器の出力電圧に基づいて遅延量が制御される電圧制御遅延素子を備え、該電圧制御遅延素子は、前記位相比較器及び前記ダミー位相比較器が出力する上昇信号及び下降信号のタイミングを制御することも本発明の好ましい態様である。この場合、前記電圧制御遅延素子が、前記上昇信号及び下降信号を立ち下げるタイミング、又は、これらを立ち上げるタイミングを制御する。
【００１９】
所定のクロック信号は、如何なるクロック信号を採用することも出来るが、例えば基準クロック信号は安定な信号であるため、これを所定の信号として採用することが好ましい。
【発明の効果】
【００２０】
本発明のＰＬＬ回路によると、チャージポンプにおける電流駆動能力の差に起因するアンバランスのみならず、その他のチャージポンプ内のアンバランスや、位相比較器内のアンバランスに起因する位相オフセットも軽減できるので、基準クロック信号の位相とよく整合した位相を有する出力クロック信号の生成が可能である。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照し、本発明の実施形態例に基づいて本発明を更に説明する。図１は、本発明の第１の実施形態例に係るＰＬＬ回路の構成を示す。ＰＬＬ回路１０は、従来と同様のループを構成する位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、及び、電圧制御発振器１４と、アンバランス調整用回路ブロック１５と、ループを構成するローパスフィルタ１３の出力電圧とアンバランス調整用回路ブロック１５の出力電圧とを比較して制御電圧信号ＣＯＮＴを発生するオペレーションアンプ１９とを備える。
【００２２】
アンバランス調整用回路ブロック１５は、ループを構成する位相比較器１１及びチャージポンプ１２とそれぞれ同じ回路構成及びデバイス寸法を有することでこれらを模擬するダミー位相比較器１６及びダミーチャージポンプ１７と、ダミーチャージポンプ１７の出力電圧ＶＣＤＭから高い周波数成分を除くキャパシタ１８とを備える。
【００２３】
図２は、位相比較器１１の構成を示す論理回路図である。ダミー位相比較器１６は、双方の比較入力が共通に接続され、その比較入力に基準クロック信号ＲＦ＿ＣＬＫが入力されることを除いて、位相比較器１１と同じ回路構成及びデバイス寸法を有する。各位相比較器１１、１６は、電圧制御遅延素子ＤＬＹ１、ＤＬＹ２を双方の比較入力の入力段に有し、電圧制御遅延素子ＤＬＹ１、ＤＬＹ２の遅延時間は、オペレーションアンプ１９の出力電圧ＣＯＮＴで制御される。
【００２４】
位相比較器１１は、基準クロック信号ＲＦ＿ＣＬＫが入力する電圧制御遅延素子ＤＬＹ１、及び、電圧遅延素子ＤＬＹ１の出力が一方の入力に接続されるＮＡＮＤゲート（ＮＡＮＤ１）を有する基準クロック信号入力部２０と、ＮＡＮＤ１の出力が３入力の内の１つに接続される３入力のＮＡＮＤ４、及び、ＮＡＮＤ４の出力を伝達する３つの縦続接続されたインバータ（ＩＮＶ１〜３）を有するＵＰ信号生成部２１と、帰還クロック信号が入力する電圧制御遅延素子ＤＬＹ２、及び、電圧制御遅延素子ＤＬＹ２の出力が一方の入力に接続されるＮＡＮＤ５を有する帰還クロック信号入力部２２と、ＮＡＮＤ５の出力が３つの入力の内の１つに接続される３入力のＮＡＮＤ８、及び、ＮＡＮＤ８の出力を伝達する３つの縦続接続されたインバータ（ＩＮＶ４〜６）を有するＤＯＷＮ信号生成部２３と、双方のクロック信号入力部２０、２２から入力される信号に基づいて、ＵＰ信号及びＤＯＷＮ信号を解除するためのリセット信号を生成するリセット信号生成部２４とを有する。ＮＡＮＤ４の出力は、ＮＡＮＤ１の他方の入力に接続され、また、ＮＡＮＤ８の出力は、ＮＡＮＤ５の他方の入力に接続される。
【００２５】
リセット信号生成部２４は、ＮＡＮＤ１の出力が一方の入力に接続されるＮＡＮＤ２と、ＮＡＮＤ２の出力が一方の入力に接続されるＮＡＮＤ３と、ＮＡＮＤ５の出力が一方の入力に接続されるＮＡＮＤ７と、ＮＡＮＤ７の出力が一方の入力に接続されるＮＡＮＤ６と、ＮＡＮＤ１の出力、ＮＡＮＤ２の出力、ＮＡＮＤ５の出力、及び、ＮＡＮＤ７の出力が接続される４入力のＮＡＮＤ９とを有する。ＮＡＮＤ３の出力はＮＡＮＤ２の他方の入力に接続され、ＮＡＮＤ６の出力はＮＡＮＤ７の他方の入力に接続される。また、ＮＡＮＤ２の出力はＮＡＮＤ４の３入力の内の他の１つに接続され、ＮＡＮＤ７の出力も、同様にＮＡＮＤ８の３入力の他の１つに接続される。ＮＡＮＤ９の出力は、ＮＡＮＤ４及びＮＡＮＤ８の残りの入力と、ＮＡＮＤ３及びＮＡＮＤ６の他方の入力とに接続される。
【００２６】
図３に、電圧制御遅延素子ＤＬＹ１、ＤＬＹ２の制御特性を例示した。位相比較器１１の基準クロック信号入力及びダミー位相比較器１６の対応する比較入力にそれぞれ接続される電圧制御遅延素子ＤＬＹ１は、制御電圧（ＣＯＮＴ）の上昇と共に遅延時間が増大する。また、位相比較器１１の帰還クロック信号入力及びダミー位相比較器の対応する比較入力にそれぞれ接続される電圧制御遅延素子ＤＬＹ２は、制御電圧の上昇と共に遅延時間が減少する。双方の電圧制御遅延素子ＤＬＹ１、ＤＬＹ２は、制御電圧が０．４ボルトの付近で同じ遅延時間を有する。
【００２７】
図４（ａ）及び（ｂ）にそれぞれ、チャージポンプ１２及び１７の電荷充電能力が電荷引抜き能力よりも高い場合（ＵＰ側の駆動能力が高い場合）、及び、電荷引抜き能力が電荷充電能力よりも高い場合（ＤＯＷＮ側の駆動能力が高い場合）における位相比較器１１の各部信号のタイミングチャートを示した。なお、双方の図では、基準クロック信号と帰還クロック信号とがロックしている場合について示している。
【００２８】
図４（ａ）において、基準クロック信号及び帰還クロック信号の双方がＬレベルであれば、電圧制御遅延信号ＤＬＹ１及びＤＬＹ２の出力は共にＨレベルであり、リセット信号生成部のＮＡＮＤ９の出力であるリセット信号（図示せず）はＨレベル、ＵＰ信号及びＤＯＷＮ信号は共にＬレベルである。ダミーチャージポンプ１７のＵＰ側の駆動能力が高い場合には、オペレーションアンプ１９の出力電圧ＣＯＮＴは高くなるので、電圧制御遅延素子ＤＬＹ１の遅延時間は大きく、電圧制御遅延素子ＤＬＹ２の遅延時間は小さい。このため、基準クロック信号及び帰還クロック信号の双方がＨレベルに立ち上がると（ｔ１ａ）、電圧制御遅延素子ＤＬＹ２の出力が先にＬレベルになる（ｔ２ａ）。これに応答して、ＮＡＮＤ５の出力がＨレベルに、ＮＡＮＤ８の出力がＬレベルになるので、ＩＮＶ６の出力であるＤＯＷＮ信号が先に立ち上がる。なお、理解を容易にするために、ＵＰ側とＤＯＷＮ側の駆動能力が等しい場合の電圧遅延素子ＤＬＹ１、ＤＬＹ２の出力を破線で示しており、時刻ｔ３ａで立ち下がる旨が示される。
【００２９】
次いで、電圧制御遅延素子ＤＬＹ１の出力がＬレベルに低下し（ｔ４ａ）、これに応答して、ＮＡＮＤ１の出力がＨレベルに、ＮＡＮＤ４の出力がＬレベルになるので、ＩＮＶ３の出力であるＵＰ信号が立ち上がる。このとき、リセット信号生成部２０のＮＡＮＤ９の入力が全て一旦Ｈレベルになるので、ＮＡＮＤ９からＬレベルのリセット信号が出力され、ＵＰ信号及びＤＯＷＮ信号は再びＬレベルになる（ｔ５ａ）。このリセット信号を出力した後は、ＮＡＮＤ９の入力が、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ６及びＮＡＮＤ７の動作によって、再びＬレベルになるので、リセット信号は短時間で消滅するワンショットパルスである。なお、リセット信号が発生すると、３入力のＮＡＮＤ４及びＮＡＮＤ８にそれぞれ入力されているＮＡＮＤ２及びＮＡＮＤ７の出力がＬレベルになり、その後リセット信号が復帰しても、ＵＰ信号及びＤＯＷＮ信号はＬレベルを維持する。
【００３０】
上記のように、本実施形態例では、ダミーチャージポンプ１７の出力電位を監視するオペレーションアンプ１９の出力電圧ＣＯＮＴに基づいて、電圧制御遅延素子ＤＬＹ１、ＤＬＹ２の遅延時間を調整する。これによって、ＵＰ側の駆動能力が高い場合には、ＵＰ信号を遅く立ち上げてそのパルス幅を小さくし、且つ、ＤＯＷＮ信号を早く立ち上げてそのパルス幅を大きくすることで、電位上昇が観測されたダミーチャージポンプ１７の出力ノードの電位を補正する。これによって、ＵＰ側の駆動能力が高いことに起因する基準クロック信号と帰還クロック信号との間の位相オフセットを補償している。なお、このパルス幅の調節は、ＵＰ信号及びＤＯＷＮ信号の何れか一方のみでもよい。
【００３１】
図４（ｂ）において、ダミーチャージポンプ１７のＤＯＷＮ側の駆動能力が高い場合には、オペレーションアンプ１９の出力電圧ＣＯＮＴは低くなるので、電圧制御遅延素子ＤＬＹ１の遅延時間は小さく、電圧制御遅延素子ＤＬＹ２の遅延時間は大きくなる。このため、基準クロック信号及び帰還クロック信号の双方がＨレベルに立ち上がると（ｔ１ｂ）、電圧制御遅延素子ＤＬＹ１の出力が先にＬレベルになる（ｔ２ｂ）。これに応答して、ＮＡＮＤ１の出力がＨレベルに、ＮＡＮＤ４の出力がＬレベルになるので、ＩＮＶ３の出力であるＵＰ信号が先に立ち上がる。
【００３２】
次いで、電圧制御遅延素子ＤＬＹ２の出力がＬレベルに低下し（ｔ４ｂ）、これに応答して、ＮＡＮＤ５の出力がＨレベルに、ＮＡＮＤ８の出力がＬレベルになるので、ＩＮＶ６の出力であるＤＯＷＮ信号が立ち上がる。このとき、リセット信号生成部２０のＮＡＮＤ９の入力が全て一旦Ｈレベルになるので、ＮＡＮＤ９からＬレベルのリセット信号が出力され、ＵＰ信号及びＤＯＷＮ信号は再びＬレベルになる（ｔ５ｂ）。このリセット信号を出力した後は、ＮＡＮＤ９の入力が、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ６及びＮＡＮＤ７の動作によって再びＬレベルになるので、リセット信号は短時間で消滅する。なお、時刻ｔ３ｂは、時刻ｔ３ａと同じである。
【００３３】
上記のように、本実施形態例では、ＤＯＷＮ側の駆動能力が高い場合には、ＵＰ信号を早く立ち上げてそのパルス幅を大きくし、且つ、ＤＯＷＮ信号を遅く立ち上げてそのパルス幅を小さくすることで、電位低下が観測されたダミーチャージポンプ１７の出力ノードの電位を補正する。これによって、ＤＯＷＮ側の駆動能力が高いことに起因する基準クロック信号と帰還クロック信号との間の位相オフセットを補償している。なお、このパルス幅の調節は、ＵＰ信号及びＤＯＷＮ信号の何れか一方のみでもよい。
【００３４】
図５は、本発明の第２の実施形態例に係るＰＬＬ回路の位相比較器１１Ａの構成を示している。本実施形態例のＰＬＬ回路は、位相比較器及び及びダミー位相比較器の構成を除いて、図１に示したＰＬＬ回路と同様な構成を有する。また、本実施形態例におけるダミー位相比較器は、一対の比較入力が共通に接続され、その比較入力に基準クロック信号が入力される点を除いて、図５に示した位相比較器１１Ａと同じ構成を有する。
【００３５】
位相比較器１１Ａは、基準クロック信号を入力する基準クロック信号入力部２５と、ＵＰ信号を生成するＵＰ信号生成部２６と、帰還クロック信号を入力する帰還クロック信号入力部２７と、ＤＯＷＮ信号を生成するＤＯＷＮ信号生成部２８と、リセット信号を生成するリセット信号生成部２９とを有する。
【００３６】
基準クロック信号入力部２５は、第１の実施形態例に示した基準クロック信号入力部２０における電圧制御遅延素子ＤＬＹ１に代えてインバータＩＮＶ７を有し、その他の構成は先の基準クロック信号入力部２０と同様な構成を有する。同様に、帰還クロック信号入力部２７は、第１の実施形態例に示した帰還クロック信号入力部２２における電圧制御遅延素子ＤＬＹ２に代えてインバータ８を有し、その他の構成は先の帰還クロック信号入力部２２と同様な構成を有する。なお、図５では、図２の位相比較器と同様な要素は全て同じ符号を付して示した。
【００３７】
ＵＰ信号生成部２６及びＤＯＷＮ信号生成部２８はそれぞれ、第１の実施形態例におけるＵＰ信号生成部２１及びＤＯＷＮ信号生成部２４と同様な構成を有する。リセット信号生成部２９は、第１の実施形態例に示したリセット信号生成部２４におけるＮＡＮＤ９に代えてＡＮＤ１を有し、ＡＮＤ１の出力とＮＡＮＤ４の入力との間、及び、ＡＮＤ１の出力とＮＡＮＤ８の入力との間にそれぞれ、電圧制御遅延素子ＤＬＹ２、ＤＬＹ１を接続したこと、電圧制御遅延素子ＤＬＹ２の出力とＮＡＮＤ３の入力との間、及び、電圧制御遅延素子ＤＬＹ１の出力とＮＡＮＤ６の入力との間にそれぞれ、バッファタイプ（正論理）の電圧制御遅延素子ＤＬＹ３及びＤＬＹ４を接続したことを除き、第１の実施形態例におけるリセット信号生成部２４と同様な構成を有する。電圧制御遅延素子ＤＬＹ１、ＤＬＹ２は、何れも図３を参照して説明した遅延特性を有する。また、電圧制御遅延素子ＤＬＹ３は電圧制御遅延素子ＤＬＹ１と同様な遅延特性を有し、電圧制御遅延素子ＤＬＹ４は電圧制御遅延素子ＤＬＹ２と同様な遅延特性を有する。
【００３８】
図６（ａ）及び（ｂ）はそれぞれ、本実施形態例における位相比較器１１Ａの各部の信号を図４（ａ）及び（ｂ）と同様に示している。図６（ａ）において、基準クロック信号及び帰還クロックの双方がＬレベルであれば、インバータＩＮＶ７、ＩＮＶ８の出力は共にＨレベルであり、リセット信号生成部の電圧遅延素子ＤＬＹ２、ＤＬＹ１の出力である各リセット信号（図示せず）はＨレベル、ＵＰ信号及びＤＯＷＮ信号は共にＬレベルである。基準クロック信号及び帰還クロックの双方がＨレベルに立ち上がると（ｔ６ａ）、これに応答して、ＮＡＮＤ４及びＮＡＮＤ８の出力がそれぞれＨレベルになるので、ＵＰ信号及びＤＯＷＮ信号が同時に立ち上がる（ｔ７ａ）。
【００３９】
ダミーチャージポンプ１７のＵＰ側の駆動能力が高い場合には、オペレーションアンプ１９の出力電圧ＣＯＮＴは高くなるので、電圧制御遅延素子ＤＬＹ１の遅延時間は大きく、電圧制御遅延素子ＤＬＹ２の遅延時間は小さい。このため、電圧制御遅延素子ＤＬＹ２の出力が先にＬレベルに一旦低下し、ＮＡＮＤ４に向かってワンショットパルスのリセット信号が出力される（ｔ８ａ）。これに応答して、ＮＡＮＤ４の出力がＨレベルになり、ＩＮＶ３の出力であるＵＰ信号が立ち下がる。電圧制御遅延素子のＤＬＹ２の出力は短時間で復帰する（ｔ９ａ）次に、時間が経過すると電圧制御遅延素子ＤＬＹ１の出力もＬレベルになるので、同様にＤＯＷＮ信号が立ち下がる（ｔ１２ａ）。電圧制御遅延素子ＤＬＹ１の出力も短時間で復帰する（ｔ１３ａ）。ＡＮＤ１の出力は、電圧制御遅延素子ＤＬＹ４及びＤＬＹ３の働きにより、双方の電圧制御遅延素子ＤＬＹ２及びＤＬＹ１の出力が反転した後に復帰する。なお、時刻ｔ１０ａ、ｔ１１ａは、電圧制御遅延素子ＤＬＹ１、ＤＬＹ２の遅延時間が等しい場合のＵＰ信号及びＤＯＷＮ信号の立ち下がり及び立ち上がり時刻を示している。本実施形態例では、基準クロック信号及び帰還クロックのレベル変化に応答して、それぞれＵＰ信号及びＤＯＷＮ信号が立ち上がり、その後に電圧制御遅延素子ＤＬＹ２、ＤＬＹ１の遅延時間が経過すると、それぞれＵＰ信号及びＤＯＷＮ信号が立ち下がり、これによって、ＵＰ信号及びＤＯＷＮ信号のパルス幅を制御する例である。
【００４０】
上記のように、本実施形態例では、ダミーチャージポンプ１７のＵＰ側の駆動能力が高い場合には、ダミーチャージポンプ１７の出力電位を監視するオペレーションアンプ１９の出力電圧ＣＯＮＴに基づいて、電圧制御遅延素子ＤＬＹ１(及びＤＬＹ３)、ＤＬＹ２（及びＤＬＹ４）の遅延時間を調整することによって、先の実施形態例と同様に、電位上昇が観測されたダミーチャージポンプ１７の出力ノードの電位ＶＣＤＭを補正する。これによって、ＵＰ側の駆動能力が高いことに起因する基準クロック信号と帰還クロックとの間の位相オフセットを補償している。
【００４１】
図６（ｂ）において、チャージポンプ１２のＤＯＷＮ側の駆動能力が高い場合には、オペレーションアンプ１９の出力電圧ＣＯＮＴは低くなるので、電圧制御遅延素子ＤＬＹ１の遅延時間は小さく、電圧制御遅延素子ＤＬＹ２の遅延時間は大きくなる。このため、基準クロック信号及び帰還クロックの双方がＨレベルに立ち上がると（ｔ６ｂ）、ＵＰ信号及びＤＯＷＮ信号が同時に立ち上がり（ｔ７ｂ）、次いで、電圧制御遅延素子ＤＬＹ１の出力が先にＬレベルになる、ワンショットパルスのリセット信号が出力される（ｔ８ｂ）。これに応答して、ＮＡＮＤ８の出力がＨレベルに、ＮＡＮＤ４の出力がＬレベルになるので、ＩＮＶ６の出力であるＤＯＷＮ信号が先に立ち下がる。電圧制御遅延素子ＤＬＹ１の出力は、短時間で復帰する（ｔ９ｂ）。
【００４２】
次いで、電圧制御遅延素子ＤＬＹ２の出力がＬレベルに低下するリセット信号が出力され（ｔ１２ｂ）、これに応答して、ＮＡＮＤ４の出力がＨレベルになるので、ＩＮＶ３の出力であるＵＰ信号が立ち下がる。このとき、リセット信号生成部２０のＡＮＤ１の入力が全て一旦Ｈレベルになるので、リセット信号は短時間で消滅する（ｔ１３ｂ）。なお、時刻ｔ１０ｂ、ｔ１１ｂはそれぞれ、時刻ｔ１０ａ及びｔ１１ａと同じである。
【００４３】
上記のように、本実施形態例では、ダミーチャージポンプ１７のＤＯＷＮ側の駆動能力が高い場合には、ＵＰ信号を早く立ち上げてそのパルス幅を大きくし、且つ、ＤＯＷＮ信号を遅く立ち上げてそのパルス幅を小さくすることで、電位低下が観測されたダミーチャージポンプ１７の出力ノードの電位を補正する。これによって、ＤＯＷＮ側の駆動能力が高いことに起因する基準クロック信号と帰還クロックとの間の位相オフセットを補償している。
【００４４】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明のＰＬＬ回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態例に係るＰＬＬ回路のブロック図。
【図２】図１の位相比較器の論理回路図。
【図３】電圧制御遅延素子の特性を示すグラフ。
【図４】第１の実施形態例における動作を示すタイミングチャート。
【図５】本発明の第２の実施形態例に係るＰＬＬ回路で使用される位相比較器の論理回路図。
【図６】第２の実施形態例における動作を示すタイミングチャート。
【図７】従来の一般的なＰＬＬ回路のブロック図。
【図８】図７に示したチャージポンプの回路図。
【図９】特許文献１に記載されたチャージポンプの回路図。
【符号の説明】
【００４６】
１０、３０：ＰＬＬ回路
１１、１１Ａ、３１：位相比較器
１２、３２、３２Ａ：チャージポンプ
１３、３３：ローパスフィルタ
１４、３４：ＶＣＯ（電圧制御発振器）
１５：アンバランス調整用回路ブロック
１６：ダミー位相比較器
１７：ダミーチャージポンプ
１８：キャパシタ
２０、２５：基準クロック信号入力部
２１、２６：ＵＰ信号生成部
２２、２７：帰還クロック信号入力部
２３、２８：ＤＯＷＮ信号生成部
２４、２９：リセット信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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