(57)【要約】【課題】安価なコストで、高速用回路を実周波数でテストすることができるようにする。【解決手段】信号処理部は、入力されたテストデータを、ｆ［ＭＨｚ］の周波数で、データ幅２ｘビットでメモリに書き込む。信号切替部は、メモリよりｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、ＳＩＧ５−１の２ｘビット幅のテストデータＡを、周波数ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部は、メモリから読み込んだテストデータＡの上位ｘビットを、ＳＩＧ６のｘビット幅のテストデータＡ−１として検査対象回路に出力し、次のサイクルで、ＳＩＧ５−１のテストデータＡの下位ｘビットを、ＳＩＧ６のｘビット幅のテストデータＡ−２として検査対象回路に出力する。本発明は、高速用回路の検査を実周波数で実行する半導体集積回路に適用できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
内蔵する検査対象回路を検査する半導体集積回路において、
入力信号が書き込まれるメモリと、
前記入力信号を前記メモリに第１のクロックのタイミングで書き込む書き込み手段と、
前記メモリに書き込まれた前記入力信号を読み込み、前記第１のクロックより速い第２のクロックのタイミングで、前記検査対象回路に出力する読み出し手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第２のクロックは、前記第１のクロックのＮ倍の周波数のクロックである
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記メモリを複数備え、
前記書き込み手段は、複数の前記メモリのうちの１のメモリに前記入力信号を書き込み、前記１のメモリに書き込まれた前記入力信号が前記１のメモリの記憶容量に達した場合、複数の前記メモリのうちの、他の１のメモリに前記入力信号を書き込み、
前記読み出し手段は、前記１のメモリに書き込まれた前記入力信号を読み込む
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記読み出し手段は、前記１のメモリから前記入力信号をすべて読み込んだ場合、前記他の１のメモリから前記入力信号を読み込む
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記メモリは、前記検査対象回路により使用されているメモリである
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
内蔵する検査対象回路を検査する半導体集積回路の検査方法であって、
入力信号をメモリに第１のクロックのタイミングで書き込む書き込みステップと、
前記メモリに書き込まれた前記入力信号を読み込み、前記第１のクロックより速い第２のクロックのタイミングで、前記検査対象回路に出力する読み出しステップと
を含むことを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその検査方法に関し、特に、安価なコストで、高速用回路を実動作周波数で検査することができるようにした半導体集積回路およびその検査方法に関する。
【背景技術】
【０００２】
従来から、特許文献１に示されるように、テスト回路を内蔵する半導体集積回路を用いて、出荷前の半導体集積回路の検査を行うことにより、半導体集積回路の品質を保証し、不良品の生産品への混入を抑制していた。
【０００３】
一方、近年、半導体集積回路に搭載する回路の動作速度の高速化がますます進み、高速に設計された回路を、実動作周波数で検査（テスト）し、半導体集積回路の周波数依存の不良を完全に識別することも必要になってきた。
【０００４】
【特許文献１】特開平１０−３２５８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したように、テスト回路を内蔵する半導体集積回路においては、現状のテスト回路の仕様が、半導体集積回路の動作速度に追いついていない。
【０００６】
仮に、テスト回路において、半導体集積回路の動作周波数まで、テストデータの入力および出力の検出ができたとしても、テスト回路は、基板上で負荷容量の合わせ込みを行わなければならない。具体的には、出力側において、内部回路のフリップフロップのラッチ動作を実周波で実行し、その後、クロックを停止させ、出力信号を安定させて検出する方法、またはＡＣ（alternating current）スキャン用にスキャンチェーンを活用する方法などがある。しかしながら、これらの方法は、どちらも完全なテストパターンが考慮されていない。
【０００７】
また、入力側を低速にしてテストデータを入力し、検査を行う方法もある。この場合に用いられるＡＣスキャンは、完全なテストパターンを考慮した方法ではない。また、ＡＣスキャンは、スキャンチェーンを利用するため、期待する回路パスの検出をＣＡＤ（computer-aided design）ツールが作成できる保証はない。
【０００８】
さらに、テスト回路を半導体集積回路の動作速度に合わせて高速動作させるためには、テスト回路を高性能化させる必要がある。したがって、高性能なテスト装置を用いた場合、検査コストは増加してしまう。また、ＡＣスキャンおよびＢＯＳＴ(built-off self-test)などの技術を用いる場合、テスト回路は、複雑になりコスト増加の要因になる。
【０００９】
以上より、高速に設計された半導体集積回路を実動作周波数で検査する場合においては、完全なテストパターンが考慮できず、さらに、検査コストが増加してしまう課題があった。すなわち、高速に設計された半導体集積回路を、実動作周波数で検査することは、実質的に困難である課題があった。
【００１０】
本発明は、このような状況に鑑みてなされたものであり、安価なコストで、高速用回路を実動作周波数で検査することができるようにするものである。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路は、入力信号が書き込まれるメモリと、入力信号をメモリに第１のクロックのタイミングで書き込む書き込み手段と、メモリに書き込まれた入力信号を読み込み、第１のクロックより速い第２のクロックのタイミングで、検査対象回路に出力する読み出し手段とを備えることを特徴とする。
【００１２】
第２のクロックは、第１のクロックのＮ倍の周波数のクロックであるようにすることができる。
【００１３】
メモリを複数備え、書き込み手段は、複数のメモリのうちの１のメモリに入力信号を書き込み、１のメモリに書き込まれた入力信号が１のメモリの記憶容量に達した場合、複数のメモリのうちの、他の１のメモリに入力信号を書き込み、読み出し手段は、１のメモリに書き込まれた入力信号を読み込むようにすることができる。
【００１４】
読み出し手段は、１のメモリから入力信号をすべて読み込んだ場合、他の１のメモリから入力信号を読み込むようにすることができる。
【００１５】
メモリは、検査対象回路により使用されているメモリであるようにすることができる。
【００１６】
本発明の半導体集積回路の検査方法は、入力信号をメモリに第１のクロックのタイミングで書き込む書き込みステップと、メモリに書き込まれた入力信号を読み込み、第１のクロックより速い第２のクロックのタイミングで、検査対象回路に出力する読み出しステップとを含むことを特徴とする。
【００１７】
本発明においては、入力信号がメモリに第１のクロックで書き込まれ、メモリに書き込まれた入力信号が読み込まれ、第１のクロックより速い第２のクロックで、高速用回路に出力される。
【発明の効果】
【００１８】
本発明によれば、安価なコストで、高速用回路を実周波数で検査することができる。
【発明を実施するための最良の形態】
【００１９】
以下に本発明の最良の形態を説明するが、開示される発明と実施の形態との対応関係を例示すると、次のようになる。本明細書中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００２０】
さらに、この記載は、明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現し、追加される発明の存在を否定するものではない。
【００２１】
本発明によれば、内蔵する検査対象回路（例えば、図２の検査対象回路１５）を検査する半導体集積回路（例えば、図２の半導体集積回路１）が提供される。この半導体集積回路は、入力信号（例えば、図２の信号ＳＩＧ４−１）が書き込まれるメモリ（例えば、図２のメモリ１３−１）と、入力信号をメモリに第１のクロック（例えば、図２のクロックＣＬＫ１）のタイミングで書き込む書き込み手段（例えば、図２の信号処理部１２）と、メモリに書き込まれた入力信号（例えば、図２の信号ＳＩＧ５−１）を読み込み、第１のクロックより速い第２のクロック（例えば、図２のクロックＣＬＫ２）のタイミングで、検査対象回路（例えば、図２の検査対象回路１５）に出力する読み出し手段（例えば、図２の信号切替部１４）とを備えることを特徴とする。
【００２２】
この半導体集積回路は、メモリ（例えば、図１のメモリ１３−１および１３−２）を複数備え、書き込み手段は、複数のメモリのうちの１のメモリ（例えば、図１のメモリ１３−１）に入力信号（例えば、図２のＳＩＧ４−１）を書き込み、１のメモリに書き込まれた入力信号が１のメモリの記憶容量に達した場合、複数のメモリのうちの、他の１のメモリ（例えば、図２のメモリ１３−２）に入力信号（例えば、図２のＳＩＧ４−２）を書き込み、読み出し手段は、１のメモリ（例えば、図１のメモリ１３−１）に書き込まれた入力信号（例えば、図２のＳＩＧ５−１）を読み込むようにすることができる。
【００２３】
この半導体集積回路は、読み出し手段は、１のメモリ（例えば、図１のメモリ１３−１）から入力信号（例えば、図２のＳＩＧ５−１）をすべて読み込んだ場合、他の１のメモリ（例えば、図２のメモリ１３−１）から入力信号（例えば、図２のＳＩＧ５−２）を読み込むようにすることができる。
【００２４】
本発明によれば、内蔵する検査対象回路（例えば、図２の検査対象回路１５）を検査する半導体集積回路（例えば、図２の半導体集積回路１）の検査方法が提供される。この検査方法は、入力信号（例えば、図２の信号ＳＩＧ４−１）をメモリ（例えば、図２のメモリ１３−１）に第１のクロック（例えば、図２のクロックＣＬＫ１）のタイミングで書き込む書き込みステップ（例えば、図５のステップＳ２）と、メモリに書き込まれた入力信号を読み込み、第１のクロックより速い第２のクロック（例えば、図２のクロックＣＬＫ２）のタイミングで、検査対象回路に出力する読み出しステップ（例えば、図５のステップＳ５）とを含むことを特徴とする。
【００２５】
以下、図を参照して本発明の実施の形態について説明する。
【００２６】
図１は、本発明を適用した半導体集積回路１の構成例を表している。図１の例においては、高速な動作をするように高速に設計された検査対象回路１５を、その実動作周波数で検査（テスト）するために検査対象回路１５に入力されるテストデータの信号切り替え処理を実行する、信号切替部１１、信号処理部１２、メモリ１３−１，１３−２、および信号切替部１４により構成されている。また、図１においては、信号切り替え処理を実行する機能のみが示されているが、実際には、半導体集積回路１には、他の処理を行う回路なども搭載される。
【００２７】
信号切替部１１は、最終的に検査対象回路１５に入力されるテストデータとなる信号ＳＩＧ１を入力し、信号切替部１４に信号ＳＩＧ２として出力し、信号処理部１２に信号ＳＩＧ３として出力する。なお、信号ＳＩＧ２は、従来の方法におけるテストデータの経路を通る信号であり、信号切替部１１に入力された信号ＳＩＧ１と同一の周波数で信号切替部１４に出力される。また、信号ＳＩＧ３も、信号切替部１１に入力された信号ＳＩＧ１と同一の周波数で信号処理部１２に出力される。
【００２８】
信号処理部１２は、メモリ１３−１または１３−２に、信号切替部１１により入力された信号ＳＩＧ３を、信号ＳＩＧ４−１または信号ＳＩＧ４−２として書き込む。また、信号処理部１２は、半導体集積回路１が通常の処理に使用する複数のメモリの中から、信号ＳＩＧ１（信号ＳＩＧ３）の信号幅、およびテスト周波数信号に対応するメモリ１３−１および１３−２を選択する機能も有する。
【００２９】
メモリ１３−１および１３−２は、揮発性メモリにより構成され、信号処理部１２によりテストデータが書き込まれる。なお、図１においては、信号処理部１２によりテストデータが書き込まれる２つのメモリを選択するようにしたが、メモリの数は限定されない。また、半導体集積回路１は、通常の処理を行うための、様々な信号幅および周波数のデータを処理するメモリ（図示せず）を複数有しており、その中のメモリから使用するメモリ１３−１および１３−２を選択する。なお、通常の処理を行う際に使用するメモリではなく、信号切り替え処理のみ実行する専用メモリを備えるようにしてもよい。
【００３０】
信号切替部１４は、信号処理部１２の制御のもと、メモリ１３−１または１３−２に書き込まれたテストデータを、信号ＳＩＧ５−１または信号ＳＩＧ５−２として読み込む。信号切替部１４は、読み込んだテストデータを、検査対象回路１５が必要とする信号幅およびテスト周波数（実動作周波数）に切り替え、信号ＳＩＧ６として検査対象回路１５に出力する。このとき、信号ＳＩＧ６は、入力されるテストデータである信号ＳＩＧ１の周波数のＮ倍の周波数となるように出力される。
【００３１】
検査対象回路１５は、高速動作をするように高速に設計された回路により構成される。信号切替部１４より、検査対象回路１５が必要とする信号幅およびテスト周波数である信号ＳＩＧ６が検査対象回路１５に入力され、検査対象回路１５は、信号ＳＩＧ７を出力する。そして、検査対象回路１５の実動作周波数テストは、検査対象回路１５より出力された信号ＳＩＧ７を観測することにより実行される。
【００３２】
以上のように、半導体集積回路１においては、入力されるテストデータである信号ＳＩＧ１よりも高速な周波数の信号ＳＩＧ６による実動作周波数の検査が、検査対象回路１５に対して可能になる。
【００３３】
図２は、図１の半導体集積回路１のさらに詳細な構成例を表している。なお、図２において、図１における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので適宜省略する。
【００３４】
図２の例の場合、検査対象回路１５は、入力されるテストデータとして、ｘビット幅のデータを必要としており、検査対象回路１５のテスト周波数（実動作周波数）として２ｆ［ＭＨｚ］が想定されている。
【００３５】
図２の半導体集積回路１には、図示せぬクロック生成部より、ｆ［ＭＨｚ］のクロックＣＬＫ１、および２ｆ［ＭＨｚ］のクロックＣＬＫ２が供給されている。クロックＣＬＫ１は、信号処理部１２に供給される。クロックＣＬＫ２は、信号処理部１２および検査対象回路１５に供給される。また、クロックＣＬＫ１またはクロックＣＬＫ２は、信号処理部１２の制御のもと、クロックＣＬＫ３−１としてメモリ１３−１および信号切替部１４に供給され、クロックＣＬＫ３−２としてメモリ１３−２および信号切替部１４に供給される。なお、半導体集積回路１においては、クロックの立ち上がりのタイミングに同期して各処理が実行される。
【００３６】
信号処理部１２は、半導体集積回路１において通常使用される複数のメモリの中から、処理するデータのデータ幅が２ｘビット幅のメモリ１３−１および１３−２を選択する。図２では図示していない信号切替部１１は、２ｘビット幅のテストデータを信号ＳＩＧ３として出力し、信号処理部１２は、信号切替部１１より出力された２ｘビット幅のテストデータである信号ＳＩＧ３を、ｆ［ＭＨｚ］のクロックＣＬＫ１に同期して入力（受信）する。信号処理部１２には、図示せぬクロック生成部より、ｆ［ＭＨｚ］のクロックＣＬＫ１、および２ｆ［ＭＨｚ］のクロックＣＬＫ２が供給されている。信号処理部１２は、入力された信号ＳＩＧ３を、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−１としてメモリ１３−１に書き込む。
【００３７】
信号処理部１２は、メモリ１３−１に書き込まれたテストデータがメモリ１３−１の記憶容量に達したか否かを判断し、達したと判断した場合、メモリ１３−１に書き込んでいた信号ＳＩＧ３の続きを、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−２としてメモリ１３−２に書き込む。また、同時に、信号処理部１２は、信号切替部１４を制御し、メモリ１３−１に書き込まれたテストデータを読み込ませる。このとき、信号処理部１２は、メモリ１３−１および信号切替部１４に、ｆ［ＭＨｚ］のクロックＣＬＫ１、または２ｆ［ＭＨｚ］のクロックＣＬＫ２のうちの一方を、クロックＣＬＫ３−１として供給するように制御する。
【００３８】
信号切替部１４は、信号処理部１２の制御のもと、図３に示されるように、メモリ１３−１に書き込まれたテストデータを読み込む。
【００３９】
図３を参照して、信号切替部１４によるメモリ１３−１から検査対象回路１５へのテストデータの転送方法を説明する。図３の例の場合、メモリ１３−１および信号切替部１４には、信号処理部１２よりｆ［ＭＨｚ］のクロックＣＬＫ１が、クロックＣＬＫ３−１として供給されている。
【００４０】
図３の例においては、ＳＩＧ５−１は、信号切替部１４によりメモリ１３−１から読み込まれるテストデータである信号ＳＩＧ５−１を示しており、ＳＩＧ６は、信号切替部１４により検査対象回路１５に出力されるテストデータである信号ＳＩＧ６を示している。
【００４１】
信号切替部１４は、メモリ１３−１よりｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータＡを、ＳＩＧ５−１に示されるように、周波数ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだテストデータＡの上位ｘビットを、ＳＩＧ６に示されるように、ｘビット幅のテストデータＡ−１として検査対象回路１５に出力し、次のサイクルで、テストデータＡの下位ｘビットを、ｘビット幅のテストデータＡ−２として検査対象回路１５に出力する。
【００４２】
同様にして、信号切替部１４は、メモリ１３−１から読み込んだテストデータＢの上位ｘビットを、ＳＩＧ６に示されるように、ｘビット幅のテストデータＢ−１として検査対象回路１５に出力し、次のサイクルで、テストデータＢの下位ｘビットを、ｘビット幅のテストデータＢ−２として検査対象回路１５に出力する。信号切替部１４は、メモリ１３−１から読み込んだテストデータＣの上位ｘビットを、ＳＩＧ６に示されるように、ｘビット幅のテストデータＣ−１として検査対象回路１５に出力し、次のサイクルで、テストデータＣの下位ｘビットを、ｘビット幅のテストデータＣ−２として検査対象回路１５に出力する。
【００４３】
これにより、検査対象回路１５側から見ると、周波数２ｆ［ＭＨｚ］の信号ＳＩＧ６が検査対象回路１５に入力される。
【００４４】
図４は、図３の信号切替部１４によるメモリ１３−１から検査対象回路１５へのテストデータの転送方法の他の例である。図４の例の場合、メモリ１３−１および信号切替部１４には、信号処理部１２より２ｆ［ＭＨｚ］のクロックＣＬＫ２が、クロックＣＬＫ３−１として供給されている。すなわち、信号切替部１４は、メモリ１３−１からのテストデータの読み込み処理自体を周波数２ｆ［ＭＨｚ］のクロックＣＬＫ２で実行する。
【００４５】
信号切替部１４は、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの上位ｘビットを、ＳＩＧ５−１に示されるように、ｘビット幅のテストデータＡ−１として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだｘビット幅のテストデータＡ−１を、ＳＩＧ６に示されるように、そのままｘビット幅のテストデータＡ−１として検査対象回路１５に出力する。また、信号切替部１４は、次のサイクルで、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの下位ビットを、ＳＩＧ５−１に示されるように、ｘビット幅のテストデータＡ−２として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだテストデータＡ−２を、ＳＩＧ６に示されるように、そのままｘビット幅のテストデータＡ−２として検査対象回路１５に出力する。
【００４６】
同様にして、信号切替部１４は、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの上位ｘビットを、ｘビット幅のテストデータＢ−１として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだｘビット幅のテストデータＢ−１を、そのままｘビット幅のテストデータＢ−１として検査対象回路１５に出力する。また、信号切替部１４は、次のサイクルで、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの下位ビットを、ｘビット幅のテストデータＢ−２として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだテストデータＢ−２を、そのままｘビット幅のテストデータＢ−２として検査対象回路１５に出力する。
【００４７】
また、信号切替部１４は、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの上位ｘビットを、ｘビット幅のテストデータＣ−１として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１から読み込んだｘビット幅のテストデータＣ−１を、ＳＩＧ６に示されるように、そのままｘビット幅のテストデータＣ−１として検査対象回路１５に出力する。また、信号切替部１４は、次のサイクルで、メモリ１３−１より２ｆ［ＭＨｚ］の周波数で制御された読み込みアドレスに従って、２ｘビット幅のテストデータの下位ビットを、ｘビット幅のテストデータＣ−２として周波数２ｆ［ＭＨｚ］のタイミングで読み込む。信号切替部１４は、メモリ１３−１より読み込んだテストデータＣ−２を、そのままｘビット幅のテストデータＣ−２として検査対象回路１５に出力する。
【００４８】
以上のように、検査対象回路１５側から見ると、周波数２ｆ［ＭＨｚ］の信号ＳＩＧ６が検査対象回路１５に入力される。
【００４９】
検査対象回路１５は、信号切替部１４より周波数２ｆ［ＭＨｚ］のタイミングで入力された信号ＳＩＧ６を、信号ＳＩＧ７として、図示せぬ後段に出力する。後段においては、出力された信号ＳＩＧ７を観測することにより、検査対象回路１５の実動作周波数（２ｆ［ＭＨｚ］）での検査が実行される。
【００５０】
以上により、信号処理部１２から見たテストデータである信号ＳＩＧ３の周波数はｆ［ＭＨｚ］であるが、検査対象回路１５側から見たテストデータである信号ＳＩＧ６の周波数は、２ｆ［ＭＨｚ］となる。
【００５１】
なお、上記説明において、信号切替部１４には、そこに入力される信号を上位ｘビットと下位ｘビットに２等分して検査対象回路１５に出力させるようにしたが、信号を２等分以外のＮ等分して、検査対象回路１５に出力することも可能である。また、１ビットと（Ｎ−１）ビットに２分して検査対象回路に出力するようにもできる。これにより、信号ＳＩＧ６の周波数を、信号ＳＩＧ３の周波数よりも高速の周波数（Ｎ倍の周波数）にすることができる。
【００５２】
さらに、図３の例においては、メモリ１３−１の動作周波数自体も低速にすることができるので、メモリにかかるコストが抑制される。また、図４の例の場合、図３の例に較べて、メモリ１３−１の高性能（高速化）が求められるが、実現する半導体集積回路１の構成を簡易的なものにすることができる。
【００５３】
図２に戻って、信号処理部１２は、メモリ１３−１の記憶容量を監視している。信号処理部１２は、メモリ１３−１に書き込まれたテストデータが、信号切替部１４によりすべて読み込まれたと判断した場合、信号切替部１４を制御し、今度は、メモリ１３−２に書き込まれたテストデータを読み込ませる。このとき、信号処理部１２は、メモリ１３−２および信号切替部１４に、ｆ［ＭＨｚ］のクロックＣＬＫ１、または２ｆ［ＭＨｚ］のクロックＣＬＫ２のどちらかのクロックをクロックＣＬＫ３−２として供給するように制御している。また、同時に、信号処理部１２は、メモリ１３−２に書き込んでいた信号ＳＩＧ３の続きを、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−１としてメモリ１３−１に書き込む。
【００５４】
信号切替部１４は、信号処理部１２の制御のもと、図３および図４を参照して上述した処理と同様に、メモリ１３−２に書き込まれたテストデータを読み込む。
【００５５】
なお、信号切替部１４がメモリ１３−１に書き込まれたテストデータをすべて読み込むまでに、信号処理部１２により書き込まれたテストデータが、メモリ１３−２の記憶容量に達してしまう場合には、信号処理部１２は、信号切替部１４を監視し、例えば、信号切替部１４がメモリ１３−１に書き込まれたテストデータをすべて読み込むまで、テストデータのメモリ１３−２への書き込みを禁止する。また、メモリ１３−１と１３−２の記憶容量が異なる場合には、信号切替部１４がメモリ１３−１に書き込まれたテストデータをすべて読み込むまでに、信号処理部１２により書き込まれたテストデータが、メモリ１３−２の記憶容量を越えてしまうことがないように、信号処理部１２は、例えば、メモリ１３−１および１３−２のうちの記憶容量の小さいほうに、もう一方の記憶容量を予め合わせ、その記憶容量以上のメモリの使用を禁止する。
【００５６】
また、同様にして、信号処理部１２は、メモリ１３−２の記憶容量を監視している。信号処理部１２は、信号切替部１４によりメモリ１３−２に書き込まれたテストデータがすべて読み込まれたと判断した場合、信号切替部１４を制御し、今度は、メモリ１３−１に書き込まれたテストデータを読み込ませる。また、同時に、信号処理部１２は、メモリ１３−１に書き込んでいた続きの信号ＳＩＧ３を、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−２としてメモリ１３−２に書き込む。
【００５７】
次に、図５のフローチャートを参照して、半導体集積回路１における検査対象回路１５へのテストデータの信号切り替え処理を説明する。
【００５８】
信号処理部１２は、信号切替部１１より出力された２ｘビット幅のテストデータである信号ＳＩＧ３が、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで入力されると、ステップＳ１において、半導体集積回路１が通常の処理において使用する複数のメモリの中から、信号ＳＩＧ３（信号ＳＩＧ１）の信号幅、およびテスト周波数信号に対応するメモリ１３−１および１３−２を選択し、ステップＳ２に進む。
【００５９】
ステップＳ２において、信号処理部１２は、信号切替部１１より信号ＳＩＧ３として入力されたテストデータを、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−１としてメモリ１３−１に書き込み、ステップＳ３に進む。
【００６０】
ステップＳ３において、信号処理部１３は、メモリ１３−１に書き込まれたテストデータがメモリ１３−１の記憶容量に達したかか否かを判断し、メモリ１３−１に書き込まれたテストデータがメモリ１３−１の記憶容量にまだ達していないと判断した場合、ステップＳ２に戻り、それ以降の処理を繰り返す。
【００６１】
ステップＳ３において、メモリ１３−１に書き込まれたテストデータがメモリ１３−１の記憶容量を達したと判断された場合、処理は、ステップＳ４に進み、信号処理部１２は、信号切替部１４を制御し、クロックＣＬＫ３−１のタイミングで、メモリ１３−１に書き込まれたテストデータを読み込ませる。信号切替部１４は、信号処理部１２の制御のもと、図３を参照して上述したように、メモリ１３−１に蓄積されている２ｘデータ幅のテストデータを周波数ｆ［ＭＨｚ］のタイミングで読み込み、そのテストデータを２等分して、ｘデータ幅のテストデータ（ＳＩＧ６）を、周波数２ｆ［ＭＨｚ］のタイミングで検査対象回路１５に出力し、ステップＳ５に進む。
【００６２】
ステップＳ５において、信号処理部１２は、メモリ１３−１に書き込んでいたテストデータ（信号ＳＩＧ３）の続きを、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−２としてメモリ１３−２に書き込み、ステップＳ６に進む。
【００６３】
ステップＳ６において、信号処理部１２は、メモリ１３−１に書き込まれたテストデータが信号切替部１４によりすべて読み込まれたか否かを判断し、信号処理部１２は、メモリ１３−１に書き込まれたテストデータが信号切替部１４によりすべて読み込まれていないと判断した場合、ステップＳ４に戻り、それ以降の処理を繰り返す。
【００６４】
また、ステップＳ６において、メモリ１３−１に書き込まれたテストデータが信号切替部１４によりすべて読み込まれたと判断された場合、処理は、ステップＳ７に進み、信号処理部１２は、信号切替部１４を制御し、クロックＣＬＫ３−２のタイミングで、メモリ１３−２に書き込まれたテストデータを読み込ませる。信号切替部１４は、信号処理部１２の制御のもと、図３を参照して上述したように、メモリ１３−２に蓄積されている２ｘデータ幅のテストデータを周波数ｆ［ＭＨｚ］のタイミングで読み込み、そのテストデータを２等分して、ｘデータ幅のテストデータ（ＳＩＧ６）を、周波数２ｆ［ＭＨｚ］のタイミングで検査対象回路１５に出力し、ステップＳ８に進む。
【００６５】
ステップＳ８において、信号処理部１２は、メモリ１３−２に書き込んでいた続きの信号ＳＩＧ３を、ｆ［ＭＨｚ］のクロックＣＬＫ１のタイミングで、データ幅２ｘビットの信号ＳＩＧ４−１としてメモリ１３−１に書き込み、ステップＳ９に進む。
【００６６】
ステップＳ９において、信号処理部１２は、メモリ１３−２に書き込まれたテストデータが、信号切替部１４によりすべて読み込まれたか否かを判断し、信号処理部１２は、メモリ１３−２に書き込まれたテストデータが、信号切替部１４によりすべて読み込まれていないと判断した場合、ステップＳ７に戻り、それ以降の処理を繰り返す。
【００６７】
ステップＳ９において、メモリ１３−２に書き込まれたテストデータが、信号切替部１４によりすべて読み込まれたと判断された場合、処理は、ステップＳ４に戻り、それ以降の処理を繰り返す。
【００６８】
以上のような処理を、入力されたテストデータがなくなるまで繰り返し実行する。これにより、テストデータは、検査対象回路１５に入力され続けるので、半導体集積回路１における検査対象回路１５の実動作周波数のテストは途絶えることなく実行することができる。
【００６９】
なお、図５においては、説明の便宜上、ステップＳ４とＳ５の処理を分けて説明し、また、ステップＳ７とＳ８の処理を分けて説明したが、ステップＳ４とＳ５の処理、並びにステップＳ７とＳ８の処理は、同時に並列して実行される処理である。
【００７０】
以上のように、半導体集積回路１に、低周波数の信号から高周波数の信号へ信号切り替えを実行する回路を備えるようにしたので、実周波数でのテストが可能になり、市場への不良品流出を抑制することができる。これにより、半導体集積回路１の信頼性が向上する。また、入力されるデータは、低周波数であるので、例えば、信号切替部１４以外の検査対象回路をテストするためのテスト回路（例えば、信号処理部１２またはメモリなど）を高性能化させる必要がなく、コストを抑制することができる。
【００７１】
また、通常の処理に使用されるメモリを用いることにより、信号切り替え処理専用のメモリを持たなくても半導体集積回路１を実現することができるため、半導体集積回路１のサイズへの影響もなく、専用メモリを設けることによるコストの上昇を抑えることができる。
【００７２】
さらに、半導体集積回路は、従来の半導体集積回路には、上述の信号切り替えを実行する機能を付加することで実現することができ、さらに、上述の信号切り替えを実行する機能は、簡単に実装することができるため、開発コストへの影響、並びに半導体集積回路１のサイズへの影響を抑えることができる。
【００７３】
なお、上記説明においては、信号切り替えを実行する機能で使用されるメモリを、メモリ１３−１および１３−２の２つにより構成するように選択したが、メモリの数は、２つに限らず、いくつでもよい。また、物理的に、複数のメモリを、１つのメモリとして用いるようにしてもよい。さらに、信号切り替えを実行する機能で使用されるメモリとしては、上述したように、半導体集積回路１において通常動作に使用するメモリを用いるようにしてもよいし、検査（テスト）専用のメモリを設け、そのメモリを用いるようにしてもよい。
【００７４】
なお、本明細書において、フローチャートに示されるステップは、記載された順序に従って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【図面の簡単な説明】
【００７５】
【図１】本発明を適用した半導体集積回路の構成例を示すブロック図である。
【図２】図１の半導体集積回路の詳細な構成例を示すブロック図である。
【図３】図１の半導体集積回路の信号切替部によるメモリから検査対象回路へのテストデータの転送方法を説明する図である。
【図４】図１の半導体集積回路の信号切替部によるメモリから検査対象回路へのテストデータの転送方法の他の例を説明する図である。
【図５】図１の半導体集積回路の信号切り替え処理を説明するフローチャートである。
【符号の説明】
【００７６】
１  半導体集積回路，１２  信号処理部，１３−１，１３−２  メモリ，１４  信号切替部，１５  検査対象回路
【図１】
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【図２】
2005098852.tif 000004
【図３】
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【図４】
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【図５】
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