(57)【要約】【課題】  シリサイド層を有する半導体装置の製造方法であって、リーク特性の向上を図りつつ、良好な形状を有するサイドウォール絶縁層を有する半導体装置を製造方法を提供する【解決手段】本発明の半導体装置の製造方法は、  半導体層１０の上にゲート絶縁層１２を形成する工程と、  前記ゲート絶縁層１２の上方にゲート電極１４を形成する工程と、  前記ゲート電極１４の側面にサイドウォール絶縁層１６を形成する工程と、  前記半導体層１０に不純物層２０を形成する工程と、  少なくとも前記サイドウォール絶縁層１６の表面に保護膜１８を形成する工程と、  前記不純物層１０が形成された前記半導体層１０の表面にウェットエッチングを施す工程と、  少なくとも前記不純物層２０の上方にシリサイド層２４を形成する工程と、を含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物層を形成する工程と、
少なくとも前記サイドウォール絶縁層の表面に保護膜を形成する工程と、
前記不純物層が形成された前記半導体層の表面に対してウェットエッチングを施す工程と、
少なくとも前記不純物層の上方にシリサイド層を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記保護膜は、窒化膜である、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記ウェットエッチングは、フッ酸により行なう、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記ウェットエッチングは、該ウェットエッチングと同じ薬液を用いて熱酸化膜を除去した場合に、該熱酸化膜の除去量が１２〜１８ｎｍの条件で行なわれる、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記サイドウォール絶縁層は、酸化シリコン層である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にシリサイドプロセスを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ電界効果トランジスタのゲート電極、ソースおよびドレインには、ＭＯＳ電界効果トランジスタの高速化を図るためにシリサイド層が形成されることがある。シリサイド層とは、金属とシリコンとの化合物であり、このシリサイド層により、これらの抵抗を下げ、ＭＯＳ電界効果トランジスタの高速化を図ることができる。
【０００３】
このようなシリサイド層を形成する際には、ゲート電極やソースおよびドレインなどが形成された半導体層の全面にシリサイドを形成するための金属層を堆積した後、熱処理を行なうことで形成される。このプロセスにおいて、金属層を形成する前に、半導体層表面にエッチングが施される。このエッチングは、ソースおよびドレインを形成する際のイオン注入などにより生じた半導体層表面の欠陥などを除去し清浄な表面を形成することを目的としている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
金属層を形成する前のエッチングが十分に行なわれない場合、半導体層表面にダメージが残存した状態で金属層を形成することとなり、このことは、リーク特性を低下させる一因となる。しかし、エッチング量を多くすると、特性を向上させることができる一方で、サイドウォール絶縁層の一部をもエッチングしてしまうことがある。このように、サイドウォール絶縁層の一部が除去されることにより、スペーサ機能が損なわれることがある。つまり、ＬＤＤ構造を有する半導体装置を形成する場合に、低濃度不純物領域（以下、「ＬＤＤ領域」という）の長さは、サイドウォール絶縁層の底面の幅に依存する。そのため、サイドウォール絶縁層がエッチングされてしまうことにより、ＬＤＤ領域が短くなってしまい、電界緩和の効果が減少してしまうことがある。
【０００５】
本発明の目的は、シリサイド層を有する半導体装置の製造方法であって、リーク特性の向上を図りつつ、良好な形状を有するサイドウォール絶縁層を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、
半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォール絶縁層を形成する工程と、
前記不純物層が形成された前記半導体層に不純物層を形成する工程と、
少なくとも前記サイドウォール絶縁層の表面に保護膜を形成する工程と、
前記半導体層の表面にウェットエッチングを施す工程と、
少なくとも前記不純物層の上方にシリサイド層を形成する工程と、を含む。
【０００７】
本発明の半導体装置の製造方法によれば、少なくともサイドウォール絶縁層の表面に保護膜を形成した後に、ウェットエッチングを行なっている。そのため、ウェットエッチングの工程において、サイドウォール絶縁層が除去されることを防ぎ、所望の形状が維持されたサイドウォール絶縁層を形成することができる。その結果、所望の幅のＬＤＤ領域を有する半導体装置を製造することができる。さらに、サイドウォール絶縁層の表面に保護膜があることで、ウェットエッチングの量を増やすことができる。その結果、ソースおよびドレインを形成するためのイオン注入の工程で生じた結晶欠陥などの除去をより確実に行なうことができ、特性の良好な半導体装置を製造することができる。
【０００８】
本発明にかかる半導体装置の製造方法において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）を形成するとは、Ａ層上に直接、Ｂ層を形成する場合と、Ａ層上の他の層を介して、Ｂ層を形成する場合と、を含む。
【０００９】
本発明の半導体装置の製造方法は、さらに下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体装置の製造方法において、前記保護膜は、窒化膜であることができる。この態様によれば、前記ウェットエッチングを、たとえば、フッ酸により行なう場合に、窒化膜はフッ酸などの薬液に耐性があるため、サイドウォール絶縁層の形状を確実に維持することができる。
【００１１】
（Ｂ）本発明の半導体装置の製造方法において、前記ウェットエッチングは、フッ酸により行なうことができる。
【００１２】
（Ｃ）本発明の半導体装置の製造方法において、前記ウェットエッチングは、該ウェットエッチングと同じ薬液を用いて熱酸化膜を除去した場合に、該熱酸化膜の除去量が１２〜１８ｎｍの条件で行なわれることができる。
【００１３】
（Ｄ）本発明の半導体装置の製造方法において、前記サイドウォール絶縁層は、酸化シリコン層であることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態の一例について図１〜５を参照しながら説明する。
【００１５】
図１に示すように、半導体層１０の上にゲート絶縁層１２を形成する。半導体層１０としては、単結晶シリコンからなる半導体基板、またＳＯＩ基板の半導体層でもよい。ゲート絶縁層１２としては、たとえば、酸化シリコン層を用いることができ、プラズマＣＶＤ法、熱酸化法により形成することができる。
【００１６】
ついで、ゲート絶縁層１２の上に導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を用いることができる。また、その形成方法としては、減圧ＣＶＤ法などにより形成することができる。
【００１７】
次に、導電層の上に、所定のパターンのマスク層（図示せず）を形成する。マスク層としては、たとえばレジスト層を用いることができる。このマスク層をマスクとして導電層をエッチングすることで、ゲート電極１４が形成される。
【００１８】
次に、ゲート電極１４をマスクとして、半導体層１０に所定の導電型の不純物を注入する。このようにして、図１に示すように、ＬＤＤ領域となる低濃度不純物層２２を形成する。
【００１９】
次に、図２に示すように、半導体層１０の上方の全面に絶縁層（図示せず）を形成する。絶縁層としては、ＴＥＯＳ膜などの酸化シリコン膜を用いることができる。絶縁層の形成方法としては、減圧ＣＶＤ法などを用いることができる。ついで、絶縁層に異方性エッチングを施すことにより、ゲート電極１４の側面にサイドウォール絶縁層１６を形成する。
【００２０】
ついで、サイドウォール絶縁層１６をおよびゲート電極１４をマスクとして、所定の導電型の不純物を半導体層１０に注入する。また、不純物を注入した後に必要に応じて熱処理を施し拡散してもよい。これにより、ソースまたはドレイン領域となる不純物層２０を形成する。
【００２１】
次に、少なくともサイドウォール絶縁層１６の表面を覆うように保護膜１８を形成する。保護膜１８の形成は、以下のようにして行なわれる。まず、図３に示すように、ゲート電極１４およびサイドウォール絶縁層１６が形成された半導体層１０の上方に保護膜となる絶縁層１８ａを形成する。絶縁層１８ａとしては、後の工程でシリサイド層となる金属層を形成する前に行われるウェットエッチングに対して耐性を有する材質を用いる。絶縁層１８ａとしては、たとえば、窒化シリコン膜を用いることができる。ついで、絶縁層１８ａの上にサイドウォール絶縁層１６を覆うような形状を有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、たとえば、レジスト層を用いる。このマスク層Ｍ１をマスクとして絶縁層１８ａをエッチングすることにより、図４に示すように、サイドウォール絶縁層１６の表面を覆う保護膜１８が形成される。
【００２２】
次に、ゲート電極１４およびソースまたはドレイン領域となる不純物層２０の上にシリサイド層を形成する。シリサイド層の形成は、以下の工程により行われる。
【００２３】
まず、シリサイド層を形成するための金属層を形成する前に基板表面を清浄な面とするためのウェットエッチングを行う。このウェットエッチングは、たとえば、不純物層２０，２２を形成する際のイオン注入によるダメージや、ゲート電極１４やサイドウォール絶縁層１６を形成する際のパターニングによるエッチングダメージを除去するためなどに行われる。このエッチングを行うことにより、金属層を形成する表面を清浄な表面にすることができる。そのため、良好なシリサイド層を形成することができる。
【００２４】
このエッチングは、より均一なエッチングを行うためにウェットエッチングにより行うことが好ましい。エッチング液としては、たとえば、希フッ酸を用いることができる。この工程でのウェットエッチングは、同じ薬液を使用して熱酸化膜をエッチングした場合に、熱酸化膜が好ましくは１２〜１８ｎｍ、より好ましくは、１５〜１８ｎｍエッチングされるような条件で行う。図６を参照しながら、このような条件で行う利点について説明する。図６は、参考実験の結果を示すものである。この参考実験は以下のようにして行なった。まず、サンプルとして、半導体基板の上に、熱酸化膜からなるゲート絶縁層と、ポリシリコン層からなるゲート電極と、ＴＥＯＳ膜からなるサイドウォール絶縁層を形成した基板を準備した。ついで、以下の（I）〜（IV）の条件でエッチングを行った。このエッチングでは、薬液として希フッ酸（ＨＦ：Ｈ２Ｏ＝１：４００）を用いた。その後、金属層としてコバルト層を形成し、熱処理を行なうことによりシリサイド層を形成した。その後、得られたサンプルに対してリーク電流の測定を行なった。
【００２５】
図６に示されるグラフの縦軸はウエハ面内で測定した全測定ポイントに対する割合を示し、横軸はリーク電流を示す。つまり、リーク電流が低い数値でピークを有する条件であれば、よりリーク特性の良好なエッチングが出来ていることを示すことになる。なお、リーク電流の測定では、（I）のサンプルでは５４４ポイント、（II）のサンプルでは４８８ポイント、（III）のサンプルでは４９９ポイント、（IV）のサンプルでは３５１ポイントの測定を行なった。また、（I）〜（IV）は、それぞれ２サンプルを用いて測定を行い、上記サンプルポイントは、その２サンプルの測定ポイントを合わせたものである。
【００２６】
（I）１８ｎｍの熱酸化膜をエッチングできる条件でエッチングを行った場合
（II）１５ｎｍの熱酸化膜をエッチングできる条件でエッチングを行った場合
（III）１２ｎｍの熱酸化膜をエッチングできる条件でエッチングを行った場合
（IV）１０ｎｍの熱酸化膜をエッチングできる条件でエッチングを行った場合
図６から明らかなように、（I）の条件の場合には、リーク電流が低い数値でピークを有する結果を示しており、リーク特性が良好であることがわかる。しかし、（IV）の条件の場合には、リーク電流が大きい数値でピークを有しており、リーク特性が低下していることがわかる。更に同一条件でのサンプル間格差をみると、（I）の条件の場合には、ほとんどサンプル間でのリーク特性に差は見られないが、（IV）の条件の場合には、サンプル間でのリーク特性に差が生じている。この参考実験の結果からも明らかなように、１２〜１８ｎｍの熱酸化膜がエッチングされる条件で金属層形成前のウェットエッチングを行なうと、リーク特性を向上させることができる。また、より好ましくは、１５〜１８ｎｍの熱酸化膜がエッチングされる条件で行なう場合には、リーク電流の低下およびばらつきを低減をより図ることができる。
【００２７】
ついで、図５に示すように、シリサイド層となる金属層（図示せず）を半導体層１０の上方の全面に形成する。金属層としては、たとえば、コバルト、チタンなどの層を用いる。金属層の形成方法としては、たとえば、スパッタリング法などにより行う。ついで、熱処理を行なうことにより、ゲート電極１４および不純物層２０の上にシリサイド層２４を選択的に形成する。
【００２８】
以上の工程により、本実施の形態の半導体装置の製造方法により得られる半導体装置を形成することができる。
【００２９】
本実施の形態の半導体装置の製造方法によれば、少なくともサイドウォール絶縁層１６の表面に保護膜１８を形成した後に、ウェットエッチングを行なっている。そのため、ウェットエッチングの工程において、サイドウォール絶縁層１６がエッチングされることを防ぎ、所望の形状が維持されたサイドウォール絶縁層１６を形成することができる。その結果、所望の幅のＬＤＤ領域を有する半導体装置を製造することができる。さらに、サイドウォール絶縁層１６の表面に保護膜１８があることで、ウェットエッチングの量を増やすことができる。その結果、ソースおよびドレインを形成するためのイオン注入の工程で生じた結晶欠陥の除去をより確実に行なうことができ、リーク特性の良好な半導体装置を製造することができる。
【００３０】
本実施の形態の半導体装置の製造方法は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形することが可能である。たとえば、本実施の形態では、保護膜１８を残存させているが、保護膜１８を残存させることなく、金属層形成前やシリサイド層形成後などに除去してもよい。また、上述の実施の形態では、保護膜１８を形成する際に、マスク層Ｍ１を用いてパターニングを行なっているが、マスク層を形成することなく、異方性エッチングにより形成してもよい。
【図面の簡単な説明】
【００３１】
【図１】本実施の形態の半導体装置の製造工程を示す断面図。
【図２】本実施の形態の半導体装置の製造工程を示す断面図。
【図３】本実施の形態の半導体装置の製造工程を示す断面図。
【図４】本実施の形態の半導体装置の製造工程を示す断面図。
【図５】本実施の形態の半導体装置の製造工程を示す断面図。
【図６】参考実験の結果を示すグラフ。
【符号の説明】
【００３２】
１０  半導体層、  １２  ゲート絶縁層、  １４  ゲート電極、  １６  サイドウォール絶縁層、  １８  保護膜、  ２０  不純物層、  ２２  低濃度不純物領域、  ２４  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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