(57)【要約】【課題】  カレントミラー回路のふたつの電流経路に存在するトランジスタのＶＤＳが異なると、所望のミラー比が得られない。【解決手段】  カレントミラー回路を構成する第１経路には第１トランジスタＱ１、第２経路には第２トランジスタＱ２があり、両トランジスタのソースは接地されている。これらのトランジスタのＶＤＳを揃えるために、両トランジスタのドレイン電圧を入力する演算増幅器１０と、演算増幅器１０の出力がゲートに接続された第３トランジスタＱ３を設け、この第３トランジスタＱ３を第１経路の中に入れる。この結果、第１トランジスタＱ１と第２トランジスタＱ２のＶＤＳが一致するよう第３トランジスタＱ３に流れる電流が制御される。  【選択図】        図１
2005173741.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２トランジスタのゲートどうしおよびソースどうしを接続し、前記ソースどうしを接地し、前記ゲートどうしを前記第１トランジスタのドレイン側へ接続し、前記第１トランジスタのドレインへ基準電流を流し、前記第２トランジスタのドレインに目的の負荷を接続して当該負荷に前記基準電流に比例した駆動電流を流すカレントミラー型の電流駆動回路において、
前記第２トランジスタのドレインと前記負荷とが直接接続された状態を維持しつつ、前記第１トランジスタのドレイン電位と前記第２トランジスタのドレイン電位を近づける調整回路を設けたことを特徴とする電流駆動回路。
【請求項２】
請求項１に記載の電流駆動回路において、前記調整回路は、
ふたつの入力がそれぞれ前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続された演算増幅器と、
前記第１トランジスタのドレインと前記ゲートどうしとの間に直列に挿入された第３トランジスタと、
を含み、前記演算増幅器の出力が前記第３トランジスタのゲートに接続されたことを特徴とする電流駆動回路。
【請求項３】
請求項１に記載の電流駆動回路において、前記調整回路は、
前記第１トランジスタのドレインと前記ゲートどうしとの間に直列に挿入された第３トランジスタと、
前記第３トランジスタのゲートにソースが接続され、ドレインが接地され、定電流が流される第４トランジスタと、
を含み、第４トランジスタのゲートが前記第２トランジスタのドレインに接続されたことを特徴とする電流駆動回路。
【請求項４】
請求項１から３のいずれかに記載の電流駆動回路において、前記調整回路の働きを無効化する回路を備えたことを特徴とする電流駆動回路。
【請求項５】
基準電流を流す第１経路と、目的の負荷を含み当該負荷に駆動電流を流す第２経路を設け、
前記第１経路には第１抵抗を、前記第２経路には第２抵抗をそれぞれ直列に設け、
ふたつの入力がそれぞれ前記第１抵抗の一端と前記第２抵抗の一端とに接続された演算増幅器を設け、
前記第２経路にトランジスタを間挿してこのトランジスタのゲートに前記演算増幅器の出力を接続したことを特徴とする電流駆動回路。
【請求項６】
請求項１から５のいずれかに記載の電流駆動回路において、当該電流駆動回路を集積回路装置に内蔵し、前記集積回路装置の外部に置かれた前記負荷に駆動電流を流すための経路を前記集積回路装置の端子を介して形成したことを特徴とする電流駆動回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流駆動回路に関し、特にカレントミラータイプの電流駆動回路に関する。
【背景技術】
【０００２】
カレントミラー回路は、負荷に対して所望の電流を流すためにしばしば利用される。一般的なカレントミラー回路の例は以下の構成をもつ。すなわち、第１、第２トランジスタのゲートどうしおよびソースどうしが接続され、ソースどうしが接地され、ゲートどうしが第１トランジスタのドレインへ接続される。第２トランジスタのドレインに目的の負荷が接続される。
【０００３】
第１トランジスタのドレインへ基準電流が流され、第２トランジスタのドレインに接続された負荷に、基準電流に比例した駆動電流が流される。基準電流と駆動電流の大きさの比、すなわちミラー比は、第１トランジスタと第２トランジスタの両トランジスタのソース・ドレイン電流の比で確定する。ソース・ドレイン電流ＩＤＳは、トランジスタのチャネル幅Ｗに比例し、チャネル長Ｌに反比例するため、一般にはＷ／Ｌどうしの比で決まる。
【特許文献１】特開２００１−１７５３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
基準電流と駆動回路の比は、第１、第２トランジスタのＷ／Ｌの比で決まるが、これはふたつのトランジスタのソース・ドレイン電圧ＶＤＳが等しい場合を想定している。厳密には、トランジスタのソース・ドレイン電流ＩＤＳは（ＶＧＳ−Ｖｔｈ）２・（Ｗ／Ｌ）・（１＋λＶＤＳ）に比例することが知られており、多少ではあるがＶＤＳの影響を受ける。ここでλはチャネル長変調効果係数、ＶＧＳはゲート・ソース電圧、Ｖｔｈはしきい値電圧である。このため、Ｗ／Ｌの比を正しく設計しても、いずれかのトランジスタのＶＤＳが想定値と異なれば、正しい駆動電流が得られない。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、ＶＤＳ依存性の低い電流駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の電流駆動回路は、第１、第２トランジスタのゲートどうしおよびソースどうしを接続し、前記ソースどうしを接地し、前記ゲートどうしを前記第１トランジスタのドレイン側へ接続し、前記第１トランジスタのドレインへ基準電流を流し、前記第２トランジスタのドレインに目的の負荷を接続して当該負荷に前記基準電流に比例した駆動電流を流すカレントミラー型の電流駆動回路において、前記第２トランジスタのドレインと前記負荷とが直接接続された状態を維持しつつ、前記第１トランジスタのドレイン電位と前記第２トランジスタのドレイン電位を近づける調整回路を設けたものである。
【０００７】
この構成によれば、第１トランジスタと第２トランジスタのＶＤＳが近づくため、より正しい駆動電流を得ることができる。なお、第２トランジスタのドレインと負荷とが直接接続された状態が維持されるため、それらの間に別のトランジスタその他の素子が入る場合に比べ、一般に、より正確かつ効率よく駆動電流を流すことができる。
【０００８】
調整回路は、ふたつの入力がそれぞれ前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続された演算増幅器と、前記第１トランジスタのドレインと前記ゲートどうしとの間に直列に挿入された第３トランジスタとを含み、前記演算増幅器の出力が前記第３トランジスタのゲートに接続されていてもよい。
【０００９】
別の態様として、調整回路は、前記第１トランジスタのドレインと前記ゲートどうしとの間に直列に挿入された第３トランジスタと、前記第３トランジスタのゲートにソースが接続され、ドレインが接地され、定電流が流される第４トランジスタとを含み、第４トランジスタのゲートが前記第２トランジスタのドレインに接続されていてもよい。
【００１０】
この電流駆動回路はさらに、調整回路の働きを無効化する回路を備えてもよい。この回路（以下「無効化回路」ともいう）は、ふたつのトランジスタのＶＤＳが近い場合に機能してもよい。ＶＤＳが近ければ、調整回路は不要なためである。調整回路を無効化することにより、消費電力を下げるなどの効果が得られる。
【００１１】
無効化回路は、ゲート・ソース電圧ＶＧＳが高くなったとき、機能してもよい。ソース・ドレイン電流ＩＤＳは前述のごとく（ＶＧＳ−Ｖｔｈ）２・（Ｗ／Ｌ）・（１＋λＶＤＳ）に比例するため、ＶＧＳが高くなれば（ＶＧＳ−Ｖｔｈ）２の項が支配的になり、ＶＤＳの影響が見えなくなるためである。
【００１２】
本発明の別の態様も電流駆動回路であり、基準電流を流す第１経路と、目的の負荷を含み当該負荷に駆動電流を流す第２経路を設け、前記第１経路には第１抵抗を、前記第２経路には第２抵抗をそれぞれ直列に設け、ふたつの入力がそれぞれ前記第１抵抗の一端（以下「第１抵抗の上端」という）と前記第２抵抗の一端（以下「第２抵抗の上端」という）とに接続された演算増幅器を設け、前記第２経路にトランジスタを間挿してこのトランジスタのゲートに前記演算増幅器の出力を接続したものである。第１経路と第２経路はカレントミラー回路を構成する。演算増幅器の効果により、第１抵抗の上端と第２抵抗の上端の電位が等しくなるため、ミラー比を正しく出すことができる。抵抗と演算増幅器を利用することにより、ＶＤＳ依存性の問題が解消できる。
【００１３】
以上に記載のいずれかの電流駆動回路を集積回路装置（以下単に「ＬＳＩ」という）に内蔵し、そのＬＳＩの外部に置かれた負荷に駆動電流を流すための経路をＬＳＩの端子を介して形成してもよい。この場合、負荷にどのような電源電圧が印加されるか不明であり、本発明によるＶＤＳ依存性の低減は駆動電流を正しい値にするために効果的である。
【発明の効果】
【００１４】
本発明の電流駆動回路によれば、基準電流に対して、より正しい駆動電流を発生することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
図１は実施の形態１に係る電流駆動回路１００の構成を示す。電流駆動回路１００はＬＳＩに内蔵されている。ｎチャネル型のＦＥＴである第１トランジスタＱ１、第２トランジスタＱ２のゲート（図中Ｇと表記）どうしおよびソース（図中Ｓと表記）どうしが接続され、ソースどうしが接地される。ゲートどうしは第１トランジスタＱ１のドレイン側の定電流回路２０へｎチャネル型のＦＥＴである第３トランジスタＱ３を介して接続される。定電流回路２０は既知の手法で、ＬＳＩ外から電流値の設定が可能に構成される。
【００１６】
第３トランジスタＱ３のドレインは定電流回路２０の出力および前述のゲートどうしへ接続され、ソースは第１トランジスタＱ１のドレインおよび演算増幅器１０の反転入力へ接続され、ゲートは演算増幅器１０の出力へ接続される。演算増幅器１０の非反転入力は第２トランジスタＱ２のドレインとディテクタ１２の入力、および端子２２へ接続される。演算増幅器１０と第３トランジスタＱ３が調整回路として機能する。ディテクタ１２の出力はｎチャネル型のＦＥＴであるトランジスタＱｓのゲートへ接続される。ディテクタ１２とこのトランジスタＱｓが調整回路に対するシャント回路であり、無効化回路として機能する。ディテクタ１２はその入力電圧が所定の電圧より高くなると出力をローにして無効化のためのトランジスタＱｓをオンし、定電流回路２０の電流をパイパスする。これにより、第３トランジスタＱ３が存在しないのと同じ状態になり、電流駆動回路１００は従来一般的なカレントミラー回路へ戻る。
【００１７】
ＬＳＩの外部には負荷である発光ダイオード１６がおかれ、電源電圧ＶＤＤがアノードに印加される。発光ダイオード１６のカソードはＬＳＩの端子２２へ接続される。
【００１８】
いま、定電流回路２０の出力側の電圧をＶａ、第１トランジスタＱ１のドレイン電圧をＶｂ、第２トランジスタＱ２のドレイン電圧をＶｃと表記する。Ｖａは十分に高い電圧である。定電流回路２０に基準電流Ｉ１を流すと、演算増幅器１０のイマジナリーショートの効果によって第３トランジスタＱ３のオン状態が制御され、結果的にＶｂとＶｃがほぼ等しくなる。これにより、第１トランジスタＱ１と第２トランジスタＱ２のＶＤＳがほぼ等しくなり、ミラー比のＶＤＳ依存性を絶つことができる。発光ダイオード１６には設計目標値である駆動電流Ｉ２が正しく流れ、所望の発光状態が実現する。
【００１９】
なお、ＶＤＤが十分に高い場合、前述のようにＶＤＳの影響が無視できるため、ディテクタ１２が動作してＱｓをオンし、電流駆動回路１００全体が通常のカレントミラー回路に戻る。その結果、第３トランジスタＱ３における電力ロスがなくなる。
【００２０】
以上、実施の形態１では、ＶＤＤがアプリケーションごとに異なり、ＬＳＩの設計時には不明であるため、調整回路によるＶＤＳの合わせ込みは非常に有効である。
【００２１】
実施の形態２
図２は実施の形態２に係る電流駆動回路２００の構成を示す。同図において、図１同等の構成には同じ符号を与えて適宜説明を略す。以下図１と異なる構成と動作を中心に説明する。
【００２２】
図２では、演算増幅器１０に代えてｐチャネル型のＦＥＴである第４トランジスタＱ４がおかれる。第４トランジスタＱ４のソースは新たに設けられた定電流回路２４の出力と第３トランジスタＱ３のゲートに接続され、ゲートは端子２２とディテクタ１２の入力に接続され、ドレインは接地される。新たに、定電流回路２４の出力側の電圧をＶｄと表記する。
【００２３】
いま、ＶａとＶｄは十分に高いとする。第３トランジスタＱ３と第４トランジスタＱ４のしきい値電圧をそれぞれＶｔｈ３、Ｖｔｈ４と表記すると、
Ｖｂ＝Ｖｄ−Ｖｔｈ３
Ｖｃ＝Ｖｄ−Ｖｔｈ４
となる状態で系が安定する。ここで、Ｖｔｈ３とＶｔｈ４はほぼ等しくすることができるため、結果的にＶｂ＝Ｖｃとなり、実施の形態１同様の効果を得ることができる。
【００２４】
実施の形態３
図３は実施の形態３に係る電流駆動回路３００の構成を示す。電流駆動回路３００は定電流回路２０を有し、これが基準電流Ｉ１を第１抵抗Ｒ１へ流す。定電流回路２０と第１抵抗Ｒ１が第１経路を形成する。一方、目的の負荷である発光ダイオード１６には駆動電流Ｉ２が流れる。この電流は端子２２を経てＬＳＩへ導入され、第１トランジスタＱ１と第２抵抗Ｒ２を経て接地へ抜ける。発光ダイオード１６から接地までの経路が第２経路を形成する。演算増幅器１０は、ふたつの入力がそれぞれ第１抵抗Ｒ１の上端と第２抵抗Ｒ２の上端に接続され、出力が第１トランジスタＱ１のゲートに接続される。
【００２５】
いま、第１抵抗Ｒ１の上端と第２抵抗Ｒ２の上端の電圧をそれぞれＶａ、Ｖｂと表記すると、演算増幅器１０の作用により、Ｖａ＝Ｖｂとなるよう、第１トランジスタＱ１のオンの程度が制御される。したがって、駆動電流Ｉ２は、
Ｉ２＝Ｉ１・Ｒ１／Ｒ２    （式１）
となり、抵抗を精度よく作り込むことにより、精度の高い制御が可能になる。この実施の形態でも、やはり負荷がＬＳＩの外部にあってその電源電圧が不明であり、演算増幅器１０による電圧の調整は有益である。なお、抵抗値の精度に関する考察は次の実施の形態で述べる。
【００２６】
実施の形態４
図４は実施の形態４に係る電流駆動回路４００の構成を示す。以下、図３との相違のみを示せば、まず第１経路において、第１抵抗Ｒ１の下にさらに第３抵抗Ｒ３、第５抵抗Ｒ５が直列に設けられ、それぞれ、バイパス回路として第１ヒューズＦ１、第３ヒューズＦ３が各抵抗に並列に設けられている。一方、第２経路において、第２抵抗Ｒ２の下にさらに第４抵抗Ｒ４、第６抵抗Ｒ６が直列に設けられ、それぞれ、バイパス回路として第２ヒューズＦ２、第４ヒューズＦ４が各抵抗に並列に設けられている。これらの抵抗のうち、第１抵抗Ｒ１と第２抵抗Ｒ２の値は、実施の形態３で示した式１を満たすよう設計される。その他の抵抗の値は、第１抵抗Ｒ１と第２抵抗Ｒ２の値に比べて十分小さくし、微妙なトリミングが可能な構成とする。
【００２７】
この構成において、仮に駆動電流Ｉ２が予定より大きすぎる場合、第２ヒューズＦ２か第４ヒューズＦ４、またはそれら両方をレーザトリミングによってカットする。一方、駆動電流Ｉ２が予定より小さすぎる場合、第１ヒューズＦ１か第３ヒューズＦ３、またはそれら両方をカットする。これにより、精度よく駆動電流Ｉ２を生成することができる。
【００２８】
抵抗値を調整可能な構成を設けるだけでなく、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値のペア性を高めることは重要である。図５はそうした点に配慮してＬＳＩの中に作り込まれた抵抗の概略配置を示す。同図において「ｄ」はダミー領域を示す。「Ｒ１」等は第１抵抗Ｒ１等の配線をある層において見たところを示す。第１抵抗Ｒ１は同図では５個の領域で示され、実際にはこれらの領域が図示しない別の層で接続され、ジグザグに一本の配線を形成している。ＬＳＩ製造において、適当な不純物を選択し、不純物の注入量と侵入深さを制御して所望の抵抗値を作ることができる。イオン打ち込みの場合、不純物の注入量はドープ量、侵入深さは加速電圧とイオン打ち込み時に基板上に設ける犠牲膜の厚みで制御できる。
【００２９】
一方、第２抵抗Ｒ２は４個の領域で示され、ジグザグに一本の配線を形成している。第１抵抗Ｒ１と第２抵抗Ｒ２を千鳥配線することにより、それらの特性を揃える。このため、第１抵抗Ｒ１と第２抵抗Ｒ２は、仮に設計目標値からずれても、一般に同じ方向にずれるため、良好なペア性が確保され、駆動電流Ｉ２は目標値に近くなる。同様の配慮から、第３抵抗Ｒ３と第４抵抗Ｒ４、第５抵抗Ｒ５と第６抵抗Ｒ６がそれぞれ近接配置されている。
【００３０】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、実施の形態においてＭＯＳＦＥＴとしてトランジスタは、当然バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１に係る電流駆動回路の構成を示す図である。
【図２】実施の形態２に係る電流駆動回路の構成を示す図である。
【図３】実施の形態３に係る電流駆動回路の構成を示す図である。
【図４】実施の形態４に係る電流駆動回路の構成を示す図である。
【図５】図４の電流駆動回路の抵抗配置を概念的に示す図である。
【符号の説明】
【００３２】
Ｑ１〜Ｑ４  第１〜第４トランジスタ、  Ｒ１〜Ｒ６  第１〜第６抵抗、Ｑｓ  無効化回路のトランジスタ、  １０  演算増幅器、  １２  ディテクタ、  １６  発光ダイオード、  ２０  定電流回路、  ２２  端子、  １００，２００，３００，４００  電流駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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