(57)【要約】【課題】電気的に互いに異なる導電型の半導体素子の各々のゲート電極がそれぞれ異なる値の仕事関数を有し、ＭＯＳ型半導体装置の動作時にゲート電極内に空乏層が形成されず、製造工程が簡便で実用的であり、製造時にゲート絶縁膜に対するダメージが小さいＭＯＳ型半導体装置及びその製造方法を提供する。【解決手段】金属、例えばＭｏ、をゲート電極材料とし、電気的に互いに異なる導電型のＭＯＳ型半導体素子のそれぞれにおいて、上記Ｍｏゲート電極１１３，１２４に添加する仕事関数を変調するための不純物、例えば窒素、をＭｏ膜全体に一旦ドープした後、一方のＭｏゲート電極１２４から窒素を外方拡散させて窒素濃度を減少させ、他方のＭｏゲート電極１１３中の窒素濃度を維持させることにより、異なる量の窒素をＭｏゲート電極１１３，１２４に添加することによって、仕事関数がそれぞれ異なる２種類のゲート電極を形成する。【選択図】    図５
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【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型のＭＯＳ型半導体素子形成領域及び第２導電型のＭＯＳ型半導体素子形成領域を形成する工程と、
ゲート絶縁膜と、モリブデン膜及び上記モリブデン膜に窒素を導入するための窒素を含有する膜とを含む積層膜を順次形成する工程と、
上記窒素を含有する膜から上記モリブデン膜に窒素を導入する工程と、
上記積層膜を第１、第２導電型のＭＯＳ型半導体素子のゲート電極に加工する工程と、
上記第２導電型のＭＯＳ型半導体素子のゲート電極の上記窒素を含有する膜を除去し、上記第１導電型のＭＯＳ型半導体素子のゲート電極を窒素拡散防止膜で覆う工程と、
上記第２導電型のＭＯＳ型半導体素子のゲート電極からのみモリブデン膜中の窒素濃度を減少させる工程と、
を具備することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
上記窒素を含有する膜が窒化チタン膜であることを特徴とする、請求項１に記載のＭＯＳ型半導体装置の製造方法。
【請求項３】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項１に記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項２に記載のＭＯＳ型半導体装置の製造方法。
【請求項５】
半導体基板上に第１導電型のＭＯＳ型半導体素子形成領域及び第２導電型のＭＯＳ型半導体素子形成領域を形成する工程と、
ゲート絶縁膜及びモリブデン膜を順次形成する工程と、
上記モリブデン膜を第１、第２導電型のＭＯＳ型半導体素子のゲート電極に加工する工程と、
上記ゲート電極のモリブデン膜に窒素を導入するための窒素を含有する膜を形成する工程と、
上記窒素を含有する膜から上記モリブデン膜に窒素を導入する工程と、
上記第２導電型のＭＯＳ型半導体素子のゲート電極の上記窒素を含有する膜を除去し、上記第１導電型のＭＯＳ型半導体素子のゲート電極を窒素拡散防止膜で覆う工程と、
上記第２導電型のＭＯＳ型半導体素子のゲート電極からのみモリブデン膜中の窒素濃度を減少させる工程と、
を具備することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項６】
上記窒素を含有する膜が窒化チタン膜であることを特徴とする、請求項５に記載のＭＯＳ型半導体装置の製造方法。
【請求項７】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項５に記載のＭＯＳ型半導体装置の製造方法。
【請求項８】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項６に記載のＭＯＳ型半導体装置の製造方法。
【請求項９】
半導体基板上に第１導電型のＭＯＳ型半導体素子形成領域及び第２導電型のＭＯＳ型半導体素子形成領域を形成する工程と、
ゲート絶縁膜及びモリブデン膜を順次形成する工程と、
上記モリブデン膜を第１、第２導電型のＭＯＳ型半導体素子のゲート電極に加工する工程と、
上記ゲート電極のモリブデン膜に窒素を導入するための窒素を含有する膜を形成する工程と、
上記第２導電型のＭＯＳ型半導体素子のゲート電極の上記窒素を含有する膜を除去する工程と、
上記窒素を含有する膜から上記第１導電型のＭＯＳ型半導体素子のゲート電極のモリブデン膜に窒素を導入する工程と、
を具備することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項１０】
上記窒素を含有する膜が窒化チタン膜であることを特徴とする、請求項９に記載のＭＯＳ型半導体装置の製造方法。
【請求項１１】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項９に記載のＭＯＳ型半導体装置の製造方法。
【請求項１２】
上記第１、第２導電型のＭＯＳ型半導体素子がソース、ドレイン間にソース、ドレインより不純物濃度が低い領域を有することを特徴とする、請求項１０に記載のＭＯＳ型半導体装置の製造方法。
【請求項１３】
第１、第２導電型のＭＯＳ型半導体素子を含み、上記第１、第２導電型のＭＯＳ型半導体素子が、それぞれのゲート電極にモリブデン膜を含んで構成され、上記モリブデン膜はそれぞれ異なる濃度の窒素を含み、それぞれの仕事関数を異なる値に変調したゲート電極を具備することを特徴とするＭＯＳ型半導体装置。
【請求項１４】
上記第１、第２導電型のＭＯＳ型半導体素子の一方のゲート電極のモリブデン膜は、外方拡散による窒素濃度分布を示すことを特徴とする、請求項１３に記載のＭＯＳ型半導体装置。
【請求項１５】
上記第１、第２導電型のＭＯＳ型半導体素子の一方のゲート電極は、モリブデン膜と、上記モリブデン膜に隣接して固相拡散により窒素の導入を行う窒化チタン膜とをさらに具備することを特徴とする、請求項１３に記載のＭＯＳ型半導体装置。
【請求項１６】
上記第１、第２導電型のＭＯＳ型半導体素子の一方のゲート電極のモリブデン膜は、外方拡散による窒素濃度分布を示し、他方のゲート電極は、モリブデン膜と、上記モリブデン膜に隣接して固相拡散により窒素の導入を行う窒化チタン膜とをさらに具備することを特徴とする、請求項１４に記載のＭＯＳ型半導体装置。
【請求項１７】
上記窒化チタン膜の組成は、チタンと窒素との比が、１：１から１：１．５の範囲であることを特徴とする、請求項２に記載のＭＯＳ型半導体装置の製造方法。
【請求項１８】
上記窒化チタン膜の組成は、チタンと窒素との比が、１：１から１：１．５の範囲であることを特徴とする、請求項６に記載のＭＯＳ型半導体装置の製造方法。
【請求項１９】
上記窒化チタン膜の組成は、チタンと窒素との比が、１：１から１：１．５の範囲であることを特徴とする、請求項１０に記載のＭＯＳ型半導体装置の製造方法。
【請求項２０】
上記窒化チタン膜は、チタンと窒素との比が、１：１から１：１．５の範囲の組成を有することを特徴とする、請求項１５に記載のＭＯＳ型半導体装置。
【請求項２１】
上記窒化チタン膜は、チタンと窒素との比が、１：１から１：１．５の範囲の組成を有することを特徴とする、請求項１６に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置及びその製造方法に係わり、特に、金属材料をゲート電極に用いたデュアルゲート構造において、電気的に互いに異なる導電型のＭＯＳ型半導体素子の各々のゲート電極の仕事関数をそれぞれ異なった値に調整するＭＯＳ型半導体装置及びその製造方法に係わるものである。
【背景技術】
【０００２】
微細化されたＣＭＯＳ半導体装置では、ｎ型ＭＯＳ半導体素子ではｎ型の導電性を示す不純物（ドーパント）、例えばリンを高濃度にドープしたポリシリコン（以下ｎ＋ポリシリコンと表わす）をゲート電極に使用し、ｐ型ＭＯＳ半導体素子ではｐ型の導電性を示すドーパント、例えばホウ素を高濃度にドープしたポリシリコン（以下ｐ＋ポリシリコンと表わす）をゲート電極に使用する、デュアルゲート構造を採用するのが一般的である。これは、ポリシリコンの仕事関数が、ドーピングの極性、量により制御できる性質を利用したものである。表面チャネル型ＭＯＳ型半導体素子のデバイス設計に際し、ポリシリコンを用いたデュアルゲート構造は、ゲート絶縁膜厚さ、基板ドーピング濃度などの主要設計因子と良好なトレードオフが得られる手法として広く用いられている。
【０００３】
しかしながら、近年のデバイスのさらなる微細化に伴い、ポリシリコンゲート電極中に形成される空乏層の影響が問題となっている。上記のように、ポリシリコン電極は、ドーパントが高濃度にドーピングされているため、空乏層は非常に薄いものである。しかし、ゲート絶縁膜が、シリコン酸化膜（ＳｉＯ２）厚に換算して２ｎｍ以下と薄い世代のデバイスにおいては、実効的なゲート絶縁膜厚の数１０％以上に相当する容量の増大をもたらす。ひいてはゲート絶縁膜薄膜化による性能の向上を妨げるものである。
【０００４】
この問題を回避するために、金属材料をゲート電極に用いる研究が行われている。ゲート電極に使用される金属材料は、ＭＯＳ型半導体装置の製造プロセスとの整合性が要求される。例えば、金属膜の堆積が容易であること、ゲート電極形成に際してのエッチングが容易であること、またゲート絶縁膜に対するエッチングの選択比が大きいこと、及びゲート電極形成後の熱処理時にゲート絶縁膜に対して熱的に安定であること等の特性が必要である。金属材料の仕事関数は、材料により異なり幅広い分布を持つため、適切な二種類の金属を用いれば、ｎ＋及びｐ＋ポリシリコンに近い仕事関数を持つゲート電極を形成することが可能である。例えば、キュー  ルーらの報告では、チタン（Ｔｉ）をｎ型ＭＯＳ半導体素子のゲート電極として、モリブデン（Ｍｏ）をｐ型ＭＯＳ半導体素子のゲート電極として使用した例を報告している（非特許文献１参照）。しかし、実際にＣＭＯＳ半導体装置に応用するには、製造工程が煩雑すぎて量産に向かないという欠点がある。
【０００５】
Ｍｏは、ゲート絶縁膜として使用されている若しくは使用される可能性の高い各種絶縁膜（例えば、ＳｉＯ２、シリコン窒化膜（ＳｉＮ）、ハフニウム酸化膜（ＨｆＯ２））上に形成しても、先端のＭＯＳ型半導体装置の製造工程で使用される熱処理では、熱的に安定であることが観察されている。それ故、将来のＣＭＯＳ型半導体装置のゲート電極材料として期待されている。また、Ｍｏに窒素をイオン注入して仕事関数を変調する方法が、ピー  ラナデらにより報告されている（非特許文献２参照）。しかし、この方法は、ゲート絶縁膜及び上記ゲート電極とゲート絶縁膜界面にダメージを与える問題があり、実用的でないことが、本発明者らの研究により指摘されている。
【０００６】
他のゲート電極の仕事関数変調法として、Ｍｏ上に堆積させた窒化チタン（ＴｉＮ）膜から窒素を熱拡散させる方法が、アール  ジェイ  ピー  ランデルらにより報告されている（非特許文献３参照）。しかし、同一半導体基板上で互いに異なる値の仕事関数を有するゲート電極を持つＣＭＯＳ構造の半導体装置への適用手法を議論した報告はない。
【非特許文献１】Q. Lu et al; 2000 Symposium on VLSI Technology Digest of Technical Papers, pp.72-73
【非特許文献２】P. Ranade et al; Mat. Res. Soc. Symp. Vol.611, 2000, pp.C3.2.1-C3.2.6
【非特許文献３】R. J. P. Lander et al; Mat. Res. Soc. Symp. Proc. Vol.716, 2002, pp.B5.11.1-B5.11.6
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化されたＭＯＳ型半導体装置、例えば６５ｎｍ世代以降の加工寸法を持つＭＯＳ型半導体装置において、以下のような特徴を有するゲート電極を具備するＭＯＳ型半導体装置及びその製造方法を提供することを目的とする。上記ゲート電極の特徴は、電気的に互いに異なる導電型のＭＯＳ型半導体素子のそれぞれのゲート電極が異なる値の仕事関数を持つ、ＭＯＳ型半導体装置の動作時にゲート電極内に空乏層ができない、製造工程が簡便で実用的である、及びゲート絶縁膜に対するダメージが小さい等のＭＯＳ型半導体装置及びその後の半導体製造プロセスに対する副作用がないことである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の実施形態のＭＯＳ型半導体装置及びその製造方法は、金属、例えばＭｏ、をゲート電極材料とし、電気的に互いに異なる導電型のＭＯＳ型半導体素子のそれぞれにおいて、上記金属ゲート電極に添加する仕事関数を変調するための不純物、例えば窒素、の量をそれぞれ適切な量に調整し、ゲート電極の仕事関数をそれぞれ異なる値に調整するものである。例えば、１種類の金属ゲート電極を使用し、不純物を金属ゲート電極に添加することによって、仕事関数がそれぞれ異なる２種類のゲート電極を形成するＭＯＳ型半導体装置及びその製造方法である。
【０００９】
ゲート電極金属としてＭｏを使用し、その仕事関数を変調させる不純物として窒素を使用した場合、仕事関数が変調されるメカニズムは、未だ定説はないが一つの考え方を以下に述べる。
【００１０】
Ｍｏ中に添加された窒素は、熱処理中にＭｏ膜中に一様に分布するのではなく、Ｍｏとゲート絶縁膜であるＳｉＯ２膜との界面付近に高濃度に分布する。この窒素の分布の様子は、二次イオン質量分析法（ＳＩＭＳ）によって確認されており、Ｍｏ−ＳｉＯ２膜界面の窒素濃度は、Ｍｏ膜内部より約１桁高くなる。界面に高濃度に集まった窒素は、ＳｉＯ２との電気陰性度の違いにより電気双極子（電気二重層）を形成する。窒素及びＳｉＯ２の電気陰性度は、それぞれ４．４９及び４．２６であるため、窒素が負、ＳｉＯ２が正となる電気双極子を形成する。この電気双極子の量に対応して仕事関数が負に変調され、フラットバンド電圧もその変調された量だけ負に変化することになる。
【００１１】
本発明者らは、Ｍｏゲート電極膜中に一旦ドープした窒素を、ある条件下で熱処理することにより外方拡散させることができ、Ｍｏ膜中から窒素を失わせる方法を開発した。これを応用して、ＭＯＳ型半導体装置の製造工程中で、Ｍｏゲート電極への窒素のドープ量を調整することができる。窒素のドープ量の調整は、窒素をＭｏ膜全体に一旦ドープした後、ＣＭＯＳ型半導体装置における一方の導電型のＭｏゲート電極から窒素を外方拡散させて窒素濃度を減少させ、他方の導電型のＭｏゲート電極中の窒素濃度を維持させることにより行う。
【００１２】
より詳しくは、ＭＯＳ型半導体装置の製造工程において、第１及び第２の半導体素子（例えば、ｎ型ＭＯＳ半導体素子及びｐ型ＭＯＳ半導体素子）を形成するための第１及び第２の半導体素子形成領域（例えば、ｐ型及びｎ型半導体素子形成領域）を有し、素子分離が形成された半導体基板上に、ゲート絶縁膜、ゲート電極に使用するＭｏ膜、及びＭｏ膜に窒素を拡散させるための膜、例えばＴｉＮ膜、を順次堆積させる工程と、Ｍｏ膜中に窒素を熱拡散させる工程と、所定の寸法、形状のゲート電極を形成する工程と、一方のゲート電極上に形成された上記窒素を拡散させるための膜を除去し、他方のゲート電極の周囲に窒素の外方拡散を防止する膜を形成する工程と、ソース／ドレインを形成する工程とを具備し、上記ソース／ドレインを形成するアニール時に、上記一方のゲート電極のみから窒素を外方拡散させ、Ｍｏゲート電極中の窒素濃度を調整するＭＯＳ型半導体装置及びその製造方法である。
【発明の効果】
【００１３】
本発明の効果は、電気的に互いに異なる導電型の半導体素子の各々のゲート電極がそれぞれ異なる値の仕事関数を有する、ＭＯＳ型半導体装置の動作時にゲート電極内に空乏層が形成されない、製造工程が簡便で実用的である、及びゲート絶縁膜に対するダメージが小さい、等のＭＯＳ型半導体装置及びその後の半導体製造プロセスに対する副作用がない、ことを特徴とするゲート電極を有するＭＯＳ型半導体装置及びその製造方法を実現できることである。本発明は、微細化されたＭＯＳ型半導体装置及びその製造方法において、特に６５ｎｍ世代以降の加工寸法を持つＣＭＯＳ型半導体装置及びその製造方法において、特に有効である。
【発明を実施するための最良の形態】
【００１４】
まず、本発明に係わるＭＯＳ型半導体装置の製造方法の一例を、以下に概略的に説明する。
【００１５】
シリコン基板上に、シリコン熱酸化膜及び化学気相堆積（ＣＶＤ）法でＳｉＮ膜を形成する。隣接して形成される半導体素子を電気的に分離するための素子分離を形成する。素子分離は、浅い溝に絶縁膜を埋め込んだシャロートレンチアイソレーション（ＳＴＩ）構造が好ましいが、ＬＯＣＯＳ構造等であっても適用できる。ＳＴＩ構造において素子分離溝に埋め込む絶縁膜として、ＣＶＤ法及び熱酸化法で形成したＳｉＯ２膜、ＣＶＤ法で形成したＳｉＮ膜、及びこれらを組み合わせた膜が用いられる。次に、第１の半導体素子（例えば、ｎ型ＭＯＳ半導体素子）を形成する領域である第１の半導体素子形成領域（例えば、ｐ型ウェル領域）を形成するために、高エネルギーのイオン注入により第１の導電型を有するドーパント（例えば、ホウ素（Ｂ）等のｐ型ドーパント）を、及び第２の半導体素子（例えば、ｐ型ＭＯＳ半導体素子）を形成する領域である第２の半導体素子形成領域（例えば、ｎ型ウェル領域）を形成するために、高エネルギーのイオン注入により第２の導電型を有するドーパント（例えば、リン（Ｐ）等のｎ型ドーパント）をドープし、熱拡散する。このようにして、第１の半導体素子（例えば、ｎ型ＭＯＳ半導体素子）を形成する第１の半導体素子形成領域（例えば、ｐ型ウェル領域）、及び第２の半導体素子（例えば、ｐ型ＭＯＳ半導体素子）を形成する第２の半導体素子形成領域（例えば、ｎ型ウェル領域）が形成される。ここまでは、周知の技術により形成できる。
【００１６】
次に、上記半導体基板上に、ゲート絶縁膜を形成し、その上にゲート電極材料であるＭｏ膜、及びＭｏ膜に窒素を拡散させるためのＴｉＮ膜を順に堆積する。ゲート絶縁膜としてＳｉＯ２膜、ＳｉＮ膜、ＳｉＮ膜を熱酸化したＳｉＯＮ膜等を用いることができる。Ｍｏ膜に窒素を拡散させるための膜として、ＴｉＮ膜の他に、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜等の窒化金属膜を使用できるであろう。その後アニールを行い、Ｍｏ膜全体に窒素を固相拡散させる。次に、ゲート電極のパターニングを行い、所定の寸法、形状を有するゲート電極を形成する。一方（第２の半導体素子（ｐ型ＭＯＳ半導体素子）に対応する）のゲート電極上のＴｉＮ膜を除去し、他方（第１の半導体素子（ｎ型ＭＯＳ半導体素子）に対応する）のゲート電極の側面に窒素の外方拡散を防止する膜を形成する。上記外方拡散を防止する膜は、少なくともＳｉＮ膜若しくはＳｉＯ２膜の一つを含むことが好ましい。次に、周知の技術によりソース／ドレインを形成するために、第１の半導体素子形成領域には、第２の導電型を有するドーパント（例えば、ヒ素（Ａｓ））を、第２の半導体素子形成領域には、第１の導電型を有するドーパント（例えば、ホウ素（Ｂ））を高濃度にイオン注入する。さらに、イオン注入したドーパントを活性化させるため、及びイオン注入により発生したダメージを回復させるためにアニールを行う。上記アニール時に、表面のＴｉＮ膜が除去されている上記一方（例えば、第２の半導体素子）のＭｏゲート電極では、ゲート電極の上面及び側面から窒素が外方拡散し、Ｍｏ膜中の窒素濃度が低下する。他方（例えば、第１の半導体素子）のゲート電極は、Ｍｏゲート電極の上面がＴｉＮ膜、及び側面が外方拡散防止膜により覆われているため、Ｍｏ膜中の窒素濃度は維持される。
【００１７】
これ以降は、多層配線等のＭＯＳ型半導体装置形成に必要な工程を周知の技術により行い、ＭＯＳ型半導体装置を完成させる。
【００１８】
上記したように、本発明の方法によりｎ型ＭＯＳ半導体素子とｐ型ＭＯＳ半導体素子とにおいて各々のＭｏゲート電極中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子とｐ型ＭＯＳ半導体素子とで各々のゲート電極の仕事関数が異なるＣＭＯＳ型半導体装置を製造することができる。
【００１９】
本発明の実施の形態は、上記に説明した形態に限定されることなく、本発明の趣旨から逸脱しない範囲において各種の変形が考えられる。これらの変形も本発明の範囲内に含まれる。
【００２０】
本発明に係わる種々の実施形態を、添付した図面を参照して、以下に説明する。
【００２１】
（第１の実施形態）
第１の実施形態は、基本的な構造のＣＭＯＳ型半導体装置の製造方法であり、ゲート電極をパターニングする前にＭｏ膜全体に窒素をドープし、その後、一方のゲート電極のみから窒素を外方拡散させて窒素濃度を減少させる方法である。
【００２２】
図１から図５は、本発明に係わる第１の実施形態によるＭＯＳ型半導体装置の製造方法を示す工程断面図である。先ず、図１に示すように、シリコン基板１０に、第１の導電型の、例えばｐ型半導体素子形成領域１１及び第２の導電型の、例えばｎ型半導体素子形成領域１２、及び隣接して形成される半導体素子を分離する素子分離１３を周知の技術により形成する。シリコン基板１０は、ｐ型基板を用いることが多いが、ｎ型基板であってもよく、その場合の製造工程は、必要に応じてイオン注入における注入種を変更し、注入量を調整するだけでよく、基本的には変わらない。
【００２３】
素子分離１３及び第１及び第２の半導体素子形成領域１１，１２の形成方法を、以下に簡単に説明する。ここまでは周知の技術で形成できるため、図面を用いない。
【００２４】
シリコン基板１０上に、シリコン熱酸化膜（ＳｉＯ２膜）及びＣＶＤ法でＳｉＮ膜を形成する。素子分離１３を形成する以外の領域をレジスト膜で覆い、上記レジスト膜をマスクとして異方性ドライエッチにより上記ＳｉＮ膜、ＳｉＯ２膜を除去し、さらに上記シリコン基板１０の表面をエッチングし、素子分離のための浅い溝１３ｔ（図１に外形線を示す）を形成する。この上に上記基板１０全体に厚い絶縁膜、例えばＣＶＤ法で形成したＳｉＯ２膜、を堆積する。上記ＣＶＤ法のＳｉＯ２膜により上記素子分離溝１３ｔは完全に埋め込まれる。埋め込む絶縁膜としては、ＣＶＤ法及び熱酸化法で形成したＳｉＯ２膜、ＣＶＤ法で形成したＳｉＮ膜、及びこれらを組み合わせた膜等を使用することができる。次に、ケミカルメカニカルポリッシング（ＣＭＰ）を行い、全面を平坦化する。ここで、上記ＳｉＮ膜がＣＭＰのストッパとして作用し、このＳｉＮ膜より上の高さに堆積した絶縁膜、例えばＳｉＯ２膜、が除去される。これによりシャロートレンチアイソレーション（ＳＴＩ）と呼ばれる構造の素子分離１３が形成される。
【００２５】
次に、第１の半導体素子形成領域１１を形成する領域以外の領域をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして第１の半導体素子形成領域１１を形成する領域に第１の導電型であるｐ型ドーパント、例えばホウ素（Ｂ）を高エネルギーでイオン注入する。同様にして、第２の半導体素子形成領域１２を形成する領域に第２の導電型であるｎ型ドーパント、例えばリン（Ｐ）をイオン注入する。そして、イオン注入したドーパントを電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるためにアニールを行う。上記第１及び第２の半導体素子形成領域１１，１２は、一般にウェルと呼ばれる。その後、シリコン基板１０上に初めに形成した上記ＳｉＮ膜及びＳｉＯ２膜を、例えばエッチングにより除去する。このようにして、図１に示す素子分離１３により分離された第１の半導体素子形成領域１１，第２の半導体素子形成領域１２を有する構造が形成される。
【００２６】
次に、図２に示すように、上記シリコン基板１０の全面にゲート絶縁膜１０１、ゲート電極に用いるＭｏ膜１０２、及びＭｏ膜に窒素を拡散させるための膜としてＴｉＮ膜１０５を順次形成する。本実施形態では、ゲート絶縁膜１０１として厚さ２ｎｍのシリコン熱酸化膜を、Ｍｏ膜１０２としてスパッタ法で形成した厚さ５０ｎｍの膜を、ＴｉＮ膜１０５として反応性スパッタ法で形成した３０ｎｍの膜を使用した。上記のそれぞれの膜の形成方法及び膜厚は、上記に限定されることはない。ゲート絶縁膜１０１は、シリコン熱酸化（ＳｉＯ２）膜、ＣＶＤ法等で形成したＳｉＮ膜、ＣＶＤ−ＳｉＮ膜を熱酸化したシリコンオキシナイトライド（ＳｉＯＮ）膜等の絶縁膜、及びＳｉＯ２膜より大きな誘電率を有する他の絶縁膜を使用できる。Ｍｏ膜１０２は、スパッタ法あるいはＣＶＤ法により形成できる。ＴｉＮ膜１０５は、反応性スパッタ法あるいはＣＶＤ法により形成できる。Ｍｏ膜１０２に窒素を拡散させるための膜１０５として、ＴｉＮ膜の他に、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜等の窒化金属膜を使用できる。ＴｉＮ膜を使用して窒素をＭｏ膜に導入した場合、電気的特性の評価では、ＴｉＮ膜の形成条件にほとんど依存せず同等の効果が得られた。これらのＴｉＮ膜の組成を分析した結果、Ｔｉと窒素とが原子の数の比で、１：１から１：１．５であった。このことから、ＴｉＮ膜中の窒素濃度は、原子の数で窒素がＴｉと同数若しくは過剰に含有されていればよく、広範囲の窒素濃度のＴｉＮ膜を使用することが可能である。
【００２７】
この状態で熱処理を、例えば、８００℃、１分、Ｎ２雰囲気中で行い、上記Ｍｏ膜１０２全体に上記ＴｉＮ膜１０５から窒素を固相拡散できる。これにより窒素をドープしたＭｏ膜(図示しない)を形成できる。上記熱処理の条件は、窒素のＭｏ膜中での拡散を考慮すると、温度は８００度から９００度、及び時間は１分程度が好ましく、雰囲気は、ＴｉＮ膜と反応しない雰囲気であればよく、窒素のほかアルゴン（Ａｒ）等の不活性ガスを使用できる。
【００２８】
上記の方法により上記窒素をドープしたＭｏ膜(図示しない)に拡散した窒素濃度をバックサイドＳＩＭＳ法により分析した結果、Ｍｏ膜とゲート絶縁膜であるＳｉＯ２膜１０１との界面における窒素濃度は、２×１０２１／ｃｍ３であった。バックサイドＳＩＭＳ法は、基板の裏面を研磨等により削り、ごく薄くした後、表面側に形成した膜中の分析を裏面側からその場で削りながら深さ方向のＳＩＭＳ分析を行う方法である。
【００２９】
次いで、第２の半導体素子形成領域１２以外の領域をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして第２の半導体素子形成領域１２上の上記ＴｉＮ膜１０５をドライエッチングにより除去する。上記ドライエッチングのエッチングガスとして、例えば、塩素ガス（Ｃｌ２）若しくはＣｌ２と三塩化ホウ素（ＢＣｌ３）との混合ガスを使用できる。
【００３０】
さらに、第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２のゲート電極を形成する部分をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして異方性ドライエッチにより第１の半導体素子形成領域１１上のＴｉＮ膜１０５及び第1及び第２の半導体素子形成領域１１，１２上の窒素をドープしたＭｏ膜を順次エッチングし、図３に示す構造のゲート電極構造１１０，１２０を形成する。上記異方性ドライエッチのエッチングガスとして、ＴｉＮ膜１０５に対しては、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用でき、窒素をドープしたＭｏ膜に対しては、例えば、Ｃｌ２と酸素（Ｏ２）との混合ガスを使用できる。図から明らかなように、第１の半導体素子形成領域１１のゲート電極構造１１０は、ゲート絶縁膜１１１、窒素をドープしたＭｏ膜１１３、及びＴｉＮ膜１１５の３層構造である。即ち、窒素をドープしたＭｏ膜１１３の上面が、ＴｉＮ膜１１５で覆われている。一方、第２の半導体素子形成領域１２のゲート電極構造１２０は、ゲート絶縁膜１２１、及び窒素をドープしたＭｏ膜１２３の２層構造である。即ち窒素をドープしたＭｏ膜１２３は、上面及び側面が露出している。
【００３１】
次に、上記第１の半導体素子形成領域１１に図５に示すソース／ドレイン１１７を形成するために、上記第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型（ｎ型）を示すドーパント、例えば砒素（Ａｓ）を高濃度にシリコン基板１０表面にイオン注入し、図４に示すように、イオン注入層１１７ｉを形成する。同様にして、上記第２の半導体素子形成領域１２にもソース／ドレイン１２７を形成するために、第１の導電型（ｐ型）を示すドーパント、例えばホウ素（Ｂ）を高濃度にシリコン基板１０表面にイオン注入し、イオン注入層１２７ｉを形成する。
【００３２】
次に、上記構造の全面にＣＶＤ法によりＳｉＮ膜（図示していない）を形成する。上記第１の半導体素子形成領域１１のみレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして等方性ドライエッチにより、第１の半導体素子形成領域１１以外の領域の上記ＳｉＮ膜を除去する。次に、上記第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして第１の半導体素子形成領域１１の上記ＳｉＮ膜を異方性ドライエッチによりエッチングし、上記ゲート電極構造１１０の側面にだけ上記ＳｉＮ膜１１８を残す。その結果、図４に示したように、第１の半導体素子形成領域１１にだけ、ゲート電極構造１１０の側面に窒素の拡散を防止するためのＳｉＮ膜１１８を形成できる。窒素の拡散を防止する膜は、ＳｉＮ膜のほかに、ＳｉＯ２膜等も使用できる。これにより、第１の半導体素子形成領域１１のゲート電極構造１１０では、窒素をドープしたＭｏ膜１１３の上面がＴｉＮ膜１１５、側面がＳｉＮ膜１１８で覆われることになり、窒素をドープしたＭｏ膜１１３が露出することはない。一方、第２の半導体素子形成領域１２のゲート電極構造１２０では、窒素をドープしたＭｏ膜１２３の上面及び側面のいずれもが膜に覆われず、窒素をドープしたＭｏ膜１２３が露出している。
【００３３】
次に、図４の構造の基板にアニールを、例えば９００℃、１分、Ｎ２雰囲気中で行う。上記アニールは、ソース／ドレイン１１７、１２７を形成するために上記イオン注入したドーパント１１７ｉ，１２７ｉを電気的に活性化させるため、及び上記イオン注入により生じたダメージを回復させるために行う。さらに、上記アニール中に、第２の半導体素子形成領域１２の上記ゲート電極構造１２０のＭｏ膜１２３にドープされた窒素が、上記Ｍｏ膜１２３が露出している上面及び側面から外方拡散し、窒素濃度を著しく減少させたＭｏ膜１２４を形成できる。
【００３４】
外方拡散させた後の上記Ｍｏ膜１２４中の窒素濃度を、上記バックサイドＳＩＭＳ法により分析した結果、Ｍｏ膜１２４とＳｉＯ２膜１２１との界面における窒素濃度は、１×１０２１／ｃｍ３であった。
【００３５】
一方、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、図５に示したように、上面がＴｉＮ膜１１５で、側面がＳｉＮ膜１１８で覆われているため、ゲート電極である窒素をドープしたＭｏ膜１１３から窒素が外方拡散することはなく、Ｍｏ膜１１３中に高濃度の窒素がドープされた状態を維持できる。なお、上記アニールの雰囲気は、Ｍｏ及びＴｉＮと反応しにくいガスであればよく、窒素、アルゴン等を使用できる。これにより、図５に示したように、ｎ型ＭＯＳ半導体素子１１ｎ及びｐ型ＭＯＳ半導体素子１２ｐを有するＣＭＯＳ構造を形成できる。
【００３６】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００３７】
上記したように、本発明の第１の実施形態の方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２４中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２４の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００３８】
（第２の実施形態）
第２の実施形態は、ＭＯＳ型半導体素子の短チャネル効果を緩和するためにゲート端近くの接合深さを浅くする目的で形成する領域（以下、エクステンションと表わす）を形成するＣＭＯＳ半導体装置の製造方法であり、第１の実施形態と同様に、ゲート電極をパターニングする前にＭｏ膜全体に窒素をドープし、その後、一方のゲート電極のみから窒素を外方拡散させる場合である。
【００３９】
図６から図８は、本発明に係わる第２の実施形態によるＭＯＳ型半導体装置の製造方法を示す工程断面図である。本実施形態では、ゲート電極構造１１０，１２０を形成するまでは、第１の実施形態と同じであるため、ゲート電極形成までの工程を、以下に簡単に説明するが、詳細な説明は省略する。
【００４０】
図６は、図３と同じであり、シリコン基板１０に、第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２、及び隣接して形成される半導体素子を分離する素子分離１３を形成し、上記第１の半導体素子形成領域１１には、ゲート絶縁膜１１１、窒素をドープしたＭｏ膜１１３、及びＴｉＮ膜１１５からなる、３層構造のゲート電極構造１１０を、上記第２の半導体素子形成領域１２には、ゲート絶縁膜１２１、及び窒素をドープしたＭｏ膜１２３からなる、２層構造のゲート電極構造１２０を形成したものである。図６から明らかなように、第１の半導体素子形成領域１１のゲート電極構造１１０は、窒素をドープしたＭｏ膜１１３の上面が、ＴｉＮ膜１１５で覆われている。一方、第２の半導体素子形成領域１２のゲート電極構造１２０は、窒素をドープしたＭｏ膜１２３の上面及び側面が露出している。
【００４１】
本実施形態では、図２に対応する工程において、ゲート絶縁膜１０１として厚さ２ｎｍのシリコン熱酸化膜を、Ｍｏ膜１０２としてスパッタ法で形成した厚さ５０ｎｍの膜を、ＴｉＮ膜１０５として反応性スパッタ法で形成した３０ｎｍの膜を使用した。また、上記Ｍｏ膜１０２に上記ＴｉＮ膜１０５から窒素を固相拡散させる熱処理は、例えば、８００℃、１分、Ｎ２雰囲気中で行った。さらに、上記第２の半導体素子形成領域１２上の上記ＴｉＮ膜１０５をドライエッチングにより除去する際のエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。さらに、上記第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２のゲート電極構造１１０，１２０を形成する際の異方性ドライエッチのエッチングガスとして、上記第１の半導体素子形成領域１１上のＴｉＮ膜１０５に対しては、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用でき、上記第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２上の窒素をドープしたＭｏ膜に対しては、例えば、Ｃｌ２とＯ２との混合ガスを使用できる。
【００４２】
次に、第１の半導体素子形成領域１１に図８に示すエクステンション１１６を形成するために、上記第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型であるｎ型ドーパント、例えばヒ素をシリコン基板１０表面に低エネルギーでイオン注入し、図７に示すようにイオン注入層１１６ｉを形成する。同様にして、上記第２の半導体素子形成領域１２にもエクステンション１２６を形成するために、第１の導電型であるｐ型ドーパント、例えばホウ素をシリコン基板１０表面に低エネルギーでイオン注入し、イオン注入層１２６ｉを形成する。上記エクステンションの形成のためのイオン注入は、後で述べるソース／ドレイン形成のイオン注入より低いエネルギー及び低い濃度である。
【００４３】
次に、全面にＳｉＮ膜（図示していない）を堆積し、異方性ドライエッチにより上記ＳｉＮ膜をエッチバックすることにより、ゲート電極構造１１０，１２０の側面にサイドウォールスペーサとしての上記ＳｉＮ膜１１９，１２９を形成する。図７に示されたように、これにより、第１の半導体素子形成領域１１の上記ゲート電極構造１１０では、窒素をドープしたＭｏ膜１１３の上面が上記ＴｉＮ膜１１５、側面が上記サイドウォールスペーサのＳｉＮ膜１１９で覆われることになり、窒素をドープしたＭｏ膜１１３が露出することはない。一方、第２の半導体素子形成領域１２の上記ゲート電極構造１２０では、窒素をドープしたＭｏ膜１２３の側面は上記サイドウォールスペーサのＳｉＮ膜１２９で覆われるものの、上面はいずれの膜にも覆われず、窒素をドープしたＭｏ膜１２３が露出している。
【００４４】
次に、上記第１の半導体素子形成領域１１に図８に示したソース／ドレイン１１７を形成するために、第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型であるｎ型ドーパント、例えばヒ素をシリコン基板１０表面に上記エクステンションより高いエネルギーで高濃度にイオン注入する。同様にして、上記第２の半導体素子形成領域１２にもソース／ドレイン１２７を形成するために、第１の導電型であるｐ型ドーパント、例えばホウ素をシリコン基板１０表面に上記エクステンションより高いエネルギーで高濃度にイオン注入する。
【００４５】
次に、アニールを、例えば９００℃、１分、Ｎ２雰囲気中で行う。上記アニールは、上記エクステンション１１６，１２６及び上記ソース／ドレイン１１７、１２７を形成するためにイオン注入したドーパントを電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるために行う。このようにして形成される上記エクステンション１１６，１２６は、上記ソース／ドレイン１１７，１２７より接合深さが浅く、ドープされたドーパント濃度も低い。
【００４６】
さらに、上記アニール中に、第２の半導体素子形成領域１２の上記ゲート電極構造１２０の窒素をドープしたＭｏ膜１２３にドープされた窒素が、Ｍｏ膜１２３が露出している上面から外方拡散し、図８に示すように窒素濃度を著しく減少させたＭｏ膜１２４を形成できる。
【００４７】
一方、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、上面が上記ＴｉＮ膜１１５で、側面が上記サイドウォールスペーサのＳｉＮ膜１１９で覆われているため、窒素をドープしたＭｏ膜１１３から窒素が外方拡散することはなく、Ｍｏ膜１１３中に高濃度の窒素がドープされた状態を維持できる。なお、上記アニールの雰囲気は、Ｍｏ及びＴｉＮと反応しにくいガスであればよく、Ｎ２、Ａｒ等を使用できる。これにより、図８に示したように、ｎ型ＭＯＳ半導体素子１１ｎ及びｐ型ＭＯＳ半導体素子１２ｐを有するＣＭＯＳ構造を形成できる。
【００４８】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００４９】
上記したように、本発明の第２の実施形態の方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２４中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２４の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００５０】
（第３の実施形態）
第３の実施形態は、第１の実施形態と同様に、エクステンションを形成しないＣＭＯＳ半導体装置の製造方法であるが、ゲート電極構造を形成した後に両方のゲート電極に窒素をドープし、その後、一方のゲート電極のみから窒素を外方拡散させる場合である。
【００５１】
図９から図１２は、本発明に係わる第３の実施形態によるＭＯＳ型半導体装置の製造方法を示す工程断面図である。図９は、シリコン基板１０に、第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２、及び隣接して形成される半導体素子を分離する素子分離１３を周知の技術により形成し、その上に基板全面にゲート絶縁膜１０１及びゲート電極に用いるＭｏ膜１０２を形成したものである。本実施形態では、Ｍｏ膜１０２を形成するまでは、第１の実施形態と同じであるため、詳細な説明は省略する。
【００５２】
本実施形態では、ゲート絶縁膜１０１は熱酸化法により厚さ２ｎｍのシリコン熱酸化膜を形成し、Ｍｏ膜１０２はスパッタ法で厚さ５０ｎｍの膜を形成した。
【００５３】
次に、図１０に示すゲート電極構造１１０，１２０を形成するために、上記第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２のゲート電極構造を形成する部分をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして異方性ドライエッチにより上記Ｍｏ膜１０２のエッチングを行う。上記異方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２とＯ２との混合ガスを使用できる。上記ゲート電極構造１１０，１２０は、いずれもゲート絶縁膜１１１，１２１及びＭｏ膜１１２，１２２からなる２層構造である。
【００５４】
次に、上記第１の半導体素子形成領域１１に図１１に示したソース／ドレイン１１７を形成するために、第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型であるｎ型ドーパント、例えばヒ素を高濃度にシリコン基板１０表面にイオン注入し、図１０に示すようにイオン注入層１１７ｉを形成する。同様にして、上記第２の半導体素子形成領域１２にもソース／ドレイン１２７を形成するために、第１の導電型であるｐ型ドーパント、例えばホウ素を高濃度にシリコン基板１０表面にイオン注入し、イオン注入層１２７ｉを形成する。このようにして、図１０に示した構造が形成される。
【００５５】
この構造を持つ上記基板の全面に図１１に示したようにＴｉＮ膜１０５を形成する。上記ＴｉＮ膜１０５は、次の工程でＭｏ膜１１２，１２２に窒素を拡散するために用いる。本実施形態で使用したＴｉＮ膜１０５は、反応性スパッタ法で膜厚３０ｎｍの膜を形成した。次に、アニールを、例えば９００℃、１分、Ｎ２雰囲気中で行う。このアニールは、以下の２つの目的で行う。一つは、ソース／ドレイン１１７、１２７を形成するために上記イオン注入したドーパントを、電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるためである。他は、上記Ｍｏ膜１１２，１２２に窒素を上記ＴｉＮ膜１０５から固相拡散させるためである。このようにして、図１１に示したように、窒素をドープしたＭｏ膜１１３，１２３、及びソース／ドレイン１１７，１２７が形成される。
【００５６】
次に、等方性ドライエッチにより全ての上記ＴｉＮ膜を除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。その後、図１２に示すように第１の半導体素子形成領域１１にだけ、上記窒素をドープしたＭｏ膜１１３から窒素を外方拡散させないためのＳｉＮ膜１０８を形成する。即ち、基板の全面にＳｉＮ膜１０８を形成し、上記第１の半導体素子形成領域１１のみレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして等方性ドライエッチにより、第１の半導体素子形成領域１１以外の領域の上記ＳｉＮ膜１０８を除去する。これにより、図１２に示したように、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、上面及び側面ともに、窒素を拡散させないＳｉＮ膜１０８で覆われる。一方、第２の半導体素子形成領域１２の上記ゲート電極構造１２０は、その上面及び側面とも膜に覆われず、図１１における窒素をドープしたＭｏ膜１２３が露出している。
【００５７】
この状態でアニールすることにより、第２の半導体素子形成領域１２上のゲート電極構造１２０の上記窒素をドープしたＭｏ膜１２３が露出している上面及び側面から、窒素が外方拡散する。その結果、第２の半導体素子形成領域１２の上記ゲート電極構造１２０は、図１２に示すＭｏ膜１２４中の窒素濃度を極めて低くすることができる。一方、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、アニール時に窒素をドープしたＭｏ膜１１３の表面が、窒素を拡散させないＳｉＮ膜１０８で覆われているため、上記Ｍｏ膜１１３中の窒素濃度は、高濃度の状態のまま維持される。本実施形態では、アニールを、９００℃、１分、Ｎ２雰囲気中で行った。なお、上記アニールの雰囲気は、Ｍｏと反応しにくいガスであればよく、Ｎ２、Ａｒ等を使用できる。
【００５８】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００５９】
上記したように、本発明の第３の実施形態の方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２４中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２４の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００６０】
本実施形態は、以下に述べるように変形することができる。
【００６１】
図１１に示したＴｉＮ膜１０５を形成した後、第２の半導体素子形成領域１２上に形成された上記ＴｉＮ膜１０５を除去するように変形できる。即ち、第１の半導体素子形成領域１１をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして等方性ドライエッチにより第２の半導体素子形成領域１２上の上記ＴｉＮ膜１０５（ゲート電極構造１２０の側面のＴｉＮ膜を含む）を除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。その後アニールを、例えば、９００℃、１分、Ｎ２雰囲気中で行う。上記アニールの目的の一つは、図１１に示したソース／ドレイン１１７、１２７を形成するためにイオン注入したドーパントを、電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるためである。他は、図１０における上記第１の半導体素子形成領域１１のゲート電極構造１１０のＭｏ膜１１２にのみ上記ＴｉＮ膜１０５から窒素を拡散させ、窒素をドープしたＭｏ膜１１３を形成する。このようにして、上記第１の半導体素子形成領域１１上に窒素をドープしたＭｏゲート電極１１３、上記第２の半導体素子形成領域１２上に窒素がドープされないＭｏゲート電極１２２、及びソース／ドレイン１１７，１２７が形成される。
【００６２】
上記アニ−ルの後、第１の半導体素子形成領域１１上にのみ残されている上記ＴｉＮ膜１０５を等方性ドライエッチにより除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。
【００６３】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００６４】
この変形の方法では、以下の工程を省くことができ、第３の実施形態よりプロセスが簡素化できる。即ち、第１の半導体素子形成領域１１の窒素をドープしたＭｏ膜１１３を有するゲート電極構造１１０に窒素の外方拡散を防止する膜１０８の形成、及び第２の半導体素子形成領域１２の窒素をドープしたＭｏゲート電極から窒素を外方拡散させるためのアニールの両者を省略できる。
【００６５】
上記したように、本発明の第３の実施形態を変形した方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２２中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２２の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００６６】
（第４の実施形態）
第４の実施形態は、第２の実施形態と同様に、ＭＯＳ型半導体素子の短チャネル効果を緩和するためのエクステンションを有するＣＭＯＳ半導体装置の製造方法であるが、第３の実施形態と同様に、ゲート電極構造を形成した後に両方のゲート電極に窒素をドープし、その後、一方のゲート電極のみから窒素を外方拡散させる場合である。
【００６７】
図１３から図１５は、本発明に係わる第４の実施形態によるＭＯＳ型半導体装置の製造方法を示す工程断面図である。本実施形態では、ゲート電極構造を形成するまでは、第３の実施形態と同じであるため、ゲート電極構造形成までの工程の詳細を省略する。
【００６８】
図１３は、シリコン基板１０に、第１の半導体素子形成領域１１及び第２の半導体素子形成領域１２、及び隣接して形成される半導体素子を分離する素子分離１３を形成し、図９と同様にその上にゲート絶縁膜１０１及びゲート電極に用いるＭｏ膜１０２を形成し、異方性ドライエッチングにより上記第１及び第２の半導体素子形成領域１１，１２にゲート絶縁膜１１１，１２１、及びＭｏ膜１１２，１２２からなる、２層構造のゲート電極構造１１０，１２０を形成したものである。
【００６９】
本実施形態では、ゲート絶縁膜１０１として厚さ２ｎｍのシリコン熱酸化膜を、Ｍｏ膜１０２としてスパッタ法で形成した厚さ５０ｎｍの膜を使用した。また、上記第１及び第２の半導体素子形成領域１１，１２のゲート電極構造１１０，１２０を形成する際のＭｏ膜１０２に対する異方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２とＯ２との混合ガスを使用できる。
【００７０】
次に、上記第１の半導体素子形成領域１１に図１４に示すエクステンション１１６を形成するために、第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型であるｎ型ドーパント、例えばヒ素をシリコン基板１０表面に低エネルギーでイオン注入し、イオン注入層（図示していない）を形成する。同様にして、上記第２の半導体素子形成領域１２にもエクステンション１２６を形成するために、第１の導電型であるｐ型ドーパント、例えばホウ素をシリコン基板１０表面に低エネルギーでイオン注入し、イオン注入層（図示していない）を形成する。上記エクステンションの形成のためのイオン注入は、後で述べるソース／ドレイン形成のイオン注入より低いエネルギー、かつ低い濃度である。
【００７１】
この構造を持つ上記基板の全面に図１４に示したようにＴｉＮ膜１０５を形成する。上記ＴｉＮ膜１０５は、次の工程で上記Ｍｏ膜１１２，１２２に窒素を拡散するために用いる。本実施形態で使用したＴｉＮ膜１０５は、反応性スパッタ法で形成した膜厚３０ｎｍのものである。次に、アニールを、例えば９００℃、１分、Ｎ２雰囲気中で行う。このアニールは、以下の２つの目的で行う。一つは、エクステンション１１６、１２６を形成するために上記イオン注入したドーパントを、電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるためである。他は、上記Ｍｏ膜１１２，１２２に上記ＴｉＮ膜１０５から窒素を拡散させるためである。これにより、図１４に示したように、窒素をドープしたＭｏ膜１１３，１２３、及びエクステンション１１６、１２６が形成される。
【００７２】
次に、等方性ドライエッチにより全ての上記ＴｉＮ膜１０５を除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。そして、この構造の上記基板の全面にＣＶＤ法によりＳｉＮ膜（図示していない）を堆積し、異方性ドライエッチにより上記ＳｉＮ膜をエッチバックする。これにより、図１５に示すように上記ゲート電極構造１１０，１２０の側面にサイドウォールスペーサとしての上記ＳｉＮ膜１１９，１２９を形成する。
【００７３】
次に、上記第１の半導体素子形成領域１１に図１５に示したソース／ドレイン１１７を形成するために、第１の半導体素子形成領域１１以外の領域をレジスト膜（図示していない）で覆い、セルフアラインで第２の導電型であるｎ型ドーパント、例えばヒ素を高濃度にシリコン基板１０表面に上記エクステンションより高いエネルギーでイオン注入する。同様にして、上記第２の半導体素子形成領域１２にもソース／ドレイン１２７を形成するために、第１の導電型であるｐ型ドーパント、例えばホウ素を高濃度にシリコン基板１０表面に上記エクステンションより高いエネルギーでイオン注入する。
【００７４】
その後、上記第１の半導体素子形成領域１１にだけ、上記窒素をドープしたＭｏ膜１１３から窒素を外方拡散させないためのＳｉＮ膜１０８を形成する。即ち、上記基板の全面にＳｉＮ膜１０８を形成し、上記第１の半導体素子形成領域１１のみレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして等方性ドライエッチにより、第１の半導体素子形成領域１１以外の領域の上記ＳｉＮ膜１０８を除去する。これにより、図１５に示したように、第２の半導体素子形成領域１２の上記ゲート電極構造１２０は、その上面が膜に覆われず上記図１４における窒素をドープしたＭｏ膜１２３が露出する。一方、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、上面及び側面ともに、窒素を拡散させない上記ＳｉＮ膜１０８，１１９で覆われている。
【００７５】
次に、アニールを、例えば９００℃、１分、Ｎ２雰囲気中で行う。上記アニールは、上記ソース／ドレイン１１７，１２７を形成するためにイオン注入したドーパントを電気的にさせるため、及びイオン注入により生じたダメージを回復させるために行う。このようにして形成される上記ソース／ドレイン１１７，１２７は、上記エクステンション１１６，１２６より接合深さが深く、ドープされたドーパント濃度も高い。
【００７６】
さらに、上記アニール中に、第２の半導体素子形成領域１２の上記ゲート電極構造１２０は、側面がサイドウォールスペーサ１２９に覆われているものの窒素をドープしたＭｏ膜１２３の上面は露出しているため、上記Ｍｏ膜１２３にドープされた窒素が、露出している上面から外方拡散し、窒素濃度を著しく減少させたＭｏ膜１２４を形成できる。一方、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、アニール時に窒素をドープしたＭｏ膜１１３の上面及び側面ともに、窒素を拡散させない上記ＳｉＮ膜１０８，１１９で覆われているため、上記窒素をドープしたＭｏ膜１１３中の窒素濃度は、高濃度の状態のまま維持される。なお、アニールの雰囲気は、Ｍｏと反応しにくいガスであればよく、Ｎ２、Ａｒ等を使用できる。これにより、図１５に示したように、ｎ型ＭＯＳ半導体素子１１ｎ及びｐ型ＭＯＳ半導体素子１２ｐを有するＣＭＯＳ構造を形成できる。
【００７７】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００７８】
上記したように、本発明の第４の実施形態の方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２４中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２４の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００７９】
本実施形態は、以下に述べるように変形することができる。
【００８０】
図１３においてゲート電極を形成した後、図１４に示したエクステンション１１６，１２６を形成するためのイオン注入及びＴｉＮ膜１０５の形成を同様に行う。その後、第２の半導体素子形成領域１２上に形成された上記ＴｉＮ膜１０５を除去するように変形できる。即ち、第１の半導体素子形成領域１１をレジスト膜（図示していない）で覆い、上記レジスト膜をマスクとして等方性ドライエッチにより第２の半導体素子形成領域１２上の上記ＴｉＮ膜１０５（ゲート電極構造１２０の側面のＴｉＮ膜を含む）を除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。次に、アニールを９００℃、１分、Ｎ２雰囲気中で行う。上記アニールは、以下の２つの目的で行う。一つは、エクステンション１１６、１２６を形成するために上記イオン注入したドーパントを、電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるためである。他は、上記第１の半導体素子形成領域１１のゲート電極構造１１０のＭｏ膜１１２に窒素を上記ＴｉＮ膜１０５から拡散させるためである。これにより、エクステンション１１６、１２６及び第１の半導体素子形成領域１１のゲート電極構造１１０のＭｏ膜１１２に窒素を拡散させ、窒素をドープしたＭｏ膜１１３が形成され、上記第２の半導体素子形成領域１２上に窒素がドープされないＭｏゲート電極１２２が形成される。
【００８１】
以降は、第３の実施形態と同じ工程を行いＭＯＳ型半導体装置が完成する。その工程の概略を説明する。上記アニ−ルの後、第１の半導体素子形成領域１１上にのみ残されている上記ＴｉＮ膜１０５を等方性ドライエッチにより除去する。上記等方性ドライエッチのエッチングガスとして、例えば、Ｃｌ２若しくはＣｌ２とＢＣｌ３との混合ガスを使用できる。次に、第１及び第２の半導体素子形成領域１１，１２のゲート電極構造１１０，１２０の側壁にサイドウォールスペーサ１１９，１２９をＳｉＮ膜で形成する。そして、第１及び第２の半導体素子形成領域にソース／ドレイン１１７，１２７を形成するために高濃度のイオン注入を行う。次に、第１の半導体素子形成領域１１の上記ゲート電極構造１１０の上面に窒素の外方拡散を防止するためのＳｉＮ膜１０８を形成する。その後、ソース／ドレイン１１７、１２７を形成するために上記イオン注入したドーパントを、電気的に活性化させるため、及びイオン注入により生じたダメージを回復させるために、アニ−ルを行う。この時、第１の半導体素子形成領域１１の上記ゲート電極構造１１０は、窒素をドープしたＭｏ膜１１３の表面が、窒素を拡散させないＳｉＮ膜１０８，１１９で覆われているため、上記Ｍｏ膜１１３中の窒素濃度は、高濃度の状態のまま維持される。
【００８２】
その後、多層配線等のＭＯＳ型半導体装置の形成に必要な工程を周知の技術により行い、ＣＭＯＳ半導体装置を完成させる。
【００８３】
上記したように、本発明の第４の実施形態を変形した方法によりｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとのＭｏゲート電極１１３，１２２中の窒素濃度を変えることができる。即ち、ｎ型ＭＯＳ半導体素子１１ｎとｐ型ＭＯＳ半導体素子１２ｐとで各々のゲート電極１１３，１２２の仕事関数が異なるＣＭＯＳ半導体装置を製造することができる。
【００８４】
図１６は、本発明の効果を確認するために、第１の実施形態と同様のプロセスにより作製したＣＭＯＳ半導体装置の容量−電圧（Ｃ−Ｖ）特性を示す図である。ただし、ゲート酸化膜は、厚さ１０ｎｍの熱酸化膜を使用した。図中、実線は、ゲート電極のＭｏ膜に窒素が高濃度にドープされているｎ型ＭＯＳ半導体素子に相当するキャパシタの特性であり、破線は、ゲート電極の窒素をドープしたＭｏ膜から窒素を外方拡散させたｐ型ＭＯＳ半導体素子に相当するキャパシタの特性である。また、点線は、比較例を示しており、窒素をドープしないＭｏ膜をゲート電極とするＭＯＳキャパシタの特性である。ゲート電極のＭｏ膜に窒素をドープさせることの効果は、実線と点線とを比較することにより確認できる。本発明の方法によりゲート電極のＭｏ膜に窒素をドープすることで、実線のＣ−Ｖ特性が、点線の特性より約−０．５Ｖ変化することが確認できる。即ち、ゲート電極のＭｏ膜に窒素をドープすることにより、Ｍｏの仕事関数を約−０．５ｅＶ変化させている。また、ゲート電極のＭｏ膜から窒素を外方拡散させることの効果は、実線と破線とを比較することにより確認できる。本発明の方法によりゲート電極のＭｏ膜から窒素を外方拡散させることで、破線のＣ−Ｖ特性が、実線の特性より約＋０．４Ｖ変化し、Ｍｏに窒素をドープしない場合の特性である点線に近づいていることが確認できる。即ち、ゲート電極のＭｏ膜から窒素を外方拡散させることにより、Ｍｏの仕事関数を約＋０．４ｅＶ変化させている。したがって、本発明によりｎ型ＭＯＳ半導体素子とｐ型ＭＯＳ半導体素子とにおいてゲート電極の仕事関数が、異なる値を持つＣＭＯＳ半導体装置を製造できることが確認できた。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図４】本発明の第１の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図５】本発明の第１の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図８】本発明の第２の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図９】本発明の第３の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１０】本発明の第３の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１１】本発明の第３の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１２】本発明の第３の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１３】本発明の第４の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１４】本発明の第４の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１５】本発明の第４の実施形態に係わるＭＯＳ型半導体装置の製造方法を示す工程断面図。
【図１６】本発明の効果を示す容量−電圧（Ｃ−Ｖ）特性。
【符号の説明】
【００８６】
１０…シリコン基板
１１…第１の半導体素子形成領域
１１ｎ…第１の半導体素子
１２…第２の半導体素子形成領域
１２ｐ…第２の半導体素子
１３…素子分離
１３ｔ…素子分離溝の外形
１０１，１１１，１２１…ゲート絶縁膜
１０２，１１２，１２２…Ｍｏ膜
１１３，１２３…高濃度に窒素をドープしたＭｏ膜
１２４…窒素を外方拡散させたＭｏ膜
１０５，１１５，１２５…ＴｉＮ膜
１０８…ＳｉＮ膜
１１０，１２０…ゲート電極構造
１１９，１２９…サイドウォールスペーサＳｉＮ膜
１１６，１２６…エクステンション
１１７，１２７…ソース／ドレイン
【図１】
2005079512.tif 000003
【図２】
2005079512.tif 000004
【図３】
2005079512.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005079512.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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