(57)【要約】【課題】  バイパス領域の濃度と幅の許容範囲を広げ、低電圧で駆動することができる固体撮像装置およびその製造方法等を提供する。【解決手段】  固体撮像装置は、ｐ型ウェル１０２内にあるｎ層１０４と、そのｎ層１０４内に設けられたｐ層１０５とを有するホトダイオードと、ｐ型ウェル１０２内にある拡散領域１０７と、ホトダイオードに蓄積された信号電荷を拡散領域１０７に転送するための、ホトダイオードと拡散領域１０７との間のｐ型ウェル１０２と、ｐ型ウェル１０２上及び拡散領域１０７上に形成された絶縁膜と、その絶縁膜上に設けられた制御電極（ゲート領域１０３）とを有する電荷転送部とを少なくとも有する。ｎ層１０４は、ｐ型ウェル１０２及びｐ層１０５の表面でｐ層１０５の電荷転送部側の端部と電荷転送部のｐ型ウェル１０２との間に配されるように設けられており、かつ、制御電極（ゲート領域１０３）の下まで延在して設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域内にある第２導電型の第２の半導体領域と、該第２の半導体領域内に設けられた第１導電型の第３の半導体領域とを有する光電変換部と、
前記第１の半導体領域内にある第２導電型の第４の半導体領域と、
前記光電変換部に蓄積された信号電荷を前記第４の半導体領域に転送するための、前記光電変換部と前記第４の半導体領域との間の前記第１の半導体領域と、該第１の半導体領域上及び前記第４の半導体領域上に形成された絶縁膜と、該絶縁膜上に設けられた制御電極とを有する電荷転送部と、
を少なくとも有する固体撮像装置において、
前記第２の半導体領域は、前記第１及び第３の半導体領域の表面で前記第３の半導体領域の前記電荷転送部側の端部と前記電荷転送部の前記第１の半導体領域との間に配されるように設けられており、かつ、前記制御電極の下まで延在して設けられていることを特徴とする固体撮像装置。
【請求項２】
前記第２の半導体領域には砒素イオンがドープされている、請求項１に記載の固体撮像装置。
【請求項３】
少なくともｎＭＯＳトランジスタを含む周辺回路を備えている、請求項１または２に記載の固体撮像装置。
【請求項４】
前記周辺回路はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含んでいる、請求項３に記載の固体撮像装置。
【請求項５】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記第２の半導体領域を形成する工程は、前記電荷転送部の前記制御電極をマスク材として用いて、前記第２導電型を有する不純物をイオン注入法で導入する工程を少なくとも含んでいることを特徴とする、固体撮像装置の製造方法。
【請求項６】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記第２の半導体領域を形成する工程は、前記制御電極をマスク材として用いてイオン注入を少なくとも２回以上行うことを含んでいることを特徴とする、固体撮像装置の形成方法。
【請求項７】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記第２の半導体領域を形成するために少なくとも前記制御電極をマスク材として用いてイオン注入を行った後に、前記第３の半導体領域を形成するために少なくとも前記制御電極をマスク材として用いてイオン注入を行うことを特徴とする、固体撮像装置の形成方法。
【請求項８】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記第２の半導体領域は、前記制御電極の下にイオンが注入されるように斜めイオン注入で形成されることを特徴とする、固体撮像装置の形成方法。
【請求項９】
前記斜めイオン注入は複数回行われ、
前記第２の半導体領域の比較的浅い部分へのイオン注入角度を、前記第２の半導体領域の比較的深い部分へのイオン注入角度よりも大きくする、請求項８に記載の固体撮像装置の形成方法。
【請求項１０】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記第３の半導体領域は、前記制御電極から離れてイオンが注入されるように斜めイオン注入で形成されることを特徴とする、固体撮像装置の形成方法。
【請求項１１】
請求項１から４のいずれか１項に記載の固体撮像装置の製造方法であって、
前記固体撮像装置はＬＤＤ構造を有する周辺回路を備えており、該ＬＤＤ構造の作成時に前記光電変換部をエッチングから保護するために前記光電変換部をマスキングすることを特徴とする、固体撮像装置の製造方法。
【請求項１２】
請求項１から４のいずれか１項に記載の固体撮像装置を複数有するラインセンサであって、
少なくともｎＭＯＳトランジスタを含む出力回路を出力段に有していることを特徴とするラインセンサ。
【請求項１３】
請求項１から４のいずれか１項に記載の固体撮像装置を複数有するラインセンサであって、
少なくともｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含む出力回路を出力段に有していることを特徴とするラインセンサ。
【請求項１４】
請求項１から４のいずれか１項に記載の固体撮像装置を複数有する固体撮像ユニット。
【請求項１５】
前記各固体撮像装置同士のタイミングまたは前記各固体撮像装置からの出力値を制御する制御回路を有している、請求項１４に記載の固体撮像ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法等に関するものである。
【背景技術】
【０００２】
固体撮像装置の代表的なものには、ホトダイオードおよびＣＣＤシフトレジスタからなるＣＣＤセンサと、ホトダイオードおよびＭＯＳトランジスタからなるＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）等のＣＭＯＳセンサと呼ばれるものがある。
【０００３】
ＡＰＳは、１画素毎にホトダイオード、ＭＯＳスイッチ、ホトダイオードからの信号を増幅するための増幅回路などを含み、「ＸＹアドレッシング」や「センサと信号処理回路の１チップ化」などが可能といった多くのメリットを有している。特に近年は、ＭＯＳトランジスタの微細化技術の向上と「センサと信号処理回路の１チップ化」や「低消費電力化」などの要求の高まりから、ＡＰＳも注目を集めている。しかし、その一方で１画素内の素子数が多いことから、画素開口率の小さいことや、光学系の大きさを決定するチップサイズの縮小化が困難であり、市場の大部分をＣＣＤが占めている。
【０００４】
特に、このようなセンサが一列に配列されてなるラインセンサーはプリンタやスキャナーを初めさまざまな用途に使用されており、その市場規模は大きい。
【０００５】
ここで、一般的なＣＣＤラインセンサーの画素部およびそれを用いた固体撮像装置について説明する。
【０００６】
一般的なＣＣＤラインセンサーでは、光電変換部は、埋め込み型のホトダイオードからなる。埋め込み型のホトダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ2面で発生する暗電流を抑制し、また、蓄積部のｎ層と表面のｐ層との間にも接合容量を設けることができ、ホトダイオードの飽和電荷量を増やすことができる。
【０００７】
光電変換部で蓄積した光信号電荷Ｑsigは、ＭＯＳ構造からなる転送部を介して、電荷転送レジスタ部に読み出される。電荷転送レジスタ部は、基板表面側に形成されたｎ＋型不純物からなる信号電荷転送領域と、その上方にシリコン酸化膜ＳｉＯ2からなる絶縁層を介して形成された転送電極とによって構成されている。ホトダイオードと転送レジスタとの間にはＰ＋型不純物領域が形成され、このＰ＋型不純物領域は読出しゲートによって電位制御される。この読出しゲート２２のゲート電極としては、電荷転送レジスタ部の例えば第１相目（φＶ１）及び第３相目（φＶ３）の転送電極が兼用されている。最終段では、例えばソースフォロワ回路を通して信号が読み出される。
【０００８】
しかしながら、従来技術においては、電荷蓄積部であるｎ層が表面から離れた部分にあるため、ここから電荷を転送レジスタ領域に読み出すためには、転送部に用いている転送ＭＯＳトランジスタの制御電極には、通常のＭＯＳトランジスタに比べ高い電圧を印加する必要があった。
【０００９】
図１１は、通常のＭＯＳトランジスタと転送ＭＯＳトランジスタのチャネル部のポテンシャルを表した図である。図によれば、図上左側から光線が入射され、図示左側から、透明なＳｉＯ2，ＳｉＮ等の透明絶縁膜と、ホトダイオードの濃いｐ層と、ｎ層とが順次積層されている。そのとき、閾値電圧印加時のポテンシャルで示すレベル変化曲線を表している。
【００１０】
すなわち、上述のように転送ＭＯＳトランジスタの制御電極に通常のＭＯＳトランジスタに比べ高い電圧を印加する必要があるのは、図１１のポテンシャル図に示す通り、ｎ層が表面から離れた部分にあるため、ポテンシャルのレベル変化曲線をより大きく曲げる必要があるためである。
【００１１】
従来技術では、閾値電圧の上昇に伴い、ホトダイオードから殆ど全部の電荷を読み出すことはできない。この結果、ホトダイオードに電荷の読み残しが生じ、残像やノイズとなって画像が著しく劣化させるという問題があった。
【００１２】
この問題点を解決するため、ホトダイオードと転送ＭＯＳトランジスタの間の領域に電荷蓄積層と同じ導電型のバイパス領域を設けた構成の固体撮像装置が知られている。バイパス領域という概念は、既に実施されており、図１２に示すように、非特許文献１等により報告されている。
【００１３】
このような固体撮像装置は、ホトダイオードがｐ型ウェル５０２中に設けられたｎ型の電荷蓄積部（ｎ層）５０４と電荷蓄積部の表面部の濃いｐ型表面層５０５とからなり、そのホトダイオード部にバイパス領域５０８となるｎ型の不純物領域が設けられている。バイパス領域５０８はマスクにより表面の濃いｐ層５０５をずらして作製されることが、図１２（ａ）に示すようにレジスト５０７を設けて表面の濃いｐ層５０５を形成することで説明されている。
【００１４】
バイパス領域を設けた構成の固体撮像装置では、電荷蓄積部の電子はポテンシャルの低いバイパス領域５０８を介して転送電極５０３の表面を通って転送レジスタに達するため、その転送電圧がより小さくなる。
【非特許文献１】テレビジョン学会技術報告、１９８９年、Ｖｏｌ．１３，Ｎｏ．１１、ｐ．７３
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、固体撮像装置をさらに低電圧で駆動することに関する要求はなおも高い。
【００１６】
ここで、上述したバイパス領域は次のような条件を満たさなければならない。
（Ａ）バイパス領域として機能させるため、ある程度以上の濃度および幅が必要
（Ｂ）空乏転送するため、全ての読み出し条件に対し、バイパス領域は空乏化する
すなわち、バイパス領域の濃度と幅は、条件（Ａ）により下限が決まり、条件（Ｂ）により上限が決定する。画素の縮小化に伴い基板濃度が上昇するとバイパス領域の濃度と幅の許容範囲は狭まってしまう。
【００１７】
そこで本発明は、バイパス領域の濃度と幅の許容範囲を広げ、低電圧で駆動することができる固体撮像装置およびその製造方法等を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の固体撮像装置は、第１導電型の第１の半導体領域内にある第２導電型の第２の半導体領域と、該第２の半導体領域内に設けられた第１導電型の第３の半導体領域とを有する光電変換部と、前記第１の半導体領域内にある第２導電型の第４の半導体領域と、前記光電変換部に蓄積された信号電荷を前記第４の半導体領域に転送するための、前記光電変換部と前記第４の半導体領域との間の前記第１の半導体領域と、該第１の半導体領域上及び前記第４の半導体領域上に形成された絶縁膜と、該絶縁膜上に設けられた制御電極とを有する電荷転送部と、を少なくとも有する固体撮像装置において、前記第２の半導体領域は、前記第１及び第３の半導体領域の表面で前記第３の半導体領域の前記電荷転送部側の端部と前記電荷転送部の前記第１の半導体領域との間に配されるように設けられており、かつ、前記制御電極の下まで延在して設けられていることを特徴とする。
【００１９】
本発明の固体撮像装置によれば、光電変換部に蓄積された光電荷を転送する電荷転送部の閾値を小さくして、ダイナミックレンジを広くできる。特に、光電変換部と電荷転送部の制御電極との間に電子又は正孔の蓄積電荷を効果的に転送できるバイパス領域を設けているので、読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ、光電荷を読み出しやすくすることが可能になる。そのため、電荷蓄積層からの電子の引き抜きを助ける効果が得られ、バイパス領域の濃度と幅の許容範囲を広げることができ、固体撮像装置を低電圧で駆動することが可能になる。
【００２０】
さらに、前記第２の半導体領域には砒素イオンがドープされている構成としてもよい。
【００２１】
また、少なくともｎＭＯＳトランジスタを含む周辺回路を備えている構成としてもよく、さらに、前記周辺回路はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含んでいる構成としてもよい。
【００２２】
また、本発明の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記第２の半導体領域を形成する工程は、前記電荷転送部の前記制御電極をマスク材として用いて、前記第２導電型を有する不純物をイオン注入法で導入する工程を少なくとも含んでいることを特徴とする。
【００２３】
本発明の他の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記第２の半導体領域を形成する工程は、前記制御電極をマスク材として用いてイオン注入を少なくとも２回以上行うことを含んでいることを特徴とする。
【００２４】
本発明のさらに他の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記第２の半導体領域を形成するために少なくとも前記制御電極をマスク材として用いてイオン注入を行った後に、前記第３の半導体領域を形成するために少なくとも前記制御電極をマスク材として用いてイオン注入を行うことを特徴とする。
【００２５】
本発明のさらに他の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記第２の半導体領域は、前記制御電極の下にイオンが注入されるように斜めイオン注入で形成されることを特徴とする。
【００２６】
この場合、前記斜めイオン注入は複数回行われ、前記第２の半導体領域の比較的浅い部分へのイオン注入角度を、前記第２の半導体領域の比較的深い部分へのイオン注入角度よりも大きくする構成としてもよい。
【００２７】
本発明のさらに他の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記第３の半導体領域は、前記制御電極から離れてイオンが注入されるように斜めイオン注入で形成されることを特徴とする。
【００２８】
本発明のさらに他の固体撮像装置の製造方法は、上記本発明の固体撮像装置の製造方法であって、前記固体撮像装置はＬＤＤ構造を有する周辺回路を備えており、該ＬＤＤ構造の作成時に前記光電変換部をエッチングから保護するために前記光電変換部をマスキングすることを特徴とする。
【００２９】
また、本発明のラインセンサは、上記本発明の固体撮像装置を複数有するラインセンサであって、少なくともｎＭＯＳトランジスタを含む出力回路を出力段に有していることを特徴とする。
【００３０】
本発明の他のラインセンサは、上記本発明の固体撮像装置を複数有するラインセンサであって、少なくともｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含む出力回路を出力段に有していることを特徴とする。
【００３１】
また、本発明の固体撮像ユニットは、上記本発明の固体撮像装置を複数有する。
【００３２】
この固体撮像ユニットは、前記各固体撮像装置同士のタイミングまたは前記各固体撮像装置からの出力値を制御する制御回路を有している構成としてもよい。
【発明の効果】
【００３３】
以上説明したように、本発明に係る固体撮像装置は、第２の半導体領域が、第１及び第３の半導体領域の表面で第３の半導体領域の電荷転送部側の端部と電荷転送部の第１の半導体領域との間に配されるように設けられており、かつ、制御電極の下まで延在して設けられている。したがって、本発明に係る固体撮像装置は、光電変換部と電荷転送部の制御電極との間に電子又は正孔の蓄積電荷を効果的に転送できるバイパス領域が設けられた構成を有しているので、読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ、光電荷を読み出しやすくすることができる。そのため、電荷蓄積層からの電子の引き抜きを助ける効果が得られ、バイパス領域の濃度と幅の許容範囲を広げることができ、固体撮像装置を低電圧で駆動することが可能になる。
【発明を実施するための最良の形態】
【００３４】
次に、本発明の実施形態について図面を参照して説明する。
【００３５】
図１は、本発明の一実施形態の特徴を最も良く表した断面構造図である。
【００３６】
図１に示す固体撮像素子は、ｎ型基板１０１上に形成された、第１導電型の第１の半導体領域であるｐ型ウェル１０２と、その上面側に形成された、第２導電型の第２の半導体領域であるホトダイオードのｎ層１０４と、さらにその上面側に表面を濃くして形成された、第１導電型の第３の半導体領域であるホトダイオードのｐ層１０５とを有している。これらのｎ層１０４とｐ層１０５とによって、光電変換部であるホトダイオードが構成されている。
【００３７】
さらに、転送ＭＯＳトランジスタの制御電極からなるゲート領域１０３が絶縁層を介してホトダイオードの側面側に形成されており、転送ＭＯＳトランジスタのゲート領域１０３とホトダイオードの側面との間には、ホトダイオードのｎ層１０４から連続してゲート領域１０３（制御電極）の下まで延在するバイパス領域１０６が形成されている。さらに、光電変換部であるホトダイオードに蓄積された信号電荷を第２導電型の第４の半導体領域である拡散領域１０７に転送するための、ホトダイオードと拡散領域１０７との間のｐ型ウェル１０２と、それらの上に形成された絶縁膜と、その絶縁膜上に設けられたゲート領域１０３（制御電極）とで電荷転送部が構成されている。バイパス領域１０６を通った電子は第２導電型の第４の半導体領域である拡散領域１０７に達し、そこから垂直転送される。
【００３８】
垂直転送レジスタは、基板表面側に形成されたＮ＋型不純物からなる信号電荷転送領域と、その上方にシリコン酸化膜（ＳｉＯ2）からなる絶縁層を介して形成された転送電極とによって構成され、垂直転送レジスタの例えば第１相目（φＶ１）及び第３相目（φＶ３）の転送電極と読み出しゲートとは兼用されている。
【００３９】
図２は、垂直転送レジスタを４相駆動するための垂直転送クロックφＶ１〜φＶ４のタイミングチャートである。
【００４０】
上述したように第１相目と第３相目の転送電極が読出しゲートのゲート電極を兼ねていることから、４相の垂直転送クロックφＶ１〜φＶ４のうち、垂直転送クロックφＶ１，φＶ３はＶＬ，ＶＨ，ＶＴの３値の電圧レベルをとり、電圧ＶＬ，ＶＨは垂直転送のための転送パルスとなり、一番高い電圧ＶＴはフォトセンサから垂直転送レジスタへ信号電荷を読み出すための読出しパルスとなる。
【００４１】
垂直転送レジスタの最終段にはソースフォロア回路が接続され、これに増幅用ＭＯＳトランジスタの負荷となる電流源が接続されてソースフォロワ増幅回路が構成されている。
【００４２】
次に、読み出し動作を説明しながら、本発明の特徴を詳しく説明する。
【００４３】
光電変換部に光が入射すると、光電変換により生成された電子がホトダイオードのｎ層に蓄積する。この時、転送ＭＯＳトランジスタはオフ状態にある。所定の蓄積時間が経過したのち、転送ＭＯＳトランジスタの制御電極（ゲート領域）１０３に正の電圧を印加し、転送ＭＯＳトランジスタをオン状態にし、ホトダイオードのｎ層の蓄積電荷を拡散領域に転送する。転送ＭＯＳトランジスタをオン状態にする前に、予め、拡散領域の蓄積電荷を全て掃き出しておく。蓄積電荷は、拡散領域に転送された後、垂直転送レジスタで転送される。
【００４４】
ノイズの除去率をより高めるためには、ホトダイオードと転送ＭＯＳトランジスタが以下に述べる条件を満たすことが要求され、ホトダイオードのｎ層に蓄積された信号電荷をより高い割合で読み出すことが重要である。
【００４５】
詳しく説明すると、転送ＭＯＳトランジスタが充分なオン状態（すなわちポテンシャル差を大きくしてある）であるならば、ホトダイオードのｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位に対し、逆バイアスが印加される。この時、ｎ層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延び、ホトダイオードのｎ層全体を空乏化させることで、ホトダイオードに信号電荷を殆ど残さずに拡散領域に信号電荷を読み出すことができる。拡散領域に信号電荷を読み出した後、垂直転送レジスタによる完全転送で信号電荷を読み出す。
【００４６】
理想的には、読み出し後にホトダイオードのｎ層に残る電子数は０個であるが、どの程度完全に読み出すかは設計事項となる。実質的には、読み出し系のノイズに比べて充分に小さければよい。
【００４７】
ここで重要なのは、以上の様な動作を実現するためには、転送ＭＯＳトランジスタを充分なオン状態、すなわちバリア層のない滑らかなポテンシャル状態にする必要があり、本発明はそのための技術として、埋め込み型のホトダイオードと転送ＭＯＳトランジスタの間にバイパス領域１０６を設けた。このバイパス領域は、必ずしも半導体表面と接している必要はない。なぜならば、バイパス領域はホトダイオードのｎ層と転送ＭＯＳトランジスタのチャネルとの間に介在するものであり、埋め込みチャネルであるならば、当然、バイパス領域は表面に達する必要はない。また、表面にチャネルがある場合でも、バイパス領域が表面のチャネルに達することが最良ではあるが、達しなくとも、従来技術と比べて充分に低い転送電圧を有する転送ＭＯＳトランジスタを得ることができる。
【００４８】
更に、このバイパス領域が転送ＭＯＳトランジスタのゲート下に存在することも効果を上げるポイントであり、ゲート電圧が印加されると、ゲート下のポテンシャルが押し上げられるが、バイパスにもこの効果が加わり、ポテンシャルをより低くすることが可能となる。
【００４９】
このように転送ＭＯＳトランジスタを拡散領域と接続すると、以下のような効果があることが知られている。
（１）拡散浮遊領域の不純物濃度を高く設定でき、印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧を任意かつ直接的に入力できるためである。
（２）ＣＣＤのように、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。
（３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ読み出しやすくする。
【００５０】
画素の縮小化を行うためにはトランジスタ自身の微細化を行わなければならず、必然的にホトダイオードや転送ＭＯＳトランジスタのウェル濃度が上昇する。また、トランジスタの微細化に伴い、電源電圧の低電圧化を図る必要がある。ホトダイオードの取り扱い電荷量を維持したまま低電圧化するためには、空乏化ホトダイオードの蓄積層（図１においてはｎ層１０４）の不純物濃度を高くかつ薄層化する必要があり、バイパス領域もホトダイオードのｎ層と同様に空乏化する必要があるため、バイパス領域の幅も狭くする必要がある。
【００５１】
さらに、ホトダイオードのｎ層およびバイパス領域の幅の加工寸法精度が厳しくなる一方、ウェル濃度が上昇し、そうすると加工にばらつきが生じる要因が増え、より一層の加工寸法精度が要求され、歩留まりの低下につながる。特に、バイパス領域の幅はシリコン基板の面方向の精度で決まり、一般的に深さ方向よりも加工精度が低く、歩留まりの低下の大きな要因になる。本発明においては、前述の（３）の効果により、バイパス領域の幅の許容範囲が広がり、歩留まりが向上する。
【００５２】
また、本発明においては、加工方法を以下のようにすることで、バイパス領域の幅の加工精度を向上させ、歩留まりを向上させる。
【００５３】
従来技術であるＣＣＤのバイパス領域は、転送ＭＯＳトランジスタの制御電極形成前のホトダイオードのｎ層のイオンインプラと、転送ＭＯＳトランジスタの制御電極をマスク材にした表面の濃いｐ層のイオンインプラにより形成されるため、バイパス領域の幅は、露光装置の位置合わせ精度によって大きくばらつきが生じる。
【００５４】
これに対し本発明は、例えば、実施例４で示すように、ホトダイオードのｎ層を転送ＭＯＳトランジスタの制御電極（例えば多結晶シリコン）をマスク材にし、斜めにイオン注入することでバイパス領域を形成することで、その幅を制御電極からイオンインプラの投影飛程で決定することができる。イオンインプラの投影飛程を利用するため、加工精度は高くなる。その他、後述の実施例で幾つか例を示すが、本質的には、バイパス領域を、転送ＭＯＳトランジスタの制御電極をマスク材とし、イオンインプラを用いて形成することにより、その加工精度を向上させるものである。さらに、ホトダイオードの第２の半導体領域（ここではｎ型）を複数のイオン注入により形成し、ある程度深い領域で信号電荷をかせぎ、バイパス領域を利用して転送するとさらに効果的であり、この場合は、実施例５に示すように、比較的浅い部分へのイオン注入角度を比較的深い部分へのイオン注入角度よりも大きくすることで、大きな効果が得られる。
【００５５】
前述に示したものは、電子を蓄積した場合を例に挙げて説明しているが、本発明は、正孔を蓄積する場合や、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。
【００５６】
なお、低電圧駆動を目的とした場合、ホトダイオードの第２の半導体領域には薄層化が容易な砒素イオンをドープすることが最も好ましい。砒素イオンをドープする場合にはマスクによる制御性がよく、精度を向上させることができるので、歩留まりが高くなる。さらに、暗電流特性上も砒素イオンをドープすることが好ましい。
【００５７】
このような固体撮像装置を複数用いてラインセンサを作成することもできる。このとき、その周辺回路も低電圧駆動のＣＭＯＳ回路で構成することが好ましい。これにより、ラインセンサーの全てを低電圧系で構成することができるため、ラインセンサーの低消費電力化が可能となる。さらに、タイミングジェネレータをＣＭＯＳ回路内に内蔵し、かつ各出力値及びタイミングを制御することで、低コストで均一な画像が得られるラインセンサユニット（固体撮像ユニット）を作成することが可能である。
【実施例】
【００５８】
［実施例１］
図３を用いて本発明の実施例１について説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００５９】
ｎ型基板９０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル９０２を形成し、その上にホトレジスト９０８を形成して、ホトダイオードのｎ層９０４を形成した（図３（ａ））。その後、ホトレジスト９０８は除去した。
【００６０】
通常の半導体製造工程に従い、砒素からなる拡散領域９０７を形成するとともに通常のＭＯＳトランジスタのソース・ドレイン領域を形成し、さらに、熱酸化法により基板表面全般にゲート酸化膜９１０を３０ｎｍの厚さに形成した後、転送ＭＯＳトランジスタ及び電荷転送部の制御電極９０３を形成した（図３（ｂ））。
【００６１】
つぎに、窒素雰囲気中で９５０℃／２０分の熱処理を施した後、基板表面のホトダイオード上と制御電極の一部の領域にホトレジスト（不図示）を形成し、制御電極９０３をマスクとして用いて表面の濃いｐ層９０５を形成した（図３（ｃ））。
【００６２】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線とを接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００６３】
上記の工程により、ホトダイオードに約１００ｎｍのバイパス領域９０６が形成された。ソースが埋め込まれたｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合と、ある場合（本実施例）の転送電圧をそれぞれ評価したところ、順に１２ボルト、７ボルトであった。この結果、バイパス領域により、転送電圧が大きく低下していることが確認された。
【００６４】
［実施例２］
図４を用いて本発明の実施例２を説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００６５】
ｎ型基板６０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。通常の半導体製造工程に従い、砒素からなる拡散領域６０７を形成した後、熱酸化法によりゲート酸化膜６１０を１５ｎｍの厚さに形成し、さらにその上に多結晶シリコンを４００ｎｍの厚さに堆積させて、転送ＭＯＳトランジスタ及び電荷転送部の制御電極６０３を形成した（図４（ａ））。
【００６６】
その後、ホトレジスト（不図示）と制御電極６０３をマスク材として用い、燐イオンを１００ＫｅＶで注入してホトダイオードのｎ層６０４を形成した（図４（ｂ））。この時、多結晶シリコン（制御電極６０３）の膜厚４００ｎｍに対し、燐イオンの投影飛程と標準偏差はそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンはマスク材として十分に機能した。
【００６７】
つぎに、そのホトレジストを除去し、窒素雰囲気において９５０℃／２０分の熱処理を行い、燐イオンを若干拡散させた後に、ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材として用いて、ＢＦ２イオンを３５ＫｅＶで注入した（図４（ｃ））。その後、ホトレジスト６０９を除去した。
【００６８】
その後、周辺回路を構成しているｎＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００６９】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線とを接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００７０】
以上の工程により、約１００ｎｍのバイパス領域６０６が形成された。ソースが埋め込まれたｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の転送電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、順に１２ボルト、７ボルトであった。この結果、バイパス領域により、転送電圧が大きく低下していることが確認された。
【００７１】
さらに周辺回路も低電圧駆動のｎＭＯＳ回路で構成したため、同じプロセスで形成でき、低電圧低消費電力化が可能となった。さらにｐＭＯＳも加えたＣＭＯＳプロセスを用いると、プロセスは増加するが、回路的に高性能で低消費電力の固体撮像素子が形成できた。
【００７２】
［実施例３］
再び図４を用いて本発明の実施例３を説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００７３】
ｎ型基板６０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。通常の半導体製造工程に従い、砒素からなる拡散領域６０７を形成した後に、熱酸化法によりゲート酸化膜６１０を１５ｎｍの厚さに形成し、さらにその上に多結晶シリコンを４００ｎｍの厚さに堆積させて、転送ＭＯＳトランジスタ及び電荷転送部の制御電極６０３を形成した（図４（ａ））。
【００７４】
その後、ホトレジスト（不図示）と制御電極６０３をマスク材として用い、砒素イオンを３００ＫｅＶで注入してホトダイオードのｎ層６０４を形成した（図４（ｂ））。この時、多結晶シリコン（制御電極６０３）の膜厚４００ｎｍに対し、砒素イオンの投影飛程と標準偏差はそれぞれ１６０ｎｍ、５３ｎｍであり、多結晶シリコンはマスク材として十分に機能した。
【００７５】
つぎに、そのホトレジストを除去し、窒素雰囲気において９５０℃／２０分の熱処理を行い、砒素イオンを若干拡散させた後に、ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材として用いて、ＢＦ２イオンを３５ＫｅＶで注入した（図４（ｃ））。その後、ホトレジスト６０９を除去した。
【００７６】
さらに、周辺回路の通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００７７】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００７８】
以上の工程により、約１００ｎｍのバイパス領域６０６が形成された。ソースが埋め込まれたｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の転送電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、順に１２ボルト、６ボルトであった。この結果、バイパス領域により、転送電圧が大きく低下していることが確認された。さらに、本実施例の構成では、同じ電圧でも実施例２の構成より電荷を多く溜めることができた。
【００７９】
［実施例４］
図４および図５を用いて本発明の実施例４を説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００８０】
まず、ｎ型基板６０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。通常の半導体製造工程に従い、拡散領域６０７を形成した後に、熱酸化法によりゲート酸化膜６１０を１５ｎｍの厚さに形成し、さらにその上に多結晶シリコンを４００ｎｍの厚さに堆積させて、転送ＭＯＳトランジスタ及び電荷転送部の制御電極６０３を形成した（図４（ａ））。
【００８１】
その後、ホトレジスト１００８と制御電極６０３をマスク材として用い、砒素イオンを３００ＫｅＶで斜めから注入してホトダイオードのｎ層６０４を形成した（図５）。この時のイオン注入角度θは２０°とした。このように斜めにイオンインプラを行うため、イオンインプラ直後でも砒素イオンは制御電極６０３の下にまで及ぶ。この時、多結晶シリコン（制御電極６０３）の膜厚４００ｎｍに対し、砒素イオンの投影飛程と標準偏差はそれぞれ１６０ｎｍ、５３ｎｍであり、多結晶シリコンはマスク材として十分に機能した。
【００８２】
つぎに、他のホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材として用いて、ＢＦ２イオンを３５ＫｅＶで注入した（図４（ｃ））。この時のイオン注入角度θは、チャネリング抑制のため７°とした。その後、ホトレジスト６０９を除去した。
【００８３】
さらに、周辺回路の通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００８４】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線とを接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００８５】
以上の工程により、約１００ｎｍのバイパス領域６０６が形成された。ソースが埋め込まれたｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の転送電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、順に１２ボルト、６ボルトであった。この結果、バイパス領域により、転送電圧が大きく低下していることが確認された。
【００８６】
本実施例では砒素を斜めにイオンインプラしてバイパス領域６０６を形成するため、実施例３において砒素を拡散させるために行った窒素雰囲気での９５０℃／２０分の熱処理を省略することができる。そのため、半導体プロセスの熱処理時間を短くすることができ、信号処理などに用いられる周辺のＭＯＳトランジスタのより一層の微細化が可能となった。
【００８７】
［実施例５］
本発明の実施例５として、上述した実施例４における形成過程において、砒素のイオンインプラを、バイパス領域を設けるための第１のイオンインプラと、ホトダイオードのｎ層を設けるための第２のイオンインプラとの２回に分けて行った。
【００８８】
第１のイオンインプラは、イオン注入角度θを４５°、３００ＫｅＶで行った。イオン注入角度θは、表面近くにピーク値を配置するとともにバイパス領域を確保するため、２０°より大きくした。
【００８９】
第２のイオンインプラは、ホトダイオードのｎ層の飽和量を制御するために、イオン注入角度θを７°、４００ＫｅＶで行った。
【００９０】
本実施例により、バイパス領域のイオンインプラと、ホトダイオードのｎ層のイオンインプラとを分けることで、イオン注入角度、イオン注入エネルギー、イオン注入ドーズ量をそれぞれの特性に合わせて最適化することができた。
【００９１】
［実施例６］
図６を用いて本発明の実施例６を説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００９２】
ｎ型基板１１０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル１１０２を形成した。通常の半導体製造工程に従い、砒素からなる垂直転送領域１１０７を形成した後に熱酸化法によりゲート酸化膜１１１０を３０ｎｍの厚さに形成し、さらに転送ＭＯＳトランジスタ及び電荷転送部の制御電極１１０３を形成した。その後、ホトレジスト（不図示）と制御電極１１０３をマスク材として用い、砒素イオンを３００ＫｅＶで注入してホトダイオードのｎ層１１０４を形成した（図６（ａ））。なお、垂直転送領域１１０７を形成する工程等において、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００９３】
つぎに、ホトレジスト（不図示）を除去し、窒素雰囲気において９５０℃／２０分の熱処理を行い、砒素イオンを若干拡散させた後に周辺のＣＭＯＳトランジスタにＬＤＤ(Lightly-Doped Drain)構造用の低濃度ｎ層及びｐ層を設けた後、マスク手段としてのサイドスペーサ１１１１を制御電極１１０３の側面に幅１５０ｎｍに形成した（図６（ｂ））。サイドスペーサ１１１１はＳｉＯまたはＳｉＮ等からなり、基板上の全面にこれを塗布した後に所定の部分だけを残してエッチングすることにより、上記のように形成される。
【００９４】
続いて、ホトレジスト１１０９を形成し、ホトレジスト１１０９と制御電極１１０３とサイドスペーサ１１１１とをマスク材として用い、ＢＦ２イオンを３５ＫｅＶで注入した（図６（ｃ））。この時のイオン注入角度θは、チャネリング抑制のため７°とした。
【００９５】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線とを接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００９６】
この結果、約１５０ｎｍのバイパス領域１１０６が形成された。ソースが埋め込まれたｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の転送電圧と、ある場合（本発明）の転送電圧とをそれぞれ評価したところ、順に１２ボルト、６ボルトであった。これにより、バイパス領域１１０６によって、転送電圧が大きく低下していることが確認された。
【００９７】
なお、サイドスペーサ１１１１の作成時に、このサイドスペーサ１１１１とホトレジスト（不図示）等でホトダイオード部をマスキングして保護した状態でエッチングを行うと、ホトダイオード部が生じる暗電流を抑制することができる（図７）。
【００９８】
［実施例７］
図４、図５、および図８を用いて本発明の実施例７を説明する。本実施例に係るホトダイオードとその周辺構成は以下の手順で形成される。
【００９９】
ｎ型基板６０１に対し、イオンインプラによりボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。通常の半導体製造工程に従い、砒素からなる垂直転送領域６０７を形成し、かつ通常のＭＯＳトランジスタのソース・ドレイン領域を形成した後に、熱酸化法によりゲート酸化膜を１５ｎｍ形成し、多結晶シリコンを４００ｎｍを堆積させて、転送ＭＯＳトランジスタ及び電荷転送部の制御電極６０３を形成した（図４（ａ））。
【０１００】
その後、ホトレジスト６０９と制御電極６０３をマスク材として用い、砒素イオンを斜めから３００ＫｅＶで注入してホトダイオードのｎ層６０４を形成した（図５）。この時のイオン注入角度θは１０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも砒素イオンは制御電極６０３の下にまで及ぶ。この時、多結晶シリコン（制御電極６０３）の膜厚４００ｎｍに対し、砒素イオンの投影飛程と標準偏差はそれぞれ１６０ｎｍ、５３ｎｍであり、多結晶シリコンはマスク材として十分機能した。
【０１０１】
次に、他のホトレジスト１２０３を形成し、ホトレジスト１２０３と制御電極６０３をマスク材としてＢＦ２イオンを３５ＫｅＶで注入した（図８）。この時のイオン注入角度θは−１５°とした。
【０１０２】
制御電極６０３が陰を形成するため、表面の濃いｐ層６０５を、制御電極６０３から４００×ｓｉｎ（１５°）＝１００ｎｍだけ離して設けることができた。
【０１０３】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線とを接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【０１０４】
この結果、約１５０ｎｍのバイパス領域６０６が形成された。本実施例では砒素イオンを斜めに注入してバイパス領域が形成されるため、実施例２等において行った燐イオンを拡散させるための窒素雰囲気における９５０℃／２０分の熱処理を省略することができる。そのため、半導体プロセスの熱処理時間を短くすることができ、信号処理などに用いられる周辺のＭＯＳトランジスタのより一層の微細化が可能となった。
【０１０５】
また、各実施例におけるＳ／Ｎ比のばらつきを評価した結果、そのばらつきの大きさは、（実施例４、実施例５）＜（実施例３、実施例６、実施例７）＜（実施例２）＜＜（実施例１）の関係を有しており、その結果から、砒素を用いて低温でかつ制御電極による自己整合的に形成することが、Ｓ／Ｎ比のばらつきに関しても有効であることが分かる。
【０１０６】
［実施例８］
実施例８として、実施例１から実施例７に説明したような構成のホトダイオード、転送ＭＯＳトランジスタＱ１、および電荷転送部を用い、図９に示す読み出し回路を備えたラインセンサを作製した。
【０１０７】
本実施例のラインセンサは、光電変換を行う複数のフォトセンサとその光電変換された電荷を転送する垂直転送レジスタとを有しており、その電荷は垂直転送レジスタから電荷検出部に転送される。電荷検出部は、例えばフローティングディフュージョンアンプによって構成されており、垂直転送レジスタから転送された電荷を信号電圧に変換して出力する。
【０１０８】
垂直転送レジスタは、基板の表面側に形成されたＮ＋型不純物からなる信号電荷転送領域５と、その上方にシリコン酸化膜ＳｉＯ2からなる絶縁層を介して形成された転送電極６とで構成されている。読出しゲートのゲート電極としては、垂直転送レジスタの例えば第１相目（φＶ１）及び第３相目（φＶ３）の転送電極６が兼用されている。
【０１０９】
図９に示すラインセンサでは、転送ＭＯＳトランジスタＱ１は出力スイッチを備えており、拡散層に電荷を転送する。この拡散層はソース側の負荷として接続される定電流源からなるソースフォロワ増幅回路の入力ＭＯＳトランジスタのゲートに接続され、フローティングディフュージョンアンプ（ＦＤＡ）を構成している。拡散層は出力ゲートがオンになる前にリセット電位に充電される。ＦＤＡからの出力はアンプで増幅され、キャパシタで直流成分をカットされた信号電荷は、ある時間ｔ1が経過してスイッチＳ１がオンになったときの容量結合による電圧変動成分がＶclにクランプされる。その後、時間ｔ2が経過してスイッチＳ２がオンになると、ノイズ成分が除去された信号を取り出すことができる。このような周辺回路をｎＭＯＳトランジスタで構成することにより、画素部と同じプロセスで形成でき、低電圧の低消費電力化が可能となった。さらにこのような周辺回路にｐＭＯＳも加えたＣＭＯＳプロセスを用いると、プロセスは増加するが、回路的に高性能で低消費電力のラインセンサが形成でき、さらにダイナミックレンジが大きく、低ノイズ低電圧動作が可能なラインセンサを得ることができる。
【０１１０】
このようにリセットノイズおよび固定パターンノイズを除去して光信号成分を取り出すことで、Ｓ／Ｎ比が高い画像信号を得ることができた。
【０１１１】
本実施例では、上述した複数のラインセンサを接続してマルチチップのラインセンサユニットを構成した。図１０にその構成図を示す。
【０１１２】
垂直転送部のシフトレジスタ２０１は外部の基板に接続されており、隣接するラインセンサに信号を伝える。さらに、タイミングジェネレータ２００等も同一チップ内に構成し、互いのタイミングを制御する。さらに、各ラインセンサがある一定の光を受けると同じ出力を生成するように、ラインセンサユニットはフィードバック制御回路を備えていてもよい。
【０１１３】
本実施例によれば、低電圧駆動が可能で、均一性も高く、高性能で低コストなマルチチップのラインセンサユニット（固体撮像ユニット）を構成することができた。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施形態の特徴を最も良く表した断面構造図である。
【図２】垂直転送レジスタを４相駆動するための垂直転送クロックφＶ１〜φＶ４のタイミングチャートである。
【図３】本発明の実施例１に係るホトダイオードとその周辺構成を示す図である。
【図４】本発明の実施例２，３，４，７に係るホトダイオードとその周辺構成を示す図である。
【図５】本発明の実施例５，７に係るホトダイオードとその周辺構成を示す図である。
【図６】本発明の実施例６に係るホトダイオードとその周辺構成を示す図である。
【図７】本発明の実施例６に係るホトダイオードとその周辺構成を示す図である。
【図８】本発明の実施例７に係るホトダイオードとその周辺構成を示す図である。
【図９】本発明の実施例９に係るラインセンサを示す図である。
【図１０】本発明の実施例９に係るマルチチップのラインセンサユニットを示す図である。
【図１１】通常のＭＯＳトランジスタと転送ＭＯＳトランジスタのチャネル部のポテンシャルを表した図である。
【図１２】ホトダイオードと転送ＭＯＳトランジスタの間の領域に電荷蓄積層と同じ導電型のバイパス領域を設けた構成の従来の固体撮像装置を示す図である。
【符号の説明】
【０１１５】
５    信号電荷転送領域
６    転送電極
１０１，６０１，９０１，１１０１    ｎ型基板
１０２，６０２，９０２，１１０２    ｐ型ウェル
１０３    ゲート領域
１０４，６０４，９０４，１１０４    ホトダイオードのｎ層
１０５，６０５，９０５，１１０５    ホトダイオードのｐ層
１０６，６０６，９０６，１１０６    バイパス領域
１０７，６０７，９０７    拡散領域
２００    タイミングジェネレータ
２０１    シフトレジスタ
６０３，９０３，１１０３    制御電極
６０９，９０８，１００８，１１０９，１２０３    ホトレジスト
６１０，９１０，１１１０    ゲート酸化膜
１１０７    垂直転送領域
１１１１    サイドスペーサ
【図１】
2005123517.tif 000003
【図２】
2005123517.tif 000004
【図３】
2005123517.tif 000005
【図４】
2005123517.tif 000006
【図５】
2005123517.tif 000007
【図６】
2005123517.tif 000008
【図７】
2005123517.tif 000009
【図８】
2005123517.tif 000010
【図９】
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【図１０】
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【図１１】
2005123517.tif 000013
【図１２】
2005123517.tif 000014