(57)【要約】【課題】  保持する画像データは等倍データのみであっても効率よく縮小データを読み出すことができ、読み出し時間が大幅に低減されて表示性能を向上させることができる画像処理装置を提供する。【解決手段】  画像データを受信するビテオインターフェース２３と、画像データを格納するための画像メモリ２４と、画像メモリ２４にライト・リードする制御手段２２と、画像メモリ２４から画像を密度変換して読み出す機能を持ったホストＰＣインターフェース２１とを備えた画像処理装置において、制御手段２２は、ビテオインターフェース２３より受信した画像データを画素単位で並び替えを行って画像メモリ２４に格納する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
画像データを受信するビテオインターフェースと、前記画像データを格納するための画像メモリと、前記画像メモリにライト・リードする制御手段と、前記画像メモリから画像を密度変換して読み出す機能を持ったホストＰＣインターフェースとを備えた画像処理装置において、前記制御手段は、前記ビテオインターフェースより受信した画像データを画素単位で並び替えを行って前記画像メモリに格納するように制御することを特徴とする画像処理装置。
【請求項２】
請求項１の画像処理装置において、前記制御手段は、前記画像メモリの最小データ読み出し単位である１メモリアドレス内に複数画素分のデータを格納し、前記画像メモリに格納する画像データの並び替えは、前記画像メモリから縮小データを読み出す場合に、縮小画像データのみが効率よく読み出されるように、１メモリアドレス内に縮小率が同一である画像データを格納するように並び替えることを特徴とする画像処理装置。
【請求項３】
請求項２の画像処理装置において、最大縮小率データ（最低解像度データ）が格納されたメモリアドレスに続いて、縮小率が１／ｎ，１／（ｎ／２），１／（ｎ／４），・・・，１／１のデータを連続して画像メモリに格納することを特徴とする画像処理装置。
【請求項４】
請求項３の画像処理装置において、同一縮小率データを、前記画像メモリの１バーストリード単位毎に連続したアドレスに格納することを特徴とする画像処理装置。
【請求項５】
請求項３の画像処理装置において、同一縮小率データ毎にメモリマッピングを行うことを特徴とする画像処理装置。
【請求項６】
請求項２乃至５の何れか一項に記載の画像処理装置において、前記画像メモリから最大縮小率以外の縮小データを読み出す場合には、画像データ格納時のデータ並び替え前の順にデータの並べ替えを行うことを特徴とする画像処理装置。
【請求項７】
請求項６の画像処理装置において、前記画像メモリからの読み出しデータの並べ替えはハードウェアが行うことを特徴とする画像処理装置。
【請求項８】
請求項６の画像処理装置において、前記画像メモリからの読み出しデータの並べ替えはソフトウェアが行うことを特徴とする画像処理装置。
【請求項９】
請求項１乃至８の何れか一項に記載の画像処理装置において、ホストＰＣから読み出すデータの縮小率が（１／２ｍ×１００）％（ｍ＝自然数）以外の場合には、データの補間を行って読み出しデータとすることを特徴とする画像処理装置。
【請求項１０】
請求項９の画像処理装置において、前記データの補間はハードウェアで行うことを特徴とする画像処理装置。
【請求項１１】
請求項９の画像処理装置において、前記データの補間はソフトウェアで行うことを特徴とする画像処理装置。
【請求項１２】
請求項９乃至１１の何れか一項に記載の画像処理装置において、前記データの補間は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行うことを特徴とする画像処理装置。
【請求項１３】
請求項９乃至１１の何れか一項に記載の画像処理装置において、前記データの補間は、読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行うことを特徴とする画像処理装置。
【請求項１４】
請求項１２、１３の画像処理装置において、前記縮小率が閾値よりも大きい（解像度が低い）場合には、前記データの補間は、読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行い、前記縮小率が閾値よりも小さい（解像度が高い）場合には、前記データの補間は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行うことを特徴とする画像処理装置。
【請求項１５】
請求項１２、１３の画像処理装置において、データの補間方式は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行う方式、もしくは読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行う方式の何れか一方の方式をユーザーが選択可能としたことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特にメモリマッピング・読み出し技術に関する。
【背景技術】
【０００２】
受信した画像データをメモリに保管しながら、その画像データをリアルタイムに表示する画像処理装置において、表示装置の解像度は、複写機等の画像データに比べ低いので、原画像を縮小して表示すればよいが、画像メモリは間断なく受信される画像データの書込みが優先され、これを読み出して表示を行うためのメモリ読み出しにはわずかな時間しか当てられないことが多いため、縮小データであっても表示が間に合わないことがある。
これはメモリ上のデータを読み出して縮小処理（間引き処理）を行っているためで、メモリから読み出した時点で間引きされる無効データも読み出してしまい、メモリアクセス回数が無効データのアクセス分増え、結果として表示が間に合わなくなるためである。特許文献１記載の技術では、予めメモリに縮小画像を別に保持しておき、これを縮小表示時には読み出すことで本課題を解決している。なお、関連する技術として、特許文献２、特許文献３がある。
【特許文献１】特開平１１−０８８８６６号公報
【特許文献２】特開平１０−２１０２５１号公報
【特許文献３】特開平１１−２８２８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、特開平１１−０８８８６６号公報記載の技術では、予めメモリに縮小画像を別に保持しておき、これを縮小表示時には読み出すが、縮小画像を別途持つためにメモリ容量が増大する上、さまざまな縮小率データをそれぞれ用意しておく必要があり、コストパフォーマンスに優れているとはいえなかった。
本発明は、保持する画像データは等倍データのみであっても効率よく縮小データを読み出すことができ、読み出し時間が大幅に低減されて表示性能を向上させることができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、請求項１記載の発明は、画像データを受信するビテオインターフェースと、前記画像データを格納するための画像メモリと、前記画像メモリにライト・リードする制御手段と、前記画像メモリから画像を密度変換して読み出す機能を持ったホストＰＣインターフェースとを備えた画像処理装置において、前記制御手段は、前記ビテオインターフェースより受信した画像データを画素単位で並び替えを行って前記画像メモリに格納するように制御することを特徴とする。
請求項２記載の発明は、請求項１の画像処理装置において、前記制御手段は、前記画像メモリの最小データ読み出し単位である１メモリアドレス内に複数画素分のデータを格納し、前記画像メモリに格納する画像データの並び替えは、前記画像メモリから縮小データを読み出す場合に、縮小画像データのみが効率よく読み出されるように、１メモリアドレス内に縮小率が同一である画像データを格納するように並び替えることを特徴とする。
請求項３記載の発明は、請求項２の画像処理装置において、最大縮小率データ（最低解像度データ）が格納されたメモリアドレスに続いて、縮小率が１／ｎ，１／（ｎ／２），１／（ｎ／４），・・・，１／１のデータを連続して画像メモリに格納する画像処理装置を主要な特徴とする。
請求項４記載の発明は、請求項３の画像処理装置において、同一縮小率データを、画像メモリの１バーストリード単位毎に連続したアドレスに格納する画像処理装置を主要な特徴とする。
請求項５記載の発明は、請求項３の画像処理装置において、同一縮小率データ毎にメモリマッピングを行う画像処理装置を主要な特徴とする。
請求項６記載の発明は、請求項２乃至５の何れか一項に記載の画像処理装置において、画像メモリから最大縮小率以外の縮小データを読み出す場合には、画像データ格納時のデータ並び替え前の順にデータの並べ替えを行う画像処理装置を主要な特徴とする。
請求項７記載の発明は、請求項６の画像処理装置において、画像メモリからの読み出しデータの並べ替えはハードウェアが行う画像処理装置を主要な特徴とする。
請求項８記載の発明は、請求項６の画像処理装置において、画像メモリからの読み出しデータの並べ替えはソフトウェアが行う画像処理装置を主要な特徴とする。
【０００５】
請求項９記載の発明は、１乃至８の何れか一項に記載の画像処理装置において、ホストＰＣから読み出すデータの縮小率が（１／２ｍ×１００）％（ｍ＝自然数）以外の場合には、データの補間を行って読み出しデータとする画像処理装置を主要な特徴とする。
請求項１０記載の発明は、請求項９の画像処理装置において、データの補間はハードウェアで行う画像処理装置を主要な特徴とする。
請求項１１記載の発明は、請求項９の画像処理装置において、データの補間はソフトウェアで行う画像処理装置を主要な特徴とする。
請求項１２記載の発明は、９乃至１１の何れか一項に記載の画像処理装置において、データの補間は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行う画像処理装置を主要な特徴とする。
請求項１３記載の発明は、９乃至１１の何れか一項に記載の画像処理装置において、データの補間は、読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行う画像処理装置を主要な特徴とする。
請求項１４記載の発明は、請求項１２、１３の画像処理装置において、縮小率が閾値よりも大きい（解像度が低い）場合には、データの補間は、読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行い、縮小率が閾値よりも小さい（解像度が高い）場合には、データの補間は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行う画像処理装置を主要な特徴とする。
請求項１５記載の発明は、請求項１２、１３の画像処理装置において、データの補間方式は、読み出しデータ縮小率よりも縮小率の高い縮小率１／ｎの低解像度データで行う方式、もしくは読み出しデータ縮小率よりも縮小率の低い縮小率１／ｎの高解像度データで行う方式の何れか一方の方式をユーザーが選択可能としたことを特徴とする。
【発明の効果】
【０００６】
本発明では、画像データを受信するビテオインターフェースと、画像データを格納するための画像メモリと、画像メモリにライト・リードする制御手段と、画像メモリから画像を密度変換して読み出す機能を持ったホストＰＣインターフェースとを備えた画像処理装置において、制御手段は、ビテオインターフェースより受信した画像データを画素単位で並び替えを行って画像メモリに格納する機能を有するので、所期の目的を達成することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態について説明する。
図１は本発明の実施形態に係る画像処理装置の概略構成図である。図１において、ホストＰＣ１０は、本発明の画像処理装置２０に対して各種設定を行ったり、画像処理装置２０より画像データを取り込んで画像表示を行う。また、ターゲット機器３０は画像処理装置２０のビデオインターフェースに接続されるもので、主に複写機、スキャナ、プリンタ、その他の画像機器である。
画像処理装置２０は、ホストＰＣインターフェース２１、制御回路２２、ビデオインターフェース２３、画像メモリ２４を備える。ターゲット機器３０から入力されるビデオデータ（画像データ）を、ビデオインターフェース２３を介して取り込んで画像メモリ２４へ順次書き込んでいき、また、取り込んだ画像データを読み出してホストＰＣインターフェース２１を介してホストＰＣ１０へ送信する。このときビデオインターフェース制御、ホストＰＣインターフェース制御、及び画像メモリ制御は、制御回路２２が行う。
図２は図１に示す制御回路の構成図である。ここで制御回路２２について、図２を元に説明する。制御回路２２は、ホストＰＣ１０と通信を行うホストＰＣインターフェース部２２９と、本画像処理装置２０が動作する上で必要な各種モードがホストＰＣ１０より設定される内部レジスタ２２０と、画像機器（ターゲット機器３０）より順次送信される画像データを受け取るビデオインターフェース部２２１と、ビデオインターフェース部２２１で取り込んだ画像データを画像メモリ２４に書き込む際に、画像データの並び替えを行うためのメモリライトアドレス変換回路２２２とを備えている。
また同様に、ビデオからのメモリライトデータをいったんバッファリングし、メモリライトアドレス変換回路２２２で変換されたアドレスに対して順次読み出しが行われるトグルメモリ２２３と、画像メモリ２４へ画像データを書き込むタイミングを制御するビデオＤＭＡコントローラ２２４と、ビデオ画像のメモリライトＤＭＡ動作とホストＰＣ１０からのメモリリードＤＭＡ動作をアービトレーションして画像メモリ２４に対してメモリライト動作、またはメモリリード動作を行うメモリコントローラ２２５とを備えている。
また同様に、ホストＰＣ１０からのメモリリードタイミングを制御するホストＤＭＡコントローラ２２６と、画像メモリ２４から読み出したリードデータの並び替えを行うためのアドレス変換回路２２７と、及びメモリからリードされたデータをいったんバッファリングし、アドレス変換回路２２７で変換されたアドレスに対して順次読み出しが行われるトグルメモリ２２８とを備えている。
ビデオインターフェース部２２１から取り込んだ画像データを並べ替えて画像メモリ２４に格納するためのメモリライトアドレス変換回路２２２は、少なくとも並べ替えを行う画素分のラインメモリを２本持ち、一方のラインメモリがビデオデータを書き込んでいる間に、他方のラインメモリをアドレス変換後のアドレス順で読み出しを行うことで画素の並べ替えを行っている。
【実施例１】
【０００８】
図３は従来のメモリマップ（１）と実施例１のメモリマップ（２）を対比して示す図である。ここで実施例１での画素の並べ替えを図３の例で説明する。図３の例では、１画素＝８ビットデータ、メモリのデータバス幅＝３２ビットで構成している。この場合、１メモリアドレスに４画素分のデータが格納されることになる。
このような環境において、メモリ上のデータを読み出して２５％縮小データを生成する場合、（１）の従来のメモリマップでは、１メモリアドレスで連続する４画素分を読み出してしまうため、縮小データとして必要な０、４、８、Ｃ、１０、・・・画素のみを読み出すことができず、不要な３画素分を捨てることになる上、不要なデータを読み出していることでメモリ読み出し時間が大幅に増大してしまうことになる。
（２）の実施例１のメモリマップを参照すると、まず、２５％縮小データのみ４画素を１メモリアドレスに配置するようにしていることで、２５％縮小時には必要な画素データのみが格納されているメモリアドレス（４ｎ番地；ｎ＝整数）を読み出すことで、無駄なメモリデータの読み出しを行うことがなくなり、大変効率よく縮小データの読み出しを行うことができる。
また、このメモリマッピングにおいて、縮小率が１２．５％データの読み出しを行いたければ、８ｎ番地のメモリアドレスを読み出していけばよいし、また縮小率が５０％データの読み出しを行いたければ、２ｎ番地のデータを読み出していけば、無駄なデータを読み出すことはない。
【実施例２】
【０００９】
図４は実施例２のメモリマップを示す図である。実施例２での画素の並べ替えを図４の例で説明する。実施例１では、前述したように５０％縮小時には、メモリアドレス２ｎ番地を読み出すメモリマップとなっているが、ソフトウェアがアクセスするに当たっては、このような飛び飛びのアドレスよりも連続アドレスの方が都合のよい場合がある。
すなわち、実施例２では、図４のごとく、低解像度データの次に順次高解像度データをアドレッシングするメモリマッピングとした。このようにすれば、５０％縮小時には、メモリアドレス０番地→１番地、４番地→５番地というように連続アドレスをアクセスできる。
【実施例３】
【００１０】
図５は実施例３のメモリマップを示す図である。実施例３では、画像メモリがバーストアクセスできる場合にも対応しており、図５のごとくのメモリマッピングとなる。これにより、バースト単位毎に同一解像度データでメモリを構成するため、１回のバーストメモリアクセスで同一縮小率に必要なデータのみを読み出すことが可能となる。
【実施例４】
【００１１】
図６は実施例４のメモリマップを示す図である。実施例４では、画像メモリ全体を縮小率単位で領域分けし、それぞれの領域に同一縮小率データをマッピングするものである。
さて、実施例１〜４において、縮小データを効率よくメモリから読み出すことが可能となったが、これらの読み出しデータを表示するにあたっては、ビデオインターフェース２３より取り込んだ画素順に並べておく必要がある。しかし、メモリマッピングを行う基準となった縮小率（図３から図６では２５％）の場合には、読み出しメモリアドレス順でビデオインターフェース２３より取り込んだ画素順に並んでいるが、それ以外の縮小率では並んでいない。
例えば、図４を参照して、５０％縮小データを読み出す場合には、０番地、１番地、４番地、５番地・・・と読み出していくが、０番地には、０、４、８、Ｃ画素、１番地は、２、６、Ａ、Ｅ画素が格納されている。これをホストＰＣ１０が表示を行うために必要なデータの並び方である、０，２，４，６，８，Ａ，Ｃ，Ｅ・・・と並び替えることを行う。
本並び替えは、ルックアップテーブル等を用いたハードウェアロジックによるデータ変換回路で実現することができ、また、読み出したデータをソフトウェアでバッファリングして、これを並び替える方法でも実現可能である。
上記においては、縮小率が（１／２ｎ）×１００％である場合について言及しているが、これ以外の縮小率の場合については、メモリからの読み出し時に画像データの補間を行うことで実現できる。
【００１２】
データの補間を実現するに当たっては、ハードウェアで補間して実現する方式と、ソフトウェアでデータのバッファリングを行って実現する方式とがある。補間方式は、より低解像度データを使用して補間する方式と、より高解像度データを使用して補完する方式とがあり、以下これを説明する。
図７は第１のデータ補間方式を示す図である。例えば縮小率３／８のデータを補間する場合、これより低解像度データである１／４縮小データを拡大処理することで実現する。
図８は第２のデータ補間方式を示す図である。例えば縮小率３／８のデータを補間する場合、これより高解像度データである１／２縮小データを間引くことで実現する。
図７に示す第１のデータ補間方式の場合は、低解像度の画像を拡大しているため画質は落ちるが、メモリ読み出し回数が減る分性能はよくなる。逆に図８に示す第２のデータ補間方式の場合は、高解像度の画像から間引きを行うため画質はよくなるが、メモリ読み出し回数がその分増えるため、メモリ読み出し性能は落ちるという相反する特徴を持っている。
本発明の目的は、メモリに画像データの書込みを行いつつ、その縮小画像データをリアルタイムに読み出して表示を行うことであるが、高解像度であればあるほどメモリ読み出し回数が増えて表示が間に合わなくなる恐れがある。
よって、縮小率がある閾値よりも大きい（解像度が低い）場合には、表示性能に余裕があるので、この場合には画質重視である、図８に示す第２のデータ補間方式で補間を行い、逆に縮小率がある閾値よりも小さい（解像度が高い）場合には、表示性能に余裕がないので、この場合には性能重視である、図７に示す第１のデータ補間方式で補間を行うよう切り替えることができる。また、表示においてはホストＰＣ１０の性能にも関わる部分であり、ユーザーの指定によって補間方法を切り替えることができるようにする。
【００１３】
本発明においては、メモリにはデータを予め表示動作に必要なデータのみを読み出せるよう格納しているので、縮小表示時には表示に使用しない無駄なデータの読み出し動作を行うことがなく、表示のためのメモリ読み出しが最小になり、画像入力スピードに対して表示スピードが十分間に合うことになる。
また、縮小率が１／２ｎ倍、１／２ｎ−１倍の画像データを連続アドレスに配置しているため、データの読み出しに指定するアドレスが連続アドレスの先頭アドレスのみでソフトウェアを構成でき、ソフトウェアの簡単化を図ることができる。
また、１回のバーストアクセスで同一縮小率データがすべて読み出せるようにしたことで、メモリのバースト機能を最大限に引き出してメモリ読み出し性能を最大限に向上させることができる。
また、同一縮小率データを縮小率毎に分割したメモリ領域に割り当てることで、解像度の低いデータから順番に表示データとして使用する場合にも向いたメモリ格納方式が可能となる。
また、メモリから読み出したデータを、メモリに格納する時の並び替え前の画素順に並び替えることで、表示を行うのに最適なデータの並びにすることができる。
また、メモリから読み出したデータの並び替えは、ルックアップテーブルやアドレス変換デコーダ等のハードウェアロジックで実現することで、ソフトウェアにデータ並び替えの機能を持たせる必要がない。
また、メモリから読み出したデータの並び替えは、ソフトウェアが行うことで、専用のハードウェアロジックの追加をせずに本機能を実現できる。
【００１４】
また、縮小率が１／２ｎ×１００％以外の縮小率の際には１／２ｎ×１００％縮小データより補間を行うので、任意の縮小率にも対応できる。
また、データの補間は、ハードウェアロジックで実現するのでソフトウェアにデータ補間機能を持たせる必要がない。
また、データの補間は、ソフトウェアで実現するので専用のハードウェアロジックの追加をせずに本機能を実現できる。
また、任意の縮小率におけるデータの補間は、これより縮小率の高い低解像度の縮小率１／２ｎ×１００％のデータを使用するので、データの読み出し量は縮小率１／２ｎ×１００％の時と同一となり、メモリアクセス時間をより小さくできる。
また、任意の縮小率におけるデータの補間は、これより縮小率の低い高解像度の縮小率１／２ｎ×１００％のデータを使用するので、表示画像の画質を向上することができる。
また、縮小率がある閾値より低い（解像度が高い）場合には、任意の縮小率におけるデータの補間は、これより縮小率の高い低解像度の縮小率１／２ｎ×１００％のデータを使用することで、より少ないメモリアクセス回数で処理できる。また、縮小率がある閾値より高い（解像度が低い）場合には、任意の縮小率におけるデータの補間は、これより縮小率の低い高解像度の縮小率１／２ｎ×１００％のデータを使用することで画質を向上できる。すなわち、表示スピードが間に合う時には、常に解像度の高いデータを使用してデータ補間が可能になる。
また、データ補間方式の切り替えはユーザーが設定できるので、本装置を動作させて表示画像データの確認後に補間方式設定を変更することができ、使い勝手のよいものとなる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る画像処理装置の概略構成図。
【図２】図１に示す制御回路の構成図。
【図３】従来のメモリマップ（１）と実施例１のメモリマップ（２）を対比して示す図。
【図４】実施例２のメモリマップを示す図。
【図５】実施例４のメモリマップを示す図。
【図６】実施例４のメモリマップを示す図。
【図７】第１のデータ補間方式を示す図。
【図８】第２のデータ補間方式を示す図。
【符号の説明】
【００１６】
１０  ホストＰＣ
２０  画像処理回路
２１  ホストＰＣインターフェース
２２  制御回路（制御手段）
２３  ビデオインターフェース
２４  画像メモリ
３０  ターゲット機器
【図１】
2005210534.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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