(57)【要約】【課題】  活線挿抜対策ありのＩ／Ｏセルと対策なしのＩ／Ｏセルとが混在し、且つ各Ｉ／Ｏセルに２重ウェル構造を採用した場合でも、小さな面積に多数のＩ／Ｏセルをレイアウト可能な半導体装置を提供する。【解決手段】  活線挿抜対策なしのＩ／Ｏセル（１００ｃ）と、活線挿抜対策ありのＩ／Ｏセル（１００ａ）とが混在する半導体装置において、活線挿抜対策ありのＩ／Ｏセル（１００ａ）をグループ化して配置するとともに、このグループ化されたＩ／Ｏセル（１００ａ）間ではディープＮ形ウェル（T-Well）を共通化するとともに、活線挿抜対策ありのＩ／Ｏセル（１００ａ）と対策なしのＩ／Ｏセル（１００ｃ）とが隣り合う部分についてはディープＮ形ウェル（T-Well）を分離させて形成する。【選択図】        図２
2005079221.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体基板に第２導電形のウェルが形成され、この第２導電形のウェルに出力ＭＯＳトランジスタのドレイン又はＰＮ接合型保護ダイオードのアノードもしくはカソードとなる第１導電形の拡散領域が形成され、この第１導電形の拡散領域が外部信号を入出力する外部接続端子と接続されてなる入出力回路が複数形成された半導体装置であって、
上記複数の入出力回路には、
入出力回路に電源電圧の供給がなく且つ外部接続端子に高電位の電圧が印加されたときに上記第１導電形の拡散領域を介して外部接続端子から電源電圧端子への電流パスが形成される第１形態の入出力回路と、
上記電源電圧の供給がなく且つ外部接続端子に高電位の電圧が印加されたときに上記第１導電形の拡散領域を介して外部接続端子から電源電圧端子への電流パスが形成されない第２形態の入出力回路とが含まれ、
複数の上記第２形態の入出力回路が連続して形成された共通の第２導電形のウェルに形成されていることを特徴とする半導体装置。
【請求項２】
上記第２導電形のウェルは、半導体基板の第１の深さまで不純物が拡散されてなる第１ウェルと、該第１ウェル内に上記第１の深さよりも浅い第２の深さまで不純物が拡散されてなる第２ウェルとから構成され、
上記第１ウェルが連続することで上記複数の入出力回路の素子の共通ウェルとされていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記共通の第２導電形のウェルが１つの半導体基板上に複数個設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記第２形態の入出力回路は、上記第１導電形の拡散領域を端子とするとともに、上記第２導電形のウェルに給電用の配線が接続されていないフローティングウェル型の素子により構成されていることを特徴とする請求項１〜３の何れかに記載の半導体装置。
【請求項５】
上記第２形態の入出力回路は、上記電源電圧端子と上記第２導電形のウェルとの間に、電源電圧が供給されたときにオン状態にされ電源電圧が供給されないときにオフ状態にされるトランジスタを有することを特徴とする請求項１〜３の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置のＩ／Ｏ技術に関し、システムの電源を落とさずに挿抜可能なモジュールに搭載される半導体装置に利用して有用な技術に関する。
【背景技術】
【０００２】
例えば、メインフレーム（大形電子計算機）の保守点検の際に、メインフレームを構成する個々のモジュールをシステムの電源を落とすことなくシステムから抜き挿しするいわゆる活線挿抜を行うことがある。そして、このような活線挿抜の際、モジュールに搭載されたＬＳＩ（半導体装置）では、電源供給が停止された状態で外部から入出力端子へハイレベル信号が入力されることがある。これは、モジュールをシステムから抜き挿しする際に、電源ピンと信号ピンとが予測不能な順番で接続されるからである。
【０００３】
モジュールに搭載されたＬＳＩであって活線挿抜の対策をしていないＩ／Ｏ回路を有するＬＳＩのＩ／Ｏ回路では、図９のチップ断面図に示すように、電源電圧ＶＤＤが０Ｖの状態で入出力パッド２０にハイレベル（例えば５Ｖ）の電圧が印加された場合、Ｐチャネル形の出力ＭＯＳトランジスタＱ１（図９ではソースが省略されている）のドレイン１２１ｄとＮ形ウェルN-Wellとの間に順方向電圧が生じて、当該ドレイン１２１ｄから電源電圧ＶＤＤの端子へ電流が流れてしまう。そして、このときのキャリアがＮ形ウェルN-Wellから基板P-SUBを介して入力回路のプリバッファ２２や内部論理を構成するＣＭＯＳ回路へと拡散し、電源電圧ＶＤＤが供給されたときにこれらのＣＭＯＳ回路でラッチアップが生じる恐れがある。
【０００４】
そこで、従来、活線挿抜の対策として、図１０のチップ断面図に示すように、Ｐチャネル形の出力ＭＯＳトランジスタＱ１を、そのＮ形ウェルN-Wellに給電を行わないフローティングウェル構造にしたり、また、図６の回路図に示すように、制御ＭＯＳトランジスタＱ２７，Ｑ２８やウェル給電用のＭＯＳトランジスタＱ２９を設けて、電源電圧ＶＤＤの供給時にのみＰチャネル形ＭＯＳトランジスタＱ２１，Ｑ２５のＮ形ウェルN-Wellに給電を行い、電源電圧ＶＤＤの非供給時にはＰチャネル形ＭＯＳトランジスタＱ２１，Ｑ２５のＮ形ウェルN-Wellから電源電圧ＶＤＤの端子が切断されてフローティングウェル構造と同じになるようにした回路構成を適用していた。
【０００５】
また、近年、半導体集積回路の各素子のノイズ耐性を向上する目的で、出力ＭＯＳトランジスタや保護ダイオードのウェルを、基板の深い位置まで不純物イオンを拡散させてなるディープＮ形ウェルと、このディープＮ形ウェルの上層に形成されるウェルと２重構造とする技術が利用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
現在、多数の外部接続端子を必要とする半導体装置では、Ｉ／Ｏ回路は周縁部など半導体チップの限られた範囲に設けられることから、個々のＩ／Ｏ回路の間隔を余り大きくとることが出来ないのが実情である。たとえば、１０００個のＩ／Ｏ回路を搭載する場合、Ｉ／Ｏ回路のサイズは４０〜５０μｍ程度にする必要がある。
【０００７】
さらに、回路素子のウェルを２重構造にした場合、上層のＮ形ウェルよりもディープＮ形ウェルの拡散領域の面積は大きくする必要があり、また、ディープＮ形ウェルは深い範囲までイオンを拡散させるため、隣り合う２つのウェル領域をそれぞれ分離独立させるには例えば１０μｍ程度の距離を開けて形成する必要がある。通常の１重構造のウェルであれば２個を分離独立させるのに例えば２．０μｍ程度の間隔を開ければ良いので、２重構造のウェルを互いに分離独立させるには、１重構造のウェルと比較して、５倍程度の距離が必要となる。このため、１重構造のウェルのＩ／Ｏ回路と比較すると、レイアウトできるトランジスタのサイズが小さくなり、所望の性能を達成するのが困難となる。
【０００８】
上記のことから、２重ウェル構造をＩ／Ｏ回路に適用する場合、隣り合うＩ／Ｏセル間でディープＮ形ウェルを共有にすることが考えられるが、複数のＩ／Ｏセルの中に活線挿抜の対策がされているＩ／Ｏセルと、活線挿抜の対策がされていないＩ／Ｏセルとが混在している場合、それらのＩ／Ｏセル間でディープＮ形ウェルを共有させると、本来活線挿抜の対策がされているＩ／Ｏセルでも活線挿抜対策の効果がなくなってしまうという問題が生じる。なぜなら、例えば図１０の活線挿抜対策ありのＩ／Ｏセルでは、フローティングウェル構造により入出力パッド２０が接続されるＰ形拡散領域１２１ｄから活線挿抜時に電流が流れないようになっているが、ディープＮ形ウェルを共有にすることで、このウェルを介して活線挿抜対策なしのＩ／Ｏセルに電流が流れてしまうからである。
【０００９】
一方、全てのＩ／ＯセルについてディープＮ形ウェルを分離独立させたのでは、各Ｉ／Ｏセルの間隔が大きくなりすぎてしまい、多数のＩ／Ｏセルをレイアウトすることができなくなるという問題がある。
【００１０】
この発明の目的は、全Ｉ／ＯセルについてディープＮ形ウェルを共通に形成した場合と比較して、ほぼ同数のＩ／Ｏセルをレイアウトすることが出来るとともに、活線挿抜対策ありのＩ／Ｏセルと対策なしのＩ／Ｏセルとが混在している場合でも、対策ありのＩ／Ｏセルはそのまま効果を発揮することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、活線挿抜対策なしのＩ／Ｏセル（すなわち、電源電圧の供給がなく且つ外部接続端子にハイレベルの信号が入力されたときにＰ形拡散領域を介して外部接続端子から電源電圧の端子へ電流が流れる電流パスを有するＩ／Ｏセル）と、活線挿抜対策ありのＩ／Ｏセル（すなわち上記電源電圧の供給がなく且つ外部接続端子にハイレベルの信号が入力されたときに上記Ｐ形拡散領域を介して外部接続端子から電源電圧の端子へ電流が流れる電流パスを有さないＩ／Ｏセル）とが混在する半導体装置において、活線挿抜対策ありのＩ／Ｏセルをグループ化して並べて配置するとともに、このグループ化されたＩ／Ｏセル間ではディープＮ形ウェルを共通化するとともに、活線挿抜対策ありのＩ／Ｏセルと対策なしのＩ／Ｏセルとが隣り合う部分についてはディープＮ形ウェルを分離させるようにしたものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、活線挿抜対策ありのＩ／Ｏセルと対策なしのＩ／Ｏセルとが混在する半導体装置において、外部接続端子と配線接続されているＰ形拡散領域を端子として持つ回路素子において、対策ありのＩ／Ｏ回路と対策なしのＩ／Ｏ回路とでＮ形ウェルが互いに分離されているので、対策有りのＩ／Ｏ回路はその効果をそのまま発揮することが出来る。一方、活線挿抜対策ありのＩ／Ｏセルはグループ化されてＮ形ウェルを結合させているので、Ｎ形ウェルを分離する領域は１〜２箇所まで少なくすることが出来る。それゆえ、同一の面積にレイアウト可能なＩ／Ｏセルの個数もほとんど少なくならない。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図１〜図８の図面に基づいて説明する。
図１は、本発明の実施例の半導体装置を示すレイアウト図である。
この実施例の半導体装置１０は、例えばメインフレームの一つの機能を担うモジュールボードに搭載されるＬＳＩであり、各種機能を実現する内部回路を囲むように、その周縁部分に外部との信号をやり取りする多数（例えば１０００個）のＩ／Ｏセルが形成されている。このＩ／Ｏセル群１１は、半導体装置１０の４つの各辺に沿ってそれぞれ列をなして形成されている。
【００１４】
この半導体装置１０は、メインフレームに対して活線挿抜可能なモジュールボードに搭載されることが想定されており、そのため、半導体装置１０のＩ／Ｏセル群１１には活線挿抜の対策の施されたＩ／Ｏセル群１１Ａ，１１Ｂが含まれている。
【００１５】
一般に、モジュールボードを活線挿抜可能とする場合、このモジュールボードに搭載されるＬＳＩの複数のＩ／Ｏセルのうち、モジュールボードの外部接続端子に直結されるＩ／Ｏセルについては活線挿抜の対策をする必要があるが、モジュールボード内の他のＬＳＩや他のＩＣに接続されるＩ／Ｏセルについては活線挿抜の対策をしなくても良い。なぜなら、活線挿抜の際、モジュールボードの電源供給が停止されたときには、モジュールボードの外部接続端子にはハイレベルの電圧が印加されることがあるが、モジュールボード内の他のＬＳＩやＩＣからは電源供給が停止されているためハイレベルの信号が出力されないからである。つまり、モジュールボード内の他のＬＳＩや他のＩＣに接続されるＩ／Ｏセルには電源電圧が供給されてからハイレベルの信号が印加される。
【００１６】
この実施例の半導体集積回路１０では、上記活線挿抜の対策がされたＩ／Ｏセル群１１Ａ，１１Ｂにより、例えばモジュールボードの外部接続端子に直結される２系統のＩ／Ｏポートが形成されている。このうち、一方のＩ／Ｏセル群１１Ａは例えば６４ビット分のＩ／Ｏセルからなり、もう一方のＩ／Ｏセル群１１Ｂは例えば８ビット分のＩ／Ｏセルからなり、それぞれがグループ化されてレイアウトされている。他のＩ／Ｏセル群１１Ｃは活線挿抜の対策がなされていないＩ／Ｏセルの集まりである。
【００１７】
図２には、活線挿抜対策ありのＩ／Ｏセル群１１Ａと対策なしのＩ／Ｏセル群１１Ｃとの接続部分を拡大したレイアウト図を示す。また、図３には活線挿抜対策なしのＩ／Ｏ回路のチップ断面図を、図４には活線挿抜対策ありのＩ／Ｏ回路のチップ断面図を、それぞれ示す。
【００１８】
この実施例のＩ／Ｏ回路は、回路図は省略するが、電源電圧ＶＤＤ−ＶＳＳの間にＰチャネル形の出力ＭＯＳトランジスタＱ１とＮチャネル形の出力ＭＯＳトランジスタＱ２とが直列に接続され、その接続ノードＮ１が外部接続端子となる入出力パッド２０に配線接続された出力回路と、ゲート端子がともに外部接続端子に配線接続されたＰチャネル形ＭＯＳトランジスタＱ１１とＮチャネル形ＭＯＳトランジスタＱ１２からなるインバータタイプの入力回路としてのプリバッファ２２を有するものである。
【００１９】
図３と図４に示すように、Ｐチャネル形の出力ＭＯＳトランジスタＱ１と、Ｎチャネル形の出力ＭＯＳトランジスタＱ２とは、入出力パッド２０に電源電圧ＶＤＤ−ＶＳＳより大きな電圧が印加された場合に、それらをドレイン端子１２１ｄ，１２３ｄからウェルN-Well，P-Wellを通してソース端子（電源電圧端子）１２１ｓ，１２３ｓへ逃がす保護ダイオードとしての機能を兼ねたものとなっている。
【００２０】
図２において、１点鎖線で囲まれた個々のセル１００ａは活線挿抜対策ありの１個のＩ／Ｏセルを、１点鎖線で囲まれたセル１００ｃは活線挿抜対策無しの１個のＩ／Ｏセルを、それぞれ示している。
【００２１】
図２と図３に示すように、活線挿抜対策なしのＩ／Ｏセル１００ｃは、半導体チップの外周側から順に、外部接続端子となる入出力パッド２０、Ｐチャネル形の出力ＭＯＳトランジスタＱ１、Ｎチャネル形の出力ＭＯＳトランジスタＱ２、プリバッファ２２を構成するＰチャネル形ＭＯＳトランジスタＱ１１とＮチャネル形ＭＯＳトランジスタＱ１２とが一列に並んで形成されている。
【００２２】
Ｉ／Ｏセル１００ｃを構成する出力ＭＯＳトランジスタＱ１，Ｑ２とプリバッファ２２には、それぞれ分離されたディープＮ形ウェルT-Wellが形成されている。そして、このディープＮ形ウェルT-Wellの内側にＮ形ウェルN-WellとＰ形ウェルP-Wellがそれぞれ形成され、これらのウェルN-Well，P-Wellの内側にトランジスタのソース・ドレインとなる拡散領域１２１ｄ，１２１ｓ，１２３ｄ，１２３ｓ，１２４ｄ，１２４ｓ，１２６ｄ，１２６ｓが、その上方に図示しない絶縁膜を介してゲート電極Ｇ１〜Ｇ４や配線が形成されている。
【００２３】
また、各ウェルN-Well，P-WellとＮチャネル形の出力ＭＯＳトランジスタＱ２のディープＮ形ウェルT-Wellには、ウェル給電用の拡散領域１１１〜１１５が形成され、それぞれ電源電圧ＶＤＤ，ＶＳＳの給電用の配線が接続されている。なお、図２において、これらウェル給電用の拡散領域１１１〜１１５は省略している。これらの拡散領域１１１〜１１５は、各ウェルの周縁に沿って中央を取り囲むように形成される。
【００２４】
一方、活線挿抜対策ありのＩ／Ｏセル１００ａは、図２と図４に示すように、図３の活線対策なしのＩ／Ｏセル１００ｃから出力ＭＯＳトランジスタＱ１のウェルN-Wellに給電する配線を無くして、出力ＭＯＳトランジスタＱ１をフローティングウェル構造としたものである。このような出力ＭＯＳトランジスタＱ１を備えた出力回路によれば、ウェル給電を行うものと比べてウェル電圧に応じて動作特性がやや変動するものの、回路の動作としては所望の論理動作を得ることが出来る。
【００２５】
図２に示すように、上記のように形成されたＩ／Ｏセル１００ａ，１００ｃは、半導体チップの周縁部分という限られたスペースに多数設ける必要があることから、隣り合う２個のＩ／Ｏセル間でディープＮ形ウェルT-Wellを分離させずに共通化している。但し、活線挿抜対策ありのＩ／Ｏセル１００ａと対策なしのＩ／Ｏセル１００ｃとの間では、ディープＮ形ウェルT-Wellを共通化させずに分離して形成している。
【００２６】
そのため、活線挿抜対策ありのＩ／Ｏセル群１１Ａと対策なしのＩ／Ｏセル群１１Ｃとの間に、ディープＮ形ウェルT-Wellを分離させるためやや大きな間隔（例えば１個のＩ／Ｏセル分の間隔）を設けて分離領域としているが、活線挿抜対策ありのＩ／Ｏセル群１１Ａがグループ化されており、分離領域を設ける箇所はグループ化されたＩ／Ｏセル群１１Ａ，１１Ｂの端だけとなっているため、この領域によりＩ／Ｏセルを形成することが可能な個数の減少、或いはレイアウト面積のロスは僅かなものとなる。
【００２７】
さらに、この実施例の半導体装置１０では、この分離領域に電源電圧ＶＤＤ，ＶＳＳを入力する電源用入出力パッド２０Ａと図示略の配線を設け、この分離領域を電源電圧入力用のセル２００としている。このように拡散領域に依存しない電源用のセルを配置することで、分離領域が有効に活用されて、レイアウト上の無駄が完全に省かれている。
【００２８】
以上のように、この実施例の半導体装置１０によれば、モジュールボードの外部接続端子と直結されるＩ／Ｏセル１００ａについては、Ｐチャネル形出力ＭＯＳトランジスタＱ１をフローティングウェル型とすることて、モジュールボードを活線挿抜する際、電源電圧ＶＤＤが０Ｖで上記Ｉ／Ｏセル１００ａの入出力パッド２０にハイレベルの信号が入力された場合でも、該出力ＭＯＳトランジスタＱ１から電源電圧ＶＤＤの端子へキャリアが移動することがなく、それゆえ、基板P-SUBを介してキャリアが他のＣＭＯＳ回路に拡散してしまうのを回避し、それにより活線挿抜時のラッチアップの発生を防止している。
【００２９】
また、同じモジュールボード上の他のＬＳＩやＩＣなどに接続される半導体装置１０のＩ／Ｏセル１００ｃについては、活線挿抜の対策の施されていない通常のＩ／Ｏ回路を適用しているので、信号の入出力特性を最適にしたＩ／Ｏ回路を採用することが出来る。
【００３０】
さらに、活線挿抜対策ありのＩ／Ｏセル１００ａも対策なしのＩ／Ｏセル１００ｃも、各構成素子がディープＮ形ウェルを備えた構造とされ、ノイズによるラッチアップの発生が一様に低減されるなどノイズ耐性の向上が図られている。
【００３１】
加えて、活線挿抜対策ありのＩ／Ｏセル１００ａはグループ化されて、隣合うＩ／Ｏセル１００ａで同じ回路素子についてはディープＮ形ウェルを独立分離させずに共通化しているため、ディープＮ形ウェルを独立分離させた構成と比較して、各Ｉ／Ｏセル１００ａ間の間隔を小さくすることが出来る。従って、限られたスペースに多くのＩ／Ｏセル１００ａを形成することが可能である。
【００３２】
また、活線挿抜対策ありのＩ／Ｏセル１００ａと対策なしのＩ／Ｏセル１００ｃとでは、ディープＮ形ウェルを独立分離させる必要があることから活線挿抜対策ありのＩ／Ｏセル群１１Ａ，１１Ｂや対策なしのＩ／Ｏセル群１１Ｃとの間に分離領域を設けているが、活線挿抜対策ありのＩ／Ｏセル１００ａがグループ化されているため、この分離領域が必要な箇所は非常に少なくなり、さらに、この分離領域を利用して電源電圧の供給を受ける電源電圧入力用のセルが形成されているので、レイアウト的な無駄がほとんど省かれている。
【００３３】
［第２実施例］
この第２実施例の半導体装置は活線挿抜対策ありのＩ／Ｏ回路として制御スイッチ式のＩ／Ｏ回路を適用したものである。
図５には、この制御スイッチ式のＩ／Ｏセルを示すチップ断面図を、図６にはその回路図を示す。
【００３４】
制御スイッチ式のＩ／Ｏセル（Ｉ／Ｏ回路）１００ｅは、内部回路により生成された信号IN_Pcontrol，IN_Ncontrolに基づき出力信号を生成する出力ＭＯＳトランジスタＱ２１，Ｑ２２と、活線挿抜時に内部信号IN_Pcontrolを遮断する伝送トランジスタＱ２３，Ｑ２４と、活線挿抜時にＰチャネル形の出力ＭＯＳトランジスタＱ２１の状態を制御する出力ＰＭＯＳ制御用のＭＯＳトランジスタＱ２５と、活線挿抜時に制御用のＭＯＳトランジスタＱ２５のソース端子に入出力パッド２０の電位を供給するチャージ用ＭＯＳトランジスタＱ２６と、通常使用時にＰチャネル形の各ＭＯＳトランジスタＱ２１，Ｑ２４〜Ｑ２７のウェルやソースに電源電圧ＶＤＤを供給する給電用ＭＯＳトランジスタＱ２９と、活線挿抜時にこの給電用ＭＯＳトランジスタＱ２９の状態を制御する制御ＭＯＳトランジスタＱ２７，Ｑ２８等から構成されるものである。
【００３５】
図７には、上記制御スイッチ式のＩ／Ｏ回路の通常動作時の説明図を示す。同図中、２点鎖線により電源電圧ＶＤＤの供給される配線を、点線により入出力パッド２０と等電位になる配線を、それぞれ示している。
【００３６】
電源電圧ＶＤＤが供給されている通常使用時においては、同図に示すように、Ｉ／Ｏ回路１００ｅに設けられた制御ＭＯＳトランジスタＱ２７，Ｑ２８により給電用ＭＯＳトランジスタＱ２９がオンされて、Ｐチャネル形の出力ＭＯＳトランジスタＱ２１のウェル等に電源電圧ＶＤＤが供給される。そして、それにより出力ＭＯＳトランジスタＱ２１，Ｑ２２は通常の特性で出力動作を行う。
【００３７】
図８には、上記制御スイッチ式のＩ／Ｏ回路の活線挿抜時の説明図を示す。同図中、点線により入出力パッド２０からハイレベルの電圧が印加される配線を示している。
【００３８】
一方、電源電圧ＶＤＤの供給が断たれる活線挿抜時においては、入出力パッド２０に外部からハイレベル（ＶＤＤ）の電圧が印加された場合、制御ＭＯＳトランジスタＱ２７，Ｑ２８により給電用ＭＯＳトランジスタＱ２９がオフされているので、Ｐチャネル形の出力ＭＯＳトランジスタＱ２１のウェルから電源電圧ＶＤＤの端子へとつながる電流パスが切断され、入出力パッド２０から電源電圧ＶＤＤの端子へ電流が流れず、それにより活線挿抜が行われてもラッチアップが生じないようになっている。
【００３９】
この実施例の制御スイッチ式のＩ／Ｏ回路１００ｅは、さらに、図５に示すように、Ｐチャネル形のＭＯＳトランジスタＱ２１，Ｑ２４〜Ｑ２７，Ｑ２９のＮ形ウェルN-Wellをそれより深いディープＮ形ウェルT-Wellで囲った構成になっている。そして、この２重ウェル構造により、外部信号のノイズに起因して発生するラッチアップを防ぐと云ったノイズ耐性が向上されている。
【００４０】
そして、このような２重ウェル構造を採用した制御スイッチ式のＩ／Ｏセル１００ｅについても、第１の実施例のフローティングウェル形態のＩ／Ｏセル１００ａと同様に、例えばａバイト（ａは自然数）分にグループ化して一列に並べてレイアウトするとともに、このグループ化した複数のＩ／Ｏセル１００ｅについてはディープＮ形ウェルT-Wellを共通化させ、グループ化されてない他のＩ／Ｏセルとはセル間隔を離してディープＮ形ウェルT-Wellを分離するように形成されている（参考図１，図２）。
【００４１】
以上のように、この実施例の半導体装置によっても、活線挿抜の対策のある制御スイッチ式のＩ／Ｏセル１００ｅはその機能を発揮しつつ、各Ｉ／Ｏセルのレイアウト上の間隔を狭めて同じレイアウト面積に多数のＩ／Ｏセルを形成することが可能なようになっている。
【００４２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、ディープＮ形ウェルT-Wellを共通にするＩ／Ｏセルのグループの分け方としては、実施例のように活線挿抜の対策の有無だけでなく、入出力信号の仕様により、信号仕様が同じものを同一グループとし、信号仕様の異なるものは別のグループとしてディープＮ形ウェルT-Wellを分離するようにしても良い。
【００４３】
また、上記実施例では、図２に示すように、Ｎチャネル形の出力ＭＯＳトランジスタＱ２やプリバッファ２２のＭＯＳトランジスタＱ１１，Ｑ１２についても、異なるグループ間でディープＮ形ウェルT-Wellを分離させているが、このディープＮ形ウェルT-Wellについては異なるグループ間で結合するように形成しても良い。
【００４４】
また、実施例では、図２の分離領域に電源電圧を外部から受ける電源セルを設けた最良な形態を示したが、電源セルは別に設けて分離領域には何も形成しないようにしても良い。
【００４５】
また、実施例では、第１導電形としてＰ形を、第２導電形としてＮ形を当てはめて説明したが、電源電圧や信号のレベルを実施例の場合と逆にした場合には、第１導電形としてＮ形を、第２導電形としてＰ形を当てはめることで同様の構成を実現することが出来る。
【００４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメインフレームのモジュールボードに搭載されるＬＳＩについて説明したが、この発明はそれに限定されるものでなく、例えば、IEEE（米国電気電子技術者協会）1394のインターフェースを備えた電子機器で活線挿抜の影響が及ぶＩＣなど種々の半導体装置に広く利用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例の半導体装置を示すレイアウト図である。
【図２】図１のＩ／Ｏセル群の一部分を拡大した図である。
【図３】図２のＩ／Ｏセル群のうちフローティングウェル非対応のＩ／Ｏセルを示すチップ断面図である。
【図４】図２のＩ／Ｏセル群のうちフローティングウェル構造のＩ／Ｏセルを示すチップ断面図である。
【図５】応用例としてフローティングウェル構造のＩ／Ｏセルの変わりに活線挿抜制御回路付きのＩ／Ｏセルのチップ断面図を示す。
【図６】活線挿抜制御回路付きＩ／Ｏ回路を示す回路図である。
【図７】図６のＩ／Ｏ回路の動作を説明する図で通常動作時を表わしたものである。
【図８】図６のＩ／Ｏ回路の動作を説明する図で活線挿抜時を表わしたものである。
【図９】従来のＩ／Ｏ回路の一例を示すチップ断面図である。
【図１０】従来のフローティングウェル構造のＩ／Ｏ回路の一例を示すチップ断面図である。
【符号の説明】
【００４８】
１０    半導体装置
１１    Ｉ／Ｏセル群
１１Ａ，１１Ｂ  活線挿抜対策ありのＩ／Ｏセル群
１１Ｃ  活線挿抜対策なしのＩ／Ｏセル群
２０    入出力パッド
２０Ａ  電源入力用の入出力パッド
Ｑ１    Ｐチャネル形の出力ＭＯＳトランジスタ
Ｑ２    Ｎチャネル形の出力ＭＯＳトランジスタ
２２    プリバッファ
１００ａ  活線挿抜対策ありのＩ／Ｏセル
１００ｃ  活線挿抜対策なしのＩ／Ｏセル
１００ｅ  制御スイッチ式のＩ／Ｏセル
N-Well  Ｎ形ウェル
P-Well  Ｐ形ウェル
T-Well  ディープＮ形ウェル
【図１】
2005079221.tif 000003
【図２】
2005079221.tif 000004
【図３】
2005079221.tif 000005
【図４】
2005079221.tif 000006
【図５】
2005079221.tif 000007
【図６】
2005079221.tif 000008
【図７】
2005079221.tif 000009
【図８】
2005079221.tif 000010
【図９】
2005079221.tif 000011
【図１０】
2005079221.tif 000012