(57)【要約】【課題】  【解決手段】  本発明の半導体装置１００は、半導体層１０と、  前記半導体層１０の上方に設けられたゲート絶縁層２０と、  前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、  少なくとも前記半導体層１０に設けられたソース領域またはドレイン領域を構成する不純物層２６と、  前記ソース領域またはドレイン領域の上方に設けられたシリサイド層４０と、  前記不純物層２６の内部に設けられたシリサイド化反応抑制領域３０と、を含む。【選択図】      図１
2005268272.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
少なくとも前記半導体層に設けられたソース領域またはドレイン領域を構成する不純物層と、
前記ソース領域またはドレイン領域の上方に設けられたシリサイド層と、
前記不純物層の内部に設けられたシリサイド化反応抑制領域と、を含む、半導体装置。
【請求項２】
請求項１において、
前記不純物領域は、前記半導体層の上方に設けられ、所定の導電型の不純物が導入された堆積半導体層をさらに含む、半導体装置。
【請求項３】
請求項１または２において、
前記シリサイド化反応抑制領域は、シリコンゲルマニウム層である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記半導体層は、ＳＯＩ層である、半導体装置。
【請求項５】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、ゲート電極を形成し、
（ｃ）前記半導体層のうちソース領域またはドレイン領域が形成される領域において、該半導体層の上面から所定の深さを有する位置にシリサイド化反応抑制領域を形成することにより、該シリサイド化反応抑制領域の上方にシリサイド用半導体層を形成し、
（ｄ）少なくとも前記半導体層および前記シリサイド化反応抑制領域に不純物を導入することにより、前記ソース領域またはドレイン領域を構成する不純物層を形成し、
（ｅ）前記シリサイド用半導体層をシリサイド化することにより、前記ソース領域およびドレイン領域の上方にシリサイド層を形成すること、を含む、半導体装置の製造方法。
【請求項６】
請求項５において、
前記（ｃ）は、
（ｃ−１）前記半導体層のうちソース領域またはドレイン領域が形成される領域において、該半導体層の上に堆積半導体層を形成し、
（ｃ−２）前記堆積半導体層の上面から深さ方向に所定の距離をおいてシリサイド化反応抑制領域を形成することにより、該シリサイド化反応抑制領域の上方にシリサイド用半導体層を形成すること、を含む、半導体装置の製造方法。
【請求項７】
請求項５または６において、
前記（ｄ）は、さらに、前記堆積半導体層に不純物を導入すること、を含む、半導体装置の製造方法。
【請求項８】
請求項５〜７のいずれかにおいて、
前記シリサイド化反応抑制領域の形成は、前記半導体層を構成する元素とは異なる元素を該半導体層に導入すること、を含む、半導体装置の製造方法。
【請求項９】
請求項５〜８のいずれかにおいて、
前記シリサイド化反応抑制領域の形成は、さらに、導入を終えた後に結晶化処理を行なうこと、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース領域またはドレイン領域に低抵抗で薄膜のシリサイド層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ゲート長が短くなるために起こるパンチスルーを抑制するため、浅いソース領域またはドレイン領域（以下、「ソース／ドレイン領域」という）が形成されることがある。
【０００３】
また、近年、低消費電力で高速動作性を実現できる半導体装置として、ＳＯＩ層に絶縁ゲート型トランジスタを形成する技術が注目されている。このような、ＳＯＩ構造を有する半導体装置においても、さらなる特性の向上の要求に応じて、ＳＯＩ層が薄膜化され、それに伴い、浅いソース／ドレイン領域が形成されるようになっている。ソース／ドレイン領域には、低抵抗化を図るためにシリサイド層が形成されることがあるが、上述のように、ソース／ドレイン領域の浅くなるにつれ、シリサイド層の薄膜化の要請も大きくなってきている。
【特許文献１】特開２００２−２６１２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、シリサイド層の薄膜化が望まれているが、シリサイド化の反応は、熱処理の温度、時間または、ソース／ドレイン領域の半導体層に導入されている不純物の種類や濃度等の影響を受けるため、特性（低抵抗など）を維持しつつ膜厚の制御をすることは困難である。
【０００５】
本発明の目的は、ソース／ドレイン領域に、低抵抗で薄膜であるシリサイド層を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
少なくとも前記半導体層に設けられたソース領域またはドレイン領域を構成する不純物層と、
前記ソース領域またはドレイン領域の上方に設けられたシリサイド層と、
前記不純物層の内部に設けられたシリサイド化反応抑制領域と、を含む。
【０００７】
通常、シリサイド層は、半導体層の半導体と金属とをシリサイド化反応させて形成される。本発明の半導体装置では、ソース領域またはドレイン領域を構成する不純物層の内部にシリサイド化反応抑制領域が設けられている。そのため、シリサイド層を形成する際に必要以上にシリサイド化反応が起きることが抑制されることとなる。その結果、所望の膜厚のシリサイド層を有する半導体装置を提供することができる。
【０００８】
なお、本発明において、「特定のＡ層の上方に設けられたＢ層」というときには、Ａ層の上に直接Ｂ層が設けられている場合の他、Ａ層の上に他の層を介してＢ層が設けられている場合を含む。また、シリサイド化反応抑制領域とは、シリサイド化反応が起こりにくい半導体の層のことをいい、シリサイド層とは、半導体層の半導体と金属との化合物のことをいうものとする。
【０００９】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【００１０】
本発明の半導体装置において、前記不純物領域は、前記半導体層の上方に設けられ、所定の導電型の不純物が導入された堆積半導体層をさらに含むことができる。この態様によれば、ソース領域またはドレイン領域は、前記半導体層の上に設けられた堆積半導体層にも形成された、いわゆるエレベーテッドソース／ドレイン構造を有する半導体装置を提供することができる。この場合は、チャネル領域の半導体層と比して、ソース／ドレイン領域の半導体層の膜厚を厚くすることができる。そのため、短チャネル効果を抑制しつつ、低抵抗化の図られたソース領域またはドレイン領域を有する半導体装置を提供することができる。
【００１１】
本発明の半導体装置において、前記シリサイド化反応抑制領域は、シリコンゲルマニウム層であることができる。この態様によれば、シリコンゲルマニウム層は、シリサイド化反応が起こりくい層であるため、シリサイド化反応を抑制することができ、所望の膜厚のシリサイド層を有する半導体装置を提供することができる。
【００１２】
本発明の半導体装置において、前記半導体層は、ＳＯＩ層であることができる。この態様によれば、低消費電力化および高速動作性を備えた半導体装置を提供することができる。
【００１３】
本発明の半導体装置は、（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、ゲート電極を形成し、
（ｃ）前記半導体層のうちソース領域またはドレイン領域が形成される領域において、該半導体層の上面から所定の深さを有する位置にシリサイド化反応抑制領域を形成することにより、該シリサイド化反応抑制領域の上方にシリサイド用半導体層を形成し、
（ｄ）少なくとも前記半導体層および前記シリサイド化反応抑制領域に不純物を導入することにより、前記ソース領域またはドレイン領域を構成する不純物層を形成し、
（ｅ）前記シリサイド用半導体層をシリサイド化することにより、前記ソース領域およびドレイン領域の上方にシリサイド層を形成すること、を含む。
【００１４】
本発明の半導体装置の製造方法によれば、（ｃ）では、ソース領域またはドレイン領域が形成される領域において、前記半導体層の上面から所望の深さの位置にシリサイド化反応抑制領域が形成される。つまり、シリサイド化反応抑制領域が半導体層中に埋め込まれ、シリサイド化反応抑制領域の上方にシリサイド用半導体層が残存することとなる。このとき、シリサイド化反応抑制領域を形成する深さを制御することで、その上方に残存するシリサイド用半導体層の膜厚を制御できる。その後、シリサイド用半導体層をシリサイド化することで、膜厚の制御されたシリサイド層が形成される。このとき、下方にシリサイド化反応抑制領域があることで、必要以上にシリサイド化反応が起きることが抑制される。つまり、本発明の半導体装置の製造方法によれば、シリサイド化反応抑制領域を所望の位置に形成した後にシリサイド化を行なうことで、所望の膜厚のシリサイド層が得られた半導体装置を製造することができる。
【００１５】
本発明の半導体装置に製造方法は、さらに下記の態様をとることができる。
【００１６】
本発明の半導体装置の製造方法において、前記（ｃ）は、
（ｃ−１）前記半導体層のうちソース領域またはドレイン領域が形成される領域において、該半導体層の上に堆積半導体層を形成し、
（ｃ−２）前記堆積半導体層の上面から深さ方向に所定の距離をおいてシリサイド化反応抑制領域を形成することにより、該シリサイド化反応抑制領域の上方にシリサイド用半導体層を形成すること、を含むことができる。この態様によれば、いわゆる、エレベーテッドソース／ドレイン構造を有する半導体装置を製造することができる。
【００１７】
本発明の半導体装置の製造方法において、前記（ｄ）は、さらに、前記堆積半導体層に不純物を導入すること、を含むことができる。この態様によれば、前記堆積半導体層にもソースまたはドレイン領域の一部が形成されることになる。
【００１８】
本発明の半導体装置の製造方法において、前記シリサイド化反応抑制領域の形成は、前記半導体層を構成する元素とは異なる元素を該半導体層に導入すること、を含むことができる。この態様によれば、前記半導体層を構成する元素と異なる元素を導入することで、半導体層とは組成のことなるシリサイド化反応抑制領域を形成することができる。組成が異なることで、シリサイド化反応の速度も異なるため、シリサイド化反応を抑制できる層を形成することができるのである。
【００１９】
本発明の半導体装置の製造方法において、前記シリサイド化反応抑制領域の形成は、さらに、導入を終えた後に結晶化処理を行なうこと、を含むことができる。この態様によれば、前記半導体層を構成する元素とは異なる元素を導入した後に結晶化処理を施すことで、良好な混晶状態を形成することができる。このように、シリサイド化反応抑制領域が、混晶層である場合には、単に異元素が混入されている場合と比してよりシリサイド化反応が起こりにくくなる。そのため、良好にシリサイド化反応を抑制することができ、所望の膜厚のシリサイド層を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態の一例について述べる。
【００２１】
１.第１の実施の形態
１．１．半導体装置
図１は、第１の実施の形態にかかる半導体装置を模式的に示す断面図である。第１の実施の形態にかかる半導体装置は、半導体層１０にＭＯＳトランジスタ１００が設けられている。ＭＯＳトランジスタ１００は、半導体層１０の上に設けられたゲート絶縁層２０、ゲート絶縁層２０の上に設けられたゲート電極２２およびゲート電極２２の側面に設けられたサイドウォール絶縁層２４を含む。サイドウォール絶縁層２４の側方の半導体層１０には、ソース領域またはドレイン領域（以下、「ソース／ドレイン領域」という）２６が設けられ、サイドウォール絶縁層２４の下方の半導体層１０には、エクステンション領域２８が設けられている。
【００２２】
ソース／ドレイン領域２６は、その内部にシリサイド化反応抑制領域３０を有する。つまり、ソース／ドレイン領域２６は、半導体層１０に不純物が導入された領域と、シリサイド化反応抑制領域３０に不純物が導入された領域とが積層されてなる。ソース／ドレイン領域２６の上方には、シリサイド層４０が設けられている。つまり、シリサイド層４０は、シリサイド化反応抑制領域３０の上方に設けられることになる。また、図１に示す半導体層装置のように、ゲート電極２２を多結晶シリコン層で形成した場合には、ゲート電極２２の上面より所定の深さの位置にもシリサイド化反応抑制領域３０が設けられることになる。
【００２３】
本実施の形態の半導体装置において、シリサイド化反応抑制領域３０とは、シリサイド化反応が起こりにくい半導体からなる層のことをいい、具体的には、半導体層１０の半導体と金属とをシリサイド化反応させる場合と比してシリサイド化反応の反応速度が低下した層のことをいう。たとえば、シリコンとゲルマニウムとの混合層もしくは混晶層（以下「シリコンゲルマニウム層」という）などを用いることができる。シリサイド化反応抑制領域３０として、シリコンゲルマニウム層を用いる場合のシリコンとゲルマニウムの組成比などについては、半導体装置の製造方法の説明の際に詳細を説明する。
【００２４】
本実施の形態の半導体装置によれば、ソース／ドレイン領域２６を構成する不純物層の内部にシリサイド化反応抑制領域３０が設けられている。そのため、シリサイド層４０を形成する際に必要以上にシリサイド化反応が起きることが抑制されることとなる。その結果、薄膜のシリサイド層４０であっても所望の膜厚のシリサイド層４０を有する半導体装置を提供することができる。
【００２５】
１．２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜５を参照しながら説明する。図２〜５は、本実施の形態の半導体装置の製造工程を模式的に示す断面図である。
【００２６】
（１）まず、図２に示すように、半導体層１０の上にゲート絶縁層２０、ゲート電極２２、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４、エクステンション領域２８を形成する。ここまでの工程の一例を下記に示す。まず、ＬＯＣＯＳ法、ＳＴＩ法などの公知の素子分離技術により半導体層１０の素子分離を行なう。半導体層１０の上に、ゲート絶縁層２０をたとえば、熱酸化法、ＣＶＤ法などにより形成する。ついで、ゲート絶縁層２０の上に、ゲート電極２２となる導電層（図示せず）を形成する。この導電層をパターニングすることにより、ゲート電極２２が形成される。ついで、少なくともゲート電極２２をマスクとして、エクステンション領域２８となる不純物領域を形成するために、所定の導電型の不純物を半導体層１０に導入する。ついで、ゲート電極２２の側面にサイドウォール絶縁層２４を形成する。サイドウォール絶縁層２４は、半導体層１０の全面を覆うように絶縁層（図示せず）を形成した後、この絶縁層に異方性エッチングを施すことにより形成されることができる。
【００２７】
（２）次に、図３に示すように、半導体層１０においてソース／ドレイン領域２６が形成される領域で、半導体層１０の上面から所望の深さの位置にシリサイド化反応抑制領域３０を形成する。シリサイド化反応抑制領域３０として、たとえば、シリコンゲルマニウム層を形成することができる。シリコンゲルマニウム層を形成する場合には、たとえば、ゲルマニウムをイオン注入法により半導体層１０に導入することで形成することができる。また、ゲルマニウムをイオン注入法により導入した後に、熱処理を行なってもよい。このように熱処理を行なう場合、シリコンとゲルマニウムとの混晶層を形成することができる。シリサイド化反応抑制領域３０が混晶層である場合には、単に異元素が混入されている場合と比してよりシリサイド化反応が起こりにくくなる。そのため、良好にシリサイド化反応を抑制することができるという利点がある。このように、半導体層１０において、所望の深さの位置にシリサイド化反応抑制領域３０を形成することで、シリサイド化反応抑制領域３０の上方にシリサイド用半導体層１０ａを残存させることができる。また、シリサイド化反応抑制領域３０が形成される深さを制御することで、その上方に残存するシリサイド用半導体層１０ａの膜厚を制御することができる。シリサイド用半導体層１０ａは、後の工程で金属層と反応することができる半導体層であり、この膜厚を制御することにより、結果的にシリサイド層４０の膜厚を制御することができる。たとえば、シリサイド用半導体層１０ａの膜厚を薄くする場合には、それに応じて、薄膜のシリサイド層４０を形成することができる。
【００２８】
シリサイド化反応抑制領域３０としては、シリコンゲルマニウム層に限定されることなく、次の条件を満たすことができる材質であればよい。シリサイド化反応抑制領域３０上に金属層を形成しシリサイド化させた時に、シリコン層等の半導体層１０と金属層とをシリサイド化させる場合と比してシリサイド化反応を抑制できる層である。シリサイド化反応が抑制された状態とは、具体的には、シリサイド化反応の反応速度が低下する場合をいう。シリサイド化反応抑制領域３０の厚さは、シリコンゲルマニウム層の場合、たとえば、３〜４０ｎｍであることができる。また、このときのゲルマニウム組成比は１０〜５０％であることができる。シリサイド化反応抑制領域３０としては、シリコンゲルマニウム層に限定されることなく、半導体層１０に、Ｆ，Ｏ，Ｎなどの不純物が導入された層を挙げることができる。
【００２９】
（３）次に、図４に示すように、所定の導電型の不純物を半導体層１０およびシリサイド化反応抑制領域３０に導入する。ついで、導入した不純物を熱処理により拡散することで、ソース／ドレイン領域２６が形成される。
【００３０】
（４）次に、図５に示すように、半導体層１０の全面にシリサイドを形成するための金属層４２を形成する。この金属層４２としては、コバルト、タンタル、チタンなどを挙げることができる。また、金属層４２は、図示はしないが、金属層とその金属を含む高融点金属化合物層とが積層されたものでもよい。このような金属層と、高融点金属化合物層との組み合わせとしては、たとえば、Ｔｉ／ＴｉＮなどを挙げることができる。
【００３１】
なお、この金属層４２の形成の前に、シリサイド用半導体層１０ａが単結晶の層である場合には、少なくともシリサイド用半導体層１０ａの表面をアモルファス化する処理を行なうことができる。このように、金属層４２を形成する前にシリサイド用半導体層１０の表面をアモルファス化することにより、シリサイド化反応を良好に行なう事ができる。この単結晶シリコン層のアモルファス化の工程は、イオン化したＡｒや、Ｓｉをシリコン層に注入することで行なうことができる。
【００３２】
次に、シリサイド化するための熱処理を行なう。この熱処理は、２段階の熱処理により行われる。１段目の熱処理は、処理温度が６５０〜７５０℃で行われ、これにより、シリサイド用半導体層１０ａと金属層４２とがシリサイド化反応を起し、シリサイド層４０（図１参照）が形成される。この第１段目の処理は、前述のソース／ドレイン領域２６を形成するための熱処理と比して低い温度で行われることが好ましい。この場合には、ソース／ドレイン領域２６に導入されているｎ型およびｐ型不純物や、シリサイド化反応抑制領域３０に含まれているゲルマニウムなどのシリサイド層４０の構成元素以外の元素種がシリサイド層４０に拡散することを抑制できる。そのため、低抵抗で良好なシリサイド層４０を形成することができるのである。
【００３３】
ついで、未反応の金属層４２を除去する。未反応の金属層４２の除去は、ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行なうことができる。その後、２段目の熱処理を行ない、シリサイド層の抵抗をさらに低下させる。２段目の熱処理は、たとえば、８００〜８５０℃の温度で行なうことができる。以上の工程により、本実施の形態の半導体装置にかかるＭＯＳトランジスタ１００が製造される。
【００３４】
本実施の形態の半導体装置の製造方法によれば、工程（２）では、ソース／ドレイン領域２６が形成される領域において、前記半導体層１０の上面から所望の深さの位置にシリサイド化反応抑制領域３０が形成される。つまり、シリサイド化反応抑制領域３０が半導体層１０中に埋め込まれ、その上方にシリサイド用半導体層１０ａが残存することとなる。このとき、シリサイド化反応抑制領域３０を形成する深さを制御することで、その上方に残存するシリサイド用半導体層１０ａの膜厚が制御されることになる。その後、シリサイド用半導体層１０ａをシリサイド化することで、膜厚の制御されたシリサイド層４０が形成されるが、このとき、下方にシリサイド化反応抑制領域３０があることで、必要以上にシリサイド化反応が起きることが抑制されている。つまり、本発明の半導体装置の製造方法によれば、シリサイド化反応抑制領域３０を所望の位置に形成した後にシリサイド化を行なうことで、薄膜のシリサイド層４０であっても所望の膜厚を有し、かつ低抵抗であるシリサイド層４０が得られたＭＯＳトランジスタ１００を製造することができる。
【００３５】
２．第２の実施の形態
２．１．半導体装置
図６は、第２の実施の形態にかかる半導体装置１１０を模式的に示す断面図である。第２の実施の形態では、半導体層１０として、ＳＯＩ層を用いた場合を例として説明する。支持基板６の上に絶縁層８が設けられ、半導体層１０にＭＯＳトランジスタ１１０が設けられている。ＭＯＳトランジスタ１１０は、半導体層１０の上に設けられたゲート絶縁層２０、ゲート絶縁層２０の上に設けられたゲート電極２２およびゲート電極２２の側面に設けられたサイドウォール絶縁層２４を含む。本実施の形態の半導体装置は、いわゆるエレベーテッドソース／ドレイン構造をとり、サイドウォール絶縁層２４の側方の半導体層１０の上には堆積半導体層１２が設けられている。ソース／ドレイン領域２６は、半導体層１０と堆積半導体層１２との積層部に所定の導電型の不純物が導入されて構成されている。サイドウォール絶縁層２４の下方の半導体層１０には、エクステンション領域２８が設けられている。
【００３６】
ソース／ドレイン領域２６は、その内部で堆積半導体層１２の上面から所定の深さを有する位置にシリサイド化反応抑制領域３０を有する。ソース／ドレイン領域２６の上には、シリサイド層４０が設けられている。つまり、シリサイド層４０は、シリサイド化反応抑制領域３０の上方に設けられることになる。シリサイド化反応抑制領域３０としては、第１の実施の形態と同様のものを用いることができる。なお、本実施の形態では、シリサイド化反応抑制領域３０が堆積半導体層１２に設けられている場合を図示したが、堆積半導体層１２の上面から所定の深さの位置に設けられていればよく、これに限定されることはない。
【００３７】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様の利点を有し、薄膜のシリサイド層４０であっても所望の膜厚の制御されたシリサイド層４０を有する半導体装置を提供することができる。
【００３８】
また、本実施の形態の半導体装置によれば、いわゆるエレベーテッドソース／ドレイン構造の半導体装置を提供することができる。この場合は、チャネル領域の半導体層１０の膜厚が小さい場合であっても、ソース／ドレイン領域２６の半導体層の膜厚を大きくすることができる。短チャネル効果を抑制するために、膜厚の小さい半導体層１０を有するＳＯＩ基板１０Ａを用いることがあるが、この場合、十分な深さを有するソース／ドレイン領域を形成できず、ソース／ドレイン領域の抵抗が上がってしまうことがある。しかし、この態様によれば、短チャネル効果の抑制を図りつつ低抵抗なソース／ドレイン領域２６を有する半導体装置を提供することができる。
【００３９】
また、本実施の形態の半導体装置によれば、ＳＯＩ基板１０Ａを用いているため、低消費電力化および高速動作性が実現された半導体装置を提供することができる。
【００４０】
２．２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図７，８を参照しながら説明する。図７，８は、本実施の形態の半導体装置の製造工程を模式的に示す断面図である。なお、第１の実施の形態と共通する工程については、図面および詳細な説明を省略する。
【００４１】
（１）まず、図２に参照されるように、半導体層１０の上にゲート絶縁層２０、ゲート電極２２、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４およびエクステンション領域２８を形成する。
【００４２】
（２）次に、図７に示すように、半導体層１０においてソース／ドレイン領域２６が形成される領域の上方に堆積半導体層１２を形成する。堆積半導体層１２としては、単結晶もしくは多結晶シリコン層などを挙げることができる。堆積半導体層１２の形成方法としては、エピタキシャル成長法を用いて選択的にソース／ドレイン領域２６が形成される領域の上方に形成する方法や、半導体層１０の上方の全面にＣＶＤ法などにより半導体層（図示せず）を堆積し、リソグラフィおよびエッチング技術を用いてパターニングして形成する方法などを挙げることができる。
【００４３】
ついで、図７に示すように、堆積半導体層１２の上面から所望の深さの位置にシリサイド化反応抑制領域３０を形成する。シリサイド化反応抑制領域３０の形成方法や材質については、前述の第１の実施の形態と同様にすることができる。また、本実施の形態では、堆積半導体層１２にシリサイド化反応抑制領域３０を設けた場合を例として説明したがこれに限定されない。堆積半導体層１２の膜厚や、シリサイド化反応抑制領域３０が形成される深さに応じて半導体層１０や、半導体層１０と堆積半導体層１２との双方にまたがるように形成されていてもよい。このように、堆積半導体層１２の上面から所定の深さの位置にシリサイド化反応抑制領域３０を形成することで、その上方には所望の膜厚のシリサイド用半導体層１０ａを残存させることができる。
【００４４】
（３）次に、図８に示すように、所定の導電型の不純物を半導体層１０およびシリサイド化反応抑制領域３０に導入する。ついで、導入した不純物を熱処理により拡散することで、ソース／ドレイン領域２６が形成される。
【００４５】
（４）次に、図５に参照されるように、半導体層１０の全面にシリサイドを形成するための金属層４２を形成する。金属層４２の材質および形成方法については、第１の実施の形態と同様にすることができる。ついで、シリサイド用半導体層１０ａと金属層４２とをシリサイド化することにより、シリサイド層４０（図１参照）が形成される。このシリサイド層４０の形成は、第１の実施の形態と同様に行なうことができる。
【００４６】
本実施の形態の半導体装置の製造方法によれば、第１の実施の形態と同様の利点を有し、薄膜のシリサイド層であっても、低抵抗で良好なシリサイド層を有する半導体装置を製造することができる。
【００４７】
また、本実施の形態の半導体装置の製造方法では、工程（２）において、ソース／ドレイン領域２６が形成される領域の半導体層１０の上に堆積半導体層１２を形成している。そのため、いわゆるエレベーテッドソース／ドレイン構造を有するＭＯＳトランジスタ１１０を製造することができる。この態様の製造方法は、たとえば、半導体層１０が膜厚の薄いＳＯＩ層からなる場合などに利点がある。つまり、ソース／ドレイン領域２６をチャネル領域の半導体層と比して厚く形成することができる。そのため、短チャネル効果を抑制しつつ、低抵抗化の図られたソース領域またはドレイン領域を有する半導体装置を提供することができる。
【００４８】
なお、本実施の形態の半導体装置およびその製造方法は、上述の実施の形態に限定されることはなく、本発明の要旨の範囲内で変形が可能である。たとえば、第１および第２の実施の形態ともに、エクステンション領域２８を設けたＭＯＳトランジスタ１００，１１０について説明したが、エクステンション領域２８が設けられていなくともよい。また、第１の実施の形態のＭＯＳトランジスタ１００は、バルク状の半導体層１０に設けられている場合について説明したが、ＳＯＩ層であってもよい。同様に第２の実施の形態のＭＯＳトランジスタ１１０は、半導体層１０がＳＯＩ層である場合について説明したが、バルク状の半導体層であってもよい。
【図面の簡単な説明】
【００４９】
【図１】第１の実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図６】第２の実施の形態にかかる半導体装置を模式的に示す断面図。
【図７】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図８】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００５０】
１０  半導体層、１２  堆積半導体層、  ２０  ゲート絶縁層、  ２２  ゲート電極、  ２４  サイドウォール絶縁層、  ２６  ソース／ドレイン領域、  ２８  エクステンション領域、  ３０  シリサイド化反応抑制領域、  ４０  シリサイド層、  １００，１１０  ＭＯＳトランジスタ
【図１】
2005268272.tif 000003
【図２】
2005268272.tif 000004
【図３】
2005268272.tif 000005
【図４】
2005268272.tif 000006
【図５】
2005268272.tif 000007
【図６】
2005268272.tif 000008
【図７】
2005268272.tif 000009
【図８】
2005268272.tif 000010