(57)【要約】【課題】  ＭＯＳ型トランジスタの高周波回路設計用等価回路モデルを容易かつ正確に作製することが可能な等価回路モデル作製方法を提供する。【解決手段】  この等価回路モデル作製方法では、ＭＯＳ型トランジスタのＳパラメータ測定用評価素子として、ソース接地回路構成でターゲットゲート幅（１０μｍ）を有する素子Ａと、ソース接地回路構成でレファレンスゲート幅（２００μｍ）を有する素子Ｃと、スイッチ回路構成でレファレンスゲート幅を有する素子Ｅと、それぞれ素子Ａ，Ｃ，Ｅの寄生容量を補正するための素子Ｂ，Ｄ，Ｆとを使用し、ＭＯＳＦＥＴ２２と２つの抵抗Ｒ１，Ｒ２と７つの容量Ｃ１〜Ｃ７とを含む等価モデルを作製する。【選択図】        図９
2005268417.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法であって、
前記ＭＯＳ型トランジスタのＳパラメータ測定用評価素子として、ソース接地回路構成で第１のゲート幅を有する第１の素子と、ソース接地回路構成で前記第１のゲート幅よりも大きな第２のゲート幅を有する第２の素子と、スイッチ回路構成で前記第２のゲート幅を有する第３の素子と、それぞれ前記第１〜第３の素子の寄生容量を補正するための第４〜第６の素子とを使用し、
前記第１〜第６の素子のＳパラメータデータを測定し、
測定したＳパラメータデータに基づいて前記高周波回路設計用等価回路モデルを作製することを特徴とする、等価回路モデル作製方法。
【請求項２】
前記高周波回路設計用等価回路モデルは、ドレイン電流および低周波におけるゲート容量特性が記述されたＭＯＳ型トランジスタモデルと、ゲート抵抗、基板抵抗、ドレイン接合容量、ソース接合容量、ゲート／ドレイン間寄生容量、ゲート／ソース間寄生容量、ドレイン／ソース間寄生容量、ドレイン／基板間寄生容量、およびソース／基板間寄生容量とを含み、
前記第１および第２の素子のＳパラメータデータを各素子にドレイン電流が流れる条件で測定し、
前記第３の素子のＳパラメータデータを各素子がオンする条件とオフする条件とで測定し、
測定したＳパラメータデータに基づいて前記高周波回路設計用等価回路モデルを作製することを特徴とする、請求項１に記載の等価回路モデル作製方法。
【請求項３】
前記第３および第６の素子のＳパラメータデータを複数の温度の各々において各素子がオフする条件で測定し、
測定したＳパラメータデータに基づいて前記高周波回路設計用等価回路モデルにおける基板抵抗の温度依存性を抽出することを特徴とする、請求項２に記載の等価回路モデル作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は等価回路モデルの作製方法に関し、特に、ＭＯＳ型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法に関する。
【背景技術】
【０００２】
トランジスタ素子を用いた高周波回路を作製するためには、その素子を等価回路モデルで表現する必要がある。この素子の高周波特性評価では、通常、ネットワークアナライザと呼ばれる計測器を用いてＳパラメータデータを取得する。Ｓパラメータデータは、オンウェハ状態のＴＥＧ（Test Element Group）を用いて得られる。ＴＥＧは、シリコン基板上に作製されたＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）と、各電極にプローブ針を介して信号を印加するための測定パッドとを含む。
【０００３】
ＴＥＧを用いてＭＯＳＦＥＴのみの等価回路モデルを作製するためには、そのＴＥＧに含まれる測定パッド等の寄生成分（空容量）を、別のＴＥＧ（通常、ＯＰＥＮと呼ばれる）を用いて補正する必要がある。すなわち、ＭＯＳＦＥＴの入力容量は、ゲート幅にも依存するが、０．０１〜０．３ｐＦ程度である。これに対して測定パッドの寄生容量は、０．１〜０．２ｐＦ程度であり、ＭＯＳＦＥＴの入力容量に対して無視できない値である。また、測定パッドの寄生容量は、シリコン基板内の抵抗と接続されている。したがって、そのような補正が必要となる。補正方法は、たとえば非特許文献１に開示されている。
【０００４】
補正後のＳパラメータデータを用いたシリコンＭＯＳＦＥＴの等価回路モデルとその抽出方法は、たとえば非特許文献２に開示されている。ＭＯＳ型トランジスタ素子のアナログ回路設計用のＳＰＩＣＥ（スパイス：Simulation Program with Integrated Circuit Emphasis）モデルに、ＢＳＩＭ３（Berkeley Short Channel IGFET Model 3：BSIM3 Version 3.0 Manual, Univ. of California, Berkeley, CA,(1996)）と呼ばれるものがあり、このスパイスパラメータにより、ＭＯＳＦＥＴのドレイン電流特性、低周波容量特性（ゲート／ドレインオーバーラップ容量、接合容量等）が表現されている。これを高周波用に拡張するため、Ｓパラメータデータを用いて、ゲート抵抗、シリコン基板抵抗を抽出し、それらを付加した等価回路モデルがよく使われている。このモデルを抽出するためのＳパラメータデータの取得用ＴＥＧには、ソース接地回路構成のものが用いられる。
【０００５】
また、ゲート接地回路構成を等価回路モデルの作製に適用したものとして、たとえば非特許文献３の報告例がある。この報告例では、ゲート接地回路構成において、ドレイン電流が流れた動作状態でのモデル抽出が行なわれる。
【非特許文献１】P. J. van WijnenKoolen，et al.：An Improved De-embedding Technique for ON-Wafer High-Frequency Characterization，Proc. IEEE. Bipolar Circuits and Technology Meet.，70〜73（1987）
【非特許文献２】S. F. Tin，et al.：A Simple Subcircuit Extension of the BSIM3v3 Model for CMOS RF Design，IEEE J. Solid-State Circuits，35，612〜624（2000）
【非特許文献３】C. R. Iversen：A MOS Model 9 Extension for GHz CMOS RF Circuit Design，Proc. 31th Eur. Microwave Conf.，33〜36（2001）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ソース接地回路構成を用いて等価回路モデルを抽出する方法では、ソースおよび基板が共通ノードとなっているため、たとえば、ソースおよび基板とドレインとの間にどのような寄生成分が接続されているかを区別することができないという問題があった。したがって、高周波回路でよく用いられるようなゲート接地回路構成（ソース入力、ドレイン出力）に適用した場合、その等価回路モデルで正確に回路特性を表現することができるかどうか分からない。
【０００７】
また、補正用ＴＥＧが、おそらく１つのみであるため、ＭＯＳ型トランジスタの入力容量が小さい（ゲート幅が小さい）ものに対しては、十分な補正精度が保証されない可能性がある。
【０００８】
また、ゲート接地回路構成を用いて等価回路モデルを抽出する方法では、ゲートをＡＣ（交流）接地するために用いられているＭＯＳ容量素子にはゲート電圧依存性があり、このＭＯＳ容量素子のモデル化を事前に行っておく必要があるという問題がある。また、１０ｐＦ程度のＭＯＳ容量素子では、低周波におけるＡＣ接地が困難である。
【０００９】
このように、ソース接地回路構成のＴＥＧによる評価のみでは、ＭＯＳ型トランジスタの等価回路モデルを正確に表現することができない。また、ゲート接地回路構成では、系の複雑さが増すこと等の問題があった。さらには、ＴＥＧにおける寄生成分の補正面をどこに設定するのかが不明確であった。
【００１０】
それゆえに、この発明の主たる目的は、ＭＯＳ型トランジスタの高周波回路設計用等価回路モデルを容易かつ正確に作製することが可能な等価回路モデル作製方法を提供することである。
【課題を解決するための手段】
【００１１】
この発明に係る等価回路モデル作製方法は、ＭＯＳ型トランジスタの高周波回路設計用等価回路モデルを作製する等価回路モデル作製方法であって、ＭＯＳ型トランジスタのＳパラメータ測定用評価素子として、ソース接地回路構成で第１のゲート幅を有する第１の素子と、ソース接地回路構成で第１のゲート幅よりも大きな第２のゲート幅を有する第２の素子と、スイッチ回路構成で第２のゲート幅を有する第３の素子と、それぞれ第１〜第３の素子の寄生容量を補正するための第４〜第６の素子とを使用し、第１〜第６の素子のＳパラメータデータを測定し、測定したＳパラメータデータに基づいて高周波回路設計用等価回路モデルを作製する。
【発明の効果】
【００１２】
この発明に係る等価回路モデル作製方法では、ＭＯＳ型トランジスタのＳパラメータ測定用評価素子として、ソース接地回路構成で第１のゲート幅を有する第１の素子と、ソース接地回路構成で第１のゲート幅よりも大きな第２のゲート幅を有する第２の素子と、スイッチ回路構成で第２のゲート幅を有する第３の素子と、それぞれ第１〜第３の素子の寄生容量を補正するための第４〜第６の素子とを使用する。したがって、十分に大きな入力容量のソース接地回路構成の素子とスイッチ回路構成の素子を使用するので、正確な等価回路モデルを容易に作製することができる。
【発明を実施するための最良の形態】
【００１３】
この発明に係る高周波回路設計用等価回路モデルの作製（各寄生成分の抽出）方法では、ソース接地回路構成に加えて、スイッチ回路構成が用いられる。スイッチ回路構成は、ゲート接地回路構成と同様に、ソース入力、ドレイン出力である。スイッチ回路構成では、ソース接地回路構成では抽出できないドレイン／ソース間寄生容量、ドレイン／基板間寄生容量等を抽出すること、すなわちシリコン基板内の抵抗（Ｒ）と容量（Ｃ）で結ばれるＲＣネットワークを抽出することができる。また、ゲート電圧を０Ｖにすれば、そのＲＣネットワークを最小限の測定データにより抽出することができる。さらに、スイッチ回路構成のみで、０℃〜１２０℃の任意の動作温度における測定データのみを用いることで、その等価回路モデルに温度依存性の項を抽出することが可能となる。
【００１４】
また、スイッチ回路構成は、ＭＯＳ型素子のゲートと、そのゲートにＤＣ電圧を印加するプローブ針用の測定パッドとの間にｋΩ程度の抵抗素子を追加するのみで実現され、作製プロセスの工程数の増加を招くことは無いし、ゲート接地回路構成で必要となるＡＣ接地用の容量素子の作製が不要となる。
【００１５】
また、ソース接地回路構成およびスイッチ回路構成のそれぞれに、補正用のＴＥＧを用意し、ＭＯＳ型素子を作る最小限の配線層まで含めたＳパラメータデータにより、等価回路モデルを作製することが特徴である。以下、この発明に係る高周波回路設計用等価回路モデルの作製方法を図面を用いて詳細に説明する。
【００１６】
図１はこの発明の一実施の形態による高周波回路設計用等価回路モデルの作製方法においてＳパラメータデータを取得するためのソース接地回路構成を示す図、図２はスイッチ回路構成を示す図である。ソース接地回路構成では、ＭＯＳＦＥＴ（ＭＯＳ型トランジスタ）１のゲート２およびドレイン３にそれぞれＤＣ（直流）＋ＲＦ（高周波）信号Ｖ１，Ｖ２が入力され、ソース４および基板５はグランドに接続されている。スイッチ回路構成では、ＭＯＳＦＥＴ１のソース４およびドレイン３にそれぞれＤＣ＋ＲＦ信号Ｖ１，Ｖ２が入力される。また、ＭＯＳＦＥＴ１のゲート２とプローブ針用の測定パッドとの間に、ｋΩの抵抗値をもつ抵抗素子６が接続される。抵抗素子６は、たとえば、ＭＯＳＦＥＴ１のゲート電極に用いられるポリシリコンで形成される。ＭＯＳＦＥＴ１のゲート２には、抵抗素子６を介してＤＣ信号Ｖ３が印加される。
【００１７】
次に、評価素子について説明する。次表１は、評価に用いる６個の素子Ａ〜Ｆを表記したものである。素子Ａ〜Ｆのゲート幅（Ｗ）等の詳細は、表１に記載した。
【００１８】
【表１】
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【００１９】
今、抽出したいターゲットとなるＭＯＳＦＥＴのゲート幅Ｗが、１０μｍであったとする。これを素子Ａとして、ソース接地回路構成とする。補正用のＯＰＥＮを素子Ｂとする。Ｗ＝１０μｍでは、ＭＯＳＦＥＴの入力容量が非常に小さいため、Ｓパラメータデータにおける周波数変動分が小さい。そこで、Ｗ＝２００μｍのソース接地回路構成の素子Ｃをレファレンスとして用意するとともに、補正用のＯＰＥＮの素子Ｄを用意する。また、Ｗ＝２００μｍのスイッチ回路構成の素子Ｅを用意するとともに、補正用のＯＰＥＮの素子Ｆを用意する。この場合、ＭＯＳＦＥＴの入力容量は、ゲート長にも依存し、ゲート長が０．１〜０．２μｍである時、約０．３ｐＦとなる。この程度の値となるようレファレンスのゲート幅Ｗを設定する。
【００２０】
次に、評価素子のレイアウト構造について説明する。ＴＥＧは、図３に示すように、Ｓパラメータデータ測定用の６つのパッドＰ１〜Ｐ６と回路構成７とを含む。６つのパッドＰ１〜Ｐ６は、回路構成７の両側に３つずつ２列に配置される。
【００２１】
図４（ａ）〜（ｃ）は、ソース接地回路構成の素子Ａのレイアウトを示す図であり、特に、図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線断面図、図４（ｃ）は図４（ａ）のＩＶＣ−ＩＶＣ線断面図である。素子形成領域の中央にＭＯＳＦＥＴ１が配置される。ゲート２は、複数（図では４つ）の単位ゲート２ａに分割されており、４つの単位ゲート２ａは所定の間隔で並列に配置されている。１本の単位ゲート２ａの幅をたとえば２．５μｍとすると、４本ではＷ＝１０μｍとなり、８０本ではＷ＝２００μｍとなる。ソース４およびドレイン３には第１の不純物が添加されている。基板５には第２の不純物が添加されている。シリコン基板表面付近は、第２の不純物の高濃度層１０となっている。この高濃度層１０とソース４は、グランド端子（図示せず）に接続されている。
【００２２】
第１層の配線層Ｍ１を用いて、環状のゲート配線１１と、ゲート２にＤＣ＋ＲＦ信号Ｖ１を入力するためのゲート引き出し線１２と、ドレイン配線１３と、ソース配線１４とが形成される。第２層の配線層Ｍ２を用いて、ドレイン配線１５と、ソース配線１６と、ドレイン３の引き出し線１７と、グランドとなるソース４の引き出し線（図示せず）とが形成される。ゲート配線１１は、コンタクトホールを介して各単位ゲート２ａの両端に接続される。ゲート引き出し線１２は、ゲート配線１１に接続される。各ドレイン３は、コンタクトホール、ドレイン配線１３、スルーホールおよびドレイン配線１５を介して引き出し線１７に接続される。各ソース４は、コンタクトホール、ソース配線１４、スルーホールおよびソース配線１６を介してグランドに接続される。点線Ｌ１は、素子Ｂを用いてＳパラメータデータを補正する端面である。素子Ｃのレイアウトは、素子Ａのレイアウトと同じである。
【００２３】
図５（ａ）（ｂ）は補正用の素子Ｂのレイアウトを示す図であり、特に、図５（ｂ）は図５（ａ）のＶＢ−ＶＢ線断面図である。素子Ｂは、各電極への引き出し線１２，１７と、基板５の高濃度層１０と、ドレインおよびソース２対応する領域で、第１の不純物が添加されていないダミー活性領域２０（第２の不純物のみ：ＭＯＳＦＥＴ作製のダミー領域）のみで形成されている。ゲート、ドレインおよびソースの配線層１１〜１６は形成されていない。このような構成により補正されたＳパラメータデータは、図４（ｂ）の点線Ｌ１の内側部分、すなわちＭＯＳＦＥＴ１と第１層および第２層の配線層Ｍ１，Ｍ２で作られるゲート配線１１、引き出し線１２の一部、ドレイン配線１３，１５およびソース配線１４，１６とを含む回路構成のデータとなる。素子Ｄのレイアウトは、素子Ｂのレイアウトと同じである。
【００２４】
また、図６（ａ）〜（ｃ）は、スイッチ回路構成の素子Ｅのレイアウトを示す図であり、特に、図６（ｂ）は図６（ａ）のＶＩＢ−ＶＩＢ線断面図、図６（ｃ）は図６（ａ）のＶＩＣ−ＶＩＣ線断面図である。スイッチ回路構成の素子Ｅのレイアウトは、図４（ａ）〜（ｃ）で示した素子Ａのレイアウトとほぼ同じであるが、ＭＯＳＦＥＴ１に隣接して、抵抗素子２１を配置している。ゲート引き出し線１２が除去され、ゲート配線１１が抵抗素子２１の一方端に接続されている。抵抗素子２１の他方端はＤＣ信号Ｖ３を受ける。第２層の配線層Ｍ２を用いて、ソースの引き出し線２３が形成されている。点線Ｌ２は、素子Ｆを用いてＳパラメータデータを補正する端面である。図７は、補正用の素子Ｆのレイアウトを示す図である。素子Ｆのレイアウトは、図５（ａ）（ｂ）で示した素子Ｂのレイアウトと同様であるが、抵抗素子２１が高濃度層１０に隣接して配置されている点が異なる。
【００２５】
次に、素子Ａ〜Ｆを用いて素子ＡのＷ＝１０μｍのＭＯＳＦＥＴの高周波用等価回路モデルを抽出する方法について、図８のフローチャートを用いて説明する。
【００２６】
ステップＳ１において、高周波特性の評価を始める前に、素子Ａ〜Ｆ以外に作製している各種ゲート長、ゲート幅で構成されるＭＯＳＦＥＴのＴＥＧ群のドレイン電流特性を０℃〜１２０℃の温度範囲で、種々の電圧で測定する。また、ＭＯＳＦＥＴのＴＥＧ群のゲート容量、ゲート／ドレインオーバーラップ容量、ドレイン接合容量特性等を、０℃〜１２０℃の温度範囲で、１００ｋＨｚ程度の周波数で、種々の電圧で測定する。これらの測定データから、回路シュミレーション用のモデルパラメータ、たとえばＢＳＩＭ３におけるスパイスパラメータを抽出する。スパイスパラメータとしては、しきい値電圧Ｖｔｈ０、単位チャネル幅当たりの寄生抵抗Ｒｄｓｗ、無バイアス時のチャネル長Ｌｉｎｔなどがある。スパイスパラメータは、以下のステップにおけるＳパラメータの計算に使用される。
【００２７】
ステップＳ２において、素子Ａ、この場合は、Ｗ＝１０μｍのソース接地回路構成のドレイン電流特性を測定し、必要があれば、ステップＳ１で得られたＢＳＩＭ３におけるスパイスパラメータの変更を行う。スパイスパラメータの変更を行なうのは、ステップＳ１で使用されるＴＥＧとステップＳ２で使用されるＴＥＧとが異なり、ドレイン電流特性が一致しない場合があるからである。ステップＳ３において、高周波用の等価回路モデルの作製を開始する。
【００２８】
ステップＳ４において、素子Ａ〜Ｆに対して、ネットワークアナライザを用いて、室温にてＳパラメータデータを取得する。素子Ａと、素子Ｃ、たとえばＷ＝２００μｍのソース接地回路構成とでは、次表２に示すように、ドレイン電圧（Ｖｄ）を電源電圧（たとえば１．５Ｖ）に設定し、ドレイン電流（Ｉｄ）が、４ｍＡ／２００μｍ、１６ｍＡ／２００μｍ程度となるようなゲート電圧（Ｖｇ）に設定する。素子Ｅのスイッチ回路構成では、Ｖｇ＝０Ｖとして、Ｖｄ＝ソース電圧（Ｖｓ）＝０Ｖ，１．０Ｖ，１．５Ｖのように最低でも３条件に設定し、さらに、Ｖｇ＝１．５Ｖ，Ｖｄ＝Ｖｓ＝０Ｖにも設定し、Ｓパラメータデータを取得する。
【００２９】
【表２】
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【００３０】
ここで、ドレイン電流（Ｉｄ）が４ｍＡ／２００μｍ、１６ｍＡ／２００μｍ程度となるような２種類の条件でＳパラメータを取得する理由は、高周波増幅器の通常動作時のドレイン電流はＷ＝２００μｍ当たり２ｍＡ〜２０ｍＡとなっており、低めの電流（４ｍＡ）と高めの電流（１６ｍＡ）でＳパラメータを取得するためである。後ほど説明する寄生成分におけるゲート抵抗値のドレイン電流依存性は小さいので、低めの電流（４ｍＡ）で取得した寄生成分値と高めの電流（１６ｍＡ）で取得した寄生成分値との中間値を寄生成分値としている。
【００３１】
また、スイッチ回路構成でゲート電圧が０Ｖのときにドレイン電圧およびソース電圧を３段階で変える理由は、ドレイン（ソース）とシリコン基板とのＰＮ接合容量はドレイン（ソース）とシリコン基板との電位差に応じて変化するが、電位差に対して線形には変化しないので、ＰＮ接合容量の特性を求めるために最低３つのバイアス条件が必要であるからである。
【００３２】
また、スイッチ回路構成でゲート電圧が０ＶのときはＭＯＳＦＥＴ１がオフしているので、高周波信号はシリコン基板を通る。一方、スイッチ回路構成でゲート電圧が１．５ＶのときはＭＯＳＦＥＴ１がオンしているので、高周波信号はゲート直下を通る。したがって、スイッチ回路構成では、最低４つのバイアス条件が必要となる。
【００３３】
素子Ａ，Ｃ，ＥのＳパラメータデータについて、それぞれ素子Ｂ，Ｄ，ＦのＳパラメータデータで空容量の補正を行う。なお、引き出し線の寄生インダクタンスを補正するためのＳＨＯＲＴと呼ばれるＴＥＧを用いて補正を行ってもよい。
【００３４】
ステップＳ５において、図９に示すように、ＭＯＳＦＥＴの単位ゲート１本（この場合、２．５μｍ）の等価回路モデルを仮定する。等価モデルは、ステップＳ２までに抽出されたモデルパラメータ（接合容量のパラメータは除く）で構成されたＭＯＳＦＥＴ２２すなわちドレイン電流および低周波におけるゲート容量特性が記述されたＭＯＳＦＥＴ２２と、２つの寄生抵抗すなわちゲート抵抗Ｒ１および基板抵抗Ｒ２と、７つの寄生容量すなわちドレイン接合容量Ｃ１、ソース接合容量Ｃ２、ゲート／ドレイン間寄生容量Ｃ３、ゲート／ソース間寄生容量Ｃ４、ドレイン／ソース間寄生容量Ｃ５、ドレイン／基板間寄生容量Ｃ６、およびソース／基板間寄生容量Ｃ７とで構成される。次表３に対応表を示した。基板抵抗Ｒ２、ドレイン接合容量Ｃ１、およびソース接合容量Ｃ２の各々には温度依存性がある。
【００３５】
【表３】
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【００３６】
ステップＳ６において、補正後の素子ＣのＳパラメータデータを用いて、図９の等価モデルにおけるゲート抵抗Ｒ１、基板抵抗Ｒ２、ゲート／ドレイン間寄生容量Ｃ３を抽出する。
【００３７】
すなわち、ＳパラメータはＳ１１，Ｓ１２，Ｓ２１，Ｓ２２の４成分を含み、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２の各々は実部と虚部を含むので、Ｓパラメータには合計８成分のデータがある。測定したＳパラメータと、計算したＳパラメータ（ステップＳ２で抽出されたＭＯＳＦＥＴのドレイン電流特性、容量特性、寄生成分の初期値から計算したＳパラメータ）とを比較する。ここで、たとえばＳ１２はドレイン側からゲート／ドレイン間寄生容量Ｃ３を介してゲート側に戻る成分を示しているので、測定値を見ながらＣ３の値を変更する。Ｓ１１はゲート側の反射成分を示しているので、Ｓ１１の実数部からゲート抵抗Ｒ１を決めることができる。ゲート／ドレイン間寄生容量Ｃ３は配線層における容量成分が主であり、ゲート／ドレインオーバーラップ容量は真性のＭＯＳＦＥＴ２２で記述されている。ゲート／ソース間寄生容量Ｃ４はゲート／ドレイン間寄生容量Ｃ３と同じ値、他も同様に図４（ａ）〜（ｃ）のレイアウト図から主に配線層間の容量を見積もった値として等価回路モデルに与える。
【００３８】
ステップＳ７において、補正後の素子ＥのＳパラメータデータ（Ｖｇ＝０Ｖ，Ｖｄ＝Ｖｓ＝０Ｖ）を使用し、図９の等価回路モデルにおけるドレイン／ソース間寄生容量Ｃ５を抽出し、基板抵抗Ｒ２を調整する。ここでも、測定したＳ２１特性と、計算したＳ２１特性とを比較し、同程度の値になるように値を調整する。基板抵抗Ｒ２はＳ２２特性に現れるので、測定したＳ２２特性と、計算したＳ２２特性とを比較し、同程度の値になるように値を調整する。
【００３９】
次に、Ｖｇ＝０Ｖ、Ｖｄ＝Ｖｓ＝０Ｖ、１Ｖ、１．５ＶのＳパラメータデータを用いて、ドレイン接合容量Ｃ１およびソース接合容量Ｃ２の電圧依存性を抽出し、電圧依存しない項を、ドレイン／基板間寄生容量Ｃ６、ソース／基板間寄生容量Ｃ７として設定する。３条件で測定したＳパラメータデータＳ１１，Ｓ２２の虚数部ではドレイン接合容量Ｃ１およびソース接合容量Ｃ２が支配的であるため、３条件においてＳ１１，Ｓ２２特性は異なる。この３条件のＳ１１，Ｓ２２特性に一致するようにソース接合容量Ｃ２およびドレイン接合容量Ｃ１の電圧依存性を得る。
【００４０】
また、Ｖｇ＝１．５Ｖ、Ｖｄ＝Ｖｓ＝０ＶのＳパラメータデータを用いて、ゲート／ソース間寄生容量Ｃ４を調整する。すなわち、これまで抽出した値を用いてＳパラメータを計算し、測定値と比較し、最後に残ったゲート／ソース間寄生容量Ｃ４を若干変更し、再度Ｓパラメータを計算し、測定値と比較する。
【００４１】
ステップＳ８において、再度、補正された素子ＣのＳパラメータデータを用いて、表３のすべての寄生成分の最終的な調整を行う。つまり、ステップＳ６ではソース接地構成のＳパラメータデータを使用し、ステップＳ７ではスイッチ回路構成のＳパラメータデータを使用した。ステップＳ７で寄生成分を変更したため、ステップＳ６で用いたソース接地構成のＳパラメータ計算値と測定値が多少異なってくる。そこで、もう一度、ゲート／ドレイン間寄生容量Ｃ３などの値を調整する。
【００４２】
ステップＳ９において、補正された素子ＡのＳパラメータデータを用いて、作製された等価回路モデルとの整合性を確認する。
【００４３】
ステップＳ１０において、素子Ｅ，Ｆに対して、Ｖｇ＝０Ｖ、Ｖｄ＝Ｖｓ＝０Ｖに設定し、０℃〜１２０℃の任意の温度で、Ｓパラメータデータを取得し、素子Ｆで補正する。
【００４４】
ステップＳ１１において、補正後の素子ＥのＳパラメータデータを用いて、各温度における基板抵抗Ｒ２を抽出し、任意の温度にて使用可能となるよう、近似式を作製する。たとえば１０℃、２７℃、８０℃、１２０℃の４条件で基板抵抗Ｒ２を抽出し、抽出した４つの値と温度を関係付ける式を作成する。
【００４５】
ステップＳ１２において、ステップＳ８で得られたゲート抵抗値Ｒ１、容量値Ｃ１〜Ｃ７と、ステップＳ１１で得られた基板抵抗値Ｒ２の近似式により、図９記載の単位ゲート幅当たりの等価回路モデルを得る。
【００４６】
ステップＳ１３において、各種電圧、動作温度依存性を含む形で、等価回路モデルを完成させる。
【００４７】
このようなフローチャートにより、最小限のＳパラメータ測定条件、すなわち、ソース接地回路構成では２種の電圧印加条件、スイッチ回路構成では４種の電圧印加条件により、室温での高周波用の等価回路モデルを作製できる。
【００４８】
また、抽出すべきＭＯＳＦＥＴの入力容量（ゲート幅が小さいもの）が、Ｓパラメータデータ取得用のプローブ針用の測定パッド等の寄生成分より非常に小さくても、個別の補正用の評価素子を用いることで許容できる範囲で、所望の入力容量値が得られる。
【００４９】
また、十分に大きな入力容量（ゲート幅が大きいもの）をもつソース接地回路構成と、スイッチ回路構成の２つにより、精度の高い等価回路モデルを作製することが可能となる。なお、抽出すべきＭＯＳＦＥＴは、ソース接地回路構成のみでよい。
【００５０】
また、従来は、ソース接地回路構成のみ、または、ソース接地回路構成とゲート接地回路構成による抽出を行っていた。ゲート接地回路構成では、ゲートをＡＣ接地させるための容量に何を用いるかで、作製工程数の増加や、測定周波数全域での接地の困難さ、接地容量も別途高周波用のモデル化が必要であるという問題があった。本願発明では、ソース接地回路構成に、スイッチ回路構成を追加することで、この問題が解決される。
【００５１】
また、ＭＯＳＦＥＴをゲート配線およびドレイン配線まで含めたものとして等価回路モデルを作製しているため、ＭＯＳＦＥＴを受動素子等と接続する場合には、接続するための配線のみを別途等価回路モデル化をして、高周波用の回路設計を行うことが可能になる。
【００５２】
また、スイッチ回路構成におけるＶｇ＝Ｖｄ＝Ｖｓ＝０Ｖの電圧印加条件のみで、０℃〜１２０℃の各温度におけるＳパラメータ測定を行い、等価回路モデルにおける基板抵抗値を抽出することで、動作温度依存性を含んだものを作製できる。スイッチ回路構成で、ゲート、ドレイン、ソース電圧が０Ｖであるオフ時のＳパラメータデータのみを用いることで、そのデータを取得するための測定時間を大幅に削減でき、かつ、任意の動作温度で使用可能となる等価回路モデルを作製することができる。
【００５３】
なお、この実施の形態では、抽出すべきＭＯＳＦＥＴがＷ＝１０μｍの素子であったが、それがＷ＝２００μｍの素子であっても、Ｗ＝１０μｍの素子を省くのではなく、ドレイン電流およびＳパラメータを評価することが好ましい。Ｗ＝２００μｍの素子のみで作製したモデルよりも、Ｗ＝２００μｍの素子とＷ＝１０μｍの素子で作製したモデルの方が信頼性が高いからである。また、ＴＥＧに流れる電流が多くなると、ＴＥＧの配線抵抗などの電圧降下が無視できなくなるため、ＭＯＳＦＥＴのドレイン電流評価はＷ＝１０μｍ程度の素子を用いることが好ましい。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５５】
【図１】この発明の一実施の形態による高周波回路設計用等価回路モデルの作製方法において、Ｓパラメータデータを取得するためのソース接地回路構成を示す図である。
【図２】Ｓパラメータデータを取得するためのスイッチ回路構成を示す図である。
【図３】ＴＥＧの構成を示す図である。
【図４】図１に示したソース接地回路構成の素子のレイアウトを示す図である。
【図５】ソース接地回路構成の補正用素子のレイアウトを示す図である。
【図６】図２に示したスイッチ回路構成の素子のレイアウトを示す図である。
【図７】スイッチ回路構成の補正用素子のレイアウトを示す図である。
【図８】高周波回路設計用等価回路モデルの作製方法を示すフローチャートである。
【図９】仮定した等価回路モデルを示す図である。
【符号の説明】
【００５６】
１，２２  ＭＯＳＦＥＴ、２  ゲート、２ａ  単位ゲート、３  ドレイン、４  ソース、５  基板、６  抵抗素子、７  回路構成、Ｐ１〜Ｐ６  測定パッド、１０  高濃度層、１１  ゲート配線、１２，１７，２３  引き出し線、１３，１５  ドレイン配線、１４，１６  ソース配線、２０  ダミー活性領域、２１  抵抗素子、Ｍ１，Ｍ２  配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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