(57)【要約】【課題】  高耐圧絶縁ゲート電界効果型トランジスタを含む半導体装置において、製造工程が簡単で安く製造する。【解決手段】  高耐圧絶縁ゲート電界効果型トランジスタ（ＨＶＭＯＳＦＥＴ）のドレイン領域を低濃度ドレイン領域から構成した。さらに、低濃度ドレイン領域とゲート電極との間をフィールド酸化膜とした。さらに、各々のトランジスタの分離領域と低濃度ドレイン領域とに同時に分離用不純物元素をドーピングするとともに、低濃度ドレイン領域に逆の不純物元素をドーピングして低濃度ドレイン領域を形成した。【選択図】    図１
2005123644.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面に設けられた第２導電型のソース領域と、前記ソース領域からチャネル形成領域を介して離れて前記半導体領域の表面に設けられた第２導電型の第１のドレイン領域と、前記第１のドレイン領域と接続して前記半導体領域の表面に設けられた第２導電型の第２のドレイン領域と、前記チャネル形成領域の上と前記第１のドレイン領域の上にそれぞれゲート絶縁膜とフィールド絶縁膜を介して設けられたゲート電極からなるとともに、前記第１のドレイン領域の前記フィールド絶縁膜との界面近傍には第１導電型の不純物元素の濃度が前記半導体領域に含まれる第1導電型の不純物の濃度以上である不純物領域が設けられている半導体装置。
【請求項２】
第１導電型の半導体領域の表面に設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界効果トランジスタと、前記半導体領域の表面に設けられ前記半導体領域の濃度より高い濃度を有する第１導電型の第１のフィールドドープ領域と前記第１のフィールドドープ領域の上に設けられたフィールド絶縁膜とから成る分離領域と、前記分離領域を介して設けられた高ドレイン耐圧絶縁ゲート電界効果トランジスタとからなるとともに、前記高ドレイン耐圧絶縁ゲート電界効果トランジスタのドレイン領域は、前記第１のフィールドドープ領域と同時に形成される第２のフィールドドープ領域と、前記第２のフィールドドープ領域を含み前記第２のフィールドドープ領域よりも高濃度の第２導電型の不純物を含む不純物領域とからなる半導体装置。
【請求項３】
第１導電型の半導体領域の表面に設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界効果トランジスタと、前記低ドレイン耐圧絶縁ゲート電界効果トランジスタと分離領域を介して前記半導体領域の表面に設けられた高ドレイン耐圧絶縁ゲート電界効果トランジスタから成る半導体装置の製造方法において、前記半導体領域の表面に耐酸化マスク膜を形成する工程と、前記分離領域及び前記高ドレイン耐圧絶縁ゲート電界効果トランジスタの低濃度ドレイン領域に対応する前記耐酸化マスク膜を選択的にエッチング除去する工程と、前記耐酸化マスク膜をマスクとして前記分離領域及び前記低濃度ドレイン領域に対応する前記半導体領域の表面に第１導電型の不純物をイオン注入する工程と、前記半導体領域の表面にレジスト膜を形成する工程と、前記低濃度ドレイン領域に対応する前記レジスト膜を除去する工程と、前記レジスト膜をマスクとして第２導電型の不純物をイオン注入する工程と、前記耐酸化マスク膜をマスクとして前記半導体領域の表面を選択酸化してフィールド酸化膜を形成する工程と、前記選択酸化の工程において、前記分離領域の前記フィールド酸化膜の下の前記半導体領域の表面にフィールドドープ領域を形成するとともに、前記低濃度ドレイン領域の上にフィールド酸化膜を形成する工程と、前記耐酸化マスク膜を除去しゲート絶縁膜を前記半導体領域の表面に形成する工程と、前記ゲート絶縁膜の上に前記低ドレイン耐圧絶縁ゲート電界効果トランジスタと前記高ドレイン耐圧絶縁ゲート電界効果トランジスタのゲート電極をパターニングする工程と、前記ゲート電極をマスクとして前記半導体領域の表面に第２導電型の不純物をドーピングして前記低ドレイン耐圧絶縁ゲート電界効果トランジスタ及び高ドレイン耐圧絶縁ゲート電界効果トランジスタのソースおよびドレイン領域を形成する工程とから成る半導体装置の製造方法。
【請求項４】
第２導電型の半導体領域の表面に設けられた第１導電型第１のソースおよびドレイン領域と、前記第１のソースおよびドレイン領域から第２導電型の素子分離領域を介して離れて前記半導体領域の表面に設けられた第１導電型の第２のドレインおよびソース領域と、前記第２導電型の素子分離領域の上に設けられたフィールド絶縁膜と、前記素子分離領域の前記フィールド酸化膜との界面近傍に設けられた第１導電型の不純物元素の濃度が前記半導体領域に含まれる第１導電型の不純物元素の濃度以上である不純物領域とからなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抗抵駆動用等のドライバーＩＣに用いる半導体装置に関する。
【背景技術】
【０００２】
例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには第２図に示すような構造の高耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコン単結晶基板１の表面にＮ+型ソース領域４とドレイン領域５が設けられている。高耐圧特性を得るために、ドレイン領域５に接続した低濃度ドレイン領域２１をフィールド絶縁膜７の下に設けている。チャネル形成領域はソース領域４とドレイン領域２１との間の基板１の表面になる。チャネル形成領域のインピーダンスがゲート絶縁膜６を介して設けられたゲート電極によって制御される。
【０００３】
発熱抵抗駆動ＩＣの場合、ドレイン耐圧が３０〜５０Ｖである。従って、ゲート絶縁膜６の膜厚は５００〜１５００Ａのシリコン酸化膜である。ゲート絶縁膜を薄膜化したＩＣについては、従来我々が開発し、特許に出願している（特開平７−２２６５０５号公報参照）。
【特許文献１】特開平７−２２６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを集積化した半導体装置においては、高耐圧ＭＯＳトランジスタのための低濃度ドレイン領域形成のためのフォトリソ工程が必要であった。即ち、通常の低耐圧ＭＯＳトランジスタだけによる集積回路に比べさらに１回のフォトリソ工程の追加が必要であった。
【０００５】
そこで、この発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。さらに、この発明の目的は、簡単な製造方法で安く製造できる半導体装置を得ることにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、以下の構成とした。
【０００７】
（１）第１導電型の半導体領域の表面に設けられた第２導電型のソース領域と、ソース領域からチャネル形成領域を介して離れて半導体領域の表面に設けられた第２導電型の第１のドレイン領域と、第１のドレイン領域と接続して半導体領域の表面に設けられた第２導電型の第２のドレイン領域と、チャネル形成領域の上と第１のドレイン領域の上にそれぞれゲート絶縁膜とフィールド絶縁膜を介して設けられたゲート電極からなるとともに、第１のドレイン領域の表面に第１導電型の不純物元素が半導体領域以上含まれている不純物領域が設けられていることを特徴とする半導体装置とした。
【０００８】
（２）第１導電型の半導体領域の表面に設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効果トランジスタと分離領域を介して離れて半導体領域の表面に設けられた高ドレイン耐圧絶縁ゲート電界効果トランジスタから成る半導体装置において、分離領域が半導体領域の表面に設けられた半導体領域の濃度より高い濃度の第１導電型のフィールドドープ領域と、フィールドドープ領域の上に設けられたフィールド絶縁膜から成るとともに、高ドレイン耐圧絶縁ゲート電界効果トランジスタのドレイン領域がフィールドドープ領域を含むフィールドドープ領域より高濃度の第２導電型の不純物領域から構成されていることを特徴とする半導体装置とした。
【０００９】
（３）第１導電型の半導体領域の表面に設けられた第２導電型の低ドレイン耐圧絶縁ゲート電界効果トランジスタと、低ドレイン耐圧絶縁ゲート電界効果トランジスタと分離領域を介して半導体領域の表面に設けられた高ドレイン耐圧絶縁ゲート電界効果トランジスタから成る半導体装置の製造方法において、半導体の表面に耐酸化マスク膜を形成する工程と、分離領域及び高ドレイン耐圧絶縁ゲート電界効果トランジスタの低濃度ドレイン領域に対応する耐酸化マスク膜を選択的にエッチング除去する工程と、耐酸化マスク膜をマスクとして分離領域及び低濃度ドレイン領域に対応する半導体領域の表面に第１導電型の不純物をイオン注入する工程と、半導体領域の表面にレジスト膜を形成する工程と、低濃度ドレイン領域に対応するレジスト膜を除去する工程と、レジスト膜をマスクとして第２導電型の不純物をイオン注入する工程と、耐酸化マスク膜をマスクとして半導体領域の表面を選択酸化してフィールド酸化膜を形成する工程と、選択酸化の工程において、分離領域のフィールド酸化膜の下の半導体領域の表面にフィールドドープ領域を形成するとともに、低濃度ドレイン領域及び低濃度ドレイン領域の上にフィールド酸化膜を形成する工程と、耐酸化マスク膜を除去しゲート絶縁膜を半導体領域の表面に形成する工程と、ゲート絶縁膜の上に低ドレイン耐圧絶縁ゲート電界効果トランジスタと高ドレイン耐圧絶縁ゲート電界効果トランジスタのゲート電極をパターニングする工程と、ゲート電極をマスクとして半導体領域の表面に第２導電型の不純物をドーピングして低ドレイン耐圧絶縁ゲート電界効果トランジスタ及び高ドレイン耐圧絶縁ゲート電界効果トランジスタのソース・ドレイン領域を形成する工程とから成る半導体装置の製造方法とした。
【００１０】
（４）第２導電型の半導体領域の表面に設けられた第１導電型第１のソースおよびドレイン領域と、前記第１のソースおよびドレイン領域から第２導電型の素子分離領域を介して離れて前記半導体領域の表面に設けられた第１導電型の第２のドレインおよびソース領域と、前記第２導電型の素子分離領域の上に設けられたフィールド絶縁膜と、前記素子分離領域の表面に第１導電型の不純物元素が前記半導体領域以上含まれている不純物領域が設けられていることを特徴とする半導体装置とした。
【発明の効果】
【００１１】
以上説明したように本発明によれば、ドレイン領域に１０Ｖ以上の高電圧が印加される高ドレイン耐圧ＭＯＳトランジスタと５Ｖ以下の低電圧が印加される低ドレイン耐圧ＭＯＳトランジスタと低耐圧ＭＯＳ分離素子と高耐圧のＭＯＳ分離素子とからなる半導体装置及びその製造方法においてフォトリソ工程を1回減らしたことで簡単に製造できる装置と製造方法を実現できる。さらに、ソース領域とドレイン領域とを対称的に形成することにより、チャネル電流の製造バラツキを減少することができる。
【発明を実施するための最良の形態】
【００１２】
【実施例】
【００１３】
以下に、本発明の実施例を図面に基づいて説明する。
【００１４】
図１は本発明の半導体装置に含まれる高ドレイン耐圧絶縁ゲート電界効果トランジスタ（以下ＨＶＭＯＳＦＥＴと略す）の断面図である。
【００１５】
Ｐ型シリコン基板１の表面にＮ+型のソース領域４が設けられ、さらに、基板１の表面であるチャネル形成領域を介して離れてＮ±型ドレイン領域５Ａが設けられている。Ｎ±型ドレイン領域５Ａは低濃度で、さらに、フィールド酸化膜７の下に設けられている。従って、アルミ配線とオーミックコンタクトするためのＮ+型ドレイン領域５がＮ±型ドレイン領域５Ａと接続して設けられている。Ｎ+型ソース領域４及びＮ+型ドレイン領域５は表面濃度が５×１０19ａｔｏｍｓ／ｃｍ3以上の高濃度に形成されている。Ｎ±型低濃度ドレイン領域５Ａは表面濃度が３×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3程度の低濃度で形成するが、５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3程度が望ましく、７×１０16〜３×１０17ａｔｏｍｓ／ｃｍ3程度が最適である。また、Ｎ±型低濃度ドレイン領域５Ａは深さが０．２×１０-4〜５．０×１０-4ｃｍ程度で形成するが、０．５×１０-4〜１．５×１０-4ｃｍ程度が望ましく、０．７×１０-4〜１．０×１０-4ｃｍ程度が最適である。Ｎ+型ソース領域４とＮ±型ドレイン領域５Ａとの間の基板１の表面であるチャネル形成領域の上には１０〜３０ｎｍの膜厚の二酸化シリコン膜がゲート絶縁膜６として形成されている。ゲート絶縁膜６及びＮ±型ドレイン領域５Ａの上のフィールド酸化膜７の上にはゲート電極８が設けられている。フィールド酸化膜７は３００〜１５００ｎｍの膜厚であるが、６００〜１２００ｎｍの膜厚が望ましく、６００〜８００ｎｍの膜厚が最適である。
【００１６】
また、バーズビーク領域（フィールド酸化膜７とゲート絶縁膜６とを接続している領域）７ＡはＮ±型低濃度ドレイン領域５Ａ上に形成し、さらにバーズビーク領域７Ａのチャネル形成領域側端部はＮ±型低濃度ドレイン領域５Ａにドレイン電圧が印加された時に生じるＮ±型低濃度ドレイン領域５Ａ内の空乏層上に形成する。
【００１７】
Ｎ±型ドレイン領域５Ａの表面でフィールド酸化膜７の直下にはＰ型の不純物であるボロン元素拡散領域５Ｂが設けられている。Ｎ±型ドレイン領域５ＡのＮ型化はリン元素のドーピングによって形成されている。
【００１８】
図４は、フィールド酸化膜７から基板１の深さ方向に沿った不純物分布を示した図である。リン元素はボロン元素に比べ表面濃度は１．５〜１００倍程度高く形成するが、２〜５倍程度高く形成する事が望ましく、２〜３倍程度が最適である。さらに、Ｎ±型ドレイン領域５Ａはボロン元素拡散領域５Ｂより、Ｎ±型ドレイン領域５Ａと直下のＰ型シリコン基板１との間にドレイン電圧が印加されたときに生じるＮ±型ドレイン領域５Ａ側の空乏層幅以上に深く形成する。望ましくは空乏層幅より０．３×１０-4〜２．０×１０-4ｃｍ程度深く、最適条件としては空乏層幅より０．３×１０-4〜０．５×１０-4ｃｍ程度深く形成する。ドレイン領域がＮ±型ドレイン領域５Ａ及びその上のフィールド酸化膜７から成る高耐圧構造で形成されているために、ソース領域４、Ｐ型シリコン基板１およびゲート電極８に対して２０〜５０Ｖのドレイン耐圧特性が得られる。ゲート電極８に正の電圧をソース領域４に対して印加することにより、チャネル形成領域がＰ型からＮ型に反転することによりチャネル電流が流れる。
【００１９】
図３は、本発明の半導体装置の製造方法の工程順に沿った断面図である。
図３は、ＣＭＯＳ型の半導体装置の製造方法の実施例であり、Ｎ型ＭＯＳＦＥＴはＨＶＭＯＳＦＥＴとＬＶＭＯＳＦＥＴ（低ドレイン耐圧絶縁ゲート電界効果型トランジスタの略）と分離領域から成る。
【００２０】
まず、図３（ａ）に示すように、基板１の表面に絶縁膜を形成した後に、ＰＭＯＳＦＥＴが形成されるべき領域およびＨＶＭＯＳＦＥＴが形成されるべき領域の一部分の絶縁膜を通常のフォトリソグラフィー技術によりエッチング除去し、エッチング除去部にリン元素をドーピングする。ドーピング後に１１５０℃１０Ｈ程度熱拡散してＮウェル３１を形成する。
【００２１】
次に、基板１の表面の絶縁膜を除去後、再度３５ｎｍの酸化膜３２及び１５０ｎｍのシリコンチッ化膜３３を順次形成する。フィールド酸化すべき領域のチッ化膜３３をエッチング除去する。ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各々の分離領域だけでなく、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域に対応する領域のチッ化膜３３もエッチング除去する。次に、チッ化膜３３をマスクにして、基板１の表面全面にボロン元素をイオン注入する。
【００２２】
図３（ｂ）はチッ化膜３３のパターニング用のレジスト膜除去の後にイオン注入した場合の断面図である。チッ化膜３３のパターニング用レジスト膜を除去する前にイオン注入してもよい。ボロンのイオン注入は、ＰＭＯＳＦＥＴの分離領域及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域に対応する基板１の表面にも行われる。次に、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域及びＰＭＯＳＦＥＴの分離領域になるべき基板１の表面にのみリン元素をイオン注入するために、図３（ｃ）のように通常のフォトリソグラフィー技術によりレジスト膜３４をパターニングする。Ｎウェル領域３１の基板１の表面及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域の部分はレジスト膜３４の窓が形成されている。従って、ＮＭＯＳＦＥＴの領域はＨＶＭＯＳＦＥＴの低濃度ドレイン領域を除いてレジスト膜３４が形成されている。ここで、リンのイオン注入を実施する。
【００２３】
次に、図３（ｄ）に示すように、チッ化膜３３をマスクとして選択酸化してフィールド酸化膜６を形成する。フィールド酸化膜６は分離領域だけでなくＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域にも形成される。フィールド酸化の時に、図３（ｂ）（ｃ）においてドーピングされたボロン及びリン元素がフィールド酸化膜の下に拡散する。その結果、ＮＭＯＳＦＥＴの分離用不純物領域３５及びＰＭＯＳＦＥＴの分離用不純物領域２９が形成される。また、ＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域５Ａも形成される。低濃度ドレイン領域５Ａの表面のフィールド酸化膜６の直下にはＰ±不純物領域３５と同じボロン元素分布の不純物領域５Ｂが形成されている。さらに、ＰＭＯＳＦＥＴの分離用不純物領域２９の表面も同様にＮＭＯＳＦＥＴの分離用不純物領域３５が形成されている。
【００２４】
図３（ｂ）、（ｃ）でのボロン及びリン元素のドーピング条件と図３（ｄ）でのフィールド酸化条件は、ＮＭＯＳＦＥＴの分離用不純物領域３５及びＰＭＯＳＦＥＴの分離用不純物領域２９及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域５Ａの形成に多大な影響をおよぼす。ボロンの注入エネルギーはフィールド酸化膜６となるシリコン基板１領域内にボロン濃度プロファイルの最大値が入るように設定する。これはリンのイオン注入も行なわれる領域においてリンとボロンとの拡散長差得るために、ボロンのフィールド酸化膜中への偏析現象（吸い込み）を利用するためである。エネルギーの値は、フィールド酸化膜３００〜８００ｎｍの場合１５〜６０ｋｅＶ程度に設定できるが２５〜４５ｋｅＶ程度が望ましい。
【００２５】
フィールド酸化膜８００〜１５００ｎｍの場合１５〜２００ｋｅＶ程度に設定できるが２５〜６０ｋｅＶ程度が望ましい。リンはフィールド酸化時にフィールド酸化膜６直下のシリコン基板１表面へ偏析するため、注入エネルギーはフィールド酸化膜６となるシリコン基板１領域より深くにリン濃度プロファイルの最大値が入るように設定しなくても、ボロンのイオン注入も行なわれる領域においてリンとボロンとの拡散長差を十分に得ることができる。
【００２６】
エネルギーの値は、フィールド酸化膜３００〜１５００ｎｍの場合３５〜１５００ｋｅＶ程度に設定できるが６０〜１２０ｋｅＶ程度が望ましく、８０〜１２０ｋｅＶ程度が最適である。
【００２７】
ドーズ量は、フィールド酸化膜３００〜８００ｎｍの場合、ＮＭＯＳＦＥＴの分離用不純物領域３５の分離耐圧を得るためにボロンが少なくとも１×１０13／ｃｍ2以上に設定する必要があり、ＰＭＯＳＦＥＴの分離用不純物領域２９の分離耐圧を得るため及びＨＶＮＭＯＳＦＥＴの低濃度ドレイン領域５Ａのドレイン耐圧を得るためにリンは少なくともボロンドーズ量の２０〜２００％に設定する必要があり、３０〜８０％が望ましいが、４０〜６０％が最適である。フィールド酸化膜８００〜１５００ｎｍの場合、同様の理由からボロンが少なくとも２×１０13／ｃｍ2以上に設定する必要があり、リンは少なくともボロンドーズ量の２０〜１００％に設定する必要があり、２５〜７０％が望ましいが、４０〜６０％が最適である。
【００２８】
フィールド酸化は、９５０〜１０５０℃で形成するが９７５〜１０２５℃で形成することが望ましく、１０００℃程度で形成することが最適である。フィールド酸化工程には通常熱拡散（アニール）工程も含まれるが、フィールド酸化工程以前に行われる熱拡散（アニール）工程で、ボロンおよびリンをイオン注入時と偏析現象の傾向の異なる深さのシリコン基板１領域まで拡散させる場合、イオン注入条件は、偏析現象の傾向の違いに応じて変更する必要がある。つまり、ボロンをシリコン基板１中に深く拡散するとボロンがフィールド酸化膜中に吸い込まれる量が減り、シリコン基板１中に拡散する量が増えるので、ボロンのイオン注入量を減らすかまたはリンのイオン注入量を増やしておく必要がある。
【００２９】
次に、チッ化膜３３及び酸化膜３２を除去した後に、ゲート酸化を行い、ゲート酸化膜６を形成する。次に、ゲート電極となるポリシリコン膜を基板表面に形成する。
【００３０】
次に、通常のフォトリソグラフィー技術によりポリシリコン膜をパターニングして、図３（ｅ）のように各々のトランジスタのゲート電極３６Ａ，３６Ｂ，３６Ｃをパターニングする。次に、図３（ｆ）のようにＮＭＯＳＦＥＴの領域にはＮ型の不純物元素をゲート電極３６Ａ，３６Ｂに対して自己整合的にドーピングしてソース・ドレイン領域を形成する。
【００３１】
ＬＶＮＭＯＳＦＥＴのソース領域３７Ｓとドレイン領域３７Ｄ、さらに、ＨＶＮＭＯＳＦＥＴのソース領域４とドレイン領域５が形成される。また、ＰＭＯＳＦＥＴには、Ｐ型の不純物元素をゲート電極３６Ｃに対して自己整合的に基板１の表面にドーピングして、ＰＭＯＳＦＥＴのソース領域３９Ｓとドレイン領域３９Ｄとを形成する。さらに、図示しないが、中間絶縁膜を形成後、各領域及び電極と配線とを接続するためのコンタクトホールを中間絶縁膜に窓あけ後、配線としてのアルミニウム膜をパターニングする。さらに、パッシベーション膜を基板の表面に形成して完成する。
【００３２】
図５は本発明に含まれるＨＶＭＯＳＦＥＴの別の実施例の断面図である。
【００３３】
ソース領域を高濃度ソース領域４と低濃度ソース領域５１とから構成する。ソース領域とドレイン領域とを対称的に形成することにより、チャネル電流の製造バラツキを減少することができる。
【００３４】
図６は本発明の半導体装置に含まれる低耐圧ＰＭＯＳトランジスタ分離素子の断面図である。Ｐ型シリコン基板１の表面付近にＮウェル領域３１を設け、Ｎウェル領域３１内の表面にＰ+型のソース領域３９Ｓが設けられ、さらに、Ｎ±型素子分離領域６１を介してドレイン領域３９Ｄが設けられている。Ｐ+型ソース領域３９Ｓ及びＰ+型ドレイン領域３９Ｄは表面濃度が５×１０19ａｔｏｍｓ／ｃｍ3以上の高濃度に形成されている。Ｎ±型素子分離領域６１は表面濃度が３×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3程度の低濃度で形成するが、５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3程度が望ましく、７×１０16〜３×１０17ａｔｏｍｓ／ｃｍ3程度が最適である。また、Ｎ±型素子分離領域６１は深さが０．２×１０-4〜５．０×１０-4ｃｍ程度で形成するが、０．５×１０-4〜１．５×１０-4ｃｍ程度が望ましく、０．７×１０-4〜１．０×１０-4ｃｍ程度が最適である。Ｎ±型素子分離領域６１上にはフィールド酸化膜７が３００〜１５００ｎｍの膜厚で設けられ、６００〜１２００ｎｍの膜厚が望ましく、６００〜８００ｎｍの膜厚が最適である。
【００３５】
Ｎ±型素子分離領域６１の表面でフィールド酸化膜７の直下にはＰ型の不純物であるボロン元素拡散領域５Ｂが設けられている。Ｎ±型素子分離領域６１のＮ型化はリン元素のドーピングによって形成されている。さらに、バーズビーク領域７Ａ直下のＮ±型素子分離領域６１はボロン元素拡散領域５Ｂより、Ｐ+型ドレイン領域３９ＤとＮ±型素子分離領域６１を介して設けられたＰ+型ソース領域３９Ｓとの間に電源電圧が印加されたときに生じるＮ±型素子分離領域６１側の空乏層幅以上に深く形成する。望ましくは空乏層幅より０．１×１０-4ｃｍ以上深く、最適条件としては空乏層幅より０．１×１０-4〜０．５×１０-4ｃｍ程度深く形成する。素子分離領域がＮ±型素子分離領域６１とボロン元素拡散領域５Ｂ及びその上のフィールド酸化膜７から成る構造で形成されているが、ソース領域３９ＳとＮウェル領域３１に対して−５〜−３Ｖのドレイン耐圧特性が得られる。Ｎ±型素子分離領域６１上に電源電圧範囲内の電圧が印加されたポリまたはアルミ配線が配線されても、Ｎ±型素子分離領域６１が空乏化することによるリーク電流が流れることはない。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体装置の断面図である。
【図２】従来の半導体装置の断面図である。
【図３】本発明の半導体装置の製造工程順断面図である。
【図４】本発明の高耐圧ＭＯＳＦＥＴの低濃度ドレイン領域の不純物分布を示す図である。
【図５】本発明の半導体装置の別の実施例の断面図である。
【図６】本発明の半導体装置の別の実施例の断面図である。
【符号の説明】
【００３７】
１    Ｐ型シリコン基板
４    Ｎ+型ソース領域
５    Ｎ+型ドレイン領域
５Ａ  低濃度ドレイン領域
５Ｂ  ボロン元素拡散領域
６    ゲート酸化膜
７    フィールド酸化膜
７Ａ  バーズビーク領域
８    ゲート電極
２９    ＰＭＯＳＦＥＴの分離用不純物領域
３１    Ｎウェル領域
３２    酸化膜
３３    チッ化膜
３４    レジスト膜
３５（５Ｂ）  Ｐ±不純物領域
３６Ａ  ゲート電極（ＬＶＮＭＯＳ）
３６Ｂ  ゲート電極（ＨＶＮＭＯＳ）
３６Ｃ  ゲート電極（ＬＶＰＭＯＳ）
３７Ｓ  ソース領域（ＬＶＮＭＯＳ）
３７Ｄ  ドレイン領域（ＬＶＮＭＯＳ）
３９Ｓ  ソース領域（ＬＶＰＭＯＳ）
３９Ｄ  ドレイン領域（ＬＶＰＭＯＳ）
５１（５Ａ）  低濃度ドレイン領域
５２（５Ｂ）  ボロン元素拡散領域
６１（５Ａ）  Ｎ±型素子分離領域
【図１】
2005123644.tif 000003
【図２】
2005123644.tif 000004
【図３】
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【図４】
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【図５】
2005123644.tif 000007
【図６】
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