(57)【要約】【課題】  誘電体膜に用い材料及び容量上部電極に用いる材料に依存することなく、立体スタック型構造を有する容量素子を構成する容量上部電極の断線を原理的に防止する。【解決手段】  半導体装置は、半導体基板１上に形成され、第１の凹部１５ａを有する絶縁膜１４と、第１の凹部１５ａの壁部及び底部に形成され、第２の凹部１５ｂを有する容量下部電極１５と、第２の凹部１５ｂの壁部及び底部に形成され、第３の凹部１５ｃを有する容量絶縁膜１７と、第３の凹部１５ｃに埋め込まれた容量上部電極１８とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１の凹部を有する絶縁膜と、
前記第１の凹部の壁部及び底部に形成され、第２の凹部を有する容量下部電極と、
前記第２の凹部の壁部及び底部に形成され、第３の凹部を有する誘電体膜よりなる容量絶縁膜と、
前記第３の凹部に埋め込まれた容量上部電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１の凹部は、ホール型の形状を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の凹部は、溝型の形状を有していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記容量下部電極は、前記第１の凹部内にのみ形成されており、
前記容量絶縁膜は、前記第２の凹部内にのみ形成されており、
前記容量上部電極は、前記第３の凹部内にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記容量上部電極は、成膜雰囲気中に水素を発生させることなく形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記容量上部電極は、スパッタ法により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記容量上部電極は、メッキ法により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記容量上部電極は、金属膜が含まれていることを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
【請求項９】
半導体基板上に、第１の凹部を有する絶縁膜を形成する工程と、
前記絶縁膜の上並びに前記第１の凹部の壁部及び底部に、第２の凹部を有する第１の導電膜よりなる容量下部電極を形成する工程と、
前記第２の凹部の壁部及び底部に、第３の凹部を有する誘電体膜よりなる容量絶縁膜を形成する工程と、
前記３の凹部を埋め込むように、第２の導電膜よりなる容量上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、第１の凹部を有する絶縁膜を形成する工程と、
前記絶縁膜の上並びに前記第１の凹部の壁部及び底部に、第２の凹部を有する第１の導電膜を形成する工程と、
前記第２の凹部の側壁及び底部に、第３の凹部を有する誘電体膜を形成する工程と、
前記第３の凹部を埋め込むように、第２の導電膜を形成する工程と、
エッチバック法又はＣＭＰ法により、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜における前記第１の凹部の外側に存在している部分を除去して、前記第１の導電膜よりなる容量下部電極、前記誘電体膜よりなる容量絶縁膜及び前記第２の導電膜よりなる容量上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の導電膜は、成膜雰囲気中に水素を発生させることなく成膜されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の導電膜は、スパッタ法により成膜されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１３】
前記第２の導電膜は、メッキ法により成膜されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１４】
前記第２の導電膜は、金属膜が含まれていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料よりなる誘電体膜を容量絶縁膜に用いると共に立体スタック型構造を有する容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリの開発において、プレーナ型構造を採用した１〜６４ｋｂｉｔの小容量の強誘電体メモリが量産され始め、最近ではスタック型構造を採用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量の強誘電体メモリが開発の中心となってきている。スタック型構造を有する強誘電体メモリでは、容量下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置することにより、セルサイズを縮小して集積度の向上を図っている。
【０００３】
今後、強誘電体メモリの微細化傾向が進展するのに伴って、平面型の容量素子では、メモリ動作に必要な電荷量を確保することが困難になるので、いわゆる立体型の容量素子を備える立体スタック型構造の容量素子が必要になる。立体スタック型構造を有する容量素子を実現するためには、段差形状を有する表面積を大きくした容量下部電極の上に誘電体膜及び容量上部電極をカバレッジよく形成する必要がある。従来においては、ＣＶＤ法を用いてコンケイブ型のホール内に、容量下部電極、誘電体膜及び容量上部電極を形成することにより、立体スタック型構造を有する容量素子を実現していた（例えば、特許文献１参照）。
【０００４】
以下に、従来の立体スタック型構造を有する容量素子を備えた半導体装置の構造について、図７を参照しながら説明する。
【０００５】
図７に示すように、半導体基板１００上に、酸化膜１０１と窒化膜（ＳｉＯＮ膜）よりなる第１の反射防止膜１０２とからなる第１の層間絶縁膜１０３が形成されている。該第１の層間絶縁膜１０３には、半導体基板１００の活性領域（図示せず）と連通するストレージコンタクト孔の下部に形成されたポリシリコン膜１０４と、該ポリシリコン膜１０４の上であってストレージコンタクト孔の上部に形成された第１及び第２のバリアメタル膜１０５及び１０６とが配置されている。尚、ポリシリコン膜１０４は化学気相蒸着法（ＣＶＤ法）により形成されている。また、第１及び第２のバリアメタル膜１０５及び１０６は、酸素雰囲気下で高温の熱処理を行なう際に、酸素がストレージ電極を介して拡散することにより、ポリシリコン膜１０４よりなるポリシリコンプラグとストレージ電極との界面でポリシリコン酸化を誘発することを防止する役割を有している。
【０００６】
また、第１の層間絶縁膜１０３の上には、エッチングストッパー膜１０７、酸化膜１０８及び第２の反射防止膜１０９よりなる第２の層間絶縁膜１１０が形成されている。第２の層間絶縁膜１１０には、ストレージノード孔に形成された、ＣＶＤ法により成膜され膜厚が5〜50 nmである容量下部電極１１１、ＡＬＤ(atomic layer deposition) 法により成膜された第１のＢＳＴ薄膜１１２、ＣＶＤ法により成膜された第２のＢＳＴ薄膜１１３、及びＣＶＤ法又はスパッタ法により成膜された容量上部電極１１４が順に配置されている。尚、容量上部電極１１４及び容量下部電極１１１によりストレージ電極が構成されている。
【０００７】
このように、従来の半導体装置は、コンケイブ型の立体形状を有する立体スタック型構造の容量素子を備えることにより、微細であって且つ集積度の高い誘電体メモリを実現している。
【特許文献１】特開２００３−７８５９号公報（第８頁  図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来例において、第１及び第２のＢＳＴ薄膜１１２及び１１３よりなる誘電体膜の結晶化のために熱処理を行なうと、容量上部電極１１４におけるコンケイブ型のホールの底部付近であって段差被覆性が最も悪い箇所において、上部電極１１４が断線するという課題が発生する。また、第１及び第２のＢＳＴ膜１１２及び１１３等の誘電体膜に対する相性の良さから用いられている白金膜よりなる容量上部電極１１４は、延性に富んでいるので、ストレスマイグレーションが発生しやすい。このため、熱的なストレスマイグレーションによって、容量上部電極１１４において断線が多発することは明白である。
【０００９】
ところで、高誘電体膜である第１及び第２のＢＳＴ膜１１２及び１１３の結晶化温度は５００〜７００℃であり、比較的低温の部類に属する結晶化温度であるが、強誘電体膜としてのＳＢＴ膜に代表されるように、結晶化温度が８００℃に到達する強誘電体膜もある。このため、結晶化温度の高温化及び結晶化時間の長時間化が進行すると、断線等の不良が発生する確率は極端に増加すると予想される。
【００１０】
この場合、誘電体膜に用いる材料と容量上部電極に用いる材料との組み合わせによっては、熱的なストレスマイグレーションが発生する確率を低減することも可能であるが、容量上部電極における断線が発生する確率が少しでもある限り、大容量のメモリにおいて、１ビット不良を解消することはできない。
【００１１】
前記に鑑み、本発明の目的は、誘電体膜に用い材料及び容量上部電極に用いる材料に依存することなく、立体スタック型構造を有する容量素子を構成する容量上部電極の断線を原理的に防止することである。
【課題を解決するための手段】
【００１２】
前記の課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成され、第１の凹部を有する絶縁膜と、第１の凹部の壁部及び底部に形成され、第２の凹部を有する容量下部電極と、第２の凹部の壁部及び底部に形成され、第３の凹部を有する容量絶縁膜と、第３の凹部に埋め込まれた容量上部電極とを備えていることを特徴とする。
【００１３】
本発明に係る半導体装置によると、容量上部電極は第３の凹部に埋め込まれてなるので、容量上部電極における断線を原理的に防止することができる。このように、容量上部電極は第３の凹部を充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極における断線を原理的に防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、容量上部電極の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００１４】
本発明に係る半導体装置において、第１の凹部は、ホール型の形状を有していることが望ましい。
【００１５】
このようにすると、容量上部電極において断線が生じていないコンケイブ型の高集積な半導体装置を実現することができる。ここで、第１の凹部が有するホール型の形状とは、ストレージノードコンタクト毎に形成された開口部のことをいう。
【００１６】
本発明に係る半導体装置において、第１の凹部は、溝型の形状を有していることが好ましい。
【００１７】
このようにすると、容量上部電極において断線が生じていないトレンチ型の高集積な半導体装置を実現することができる。また、第１の凹部が溝型の形状であるため、第１の凹部の側壁を見込む立体角が大きくなるので、第１の凹部、第２の凹部及び第３の凹部に対する容量下部電極、容量絶縁膜及び容量上部電極の埋め込み特性が容易になる。ここで、第１の凹部が有する溝型の形状とは、複数のストレージノードコンタクトに共通するように形成された開口部のことである。
【００１８】
本発明に係る半導体装置において、容量下部電極は、第１の凹部内にのみ形成されており、容量絶縁膜は、第２の凹部内にのみ形成されており、容量上部電極は、第３の凹部内にのみ形成されていることが好ましい。
【００１９】
このようにすると、容量下部電極、容量絶縁膜及び容量上部電極よりなる容量素子のサイズを縮小することができるので、半導体装置をより一層微細化することができる。
【００２０】
本発明に係る半導体装置において、容量上部電極は、成膜雰囲気中に水素を発生させることなく形成されていることが好ましい。
【００２１】
このようにすると、容量上部電極の形成時において、容量絶縁膜を構成する誘電体膜に対して水素が侵入することがないので、誘電体膜の水素による劣化を防止することができる。
【００２２】
本発明に係る半導体装置において、容量上部電極は、スパッタ法により形成されていることが好ましい。
【００２３】
このようにすると、量産性の面に優れると共に容量上部電極の誘電体膜に対する相性の面に優れた半導体装置を実現することができる。また、水素の発生を抑制しながら容量上部電極を形成することができるので、誘電体膜が水素により劣化することを防止することができる。
【００２４】
本発明に係る半導体装置において、容量上部電極は、メッキ法により形成されていることが好ましい。
【００２５】
このようにすると、ＣＶＤ法を用いて容量上部電極を形成する場合の段差被覆性と同等以上の優れた段差被覆性を実現することができる。また、水素の発生を抑制しながら容量上部電極を形成することができるので、誘電体膜が水素により劣化することを防止することができる。
【００２６】
本発明に係る半導体装置において、容量上部電極は、金属膜が含まれていることが好ましい。
【００２７】
このようにすると、ストレスマイグレーションが発生しやすい金属膜を用いても、容量上部電極において断線が発生しない構造を採用しているために、金属膜を含んだ容量上部電極において断線が生じることがないので、容量上部電極として例えば白金膜等の誘電体膜の結晶配向に有利な金属膜を用いることができる。
【００２８】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に、第１の凹部を有する絶縁膜を形成する工程と、絶縁膜の上並びに第１の凹部の壁部及び底部に、第２の凹部を有する第１の導電膜よりなる容量下部電極を形成する工程と、第２の凹部の壁部及び底部に、第３の凹部を有する誘電体膜よりなる容量絶縁膜を形成する工程と、第３の凹部を埋め込むように、第２の導電膜よりなる容量上部電極を形成する工程とを備えることを特徴とする。
【００２９】
本発明に係る第１の半導体装置の製造方法によると、第３の凹部を埋め込んでなる容量上部電極を形成するので、容量上部電極における断線を原理的に防止することができる。このように、容量上部電極は第３の凹部を充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極における断線を原理的に防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、容量上部電極の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００３０】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に、第１の凹部を有する絶縁膜を形成する工程と、絶縁膜の上並びに第１の凹部の壁部及び底部に、第２の凹部を有する第１の導電膜を形成する工程と、第２の凹部の側壁及び底部に、第３の凹部を有する誘電体膜を形成する工程と、第３の凹部を埋め込むように、第２の導電膜を形成する工程と、エッチバック法又はＣＭＰ法により、第１の導電膜、誘電体膜及び第２の導電膜における第１の凹部の外側に存在している部分を除去して、第１の導電膜よりなる容量下部電極、誘電体膜よりなる容量絶縁膜及び第２の導電膜よりなる容量上部電極を形成する工程とを備えることを特徴とする。
【００３１】
本発明に係る第２の半導体装置の製造方法によると、第３の凹部を埋め込んでなる容量上部電極を形成するので、容量上部電極における断線を原理的に防止することができる。このように、容量上部電極は第３の凹部を充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極における断線を原理的に防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、容量上部電極の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。さらに、第１の導電膜、誘電体膜及び第２の導電膜における第１の凹部の外側に存在している部分を除去して、容量下部電極、容量絶縁膜及び容量上部電極を形成するため、容量素子のサイズを縮小することができるので、半導体装置をより一層微細化することができる。
【００３２】
本発明に係る第１又は第２の半導体装置の製造方法において、第２の導電膜は、成膜雰囲気中に水素を発生させることなく成膜されることが好ましい。
【００３３】
このようにすると、容量上部電極の形成時において、容量絶縁膜を構成する誘電体膜に対して水素が侵入することがないので、誘電体膜の水素による劣化を防止することができる。
【００３４】
本発明に係る第１又は第２の半導体装置の製造方法において、第２の導電膜は、スパッタ法により成膜されることが好ましい。
【００３５】
このようにすると、量産性の面に優れると共に容量上部電極の誘電体膜に対する相性の面に優れた半導体装置を実現することができる。また、水素の発生を抑制しながら容量上部電極を形成することができるので、誘電体膜が水素により劣化することを防止することができる。
【００３６】
本発明に係る第１又は第２の半導体装置の製造方法において、第２の導電膜は、メッキ法により成膜されることが好ましい。
【００３７】
このようにすると、ＣＶＤ法を用いて容量上部電極を形成する場合の段差被覆性と同等以上の優れた段差被覆性を実現することができる。また、水素の発生を抑制しながら容量上部電極を形成することができるので、誘電体膜が水素により劣化することを防止することができる。
【００３８】
本発明に係る第１又は第２の半導体装置の製造方法において、容量上部電極は、金属膜が含まれていることが好ましい。
【００３９】
このようにすると、ストレスマイグレーションが発生しやすい金属膜を用いても、容量上部電極において断線が発生しない構造を採用しているために、金属膜を含んだ容量上部電極において断線が生じることがないので、容量上部電極として例えば白金膜等の誘電体膜の結晶配向に有利な金属膜を用いることができる。
【発明の効果】
【００４０】
本発明に係る半導体装置及びその製造方法によると、容量上部電極は第３の凹部に埋め込まれてなるので、容量上部電極における断線を原理的に防止することができる。このように、容量上部電極は第３の凹部を充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極における断線を原理的に防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、容量上部電極の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の各実施の形態について図面を参照して説明する。
【００４２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図１(a)及び(b)を参照しながら説明する。
【００４３】
図１(a) は、本発明の第１の実施形態に係る半導体装置の構造を示しており、Ia-Ia 線における断面図であり、図１(b) は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【００４４】
図１(a) に示すように、半導体基板１０の上には、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜１１が形成されている。第１の層間絶縁膜１１には、該第１の層間絶縁膜１１を貫通して延びると共に半導体基板１０の活性領域（図示せず）に連通する、タングステン膜又はポリシリコン膜よりなるストレージノードコンタクト１２が形成されている。第１の層間絶縁膜１１の上には、ストレージノードコンタクト１２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜１３が形成されている。酸素バリア膜１３は、該酸素バリア膜１３の上部に形成される誘電体膜を結晶化する際に、ストレージノードコンタクト１２が酸化されることを防止する役割を有している。
【００４５】
第１の層間絶縁膜１１の上には、酸素バリア膜１３の側面を覆うと共に第１の凹部１５ａを備えた300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜１４が形成されている。第１の凹部１５ａは、第２の層間絶縁膜１４を貫通して形成されていると共にストレージノードコンタクト毎に形成される後述する容量素子の形成口となっている。また、第１の凹部１５ａは、ホール型の形状を有している。ここで、第１の凹部１５ａが有するホール型の形状とは、図１(b) に示すように、ストレージノードコンタクト１２毎に形成された開口部のことをいう。これにより、容量上部電極１８において断線が生じないコンケイブ型の高集積な半導体装置を実現することができる。
【００４６】
第２の層間絶縁膜１４の上部並びに第１の凹部１５ａの壁部及び底部には、第２の凹部１５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる容量下部電極１６が形成されている。容量下部電極１６の上部並びに第２の凹部１５ｂの壁部及び底部には、第３の凹部１５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜よりなる容量絶縁膜１７が形成されている。容量絶縁膜１７の上部及び第３の凹部１５ｃ内には、白金膜よりなる容量上部電極１８が埋め込まれている。尚、容量上部電極１８は第３の凹部１５ｃが完全に充填されるように埋め込まれている。
【００４７】
尚、以上で説明した第１の実施形態に係る半導体装置の構造において、容量下部電極１６、容量絶縁膜１７及び容量上部電極１８は、同一のマスクを用いて断面図方向（紙面縦方向）にパターンニングすることにより形成されているが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等に対応して、別々のマスクを用いてそれらを形成してもかまわない。
【００４８】
また、容量上部電極１８は、図１(b) に示す紙面横方向に、各ストレージノードコンタクト１２に共通するように形成されているが、ストレージノードコンタクト１２毎に形成してもかまわない。また、ストレージノードコンタクト１２の上に酸素バリア膜１３を形成しているが、ＳＢＴ系の材料の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜１３を形成しなくてもかまわない。
【００４９】
以上のように、本発明の第１の実施形態に係る半導体装置によると、容量上部電極１８は第３の凹部１５ｃに埋め込まれてなるので、容量上部電極１８における断線を原理的に防止することができる。このように、容量上部電極１８は第３の凹部１５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極１８における断線を原理的に防止することができる。したがって、容量絶縁膜１７に用いる材料及び容量上部電極１８に用いる材料に依存することなく、容量上部電極１８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００５０】
また、本発明の第１の実施形態に係る半導体装置では、容量絶縁膜１７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極１８における断線を防止することができる。
【００５１】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a)〜(e)を参照しながら説明する。
【００５２】
まず、図２(a) に示すように、半導体基板１０の上に、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜１１を形成する。次に、第１の層間絶縁膜１１に、半導体基板１０の活性領域（図示せず）の表面を露出させるストレージノードコンタクト孔を形成した後、該ストレージノードコンタクト孔にタングステン膜又はポリシリコン膜を充填することにより、第１の層間絶縁膜１１を貫通して延びると共に半導体基板１０の活性領域と連通するストレージノードコンタクト１２を形成する。
【００５３】
次に、第１の層間絶縁膜１１の上に、ストレージノードコンタクト１２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜１３を形成する。酸素バリア膜１３は、該酸素バリア膜１３の上部に形成する誘電体膜を結晶化する際に、ストレージノードコンタクト１２が酸化されることを防止する役割を有している。
【００５４】
次に、第１の層間絶縁膜１１の上に、酸素バリア膜１３を覆うように、300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜１４を形成する。
【００５５】
次に、図２(b) に示すように、第２の層間絶縁膜１４に対して、所望のマスクを用いたパターニングにより、第２の層間絶縁膜１４を貫通して酸素バリア膜１３又はストレージノードコンタクト１２への電気的接続を可能とする第１の凹部１５ａを形成する。ここで、第２の層間絶縁膜１４に形成された第１の凹部１５ａはホール型の形状を有している。尚、ホール型の形状とは、前述と同様に、前記図１(b) に示すように、ストレージノードコンタクト１２毎に形成された開口部のことをいう。
【００５６】
次に、図２(c) に示すように、第２の層間絶縁膜１４の上部並びに第１の凹部１５ａの壁部及び底部に、第２の凹部１５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる第１の導電膜を成膜した後、該第１の導電膜に対して、少なくとも各ストレージノードコンタクト１２の間を電気的に分離するように、所望のマスクを用いたパターニングにより、パターニングされた第１の導電膜１６ａを形成する。
【００５７】
次に、図２(d) に示すように、ＣＶＤ法を用いて、第２の層間絶縁膜１４の上部、第１の導電膜１６ａの上部並び第２の凹部１５ｂの壁部及び底部に、第３の凹部１５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜１７ａを成膜する。その後、ＳＢＴ膜１７ａの上に、第３の凹部１５ｃが埋め込まれるまで、50〜300nm の膜厚を有する白金膜よりなる第２の導電膜１８ａを成膜する。
【００５８】
次に、図２(e) に示すように、第２の導電膜１８ａが所望の膜厚になるように、エッチバック法又はＣＭＰ法を行なった後に、第２の導電膜１８ａ、ＳＢＴ膜１７ａ、及び第１の導電膜１６ａに対して、所望のマスクを用いたパターニングを行なうことにより、第２の導電膜１８ａよりなる容量上部電極１８、ＳＢＴ膜１７ａよりなる容量絶縁膜１７及び第１の導電膜１６ａよりなる容量下部電極１６を形成する。
【００５９】
尚、ここでは、容量下部電極１６、容量絶縁膜１７及び容量上部電極１８を形成する際に、同じマスクを用いてパターニングを行なったが、前述と同様に、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等に対応して、同一のマスクを用いなくてもかまわない。また、容量下部電極１６は、第１の導電膜１６ａを形成する際（図２(c) 参照）に、容量下部電極１６としての最終形状（図２(e) 参照）となるようにパターニングをしてもかまわない。さらに、エッチバック法又はＣＭＰ法を用いて、第２の導電膜１８ａの膜厚を所望の膜厚にしたが、第３の凹部１５ｃがちょうど埋め込まれるような所望の膜厚を有する第２の導電膜１８ａを形成できる場合には、エッチバック法又はＣＭＰ法を行なう必要がない。また、場合によっては、第２の層間絶縁膜１４の上面が露出するように、第１の凹部１５ａの外側に存在している第１の導電膜１６ａ、ＳＢＴ膜１７ａ及び第２の導電膜１８ａに対してエッチバック法又はＣＭＰ法を行なって、容量下部電極１６、容量絶縁膜１７及び容量上部電極１８よりなる容量素子を形成してもかまわない。
【００６０】
また、容量上部電極１８は、前述と同様に、各ストレージノードコンタクト１２に共通するように形成したが、ストレージノードコンタクト１２毎に形成してもかまわない。また、ストレージコンタクト１２の上に酸素バリア膜１３を形成しているが、前述したＳＢＴ系の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜１３を形成しなくてもかまわない。
【００６１】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によると、第３の凹部１５ｃを埋め込んでなる容量上部電極１８を形成するので、容量上部電極１８における断線を原理的に防止することができる。このように、容量上部電極１８は第３の凹部１５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極１８における断線を原理的に防止することができる。したがって、容量絶縁膜１７に用いる材料及び容量上部電極１８に用いる材料に依存することなく、容量上部電極１８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００６２】
また、本発明の第１の実施形態に係る半導体装置では、例えば容量絶縁膜１７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極１８における断線を防止することができる。
【００６３】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図３(a)及び(b)を参照しながら説明する。
【００６４】
図３(a) は、本発明の第２の実施形態に係る半導体装置の構造を示しており、図３(b) におけるIIIa-IIIa 線における断面図であり、図３(b) は、本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【００６５】
図３(a) に示すように、半導体基板２０の上には、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜２１が形成されている。第１の層間絶縁膜２１には、該第１の層間絶縁膜２１を貫通して延びると共に半導体基板２０の活性領域（図示せず）に連通する、タングステン膜又はポリシリコン膜よりなるストレージノードコンタクト２２が形成されている。第１の層間絶縁膜２１の上には、ストレージノードコンタクト２２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜２３が形成されている。酸素バリア膜２３は、該酸素バリア膜２３の上部に形成される誘電体膜を結晶化する際に、ストレージノードコンタクト２２が酸化されることを防止する役割を有している。
【００６６】
第１の層間絶縁膜２１の上には、酸素バリア膜２３の側面を覆うと共に第１の凹部２５ａを備えた300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜２４が形成されている。第１の凹部２５ａは、第２の層間絶縁膜２４を貫通して形成されていると共に複数のストレージノードコンタクト２２を含むように後述する容量素子の形成口となっており、溝型の形状を有している。ここで、第１の凹部２５ａが有する溝型の形状とは、図３(b) に示すように、複数のストレージノードコンタクト２２を共通するように形成された開口部のことをいう。これにより、容量上部電極２８において断線が生じないトレンチ型の高集積な半導体装置を実現することができる。
【００６７】
第２の層間絶縁膜２４の上部並びに第１の凹部２５ａの壁部及び底部には、第２の凹部２５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる容量下部電極２６が形成されている。容量下部電極２６の上部並びに第２の凹部２５ｂの壁部及び底部には、第３の凹部２５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜よりなる容量絶縁膜２７が形成されている。容量絶縁膜２７の上部及び第３の凹部２５ｃ内には、白金膜よりなる容量上部電極２８が埋め込まれている。尚、容量上部電極２８は第３の凹部２５ｃが完全に充填されるように埋め込まれている。
【００６８】
尚、以上で説明した第２の実施形態に係る半導体装置の構造において、容量下部電極２６、容量絶縁膜２７及び容量上部電極２８は、同一のマスクを用いて断面図方向（紙面縦方向）にパターンニングすることにより形成されているが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等に対応して、別々のマスクを用いてそれらを形成してもかまわない。
【００６９】
また、容量上部電極２８は、図３(b) に示す紙面横方向に、各ストレージノードコンタクト２２に共通するように形成されているが、ストレージノードコンタクト２２毎に形成してもかまわない。また、ストレージノードコンタクト２２の上に酸素バリア膜２３を形成しているが、前述したＳＢＴ系の材料の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜２３を形成しなくてもかまわない。
【００７０】
以上のように、本発明の第２の実施形態に係る半導体装置によると、第１の実施形態と同様に、容量上部電極２８は第３の凹部２５ｃに埋め込まれてなるので、容量上部電極２８における断線を原理的に防止することができる。このように、容量上部電極２８は第３の凹部２５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極２８における断線を原理的に防止することができる。したがって、容量絶縁膜２７に用いる材料及び容量上部電極２８に用いる材料に依存することなく、容量上部電極２８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００７１】
また、本発明の第２の実施形態に係る半導体装置によると、第１の凹部２５ａが溝型の形状であるため、第１の凹部２５ａの側壁を見込む立体角が大きくなるので、第１の凹部２５ａ、第２の凹部２５ｂ及び第３の凹部２５ｃに対する容量下部電極２６、容量絶縁膜２７及び容量上部電極２８の埋め込み特性が容易になる。
【００７２】
また、本発明の第２の実施形態に係る半導体装置では、例えば容量絶縁膜２７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極２８における断線を防止することができる。
【００７３】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a)〜(e)を参照しながら説明する。
【００７４】
まず、図４(a) に示すように、半導体基板２０の上に、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜２１を形成する。次に、第１の層間絶縁膜２１に、半導体基板２０の活性領域（図示せず）の表面を露出させるストレージノードコンタクト孔を形成した後、該ストレージノードコンタクト孔にタングステン膜又はポリシリコン膜を充填することにより、第１の層間絶縁膜２１を貫通して延びると共に半導体基板２０の活性領域と連通するストレージノードコンタクト２２を形成する。
【００７５】
次に、第１の層間絶縁膜２１の上に、ストレージノードコンタクト２２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜２３を形成する。酸素バリア膜２３は、該酸素バリア膜２３の上部に形成する誘電体膜を結晶化する際に、ストレージノードコンタクト２２が酸化されることを防止する役割を有している。
【００７６】
次に、第１の層間絶縁膜２１の上に、酸素バリア膜２３を覆うように、300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜２４を形成する。
【００７７】
次に、図４(b) に示すように、第２の層間絶縁膜２４に対して、所望のマスクを用いたパターニングにより、第２の層間絶縁膜２４を貫通して酸素バリア膜２３又はストレージノードコンタクト２２への電気的接続を可能とする第１の凹部２５ａを形成する。ここで、第２の層間絶縁膜２４に形成された第１の凹部２５ａは溝型の形状を有しており、溝型の形状とは、前述と同様に、前記図２(b) に示すように、各ストレージノードコンタクト２２に共通するように形成された開口部のことをいう。
【００７８】
次に、図４(c) に示すように、第２の層間絶縁膜２４の上部並びに第１の凹部２５ａの壁部及び底部に、第２の凹部２５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる第１の導電膜を成膜した後、該第１の導電膜に対して、少なくとも各ストレージノードコンタクト２２の間を電気的に分離するように、所望のマスクを用いたパターニングにより、パターニングされた第１の導電膜２６ａを形成する。
【００７９】
次に、図４(d) に示すように、ＣＶＤ法を用いて、第１の層間絶縁膜２４の上部、第１の導電膜２６ａの上部並び第２の凹部２５ｂの壁部及び底部に、第３の凹部２５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜２７ａを成膜する。その後、ＳＢＴ膜２７ａの上に、第３の凹部２５ｃが埋め込まれるまで、50〜300nm の膜厚を有する白金膜よりなる第２の導電膜２８ａを成膜する。
【００８０】
次に、図４(e) に示すように、第２の導電膜２８ａが所望の膜厚になるように、エッチバック又はＣＭＰを行なった後に、第２の導電膜２８ａ、ＳＢＴ膜２７ａ、及び第１の導電膜２６ａに対して、所望のマスクを用いたパターニングを行なうことにより、第２の導電膜２８ａよりなる容量上部電極２８、ＳＢＴ膜２７ａよりなる容量絶縁膜２７及び第１の導電膜２６ａよりなる容量下部電極２６を形成する。
【００８１】
尚、ここでは、容量下部電極２６、容量絶縁膜２７及び容量上部電極２８を形成する際に、同じマスクを用いてパターニングを行なったが、前述と同様に、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等に対応して、同一のマスクを用いなくてもかまわない。また、容量下部電極２６は、第１の導電膜２６ａを形成する際（図４(c) 参照）に、容量下部電極２６としての最終形状（図４(e) 参照）となるようにパターニングをしてもかまわない。さらに、エッチバック法又はＣＭＰ法を用いて、第２の導電膜２８ａの膜厚を所望の膜厚にしたが、第３の凹部２５ｃがちょうど埋め込まれるような所望の膜厚を有する第２の導電膜２８ａを形成できる場合には、エッチバック法又はＣＭＰ法を行なう必要がない。また、場合によっては、第２の層間絶縁膜２４の上面が露出するように、第１の凹部２５ａの外側に存在している第１の導電膜２６ａ、ＳＢＴ膜２７ａ及び第２の導電膜２８ａに対してエッチバック法又はＣＭＰ法を行なって、容量下部電極２６、容量絶縁膜２７及び容量上部電極２８よりなる容量素子を形成してもかまわない。
【００８２】
また、容量上部電極２８は、前述と同様に、各ストレージノードコンタクト２２に共通するように形成したが、ストレージノードコンタクト毎に形成してもかまわない。また、ストレージコンタクト２２の上に酸素バリア膜２３を形成しているが、ＳＢＴ系の材料の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜２３を形成しなくてもかまわない。
【００８３】
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態と同様に、第３の凹部２５ｃを埋め込んでなる容量上部電極２８を形成するので、容量上部電極２８における断線を原理的に防止することができる。このように、容量上部電極２８は第３の凹部２５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極２８における断線を原理的に防止することができる。したがって、容量絶縁膜２７に用いる材料及び容量上部電極２８に用いる材料に依存することなく、容量上部電極２８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００８４】
また、本発明の第２の実施形態に係る半導体装置の製造方法によると、第１の凹部２５ａが溝型の形状であるため、第１の凹部２５ａの側壁を見込む立体角が大きくなるので、第１の凹部２５ａ、第２の凹部２５ｂ及び第３の凹部２５ｃに対する容量下部電極２６、容量絶縁膜２７及び容量上部電極２８の埋め込み特性が容易になる。
【００８５】
また、本発明の第２の実施形態に係る半導体装置の製造方法により形成された半導体装置によると、例えば容量絶縁膜２７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極２８における断線を防止することができる。
【００８６】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の構造について、図５を参照しながら説明する。
【００８７】
図５に示すように、半導体基板３０の上には、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜３１が形成されている。第１の層間絶縁膜３１には、該第１の層間絶縁膜３１を貫通して延びると共に半導体基板３０の活性領域（図示せず）に連通する、タングステン膜又はポリシリコン膜よりなるストレージノードコンタクト３２が形成されている。第１の層間絶縁膜３１の上には、ストレージノードコンタクト３２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜３３が形成されている。酸素バリア膜３３は、該酸素バリア膜３３の上部に形成される誘電体膜を結晶化する際に、ストレージノードコンタクト３２が酸化されることを防止する役割を有している。
【００８８】
第１の層間絶縁膜３１の上には、酸素バリア膜３３の側面を覆うと共に第１の凹部３５ａを備えた300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜３４が形成されている。第１の凹部３５ａは、第２の層間絶縁膜３４を貫通して形成されていると共にストレージノードコンタクト３２毎に形成される後述する容量素子の形成口となっている。また、第１の凹部３５ａは、凹型の形状を有している。
【００８９】
第１の凹部３５ａの壁部及び底部には、第２の凹部３５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる容量下部電極３６が形成されている。容量下部電極３６の上部並びに第２の凹部３５ｂの壁部及び底部には、第３の凹部３５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜よりなる容量絶縁膜３７が形成されている。容量絶縁膜３７の上部及び第３の凹部３５ｃ内には、白金膜よりなる容量上部電極３８が埋め込まれている。尚、容量上部電極３８は第３の凹部３５ｃが完全に充填されるように埋め込まれている。
【００９０】
また、容量下部電極３６は第１の凹部３５ａ内にのみ形成されており、容量絶縁膜３７は第２の凹部３５ｂ内にのみ形成されており、容量上部電極３８は第３の凹部３５ｃ内にのみ形成されている。
【００９１】
また、図示していないが、容量下部電極３６については隣接する容量素子と分離されていればよく、容量絶縁膜３７及び容量上部電極３８については隣接する容量素子と分離されている必要はない。したがって、第３の実施形態に係る半導体装置において、第１の凹部３５ａは、第１の実施形態と同様にホール型の形状を有していてもよいし、第２の実施形態と同様に溝形の形状を有していてもよい。
【００９２】
以上のように、本発明の第３の実施形態に係る半導体装置によると、第１及び第２の実施形態と同様に、容量上部電極３８は第３の凹部３５ｃに埋め込まれてなるので、容量上部電極３８における断線を原理的に防止することができる。このように、容量上部電極３８は第３の凹部３５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極３８における断線を原理的に防止することができる。したがって、容量絶縁膜３７に用いる材料及び容量上部電極３８に用いる材料に依存することなく、容量上部電極３８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００９３】
また、第３の実施形態に係る半導体装置によると、容量下部電極３６は第１の凹部３５ａ内にのみ形成されており、容量絶縁膜３７は第２の凹部３５ｂ内にのみ形成されており、容量上部電極３８は第３の凹部３５ｃ内にのみ形成されているので、容量下部電極３６、容量絶縁膜３７及び容量上部電極３８よりなる容量素子のサイズを縮小することができるので、半導体装置をより一層微細化することができる。
【００９４】
また、本発明の第３の実施形態に係る半導体装置では、例えば容量絶縁膜３７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極３８における断線を防止することができる。
【００９５】
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図６(a)〜(e)を参照しながら説明する。
【００９６】
まず、図６(a) に示すように、半導体基板３０の上に、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜３１を形成する。次に、第１の層間絶縁膜３１に、半導体基板３０の活性領域（図示せず）の表面を露出させるストレージノードコンタクト孔を形成した後、該ストレージノードコンタクト孔にタングステン膜又はポリシリコン膜を充填することにより、第１の層間絶縁膜３１を貫通して延びると共に半導体基板３０の活性領域と連通するストレージノードコンタクト３２を形成する。
【００９７】
次に、第１の層間絶縁膜３１の上に、ストレージノードコンタクト３２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜３３を形成する。酸素バリア膜３３は、該酸素バリア膜３３の上部に形成する誘電体膜を結晶化する際に、ストレージノードコンタクト３２が酸化されることを防止する役割を有している。
【００９８】
次に、第１の層間絶縁膜３１の上に、酸素バリア膜３３を覆うように、300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜３４を形成する。
【００９９】
次に、図６(b) に示すように、第２の層間絶縁膜３４に対して、所望のマスクを用いたパターニングにより、第２の層間絶縁膜３４を貫通して酸素バリア膜３３又はストレージノードコンタクト３２への電気的接続を可能とする第１の凹部３５ａを形成する。ここで、第２の層間絶縁膜３４に形成された第１の凹部３５ａは凹型の形状を有している。
【０１００】
次に、図６(c) に示すように、第２の層間絶縁膜３４の上部並びに第１の凹部３５ａの壁部及び底部に、第２の凹部３５ｂを有すると共に5〜50nm の膜厚を有する白金膜よりなる第１の導電膜３６ａを成膜した後、ＣＶＤ法を用いて、該第１の導電膜３６ａ上の全面に亘るように、第３の凹部３５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜３７ａを成膜する。
【０１０１】
次に、図６(d) に示すように、ＣＶＤ法を用いて、ＳＢＴ膜３７ａの上に、第３の凹部３５ｃが埋め込まれるまで、50〜300nm の膜厚を有する白金膜よりなる第２の導電膜３８ａを成膜する。
【０１０２】
次に、図６(e) に示すように、第２の導電膜３８ａ、ＳＢＴ膜３７ａ及び第１の導電膜３６ａに対して、エッチバック法又はＣＭＰ法を行なうことにより、第２の層間絶縁膜３４の上面を露出させると共に、第２の導電膜３８ａ、ＳＢＴ膜３７ａ及び第１の導電膜３６ａにおける第１の凹部３５ａの外側に存在している部分を除去して、第１の導電膜３６ａよりなる容量下部電極３６、ＳＢＴ膜３７ｂよりなる容量絶縁膜３７及び第２の導電膜３８ｃよりなる容量上部電極３８を形成する。
【０１０３】
以上のように、本発明の第３の実施形態に係る半導体装置の製造方法によると、第１及び第２の実施形態と同様に、第３の凹部３５ｃを埋め込んでなる容量上部電極３８を形成するので、容量上部電極３８における断線を原理的に防止することができる。このように、容量上部電極３８は第３の凹部３５ｃを充填しているので、ストレスが局所的に集中することを回避することにより、ストレスマイグレーションの影響を低減して容量上部電極３８における断線を原理的に防止することができる。したがって、容量絶縁膜３７に用いる材料及び容量上部電極３８に用いる材料に依存することなく、容量上部電極３８の断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【０１０４】
また、本発明の第３の実施形態に係る半導体装置の製造方法によると、容量下部電極３６を第１の凹部３５ａ内にのみ形成し、容量絶縁膜３７を第２の凹部３５ｂ内にのみ形成し、容量上部電極３８を第３の凹部３５ｃ内にのみ形成するので、容量下部電極３６、容量絶縁膜３７及び容量上部電極３８よりなる容量素子のサイズを縮小することができるので、半導体装置をより一層微細化することができる。
【０１０５】
また、本発明の第３の実施形態に係る半導体装置の製造方法により形成された半導体装置によると、例えば容量絶縁膜３７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極３８における断線を防止することができる。
【０１０６】
また、前述の本発明の第１〜第３の実施形態に係る半導体装置及びその製造方法においては、容量上部電極は、成膜雰囲気中に水素を発生させない製造方法を用いて成膜することが好ましい。
【０１０７】
一般的に、アスペクト比が高い凹部への埋め込み方法として、ＣＶＤ法が広く用いられている。例えば、白金膜を凹部へ埋め込む際に用いるＣＶＤ法では、供給ガスとして有機系のソースガスを用いるのが通例であるが、成膜中にＣ−Ｈ基が分解することにより水素が発生する。成膜中に発生した水素は、成膜温度である500〜600℃の条件下において、白金自身が有する触媒作用の影響も加わって、活性水素となるので、容量絶縁膜を構成する誘電体膜の一部が還元されるおそれがある。この場合、成膜温度の低温化又は触媒作用の少ない材料の選択を行なうことによって、誘電体膜が水素によって還元される程度を低減することはできても、誘電体膜に対する水素の影響を皆無にすることは困難である。したがって、成膜雰囲気中に水素を発生させない製造方法を用いて、容量上部電極を形成することにより、容量絶縁膜の水素による劣化を防ぐことが好ましい。
【０１０８】
以下に、成膜雰囲気中に水素を発生させない具体的な製造方法について説明する。
【０１０９】
第１に、スパッタ法を用いて容量上部電極を形成することが好ましい。
【０１１０】
本発明の第１〜第３の実施形態においては、容量上部電極を第３の凹部内に埋め込む必要がある。例えば、第１の凹部の深さが300nm である場合、第３の凹部を埋め込むためには、少なくとも150nm の膜厚を有する容量上部電極を成膜する必要がある（尚、実際には、凹部の壁部及び底部に生じるばらつきを考慮して、150nm の膜厚に上乗せして容量上部電極を成膜する必要がある）。このような場合、ＣＶＤ法を用いて容量上部電極を形成すると、スパッタ法を用いた場合に比べて成膜レートが低く且つ量産性（スループット）の面においても劣るので好ましい方法とは言えない。
【０１１１】
しかしながら、スパッタ法を用いて容量上部電極を形成すると、1 時間に25枚以上という高い量産性を維持することができる。また、過去の実績データの蓄積からみても、スパッタ法によって成膜した容量上部電極は誘電体膜に対する相性の面についても優れている。さらに、スパッタ法によって容量上部電極を成膜する際の制御方法に関する種々のノウハウを有しており、その点に鑑みても非常に好ましい方法であると言える。
【０１１２】
また、スパッタ法を用いることにより、第３の凹部内への容量上部電極の埋め込みを実現する方法は種々あるが、例えば、高温（成膜温度が例えば約500 ℃以上）でスパッタリングすることにより、第３の凹部内に容量上部電極を埋め込むことができる。つまり、例えばアルミニウム等を高温でスパッタリングして成膜する場合、その成膜温度を利用することにより、スパッタリングされたアルミニウムをフローさせて凹部内を埋め込むことができるように、容量上部電極に用いる材料を高温でスパッタリングしてフローさせることにより、第３の凹部内に容量上部電極を埋め込むことが可能である。このため、容量上部電極に用いる材料として、融点が低く、高温でフローし易い材料を用いることにより、第３の凹部をより効果的に埋め込むことができる。
【０１１３】
また、高温（成膜温度が例えば約500 ℃以上）でのスパッタリングは、第３の凹部の形状にかかわらず、第３の凹部内に容量上部電極を埋め込むことができるが、第３の凹部の形状によっては、高温でのスパッタリングを行なうことなく第３の凹部内に容量上部電極を埋め込むことができる。つまり、第３の凹部が低アスペクト比を有する場合（凹部の開口が広く且つ凹部の深さが浅いような場合）、又は第３の凹部の壁部がテーパー形状となっている場合（底部から上部に向かって開口が広がっているような場合）には、膜厚が十分に厚くなるようにスパッタ法を用いて成膜することにより、第３の凹部内に容量上部電極を埋め込むことができる。例えば、凹部の直径がｔである第３の凹部に、カバレージ率がａ％となるスパッタリングを行なう場合には、膜厚がｔ× 100／2ａ となるように成膜することにより、第３の凹部内に容量上部電極を埋め込むことができる。
【０１１４】
また、例えば、白金、イリジウム等の貴金属を通常の温度（成膜温度が例えば約200〜300℃）でスパッタリングして成膜することにより、第３の凹部内に容量上部電極を埋め込むこともできる。通常の温度でのスパッタリングを用いる場合には、高温でのスパッタリングを用いる場合に比べて、埋め込み特性は劣るものの、第３の凹部の形状によっては、第３の凹部内に容量上部電極を十分に埋め込むことができる。例えば、第３の凹部が低アスペクト比を有する場合（凹部の開口が広く且つ凹部の深さが浅いような場合）、又は第３の凹部の壁部がテーパー形状となっている場合（底部から上部に向かって開口が広がっているような場合）等であれば、白金又はイリジウム等の貴金属を通常の温度でスパッタリングすることにより、第３の凹部内に容量上部電極を埋め込むことが十分に可能になる。
【０１１５】
さらに、ここで、前記スパッタリングを用いて第３の凹部内に埋め込まれた容量上部電極を構成する金属の結晶構造について説明する。そもそも、基板表面に成長する結晶構造は、ガス圧、基板表面の温度、又はバイアス電圧などのスパッタ条件によって大きく変化する。しかしながら、物理的に蒸着させる本方法を用いて成長する結晶構造に共通する特徴は、初期層を含めて粒界に空孔といった結晶格子配列を不連続な状態にする格子欠陥を多数含むことである。特に、粒界は膜厚垂直方向に成長しやすく、いわゆる柱状結晶が形成されやすい点が特徴である。ところで、前記ＣＶＤ法を用いて第３の凹部内に埋め込まれた容量上部電極を構成する金属膜は、ＣＶＤ法において原料ガスを均一に分解して基板に輸送し基板温度又は基板バイアスにより選択的に所望の原子を堆積することにより成膜されるため、ＰＶＤ方式に観察される粒界欠陥がなくアモルファス状態の格子結合した薄膜が成長して成膜することになるので、前記スパッタリングを用いて成膜された容量上部電極を構成する金属膜とは、結晶構造の点で大きく異なる。
【０１１６】
第２に、メッキ法を用いて容量上部電極を形成することが好ましい。
【０１１７】
メッキ法は本来的に埋め込み特性に優れているので、メッキ法を用いて容量上部電極を形成すれば、ＣＶＤ法を用いて容量上部電極を形成する場合と同等以上の優れた段差被覆性を有する容量上部電極を得ることができる。また、メッキ法を用いた容量上部電極の成膜は、量産性（スループット）の面においても問題はない。
【０１１８】
また、メッキ法によって容量上部電極を形成する場合に用いる金属としては、白金膜、イリジウム膜又はロジウム膜等の貴金属であることが好ましい。
【０１１９】
さらに、ここで、前記メッキ法を用いて第３の凹部内に埋め込まれた容量上部電極を構成する金属の結晶構造について説明する。メッキ法を用いると、一般に、粒状結晶が形成されることが特徴である。但し、熱処理を加えると、粒状結晶同士が結合して大きな板状結晶となることが知られている。通常、半導体プロセスを経た膜は、ある程度の熱処理に曝されるので、小さい粒状結晶から大きな板状結晶までが混在している状態を示すことが多い。ところで、前記ＣＶＤ法を用いて第３の凹部内に埋め込まれた容量上部電極を構成する金属膜は、前述したように、ＰＶＤ方式に観察される粒界欠陥がなくアモルファス状態の格子結合した薄膜が成長して成膜することになるので、前記メッキ法を用いて成膜された容量上部電極を構成する金属膜とは、結晶構造の点で大きく異なる。
【０１２０】
尚、成膜条件によっては、水の電気分解によって水素が発生するが、水素が発生する成膜温度は50〜100 ℃の範囲と非常に低いので、容量絶縁膜を構成する誘電体膜への水素による影響は生じないという面においても有利である。
【０１２１】
また、本発明の第１〜第３の実施形態に係る半導体装置においては、容量上部電極の少なくとも一部に金属膜が含まれていることが好ましい。このようにすると、ストレスマイグレーションが発生しやすい金属膜を用いても、容量上部電極において断線が発生しない構造を採用しているために、金属膜を含んだ容量上部電極において断線が生じることがないので、容量上部電極の一部に、例えば白金膜、イリジウム膜又はロジウム膜等の貴金属のように、誘電体膜の結晶配向に有利な金属膜を用いることができる。
【産業上の利用可能性】
【０１２２】
本発明の半導体装置及びその製造方法は、凹部に形成される容量上部電極における断線の発生を原理的に防止することができるので、立体スタック型構造を有し且つ誘電体材料を使用する強誘電体メモリ又は高誘電体メモリ及びそれらの製造方法に有効である。
【図面の簡単な説明】
【０１２３】
【図１】(a)は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、(b)は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【図２】(a)〜(e)は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】(a)は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図であり、(b)は、本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【図４】(a)〜(e)は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図６】(a)〜(e)は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【０１２４】
１０、２０、３０        半導体基板
１１、２１、３１        第１の層絶縁膜
１２、２２、３２        ストレージコンタクト孔
１３、２３、３３        酸素バリア膜
１４、２４、３４        第２の層絶縁膜
１５ａ、２５ａ、３５ａ  第１の凹部
１５ｂ、２５ｂ、３５ｂ  第２の凹部
１５ｃ、２５ｃ、３５ｃ  第３の凹部
１６、２６、３６        容量下部電極
１６ａ、２６ａ          パターニングされた第１の導電膜
１７、２７、３７        容量絶縁膜
１７ａ、２７ａ、３７ａ  誘電体膜
１８、２８、３８        容量上部電極
１８ａ、２８ａ、３８ａ  第２の導電膜
３６ａ                  第１の導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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