(57)【要約】【課題】  素子分離領域あるいはＳｉ基板のエッチングを抑えつつ、High-k膜のエッチングを行う。【解決手段】  半導体装置の製造方法において、基板に、ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成した後、ゲート電極を所定の形状に加工し、ゲート電極加工後に、表面に露出した部分のゲート絶縁膜を除去する。このゲート絶縁膜除去の際、ゲート絶縁膜のエッチング液として、フッ素化合物を含む水溶液を用いる。また、ここでのゲート絶縁膜は、    Ａｌ（１−ｘ）ＨｆｘＯｙ      ・・・・（式１）    （但し、ｘ=０．２〜０．８５）あるいは、    Ａｌ（１−ｚ）ＺｒｚＯｙ      ・・・・（式２）    （但し、ｚ=０．２〜０．８５）で示されるものを対象とする。【選択図】      図１
2005079311.tif 000002
【特許請求の範囲】
【請求項１】
基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を所定の形状に加工するゲート電極加工工程と、
前記ゲート絶縁膜の、前記ゲート電極加工工程後に表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、エッチング液として、フッ素化合物を含む水溶液を用い
前記ゲート絶縁膜は、［式１］、あるいは、［式２］で示されるものであることを特徴とする半導体装置の製造方法。
［式１］
Ａｌ（１−ｘ）ＨｆｘＯｙ
（但し、ｘ=０．２〜０．８５）
［式２］
Ａｌ（１−ｚ）ＺｒｚＯｙ
（但し、ｚ=０．２〜０．８５）
【請求項２】
前記エッチング液は、前記フッ素化合物の含有量が、約０．０１〜０．５重量％であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フッ素化合物は、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、フッ化テトラメチルアンモニウムの少なくとも１種類を含むものであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記除去工程は、前記エッチング液の温度を約３０〜６０℃とすることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記除去工程は、浸漬洗浄法により行うことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記除去工程は、スプレー洗浄法により行うことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法に関する。更に、具体的には、ゲート絶縁膜として高誘電率膜を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、微細化プロセスの進歩に伴い、トランジスタにおいても、ゲート長の微細化が急速に進み、現在では、０．１μm以下のゲート長が可能になりつつある。ゲート長の微細化と共に、動作速度は向上するが、一方で、単にゲート長を微細化するだけでは、消費電力が増大してしまう。そこで、消費電力を低減するため、ゲート長の微細化と共に、スケーリング則に従って、ゲート絶縁膜の膜厚を薄くする必要がある。例えば、ゲート長が０．１μm以下となった場合、ゲート絶縁膜の膜厚を、ＥＯＴ（Equivalent Oxide Thickness；酸化膜換算膜厚）で、約１．０〜２．０nm以下にまでする必要がある。しかし、このように、ゲート絶縁膜を薄膜化すると、従来のＳｉＯ２からなるゲート絶縁膜では、トンネル電流が増大し、リーク電流が増大するという問題を回避することができない。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜とする）を用いる方法が考えられている。ゲート絶縁膜として、High-k膜を用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、同時に、ＥＯＴを薄くして消費電力の低下を測ることができる
【０００３】
ここで、High-k膜は、一般に、比誘電率がＳｉＯ２膜より高い膜であり、例えば、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＺｒＳｉＯ４、ＨｆＳｉＯ４等が挙げられる。このようなHigh-k膜を用いることにより、ゲート長が、０．１μm以下の場合にも、５nm程度の物理的膜厚のゲート絶縁膜を用いることができるため、トンネル効果によるゲートリーク電流を抑制することができる（例えば、特許文献１参照）。
【０００４】
High-k膜をゲート電極として用いる場合のトランジスタの製造方法の１つとして、次のような方法がある
まず、Ｓｉ基板上を、素子分離領域により区画し、この区画領域にウェルを形成する。その後、このウェル領域上に、ＳｉＯ２膜、High-k膜、ゲート電極材料であるポリシリコン膜等、ハードマスクとなるＳｉＯ２膜等を順に堆積する。その後、ゲート電極のパターニングを行う。具体的には、まず、フォトレジスト剤を塗布し、リソグラフィー技術によりフォトレジストにパターンを形成し、レジストマスクを形成する。このレジストマスクをマスクとして、最上層のＳｉＯ２膜をエッチングした後、レジストマスクを除去する。エッチングされたＳｉＯ２膜をハードマスクとして、ポリシリコン膜をエッチングし、次いで、High-k膜、ＳｉＯ２膜を順にエッチングする。
【０００５】
【特許文献１】特開２００２−７５９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、High-k膜と、素子分離領域のＳｉＯ２膜とのエッチング選択比は小さい。従って、High-k膜をエッチングする際にドライエッチング技術を用いると、選択エッチングが困難となる場合がある。また、ＳｉＯ２膜下層のＳｉ基板と、High-k膜とのエッチング選択比は、更に小さいため、ドライエッチングの際に、Ｓｉ基板までエッチングが進んでしまうことも考えられる。ＳｉＯ２からなる素子分離領域の過剰なエッチングや、Ｓｉ基板のエッチングによる損傷は、半導体のデバイス特性に影響を与えるため問題である。また、ゲート端部のHigh-k膜のエッチング形状は、裾を引く、あるいは、イオン注入工程で、High-k膜がノックオンにより、Ｓｉ基板中に侵入し、デバイス特性に悪影響を与える場合も考えられる。
【０００７】
従って、この発明は、上述のような問題を解決し、ゲート絶縁膜としてHigh-k膜を用いた場合にも、素子分離領域やＳｉ基板等、他の部分の過剰なエッチングを抑え、High-k膜を選択的に除去できるようにした半導体装置の製造方法を提案するものである。
【課題を解決するための手段】
【０００８】
この発明の半導体装置の製造方法は、
基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を所定の形状に加工するゲート電極加工工程と、
前記ゲート絶縁膜の、前記ゲート電極加工工程後に表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、エッチング液として、フッ素化合物を含む水溶液を用い
前記ゲート絶縁膜は、
Ａｌ（１−ｘ）ＨｆｘＯｙ      ・・・・（式１）
（但し、ｘ=０．２〜０．８５）
あるいは、
Ａｌ（１−ｚ）ＺｒｚＯｙ      ・・・・（式２）
（但し、ｚ=０．２〜０．８５）
で示されるものである。
【発明の効果】
【０００９】
この発明においては、ゲート絶縁膜であるＡｌ（１−ｘ）ＨｆｘＯｙ（ｘ=０．２〜０．８５）あるいは、Ａｌ（１−ｚ）ＺｒｚＯｙ（ｚ=０．２〜０．８５）の除去の際、除去液として、フッ素化合物を含む水溶液を用いる。これにより、ゲート絶縁膜除去のためのエッチングにおいて、素子分離領域や、あるいは、基板とのエッチング選択比を大きくとることができる。従って、不要部分にゲート絶縁膜の残渣を残すことなく除去することができ、一方で、除去の際の素子分離領域や基板の過剰なエッチングは抑えることができる。従って、デバイス特性の良好な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１１】
この発明の実施の形態の概要を説明すると、まず、ゲート絶縁膜としては、Ａｌ（１−ｘ）ＨｆｘＯｙあるいは、Ａｌ（１−ｚ）ＺｒｚＯｙを材料とする高誘電率膜（以下、High-k膜とする）を用いる。そして、ゲート電極加工後、このゲート絶縁膜の不要部分を除去する際には、エッチング液として、フッ素化合物を含有するエッチング液を用いる。
【００１２】
実験によれば、この実施の形態において説明する方法は、このHigh-k膜、Ａｌ（１−ｘ）ＨｆｘＯｙあるいは、Ａｌ（１−ｚ）ＺｒｚＯｙのうち、０．２≦ｘ≦０．８５、０．２≦ｙ≦０．８５の広い範囲で効果があることが確認されている。これについて、１例をあげて説明する。
【００１３】
図１は、Ａｌ（１−ｘ）ＨｆｘＯｙの構成割合に対するエッチング速度を示すグラフである。図１において、横軸は、Ａｌ（１−ｘ）ＨｆｘＯｙ、１モル中の、ＨｆＯｙの占める割合（モル）を示し、縦軸は、エッチング速度（nm/分）を示す。また、グラフ中、実線は、Ａｌ０．７Ｈｆ０．３Ｏｙ膜を表し、点線は、ＳｉＯ２膜を表している。また、この実験条件として、構成割合に関わらず、Ａｌ（１−ｘ）ＨｆｘＯｙ膜には、１０５０℃の熱処理を加えている。
図１に示されるように、０．２≦ｘ≦０．８５の広い範囲で、ＳｉＯ２膜に比べて、高いエッチング速度を得られることがわかる。
【００１４】
また、エッチング液に含有させるフッ素化合物としては、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、あるいは、フッ化テトラメチルアンモニウム等があげられる。エッチング液には、これらのうちいずれか１を含むものでもよく、また、複数を含むものでも良い。
【００１５】
エッチング液に含有させるフッ素化合物の割合は、０．０１〜０．５重量%が好適である。残りの重量%は、純水が占める。この発明は、特にこの割合に限定されるものではないが、０．０１重量%未満の場合、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがある。また、０．５重量%以上になった場合には、上記のHigh-k膜だけでなく、素子分離領域を構成するＳｉＯ２や、Ｓｉ基板等をエッチングする効果が大きくなり、例えば、素子分離領域のエッチングによるリーク電流の増大等、デバイス特性を劣化させる問題が発生することが考えられる。これについて、具体的に、１例をあげて説明する。
【００１６】
図２は、フッ素化合物濃度に対する、Ａｌ０．７Ｈｆ０．３Ｏｙ膜と、ＳｉＯ２膜のエッチング速度を示すグラフである。図２において、横軸は、フッ素化合物の濃度（重量%）を示し、縦軸は、エッチング速度（nm/分）を示す。また、グラフ中、実線は、Ａｌ０．７Ｈｆ０．３Ｏｙ膜を表し、点線は、ＳｉＯ２膜を表している。なお、この際、実験条件として、フッ素化合物の濃度に関わらず、Ａｌ０．７Ｈｆ０．３Ｏｙ膜には、１０５０℃の熱処理を加えている。
図２に示されるように、ＳｉＯ２膜に対して、Ａｌ０．７Ｈｆ０．３Ｏｙ膜は、幅広い範囲で、高いエッチング速度を得ることができる。特に、上述したように、０．０１〜０．５重量%の範囲では、エッチング選択比を大きく取ることができる。
【００１７】
また、フッ素の解離度が、上記のHigh-k膜のエッチング速度に強く影響している。即ち、フッ素の解離度を高めた液では、相対的に、上記のHigh-k膜のエッチング速度を高めることができる。一般に、フッ酸中の、フッ素の解離度は、フッ素濃度が高いほど高くなる。ところが、フッ素の解離度を大きくする、即ち、フッ素濃度を大きくすると、上記のHigh-k膜のエッチング速度のみならず、ＳｉＯ２膜のエッチング速度も大きくなり、ＳｉＯ２膜のフッ素濃度に対するエッチング速度の増加量は、上記のHigh-k膜の場合に比べて大きくなる。従って、ＳｉＯ２膜のエッチング速度が、上記のHigh-k膜のエッチング速度より大きくなり、例えば、素子分離領域のエッチングにより、リーク電流の増大等のデバイス特性を劣化させる。しかしながら、この実施の形態における方法によれば、対象となる上記High-k膜の、フッ素の解離度に対するエッチング速度は、０．０１〜０．５重量%の範囲においては、ＳｉＯ２膜のエッチング速度に比べて大きくなっている。従って、エッチング液中のフッ素化合物の濃度を下げることで、上記のHigh-k膜のエッチング速度と、ＳｉＯ２膜のエッチング速度との比、即ち、エッチング選択比を大きくすることができる。
【００１８】
但し、エッチング液のフッ素濃度を下げる場合、エッチングの速度自体は、減少し、実用面で、処理時間の増加が問題となることが考えられる。この場合、エッチング液の温度を上げることが考えられる。但し、上記のHigh-k膜に対しては、熱処理を加えない場合や、あるいは、低温の熱処理を行った場合が対象となる。高温の熱処理を加えた場合には、エッチング速度が低下してしまうため、この場合には、同じ液組成でも、フッ素の解離度を上げることが望ましい。
【００１９】
高温の熱処理を加えた場合、エッチング液の温度としては、約３０〜６０℃が好適である。３０℃未満の場合、エッチング液と上記のHigh-k膜との反応が起こりにくく、エッチング速度が遅くなることが考えられる。また、６０℃以上となった場合、フッ素化合物の影響により、ＳｉＯ２のエッチング速度が、上記のHigh-k膜のエッチング速度よりも速くなってしまう。この場合、例えば、素子分離領域のＳｉＯ２の減少によるリーク電流の増大等、デバイス特性を劣化させる問題が考えられる。具体的に、以下に説明する。
【００２０】
図３は、１０５０℃の熱処理を加えたＡｌ０．７Ｈｆ０．３Ｏｙ膜のエッチング速度と、ＳｉＯ２のエッチング速度を比較したグラフである。図３において、横軸は、薬液温度を表し、縦軸はエッチング速度を表す。また、グラフ中、実線は、Ａｌ０．７Ｈｆ０．３Ｏｙ膜を表し、点線は、ＳｉＯ２膜を表している。
【００２１】
図３に示すように、１０５０℃の熱処理は、想定される最高温度の熱処理であるが、その場合でも、エッチング液が、３０〜６０℃の範囲であれば、Ａｌ０．７Ｈｆ０．３Ｏｙ膜のエッチング速度の方が、ＳｉＯ２のエッチング速度よりも速い。また、熱処理温度が低い場合には、ＳｉＯ２に対して、さらに高いエッチング選択比を得ることができる。
以下、上述した方法を利用した場合のより具体的な実施の形態について説明する。但し、この発明は、下記に説明する実施の形態に限定されるものではない。
【００２２】
実施の形態．
図４は、この発明の実施の形態におけるトランジスタ１００を説明するための断面模式図である。
図４に示すように、トランジスタ１００においては、Ｓｉ基板２の、素子分離領域４により分離された領域に、ウェル６が形成されている。ここで、素子分離領域４は、ＳｉＯ２により構成される。Ｓｉ基板のウェル６が形成された領域上には、界面ゲート絶縁膜として、ＳｉＯ２膜１０が形成され、更に、その上に、ゲート絶縁膜として、Ａｌ０．７Ｈｆ０．３ＯｙからなるHigh-k膜１２が、ゲート絶縁膜として形成されている。また、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２上には、ゲート電極であるポリシリコン膜１４が形成され、更にその上にＳｉＯ２膜１６が形成されている。Ｓｉ基板２表面付近のゲート電極外側には、拡散層が形成されている。
【００２３】
上述のようなトランジスタ１００を形成する場合の形成方法について説明する。
図５は、この実施の形態におけるトランジスタ１００の製造方法を説明するためのフロー図である。また、図６〜図９は、トランジスタ１００製造過程における状態を説明するための断面模式図である。
【００２４】
まず、図６に示すように、Ｓｉ基板２上に素子分離領域４を形成する（ステップＳ２）。素子分離領域４は、酸化拡散工程と、ＣＶＤ（chemical Vapor Deposition）工程とを行うことにより形成する。また、素子分離領域４形成においては、Ｓｉ基板２を保護するため、Ｓｉ基板２上に、ＳｉＯ２膜２０及びＳｉＮ膜２２を形成する。その後、Ｓｉ基板２にホウ素イオンを注入し、例えばＲＴＡ（Rapid Thermal Annealing）等により熱処理を加え、ウェル６を形成する（ステップＳ４）。なお、ＳｉＯ２膜２０、ＳｉＮ膜２２は、ＳｉＯ２膜１０形成前に除去される。
【００２５】
次に、図７に示すように、Ｓｉ基板２上に、ＳｉＯ２膜１０を形成する（ステップＳ６）。ＳｉＯ２膜１０の膜厚は、約１nmである。次に、ＳｉＯ２膜１０上に、High-k膜であるＡｌ０．７Ｈｆ０．３Ｏｙ膜１２を形成する（ステップＳ８）。ここで、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２は、スパッタ法により形成し、その膜厚約４nmとする。また、成膜後、約１秒間、約１０５０℃の熱処理を加える。
【００２６】
次に、図８に示すように、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２上に、ポリシリコン膜１４を形成する（ステップＳ１０）。ポリシリコン膜１４は、ゲート電極となる材料膜であり、その膜厚は、約１５０nmである。次に、ポリシリコン膜１４上に、ＳｉＯ２膜１６を形成する（ステップＳ１２）。ＳｉＯ２膜１６は、ゲート加工の際ハードマスクとなる膜である。その後、ＳｉＯ２膜上のゲート電極を形成する位置に、レジストマスク２４を形成する（ステップＳ１４）。ここでは、ＳｉＯ２膜１６上に、レジストを塗布し、フォトリソグラフィ技術により、パターン形成を行う。
【００２７】
次に、図９に示すように、レジストマスク２４をマスクとして、ＳｉＯ２膜１６のドライエッチングを行う（ステップＳ１６）。その後、レジストマスク２４を除去し（ステップＳ１８）、ＳｉＯ２膜１６をマスクとして、ポリシリコン膜１４のドライエッチングを行う（ステップＳ２０）。このエッチングの際、ポリシリコン膜１４下層のＡｌ０．７Ｈｆ０．３Ｏｙ膜１２のエッチングがされても良いが、プラズマやイオンによるＳｉ基板２へのダメージを避けるため、少なくとも、約１nm程度の膜厚は残すようにする。
【００２８】
次に、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２の除去と、ＳｉＯ２膜の除去を行う（ステップＳ２２）。ここでは、上述したような、フッ素化合物を含むエッチング液を用いスプレー式洗浄を行う。具体的に、ここでは、フッ素化合物を、０．０５重量%含有する、約５０℃のエッチング液を、基板に、約８分間、霧状にして吹きつける。これにより、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２、及び、ＳｉＯ２膜１０が除去される。
【００２９】
その後、イオン注入による拡散層１８の形成（ステップＳ２４）により、図１に示すようなトランジスタ１００を形成することができる。また、必要に応じて、サイドウォール形成、イオン注入等を行うことにより、ソース/ドレイン、エクステンションを含む拡散層を有するトランジスタを形成することができる。また、必要に応じて、トランジスタ１００上に、多層配線を形成することにより半導体装置を得ることができる。
【００３０】
以上説明したように、この発明よれば、ゲート電極加工のためのポリシリコン膜１４のドライエッチング後に、残存するＡｌ０．７Ｈｆ０．３Ｏｙ膜１２と、ＳｉＯ２膜１０を、フッ素化合物を含む薬液によるスプレー式洗浄により除去する。これにより、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２と、素子分離領域のＳｉＯ２膜とのエッチング選択比、あるいは、Ｓｉ基板２とのエッチング選択比を十分に高くとった状態で、不要のＡｌ０．７Ｈｆ０．３Ｏｙ膜１２を、選択的に除去することができる。従って、素子分離領域４が同時にエッチングされて減少したことによるリーク電流の増大や、Ｓｉ基板２がエッチングされることによるデバイス特性の劣化を抑えることができ、デバイス特性の良好な半導体装置を得ることができる。
【００３１】
具体的に、この実施の形態のＡｌ０．７Ｈｆ０．３Ｏｙ膜１２除去の結果を、比較例をあげて説明する。
表１は、この実施の形態で用いたエッチング条件と、比較例におけるエッチング条件を表すものである。
【表１】
2005079311.tif 000003
【００３２】
表１に示すように、この実施の形態においては、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２成膜後、約１０５０℃、約１秒間のアニールを行っている。また、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２除去工程におけるエッチング液の、フッ素化合物の含有量は、約０．０５重量%である。また、薬液の温度は、約５０℃、洗浄時間は、約８分間である。
これに対して、比較例においては、アニール条件、薬液の温度、洗浄時間は実施の形態と同様であるが、エッチング液のフッ素化合物の含有量は、約１．０重量%としている。
【００３３】
表２は、上述したような条件での、実施の形態の場合と、比較例におけるＡｌ０．７Ｈｆ０．３Ｏｙ膜１２と、素子分離領域４のＳｉＯ２の膜厚について表した表である。
【表２】
2005079311.tif 000004
【００３４】
表２に示すように、比較例の場合、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２は、０nmと完全に除去されるものの、素子分離領域４は、１５０nmとなり、約１２０nmエッチングされている。素子分離領域４が、１５０nmにまでエッチングされた場合、素子分離能力が低下し、リーク電流が増大してしまうため問題である。一方、この実施の形態の場合、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２は、除去処理後、０nmとなり、完全に除去される。また、素子分離領域４は、約２．５nmのみエッチングされただけで、除去処理後も２６７.５nm残り、十分に高い素子分離能力を確保できていることがわかる。
【００３５】
なお、この実施の形態において、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２下層に、ＳｉＯ２膜１０を形成する場合について説明した。しかし、この発明はこれに限るものではなく、この発明の対象となるHigh-k膜を、直接、Ｓｉ基板２上に形成するものであってもよい。このようにしても、Ｓｉ基板２と、High-k膜とのエッチング選択比は、十分に大きいことから、Ｓｉ基板２のエッチングを抑え、良好なデバイス特性の半導体装置を得ることができる。
【００３６】
また、この発明においては、Ａｌ０．７Ｈｆ０．３Ｏｙ膜１２除去の際、スプレー式洗浄を用いる場合について説明した。しかし、この発明は、スプレー式洗浄に限るものではなく、他の洗浄、エッチング方法を用いるものであってもよい。他の方法の１例としては、この発明のエッチング液を、処理槽に満たしたところに基板を浸漬する浸漬式洗浄等が考えられる。
【００３７】
また、この発明においては、Ａｌ（１−ｘ）ＨｆｘＯｙ（但し、ｘ=０．２〜０．８５）あるいは、Ａｌ（１−ｚ）ＺｒｚＯｙ（但し、ｚ=０．２〜０．８５）をゲート絶縁膜として用い、これを除去する際に、フッ素化合物を含むエッチング液を用いる。この発明において、その他の部分における膜の成膜方法、成膜材料、またエッチング方法等は、この実施の形態において説明したものに限定されるものではない。各膜の成膜材料や成膜方法は、この発明の範囲内で適宜選択し得るものである。例えば、ゲート電極としてポリシリコン膜１６を用いる場合について説明したが、ポリシリコンゲートに代えて、メタルゲートを用いるもの等にも適用することができる。
【００３８】
なお、例えば、実施の形態１において、ステップＳ８、１０を実行することにより、それぞれ、この発明のゲート絶縁膜形成工程、ゲート電極形成工程が実行され、ステップＳ１４〜Ｓ２０を実行することにより、この発明のゲート電極加工工程が実行され、ステップＳ２２を実行することにより、ゲート絶縁膜除去工程が実行される。
【図面の簡単な説明】
【００３９】
【図１】Ａｌ（１−ｘ）ＨｆｘＯｙの構成割合に対するエッチング速度を示すグラフである。
【図２】フッ素化合物濃度に対する、Ａｌ０．７Ｈｆ０．３Ｏｙ膜と、ＳｉＯ２膜のエッチング速度を示すグラフである。
【図３】１０５０℃の熱処理を加えたＡｌ０．７Ｈｆ０．３Ｏｙ膜のエッチング速度と、ＳｉＯ２のエッチング速度を比較したグラフである。
【図４】この発明の実施の形態におけるトランジスタの構成を説明するための断面模式図である。
【図５】この発明の実施の形態におけるトランジスタの製造方法を説明するためのフロー図である。
【図６】この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。
【図７】この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。
【図８】この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。
【図９】この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。
【符号の説明】
【００４０】
１００  トランジスタ
２  Ｓｉ基板
４  素子分離領域
６  ウェル
１０  ＳｉＯ２膜
１２  Ａｌ０．７Ｈｆ０．３Ｏｙ膜
１４  ポリシリコン膜
１６  ＳｉＯ２膜
１８  拡散層
２０  ＳｉＯ２膜
２２  ＳｉＮ膜
２４  レジストマスク
【図１】
2005079311.tif 000005
【図２】
2005079311.tif 000006
【図３】
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【図４】
2005079311.tif 000008
【図５】
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【図６】
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【図７】
2005079311.tif 000011
【図８】
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【図９】
2005079311.tif 000013