(57)【要約】【課題】  負荷側の変動に影響を受けず、安定的な出力レベルを有する昇圧電圧を生成するための昇圧電圧安定化装置及び方法を提供する。【解決手段】  昇圧電圧安定化装置の電圧感知部は、電源電圧より高い電圧レベルを有するよう生成された昇圧電圧のレベル変動をクロック信号に応答して感知し、感知されたレベルの変動による第１乃至第Ｎ感知信号を出力し、駆動バッファ制御部は、第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力し、駆動バッファ部は、第１乃至第２Ｎ電流制御信号に応じて選択的に駆動され、昇圧電圧を生成するための充電電流量を調節する第１乃至第Ｎインバータ駆動部を含む。【選択図】  図１
2005160293.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧より高い電圧レベルを有するよう生成された昇圧電圧のレベル変動をクロック信号に応答して感知し、前記感知されたレベル変動による第１乃至第Ｎ感知信号を出力する電圧感知部と、
前記第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力する駆動バッファ制御部と、
前記第１乃至第２Ｎ電流制御信号に応じて選択的に駆動され、前記昇圧電圧を生成するための充電電流量を調節する第１乃至第Ｎインバータ駆動部を有する駆動バッファ部と、を含むことを特徴とする昇圧電圧安定化装置。
【請求項２】
前記電圧感知部は、
基準電圧を生成する基準電圧生成部と、
前記昇圧電圧を電圧分配して第１乃至第Ｎ分配電圧を生成する第１乃至第Ｎ＋１分配抵抗と、
前記第１乃至第Ｎ分配電圧と前記基準電圧とを比較して前記第１乃至第Ｎ感知信号を出力する第１乃至第Ｎ比較器と、を含むことを特徴とする請求項１記載の昇圧電圧安定化装置。
【請求項３】
前記第１乃至第２Ｎ電流制御信号は、第１乃至第Ｎ ＮＭＯＳ制御信号及び前記第１乃至第Ｎ ＮＭＯＳ制御信号にそれぞれ対応する第１乃至第Ｎ ＰＭＯＳ制御信号を含むことを特徴とする請求項１記載の昇圧電圧安定化装置。
【請求項４】
前記第１乃至第Ｎ  ＮＭＯＳ制御信号は、対応する前記第１乃至第Ｎ  ＰＭＯＳ制御信号に対する反転信号であることを特徴とする請求項３記載の昇圧電圧安定化装置。
【請求項５】
前記駆動バッファ制御部は、
前記第１乃至第Ｎ感知信号を増幅すると共に１次反転する第１反転部と、
前記第１反転部によって１次反転された前記第１乃至第Ｎ感知信号に応答して前記第１乃至第Ｎ  ＮＭＯＳ制御信号を出力する第１制御信号出力部と、
前記１次反転された第１乃至第Ｎ感知信号を２次反転する第２反転部と、
前記第２反転部によって２次反転された前記第１乃至第Ｎ感知信号に応答して前記第１乃至第Ｎ  ＰＭＯＳ制御信号を出力する第２制御信号出力部と、を含むことを特徴とする請求項３記載の昇圧電圧安定化装置。
【請求項６】
前記第１制御信号出力部は、
前記１次反転された第１乃至第Ｎ感知信号と前記クロック信号を組み合わせてその結果をナンド出力する第１乃至第Ｎナンドゲートと、
前記第１乃至第Ｎナンドゲートの出力を反転して前記第１乃至第Ｎ  ＮＭＯＳ制御信号を出力する第１乃至第Ｎインバータと、を含むことを特徴とする請求項５記載の昇圧電圧安定化装置。
【請求項７】
前記第２制御信号出力部は、
前記２次反転された第１乃至第Ｎ感知信号と前記クロック信号とを組み合わせてその結果をノア出力する第１乃至第Ｎノアゲートと、
前記第１乃至第Ｎノアゲートの出力を反転して前記第１乃至第Ｎ  NＭＯＳ制御信号を出力する第１乃至第Ｎインバータと、を含むことを特徴とする請求項５記載の昇圧電圧安定化装置。
【請求項８】
前記駆動バッファ部は、
前記クロック信号に同期して動作し、第１充電電流を出力する第１インバータを含み、
前記第１乃至第Ｎインバータ駆動部は、前記第１乃至第２Ｎ電流制御信号に応答して選択的に駆動され、第２乃至第Ｎ＋１充電電流を選択的に出力することを特徴とする請求項３記載の昇圧電圧安定化装置。
【請求項９】
前記第１インバータは、
ゲート端子を介して前記クロック信号の入力を受け、ソース端子を介して前記電源電圧の入力を受け、ドレイン端子を介して前記第１充電電流を出力する第１トランジスタと、
ゲート端子を介して前記クロック信号の入力を受け、ソース端子がグラウンド端子に連結され、ドレイン端子がＰＭＯＳトランジスタのドレイン端子に連結される第２トランジスタと、を含むことを特徴とする請求項８記載の昇圧電圧安定化装置。
【請求項１０】
前記第１乃至第Ｎインバータ駆動部は、
ゲート端子を介して前記第１乃至第Ｎ  ＰＭＯＳ制御信号の入力をそれぞれ受け、ソース端子に前記電源電圧の印加を受け、前記第１乃至第Ｎ  ＰＭＯＳ制御信号に応答して選択的に動作し、それぞれのドレイン端子を介して前記第２乃至第Ｎ＋１充電電流を選択的に出力する第１乃至第Ｎ  ＰＭＯＳトランジスタと、
ゲート端子を介して前記第１乃至第Ｎ  ＮＭＯＳ制御信号の入力をそれぞれ受け、ソース端子にグラウンドが連結され、ドレイン端子が対応する前記第１乃至第Ｎ  ＰＭＯＳトランジスタのドレイン端子にそれぞれ連結される第１乃至第Ｎ  ＮＭＯＳトランジスタと、を含むことを特徴とする請求項８記載の昇圧電圧安定化装置。
【請求項１１】
前記Ｎは、４であることを特徴とする請求項１記載の昇圧電圧安定化装置。
【請求項１２】
前記クロック信号の周波数を調節する周波数逓倍部を更に含むことを特徴とする請求項１記載の昇圧電圧安定化装置。
【請求項１３】
クロック信号によって電源電圧より高い昇圧電圧を出力する昇圧電圧生成部と、
前記昇圧電圧のレベル変動を感知し、前記感知されたレベル変動に応じて第１乃至第Ｎ感知信号を出力する電圧感知部と、
前記第１乃至第２Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力する駆動バッファ制御部と、
前記第１乃至第２Ｎ電流制御信号に応答して選択的に駆動され、前記昇圧電圧生成部に印加される充電電流量を調節する第１乃至第Ｎインバータ駆動部を有する駆動バッファ部と、を含むことを特徴とする昇圧電圧の生成装置。
【請求項１４】
前記昇圧電圧生成部は、
前記第１クロック信号のハイ区間で前記昇圧電圧に相応する電荷を充電する第１キャパシタと、
前記第１クロック信号のロー区間でターンオンされ前記第１キャパシタに充電された電荷に相応する前記昇圧電圧を出力するスイッチトランジスタと、
前記第１クロック信号のハイ区間で前記スイッチトランジスタのターンオフ状態を維持させる第２キャパシタと、
前記第１及び第２キャパシタに前記電源電圧をそれぞれ印加する第１及び第２ダイオードと、を含むことを特徴とする請求項１３記載の昇圧電圧の生成装置。
【請求項１５】
前記第１及び第２ダイオードは、ダイオード接続されたＰＭＯＳトランジスタであることを特徴とする請求項１４記載の昇圧電圧の生成装置。
【請求項１６】
電源電圧より高い電圧レベルを有するよう生成された昇圧電圧のレベル変動をクロック信号に応答して感知し、前記感知されたレベル変動による第１乃至第Ｎ感知信号を出力する第１段階と、
前記第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力する第２段階と、
前記第１乃至第２Ｎ電流制御信号に応じて選択的に駆動され、前記昇圧電圧を生成するための充電電流量を調節する第３段階と、を含むことを特徴とする昇圧電圧の安定化方法。
【請求項１７】
前記第１段階は、
前記昇圧電圧を電圧分配して第１乃至第Ｎ分配電圧を生成する段階と、
前記第１乃至第Ｎ分配電圧と所定の基準電圧とを比較して前記第１乃至第Ｎ感知信号を出力する段階と、を含むことを特徴とする請求項１６記載の昇圧電圧の安定化方法。
【請求項１８】
前記第１乃至第２Ｎ電流制御信号は、第１乃至第Ｎ  ＮＭＯＳ制御信号と、前記第１乃至第Ｎ  ＮＭＯＳ制御信号にそれぞれ対応する反転信号である第１乃至第Ｎ  ＰＭＯＳ制御信号とを含むことを特徴とする請求項１６記載の昇圧電圧の安定化方法。
【請求項１９】
前記第２段階は、
前記第１乃至第Ｎ感知信号を増幅すると共に１次反転する段階と、
前記１次反転された前記第１乃至第Ｎ感知信号に応答して前記第１乃至第Ｎ  ＮＭＯＳ制御信号を出力し、
前記１次反転された第１乃至第Ｎ感知信号を２次反転して、前記２次反転された前記第１乃至第Ｎ感知信号に応答して前記第１乃至第Ｎ  ＰＭＯＳ制御信号を出力する段階と、を含むことを特徴とする請求項１８記載の昇圧電圧の安定化方法。
【請求項２０】
前記第３段階は、前記第１乃至第Ｎ  ＮＭＯＳ制御信号及び前記第１乃至第Ｎ  ＰＭＯＳ制御信号に応答して第１乃至第Ｎ＋１充電電流を選択的に出力して前記充電電流量を調節することを特徴とする請求項１８記載の昇圧電圧安定化方法。
【請求項２１】
前記クロック信号の周波数を調節する第４段階を更に含むことを特徴とする請求項１６記載の昇圧電圧の安定化方法。
【請求項２２】
クロック信号によって電源電圧より高い昇圧電圧を出力する段階と、
前記昇圧電圧のレベルの変動を感知し、前記感知されたレベル変動に応じた第１乃至第Ｎ感知信号を出力する段階と、
前記第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力する段階と、
前記第１乃至第２Ｎ電流制御信号に応答して選択的に動作され、前記昇圧電圧生成部に印加される充電電流量を調節する段階と、を含むことを特徴とする昇圧電圧の生成方法。
【請求項２３】
前記クロック信号の周波数を調節する段階を更に含むことを特徴とする請求項２２記載の昇圧電圧生成方法。
【請求項２４】
第１クロック信号に応答して第１ノードにチャージをポンピングする第１チャージポンプと、
前記第１クロック信号とは位相が反転された第２クロック信号に応答して、フィードバッグ信号によって可変する電流駆動能力を有し、第２ノードにチャージをポンピングする第２チャージポンプと、
前記第１ノードの電圧信号に応答して、前記第２ノードにチャージされた電圧信号を出力キャパシタにスイッチングする出力スイッチと、
前記出力キャパシタの両端の電圧が基準レベルに比べて低くなるとこれを高くする方向に、高くなるとこれを低くする方向にフィードバッグ信号を発生する電圧安定化部を、を具備することを特徴とする昇圧回路。
【請求項２５】
前記第１チャージポンプは、
クロック信号を反転出力する第１インバータと、
電源電圧と第１ノードとの間に連結された順方向のダイオードと、
前記第１ノードと前記第１インバータの出力端との間に連結されたキャパシタと、を含むことを特徴とする請求項２４記載の昇圧回路。
【請求項２６】
前記第２チャージポンプは、
前記第１インバータによって反転されたクロック信号を反転する第２インバータと、
前記電源電圧と前記第２ノードとの間に連結された順方向ダイオードと、
前記第２ノードと前記第２インバータの出力端との間に連結されたキャパシタと、
前記第２インバータの出力端に連結され、前記フィードバッグ信号に応じて電流駆動能力が可変される駆動バッファ部と、を含むことを特徴とする請求項２５記載の昇圧回路。
【請求項２７】
前記駆動バッファ部は、
前記電源端子と前記第２インバータ出力端との間に並列に連結され、第１フィードバッグ信号に応答してサーモメーターコード式でターンオンされる複数のＰＭＯＳトランジスタと、
接地端子と前記第２インバータ出力端との間に並列に連結され、第２フィードバッグ信号に応答してサーモメーターコード式でターンオンされる複数のＮＭＯＳトランジスタと、を含むことを特徴とする請求項２６記載の昇圧回路。
【請求項２８】
前記電圧安定化部は、
前記出力キャパシタの両端の電圧レベルを複数の段階でそれぞれ検出する電圧感知部と、
前記検出された複数の段階に応答して、前記反転されたクロック信号に同期した第１フィードバッグ信号を発生する第１信号発生部と、
前記検出された複数の段階に応答して、前記反転されたクロック信号に同期した第２フィードバッグ信号を発生する第２信号発生部と、を含むことを特徴とする請求項２７記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧電圧安定化装置及び方法に係り、より詳細には負荷側変動に影響を受けず、安定的な出力レベルを有する昇圧電圧を生成するための昇圧電圧安定化装置及び方法に関するものである。
【背景技術】
【０００２】
ユニバーサルシリアルバス（ＵＳＢ）のような方式を用いた装置では、互いにデータを伝送するデータライン以外に別途のパワーラインが必要である。
【０００３】
また、一般的なＵＳＢを用いた通信方式ではコンピュータがホストとして動作し、携帯用装置が周辺装置として動作し、コンピュータから提供される電源ラインを用いてコンピュータと携帯用装置との通信が実行される。
【０００４】
しかし、携帯用装置又は周辺装置の市場が大きくなると、これらの装置との通信がより重要になり、これらの装置間の通信は、ＵＳＢ−ＯＴＧ（ＵＳＢ−Ｏｎ  Ｔｈｅ  Ｇｏ）技術によって実行される。
【０００５】
このＵＳＢ−ＯＴＧ技術を用いるためには、既存のホストの役割をしていたコンピュータの援助なしで携帯用装置がホスト又は周辺装置の役割を全部果たす能力を備える必要がある。そのため、既存のコンピュータから提供されていたパワーラインを携帯用装置や周辺装置から提供する必要が発生した。
【０００６】
また、電源電圧の大きさは、工程技術の発達によって次第に減りつつあるが、ＵＳＢ通信規定で用いられる電圧は以前の技術を背景に決められているので、今日用いられている電源電圧よりは高い電圧が用いられている。
【０００７】
従って、ＵＳＢ通信規定で用いられる電圧による携帯用装置や周辺装置にパワーラインを駆動することができる回路をこれらの装置に入れるためには電源電圧の昇圧が必要である。
【０００８】
従って、最近は、携帯用装置の電源供給源として用いることができる昇圧回路、即ち、チャージポンプ回路が開発されているが、電流駆動能力の面や安定的なパワーの供給の面からは好ましくない結果を示している。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明は、上述のような問題点を解決するためになされたものであって、その目的は、負荷の変動に影響を受けず、安定的な昇圧電圧を維持するための昇圧電圧安定化装置及び方法を提供することにある。
【００１０】
本発明の他の目的は、前記昇圧電圧安定化装置を有する昇圧電圧の生成装置を提供することにある。
本発明のさらに他の目的は、前記昇圧電圧生成装置による昇圧電圧の生成方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するための本発明による昇圧電圧安定化装置の電圧感知部は、電源電圧より高い電圧レベルを有するよう生成された昇圧電圧のレベル変動をクロック信号に応答して感知し、 感知されたレベル変動による第１乃至第Ｎ感知信号を出力し、駆動バッファ制御部は、 第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力し、駆動バッファ部は、第１乃至第２Ｎ電流制御信号に応じて選択的に駆動され、昇圧電圧を生成するための充電電流量を調節する第１乃至第Ｎインバータ駆動部を含む。
【００１２】
本発明による昇圧電圧の安定化方法は、電源電圧より高い電圧レベルを有するよう生成された昇圧電圧のレベル変動をクロック信号に応答して感知し、感知されたレベル変動による第１乃至第Ｎ感知信号を出力する第１段階、第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力する第２段階及び第１乃至第２Ｎ電流制御信号に応じて選択的に駆動され、昇圧電圧を生成するための充電電流量を調節する第３段階を含む。
【００１３】
本発明による昇圧電圧の生成装置の昇圧電圧生成部は、クロック信号によって電源電圧より高い昇圧電圧を出力し、電圧感知部は、昇圧電圧のレベルの変動を感知し、感知されたレベル変動に応じた第１乃至第Ｎ感知信号を出力し、駆動バッファ制御部は、第１乃至第Ｎ感知信号に応じた第１乃至第２Ｎ電流制御信号を出力し、駆動バッファ部は、第１乃至第２Ｎ電流制御信号に応答して選択的に動作され、昇圧電圧生成部に印加される充電電流量を調節する第１乃至第Ｎ感知信号による第１乃至第Ｎインバータ駆動部を有する。
【００１４】
本発明による昇圧電圧の生成方法は、クロック信号によって電源電圧より高い昇圧電圧を出力する段階、昇圧電圧のレベル変動を感知し、前記感知されたレベル変動に応じた第１乃至第Ｎ感知信号を出力する段階、第１乃至第２Ｎ電流制御信号を出力する段階及び第１乃至第２Ｎ電流制御信号に応答して選択的に動作され、昇圧電圧生成部に印加される充電電流量を調節する段階を含む。
【００１５】
本発明による昇圧回路の第１チャージポンプは、第１クロック信号に応答して第１ノードにチャージをポンピングし、第２チャージポンプは、第１クロック信号とは位相が反転された第２クロック信号に応答して、フィードバッグ信号によって可変する電流駆動能力を有し、第２ノードにチャージをポンピングし、 出力スイッチは、第１ノードの電圧信号に応答して、第２ノードにチャージされた電圧信号を出力キャパシタにスイッチングし、 電圧安定化部は、出力キャパシタの両端の電圧が基準レベルに比べて低くなるとこれを高くする方向に、高くなるとこれを低くする方向にフィードバッグ信号を発生する。
【００１６】
このように、本発明によると、昇圧電圧の変動を感知し、感知された変動量に応じて充電電流量を調節するため、いつも一定のレベルを有する安定的な昇圧電圧を生成することができる。
【発明の効果】
【００１７】
本発明による昇圧電圧の生成装置及び方法は生成された昇圧電圧を感知し、感知された昇圧電圧のレベル変動に相応して昇圧を生成するための充電電流量を調節する。
【００１８】
即ち、昇圧電圧のレベルが所定値より小さい場合には、充電電流を出力する複数のインバータ駆動部をすべて駆動させ、昇圧電圧のレベルが希望するレベルより大きくなる変動幅によって動作されるインバータ駆動部の数を減少させて充電電流量を調節する。
【００１９】
従って、本発明は、昇圧電圧のレベルを感知してそれによって充電電流量を調節するので、負荷の変動によってそのレベルが変動しない安定的な昇圧電圧を生成することができる効果がある。
【００２０】
また、本発明は、クロック信号の周波数を高くして昇圧電圧のリップルを減少させ、より安定的な昇圧電圧を生成することができる効果もある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施例による昇圧電圧の生成装置及び方法を、添付した図面を参照して詳細に説明する。
図１は、本発明の一実施例による昇圧電圧の生成装置の構成を示したブロック図であり、図２は、図１に示した電圧感知部の詳細な構成を示した回路図である。図３は、図１に示した駆動バッファ部の詳細な構成を示した回路図であり、図４は、図１に示した駆動バッファ制御部の詳細な構成を示した回路図である。
【００２２】
図１に示すように、本発明の一実施例による昇圧電圧生成装置は、外部から入力される第１クロック信号（ＣＬＫ１）が反転された第２クロック信号（ＣＬＫ２）によって第１電圧（Ｖ１）より高い第２電圧（Ｖ２）を生成して出力する昇圧電圧生成部１００、第２電圧（Ｖ２）を感知し、第２電圧（Ｖ２）の変動による感知信号を出力する電圧感知部１１０、感知信号による電流制御信号を出力する駆動バッファ制御部１２０、電流制御信号によって昇圧電圧生成部１００に印加される充電電流量を調節して第２電圧（Ｖ２）を一定に維持する駆動バッファ部１３０及び第１クロック信号（ＣＬＫ１）の周波数を調節して第２電圧（Ｖ２）のリップルを減少させるための周波数逓倍部１４０を含む。ここで、第１電圧（Ｖ１）は電源電圧であり、第２電圧（Ｖ２）は第１電圧（Ｖ１）の２倍レベルを有する電圧である。
【００２３】
昇圧電圧生成部１００は、第１及び第２ダイオード（Ｄ１，Ｄ２）、外部から入力される第１クロック信号（ＣＬＫ）を反転する第１インバータ１０２、第１ダイオード（Ｄ１）に一端が連結され、第１インバータ１０２の出力端に他端が連結される第１キャパシタ（Ｃ１）、第２ダイオード（Ｄ２）に一端が連結され、駆動バッファ部１３０の出力端に他端が連結される第２キャパシタ（Ｃ２）及び第１ダイオード（Ｄ１）にゲート端子が連結され、第２ダイオード（Ｄ２）にソース端子が連結されるスイッチトランジスタ１０４を含む。ここで、スイッチトランジスタ１０４は、ゲート端子とドレイン端子とが連結されたＮＭＯＳトランジスタである。
【００２４】
ここで、昇圧電圧生成部１００は、二つのチャージポンプを有する構成の形態である。即ち、第１チャージポンプは、第１ダイオード（Ｄ１）、第１インバータ１０２及び第１キャパシタ（Ｃ１）を含み、第２チャージポンプは第２ダイオード（Ｄ２）及び第２キャパシタ（Ｃ２）を含む。ここで、第２チャージポンプは、駆動バッファ部１３０を含むことができる。
【００２５】
第１及び第２ダイオード（Ｄ１，Ｄ２）は、ダイオード接続されたＰＭＯＳトランジスタ（以下ＰＭＯＳダイオードとうい）である。ここで、ＮＭＯＳダイオードでは、ピーウェル（Ｐ−Ｗｅｌｌ）でグラウンドに動作されて信号が反転するため、グラウンドとピーウェルとを絶縁させるための別途のウェルを構成する必要があるので、トリプルウェル（ｔｒｉｐｐｌｅ  ｗｅｌｌ）の構造が必要となる。従って、本発明ではトリプルウェル構造を使用せず、工程の側面から低廉に実現することができるＰＭＯＳダイオードを用いる。
【００２６】
第２キャパシタ（Ｄ２）は、第１インバータ１０２によって反転された第２クロック信号（ＣＬＫ２）のハイ区間で第１電圧（Ｖ１）に相応する電荷が充電され、第２クロック信号（ＣＬＫ２）のロー区間で第１電圧（Ｖ１）の２倍の大きさに相応する第２電圧（Ｖ２）に相応する電荷が充電されると同時にスイッチトランジスタ１０４を介して第２電圧（Ｖ２）を出力する。
【００２７】
ここで、第１キャパシタ（Ｃ１）は、第２キャパシタ（Ｃ２）に第１電圧（Ｖ１）に相応する電荷が充電されている間にスイッチトランジスタ１０４をオフさせ、第２クロック信号（ＣＬＫ２）のロー区間でスイッチトランジスタ１０４をターンオンさせ、第２キャパシタ（Ｃ２）に充電された第２電圧は、スイッチトランジスタ１０４を介して出力される。
【００２８】
電圧感知部１１０は、図２に示すように、バンドギャプ基準信号（Ｖｒｅｆ）を発生する基準信号発生部２００、昇圧電圧生成部１００から出力される第２電圧（Ｖ２）を分配する第１乃至第４分配抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）及び第１乃至第４分配抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）によって電圧分配された第１乃至第３分配電圧（Ｖｄ１，Ｖｄ２，Ｖｄ３）とバンドギャップ基準信号（Ｖｒｅｆ）とを比較してそれによる感知信号を出力する比較部２１０を含む。
【００２９】
ここで、バンドギャップ基準信号（Ｖｒｅｆ）は、温度及びプロセスの変化に関係なく、いつも一定のレベルの基準電圧である。なお、本発明でのバンドギャップ基準信号（Ｖｒｅｆ）は０．７Ｖである。
【００３０】
また、比較部２１０は、第２電圧（Ｖ２）が第１抵抗（Ｒ１）と第２抵抗（Ｒ２）、第３抵抗（Ｒ３）、第４抵抗（Ｒ４）とによって電圧分配された第１分配電圧（Ｖｄ１）と基準信号（Ｖｒｅｆ）とを比較して第１感知信号（ｃｏｍｐ１）を出力する第１比較器２１２、第１分配電圧（Ｖｄ１）が第１抵抗（Ｒ１）、第２抵抗（Ｒ２）と第３抵抗（Ｒ３）、第４抵抗（Ｒ４）とによって電圧分配された第２分配電圧（Ｖｄ２）とバンドギャップ基準信号（Ｖｒｅｆ）を比較して第２感知信号（ｃｏｍｐ２）を出力する第２比較器２１４及び第２分配電圧（Ｖｄ２）が第１抵抗（Ｒ１）、第２抵抗（Ｒ２）、第３抵抗（Ｒ３）と第４抵抗（Ｒ４）とによって電圧分配された第３分配電圧（Ｖｄ３）とバンドギャップ基準電圧（Ｖｒｅｆ）とを比較して第３感知信号（ｃｏｍｐ３）を出力する第３比較器２１６を含む。
【００３１】
ここで、第１比較器２１２は、第２電圧（Ｖ２）が低い場合に動作を始め、第３比較器２１６は第２電圧（Ｖ２）が高い場合に動作を始め、第２比較器２１４は第１比較器２１２と第３比較器２１６との動作電圧の間の電圧レベルで動作を始めるようになる。
【００３２】
例えば、第１比較器２１２は、第２電圧（Ｖ２）が５．０２９Ｖ以上である場合からハイ信号‘１’を出力し、第３比較器２１６は第２電圧（Ｖ２）が５．１２Ｖ以上である場合からハイ信号‘１’を出力し、第２比較器２１４は第２電圧（Ｖ２）が５．０７５Ｖ以上である場合からハイ信号‘１’を出力する。
【００３３】
従って、第１乃至第４分配抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）は、第２電圧（Ｖ２）が５．０９Ｖ以上である場合に第１比較器２１２が‘１’を出力し、第２電圧（Ｖ２）が５．０７５Ｖ以上である場合に第２比較器２１４が‘１’出力し、第２電圧（Ｖ２）が５．１２Ｖ以上である場合に第３比較器２１６が‘１’を出力するために、第２電圧（Ｖ２）を分配するための抵抗値を有する。
【００３４】
また、駆動バッファ部１３０は、図３に示すように、第１インバータ１０２から入力される第２クロック信号（ＣＬＫ２）を反転し、第２クロック信号（ＣＬＫ２）のロー区間で第１充電電流（Ｉ１）を第２キャパシタ（Ｃ２）に印加する第２インバータ３００、駆動バッファ制御部１２０から入力される電流制御信号によって選択的に動作され、第２乃至第４充電電流（Ｉ２，Ｉ３，Ｉ４）を第２キャパシタ（Ｃ２）に選択的に印加する電流調節部３１０を含む。ここで、電流制御信号は第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）と第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）とを含む。
【００３５】
前記電流調節部３１０は、第１ＰＭＯＳ制御信号（ＣＰＭ１）及び第１ＮＭＯＳ制御信号（ＣＮＭ１）によって選択的に動作される第１インバータ駆動部３１２、第２ＰＭＯＳ制御信号（ＣＰＭ２）及び第２ＮＭＯＳ制御信号（ＣＮＭ２）によって選択的に動作される第２インバータ駆動部３１４、第３ＰＭＯＳ制御信号（ＣＰＭ３）及び第３ＮＭＯＳ制御信号（ＣＮＭ３）によって選択的に動作される第３インバータ駆動部３１６を含む。
【００３６】
第２インバータ３００は、第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）を含み、第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）はゲート端子が共通接続され、このゲート端子が第１インバータ１０２の出力端子に連結される。また、第１ＰＭＯＳトランジスタ（ＰＭ１）と第１ＮＭＯＳトランジスタ（ＮＭ）のドレイン端子が互いに連結され、このドレイン端子は第２キャパシタ（Ｃ２）の他端に連結される。
【００３７】
第１インバータ駆動部３１２は、ゲート端子を介して第１ＰＭＯＳ制御信号（ＣＰＭ１）の入力を受ける第２ＰＭＯＳトランジスタ（ＰＭ２）とゲート端子を介して第１ＮＭＯＳ制御信号（ＣＮＭ１）の入力を受ける第２ＮＭＯＳトランジスタ（ＮＭ２）とを含む。第２ＰＭＯＳトランジスタ（ＰＭ２）と第２ＮＭＯＳトランジスタ（ＮＭ２）とはドレイン端子が互いに連結され、このドレイン端子は第２キャパシタ（Ｃ２）の他端に連結される。
【００３８】
第２インバータ駆動部３１４は、ゲート端子を介して第２ＰＭＯＳ制御信号（ＣＰＭ２）の入力を受ける第３ＰＭＯＳトランジスタ（ＰＭ３）とゲート端子を介して第２ＮＭＯＳ制御信号（ＣＮＭ２）の入力を受ける第３ＮＭＯＳトランジスタ（ＮＭ３）とを含む。第３ＰＭＯＳトランジスタ（ＰＭ３）と第３ＮＭＯＳトランジスタ（ＮＭ３）とはドレイン端子が互いに連結され、このドレイン端子は、第２キャパシタ（Ｃ２）の他端に連結される。
【００３９】
第３インバータ駆動部３１６はゲート端子を介して第３ＰＭＯＳ制御信号の入力を受ける第４ＰＭＯＳトランジスタ（ＰＭ４）とゲート端子を介して第３ＮＭＯＳ制御信号（ＮＭ３）の入力を受ける第４ＮＭＯＳトランジスタ（ＮＭ４）とを含む。第４ＰＭＯＳトランジスタ（ＰＭ４）と第４ＮＭＯＳトランジスタ（ＮＭ４）とはドレイン端子が互いに連結され、このドレイン端子は第２キャパシタ（Ｃ２）の他端に連結される。
【００４０】
このように構成される第１乃至第３インバータ駆動部（３１２，３１４，３１６）は、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）及び第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）に応答して選択的に駆動され、第２乃至第４充電電流（Ｉ２，Ｉ３，Ｉ４）の出力が調節されることによって、第２キャパシタ（Ｃ２）の他端に印加される充電電流の量を調節する。
【００４１】
また、図４に示すように、駆動バッファ制御部１２０は、電圧感知部１１０の第１乃至第３比較器（２１２，２１４，２１６）から出力される第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を反転する第１反転部４００、第１反転部４００を介して反転された第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）によって動作され、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）を出力する第１制御信号出力部４１０、第１反転部４００で反転された第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を再び反転する第２反転部４２０、第２反転部４２０で再び反転された第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）によって動作され、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）を出力する第２制御信号出力部４３０を含む。
【００４２】
第１反転部４００は、第１感知信号（ｃｏｍｐ１）を反転する第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）、第２感知信号（ｃｏｍｐ２）を反転する第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）、第３感知信号（ｃｏｍｐ３）を反転する第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）を含む。
【００４３】
ここで、第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）は、前段のインバータに対してその大きさが増加して、第１感知信号（ｃｏｍｐ１）を反転すると共に第１感知信号（ｃｏｍｐ１）を増幅する。例えば、第３インバータ（ＩＮ３）の大きさが１０であれば、第４インバータ（ＩＮ４）は１００の大きさを有し、第５インバータ（ＩＮ５）は１０００の大きさを有する。このように、第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）の大きさを増加させ、第１感知信号（ｃｏｍｐ１）を反転すると共に増幅する理由は、駆動バッファ部１３０の動作信号の大きさが電圧感知部１１０から出力される第１感知信号（ｃｏｍｐ１）より大きいためである。
【００４４】
また、第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）と第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）とは、第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）と同一構成を有する。
【００４５】
第１制御信号出力部４１０は、第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）によって反転された第１感知信号（ｃｏｍｐ１）と第２クロック信号（ＣＬＫ２）との入力を受ける第１ナンドゲート（ＮＡＮＤ１）、第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）によって反転された第２感知信号（ｃｏｍｐ２）と第２クロック信号（ＣＬＫ２）との入力を受ける第２ナンドゲート（ＮＡＮＤ２）、第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）によって反転された第３感知信号（ｃｏｍｐ３）と第２クロック信号（ＣＬＫ２）との入力を受ける第３ナンドゲート（ＮＡＮＤ３）を含む。
【００４６】
また、第１制御信号出力部４１０は、第１ナンドゲート（ＮＡＮＤ１）から出力される信号を反転して第１ＮＭＯＳ制御信号（ＣＮＭ１）を出力する第１２インバータ（ＩＮ１２）、第２ナンドゲート（ＮＡＮＤ２）から出力される信号を反転して第２ＮＭＯＳ制御信号（ＣＮＭ２）を出力する第１３インバータ（ＩＮ１３）、第３ナンドゲート（ＮＡＮＤ３）から出力される信号を反転して第３ＮＭＯＳ制御信号（ＣＮＭ３）を出力する第１４インバータ（ＩＮ１４）を含む。
【００４７】
第２反転部４２０は、第１反転部４００の第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）で順次反転された第１感知信号（ｃｏｍｐ１）を再び反転する第１５インバータ（ＩＮ１５）、第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）で順次反転された第２感知信号（ｃｏｍｐ２）を再び反転する第１６インバータ（ＩＮ１６）、第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）で反転された第３感知信号（ｃｏｍｐ３）を再び反転する第１７インバータ（ＩＮ１７）を含む。従って、第１５乃至第１７インバータ（ＩＮ１５，ＩＮ１６，ＩＮ１７）から出力される信号は第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）と同じ状態の信号である。
【００４８】
第２制御信号出力部４３０は、第２反転部４２０の第１５インバータ（ＩＮ１５）によって再び反転された第１感知信号（ｃｏｍｐ１）と第２クロック信号（ＣＬＫ２）との入力を受ける第１ノアゲート（ＮＯＲ１）、第１６インバータ（ＩＮ１６）によって再び反転された第２感知信号（ｃｏｍｐ２）と第２クロック信号（ＣＬＫ２）との入力を受ける第２ノアゲート（ＮＯＲ２）、第１７インバータ（ＩＮ１７）によって再び反転された第３感知信号（ｃｏｍｐ３）と第２クロック信号（ＣＬＫ２）との入力を受ける第３ノアゲート（ＮＯＲ３）を含む。
【００４９】
また、第２制御信号出力部４３０は、第１ノアゲート（ＮＯＲ１）から出力される信号を反転して第１ＮＭＯＳ制御信号（ＣＮＭ１）を出力する第１８インバータ（ＩＮ１８）、第２ノアゲート（ＮＯＲ２）から出力される信号を反転して第２ＮＭＯＳ制御信号（ＣＮＭ２）を出力する第１９インバータ（ＩＮ１９）及び第３ノアゲート（ＮＯＲ３）から出力される信号を反転して第３ＮＭＯＳ制御信号（ＣＮＭ３）を出力する第２０インバータ（ＩＮ２０）を含む。
【００５０】
駆動バッファ制御部１２０は、電圧感知部１１０によって感知された第２電圧（Ｖ２）のレベルが前もって設定された基準レベルより低くなると、第２電圧（Ｖ２）を高める方向に、第２電圧（Ｖ２）のレベルが基準レベルより高くなると、第２電圧（Ｖ２）を低くする方向に電流制御信号、即ち、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）及び第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）を出力する電圧安定化動作を実行する。
【００５１】
一方、周波数逓倍部１４０は、第１クロック信号（ＣＬＫ１）の周波数を調節、即ち、周波数を高くして昇圧電圧出力部１００で生成された第２電圧（Ｖ２）のリップルを減少させる。
このように、構成される本発明の一実施例による昇圧電圧生成装置の動作を詳細に説明すると下記のようである。
【００５２】
まず、第１電圧（Ｖ１）の昇圧電圧である第２電圧（Ｖ２）の生成動作を説明する。
第１インバータ１０２は、外部から入力される第１クロック信号（ＣＬＫ１）を反転させて第２クロック信号（ＣＬＫ２）を出力する。第２キャパシタ（Ｃ２）は第２クロック信号（ＣＬＫ２）のハイ区間で第１電圧（Ｖ１）に相応する電荷を充電する。ここで、駆動バッファ部１３０内の第２インバータ３００の第１ＮＭＯＳトランジスタ（ＮＭ１）はターンオンされ、スイッチトランジスタ１０４はターンオフされる。
【００５３】
その後、第２クロック信号（ＣＬＫ２）のロー区間で第１ＰＭＯＳトランジスタ（ＰＭ１）がターンオンされ、それによって第２キャパシタ（Ｃ２）は第１電圧（Ｖ１）の２倍レベルである第２電圧（Ｖ２）に相応する電荷が充電される。ここで、スイッチトランジスタ１０４は、ゲート端子にロー信号が印加されることによってターンオンされ、第２キャパシタ（Ｃ２）は充電された電荷に相応する第２電圧（Ｖ２）がターンオンされたスイッチトランジスタ１０４を介して出力端に出力される。
【００５４】
前記動作によって生成された第２電圧（Ｖ２）の出力安定化の動作を説明する。
第２電圧（Ｖ２）は出力端に接続されたロードキャパシタ（Ｃｌｏａｄ）の影響によってそのレベルが変化する。
【００５５】
電圧感知部１１０の第１乃至第３比較器（２１２，２１４，２１６）は、第２電圧（Ｖ２）とバンドギャプ基準信号（Ｖｒｅｆ）とを比較し、それによる第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を出力する。
【００５６】
即ち、第１比較器２１２は、第２電圧（Ｖ２）が第１抵抗（Ｒ１）と第２抵抗（Ｒ２）、第３抵抗（Ｒ３）、第４抵抗（Ｒ４）とによって分配された第１分配電圧（Ｖｄ１）とバンドギャップ基準信号（Ｖｒｅｆ）とを比較して、第１感知信号（ｃｏｍｐ１）を出力し、第２比較器２１４は、第１分配電圧（Ｖｄ１）が第１抵抗（Ｒ１）、第２抵抗（Ｒ２）と第３抵抗（Ｒ３）、第４抵抗（Ｒ４）とによって分配された第２分配電圧（Ｖｄ２）とバンドギャップ基準信号（Ｖｒｅｆ）とを比較して第２感知信号（ｃｏｍｐ２）を出力する。また、第３比較器２１６は、第２分配電圧（Ｖｄ２）が第１抵抗（Ｒ１）、第２抵抗（Ｒ２）第３抵抗（Ｒ３）と第４抵抗（Ｒ４）によって分配された第３分配電圧（Ｖｄ３）とバンドギャップ基準電圧（Ｖｒｅｆ）を比較して第３感知信号（ｃｏｍｐ３）を出力する。
ここで、本発明の一実施例で生成しようとする第２電圧（Ｖ２）が５Ｖである場合、第１乃至第３比較器（２１２，２１４，２１６）は、表１のような第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を出力する。
【００５７】
【表１】
2005160293.tif 000003
表１に示すように、第２電圧（Ｖ２）が５．０２９Ｖ以下である場合には、第１乃至第３比較器（２１２，２１４，２１６）から出力される第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）は すべて‘０’である。
【００５８】
一方、第２電圧（Ｖ２）が５．０２９Ｖより大きく、５．０７５Ｖより小さい場合には、第１比較２１２から出力される第１感知信号（ｃｏｍｐ１）は、‘１’であり、第２比較器２１４及び第３比較器２１６から出力される第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）は‘０’である。
【００５９】
また、第２電圧（Ｖ２）が５．０７５Ｖより大きく、５．１２Ｖより小さい場合には、第１及び第２比較器（２１２，２１４）から出力される第１及び第２感知信号（ｃｏｍｐ１，ｃｏｍｐ２）は‘１’であり、第３比較器２１６から出力される第３感知信号（ｃｏｍｐ３）は‘０’である。
【００６０】
また、第２電圧（Ｖ２）が５．１２Ｖより大きい場合には、第１乃至第３比較器（２１２，２１４，２１６）から出力される第１乃至第３比較信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）は、 すべて‘１’である。
【００６１】
駆動バッファ制御部１２０は、電圧感知部１１０から入力される第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）に相応する第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）及び第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）を駆動バッファ部１３０に出力する。
【００６２】
第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）が すべて‘０’である場合、第１反転部４００から‘１’に反転されて第１乃至第３ナンドゲート（ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３）に入力される。即ち、第１感知信号（ｃｏｍｐ１）は、第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）によって‘１’に反転されて第１制御信号出力部４１０の第１ナンドゲート（ＮＡＮＤ１）に入力され、第２感知信号（ｃｏｍｐ２）は第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）によって‘１’に反転されて第２ナンドゲート（ＮＡＮＤ２）に入力される。また、第３感知信号（ｃｏｍｐ３）は第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）によって‘１’に反転されて第３ナンドゲート（ＮＡＮＤ３）に入力される。
【００６３】
ここで、第１乃至第３ナンドゲート（ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３）は、第２クロック信号（ＣＬＫ２）のハイ区間では、‘０’を出力し、第２クロック信号（ＣＬＫ２）がロー区間では‘１’を出力する。その後、第１２乃至第１４インバータ（ＩＮ１２，ＩＮ１３，ＩＮ１４）は第１乃至第３ナンドゲート（ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３）で‘０’が入力される場合、すべてハイ状態、即ち、‘１’の第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）を出力し、第１乃至第３ナンドゲート（ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３）から‘１’が入力される場合、すべてロー状態、即ち、‘０’である第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）を出力する。
【００６４】
即ち、第１２乃至第１４インバータ（ＩＮ１２，ＩＮ１３，ＩＮ１４）から出力される第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）は、第２クロック信号（ＣＬＫ２）と同期する。
【００６５】
一方、第２反転部４２０は、第１反転部４００で すべて‘１’に反転された第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を再び‘０’に反転して第２制御信号出力部４３０に出力する。即ち、第２反転部４２０の第１５インバータ（ＩＮ１５）は‘１’に反転された第１感知信号（ｃｏｍｐ１）を再び‘０’に反転して第２制御信号出力部４２０の第１ノアゲート（ＮＯＲ１）に出力し、第１６インバータ（ＩＮ１６）は‘１’に反転された第２感知信号（ｃｏｍｐ２）を再び‘０’に反転して第２ノアゲート（ＮＯＲ２）に出力する。また、第１７インバータ（ＩＮ１７）は、‘１’に反転された第３感知信号（ｃｏｍｐ３）を再び‘０’に反転して第３ノアゲート（ＮＯＲ３）に出力する。
【００６６】
ここで、第１乃至第３ノアゲート（ＮＯＲ１，ＮＯＲ２，ＮＯＲ３）は、第２反転部４２０で入力される第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）が すべて‘０’である場合、第２クロック信号（ＣＬＫ２）のハイ区間では‘０’を出力し、第２クロック信号（ＣＬＫ２）がロー区間では‘１’を出力する。その後、第１８乃至第２０インバータ（ＩＮ１８，ＩＮ１９，ＩＮ２０）は第１乃至第３ノアゲート（ＮＯＲ１，ＮＯＲ２，ＮＯＲ３）で‘０’が入力される場合、すべてハイ状態、即ち、‘１’の第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）を出力し、第１乃至第３ノアゲート（ＮＯＲ１，ＮＯＲ２，ＮＯＲ３）で‘１’が入力される場合、すべてロー状態、即ち、‘０’である第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）を出力する。
【００６７】
即ち、第１８乃至第２０インバータ（ＩＮ１８，ＩＮ１９，ＩＮ２０）から出力される第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）は、第２クロック信号（ＣＬＫ２）と同期する。
【００６８】
また、第１感知信号（ｃｏｍｐ１）が‘１’であり、第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）が‘０’である場合、第１反転部４００の第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）によって反転された第１感知信号（ｃｏｍｐ１）は‘０’になり、第１ナンドゲート（ＮＡＮＤ１）に入力される。また、第２感知信号（ｃｏｍｐ２）は、第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）によって‘１’に反転され、第２ナンドゲート（ＮＡＮＤ２）に入力され、第３感知信号（ｃｏｍｐ３）は第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）によって、‘１’に反転されて第３ナンドゲート（ＮＡＮＤ３）に入力される。
【００６９】
ここで、第１ナンドゲート（ＮＡＮＤ１）は、第２クロック信号（ＣＬＫ２）のロー及びハイ区間でいつも‘１’を出力し、第２及び第３ナンドゲート（ＮＡＮＤ２，ＮＡＮＤ３）は第２クロック信号（ＣＬＫ２）のハイ区間では‘０’を出力し、第２クロック信号（ＣＬＫ２）のロー区間では‘１’を出力する。従って、第１２インバータ（ＩＮ１２）は第１ナンドゲート（ＮＡＮＤ１）から入力される‘１’を反転して‘０’の状態の第１ＮＭＯＳ制御信号（ＣＮＭ１）を出力する。一方、第１３及び第１４インバータ（ＩＮ１３，ＩＮ１４）は、第２及び第３ナンドゲート（ＮＡＮＤ２，ＮＡＮＤ３）で‘０’が入力される場合、‘１’の状態の第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）を出力し、第２及び第３ナンドゲート（ＮＡＮＤ２，ＮＡＮＤ３）で‘１’が入力される場合、‘０’の状態の第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）を出力する。
【００７０】
即ち、第１２インバータ（ＩＮ１２）で出力される第１ＮＭＯＳ制御信号（ＣＮＭ１）は第２クロック信号（ＣＬＫ２）に関係なくいつも‘０’の状態信号であり、第１３及び第１４インバータ（ＩＮ１３，ＩＮ１４）から出力される第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）は第２スロック信号（ＣＬＫ２）と同期する。
【００７１】
一方、第１感知信号（ｃｏｍｐ１）が‘１’であり、第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）が‘０’である場合、第２反転部４２０の第１５インバータ（ＩＮ１５）は第１反転部４００の第３乃至第５インバータ（ＩＮ３，ＩＮ４，ＩＮ５）によって‘０’に反転された第１感知信号（ｃｏｍｐ１）を再び‘１’に反転して第１ノアゲート（ＮＯＲ１）に出力する。また、第１６インバータ（ＩＮ１６）は、第６乃至第８インバータ（ＩＮ６，ＩＮ７，ＩＮ８）によって‘１’に反転された第２感知信号（ｃｏｍｐ２）を再び‘０’に反転して第２ノアゲート（ＮＯＲ２）に出力し、第１７インバータ（ＩＮ１７）は第９乃至第１１インバータ（ＩＮ９，ＩＮ１０，ＩＮ１１）によって‘１’に反転された第３感知信号（ｃｏｍｐ３）を再び‘０’に反転して第３ノアゲート（ＮＯＲ３）に出力する。
【００７２】
ここで、第１ノアゲート（ＮＯＲ１）は、第２クロック信号（ＣＬＫ２）のロー区間及びハイ区間でいつも‘０’を出力し、第２及び第３ノアゲート（ＮＯＲ２，ＮＯＲ３）は、第２クロック信号（ＣＬＫ２）のハイ区間では‘０’を出力し、ロー区間では‘１’を出力する。その後、第１８インバータ（ＩＮ１８）は、第１ノアゲート（ＮＯＲ１）から入力される‘０’を反転して‘１’の第１ＰＭＯＳ制御信号（ＣＰＭ１）を出力する。第１９及び第２０インバータ（ＩＮ１９，ＩＮ２０）は、第２及び第３ノアゲート（ＮＯＲ２，ＮＯＲ３）から‘０’が入力される場合、‘１’の第２及び第３ＰＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）を出力し、‘１’が入力される場合、‘０’の第２及び第３ＰＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）を出力する。
【００７３】
即ち、第１８インバータ（ＩＮ１８）から出力される第１ＰＭＯＳ制御信号（ＣＰＭ１）は、第２クロック信号（ＣＬＫ２）に関係なくいつも‘１’であり、第１９及び第２０インバータ（ＩＮ１９，ＩＮ２０）から出力される第２及び第３ＰＭＯＳ制御信号（ＣＰＭ２，ＣＰＭ３）は第２クロック信号（ＣＬＫ２）と同期する。
【００７４】
前記動作のように、第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）がそれぞれ‘１，１，０’である場合、第１及び第２ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２）は第２クロック信号（ＣＬＫ２）に関係なくいつも‘０’の状態信号であり、第３ＮＭＯＳ制御信号（ＣＮＭ３）は第２クロック信号（ＣＬＫ２）と同期する。また、第１及び第２ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２）は第２クロック信号（ＣＬＫ２）に関係なくいつも‘１’の状態信号であり、第３ＰＭＯＳ制御信号（ＣＰＭ３）は第２クロック信号（ＣＬＫ２）と同期する。
一方、第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）がそれぞれ‘１，１，１’である場合、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）は‘０’であり、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）は‘１’である。
【００７５】
【表２】
2005160293.tif 000004
表２に示すように、第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）が すべて‘０’である場合、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）と第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）とは第２クロック信号（ＣＬＫ２）に同期する。
【００７６】
一方、第１感知信号（ｃｏｐｍ１）が‘１’であり、第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）が‘０’である場合、第１ＮＭＯＳ制御信号（ＣＮＭ１）は‘０’であり、第１ＰＭＯＳ制御信号（ＣＰＭ１）は‘１’であり、その他の第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）と第２及び第３ＰＭＯＳ制御信号（ＣＰＭ２，ＣＰＭ３）とは、第２クロック信号と同期する。
【００７７】
また、第１及び第２感知信号（ｃｏｍｐ１，ｃｏｍｐ２）が‘１’であり、第３感知信号が（ｃｏｍｐ３）が‘０’である場合、第１及び第２ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２）は‘０’であり、第１及び第２ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２）は‘１’であり、第３ＮＭＯＳ制御信号（ＣＮＭ３）及び第３ＰＭＯＳ制御信号（ＣＰＭ３）は第２クロック信号（ＣＬＫ２）と同期する。
【００７８】
また、第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３） がすべて‘１’である場合、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）は‘０’であり、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）は‘１’である。
【００７９】
表２のように入力される第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）及び第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＯＭ３）によって駆動バッファ部１３０の第１乃至第３インバータ駆動部（３１２，３１４，３１６）が選択的に駆動され、第２キャパシタ（Ｃ２）の他端に印加される充電電流量が調節される。
【００８０】
表３に示すように、第２電圧（Ｖ２）が５．０２９Ｖより小さい場合には、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）及び第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）が第２クロック信号（ＣＬＫ２）に同期するので、第２クロック信号（ＣＬＫ２）のロー区間で第１乃至第３インバータ駆動部（３１２，３１４，３１６）の第２乃至第４ＰＭＯＳトランジスタ（ＰＭ２，ＰＭ３，ＰＭ４）がターンオンされ、第２乃至第４ＮＭＯＳトランジスタ（ＮＭ２，ＮＭ３，ＮＭ４）がターンオフされる。ここで、第２インバータ３００の第１ＰＭＯＳトランジスタ（ＰＭ１）もターンオンされ、第１ＮＭＯＳトランジスタ（ＮＭ１）もターンオフされる。
従って、第２キャパシタ（Ｃ２）には第２インバータ３００と第１乃至第３インバータ駆動部（３１２，３１４，３１６）とから出力される第１乃至第４充電電流（Ｉ１，Ｉ２，Ｉ３，Ｉ４）がすべて印加される。
【００８１】
【表３】
2005160293.tif 000005
一方、第２電圧（Ｖ２）が５．０２９Ｖより大きく、５．０７５Ｖより小さい場合、第１ＮＭＯＳ制御信号（ＣＮＭ１）は‘０’の状態信号であり、第１ＰＭＯＳ制御信号（ＣＰＭ１）は‘１’の状態信号である。また、第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）と第２及び第３ＰＭＯＳ制御信号（ＣＰＭ２，ＣＰＭ３）とは第２クロック信号（ＣＬＫ２）に同期する。従って、第１インバータ駆動部３１２の第２ＰＭＯＳトランジスタ（ＰＭ２）及び第２ＮＭＯＳトランジスタ（ＮＭ２）は第２クロック信号（ＣＬＫ２）に関係なくターンオフの状態であり、第２及び第３インバータ駆動部（３１４，３１６）の第３及び第４ＰＭＯＳトランジスタ（ＰＭ３，ＰＭ４）は第２クロック信号（ＣＬＫ２）のロー区間でターンオンされる。ここで、第２インバータ３００の第１ＰＭＯＳトランジスタ（ＰＭ１）もターンオンされる。
【００８２】
従って、第２キャパシタ（Ｃ２）には第２インバータ３００と第２及び第３インバータ駆動部（３１４，３１６）とによる第１乃至第３充電電流（Ｉ１，Ｉ２，Ｉ３）のみが印加され、第１インバータ駆動部３１２による第４充電電流（Ｉ４）は印加されないため、第２電圧（Ｖ２）のレベルが減少する。
【００８３】
また、第２電圧（Ｖ２）が５．０７５Ｖより大きく、５．１２Ｖより小さい場合、第１及び第２ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２）は‘０’の状態信号であり、第１及び第２ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２）は‘１’の状態信号である。また、第３ＮＭＯＳ制御信号（ＣＮＭ３）及び第３ＰＭＯＳ制御信号（ＣＰＭ３）は第２クロック信号（ＣＬＫ２）に同期して動作する。
【００８４】
従って、第１及び第２インバータ駆動部（３１２，３１４）の第２及び第３ＮＭＯＳトランジスタ（ＮＭ２，ＮＭ３）と第２及び第３ＰＭＯＳトランジスタ（ＰＭ２，ＰＭ３）とは、第２クロック信号（ＣＬＫ２）に関係なくいつもターンオフの状態を維持し、第３インバータ駆動部３１６の第４ＰＭＯＳトランジスタ（ＰＭ４）は第２クロック信号（ＣＬＫ２）のロー区間でターンオンされる。ここで、第２インバータ３００の第１ＰＭＯＳトランジスタ（ＰＭ１）もターンオンされる。
【００８５】
従って、第２キャパシタ（Ｃ２）には、第２インバータ３００と第３インバータ駆動部３１６による第１及び第２充電電流（Ｉ１，Ｉ２）のみが印加され、第１及び第２インバータ駆動部（３１２，３１４）による第３及び第４充電電流（Ｉ３，Ｉ４）は印加されないため、第２電圧（Ｖ２）のレベルが減少する。
【００８６】
また、第２電圧（Ｖ２）が５．１２Ｖより大きい場合、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）は‘０’の状態信号であり、第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）は‘１’の状態信号である。従って、第１乃至第３インバータ駆動部（３１２，３１４，３１６）の第２乃至第４ＰＭＯＳトランジスタ（ＰＭ２，ＰＭ３，ＰＭ４）及び第２乃至第４ＮＭＯＳトランジスタ（ＮＭ２，ＮＭ３，ＮＭ４）は、第２クロック信号（ＣＬＫ２）に関係なくターンオフの状態である。一方、第２クロック信号（ＣＬＫ２）のロー区間で第２インバータ３００の第１ＰＭＯＳトランジスタ（ＰＭ１）はターンオンされる。
【００８７】
従って、第２キャパシタ（Ｃ２）には、第２インバータ３００による第１充電電流（Ｉ１）のみが印加され、第１乃至第３インバータ駆動部（３１２，３１４，３１６）による第２乃至第４充電電流（Ｉ２，Ｉ３，Ｉ４）は印加されない。
【００８８】
このように、第２電圧（Ｖ２）が所定の電圧レベルの例を挙げて、５Ｖより増加する範囲によって第１乃至第３インバータ駆動部（３１２，３１４，３１６）を選択的に動作させ、第２キャパシタ（Ｃ２）に印加される充電電流量を調節して第２電圧（Ｖ２）のレベルを一定に維持させる。
【００８９】
前記のように、第２乃至第４ＰＭＯＳトランジスタ（ＰＭ２，ＰＭ３，ＰＭ４）は第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）によって順次ターンオンされたり、又は、ターンオフされるが、これをサーモメーターコード式で動作されると称する。また、第２乃至第４ＮＭＯＳトランジスタ（ＮＭ２，ＮＭ３，ＮＭ４）は、第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）によってサーモメーターコード式で動作される。
【００９０】
一方、周波数逓倍部１４０は、第１クロック信号（ＣＬＫ１）の周波数を調節して昇圧電圧生成部１００で生成される第２電圧（Ｖ２）のリップルを減少させる。
図５は、クロック信号の周波数の変化による第２電圧のリップルの変化を示した図である。
【００９１】
図５に示すように、（ａ）のような周波数を有する第１クロック信号（ＣＬＫ１）によって生成される第２電圧（Ｖ２）は（ｂ）のようである。一方、第１クロック信号（ＣＬＫ１）が（ｃ）のように（ａ）に比べて周波数が高くなると、それによって生成される第２電圧（Ｖ２）は（ｄ）のような形態で生成される。従って、第１クロック信号（ＣＬＫ１）の周波数が高くなるほど（ｂ）のようなリップルの振幅が（ｄ）のように減少する。
【００９２】
従って、周波数逓倍部１４０は、第１クロック信号（ＣＬＫ１）の周波数を高くして第２電圧（Ｖ２）のリップルを減少させる。
このように、構成されて動作される本発明の一実施例による昇圧電圧生成装置による昇圧電圧の生成方法を添付した図面を参照して説明すると下記のようである。
図６は、本発明の一実施例による昇圧電圧の生成方法を実行するためのフローチャートである。
【００９３】
まず、昇圧電圧生成部１００では、第１クロック信号（ＣＬＫ１）が反転された第２クロック信号（ＣＬＫ２）のハイ区間で第１電圧（Ｖ１）によるチャージング動作が行われ、それによって生成された第２電圧（Ｖ２）が第２クロック信号（ＣＬＫ２）のロー区間でポンピングされて出力される（Ｓ６００）。
【００９４】
その後、電圧感知部１１０は、出力された第２電圧（Ｖ２）を感知して、感知された第２電圧（Ｖ２）のレベル変動量による感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を出力し（Ｓ６１０）、駆動バッファ制御部１２０は、感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）による電流制御信号（ＣＮＭ１〜ＣＮＭ３，ＣＰＭ１〜ＣＰＭ３）を出力する（Ｓ６２０）。
【００９５】
駆動バッファ部１３０は、前記の段階（Ｓ６２０）から出力された電流制御信号（ＣＮＭ１〜ＣＮＭ３，ＣＰＭ１〜ＣＰＭ３）に応じて第１乃至第３インバータ駆動部（３１２，３１４，３１６）の動作が選択的に行われ、充電電流量が調節される（Ｓ６３０）。
【００９６】
前記の段階（Ｓ６３０）で充電電流量が調節されることによって出力される第２電圧（Ｖ２）のレベルが一定に維持される。
図７は、図６に示した感知動作及び充電電流量の調節動作をより詳細に示したフローチャートである。
【００９７】
まず、電圧感知部１１０は、第２電圧（Ｖ２）を感知する（Ｓ７００）。
前記の段階（Ｓ７００）で感知された第２電圧（Ｖ２）が５．０２９Ｖより小さいか否かを比較し（Ｓ７０２）、第２電圧（Ｖ２）が５．０２９Ｖより小さい場合、電圧感知部１１０は‘０’の状態である第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を出力する（Ｓ７０４）。
【００９８】
一方、感知された第２電圧（Ｖ２）が５．０２９Ｖより大きく、５．０７５Ｖより小さい場合（Ｓ７０６）、電圧感知部１１０は‘１’の状態の第１感知信号（ｃｏｍｐ１）と‘０’の状態である第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）とを出力する（Ｓ７０８）。
【００９９】
また、感知された第２電圧（Ｖ２）が５．０７５Ｖより大きく、５．１２Ｖより小さい場合（Ｓ７１０）、電圧感知部１１０は‘１’の状態の第１及び第２感知信号（ｃｏｍｐ１，ｃｏｍｐ２）と‘０’の状態の第３感知信号（ｃｏｍｐ３）とを出力する（Ｓ７１２）。
【０１００】
また、感知された第２電圧（Ｖ２）が５．１２Ｖより大きい場合（Ｓ７１４）、電圧感知部１１０は、‘１’の状態の第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）を出力する（Ｓ７１６）。
【０１０１】
前記の段階（Ｓ７０４）で‘０’の状態の第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）が出力される場合、駆動バッファ部１２０は、第２クロック信号（ＣＬＫ２）に同期する第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）及び第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）を出力する（Ｓ７１８）。
【０１０２】
一方、前記の段階（Ｓ７０８）で‘１’の状態の第１感知信号（ｃｏｍｐ１）と‘０’の状態の第２及び第３感知信号（ｃｏｍｐ２，ｃｏｍｐ３）とが出力される場合、駆動バッファ制御部１２０は、‘０’の状態の第１ＮＭＯＳ制御信号（ＣＮＭ１）、‘１’の状態である第１ＰＭＯＳ制御信号（ＣＰＭ１）、第２クロック信号（ＣＬＫ２）に同期する第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）と第２及び第３ＰＭＯＳ制御信号（ＣＰＭ２，ＣＰＭ３）とを出力する（Ｓ７２０）。
【０１０３】
前記の段階（Ｓ７１２）で、‘１’の状態の第１及び第２感知信号（ｃｏｍｐ１，ｃｏｍｐ２）と‘０’の状態の第３感知信号（ｃｏｍｐ３）とが出力される場合、駆動バッファ制御部１２０は、‘０’の状態の第１及び第２ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２）、‘１’の状態の第１及び第２ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２）、第２クロック信号（ＣＬＫ２）に同期する第３ＮＭＯＳ制御信号（ＣＮＭ３）と第３ＰＭＯＳ制御信号（ＣＰＭ３）とを出力する（Ｓ７２１）。
【０１０４】
前記の段階（Ｓ７１６）で‘１’の状態の第１乃至第３感知信号（ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ３）が出力される場合、駆動バッファ制御部１２０は‘０’の状態の第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）と‘１’の状態の第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）とを出力する（Ｓ７２２）。
【０１０５】
その後、前記の段階（Ｓ７１８）で第２クロック信号（ＣＬＫ２）に同期する第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）及び第１乃至第３ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）が出力される場合、駆動バッファ部１３０の第２インバータ３００及び第１乃至第３インバータ駆動部（３１２，３１４，３１６）による第１乃至第４充電電流（Ｉ１，Ｉ２，Ｉ３，Ｉ４）がすべて第２キャパシタ（Ｃ２）に印加される（Ｓ７２３）。
【０１０６】
一方、前記の段階（Ｓ７２０）で‘０’の状態の第１ＮＭＯＳ制御信号（ＣＮＭ１），‘１’の状態の第１ＰＭＯＳ制御信号（ＣＰＭ１），第２クロック信号（ＣＬＫ２）に同期する第２及び第３ＮＭＯＳ制御信号（ＣＮＭ２，ＣＮＭ３）と第２及び第３ＰＭＯＳ制御信号（ＣＰＭ２，ＣＰＭ３）とを出力する場合、駆動バッファ部１３０の第２インバータ３００と第２及び第３インバータ駆動部（３１４，３１６）とによる第１乃至第３充電電流（Ｉ１，Ｉ２，Ｉ３）のみが第２キャパシタ（Ｃ２）に印加される（Ｓ７２４）。
【０１０７】
前記の段階（Ｓ７２１）で‘０’状態の第１及び第２ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２），‘１’の状態の第１及び第２ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２）、第２クロック信号（ＣＬＫ２）に同期する第３ＮＭＯＳ制御信号（ＣＮＭ３）と第３ＰＭＯＳ制御信号（ＣＰＭ３）とを出力される場合、駆動バッファ部１３０の第２インバータ３００と第３インバータ駆動部３１６とによる第１及び第２充電電流（Ｉ１，Ｉ２）のみが第２キャパシタ（Ｃ２）に印加される（Ｓ７２４）。
【０１０８】
また、前記の段階（Ｓ７２２）で‘０’の状態の第１乃至第３ＮＭＯＳ制御信号（ＣＮＭ１，ＣＮＭ２，ＣＮＭ３）と‘１’の状態の第１ＰＭＯＳ制御信号（ＣＰＭ１，ＣＰＭ２，ＣＰＭ３）とを出力する場合、駆動バッファ部１３０の第２インバータ３００による第１充電電流（Ｉ１）のみが第２キャパシタ（Ｃ２）に印加される（Ｓ７２６）。
【０１０９】
前述したように、第２電圧（Ｖ２）のレベルが大きくなるほど第２キャパシタ（Ｃ２）に印加される充電電流の量が少なくなるので、第２電圧（Ｖ２）のレベルが減少する幅が増加して、第２電圧（Ｖ２）が一定に維持される。
【０１１０】
本発明では、駆動バッファ部内にインバータ駆動部が三つある場合を例に挙げて説明したが、それより大きいか又は少ない数で構成することもできる。例えば、インバータ駆動部が二つある場合には、電圧感知部内の比較器は二つであり、インバータ駆動部が四つある場合には、４個の比較器で構成される。
【０１１１】
このように、インバータ駆動部の構成数が増加するほど、第２電圧の出力変動をより敏感に感知して調節することができるが、昇圧電圧の生成装置の動作効率が減少するので、最適のインバータ駆動部の数は三つが一番望ましい。
【産業上の利用可能性】
【０１１２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の一実施例による昇圧電圧の生成装置の構成を示したブロック図である。
【図２】図１に示した電圧感知部の詳細な構成を示した回路図である。
【図３】図１に示した駆動バッファ部の詳細な構成を示した回路図である。
【図４】図１に示した駆動バッファ制御部の詳細な構成を示した回路図である。
【図５】クロック信号の周波数の変化による第２電圧のリップル変化を示した図である。
【図６】本発明の一実施例による昇圧電圧の生成方法を実行するためのフローチャートである。
【図７】図６に示した感知動作及び充電電流量の調節動作をより詳細に示したフローチャートである。
【符号の説明】
【０１１４】
１００    昇圧電圧生成部
１０２    第１インバータ
１０４    スイッチトランジスタ
１１０    電圧感知部
１２０    駆動バッファ制御部
１３０    駆動バッファ部
１４０    周波数逓倍部
２００    基準信号発生部
２１０    比較部
２１２    第１比較器
２１４    第２比較器
２１６    第３比較器
３００    第２インバータ
３１０    電流調節部
３１２    第１インバータ駆動部
３１４    第２インバータ駆動部
３１６    第３インバータ駆動部
４００    第１反転部
４１０    第１制御信号出力部
４２０    第２反転部
４３０    第２制御信号出力部
【図１】
2005160293.tif 000006
【図２】
2005160293.tif 000007
【図３】
2005160293.tif 000008
【図４】
2005160293.tif 000009
【図５】
2005160293.tif 000010
【図６】
2005160293.tif 000011
【図７】
2005160293.tif 000012