(57)【要約】      （修正有）【課題】シリサイド前洗浄ステップ中に誘電体層のアンダーカットを起こさないゲ−ト電極形成方法。【解決手段】パターン形成されたゲート・スタックは垂直側壁を有する導体の下にゲート誘電体を含み、このパターン形成されたゲート・スタックおよび基板表面を覆って誘電体層が形成される。誘電体層の上に窒化物スペーサが垂直側壁に形成される。各スペーサの下の誘電体層の部分があとに残るようなエッチング・プロセスを使用して、基板表面の誘電体層が除去される。サンプル全体を覆って窒化物層が堆積され、そしてこの窒化物層は、後で、前記窒化物膜の部分（「プラグ」）だけがあとに残るようなエッチング・プロセスを用いて除去される。プラグは、各前記スペーサの下の誘電体層を封入密閉して、後のシリサイド前洗浄プロセス中に誘電体材料がアンダーカットされないようにする。【選択図】図１３
2005123597.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳデバイスを形成する方法であって、
（ａ）半導体基板の表面にパターン形成されたゲート・スタックを設けるステップであって、前記パターン形成されたゲート・スタックが、露出された垂直側壁を有するゲート導体の下にゲート誘電体を含むものであるステップと、
（ｂ）前記ゲートの表面、露出された垂直側壁、および基板表面を覆って誘電体層を形成するステップと、
（ｃ）各垂直側壁に形成された前記誘電体層の上に、窒化物を含むスペーサ要素を形成するステップと、
（ｄ）各前記スペーサの下にある前記誘電体層の部分が残るようなエッチング・プロセスを使用して、前記誘電体層を除去するステップと、
（ｅ）前記ゲートの表面、前記スペーサ要素、および前記基板表面を覆って薄い窒化物層を形成するステップと、
（ｆ）各前記スペーサと前記基板表面の間にある前記誘電体層の部分を封入密閉する窒化物プラグ層をつくるように、前記薄い窒化物層をエッチングするステップと、
（ｇ）前記基板およびゲート表面に残っている材料を除去するためのシリサイド前洗浄を行うステップと、を備える方法。
【請求項２】
さらに、
（ｈ）前記ゲートに隣接する基板の領域にソースおよびドレイン領域を形成するステップと、
（ｉ）前記ソースおよびドレイン領域との接触のために、前記半導体基板の露出された領域にシリサイド・コンタクトを形成するステップと、
（ｊ）コンタクト・エッチング停止層を堆積するステップとを備える、請求項１に記載の方法。
【請求項３】
前記ステップ（ａ）が、堆積ステップ、リソグラフィ・ステップ、およびエッチング・ステップを備える、請求項１に記載の方法。
【請求項４】
前記スペーサが、共形窒化物層を堆積しさらに各ゲート側壁で前記誘電体層の上にある各前記スペーサ要素を形成するように前記窒化物層を異方性エッチングして、連続的に形成される、請求項３に記載の方法。
【請求項５】
前記誘電体層を除去するステップ（ｄ）が、各前記スペーサの下にある前記誘電体層の前記部分の縁部が前記窒化物スペーサ要素の垂直縁部と一直線に並ぶような選択性を有するドライ・エッチング・プロセスを実施することを含む、請求項１に記載の方法。
【請求項６】
前記ドライ・エッチング・プロセスが、反応性イオン・エッチング（ＲＩＥ）・プロセスを含む、請求項５に記載の方法。
【請求項７】
前記ドライ・エッチング・プロセスが、化学分離形エッチング（ＣＤＥ）を含む、請求項５に記載の方法。
【請求項８】
前記誘電体層を除去するステップ（ｄ）が、ウェット・エッチング・プロセスを実施することを含み、前記ウェット・エッチング・プロセスは、各前記スペーサの下にある前記誘電体層が前記スペーサ要素の垂直縁部との一直線の並びから後退するように、選択的および等方的である、請求項１に記載の方法。
【請求項９】
前記窒化物プラグ層をつくるステップ（ｆ）が、窒化物を選択的に除去するドライ・エッチング・プロセスを実施することを含む、請求項１に記載の方法。
【請求項１０】
前記窒化物プラグ層をつくるステップ（ｆ）が、窒化物を選択的に除去するウェット・エッチング・プロセスを実施することを含む、請求項１に記載の方法。
【請求項１１】
相補形金属酸化物半導体（ＣＭＯＳ）構造であって、
半導体基板の表面に形成されたゲート・スタックであって、垂直側壁を持つゲートと、その垂直側壁上に形成された誘電体層を含む、ゲート・スタックと、
前記ゲート・スタックの各垂直側壁上の前記誘電体層上の垂直窒化物スペーサであって、当該スペーサの下端と前記基板表面の間に前記誘電体層の部分がある、垂直窒化物スペーサと、
前記ゲート・スタック、垂直窒化物スペーサ、および当該スペーサ下にある誘電体層の部分を覆って形成された窒化物プラグと、
前記ゲート・スタックに隣接する半導体基板に形成されたドレイン領域およびソース領域との接触のために、前記ドレイン領域およびソース領域の部分に形成されたシリサイド・コンタクトとを備える相補形金属酸化物半導体（ＣＭＯＳ）構造。
【請求項１２】
前記垂直窒化物スペーサの下端にある前記誘電体層の部分の縁部が、前記垂直窒化物スペーサの垂直縁部と一直線に並ぶ、請求項１１に記載の相補形金属酸化物半導体（ＣＭＯＳ）構造。
【請求項１３】
前記垂直窒化物スペーサの下端にある前記誘電体層の部分の縁部が、前記垂直窒化物スペーサの垂直縁部との一直線の並びから後退している、請求項１１に記載の相補形金属酸化物半導体（ＣＭＯＳ）構造。
【請求項１４】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、またはシリコン・オン・インシュレータで構成される、請求項１１に記載の相補形金属酸化物半導体（ＣＭＯＳ）構造。
【請求項１５】
前記パターン形成されたゲート領域が、少なくともゲート誘電体およびゲート導体材料を含む、請求項１１に記載のＣＭＯＳ構造。
【請求項１６】
前記ゲート誘電体が、ＳｉＯ２、ＺｎＯ２、Ｔａ２Ｏ５、ＨｆＯ２、およびＡｌ２Ｏ３から成るグループから選択された酸化物である、請求項１５に記載のＣＭＯＳ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関し、より詳細には、薄い側壁スペーサ形状を実現する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
図１〜５は、従来の加工技術に従って製造された半導体デバイスの部分の断面図を示す。図１に示すように、半導体デバイス１０がウェハに形成される。デバイスは基板１２およびその上に形成されたパターン形成されたゲート・スタック１５を含む。各パターン形成されたゲート・スタック１５は、例えば多結晶シリコンのようなゲート材料で形成することができ、そして従来知られているように、ゲート１５は、前に基板１２の上面に形成された薄いゲート誘電体層２０の上に形成される。半導体デバイス１０の能動デバイス領域１６、１８およびゲート１５との低抵抗率コバルト、チタン、またはニッケル・シリサイド・コンタクトを形成する前に、最初に薄い窒化物スペーサが各ゲート側壁に形成される。一般に、図１に示すように、最初に、厚さが約１０Å〜３００Å、好ましくは５０Å〜１５０Åの範囲にある誘電体エッチング停止層２５が、基板表面を覆った薄いゲート酸化物層２０およびパターン形成されたゲート・スタック１５の上に堆積される。この誘電体エッチング停止層はスペーサの反応性イオン・エッチング（ＲＩＥ）中に基板の凹みを防止するが、この誘電体エッチング停止層には、シリサイド形成前に使用しなければならない大規模な前洗浄中に除去またはアンダーカットされ易いという欠点がある。次に、図２に示すように、パターン形成ゲート・スタックおよび能動デバイス領域に、追加の誘電体層３０が堆積される。この追加の誘電体層は、一般に、窒化物材料で形成される。図３に示すように、ＲＩＥプロセスが行われ、その結果、各ゲート壁に垂直窒化物スペーサ３５ａ、３５ｂが形成されることになる。金属堆積の前に、この金属はチタン、コバルトまたはニッケルであるかもしれないが、シリサイド形成のための表面を準備するために、長い酸化物剥離プロセスが行われる。この酸化物剥離は、無欠陥シリサイドを実現するために非常に重要である。しかし、図４に示すように、この長い酸化物剥離の問題は、スペーサ２５の下の誘電体エッチング停止層が領域４０ａ、４０ｂでひどくアンダーカットされることである。結果としての酸化物減少すなわちアンダーカットで、次の問題が生じる。１）図５に示すように、最後に堆積される障壁窒化物層５０が、ゲート誘電体縁部１７と接触するようになり、したがって、ゲート誘電体の信頼性を低下させる。２）ソース／ドレイン領域６０ａ、ｂのシリサイドが、ゲート導体縁部でゲート誘電体と接触する可能性があり、これによって、ゲート短絡に通じる拡散が生じるかもしれない。３）アンダーカットの程度は、ロットごとに著しく異なる。この前述の問題は、絶えず続くＣＭＯＳスケーリングに必要な薄いスペーサ形状を有するトランジスタにとって、特に深刻である。
【０００３】
薄い側壁スペーサ形状は、高性能ＭＯＳＦＥＴ設計のますます重要な態様になっている。薄いスペーサによって、シリサイドはチャネルに近い延長縁部に非常に近接することができるようになり、それによって、ＭＯＳＦＥＴの直列抵抗が減少しかつ駆動電流が増大するようになる。スペーサ・エッチング・プロセス（特に、ＲＩＥ）の実施は、窒化物スペーサ膜の下にある誘電体層（一般に、酸化物）を実質的に利用している。この誘電体層は、窒化物スペーサＲＩＥに対してエッチング停止として作用する。このエッチング停止が所定の位置にない場合には、スペーサＲＩＥによって、下にある基板に凹みが生じて、ＭＯＳＦＥＴの直列抵抗が悪くなり、さらに薄いＳＯＩ基板の場合には、シリサイド・プロセスに使用できるシリコンの量が減少する。薄いＳＯＩ上の薄いスペーサ形状と関連した問題が起きないようにするために、シリサイド前洗浄中に酸化物除去ステップを行うとき、酸化物アンダーカットが起きないようにする方法を実現することが非常に望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、特に薄いスペーサのＭＯＳＦＥＴのために、シリサイド形成前に洗浄ステップを行うとき、例えば酸化物である誘電体のアンダーカットが起きないようにする方法を提供することである。
【課題を解決するための手段】
【０００５】
この目的に従って、垂直スペーサ要素の下になる誘電体エッチング停止層の部分を封入（encapsilate）密閉する（seal）薄窒化物プラグの形成によって、前述のアンダーカットおよび関連した問題が起きないようにする。
【０００６】
したがって、本発明の好ましい態様はＣＭＯＳデバイスを形成する方法に関し、この方法は、（ａ）半導体基板の表面にパターン形成されたゲート・スタック領域を設けるステップであって、このパターン形成されたゲート・スタックがゲート誘電体および露出された垂直側壁を含むものであるステップと、（ｂ）ゲート領域、露出された垂直側壁、および基板表面を覆って誘電体エッチング停止層を形成するステップと、（ｃ）各垂直側壁にスペーサ要素を形成するステップであって、このスペーサが窒化物層を備えるものであるステップと、（ｄ）各スペーサの下になる誘電体層の部分があとに残るようなエッチング・プロセスを使用して誘電体（酸化物）エッチング停止層を除去するステップと、（ｅ）ゲート領域、各垂直側壁のスペーサ要素、および基板表面を覆って薄い窒化物層を形成するステップと、（ｆ）少なくともスペーサの下にある誘電体層の部分を封入密閉するように窒化物プラグ層があとに残るようなやり方で、前記窒化物プラグ層をエッチングするステップと、（ｇ）基板およびゲート表面から、シリサイド形成を妨げる可能性のあるどのような残っている材料も除去するために、シリサイド前洗浄プロセスを行うステップとを備え、スペーサ要素の下の誘電体層を保護するようにエッチング障壁を形成する前記窒化物プラグ層を設けることで、誘電体アンダーカットが防止される。
【０００７】
上述のステップ（ｄ）には２つの変形があり、これをここでさらに定義する。本発明の第１の変形では、誘電体層除去（ステップ（ｄ））はドライ・エッチングを実施することを含む。例えば、ＲＩＥプロセスを酸化物ドライ・エッチングに使用することができる。このＲＩＥは、ウェハ表面に対して垂直なスペーサの下にある誘電体層の垂直縁部が、ゲートから最も遠い垂直窒化物スペーサ要素の垂直縁部と一直線に並ぶように選択的および異方的である。酸化物除去に使用することができるドライ・プロセスの他の例は、化学分離形エッチング（ＣＤＥ）である。ＣＤＥは必ずしも異方性でないので、ＣＤＥ後の誘電体層の縁部は、垂直であるかもしれないし垂直でないかもしれないし、さらに、ゲートから最も遠い垂直窒化物スペーサ要素の垂直縁部と一直線に並んでいるかもしれないし、ゲートにより近いところで僅かに凹んでいるかもしれない。
【０００８】
本発明の第２の変形では、誘電体層除去（ステップ（ｄ））は、ウェット・エッチング・プロセスを実施することを含み、このウェット・エッチング・プロセスは、スペーサの下にある誘電体層が、ゲートの方に、垂直窒化物スペーサ要素の遠い縁部との一直線の並びから後退する（pull back）ように選択的である。
【０００９】
どちらの変形でも、窒化物プラグは、スペーサ要素の下にある誘電体（酸化物）層の部分を効果的に密閉して、シリサイド前洗浄プロセスで生じる酸化物除去およびアンダーカットを防止する。
【００１０】
また、どちらの変形（酸化物のウェットまたはドライ除去）でも、後の加工は同様である。
【００１１】
上述のステップ（ｆ）に２つの変形があり、これをここで定義する。第１の変形では、上述のステップ（ｆ）で述べた窒化物エッチングは、ＲＩＥまたはＣＤＥのようなドライ・エッチングで行われる。窒化物は、ソース／ドレイン領域およびゲートの上面から選択的に除去されるが、少なくとも窒化物プラグ層の部分が誘電体層の縁部の横に残る。この窒化物エッチングの変形は、上述の酸化物エッチングの両方の変形と共存できる。
【００１２】
第２の変形では、ステップ（ｆ）で述べた窒化物エッチングは、ウェット・エッチングすなわち液相エッチングで行われる。窒化物ウェット・エッチングで、ソース／ドレイン領域およびゲート上から窒化物が除去されるが、一方で、誘電体エッチング停止に近接した窒化物プラグの部分は少なくとも維持されて、シリサイド前洗浄中に酸化物の横方向エッチングを阻止する。この窒化物エッチングの変形は、上述のステップ（ｄ）第１の変形のＣＤＥおよび上述のステップ（ｄ）の第２の変形で述べた酸化物ウェット・エッチングの両方と共存できる。
【００１３】
本発明の装置および方法のさらに他の特徴、態様および利点は、次の説明、添付の特許請求の範囲、および添付の図面に関連して、より適切に理解されるようになるであろう。
【発明を実施するための最良の形態】
【００１４】
図６〜１３は、シリサイド前洗浄ステップを行ってシリコン表面（ソース／ドレイン表面かゲート表面かのどちらか）から残留材料を除去するときに、酸化物アンダーカットを起こさないようにする方法を示す。この方法によって、ＦＥＴ直列抵抗を改善する薄いスペーサ形状を有するトランジスタの形成が可能になる。
【００１５】
本発明のＣＭＯＳデバイスの製造において使用される様々な加工ステップおよび材料は、その様々な実施例と共に、ここで以下の議論でより詳細に説明する。
【００１６】
図６は、本発明で使用する初期構造を示す。具体的には、図６に示す初期構造は、半導体基板の部分に形成されたパターン形成されたゲート・スタック１５を有する半導体基板１２を備える。本発明に従って、各パターン形成されたゲート・スタックは、ゲート誘電体２０、ゲート誘電体上に形成されたゲート導体１５、およびゲート導体領域および基板領域の上の追加の誘電体エッチング停止材料２５を含む。
【００１７】
図６に示す構造は、当技術分野でよく知られている従来材料で構成され、また、同じく当技術分野でよく知られている加工ステップを使用して製造される。例えば、半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびすべての他のIII／V半導体化合物を含み、またこれらに限定されないどのような半導体材料でも備えることができる。また、半導体基板１２は、同じまたは異なる半導体材料を備える層状基板、例えば、Ｓｉ／ＳｉまたはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン、または歪みシリコン・オン・インシュレータも含むことができる。基板は、製造すべき所望のデバイスに依存してｎ型またはｐ型（または、それらの組合せ）であることができる。
【００１８】
その上、半導体基板１２は、能動デバイス領域、配線領域、分離領域、または一般にＣＭＯＳデバイスに存在する他の同様な領域を含むことができる。はっきりさせるために、これらの領域は図面に示さないが、それでも領域１２の中に含まれているつもりである。本発明の２つの非常に好ましい実施例では、半導体基板１２は、ＳｉまたはＳＯＩで構成される。ＳＯＩ基板の場合、本発明のＣＭＯＳデバイスは、埋込み酸化物（ＢＯＸ）領域の上に存在する薄いＳｉ層に製造される。
【００１９】
そして、酸化物、窒化物、酸窒化物、高Ｋ材料、またはそれらの任意の組合せまたは多層のようなゲート誘電体材料の層２０は、当技術分野でよく知られている従来プロセスを使用して半導体基板１２の表面に形成される。例えば、ゲート誘電体層は、酸化、窒化、プラズマ窒化、または酸窒化のような熱成長プロセスで、または代わるべきものとして、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、蒸着または化学溶液堆積のような堆積プロセスを使用して形成することができる。
【００２０】
半導体基板１２にゲート誘電体２０を形成した後で、このゲート誘電体の上面にゲート導体１５を形成する。本明細書で使用されるような「ゲート導体」という用語は、導電性材料、イオン打ち込みまたはシリサイド化のようなその後のプロセスによって導電性にすることができる材料、またはそれらの任意の組合せを意味する。それから、当技術分野でよく知られている従来のリソグラフィおよびエッチング・プロセスを使用して、ゲートをパターン形成する。次に、パターン形成されたゲート導体の上面に誘電体エッチング停止層２５を形成する。誘電体エッチング停止層またはキャップ層２５は、基板１２およびゲート・スタック１５の上に堆積する。好ましい実施例では、キャップ層２５は、厚さが約１０Å〜３００Åの範囲の酸化物であり、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、またはオゾンＣＶＤのような、ただしこれらに限定されない、従来の堆積プロセスを使用して形成する。代わるべきものとして、誘電体キャップ層２５の形成において、酸化のような従来の熱成長プロセスを使用することができる。
【００２１】
次に、また図７および８に示すように、スペーサ要素３５ａ、３５ｂをゲート側壁に形成する。スペーサ形成は、パターン形成されたゲート・スタック、ゲート側壁、および基板表面の上の誘電体エッチング停止層を覆って窒化物膜３０を堆積することで始まる。窒化物厚さは７００Å以下であり、またこの発明の場合には、５００Å以下であるのがさらに好ましい。理解されることであるが、これらの厚さの値は例示であり、他の厚さ領域もまた本発明で予期している。窒化物層の組成は、窒素と珪素の任意の適切な化学量論的組成または組合せであることができる。堆積プロセスは、ＰＥＣＶＤ、急速熱ＣＶＤ（ＲＴＣＶＤ）、または減圧ＣＶＤ（ＬＰＣＶＤ）のような、ただしこれらに限定されない、当技術分野で知られている多数の方法のどれでも含むことができる。図６に示す構造に（化学気相成長法または同様な共形堆積プロセスで）窒化物層３０を堆積した後で、ＲＩＥのような方向性異方性スペーサ・エッチングを使用して、垂直ゲート壁スペーサ３５ａ、３５ｂを形成する。窒化物層を下にある誘電体エッチング停止層２５に対して選択的にエッチングして、垂直窒化物スペーサ層３５ａ、３５ｂを残す。
【００２２】
スペーサ形成後に、最初に、基板１２上に残っている誘電体エッチング停止層２５を酸化物エッチング・プロセスで除去するプロセスの重要な要素を図９〜１１に示す。このエッチングは、従来知られているように、ドライ（ＲＩＥまたはＣＤＥ）かウェットかのどちらかであることができる。図９には、垂直窒化物スペーサの下にあるキャップ誘電体の小部分を除いて、残っている誘電体エッチング停止層２５を除去するＲＩＥの例を示す。図９に示すように、いったん誘電体ＲＩＥが完了すると、垂直スペーサの下の誘電体エッチング停止の縁部、すなわち縁部３８ａ、３８ｂはスペーサの垂直縁部と同一平面になっている。次に、図１０に示すように、露出されたゲート表面および基板表面を含んだ残存構造を覆って、薄い窒化物「プラグ」層４０を堆積する。好ましくは、この薄い窒化物プラグ層は、厚さが１００Å以下であり、Ｓｉ３Ｎ４、ＳｉｘＮｙ、炭素含有ＳｉｘＮｙ、酸窒化物、または炭素含有酸窒化物を含むことができるが、これらに限定されない。堆積後、窒化物「プラグ」層４０は、異方性ドライ・エッチングを使用してエッチングし、このエッチングによって、図１１に示すように、基板表面およびゲートの上面からプラグ層が除去される。このプロセスの結果として、薄い垂直窒化物部分４５ａ、４５ｂが残り、それぞれの下にある誘電体エッチング停止縁部３８ａ、３８ｂを密閉するように作用する。誘電体エッチング停止層をエッチングするために、ＲＩＥではなくてＣＤＥが使用される場合、このエッチング停止層の縁部は、垂直スペーサ縁部に対して僅かに凹む可能性がある。この場合、ウェット・エッチングを使用して基板表面およびゲートの上面から窒化物「プラグ」層を除去し、あとに窒化物「プラグ」を残して、その後の横方向エッチングから誘電体エッチング停止層を遮断することができる。誘電体縁部がいったん密閉されると、図１２に示すように、エッチング停止層に酸化物アンダーカットを生じさせることなしに、その後のシリサイド前洗浄の一部として、長い酸化物剥離を行うことができる。すなわち、シリサイド形成のための金属堆積前に、一連のウェット洗浄、ドライ洗浄、または他の物理洗浄技術を実施して、例えばレジスト残留物、プラズマ洗浄／剥離中に形成された残留酸化物、打ち込み残留物、金属、およびシリコン・ウェハ表面からの粒子のような汚染物を除去することができる。
【００２３】
従来ＣＭＯＳプロセスのための図１〜４に示す従来技術プロセスで強調した上述の３つの問題すべてが解決された。
【００２４】
図１３に示すように、所定の位置にスペーサおよび窒化物プラグ層がある場合、理解されることであるが、従来技術を用いて、例えば当技術分野でよく知られている従来のイオン打ち込みプロセスを使用した半導体基板１２の表面へのイオン打ち込みを用いて、ソース／ドレイン領域（図示しない）を形成することができる。しかし、理解されるであろうが、本プロセス中の任意の時点で、ソース／ドレイン領域を形成することができる。さらに、留意されたいことであるが、本発明のこの時点で、ゲート材料中にドーパントを打ち込むこともできる。基板内に深いソース／ドレイン領域を形成する際に、様々なイオン打ち込み条件を使用することができる。一実施例では、本発明のこの時点で、当業者にはよく知られている従来の活性化アニール条件を使用して、ソース／ドレイン領域を活性化することができる。しかし、浅い接合領域が基板に形成された後までソース／ドレイン領域の活性化を遅らせるのが非常に好ましい。
【００２５】
最後に、それぞれのソース／ドレイン領域との接触のために、半導体基板１２の部分にシリサイド・コンタクト６０ａ、６０ｂを形成することができる。具体的には、従来のシリサイド化プロセスを使用してシリサイド・コンタクトを形成することができる。この従来シリサイド化プロセスは、半導体基板の露出表面にＴｉ、Ｎｉ、Ｃｏまたは金属合金のような高融点金属の層を堆積するステップ、前記の高融点金属層を高融点金属シリサイド層に変換することができる条件の下で高融点金属層をアニールするステップ、および、必要であれば、シリサイド層に変換されなかった未反応高融点金属を構造から除去するステップを含む。シリサイド・コンタクトを形成する際に使用される一般的なアニール温度は、当業者には知られている。留意されたいことであるが、窒化物スペーサおよび窒化物プラグのために、シリサイド・コンタクトは、下にある基板に存在する深い接合の垂直縁部に対して自己整合される可能性がある。
【００２６】
留意されたいことであるが、本発明の好ましい実施例では、図１３に示すように、シリサイド領域７０は、パターン形成されたゲート・スタック領域の上にも形成される。
【００２７】
最後に、図１３に示すように、さら他のＣＭＯＳ加工の先駆けとして、コンタクト・エッチング停止（または、障壁）層８０を堆積する。
【００２８】
図９に関して以上で述べたように、基板１２に残っている酸化物キャップ層２５は、酸化物エッチング・プロセスで除去するが、この酸化物エッチング・プロセスは、図９に示すようにドライ（ＲＩＥまたはＣＤＥ）か、またはウェットかどちらかであってもよい。このことは、図１７〜２１に関してここで説明する。本発明の第２の変形に関して、図１４〜１６で示すステップは、図６〜８に関して本明細書で説明したのと同じものである。しかし、この「プラグ」方法の変形は、図１７に示すウェット・エッチングのステップから始まり、このエッチング・ステップでは、ドライ方法の代わりに、ウェット・エッチングを使用して残存酸化物誘電体層２５を除去する。当技術分野で知られているように、従来のウェット・エッチング・プロセスは等方性であり、酸化物層２５を除去するために、フッ化水素酸水溶液またはフッ化水素酸を非水溶媒中に備えることができる。この非水溶媒は、フッ化アンモニア緩衝液または表面活性剤あるいはその両方、または他の可溶性エッチング液を含むことができる。図１７に示すウェット・エッチング・プロセスの結果として、形成された垂直窒化物スペーサ３５ａ、３５ｂの下に残っている酸化物２５が結果として「後退」する。窒化物スペーサ３５ａ、３５ｂの下に形成された、３９ａ、３９ｂで示すウェット・エッチングによる酸化物の後退は、高度に制御することができ、後退領域は、後の窒化物堆積／エッチング加工中に効果的に「塞ぐ」ことができる。図１８に示すように、露出したゲート表面および基板表面を含んだ残存構造を覆って、薄い窒化物「プラグ」層４０を堆積する。好ましくは、この薄い窒化物プラグ層は、厚さが１００Å以下であり、Ｓｉ３Ｎ４、ＳｉｘＮｙ、炭素含有ＳｉｘＮｙ、酸窒化物、または炭素含有酸窒化物を含むことができるが、これらに限定されない。
【００２９】
堆積後、窒化物「プラグ」層４０をドライ・エッチング（例えば、ＲＩＥまたはＣＤＥ）を使用してエッチングし、このドライ・エッチングで、図１９に示すように、ゲートの上面および基板表面のプラグ層を除去する。しかし、このプロセスの結果として、薄い窒化物「プラグ」４５ａ、４５ｂが残り、このプラグは、下にある酸化物誘電体部分３９ａ、３９ｂを封入密閉するように作用する。
【００３０】
いったん誘電体部分が密閉されると、酸化物アンダーカットをつくることなしに、その後のシリサイド前洗浄中に、長い剥離を行うことができる（図２０）。
【００３１】
本発明の他の実施例では、下にある誘電体を封入密閉するように作用する領域（すなわち、「プラグ」領域）を除いて、あらゆる場所で窒化物を除去するようなウェット化学作用（熱燐酸、エチレン・グリコール中のフッ化水素酸、または他のよく知られている窒化物エッチングを用いて）を使用して、薄い窒化物プラグ層をエッチングすることができる。
【００３２】
最後に、図２１に示すように、上で述べたような従来シリサイド化プロセスを使用して、シリサイド・コンタクト６０ａ、６０ｂを各ソース／ドレイン拡散領域に形成する。随意に、シリサイド・コンタクト７０をゲート・スタック１５の上面に形成することができる。それから、図２１に示すように、コンタクト・エッチング停止（または、障壁）膜８０を堆積する。
【００３３】
有利なことに、従来のＣＭＯＳプロセスに関して図１〜４に示した従来技術プロセスについて強調した上述の３つの問題すべてが解決される。
【００３４】
本発明は、特に、例示の好ましい実施例に関して示しかつ説明したが、当業者は理解するであろうが、添付の特許請求の範囲によってのみ制限されるべきである本発明の精神および範囲から逸脱することなしに、形および細部において前述の変更および他の変更を行うことができる。
【００３５】
このように本発明を説明したが、新規なものとして主張し特許証により保証することを望むことは、特許請求の範囲の通りである。
【図面の簡単な説明】
【００３６】
【図１】従来技術の方法に従ったＣＭＯＳ加工プロセスを示す断面図である。
【図２】従来技術の方法に従ったＣＭＯＳ加工プロセスを示す断面図である。
【図３】従来技術の方法に従ったＣＭＯＳ加工プロセスを示す断面図である。
【図４】従来技術の方法に従ったＣＭＯＳ加工プロセスを示す断面図である。
【図５】従来技術の方法に従ったＣＭＯＳ加工プロセスを示す断面図である。
【図６】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図７】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図８】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図９】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図１０】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図１１】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図１２】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図１３】本発明の第１の実施例に従った基本的な加工ステップを示す断面図である。
【図１４】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図１５】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図１６】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図１７】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図１８】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図１９】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図２０】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【図２１】本発明の第２の実施例に従った基本的な加工ステップを示す断面図である。
【符号の説明】
【００３７】
１２  半導体基板
１５  パターン形成されたゲート・スタック
１６、１８  能動デバイス領域
２０  薄いゲート誘電体層
２５  誘電体エッチング停止層
３０  誘電体層
３５ａ、３５ｂ  垂直窒化物スペーサ
３８ａ、３８ｂ  誘電体エッチング停止縁部
３９ａ、３９ｂ  酸化物の後退
４０  窒化物「プラグ」層
４５ａ、４５ｂ  薄い窒化物「プラグ」
６０ａ、６０ｂ  シリサイド・コンタクト（ソース／ドレイン領域）
７０  シリサイド領域（コンタクト）
８０  コンタクト・エッチング停止（または、障壁）層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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