(57)【要約】【課題】  埋め込みストラップ領域の低抵抗化を実現でき、セルトランジスタ特性を悪化させることなく低温ウエハテストでの不良対策ができる半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、第１の導電型を有する半導体基板１１と、前記半導体基板中に設けられ、絶縁膜を有する深いトレンチキャパシタ１４と、前記半導体基板中に設けられ、一端が前記トレンチキャパシタと前記トレンチキャパシタに隣接する他のトレンチキャパシタに跨るように設けられた素子分離領域１５と、前記半導体基板中に設けられ、前記トレンチキャパシタに隣接して設けられた第２導電型を有するソース又はドレイン領域１６と、前記半導体基板の表面にあって、前記トレンチキャパシタと前記ソース又はドレイン領域に跨るように設けられた表面ストラップ領域２２とを具備している。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板と、
前記半導体基板中に設けられ、絶縁膜を有するトレンチキャパシタと、
前記半導体基板中に設けられ、一端が前記トレンチキャパシタと前記トレンチキャパシタに隣接する他のトレンチキャパシタに跨るように設けられた素子分離領域と、
前記半導体基板中に設けられ、前記トレンチキャパシタに隣接して設けられた第２導電型を有するソース又はドレイン領域と、
前記半導体基板の表面にあって、前記トレンチキャパシタと前記ソース又はドレイン領域に跨るように設けられた表面ストラップ領域とを具備することを特徴とする半導体記憶装置。
【請求項２】
表面ストラップ領域はリンドープ多結晶シリコンからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記トレンチキャパシタは前記絶縁膜を介して埋め込まれたヒ素ドープ多結晶シリコンを含むことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記絶縁膜は前記半導体基板の表面に延在することを特徴とする請求項１乃至３のいずれか１記載の半導体記憶装置。
【請求項５】
前記トレンチキャパシタの表面部に埋め込みストラップ領域が設けられ、前記ソース又はドレイン領域とが接することを特徴とする請求項１乃至３のいずれか１記載の半導体記憶装置。
【請求項６】
前記埋め込みストラップ領域と前記ソース又はドレイン領域とが接するように、前記絶縁膜の一端が除去されることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
第１の導電型を有する半導体基板中に絶縁膜を有するトレンチキャパシタを形成する工程と、
前記半導体基板中に設けられ、一端が前記トレンチキャパシタと前記トレンチキャパシタに隣接する他のトレンチキャパシタに跨るように素子分離領域を形成する工程と、
基板表面にゲート絶縁膜を形成する工程と、
前記トレンチキャパシタに隣接する別のトレンチキャパシタとの間に少なくとも２セル分のセルトランジスタが形成されるように、前記ゲート絶縁膜上に少なくとも２個の側壁絶縁膜を有するゲート構造を形成する工程と、
前記ゲート構造をマスクとして用い、前記半導体基板に不純物を導入して第２の導電型を有するソース及びドレイン領域を形成する工程と、
前記基板表面に第１の層間絶縁膜を堆積する工程と、
前記ソース及びドレイン領域が露出するように、前記第１の層間絶縁膜を選択的に除去する工程と、
前記基板表面にドープト多結晶シリコン膜を堆積する工程と、
前記ドープト多結晶シリコン膜をエッチバックして前記ソース及びドレイン領域上に表面ストラップ領域及びビットラインコンタクトをそれぞれ形成する工程と、
前記表面ストラップ領域及びビットラインコンタクトを埋め込むように、前記基板表面に第２の層間絶縁膜を堆積する工程と、
前記第２の層間絶縁膜を平坦化する工程と、
前記基板表面に第３の層間絶縁膜を堆積する工程と、
前記第３の層間絶縁膜に開口部を形成して前記ビットラインコンタクトに接続された配線層を形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記ドープト多結晶シリコン膜はＰがドープされていることを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記トレンチキャパシタは前記絶縁膜を介して埋め込まれたヒ素ドープ多結晶シリコンを含むことを特徴とする請求項７又は８記載の半導体記憶装置の製造方法。
【請求項１０】
前記絶縁膜は前記半導体基板の表面に延在することを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項１１】
前記トレンチキャパシタの表面部に埋め込みストラップ領域が設けられ、前記ソース又はドレイン領域とが接することを特徴とする請求項７乃至９のいずれか１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トレンチキャパシタと表面ストラップ領域を有するＤＲＡＭのような半導体記憶装置に関するものである。
【背景技術】
【０００２】
図１８は埋め込みストラップ領域を有するメモリセルトランジスタの要部拡大断面図を示す。即ち、ウエル（図示しない）を含む半導体基板、例えば、Ｐ型基板５１には、絶縁膜５２とＡｓ（ヒ素）ドープ多結晶シリコン５３とからなる深いトレンチキャパシタ５４が形成されると共に、前記トレンチキャパシタの表面を覆うようにＳＴＩ(Shallow Trench Isolation)による素子分離領域５５が設けられている。前記トレンチキャパシタの絶縁膜５２に隣接して前記セルトランジスタのＮ＋型ソース又はドレイン領域５６が形成されている。
【０００３】
前記素子分離領域５５における一端部の下部にあって前記Ｎ＋型ソース領域５６と接続されるように埋め込みストラップ領域５７が設けられている。基板表面上には、絶縁膜５８を介して保護絶縁膜および側壁絶縁膜５９を有する２個のゲート電極６０間に埋め込まれた絶縁膜６１が形成され、前記Ｎ＋型ソース領域５６と前記埋め込みストラップ領域５７との接触部が前記絶縁膜６１のほぼ中間に位置するように配置されている。
【０００４】
図１９は深いトレンチキャパシタ及び埋め込みストラップ構造を有する半導体記憶装置の平面図を示し、図２０は図１９におけるＢ−Ｂ断面図を示している。図２０から明らかなように、図１８は図２０における円形Ｄで示された拡大した要部部分を表わしている。
【０００５】
即ち、前記ゲート電極６０に関連してＮ＋ドレイン領域６２が形成され、該ドレイン領域６２にはビットラインコンタクト６３が設けられている。また、前記ゲート電極６０に隣接したゲート電極に関連して、同様に、Ｎ＋型ソース領域６４が設けられ、図２０においては２個のセルトランジスタを示している。
【０００６】
前記したような埋め込みストラップ領域を形成する際、ＤＲＡＭセルを形成する熱処理中にトレンチ内に埋め込まれた多結晶シリコンからの不純物の拡散により形成することは特許文献１に開示されている。
【特許文献１】特開平１０−２９４４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記埋め込みストラップ領域５７の抵抗値は低いことが望ましいが、前記埋め込みストラップ領域５７の形成には、前記トレンチキャパシタ５４内のＡｓドープ多結晶シリコン５３からの不純物であるヒ素の染み出しを利用している。
【０００８】
しかしながら、デバイスの微細化が進んできた結果、前記埋め込みストラップ領域の抵抗値を下げるためにヒ素の染み出しを増大させると、セルトランジスタのスイッチング特性に悪影響を与えてしまう。
【０００９】
そのため現状においては、前記埋め込みストラップ領域の抵抗値を高めに設定していることもあり、バラツキが大きいため、低温でのウエハ・テスト・スクリーニングが必須になっている。
【００１０】
それ故、本発明の目的は、前記したような従来の埋め込みストラップ領域の有する問題を解消した半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によると、半導体記憶装置は、第１の導電型を有する半導体基板と、前記半導体基板中に設けられ、絶縁膜を有するトレンチキャパシタと、前記半導体基板中に設けられ、一端が前記トレンチキャパシタと前記トレンチキャパシタに隣接する他のトレンチキャパシタに跨るように設けられた素子分離領域と、前記半導体基板中に設けられ、前記トレンチキャパシタに隣接して設けられた第２導電型を有するソース又はドレイン領域と、前記半導体基板の表面にあって、前記トレンチキャパシタと前記ソース又はドレイン領域に跨るように設けられた表面ストラップ領域とを具備している。
【００１２】
また、本発明の第２の態様によると、半導体装置の製造方法は、第１の導電型を有する半導体基板中に絶縁膜を有するトレンチキャパシタを形成する工程と、前記半導体基板中に設けられ、一端が前記トレンチキャパシタと前記トレンチキャパシタに隣接する他のトレンチキャパシタに跨るように素子分離領域を形成する工程と、基板表面にゲート絶縁膜を形成する工程と、前記トレンチキャパシタに隣接する別のトレンチキャパシタとの間に少なくとも２セル分のセルトランジスタが形成されるように、前記ゲート絶縁膜上に少なくとも２個の側壁絶縁膜を有するゲート構造を形成する工程と、前記ゲート構造をマスクとして用い、前記半導体基板に不純物を導入して第２の導電型を有するソース及びドレイン領域を形成する工程と、前記基板表面に第１の層間絶縁膜を堆積する工程と、前記ソース及びドレイン領域が露出するように、前記第１の層間絶縁膜を選択的に除去する工程と、前記基板表面にドープト多結晶シリコン膜を堆積する工程と、前記ドープト多結晶シリコン膜をエッチバックして前記ソース及びドレイン領域上に表面ストラップ領域及びビットラインコンタクトをそれぞれ形成する工程と、前記表面ストラップ領域及びビットラインコンタクトを埋め込むように、前記基板表面に第２の層間絶縁膜を堆積する工程と、前記第２の層間絶縁膜を平坦化する工程と、前記基板表面に第３の層間絶縁膜を堆積する工程と、前記第３の層間絶縁膜に開口部を形成して前記ビットラインコンタクトに接続された配線層を形成する工程とを具備している。
【発明の効果】
【００１３】
本発明によると、表面ストラップ領域はビットラインコンタクトと同じＰドープ多結晶シリコンで形成され、セルトランジスタのソース領域又はドレイン領域と接触している。それ故、埋め込みストラップ領域の低抵抗化を実現でき、セルトランジスタ特性を悪化させることなく低温ウエハテストでの不良対策ができる。
【発明を実施するための最良の形態】
【００１４】
[実施例]
以下、図面を参照して実施例を説明する。
【００１５】
図１は表面ストラップ領域を有するメモリセルトランジスタの要部拡大断面図を示す。即ち、ウエルを含む半導体基板、例えば、Ｐ型基板１１には、絶縁膜１２とＡｓ（ヒ素）ドープ多結晶シリコン１３とからなる深いトレンチキャパシタ１４が形成されると共に、前記トレンチキャパシタの一部表面に跨ってＳＴＩによる素子分離領域１５が設けられている。前記トレンチキャパシタの絶縁膜１２に隣接して前記セルトランジスタのＮ＋型ソース領域１６が形成されている。
【００１６】
基板表面上には、ゲート絶縁膜１７を介して互いに離間した第１及び第２のゲート電極１８、１９が形成され、これら各側面には保護絶縁膜を介して側壁絶縁膜２０、２１が設けられている。
【００１７】
前記基板表面上にあって、前記第１及び第２のゲート電極１８、１９の前記側壁絶縁膜２０、２１間にＰ（リン）ドープ多結晶シリコンからなる表面ストラップ領域２２が形成され、後続する熱処理などによりＰが前記トレンチキャパシタのＡｓドープ多結晶シリコン及び前記ソース領域１６に拡散して前記トレンチキャパシタの表面部に低抵抗化したストラップ領域２３が形成される。さらに、前記トレンチキャパシタの絶縁膜１２に隣接して前記セルトランジスタのＮ＋型ソース領域１６が形成されている、即ち、前記トレンチキャパシタを構成する前記絶縁膜１２の一部が前記基板表面まで延びているので、前記トレンチキャパシタ内にある多結晶シリコンの熱応力による前記絶縁膜１２の収縮を緩和することができる。
【００１８】
図１においては、前記トレンチキャパシタを構成する前記絶縁膜１２の一部が前記基板表面まで延びて、前記ストラップ領域２３と前記ソース領域１６とは互いに接していないが、図２においては、前記絶縁膜１２の一部が前記基板表面から除去されて予め形成された埋め込みストラップ領域２４と前記ソース領域１６とは互いに接するように形成されている。この場合においても、Ｐが前記表面ストラップ領域２２から前記埋め込みストラップ領域２４に拡散して低抵抗化した埋め込みストラップ領域が得られる。
【００１９】
図３は深いトレンチキャパシタ及び表面ストラップ構造を有する半導体記憶装置の平面図を示し、図４は図３におけるＡ−Ａ断面図を示している。図４から明らかなように、図１及び図２は図４における円形Ｃで示された拡大した要部部分を表わしている。
【００２０】
即ち、第２のゲート電極１９に関連してＮ＋型ドレイン領域２５が形成され、該ドレイン領域２５にはビットラインコンタクト２７を通して金属配線層２８が接続されている。また、前記第２のゲート電極１９に隣接したゲート電極に関連して、同様に、Ｎ＋型ソース領域２６が設けられ、表面ストラップ領域２９が形成されている。図４においては２個のセルトランジスタを示している。
【００２１】
次に、図３及び図４に示した深いトレンチキャパシタ及びストラップ構造を有する半導体記憶装置の製造方法について図５から図１７を用いて説明する。
【００２２】
図５に示すように、半導体基板１１中にマスクパターン３１を介して深いトレンチを形成し、その内壁に絶縁膜１２を形成する。しかる後、前記トレンチ内にヒ素が高濃度にドープされた多結晶シリコン１３を埋め込み、トレンチキャパシタ１４を形成する。
【００２３】
図６に示すように、基板表面から堆積された多結晶シリコン及び前記マスクパターン３１を除去した後、互いに隣接する２つのトレンチキャパシタ１５に跨ってＳＴＩによる素子分離領域１５を形成する。この場合、素子分離領域１５の端部が前記トレンチキャパシタ１５の前記多結晶シリコン１３上に位置して当該多結晶シリコン１３の一部が露出するように形成されている。次いで、露出した基板表面にゲート絶縁膜１７を形成する。
【００２４】
図７に示すように、セルトランジスタに対応して前記ゲート絶縁膜１７上に前記第１及び第２のゲート電極１８、１９を含む複数のゲート電極及び前記側壁絶縁膜２０、２１を既知のように形成する。各ゲート電極は、前記ゲート絶縁膜１７上に順次形成されたドープト多結晶シリコン膜３２と、ＷＳｉ（タングステン・シリサイド）膜３３と絶縁膜ブロック３４とからなる。しかる後、保護絶縁膜を介して側壁絶縁膜２０を既知のように形成してゲート構造３５を得る。次いで、前記ゲート構造３５をマスクとして、前記半導体基板１１にＮ型不純物を導入してＮ＋型ソース領域１６、２６及びドレイン領域２５を形成する。図示するように、この実施例においては、ソース領域１６とドレイン領域２５、及びソース領域２６とドレイン領域２５によりそれぞれ１つのセルトランジスタを構成している。
【００２５】
図８に示すように基板表面上に層間絶縁膜４０を堆積した後、図９及び図１０に示すようにレジストパターン４１を用いて、前記層間絶縁膜４０を選択的に除去し、２つのセルトランジスタ毎に前記ゲート構造３５を露出してビットラインコンタクト及び表面ストラップコンタクトを形成する。
【００２６】
図１１に示すように、基板表面から残存する絶縁膜を除去した後、リン濃度が５×１０１９〜２×１０２０ｃｍ−３にドープされた多結晶シリコン膜４２を堆積し、図１２に示すように前記多結晶シリコン膜４２をエッチングして前記ゲート構造３６の段差まで後退させて、ビットラインコンタクト４３及び表面ストラップコンタクト４４を形成する。この場合、前記表面ストラップコンタクト４４が前記した表面ストラップ領域２２となり、ソース領域１６、２６と接触される。
【００２７】
図１３に示すように基板表面上に層間絶縁膜４５を堆積した後、図１４に示すように前記層間絶縁膜４５及び４０をエッチング法などを用いて前記ゲート構造３５上で平坦化させる。
【００２８】
図１５に示すように、平坦化された基板表面に層間絶縁膜４６を堆積した後、ビットラインコンタクト４３用の開口部４７を有するレジストパターン４８を形成する。しかる後、図１６に示すように、前記層間絶縁膜４６、４５を前記ビットラインコンタクト４３まで順次エッチングして加工する。
【００２９】
図１７に示すように、前記ビットラインコンタクト４３に接続された配線層４９を前記層間絶縁膜４６上に形成すると共に、セルトランジスタを形成する熱処理を受けてストラップ領域５０が形成されて半導体記憶装置を完成する。この場合、前記配線層４９はバリアメタル膜を介して形成してもよい。
【００３０】
なお、本発明は、前記実施例に限定されるものではなく、種々の形態を取り得ることは当業者ならば明らかである
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例による半導体記憶装置におけるセルトランジスタの要部拡大断面図である。
【図２】本発明の他の実施例による半導体記憶装置におけるセルトランジスタの要部拡大断面図である。
【図３】本発明の実施例による深いトレンチキャパシタ及び表面ストラップ構造を有する半導体記憶装置の平面図である。
【図４】図３におけるＡ−Ａ断面図である。
【図５】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図６】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図７】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図８】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程を模式的に示す断面図である。
【図９】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１０】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１１】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１２】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１３】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１４】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１５】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１６】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１７】本発明の実施例による半導体記憶装置におけるセルトランジスタの製造工程の一部を模式的に示す断面図である。
【図１８】従来の半導体記憶装置におけるセルトランジスタの要部拡大断面図である。
【図１９】従来の深いトレンチキャパシタ及び埋め込みストラップ構造を有する半導体記憶装置の平面図である。
【図２０】図１９におけるＢ−Ｂ断面図である。
【符号の説明】
【００３２】
１１…半導体基板、１２…絶縁膜、１３…Ａｓドープ多結晶シリコン、１４…トレンチキャパシタ、１５…ＳＴＩ、１６…ソース領域、１７…ゲート絶縁膜、１８…第１のゲート電極、１９…第２のゲート電極、２０…側壁絶縁膜、２１…側壁絶縁膜、２２…表面ストラップ領域、２３…ストラップ領域、２４…埋め込みストラップ領域、２５…Ｎ＋ドレイン領域、２６…Ｎ＋型ソース領域、２７…ビットラインコンタクト、２８…配線層、２９…表面ストラップ領域、３１…マスクパターン、３２…ドープト多結晶シリコン膜、３３…ＷＳｉ膜、３４…絶縁膜ブロック、３５…ゲート構造、４０…層間絶縁膜、４１…レジストパターン、４２…多結晶シリコン膜、４３…ビットラインコンタクト、４４…表面ストラップコンタクト、４５…層間絶縁膜、４６…層間絶縁膜、４７…開口部、４８…レジストパターン、４９…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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