(57)【要約】【課題】  ＭＩＳＦＥＴ構造のトランジスタのゲート電極の配列ピッチを上げ、その駆動能力向上、オン抵抗低減を簡便にしかも低コストで可能にする。【解決手段】  ｎ+ 型基板１上にｎ- 型エピタキシャル層２を形成し、ｎ- 型エピタキシャル層２表面にゲート絶縁膜３を介して直線状パターンのゲート電極４を設け、ゲート電極４の表面部に層間絶縁膜５を被覆し、ゲート電極４に対してセルフアラインにｐ型ベース拡散層６とｎ+ 型ソース拡散層７を形成する。ここで、ｎ+ 型ソース拡散層７はｐ型ベース拡散層６の表面部分に形成し、ゲート電極４下にゲート絶縁膜３を介してオーバラップしているｐ型ベース拡散層６表面部をＤＭＯＳＦＥＴのチャネル領域とし、ｐ型ベース拡散層６に接続するｐ+ 型ベースコンタクト拡散層８をｎ+ 型ソース拡散層７の途中で切断し設ける。【選択図】  図１
2005268679.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成したＭＩＳＦＥＴ構造のトランジスタを備えた半導体装置であって、
一導電型半導体層を備えた半導体基板と、
前記一導電型半導体層に少なくとも形成したドレイン領域と、
前記一導電型半導体層の表面上にゲート絶縁膜を介して並行する複数の直線状パターンの導電体で形成したゲート電極と、
隣接する前記導電体で区画された前記一導電型半導体層表面に形成した逆導電型拡散層からなり、前記ゲート電極と前記ゲート絶縁膜を介してオーバラップするチャネル領域と、
前記導電体で区画された前記逆導電型拡散層表面全域に形成した一導電型拡散層から成るソース領域と、
を有する半導体装置。
【請求項２】
前記導電体で区画されたソース領域である前記一導電型拡散層の一部領域に、前記逆導電型拡散層の引き出し部である拡散層が前記隣接する導電体で区画され形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板の一導電型半導体層表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に互いに並行する複数の直線状パターンの導電体を形成する工程と、
前記導電体に対してセルフアラインに前記逆導電型拡散層と前記一導電型拡散層とを形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記半導体基板の一導電型半導体層の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に互いに並行する複数の直線状パターンの導電体を形成する工程と、
前記導電体に対してセルフアラインに前記逆導電型拡散層と前記一導電型拡散層とを形成する工程と、
前記一導電型拡散層の所定の領域に前記導電体に対してセルフアラインに前記引き出し部である拡散層を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
半導体基板に形成したＭＩＳＦＥＴ構造のトランジスタを備えて成る半導体装置において、
一導電型半導体層と前記一導電型半導体層に形成した逆導電型半導体層を備えた半導体基板と、
前記逆導電型半導体層上で並行する複数の直線状パターンからなり、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチ内にゲート絶縁膜を介し導電体を埋め込んで成るゲート電極と、
前記導電体で区画された前記逆導電型半導体層表面の全域に形成した一導電型拡散層から成るソース領域と、
を有する半導体装置。
【請求項６】
前記導電体で区画されたソース領域である前記一導電型拡散層の一部領域に、前記逆導電型半導体層の引き出し部である拡散層が前記隣接する導電体で区画され形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
請求項５に記載の半導体装置の製造方法であって、
前記半導体基板の前記逆導電型半導体層上で互いに並行する複数の直線状パターンからなり、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成し、更に前記トレンチ内に前記ゲート絶縁膜を被覆して導電体を充填する工程と、
前記導電体に対してセルフアラインに前記逆導電型半導体層表面に前記一導電型拡散層を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記半導体基板の前記逆導電型半導体層上で互いに並行する複数の直線状パターンからなり、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成し、更に前記トレンチ内に前記ゲート絶縁膜を被覆して導電体を充填する工程と、
前記導電体に対してセルフアラインに前記逆導電型半導体層表面に前記一導電型拡散層  を形成する工程と、
前記一導電型拡散層の所定の領域に前記導電体に対してセルフアラインに前記引き出し部である拡散層を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＳＦＥＴ構造のトランジスタを有して成る半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、高電圧で大電流を制御する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）構造のトランジスタとして、二重拡散によるＭＯＳ型トランジスタ（ＤＭＯＳＦＥＴ）が広く知られており、そのソース領域、レイン領域が共に半導体基板の表面部に形成される横型構造のＤＭＯＳＦＥＴ、あるいは、そのソース領域が半導体基板の表面側に形成されドレイン領域が裏面側に形成される縦型構造のＤＭＯＳＦＥＴが、単体トランジスタの半導体装置、あるいは、制御回路部等と共に混載したインテリジェントＩＣといわれるような半導体装置に用いられてきた。近年、このＤＭＯＳＦＥＴの変形したものとして、チャネル領域を溝（トレンチ）側面に形成し微細化の対応が容易な構造となる、いわゆるトレンチゲート構造の縦型電界効果トランジスタ（以下、ＴＭＯＳＦＥＴと呼称する）も新しく使用されるようになってきている。
【０００３】
上述した従来のＤＭＯＳＦＥＴは、一般的に図９，１０に示すような構造をもつ。図９は上記ＤＭＯＳＦＥＴの平面構造であり、図１０は、図９のＹ1 −Ｙ2 で矢視した断面図である。その平面構造では、図９に示すように、判り易くするために斜線を施したゲート電極１０４がメッシュ状に配列され、このメッシュ状のゲート電極１０４で区画された多数の正方形の中にそれぞれｐ型ベース拡散層１０３（後述する）のベースコンタクト部１０３ａおよびｎ+ 型ソース拡散層１０５を設ける構造になっている。このようにゲート電極１０４をメッシュ状にすることで、ゲート電極１０４の縁端の実効長が増えトランジスタの全体のチャネル幅が増大し、トランジスタの大電流駆動能力が向上する。そして、ソース電極１０７が全面に被覆している（図示せず）。
【０００４】
そして、このＤＭＯＳＦＥＴの断面構造は、図１０に示すように、ｎ+ 型基板１０１上にｎ- 型エピタキシャル層１０２が形成され、そのｎ- 型エピタキシャル層１０２上部に熱拡散法で上述したｐ型ベース拡散層１０３が設けられている。このｐ型ベース拡散層１０３内には、ゲート電極１０４を挟みｐ型ベース拡散層１０３のベースコンタクト部１０３ａを形成するように、ｎ+ 型ソース拡散層１０５が設けられている。ここで、ゲート電極１０４は、ｐ型ベース拡散層１０３表面をチャネル領域とする姿態に、このｎ- 型エピタキシャル層１０２の上にまたがるゲート絶縁膜を介して形成されており、その表面部は層間絶縁膜１０６が被覆されている。このｐ型ベース拡散層１０３を形成するための熱拡散とｎ+ 型ソース拡散層１０５を形成するための熱拡散とでいわゆる上述した二重拡散と呼称される。そして、ベースコンタクト部１０３ａとｎ+ 型ソース拡散層１０５に電気的に接続するソース電極１０７がアルミ金属等の導電体膜で形成される。ここで、ｎ+ 型ソース拡散層１０５間のベースコンタクト部１０３ａにボロン不純物をドーピングしこの領域を高濃度領域にしてもよい。
【０００５】
上記の構造において、大電流は、ゲート電極１０４で制御され、ドレイン側であるｎ+  型基板１０１からｎ- 型エピタキシャル層１０２を通り、ｐ型ベース拡散層１０３の上記チャネル領域を通って、ソース側のｎ+ 型ソース拡散層１０５からソース電極１０７へと流れる。上記構造はｎチャネル型のＤＭＯＳＦＥＴであるが、ｐチャネル型のＤＭＯＳＦＥＴもその導電型は逆となるが同様の構造となる。
【０００６】
これに対し、上述したＴＭＯＳＦＥＴは、図１１に示すような基本構造である。図に示すように、ｎ+ 型基板２０１上にｎ- 型エピタキシャル層２０２が形成され、そのｎ- 型エピタキシャル層２０２上部に熱拡散法でｐ型ウェル層２０３が形成され、このｐ型ウェル層２０３内にｎ+ 型ソース拡散層２０４が形成され、更にボディコンタクト部２０３ａが設けられている。そして、上記ｎ- 型エピタキシャル層２０２の一部、ｐ型ウェル層２０３およびｎ+ 型ソース拡散層２０４を貫通するようにしてトレンチ ２０５が形成されている。このトレンチ２０５内には、その側面にゲート絶縁膜２０６が形成され、このトレンチ２０５を充填するトレンチゲート電極２０７が不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極２０７の上部は絶縁酸化膜２０８で覆われ、全面にアルミ金属等の導電体膜でソース電極２０９が形成されている。ここで、ソース電極２０９はボディコンタクト部２０３ａおよびｎ+ 型ソース拡散層２０４に接続されている。
【０００７】
上記ＴＭＯＳＦＥＴの平面構造は、トランジスタの駆動能力を上げると共にそのオン抵抗を低減するために、これまでに種々の検討がなされている。図１２，１３は、上記縦型電界効果トランジスタの平面構造の２例である。図１２はトレンチゲート電極の配列がメッシュ状となる場合であり、図１３はトレンチゲート電極の配列が直線状となる場合である。
【０００８】
トレンチゲート電極の配列がメッシュ状となる場合は、図１２に示すように、斜線を施したトレンチゲート電極２０７がメッシュ状に配列され、このメッシュ状のトレンチゲート電極２０７で区画された多数の正方形の中にそれぞれ上記ボディコンタクト部２０３ａおよびｎ+ 型ソース拡散層２０４が設けられる構造になっている（例えば、特許文献１参照）。このようにトレンチゲート電極２０７をメッシュ状にすることで、トレンチゲート電極２０７の実効長が増えトランジスタの全体のチャネル幅が増大し、トランジスタの駆動能力が向上する。ここで、図１２中に記した点線のところの断面が図１１に示した断面に対応している。そして、図１１に示したソース電極２０９が全面に被覆している（図示せず）。
【０００９】
そして、トレンチゲート電極の配列が直線状となる場合は、図１３に示すように、多数のトレンチゲート電極２０７が直線状に長細く配設されており、それらの終端部に位置するゲート周辺配線２１０下において互いに結合している。そして、この直線状の長細いトレンチゲート電極２０７に沿ってｎ+ 型ソース拡散層２０４が設けられ、隣接するｎ+ 型ソース拡散層２０４間にはボディコンタクト部２０３ａが形成されている（例えば、特許文献２参照）。ここで、図１３中に記した点線のところの断面が図１１に示した断面に対応している。そして、図１１に示したソース電極２０９が全面に被覆している（図示せず）。
【特許文献１】特許第２６６２２１７号公報（第９図）
【特許文献１】特許第３３６７８５７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したＤＭＯＳＦＥＴおよびＴＭＯＳＦＥＴにおいては、その最重要な課題である駆動能力の向上およびオン抵抗の低減は、ゲート電極１０４およびトレンチゲート電極２０７の配列密度を高くしゲート電極の縁端長を増大することにより効果的に達成できる。これにより、ＤＭＯＳＦＥＴあるいはＴＭＯＳＦＥＴの所定領域におけるチャネル長が増大するからである。そこで、上述したように（トレンチ）ゲート電極の平面パターン形状が種々に検討され、メッシュ状のゲート電極あるいは直線状のゲート電極等が提案されてきた。
【００１１】
しかしながら、従来のＤＭＯＳＦＥＴにおいては、ゲート電極１０４をメッシュ状に配列し、メッシュ状のゲート電極１０４で区画された多数の矩形の中にそれぞれｎ+ 型ソース拡散層１０５とベースコンタクト部１０３ａとを設けている。このために、ゲート電極１０４の配列ピッチは、図９に示すように、ゲート電極１０４幅をＧ、ベースコンタクト部１０３ａ寸法をＣ、ｎ+ 型ソース拡散層１０５幅をＳとすると、（Ｇ＋Ｃ＋２Ｓ）となり、そのピッチを上げその配列密度を高くすることに限界が生じ、パターン寸法が一定の設計基準の下では、ＤＭＯＳＦＥＴの駆動能力の向上およびオン抵抗の低減が困難となるという問題があった。
【００１２】
また、従来のＤＭＯＳＦＥＴの製造においては、メッシュ状のゲート電極１０４のパターンに対して位置合わせをして、ｎ+ 型ソース拡散層１０５とベースコンタクト部１０３ａとを、メッシュ状のゲート電極１０４で区画された多数の矩形の中に設けなければならない。そこで、フォトリソグラフィ工程での位置合わせマージンが必要になり、これが上述したゲート電極１０４の配列ピッチの向上をして更に難しくしている。また、ＤＭＯＳＦＥＴ製造工程全体におけるフォトリソグラフィでのパターン位置合わせは、特に、ｎ+ 型ソース拡散層１０５とベースコンタクト部１０３ａの形成工程で最も厳しくなっており、製造コストを高くする大きな要因の一つともなっている。
【００１３】
上記従来のＴＭＯＳＦＥＴにおいてトレンチゲート電極の配列がメッシュ状となる場合にも、同様に、トレンチゲート電極２０７はメッシュ状に配列しており、メッシュ状のトレンチゲート電極２０７で区画された多数の矩形の中にそれぞれｎ+ 型ソース拡散層２０４とボディコンタクト部２０３ａとを設けている。このために、上述したＤＭＯＳＦＥＴの場合と全く同じで、トレンチゲート電極２０７の配列のピッチを上げその配列密度を高くすることが構造の上で難しく、ＴＭＯＳＦＥＴの更なる駆動能力の向上およびオン抵抗の低減に限界が生じてくるという問題があった。
【００１４】
このＴＭＯＳＦＥＴにおけるメッシュ状のトレンチゲート電極の配列ピッチ縮小の制約は、微細化対応が容易なトレンチゲート電極構造のＴＭＯＳＦＥＴの場合には、ＤＭＯＳＦＥＴの場合よりも更に重要な解決すべき問題となっている。なぜなら、微細化なトレンチゲート電極構造によりその配列密度を高くしてゲート長を増大する最も効果的な方法が有効に作用しなくなるためである。
【００１５】
また、上記特許文献２のＴＭＯＳＦＥＴにおいては、多数の直線状のトレンチゲート電極２０７を並行して配列し、この直線状の長細いトレンチゲート電極２０７に沿ってｎ+ 型ソース拡散層２０４を形成し、隣接するｎ+ 型ソース拡散層２０４間にボディコンタクト部２０３ａを設けている。このために、トレンチゲート電極２０７の配列ピッチは、上記メッシュ状の（トレンチ）ゲート電極の配列の場合と同様に、図１３に記しているように（Ｇ＋Ｃ＋２Ｓ）となり、このような構造においても、トレンチゲート電極２０７の配列のピッチを上げ配列密度を高くすることには限界がある。
【００１６】
本発明は、上述した従来の問題を解決するためになされたもので、ＭＩＳＦＥＴ構造のトランジスタのゲート電極あるいはトレンチゲート電極の配列密度を向上させ、更にその微細化を容易にして、ＭＩＳＦＥＴ構造のトランジスタの駆動能力の向上及びオン抵抗の低減を簡便にしかも低コストに達成できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、半導体基板に形成したＭＩＳＦＥＴ構造のトランジスタを備えて成る半導体装置において、一導電型半導体層を備えた半導体基板と、前記一導電型半導体層に少なくとも形成したドレイン領域と、前記一導電型半導体層の表面上にゲート絶縁膜を介して並行する複数の直線状パターンの導電体で形成したゲート電極と、隣接する前記導電体で区画された前記一導電型半導体層表面に形成した逆導電型拡散層であって前記ゲート電極と前記ゲート絶縁膜を介してオーバラップするチャネル領域と、前記導電体で区画された前記逆導電型拡散層表面の全域に形成した一導電型拡散層から成るソース領域と、を有する。
【００１８】
そして、好ましくは、前記導電体で区画されたソース領域である前記一導電型拡散層の一部領域に、前記逆導電型拡散層の引き出し部である拡散層が前記隣接する導電体で区画され形成される。
【００１９】
このような構成により、ＤＭＯＳＦＥＴのようなトランジスタのゲート電極の配列ピッチが向上し、半導体基板上で高密度なゲート電極形成が可能になり、半導体装置の高密度化あるいは縮小化、更には大電流駆動化あるいは高パワー化が容易に達成される。
【００２０】
そして、本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記半導体基板の一導電型半導体層表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に互いに並行する複数の直線状パターンの導電体を形成する工程と、前記導電体に対してセルフアラインに前記逆導電型拡散層と前記一導電型拡散層とを形成する工程とを有する。
【００２１】
あるいは、本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記半導体基板の一導電型半導体層の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に互いに並行する複数の直線状パターンの導電体を形成する工程と、前記導電体に対してセルフアラインに前記逆導電型拡散層と前記一導電型拡散層とを形成する工程と、前記一導電型拡散層の所定の領域に前記導電体に対してセルフアラインに前記引き出し部である拡散層を形成する工程とを有する。
【００２２】
このような構成により、ＤＭＯＳＦＥＴのようなトランジスタのソース拡散層がゲート電極パターンに対してセルフアラインに形成できるようになる。このために、フォトリソグラフィ工程での上記ソース拡散層の位置合わせマージンが不要になり、微細化しなくても一定の設計基準の下で上記ゲート電極の配列ピッチを向上することが可能になる。そして、上記位置合わせの不要化は、ＤＭＯＳＦＥＴのようなトランジスタの製造コストを大幅に低減させる。
【００２３】
また、本発明の半導体装置は、半導体基板に形成したＭＩＳＦＥＴ構造のトランジスタを備えて成る半導体装置において、一導電型半導体層と前記一導電型半導体層に形成した逆導電型半導体層を備えた半導体基板と、前記逆導電型半導体層上で並行する複数の直線状パターンであって、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチ内にゲート絶縁膜を介し導電体を埋め込んで成るゲート電極と、前記導電体で区画された前記逆導電型拡散層表面の全域に形成した一導電型拡散層から成るソース領域とを有する。
【００２４】
そして、好ましくは、前記導電体で区画されたソース領域である前記一導電型拡散層の一部領域に、前記逆導電型半導体層の引き出し部である拡散層が前記隣接する導電体で区画され形成される。
【００２５】
このような構成により、ＴＭＯＳＦＥＴのようなトランジスタのトレンチゲート電極の微細化による配列ピッチの大幅な向上が可能になり、大電流駆動の半導体装置の高密度化、そしてその駆動能力の向上及びオン抵抗の低減が簡便に達成される。更に、半導体装置の縮小化、大電流駆動化あるいは高パワー化が容易に達成される。
【００２６】
そして、本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記半導体基板の前記逆導電型半導体層上で互いに並行する複数の直線状パターンであって、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチを形成する工程と、前記トレンチ内面にゲート絶縁膜を形成し、更に前記トレンチ内に前記ゲート絶縁膜を被覆して導電体を充填する工程と、前記導電体に対してセルフアラインに前記逆導電型半導体層表面に前記一導電型拡散層を形成する工程とを有する。
【００２７】
あるいは、本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記半導体基板の前記逆導電型半導体層上で互いに並行する複数の直線状パターンであって、前記逆導電型半導体層を貫通し前記一導電型半導体層に延在するトレンチを形成する工程と、前記トレンチ内面にゲート絶縁膜を形成し、更に前記トレンチ内に前記ゲート絶縁膜を被覆して導電体を充填する工程と、前記導電体に対してセルフアラインに前記逆導電型半導体層表面に前記一導電型拡散層を形成する工程と、前記一導電型拡散層の所定の領域に前記導電体に対してセルフアラインに前記引き出し部である拡散層を形成する工程とを有する構成になっている。
【００２８】
このような構成により、この場合にもトランジスタのソース拡散層がトレンチゲート電極パターンに対してセルフアラインに形成できる。そして、上述したＤＭＯＳＦＥＴ構造の場合と同様に、トレンチゲート電極配列ピッチの向上およびトランジスタの製造コストの低減を可能にする。
【発明の効果】
【００２９】
本発明によれば、新構造のＤＭＯＳＦＥＴおよびＴＭＯＳＦＥＴにより、ゲート電極あるいはトレンチゲート電極の配列密度を向上させ、更にその微細化を容易にすることができ、ＤＭＯＳＦＥＴおよびＴＭＯＳＦＥＴの駆動能力の向上及びオン抵抗の低減が簡便にしかも低コストに達成できる。
【発明を実施するための最良の形態】
【００３０】
本発明の特徴は、ＤＭＯＳＦＥＴあるいはＴＭＯＳＦＥＴ等の高電圧で大電流を制御するＭＩＳＦＥＴ構造のトランジスタにおいて、複数の直線状パターンのゲート電極あるいはトレンチゲート電極を並行に配列する構造にし、その隣接する（トレンチ）ゲート電極で区画する領域に隙間なく自己整合的にソース拡散層を形成するところにある。
【００３１】
（第１の実施形態）
本発明の第１の実施形態を図１乃至４を参照して説明する。図１は本発明のＤＭＯＳＦＥＴの基本構造を説明する斜視図であり、図２は本発明のＤＭＯＳＦＥＴから成る半導体装置の一部を拡大したところの平面図である。そして、図３，４はこの半導体装置の製造方法を示すための製造工程順の断面図である。なお、この実施形態では、ｎチャネル型のＭＯＳトランジスタの場合について説明する。
【００３２】
はじめに、本発明のＤＭＯＳＦＥＴの基本構造を説明する。図１に示すように、ドレイン領域になるｎ+ 型基板１上に一導電型半導体層であるｎ- 型エピタキシャル層２が形成され、そのｎ- 型エピタキシャル層２表面にゲート絶縁膜３を介してストライプ状になった直線状パターンの導電体でゲート電極４が設けられている。ここで、ゲート電極４の表面部は層間絶縁膜５で被覆されている。
【００３３】
そして、上記ゲート電極４に対してセルフアラインに逆導電型拡散層であるｐ型ベース拡散層６がイオン注入法あるいは熱拡散法でもって形成され、同様にしてゲート電極４に対してセルフアラインに一導電型拡散層であるｎ+ 型ソース拡散層７が設けられている。ここで、ｎ+ 型ソース拡散層７はｐ型ベース拡散層６の全表面部を覆うように形成されている。
【００３４】
そして、ゲート電極４下にゲート絶縁膜３を介してオーバラップしているｐ型ベース拡散層６表面の部分がＤＭＯＳＦＥＴのチャネル領域となっている。更に、図１に示すように、ｐ型ベース拡散層６の引き出し部であるｐ+ 型ベースコンタクト拡散層８が上記ｎ+ 型ソース拡散層７を途中で切断しｐ型ベース拡散層６に接続する姿態に設けてある。そして、図示していないが、図１０の従来の技術で説明したのと同じようにして、ｎ+ 型ソース拡散層７およびｐ+ 型ベースコンタクト拡散層８に電気的に接続するソース電極がアルミ金属等の導電体膜で形成されている。ここで、ｐ+ 型ベースコンタクト拡散層８は不純物濃度が低いｐ型の拡散層であってもよい。
【００３５】
上記の構造において、大電流は、図１０で説明したのと同様にゲート電極４で制御され、ドレイン側であるｎ+ 型基板１からｎ- 型エピタキシャル層２を通り、ｐ型ベース拡散層６の上記チャネル領域を通って、ソース側のｎ+ 型ソース拡散層７からソース電極へと流れる。そして、ｐ型ベース拡散層６に対してバックゲート電圧（ソースと同電圧）がｐ+ 型ベースコンタクト拡散層８を通して印加される。上記構造はｎチャネル型のＤＭＯＳＦＥＴであるが、ｐチャネル型のＤＭＯＳＦＥＴもその導電型は逆になるが同様の構造になる。
【００３６】
次に、本発明のＤＭＯＳＦＥＴから成る半導体装置の平面構造について図２を参照して説明する。ここで、図１で示したものと同じものは同一符号で示している。図２に示すように、ゲート周辺配線９が形成され、これに接続した多数の長細い直線状パターンの導電体から成るゲート電極４が一定のピッチで並行に配列されている。そして、これらのゲート電極４間は隙間なくストライプ状のｎ+ 型ソース拡散層７が形成され、上記ゲート電極４パターンに直交するパターン形状のｐ+ 型ベースコンタクト拡散層８が、所定のピッチ配列で上記ストライプ状のｎ+ 型ソース拡散層７を切断するように形成されている。ここで、ｐ+ 型ベースコンタクト拡散層８の配列ピッチは、非常に大きくすればよく、ゲート電極４のピッチの１０倍〜１００倍にしてよい。そして、ｎ+ 型ソース拡散層７およびｐ+ 型ベースコンタクト拡散層８に電気的に接続するソース電極１０がアルミ金属等の導電体膜で形成されている。
【００３７】
この実施形態では、図２に記しているようにゲート電極４の配列ピッチは、ゲート電極４の幅をＧとし、ｎ+ 型ソース拡散層７の幅をＳとすると（Ｇ＋Ｓ）となる。このために、設計基準が同じであるとして単純に計算すると、図９で説明した従来の技術の場合のゲート電極１０４の配列ピッチよりも、（Ｓ＋Ｃ）分だけ向上する。例えば、設計基準を１μｍとすると、（Ｓ＋Ｃ）＝（１μｍ＋１μｍ）の２μｍだけゲート電極４間隔が減少する。そして、後述の半導体装置の製造方法で説明するようにゲート電極４の幅を２．５μｍで設計すると、従来の技術のゲート電極１０４の配列ピッチが５．５μｍになるのに対して、この実施形態ではゲート電極４の配列ピッチは３．５μｍとなり、１．５倍強に向上する。このゲート電極の配列ピッチの向上は、設計寸法が小さくなり微細になるほど顕著になる。このようにして、トランジスタのゲート電極の配列ピッチが向上し、半導体基板上で高密度なゲート電極形成が可能になり、半導体装置の高密度化あるいは縮小化、更には大電流駆動化あるいは高パワー化が容易に達成される。
【００３８】
次に、上記半導体装置の製造方法について、図３，４を参照して少し具体的に説明する。図３，４は、図１を参照して説明したＤＭＯＳＦＥＴで構成された半導体装置の製造工程順の断面図である。ここで、これらの図は、図２のＸ1 −Ｘ2 で矢視した箇所の断面図である。ここで、図１，２と同様のものは同一符号で記す。
【００３９】
図３（ａ）に示すように、比低効率が０．００１〜０．００５程度のｎ+ 型基板６上に、厚さが５μｍ程度で不純物濃度が５×１０15ｃｍ-3程度のｎ- 型エピタキシャル層２を形成する。そして、このｎ- 型エピタキシャル層２表面に熱酸化法で膜厚が１０ｎｍから１００ｎｍ程度のシリコン酸化膜を成長させてゲート絶縁膜３を形成する。
【００４０】
次に、膜厚が３００ｎｍ程度のリン不純物含有の多結晶シリコン膜を公知の化学気相成長（ＣＶＤ）法で堆積し、更にシリコン酸化膜をその上面に堆積し、公知のフォトリソグラフィ技術とドライエッチング技術とで上記シリコン酸化膜と多結晶シリコン膜とを加工し、図３（ｂ）に示すようなストライプ状のゲート電極４とキャップ絶縁膜５ａとを形成する。ここで、ゲート電極４の幅は２．５μｍ程度であり、並行するゲート電極４間のスペースは１μｍ程度である。また、キャップ絶縁膜５ａの膜厚は０．２５μｍ程度である。
【００４１】
次に、全面にボロン不純物を含むイオン注入と熱処理とを施し、図３（ｃ）に示すように、底面の深さが１μｍ程度で不純物濃度が１×１０16ｃｍ-3程度のｐ型ベース拡散層６をゲート電極４にセルフアラインに形成する。ここで、ＤＭＯＳＦＥＴのチャネル領域となるｐ型ベース拡散層６とゲート電極４のオーバラップ幅は０．８μｍ程度になる。
【００４２】
次に、公知のＣＶＤによるシリコン酸化膜の成膜と異方性ドライエッチングによるエッチバックとで、膜厚が０．２μｍ程度のサイドウォール絶縁膜５ｂを形成し、キャップ絶縁膜５ａとサイドウォール絶縁膜５ｂから構成された層間絶縁膜５でゲート電極４の表面を被覆する。
【００４３】
次に、図４（ａ）に示すように、公知のフォトリソグラフィ技術で所定の開口１１を有するレジストマスク１２を形成し、これを注入マスクにしてボロン不純部を含有するボロンイオンを注入してｐ+ 型ベースコンタクト拡散層８を形成する。ここで、熱処理後でのｐ+ 型ベースコンタクト拡散層８の不純物濃度は５×１０19ｃｍ-3程度にする。
【００４４】
そして、全面でのリンあるいはヒ素イオンの注入と熱処理とを行う。これにより、図４（ｂ）に示すように、深さが０．２μｍ程度で不純物濃度が１×１０19ｃｍ-3程度のｎ+ 型ソース拡散層７をゲート電極４およびサイドウォール絶縁膜５ｂにセルフアラインに形成する。ここで、ｐ+ 型ベースコンタクト拡散層８の不純物濃度は５×１０19ｃｍ-3程度とｎ+ 型ソース拡散層７の不純物濃度よりも高いので、この領域の導電型はｐ+ 型のままである。
【００４５】
最後に、ｎ+ 型ソース拡散層７およびｐ+ 型ベースコンタクト拡散層８に電気的に接続するソース電極１０をアルミ金属等の導電体膜で形成する。このようにして、図４（ｃ）に示すように、ｎ+ 型基板６上にｎ−型エピタキシャル層２が形成され、そのｎ-型エピタキシャル層２表面にゲート絶縁膜３を介して多数の直線状パターンの導電体から成るゲート電極４が形成され、これらのゲート電極４に対してセルフアラインにｐ型ベース拡散層６が形成され、同様にしてゲート電極４に対してセルフアラインにｎ+ 型ソース拡散層７が形成され、そして、ゲート電極４下にゲート絶縁膜３を介してオーバラップしているｐ型ベース拡散層６表面の部分がＤＭＯＳＦＥＴのチャネル領域となり、更にｐ+ 型ベースコンタクト拡散層８が上記ｎ+ 型ソース拡散層７を途中で切断しｐ型ベース拡散層６に接続する姿態に設けられ、ｎ+ 型ソース拡散層７およびｐ+ 型ベースコンタクト拡散層８に電気的に接続するソース電極１０が設けられて、本発明の半導体装置が出来上がる。
【００４６】
以上の実施形態では、ｐ型ベース拡散層６の引き出し部であるｐ+ 型ベースコンタクト拡散層８を形成した後にｎ+ 型ソース拡散層７を形成しているが、逆にｎ+ 型ソース拡散層７をゲート電極４に対してセルフアラインに形成してから、ｐ+ 型ベースコンタクト拡散層８を形成してもよい。
【００４７】
この実施形態では、ｎ+ 型ソース拡散層７はゲート電極４に対してセルフアラインに形成される。このために、上述したようにフォトリソグラフィ工程での上記ｎ+ 型ソース拡散層７の位置合わせマージンが不要になり、一定の設計基準の下でも上記ゲート電極の配列ピッチを大幅に向上することが可能となる。そして、このように位置合わせが不要となるため、ＤＭＯＳＦＥＴのようなトランジスタ製造において、高性能な製造装置たとえばフォトリソグラフィ工程で用いる高性能なステッパー装置を使用しなくても、ゲート電極の配列ピッチを向上させ、トランジスタの駆動能力を上げそのオン抵抗を下げることができる。そして、上記位置合わせが不要となることによりは、ＤＭＯＳＦＥＴのようなトランジスタの製造コストが低減される。
【００４８】
（第２の実施形態）
本発明の第２の実施形態を図５乃至８を参照して説明する。図５は本発明のＴＭＯＳＦＥＴの基本構造を説明する斜視図であり、図６は本発明のＴＭＯＳＦＥＴから成る半導体装置の一部を拡大したところの平面図である。そして、図７，８はこの半導体装置の製造方法を示すための製造工程順の断面図である。なお、この実施形態では、ｐチャネル型のＭＯＳトランジスタの場合について説明する。
【００４９】
ここで、本発明のＴＭＯＳＦＥＴの基本構造は、図５に示しているように、ドレイン領域となるｐ+ 型基板２１上に一導電型半導体層であるｐ- 型エピタキシャル層２２形成され、そのｐ- 型エピタキシャル層２２上部に逆導電型半導体層であるｎ型ウェル層２３がイオン注入法あるいは熱拡散法でもって形成される。ここで、このｎ型ウェル層２３がＤＭＯＳ構造でのいわゆるベース拡散領域に相当する。そして、上記ｐ- 型エピタキシャル層２２一部、ｎ型ウェル層２３を貫通するようにしてトレンチ２４がｎ型ウェル層２３上で並行して直線状の形成されている。このトレンチ２４の側面にゲート絶縁膜２５が形成され、このトレンチ２４を充填するトレンチゲート電極２６が導電体である不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極２６の上部は保護絶縁膜２７で覆われている。更に、トレンチゲート電極２６で区画されたｎ型ウェル層２３表面領域には隙間がなく、一導電型拡散層であるソース領域となるｐ+ 型ソース拡散層２８が設けてある。更に、ｎ型ウェル層２３に接続するｎ+ 型ボディ拡散層２９が上記トレンチゲート電極２６パターンに直交するパターン形状で形成されている。ここで、ｎ+ 型ボディ拡散層２９はｎ型ウェル層２３の引き出し部となっている。そして、図５では図示しないが、ソース電極が全面に形成されｐ+ 型ソース拡散層２８およびｎ+ 型ボディ拡散層２９に接続する構造となる。上記の構造において、逆導電型半導体層であるｎ型ウェル層２３は、公知のエピタキシャル成長によるｎ型エピタキシャル層であってもよい。
【００５０】
上記の構造において、大電流は、トレンチゲート電極２６で制御され、ソース側のｐ+ 型ソース拡散層２８からｎ型ウェル層２３のチャネル領域を通って、ｐ- 型エピタキシャル層２２を通り、ドレイン側であるｐ+ 型基板１へと流れる。そして、ｎ型ウェル層２３に対してバックゲート電圧（ソースと同電圧）がｎ+ 型ボディ拡散層２９を通して印加される。上記構造はｐチャネル型のＴＭＯＳＦＥＴであるが、ｎチャネル型のＴＭＯＳＦＥＴもその導電型は逆になるが同様の構造となる。
【００５１】
次に、本発明のＴＭＯＳＦＥＴから成る半導体装置の平面構造について図６を参照して説明する。ここで、図５で示したものと同じものは同一符号で示している。図６に示すように、ゲート周辺配線３０が形成され、これに接続した多数の長細い直線状パターンとなる導電体から成るトレンチゲート電極２６が一定のピッチで並行に配列されている。そして、これらのトレンチゲート電極２６間は隙間なくストライプ状のｐ+ 型ソース拡散層２８が形成され、上記トレンチゲート電極２６パターンに直交するパターン形状の、ｎ+ 型ボディ拡散層２９が、所定のピッチ配列で上記ストライプ状のｐ+ 型ソース拡散層２８を切断するように形成されている。ここで、ｎ+ 型ボディ拡散層２９の配列ピッチは、非常に大きくすればよく、トレンチゲート電極２６のピッチの１００倍程度にしてもよい。そして、ｐ+ 型ソース拡散層２８およびｎ+ 型ボディ拡散層２９に電気的に接続するソース電極３１がアルミ金属等の導電体膜で形成されている。
【００５２】
この実施形態でも、第１の実施形態で説明したように、トレンチゲート電極１１の配列ピッチは、トレンチゲート電極２６の幅をＧとし、ｐ+ 型ソース拡散層２８の幅をＳとすると（Ｇ＋Ｓ）となる。ここで、微細化対応のＴＭＯＳＦＥＴのようなトランジスタであるので、例えば、後述するが設計基準を０．２５μｍとすると、上記配列ピッチは０．５μｍとなる。これに対して、従来のＴＭＯＳＦＥＴ構造では、図１２，１３に示したように、配列ピッチは（Ｓ＋Ｃ）＝（０．２５μｍ＋０．２５μｍ）分の０．５μｍ増加する。このように、この実施形態では従来の場合よりもトレンチゲート電極２６の配列ピッチは２倍に向上するようになる。このようにして、トランジスタのゲート電極の配列ピッチは更に向上し、半導体装置の高密度化あるいは縮小化、更には大電流駆動化あるいは高パワー化が容易に達成される。
【００５３】
次に、この発明の半導体装置の製造方法について、図７，８を参照して説明する。図７，８は、図５を参照して説明したＴＭＯＳＦＥＴで構成された半導体装置の製造工程順の断面図である。ここで、これらの図は、図５のＸ3 −Ｘ4 で矢視した箇所の断面図である。ここで、図５，６と同様のものは同一符号で記す。
【００５４】
図７（ａ）に示すように、ｐ+ 型基板２１上に５μｍ程度のｐ- 型エピタキシャル層２２を形成する。そして、そのｐ- 型エピタキシャル層２２の１部にイオン注入法あるいは熱拡散法で深さが１μｍ程度のｎ型ウェル層２３を形成し、その表面にシリコン酸化膜でマスク絶縁膜３２を形成する。
【００５５】
そして、図７（ｂ）に示すように、公知のフォトリソグラフィ技術とドライエッチング技術とでマスク絶縁膜３２の所定の領域をエッチングし所望の開口を形成し、これをエッチングマスクにしてｎ型ウェル層２３を貫通しｐ- 型エピタキシャル層２２に延在するように、深さが１．５μｍ程度の多数のトレンチ２４を形成する。ここで、これらのトレンチ２４の幅は共に同じで０．２５μｍ程度であり、トレンチ２４間の間隔も０．２５μｍ程度である。
【００５６】
次に、図７（ｃ）に示すように、トレンチ２４の側壁の熱酸化により膜厚１５ｎｍ程度のシリコン酸化膜でゲート絶縁膜２５を形成し、引続いて、公知のＣＶＤ法で多結晶シリコン膜３３を、トレンチ２４を充填するように全面に堆積し、ボロン不純物あるいはリン不純物をドーピングする。そして、エッチバック等で多結晶シリコン膜３３をエッチングし、図７（ｄ）に示すように、トレンチ２４内にトレンチゲート電極２６を埋設する。
【００５７】
次に、図８（ａ）に示すように高密度プラズマ（ＨＤＰ）によるプラズマ（ＰＥ）ＣＶＤ法でシリコン酸化膜を全面に堆積し保護用絶縁膜３４を形成する。ここで、ＰＥＣＶＤ法ではバイアスＣＶＤにすることで、シリコン酸化膜を緻密性の高い絶縁膜にするとよい。引続いて、化学機械研磨（ＣＭＰ）あるいはエッチバックで不要の部分を削り取り、図８（ｂ）に示すようにトレンチゲート電極２６上部に保護絶縁膜２７を形成する。
【００５８】
そして、フォトリソグラフィ技術により形成したレジストマスクを注入マスクにしたリンのイオン注入とその後の熱処理とで、図８（ｃ）に示すように、所定の領域のｎ型ウェル層２３表面部にｎ+ ボディ拡散層２９を形成する。
【００５９】
そして、図８（ｄ）に示すように、上記リンのイオン注入の場合より低ドーズのボロンのイオン注入とその後の熱処理とで、ｐ+ 型ソース拡散層２８を形成する。そして、図示しないが、ｐ+ 型ソース拡散層２８およびｎ+ ボディ拡散層２９を露出させ、ソース電極３１を形成する。このようにして、図５で説明したＴＭＯＳＦＥＴから成る半導体装置が出来上がる。ここで、全てのトレンチゲート電極２６、ｐ+ 型ソース拡散層２８およびｎ+ 型ボディ拡散層２９は、ｎ型ウェル層２３表面において全く隙間なく形成されるようになる。
【００６０】
上記の実施形態では、ｎ型ウェル層２３の引き出し部であるｎ+ 型ボディ拡散層２９を形成した後にｐ+ 型ソース拡散層２８を形成しているが、逆にｐ+ 型ソース拡散層２８をトレンチゲート電極２６に対してセルフアラインに形成してから、ｎ+ 型ボディ拡散層２９を形成してもよい。
【００６１】
この実施形態では、ｐ+ 型ソース拡散層２８はトレンチゲート電極２６に対してセルフアラインに形成される。このために、第１の実施形態で説明したのと全く同様にフォトリソグラフィ工程での上記ｐ+ 型ソース拡散層２８の位置合わせマージンが不要となる。そして、この位置合わせ不要は、ＴＭＯＳＦＥＴで構成されるトランジスタの微細化を更に促進させ、トレンチゲート電極の配列ピッチを更に向上させ、トランジスタの駆動能力を更に上げそのオン抵抗を更に低減すると共に、上記位置合わせが不要となることによって、ＴＭＯＳＦＥＴのようなトランジスタの場合にもその製造コストの低減をはかることができる。
【００６２】
本発明は、上記の実施形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜に変更されうる。上述した実施形態では、縦型構造のＤＭＯＳＦＥＴあるいはＴＭＯＳＦＥＴの場合について説明しているが、横型構造のＤＭＯＳＦＥＴあるいはＴＭＯＳＦＥＴの場合でも本発明は同様に適用できる。また、本発明では、ｐ型ベース拡散層６の引き出し部となるｐ型ベースコンタクト拡散層８およびｎ型ウェル層８の引き出し部となるｎ+ 型ボディ拡散層１４は、半導体チップ１の周辺部あるいは内部の一部に形成するようにしても良い。これは、ｐ型ベース拡散層６およびｎ型ウェル層８にはバックゲート電圧（ソース電位と同じ）が印加できればよいからである。また、本発明は、同一の半導体チップ上に、電力用のトランジスタを構成するＤＭＯＳＦＥＴあるいはＴＭＯＳＦＥＴと制御回路部を構成する通常のＭＯＳトランジスタが混載された半導体装置に対しても全く同様に適用できるものである。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態を説明するためのＤＭＯＳＦＥＴの基本構造を示す斜視図である。
【図２】本発明の第１の実施形態を説明するための半導体装置の一部の平面図である。
【図３】本発明の第１の実施形態を説明するための半導体装置の製造工程順の断面図である。
【図４】上記工程の続きの工程順の断面図である。
【図５】本発明の第２の実施形態を説明するためのＴＭＯＳＦＥＴの基本構造を示す斜視図である。
【図６】本発明の第２の実施形態を説明するための半導体装置の一部の平面図である。
【図７】本発明の第２の実施形態を説明するための半導体装置の製造工程順の断面図である。
【図８】上記工程の続きの工程順の断面図である。
【図９】従来の技術を説明するためのＤＭＯＳＦＥＴの平面図である。
【図１０】従来の技術を説明するためのＤＭＯＳＦＥＴの基本構造を示す断面図である。
【図１１】従来の技術を説明するためのＴＭＯＳＦＥＴの基本構造を示す断面図である。
【図１２】従来の技術を説明するためのＴＭＯＳＦＥＴの平面図である。
【図１３】従来の技術を説明するための別のＴＭＯＳＦＥＴの平面図である。
【符号の説明】
【００６４】
１  ｎ+ 型基板
２  ｎ- 型エピタキシャル層
３，２５  ゲート絶縁膜
４  ゲート電極
５  層間絶縁膜
６  ｐ型ベース拡散層
７  ｎ+ 型ソース拡散層
８  ｐ+ 型ベースコンタクト拡散層
９，３０  ゲート周辺配線
１０，３１  ソース電極
１１  開口
１２  レジストマスク
２１  ｐ+ 型基板
２２  ｐ- 型エピタキシャル層
２３  ｎ型ウェル層
２４  トレンチ
２６  トレンチゲート電極
２７  保護絶縁膜
２８  ｐ+ 型ソース拡散層
２９  ｎ+ 型ボディ拡散層
３２  マスク絶縁膜
３３  多結晶シリコン膜
３４  保護用絶縁膜
【図１】
2005268679.tif 000003
【図２】
2005268679.tif 000004
【図３】
2005268679.tif 000005
【図４】
2005268679.tif 000006
【図５】
2005268679.tif 000007
【図６】
2005268679.tif 000008
【図７】
2005268679.tif 000009
【図８】
2005268679.tif 000010
【図９】
2005268679.tif 000011
【図１０】
2005268679.tif 000012
【図１１】
2005268679.tif 000013
【図１２】
2005268679.tif 000014
【図１３】
2005268679.tif 000015