(57)【要約】【課題】  簡易な手法でトランジスタの界面欠陥を抽出する方法を提案する。【解決手段】  本発明のトランジスタの評価方法は、絶縁物（１１）上に形成された半導体層（１２）と、半導体層（１２）上に形成されたゲート絶縁膜（１５）と、ゲート絶縁膜（１５）上に形成されたゲート電極（１６）と、半導体層（１２）の両側に存在するソース領域（１３）及びドレイン領域（１４）を備えたトランジスタ（１０）の評価方法であって、ゲート電極（１６）と、ソース領域（１３）及びドレイン領域（１４）を接続した電極との間の容量−電圧特性を測定することで、半導体層（１２）とゲート絶縁膜（１５）の界面（１８）欠陥を抽出する。トランジスタ（１０）の容量−電圧特性を測定するだけで界面欠陥を抽出できるため、従来の界面欠陥抽出方法よりも測定手法を簡易にできる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁物上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の両側に存在するソース領域及びドレイン領域と、
を備えたトランジスタの評価方法であって、
前記ゲート電極と、前記ソース領域及び前記ドレイン領域を接続した電極との間の容量−電圧特性を測定することで前記半導体層と前記ゲート絶縁膜の界面欠陥を抽出する、トランジスタの評価方法。
【請求項２】
請求項１に記載のトランジスタの評価方法であって、
前記容量−電圧特性の測定は、前記ゲート電極と、前記ソース領域及び前記ドレイン領域を接続した電極との間に高周波電圧と低周波電圧を印加することにより行う、トランジスタの評価方法。
【請求項３】
請求項２に記載のトランジスタの評価方法であって、
前記高周波電圧の周波数は５００Ｈｚ以上であり、前記低周波電圧の周波数は５０Ｈｚ以下である、トランジスタの評価方法。
【請求項４】
請求項２又は請求項３に記載のトランジスタの評価方法であって、
前記トランジスタに高周波電圧を印加したときに測定される単位面積あたりの容量をＣHF、前記トランジスタに低周波電圧を印加したときに測定される単位面積あたりの容量をＣLF、単位面積あたりのゲート絶縁膜容量をＣox、電子の電荷量をｑ、界面準位密度をＤitとした場合に、
Ｄit＝［（ＣLF-1−Ｃox-1）-1−（ＣHF-1−Ｃox-1）-1］／ｑ
として界面準位密度を算出する、トランジスタの評価方法。
【請求項５】
請求項１乃至請求項４のうち何れか１項に記載のトランジスタの評価方法であって、
前記トランジスタは絶縁物上に形成された薄膜トランジスタである、トランジスタの評価方法。
【請求項６】
請求項５に記載のトランジスタの評価方法であって、
前記半導体層と前記ゲート電極間で測定されるＣHF及びＣLFはゲート絶縁膜容量、基板容量、界面欠陥の等価容量以外の寄生容量を含む、トランジスタの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタの評価方法に関し、特に、半導体層とゲート絶縁膜の界面欠陥を抽出するための技術に関する。
【背景技術】
【０００２】
５００℃以下の低温プロセスで形成した多結晶ポリシリコンは半導体層とゲート絶縁膜の界面欠陥が多いことが知られている。この界面欠陥はゲート絶縁膜の成膜プロセスに依存しており、トランジスタの性能を評価する上での基準となる。半導体層とゲート絶縁膜の界面欠陥を抽出する手法として、例えば、M.Kimura,Jpn.J.Appl.Phys.40,112(2001)、M.Kimura,Jpn.J.Appl.Phys.40,5227(2001)、M.Kimura,J.Appl.Phys.91,3855(2002)に開示された手法が知られている。また、トランジスタのＣ−Ｖ特性（容量−電圧特性）から界面欠陥を抽出する手法として、例えば、特開２００１−１９６４３４号公報に開示された手法が知られている。
【非特許文献１】M.Kimura,Jpn.J.Appl.Phys.40,112(2001)
【非特許文献２】M.Kimura,Jpn.J.Appl.Phys.40,5227(2001)
【非特許文献３】M.Kimura,J.Appl.Phys.91,3855(2002)
【特許文献１】特開２００１−１９６４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述の非特許文献１〜３に開示された技術ではＣ−Ｖ特性とＩ−Ｖ特性（電流−電圧特性）を組み合わせる必要があるため、界面欠陥を求めるために多くの手間を要していた。また、上述の特許文献１に開示された手法ではポアソン方程式、キャリア密度方程式などの複雑な方程式を解く必要があるため、界面欠陥を求めるためのアルゴリズムが複雑になる。また、ポアソン方程式、キャリア密度方程式などを解くには、半導体層の膜厚、誘電率、エネルギーバンドギャップ、準位密度、温度などの構造的、材料的、実験的な各種のパラメータを把握する必要があった。
【０００４】
そこで、本発明は簡易な手法でトランジスタの界面欠陥を抽出する方法を提案することを課題とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明のトランジスタの評価方法は、絶縁物上に形成された半導体層と、半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体層の両側に存在するソース領域及びドレイン領域を備えたトランジスタの評価方法であって、ゲート電極と、ソース領域及びドレイン領域を接続した電極との間の容量−電圧特性を測定することで半導体層とゲート絶縁膜の界面欠陥を抽出する。トランジスタの容量−電圧特性を測定するだけで半導体層とゲート絶縁膜の界面準位を求めることができるため、測定手法を簡易化できる。また、半導体層の膜厚、誘電率、エネルギーバンドギャップ、準位密度、温度などの構造的、材料的、実験的な各種のパラメータを知らなくても界面準位密度を求めることができるため、利便性に優れている。
【０００６】
本発明のトランジスタの評価方法において、容量−電圧特性の測定は、ゲート電極と、ソース領域及びドレイン領域を接続した電極との間に高周波電圧と低周波電圧を印加することにより行うのが望ましい。高周波等価容量と低周波等価容量から界面準位密度を求めることができる。
【０００７】
本発明のトランジスタの評価方法において、高周波電圧の周波数は５００Ｈｚ以上であり、低周波電圧の周波数は５０Ｈｚ以下が好ましい。この周波数域で良好な測定結果を得ることができる。
【０００８】
本発明のトランジスタの評価方法において、トランジスタに高周波電圧を印加したときに測定される単位面積あたりの容量をＣHF、トランジスタに低周波電圧を印加したときに測定される単位面積あたりの容量をＣLF、単位面積あたりのゲート絶縁膜容量をＣox、電子の電荷量をｑ、界面準位密度をＤitとした場合に、Ｄit＝［（ＣLF-1−Ｃox-1）-1−（ＣHF-1−Ｃox-1）-1］／ｑとして界面準位密度を算出するのが望ましい。ＣHとＣLを測定すれば、容易に界面準位密度Ｄitを求めることができる。
【０００９】
本発明のトランジスタの評価方法は、絶縁物上に形成された薄膜トランジスタに適用すると、効果絶大である。絶縁物上に形成されたトランジスタで容量を測定場合には、半導体基板上に形成された単純なＭＯＳ構造の場合とは異なり、半導体膜裏面の欠陥に起因した容量やその他の接合に起因した寄生容量も測定されるＣHF、ＣLFに含まれてしまうが、本発明によれば、この寄生容量を無視しても従来と同程度の精度で界面準位密度を測定できる。
【００１０】
本発明のトランジスタの評価方法において、半導体層とゲート電極間で測定されるＣHF及びＣLFはゲート絶縁膜容量、基板容量、界面欠陥の等価容量以外の寄生容量を含んでいるトランジスタに適用すると、効果が大きい。本発明によれば、この寄生容量を無視しても従来と同程度の精度で界面準位密度を測定できる。
【発明の効果】
【００１１】
本発明によれば、トランジスタの容量−電圧特性を測定するだけで半導体層とゲート絶縁膜の界面準位を求めることが可能であるため、測定手法を簡易化できる。また、半導体層の膜厚、誘電率、エネルギーバンドギャップ、準位密度、温度などの構造的、材料的、実験的な各種のパラメータを知らなくても界面準位密度を求めることができるため、利便性に優れている。
【発明を実施するための最良の形態】
【００１２】
以下、各図を参照して本発明の好適な実施形態について説明する。  
図２（Ａ）に一般的なＭＯＳ（Metal Oxide Semiconductor）構造の断面図を示す。同図に示すように、ＭＯＳ構造２０はシリコン基板２１上にシリコン酸化膜２２と金属電極２３を積層した構造を備えている。シリコン酸化膜２２とシリコン基板２１の界面２４には界面欠陥が存在する。ＭＯＳ構造２０に所定の交流電圧を印加してＣ−Ｖ特性を測定すると、同図（Ｂ）に示す低周波等価回路と、同図（Ｃ）に示す高周波等価回路で記述される容量が測定されることが知られている。ここで、単位面積あたりの低周波等価容量をＣLF、高周波等価容量をＣHFとすれば、これらの等価回路図から次式が得られる。
ＣLF-1＝Ｃox-1＋（Ｃs＋Ｃit）-1  …（１）
ＣHF-1＝Ｃox-1＋Ｃs -1  …（２）
ここで、Ｃoxは単位面積あたりのシリコン酸化膜容量、Ｃsは基板容量、Ｃitは界面欠陥の等価容量を示している。  
上式よりＣsを消去すれば、界面２４における界面準位密度Ｄit＝Ｃit／ｑは次式のように記述できる。
Ｄit＝［（ＣLF-1−Ｃox-1）-1−（ＣHF-1−Ｃox-1）-1］／ｑ  …（３）
ここで、ｑは電子の電荷量を示している。  
このように、ＭＯＳ構造においてはＣLFとＣHFを測定することで、半導体層の膜厚、誘電率、エネルギーバンドギャップ、準位密度、温度などの構造的、材料的、実験的な各種のパラメータを必要とせずに界面準位密度Ｄitを求めることができる。
【００１３】
一方、図１（Ａ）はＴＦＴ（Thin Film Transistor）１０の一般的な断面構造を示している。同図に示すように、ＴＦＴ１０は、絶縁物１１上に形成された半導体層１２と、ゲート電極１６と、半導体層１２とゲート電極１６との間に存在するゲート絶縁膜１５と、半導体層１２の両側に存在するソース領域１３及びドレイン領域１４を備えた構造を成している。絶縁物１１としては、絶縁性の薄膜又は絶縁基板などが該当し、例えば、酸化シリコン膜、ガラス基板、プラスチック基板、石英基板などである。ゲート絶縁膜１５と半導体層１２の界面１８には界面欠陥が存在する。絶縁物１１に接する半導体層１２のバックインターフェース１７にも欠陥が存在し、その欠陥に起因した等価容量を形成する。また、半導体層１２はソース領域１３又はドレイン領域１４との間でジャンクションキャパシタや、フリンジキャパシタ等の各種の寄生容量を形成する。これらの寄生容量はバックインターフェースや、ソース領域、ドレイン領域の存在しないシリコン基板２１上に形成された単純なＭＯＳ構造（図２参照）では生じ得ないため、（１）式〜（３）式を用いてＴＦＴ１０の界面準位密度を求めることができない。
【００１４】
そこで、本実施形態では、ゲート絶縁膜容量、基板容量、ゲート絶縁膜と半導体層の間の界面欠陥の等価容量以外の全ての寄生容量の単位面積あたりの容量をＣetcとし、ソース領域１３とドレイン領域１４を接続する電極と、ゲート電極１６との間に所定の交流電圧を印加したときの交流等価回路を考察する。図１（Ｂ）は低周波等価回路を、同図（Ｃ）は高周波等価回路を示している。ここで、測定される単位面積あたりの低周波容量をＣLF、高周波容量をＣHFとすれば、これらの等価回路図から次式が得られる。
ＣLF-1＝Ｃox-1＋（Ｃs＋Ｃit）-1＋Ｃetc-1  …（４）
ＣHF-1＝Ｃox-1＋Ｃs -1＋Ｃetc-1  …（５）
上式よりＣsを消去すれば、界面１８における界面準位密度Ｄit＝Ｃin／ｑは次式のように記述できる。
Ｄit＝［（ＣLF-1−Ｃox-1−Ｃetc-1）-1−（ＣHF-1−Ｃox-1−Ｃetc-1）-1］／ｑ  …（６）
ここで、絶縁体上に形成されたトランジスタではゲート電圧が十分小さい範囲ではＣetcはＣox、Ｃs、Ｃitと比較して十分大きいと考えられるため、右辺の第１項と第２項のＣetc-1は近似的にゼロと考えてよい。従って、（６）式は（３）式と近似的に等しくなる。これは、従来、ＭＯＳ構造の界面欠陥抽出に用いられていた界面欠陥の抽出方法（高周波と低周波のＣ−Ｖ特性から界面欠陥を抽出する方法）をＴＦＴに適用しても問題ないことを示唆している。そこで、本実施形態では、従来、ＭＯＳ構造に適用していた界面欠陥の抽出方法をＴＦＴに適用して界面欠陥の抽出を試みた。具体的な測定手順は（１）式〜（３）式に示す通りである。
【００１５】
図３はＣ−Ｖ測定装置の構成図を示している。ＴＦＴ１０のＣ−Ｖを測定するために、まず、シールドボックス３５に囲まれたＴＦＴ１０のゲート電極１６を電圧源３２に接続し、ソース領域１３とドレイン領域１４を導通した上で電流増幅器３３に接続する。ロックインアンプ３１から出力された交流信号を電圧源３２によって直流的に昇圧し、ゲート電極１６に印加する。出力電流（ドレイン電流）は電流増幅器３３によって増幅され、ロックインアンプ３１で印加された交流電圧と等しい周波数がサンプリングされる。コンピュータ装置３４はロックインアンプ３１から送られてくる信号からＴＦＴ１０のＣ−Ｖ特性を求める。ＴＦＴ１０に印加する交流電圧は高周波と低周波の少なくとも二種類が必要であり、高周波としては５００Ｈｚ以上が好ましく、低周波としては５０Ｈｚ以下が好ましい。
【００１６】
図４はロックインアンプの周波数を低周波（５Ｈｚ）と高周波（５ｋＨｚ）の二種類に分けてＴＦＴ１０のＣ−Ｖ特性の測定を行った結果を示している。このＣ−Ｖ特性の測定結果から（３）式を用いて界面準位密度Ｄitを計算すると、図５の結果が得られた。ここではｐ型トランジスタのエネルギーギャップの下半分（ミッドギャップ〜価電子帯）を測定した結果を示している。ここで、Ｅ＝０［ｅＶ］はミッドギャップ、Ｅ＝−０．５［ｅＶ］はエネルギーギャップ中の価電子帯近くを示している。従来技術との比較のため、特許文献１に開示されている従来の手法による測定結果も併せて図示する。本実施形態の測定手法は、従来技術の手法と比較してミッドギャップ近傍では同程度の精度で界面準位密度を測定できることが確認できた。
【００１７】
このように、本実施形態の界面欠陥抽出方法によれば、トランジスタのＣ−Ｖ特性を測定するだけで界面欠陥を抽出できるため、従来の界面欠陥抽出方法よりも測定手法が格段に簡単である。さらに、半導体層の膜厚、誘電率、エネルギーバンドギャップ、準位密度、温度などの構造的、材料的、実験的な各種のパラメータを不要とするため、比較的な簡単な測定及び計算で従来と同等の精度で界面欠陥を抽出できる。
【図面の簡単な説明】
【００１８】
【図１】ＴＦＴの断面図と等価回路図である。
【図２】ＭＯＳ構造の断面図と等価回路図である。
【図３】Ｃ−Ｖ測定装置の構成図である。
【図４】トランジスタのＣ−Ｖ特性の測定結果である。
【図５】トランジスタの界面準位密度の測定結果である。
【符号の説明】
【００１９】
１０…ＴＦＴ  １１…絶縁物  １２…半導体層  １３…ソース領域  １４…ドレイン領域  １５…ゲート絶縁膜  １６…ゲート電極  １７…バックインターフェース  １８…界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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