(57)【要約】【課題】  コレクタ抵抗を下げようとすると、素子面積が大となってしまう。良好な特性かつ小さい素子面積のバイポ−ラトランジスタ集積回路装置を提供する。【解決手段】  シンカーと呼ばれる領域形成においてトレンチ構造を利用することで、コレクタ抵抗の小さく、素子面積の小さいバイポーラトランジスタを形成できる。これは、同一基板に縦形電界効果トランジスタが存在するＢｉＣＭＯＳにおいて有効である。これらのプロセスは従来のプロセスに多くのステップを付加することなく実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体材料からなる基板層上に、第２導電型のシリコンエピタキシャル層が形成されており、前記第１導電型の基板層と、第２導電型のシリコンエピタキシャル層の境界近傍に第２導電型の埋込み層を有する、バイポーラトランジスタを形成する工程において、前記シリコンエピタキシャル層の上側表面上の特定の領域から、前記埋込み層領域にまで達するようにトレンチを形成し、前記トレンチに多結晶シリコンを充填し、さらに前記多結晶シリコンに、前記多結晶シリコンを第２導電型にするための不純物を導入することによって、前記埋込み層と前記シリコンエピタキシャル層表面に設けられる電極とを電気的に接続することにより、前記トレンチ内に充填された第２導電型である前記多結晶シリコンからなる第１の低抵抗領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の低抵抗領域が縦型ＮＰＮバイポーラトランジスタのコレクタ領域の一部である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の低抵抗領域が横型ＰＮＰバイポーラトランジスタのベース領域の一部とである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型の半導体材料からなる基板層上に、前記第２導電型のシリコンエピタキシャル層が形成されており、前記第１導電型の基板層と、第２導電型のシリコンエピタキシャル層の境界近傍に第１導電型の埋込み層を有する、バイポーラトランジスタを形成する工程において、前記シリコンエピタキシャル層中に形成され、前記第１導電型の埋込み層に接続されている、第１導電型のウェル層の上側表面上の特定の領域から、前記第１導電型の埋込み層領域にまで達するように第２のトレンチを形成し、前記第２のトレンチに多結晶シリコンを充填し、前記多結晶シリコンに、前記多結晶シリコンを第１導電型にするための不純物を導入することによって、前記第１導電型の埋込み層と前記第１導電型のウェル層の上側表面上に設けられる電極とを電気的に接続する第２の低抵抗領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の低抵抗領域が縦型ＰＮＰバイポーラトランジスタのコレクタ領域の一部とである請求項４に記載の半導体装置の製造方法。
【請求項６】
前記バイポーラトランジスタと同一基板上に縦形ＭＯＳＦＥＴ装置を形成する請求項４記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同一基板に形成した半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
図４は従来の技術を用いたバイポーラトランジスタの工程順模式的断面図に示す。まず図４（ａ）のように、Ｐ導電型（Ｐ型）基板１１にイオン注入によって、Ｎ導電型（Ｎ型）の不純物イオンを導入し、熱工程を経た後、エピタキシャル成長層(エピタキシャル層)１３を堆積させる。これらの工程中の熱拡散によって、Ｎ型の不純物イオンを導入された領域は埋込み層１２となる。埋込み層１２は、埋込層１２上に形成されるデバイスのオン抵抗の低抵抗化とともに、寄生素子の抑制、ソフトエラー及びラッチアップ耐性向上の為に用いられる。埋込み層形成のための不純物打ち込み量は、後の熱工程によって不純物が上方まで拡散したときにデバイスの耐圧を阻害しないように考慮し、エピタキシャル層厚とともに制御される。その後さらに、図４（ｂ）のように、エピタキシャル成長層１３表面の特定の領域にイオン注入を行うことにより、高濃度不純物領域１４が形成される。
【０００３】
その後図４（ｃ）のように、熱工程により、エピタキシャル成長層１３表面から、埋込み層１２まで高濃度不純物領域１４が拡散し、シンカー領域１５が形成される。その後さらに、ベース領域１６、エミッタ領域１７、コレクタ電極領域１８を形成する。埋込み層１２とデバイス表面にあるコレクタ電極１８の間を、シンカー領域１５（コレクタウォールとも呼ばれる）層を形成して接続することにより、埋込み層１２が効果的に低抵抗層として機能することができる（例えば、非特許文献１参照。）。
【０００４】
図４は、縦型ＮＰＮを例にしているが、同じシンカー領域を同一基板上にある横型ＰＮＰのベース領域を低抵抗化するために使う場合がある。
【非特許文献１】永田穣著「超高速バイポーラ・デバイス」培風館、１９９０年１０月２０日、          ｐ.１３１−１３４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シンカー領域１５を形成するとき、エピタキシャル成長層１３の厚みにより、熱工程によってシンカー領域１５を埋込み層１２に接触させるために、ある程度高い温度で拡散させる必要がある。このとき、縦方向と同時に横方向にもシンカー領域１５の不純物が拡散してしまい、素子の耐圧に大きな影響を与えるため、シンカー領域１５をエミッタ・ベース領域から大きく離すひつようがある。そして、面積を増大させるような結果とならざるを得ない。抵抗を下げるために、シンカー領域１５の形成のための不純物を多量に導入すれば上記拡散現象がさらに助長される。
【０００６】
シンカー領域１５を形成しないと、埋め込み層が有効に活用されず縦型バイポーラのコレクタ抵抗あるいは横型バイポーラのベース抵抗の増加あるいは横方向寄生バイポーラ効果の増大となり、デバイスの性能が低下してしまうことは明らかである。
【０００７】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつ小面積でコスト高とならない、付加価値の高いバイポーラトランジスタを形成することが可能となり、また同一基板上に縦形トレンチＭＯＳＦＥＴが存在する場合、何ら工程を増やすことなく、ＢｉＣＭＯＳ集積回路装置にも容易に応用できる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置の製造方法は、シンカー領域を表面からの不純物拡散ではなく、トレンチに多結晶シリコンを埋め込み、多結晶シリコンに不純物を導入する構造によって構成することにより、シンカー領域の面積を増大、ひいては素子面積を大きくさせることなく、抵抗の小さい領域を形成することが容易である。
【発明の効果】
【０００９】
この発明は、以上説明したように、バイポーラトランジスタを製造する際に、マスクを増加させることなく、性能を向上させ、良好な電気特性を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
【実施例１】
【００１１】
図１は本発明の一実施例の工程順模式的断面図である。図１（ａ）のように、シリコン半導体基板１、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、Ｎ型の導電型の不純物、例えば砒素を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３、の濃度となるように不純物導入して形成された、バイポーラトランジスタの埋込み層コレクタ領域２があり、さらにそのうえに、Ｎ型エピタキシャル成長層３、例えばガスソースとしてＳｉＨ２Ｃｌ２及びＰＨ３を用いたＮ型の導電型のＣＶＤエピタキシャル成長層が抵抗率２Ω・ｃｍ、膜厚４μｍで形成されている。以上は従来法と同様である。ここでのガスソース、抵抗率、膜厚は本発明において本質的なものではない。上記の値とは限らない。
【００１２】
次に図１（ｂ）のように、Ｎ型エピタキシャル成長層３の表面から、トレンチ(溝)４を埋込み層コレクタ領域２に達する深さまで形成する。トレンチ幅は０．４μｍ〜３．０μｍ程度で、深さは０．８μｍ〜４．０μｍ程度である。ただしトレンチ幅、トレンチ深さは、上記の限りではない。エピタキシャル層の厚み、抵抗率、埋込み層の表面からの深さ、トランジスタの耐圧等によって、それらは、様々に設定される。さらにここで同一基板上に、縦形ＭＯＳＦＥＴあるいは、トレンチ構造素子分離等を形成する場合には、酸化工程によりトレンチ４の内壁に熱酸化膜を形成するが、ここでは図示しない。
【００１３】
次に図１（ｃ）において、前工程で酸化膜をトレンチ４内壁に形成したときは、トレンチ４底面あるいは側壁すべての酸化膜を異方性、あるいは等方性エッチングにて除去する。さらに、多結晶シリコンを堆積した後、プリデポ工程あるいは、イオン注入工程によって、多結晶シリコン中に不純物を導入する。ＮＰＮトランジスタの場合は、多結晶シリコンにＮ型の不純物を導入するが、ＰＮＰトランジスタのシンカー領域を形成する際には、Ｐ型の不純物を導入する。なお、多結晶シリコンでのシンカー領域の堆積と不純物導入は、それぞれ１回で行っても良いし、それぞれ２回にわけて堆積・不純物導入をおこなってもよい。これらはトレンチ４内に充填される多結晶シリコンの深さや濃度の制御性を考慮し、適宜おこなわれる。もちろん３回以上の多結晶シリコンの堆積、不純物導入を繰り返しても良い。
【００１４】
その後、Ｎ型エピタキシャル成長層３の表面まで多結晶シリコンをエッチングして、トレンチ４内のみに多結晶シリコンを充填した状態にすることにより、多結晶シリコンでのシンカー領域５が形成される。その後、ベース領域６、エミッタ領域７を形成することにより、縦形ＮＰＮバイポーラトランジスタが完成する。ここでは特にコレクタ電極については記していないが、多結晶シリコン・シンカー領域５上に配線コンタクト領域を直接形成してもよいし、多結晶シリコン・シンカー領域５に隣接するようにＮ型エピタキシャル成長層３の表面に高濃度不純物Ｎ＋領域を形成し、多結晶シリコン・シンカー領域５とＮ型エピタキシャル成長層３の表面の高濃度不純物Ｎ＋領域をまたぐように、コンタクト領域を形成してもよい。
【００１５】
以上の実施例で説明したように、コレクタ抵抗を小さくするために通常使われることの多いシンカーと呼ばれる層をトレンチ構造を用いて
形成することにより、コレクタ抵抗を減少させ、かつ素子面積の小さいＮＰＮ型バイポーラ・トランジスタを形成できる。コレクタ抵抗を十分に考慮しつつ、トレンチ４の面積、形状、多結晶シリコンの不純物導入を制御、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【実施例２】
【００１６】
図２は本発明の一実施例の工程順模式的断面図である。図２（ａ）のように、シリコン半導体基板２１、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、Ｎ型の導電型の不純物、例えば砒素を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３、の濃度となるように不純物導入して形成された、Ｎ型の埋込み層領域２２があり、さらにそのうえに、Ｐ型の導電型の不純物、例えばボロンを１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３、の濃度となるように不純物導入して形成された、ＰＮＰバイポーラトランジスタの埋込み層コレクタ領域２３があり、またさらにそのうえに、Ｎ型エピタキシャル成長層２４、例えばガスソースとしてＳｉＨ２Ｃｌ２及びＰＨ３を用いたＮ型の導電型のＣＶＤエピタキシャル成長層が抵抗率２Ω・ｃｍ、膜厚４μｍで形成されている。ここでのガスソース、抵抗率、膜厚は本発明において本質的なものではない。上記の値とは限らない。
【００１７】
次に図２（ｂ）のように、Ｎ型エピタキシャル成長層２４の表面から、Ｐ型不純物例えばボロン不純物導入をイオン注入し、熱工程を経ることによって、表面濃度が１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３、の濃度であり、埋め込み層コレクタ領域２３に接続するＰｗｅｌｌ層領域２５が形成される。
【００１８】
次に図２（ｃ）のように、Ｐｗｅｌｌ層領域２５の表面から、トレンチ２６を埋込み層コレクタ領域２３に達する深さまで形成する。トレンチ幅は０．４μｍ〜３．０μｍ程度で、深さは０．８μｍ〜４．０μｍ程度である。ただしトレンチ幅、トレンチ深さは、上記の限りではない。エピタキシャル層の厚み、抵抗率、埋込み層の表面からの深さ、トランジスタの耐圧等によって、様々に設定される。さらにここで同一基板上に、縦形ＭＯＳＦＥＴあるいは、トレンチ構造素子分離等を形成する場合には、酸化工程によりトレンチ２５の内壁に熱酸化膜を形成するが、ここでは図示しない。
次に図２（ｄ）において、前工程で酸化膜をトレンチ２６内壁に形成したときは、トレンチ２６底面あるいは側壁すべての酸化膜を異方性、あるいは等方性エッチングにて除去する。
【００１９】
さらに、多結晶シリコンを堆積した後、プリデポ工程あるいは、イオン注入工程によって、多結晶シリコン中に不純物を導入する。この場合は、多結晶シリコンにＰ型の不純物を導入する。なお、多結晶シリコン・シンカー領域の堆積と不純物導入は、それぞれ１回で行っても良いし、それぞれ２回にわけて堆積・不純物導入をおこなってもよい。これらはトレンチ内に充填される多結晶シリコンの深さや濃度の制御性を考慮し、適宜おこなわれる。もちろん３回以上の多結晶シリコンの堆積、不純物導入を繰り返しても良い。
【００２０】
その後、Ｐｗｅｌｌ層領域２５のシリコン表面まで多結晶シリコンをエッチングして、トレンチ２６内のみに多結晶シリコンを充填することにより、多結晶シリコン・シンカー領域２７が形成される。その後、ベース領域２８、エミッタ領域２９を形成することにより、縦形ＰＮＰバイポーラトランジスタが完成する。ここでは特にコレクタ電極については記していないが、多結晶シリコンでのシンカー領域２５上に配線コンタクト領域を直接形成してもよいし、多結晶シリコン・シンカー領域２５に隣接するようにＰｗｅｌｌ層領域２４の表面に高濃度不純物Ｐ＋領域を形成し、多結晶シリコン・シンカー領域２５とＰｗｅｌｌ層領域２４の表面の高濃度不純物Ｐ＋領域をまたぐように、コンタクト領域を形成してもよい。
【００２１】
以上の実施例で説明したように、コレクタ抵抗を小さくするために通常使われることの多いシンカーと呼ばれる層をトレンチ構造を用いて形成することにより、コレクタ抵抗を減少させ、かつ素子面積の小さいＮＰＮ型バイポーラ・トランジスタを形成できる。コレクタ抵抗を十分に考慮しつつ、トレンチ４の面積、形状、多結晶シリコンの不純物導入を制御、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【００２２】
以上の実施例は縦形ＮＰＮおよび縦型ＰＮＰバイポーラトランジスタのシンカー領域を例にとって説明したが、これは、縦形ＰＮＰ構造においては、Ｐ基板〜コレクタ間を分離するＮ型の埋込み層と表面電極を接続するためのシンカー形成に用いることもできる。
【実施例３】
【００２３】
図３は本発明の一実施例の工程順模式的断面図である。図３（ａ）のように、シリコン半導体基板３１、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、Ｎ型の導電型の不純物、例えば砒素を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３、の濃度となるように不純物導入して形成された、バイポーラトランジスタの埋込み層ベース領域３２があり、さらにそのうえに、Ｎ型エピタキシャル成長層３、例えばガスソースとしてＳｉＨ２Ｃｌ２及びＰＨ３を用いたＮ型の導電型のＣＶＤエピタキシャル成長層が抵抗率２Ω・ｃｍ、膜厚４μｍで形成されている。ここでのガスソース、抵抗率、膜厚は本発明において本質的なものではない。上記したものとは限らない。
【００２４】
次に図３（ｂ）のように、 Ｎ型エピタキシャル成長層３３の表面から、トレンチ３４を埋込み層ベース領域３２に達する深さまで形成する。トレンチ幅は０．４μｍ〜３．０μｍ程度で、深さは０．８μｍ〜４．０μｍ程度である。ただしトレンチ幅、トレンチ深さは、上記の限りではない。エピタキシャル層の厚み、抵抗率、埋込み層の表面からの深さ、トランジスタの耐圧等によって、様々に設定される。
さらにここで同一基板上に、縦形ＭＯＳＦＥＴあるいは、トレンチ構造素子分離等を形成する場合には、酸化工程によりトレンチ３４の内壁に熱酸化膜を形成するが、ここでは図示しない。
次に図３（ｃ）において、前工程で酸化膜をトレンチ３４内壁に形成したときは、トレンチ３４底面あるいは側壁すべての酸化膜を異方性、あるいは等方性エッチングにて除去する。
【００２５】
さらに、多結晶シリコンを堆積した後、プリデポ工程によって、多結晶シリコン中に不純物を導入する。その後、Ｎ型エピタキシャル成長層３３の表面まで多結晶シリコンをエッチングして、トレンチ３４内にのみ多結晶シリコンを充填することにより、多結晶シリコン・シンカー領域３５が形成される。
【００２６】
その後、コレクタ領域３６、エミッタ領域３７を形成することにより、横型ＰＮＰバイポーラトランジスタが完成する。ここでは特にベース電極については記していないが、多結晶シリコン・シンカー領域３５上に配線コンタクト領域を直接形成してもよいし、多結晶シリコン・シンカー領域３５に隣接するようにＮ型エピタキシャル成長層３３の表面に高濃度不純物Ｎ＋領域を形成し、多結晶シリコン・シンカー領域３５とＮ型エピタキシャル成長層３３の表面の高濃度不純物Ｎ＋領域をまたぐように、コンタクト領域を形成してもよい。
【００２７】
以上の実施例で説明したように、ベース抵抗を小さくするために通常使われることの多いシンカーと呼ばれる層をトレンチ構造を用いて形成することにより、ベース抵抗を減少させ、かつ素子面積の小さい横型ＰＮＰ型バイポーラトランジスタを形成できる。ベース抵抗を十分に考慮しつつ、トレンチ３５の面積、形状、多結晶シリコンの不純物導入を制御、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
また、同一基板上に形成する縦形ＭＯＳＦＥＴにおいて、トレンチおよびゲート電極作製と共通化も可能である。また、素子分離として、デバイス間を分離する際にも使うことができる。
【図面の簡単な説明】
【００２８】
【図１】本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図２】本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図３】本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図４】従来のバイポ−ラトランジスタの製造方法を示した工程順断面図である。
【符号の説明】
【００２９】
１    シリコン半導体基板（Ｐ型基板）
２    埋込み層コレクタ領域
３    Ｎ型エピタキシャル成長層
４    トレンチ
５    多結晶シリコン・シンカー領域
６    ベース領域
７    エミッタ領域
１１    Ｐ型基板
１２    埋込み層
１３    エピタキシャル成長層
１４    高濃度不純物領域
１５    シンカー領域
１６    ベース領域
１７    エミッタ領域
１８    コレクタ電極領域
２１    シリコン半導体基板（Ｐ型基板）
２２    Ｎ型の埋込み層領域
２３    埋込み層コレクタ領域
２４    Ｎ型エピタキシャル成長層
２５    Ｐｗｅｌｌ層領域
２６    トレンチ
２７    多結晶シリコン・シンカー領域
２８    ベース領域
２９    エミッタ領域
３１    シリコン半導体基板（Ｐ型基板）
３２    埋込み層ベース領域
３３    Ｎ型エピタキシャル成長層
３４    トレンチ
３５    多結晶シリコン・シンカー領域
３６    コレクタ領域
３７    エミッタ領域
【図１】
2005142469.tif 000003
【図２】
2005142469.tif 000004
【図３】
2005142469.tif 000005
【図４】
2005142469.tif 000006