(57)【要約】【課題】  端子数の増大に対応しつつ、測定効率を向上させる。【解決手段】  半導体チップ１１、１２にそれぞれ対応して配置された開口部２、３を基板１に設け、プローブ群４ａ〜４ｅ、５ａ〜５ｅは、配置が互いに異なるように基板１に保持するとともに、開口部２、３をそれぞれ介してが斜め下に突き出すように配置する。【選択図】      図１
2005127958.tif 000002
【特許請求の範囲】
【請求項１】
測定対象チップにそれぞれ対応した複数の領域が設けられた基板と、
少なくとも配置の一部が前記領域ごと異なるようにして前記基板に保持されるプローブ群とを備えることを特徴とするプローブカード。
【請求項２】
測定対象チップにそれぞれ対応した第１および第２の領域が設けられた基板と、
前記第１の領域に設けられ、前記測定対象チップの端子群の一部に触針される第１プローブ群と、
前記第２の領域に設けられ、前記測定対象チップの端子群の残りに触針される第２プローブ群とを備えることを特徴とするプローブカード。
【請求項３】
測定対象チップが配列されたウェハを載置するステージと、
前記測定対象チップに設けられた端子群の一部に触針される第１プローブ群と、
前記測定対象チップに設けられた端子群の残りに触針される第２プローブ群と、
前記第１プローブ群および第２プローブ群を第１および第２の領域にそれぞれ保持するプローブカードと、
前記ウェハに形成された第１および第２の測定対象チップに前記第１および第２のプローブ群がそれぞれ同時に触針されるように、前記ステージを駆動する駆動手段と、
同一の測定対象チップについての前記第１および第２のプローブ群による特性測定結果に基づいて、前記測定対象チップの特性検査を行う特性検査手段とを備えることを特徴とする特性検査装置。
【請求項４】
前記特性検査手段は、
前記ウェハに形成された測定対象チップについての前記第１のプローブ群による特性測定結果を記憶する第１の記憶手段と、
前記ウェハに形成された同一の測定対象チップについての前記第２のプローブ群による特性測定結果を記憶する第２の記憶手段と、
前記第１の記憶手段に記憶された特性測定結果および前記第２の記憶手段に記憶された特性測定結果に基づいて、前記測定対象チップの良否判定を行う良否判定手段とを備えることを特徴とする請求項３記載の特性検査装置。
【請求項５】
測定対象チップが配列されたウェハをステージ上に載置するステップと、
配列が互いに異なる第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第１および第２の測定対象チップを搬送するステップと、
前記第１および第２のプローブ群を前記ウェハに形成された第１および第２の測定対象チップにそれぞれ同時に触針させるステップと、
前記第１および第２のプローブ群による前記第１および第２の測定対象チップについての特性測定結果を記憶するステップと、
前記第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第２および第３の測定対象チップを搬送するステップと、
前記第１および第２のプローブ群を前記ウェハに形成された第２および第３の測定対象チップにそれぞれ同時に触針させるステップと、
前記第１および第２のプローブ群による前記第２および第３の測定対象チップについての特性測定結果を記憶するステップと、
前記第１および第２のプローブ群による前記第２の測定対象チップの特性測定結果に基づいて、前記第２の測定対象チップの特性評価を行うステップとを備えることを特徴とする特性検査方法。
【請求項６】
配列が互いに異なる第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第１および第２の測定対象チップを搬送させるステップと、
前記第１および第２のプローブ群を前記ウェハに形成された第１および第２の測定対象チップにそれぞれ同時に触針させるステップと、
前記第１および第２のプローブ群による前記第１および第２の測定対象チップについての特性測定結果を記憶するステップと、
前記第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第２および第３の測定対象チップを搬送させるステップと、
前記第１および第２のプローブ群を前記ウェハに形成された第２および第３の測定対象チップにそれぞれ同時に触針させるステップと、
前記第１および第２のプローブ群による前記第２および第３の測定対象チップについての特性測定結果を記憶するステップと、
前記第１および第２のプローブ群による前記第２の測定対象チップの特性測定結果に基づいて、前記第２の測定対象チップの特性評価を行うステップとをコンピュータに実行させることを特徴とする特性検査プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプローブカード、特性検査装置、特性検査方法および特性検査プログラムに関し、特に、プローブカードに設けられたプローブの配置方法に適用して好適なものである。
【背景技術】
【０００２】
従来のプローブカードでは、１回の触針で１チップ分の検査ができるように、プローブ群を配列したものがある。また、例えば、特許文献１には、測定効率を上げるため、同じ配置のプローブ群を複数セット分並べることにより、１回の触針で複数チップ分の検査ができるようにしたプローブカードが開示されている。
【特許文献１】特開２０００−２１６２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のプローブカードでは、１チップに設けられた端子数が増大し、それらの端子全てに一度に触針させることができない場合には、複数回測定する必要があり、測定効率が劣化するという問題があった。
また、特許文献１に開示された方法についても同様に、複数チップに対応してそれぞれ設けられたプローブ群の配列は各チップに対して同一なので、端子数の増大に対処することが困難であるという問題があった。
【０００４】
そこで、本発明の目的は、端子数の増大に対応しつつ、測定効率を向上させることが可能なプローブカード、特性検査装置、特性検査方法および特性検査プログラムを提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係るプローブカードによれば、測定対象チップにそれぞれ対応した複数の領域が設けられた基板と、少なくとも配置の一部が前記領域ごと異なるようにして前記基板に保持されるプローブ群とを備えることを特徴とする。
これにより、異なる領域に配置されたプローブ群を異なるチップに同時に触針させることを可能としつつ、それらのプローブ群を用いて１チップ分の測定を順次行うことが可能となる。このため、１チップに一度に触針されるプローブ数を減らすことを可能としつつ、１枚のプローブカードを用いて一度に触針可能なプローブ数を容易に増加させることが可能となり、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
【０００６】
また、本発明の一態様に係るプローブカードによれば、測定対象チップにそれぞれ対応した第１および第２の領域が設けられた基板と、前記第１の領域に設けられ、前記測定対象チップの端子群の一部に触針される第１プローブ群と、前記第２の領域に設けられ、前記測定対象チップの端子群の残りに触針される第２プローブ群とを備えることを特徴とする。
【０００７】
これにより、異なる位置に配置された測定対象チップに第１プローブ群および第２プローブ群を同時に触針させることを可能としつつ、第１プローブ群および第２プローブ群を用いて１チップ分の測定を順次行うことが可能となる。このため、１チップに一度に触針されるプローブ数を減らすことを可能としつつ、１枚のプローブカードを用いて一度に触針可能なプローブ数を容易に増加させることが可能となり、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る特性検査装置によれば、測定対象チップが配列されたウェハを載置するステージと、前記測定対象チップに設けられた端子群の一部に触針される第１プローブ群と、前記測定対象チップに設けられた端子群の残りに触針される第２プローブ群と、前記第１プローブ群および第２プローブ群を第１および第２の領域にそれぞれ保持するプローブカードと、前記ウェハに形成された第１および第２の測定対象チップに前記第１および第２のプローブ群がそれぞれ同時に触針されるように、前記ステージを駆動する駆動手段と、同一の測定対象チップについての前記第１および第２のプローブ群による特性測定結果に基づいて、前記測定対象チップの特性検査を行う特性検査手段とを備えることを特徴とする。
【０００９】
これにより、ウェハに形成された第１および第２の測定対象チップに第１および第２のプローブ群を同時に触針させることが可能となるとともに、第１および第２のプローブ群を同一の測定対象チップに順次触針させることで、１チップ分の測定を行うことが可能となる。このため、１枚のプローブカードを用いて一度に触針可能なプローブ数を減少させることなく、１チップに一度に触針されるプローブ数を減らすことができ、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る特性検査装置によれば、前記特性検査手段は、前記ウェハに形成された測定対象チップについての前記第１のプローブ群による特性測定結果を記憶する第１の記憶手段と、前記ウェハに形成された同一の測定対象チップについての前記第２のプローブ群による特性測定結果を記憶する第２の記憶手段と、前記第１の記憶手段に記憶された特性測定結果および前記第２の記憶手段に記憶された特性測定結果に基づいて、前記測定対象チップの良否判定を行う良否判定手段とを備えることを特徴とする。
【００１１】
これにより、ウェハに形成された同一の測定対象チップについて、第１および第２のプローブ群を順次接触させて１チップ分の測定を行った場合においても、第１および第２のプローブ群を用いて測定された特性測定結果を統合して、１チップ分の特性を総合的に判断することが可能となり、測定効率を向上させることを可能としつつ、測定対象チップの良否判定を精度よく行うことが可能となる。
【００１２】
また、本発明の一態様に係る特性検査方法によれば、測定対象チップが配列されたウェハをステージ上に載置するステップと、配列が互いに異なる第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第１および第２の測定対象チップを搬送するステップと、前記第１および第２のプローブ群を前記ウェハに形成された第１および第２の測定対象チップにそれぞれ同時に触針させるステップと、前記第１および第２のプローブ群による前記第１および第２の測定対象チップについての特性測定結果を記憶するステップと、前記第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第２および第３の測定対象チップを搬送するステップと、前記第１および第２のプローブ群を前記ウェハに形成された第２および第３の測定対象チップにそれぞれ同時に触針させるステップと、前記第１および第２のプローブ群による前記第２および第３の測定対象チップについての特性測定結果を記憶するステップと、前記第１および第２のプローブ群による前記第２の測定対象チップの特性測定結果に基づいて、前記第２の測定対象チップの特性評価を行うステップとを備えることを特徴とする。
【００１３】
これにより、第２のプローブ群を用いて第２の測定対象チップの一部の領域の測定を行うことを可能としつつ、第１のプローブ群を用いて第１の測定対象チップの一部の領域の測定を行うことが可能となるとともに、第１のプローブ群を用いて第２の測定対象チップの残りの領域の測定を行うことを可能としつつ、第２のプローブ群を用いて第３の測定対象チップの一部の領域の測定を行うことが可能となる。このため、１枚のプローブカードを用いて一度に触針可能なプローブ数を減少させることなく、１チップに一度に触針されるプローブ数を減らすことができ、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る特性検査プログラムによれば、配列が互いに異なる第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第１および第２の測定対象チップを搬送させるステップと、前記第１および第２のプローブ群を前記ウェハに形成された第１および第２の測定対象チップにそれぞれ同時に触針させるステップと、前記第１および第２のプローブ群による前記第１および第２の測定対象チップについての特性測定結果を記憶するステップと、前記第１および第２のプローブ群が設けられたプローブカード下に、前記ウェハに形成された第２および第３の測定対象チップを搬送させるステップと、前記第１および第２のプローブ群を前記ウェハに形成された第２および第３の測定対象チップにそれぞれ同時に触針させるステップと、前記第１および第２のプローブ群による前記第２および第３の測定対象チップについての特性測定結果を記憶するステップと、前記第１および第２のプローブ群による前記第２の測定対象チップの特性測定結果に基づいて、前記第２の測定対象チップの特性評価を行うステップとをコンピュータに実行させることを特徴とする。
【００１５】
これにより、特性検査プログラムを実行することで、１チップに一度に触針されるプローブ数を減らすことを可能としつつ、１枚のプローブカードを用いて一度に触針可能なプローブ数を容易に増加させることが可能となるとともに、第１および第２のプローブ群を用いて測定された特性測定結果を統合して１チップの特性を総合的に判断することが可能となり、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係るプローブカードおよび特性検査方法について図面を参照しながら説明する。
図１（ａ）は、本発明の一実施形態に係るプローブカードの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図、図２は、本発明の一実施形態に係る特性検査装置の概略構成を示す図である。
【００１７】
図１および図２において、測定対象となる半導体チップ１１、１２には、パット電極１３ａ〜１３ｊ、１４ａ〜１４ｊがそれぞれ形成されている。なお、半導体チップ１１、１２はウェハから切り出す前の状態で特性検査を行うことができる。
一方、プローブカードには、プローブ群４ａ〜４ｅ、５ａ〜５ｅを保持する基板１が設けられている。そして、基板１には、半導体チップ１１、１２にそれぞれ対応して配置された開口部２、３が設けられ、開口部２、３をそれぞれ介してプローブ群４ａ〜４ｅ、５ａ〜５ｅが斜め下に突き出すように配置されている。
【００１８】
ここで、プローブ群４ａ〜４ｅ、５ａ〜５ｅは、配置が互いに異なるように開口部２、３にそれぞれ設けることができる。例えば、プローブ４ａ〜４ｅは、半導体チップ１１のパット電極１３ａ、１３ｃ、１３ｅ、１３ｇ、１３ｉに同時に触針可能になるように配置し、プローブ５ａ〜５ｅは、半導体チップ１２のパット電極１４ｂ、１４ｄ、１４ｆ、１４ｈ、１４ｊに同時に触針可能になるように配置することができる。
【００１９】
また、基板１には、ＬＳＩテスタ２１に接続される信号ランド７が設けられている。そして、基板１に保持されたプローブ群４ａ〜４ｅ、５ａ〜５ｅは配線６を介して信号ランド７に接続されている。
また、ＬＳＩテスタ２１には、半導体チップ１１、１２が形成されたウェハを載置するステージ８が設けられるとともに、プローブカードに試験信号を出力する試験信号出力部２２、半導体チップ１１、１２の測定結果を記憶する測定結果記憶部２３、半導体チップ１１、１２の測定結果に基づいて半導体チップ１１、１２の良否判定を行う良否判定部２４、半導体チップ１１、１２がプローブ群４ａ〜４ｅ、５ａ〜５ｅにてそれぞれ順次触針可能となるようにステージ８の駆動制御を行う駆動制御部２５、駆動制御部２５による制御に従ってステージ８を駆動する駆動部２６が設けられている。
【００２０】
ここで、測定結果記憶部２３には、プローブ群４ａ〜４ｅによる半導体チップ１１、１２の測定結果を記憶する第１レジスタ２３ａおよびプローブ群５ａ〜５ｅによる半導体チップ１１、１２の測定結果を記憶する第２レジスタ２３ｂが設けられている。
そして、例えば、半導体チップ１１の測定を行う場合、駆動部２６にてステージ８を駆動することにより、半導体チップ１１、１２を開口部２、３下にそれぞれ搬送する。そして、プローブ群４ａ〜４ｅを半導体チップ１１の一部のパット電極１３ａ、１３ｃ、１３ｅ、１３ｇ、１３ｉにそれぞれ同時に触針させるとともに、プローブ５ａ〜５ｅを半導体チップ１２の一部のパット電極１４ｂ、１４ｄ、１４ｆ、１４ｈ、１４ｊにそれぞれ同時に触針させる。
【００２１】
そして、試験信号出力部２２を介してプローブ群４ａ〜４ｅ、５ａ〜５ｅに試験信号をそれぞれ送出し、半導体チップ１１、１２から出力された信号をプローブ群４ａ〜４ｅ、５ａ〜５ｅにてそれぞれ検出してＬＳＩテスタ２１に取り込ませる。そして、プローブ群４ａ〜４ｅにて検出された半導体チップ１１からの出力信号を第１レジスタ２３ａに記憶するとともに、プローブ群５ａ〜５ｅにて検出された半導体チップ１２からの出力信号を第２レジスタ２３ｂに記憶する。
【００２２】
そして、プローブ群４ａ〜４ｅ、５ａ〜５ｅにてそれぞれ検出された半導体チップ１１、１２からの出力信号がＬＳＩテスタ２１に取り込まれると、駆動部２６にてステージ８を駆動することにより、半導体チップ１１を開口部３下に搬送する。そして、プローブ群５ａ〜５ｅを半導体チップ１１の残りのパット電極１３ｂ、１３ｄ、１３ｆ、１３ｈ、１３ｊにそれぞれ同時に触針させる。
【００２３】
そして、試験信号出力部２２を介してプローブ群５ａ〜５ｅに試験信号を送出し、半導体チップ１１から出力された信号をプローブ群５ａ〜５ｅにて検出してＬＳＩテスタ２１に取り込ませる。そして、プローブ群５ａ〜５ｅにて検出された半導体チップ１１からの出力信号を第２レジスタ２３ｂに記憶する。
そして、第１レジスタ２３ａおよび第２レジスタ２３ｂにそれぞれ記憶された半導体チップ１１の測定データを良否判定部２４に送り、それらの測定データを良否判定部２４にて統合して、それらの測定データを総合的に評価することにより、半導体チップ１１の良否判定を行うことができる。
【００２４】
ここで、配置が互いに異なるようにプローブ群４ａ〜４ｅ、５ａ〜５ｅを基板１にそれぞれ設けることにより、半導体チップ１１、１２にプローブ群４ａ〜４ｅ、５ａ〜５ｅをそれぞれ同時に触針させることが可能となるとともに、プローブ群４ａ〜４ｅ、５ａ〜５ｅを同一の半導体チップ１１に順次触針させることで、１チップ分の測定を行うことが可能となる。
【００２５】
このため、１枚のプローブカードを用いて一度に触針可能なプローブ数を減少させることなく、１チップに一度に触針されるプローブ数を減らすことができ、１チップに設けられた端子の個数が増大に対応しつつ、測定効率を向上させることが可能となる。
図３は、本発明の一実施形態に係る半導体チップの特性検査方法を示す平面図である。
図３において、ウェハには半導体チップ３１、４１、５１、６１が並べて配置され、半導体チップ３１、４１、５１、６１にはパット電極３２、４２、５２、６２がそれぞれ設けられているものとする。
【００２６】
そして、半導体チップ３１、４１、５１、６１の測定を行う場合、駆動部２６にてステージ８を駆動することにより、図３（ａ）に示すように、半導体チップ３１を図１の開口部２下に搬送する。そして、プローブ群４ａ〜４ｅを半導体チップ３１の一部のパット電極３２に触針させる。
そして、試験信号出力部２２を介してプローブ群４ａ〜４ｅに試験信号をそれぞれ送出し、半導体チップ３１から出力された信号をプローブ群４ａ〜４ｅにて検出してＬＳＩテスタ２１に取り込ませる。そして、プローブ群４ａ〜４ｅにて検出された半導体チップ１１からの出力信号を第１レジスタ２３ａに記憶する。
【００２７】
そして、プローブ群４ａ〜４ｅにて検出された半導体チップ３１からの出力信号がＬＳＩテスタ２１に取り込まれると、駆動部２６にてステージ８を駆動することにより、図３（ｂ）に示すように、半導体チップ４１、３１を開口部２、３下にそれぞれ搬送する。そして、プローブ群４ａ〜４ｅを半導体チップ４１の一部のパット電極４２にそれぞれ同時に触針させるとともに、プローブ群５ａ〜５ｅを半導体チップ３１の残りのパット電極３２にそれぞれ同時に触針させる。
【００２８】
そして、試験信号出力部２２を介してプローブ群４ａ〜４ｅ、５ａ〜５ｅに試験信号をそれぞれ送出し、半導体チップ３１、４１から出力された信号をプローブ群５ａ〜５ｅ、４ａ〜４ｅにてそれぞれ検出してＬＳＩテスタ２１に取り込ませる。そして、プローブ群４ａ〜４ｅにて検出された半導体チップ４１からの出力信号を第１レジスタ２３ａに記憶するとともに、プローブ群５ａ〜５ｅにて検出された半導体チップ３１からの出力信号を第２レジスタ２３ｂに記憶する。
【００２９】
そして、プローブ群４ａ〜４ｅ、５ａ〜５ｅにてそれぞれ検出された半導体チップ４１、３１からの出力信号がＬＳＩテスタ２１に取り込まれると、駆動部２６にてステージ８を駆動することにより、図３（ｃ）に示すように、半導体チップ５１、４１を開口部２、３下にそれぞれ搬送する。そして、プローブ群４ａ〜４ｅを半導体チップ５１の一部のパット電極５２にそれぞれ同時に触針させるとともに、プローブ群５ａ〜５ｅを半導体チップ４１の残りのパット電極４２にそれぞれ同時に触針させる。
【００３０】
そして、試験信号出力部２２を介してプローブ群４ａ〜４ｅ、５ａ〜５ｅに試験信号をそれぞれ送出し、半導体チップ４１、５１から出力された信号をプローブ群５ａ〜５ｅ、４ａ〜４ｅにてそれぞれ検出してＬＳＩテスタ２１に取り込ませる。そして、プローブ群４ａ〜４ｅにて検出された半導体チップ５１からの出力信号を第１レジスタ２３ａに記憶するとともに、プローブ群５ａ〜５ｅにて検出された半導体チップ４１からの出力信号を第２レジスタ２３ｂに記憶する。
【００３１】
以下同様にして、ウェハに形成された全ての半導体チップ３１、４１、５１、６１の測定が終了すると、第１レジスタ２３ａおよび第２レジスタ２３ｂにそれぞれ記憶された半導体チップ３１、４１、５１、６１の測定データを良否判定部２４に送り、それらの測定データを良否判定部２４にて統合して、それらの測定データを総合的に評価することにより、半導体チップ３１、４１、５１、６１の良否判定を行うことができる。
【００３２】
なお、上述した実施形態では、２セット分のプローブ群４ａ〜４ｅ、５ａ〜５ｅを２個の半導体チップ１１、１２に対応して基板１に設ける方法について説明したが、配置が互いに異なる３セット分以上のプローブ群を３個以上の半導体チップに対応して１枚の基板に設けるようにしてもよい。
また、上述した実施形態では、配置が互いに異なるようにして２セット分のプローブ群４ａ〜４ｅ、５ａ〜５ｅを２個の半導体チップ１１、１２に対応して基板１に設ける方法について説明したが、プローブ群４ａ〜４ｅ、５ａ〜５ｅの配置には重複する部分があってもよい。例えば、半導体チップ１１、１２の特性評価を行うためには、例えば、半導体チップ１１、１２の電源電極を介して電圧を供給する必要があるため、半導体チップ１１、１２の特性評価を行うために必要不可欠な端子については、その端子に対応するプローブを各プローブ群４ａ〜４ｅ、５ａ〜５ｅの中に重複して設けるようにしてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係るプローブカードの概略構成を示す図。
【図２】本発明の一実施形態に係る特性検査装置の概略構成を示す図。
【図３】本発明の一実施形態に係る半導体チップの特性検査方法を示す平面図。
【符号の説明】
【００３４】
１  基板、２、３  開口部、４ａ〜４ｅ、５ａ〜５ｅ  プローブ、６  配線、７  信号ランド、８  ステージ、１１、１２、３１、４１、５１、６１  半導体チップ、１３ａ〜１３ｊ、１４ａ〜１４ｊ、３２、４２、５２、６２  パット電極、２１  ＬＳＩテスタ、２２  試験信号出力部、２３  測定結果記憶部、２３ａ  第１レジスタ、２３ｂ  第２レジスタ、２４  良否判定部、２５  駆動制御部、２６  駆動部
【図１】
2005127958.tif 000003
【図２】
2005127958.tif 000004
【図３】
2005127958.tif 000005