(57)【要約】【課題】  従来の正極の電源側にＰ型ＭＯＳＦＥＴ、負極の電源側にＮ型ＭＯＳＦＥＴを用いて構成する相補型回路は負論理回路には適しているが、正論理回路を構成する場合には余分な反転回路を必要として素子の利用効率が悪かった。また、必ず駆動能力の弱いＰ型ＭＯＳＦＥＴを必要とした。【解決手段】  ＳＯＩプロセスでゲートとボディを接続したＮ型ＭＯＳＦＥＴを正極電源側の構成素子として用いる。この結果、正論理回路も無駄ない素子数で構成でき、コンパクトで、低コスト、低消費電力の論理回路が得られる。また、駆動能力の高いＮ型ＭＯＳＦＥＴによる回路が得られる。【選択図】      図１
2005268277.tif 000002
【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ基板を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続し、ドレイン電極を正極性の電源側に接続したＮ型導電性の絶縁ゲート電界効果型トランジスタを少なくとも１個を含むことを特徴とする相補型正論理回路。
【請求項２】
請求項１記載のゲート電極とボディ電極を互いに接続した絶縁ゲート電界効果型トランジスタはオン時においてはデブレション状態に、オフ時にはエンファンス状態になるようにスレッショルド電圧を設定したことを特徴とする相補型正論理回路。    
【請求項３】
シリコン・オン・インシュレータ基板を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続し、ドレイン電極を正極性の電源側に接続したＮ型導電性の絶縁ゲート電界効果型トランジスタを少なくとも１個と、
ゲート電極とボディ電極を互いに接続し、ドレイン電極を負極性の電源側に接続したＰ型導電性の絶縁ゲート電界効果型トランジスタを少なくとも１個とを含むことを特徴とする相補型正論理回路。
【請求項４】
シリコン・オン・インシュレータ基板を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続し、ドレイン電極を正極性の電源側に接続したＮ型導電性の絶縁ゲート電界効果型トランジスタと、
ソース電極を負極性の電源側に接続したＮ型導電性の絶縁ゲート電界効果型トランジスタとからなることを特徴とする相補型正論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコン・オン・インシュレータ（以下ＳＯＩと略す）基板で絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路において、集積度や回路構成の柔軟性を高める為の回路構成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は微細化、高速化、大規模回路化、低電圧化が進んでいる。そのなかでＳＯＩを用いた集積回路が低寄生静電容量、低スレッショルド電圧の特徴を持ち、高速化、低電圧動作、低消費電流を達成しやすいデバイスとして注目を浴びている。一方、ＳＯＩは基板に二酸化珪素（ＳｉＯ２）の絶縁膜を形成する工程が必要である為、コストアップの要因となって、前述の特徴を持ちながら従来のシリコン基板の集積回路ほど採用されていないのが現状である。
【０００３】
また、大規模のデジタル回路を含むＭＯＳ集積回路においては消費電流を押さえる為にＰ型ＭＯＳＦＥＴを正極性電源側の回路素子に、Ｎ型ＭＯＳＦＥＴを負極性電源側の回路素子として用い相補型（ＣＭＯＳ）回路を構成するのが一般的である。
【０００４】
以下に従来の代表的な相補型の回路構成について説明する。例えば図５はＰ型ＭＯＳＦＥＴ５５３とＮ型ＭＯＳＦＥＴ５５４による第１のインバータ回路（反転回路）とＰ型ＭＯＳＦＥＴ５５５とＮ型ＭＯＳＦＥＴ５５６による第２のインバータ回路によって正転回路を構成している。
【０００５】
図６はＰ型ＭＯＳＦＥＴ６６５とＰ型ＭＯＳＦＥＴ６６６を並列接続とし、またＮ型ＭＯＳＦＥＴ６６４とＮ型ＭＯＳＦＥＴ６６３を直列接続で組み合わせて用いることによりＮＡＮＤ回路（非論理積回路）６６０を構成している。また、Ｐ型ＭＯＳＦＥＴ６５５とＮ型ＭＯＳＦＥＴ６５６によってインバータ回路６５０を構成している。ＮＡＮＤ回路６６０とインバータ回路６５０によってＡＮＤ回路（論理積回路）を構成している。
【０００６】
以上のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いた相補型回路構成はシリコン基板あるいはＳＯＩを用いたＭＯＳ集積回路のデジタル回路（論理回路）では広く、一般に用いられている基本的な手法である。
【０００７】
なお、図５や図６に示す従来の一般的なＰ型ＭＯＳＦＥＴを正極性電源側の回路素子に、Ｎ型ＭＯＳＦＥＴを負極性電源側の回路素子として用い、相補型（ＣＭＯＳ）回路を構成する手法についての参考資料としては非特許文献１がある。
【０００８】
図７はＳＯＩを用いたＭＯＳ集積回路において、ゲートとボディを接続して、ボディ電位によるバックゲートバテアス効果によりスレッショルド電圧を変化させる手法である。図７においてＰ型ＭＯＳＦＥＴ７０３のゲートとボディは接続されている。Ｐ型ＭＯＳＦＥＴ７０３のソース電極は正極性の電源＋ＶDDに接続されている。Ｎ型ＭＯＳＦＥＴ７０４のゲートとボディは接続されている。Ｎ型ＭＯＳＦＥＴ７０４のソース電極は負極性の電源−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ７０３とＮ型ＭＯＳＦＥＴ７０４のゲート電極は互いに接続され入力端子７０１となり、またドレイン電極も互いに接続され出力端子７０２となっている。以上からＣＭＯＳインバータ回路が構成されている。このインバータ回路は入力端子７０１の信号電位によってＰ型ＭＯＳＦＥＴ７０３とＮ型ＭＯＳＦＥＴ７０４のスレッショルド電圧が変化するのでより低電圧での動作が可能となる回路構成である。
【０００９】
なお、図７に示すようなボディとゲートを接続してバックゲートバイアス効果によりスレッショルドを可変とする回路方式については非特許文献２がある。
【００１０】
【非特許文献１】Ｒ．Ｊａｃｏｂ  Ｂａｋｅｒ他著  「ＣＭＯＳ」  ＩＥＥＥ  ＰＲＥＳＳ社出版      ｐ．２３１−２３２
【００１１】
【非特許文献２】「Ａｃｔｉｖｅ  Ｂｏｄｙ−Ｂｉａｓ  ＳＯＩ−ＣＭＯＳ  Ｄｒｉｖｅｒ        Ｃｉｒｃｕｉｔｓ」  １９９７  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ      Ｃｉｒｃｕｉｔｓ  Ｄｉｇｉｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ      Ｐａｐｅｒｓ  ｐ．２９−３０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の相補型回路構成では以下に述べる問題点を有していた。図５や図６のようにＰ型ＭＯＳＦＥＴを正極性電源側の回路素子に、Ｎ型ＭＯＳＦＥＴを負極性電源側の回路素子として用い相補型（ＣＭＯＳ）回路を構成する場合には入力信号と出力信号の正負は逆になるので負論理の回路となる。したがって負論理の回路を構成する場合には問題はないが、正論理の回路を構成する場合にはそのままでは構成することができず、一度負論理で構成し、反転回路を付加することにより正論理回路を実現する手法をとる。したがって正論理の回路を構成する場合は余分な回路素子を必要として集積度が低下する。また素子数が多くなる分、寄生静電容量が増加するので動作時の消費電力が増加するという問題がある。
【００１３】
また、相補型回路を構成する際にＰ型ＭＯＳＦＥＴを正極性電源側の回路素子に、Ｎ型ＭＯＳＦＥＴを負極性電源側の回路素子として用いており、キャリアとして移動度の相対的に低いホールを用いるＰ型ＭＯＳＦＥＴを必ず使用するので、駆動能力が低下するという問題や、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴをほぼ同数用意し、使い分ける必要の為、配線層のみによる設計途中の回路変更に容易には対応し難いという問題があった。
【００１４】
実際の従来例として図５ではＰ型ＭＯＳＦＥＴ５５３とＮ型ＭＯＳＦＥＴ５５４による第１のインバータ回路（反転回路）の出力をＰ型ＭＯＳＦＥＴ５５５とＮ型ＭＯＳＦＥＴ５５６による第２のインバータ回路によって、再度、反転することにより正転回路を実現している。このとき正転回路はＭＯＳＦＥＴ４個からの構成となり、反転回路がＭＯＳＦＥＴ２個で構成できるのに対して素子の使用効率が悪化している。
【００１５】
また、図６ではＰ型ＭＯＳＦＥＴ６６５、６６６とＮ型ＭＯＳＦＥＴ６６３、６６４によるＮＡＮＤ回路（非論理積回路）を構成し、Ｐ型ＭＯＳＦＥＴ６５５とＮ型ＭＯＳＦＥＴ６５６によるインバータ回路によってＡＮＤ回路（論理積回路）を構成しており、ＡＮＤ回路はＮＡＮＤ回路を構成する場合に較べてＭＯＳＦＥＴ２個、余分の素子を必要としている。
【００１６】
図７は前述したようにＳＯＩを用いたＭＯＳ集積回路において、ゲートとボディを接続して、ボディ電位によるバックゲートバテアス効果によりスレッショルド電圧を変化させる手法であるが、図７においてＰ型ＭＯＳＦＥＴ７０３のソース電極はＰ型拡散層であり、ボディはＮ型拡散層であるので図８のＰ型シリコン８１３とＮ型シリコン８２３による寄生ダイオードが形成される。また、図７においてＮ型ＭＯＳＦＥＴ７０４のソース電極はＮ型拡散層であり、ボディはＰ型拡散層であるので図８のＮ型シリコン８２４とＰ型シリコン８１４による寄生ダイオードが形成される。図７のＰ型ＭＯＳＦＥＴ７０３のゲート電極とＮ型ＭＯＳＦＥＴ７０４のゲート電極は入力端子７０１を介在して互いに接続されているので図８のように正極性電源＋ＶDDと負極性電源−ＶSSの間に２個の寄生ダイオード（８１３、８２３）（８１４、８２４）を介した回路が入力信号線８０１を経由して構成されてしまう。前記ダイオードは正極性電源＋ＶDDと負極性電源−ＶSSに関して順方向接続となるので余程低い電源電圧でないかぎり短絡電流が流れてしまうという問題があった。
【００１７】
そこで、本発明は静止時にはリーク電流（漏洩電流）のない相補型の正論理回路を負論理回路と同数の素子数で構成し、コンパクトで低消費電流かつ低コストの集積回路を提供することを目的とする。
【００１８】
また、本発明はＮ型ＭＯＳＦＥＴのみでの相補型回路を構成することもできて、駆動能力や高速性の向上や、配線層のみでの回路変更を容易にし、途中での設計変更や複数機種の設計の対応を容易にすることを目的とする。
【００１９】
また、本発明はＳＯＩで前記コンパクト、低コストの特長をもたらすことにより、従来いわれているＳＯＩのコスト上昇を相殺し、ＳＯＩの採用を容易にすることにより、本来ＳＯＩが特徴とする低寄生静電容量、低スレッショルド電圧、高速化、低電圧動作、低消費電流の特性をもった集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の相補型正論理回路は埋め込み酸化膜層を有するＳＯＩ基板を用いた半導体集積回路装置において、ゲート電極とボディ電極を互いに接続し、ドレイン電極を正極性の電源側に接続したＮ型ＭＯＳＦＥＴを少なくとも１個と、ゲート電極とボディ電極を互いに接続し、ドレイン電極を負極性の電源側に接続したＰ型ＭＯＳＦＥＴを少なくとも１個とを含む論理回路を有し、前記ゲート電極とボディ電極を互いに接続したそれぞれのＭＯＳＦＥＴはバックゲートバイアス効果によりオン時にはデプレション状態になり、オフ時にはエンファンス状態の正のスレッショルド電圧になるようにスレッショルド電圧を設定したことを特徴とする。
【００２１】
上記の構成によれば、高電位（Ｈｉｇｈ）でオン（ＯＮ）するＮ型ＭＯＳＦＥＴを正極性の電源側の構成素子として用い、低電位（Ｌｏｗ）でオンするＰ型ＭＯＳＦＥＴを負極性の電源側の構成素子として用いているので、直ちに正論理の回路が構成でき、反転回路等の余分な回路を必要とせず、コンパクトな回路が構成できる。また、ゲートとボディ電極を接続しているのでＮ型ＭＯＳＦＥＴもＰ型ＭＯＳＦＥＴも共にオンするときにはスレッショルド電圧は低下し、デプレション状態となり、オフ（ＯＦＦ）するときはスレッショルド電圧が高くなってエンファンス状態となるので、電源電位を正確に伝え、かつリーク電流が流れない。また、ボディを介在する寄生ダイオードも正極性の電源側にはＮ型ＭＯＳＦＥＴ、負極性の電源側にはＰ型ＭＯＳＦＥＴを用いており、ゲート、ボディ間を接続しても寄生ダイオードは逆方向となるので寄生ダイオードによる短絡電流も流れない。以上から余分の回路を不要とし、かつ電源電位を正確に伝え、かつリーク電流が流れない相補型の正論理回路が実現するという効果がある。
【００２２】
また、本発明の相補型正論理回路はＳＯＩ基板を用いた半導体集積回路装置において、ゲート電極とボディ電極を互いに接続し、ドレイン電極を正極性の電源側に接続したＮ型ＭＯＳＦＥＴと、ソース電極を負極性の電源側に接続したＮ型ＭＯＳＦＥＴとからなることを特徴とする。
【００２３】
上記の構成によれば、正極性の電源側に高電位でオンするＮ型ＭＯＳＦＥＴを正極性の電源側の構成素子として用いており、かつゲート電極とボディ電極を接続しているのでＮ型ＭＯＳＦＥＴはオンするときにはスレッショルド電圧は低く、オフするときはスレッショルド電圧が高くなり、正極性電源電位を正確に伝え、かつリーク電流が流れない。また負極性の電源側にはＮ型ＭＯＳＦＥＴを用いているので負極性電源電位を正確に伝え、かつリーク電流が流れない。したがって相補型回路をＮ型ＭＯＳＦＥＴのみで構成できる。これにより、信号の変化が高電位でも低電位でも、どちらの場合もキャリア移動度の高いＮ型ＭＯＳＦＥＴを必ず用いるので駆動能力が高く、応答も早い回路が相補型で構成できるという効果がある。また、すべてＮ型ＭＯＳＦＥＴのみであるので配線層による回路変更の際には機能変更の自由度が高く、かつ短納期で変更しやすいという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００２５】
図１は本発明の第１の実施例を示す回路図である。図１はＳＯＩ基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図１において、１３はＮ型ＭＯＳＦＥＴ、１４はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のドレイン電極は正極の電源端子である＋ＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ１４のドレイン電極は負極の電源端子である−ＶSSに接続されている。Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１４のゲート電極は互いに接続され、入力端子１１に接続されている。またＮ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１４のソース電極は互いに接続されていて、出力端子１２に接続されている。さて、前述したようにＭＯＳＦＥＴはＳＯＩ上に形成されていてボディは電位的に独立している。図１ではＮ型ＭＯＳＦＥＴ１３のゲート電極とボディ電極は接続されている。また、Ｐ型ＭＯＳＦＥＴ１４のゲート電極とボディ電極は接続されている。
【００２６】
なお、以上の接続関連の説明で通常のＣＭＯＳ回路におけるＰ型ＭＯＳＦＥＴと正極性電源、あるいはＮ型ＭＯＳＦＥＴと負極性電源との接続の際のソース電極、ドレイン電極との関係から、前記接続の際のソース電極とドレイン電極の名称に違和感が生じるかも知れないが、図１において正極性電源側にＮ型ＭＯＳＦＥＴを用い、負極性電源側にＰ型ＭＯＳＦＥＴを用いている為、通常のＣＭＯＳ回路とはソース、ドレインの関係が逆になっている為である。
【００２７】
また、図１において前述したようにＮ型ＭＯＳＦＥＴ１３はＳＯＩ上に形成され、電位的に独立したボディ電極がゲート電極に接続されている。したがって、ゲート電位によってボディ電位が変化するが、ボディがどの電位をとるかによってＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。これはバックゲートバイアス効果とよばれている。このバックゲートバイアス効果によるスレッショルド電圧の変化分は以下のように近似的に表される。
【００２８】
ΔＶTH＝{（２εsiεo・ｑ・ＮSUB）1/2／Ｃo}・｛(２Φf＋Ｖ)1/2−(２Φf)1/2｝
ここで、εsi  はシリコンの比誘電率、εoは真空の誘電率、ｑは電子の電荷量、  ＮSUBはボディの不純物濃度、Ｃoは単位面積当たりのゲート容量、Ｖは電源電圧、Φfはボディの不純物濃度によってインストリックなシリコンとの間に生じるフェルミ電位である。
【００２９】
Ｎ型ＭＯＳＦＥＴ１３のスレッショルド電圧は低めに設定されており、ゲート電位が負極性電源電位−ＶSSの場合にはオフするが、正極性電源電位＋ＶDDの場合には単にオンするのみならずバックゲートバイアス効果により、スレッショルド電圧はデブレション状態となるように設定してある。
【００３０】
また、Ｐ型ＭＯＳＦＥＴ１４もゲート電極とボディ電極は接続されていて、かつスレッショルド電圧は低めに設定されており、ゲート電位が正極性電源電位＋ＶDDの場合にはオフするが、負極性電源電位−ＶSSの場合には単にオンするのみならずバックゲートバイアス効果により、スレッショルド電圧はデブレション状態となるように設定してある。
【００３１】
さて、図１において、Ｎ型ＭＯＳＦＥＴ１３は入力端子１１の電位が高電位となるとオンし、正極性電源＋ＶDDを出力端子１２に流れ込ませる。本来であればＭＯＳＦＥＴ１３はＮ型であるので正極性電源電位＋ＶDDはＮ型ＭＯＳＦＥＴ１３のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにＮ型ＭＯＳＦＥＴ１３はこの場合バックゲートバイアス効果により、デプレション状態となるので正極性電源電位＋ＶDDは出力端子１２に流れ込む。このときＰ型ＭＯＳＦＥＴ１４はゲート電位が高電位であるのでオフしている。
【００３２】
また、Ｐ型ＭＯＳＦＥＴ１４は入力端子１１の電位が低電位となるとオンし、負極性電源−ＶSSを出力端子１２に流れ込ませる。本来であればＭＯＳＦＥＴ１４はＰ型であるので負極性電源電位−ＶSSはＰ型ＭＯＳＦＥＴ１４のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにＰ型ＭＯＳＦＥＴ１４はこの場合バックゲートバイアス効果により、デプレション状態となるので負極性電源電位−ＶSSは出力端子１２に流れ込む。このときＮ型ＭＯＳＦＥＴ１３はゲート電位が低電位であるのでオフしている。この結果、入力端子１１の入力信号が高電位の場合には出力端子１２の出力信号が高電位＋ＶDDであり、入力端子１１の入力信号が低電位の場合には出力端子１２の出力信号が低電位−ＶSSであって、かつ静止状態においてはＭＯＳＦＥＴ１３、１４の間には短絡電流は流れない。以上がＭＯＳＦＥＴ２個で実現している。以上より、相補型の正転回路が最少のトランジスタ数で構成できている。
【実施例２】
【００３３】
図２は本発明の第２の実施例を示す回路図である。図２は図１と同様にＳＯＩ基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図２において、２３、２５はＮ型ＭＯＳＦＥＴ、２４、２６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２３のドレイン電極は正極の電源端子である＋ＶDDに接続されている。また、Ｎ型ＭＯＳＦＥＴ２３のソース電極はＮ型ＭＯＳＦＥＴ２５のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ２５のソース電極は出力端子２２に接続されている。Ｐ型ＭＯＳＦＥＴ２４と２６のドレイン電極は共に負極の電源端子である−ＶSSに接続されている。また、Ｐ型ＭＯＳＦＥＴ２４と２６のソース電極は互いに接続され、共に出力端子２２に接続されている。Ｎ型ＭＯＳＦＥＴ２３のゲート電極とボディ電極は接続されている。Ｎ型ＭＯＳＦＥＴ２５のゲート電極とボディ電極は接続されている。Ｐ型ＭＯＳＦＥＴ２４のゲート電極とボディ電極は接続されている。Ｐ型ＭＯＳＦＥＴ２６のゲート電極とボディ電極は接続されている。Ｎ型ＭＯＳＦＥＴ２３のゲート電極とＰ型ＭＯＳＦＥＴ２６のゲート電極はともに第１入力端子２１に接続されている。Ｎ型ＭＯＳＦＥＴ２５のゲート電極とＰ型ＭＯＳＦＥＴ２４のゲート電極はともに第２入力端子２０に接続されている。
【００３４】
さてＮ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２５は直列に接続されているので第１入力端子２１の信号Ａと第２入力端子２０の信号Ｂとがともに高電位であると、出力端子２２に正極性電源電位＋ＶDDが出力される。なお、ＭＯＳＦＥＴ２３と２５がともにＮ型ＭＯＳＦＥＴにも関わらず出力が正極性電源電位＋ＶDDになるのはＭＯＳＦＥＴ２３と２５がともにゲート電極とボディ電極が接続され、オン時にはスレッショルド電圧が低下し、デプレション状態となるからである。このときＰ型ＭＯＳＦＥＴ２４と２６はゲート電位が高電位である為、ともにオフしている。
【００３５】
第１入力端子２１の信号Ａもしくは第２入力端子２０の信号Ｂのどちらかが低電位であると、Ｎ型ＭＯＳＦＥＴ２３もしくはＮ型ＭＯＳＦＥＴ２５のどちらかがオフする。このときＰ型ＭＯＳＦＥＴ２６もしくはＰ型ＭＯＳＦＥＴ２４のどちらかがオンして出力端子を低電位−ＶSSにする。なお、ＭＯＳＦＥＴ２６と２４がともにＰ型ＭＯＳＦＥＴにも関わらず出力が負極性電源電位−ＶSSになるのはＭＯＳＦＥＴ２６と２４がともにゲート電極とボディ電極が接続され、オン時にはスレッショルド電圧が低下し、デプレション状態となるからである。以上より第１入力端子２１の信号Ａと第２入力端子２０の信号ＢによるＡＮＤ回路（論理積回路）となっていることが解る。また、出力端子２２に同時に正極性電源電位＋ＶDDと負極性電源電位−ＶSSが入り込むことがないので静止状態では短絡電流が流れることのない相補型の回路であることが解る。以上より、相補型の論理積回路が最少のトランジスタ数で構成できている。
【実施例３】
【００３６】
図３は本発明の第３の実施例を示す回路図である。図３は図１、図２と同様にＳＯＩ基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図３において、３５、３８はＮ型ＭＯＳＦＥＴ、３７、３４はＰ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ３７のソース電極は正極の電源端子である＋ＶDDに接続されている。また、Ｐ型ＭＯＳＦＥＴ３７のドレイン電極はＮ型ＭＯＳＦＥＴ３５のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ３５のソース電極は出力端子３２に接続されている。Ｐ型ＭＯＳＦＥＴ３４のドレイン電極とＮ型ＭＯＳＦＥＴ３８のソース電極は共に負極の電源端子である−ＶSSに接続されている。また、Ｐ型ＭＯＳＦＥＴ３４のソース電極とＮ型ＭＯＳＦＥＴ３８のドレイン電極は互いに接続され、共に出力端子３２に接続されている。Ｎ型ＭＯＳＦＥＴ３５のゲート電極とボディ電極は接続されている。Ｐ型ＭＯＳＦＥＴ３４のゲート電極とボディ電極は接続されている。Ｐ型ＭＯＳＦＥＴ３７のゲート電極とＮ型ＭＯＳＦＥＴ３８のゲート電極は第１入力端子３１に接続されている。Ｎ型ＭＯＳＦＥＴ３５のゲート電極とＰ型ＭＯＳＦＥＴ３４のゲート電極は第２入力端子３０に接続されている。
【００３７】
さて、第１入力端子３１の入力信号はＡの反転信号ＸＡであって、第２入力端子３０の入力信号はＢの正転信号Ｂの場合に効率よくＡとＢの論理積の出力信号を出力端子３２からだす場合の回路である。信号Ａが高電位つまり、入力端子３１ではＸＡが低電位であって、信号Ｂが入力端子３０で高電位の場合にＰ型ＭＯＳＦＥＴ３７とＮ型ＭＯＳＦＥＴ３５が共にオンし、出力端子３２に正極性電源電位＋ＶDDが出力される。
【００３８】
他の信号の組み合わせの場合には出力端子３２に負極性電源電位−ＶSSが出力される。このように入力信号自体が正転信号と反転信号が混ざっている場合には正極性電源側の構成素子も負極性電源側の構成素子にもＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを組み合わせると素子効率のよい回路ができる例である。なお、正極性電源側の構成素子にＮ型ＭＯＳＦＥＴを使用する場合にはゲートとボディを接続し、負極性電源側の構成素子にＰ型ＭＯＳＦＥＴを使用する場合にはゲートとボディを接続すれば、静止時に短絡電流の流れない相補型の回路となる。
【実施例４】
【００３９】
図４は本発明の第４の実施例を示す回路図である。図４は図１−３と同様にＳＯＩ基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図４において、４３、４４、４５、４８はすべてＮ型ＭＯＳＦＥＴである。
【００４０】
Ｎ型ＭＯＳＦＥＴ４３のドレイン電極は正極の電源端子である＋ＶDDに接続されている。また、Ｎ型ＭＯＳＦＥＴ４３のソース電極はＮ型ＭＯＳＦＥＴ４５のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ４５のソース電極は出力端子４２に接続されている。Ｎ型ＭＯＳＦＥＴ４４のソース電極とＮ型ＭＯＳＦＥＴ４８のソース電極は共に負極の電源端子である−ＶSSに接続されている。また、Ｎ型ＭＯＳＦＥＴ４４のドレイン電極とＮ型ＭＯＳＦＥＴ４８のドレイン電極は互いに接続され、共に出力端子４２に接続されている。Ｎ型ＭＯＳＦＥＴ４３のゲート電極とボディ電極は接続されている。Ｎ型ＭＯＳＦＥＴ４５のゲート電極とボディ電極は接続されている。Ｎ型ＭＯＳＦＥＴ４３のゲート電極は第１入力端子４１に接続されている。Ｎ型ＭＯＳＦＥＴ４５のゲート電極は第２入力端子４０に接続されている。Ｎ型ＭＯＳＦＥＴ４４のゲート電極は第１入力端子４１の反転信号が入力する第３入力端子４６に接続されている。Ｎ型ＭＯＳＦＥＴ４８のゲート電極は第２入力端子４０の反転信号が入力する第４入力端子４７に接続されている。
【００４１】
さて、第３入力端子４６の入力信号は第１入力端子４１の信号Ａの反転信号ＸＡであり、また第４入力端子４７の入力信号は第２入力端子４０の信号Ｂの反転信号ＸＢである場合に効率よくＡとＢの論理積の出力信号を出力端子４２から出力する構成となっている。
【００４２】
信号Ａが高電位つまり、入力端子４１では高電位であって、入力端子４６の信号ＸＡが低電位であって、信号Ｂが入力端子４０で高電位かつ、入力端子４７の信号ＸＢが低電位での場合にＮ型ＭＯＳＦＥＴ４３とＮ型ＭＯＳＦＥＴ４５が共にオンし、出力端子４２に正極性電源電位＋ＶDDが出力される。
【００４３】
他の信号の組み合わせの場合には出力端子４２に負極性電源電位−ＶSSが出力される。このように入力信号自体が正転信号と反転信号が共に供給される場合にはすべての素子をＮ型ＭＯＳＦＥＴで構成できる。なお、正極性電源側の構成素子にＮ型ＭＯＳＦＥＴを使用する場合にはゲートとボディを接続すれば、静止時に短絡電流の流れない相補型の回路となる。さて、このような場合にはすべてＮ型ＭＯＳＦＥＴで構成できるので、未定の回路や複数の機能を持つ機種を設計する場合にはＮ型ＭＯＳＦＥＴのみを敷き詰めて置き、配線層の変更で様々な回路に作りあげる場合には非常に自由度の高い構成であることが解る。また、すべてＮ型ＭＯＳＦＥＴで構成すればキャリア移動度が低く、駆動能力の低いＰ型ＭＯＳＦＥＴを用いずにすむので応答性のよい回路が実現する。
【００４４】
以上、回路構成から説明したが、現実のデバイス上で構成が実現できることを以下のデバイスの構造で概略を補足説明する。図１のＰ型ＭＯＳＦＥＴ１４は埋め込み酸化膜を有するＳＯＩ基板の上に形成されている。この様子を図９（ａ）及び図９（ｂ）で次に説明する。図９（ａ）はＳＯＩ基板において、ＭＯＳＦＥＴを構成した断面図である。図９（ａ）において、９１５は二酸化珪素（ＳｉＯ２）を主成分とする埋め込み酸化膜層である。また、９１１はＰ型拡散からなり、ソースもしくはドレインとなる、９１２はＰ型拡散からなり、ドレインもしくはソースとなる、９１３はゲート電極である。また、図９（ａ）は部分空乏層型のＳＯＩであって、９１４はＮ型の薄い濃度の拡散層からなるボディである。また、９１６は基板である。また、９１７は二酸化珪素（ＳｉＯ２）を主成分とする選択的酸化膜層（ＬＯＣＯＳ）であって絶縁層である。ボディ９１４はＭＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯＳＦＥＴでは基板のウエルに相当するものである。しかし、ＳＯＩ基板においては埋め込み酸化膜９１５の絶縁層が存在しているので、ボディ９１４はそのままでは電位的に独立している。図９（ｂ）は図９（ａ）のＭＯＳＦＥＴを上から見た平面図であって、図９（ａ）において示したボディ９１４の電位を取り出す場合の一例を示すものである。図９（ｂ）において、９２１はＰ型拡散からなり、ソースもしくはドレインとなる、９２２はＰ型拡散からなり、ドレインもしくはソースとなる、９２３はゲート電極である。ゲート電極９２３はコンタクト穴９２７により、配線層に接続される。また、９２８はＮ型拡散である。該Ｎ型拡散９２８は図９（ａ）では表現できないので省略している。図９（ｂ）においては図９（ａ）に示すＮ型の薄い濃度の拡散層からなるボディ９１４はゲート９２３の下に存在するので見えない。しかし、ゲート９２３のチャネル直下に存在し、Ｎ型拡散層９２８に電気的につながり、コンタクト穴９２９により、配線層に接続される。図９（ａ）、図９（ｂ）においては煩雑さを避けるために配線層を表記していないが、更に金属配線層の工程を付加へることにより、複数のＭＯＳＦＥＴとともに図１の回路が構成される。
【産業上の利用可能性】
【００４５】
本発明は前述の実施例の形態に限定されるものではない。図１では正転回路、図２ではＡＮＤ回路の構成例を示したがＯＲ回路（論理和回路）でも同様に構成できる。また、３入力以上での複合論理回路でも構成できる。
【００４６】
また、図１、図２では正極性電源側の構成素子をＮ型ＭＯＳＦＥＴ、負極性電源側の構成素子をＰ型ＭＯＳＦＥＴによって構成される相補型正論理回路を示したが、従来の一般的な正極性電源側の構成素子をＰ型ＭＯＳＦＥＴ、負極性電源側の構成素子をＮ型ＭＯＳＦＥＴによって構成される相補型負論理回路とを組み合わせると更に素子効率のよい回路ができ、低コスト、低消費電力の集積回路ができる。
【００４７】
また、図１、図２、図３、図４においてＳＯＩ基板のＭＯＳＦＥＴの例で示したが、ＳＯＳ（シリコン・オン・サファィア）、ＧａＡｓ等でも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例を示す相補型正論理回路の回路図である。
【図２】本発明の第２の実施例を示す相補型正論理回路の回路図である。
【図３】本発明の第３の実施例を示す相補型正論理回路の回路図である。
【図４】本発明の第４の実施例を示す相補型正論理回路の回路図である。
【図５】従来の相補型回路の第１の例を示す回路図である。
【図６】従来の相補型回路の第２の例を示す回路図である。
【図７】従来のボディ電位制御回路の例を示す回路図である。
【図８】従来のボディ電位制御回路の寄生ダイオードの回路構成を示す回路図である。
【図９】本発明の第１の実施例で使用するＳＯＩによるＭＯＳＦＥＴの構造を示し、（ａ）  は断面図、（ｂ）は平面図である。
【符号の説明】
【００４９】
１１、２０、２１、３０、３１、４０、４１、４６、４７、５０１、６００、
６０１、７０１  ・・・  入力端子
１２、２２、３２、４２、５０２、６０２、７０２  ・・・  出力端子
１３、２３、２５、３５、３８、４３，４４、４５、４８、５５４、５５６、
６６３、６６４、６５６、７０４  ・・・  Ｎ型ＭＯＳＦＥＴ
１４、２４、２６、３４，３７、５５３、５５５、６５５，６６５、６６６、
７０３  ・・・  Ｐ型ＭＯＳＦＥＴ
６６０  ・・・  ＡＮＤ回路
６５０  ・・・  反転回路
８０１  ・・・  入力信号線
８１３、８１４  ・・・  ダイオードのＰ型シリコン
８２３、８２４  ・・・  ダイオードのＮ型シリコン
９１１、９１２、９２１、９２２  ・・・  ソースもしくはドレイン電極となる
Ｐ型拡散層
９１３、９２３  ・・・  ゲート電極  
９１４  ・・・  ボディ
９１５  ・・・  埋め込み酸化膜層
９１６  ・・・  基板
９１７  ・・・  選択的酸化膜層
９２７、９２９  ・・・  コンタクト穴
９２８  ・・・  Ｎ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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