(57)【要約】【課題】  ゲート電極を加工する際、ゲート絶縁膜がダメージを受けにくい半導体装置の製造技術を提供する。【解決手段】  半導体基板１０上にゲート絶縁膜１４を形成し、このゲート絶縁膜１４上にタンタル膜１５を形成する。続いて、パターニングした酸化シリコン膜１６をタンタル膜１５上に形成する。次に、この酸化シリコン膜１６をマスクにして、タンタル膜１５が所定の膜厚になるまでドライエッチングする。このとき、エッチング温度を約３００℃以上にして行なう。その後、タンタル膜１５が所定の膜厚以下になって部分的に孤立し始めた段階で、エッチング温度を約３００℃から約１００℃に下げてドライエッチングする。【選択図】  図１０
2005123276.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導体膜を形成する工程と、
（ｃ）前記導体膜を選択的にエッチングすることにより、ゲート電極を形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）第１温度で前記導体膜を途中までドライエッチングする工程と、
（ｃ２）前記（ｃ１）工程後、前記第１温度より低い温度で前記導体膜をドライエッチングすることによりゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導体膜を形成する工程と、
（ｃ）前記導体膜を選択的にエッチングすることにより、ゲート電極を形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）前記（ｂ）工程により形成した前記導体膜の膜厚に対して１０パーセント以上３０パーセント以下の膜厚になるまで、第１温度でドライエッチングする工程と、
（ｃ２）前記（ｃ１）工程後、前記第１温度より低い温度で前記導体膜をドライエッチングすることによりゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導体膜を形成する工程と、
（ｃ）前記導体膜を選択的にエッチングすることにより、ゲート電極を形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）前記導体膜を途中までドライエッチングする工程と、
（ｃ２）前記（ｃ１）工程後、前記導体膜をウェットエッチングすることによりゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導体膜を形成する工程と、
（ｃ）チャンバ内の静電チャック上に前記半導体基板を配置する工程と、
（ｄ）前記（ｃ）工程後、前記導体膜を選択的にエッチングすることにより、ゲート電極を形成する工程とを備え、
前記（ｄ）工程は、
（ｄ１）前記静電チャックを第１温度にした状態で前記導体膜を途中までドライエッチングする工程と、
（ｄ２）前記（ｄ１）工程後、前記静電チャックを前記第１温度より低い温度にした状態で前記導体膜をドライエッチングすることによりゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極の下部形状はテーパ形状となっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ゲート電極を形成するＭＩＳトランジスタおよびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタのゲート電極材料として、ポリシリコン膜（多結晶シリコン膜）が使用されている。しかし、半導体装置の高性能化および高速化のためにゲート電極の低抵抗化が求められている。
【０００３】
そこで、近年、金属膜をゲート電極に使用したメタルゲート電極の採用が提案されている（例えば、特許文献１）。
【特許文献１】特開２００１−１６０５４９号公報（第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したメタルゲート電極は、例えば以下に示すようにして形成される。まず、半導体基板上にゲート絶縁膜を形成した後、このゲート絶縁膜上に金属膜を形成する。続いて、この金属膜を選択的にプラズマエッチングすることにより、メタルゲート電極を形成する。メタルゲート電極を構成する材料としては、タンタル、窒化タンタル、ジルコニウム、ハフニウム、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、ニッケル、コバルトなどが考えられるが、特に、ジルコニウム、ハフニウム、プラチナ、イリジウム、ニッケル、コバルトなどはエッチングがしにくい難エッチング材料である。
【０００５】
このような難エッチング材料をゲート電極材料として使用する場合、室温でのエッチングは困難であるため、半導体基板を３００℃以上の高温に保ってエッチングすることが考えられている。
【０００６】
しかし、半導体基板を高温にした状態で金属膜をエッチングすると、高温とプラズマによる電流ストレスの影響で金属膜の下層に形成されているゲート絶縁膜が劣化（リーク電流の増大）あるいは絶縁破壊する問題点が生ずる。特に、ゲート絶縁膜として酸化シリコン膜ではなく、酸化シリコン膜より高誘電率の膜（いわゆるＨｉｇｈ−ｋ膜）を使用した場合、より問題となる。すなわち、Ｈｉｇｈ−ｋ膜は、酸化シリコン膜に比べて電気的信頼性が低く、高温とプラズマによる電流ストレスの影響を受けやすい。
【０００７】
本発明の目的は、ゲート電極を加工する際、ゲート絶縁膜がダメージを受けにくい半導体装置の製造技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導体膜を形成する工程と、（ｃ）前記導体膜を選択的にエッチングすることにより、ゲート電極を形成する工程とを備え、前記（ｃ）工程は、（ｃ１）第１温度で前記導体膜を途中までドライエッチングする工程と、（ｃ２）前記（ｃ１）工程後、前記第１温度より低い温度で前記導体膜をドライエッチングすることによりゲート電極を形成する工程とを有するものである。
【００１１】
また、本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート電極の下部形状はテーパ形状となっていることを特徴とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
ゲート電極を加工する際、ゲート絶縁膜を絶縁破壊しにくくすることができる。したがって、ゲート絶縁膜の電気的特性の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態は、メタルゲート電極を有するＣＭＩＳ（Complementary  Metal  Insulator  Semiconductor）トランジスタに本発明を適用したものである。
【００１６】
ＣＭＩＳトランジスタのメタルゲート電極は、フォトリソグラフィ技術およびエッチング技術を使用することにより形成され、例えばプラズマを用いたドライエッチング技術が使用される。
【００１７】
メタルゲート電極の材料としては、例えばタンタル、窒化タンタル、ジルコニウム、ハフニウム、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、ニッケル、コバルトなどが使用されるが、特に、ジルコニウム、ハフニウム、プラチナ、イリジウム、ニッケル、コバルトなどは、エッチングが困難な難エッチング材料である。したがって、難エッチング材料よりなる金属膜のドライエッチングでは、エッチング温度を例えば３００℃以上の高温にすることが考えられている。
【００１８】
エッチング温度を高温にすると、エッチング速度が早くなるとともに、エッチング生成物の蒸気圧が高くなり、エッチングされつつある金属膜の側壁にエッチング生成物が付着しづらくなる。このため、エッチングにより形成されたゲート電極は、半導体基板面に対して垂直に加工される。つまり、図１に示すように、酸化シリコン膜（ハードマスク）４をマスクにしたドライエッチングにより、金属膜３は、ゲート絶縁膜２を形成した半導体基板１に対して垂直に加工される。したがって、ゲート電極の寸法を精密に加工することができる。
【００１９】
一方、エッチング温度を、例えば１００℃以下の低温にして行なうと、エッチング速度が低くなるとともに、エッチング生成物の蒸気圧が低くなり、エッチングされつつある金属膜３の側壁にエッチング生成物が付着しやすくなる。このため、金属膜３は、半導体基板に対して垂直には加工されない。つまり、図２に示すように、金属膜３よりなるゲート電極は、テーパ形状となる。
【００２０】
以上より、難エッチング材のエッチング速度を早めるとともに、ゲート電極の垂直加工性を高める観点からは、エッチング温度を高温にして、プラズマエッチングすることが望ましいことがわかる。しかし、エッチング温度を高温にしてプラズマエッチングするとゲート電極の下層に形成されているゲート絶縁膜にダメージを与える。すなわち、高温およびプラズマによる電流ストレスにより、ゲート絶縁膜が破壊されてしまう現象が発生する。
【００２１】
以下に、高温およびプラズマによる電流ストレスによりゲート絶縁膜が破壊される現象について説明する。
【００２２】
図３は、プラズマにより金属膜３をエッチングしている途中の状態を示した図である。すなわち、図３は、半導体基板１上にゲート絶縁膜２を形成し、このゲート絶縁膜２に金属膜３を形成した後、金属膜３上にパターニングした酸化シリコン膜４を形成し、この酸化シリコン膜４をハードマスクにして、金属膜３をプラズマエッチングしている状態を示している。
【００２３】
このとき、金属膜３は、まだ半導体基板１上でつながっているため、金属膜３と半導体基板１との間には電位差が発生していない。したがって、金属膜３と半導体基板１との間にあるゲート絶縁膜２には、プラズマによる電流ストレスは生じにくくなっている。
【００２４】
図４は、図３の状態よりもエッチングが進んだ状態（ジャストエッチングの状態）を示した図である。図４を見てわかるように、金属膜３は、図３に示したようにつながっておらず、孤立している。このように孤立した状態では、孤立した各金属膜３にプラズマによって電荷がチャージされる。したがって、孤立した金属膜３と半導体基板１との間には電位差が生じ、半導体基板１と孤立した金属膜３との間にあるゲート絶縁膜２に電流ストレスが生じる。このように、ゲート絶縁膜２にチャージングダメージが生じ始めるのは、金属膜３のエッチングが進み、金属膜３が孤立し始めた後に顕著に現れることがわかる。
【００２５】
次に、図５は、ゲート絶縁膜２となる酸化シリコン膜の「ｔｂｄ（time  to  break  down）」と温度との関係を所定の膜厚毎に示したグラフである（Degraeve  et  al(IMEC),VLSI  Symposium(1999)）。「ｔｂｄ」とは、ある一定電流をゲート絶縁膜２に流しつづけた場合にどの程度の時間で絶縁破壊されるかを示したものであり、値が小さいほどすぐに絶縁破壊が生じることを示している。
【００２６】
図５を見てわかるように、温度が室温（２５℃付近）程度のときは、膜厚にほとんど関係なく「ｔｂｄ」は、２００〜３００（ｓ）となっている。これに対して、温度が室温から高温になるにつれ、膜厚によって「ｔｂｄ」がばらつくようになる。すなわち、同じ温度の場合、膜厚が薄いほど「ｔｂｄ」が小さくなることがわかる。また、同じ膜厚の場合、温度が高温になるにつれて「ｔｂｄ」が指数関数的に小さくなることがわかる。例えば、膜厚が２．８ｎｍの場合、２５℃付近では「ｔｂｄ」は２００〜３００（ｓ）であるのに対し、２００℃付近では、「ｔｂｄ」は０．０２〜０．０３（ｓ）になっている。したがって、酸化シリコン膜に所定の電流ストレスを与えたとき、高温状態にある場合の方が、低温状態にある場合よりもその電流ストレスに対するダメージが大きく、絶縁破壊しやすいことがわかる。
【００２７】
図６は、ゲート絶縁膜２となる酸化シリコン膜の「ＱBD（Charge  to  break  down）」と温度との関係を所定の膜厚毎に示したグラフである(DiMaria  et  al.(IBM),Applied  Physics  Letters74(1999))。縦軸は、温度が２５℃の場合の「ＱBD（２５℃）」に対する「ＱBD」／「ＱBD（２５℃）」を示しており、横軸は、１／Ｔ（１/温度（Ｋ））を示している。「ＱBD」とは、酸化シリコン膜の膜質評価法の一つであり、酸化シリコン膜に「定電流条件」で電流を流したとき、酸化シリコン膜が絶縁破壊に至るまでの累積電荷量を示している。なお、温度依存性をわかりやすくするため、グラフ上部の横軸に１／Ｔではなく温度（℃）を記載している。
【００２８】
図６を見てわかるように、いずれの膜厚であっても、温度を上昇させることによりＱBD」／「ＱBD（２５℃）」の値が小さくなる傾向があることがわかる。例えば、膜厚が３．０ｎｍの場合、２５℃付近において、「ＱBD」／「ＱBD（２５℃）」の値は、約１であるのに対し、２００℃付近において、「ＱBD」／「ＱBD（２５℃）」の値は、約０．０１となる。この現象は、温度が高くなると、酸化シリコン膜の絶縁破壊に至る累積電荷量が少なくなることを示している。つまり、温度を高温にした場合、低温にした場合に比べて少ない累積電荷量、言い換えれば少ない電流ストレスで、酸化シリコン膜が絶縁破壊してしまうことを示している。
【００２９】
図５および図６では、酸化シリコン膜を対象とした結果を示したが、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜は、酸化シリコン膜に比べて電気的信頼性が低い。したがって、Ｈｉｇｈ−ｋ膜では、温度が高くなるにつれて少ない電流ストレスで絶縁破壊が生じてしまう問題が酸化シリコン膜より顕著に現れると考えられる。
【００３０】
以上より、難エッチング材のエッチング速度を早めるとともに、ゲート電極の垂直加工性を高める観点からは、エッチング温度を高温にして、プラズマエッチングすることが望ましい。しかし、図５および図６に示したように、プラズマに起因したゲート絶縁膜の絶縁破壊を抑制する観点からは、エッチング温度を低温にして、プラズマエッチングすることが望ましいことがわかる。
【００３１】
そこで、本実施の形態では、まずエッチング温度を高温にした状態で金属膜をエッチングする。そして、エッチングが進行して金属膜が各領域で孤立し始めた段階で、エッチング温度を切り替えて低温でエッチングする。
【００３２】
つまり、金属膜が半導体基板上でつながっており、プラズマによるチャージングダメージがあまり問題とならない段階では、エッチング温度を高くしてプラズマエッチングを行なう。このようにすることにより、エッチング速度を速めることができるとともに、ゲート電極の垂直加工性を高めることができる。続いて、金属膜が各領域で孤立し始める段階（ジャストエッチング前後の段階）になったとき、エッチング温度を高温から低温に切り替えて、プラズマエッチングを行なう。金属膜が各領域で孤立し始める段階になると、プラズマにより孤立した金属膜に電荷がチャージされやすくなり、孤立し始めた金属膜と半導体基板との間に電位差が生じる。電位差が生じると半導体基板と金属膜の間に存在するゲート絶縁膜にプラズマによる電流ストレスが発生しやすくなる（チャージングダメージ）。このとき、エッチング温度が高温であると図５および図６で説明したようにわずかな電流ストレスによって絶縁破壊が生じてしまうが、エッチング温度を低温にすることで、絶縁破壊を生じにくくすることができる。したがって、本実施の形態によれば、エッチング温度を高温とすることにより、エッチング速度が速く、ゲート電極の垂直加工性を高めることができる一方、金属膜が孤立し始めてからは、エッチング温度を高温から低温に切り替えることにより、プラズマに起因するゲート絶縁膜の絶縁破壊を抑制することができる。
【００３３】
次に、本実施の形態における半導体装置の製造方法を使用してＣＭＩＳトランジスタを形成する工程を、図面に基づいて説明する。
【００３４】
まず、図７に示すように、例えば単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入した半導体基板１０を用意する。次に、半導体基板１０の主面上に素子分離領域１１を形成する。素子分離領域１１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法などによって形成される。図７では、半導体基板１０に溝を形成し、形成した溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域１１を示している。
【００３５】
次に、半導体基板１０内にｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１０内に導入することにより形成される。同様に、半導体基板１０内にｎ型ウェル１３を形成する。ｎ型ウェル１３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１０内に導入することにより形成される。
【００３６】
続いて、図８に示すように、半導体基板１０上にゲート絶縁膜（絶縁膜）１４を形成する。ゲート絶縁膜１４は、例えば酸化ハフニウム膜から形成されている。この酸化ハフニウム膜は、例えばＣＶＤ法によって形成される膜であり、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜である。
【００３７】
従来、ゲート絶縁膜１４としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００３８】
しかし、素子の微細化に伴い、ゲート絶縁膜１４の膜厚について、極薄化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳトランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００３９】
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。ゲート絶縁膜１４として、酸化ハフニウム膜から形成されている例を示したが、これに限らず、例えばアルミナ（酸化アルミニウム）、ハフニウムアルミネ−ト、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などの膜から形成してもよい。なお、ゲート絶縁膜１４としては上記したようにＨｉｇｈ−ｋ膜を使用することが望ましいが、もちろん酸化シリコン膜を使用した場合であっても本発明を適用することができる。
【００４０】
次に、図８に示すように、ゲート絶縁膜１４上にタンタル膜（金属膜、導体膜）１５を形成する。タンタル膜１５は、例えばＣＶＤ（Chemical  Vapor  Deposition）法やスパッタリング法を使用して形成することができる。続いて、タンタル膜１５上に酸化シリコン膜１６を形成する。この酸化シリコン膜１６は、例えばＣＶＤ法を使用して形成することができ、ゲート電極を形成する際のハードマスクとして機能する膜である。
【００４１】
その後、酸化シリコン膜１６上に順次、反射防止膜１７、感光性のレジスト膜１８を形成する。この反射防止膜１７は、レジスト膜１８を露光する際、下地からの反射光の影響を抑えるために設けられる膜である。
【００４２】
次に、形成したレジスト膜１８に対して、露光・現像することにより、レジスト膜１８をパターニングする。パターニングは、ゲート電極形成領域にだけレジスト膜１８が残るようにする。
【００４３】
続いて、パターニングしたレジスト膜１８をマスクにしたエッチングにより、順次反射防止膜１７および酸化シリコン膜１６のパターニングを行なう。そして、レジスト膜１８およびパターニングした反射防止膜１７を除去して、図９に示すように、タンタル膜１５上にパターニングした酸化シリコン膜１６が残るようにする。
【００４４】
次に、パターニングした酸化シリコン膜１６をハードマスクにして、図１０に示す状態になるまで、タンタル膜１５をプラズマエッチングする（第１のエッチング工程）。このとき、プラズマエッチングは、比較的高温な約３００℃〜約３５０℃の温度で行なう。このため、タンタル膜１５のエッチング速度を速くすることができるとともに、タンタル膜１５を半導体基板１０に対して垂直に加工することができる。
【００４５】
ここで、加工しているタンタル膜１５は、図１０に示すように半導体基板１０上でつながっているため、プラズマによるチャージングダメージは、あまり問題とならない。
【００４６】
続いて、パターニングした酸化シリコン膜１６をハードマスクにしたまま、エッチング温度を切り替えて図１０に示す状態から図１１に示す状態（オーバーエッチングも含む）になるまで、タンタル膜１５をプラズマエッチングする（第２のエッチング工程）。すなわち、エッチング温度を約３００℃から約１００℃以下に下げて、タンタル膜１５のプラズマエッチングを行なう。このとき、タンタル膜１５は、半導体基板１０上で各ゲート電極に対応して次第に孤立し始め、最終的に図１１に示すゲート電極２０ａ、２０ｂが形成される。具体的には、図１０に示すようにタンタル膜１５がつながった状態から徐々にエッチングが進行するが、例えば図１０に示すゲート形成領域（酸化シリコン膜１６が形成されている領域）で挟まれた領域を考えると、この挟まれた領域の中央領域で最もエッチングが進むと考えられ、中央領域におけるタンタル膜１５が初めに除去され、タンタル膜１５が孤立し始める。そして、中央領域から次第に外側の領域にあるタンタル膜１５が除去され、最終的に図１１に示すようなゲート電極２０ａ、２０ｂが形成される。
【００４７】
タンタル膜１５が孤立し始めると、孤立した領域にプラズマによる電荷がチャージされる。このため、孤立したタンタル膜１５と半導体基板１０との間に電位差が生じ、半導体基板１０と孤立したタンタル膜１５に挟まれたゲート絶縁膜１４には、電流ストレスが顕著に発生する。しかし、本実施の形態では、プラズマによる電流ストレスが顕著に発生しても、エッチング温度を例えば１００℃以下に下げてエッチングをしている。したがって、ゲート絶縁膜１４の絶縁破壊耐性を向上させることができ、電流ストレスによるゲート絶縁膜１４の破壊を抑制することができる。
【００４８】
つまり、第１のエッチングでは、高エッチングレートおよび垂直加工性を優先するため、エッチング温度を高くするとともに半導体基板に印加されているバイアスパワーを大きくして主に物理的にエッチングを行なう。これに対して、第２のエッチングでは、ゲート絶縁膜の電流ストレスによる絶縁破壊を防止することが優先されるため、エッチング温度を低くするとともにバイアスパワーを低くして主に化学的にエッチングを行なう。第２のエッチングが行なわれているときは、金属膜が孤立し始めて下層にあるゲート絶縁膜が表面にあらわれてくるため、ゲート絶縁膜に対して高選択比がとられた状態でエッチングを行なう。
【００４９】
上記した第１のエッチング工程と第２のエッチング工程との切り替え（エッチング温度の切り替え）のタイミングは、タンタル膜１５が孤立し始めたときにすることが望ましいが、実際は、エッチングのレート均一性を考えると、半導体基板１０上のすべての領域で同時にタンタル膜１５が孤立し始めることは考えにくい。
【００５０】
エッチングのレート均一性は、１０％程度から３０％程度の誤差があると考えられる。つまり、ある領域でエッチングが終了した場合であっても、別の領域では、堆積したタンタル膜１５の膜厚に対して１０％程度から３０％程度の膜厚のタンタル膜１５が残っている可能性が考えられる。したがって、第１のエッチング工程と第２のエッチング工程との切り替えのタイミングは、例えば堆積したタンタル膜１５の膜厚をｔMとするとき、第１のエッチング工程でαｔM（０．１≦α≦０．３）までエッチングが進行した場合にエッチング温度を約３００℃から約１００℃に下げるようにすることができる。
【００５１】
なお、エッチング温度を下げた状態で第２のエッチング工程が行なわれるため、第２のエッチング工程は、エッチング温度を上げた第１のエッチング工程に比べて垂直加工性は悪くなる。したがって、図１１に示すように、ゲート電極２０ａ、２０ｂの下部形状は、テーパ形状になると考えられるが、ゲート電極２０ａ、２０ｂの大部分は垂直に加工されており問題はない。
【００５２】
次に、図１１に示した酸化シリコン膜１６を除去した後、図１２に示すように、ゲート電極２０ａに整合して半導体領域である低濃度ｎ型不純物拡散領域２１、２２を形成する。低濃度ｎ型不純物拡散領域２１、２２は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１０内に導入することにより形成することができる。同様に、ゲート電極２０ｂに整合して半導体領域である低濃度ｐ型不純物拡散領域２３、２４を形成する。低濃度ｐ型不純物拡散領域２３、２４は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンなどのｐ型不純物を半導体基板１０内に導入することにより形成することができる。
【００５３】
続いて、半導体基板１０の主面上に例えば酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性エッチングすることにより、ゲート電極２０ａ、２０ｂの側壁にサイドウォール２５を形成する。
【００５４】
次に、ゲート電極２０ａに形成されたサイドウォール２５の外側領域であって、半導体基板１０内の領域に高濃度ｎ型不純物拡散領域２６、２７を形成する。高濃度ｎ型不純物拡散領域２６、２７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物拡散領域２１、２２よりも高濃度にリンや砒素などのｎ型不純物が導入されている。同様に、ゲート電極２０ｂに形成されたサイドウォール２５の外側領域であって、半導体基板１０内の領域に高濃度ｐ型不純物拡散領域２８、２９を形成する。高濃度ｐ型不純物拡散領域２８、２９は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域２３、２４よりも高濃度にボロンなどのｐ型不純物が導入されている。
【００５５】
続いて、半導体基板１０の主面上に高融点金属膜として、例えばコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。その後、熱処理を施すことにより、高濃度ｎ型不純物拡散領域２６、２７および高濃度ｐ型不純物拡散領域２８、２９上にコバルトシリサイド膜３０を形成し、未反応のコバルト膜を除去する。このコバルトシリサイド膜３０は、低抵抗化のために形成される。なお、高融点金属膜として、コバルト膜の代わりにチタン膜やニッケル膜を使用することにより、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
【００５６】
次に、配線工程について説明する。図１３に示すように、半導体基板１０の主面上に窒化シリコン膜３１を形成する。窒化シリコン膜３１は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜３１上に酸化シリコン膜（層間絶縁膜）３２を形成する。この酸化シリコン膜３２も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００５７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３２にコンタクトホール３３を形成する。そして、コンタクトホール３３の底面および内壁を含む酸化シリコン膜３２上にチタン／窒化チタン膜３４ａを形成する。チタン／窒化チタン膜３４ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えばスパッタリング法を使用することにより形成できる。
【００５８】
次に、コンタクトホール３３を埋め込むように、半導体基板１０の主面上にタングステン膜３４ｂを形成する。タングステン膜３４ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜３２上に形成された不要なチタン／窒化チタン膜３４ａおよびタングステン膜３４ｂを例えばＣＭＰ法を使用して除去することにより、プラグ３５を形成する。
【００５９】
次に、酸化シリコン膜３２およびプラグ３５上にチタン／窒化チタン膜３６ａ、アルミニウム膜３６ｂ、チタン／窒化チタン膜３６ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３７を形成する。
【００６０】
このとき、図１３の断面図において、ゲート電極２０ａまたはゲート電極２０ｂには第１配線が接続されていないが、他の場所においては、ゲート電極２０ａまたはゲート電極２０ｂにプラグを介して第１配線が接続されている。この第１配線は、上記した配線３７と同様に形成される。すなわち、第１配線は、配線３７の形成と同時に形成され、酸化シリコン膜３２上に形成されたアルミニウム膜（チタン／窒化チタン膜は省略）をエッチングしてパターニングすることにより形成されている。アルミニウム膜をエッチングするには、例えばプラズマを使用したドライエッチング法が用いられる。ここで、エッチング速度の確保および第１配線の垂直加工性を考慮し、エッチング温度を高温にしてプラズマエッチングをしたとする。
【００６１】
このプラズマエッチングでアルミニウム膜のエッチングが進み、アルミニウム膜がパターンに沿って孤立し始めると、孤立し始めたアルミニウム膜にプラズマにより電荷がチャージされる。このとき、第１配線となる孤立し始めたアルミニウム膜は、プラグを介してゲート電極２０ａに電気的に接続されている。したがって、第１配線となるアルミニウム膜に電荷がチャージされるということは、アルミニウム膜に電気接続されているゲート電極２０ａに電荷がチャージされることになる。このため、ゲート電極２０ａと半導体基板１０の間には電位差が生じ、半導体基板１０とゲート電極２０ａの間に形成されているゲート絶縁膜１４に電流ストレスが発生する（チャージングダメージ）。
【００６２】
ここで、エッチング温度を高温にしたままプラズマエッチングを続行すると、電流ストレスに対するゲート絶縁膜１４の絶縁破壊耐性が低下するため、ゲート絶縁膜１４の絶縁破壊が生じてしまう。
【００６３】
そこで、上述した配線工程においても、ゲート電極を形成する工程と同様に、エッチング温度を２段階にしてプラズマエッチングを行なう。すなわち、第１段階は、エッチング速度の確保および第１配線の垂直加工性を考慮し、エッチング温度を高温にしてプラズマエッチングをする。そして、エッチングが進みアルミニウム膜が孤立し始めた段階（第２段階）でエッチング温度を下げてプラズマエッチングをする。このように、エッチング温度を下げてエッチングをしているため、プラズマによる電流ストレスが発生しても、ゲート絶縁膜１４の絶縁破壊耐性を向上させることができ、電流ストレスによるゲート絶縁膜１４の破壊を抑制することができる。すなわち、本実施の形態は、（ａ）半導体基板上に層間絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜上に導体膜を形成する工程と、（ｃ）前記導体膜を選択的にエッチングすることにより、配線を形成する工程とを備え、前記（ｃ）工程は、（ｃ１）第１温度で前記導体膜を途中までドライエッチングする工程と、（ｃ２）前記（ｃ１）工程後、前記第１温度より低い温度で前記導体膜をドライエッチングすることにより配線を形成する工程とを有するので、ゲート絶縁膜１４の絶縁破壊耐性を向上させることができ、電流ストレスによるゲート絶縁膜１４の破壊を抑制することができる。
【００６４】
なお、エッチングが進みアルミニウム膜が孤立し始めた段階でエッチング温度を下げる場合の例として、アルミニウム膜が所定の膜厚、例えば堆積したアルミニウム膜の膜厚の１０％以上３０％以下になった場合にエッチング温度を下げることが考えられる。
【００６５】
以上のようにして、配線３７および第１配線を含む第１層配線を形成することができる。さらに第１層配線の上層に配線を形成するが、本明細書での説明は省略する。なお、第１層配線上に形成される第２層配線などにおいても、第１層配線と同様に形成することができる。
【００６６】
本実施の形態では、ｎ（チャネル）型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極２０ａ、２０ｂを同じゲート電極材料から構成したが、例えば、ｎ型ＭＩＳトランジスタのゲート電極２０ａをハフニウム膜などから形成し、ｐ型ＭＩＳトランジスタのゲート電極２０ｂをプラチナ膜などから形成するように、異なる材料の膜から形成してもよい。このようにすることにより、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方でしきい値電圧を下げることができる。
【００６７】
次に、ゲート電極２０ａ、２０ｂの形成で行なわれるドライエッチング方法についてさらに詳細に説明する。図１４は、時刻とエッチング温度との関係を示したものであり、図１５は、エッチングする対象となる金属膜（ゲート電極となる膜）の膜厚と時刻との関係およびゲート絶縁膜に対するチャージングダメージの生じやすさと時刻との関係を示したものである。
【００６８】
図１４に示すように、まず、エッチング開始時刻ｔ＝０から時刻ｔ＝ｔ1までは、エッチング温度をＴH（＝約３００℃以上）にしてドライエッチングを行ない、時刻ｔ＝ｔ1からエッチング終了時刻ｔ＝ｔ3までは、エッチング温度をＴL（＝約１００℃以下）にしてドライエッチングを行なう。このとき、エッチングする対象となる金属膜の膜厚の変化は、図１５に示すようになる。すなわち、エッチングを開始した時刻ｔ＝０における膜厚はｔMであり、時間が進むにつれて、その膜厚は減少していき時刻ｔ＝ｔ1で膜厚はαｔMとなる。ここで、時刻ｔ1において、エッチングする対象となる金属膜は徐々に部分的に孤立し始め、αは、例えば０．１以上０．３以下の値を示す。
【００６９】
続いて、時刻ｔ＝ｔ1を過ぎると、エッチング温度が約３００℃から約１００℃に下がるため、エッチング速度はなだらかになり、その後、時刻ｔ＝ｔ2でゲート電極が形成される。そして、時刻ｔ＝ｔ2から時刻ｔ＝ｔ3の間はオーバーエッチングが行なわれる。
【００７０】
時刻ｔ＝ｔ1以降では、金属膜は部分的に孤立し始め、金属膜に対する電荷のチャージが顕著となり始める。このため、金属膜と半導体基板との間に挟まれたゲート絶縁膜には、電流ストレス（チャージングダメージ）が発生する。チャージングダメージは、図１５の破線で示すように、金属膜が孤立し始めた時刻ｔ＝ｔ1に大きくなり始め、その後、エッチングが進んで、金属膜の孤立領域が小さくなるにつれて減少する。
【００７１】
このように、金属膜が部分的に孤立し始める時刻ｔ＝ｔ1より後に、ゲート絶縁膜に発生する電流ストレスが大きくなるが、本実施の形態では、時刻ｔ＝ｔ1を境にしてエッチング温度を約３００℃以上の高温から約１００℃以下の低温に切り替えている。ここで、エッチング温度が低温になればなるほど、電流ストレスに対する絶縁破壊耐性が増す。したがって、本実施の形態によれば、高エッチレートおよび垂直加工性を実現する一方、ゲート絶縁膜に電流ストレスが顕著に発生するときに、エッチング温度を低温に切り替えてゲート絶縁膜の絶縁破壊耐性を向上させているので、電流ストレスによるゲート絶縁膜の破壊を抑制することができる。
【００７２】
次に、エッチング温度を高温から低温に下げる方法について説明する。図１６は、半導体基板１０上に形成された金属膜をエッチングする様子を示す図である。図１６に示すように、サセプタ４０上に半導体基板１０が配置されており、半導体基板１０の上部には半導体基板１０に形成された金属膜をエッチングするためのプラズマが形成されている。
【００７３】
サセプタ４０は、ヒータ４１、冷媒４２、静電チャック４３を有している。ヒータ４１は、サセプタ４０上に配置されている半導体基板１０を加熱できるようになっており、冷媒４２は、反対に半導体基板１０の温度を下げることができるようになっている。また、静電チャックは、サセプタ４０に半導体基板１０を強力に接触させるためのものである。なお、サセプタ４０と半導体基板１０との間には、熱伝導をよくするためにヘリウムガスが導入されている。
【００７４】
まず、第１にエッチング温度を下げる方法としては、半導体基板１０の裏面から加えられる熱を減らすことが考えられる。具体的には、（１）ヒータ４１のパワーを下げる、または（２）冷媒４２の温度を下げることにより半導体基板に接触している静電チャック４３の温度を下げる。これにより、静電チャック４３に接触している半導体基板１０の温度を下げることができる。さらに、効率的に半導体基板１０の温度を下げるには、ヘリウムガスの量を増加させて静電チャック４３と半導体基板１０との間の熱伝導率をよくする、または、静電チャック４３の電圧を上げ、半導体基板１０と静電チャック４３との接触面積を増やすことが考えられる。
【００７５】
次に、エッチング温度を下げる方法としては、プラズマからの入射熱を下げることが考えられる。具体的には、（１）プラズマを生成する際のソースパワーを下げることによりプラズマの密度を下げる、または（２）半導体基板１０に印加されている高周波電源のパワー（バイアスパワー）を下げて、半導体基板１０に衝突するプラズマの運動エネルギーを減少させることが考えられる。
【００７６】
また、エッチング温度を下げるその他の方法としては、エッチングするチャンバを複数にすることが考えられる。すなわち、第１のチャンバの温度を約３００℃以上の高温にした状態で、金属膜のエッチングを金属膜が部分的に孤立し始めるまで行ない、その後、温度を１００℃以下にした第２のチャンバに半導体基板１０を移して最後までエッチングを行なう方法が考えられる。なお、エッチング装置を変えて行なうこともできる。
【００７７】
さらに、他の方法としては、エッチング温度を約３００℃以上の高温にした状態で金属膜のプラズマエッチングを、金属膜が部分的に孤立し始めるまで行なう。そして、金属膜が孤立し始めてから最後までをプラズマエッチングではなくウェットエッチングで行なう方法が考えられる。
【００７８】
次に、エッチング温度を高温から低温に切り替えるタイミングについて具体的に説明する。まず、エッチング温度を切り替えるタイミングは、エッチングしている金属膜の膜厚が所定の膜厚、例えば、堆積した金属膜の膜厚の約１０％から約３０％になったときであるが、具体的に所定の膜厚になったことを判断する方法としては、以下に示す方法がある。
【００７９】
第１に、予め切り替え時間を設定しておくことである。このようにエッチング温度の切り替えを予め設定しておいた時間で行なうには、エッチングする対象となる金属膜の堆積した膜厚が既知であり、エッチングレートも予め調べられている必要がある。すなわち、金属膜の膜厚が既知であり、かつエッチングレートも分かっていれば、どのくらいの時間で所定の膜厚になることがわかるので、予め設定しておいた切り替え時間によりエッチング温度を切り替えることができる。ただし、エッチングレートは、例えば半導体基板１枚の処理中や半導体基板のロット内およびロット間において一定であることが条件となる。
【００８０】
なお、予め切り替え時間を設定する方法は、過去にエッチングレートを調べたことのあるレシピで使用することができる。
【００８１】
第２の方法は、リアルタイムで金属膜の膜厚をモニタする方法である。このようにリアルタイムで金属膜をモニタする場合は、半導体基板間で堆積した金属膜の膜厚にばらつきが生じている場合や、エッチング状態が変動している場合であっても、それぞれの変動に対応して所定の膜厚でエッチング温度を切り替えることができる。さらに予めエッチングレートを調べておく必要もない。
【００８２】
上記したリアルタイムで金属膜の膜厚をモニタする方法の一例を図１７に示す。図１７は、半導体基板１０上にゲート絶縁膜１４を形成した後、このゲート絶縁膜１４上に金属膜よりなるタンタル膜１５を形成し、酸化シリコン膜１６をマスクにしてタンタル膜１５をエッチングしている状態を示す図である。図１７において、半導体基板１０の上部から光を照射し、タンタル膜１５の表面（上面）で反射した光とタンタル膜１５の下面（ゲート絶縁膜１４に接している面）で反射した光による干渉現象を利用することにより、タンタル膜１５の膜厚をリアルタイムに測定することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
前記実施の形態では、エッチング温度を高温にしてドライエッチングを行なって金属膜の膜厚が所定の膜厚以下になると、エッチング温度を低温に切り替えてドライエッチングを行なっていたが、例えば、エッチング温度を高温にしてドライエッチングを行なった後、ドライエッチングではなくウェットエッチングをするようにしてもよい。
【００８５】
また、前記実施の形態では、ゲート絶縁膜にいわゆるＨｉｇｈ−ｋ膜を使用し、ゲート電極に金属膜を使用した例について説明したが、これに限らず、例えば、ゲート絶縁膜に酸化シリコン膜あるいはＨｉｇｈ−ｋ膜を使用し、ゲート電極にポリシリコン膜を使用する場合にも本発明を適用することができる。
【００８６】
図１８にポリシリコン膜をゲート電極に使用した場合における、ポリシリコン膜の膜厚と時刻との関係およびエッチング温度と時刻の関係を示す。この図１８を参照しながら、ポリシリコン膜のエッチング工程について説明する。
【００８７】
まず２５℃の状態でエッチング反応室に半導体基板を搬入する。この半導体基板には、膜厚ｔMのポリシリコン膜が形成されている。続いて、エッチング温度を２５℃にしたまま、ポリシリコン膜のエッチングを行ない、時刻ｔ1に膜厚がαｔM（０．１≦α≦０．３）になる。このとき、ポリシリコン膜は部分的に孤立し始める。
【００８８】
次に、エッチング温度を２５℃から−２５℃に下げた状態でエッチングを行ない時刻ｔ2でゲート電極が形成される。その後、時刻ｔ3までオーバーエッチングを行なう。そして、結露を防止するため、再び温度を−２５℃から２５℃にした後、エッチング反応室から半導体基板が搬出される。
【００８９】
このように、ポリシリコン膜が部分的に孤立し始め、プラズマによる電荷のチャージが顕著になるときに、エッチング温度を低温にしているので、ゲート絶縁膜の電流ストレスに対する絶縁耐性を向上することができ、ゲート絶縁膜の絶縁破壊を抑制することができる。
【産業上の利用可能性】
【００９０】
本発明の半導体装置の製造方法は、半導体装置を製造する製造業に利用されるものである。
【図面の簡単な説明】
【００９１】
【図１】ゲート電極が垂直に加工される様子を示した図である。
【図２】ゲート電極が垂直に加工されない様子を示した図である。
【図３】半導体基板上にゲート電極を形成する工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】「ｔｂｄ」と温度との関係を示した図である。
【図６】「ＱBD」と温度との関係を示した図である。
【図７】本発明の実施の形態における半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】エッチング温度と時刻との関係を示したグラフである。
【図１５】金属膜の膜厚と時刻との関係を主に示したグラフである。
【図１６】半導体基板上に形成された金属膜をエッチングする様子を示す図である。
【図１７】リアルタイムで金属膜の膜厚をモニタする方法の一例を示した図である。
【図１８】ポリシリコン膜の膜厚と時刻との関係およびエッチング温度と時刻の関係を示したグラフである。
【符号の説明】
【００９２】
１  半導体基板
２  ゲート絶縁膜
３  金属膜
４  酸化シリコン膜
５  プラズマ
１０  半導体基板
１１  素子分離領域
１２  ｐ型ウェル
１３  ｎ型ウェル
１４  ゲート絶縁膜
１５  タンタル膜
１６  酸化シリコン膜
１７  反射防止膜
１８  レジスト膜
２０ａ  ゲート電極
２０ｂ  ゲート電極
２１  低濃度ｎ型不純物拡散領域
２２  低濃度ｎ型不純物拡散領域
２３  低濃度ｐ型不純物拡散領域
２４  低濃度ｐ型不純物拡散領域
２５  サイドウォール
２６  高濃度ｎ型不純物拡散領域
２７  高濃度ｎ型不純物拡散領域
２８  高濃度ｐ型不純物拡散領域
２９  高濃度ｐ型不純物拡散領域
３０  コバルトシリサイド膜
３１  窒化シリコン膜
３２  酸化シリコン膜
３３  コンタクトホール
３４ａ  チタン／窒化チタン膜
３４ｂ  タングステン膜
３５  プラグ
３６ａ  チタン／窒化チタン膜
３６ｂ  アルミニウム膜
３６ｃ  チタン／窒化チタン膜
３７  配線
４０  サセプタ
４１  ヒータ
４２  冷媒
４３  静電チャック
【図１】
2005123276.tif 000003
【図２】
2005123276.tif 000004
【図３】
2005123276.tif 000005
【図４】
2005123276.tif 000006
【図５】
2005123276.tif 000007
【図６】
2005123276.tif 000008
【図７】
2005123276.tif 000009
【図８】
2005123276.tif 000010
【図９】
2005123276.tif 000011
【図１０】
2005123276.tif 000012
【図１１】
2005123276.tif 000013
【図１２】
2005123276.tif 000014
【図１３】
2005123276.tif 000015
【図１４】
2005123276.tif 000016
【図１５】
2005123276.tif 000017
【図１６】
2005123276.tif 000018
【図１７】
2005123276.tif 000019
【図１８】
2005123276.tif 000020