(57)【要約】      （修正有）【課題】基板の構造及び製造工程を単純化させることができる薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】基板上にゲートパターンを形成する段階と；ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と；ゲート絶縁膜上にソース／ドレーンパターンとその下部に半導体パターンを形成する段階と；基板全面に保護膜を形成する段階と；保護膜上にフォトレジスタパターンを形成する段階と；保護膜をパターニングしてフォトレジスタパターンの線幅より幅が小さい保護膜のパターンを形成する段階と；薄膜トランジスタと接続される画素電極、ゲートパッドの下部電極と接続されるゲートパッドの上部電極５６、データパッドの下部電極と接続されたデータパッドの上部電極とを含むと共に保護膜のパターンの側面から伸張されて保護膜のパターンを除いた領域に形成される透明電極のパターンを形成する段階を含む。【選択図】図４
2005123610.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲートパターンを形成する段階と、
前記基板上に半導体パターン及びソース／ドレインパターンを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを利用して前記保護膜を過エッチングして保護膜パターンを形成する段階と、
前記基板上に透明電極を形成する段階と、
前記フォトレジストパターン及び前記フォトレジストパターン上に形成された透明電極を除去して透明電極パターンを形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記保護膜パターンを形成する段階は、Ｏ２よりＳＦ６がさらに添加されたエッチングガスを利用して前記保護膜をパターンする段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記ＳＦ６とＯ２の割合は、３：１から１０：１である
ことを特徴とする請求項３記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記保護膜パターンを形成する段階は、前記保護膜を３００〜４００ｍｔｏｒｒ程度の圧力条件においてエッチングして前記保護膜パターンを形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をＳＦ６ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をＯ２ガスとＳＦ６ガスが混合した混合ガスを利用してパターニングする段階と、を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記Ｏ２ガスとＳＦ６ガスが混合した混合ガスは、前記ＳＦ６とＯ２の割合が１：３程度である
ことを特徴とする請求項６記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして用い、前記保護膜及びゲート絶縁膜をＳＦ６ガスを利用してパターニングする段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記ゲートパターンを形成する段階は、前記基板上に薄膜トランジスタのゲート電極、ゲート電極と接続されるゲートライン、ゲートラインと接続されるゲートパッド下部電極を形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記透明電極を形成する段階は、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されるゲートパッド上部電極、前記ソース／ドレインパターンのデータラインと接続されるデータパッド上部電極を含む
ことを特徴とする請求項９記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記ゲートラインと他のゲートライン、前記他のゲートラインと重畳されるストレージ電極、前記ストレージ電極及び前記他のゲートラインの間に位置する半導体パターンを含むストレージキャパシタを形成する段階を含む
ことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記ソース／ドレインパターンを形成する段階は、前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されたデータラインを形成する段階を含む
ことを特徴とする請求項１１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記保護膜パターンによって部分的に露出した前記ドレイン電極及びストレージ電極の中からいずれかを前記画素電極に接続されるようにする段階を含む
ことを特徴とする請求項１２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記データラインと同一平面上に同一金属から形成されて前記データラインから伸張して前記データパッド上部電極と接続されるデータパッド下部電極を形成する段階をさらに含む
ことを特徴とする請求項１２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記半導体パターンを形成する段階は、前記ソース／ドレインパターンに沿って、その下部に前記半導体パターンを形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
前記透明電極パターンを形成する段階は、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去して前記透明電極パターンを形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１７】
前記データラインと連結されたデータパッド下部電極と、前記データ下部電極と接続されたデータパッド上部電極を形成する段階をさらに含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１８】
基板上に薄膜トランジスタを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを形成する段階と、
前記保護膜上に前記フォトレジストパターンを利用して前記保護膜を過エッチングして保護膜パターンを形成する段階と、
前記保護膜パターンの側面から伸張して前記保護膜パターンを除いた領域に画素電極を形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１９】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンの線幅より小さな保護膜パターンを形成する段階を含む
ことを特徴とする請求項１８記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
前記画素電極を形成する段階は、前記保護膜パターン及びフォトレジストパターンが残っている基板上に透明電極物質を形成する段階と、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去する段階と、を含む
ことを特徴とする請求項１８記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２１】
基板上にゲートパターンを形成する段階と、
前記基板上にゲート絶縁膜を形成する段階と、
前記基板上にソース／ドレインパターンと半導体パターンを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを形成する段階と、
前記保護膜上に前記フォトレジストパターンを利用してパターニングして前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階と、
前記基板上に透明電極パターンを形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２２】
前記フォトレジストパターンを形成する段階は、Ｏ２よりＳＦ６がさらに添加されたエッチングガスを利用して前記保護膜をパターンする段階を含む
ことを特徴とする請求項２１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２３】
前記ＳＦ６とＯ２の割合は、３：１乃至３：１０程度である
ことを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２４】
前記保護膜パターンを形成する段階は、前記保護膜を３００〜４００ｍｔｏｒｒ程度の圧力条件においてエッチングして、前記保護膜をパターンを形成する段階を含む
ことを特徴とする請求項２１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２５】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をＳＦ６ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をＯ２ガスとＳＦ６ガスが混合した混合ガスを利用してパターニングする段階と、を含む
ことを特徴とする請求項２１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２６】
前記Ｏ２ガスとＳＦ６ガスが混合した混合ガスは、前記ＳＦ６とＯ２の割合が１：３程度である
ことを特徴とする請求項２５記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２７】
前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして用い、前記保護膜及びゲート絶縁膜をＳＦ６ガスを利用してパターニングする段階を含む
ことを特徴とする請求項２１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２８】
前記透明電極パターンを形成する段階は、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去する段階を含む
ことを特徴とする請求項２１記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板の製造方法に関するもので、特にマスク工程数を減らすことができる薄膜トランジスタアレイ基板の製造方法に関するものである。
【背景技術】
【０００２】
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このため、液晶表示装置は液晶セルなどがマトリックス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
液晶パネルは、相互対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、二基板の間に一定のセルギャップ維持のために位置するスペースと、そのセルギャップに埋められた液晶とを具備する。
【０００４】
薄膜トランジスタアレイ基板は、ケートライン及びデータラインと、そのゲートラインとデータラインの交差部毎に設けられるスイッチ素子で形成された薄膜トランジスタと、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極と、それらの上に塗布された背向膜とで構成される。ゲートラインとデータラインはそれぞれのパッド部を通して駆動回路から信号の供給を受ける。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答してデータラインに供給される画素電圧信号を画素電極に供給する。
【０００５】
カラーフィルターアレイ基板は、液晶セル単位に形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光の反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極と、それらの上に塗布される背向膜とで構成される。
【０００６】
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作して合着した後、液晶を注入して封入することで完成するようになる。
【０００７】
このような液晶パネルにおいて、薄膜トランジスタアレイ基板は、半導体製造工程を含み多数のマスク工程を必要とするにつれて製造工程が複雑化して液晶パネルの製造単価の上昇の主要因になっている。これを解決するために、薄膜トランジスタアレイ基板の製造工程においてマスク工程数を減らす方法考えられている。これは、一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィフィ工程、エッチング工程、フォトレジスタ剥離工程、検査工程などのような多くの工程を含んでいるためである。これにつれて、最近では薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が台頭になっている。
【０００８】
図１は４マスク工程を採用した薄膜トランジスタアレイ基板を例にあげて図示した平面図であり、図２は図１に図示された薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切断して図示した断面図である。
【０００９】
図１及び図２に図示された薄膜トランジスタアレイ基板は、下部基板４２の上にゲート絶縁膜４４を間に置いて交差して形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ６と、その交差構造で設けられたセル領域に形成された画素電極１８とを具備する。そして、薄膜トランジスタアレイ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシティ２０と、ゲートライン２に接続されるゲートパッド部２６と、データライン４に接続されるデータパッド部３４とを具備する。
【００１０】
薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレーン電極１２と、ゲート電極８と重畳されてソース電極１０とドレーン電極１２の間にチャンネルを形成する活性層１４とを具備する。活性層１４は、データパッド３６、ストレージ電極２２、データライン４、ソース電極１０及びドレーン電極１２と重畳に形成されてソース電極１０とドレーン電極１２の間のチャンネル部を更に含む。活性層１４の上にはデータパッド下部電極３６、ストレージ電極２２、データライン４、ソース電極１０及びドレーン電極１２とオーミック接触のためのオーミック接触層４８が更に形成される。このような薄膜トランジスタ６は、ゲートライン２に供給されるゲート信号に応答してデータライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようになる。
【００１１】
画素電極１８は、保護膜５０を貫通する第１コンタクトホール１６を通して薄膜トランジスタ６のドレーン電極１２と接続される。画素電極１８は、充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示しない光源から画素電極１８を経由して入射される光を上部基板側に透過させるようになる。
【００１２】
ストレージキャパシティ２０は、前段のゲートライン２と、そのゲートライン２とゲート絶縁膜４４、活性層１４及びオーミック接触層４８を間に置いて重畳されるストレージ電極２２と、そのストレージ電極２２と保護膜５０を間に置いて重畳されると共にその保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極２２で構成される。このようなストレージキャパシティ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電される時まで安定的に維持されるようになる。
【００１３】
ゲートライン２は、ゲートパッド部２６を通してゲートドライバ（図示しない）と接続される。ゲートパッド部２６は、ゲートライン２から延長されるゲートパッド下部電極２８と、ゲート絶縁膜４４及び保護膜５０を貫通する第３コンタクトホール３０を通してゲートパッド下部電極２８に接続されたゲートパッド上部電極３２で構成される。
【００１４】
データライン４は、データパッド部３４を通してデータドライバ（図示しない）と接続される。データパッド部３４は、データライン４から延長されるデータパッド下部電極３６と、保護膜５０を貫通する第４コンタクトホール３８を通してデータパッド下部電極３６と接続されたデータパッド上部電極４０で構成される。
【００１５】
このような構成を有する薄膜トランジスタアレイ基板は、４マスク工程で形成される。図３Ａ乃至図３Ｄは薄膜トランジスタアレイ基板の製造方法を段階的に示した断面図である。
【００１６】
図３Ａを参照すると、下部基板４２の上にゲートパターンなどが形成される。
下部基板４２の上にスパッタリング方法などの蒸着方法を通してゲート金属層に形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることでゲートライン２、ゲート電極８、ゲートパッド下部電極２８を含むゲートパターンなどが形成される。ゲート金属としては、クローム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム系金属などが単一層または二重層の構造で利用される。
【００１７】
図３Ｂを参照すると、ゲートパターンなどが形成された下部基板４２の上にゲート絶縁膜４４、活性層１４、オーミック接触層４８、そしてソース／ドレーンパターンなどが順次形成される。
【００１８】
ゲートパターンなどが形成された下部基板４２の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレーン金属層が順次形成される。
【００１９】
ソース／ドレーン金属層の上に第２マスクを利用したフォトリソグラフィ工程でフォトレジスタパターンを形成するようになる。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスタパターンが異なるソース／ドレーンパターンより低い高さを有するようにする。
【００２０】
続いて、ソース／ドレーンパターンを利用した湿式エッチング工程でソース／ドレーン金属層がパターニングされることでデータライン４、ソース電極１０、そのソース電極１０と一体化されたドレーン電極１２、ストレージ電極２２を含むソース／ドレーンパターンなどが形成される。
【００２１】
次に、同一のフォトレジスタパターンを利用した乾式エッチング工程でｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることで活性層１４とオーミック接触層４８が形成される。
【００２２】
そして、チャンネル部で相対的に低い高さを有するフォトレジスタパターンがアッシング（Ａｓｈｉｎｇ）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレーンパターン及びオーミック接触層４８がエッチングされる。これにつれて、チャンネル部の活性層１４が露出されてソース電極１０とドレーン電極１２が分離される。
【００２３】
続いて、ストリップ工程でソース／ドレーンパターン部の上に残っているフォトレジスタパターンが除去される。
【００２４】
ゲート絶縁膜４４の材料としては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としては、モリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金（Ｍｏ ａｌｌｏｙ）などが利用される。
【００２５】
図３Ｃを参照すると、ソース／ドレーンパターンなどが形成されたゲート絶縁膜４４の上に第１乃至第４コンタクトホール（１６，２４，３０，３８）を含む保護膜５０が形成される。
【００２６】
ソース／ドレーンパターンが形成されたゲート絶縁膜４４の上にＰＥＣＶＤなどの蒸着方法に保護膜５０が全面形成される。保護膜５０は、第３マスクを利用したフォトリソグラフィ工程とエッチング工程でパターニングされることで第１乃至第４コンタクトホール（１６，２４，３０，３８）が形成される。第１コンタクトホール１６は、保護膜５０を貫通してドレーン電極１２が露出になるように形成され、第２コンタクトホール２４は、保護膜５０を貫通してストレージ電極２２に露出になるように形成される。第３コンタクトホール３０は、保護膜５０及びゲート絶縁膜４４を貫通してゲートパッド下部電極２８に露出になるように形成される。第４コンタクトホール３８は、保護膜５０を貫通してデータパッド下部３６電極に露出になるように形成される。
【００２７】
保護膜５０の材料としては、ゲート絶縁膜９４のような無機絶縁物質、誘電常数が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【００２８】
図３Ｄを参照すると、保護膜５０の上に透明電極パターンなどが形成される。
保護膜５０の上にスパッタリングなどの蒸着方法に透明電極物質が全面蒸着される。続いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明電極物質がパターニングされることで画素電極１８、ゲートパッド上部電極３２、データパッド上部電極４０を含む透明電極パターンなどが形成される。画素電極１８は、第１コンタクトホール１６を通してドレーン電極１２と電気的に接続されて、第２コンタクトホール２４を通して全段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド上部電極３２は、第３コンタクトホール３０を通してゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は、第４コンタクトホール３８を通してデータパッド下部電極３６と電気的に接続される。透明電極物質としては、インジウム−スズ−オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）か、スズ−オキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）またはインジウム−ジンク−オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）が利用される。
【００２９】
このような従来の薄膜トランジスタ基板及びその製造方法は、４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと共にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程もまた相変わらず製造工程が複雑で原価節減に限界があるので製造工程をさらに単純化して製造単価をさらに減らすことができる薄膜トランジスタ基板の製造方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
従って、本発明の目的は、３マスク工程を採用して基板の構造及び製造工程を単純化させることができる薄膜トランジスタアレイ基板の製造方法を提供することである。
【課題を解決するための手段】
【００３１】
前記目的を達成するために、本発明による薄膜トランジスタアレイ基板の製造方法は、基板上に薄膜トランジスタのゲート電極、ゲート電極と接続されるゲートライン、ゲートラインと接続されるゲートパッドの下部電極を含むゲートパターンを形成する段階と；前記ゲートパターンが形成された基板の上にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜の上に前記薄膜トランジスタのソース電極及びドレーン電極、前記ソース電極と接続されるデータライン、前記データラインと接続されるデータパッドの下部電極を含むソース／ドレーンパターンと前記ソース／ドレーンパターンに沿ってその下部に形成される半導体パターンを形成する段階と；前記薄膜トランジスタを保護すると共に前記基板の全面に保護膜を形成する段階と；前記保護膜の上にフォトレジスタパターンを形成する段階と；前記保護膜を前記フォトレジスタパターンを利用してパターニングすることで前記フォトレジスタパターンの線幅より幅が小さい保護膜のパターンを形成する段階と；前記薄膜トランジスタと接続される画素電極、前記ゲートパッドの下部電極と接続されるゲートパッドの上部電極、前記データパッドの下部電極と接続されたデータパッドの上部電極を含むと共に前記保護膜のパターンの側面から伸張されて前記保護膜のパターンを除いた領域に形成される透明電極のパターンを形成する段階を含むことを特徴とする。
【００３２】
前記フォトレジスタパターンの線幅より小さい保護膜のパターンを形成する段階は、０2よりＳＦ６が更に添加されたエッチングガスを利用して前記保護膜をパターンする段階を含むことを特徴とする。
【００３３】
前記ＳＦ6と０2の比率は、３〜１０：１であることを特徴とする。
【００３４】
前記フォトレジスタパターンの線幅より小さい保護膜のパターンを形成する段階は、前記保護膜を３００〜４００ｍｔｏｒｒ程度の圧力の条件で始めて前記保護膜のパターンを形成する段階を含むことを特徴とする。
【００３５】
前記フォトレジスタパターンの線幅より小さい保護膜のパターンを形成する段階は、前記保護膜をＳＦ6ガスが混合された混合ガスを利用してパターンする段階を含むことを特徴とする。
【００３６】
前記０2ガスとＳＦ6ガスが混合された混合ガスは、ＳＦ6と０2の比率が１：３程度であることを特徴とする。
【００３７】
前記透明電極のパターンを形成する段階は、前記保護膜のパターン及びフォトレジスタパターンが残っている基板の上に透明電極の物質を形成する段階と；前記フォトレジスタパターンとその上の形成された透明電極の物質をストリップ工程で除去して前記透明電極パターンを形成する段階を含むことを特徴とする。
【００３８】
前記ゲートライン、前記半導体のパターンを間に置いてゲートラインと絶縁になるように重畳されるストレージ電極を含むストレージキャパシティを形成する段階を更に含むことを特徴とする。
【００３９】
前記透明電極のパターンを形成する段階は、前記保護膜のパターンによって部分的に露出された前記薄膜トランジスタのドレーン電極及びストレージ電極を前記画素電極と接続されるようにする段階を含むことを特徴とする。
【００４０】
本発明による薄膜トランジスタアレイ基板の製造方法は、基板の上に薄膜トランジスタウィ形成する段階と；前記薄膜トランジスタを保護する保護膜を前記薄膜トランジスタが形成された基板の全面に形成する段階と；前記保護膜の上にフォトレジスタパターンを形成する段階と；前記保護膜を前記フォトレジスタの線幅より狭くパターニングして保護膜のパターンを形成する段階と；前記保護膜のパターンの側面から伸張されて前記保護膜のパターンなどの間に形成される画素電極を含む透明電極のパターンを形成する段階を含むことを特徴とする。
【発明の効果】
【００４１】
本発明による薄膜トランジスタアレイ基板の製造方法は、リフトオフ方法を利用した３マスク工程によってなることで基板の構造及び製造工程がさらに単純化される。これによって、製造単価をさらに節減することができると共に製造収率を向上させることができる。
特に、本発明による薄膜トランジスタアレイ基板の製造方法は、保護膜の側面部が過エッチングされて、その過エッチングによって透明電極パターンが分離されるように形成されることで、ストリップ工程の際にストリップ液の浸透が容易になる。これに従って、リフトオフ方法によってフォトレジスタパターンのストリップ工程の際に、そのフォトレジスタパターンの上に蒸着された透明電極物質が容易にパターニングされる。
【発明を実施するための最良の形態】
【００４２】
実施の形態  以下、本発明の実施の形態を添付した図４乃至図１１を参照して詳細に説明する。
図４は本発明の実施の形態による薄膜トランジスタアレイ基板を示した平面図であり、図５は図４に示された薄膜トランジスタアレイ基板をＩＩ―ＩＩ’線につれて切断して示した断面図である。
【００４３】
図４及び図５に図示された薄膜トランジスタアレイ基板は、下部基板８８の上にゲート絶縁膜パターン９０を間に置いて交差して形成されたゲートライン５２及びデータライン５８と、その交差部毎に形成された薄膜トランジスタ８０と、その交差構造で設けられたセル領域に形成された画素電極７２とを具備する。そして、薄膜トランジスタアレイ基板は、画素電極７２に接続されたストレージ電極６６と前段ゲートライン５２の重畳部に形成されたストレージキャパシティ７８と、ゲートライン５２に接続されるゲートパッド部８２と、データライン５８に接続されるデータパッド部８４とを具備する。
【００４４】
薄膜トランジスタ８０は、ゲートライン５２に接続されたゲート電極５４と、データライン５８に接続されたソース電極６０と、画素電極７２に接続されたドレーン電極６２と、ゲート電極５４とゲート絶縁パターン９０を間に置いて重畳されてソース電極６０とドレーン電極６２の間にチャンネル７０を形成する活性層９２を含む半導体とを具備する。このような薄膜トランジスタ８０は、ゲートライン５２に供給されるゲート信号に応答してデータライン５８に供給される画素電圧信号が画素電極７２に充電されて維持されるようにする。
【００４５】
半導体パターンは、ソース電極６０とドレーン電極６２の間のチャンネル部を含むソース電極６０、ドレーン電極６２、データライン５８、そしてデータパッド下部電極６４と重畳され、ストレージ電極６６と重畳される部分を含めてゲート絶縁パターン９０を間に置いてゲートライン５２とは部分的に重畳して形成された活性層９２とを具備する。そして、半導体パターンは、活性層９２の上に形成されたソース電極６０、ドレーン電極６２、ストレージ電極６６、データライン５８、そしてデータパッド下部電極６４とオーミック接触のために形成されたオーミック接触層４８とを更に形成される。
【００４６】
画素電極７２は、保護膜パターン９８によって外部に露出された薄膜トランジスタ８０のドレーン電極６２と接続される。画素電極７２は、充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示しない光源から画素電極７２を経由して入射される光を上部基板側に透過させるようになる。
【００４７】
ストレージキャパシティ７８は、前段のゲートライン５２と、そのゲートライン５２とゲート絶縁パターン９０、活性層９２及びオーミック接触層９４を間に置いて重畳されて画素電極７２と接続されたストレージ電極６６で構成される。ここで、画素電極７２は、保護膜９８の外部に露出されたストレージ電極６６と接続される。このようなストレージキャパシティ７８は、画素電極７２に充電された画素電圧が次の画素電圧が充電される時まで安定的に維持される。
【００４８】
ゲートライン５２は、ゲートパッド部８２を通してゲートドライバ（図示しない）と接続される。ゲートパッド部８２は、ゲートライン５２から延長されるゲートパッド下部電極５６と、ゲートパッド下部電極５６の上に接続されたゲートパッド上部電極７４で構成される。
【００４９】
データライン５８は、データパッド部８４を通してデータドライバ（図示しない）と接続される。データパッド部８４は、データライン５８から延長されるデータパッド下部電極６４と、データパッド下部電極６４の上に接続されたデータパッド上部電極７６で構成される。また、データパッド部８４は、データパッド下部電極６４と下部基板８８の間に形成されたゲート絶縁パターン９０、活性層９２、そしてオーミック接触層９４を更に含む。
【００５０】
ゲート絶縁パターン９０と保護膜パターン９８は、画素電極７２とゲートパッド上部電極７４及びデータパッド上部電極７６が形成されていない領域に形成される。
【００５１】
ここで、保護膜パターン９８及びゲート絶縁パターン９０は、ＳＦ6と０2の比率が３〜１０：１程度で混合されたエッチングガスを利用した乾式エッチングによって、パターニングされるか、圧力が高い条件、例えば、３００〜４００ｍｔｏｒｒ程度の圧力で保護膜９８ａがパターニングされる。また、保護膜パターン９８は、ＳＦ6ガスだけでパターニングされ、ゲート絶縁パターン９０は、０2が添加されてＳＦ6の比率が減少されたエッチングガスによってパターニングされることができる。
【００５２】
このような構成を有する薄膜トランジスタアレイ基板は、３マスク工程で形成される。３マスク工程を利用した本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法は、ゲートパターンなどを形成するための第１マスク工程と、半導体パターン及びソース／ドレーンパターンなどを形成するための第２マスク工程と、ゲート絶縁パターン９０と保護膜パターン９８及び透明電極パターンなどを形成するための第３マスク工程を含むようになる。
【００５３】
図６Ａ乃至図９Ｅは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法を段階的に示した断面図などである。
図６Ａ及び図６Ｂは本発明による薄膜トランジスタアレイ基板の製造方法の中の第１マスク工程で下部基板８８の上にゲートパターンなどを示した平面図及び断面図である。
【００５４】
下部基板８８の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程によりゲート金属層がパターニングされることでゲートライン５２、ゲート電極５４、ゲートパッド下部電極５６を含むゲートパターンなどが形成される。ゲート金属としては、Ｃｒ、ＭｏＷ、Ｃｒ／Ａｌ、Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）、Ｃｒ／Ａｌ（Ｎｄ）などが単一層または二重層の構造で利用される。
【００５５】
図７Ａ及び図７Ｂは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第２マスク工程で形成されたソース／ドレーンパターン、半導体パターンを含む基板の平面図及び断面図である。
具体的には、ゲートパターンなどが形成された下部基板８８の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁層９０ａ、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレーン金属層が順次形成される。ゲート絶縁層９０ａとしては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としては、モリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金などが利用される。
【００５６】
続いて、第２マスクを利用したフォトリソグラフィ工程とエッチング工程により、図８Ａに示したように、フォトレジスタパターン７１ｂを形成するようになる。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスタパターンが異なるソース／ドレーンパターンより低い高さを有するようにする。
【００５７】
続いて、図８Ｂに示したように、フォトレジスタパターン７１ｂを利用した湿式エッチング工程によりソース／ドレーン金属層がパターニングされることでデータライン５８、ソース電極６０、そのソース電極６０と一体化されたドレーン電極６２、ストレージ電極６４、データパッド下部電極６４を含むソース／ドレーンパターンなどが形成される。
【００５８】
次に、同一のフォトレジスタパターン７１ｂを利用した乾式エッチング工程によりｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることで活性層９２とオーミック接触層９４が形成される。続いて、図８Ｃに示したように、チャンネル部で相対的に低い高さを有するフォトレジスタパターン７１ｂがアッシング（Ａｓｈｉｎｇ）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレーンパターン及びオーミック接触層９４がエッチングされる。これに従って、図８Ｄに示されたように、チャンネル部の活性層９２が露出されてソース電極６０とドレーン電極６２が分離される。
【００５９】
続いて、ストリップ工程によりソース／ドレーンパターン部の上に残っているフォトレジスタパターンが除去される。
【００６０】
図９Ａ乃至図９Ｅは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第３マスク工程に形成されたゲート絶縁パターン９０と保護膜９８及び透明電極パターンを含む基板の平面図及び断面図である。
【００６１】
具体的には、ソース／ドレーンパターンなどが形成されたゲート絶縁膜９０ａの上にスパターリングなどの蒸着方法にＳｉＮｘ、ＳｉＯｘのような無機絶縁物質、誘電常数が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される保護膜９８ａが全面蒸着されて保護膜９８ａの上にフォトレジスタが全面塗布される。続いて、第３マスクを利用したフォトリソグラフィ工程で図９Ｂに示されたようにフォトレジスタパターン７１ｃが形成される。
【００６２】
続いて、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａ及びゲート絶縁膜９０ａがガスを利用した乾式エッチングによってパターニングされることで透明電極のパターンが形成される領域を除いた領域に保護膜のパターン９８及びゲート絶縁パターン９０が形成される。  
【００６３】
ここで、一般的なエッチングガスとしてはＳＦ6と０2が約１：３程度の比率で混合されたエッチングガスが利用されるが、本発明ではＳＦ6の比率を更に増加させてＳＦ6と０2の比率が約３〜１０：１程度で混合されたエッチングガスが利用される。これに従って、図９Ｃに示されたようにフォトレジスタパターン７１ｃと下部の保護膜９８ａの線幅がフォトレジスタパターン７１ｃの幅より狭く過エッチングされる。このように、保護膜９８ａが過エッチングされることでこの後になされるリフトオフ方法による透明電極パターンの形成の際にその透明電極パターンの形成が容易になる。ここで、保護膜９８ａの過エッチング領域（ｄ１）の幅は約２μｍ以下になる。
【００６４】
具体的には、ＳＦ6はＳｉＮｘ、ＳｉＯｘのような無機絶縁物質とよく反応し、０2はフォトレジスタパターンとよく反応するようになる。従って、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａ及びゲート絶縁膜９０ａをパターニングする場合、ＳＦ6と０2の比率が約３〜１０：１程度で混合されたエッチングガスを利用してエッチングすると保護膜９８ａの露出された側面部がＳＦ6によって多くの影響を受けるようになり、更に多くエッチングされるようになる。これによって、図１０Ａ乃至図１０Ｃに表した実験結果のようにフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングされる。
【００６５】
また、本発明による薄膜トランジスタアレイ基板の製造方法の保護膜９８ａの過エッチングの形成方法としては、保護膜９８ａを圧力が高い条件でパターニングされる。例えば、３００〜４００ｍｔｏｒｒ程度の圧力で保護膜９８ａがパターニングされる。
【００６６】
具体的には、圧力が増加されると、ガス分子など間の衝突回数が多くなり、分子などの平均自由行路が短くなる。これで、ガス分子などの直進性が減少されると共にガス分子などの左、右、上、下などの不規則な運動が増加し、左、右、上、下方向に進行するガス分子などの量が増加するほどフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａの側面がガス分子などによって更に多くの影響を受けるようになる。換言すると、フォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングになる。
【００６７】
第１段階で図１１Ａに示されたように、ＳＦ6ガスだけで保護膜９８ａをパターンするようになる。これは上述したように、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａをパターンする場合、ＳＦ6ガスによって保護膜９８ａの側面がガス分子などによって更に多くの影響を受けるようになることでフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングになる。
【００６８】
続いて、第２段階で図１１Ｂに示されたように０2が添加されて、ＳＦ6の比率が減少されたエッチングガスによってゲート絶縁膜９０ａがパターニングされる。ここで、ＳＦ6と０2の比率は約１：３程度である。これは、ＳＦ6の量が減少されることでゲート絶縁膜９０ａの過エッチングを防止するためである。即ち、ＳＦ6ガスだけでゲート絶縁膜９０ａがエッチングされると、ゲート絶縁膜９０ａの側面部が過エッチングされることでその上に形成される透明電極パターンが断線される問題が発生するためである。従って、０2が添加されて、ＳＦ6の比率が減少されたエッチングガスによってゲート絶縁膜９０ａをパターニングすることでゲート絶縁膜９０ａの側面が過エッチングされることを防止することができる。
【００６９】
続いて、フォトレジスタパターン７１ｃが残っている基板８８の上にスパッタリングなどの蒸着方法で透明電極物質７４ａが全面蒸着される。この際、フォトレジスタパターンより過エッチングされた保護膜パターン９８によって透明電極物質７４ａは図９Ｄに示されたように保護膜パターン９８とフォトレジスタパターン７１ｃの間で分離されて形成される。透明電極物質７４ａとしては、インジウム−スズ−オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）か、スズ−オキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）またはインジウム−ジンク−オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）が利用される。
【００７０】
以後、透明電極物質７４ａが全面蒸着された薄膜トランジスタアレイ基板でリフトオフ（Ｌｉｆｔ  Ｏｆｆ）方法を利用したストリップ工程によってフォトレジスタパターン７１ｃは除去される。この際、フォトレジスタパターン７１ｃの上に蒸着された透明電極物質７４ａはフォトレジスタパターン７１ｃが離れていきながら除去されて図９Ｅに示されたようにゲートパッド上部電極７４、画素電極７６及びデータパッド上部電極８５を含む透明電極パターンが形成される。ここで、過エッチングされた領域では透明電極物質７４ａが分離されているのでフォトレジスタパターン７１ｃが離れてしまう場合、フォトレジスタパターン７１ｃの上に蒸着された透明電極物質７４ａが容易に分離されることができるようになる。
【００７１】
即ち、リフトオフ（Ｌｉｆｔ  Ｏｆｆ）方法を利用したストリップ工程（ｓｔｒｉｐｐｅｒ）が透明電極物質７４ａの分離された領域に容易に浸透されることで、透明電極物質７４ａが容易に分離される。
【００７２】
これにより、ゲートパッド上部電極７４はゲートパッド下部電極５６と接続されて、画素電極７２は薄膜トランジスタのドレーン電極６２及びストレージキャパシティ７８のストレージ電極６６と電気的に接続されて、データパッド上部電極８５はデータパッド下部電極６４と電気的に接続される。
【００７３】
このように、本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法は、リフトオフ方法を利用した３マスク工程によってなされることによって、基板の構造及び製造工程を更に単純化させることで製造単価を更に節減することができると共に製造収率を向上させることができる。
【００７４】
以上説明した内容を通して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることがわかる。従って、本発明の技術的の範囲は詳細な説明に記載された内容に限らず特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【００７５】
【図１】通常的な薄膜トランジスタアレイ基板の一部分を示した平面図である。
【図２】図１に示された薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切断して図示した断面図である。
【図３Ａ】図２に示された薄膜トランジスタアレイ基板の製造方法を段階的に示すための断面図である。
【図３Ｂ】図３Ａに続く製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く製造工程を示す断面図である。
【図３Ｄ】図３Ｃに続く製造工程を示す断面図である。
【図４】本発明の実施の形態による薄膜トランジスタアレイ基板を示した平面図である。
【図５】図４に示された薄膜トランジスタアレイ基板をＩＩ―ＩＩ’線に沿って切断して示した断面図である。
【図６Ａ】本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第１マスク工程で下部基板８８の上にゲートパターンなどを示した平面図である。
【図６Ｂ】図６Ａに対応して示す断面図である。
【図７Ａ】本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第２マスク工程で形成されたソース／ドレーンパターン、半導体パターンを含む基板の平面図である。
【図７Ｂ】図７Ａに対応して示す断面図である。
【図８Ａ】図７Ａ及び図７Ｂに示された薄膜トランジスタアレイ基板の製造方法を段階的に示すための断面図である。
【図８Ｂ】図８Ａに続く製造工程を示す断面図である。
【図８Ｃ】図８Ｂに続く製造工程を示す断面図である。
【図８Ｄ】図８Ｃに続く製造工程を示す断面図である。
【図９Ａ】本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第３マスク工程に形成されたゲート絶縁パターン９０と保護膜９８及び透明電極パターンを含む基板の平面図である。
【図９Ｂ】図９Ａに対応して示す断面図である。
【図９Ｃ】図９Ｂに続く製造工程を示す断面図である。
【図９Ｄ】図９Ｃに続く製造工程を示す断面図である。
【図９Ｅ】図９Ｄに続く製造工程を示す断面図である。
【図１０Ａ】図９に示されたアンダカット発生に関する実験結果を表す図面である。
【図１０Ｂ】図９に示されたアンダカット発生に関する実験結果を表す図面である。
【図１０Ｃ】図９に示されたアンダカット発生に関する実験結果を表す図面である。
【図１１Ａ】本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の２段階エッチング工程を表す図面である。
【図１１Ｂ】本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の２段階エッチング工程を表す図面である。
【符号の説明】
【００７６】
２，５２：ゲートライン、４，５８：データライン、６，８０：薄膜トランジスタ、８，５４：ゲート電極、１０，６０：ソース電極、１２，６２：ドレーン電極、１４，９２：活性層、１６：第１コンタクトホール、１８，７２：画素電極、２０，７８：ストレージキャパシティ、２２，６６：ストレージ電極、２４： 第２コンタクトホール、２６，８２：ゲートパッド部、２８，５６：ゲートパッド上部電極、３０：第３コンタクトホール、３４，８４：データパッド部、３８：第４コンタクトホール、４０，７６：データパッド保護電極、４２，８８：下部基板、４４：ゲート絶縁膜、４８，９４：オミック接触層。
【図１】
2005123610.tif 000003
【図２】
2005123610.tif 000004
【図３Ａ】
2005123610.tif 000005
【図３Ｂ】
2005123610.tif 000006
【図３Ｃ】
2005123610.tif 000007
【図３Ｄ】
2005123610.tif 000008
【図４】
2005123610.tif 000009
【図５】
2005123610.tif 000010
【図６Ａ】
2005123610.tif 000011
【図６Ｂ】
2005123610.tif 000012
【図７Ａ】
2005123610.tif 000013
【図７Ｂ】
2005123610.tif 000014
【図８Ａ】
2005123610.tif 000015
【図８Ｂ】
2005123610.tif 000016
【図８Ｃ】
2005123610.tif 000017
【図８Ｄ】
2005123610.tif 000018
【図９Ａ】
2005123610.tif 000019
【図９Ｂ】
2005123610.tif 000020
【図９Ｃ】
2005123610.tif 000021
【図９Ｄ】
2005123610.tif 000022
【図９Ｅ】
2005123610.tif 000023
【図１０Ａ】
2005123610.tif 000024
【図１０Ｂ】
2005123610.tif 000025
【図１０Ｃ】
2005123610.tif 000026
【図１１Ａ】
2005123610.tif 000027
【図１１Ｂ】
2005123610.tif 000028