(57)【要約】【課題】インダクタの形状を増大させることがなく、高周波電流を流す場合であっても、低抵抗化が可能な高周波用高Ｑインダクタ素子を提供する。【解決手段】第２の配線層１５を第１の配線層１３よりも幅を狭くすることにより、第１の配線層１３と第２の配線層１５と第３の配線層１６とを含めたアルミニウム配線全体の断面部において、該導体部分の周辺長を、前記アルミニウム配線全体の断面部が矩形をなす場合よりも長くし、配線層１３，１５，１６全体の断面部における周囲長を増大化することにより、インダクタのサイズを変えないで、高周波電流を流す場合にも低抵抗化が可能となり、信頼性が高く、コストの低減化を図ることができるインダクタ素子とすることができる。【選択図】図１
2005268490.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層された絶縁膜上に、金属層が螺旋状に形成されてなる高周波用高Ｑインダクタ素子であって、前記金属層の断面形状において、該断面部分の周辺長を断面が矩形の場合の周辺長よりも長くしたことを特徴とする高周波用高Ｑインダクタ素子。
【請求項２】
前記インダクタ素子の断面形状を、周辺部での中央部分が凹となるつづみ形状としたことを特徴とする請求項１記載の高周波用高Ｑインダクタ素子。
【請求項３】
半導体基板の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の上に第１の配線層を形成する工程と、
前記第１の絶縁膜および前記第１の配線層の表面全体に、第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を平坦化する工程と、
前記第２の絶縁膜に対し、トレンチを形成した後に、前記トレンチ内へ選択的に金属を埋め込み、第２の配線層を形成する工程と、
前記第２の絶縁膜の上に、第２の配線層を覆うようにして第３の配線層を形成する工程と、
前記第２の絶縁膜および前記第３の配線層の表面全体に、第３の絶縁膜を堆積させる工程とにより、
前記第２の配線層を前記第１の配線層よりも幅を狭く形成して、前記各配線層全体の断面部において、該導体部分の周辺長を前記各配線層全体が矩形部の場合よりも長く形成することを特徴とする高周波用高Ｑインダクタ素子の製造方法。
【請求項４】
半導体基板の表面上に絶縁膜を形成する工程と、
前記絶縁膜上に導体層を堆積させる工程と、
前記導体層にレジストを堆積させる工程とにより、第１の配線層を形成する工程と、
前記第１の配線層の断面において、周辺部の中間部を凹状に侵食させ、第２の配線層を形成する工程と、
レジストを除去した後に前記絶縁膜および前記第２の配線層の表面全体にシリコン酸化膜を堆積する工程とにより、
前記第２の配線層の断面部分の周辺長を前記第１の配線層より長く形成することを特徴とする高周波用高Ｑインダクタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に積層された絶縁膜上に、金属層が螺旋状に形成されてなる高周波用高Ｑインダクタ素子、およびその高周波用高Ｑインダクタ素子の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話あるいはＰＤＡ（携帯情報端末）の普及にともない、無線インターフェースをもつ高周波回路の小型化の要求が強まっており、今まで半導体装置の外側にプリント基板部分に取り付けられていた（外付け部品）インダクタなどの受動素子を半導体装置内に収納する例が多くなってきた。
【０００３】
また、インダクタは、ＬＮＡ（Low Noise Amplifier），ＰＡ（Power Amplifier），ＲＦオシレータなどのＲＦＩＣ設計への応用に必要な部品である。
【０００４】
しかし、抵抗素子あるいは容量素子は、チップ内に形成することは比較的容易であるのに対し、インダクタは誘導性を生じさせる構造としてさまざまなものがある。
【０００５】
次に、スパイラルインダクタの特性について説明する。
【０００６】
一般にインダクタの特性を表す指標としてＱ値がある。例えば直列共振ＬＣ回路において、Ｑは共振周波数におけるインダクタ値を回路の直列抵抗値で割った値により決定され、次式（数１）で表される。
（数１）
Ｑ＝ωＬ／Ｒ
（数１）の式において、ωは２πｆ、πは円周率、ｆは周波数、Ｌはインダクタンス値、Ｒは抵抗値である。
【０００７】
前記Ｑ値は、大きな値になるほどインダクタンス素子の電気特性が良いとされ、回路の低消費電力化に寄与する。
【０００８】
図４に一般的なインダクタのＱ特性を示す。図４に示すように、Ｑ値は周波数が増加すると、インダクタと基板間の容量結合による容量損失のため、高周波では低下し、上に凸状の波形形状を示す。
【０００９】
（数１）のＱ値を増大させるためには、インダクタ素子の直列抵抗成分を低減すること、あるいは容量損失を抑えることが効果的な方法である。
【００１０】
以下、従来の技術について図３を参照して説明する。図３（ａ），（ｂ）は従来のスパイラルインダクタ素子の構造を示し、（ａ）はインダクタ素子の平面図、（ｂ）は（ａ）におけるＡ−Ａ断面図である。
【００１１】
図３におけるインダクタ素子は、半導体基板１上に下層配線層２が敷設され、その上に敷設された絶縁膜３の表面に上層配線層４を設けた層構造であって、上層配線層４および下層配線層２からなる２層の配線構造である。また、上層配線層４はスパイラル状のコイル形状を有し、その中心からスルーホール５により下層配線層２に接続して、電気的引き出しがなされるようになっている。
【００１２】
このような従来の配線構造には、以下の問題が存在する。
【００１３】
先ず、上層配線層４および下層配線層２は、スパッタリング法により金属層を堆積し、この金属層上にフォトエッチング法を用いて形成したレジストパターンをマスクとしてエッチングを行うことで形成する。しかし、金属層にエッチングを行う工程において、金属膜とレジスト膜との選択比の制約により、エッチング可能な金属層の膜厚は、約２μｍが限界であって、これ以上の厚みの配線層の形成は困難である。この膜厚の限界により、配線層の低抵抗化の実現が困難であった。
【００１４】
このため、抵抗Ｒを減少させるため断面積を増大させる方法が一般的である。例えば特許文献１に記載の発明では導体の断面積を増大させることにより直列抵抗を減少させ、Ｑ値を増大させることを課題としたものである。
【００１５】
ただし、単純に導体幅を増大化させても、基板間との単位長あたりの寄生容量が増大するため、誘電体損が増加して、結局、損失を下げることはできない。
【００１６】
また、前記方法はインダクタ素子のサイズの増大につながり、さらには構造の複雑化により工数の増大化につながり、実現性は小さかった。
【特許文献１】特開２０００−５８７５８号公報
【特許文献２】特開２００２−５７２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前記従来のインダクタ素子には、製造プロセス上の制約によって、配線層の膜厚に限界があって配線抵抗が高く、インダクタの特性を向上させるために、サイズが大きくなってしまうという問題があった。
【００１８】
本発明は、前記従来の課題を考慮してなされたものであり、インダクタの形状を増大させることがなく、高周波電流を流す場合であっても、低抵抗化が可能な高周波用高Ｑインダクタ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記目的を達成するため、請求項１に記載の発明は、半導体基板上に積層された絶縁膜上に、金属層が螺旋状に形成されてなる高周波用高Ｑインダクタ素子であって、前記金属層の断面形状において、該断面部分の周辺長を断面が矩形の場合の周辺長よりも長くしたことを特徴とし、この構成によって、高周波電流が表皮効果にて前記金属層の周囲を流れるため、低抵抗化が可能な高周波用高Ｑインダクタ素子となる。
【００２０】
請求項２に記載の発明は、請求項１に記載の高周波用高Ｑインダクタ素子において、インダクタ素子の断面形状を、周辺部での中央部分が凹となるつづみ形状としたことを特徴とし、この構成によって、インダクタの形状が増大することはなく、低抵抗化が可能な高周波用高Ｑインダクタ素子となる。
【００２１】
請求項３に記載の発明の高周波用高Ｑインダクタ素子の製造方法は、半導体基板の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の上に第１の配線層を形成する工程と、前記第１の絶縁膜および前記第１の配線層の表面全体に、第２の絶縁膜を堆積する工程と、前記第２の絶縁膜を平坦化する工程と、前記第２の絶縁膜に対し、トレンチを形成した後に、前記トレンチ内へ選択的に金属を埋め込み、第２の配線層を形成する工程と、前記第２の絶縁膜の上に、第２の配線層を覆うようにして第３の配線層を形成する工程と、前記第２の絶縁膜および前記第３の配線層の表面全体に、第３の絶縁膜を堆積させる工程とにより、前記第２の配線層を前記第１の配線層よりも幅を狭く形成して、前記各配線層全体の断面部において、該導体部分の周辺長を前記各配線層全体が矩形部の場合よりも長く形成することを特徴し、この方法により製作された高周波用高Ｑインダクタ素子は、高周波電流が表皮効果のため前記金属層の周囲を流れるため、低抵抗化が可能な高周波用高Ｑインダクタ素子となる。
【００２２】
請求項４に記載の発明の高周波用高Ｑインダクタ素子の製造方法は、半導体基板の表面上に絶縁膜を形成する工程と、前記絶縁膜上に導体層を堆積させる工程と、前記導体層にレジストを堆積させる工程とにより、第１の配線層を形成する工程と、前記第１の配線層の断面において、周辺部の中間部を凹状に侵食させ、第２の配線層を形成する工程と、レジストを除去した後に前記絶縁膜および前記第２の配線層の表面全体にシリコン酸化膜を堆積する工程とにより、前記第２の配線層の断面部分の周辺長を前記第１の配線層より長く形成することを特徴とし、この方法により製作された高周波用高Ｑインダクタ素子の製造方法は、高周波電流が表皮効果のため前記金属層の周囲を流れるため、低抵抗化が可能な高周波用高Ｑインダクタ素子となる。
【発明の効果】
【００２３】
本発明の高周波用高Ｑインダクタ素子によれば、配線層（金属層）の断面部において、導体の周囲長を長く設定することができ、導体の周囲に高周波電流の表皮効果を効率よく流すことができるため、配線層の膜厚および配線幅を増加させることなく、配線抵抗を減少することが可能になり、よって、Ｑ値を増大させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照して説明する。
【００２５】
図１（ａ）〜（ｃ）は本発明の第１の実施形態を説明するための高周波用高Ｑインダクタ素子の断面構造、およびその製造方法を示す一部断面図であり、図１（ａ）に示すように、半導体基板１１の表面上にＣＶＤ（Chemical Vapor Deposition）法により第１のシリコン酸化膜１２を形成する。この第１のシリコン酸化膜１２上に、スパッタリングによりアルミニウムを２μｍの膜厚で堆積させ、フォトエッチング技術により幅６μｍの配線形状にパターニングして第１の配線層１３を形成する。
【００２６】
第１のシリコン酸化膜１２および第１の配線層１３の表面全体に、ＬＰＣＶＤ（低圧ＣＶＤ）法により第２のシリコン酸化膜１４を堆積する。この第２のシリコン酸化膜１４に対し、ケミカルメカニカルポリッシング（以降、ＣＭＰと呼ぶ）法により、３μｍの平坦な膜厚にする。
【００２７】
次に、図１（ｂ）に示すように、第２のシリコン酸化膜１４に対し、フォトエッチング法により幅１μｍをトレンチを形成した後、このトレンチ内に選択的にアルミニウムを埋め込み、第２の配線層１５を形成する。
【００２８】
次に、図１（ｃ）に示すように、第２のシリコン酸化膜１４の上に、スパッタリングによりアルミニウムを２μｍの膜厚で堆積させ、フォトエッチング技術により配線形状にパターニングを行って第３の配線層１６を形成する。その後、第２のシリコン酸化膜１４および第３の配線層１６の表面全体にＬＰＣＶＤ法により第３のシリコン酸化膜１７を堆積させる。
【００２９】
前記第２の配線層１５を第１の配線層１３よりも幅を狭くすることにより、第１の配線層１３と第２の配線層１５と第３の配線層１６とを含めたアルミニウム配線全体の断面部において、該断面の導体部分の周辺長を、アルミニウム配線全体の断面部が矩形部である場合よりも長く設定することができる。
【００３０】
ここで、一般に導体に高周波電流を流すと、表皮効果によって配線層の表面部分のみしか電流が流れず、配線抵抗が増加する。導体の表面から膜厚ｄの領域のみ電流が流れたときの表皮厚は、√（２／（ω・σ・μ））で表される。
【００３１】
例えば、動作周波数を１０ＧＨｚとすると、材料がアルミニウムの場合で表皮深さｄは約０．８μｍである。
【００３２】
本実施形態での導体に流れる表皮電流の面積を試算すると、第２の配線層１５の部分を除いて２０．８８平方ミクロンとなり、従来のインダクタにおける第２の配線層１５の幅が、第１の配線層１３と第３の配線層１６共に同じであるとした場合は、１３．４４平方ミクロンとほぼ倍に近い値となり、高周波での配線抵抗が減少して、Ｑ値の増大化が実現できる。
【００３３】
また、電磁界シミュレータによりインダクタのシミュレーションにより表皮効果とＱ値との関連を解析検討した。
【００３４】
解析条件は、ライン／スペースが１５ミクロン／１０ミクロンで巻き数が３．５巻のインダクタの場合でＱ値断面積が同じであるが、表面積が２倍異なるモデルで解析を行った。結果は、表面積が小さい場合のＱは１０．５、表面積が大きい場合のＱは１６．０となって、１．６倍の効果を奏することができた。
【００３５】
このようにＱ値は、断面積よりも表面積に依存することが証明できた。
【００３６】
なお、本実施形態では、金属配線層を第１の配線層１３と第２の配線層１５の２層分を想定した説明を行ったが、第１の配線層１３、第２の配線層１５、第３の配線層１６の３層分を１層の金属配線層に統合した構造の説明も含む。
【００３７】
この場合、図３（ｂ）に示す従来構造のインダクタにおける上部導体層４が、図１に示す金属製の第１の配線層１３，第２の金属配線層１５，第３の金属配線層１６に相当し、インダクタの占めるサイズが同一でＱ値の高いインダクタ素子が実現できる。
【００３８】
また、本実施形態の説明では、３層分の導体層の積層を扱ったが３層以上の導体の積層についても同様の効果を生じる。
【００３９】
図２（ａ）〜（ｄ）は本発明の第２の実施形態を説明するための高周波用高Ｑインダクタ素子の断面構造、およびその製造方法を示す一部断面図であり、まず、図２（ａ）に示すように、半導体基板２１の表面上にＣＶＤ法により第１のシリコン酸化膜２２を形成する。この第１のシリコン酸化膜２２上に、スパッタリングによりアルミニウム金属層２３を２μｍの膜厚で堆積させる。
【００４０】
次に、図２（ｂ）に示すように、アルミニウム堆積層２３にレジストを堆積させるフォトエッチング技術により、幅６μｍの配線形状にパターニングして、配線層２４を形成する。
【００４１】
次に、図２（ｃ）に示すように、さらに配線層２４に対してエッチングを進め、配線部の断面図において周辺部で中間部分を凹状に侵食させるように、オーバエッチングを施して、つづみ形状の配線層２６を形成する。
【００４２】
次に、図２（ｄ）に示すように、レジスト２５を除去した後に、第１のシリコン酸化膜２２、および、つづみ形状の配線層２６の表面全体に、ＬＰＣＶＤ法により第２のシリコン酸化膜２７を堆積する。
【００４３】
第２の実施形態では、つづみ形状の配線層２６の断面部分の周辺長を、矩形形状をなす配線層２４よりも長くすることができる。本実施形態によれば、インダクタの占めるサイズが従来と同一でありながら、従来よりもＱ値の高いインダクタ素子が実現できる。
【００４４】
また、第１の実施形態では、インダクタを構成するアルミニウム配線を形成するためには新たなフォトマスクが必要なのに対して、第２の実施形態ではこれが不必要である。
【００４５】
ここで、本実施形態によるインダクタ素子の平面形状は、図３（ａ）に示したものと同様である。
【００４６】
以上に説明した実施形態はー例を挙げたのであり、例えば、各実施形態における材料あるいは、その膜厚，幅，堆積方法などは必要に応じて変えることが可能である。
【００４７】
また、本実施形態ではインダクタ素子の形状を八角形で説明したが、この形状は円形，四角形など多角形でも同様の効果を奏することはいうまでもない。
【００４８】
また、本実施形態では、基板としてシリコン基板を用いたが、ＧａＡｓなどの半絶縁性半導体基板、あるいは絶縁体上のシリコン基板（ＳＯＩ）においても同様の効果をもたらす。
【産業上の利用可能性】
【００４９】
本発明は、高周波用集積回路の半導体装置に内蔵されたインダクタ素子の構造およびその製造方法に適用され、特に高周波動作の性能向上が要求されるインダクタ素子に用いて有効である。
【図面の簡単な説明】
【００５０】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態を説明するための高周波用高Ｑインダクタ素子の断面構造、およびその製造方法を示す一部断面図
【図２】（ａ）〜（ｄ）は本発明の第２の実施形態を説明するための高周波用高Ｑインダクタ素子の断面構造、およびその製造方法を示す一部断面図
【図３】（ａ），（ｂ）は従来のスパイラルインダクタ素子の構造を示し、（ａ）はインダクタ素子の平面図、（ｂ）は（ａ）におけるＡ−Ａ断面図
【図４】インダクタのＱ―Ｆ特性例を示す図
【符号の説明】
【００５１】
１１  半導体基板
１２  第１のシリコン酸化膜
１３  第１の配線層
１４  第２のシリコン酸化膜
１５  第２の配線層
１６  第３の配線層
１７  第３のシリコン酸化膜
２１  半導体基板
２２  第１のシリコン酸化膜
２３  アルミニウム金属層
２４  配線層
２５  レジスト
２６  つづみ形状の配線層
２７  第２のシリコン酸化膜
【図１】
2005268490.tif 000003
【図２】
2005268490.tif 000004
【図３】
2005268490.tif 000005
【図４】
2005268490.tif 000006