(57)【要約】【課題】画質の改善を図る固体撮像装置、デジタルカメラ、及びデジタルビデオカメラを提供すること。【解決手段】１水平ライン分の各フォトダイオードの信号を排出するための第１のパルス信号を対応する各セルへ印加する動作を、第１の水平走査期間内に複数の水平ライン分行うとともに、１水平ライン分の前記各フォトダイオードの信号を読み出すための第２のパルス信号を対応する前記各セルへ印加する動作を、第２の水平走査期間内に複数の水平ライン分行う回路を備える。【選択図】      図１
2005210693.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にフォトダイオードと該フォトダイオードから信号を読み出すための読み出しゲートと読み出した信号を検出するための検出部とを２次元的に配置した各セルの前記フォトダイオードから信号を排出した後に前記各フォトダイオードで信号を蓄積し、その蓄積時間後に前記各フォトダイオードから信号を読み出す固体撮像装置であり、
１水平ライン分の前記各フォトダイオードの信号を排出するための第１のパルス信号を対応する前記各セルへ印加する動作を、第１の水平走査期間内に複数の水平ライン分行うとともに、１水平ライン分の前記各フォトダイオードの信号を読み出すための第２のパルス信号を対応する前記各セルへ印加する動作を、第２の水平走査期間内に複数の水平ライン分行う回路を備えたことを特徴とする固体撮像装置。
【請求項２】
前記回路は、前記第１及び第２の水平走査期間内に前記第１及び第２のパルス信号を印加する動作の回数を、前記蓄積時間が短くなるほど増加させることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記フォトダイオードに蓄積された信号を前記検出部に読み出して該検出部の信号レベルを検出し、その後前記検出部をリセットして該検出部のリセットレベルを検出し、前記検出された信号レベルとリセットレベルとの差分に基づく信号を出力する第１の動作モードと、前記フォトダイオードから信号を読み出す前に前記検出部をリセットして該検出部のリセットレベルを検出し、その後前記フォトダイオードに蓄積された信号を前記検出部に読み出して該検出部の信号レベルを検出し、前記検出されたリセットレベルと信号レベルとの差分に基づく信号を出力する第２の動作モードと、を切換える切換回路を備え、
前記切換回路は、前記蓄積時間が第１の時間未満の時に前記第１の動作モードに切換え、前記蓄積時間が前記第１の所定時間以上の時に前記第２の動作モードに切換えることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記回路は、前記各フォトダイオードの信号を同時に排出するとともに同時に読出すことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
半導体基板上にフォトダイオードと該フォトダイオードから信号を読み出すための読み出しゲートと読み出した信号を検出するための検出部とを２次元的に配置した各セルの前記フォトダイオードから信号を排出した後に前記各フォトダイオードで信号を蓄積し、その蓄積時間後に前記各フォトダイオードから信号を前記検出部に読み出した後、前記検出部から信号を出力する固体撮像装置であり、
１水平ライン分の前記各フォトダイオードの信号を排出するための第１のパルス信号を対応する前記各セルへ印加する動作を、第１の水平走査期間内に複数の水平ライン分行うとともに、１水平ライン分の前記各フォトダイオードの信号を読み出すための第２のパルス信号を対応する前記各セルへ印加する動作を、第２の水平走査期間内に複数の水平ライン分行い、かつ１水平ライン分の前記検出部の信号を出力するための第３のパルス信号を対応する前記各セルへ印加する動作を、各水平帰線期間毎に行う回路を備えたことを特徴とする固体撮像装置。
【請求項６】
前記回路は、全水平ライン分の前記各フォトダイオードで同時に信号を排出するための動作と、全水平ライン分の前記各フォトダイオードの信号を同時に読み出すための動作を行うことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記回路は、第１の水平有効走査期間に、複数水平ライン分の前記各フォトダイオードの信号を水平ライン毎に順次排出する動作と、第２の水平有効走査期間に、複数水平ライン分の前記各フォトダイオードの信号を水平ライン毎に順次読み出す動作を行うことを特徴とする請求項５に記載の固体撮像装置。
【請求項８】
前記回路は、第１の水平有効走査期間に、複数水平ラインの組分の前記各フォトダイオードの信号を水平ラインの組毎に順次排出する動作と、第２の水平有効走査期間に、複数水平ラインの組分の前記各フォトダイオードの信号を水平ラインの組毎に順次読み出す動作を行うことを特徴とする請求項５に記載の固体撮像装置。
【請求項９】
前記フォトダイオードに蓄積された信号を前記検出部に読み出して該検出部の信号レベルを検出し、その後前記検出部をリセットして該検出部のリセットレベルを検出し、前記検出された信号レベルとリセットレベルとの差分に基づく信号を出力する第１の動作モードと、前記フォトダイオードから信号を読み出す前に前記検出部をリセットして該検出部のリセットレベルを検出し、その後前記フォトダイオードに蓄積された信号を前記検出部に読み出して該検出部の信号レベルを検出し、前記検出されたリセットレベルと信号レベルとの差分に基づく信号を出力する第２の動作モードと、を切換える切換回路を備え、
前記切換回路は、前記蓄積時間が第１の時間未満の時に前記第１の動作モードに切換え、前記蓄積時間が前記第１の所定時間以上の時に前記第２の動作モードに切換えることを特徴とする請求項５に記載の固体撮像装置。
【請求項１０】
前記第２の動作モードでは、前記回路は、第１の水平帰線期間に１水平ライン分の前記各フォトダイオードの信号を排出する動作と、第２の水平帰線期間に１水平ライン分の前記各フォトダイオードの信号を読み出す動作を行うことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記各セルの前記フォトダイオードから信号を排出した後に前記各フォトダイオードで信号を蓄積し、その蓄積時間後に前記各フォトダイオードから信号を前記検出部に読み出した後、前記検出部から出力された第１の信号と、該第１の信号が出力された後、前記検出部をリセットした後に同一蓄積時間後に前記フォトダイオードから信号を読み出さないで前記検出部から出力された第２の信号との差分をとることを特徴とする請求項５に記載の固体撮像装置。
【請求項１２】
前記蓄積時間は、１フレームの全期間または垂直帰線期間内の任意の期間に設定されることを特徴とする請求項５に記載の固体撮像装置。
【請求項１３】
前記回路は、前記フォトダイオードの信号読出しパルスを１フレームもしくは１フィールド期間の垂直走査期間に２回以上発生させ、前記フォトダイオードから読出した信号を加算して出力することを特徴とする請求項１または５に記載の固体撮像装置。
【請求項１４】
請求項１または５に記載の固体撮像装置を用いたことを特徴とするデジタルカメラ。
【請求項１５】
請求項１または５に記載の固体撮像装置を用いたことを特徴とするデジタルビデオカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、デジタルカメラ、及びデジタルビデオカメラに関する。
【背景技術】
【０００２】
図２３は、従来例に係るＣＭＯＳイメージセンサの回路構成を示す図である。このイメージセンサは、制御部（ＣＰＵもしくはＤＳＰ）Ｃにより制御される。このイメージセンサの撮像領域は、１セル（画素部）が４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、このセルが２次元的に配置されている。撮像領域の下部には、ソースフォロワ回路用の負荷トランジスタＴＬが水平方向に配置されている。また撮像領域の上部には、ノイズキャンセル回路を含む１０ｂｉｔのカラム型のＡＤ変換回路２が配置されている。
【０００３】
各セル１からの信号はＡＤ変換回路２に入力され、ＡＤ変換後に水平シフトレジスタ３により順次水平方向の信号として１０ｂｉｔで並列出力される。ＡＤ変換回路２では、ＲＡＭＰ発生回路４からの三角波（ＲＡＭＰ）のレベルを基に、コンパレータを用いて各セルの信号を１０ｂｉｔの０〜１０２３レベルのデジタル信号に変換している。
【０００４】
さらに、セル１、ＡＤ変換回路２、ＲＡＭＰ発生回路４、水平シフトレジスタ３、垂直シフトレジスタ（ＥＳ）５、垂直シフトレジスタ（ＲＯ）６、パルスセレクタ７２を動作させるために、タイミング発生回路８とバイアス発生回路９が配置されている。タイミング発生回路８には制御部Ｃが接続されている。
【０００５】
各セル１では、垂直シフトレジスタ（ＥＳ）５で選択される水平ラインの各フォトダイオード（ＰＤ）で蓄積していた信号を排出する。各セル１の蓄積時間は、外部の制御部Ｃから入力されるＥＤＡＴＡにより設定され、垂直シフトレジスタ（ＲＯ）６で選択される水平ラインと垂直シフトレジスタ（ＥＳ）５で選択される水平ラインとの間の水平ライン数に対応する。垂直シフトレジスタ（ＥＳ）５は、垂直シフトレジスタ（ＲＯ）６による選択の前に水平ラインを選択している。垂直シフトレジスタ（ＥＳ）５で選択された水平ラインは、垂直シフトレジスタ（ＲＯ）６で選択される水平ラインに対して一定のライン数離れている。これにより、各フォトダイオード（ＰＤ）で蓄積する信号量が制御される。蓄積時間後、各セル１では、垂直シフトレジスタ（ＲＯ）６で選択された水平ラインにおけるフォトダイオード（ＰＤ）の信号を読み出す。
【０００６】
タイミング発生回路８は、フォトダイオード（ＰＤ）で蓄積した信号を読み出す前に、増幅用トランジスタＴｂのゲート電圧、すなわち検出部（ＤＮ）の電圧を基準電圧（リセットレベル）にするために、ΦＲＥＳＥＴパルスをＯＮにし、パルスセレクタ７２を介して検出部（ＤＮ）をリセットレベルにセットする。このとき、垂直信号線（ＶＬＩＮ）にリセットレベルが出力され、ＡＤ変換回路２内のノイズキャンセラ用コンデンサにリセットレベルが蓄積される。
【０００７】
次にタイミング発生回路８は、ΦＲＥＡＤパルスをＯＮすることで、パルスセレクタ７２を介して読出しトランジスタＴｄをＯＮにし、フォトダイオード（ＰＤ）で蓄積した信号電荷を検出部（ＤＮ）に読み出す。そしてタイミング発生回路８は、垂直有効走査期間内の１水平有効走査期間において１つの水平ラインを選択するために、ΦＡＤＲＥＳパルスをＯＮにすることで、パルスセレクタ７２を介して該当する行選択トランジスタＴａをＯＮにし、さらに増幅用トランジスタＴｂと負荷用トランジスタＴＬからなるソースフォロワ回路を動作させる。これにより、垂直信号線には「信号レベル＋リセットレベル」が読み出され、ＡＤ変換回路２はノイズキャンセラ動作で「信号レベル＋リセットレベル」からリセットレベルを除去し、信号のみをＡＤ変換し１０ｂｉｔ出力する。
【０００８】
このイメージセンサを３０ＨｚＶＧＡ方式で動作させる場合、制御部から３０ＨｚのΦＶＲパルスと、１５．７ＫＨｚのΦＨＰパルス、２４ＭＨｚのΦＣＫパルスと蓄積時間制御データＥＳＤＡＴＡがタイミング発生回路８に入力される。タイミング発生回路８は、入力したΦＶＲパルスとΦＨＰパルスをバッファ回路で整形し直して、ΦＶＲＩパルス及びΦＨＰＩパルスとして垂直シフトレジスタ（ＲＯ）６へ出力する。垂直シフトレジスタ（ＲＯ）６は、ΦＶＲＩのＬＯ期間にレジスタ出力をクリアしてＬＯレベルにする。垂直シフトレジスタ（ＲＯ）６は、ΦＨＰＩパルスで順次動作し、水平ラインを選択（ＨＩ）する。
【０００９】
図２４は、パルスセレクタ７２の回路図である。パルスセレクタ７２は、垂直シフトレジスタ（ＲＯ）６からの出力ＲＯｎがＨＩの時に、ΦＲＥＡＤ、ΦＡＤＲＥＳ、ΦＲＥＳＥＴを、それぞれΦＲＥＡＤｎ、ΦＡＤＲＥＳｎ、ΦＲＥＳＥＴｎとして出力する。次の水平有効走査期間に垂直シフトレジスタ（ＲＯ）６によりＲＯｎ＋１が選択された場合、同様にΦＲＥＡＤｎ＋１、ΦＡＤＲＥＳｎ＋１、ΦＲＥＳＥＴｎ＋１を出力する。
【００１０】
またパルスセレクタ７２は、垂直シフトレジスタ（ＥＳ）５からの出力ＥＳｎがＨＩの時に、ΦＲＥＡＤｎ、ΦＲＥＳＥＴｎを出力する。次の水平有効走査期間に垂直シフトレジスタ（ＥＳ）５によりＥＳｎ＋１が選択された場合、同様にΦＲＥＡＤｎ＋１、ΦＲＥＳＥＴｎ＋１を出力する。
【００１１】
図２５は、上述したＣＭＯＳイメージセンサの動作を示す図である。まず各フォトダイオード（ＰＤ）は、水平ラインＮｏ．１〜４８０の順に走査線数５２５に合わせて信号を排出する（ＰＤ排出）。そして、次のフレームまで各フォトダイオード（ＰＤ）で蓄積した信号を水平ラインＮｏ．１〜４８０の順に走査線数５２５に合わせて読み出す（ＰＤ読出し）。各フォトダイオード（ＰＤ）から読み出された信号は垂直信号線に出力され、１水平ライン毎にＡＤ変換回路２でＡＤ変換され、１０ｂｉｔのデジタル出力としてＤＡＴＡ（０：９）がイメージセンサから出力される。
【００１２】
図２５では、フォトダイオードの蓄積時間の変化を蓄積時間１、２、３で示している。図２５から分かるように、どの蓄積時間１、２、３においても、水平ラインＮｏ．１〜４８０の各蓄積開始時間が順次ずれている。このため、水平方向に動いている被写体を撮影した時に、水平ラインＮｏ．１〜４８０の順で動きにズレが発生する。例えば、動いている車の中から直立したビルを撮影した時に、ビルが斜めに傾いた状態に写ってしまうという不具合がある。特に動きのあるスポーツシーンなどを撮影すると被写体が斜めに歪むため、動画の同時性が劣るという問題がある。
【００１３】
また特許文献１には、電子シャッタ動作を行うことが可能な固体撮像装置が開示されている。また特許文献２には、増幅型固体撮像装置において同時性を満足した画像を実現する方法が開示されている。
【特許文献１】特開２００１−１１１９００号公報
【特許文献２】特開２０００−０２３０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、画質の改善を図る固体撮像装置、デジタルカメラ、及びデジタルビデオカメラを提供することにある。
【課題を解決するための手段】
【００１５】
課題を解決し目的を達成するために、本発明の態様の固体撮像装置、デジタルカメラ、及びデジタルビデオカメラは以下の如く構成されている。
【００１６】
本発明の一態様の固体撮像装置は、半導体基板上にフォトダイオードと該フォトダイオードから信号を読み出すための読み出しゲートと読み出した信号を検出するための検出部とを２次元的に配置した各セルの前記フォトダイオードから信号を排出した後に前記各フォトダイオードで信号を蓄積し、その蓄積時間後に前記各フォトダイオードから信号を読み出す固体撮像装置であり、１水平ライン分の前記各フォトダイオードの信号を排出するための第１のパルス信号を対応する前記各セルへ印加する動作を、第１の水平走査期間内に複数の水平ライン分行うとともに、１水平ライン分の前記各フォトダイオードの信号を読み出すための第２のパルス信号を対応する前記各セルへ印加する動作を、第２の水平走査期間内に複数の水平ライン分行う回路を備えている。
【００１７】
本発明の他の形態の固体撮像装置は、半導体基板上にフォトダイオードと該フォトダイオードから信号を読み出すための読み出しゲートと読み出した信号を検出するための検出部とを２次元的に配置した各セルの前記フォトダイオードから信号を排出した後に前記各フォトダイオードで信号を蓄積し、その蓄積時間後に前記各フォトダイオードから信号を前記検出部に読み出した後、前記検出部から信号を出力する固体撮像装置であり、１水平ライン分の前記各フォトダイオードの信号を排出するための第１のパルス信号を対応する前記各セルへ印加する動作を、第１の水平走査期間内に複数の水平ライン分行うとともに、１水平ライン分の前記各フォトダイオードの信号を読み出すための第２のパルス信号を対応する前記各セルへ印加する動作を、第２の水平走査期間内に複数の水平ライン分行い、かつ１水平ライン分の前記検出部の信号を出力するための第３のパルス信号を対応する前記各セルへ印加する動作を、各水平帰線期間毎に行う回路を備えている。
【００１８】
本発明の他の形態のデジタルカメラは、上記固体撮像装置を用いている。
【００１９】
本発明の他の形態のデジタルビデオカメラは、上記上記固体撮像装置を用いている。
【発明の効果】
【００２０】
本発明の固体撮像装置によれば、画質の改善を図る固体撮像装置、デジタルカメラ、及びデジタルビデオカメラを提供できる。
【発明を実施するための最良の形態】
【００２１】
以下、実施の形態を図面を参照して説明する。
【００２２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る固体撮像装置が適用されるデジタルビデオカメラの構成を示すブロック図である。デジタルビデオカメラ１００はマイクロコンピュータ１０１を備えており、マイクロコンピュータ１０１には、タイミング発生映像信号処理部１０２、ＤＶ変換部１０３、及びＤＶテープ部１０４が接続されている。ＤＶ変換部１０３には、ＤＶテープ１０４と液晶モニタ１０５が接続されている。また、レンズ１０６の光軸上に当該固体撮像装置（センサ）Ｓが配置されており、固体撮像装置Ｓにタイミング発生映像信号処理部１０２が接続されている。また、マイク１０７が音声信号処理１０８を介してＤＶ変換部１０３に接続されている。さらに、デジタルビデオカメラ１００には電源部１０９が備えられている。
【００２３】
マイクロコンピュータ１０１は、タイミング発生映像信号処理部１０２、ＤＶ変換部１０３、及びＤＶテープ部１０４を制御する。センサＳは、タイミング発生映像信号処理部１０２からの信号に従い、レンズ１０６を介して入射した像を撮像し、その映像信号をタイミング発生映像信号処理部１０２へ出力する。また、マイク１０７は、音声を入力し、その音声信号を音声信号処理部１０８へ出力する。タイミング発生映像信号処理部１０２で処理された映像信号と音声信号処理部１０８で処理された音声信号は、ＤＶ変換部１０３に出力され、ＤＶ変換される。ＤＶ変換部１０３でＤＶ変換された映像信号は、ＤＶテープ部１０４へ送られ記録されるとともに、アナログ信号に変換され液晶モニタ１０５に出力される。再生モードでは、ＤＶテープ部１０４の記録された信号がＤＶ変換部でアナログ信号に変換され液晶モニタ１０５に出力される。
【００２４】
図２は、本発明の第１の実施の形態に係る半導体基板上に形成した３３万画素のＣＭＯＳイメージセンサ（固体撮像装置）Ｓの回路構成を示す図である。図２において図２３と同一な部分には同符号を付してある。このイメージセンサは、制御部（ＣＰＵもしくはＤＳＰ）Ｃにより制御される。このイメージセンサの撮像領域は、１セルが４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、このセルが２次元的に配置されている。撮像領域の下部には、ソースフォロワ回路用の負荷トランジスタＴＬが水平方向に配置されている。また撮像領域の上部には、ノイズキャンセル回路を含む１０ｂｉｔのカラム型のＡＤ変換回路２がある。
【００２５】
各セル１からの信号はＡＤ変換回路２に入力され、ＡＤ変換後に水平シフトレジスタ３により順次水平方向の信号として１０ｂｉｔで並列出力される。ＡＤ変換回路２では、ＲＡＭＰ発生回路４からの三角波（ＲＡＭＰ）のレベルを基に、コンパレータを用いて各セル１の信号を１０ｂｉｔの０〜１０２３レベルのデジタル信号に変換している。
【００２６】
さらに、各セル１、ＡＤ変換回路２、ＲＡＭＰ発生回路４、水平シフトレジスタ３、垂直シフトレジスタ（ＥＳ）５、垂直シフトレジスタ（ＲＯ）６、パルスセレクタ７を動作させるために、タイミング発生回路８とバイアス発生回路９が配置されている。タイミング発生回路８には上記制御部Ｃが接続されている。
【００２７】
各セル１では、垂直シフトレジスタ（ＥＳ）５で選択される水平ラインの各フォトダイオード（ＰＤ）で蓄積していた信号を排出する。各セル１の蓄積時間は、制御部Ｃから入力されるＥＤＡＴＡにより設定され、垂直シフトレジスタ（ＲＯ）６で選択される水平ラインと垂直シフトレジスタ（ＥＳ）５で選択される水平ラインとの間の水平ライン数に対応する。垂直シフトレジスタ（ＥＳ）５は、垂直シフトレジスタ（ＲＯ）６による選択の前に水平ラインを選択している。垂直シフトレジスタ（ＥＳ）５で選択された水平ラインは、垂直シフトレジスタ（ＲＯ）６で選択される水平ラインに対して一定のライン数離れている。これにより、各フォトダイオード（ＰＤ）で蓄積する信号量が制御される。蓄積時間後、各セル１では、垂直シフトレジスタ（ＲＯ）６で選択された水平ラインにおけるフォトダイオード（ＰＤ）の信号を読み出す。
【００２８】
タイミング発生回路８は、フォトダイオード（ＰＤ）で蓄積した信号を読み出す前に、増幅用トランジスタＴｂのゲート電圧、すなわち検出部（ＤＮ）の電圧を基準電圧（リセットレベル）にするために、ΦＲＥＳＥＴパルスをＯＮにし、パルスセレクタ７を介して検出部（ＤＮ）をリセットレベルにセットする。このとき、垂直信号線（ＶＬＩＮ）にリセットレベルが出力され、ＡＤ変換回路２内のノイズキャンセラ用コンデンサにリセットレベルが蓄積される。
【００２９】
次にタイミング発生回路８は、ΦＲＥＡＤパルスをＯＮすることで、パルスセレクタ７を介して読出しトランジスタＴｄをＯＮにし、フォトダイオード（ＰＤ）で蓄積した信号電荷を検出部（ＤＮ）に読み出す。そしてタイミング発生回路８は、垂直有効走査期間内の１水平帰線期間において１つの水平ラインを選択するために、ΦＡＤＲＥＳパルスをＯＮにすることで、パルスセレクタ７を介して該当する行選択トランジスタＴａをＯＮにし、さらに増幅用トランジスタＴｂと負荷用トランジスタＴＬからなるソースフォロワ回路を動作させる。これにより、垂直信号線（ＶＬＩＮ）には検出部（ＤＮ）から「信号レベル＋リセットレベル」が読み出され、ＡＤ変換回路２はノイズキャンセラ動作で「信号レベル＋リセットレベル」からリセットレベルを除去し、信号のみをＡＤ変換し１０ｂｉｔ出力する。
【００３０】
このイメージセンサを３０ＨｚＶＧＡ方式で動作させる場合、制御部Ｃから３０ＨｚのΦＶＲパルスと、１５．７ＫＨｚのΦＨＰパルス、２４ＭＨｚのΦＣＫパルスと蓄積時間制御データＥＳＤＡＴＡがタイミング発生回路８に入力される。タイミング発生回路８は、入力したΦＶＲパルスとΦＨＰパルスをバッファ回路で整形し直して、ΦＶＲＩパルス及びΦＨＰＩパルスとして垂直シフトレジスタ（ＲＯ）６へ出力する。垂直シフトレジスタ（ＲＯ）６は、ΦＶＲＩのＬＯ期間にレジスタ出力をクリアしてＬＯレベルにする。垂直シフトレジスタ（ＲＯ）６は、ΦＨＰＩパルスで順次動作し、水平ラインを選択（ＨＩ）する。
【００３１】
本第１の実施の形態では、動画の同時性の改善と画質の改善のために、イメージセンサの“ＭＯＤＥ１”と“ＭＯＤＥ２”の動作の切換えに同期して、ＲＡＭＰ波形をプラス波形とマイナス波形に切換えられるようにしている。
【００３２】
図３は、パルスセレクタ７の回路図である。パルスセレクタ７は、垂直シフトレジスタ（ＲＯ）６からの出力ＲＯｎがＨＩの時に、ΦＡＤＲＥＳとΦＲＥＳＥＴを、それぞれΦＡＤＲＥＳｎとΦＲＥＳＥＴｎとして出力する。次の水平有効走査期間に垂直シフトレジスタ（ＲＯ）６によりＲＯｎ＋１が選択された場合、同様にΦＡＤＲＥＳｎ＋１とΦＲＥＳＥＴｎ＋１を出力する。
【００３３】
またパルスセレクタ７は、タイミング発生回路８から入力したΦＶＲＥＡＤパルスがＨＩの時、垂直有効走査期間に全ての水平ラインを選択し、全画素へ同時にΦＲＥＳＥＴｎ…とΦＲＥＡＤｎ…のパルスを出力する。このため、全画素同時にＰＤの排出とＰＤの読出しを実施できる。
【００３４】
図４は、“ＭＯＤＥ１”による動作の駆動タイミングを示す波形図である。この場合、イメージセンサは１フィールド３０Ｈｚで動作しており、垂直方向に並ぶ水平ライン数を４８０ラインとしている。
【００３５】
まず、パルスセレクタ７は、垂直帰線期間の初めに全セル１のフォトダイオード（ＰＤ）の信号を排出するために、全てのΦＲＥＡＤ１〜ΦＲＥＡＤ４８０を同時にＨＩにする。この時、検出部（ＤＮ）に読み出した信号を電源（ＶＤＤ）に捨てるために、全てのΦＲＥＳＥＴ１〜ΦＲＥＳＥＴ４８０をＨＩにする。その後、フォトダイオード（ＰＤ）で光電変換して信号電荷を蓄積する。次に、垂直帰線期間の終了後に全セル１で蓄積したフォトダイオード（ＰＤ）の信号電荷を同時に読み出す前に、検出部（ＤＮ）のリーク電流などの無効信号を除去するために、全てのΦＲＥＳＥＴ１〜ΦＲＥＳＥＴ４８０をＨＩにする。次に、全てのΦＲＥＡＤ１〜ΦＲＥＡＤ４８０をＨＩにし、全セル１で同時に蓄積したフォトダイオード（ＰＤ）の信号電荷を、検出部（ＤＮ）に同時に読み出す。
【００３６】
その後、垂直有効走査期間内の１水平帰線期間毎に、検出部（ＤＮ）から１水平ラインの信号を出力するための信号が出力される。例えば、水平ラインＮｏ．１の信号を読み出す場合は、パルスセレクタ７がΦＡＤＲＥＳ１をＨＩにする。これにより、垂直信号線（ＶＬＩＮ）には「信号レベル＋リセットレベル」が読み出される。次に、パルスセレクタ７がΦＲＥＳＥＴ１をＨＩにすることで検出部（ＤＮ）をリセットし、垂直信号線（ＶＬＩＮ）にリセットレベルが出力され、ＡＤ変換回路２はノイズキャンセラ回路の差分動作で「信号レベル＋リセットレベル」からリセットレベルを取り除き、信号のみを出力する。
【００３７】
図５は、“ＭＯＤＥ２”による動作の駆動タイミングを示す波形図である。この場合も、イメージセンサは１フィールド３０Ｈｚで動作をしている。
【００３８】
まず、パルスセレクタ７は、垂直有効走査期間内の水平帰線期間にΦＲＥＡＤ１、ΦＲＥＳＥＴ１をＨＩにし、水平ラインＮｏ．１のフォトダイオード（ＰＤ）の信号を排出する。この動作を、水平ラインＮｏ．１〜４８０に対して順次繰り返す。その後、フォトダイオード（ＰＤ）で光電変換して信号電荷を蓄積する。そして次の垂直有効走査期間に、フォトダイオード（ＰＤ）の信号電荷を読み出す。
【００３９】
例えば、水平ラインＮｏ．１の信号を読み出す場合は、パルスセレクタ７がΦＡＤＲＥＳ１、ΦＲＥＳＥＴ１をＨＩにすることで、垂直信号線（ＶＬＩＮ）にリセットレベルが出力される。次に、パルスセレクタ７がΦＲＥＡＤ１をＨＩにすることで、垂直信号線（ＶＬＩＮ）に「信号レベル＋リセットレベル」が読み出される。そして、ＡＤ変換回路２はノイズキャンセラ回路で「信号レベル＋リセットレベル」からリセットレベルを取り除き、信号のみをＡＤ変換してイメージセンサから出力する。
【００４０】
図６は、本第１の実施の形態によるＣＭＯＳイメージセンサの動作を示すタイミングチャート図である。図６では、フォトダイオードの蓄積時間の変化を蓄積時間１、２、３で示している。本第１の実施の形態では、走査線数を従来の２倍の１０５０ラインに設定している。すなわち、垂直帰線期間が５７０ライン（５７０Ｈ）、垂直有効走査期間が４８０ライン（４８０Ｈ）となる。
【００４１】
図６から分かるように、“ＭＯＤＥ１”では、全ての水平ラインＮｏ．１〜４８０の蓄積開始時間は同じになっており、全ての水平ラインＮｏ．１〜４８０においてＰＤ排出とＰＤ読出しが同じタイミングで動作している。検出部（ＤＮ）に読み出された信号の出力は、垂直有効走査期間に順次行なわれる。しかし、ＰＤ排出動作を垂直信号線（ＶＬＩＮ）への出力動作と重ねて行えない。
【００４２】
蓄積時間１では１フレーム（１０５０Ｈ）（もしくは１フィールド）の全期間にて全フォトダイオード（ＰＤ）で蓄積し、全フォトダイオード（ＰＤ）の蓄積した信号電荷を同時に検出部（ＤＮ）に読み出す。次のフレーム（もしくはフィールド）で、水平ラインＮｏ．１からラインＮｏ．４８０の信号電荷を、約１／２垂直期間の垂直有効走査期間に順次垂直信号線（ＶＬＩＮ）へ読み出す。
【００４３】
次の蓄積時間２では、光入力信号を蓄積時間１の約２倍入力した場合を示す。この蓄積時間２では、垂直帰線期間内にΦＲＥＡＤパルスを２回発生させ、１ＰＤ読出し動作と２ＰＤ読出し動作を実施する。垂直帰線期間中にフォトダイオード（ＰＤ）で光電変換して蓄積した信号電荷を検出部（ＤＮ）に読み出すために、ΦＲＥＡＤパルスを発生させ１ＰＤ読み出し動作を実施する。次に、垂直帰線期間終了時にフォトダイオード（ＰＤ）で再蓄積した信号を読み出すために、ΦＲＥＡＤパルスを発生させ２ＰＤ読出し動作を実施する。この動作で蓄積時間１の２倍の光入力信号を信号電荷に変換して出力することができる。
【００４４】
さらに、光入力信号量が多い場合を蓄積時間３で示す。この蓄積時間３では、１／２垂直帰線期間内にΦＲＥＡＤパルスを２回発生させ、１ＰＤ読出し動作と２ＰＤ読出し動作を実施して、蓄積時間２と同様にフォトダイオード（ＰＤ）の約２倍の信号電荷を得ることができる。次のフレーム（もしくはフィールド）で、水平ラインＮｏ．１からラインＮｏ．４８０の信号電荷を約１／２垂直期間の垂直有効走査期間に垂直信号線（ＶＬＩＮ）へ読み出す。
【００４５】
この動作により、１Ｈから１フレーム期間（もしくは１フィールド期間）まで連続的に蓄積時間を制御することができる。また、１フレーム期間（もしくは１フィールド期間）にΦＲＥＡＤ読み出しパルスを２回以上発生させることで、フォトダイオード（ＰＤ）の飽和の２倍以上の信号量が得られる。さらに、垂直有効走査期間を１／２フレーム（もしくはフィールド）（１／２Ｖ）期間にすることで、検出部のリーク電流を１／２に低減できる。このためＳ／Ｎを２倍以上改善することができる。本実施の形態ではΦＲＥＡＤ読み出しパルスを２回発生させたが、検出部の飽和に余裕が有る場合は３回以上発生させても良い。蓄積時間はＰＤ排出動作から１ＰＤ読出し動作までの蓄積時間より、1ＰＤ読出し動作から２ＰＤ読出し動作までの蓄積時間を長くする。この動作で１ＰＤ読出し時のＰＤ部飽和ムラが発生せずに２ＰＤ読出し信号を加算できる。２ＰＤ読出し時にＰＤ部が飽和している場合は、1ＰＤ読出し時もＰＤ部が飽和しているため問題ない。また蓄積時間は、１フレームの全期間または垂直帰線期間内の任意の期間に設定できる。
【００４６】
図７（ａ）は、図６の蓄積時間２の動作を説明するためのフォトダイオード（ＰＤ）の断面図とポテンシャル動作図である。ｐウエルあるいはｐ基板からなるシリコン基板上に表面をp型でシールドしたｎ型の低リーク型のフォトダイオード（ＰＤ）と検出部（ＤＮ）とドレイン（ＶＤＤ）が形成されている。信号読出しゲート（ΦＲＥＡＤ）とリセットゲート（ΦＲＥＳＥＴ）はポリシリコンで形成している。検出部（ＤＮ）は出力用のＡＭＰトランジスタ（Ｔｂ）に接続している。図７（ｂ）は１ＰＤ読出し直前のポテンシャル図を示す。フォトダイオード（ＰＤ）では光信号を電荷に変換し、ほぼフォトダイオード（ＰＤ）の飽和に近い信号電荷Ｑ１を蓄積している。図７（ｃ）は１ＰＤ読出し直後のポテンシャル図を示す。検出部（ＤＮ）に信号電荷Ｑ１がフォトダイオード（ＰＤ）から読み出されている。読出しパルスΦＲＥＡＤの印加電圧はフォトダイオード（ＰＤ）のポテンシャルより深いＶｈで読み出している。フォトダイオードのポテンシャルは、フォトダイオード（ＰＤ）部の表面をＰ型でシールドしているため、ある一定の読出し電圧で形成されるポテンシャルよりも深くならない。図７（ｄ）は２ＰＤ読出し直前のポテンシャル図を示す。フォトダイオード（ＰＤ）では再び光信号を電荷に変換し、ほぼフォトダイオード（ＰＤ）の飽和に近い信号電荷Ｑ２を蓄積している。図７（ｅ）は２ＰＤ読出し直後のポテンシャル図を示す。フォトダイオード（ＰＤ）から読み出され信号電荷Ｑ２と検出部（ＤＮ）に蓄積していた信号電荷Ｑ１が加算された信号電荷Ｑ１＋Ｑ２が検出部（ＤＮ）に蓄積される。すなわちフォトダイオード（ＰＤ）のほぼ２倍の信号電荷を得ることができる。同様に蓄積時間３でもフォトダイオード（ＰＤ）のほぼ２倍の信号電荷を得ることができる。
【００４７】
第１の実施の形態では、垂直信号線読出し期間を従来の１／２としているため、イメージセンサの出力は、従来の１２ＭＨｚの２倍の２４ＭＨｚの信号となる。また、信号の出力期間は垂直有効走査期間の１／２に圧縮されている。このため、通常のＶＧＡモニタに出力するためには、外部フレームメモリで速度変換する必要がある。
【００４８】
本第１の実施の形態では、“ＭＯＤＥ１”と“ＭＯＤＥ２”を切換えて使うことができる。“ＭＯＤＥ１”では同時性を改善できる。しかし、図２０（後述する）に示すＫＴＣノイズによる１画素毎のバラツキにより粒状のノイズが発生し、画質が劣化する。一方、図５に示した“ＭＯＤＥ２”では同時性は改善されないが、ＫＴＣノイズをキャンセルできるため、粒状のノイズが発生せず高画質となる。
【００４９】
図８は、“ＭＯＤＥ１”と“ＭＯＤＥ２”の設定手順を示すフローチャートである。ＭＯＤＥ切換えはマニュアル設定とオート設定で制御できる。図８の動作は上記制御部Ｃの制御により実行される。
【００５０】
ステップＳ１で、本イメージセンサが搭載されているカメラ（例えばビデオカメラ）にて使用者がマニュアル設定を行うと、ステップＳ２で制御部Ｃは、スポーツモードとして同時性を改善する“ＭＯＤＥ１”を設定し、標準モードとして高画質となる“ＭＯＤＥ２”を設定する。
【００５１】
ステップＳ１で、当該カメラにて使用者がオート設定を行うと、ステップＳ３で制御部Ｃは、カラー信号処理用のＤＳＰでイメージセンサのゲインを１倍で使用しているかゲインアップしているかを判定する。ゲインアップしている場合、ステップＳ４で、被写体は暗いが高画質が得られる標準モードの“ＭＯＤＥ２”を設定する。ゲインアップしていない場合、ステップＳ５で、信号量を判断して、ステップＳ６で蓄積時間（ＴＳ）を変更する。ステップＳ７で蓄積時間（ＴＳ）が１０５０Ｈより短い時は、ステップＳ８で“ＭＯＤＥ１”を設定する。ステップＳ７で蓄積時間（ＴＳ）が１０５０Ｈの時は、ステップＳ９で“ＭＯＤＥ２”を設定する。この“ＭＯＤＥ１”と“ＭＯＤＥ２”の設定によって、ステップＳ１０でタイミング発生回路８はΦＲＥＡＤ、ΦＶＲＥＡＤ、及びΦＲＥＳＥＴのパルスを切換えて出力する。ステップ３のゲイン判定やステップ７の蓄積時間判定の基準値は任意に変更できる。
【００５２】
しかし、第１の実施の形態では読出し周波数が早くなる。特に２００万画素のハイビジョンムービでは２倍の水平ライン数とすると、３７ＭＨｚの信号が２倍の７４ＭＨｚと高速になる。
【００５３】
図９に第１の実施の形態の対策を示す。垂直帰線期間を蛍光灯の発光周期に合わせる。例えば垂直帰線期間を、電力系統の周波数が６０Ｈｚの地域では８．３ｍＳ、電力系統の周波数が５０Ｈｚの地域では１０ｍＳに設定する。図９は６０Ｈｚの地域の垂直帰線期間８．３ｍＳの動作を示す。標準の３０ＨｚＶＧＡ動作では垂直帰線期間は４５Ｈの２．８ｍＳに設定される。図９の例では垂直帰線期間は１６０Ｈの８．３ｍＳ、１フレーム６４０Ｈの水平ライン数で動作させる。動作周波数は従来の６４０／５２５＝１．２２倍早くなる。２００万画素のハイビジョンムービでは約４５ＭＨｚとわずかな周波数増加になる。蛍光灯の最小発光周期の８．３ｍＳより長い蓄積時間の時には、“ＭＯＤＥ２”を実行させる。蓄積時間が８．３ｍＳ以下の時に“ＭＯＤＥ１”を設定する。この動作により、わずかな動作周波数の増加で蓄積時間８．３ｍＳ以下の同時性を改善できる。
【００５４】
第１の実施の形態の３３万画素のＣＭＯＳイメージセンサを用いたレンズ絞りＦ２．８のカメラでは、通常の事務所で撮影する時は１０ｍＳ前後の蓄積時間になる。スポーツなどはさらに明るい場所で実施するため、蓄積時間８．３ｍＳ（１０ｍＳ）以下で同時性を改善させるのは有効な方法である。蓄積時間８．３ｍＳ（１０ｍＳ）以下の時に“ＭＯＤＥ２”で撮影すると水平ライン毎の蓄積スタート時間がずれるため、蛍光灯の発光量の差が発生し、モニタの再生像で蛍光灯の発光量に応じた横縞が発生する。そこで“ＭＯＤＥ１”にすることで、１フレーム内では蓄積開始時間が同じため蛍光灯の発光量に応じた横縞は発生しない。しかし、フレーム間で信号レベルの差が発生するが、ＣＣＤ撮像素子と同様にフレーム毎にゲイン（ＧＡＩＮ）を制御することで改善できる。このため蓄積時間８．３ｍＳ（１０ｍＳ）以下で“ＭＯＤＥ１”に切り換えることは有効な手段となる。
【００５５】
また、“ＭＯＤＥ１”と“ＭＯＤＥ２”の切換えの基準は、蛍光灯の最小発光周期の２倍の２０ｍＳまたは１６．６ｍＳとしても良いし、蛍光灯フリッカが発生する１／２蓄積時間となる４．１５ｍＳ（５ｍＳ）に設定しても良い。また、第１の実施の形態では垂直有効走査ライン数を変更せずに垂直帰線期間を増加させた。しかし、垂直有効走査ライン数を削減して垂直帰線期間を増加させても良い。ＶＧＡの有効画素数は、水平６４０画素、垂直４８０画素でアスペクト比４：３になっている。これをＨＤＴＶ規格の１６：９になるように垂直を３６０画素で切り出し、１フレーム５２５Ｈで垂直有効走査期間３６０Ｈ、垂直帰線期間１６５Ｈの１０．５ｍＳが得られる。また、ＶＧＡの４倍画素数の１２３万画素では、水平１２８０画素、垂直９６０画素でＨＤＴＶ方式の１６：９とすることで垂直７２０画素となりＨＤＴＶの水平１２８０画素、垂直７２０画素の規格に合わせることができる。ＨＤＴＶ方式の６０Ｈｚ動作の場合は、蓄積時間が蛍光灯の発光最小単位の８．３ｍＳ（１０ｍＳ）までは“ＭＯＤＥ２”を実施する。その１／２の４．１５ｍＳもしくは５ｍＳ以下で“ＭＯＤＥ１”に切り換える。この垂直の有効走査ラインを削減した方式では、従来と同じ周波数で実現できフレームメモリも不要となる。また、“ＭＯＤＥ１”では図６と同様にＰＤ読出しを２回以上実施してフォトダイオードの２倍の飽和信号を得るようにしてＳ／Ｎを改善しても良い。
【００５６】
図１０は、第１の実施の形態の対策を示す回路構成を示す図である。各セル１にフォトダイオード（ＰＤ）の信号排出用トランジスタＴｅと配線ΦＥＳＲＥＡＤ（電子シャッタ用読み出しパルス）を追加することで、垂直信号線（ＶＬＩＮ）に読み出す動作と関係なく排出動作を行える。このため、従来のように１フレーム５２５Ｈの蓄積時間で動作できる。この結果、イメージセンサの出力も従来のように１２ＭＨｚの信号にできる。
【００５７】
なお、上記では動画撮影のためのデジタルビデオカメラに本第１の実施の形態に係る固体撮像装置を適用した例を述べたが、この固体撮像装置は静止画撮影のためのデジタルカメラにも適用できる。
【００５８】
図１１は、本発明の第１の実施の形態に係る固体撮像装置が適用されるデジタルカメラの構成を示すブロック図である。デジタルカメラ２００はマイクロコンピュータ２０１を備えており、マイクロコンピュータ２０１には、タイミング発生信号処理部２０２、画像データ圧縮部２０３、及び画像メモリ２０４が接続されている。画像データ圧縮部２０３には、画像メモリ２０４と液晶モニタ２０５が接続されている。また、レンズ２０６の光軸上に当該固体撮像装置（センサ）Ｓが配置されており、固体撮像装置Ｓにタイミング発生信号処理部２０２が接続されている。さらに、デジタルカメラ２００には電源部２０７が備えられている。
【００５９】
マイクロコンピュータ２０１は、タイミング発生映像信号処理部２０２、画像データ圧縮部２０３、及び画像メモリ２０４を制御する。センサＳは、タイミング発生映像信号処理部２０２からの信号に従い、レンズ２０６を介して入射した像を撮像し、その映像信号をタイミング発生映像信号処理部２０２へ出力する。タイミング発生映像信号処理部２０２で処理された映像信号は、画像データ圧縮部１０３に出力され、アナログ信号に変換して液晶モニタ２０５に表示する。撮影ボタンを押すと映像信号が画像データ圧縮部２０３でデータ圧縮され、画像メモリ２０４に記録される。再生モードでは、画像メモリ２０４よりデータが画像データ圧縮部１０３に読み出されアナログ信号に変換して液晶モニタに表示する。
【００６０】
なお、固体撮像装置Ｓをデジタルカメラ２００に適用した場合でも、固体撮像装置Ｓの動作はデジタルビデオカメラ１００に適用した場合と同様である。
【００６１】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る３３万画素の増幅型ＣＭＯＳイメージセンサＳの回路構成を示す図である。図１２において図１と同一な部分には同符号を付してある。この構成では、３本の垂直シフトレジスタが備えられている。全画素同時読出し専用のΦＲＥＡＤ用ＤＲＩＶＥＲは無いが、パルスセレクタ７１にΦＲＥＡＤパルスが入力され、パルスセレクタ７１から各水平ラインへΦＲＥＡＤｎとして供給する。さらに、蓄積時間制御回路８１により、垂直シフトレジスタ（ＥＳ）５、垂直シフトレジスタ（ＲＯ）６、及び“ＭＯＤＥ１”と“ＭＯＤＥ２”のパルス発生回路８２を制御する。蓄積時間制御回路８１による“ＭＯＤＥ１”と“ＭＯＤＥ２”のパルスの切換えに合わせてパルス発生回路８２の出力信号を切り換えるように制御している。
【００６２】
図１３は、パルスセレクタ７１の回路図である。パルスセレクタ７１には３本の垂直シフトレジスタ（ＲＯ）６、（ＥＳ）５、（ＡＤＲ）１０からの出力ＲＯｎ、ＥＳｎ（電子シャッタ制御入力パルス）、ＡＤＲｎが供給され、ＡＮＤ回路、ＯＲ回路を経てセル１へΦＲＥＡＤｎ、ΦＲＥＳＥＴｎ、ΦＡＤＲＥＳｎを出力する。各ＡＮＤ回路には、タイミング発生回路８からΦＲＥＡＤ、ΦＡＤＲＥＳ、ΦＲＥＳＥＴが供給される。
【００６３】
図１４は、“ＭＯＤＥ１”による動作の駆動タイミングを示す波形図である。この場合、イメージセンサは１フィールド３０Ｈｚで動作している。
【００６４】
図１４では、蓄積時間に応じた水平有効走査期間に、例えば４水平ライン分のフォトダイオード（ＰＤ）の信号を順次排出する。この場合、パルスセレクタ７１が水平有効走査期間に各検出部（ＤＮ）にΦＲＥＳＥＴ１〜ΦＲＥＳＥＴ４を順次印加し、各検出部（ＤＮ）がリセットされる。そして、パルスセレクタ７１は、次の水平有効走査期間に各フォトダイオード（ＰＤ）にΦＲＥＡＤ１〜ΦＲＥＡＤ４を順次印加し、電子シャッタによる信号の排出動作が行われる。同様にパルスセレクタ７１は、次の水平有効走査期間に、次の４ラインの各検出部（ＤＮ）にΦＲＥＳＥＴ５〜ΦＲＥＳＥＴ８を順次印加し、各検出部（ＤＮ）がリセットされる。そして、パルスセレクタ７１は、次の水平有効走査期間に各フォトダイオード（ＰＤ）にΦＲＥＡＤ５〜ΦＲＥＡＤ８を順次印加し、電子シャッタによる信号の排出動作が行われる。この動作を順次繰り返し、全水平ラインのフォトダイオード（ＰＤ）の信号を排出する。
【００６５】
そして、ＥＳＤＡＴＡで設定された蓄積時間後に、フォトダイオード（ＰＤ）からの信号読出し動作を行う。この場合、パルスセレクタ７１が水平有効走査期間に各検出部（ＤＮ）にΦＲＥＳＥＴ１〜ΦＲＥＳＥＴ４を順次印加し、各検出部（ＤＮ）がリセットされる。そして、パルスセレクタ７１は、次の水平有効走査期間に各フォトダイオード（ＰＤ）にΦＲＥＡＤ１〜ΦＲＥＡＤ４を順次印加し、各フォトダイオード（ＰＤ）からの読み出し動作が行われる。同様にパルスセレクタ７１は、次の水平有効走査期間に、次の４ラインの各検出部（ＤＮ）にΦＲＥＳＥＴ５〜ΦＲＥＳＥＴ８を順次印加し、各検出部（ＤＮ）がリセットされる。そして、パルスセレクタ７１は、次の水平有効走査期間に各フォトダイオード（ＰＤ）にΦＲＥＡＤ５〜ΦＲＥＡＤ８を順次印加し、各フォトダイオード（ＰＤ）からの読み出し動作が行われる。この動作を順次繰り返し、全水平ラインのフォトダイオード（ＰＤ）の信号を読み出す。
【００６６】
その後、垂直信号線ＶＬＩＮへの読出しを行う。まず、パルスセレクタ７１はΦＡＤＲＥＳ１をＨＩにし、水平ラインＮｏ．１の検出部の「信号レベル＋リセットレベル」を垂直信号線に読み出す。次に、パルスセレクタ７１がΦＲＥＳＥＴ１をＨＩにすることで検出部をリセットし、垂直信号線にリセットレベルが出力され、ＡＤ変換回路２はノイズキャンセラ回路の差分動作で「信号レベル＋リセットレベル」からリセットレベルが取り除かれ、信号のみを出力する。この動作を水平帰線期間毎に１水平ラインずつ順次行う。
【００６７】
図１５は、垂直シフトレジスタ（ＥＳ）５、（ＲＯ）６、（ＡＤＲ）１０の出力波形を示す図である。図１５では図１４の出力波形に合わせて、１水平有効走査期間の電子シャッタ排出時に、垂直シフトレジスタ（ＥＳ）５からのＥＳ１〜ＥＳ４が順次ＨＩになっている。また、１水平有効走査期間の信号読出し時には、垂直シフトレジスタ（ＲＯ）６からのＲＯ１〜ＲＯ４が順次ＨＩになっている。垂直信号線への出力時には、垂直シフトレジスタ（ＡＤＲ）１０からのＡＤＲ１〜ＡＤＲ４が水平有効走査期間とともに順次ＨＩになっている。この動作を水平ラインＮｏ．１〜４８０について順次行う。
【００６８】
本第２の実施の形態では、フォトダイオード（ＰＤ）の電子シャッタ排出と信号読出しを１水平有効走査期間に４水平ライン分実施したが、ΦＲＥＡＤパルスやΦＲＥＳＥＴパルスが応答できる範囲で可能な限り１水平有効走査期間あたりのライン数を増加できる。またパルス発生は、１水平有効走査期間に限定されることなく、水平帰線期間を含む１水平走査期間に発生することができる。
【００６９】
図１６は、図１４よりもさらに同時性を改善する“ＭＯＤＥ１”による動作の駆動タイミングを示す波形図である。
【００７０】
図１６では、電子シャッタ排出時や信号読出し時において、１水平有効走査期間内に、複数の水平ラインを１組としてこれら複数の水平ラインを同時に選択し、選択した複数の水平ラインの組毎に、フォトダイオード（ＰＤ）から順次排出または読み出しする。例えば、パルスセレクタ７１は、ΦＲＥＡＤ１〜ΦＲＥＡＤ４を同じ位相のパルスで印加する。次にΦＲＥＡＤ５〜ΦＲＥＡＤ８を同じ位相のパルスで印加する。このように４水平ラインを１組として同じ位相のパルスを印加し、さらに４水平ラインずつ順次位相をずらして印加することで、図１４の場合に比べて４倍の同時性が得られる。４水平ラインを同じ位相としたが、２水平ラインから可能なライン数まで増加できる。
【００７１】
図１７は、垂直シフトレジスタ（ＥＳ）５、（ＲＯ）６の出力波形を示す図である。図１７では図１６の出力波形に合わせて、垂直シフトレジスタ（ＥＳ）５の出力と垂直シフトレジスタ（ＲＯ）６の出力が、それぞれ４水平ラインを１組として同時にＨＩになっている。なお、垂直シフトレジスタ（ＡＤＲ）は図５と同じように１水平ラインずつＨＩとなる。
【００７２】
図１８は、上述したＣＭＯＳイメージセンサの動作を示す図である。図１８では、フォトダイオードの蓄積時間の変化を蓄積時間１、２、３で示している。最も長い蓄積時間１の時は、ＰＤ排出、ＰＤ読出しを１水平有効走査期間に１水平ラインのみ実施している。このため、水平ラインＮｏ．１と水平ライン４８０の各蓄積開始時間が約１フレーム分（３０Ｈｚ）ずれている。一方蓄積時間２では、ＰＤ排出、ＰＤ読出しを１水平有効走査期間に２水平ライン分実施している。このため蓄積時間１に比べて、水平ラインＮｏ．１と水平ライン４８０の各蓄積開始時間の差が約１／２になり、同時性が改善されている。さらに蓄積時間３では、ＰＤ排出、ＰＤ読出しを１水平有効走査期間に８水平ライン分実施している。このため蓄積時間１に比べて、水平ラインＮｏ．１と水平ライン４８０の各蓄積開始時間の差が約１／８に改善されている。さらに、ＰＤ排出、ＰＤ読出しを１水平有効走査期間に１６水平ライン分、３２水平ライン分と実施することで、同時性をさらに改善できる。検出部（ＤＮ）に蓄積した信号の垂直信号線（ＶＬＩＮ）への読出しは、蓄積時間に関係なく、水平有効走査期間に１水平ラインずつ出力される。
【００７３】
一般の一眼レフカメラのメカシャッタでは、１／１２５秒〜１／２５０秒のシャッタースピードによるフォーカルプレーン動作を実施している。本実施の形態では、３０Ｈｚ（１／３０秒）動画撮影動作のとき、１水平有効走査期間に４水平ラインまたは８水平ラインを読み出す動作により、４倍速の１／１２０秒、または８倍速の１／２４０秒のシャッタースピードとなり、一眼レフカメラと同等になる。さらに水平ライン数を増加することで、一眼レフカメラよりも同時性を改善できる。
【００７４】
上述したように、本実施の形態では“ＭＯＤＥ１”と“ＭＯＤＥ２”の動作を切換えて行うことができ、“ＭＯＤＥ１”では同時性を改善できる。しかし、図２０（後述する）に示すＫＴＣノイズによる１画素毎のバラツキにより粒状のノイズが発生し、画質が劣化する。一方、“ＭＯＤＥ２”では同時性は改善されないが、ＫＴＣノイズがキャンセルできるため粒状のノイズが発生せず高画質となる。ＭＯＤＥ２のタイミングチャートは図５と同じになる。
【００７５】
図１９は、“ＭＯＤＥ１”と“ＭＯＤＯ２”の設定手順を示すフローチャートである。ＭＯＤＥ切換えはマニュアル設定とオート設定で制御できる。図１９の動作は上記制御部Ｃの制御により実行される。
【００７６】
ステップＳ１１で、本イメージセンサが搭載されているカメラ（例えばビデオカメラ）にて使用者がマニュアル設定を行うと、ステップＳ１２で制御部Ｃは、スポーツモードとして同時性を改善する“ＭＯＤＥ１”を設定し、標準モードとして高画質となる“ＭＯＤＥ２”を設定する。
【００７７】
ステップＳ１１で、当該カメラにて使用者がオート設定を行うと、ステップＳ１３で制御部Ｃは、カラー信号処理用のＤＳＰでイメージセンサのゲインを１倍で使用しているかゲインアップしているかを判定する。ゲインアップしている場合、ステップＳ１４で、被写体は暗いが高画質が得られる標準モードの“ＭＯＤＥ２”を設定する。ゲインアップしていない場合、ステップＳ１５で信号量を判断して、ステップＳ１６で蓄積時間（ＴＳ）を変更する。ステップＳ１７で蓄積時間（ＴＳ）が５２５Ｈより短い時は、ステップＳ１８で“ＭＯＤＥ１”を設定する。ステップＳ１７で蓄積時間（ＴＳ）が５２５Ｈの時は、ステップＳ１９で“ＭＯＤＥ２”を設定する。この“ＭＯＤＥ１”と“ＭＯＤＥ２”の設定によって、ステップＳ２０でタイミング発生回路８はΦＲＥＡＤとΦＲＥＳＥＴのパルスを切換えて出力する。ステップ１３のゲイン判定やステップ１７の蓄積時間判定の基準値は任意に変更できる。
【００７８】
タイミング発生回路８内のＲＥＡＤパルス発生回路では、蓄積時間に応じて１Ｈ内のΦＲＥＡＤパルス発生個数とΦＲＥＡＤ発生ライン数（同時に発生させる水平ライン数）を可変する。
【００７９】
１Ｈ内のΦＲＥＡＤパルスの発生個数は、
ΦＲＥＡＤパルス発生個数＝１＋（５２５−蓄積ライン数）／蓄積ライン数
ΦＲＥＡＤパルスの同時発生ライン数は、
ΦＲＥＡＤ発生ライン数＝ΦＲＥＡＤパルス発生数／最大ΦＲＥＡＤパルス発生数から計算できる。最大ΦＲＥＡＤパルス発生数は３２とした。ΦＲＥＡＤパルス発生数は、１Ｈ期間に何回ΦＲＥＡＤパルスを発生できるかを示しており、今回は１／３０（秒）／５２５（ライン）＝６３．５μｓ期間に１．９８μｓ周期でΦＲＥＡＤパルスを３２回発生させている。
【００８０】
同時性（歪ライン）は、表記した歪ライン数が少ないほど改善している。ステップＳ１３のゲイン判定やステップＳ１７の蓄積時間判定の基準値は任意に変更できる。
【００８１】
一般の一眼レフフィルムカメラのほとんどがフォーカルプレーンシャッター動作を実施している。フォーカルプレーンシャッターは、フイルム前方のスリットを上下もしくは左右方向に動作させる。一般的に受け入れられている現在の一眼レフカメラは、通常スリット幅を全面開口として１／１２５〜１／２５０秒のシャッタースピードで動作している。本実施の形態のカメラでは、１／１２５秒で蓄積時間１２６Ｈ、１／２５０秒で蓄積時間６３Ｈとなり、上下スリットを使用している一眼レフカメラと同等の同時性が得られる。さらに蓄積時間が短いと、一眼レフカメラよりも同時性が改善できる。
【００８２】
図２０は、低照度時のＫＴＣノイズ対策を示すタイミングチャート図である。例えば図１８の蓄積時間２や蓄積時間３では、図２０の“ＭＯＤＥ１”を実施する。この場合、被写体が十分に明るいため、電子シャッタを動作させている。このため、信号レベルが大きくＫＴＣノイズの影響は小さい。これに対して低照度時では、蓄積時間１の動作となり、同時性は得られない。この場合は“ＭＯＤＥ２”を実施し、検出部（ＤＮ）に信号を蓄積せずにフォトダイオード（ＰＤ）に蓄積しておき、１水平帰線期間にフォトダイオード（ＰＤ）から信号を読出し垂直信号線（ＶＬＩＮ）へ出力する。
【００８３】
“ＭＯＤＥ１”では、まず検出部（ＤＮ）のリーク電流などの無効信号をリセットするためにΦＲＥＳＥＴパルスを印加する。次にフォトダイオード（ＰＤ）からの信号を読み出すためにΦＲＥＡＤパルスを印加し、検出部（ＤＮ）に読出し信号を保持する。そして、水平帰線期間にΦＡＤＲＥＳパルスを印加すると、検出部（ＤＮ）に保持していた「信号レベル＋リセットレベル」を垂直信号線（ＶＬＩＮ）へ出力する。そして、ΦＲＥＳＥＴパルスを印加し、垂直信号線（ＶＬＩＮ）へリセットレベルを出力する。この後、ＡＤ変換回路２内で、リセットレベルと「信号レベル＋リセットレベル」の差分動作を実施し、「信号レベル＋リセットレベル」からリセットノイズ成分を除去し、信号のみとする。しかし、この信号には、最初の検出部（ＤＮ）のリセットレベルと水平帰線期間のリセットレベルが異なるため、ＫＴＣノイズが混入している。
【００８４】
一方“ＭＯＤＥ２”において、まず検出部（ＤＮ）のリーク電流などの無効信号をリセットするためにΦＲＥＳＥＴパルスを印加する。この時、垂直信号線（ＶＬＩＮ）へリセットレベルを出力する。次にフォトダイオード（ＰＤ）からの信号を読み出すためにΦＲＥＡＤパルスを印加する。すると検出部（ＤＮ）に信号が読み出される。この「信号レベル＋リセットレベル」を垂直信号線（ＶＬＩＮ）へ出力する。この後、ＡＤ変換回路２内で、リセットレベルと「信号レベル＋リセットレベル」の差分動作を実施し、「信号レベル＋リセットレベル」からリセットノイズ成分を除去し、信号のみとする。この動作ではリセットレベルは変動しないためＫＴＣノイズは混入しない。
【００８５】
“ＭＯＤＥ１”では信号はプラスで出力される。一方“ＭＯＤＥ２”では信号はマイナスで出力される。このため、デジタル出力時に信号がプラスになるように“ＭＯＤＥ２”の信号を反転させる。
【００８６】
“ＭＯＤＥ１”では、まず検出部（ＤＮ）に信号があり、その後検出部（ＤＮ）をリセットするため、リセット後の検出部（ＤＮ）にはリセット動作によるレベルの異なったＫＴＣノイズが混入する。一方“ＭＯＤＥ２”では、まず検出部（ＤＮ）をリセットした後にリセットレベルを出力するため、このリセットレベルにはＫＴＣノイズが混入している。その後、完全転送型のフォトダイオード（ＰＤ）から信号を読み出す。検出部（ＤＮ）は「信号レベル＋ＫＴＣノイズを含んだリセットレベル」となる。そして、ＡＤ変換回路２内で、「信号レベル＋ＫＴＣノイズを含んだリセットレベル」とＫＴＣノイズを含んだリセットレベルとの差分動作でＫＴＣノイズを含んだリセットレベルを取り除き、ＫＴＣノイズを含まない信号のみを出力できる。この“ＭＯＤＥ１”と“ＭＯＤＥ２”を蓄積時間に応じて切り換えることで、低照度での高Ｓ／Ｎ化が実現できる。
【００８７】
なお、上記実施の形態では、１フォトダイオード（ＰＤ）と４トランジスタからなる１画素１セルの構成について述べたが、図１０に示した１フォトダイオード（ＰＤ）と５トランジスタからなる１画素１セルの構成でも、“ＭＯＤＥ１”と“ＭＯＤＥ２”を切り換えることにより、低照度時のＫＴＣノイズを低減できる。
【００８８】
また、“ＭＯＤＥ１”と“ＭＯＤＥ２”とではＡＤ変換後の信号の極性が反転する。図１２では、ＡＤ変換後の出力を“ＭＯＤＥ１”と“ＭＯＤＥ２”とで反転させている。また図２では、“ＭＯＤＥ１”と“ＭＯＤＥ２”とでＲＡＭＰ波形の極性を反転させている。この他に、ＡＤ変換回路のオペアンプ型コンパレータの入力極性を“ＭＯＤＥ１”と“ＭＯＤＥ２”とで切り換える方法がある。この場合、“ＭＯＤＥ１”では信号をコンパレータのプラス側に入力し、ＲＡＭＰ波形をマイナス側に入力する。一方、“ＭＯＤＥ２”では逆に信号をコンパレータのマイナス側に入力し、ＲＡＭＰ波形をプラス側に入力する。また、コンパレータの入力に反転アンプを設けて、“ＭＯＤＥ１”と“ＭＯＤＥ２”とで反転アンプを使うか否かを切換えてもよい。また、上記実施の形態では３３万画素ＶＧＡ方式のイメージセンサを例に説明したが、これよりも画素数が多くてもよい。
【００８９】
従来のＣＭＯＳイメージセンサは、通常、１フレームの動作周波数に合わせて各フォトダイオードの蓄積開始時間を水平ライン毎にずらして動作させている。よって、最初の水平ラインから最後の水平ラインにわたって蓄積開始時間が異なり、動いている被写体を撮像すると画像が斜めになる不具合があり、同時性に欠ける指摘されていた。
【００９０】
これに対して本実施の形態は、ＣＭＯＳイメージセンサの電子シャッタ動作において、２次元に配置されたフォトダイオードに蓄積した信号を、１水平有効走査期間内に２水平ライン以上、時間分割でライン毎に読み出す動作をさせる。この電子シャッタ動作の蓄積時間が短いほど、１水平有効走査期間内でのフォトダイオードからの読み出すライン数を増加させる。この方法により、垂直帰線期間を変化させることなく電子シャッタ蓄積時間に応じて同時性を改善することができる。
【００９１】
さらに別の実施の形態は、ＣＭＯＳイメージセンサの電子シャッタ動作において、１フレーム（もしくは１フィールド）の垂直帰線期間を、蛍光灯の発光最小周期の１／２となる４．１５ｍＳもしくは５ｍＳ以上、かつ１フレーム期間（もしくは１フィールド期間）の約１／２以下とすることで、２次元に配置された全フォトダイオードから信号を同時に排出した後に前記各フォトダイオードで信号を蓄積し、蓄積時間後に前記全フォトダイオードの信号を同時に読み出す動作をする。
【００９２】
垂直帰線期間を１／２に設定すると、１フレーム期間全てで光量を１／２ステップにて制御できる。すなわち蓄積時間を１フレーム、１／２フレーム、１／４フレーム・・・と制御できる。また、蓄積時間１／２フレーム以下では１水平走査期間以下の時間で蓄積時間を制御できる。
【００９３】
一方、垂直帰線期間を蛍光灯の発光最小周期の１／２となる４．１５ｍＳまたは５ｍＳ、もしくは蛍光灯の発光最小周期となる８．３ｍＳまたは１０ｍＳに設定することにより、ＭＰＥＧ方式やＭｏｔｉｏｎ  ＪＰＥＧ方式などの連続的な動画撮影が実現できる。特にＨＤＴＶ方式のアスペクト比９対１６では、メモリを使わないで直接モニタに表示できる動作ができる。また、１フレームの走査線数を増加させずに、従来の駆動周波数と同じ動作ができる。
【００９４】
本実施の形態では、１フレーム期間で１枚の画像が得られるプログレッシブ方式で説明したが、２フィールド１画面のインタレース方式にも適用できる。
【００９５】
（第３の実施の形態）
図２１は、本発明の第３の実施の形態に係る半導体基板上に形成した３３万画素のＣＭＯＳイメージセンサ（固体撮像装置）Ｓの回路構成を示す図である。図２１において図２と同一な部分には同符号を付してある。図２１では、ＡＤ変換回路２にフレームメモリ１１と減算回路１２が接続されており、さらにフレームメモリ１１は減算回路１２に接続されている。
【００９６】
図２２は、本第３の実施の形態によるＣＭＯＳイメージセンサの動作を示すタイミングチャート図である。図２２では、フォトダイオードの蓄積時間を蓄積時間１で示している。本第３の実施の形態では、垂直帰線期間が１０９５Ｈ、垂直有効走査期間が４８０Ｈとなる。
【００９７】
図２２から分かるように、“ＭＯＤＥ１”では、全ての水平ラインＮｏ．１〜４８０の蓄積開始時間は同じになっており、全ての水平ラインＮｏ．１〜４８０においてＰＤ排出とＰＤ読出しが同じタイミングで動作している。検出部（ＤＮ）に読み出された信号の出力は、１フレーム（１５７５Ｈ）（もしくは１フィールド）の１／３期間に順次行なわれる。しかし、ＰＤ排出動作を垂直信号線（ＶＬＩＮ）への出力動作と重ねて行えない。水平ラインＮｏ．１〜４８０の信号電荷の垂直信号線（ＶＬＩＮ）への出力動作時には、ΦＲＥＡＤをＨＩにする前にΦＲＥＳＥＴをＨＩにし、検出部（ＤＮ）のリーク電流を除去した後に、フォトダイオード（ＰＤ）から検出部（ＤＮ）に信号を読み出す。
【００９８】
蓄積時間１では１フレーム（１５７５Ｈ）（もしくは１フィールド）の２／３期間にて全フォトダイオード（ＰＤ）で蓄積し、全フォトダイオード（ＰＤ）の蓄積した信号電荷を同時に検出部（ＤＮ）に読み出す。その後、１フレームの１／３期間に水平ラインＮｏ．１からラインＮｏ．４８０の信号電荷を順次垂直信号線（ＶＬＩＮ）へ読み出す。垂直信号線（ＶＬＩＮ）に読み出された信号は、順次ＡＤ変換回路２でデジタル信号に変換されてフレームメモリ１１に記憶される。このとき、フレームメモリ１１には、フォトダイオード（ＰＤ）の信号とともに検出部（ＤＮ）のリーク電流（暗電流）の信号も記憶される。
【００９９】
続いて、垂直有効走査期間（１フレームの１／３期間）の初めに全検出部（ＤＮ）をResetした後に、ΦREADパルスを印加せずに検出部（ＤＮ）のリーク電流で蓄積した電荷を順次垂直信号線（ＶＬＩＮ）へ読み出す。垂直信号線（ＶＬＩＮ）に読み出された信号は、順次ＡＤ変換回路２でデジタル信号に変換されて減算回路１２に入力される。このとき、減算回路１２には、検出部（ＤＮ）のリーク電流の信号のみが入力される。
【０１００】
減算回路１２に入力されたリーク電流の信号を出力したセルのフォトダイオード（ＰＤ）の信号及び検出部（ＤＮ）のリーク電流の信号を、フレームメモリ１１から減算回路１２に読み出す。減算回路１２は、フレームメモリ１１から読み出されたフォトダイオード（ＰＤ）の信号及び検出部（ＤＮ）のリーク電流の信号から、ＡＤ変換回路２から入力した検出部（ＤＮ）のリーク電流の信号を減算して出力する。なお、検出部（ＤＮ）のリーク電流は、フォトダイオード（ＰＤ）の暗電流の１００倍ほどの大きさである。
【０１０１】
なお、上記の例ではフォトダイオード（ＰＤ）の信号及び検出部（ＤＮ）のリーク電流の信号をフレームメモリ１１に記憶し、その後減算回路１２に検出部（ＤＮ）のリーク電流の信号のみを入力したが、フォトダイオード（ＰＤ）の信号及び検出部（ＤＮ）のリーク電流の信号を減算回路１２に入力した後、フレームメモリ１１に検出部（ＤＮ）のリーク電流の信号のみを記憶し、同様の減算処理を行ってもよい。
【０１０２】
本第３の実施の形態によれば、検出部（ＤＮ）のリーク電流が除去されることで、画質がさらに改善された画像が得られる。
【０１０３】
以上のように本発明の実施の形態の固体撮像装置によれば、画質の改善を図ることができる。すなわち、ＣＭＯＳイメージセンサにおける同時性が無いと言う欠点を改善でき、イメージサイズの小さなセンサを用いて同時性を改善し、さらにＫＴＣノイズに対処した低照度撮影が実現できるとともに、検出部（ＤＮ）のリーク電流に対処した画像を得ることができる。なお、本発明の実施の形態の固体撮像装置は、デジタルカメラ、デジタルビデオカメラ以外に、カメラ付き携帯電話等にも適用できる。
【０１０４】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【０１０５】
【図１】第１の実施の形態に係る固体撮像装置が適用されるデジタルビデオカメラの構成を示すブロック図。
【図２】第１の実施の形態に係るＣＭＯＳイメージセンサの回路構成を示す図。
【図３】第１の実施の形態に係るパルスセレクタの回路図。
【図４】第１の実施の形態に係る“ＭＯＤＥ１”による画素部の動作のタイミングチャート図。
【図５】第１の実施の形態に係る“ＭＯＤＥ２”による画素部の動作のタイミングチャート図。
【図６】第１の実施の形態に係るＣＭＯＳイメージセンサの動作を示す第１のタイミングチャート図。
【図７】第１の実施の形態に係るＣＭＯＳイメージセンサの動作を示す蓄積時間２の画素の断面図とポテンシャル動作図。
【図８】第１の実施の形態に係る“ＭＯＤＥ１”と“ＭＯＤＯ２”の設定手順を示すフローチャート。
【図９】第１の実施の形態に係るＣＭＯＳイメージセンサの動作を示す第２のタイミングチャート図。
【図１０】第１の実施の形態に係る対策を示す回路構成を示す図。
【図１１】第１の実施の形態に係る固体撮像装置が適用されるデジタルカメラの構成を示すブロック図。
【図１２】第２の実施の形態に係るＣＭＯＳイメージセンサの回路構成を示す図。
【図１３】第２の実施の形態に係るパルスセレクタの回路図。
【図１４】第２の実施の形態に係る“ＭＯＤＥ１”による画素部の動作のタイミングチャート図。
【図１５】第２の実施の形態に係る垂直シフトレジスタ（ＥＳ）、（ＲＯ）、（ＡＤＲ）のタイミングチャート図。
【図１６】第２の実施の形態に係る“ＭＯＤＥ１”による画素部の動作のタイミングチャート図。
【図１７】第２の実施の形態に係る垂直シフトレジスタ（ＥＳ）、（ＲＯ）のタイミングチャート図。
【図１８】第２の実施の形態に係るＣＭＯＳイメージセンサの動作を示すタイミングチャート図。
【図１９】第２の実施の形態に係る“ＭＯＤＥ１”と“ＭＯＤＯ２”の設定手順を示すフローチャート。
【図２０】第２の実施の形態に係る低照度時のＫＴＣノイズ対策を示すタイミングチャート図。
【図２１】第３の実施の形態に係る半導体基板上に形成した３３万画素のＣＭＯＳイメージセンサの回路構成を示す図。
【図２２】第３の実施の形態によるＣＭＯＳイメージセンサの動作を示すタイミングチャート図。
【図２３】従来例に係るＣＭＯＳイメージセンサの回路構成を示す図。
【図２４】従来例に係るパルスセレクタの回路図。
【図２５】従来例に係るＣＭＯＳイメージセンサの動作を示すタイミングチャート図。
【符号の説明】
【０１０６】
１…セル  ２…ＡＤ変換回路  ３…水平シフトレジスタ  ４…ＲＡＭＰ発生回路  ５…垂直シフトレジスタ（ＥＳ）  ６…垂直シフトレジスタ（ＲＯ）  ７，７１，７２…パルスセレクタ  ８…タイミング発生回路  ９…バイアス発生回路  １０…垂直シフトレジスタ（ＡＤＲ）  １１…フレームメモリ  １２…減算回路  Ｔａ…行選択トランジスタ  Ｔｂ…増幅トランジスタ  Ｔｃ…リセットトランジスタ  Ｔｄ…読出しトランジスタ  Ｔｅ…信号排出用トランジスタ  ＰＤ…フォトダイオード  ＴＬ…負荷トランジスタ  ＶＶＣ，ＶＶＬ…バイアス電圧  Ｓ…固体撮像装置（センサ）  １００…デジタルビデオカメラ  １０１…マイクロコンピュータ  １０２…タイミング発生映像信号処理部  １０３…ＤＶ変換部  １０４…ＤＶテープ部  １０５…液晶モニタ  １０６…レンズ  １０７…マイク  １０８…音声信号処理  １０９…電源部  ２００…デジタルカメラ  ２０１…マイクロコンピュータ  ２０２…タイミング発生信号処理部  ２０３…画像データ圧縮部  ２０４…画像メモリ  ２０５…液晶モニタ  ２０６…レンズ  ２０７…電源部  Ｃ…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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