(57)【要約】  【課題】より少ない本数の信号線で、ノイズの影響を抑制しつつ、高速にディジタルデータを伝送することができるデータ伝送方式およびデータ伝送回路を提供する。  【解決手段】データ伝送回路は、ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に送信する送信側装置と、送信側装置からｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、受信されたｍビットの信号を復号化してｎビットの受信信号を得る受信側装置とを備える。送信側装置は、ｎビットの送信信号の２nのコードに対して、ｍ本の信号線を介して同時に送信されるｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せを選択して符号化し、またｍ本の信号線の平均電圧が常に一定電圧となるように、送信される信号の振幅レベルを制御する。【選択図】図１
2005210695.tif 000002
【特許請求の範囲】
【請求項１】
ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に送信する送信側装置と、この送信側装置から前記ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビットの受信信号を得る受信側装置とを備え、
前記送信側装置は、前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せを選択して符号化することを特徴とするデータ伝送方式。
【請求項２】
前記送信側装置は、前記高電位の信号線の本数と低電位の信号線の本数が等しくない場合に、前記ｍ本の信号線の平均電圧が常に一定電圧となるように、前記送信される信号の振幅レベルを制御することを特徴とする請求項１に記載のデータ伝送方式。
【請求項３】
前記受信側装置は、前記ｍ本の信号線の各々の電位と、当該ｍ本の信号線の平均電圧もしくは当該ｍ本の信号線の各々以外の残りのｍ−１本の信号線の平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別し、この判別されたｍビットの信号を復号化して、前記ｎビットの送信信号に等しい前記ｎビットの受信信号を得ることを特徴とする請求項１または２に記載のデータ伝送方式。
【請求項４】
前記ｎビットの送信信号が２クロック以上にわたって変化しない場合、
前記送信側装置は、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードと、前記高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せのうち、前記ｎビットの送信信号の２nのコードに対応するコードとして選択されていない残りのコードのうちの任意の１つのコードであるＮＵＬＬコードとを交互に選択して符号化し、
前記受信側装置は、前記受信されたｍビットの信号の遷移を検出して再生クロック信号を生成し、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードである場合、前記再生クロック信号に同期して該ｍビットの信号のコードを復号化したｎビットの信号を保持して前記ｎビットの受信信号として出力し、前記受信されたｍビットの信号が、前記ＮＵＬＬコードである場合、１つ前の再生クロック信号で保持されたｎビットの信号を前記ｎビットの受信信号として出力することを特徴とする請求項１〜３のいずれかに記載のデータ伝送方式。
【請求項５】
ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に受信側装置に送信する送信側装置であって、
前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せの中から、任意の２n通りのコードを選択して前記ｍビットの信号に符号化する符号化部と、この符号化部から入力されるｍビットの信号に応じて、高電位または低電位の信号を各々出力するｍ個のドライバとを備えることを特徴とする送信側装置。
【請求項６】
ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビット（２ｎ＞ｍ＞ｎ）の受信信号を得る受信側装置であって、
前記受信されたｍビットの信号の平均電圧を検出する平均電圧検出部と、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別する差動レシーバと、この差動レシーバから出力されるｍビットの信号を復号化して、前記ｎビットの受信信号を得る復号化部とを備えることを特徴とする受信側装置。
【請求項７】
ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に送信する送信側装置と、この送信側装置から前記ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビットの受信信号を得る受信側装置とを備え、
前記送信側装置は、前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せの中から、任意の２n通りのコードを選択して前記ｍビットの信号に符号化する符号化部と、この符号化部から入力されるｍビットの信号に応じて、高電位または低電位の信号を各々出力するｍ個のドライバとを備え、
前記受信側装置は、前記送信側装置から受信されたｍビットの信号の平均電圧を検出する平均電圧検出部と、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別する差動レシーバと、この差動レシーバから出力されるｍビットの信号を復号化して、前記ｎビットの送信信号に等しい前記ｎビットの受信信号を得る復号化部とを備えることを特徴とするデータ伝送回路。
【請求項８】
前記符号化部は、前記ドライバから出力されるｍビットの信号の振幅レベルを制御するレベル制御信号を発生し、
前記ドライバは、前記高電位の信号線の本数と低電位の信号線の本数が等しくない場合に、前記ｍ本の信号線の平均電圧が常に一定電圧となるように、前記レベル制御信号に応じて、該ドライバから出力されるｍビットの信号の振幅レベルが各々制御されることを特徴とする請求項７に記載のデータ伝送回路。
【請求項９】
前記平均電圧検出部は、前記ｍビットの信号の各々について、該ｍビットの信号の各々以外の残りのｍ−１ビットの信号の平均電圧を各々検出し、
前記差動レシーバは、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された前記ｍビットの信号の各々以外の残りのｍ−１ビットの信号の平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別することを特徴とする請求項７または８に記載のデータ伝送回路。
【請求項１０】
前記送信側装置は、前記ｎビットの送信信号が２クロック以上にわたって変化せず、なおかつ１つ前のクロックで第１のコントロール信号を出力していない場合に、該第１のコントロール信号を出力する回路を備え、
前記符号化部は、前記第１のコントロール信号が出力されない場合に、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードを選択して符号化し、前記第１のコントロール信号が出力された場合に、前記高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せのうち、前記ｎビットの送信信号の２nのコードに対応するコードとして選択されていない残りのコードのうちの任意の１つのコードであるＮＵＬＬコードを選択して符号化することを特徴とする請求項７〜９のいずれかに記載のデータ伝送回路。
【請求項１１】
前記受信側装置は、請求項１０に記載の送信側装置から受信されたｍビットの信号の遷移を検出して再生クロック信号を生成するクロック抽出回路と、前記再生クロック信号に同期して、前記復号化部から入力されるｎビットの受信信号を保持して出力するレジスタとを備え、
前記復号化部は、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードであるか、前記ＮＵＬＬコードであるかを表す第２のコントロール信号を出力し、
前記レジスタは、前記第２のコントロール信号に応じて、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードである場合、前記再生クロック信号に同期して、該ｍビットの信号のコードを復号化したｎビットの信号を保持して出力し、前記受信されたｍビットの信号が、前記ＮＵＬＬコードである場合、１つ前の再生クロック信号で保持されたｎビットの信号を出力することを特徴とするデータ伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、この信号をｍ本の信号線を介して同時に高速に伝送するデータ伝送方式およびデータ伝送回路に関するものである。
【背景技術】
【０００２】
従来より、高速なデータ伝送を可能にする技術として、ノイズ輻射が少なく、コモンモードノイズに強いディジタルデータ伝送方式として、特許文献１に開示されているような差動信号を用いるデータ伝送方式が知られている。
【０００３】
特許文献１には、差動信号を送信するための差動送信機と、差動信号を受信するための差動受信機と、差動送信機及び差動受信機に結合されて、差動送信機から差動受信機に差動信号を伝送するための平衡チャンネルと、平衡チャンネルに結合されて、平衡チャンネルにより伝送される差動信号上のタイミングジッタを減少させるためのイコライザとから成り、差動送信機が非符号化送信機であり、かつデューティサイクル制限が差動信号に課せられない高速度伝送システムが開示されている。
【０００４】
以下、図２の概略図を参照しながら、差動信号を用いる従来の高速データ伝送方式について説明する。
【０００５】
図２に示すデータ伝送回路３０は、送信側装置３２から受信側装置３４に対し、８本の信号線を用いて４ビットの送信信号を高速に伝送するものである。送信側装置３２は、４個の差動ドライバ３６を備えており、それぞれの差動ドライバ３６は、４ビットの送信信号の各々について、１ビットのデータを２本の信号線間の電位差として表現された差動信号として伝送する。受信側装置３４は、それぞれの差動ドライバ３６に対応する４個の差動レシーバ３８を備えており、それぞれの差動レシーバ３８は、受信された差動信号から元の１ビットのデータへの変換を行い、４ビットの受信信号を得る。
【０００６】
このように、送信側装置３２において、差動信号を用いてデータを伝送することによって輻射ノイズを低減することができ、受信側装置３４において、差動信号から受信信号を得ることによってコモンモードノイズの影響を抑制することができる。
【０００７】
【特許文献１】特表平９−５０７９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図２に示すデータ伝送方式では、１ビットのディジタルデータを２本の信号線で伝送するため、同時に伝送されるデータのビット数が多くなると、信号線の本数が多くなりすぎるという問題があった。
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、より少ない本数の信号線で、ノイズの影響を抑制しつつ、高速にディジタルデータを伝送することができるデータ伝送方式およびデータ伝送回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に送信する送信側装置と、この送信側装置から前記ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビットの受信信号を得る受信側装置とを備え、
前記送信側装置は、前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せを選択して符号化することを特徴とするデータ伝送方式を提供するものである。
ここで、ｍが偶数の場合には、高電位の信号線の本数と低電位の信号線の本数とを等しくするのが望ましく、ｍが奇数の場合には、その差が１であることが望ましい。
【００１１】
また、前記送信側装置は、前記高電位の信号線の本数と低電位の信号線の本数が等しくない場合に、前記ｍ本の信号線の平均電圧が常に一定電圧となるように、前記送信される信号の振幅レベルを制御するのが好ましい。
【００１２】
また、前記受信側装置は、前記ｍ本の信号線の各々の電位と、当該ｍ本の信号線の平均電圧もしくは当該ｍ本の信号線の各々以外の残りのｍ−１本の信号線の平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別し、この判別されたｍビットの信号を復号化して、前記ｎビットの送信信号に等しい前記ｎビットの受信信号を得るのが好ましい。
【００１３】
また、前記ｎビットの送信信号が２クロック以上にわたって変化しない場合、
前記送信側装置は、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードと、前記高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せのうち、前記ｎビットの送信信号の２nのコードに対応するコードとして選択されていない残りのコードのうちの任意の１つのコードであるＮＵＬＬコードとを交互に選択して符号化し、
前記受信側装置は、前記受信されたｍビットの信号の遷移を検出して再生クロック信号を生成し、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードである場合、前記再生クロック信号に同期して該ｍビットの信号のコードを復号化したｎビットの信号を保持して前記ｎビットの受信信号として出力し、前記受信されたｍビットの信号が、前記ＮＵＬＬコードである場合、１つ前の再生クロック信号で保持されたｎビットの信号を前記ｎビットの受信信号として出力するのが好ましい。
【００１４】
また、本発明は、ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に受信側装置に送信する送信側装置であって、
前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せの中から、任意の２n通りのコードを選択して前記ｍビットの信号に符号化する符号化部と、この符号化部から入力されるｍビットの信号に応じて、高電位または低電位の信号を各々出力するｍ個のドライバとを備えることを特徴とする送信側装置を提供する。
【００１５】
また、本発明は、ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビット（２ｎ＞ｍ＞ｎ）の受信信号を得る受信側装置であって、
前記受信されたｍビットの信号の平均電圧を検出する平均電圧検出部と、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別する差動レシーバと、この差動レシーバから出力されるｍビットの信号を復号化して、前記ｎビットの受信信号を得る復号化部とを備えることを特徴とする受信側装置を提供する。
【００１６】
また、本発明は、ｎビットの送信信号をｍビット（２ｎ＞ｍ＞ｎ）の信号に符号化し、ｍ本の信号線を介して同時に送信する送信側装置と、この送信側装置から前記ｍ本の信号線を介して同時に送信されるｍビットの信号を受信し、この受信されたｍビットの信号を復号化してｎビットの受信信号を得る受信側装置とを備え、
前記送信側装置は、前記ｎビットの送信信号の２nのコードに対して、前記ｍ本の信号線を介して同時に送信される前記ｍビットの信号の２mのコードの組合せのうち、高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せの中から、任意の２n通りのコードを選択して前記ｍビットの信号に符号化する符号化部と、この符号化部から入力されるｍビットの信号に応じて、高電位または低電位の信号を各々出力するｍ個のドライバとを備え、
前記受信側装置は、前記送信側装置から受信されたｍビットの信号の平均電圧を検出する平均電圧検出部と、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別する差動レシーバと、この差動レシーバから出力されるｍビットの信号を復号化して、前記ｎビットの送信信号に等しい前記ｎビットの受信信号を得る復号化部とを備えることを特徴とするデータ伝送回路を提供する。
【００１７】
ここで、前記符号化部は、前記ドライバから出力されるｍビットの信号の振幅レベルを制御するレベル制御信号を発生し、
前記ドライバは、前記高電位の信号線の本数と低電位の信号線の本数が等しくない場合に、前記ｍ本の信号線の平均電圧が常に一定電圧となるように、前記レベル制御信号に応じて、該ドライバから出力されるｍビットの信号の振幅レベルが各々制御されるのが好ましい。
【００１８】
また、前記平均電圧検出部は、前記ｍビットの信号の各々について、該ｍビットの信号の各々以外の残りのｍ−１ビットの信号の平均電圧を各々検出し、
前記差動レシーバは、前記ｍビットの信号の各々の電位と前記平均電圧検出部によって検出された前記ｍビットの信号の各々以外の残りのｍ−１ビットの信号の平均電圧との電圧差に基づいて、前記受信されたｍビットの信号の各々が‘１’なのか‘０’なのかを判別するのが好ましい。
【００１９】
また、前記送信側装置は、前記ｎビットの送信信号が２クロック以上にわたって変化せず、なおかつ１つ前のクロックで第１のコントロール信号を出力していない場合に、該第１のコントロール信号を出力する回路を備え、
前記符号化部は、前記第１のコントロール信号が出力されない場合に、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードを選択して符号化し、前記第１のコントロール信号が出力された場合に、前記高電位の信号線の本数と低電位の信号線の本数が等しいかその差が小さいコードの組合せのうち、前記ｎビットの送信信号の２nのコードに対応するコードとして選択されていない残りのコードのうちの任意の１つのコードであるＮＵＬＬコードを選択して符号化するのが好ましい。
【００２０】
また、前記受信側装置は、上記に記載の送信側装置から受信されたｍビットの信号の遷移を検出して再生クロック信号を生成するクロック抽出回路と、前記再生クロック信号に同期して、前記復号化部から入力されるｎビットの受信信号を保持して出力するレジスタとを備え、
前記復号化部は、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードであるか、前記ＮＵＬＬコードであるかを表す第２のコントロール信号を出力し、
前記レジスタは、前記第２のコントロール信号に応じて、前記受信されたｍビットの信号が、前記ｎビットの送信信号のコードに対応する前記ｍビットの信号のコードである場合、前記再生クロック信号に同期して、該ｍビットの信号のコードを復号化したｎビットの信号を保持して出力し、前記受信されたｍビットの信号が、前記ＮＵＬＬコードである場合、１つ前の再生クロック信号で保持されたｎビットの信号を出力するのが好ましい。
【発明の効果】
【００２１】
本発明のデータ伝送方式およびデータ伝送回路によれば、送信側装置により、ｎビットの送信信号をｍビットの信号に符号化して送信し、受信側装置で復号化して受信信号を得ているので、従来よりも少ない信号線で信号を伝送することができる。しかも、ｍ本の信号線の平均電圧が常に一定の電圧であるから、ｍ本の信号線を近接させて配線することにより輻射ノイズを低減させることができるし、受信側装置において、差動方式で信号を判定しているため、外部からのコモンモードのノイズの影響も抑えることができる。
【００２２】
また、本発明のデータ伝送方式およびデータ伝送回路では、送信側装置から受信側装置に送信されるデータが２クロック以上にわたって変化しない場合、１クロックおきにＮＵＬＬコードを送信するので、データが変化しない期間であっても、データを伝送するための信号線のうちの少なくとも１本は常に変化する。従って、受信側装置において、データから再生クロック信号を生成することができるため、クロック信号を伝送するための信号線を別途設ける必要がなく、必要となる信号線の本数を削減することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のデータ伝送方式およびデータ伝送回路を詳細に説明する。
【００２４】
図１は、本発明のデータ伝送方式を適用する回路の一実施形態の概略図である。同図に示すデータ伝送回路１０は、データの伝送元である送信側装置１２と、データの伝送先である受信側装置１４とを備えている。
【００２５】
送信側装置１２は、４ビットの送信信号を５ビットの信号に符号化し、かつその出力振幅レベルを制御し、５本の信号線を介して同時に高速に送信するもので、４ビット／５ビット符号化部１６と、５ビットの信号に各々対応する５個のドライバ１８とを備えている。
【００２６】
ここで、４ビット／５ビット符号化部１６は、４ビットの送信信号を５ビットの信号に符号化する。４ビットの送信信号は４ビット／５ビット符号化部１６に入力され、４ビット／５ビット符号化部１６からは５ビットの信号が出力されている。
【００２７】
４ビット／５ビット符号化部１６は、例えば表１に示すように、送信信号の１６（＝２4）通りの４ビットコードに対して、５本の信号線を介して同時に伝送される５ビットの信号の３２（＝２5）通りの５ビットコードのうち、高電位の信号線の本数と低電位の信号線の本数の差が小さい５ビットコードの組合せ、すなわち図示例の場合、高電位の信号線の本数が３本で低電位の信号線の本数が２本の場合の組合せ１０通りと、高電位の信号線の本数が２本で低電位の信号線の本数が３本の場合の組合せ１０通りの合計２０通りの５ビットコードの組合せの中から、任意の１６通りの５ビットコードを選択して符号化する。
【００２８】
【表１】
2005210695.tif 000003
【００２９】
表１に示すように、４ビットの送信信号は、００００〜１１１１までの１６通りの４ビットコードで表現される。これら４ビットの送信信号の１６通りの４ビットコードに対して、上記２０通りの組合せの中から、任意の１６通りの組合せの５ビットコードが割り当てられる。なお、表１は一例であって、４ビットコードに対する５ビットコードの組合せは何ら制限されず、任意の組合せが選択可能であるが、実際の回路では、符号化部１６の回路を小型化するために、一定の規則性のある組合せであるのが望ましい。
【００３０】
また、４ビット／５ビット符号化部１６は、ドライバ１８から出力される信号の振幅レベルを制御するレベル制御信号を発生する。レベル制御信号は、本実施形態の場合、３本の信号線が高電位である場合と、２本の信号線が高電位である場合の両方において、５本の信号線の平均電圧が常に同じになるように、ドライバ１８から出力される信号の振幅レベルを制御するものである。
【００３１】
ドライバ１８は、その入力信号に応じて、高電位または低電位の信号を出力する。図示例の場合、ドライバ１８は、その入力信号が‘１’の場合に高電位を出力し、‘０’の場合に低電位を出力する。なお、ドライバ１８は、その入力信号が‘０’の場合に高電位を出力し、‘１’の場合に低電位を出力するものであってもよい。ドライバ１８のデータ入力端子には、４ビット／５ビット符号化部１６から出力される信号が入力され、その制御入力端子にはレベル制御信号が入力されている。
【００３２】
表１に示すように、レベル制御信号が‘０’すなわち３本の信号線が高電位である場合、ドライバ１８からは、その入力信号が‘１’であれば（Ｖａ＋２Ｖｕ）が出力され、入力信号が‘０’であれば（Ｖａ−３Ｖｕ）が出力される。これに対し、レベル制御信号が‘１’すなわち２本の信号線が高電位である場合、ドライバ１８からは、その入力信号が‘１’であれば（Ｖａ＋３Ｖｕ）が出力され、‘０’であれば（Ｖａ−２Ｖｕ）が出力される。ここで、Ｖａは、平均電圧であり、Ｖｕは単位電圧である。
【００３３】
レベル制御信号が‘０’の場合、３本の信号線が高電位であるから、５本の信号線の平均電圧は、（３×（Ｖａ＋２Ｖｕ）＋２×（Ｖａ−３Ｖｕ））÷５＝Ｖａである。同様に、レベル制御信号が‘１’の場合、２本の信号線が高電位であるから、５本の信号線の平均値は、（２×（Ｖａ＋３Ｖｕ）＋３×（Ｖａ−２Ｖｕ））÷５＝Ｖａである。従って、５本の信号線の平均電圧は、５ビットの信号の状態に関わらず常に一定値のＶａとなる。なお、レベル制御信号の極性は何ら制限されず、３本の信号線が高電位の場合にレベル制御信号を‘１’とし、２本の信号線が高電位の場合に‘０’としてもよい。
【００３４】
上記のように、送信信号の１６通りの４ビットコードに対して、５本の信号線を介して同時に伝送される５ビットの信号の３２通りの５ビットコードのうち、高電位の信号線の本数と低電位の信号線の本数の差が小さい５ビットコードの組合せ２０通りの中から、任意の１６通りの５ビットコードの組合せを選択して符号化し、かつドライバ１８から出力される信号の平均電圧が常に同じになるように制御することによって、より少ない本数の信号線で、ノイズの影響を抑制しつつ、高速にディジタルデータを伝送することができる。
【００３５】
なお、伝送されるデータのビット数ｎは何ら制限されない。また、信号のビット数ｍは、２ｎ＞ｍ＞ｎの範囲である。本実施形態のように、信号のビット数ｍを奇数とした場合、レベル制御信号を用いてドライバの出力電圧を制御する必要があるが、信号のビット数ｍを偶数とし、その半数のビットが高電位で残りの半数のビットが低電位となるように符号化すれば、レベル制御信号によるドライバ１８の出力信号の振幅レベルの制御は不要である。
【００３６】
一方、受信側装置１４は、送信側装置１２から５本の信号線を介して同時に送信される５ビットの信号を受信し、受信された信号を復号化して送信信号に等しい４ビットの受信信号を得るもので、平均電圧検出部２０と、５ビットの信号に各々対応する差動レシーバ２２と、５ビット／４ビット復号化部２４とを備えている。
【００３７】
平均電圧検出部２０は、５ビットの信号の平均電圧を検出するもので、図示例の場合、５本の信号線に対応する５個の抵抗素子によって構成されている。５個の抵抗素子は、その一方の端子が５本の信号線の各々に接続され、他方の端子は短絡されて全ての差動レシーバ２２の反転入力端子に接続されている。
【００３８】
また、差動レシーバ２２は、５本の信号線の各々の電位と、平均電圧検出部２０によって検出される５本の信号線の平均電圧との電圧差に基づいて、受信された信号が‘１’なのか‘０’なのかを判別する。上記の通り、５本の信号線の平均電圧は常にＶａである。従って、信号線の電位がＶａ＋２ＶｕおよびＶａ＋３Ｖｕの場合、その電圧差は正となり、‘１’と判定される。一方、信号線の電位がＶａ−３ＶｕおよびＶａ−２Ｖｕの場合、その電圧差は負となり、‘０’と判定される。
【００３９】
なお、信号の判定は、上記のように、５本の信号線の各々の電位と５本の信号線の平均電圧とを比較して行う方法に限定されない。例えば、５本の信号線の各々とそれ以外の４本の信号線の平均電圧を比較する方法などが考えられる。
【００４０】
５ビット／４ビット復号化部２４は、差動レシーバ２２から出力される５ビットの信号を４ビットの受信信号に復号化する。差動レシーバ２２から出力される５ビットの信号は５ビット／４ビット復号化部２４に入力され、５ビット／４ビット復号化部２４からは、復号化された４ビットの受信信号が出力される。５ビット／４ビット復号化部２４は、本実施形態の場合、表１に示す５ビットコードに基づいて符号化された信号を復号化し、送信信号と等しい受信信号を得る。
【００４１】
データ伝送回路１０では、送信側装置１２により、４ビットの送信信号を５ビットの信号に符号化して送信し、受信側装置１４で復号化して受信信号を得ているので、従来よりも少ない信号線で信号を伝送することができる。しかも、５本の信号線の平均電圧が常に一定の電圧Ｖａであるから、５本の信号線を近接させて配線することにより輻射ノイズを低減させることができるし、受信側装置１４において、差動方式で信号を判定しているため、外部からのコモンモードのノイズの影響も抑えることができる。
【００４２】
ところで、データ伝送回路１０において、受信側装置１４で受信され、復号化された４ビットの受信信号は、例えばクロックデータリカバリ回路等を使用して、送信側装置１２から送信される５ビットの信号から再生クロック信号を抽出し、この抽出された再生クロック信号によりレジスタ等に順次ラッチされる場合がある。すなわち、データ伝送回路１０では、送信側装置１２から受信側装置１４に送信されるデータが常に変化する信号である場合、クロック信号を伝送するための信号線は不要である。
【００４３】
一方、送信側装置１２から受信側装置１４に送信されるデータが常に変化する信号ではない場合、全ての信号線のデータが２クロック以上にわたって変化しない期間は、送信側装置１２から送信される５ビットの信号から再生クロック信号を抽出することができない。従って、データが常に変化する信号ではない場合、例えば図３に示すデータ伝送回路４０のように、データを伝送するための信号線とは別に、クロック信号を伝送するための信号線が必要となる。
【００４４】
図３に示すデータ伝送回路４０は、図１に示すデータ伝送回路１０において、さらに送信側装置１２に相当する送信側装置４２内にクロックドライバ４６と、受信側装置１４に相当する受信側装置４４内にクロックレシーバ４８とを設け、クロックドライバ４６の出力端子とクロックレシーバ４８の入力端子との間を、クロック信号を伝送するための信号線で接続したものである。従って、データ伝送回路４０は、データ伝送回路１０と比べて信号線を１本多く必要とする。
【００４５】
これに対し、図３に示すデータ伝送装置４０の送信側装置４２から受信側装置４４に送信されるデータが常に変化する信号ではない場合であっても、クロック信号を伝送するための信号線を省略することも可能である。例えば、図４に示すデータ伝送回路５０のように、データを伝送するための信号線を介して再生クロック信号を抽出するためのＮＵＬＬコードを伝送することによって、クロック信号を伝送するための信号線を省き、必要となる信号線の本数を削減することができる。
【００４６】
図４に示すデータ伝送回路５０は、送信側装置５２と、受信側装置５４とを備えている。なお、図４に示すデータ伝送装置５０において、図１に示すデータ伝送装置１０と同じ構成要素には同じ符号を付して、その詳細な説明は省略する。
【００４７】
送信側装置５２は、４ビット／５ビット符号化部５６と、５ビットの信号に各々対応する５個のドライバ１８と、４ビットの送信信号に各々対応する４個のフリップフロップ５８と、比較器６０と、ＡＮＤゲート６２と、フリップフロップ６４とを備えている。
【００４８】
ここで、４ビット／５ビット符号化部５６は、図１に示す４ビット／５ビット符号化部１６に相当するもので、４ビットの送信信号を５ビットの信号に符号化するとともに、ドライバ１８から出力される信号の振幅レベルを制御するレベル制御信号を発生する。両者が異なる点は、４ビット／５ビット符号化部５６が、コントロール信号ＣＮＴＬの入力端子ＣＮＴＬを備え、ＮＵＬＬコードを出力する機能を備えている点である。４ビット／５ビット符号化部５６の入力端子ＣＮＴＬには、後述するＡＮＤゲート６２から出力されるコントロール信号ＣＮＴＬが入力されている。
【００４９】
コントロール信号ＣＮＴＬ＝０の場合、４ビット／５ビット符号化部５６は、例えば表２に示すように、４ビット／５ビット符号化部１６と全く同じに動作する。なお、表２において、コントロール信号ＣＮＴＬ＝０の場合、４ビットの送信信号の１６通りの４ビットコードに各々対応する５ビットコードおよびレベル制御信号は、表１に示すものと全く同じである。
【００５０】
【表２】
2005210695.tif 000004
【００５１】
一方、コントロール信号ＣＮＴＬ＝１の場合、４ビット／５ビット符号化部５６は、表２に示すように、４ビットの送信信号の４ビットコードに関わらず、上記２０通りの５ビットコードの組合せの中から、４ビットの送信信号の１６通りの４ビットコードに対応する５ビットコードとして選択されていない残りの４通りの５ビットコードのうちの任意の１つの５ビットコードをＮＵＬＬコードとして選択して符号化する。表２に示す例では、コントロール信号ＣＮＴＬ＝１の場合、ＮＵＬＬコードとして１０００１が出力され、レベル制御信号として１が出力される。なお、コントロール信号ＣＮＴＬの極性は、上記例に限定されず、上記とは逆極性としてもよい。
【００５２】
続いて、フリップフロップ５８、比較器６０、ＡＮＤゲート６２およびフリップフロップ６４は、データを伝送するための信号線を介して再生クロック信号を送信するためのコントロール信号ＣＮＴＬを発生する回路である。
【００５３】
フリップフロップ５８のデータ入力端子Ｄには、４ビットの送信信号が各々入力され、そのクロック入力端子ＣＬＫにはクロック信号が入力されている。フリップフロップ５８は、クロック信号の立上りに同期して４ビットの送信信号を順次保持して出力する。すなわち、フリップフロップ５８のデータ出力端子Ｑからは、１つ前のクロックに対応する４ビットの送信信号が出力されている。
【００５４】
フリップフロップ５８から出力される、１つ前のクロックに対応する４ビットの送信信号は、比較器６０の入力端子Ａに入力されている。また、比較器６０の入力端子Ｂには、現在のクロックに対応する４ビットの送信信号が入力されている。比較器６０は、１つ前のクロックに対応する４ビットの送信信号と、現在のクロックに対応する４ビットの送信信号とを比較し、両者が同じである（変化していない）場合に、その比較結果としてハイレベルを出力する。
【００５５】
比較器６０から出力される比較結果は、ＡＮＤゲート６２の一方の入力端子に入力されている。また、ＡＮＤゲート６２の他方の反転入力端子には、フリップフロップ６４のデータ出力端子Ｑから出力される信号が入力されている。ＡＮＤゲート６２は、コントロール信号ＣＮＴＬとして、次に述べるフリップフロップ６４から入力される信号がハイレベルである場合にはローレベルを出力し、ローレベルである場合には比較器６０から入力される比較結果を出力する。
【００５６】
フリップフロップ６４のデータ入力端子Ｄには、ＡＮＤゲート６２から出力されるコントロール信号ＣＮＴＬが入力され、そのクロック入力端子ＣＬＫにはクロック信号が入力されている。フリップフロップ６４は、クロック信号の立上りに同期して、ＡＮＤゲート６２から入力されるコントロール信号ＣＮＴＬを順次保持する。すなわち、フリップフロップ６４のデータ出力端子Ｑからは、１つ前のクロックに対応するコントロール信号ＣＮＴＬが出力されている。
【００５７】
送信側装置５２において、現在のクロックに対応する４ビットの送信信号が、フリップフロップ５８から入力される、１つ前のクロックに対応する４ビットの送信信号から変化している場合、比較器６０からは、その比較結果としてローレベルが出力される。この場合、ＡＮＤゲート６２からは、フリップフロップ６４から入力される、１つ前のコントロール信号ＣＮＴＬに関わらず、コントロール信号ＣＮＴＬとしてローレベルが出力される。
【００５８】
すなわち、４ビット／５ビット符号化部５６からは、４ビットの送信信号の４ビットコードに対応する５ビットコードが選択出力され、この５ビットコードに対応する信号がドライバ１８を介して送信される。
【００５９】
一方、現在のクロックに対応する４ビットの送信信号が、１つ前のクロックに対応する４ビットの送信信号から変化していない場合、比較器６０からは、その比較結果としてハイレベルが出力される。この場合、ＡＮＤゲート６２からは、コントロール信号ＣＮＴＬとして、１つ前のクロックに対応するコントロール信号ＣＮＴＬがハイレベルではない場合に限りハイレベルが出力され、１つ前のクロックに対応するコントロール信号ＣＮＴＬがハイレベルである場合にはローレベルが出力される。
【００６０】
すなわち、現在のクロックに対応する４ビットの送信信号が、１つ前のクロックに対応する４ビットの送信信号から変化しておらず、なおかつ１つ前のクロックでコントロール信号ＣＮＴＬがローレベルである場合、すなわち１つ前のクロックで４ビット／５ビット符号化部５６からＮＵＬＬコードが出力されていない場合、４ビット／５ビット符号化部５６からはＮＵＬＬコードが出力され、このＮＵＬＬコードに対応する信号がドライバ１８を介して出力される。
【００６１】
また、現在のクロックに対応する４ビットの送信信号が、１つ前のクロックに対応する４ビットの送信信号から変化しておらず、なおかつ１つ前のクロックでコントロール信号ＣＮＴＬがハイレベルである場合、すなわち１つ前のクロックで４ビット／５ビット符号化部５６からＮＵＬＬコードが出力されている場合、４ビット／５ビット符号化部５６からは現在のクロックに対応する４ビットの送信信号の４ビットコードに対応する５ビットコードが出力され、この５ビットコードに対応する信号がドライバ１８を介して出力される。
【００６２】
つまり、ＮＵＬＬコードに対応する５ビットコードが続けて２回出力されると、データが変化しないことになる。従って、これを防止するために、現在のクロックに対応する４ビットの送信信号が、１つ前のクロックに対応する４ビットの送信信号から変化しておらず、なおかつ１つ前のクロックでＮＵＬＬコードが出力されている場合にはＮＵＬＬコードを出力せず、現在のクロックに対応する４ビットの送信信号をそのまま符号化して出力する。
【００６３】
これにより、データを伝送するための５本の信号線のうちの少なくとも１本は、その状態が必ず遷移する。このため、受信側装置５４では、送信側装置５２から送信される５ビットの信号から再生クロック信号を抽出することができる。
【００６４】
一方、受信側装置５４は、平均電圧検出部２０と、５ビットの信号に各々対応する差動レシーバ２２と、５ビット／４ビット復号化部６６と、クロック抽出回路６８と、レジスタ７０とを備えている。
【００６５】
ここで、５ビット／４ビット復号化部６６は、図１に示す５ビット／４ビット復号化部２４に相当するもので、差動レシーバ２２から出力される５ビットの信号を４ビットの受信信号に復号する。両者が異なる点は、５ビット／４ビット復号化部６６が、コントロール信号ＣＮＴＬの出力端子を備えている点である。５ビット／４ビット復号化部６６は、本実施形態の場合、表２に示す５ビットコードに基づいて符号化された信号を復号化し、送信信号と等しい受信信号を得る。
【００６６】
また、５ビット／４ビット復号化部６６は、コントロール信号ＣＮＴＬとして、差動レシーバ２２から出力される５ビットの信号がＮＵＬＬコードである場合にハイレベルを出力し、ＮＵＬＬコードではない場合にはローレベルを出力する。５ビット／４ビット復号化部６６から出力される４ビットの受信信号およびコントロール信号ＣＮＴＬは、それぞれレジスタ７０のデータ入力端子およびイネーブル入力端子／ＥＮに入力されている。
【００６７】
クロック抽出回路６８には、差動レシーバ２２から出力される５ビットの信号が入力されている。クロック抽出回路６８は、差動レシーバ２２から入力される５ビットの信号から再生クロック信号を抽出する。クロック抽出回路６８から出力される再生クロック信号は、レジスタ７０のクロック入力端子ＣＬＫに入力されている。
【００６８】
本実施形態のクロック抽出回路６８は、図５に示すように、差動レシーバ２２から入力される５ビットの信号に各々対応する５個の遷移検出回路７２と、ＯＲゲート７８と、ＰＬＬ（位相同期ループ）回路８０とを備えている。
【００６９】
各々の遷移検出回路７２は、遅延回路７４と、ＥＸＯＲゲート７６とを備えている。ＥＸＯＲゲート７６の一方の入力端子には、差動レシーバ２２から信号が直接入力され、他方の入力端子には、差動レシーバ２２から入力される信号が遅延回路を介して遅延された信号が入力されている。遷移検出回路７２は、信号のハイレベルからローレベルへの遷移、およびローレベルからハイレベルへの遷移を検出して、遅延回路７４の遅延時間に相当するハイレベルのパルス幅を持つ信号を出力する。
【００７０】
図５に示すクロック抽出回路６８では、遷移検出回路７２により、差動レシーバ２２から入力される５ビットの信号の遷移が各々検出される。遷移検出回路７２の全ての出力信号は、ＯＲゲート７８により論理和がとられ、ＰＬＬ回路８０に入力される。ＰＬＬ回路８０では、ＯＲゲート７８の出力信号、すなわち差動レシーバ２２から入力される５ビットの信号の各々遷移に基づいて、これらの５ビットの信号に同期した再生クロック信号が生成される。
【００７１】
続いて、レジスタ７０は、コントロール信号ＣＮＴＬがローレベルの場合、すなわち送信側装置５２から送信される５ビットの信号がＮＵＬＬコードではない場合、クロック抽出回路６８から入力される再生クロック信号の立上りに同期して、５ビット／４ビット復号化部６６から入力される４ビットの受信信号を保持して出力する。一方、レジスタ７０は、コントロール信号ＣＮＴＬがハイレベルの場合、すなわち送信側装置５２から送信される５ビットの信号がＮＵＬＬコードである場合、再生クロック信号が立ち上がっても、５ビット／４ビット復号化部６６から入力される４ビットの受信信号を保持しない。この場合、レジスタ７０からは、１つ前のクロックに対応する４ビットの受信信号が出力される。
【００７２】
データ伝送回路５０では、送信側装置５２から受信側装置５４に送信されるデータが変化しない場合に、１クロックおきにＮＵＬＬコードを送信する。従って、データが変化しない期間であっても、データを伝送するための信号線のうちの少なくとも１本は常に変化することになる。従って、データからクロック信号を抽出することができるため、クロック信号を伝送するための信号線を別途設ける必要がなく、必要となる信号線の本数を削減することができる。
【００７３】
次に、図６に示すタイミングチャートを参照して、データ伝送回路５０の動作を説明する。
【００７４】
図６に示すタイミングチャートにおいて、例えば３〜５クロック目の送信信号４ビットは同じデータ０００１であり、３クロックの期間にわたって変化していない。以下、この期間を例に挙げて説明を行う。フリップフロップ５８の出力信号、すなわち１つ前のクロックに対応する４ビットの送信信号は、３クロック目で００００となり、４〜６クロック目でデータ０００１となる。
【００７５】
まず、３クロック目において、４ビットの送信信号の４ビットコードは０００１、１つ前のクロックに対応する４ビットの送信信号の４ビットコードは００００であり、比較器６０からは、比較結果としてローレベルが出力される。このため、ＡＮＤゲート６２の出力信号、すなわちコントロール信号ＣＮＴＬもローレベルとなり、４ビット／５ビット符号化部５６からは、４ビットの送信信号の４ビットコード０００１に対応する５ビットコード００１０１が出力される。
【００７６】
続く、４クロック目において、４ビットの送信信号の４ビットコードは０００１、１つ前のクロックに対応する４ビットの送信信号の４ビットコードも０００１であり、比較器６０からは、比較結果としてハイレベルが出力される。このため、コントロール信号ＣＮＴＬがハイレベルとなり、４ビット／５ビット符号化部５６からは、ＮＵＬＬコードである１０００１が出力される。
【００７７】
続く、５クロック目において、４クロック目のコントロール信号ＣＮＴＬのハイレベルを受けて、フリップフロップ６４の出力信号、すなわち１クロック前のコントロール信号ＣＮＴＬがハイレベルとなる。このため、コントロール信号ＣＮＴＬはローレベルとなり、４ビット／５ビット符号化部５６からは、４ビットの送信信号の４ビットコード０００１に対応する５ビットコード００１０１が出力される。
【００７８】
そして、６クロック目において、４ビットの送信信号の４ビットコードは００１０、１つ前のクロックに対応する４ビットの送信信号の４ビットコードは０００１であり、比較器６０から比較結果としてローレベルが出力される。このため、コントロール信号ＣＮＴＬはローレベルとなり、４ビット／５ビット符号化部５６からは、４ビットの送信信号の４ビットコード００１０に対応する５ビットコード００１１０が出力される。
【００７９】
上記の通り、図６のタイミングチャートに示すように、３〜６クロック目において、４ビット／５ビット符号化部５６からは、００１０１、１０００１、００１０１、００１１０が出力され、送信側装置５２から送信される５ビットのデータのうち、少なくとも１ビットは常に変化する。このため、受信側装置５４では、常に変化するデータを検出することによって、再生クロック信号を生成することができる。
【００８０】
なお、図６のタイミングチャートにおいて、３〜５クロック目を例に挙げて説明したが、他のクロックにおける動作も同様である。また、図４に示すコントロール信号の生成回路、図５に示すクロック抽出回路６８、レジスタ７０等の構成は図示例のものに限定されず、同様の機能を果たす他の構成の回路によっても同様に実現することができる。また、各信号線の極性も必要に応じて変更することが可能である。
【００８１】
本発明は、基本的に以上のようなものである。
以上、本発明のデータ伝送方式およびデータ伝送回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００８２】
【図１】本発明のデータ伝送方式を適用する回路の構成を表す一実施形態の概略図である。
【図２】従来のデータ伝送方式を適用する回路の構成を表す一例の概略図である。
【図３】本発明のデータ伝送方式を適用する回路の別の実施形態の概略図である。
【図４】本発明のデータ伝送方式を適用する回路のさらに別の実施形態の概略図である。
【図５】図４に示す回路で用いられるクロック抽出回路の構成を表す概略図である。
【図６】図４に示す回路の動作を表すタイミングチャートである。
【符号の説明】
【００８３】
１０、３０、４０、５０  データ伝送回路
１２、３２、４２、５２  送信側装置
１４、３４、４４、５４  受信側装置
１６、５６  ４ビット／５ビット符号化部
１８  ドライバ
２０  平均電圧生成部
２２、３８  差動レシーバ
２４、６６  ５ビット／４ビット復号化部
３６  差動ドライバ
４６  クロックドライバ
４８  クロックレシーバ
５８、６４  フリップフロップ
６０  比較器
６２  ＡＮＤゲート
６８  クロック抽出回路
７０  レジスタ
７２  遷移検出回路
７４  遅延回路
７６  ＥＸＯＲゲート
７８  ＯＲゲート
８０  ＰＬＬ回路
【図１】
2005210695.tif 000005
【図２】
2005210695.tif 000006
【図３】
2005210695.tif 000007
【図４】
2005210695.tif 000008
【図５】
2005210695.tif 000009
【図６】
2005210695.tif 000010