(57)【要約】【課題】論理素子のパッド部と、半導体チップの素子領域とがバンプ接合されることにより、電気信号の伝達の遅延が抑制されるため、素子の高速動作性を図ることができる。【解決手段】論理チップ２００とＤＲＡＭ１４０とを直接接続するため、配線による負荷容量増大を抑制することができ、かつ多ピン接続による大きなバス幅を確保できる。この結果、論理チップ２００からＤＲＡＭ１４０への情報伝達の遅延を抑制することにより、半導体装置の高性能化が可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
論理素子と、半導体チップとが積層してなる半導体装置であって、
前記論理素子は、
半導体基板と、
前記半導体基板の主面に設けられた多層配線層と、
前記半導体基板を貫通し、前記多層配線層内に設けられた導電部材と接続する貫通電極と、
前記多層配線層の最上部に設けられたパッド部と、
を備え、
前記論理素子の前記パッド部と、前記半導体チップの素子領域とがバンプ接合していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記論理素子は、入力バッファ回路と出力バッファ回路とを有するバッファ部を有し、
前記導電部材は、前記バッファ部に設けられることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記論理素子は、入力電圧変換回路と出力電圧変換回路とを有する変換回路部を有し、
前記導電部材は、前記変換回路部に設けられることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記半導体チップがメモリであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体チップがＤＲＡＭであることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記半導体チップがフラッシュメモリであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが積層された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の軽薄短小化と高性能化が要求されており、マルチチップパッケージなどの半導体装置において、配線の高密度化、論理素子の微細化およびメモリの大容量化が進められている。
【０００３】
こうした要請に対応する一つの手段として、半導体基板に貫通電極を設け、配線の高密度化等を図ることが試みられている。特許文献１には、この種の技術が開示されている。図１０に示すように、特許文献１には、端子１３と端子１４とを介して半導体基板１１と接続された、バッファ回路が集積された半導体基板１２の裏面から上記半導体基板１２を貫通する電極１５を用いて、端子１６と端子１８とを介してパッケージ基板１７とバッファ回路とを接続する技術が記載されている。
【０００４】
【特許文献１】特開２０００−１２６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
システムチップを積層したパッケージにおいては、素子間を、ワイヤボンディングではなくバンプを介して接合することが好ましい。こうすることにより素子の高速動作性が向上する。特に、論理素子のような高速動作が求められる素子を含むパッケージにあっては、バンプ接合により素子間を直接接続することが望まれる。また、近年、論理素子のサイズが小さくなる一方、メモリ素子は高容量化し、サイズが大型化する傾向にある。このため、小型の論理素子と、これよりもサイズの大きいメモリ素子とをこの順で積層する構造においては、論理素子の入出力をワイヤボンディング等で外部に引き出すことはできない。したがって、論理素子と他の素子とをバンプ接合する形態においては、基板の裏面側と表面側とを接続する貫通電極を設けることが必要となる。
【０００６】
しかしながら、従来技術の項で説明したような形態の貫通電極は、素子裏面から表面にわたって形成されるため、素子の有効利用面積が減少してしまうという課題があった。すなわち、貫通電極を形成した領域には、配線等を設けることができないため、素子の有効利用面積が減少し、配線等の集積度が低下してしまう。こうした課題は、配線の高密度化が強く求められる論理素子においてはより深刻となる。
【０００７】
本発明は、上記事情に鑑みなされたものであって、論理素子を含む積層型の半導体装置において、素子の高速動作性を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明によれば、論理素子と、半導体チップとが積層してなる半導体装置であって、論理素子は、半導体基板と、半導体基板の主面に設けられた多層配線層と、半導体基板を貫通し、多層配線層内に設けられた導電部材と接続する貫通電極と、多層配線層の最上部に設けられたパッド部とを備え、論理素子のパッド部と、半導体チップの素子領域とがバンプ接合していることを特徴とする半導体装置が提供される。
【０００９】
本発明によれば、論理素子と半導体チップとをバンプ接合するとともに、論理素子に貫通電極を設ける構成を採用し、素子の高速動作性を図っている。その一方、貫通電極を多層配線層内に設けられた導電部材と接続する形態を採用しているため、貫通電極上部領域を有効利用することが可能となり、従来技術に比し、さらに配線密度を向上させることができる。
【００１０】
また、論理素子は、入力バッファ回路と出力バッファ回路とを有するバッファ部を有し、導電部材はバッファ部に設けられていてもよいし、論理素子は、入力電圧変換回路と出力電圧変換回路とを有する変換回路部を有し、導電部材は、前記変換回路部に設けられていてもよい。
【００１１】
また、半導体チップはメモリでもよく、さらに上記メモリは、ＤＲＡＭでもフラッシュメモリでもよい。
【発明の効果】
【００１２】
本発明によれば、論理素子のパッド部と、半導体チップの素子領域とがバンプ接合されることにより、電気信号の伝達の遅延が抑制されるため、素子の高速動作性を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、以下の説明において詳細な説明を適宜省略する。
【００１４】
第一の実施形態
図１は、本実施形態に係る半導体パッケージの構成を示す断面図である。
【００１５】
半導体パッケージ１００は、パッケージ基板１３０、論理チップ２００、ＤＲＡＭ１４０、フラッシュメモリ１６０から構成されている。ここで、パッケージ基板１３０には、配線層１３２が表面に設けられ、裏面にバンプ１３４が設けられている。また、パッケージ基板１３０に設けられた配線層１３２と、論理チップ２００とは、後述する貫通電極１１０などを介して電気的に接続されている。論理チップ２００とＤＲＡＭ１４０とは、バンプ１２０とバンプ１４２を介して電気的に接続されている。フラッシュメモリ１６０はＤＲＡＭ１４０上に搭載され、金線１６２などを介してパッケージ基板１３０の配線層１３２と電気的に接続されている。
【００１６】
図２に論理チップ２００の詳細な構成を示す。
【００１７】
論理チップ２００は、基板１０２と、貫通電極１１０と、論理回路１１６および入出力電圧電流変換回路１０３とから構成される。また、論理回路１１６は、基板１０２の表面にトランジスタなどが形成されてなる論理回路用素子層１４９と、基板１０２上に形成される第一の配線層１４４と第二の配線層１４６と第三の配線層１４８とから構成されており、入出力電圧電流変換回路１０３は、基板１０２の表面にトランジスタなどが形成されてなる入出力電圧電流変換回路用素子層１１３と、基板１０２上に形成される第一の配線層１０４と第二の配線層１０６と第三の配線層１０８とから構成されている。ここで、入出力電圧電流変換回路１０３は、半導体パッケージ１００に設けられた配線層１３２から入力された電気信号の電圧のレベルと電流のレベルとを変換して論理回路１１６へ出力する機能と、論理回路１１６から入力された電気信号の電圧のレベルと電流のレベルとを変換して配線層１３２へ出力する機能とを有する。
【００１８】
貫通電極１１０は基板１０２の裏面に設けられたバンプ１１２を介して、パッケージ基板１３０の配線層１３２表面に設けられたバンプ１３６と電気的に接続される。また、基板１０２内を貫通して、第一の配線層１０４内の配線１１４に電気的に接続される。
【００１９】
ここで、貫通電極１１０を配線１１４に接続する方法としては、さまざまな方法がある。以下その一例を示す。
【００２０】
まず、基板１０２を裏面側からエッチングし、第一の配線層１０４内の配線１１４まで貫通する孔を形成する。次に、基板１０２に形成した孔の側壁に絶縁膜を形成する。ついで、銅、アルミニウム、ニッケルなどの導電性の高い金属をめっきして孔を埋め込む。以上により貫通電極１１０を形成する。次に、貫通電極１１０の基板１０２の裏面側に、銅、アルミニウム、ニッケルなどの導電性の高い金属および金をめっきすることによりバンプ１１２を設ける。以上により、貫通電極１１０が配線１１４に接続される。
【００２１】
以下、本実施形態において、半導体パッケージ１００が上記構造を備えることによる効果を記載する。
【００２２】
本実施形態においては、貫通電極１１０が第三の配線層１０８と電気的に接続されるのではなく、下層にある第一の配線層１０４と電気的に接続される。したがって、貫通電極１１０を設けた領域においても、第一の配線層１０４より上部の領域に配線を形成する等、有効利用することができる。配線層最上部まで貫通する形態の貫通電極では、かかる領域に配線等を形成することができなかったのに対し、本実施形態の構成では、この点でスペース利用効率が向上する。
【００２３】
さらにまた、貫通電極１１０と、論理チップ２００の基板１０２の裏面に設けられたバンプ１１２と、パッケージ基板１３０の配線層１３２の表面に設けられたバンプ１３６とが電気的に直接接続されることにより、パッケージ基板１３０の配線層１３２と論理チップ２００とが電気的に接続される。外周部に接続端子を設ける形態の論理チップでは、微細化により、接続端子を設置するスペースを確保することが困難であるのに対し、本実施形態の構成では、パッケージ基板１３０との接続端子数を十分に確保することができる。したがって、論理チップを微細化でき、半導体パッケージを小型化することができる。
【００２４】
また、論理チップ２００やＤＲＡＭ１４０を製造する際にはウエハプロセスを用いるため、それらの素子に貫通電極を形成する際には、ウエハ上で貫通電極を形成することとなる。ここで、上記素子を搭載するウエハの面積が同じであれば、貫通電極を形成するウエハ１枚あたりのコストは同じである。このため、１枚のウエハから製造できるチップの数が多いほうが、貫通電極を形成することに伴うチップ１個あたりの製造コストの上昇を抑制することができる。したがって、半導体パッケージ１００を構成する半導体チップのうち、サイズの小さい論理チップ２００に貫通電極１１０を設けることにより、たとえば、ＤＲＡＭ１４０などのように、論理チップ２００より寸法の大きな他のチップに貫通電極を設ける場合と比較して、チップ１個あたりの製造コストの上昇を抑制することができる。この結果、半導体パッケージ１００を製造するコストの上昇を抑制しつつ、論理チップ２００の入出力電圧電流変換回路１０３内の各配線層におけるスペース利用効率を向上させることができる。
【００２５】
論理チップ２００の回路面はその上面に、ＤＲＡＭ１４０の回路面はその下面に設けられている。ここで、論理チップ２００とＤＲＡＭ１４０の電気的接続は、論理チップ２００の回路面側に設けられたバンプ１２０と、ＤＲＡＭ１４０の回路面側に設けられたバンプ１４２とが対面し、相互に直接電気的に接続されることでなされている。したがって、論理チップ２００とＤＲＡＭ１４０を結ぶ配線を設けることにより、論理チップ２００とＤＲＡＭ１４０とを電気的に接続することによる負荷容量増大を抑制することができる。また、多ピン接続により、電気信号のアクセス数を増大させることができるので、論理チップ２００からＤＲＡＭ１４０への伝達可能な情報量を増大させることができ、大きなバス幅を確保することが可能になる。この結果、論理チップ２００からＤＲＡＭ１４０への電気信号の伝達の遅延を抑制することが可能になり、素子を高速動作させることができる。
【００２６】
第二の実施形態
第一の実施の形態では、パッケージ基板１３０に設けられた配線層１３２と論理チップ２００とをバンプ１３６とバンプ１１２とを介して電気的に接続する構成としたが、パッケージ基板１３０と論理チップ２００との間に、インターポーザー１５０を入れてもよい。
【００２７】
図３は、本実施形態に係る半導体パッケージ３００の構成を示す断面図である。
【００２８】
パッケージ基板１３０に設けられた配線層１３２とインターポーザー１５０とは、配線層１３２表面に設けられたバンプ１３６と、インターポーザー１５０の基板１５２の裏面に設けられたバンプ１５６とによって電気的に接続されている。また、貫通電極１５５は、インターポーザー１５０の基板１５２を貫通し、インターポーザー１５０の配線層１５４に電気的に接続される。
【００２９】
インターポーザー１５０と論理チップ２００とは、インターポーザー１５０の配線層１５４表面に設けられたバンプ１５８と、図２に詳細な構成を示す論理チップ２００の基板１０２の裏面に設けられたバンプ１１２とによって電気的に接続されている。
【００３０】
論理チップ２００のサイズ縮小により、論理チップ２００の基板１０２の裏面に設けられるバンプ１１２のピッチが小さくなる場合があり、バンプ１１２のピッチに対応させてパッケージ基板１３０に設けられる配線層１３２の表面に設けられるバンプ１３６のピッチを小さくすると、パッケージ基板のコストが上昇してしまう。
【００３１】
これに対して、本実施形態においては、インターポーザー１５０を介して、論理チップ２００と、パッケージ基板１３０とを接続している。このため、パッケージ基板１３０に設けられる配線層１３２の表面に設けられるバンプ１３６のピッチは、論理チップ２００の基板１０２の裏面に設けられるバンプ１１２のピッチに対応させるのではなく、インターポーザー１５０の基板１５２の裏面に設けられたバンプ１５６のピッチに対応させればよい。したがって、論理チップ２００のサイズ縮小に伴って、パッケージ基板１３０に設けられた配線層１３２表面のバンプ１３６のピッチを小さくしなくてもよい。この結果、パッケージ基板１３０のコスト上昇を抑制しつつ、論理チップ２００の入出力電圧電流変換回路１０３内の各配線層におけるスペース利用効率を向上させることができる。
【００３２】
図４に示す半導体パッケージ３２０のように、パッケージ基板１３０に設けられた配線層１３２の表面と、インターポーザー１５０の基板１５２の裏面とを直接接着し、パッケージ基板１３０に設けられた配線層１３２の表面と、インターポーザー１５０の配線層１５４の表面とを金線１５１などで電気的に接続してもよい。
【００３３】
第三の実施形態
第一の実施形態および第二の実施形態では、論理チップ２００上にＤＲＡＭ１４０を搭載する構成としたが、パッケージ基板１３０の上にＤＲＡＭ１４０を搭載し、ＤＲＡＭ１４０の上に論理チップ２００を搭載する構成でもよい。
【００３４】
図５は、本実施形態に係る半導体パッケージ３４０の構成を示す断面図である。
【００３５】
パッケージ基板１３０上にＤＲＡＭ１４０が搭載され、ＤＲＡＭ１４０の上に論理チップ２００が搭載され、論理チップ２００の裏面に設けられたバンプ１１２と、パッケージ基板１３０に設けられた配線層１３２とが金線１０１などにより電気的に接続されている。
【００３６】
ここで、ＤＲＡＭ１４０の回路面はその上面に設けられ、論理チップ２００の回路面はその下面に設けられているので、論理チップ２００とＤＲＡＭ１４０との電気的接続は、論理チップ２００の回路面側に設けられたバンプ１２０と、ＤＲＡＭ１４０の回路面側に設けられたバンプ１４２とが対面し、相互に直接接続されることでなされている。このため、論理チップ２００とＤＲＡＭ１４０を結ぶ配線を設けることにより、論理チップ２００とＤＲＡＭ１４０とを電気的に接続することによる負荷容量増大を抑制することができる。また、多ピン接続により、電気信号のアクセス数を増大させることができるので、論理チップ２００からＤＲＡＭ１４０への伝達可能な情報量を増大させることができ、大きなバス幅を確保することが可能になる。この結果、論理チップ２００からＤＲＡＭ１４０への電気信号の伝達の遅延を抑制することが可能になり、素子を高速動作させることができる。
【００３７】
以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
【００３８】
たとえば、上記実施形態においては、論理チップの中央部に論理回路１１６が、周辺部に入出力電圧電流変換回路１０３が設けられた論理チップ２００を用いた構成としたが、図６に示す半導体パッケージ３６０のように、中央部に入出力電圧電流変換回路１０３が設けられ、周辺部に論理回路１１６が設けられた論理チップ２２０を用いてもよい。
【００３９】
図７に論理チップ２２０の詳細な構成を示す。論理チップ２２０は、基板１０２と、貫通電極１１０と、論理回路１１６および入出力電圧電流変換回路１０３とから構成される。また、論理回路１１６は、基板１０２の表面にトランジスタなどが形成されてなる論理回路用素子層１４９と、基板１０２上に形成される第一の配線層１４４と第二の配線層１４６と第三の配線層１４８とから構成されており、入出力電圧電流変換回路１０３は、基板１０２の表面にトランジスタなどが形成されてなる入出力電圧電流変換回路用素子層１１３と、基板１０２上に形成される第一の配線層１０４と第二の配線層１０６と第三の配線層１０８とから構成されている。
【００４０】
貫通電極１１０は、基板１０２の裏面に設けられたバンプ１１２と、パッケージ基板１３０の配線層１３２表面に設けられたバンプ１３６とを介して、パッケージ基板１３０と電気的に接続される。また、基板１０２内を貫通して第一の配線層１０４内に設けられた配線１１４に電気的に接続される。
【００４１】
また、上記実施形態においては、論理チップの入出力電圧電流変換回路１０３内の第一の配線層１０４内の配線１１４に貫通電極が電気的に接続される構成としたが、各配線層内の配線に貫通電極が電気的に接続されていればよい。
【００４２】
また、上記実施形態においては、論理チップ２００に搭載されるメモリとして、ＤＲＡＭ１４０が用いられる形態について説明したが、フラッシュメモリなどの他のメモリを論理チップ２００に搭載して用いてもよい。
【００４３】
また、図８に示す半導体パッケージ３９０のように、論理チップ２００に搭載されるメモリとして、貫通電極１７６が形成されたメモリチップ１７０が、メモリチップ１７０の表面に設けられたバンプ１７２とメモリチップ１７０の裏面に設けられたバンプ１７４とを介して、多段に積層されたメモリ１８０を用いてもよい。
【００４４】
また、論理チップ２００の論理回路１１６とバンプ１２０との間に保護回路や保護素子を設けてもよい。
【００４５】
また、上記実施形態においては、貫通電極１１０と電気的に接続される配線１１４は入出力電圧電流変換回路１０３内に設けられていたが、他の場所に配線が設けられていても入出力電圧電流変換回路１０３に電気的に接続されていればよい。
【００４６】
また、上記実施形態においては、貫通電極１１０は入出力電圧電流変換回路１０３内の第一の配線層１０４に接続される形態について説明したが、それ以外の回路、たとえば論理回路１１６内に設けられた配線層であっても下層配線層に接続されていればよい。
【００４７】
また、上記実施形態においては、論理チップ内に入出力電圧電流変換回路を備える形態について説明したが、図９に示す論理チップ２５０のように、入出力バッファ回路１１１が備えられていてもよい。論理チップ２５０は、基板１０２と、貫通電極１１０と、論理回路１１６および入出力バッファ回路１１１とから構成される。また、論理回路１１６は、基板１０２の表面にトランジスタなどが形成されてなる論理回路用素子層１４９と、基板１０２上に形成される第一の配線層１４４と第二の配線層１４６と第三の配線層１４８とから構成されており、入出力バッファ回路１１１は、基板１０２の表面にトランジスタなどが形成されてなる入出力バッファ回路用素子層１１５と、基板１０２上に形成される第一の配線層１０５と第二の配線層１０７と第三の配線層１０９とから構成されている。ここで、入出力バッファ回路１１１の例としては、たとえば、保護回路などが挙げられる。
【図面の簡単な説明】
【００４８】
【図１】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図２】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図３】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図４】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図５】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図６】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図７】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図８】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図９】実施の形態に係る半導体装置の構造を説明するための断面図である。
【図１０】従来の半導体装置の構造を説明するための断面図である。
【符号の説明】
【００４９】
１００      半導体パッケージ
１０１      金線
１０２      基板
１０３      入出力電圧電流変換回路
１０４      第一の配線層
１０５      第一の配線層
１０６      第二の配線層
１０７      第二の配線層
１０８      第三の配線層
１０９      第三の配線層
１１０      貫通電極
１１１      入出力バッファ回路
１１２      バンプ
１１３      入出力電圧電流変換回路用素子層
１１４      配線
１１５      入出力バッファ回路用素子層
１１６      論理回路
１２０      バンプ
１３０      パッケージ基板
１３２      配線層
１３６      バンプ
１４０      ＤＲＡＭ
１４２      バンプ
１４４      第一の配線層
１４６      第二の配線層
１４８      第三の配線層
１４９      論理回路用素子層
１５０      インターポーザー
１５１      金線
１５２      基板
１５４      配線層
１５５      貫通電極
１５６      バンプ
１５８      バンプ
１６０      フラッシュメモリ
１６２      金線
１７０      メモリチップ
１７２      バンプ
１７４      バンプ
１７６      貫通電極
１８０      メモリ
２００      論理チップ
２２０      論理チップ
２５０      論理チップ
３００      半導体パッケージ
３２０      半導体パッケージ
３４０      半導体パッケージ
３６０      半導体パッケージ
３９０      半導体パッケージ
【図１】
2005268670.tif 000003
【図２】
2005268670.tif 000004
【図３】
2005268670.tif 000005
【図４】
2005268670.tif 000006
【図５】
2005268670.tif 000007
【図６】
2005268670.tif 000008
【図７】
2005268670.tif 000009
【図８】
2005268670.tif 000010
【図９】
2005268670.tif 000011
【図１０】
2005268670.tif 000012