(57)【要約】    【課題】  ガードリングに寄生抵抗及び寄生インダクタンスが付加されることを抑制でき、ガードリングが配線レイアウトを制約することを防止できる半導体装置及びその製造方法を提供する。    【解決手段】  抵抗率が０．１Ω・ｃｍであるＰ型基板２上に、抵抗率が１０Ω・ｃｍであるエピタキシャル層３を、３乃至５μｍの厚さに形成する。そして、エピタキシャル層３上に多層配線層４を設ける。エピタキシャル層３の表面及び多層配線層４中には、内部回路５ａ及び５ｂを相互に離隔して形成し、エピタキシャル層３には、内部回路５ｂを囲むようにｐ＋拡散領域９を形成する。ｐ＋拡散領域９の上端は多層配線層４のコンタクト１１に接続し、下端はＰ型基板２に接続する。そして、接地電位配線ＧＮＤ、コンタクト１１、ｐ＋拡散領域１０及びＰ型基板２を介して、ｐ＋拡散領域９に接地電位を印加する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
少なくとも表面の抵抗率が１Ω・ｃｍ以下であり一定電位が印加される半導体基板と、この半導体基板上に形成され表面に複数の回路が形成された半導体層と、この半導体層における前記複数の回路間の領域に前記半導体基板に接するように形成された導電領域と、を有することを特徴とする半導体装置。
【請求項２】
前記半導体層中に下端が前記半導体基板に接すると共に上端が前記半導体層の表面において露出するように形成された他の導電領域を有し、前記半導体基板は前記他の導電領域を介して前記一定電位が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電領域が１つの前記回路を囲むように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の少なくとも表面における抵抗率が０．１Ω・ｃｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電領域が不純物を含むポリシリコンにより形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
少なくとも表面の抵抗率が１Ω・ｃｍ以下である半導体基板の表面に半導体層を形成する工程と、この半導体層の表面に複数の回路を形成すると共に、この半導体層における前記複数の回路間の領域に前記半導体基板に到達するように溝を形成し、この溝に導電材料を埋め込んで導電領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記導電領域を形成する工程において、前記半導体層における他の領域に前記半導体基板に到達するように他の溝を形成し、この他の溝に前記導電材料を埋め込んで他の導電領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記導電領域を形成する工程において、前記溝を１つの前記回路を囲むように形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板における少なくとも表面の抵抗率が０．１Ω・ｃｍ以下であることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記導電材料を不純物を含むポリシリコンとすることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガードリングを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、１枚の半導体基板上に複数の回路が形成されている。このため、１つの回路から発振されたノイズが、半導体基板中を伝搬する基板ノイズとなり、他の回路に伝達してこの回路の動作に影響を与えることがある。特に、デジタル回路とアナログ回路とを混載したシステムＬＳＩにおいて、この影響は深刻である。アナログ回路は基板ノイズの影響を特に受けやすいからである。
【０００３】
基板ノイズの伝搬を抑制するために、ノイズ発信源となる回路（以下、ノイズ源回路という）と基板ノイズの被害を受けやすい回路（以下、被害回路という）との間に、ガードリングを形成する技術が知られている（例えば、特許文献１参照。）。図４は、従来のガードリングを備えた半導体装置を示す平面図であり、図５は、図４に示すＢ−Ｂ’線による断面図である。
【０００４】
図４及び図５に示すように、従来の半導体装置１０１においては、Ｐ型基板１０２が設けられており、このＰ型基板１０２上には多層配線層１０４が設けられている。通常、Ｐ型基板１０２の不純物濃度は約１０１５ｃｍ−３であり、抵抗率は約１０Ω・ｃｍである。そして、Ｐ型基板１０２の表面及び多層配線層１０４中に、内部回路５ａ及び５ｂが相互に離隔して形成されている。例えば、内部回路５ａはノイズ源回路であり、内部回路５ｂは被害回路である。内部回路５ａにおいては、Ｐ型基板１０２の表面にｐ＋拡散領域６ａが設けられており、多層配線層１０４において、ｐ＋拡散領域６ａに接続するように、コンタクト７ａが設けられており、このコンタクト７ａに接続するように、配線部分８ａが設けられている。同様に、内部回路５ｂにおいては、Ｐ型基板１０２の表面にｐ＋拡散領域６ｂが設けられており、多層配線層１０４において、ｐ＋拡散領域６ｂに接続するように、コンタクト７ｂが設けられており、このコンタクト７ｂに接続するように、配線部分８ｂが設けられている。
【０００５】
そして、Ｐ型基板１０２の表面には、内部回路５ｂを囲むようにｐ＋拡散領域１０９が形成されており、ガードリングとなっている。ｐ＋拡散領域１０９の深さは、通常、０．０５乃至０．１μｍ程度である。そして、このｐ＋拡散領域１０９の直上域には、シャント配線１１０が形成されており、シャント配線１１０は複数のコンタクト１１１によりｐ＋拡散領域１０９に接続されている。シャント配線１１０は多層配線層１０４の最下層のメタル層である第１メタル層及び／又はその上層である第２メタル層に形成されている。そして、シャント配線１１０は、多層配線層１０４の上層に形成された接地電位配線ＧＮＤに接続されており、接地電位配線ＧＮＤを介して接地電位が印加されている。
【０００６】
図４及び図５に示す従来の半導体装置１０１においては、接地電位配線ＧＮＤ、シャント配線１１０及びコンタクト１１１を介して、ｐ＋拡散領域１０９からなるガードリングに接地電位が印加される。そして、内部回路５ａのｐ＋拡散領域６ａから発振された基板ノイズの一部が、このｐ＋拡散領域１０９に吸収されることにより、内部回路５ｂのｐ＋拡散領域６ｂに基板ノイズが伝搬することを抑制できる。
【０００７】
【特許文献１】特開平９−３２６４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。従来の半導体装置１０１において、ガードリングであるｐ＋拡散領域１０９は、シャント配線１１０を介して、接地電位が印加されている。従って、ガードリングは接地電位配線ＧＮＤまで配線により引き回されることになる。このため、図５に示すように、ガードリング（ｐ＋拡散領域１０９）に寄生抵抗Ｒ及び寄生インダクタンスＬが付加され、ガードリングにおける基板ノイズを吸収する性能が低下する。また、従来の半導体装置１０１においては、第１メタル層及び第２メタル層に被害回路である内部回路５ｂを囲むようにシャント配線１１０を設け、このシャント配線１１０を上層の接地電位配線ＧＮＤに接続しているため、多層配線層１０４における配線レイアウトが制約されてしまう。
【０００９】
例えば、前述の特許文献１に記載された半導体装置においても、ガードリング引出電極を多層配線層中まで引き出し、このガードリング上にシャント配線に相当するガードリング電極を設けて、このガードリング電極に接地電位を印加している。このため、ガードリングに寄生抵抗及び寄生インダクタンスが付加されると共に、配線レイアウトを制約してしまう。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、ガードリングに寄生抵抗及び寄生インダクタンスが付加されることを抑制でき、ガードリングが配線レイアウトを制約することを防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、少なくとも表面の抵抗率が１Ω・ｃｍ以下であり一定電位が印加される半導体基板と、この半導体基板上に形成され表面に複数の回路が形成された半導体層と、この半導体層における前記複数の回路間の領域に前記半導体基板に接するように形成された導電領域と、を有することを特徴とする。
【００１２】
本発明においては、複数の回路間に導電領域が形成されており、この導電領域が半導体基板に接している。そして、この半導体基板の少なくとも表面は、抵抗率が１Ω・ｃｍ以下であり、一定電位が印加される。このため、前記導電領域には、半導体基板を介して一定電位が印加され、ガードリングとして機能する。このとき、本発明の半導体装置には、導電領域に一定電位を印加するための配線が設けられていないため、ガードリングに寄生抵抗及び寄生インダクタンスが付加されることがない。また、前記配線が設けられていないため、半導体装置の配線レイアウトを制約することがない。なお、前記複数の回路とは、半導体装置全体の回路網における特定の機能を持った一部分をいい、前記複数の回路は相互に接続されていてもよい。また、半導体基板の表面の抵抗率は、０．１Ω・ｃｍ以下であることが好ましい。
【００１３】
また、本発明に係る半導体装置は、前記半導体層中に下端が前記半導体基板に接すると共に上端が前記半導体層の表面において露出するように形成された他の導電領域を有し、前記半導体基板は前記他の導電領域を介して前記一定電位が印加されることが好ましい。これにより、半導体基板の任意の部分から、この半導体基板に一定電位を印加することができ、配線レイアウトの自由度がより一層向上する。
【００１４】
更に、前記導電領域が１つの前記回路を囲むように形成されていることが好ましい。これにより、この回路に基板ノイズが伝搬すること、又はこの回路から基板ノイズが伝搬することを、より効果的に防止することができる。
【００１５】
本発明に係る半導体装置の製造方法は、少なくとも表面の抵抗率が１Ω・ｃｍ以下である半導体基板の表面に半導体層を形成する工程と、この半導体層の表面に複数の回路を形成すると共に、この半導体層における前記複数の回路間の領域に前記半導体基板に到達するように溝を形成し、この溝に導電材料を埋め込んで導電領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
このように、本発明によれば、半導体装置において、ガードリングとなる導電領域に一定電位を印加するためのシャント配線を設けていないため、ガードリングに寄生抵抗及び寄生インダクタンスが付加されることを抑制でき、ガードリングが基板ノイズを吸収する性能を向上させることができる。また、シャント配線が半導体装置全体の配線レイアウトを制約することがなく、半導体装置の設計自由度を高めることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明に係る半導体装置の実施形態について説明する。図１は本実施形態に係る半導体装置を示す平面図であり、図２は、図１に示すＡ−Ａ’線による断面図である。
【００１８】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、Ｐ型基板２が設けられている。Ｐ型基板２は、例えば、Ｐ型シリコンにより形成されており、抵抗率は１Ω・ｃｍ以下であり、例えば約０．１Ω・ｃｍである。また、Ｐ型基板２の不純物濃度は例えば１０１７乃至１０１８ｃｍ−３である。そして、このＰ型基板２上には、シリコンをエピタキシャル成長させたエピタキシャル層３が設けられている。エピタキシャル層３の抵抗率はＰ型基板２の抵抗率よりも高く、例えば１０Ω・ｃｍであり、エピタキシャル層３の厚さは例えば３乃至５μｍである。
【００１９】
エピタキシャル層３上には、多層配線層４が設けられている。エピタキシャル層３の表面及び多層配線層４中には、内部回路５ａ及び５ｂが相互に離隔して形成されている。内部回路５ａ及び５ｂの構成は、前述の従来の半導体装置１０１（図５参照）の内部回路５ａ及び５ｂと同様である。即ち、例えば、内部回路５ａはノイズ源回路であり、内部回路５ｂは被害回路である。内部回路５ａは例えばデジタル回路であり、例えばクロック回路である。なお、クロック回路の他に、ＶＣＯ（voltage Controlled Oscillator：電圧制御発振器）等もノイズ源回路となる。また、内部回路５ｂは例えばアナログ回路である。なお、この半導体装置１においては、内部回路５ａ及び５ｂ以外にも回路が設けられているが、図１及び図２においては図示を省略されている。
【００２０】
そして、内部回路５ａにおいては、エピタキシャル層３の表面にｐ＋拡散領域６ａが設けられており、多層配線層４において、ｐ＋拡散領域６ａに接続するようにコンタクト７ａが設けられており、このコンタクト７ａに接続するように配線部分８ａが設けられている。同様に、内部回路５ｂにおいては、エピタキシャル層３の表面にｐ＋拡散領域６ｂが設けられており、多層配線層４において、ｐ＋拡散領域６ｂに接続するようにコンタクト７ｂが設けられており、このコンタクト７ｂに接続するように配線部分８ｂが設けられている。
【００２１】
そして、エピタキシャル層３には、内部回路５ｂを囲むようにｐ＋拡散領域９が形成されており、ガードリングとなっている。ｐ＋拡散領域９の上端は多層配線層４に接しており、ｐ＋拡散領域９の下端はＰ型基板２に接している。また、エピタキシャル層３における内部回路５ａ及び５ｂから離隔した領域には、上端が多層配線層４の下面に接し、下端がＰ型基板２の表面に接するようにｐ＋拡散領域１０が形成されており、このｐ＋拡散領域１０は、多層配線層４中に設けられたコンタクト１１に接している。即ち、ｐ＋拡散領域９はＰ型基板２に接続されており、ｐ＋拡散領域１０はＰ型基板２及びコンタクト１１に接続されている。そして、コンタクト１１は接地電位配線ＧＮＤに接続されている。ｐ＋拡散領域９及び１０は、例えば、Ｐ型不純物が１０１７乃至１０１８ｃｍ−３の濃度で注入されたポリシリコンにより形成されている。
【００２２】
次に、上述のように構成された本実施形態に半導体装置の動作について説明する。図１及び図２に示すように、半導体装置１においては、接地電位配線ＧＮＤ、コンタクト１１及びｐ＋拡散領域１０を介して、Ｐ型基板２に接地電位が印加される。これにより、Ｐ型基板２に接続されたｐ＋拡散領域９（ガードリング）に接地電位が印加される。そして、内部回路５ａのｐ＋拡散領域６ａから発振された基板ノイズの一部が、このｐ＋拡散領域９に吸収されることにより、内部回路５ｂのｐ＋拡散領域６ｂに基板ノイズが伝搬することを抑制できる。
【００２３】
本実施形態に係る半導体装置１においては、Ｐ型基板２を介して、ガードリングであるｐ＋拡散領域９に接地電位が印加されている。このため、前述の従来の半導体装置１０１（図５参照）のように、シャント配線を設ける必要がない。この結果、ガードリングに寄生抵抗及び寄生インダクタンスが付加されることがなく、ガードリングが基板ノイズを吸収する性能が高い。また、多層配線層４における配線レイアウトが、シャント配線により制約されることがなく、半導体装置の設計自由度が高い。
【００２４】
また、本実施形態においては、ｐ＋拡散領域１０をエピタキシャル層３における任意の位置に形成することができ、必ずしも内部回路５ａ及び５ｂの近傍に形成する必要がない。このため、ｐ＋拡散領域１０を例えば内部回路５ａ及び５ｂから離隔した領域に形成することができる。この結果、配線レイアウトの自由度がより一層向上する。
【００２５】
更に、本実施形態においては、ガードリングであるｐ＋拡散領域９を従来のガードリング（図５に示すｐ＋拡散領域１０９）よりも深く形成している。これにより、ノイズ源回路（内部回路５ａ）から被害回路（内部回路５ｂ）に向かう方向に直交する断面におけるガードリングの面積が大きくなり、基板ノイズを吸収する能力が向上する。更に、ｐ＋拡散領域９及びＰ型基板２により、内部回路５ｂを３次元的に囲むことになるため、半導体装置のあらゆる部分から発振される基板ノイズから、内部回路５ｂを効果的に保護することができる。
【００２６】
なお、本実施形態においては、Ｐ型基板２全体について、抵抗率を０．１Ω・ｃｍとしたが、ガードリングに接地電位を印加するためには、Ｐ型基板の少なくとも表面において、抵抗率が１Ω・ｃｍ以下であればよい。但し、この抵抗率が０．１Ω・ｃｍ以下であれば、ｐ＋拡散領域９とｐ＋拡散領域１０との間の距離に依存せず、ｐ＋拡散領域９に確実に接地電位を印加することができるようになるため、Ｐ型基板２の表面の抵抗率は、０．１Ω・ｃｍ以下であることがより好ましい。
【００２７】
また、本実施形態においては、被害回路である内部回路５ｂを囲むように、ガードリングであるｐ＋拡散領域９を形成する例を示したが、本発明はこれに限定されず、ノイズ源回路である内部回路５ａを囲むようにｐ＋拡散領域９を形成してもよい。これにより、ノイズ源回路から発振された基板ノイズがｐ＋拡散領域９の外部に漏洩することを防止でき、この基板ノイズから半導体装置の全ての回路を保護することができる。また、ガードリングであるｐ＋拡散領域９は必ずしもリング状に形成されている必要はなく、ノイズ源回路と被害回路との間に配置されていればよい。例えば、ガードリングの形状は、コ字形状、Ｌ字形状又は帯状であってもよい。
【００２８】
更に、ｐ＋拡散領域１０の数は１個に限定されず、複数個形成してもよい。これにより、ガードリングの電位をより安定的に固定することができる。更にまた、ｐ＋拡散領域１０は必ずしも必要ではなく、Ｐ型基板２の裏面に接地電位を印加してもよい。但し、この場合は、Ｐ型基板２全体の抵抗率を１Ω・ｃｍ以下とする必要がある。
【００２９】
更にまた、本実施形態においては、導電領域をＰ型のポリシリコンにより形成したが、本発明はこれに限定されず、Ｎ型のポリシリコンにより形成してもよく、また、タングステン（Ｗ）等の金属材料を埋め込むことにより形成してもよい。更にまた、本実施形態においては、ガードリングに接地電位を印加する例を示したが、本発明はこれに限定されず、例えば、半導体基板をＮ型シリコンにより形成し、ガードリングをｎ＋拡散領域により形成し、このガードリングに電源電位（ＶＣＣ）を印加してもよい。
【００３０】
次に、本発明に係る半導体装置の製造方法の実施形態について説明する。本実施形態は、前述の図１及び図２に示す半導体装置１の製造方法である。図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３１】
先ず、図３（ａ）に示すように、例えば、不純物濃度が１０１７乃至１０１８ｃｍ−３であり、抵抗率が０．１Ω・ｃｍであるＰ型シリコンからなるＰ型基板２を用意する。次に、このＰ型基板２上に、厚さが３乃至５μｍになるように、シリコン層をエピタキシャル成長させ、エピタキシャル層３を形成する。エピタキシャル層３の抵抗率は例えば１０Ωｃｍとする。次に、エピタキシャル層３上にレジスト膜（図示せず）を形成し、このレジスト膜をパターニングし、後の工程においてｐ＋拡散領域９及び１０を形成する予定の領域に開口部を形成する。次に、このパターニングされたレジスト膜をマスクとしてエッチングを行い、エピタキシャル層３にＰ型基板２に到達するトレンチ１２を形成する。
【００３２】
次に、図３（ｂ）に示すように、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、シリコンをＰ型不純物と共に堆積させ、トレンチ１２内を、Ｐ型不純物を例えば１０１７乃至１０１８ｃｍ−３の濃度にドープしたポリシリコンにより埋め戻す。これにより、エピタキシャル層３に、導電領域であるｐ＋拡散領域９及び１０を形成する。ｐ＋拡散領域９は内部回路５ｂを囲むガードリングとなり、ｐ＋拡散領域１０はＰ型基板２に接地電位を印加する引出部分となる。その後、レジスト膜を除去する。
【００３３】
次に、図２に示すように、エピタキシャル層３の表面にｐ＋拡散領域６ａ及び６ｂを形成する。その後、エピタキシャル層３上に、コンタクト７ａ、７ｂ及び１１、配線部分８ａ及び８ｂを含む多層配線層４を形成し、内部回路５ａ及び５ｂを形成する。また、コンタクト１１を接地電位配線ＧＮＤに接続する。これにより、本実施形態に係る半導体装置１が製造される。
【００３４】
本実施形態においては、上述の如く、通常の半導体プロセスにより容易に半導体装置１を製造することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】従来のガードリングを備えた半導体装置を示す平面図である。
【図５】図４に示すＢ−Ｂ’線による断面図である。
【符号の説明】
【００３６】
１；半導体装置
２；Ｐ型基板
３；エピタキシャル層
４；多層配線層
５ａ、５ｂ；内部回路
６ａ、６ｂ；ｐ＋拡散領域
７ａ、７ｂ；コンタクト
８ａ、８ｂ；配線部分
９；ｐ＋拡散領域（ガードリング）
１０；ｐ＋拡散領域
１１；コンタクト
１２；トレンチ
１０１；半導体装置
１０２；Ｐ型基板
１０４；多層配線層
１０９；ｐ＋拡散領域（ガードリング）
１１０；シャント配線
１１１；コンタクト
ＧＮＤ；接地電位配線
Ｒ；寄生抵抗
Ｌ；寄生インダクタンス
【図１】
2005079557.tif 000003
【図２】
2005079557.tif 000004
【図３】
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【図４】
2005079557.tif 000006
【図５】
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