(57)【要約】【課題】  複数のメモリコントローラ機能部を備えるシステム構成において、PCI Express規格の高速シリアルバスを有効に活用し、低コストにてメモリコントローラ機能部による並行動作を最大限に発揮させる。【解決手段】  データ量が異なる多種類の画像データを扱う上で、データ転送経路によってその画像データの種類が特定されている点に着目し、複数のメモリコントローラ機能部９，１０を備えるシステム構成下に、スケーラビリティが高い特徴を有するPCI Express規格の高速シリアルバス１２ａ〜１２ｊを用いて各々のデータ転送経路を形成し、その画像データサイズに応じてそのレーン数をｘ１２，ｘ４，ｘ１の如く設定することにより、扱う画像データサイズに対して最適なレーン数による構成となり、低コストにてメモリコントローラ機能部９，１０による並行動作を最大限に発揮させることができる。【選択図】    図１８
2005210653.tif 000002
【特許請求の範囲】
【請求項１】
画像データを取り込む入力部と、画像データが出力される出力部と、を備える画像形成システムであって、
前記入力部と前記出力部をPCI Express規格のエンドポイントとして各々データ転送経路を形成するように前記PCI Express規格のスイッチ及びPCI Express規格の高速シリアルバスにより接続し、
前記各高速シリアルバスのレーン数をそのデータ転送経路が扱う画像データサイズに応じて設定した、
ことを特徴する画像形成システム。
【請求項２】
画像データに対して画像処理を施す画像処理部を備え、
前記入力部と前記出力部と前記画像処理部を前記PCI Express規格のエンドポイントとしてデータ転送経路を形成するように前記PCI Express規格のスイッチ及びPCI Express規格の高速シリアルバスにより接続し、
前記各高速シリアルバスのレーン数をそのデータ転送経路が扱う画像データサイズに応じて設定した、
ことを特徴する請求項１記載の画像形成システム。
【請求項３】
画像データを保存するストレージを備え、
前記入力部と前記出力部又は前記画像処理部と前記ストレージを前記PCI Express規格のエンドポイントとしてデータ転送経路を形成するように前記PCI Express規格のスイッチ及びPCI Express規格の高速シリアルバスにより接続し、
前記各高速シリアルバスのレーン数をそのデータ転送経路が扱う画像データサイズに応じて設定した、
ことを特徴する請求項１又は２記載の画像形成システム。
【請求項４】
各々対応するメモリ部を有して入出力で並行処理動作を行う複数のメモリコントローラ機能部を備え、
前記入力部、出力部、画像処理部及びストレージを前記PCI Express規格の複数個のエンドポイントとして前記メモリコントローラ機能部との間で各々データ転送経路を形成するように前記PCI Express規格のスイッチ及び前記PCI Express規格の高速シリアルバスにより接続し、
前記各高速シリアルバスのレーン数をそのデータ転送経路が扱う画像データサイズに応じて設定した、
ことを特徴する請求項１ないし３の何れか一記載の画像形成システム。
【請求項５】
前記入力部は、ＲＧＢ各色８ビットの画像データを扱うフルカラースキャナであり、
前記出力部は、ＹＭＣＫ各色２ビットの画像データを扱うフルカラープリンタであり、
ことを特徴とする請求項１ないし４の何れか一記載の画像形成システム。
【請求項６】
前記画像処理部は、ＲＧＢ各色８ビットの画像データとＹＭＣＫ各色２ビットの画像データを扱う
ことを特徴とする請求項５記載の画像形成システム。
【請求項７】
前記ストレージは、前記画像データの圧縮データを格納するＨＤＤである、
ことを特徴とする請求項５又は６記載の画像形成システム。
【請求項８】
前記入力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ１２であり、
前記出力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ４である、
ことを特徴とする請求項５記載の画像形成システム。
【請求項９】
前記画像処理部のＲＧＢ各色８ビットの画像データを扱う入出力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ１２であり、
前記画像処理部のＹＭＣＫ各色２ビットの画像データを扱う入出力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ４である、
ことを特徴とする請求項６記載の画像形成システム。
【請求項１０】
前記画像処理部のＲＧＢ各色８ビットの画像データを扱う入出力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ１２であり、
前記画像処理部のＹＭＣＫ各色２ビットの画像データを扱う入出力部と前記PCI Express規格のスイッチとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ４であり、
前記ストレージと前記スイッチとの間を接続する前記高速シリアルバスのレーン数がｘ１である、
ことを特徴とする請求項７記載の画像形成システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種画像データを扱い各種の処理を行うフルカラー複合機（ＭＦＰ）等の画像形成システムに関する。
【背景技術】
【０００２】
一般に、画像データその他のデータを扱うデジタル複写機、ＭＦＰ等の画像形成システム（画像形成装置）では、データ量の異なる多種類の画像データを扱うことがある。特に、フルカラーデジタル複写機、フルカラーＭＦＰ等にあっては、例えばカラースキャナではＲＧＢ各色８ビットの画像データを扱う一方、カラープリンタではＹＭＣＫ各色２ビットの画像データを扱うようにしている。この場合、各々の画像データに適した形で一時的に保存するため、入力系と出力系とで別個のメモリを割り当てるとともに各々のメモリに個別のメモリコントローラを割り当てることで、画像データの取り扱いを容易にしたものがある。
【０００３】
また、この種の画像形成システム（画像形成装置）では、デバイス間のインタフェースに、IEEE1394やUSBなどの高速シリアルインタフェースの使用が検討されている。例えば、特許文献１によれば、内部インタフェースとして、IEEE1394やUSBなどの高速シリアルインタフェースを使用することが提案されている。
【０００４】
また、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【０００５】
【特許文献１】特開２００１−１６３８２公報
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、IEEE1394やUSBなどの高速シリアルインタフェースを用いる特許文献１の場合、スケーラブルなバス幅を確保するのが困難であり、例えば、上述したような複数のメモリコントローラを備える構成において並行動作させようとする場合の高速シリアルインタフェースとして最大規格での構成が必要となり、コスト高となってしまう。
【０００７】
本発明の目的は、例えばメモリコントローラ機能部を備えるシステム構成において、スケーラビリティが高い等の特徴を有するPCI Express規格の高速シリアルバスを有効に活用することにより、データ量が異なる多種類の画像データを扱う上で、低コストにてメモリコントローラ機能部による並行動作を最大限に発揮させることである。
【課題を解決するための手段】
【０００８】
請求項１ないし４記載の発明は、各々対応するメモリ部を有して入出力で並行処理動作を行う複数のメモリコントローラ機能部、画像データを取り込む入力部、画像データが出力される出力部、さらには必要に応じて画像データに対して画像処理を施す画像処理部やデータを保存するストレージを備える画像形成システムであって、前記入力部、出力部、画像処理部及びストレージをPCI Express規格の複数個のエンドポイントとして前記メモリコントローラ機能部との間で各々データ転送経路を形成するようにPCI Express規格のスイッチ及びPCI Express規格の高速シリアルバスにより接続し、前記各高速シリアルバスのレーン数をそのデータ転送経路が扱う画像データサイズに応じて設定した。
【０００９】
請求項５ないし７記載の発明は、請求項１ないし４記載の画像形成システムにおいて、前記入力部は、ＲＧＢ各色８ビットの画像データを扱うフルカラースキャナであり、前記出力部は、ＹＭＣＫ各色２ビットの画像データを扱うフルカラープリンタであり、前記ストレージは圧縮データを格納するＨＤＤである。
【００１０】
請求項８ないし１０記載の発明は、請求項５ないし７記載の画像形成システムにおいて、前記入力部と前記画像処理部と一つの前記メモリコントローラとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ１２であり、前記画像処理部と前記出力部と他の一つの前記メモリコントローラとの間でデータ転送経路を形成する前記高速シリアルバスのレーン数がｘ４であり、前記ストレージと前記スイッチとの間を接続する前記高速シリアルバスのレーン数がｘ１である。
【発明の効果】
【００１１】
本発明によれば、データ量が異なる多種類の画像データを扱う上で、データ転送経路によってその画像データの種類が特定されている点に着目し、複数のメモリコントローラ機能部を備えるシステム構成下に、スケーラビリティが高い特徴を有するPCI Express規格の高速シリアルバスを用いて各々のデータ転送経路を形成し、その画像データサイズに応じてそのレーン数を設定することにより、扱う画像データサイズに対して最適なレーン数による構成となり、低コストにてメモリコントローラ機能部による並行動作を最大限に発揮させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明を実施するための最良の形態について図面を参照して説明する。
【００１３】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００１４】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００１５】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCI-Xデバイス１０４ｃ，１０４ｄが接続されたPCI-Xブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCI-Xブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００１６】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００１７】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、ディスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりメモリ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６、アドインカード１３７が接続されている。
【００１８】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００１９】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００２０】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００２１】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００２２】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００２３】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１７
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００２４】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００２５】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００２６】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００２７】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００２８】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００２９】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００３０】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００３１】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００３２】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（NEWCARD）、Mini PCI Expressなどがある。
【００３３】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００３４】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００３５】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００３６】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００３７】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００３８】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００３９】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００４０】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００４１】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００４２】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００４３】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。
【００４４】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００４５】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００４６】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００４７】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００４８】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００４９】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００５０】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００５１】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００５２】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００５３】
【表１】
2005210653.tif 000003
【００５４】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００５５】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００５６】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００５７】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００５８】
［画像形成システム］
本実施の形態のフルカラーデジタル複写機やフルカラーＭＦＰ等の画像形成システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
【００５９】
まず、本実施の形態の基本的かつ原理的構成例を図１５ないし図１７を参照して説明する。図１５は、本実施の形態の画像形成システムの基本的かつ原理的構成例の一例を示す概略ブロック図である。本実施の形態の画像形成システム１は、その最低限の構成要素として、制御部２と入力部３と出力部４とメモリ７とを備える構成とされている。
【００６０】
ここに、制御部２は、インストールされている制御プログラム（ソフトウェア）に従い当該システム全体の制御を受け持つＣＰＵ等を含み、経路制御や経路判断等の処理を行うデバイス部分を意味する。入力部３とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、この場合、例えば、原稿画像を光電的に読み取って画像データを取得するフルカラースキャナとされている。出力部４とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、本実施の形態の場合、例えば、電子写真方式のフルカラーレーザプリンタとされている。
【００６１】
このような構成要素に関して、本実施の形態では、入力部３及び出力部４を上述したようなPCI Express規格のエンドポイントとして各々データ転送経路を形成するようにPCI Express規格のスイッチとしての接続部１１及びPCI Express規格の高速シリアルバス１２ａ，１２ｂにより接続されている。そして、これらの各高速シリアルバス１２ａ，１２ｂのレーン数はそのデータ転送経路が扱う画像データサイズに応じて設定されている。図示例であれば、高速シリアルバス１２ａのレーン数が×１２とされ、高速シリアルバス１２ｂのレーン数が×４とされている（詳細は図１８等の説明参照）。
【００６２】
図１６は、図１５に示した構成に、画像データに対して画像処理を施す処理部（画像処理部）５が付加された画像形成システムへの適用例を示す。処理部５とは、画像データに対して拡大・縮小、回転等の画像処理や圧縮伸長処理を施すデバイスやユニット部分を示し、例えば、変倍器、回転器、圧縮／伸長器等を含む構成とされている。
【００６３】
このような構成要素に関して、本実施の形態では、入力部３、出力部４、画像処理部５を上述したようなPCI Express規格のエンドポイントとして各々データ転送経路を形成するようにPCI Express規格のスイッチとしての接続部１１及びPCI Express規格の高速シリアルバス１２ａ〜１２ｄにより接続されている。そして、これらの各高速シリアルバス１２ａ〜１２ｄのレーン数はそのデータ転送経路が扱う画像データサイズに応じて設定されている。図示例であれば、高速シリアルバス１２ａのレーン数が×１２とされ、高速シリアルバス１２ｂのレーン数が×４とされ、高速シリアルバス１２ｃのレーン数が×１２とされ、高速シリアルバス１２ｄのレーン数が×４とされている（詳細は図１８等の説明参照）。
【００６４】
図１７は、図１６に示した構成に、画像データを保存するストレージとしてのＨＤＤによる保存部６が付加された画像形成システムへの適用例を示す。
【００６５】
このような構成要素に関して、本実施の形態では、入力部３、出力部４、画像処理部５及び保存部６を上述したようなPCI Express規格のエンドポイントとして各々データ転送経路を形成するようにPCI Express規格のスイッチとしての接続部１１及びPCI Express規格の高速シリアルバス１２ａ〜１２ｅにより接続されている。そして、これらの各高速シリアルバス１２ａ〜１２ｅのレーン数はそのデータ転送経路が扱う画像データサイズに応じて設定されている。図示例であれば、上述の高速シリアルバス１２ａ〜１２ｄのレーン数に加えて、高速シリアルバス１２ｅについてはレーン数が×１とされている（詳細は図１８等の説明参照）。
【００６６】
このような基本的かつ原理的構成例の例示に基づく本実施の形態のより具体的な構成例を図１８に示す。図１８は、本実施の形態の画像形成システムの構成例を示す概略ブロック図である。本実施の形態の画像形成システム１は、例えばフルカラーＭＦＰ等の機器に適用されるもので、その構成要素として、制御部２と入力部３と出力部４と画像処理部５とストレージとしてのＨＤＤによる保存部６とを備える他、メモリ部としてのメモリ７，８を各々個別に制御する複数、ここでは、２個のメモリコントローラ部としてのメモリコントローラ９，１０を備える構成とされている。
【００６７】
ここに、制御部２は、インストールされている制御プログラム（ソフトウェア）に従い当該システム全体の制御を受け持つＣＰＵ等を含み、経路制御や経路判断等の処理を行うデバイス部分を意味する。入力部３とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、本実施の形態の場合、例えば、原稿画像を光電的に読み取って画像データを取得するフルカラースキャナとされている。出力部４とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、本実施の形態の場合、例えば、電子写真方式のフルカラーレーザプリンタとされている。処理部５とは、画像データに対して拡大・縮小、回転等の画像処理や圧縮伸長処理を施すデバイスやユニット部分を示し、例えば、変倍器、回転器、圧縮／伸長器等を含む構成とされている。
【００６８】
このようなフルカラー画像形成システム（ＭＦＰ）の構成要素に関して、本実施の形態では、入力部３、出力部４、画像処理部５及び保存部６を上述したようなPCI Express規格の複数個のエンドポイントとしてメモリコントローラ（メモリコントローラ機能部）９，１０との間で各々データ転送経路を形成するようにPCI Express規格のスイッチとしての接続部１１及びPCI Express規格の高速シリアルバス１２ａ〜１２ｊにより接続されている。そして、これらの各高速シリアルバス１２ａ〜１２ｊのレーン数はそのデータ転送経路が扱う画像データサイズに応じて設定されている。
【００６９】
具体的には、フルカラースキャナによる入力部３からメモリコントローラ９のメモリ７へはＲＧＢ各色８ビットのデータ＝２４ビットのデータを扱うため、入力部３・処理部５とメモリコントローラ９との間に送受信のデータ転送経路を形成するための入力部３・接続部１１間を接続する高速シリアルバス１２ａ，接続部１１・メモリコントローラ９間を接続する高速シリアルバス１２ｇ，１２ｈ、及び、接続部１１・画像処理部５間を接続する高速シリアルバス１２ｃは、その画像データサイズに対応させてレーン数（バス幅）がｘ１２に設定されている。また、メモリコントローラ１０のメモリ８からフルカラープリンタによる出力部４へはＹＭＣＫ各色２ビットのデータ＝８ビットのデータを扱うため、処理部５・出力部４とメモリコントローラ１０との間に送受信のデータ転送経路を形成するための画像処理部５・接続部１１間を接続する高速シリアルバス１２ｃ、接続部１１・メモリコントローラ１０間を接続する高速シリアルバス１２ｉ，１２ｊ、及び、接続部１１・出力部４間を接続する高速シリアルバス１２ｄは、その画像データサイズに対応させてレーン数（バス幅）がｘ４に設定されている。さらに、保存部６は画像処理部５により圧縮された画像データを保存するため、接続部１１・保存部６間を接続する高速シリアルバス１２ｅは、その画像データサイズに対応させてレーン数（バス幅）がｘ１に設定されている。
【００７０】
このような構成において、例えば、フルカラーコピー動作時の動作を考えた場合、入力部３により原稿画像から取り込まれるＲＧＢ各色８ビットのデータはｘ１２の高速シリアルバス１２ａ、接続部１１、高速シリアルバス１２ｇのデータ転送経路（制御部２による接続部１１の制御により設定される）を経てメモリコントローラ９によりメモリ７に転送され一旦保存されるとともに、このメモリ７に保存されたＲＧＢ各色８ビットのデータはｘ１２の高速シリアルバス１２ｈ、接続部１１、高速シリアルバス１２ｂのデータ転送経路を経て画像処理部５に転送され、必要な画像処理、ここでは、ＲＧＢ→ＹＭＣＫ変換処理等に供される。さらに、この画像処理部５で変換処理されたＹＭＣＫ各色２ビットの画像データはｘ４の高速シリアルバス１２ｃ、接続部１１、高速シリアルバス１２ｉのデータ転送経路（制御部２による接続部１１の制御により設定される）を経てメモリコントローラ１０によりメモリ８に転送され一旦保存されるとともに、このメモリ８に保存されたＹＭＣＫ各色２ビットのデータはｘ４の高速シリアルバス１２ｊ、接続部１１、高速シリアルバス１２ｄのデータ転送経路を経て出力部４に転送され、フルカラー印刷に供される。また、画像処理部５では圧縮処理により圧縮データも並行して生成しており、圧縮データは接続部１１、ｘ１の高速シリアルバス１２ｅのデータ転送経路を経て保存部６に転送されバックアップ用等のために保存される。
【００７１】
これらの処理が、メモリコントローラ９，１０により入出力並行処理として同時かつ高速に実行される。
【００７２】
このように、本実施の形態によれば、ｘ１，ｘ２，ｘ４，ｘ８，ｘ１２，ｘ１６，ｘ１６，ｘ３２レーンのようにスケーラブルなバス幅設定ができるPCI Express規格のスイッチ（接続部）１１及びPCI Express規格の高速シリアルバス１２ａ〜１２ｊを利用して２つのメモリコントローラ９，１０に対するデータ転送経路を形成することにより、データ転送レート（画像データサイズ）に応じて最適なバス幅を選択設定することができ、コスト的に有利な構成下に、２つのメモリコントローラ９，１０による入出力の並行処理を最大限に発揮させることができる。
【００７３】
特に、データ量が異なる多種類の画像データを扱う上で、データ転送経路によってその画像データの種類が特定されている点に着目し、複数のメモリコントローラ９，１０を備えるシステム構成下に、スケーラビリティが高い特徴を有するPCI Express規格の高速シリアルバス１２を用いて各々のデータ転送経路を形成し、その画像データサイズに応じてそのレーン数を設定することにより、扱う画像データサイズに対して最適なレーン数による構成となり、低コストにてメモリコントローラ９，１０による並行動作を最大限に発揮させることができる。
【００７４】
なお、メモリコントローラやメモリは、例えば図１８に示すように、各々別個のデバイス等として構成されていることは必須ではなく、要は、それらの機能が複数あればよく、同一デバイス内の割り振りにより区分けしたものであってもよい。例えば、機種によって異なる構成例を示す図１９や図２０の画像形成システムは、符号２１で示すＡＳＩＣ−１が例えば２つのメモリコントローラ機能部及び接続部の機能を有するデバイスとして構成されている例を示している。また、これらの図に示す例では、画像処理部５が、通常の画像処理部５ａと圧縮部５ｂと伸長部５ｃとに分離されて構成されている。さらに、図２０では符号２１で示すＡＳＩＣ−１よりも上流側にPCI Expressシステムの木構造におけるルートコンプレックスに相当するメモリコントロールハブ２２が設けられている例を示している。また、ＣＰＵ２３は制御部２に相当する。
【図面の簡単な説明】
【００７５】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】本実施の形態の画像形成システムの基本的かつ原理的構成例の一例を略図的に示すブロック図である。
【図１６】本実施の形態の画像形成システムの基本的かつ原理的構成例の他例を略図的に示すブロック図である。
【図１７】本実施の形態の画像形成システムの基本的かつ原理的構成例のさらに他例を略図的に示すブロック図である。
【図１８】本実施の形態の画像形成システムの構成例を略図的に示すブロック図である。
【図１９】その変形構成例を略図的に示すブロック図である。
【図２０】その変形構成例を略図的に示すブロック図である。
【符号の説明】
【００７６】
１      画像形成システム
３      入力部、フルカラースキャナ
４      出力部、フルカラープリンタ
５      画像処理部
６      ストレージ
７，８        メモリ部
９，１０      メモリコントローラ機能部
１１      スイッチ
１２      PCI Express規格の高速シリアルバス
【図１】
2005210653.tif 000004
【図２】
2005210653.tif 000005
【図３】
2005210653.tif 000006
【図４】
2005210653.tif 000007
【図５】
2005210653.tif 000008
【図６】
2005210653.tif 000009
【図７】
2005210653.tif 000010
【図８】
2005210653.tif 000011
【図９】
2005210653.tif 000012
【図１０】
2005210653.tif 000013
【図１１】
2005210653.tif 000014
【図１２】
2005210653.tif 000015
【図１３】
2005210653.tif 000016
【図１４】
2005210653.tif 000017
【図１５】
2005210653.tif 000018
【図１６】
2005210653.tif 000019
【図１７】
2005210653.tif 000020
【図１８】
2005210653.tif 000021
【図１９】
2005210653.tif 000022
【図２０】
2005210653.tif 000023