(57)【要約】【課題】高圧側スイッチング素子のターンオフ時に発生する負のサージ電圧を抑制し得るインバータ回路を得る。【解決手段】インバータ回路は、電源電位ＶｃｃとＧＮＤ電位との間で直列に接続されたＩＧＢＴ３，４と、ＩＧＢＴ３，４の駆動をそれぞれ制御するためのＨＶＩＣ１及びＬＶＩＣ２とを備えている。また、インバータ回路は、コンデンサ５、ダイオード６、及び抵抗７を備えている。コンデンサ５は、ＶＳ端子とＧＮＤ電位との間に接続されている。ダイオード６は、ＶＳ端子とＧＮＤ電位との間において、ＧＮＤ電位からＶＳ端子に向かって順方向電流が流れる極性で、コンデンサ５に直列に接続されている。抵抗７は、コンデンサ５に並列に接続されている。【選択図】図１
2005160268.tif 000002
【特許請求の範囲】
【請求項１】
電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、
前記高圧側スイッチング素子の電流流出端子に接続され、高電位側内部回路の基準電位を与える端子（以下「ＶＳ端子」）を有する、高圧側駆動回路と、
前記ＶＳ端子と前記ＧＮＤ電位との間に接続されたコンデンサと、
前記ＶＳ端子と前記ＧＮＤ電位との間において、前記ＧＮＤ電位から前記ＶＳ端子に向かって順方向電流が流れる極性で前記コンデンサに直列に接続されたダイオードと、
前記ダイオード及び前記コンデンサの少なくともいずれかに並列に接続された抵抗と
を備える、インバータ回路。
【請求項２】
電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、
前記ＧＮＤ電位に接続され、低電位側内部回路の基準電位を与える端子（以下「ＣＯＭ端子」）を有する、高圧側駆動回路と、
前記ＣＯＭ端子から前記ＧＮＤ電位に向かって順方向電流が流れる極性で、前記ＣＯＭ端子と前記ＧＮＤ電位との間に接続されたダイオードと
を備える、インバータ回路。
【請求項３】
前記ダイオードは高速ダイオードである、請求項２に記載のインバータ回路。
【請求項４】
前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記ＣＯＭ端子は、互いに共通に接続されており、
前記ダイオードは、複数相の前記高圧側駆動回路に共通して、１個のみ設けられている、請求項２又は３に記載のインバータ回路。
【請求項５】
前記高圧側駆動回路は、低電位側内部回路の駆動電源が供給される端子（以下「Ｖｃｃ端子」）をさらに有し、
前記ＣＯＭ端子に接続されたアノードと、前記Ｖｃｃ端子に接続されたカソードとを有するツェナーダイオードをさらに備える、請求項２又は３に記載のインバータ回路。
【請求項６】
前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記ＣＯＭ端子は、互いに共通に接続されており、
前記ダイオード及び前記ツェナーダイオードは、複数相の前記高圧側駆動回路に共通して、それぞれ１個のみ設けられている、請求項５に記載のインバータ回路。
【請求項７】
前記ダイオードはツェナーダイオードである、請求項２に記載のインバータ回路。
【請求項８】
前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記ＣＯＭ端子は、互いに共通に接続されており、
前記ツェナーダイオードは、複数相の前記高圧側駆動回路に共通して、１個のみ設けられている、請求項７に記載のインバータ回路。
【請求項９】
電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、
ブートストラップ電源コンデンサを介して前記高圧側スイッチング素子の電流流出端子に接続された端子（以下「ＶＤＢ端子」）を有する、高圧側駆動回路と、
前記電流流出端子と前記ＶＤＢ端子との間において、前記電流流出端子から前記ＶＤＢ端子に向かって順方向電流が流れる極性で前記コンデンサに直列に接続されたダイオードと
を備える、インバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路に関するものである。
【背景技術】
【０００２】
一般的に、インバータ回路は、電源電位とＧＮＤ電位との間で直列に接続された高圧側スイッチング素子及び低圧側スイッチング素子と、高圧側スイッチング素子及び低圧側スイッチング素子の駆動をそれぞれ制御するための高圧側駆動回路及び低圧側駆動回路とを備えている。なお、従来のインバータ回路に関する技術が、下記の特許文献１〜４に開示されている。
【０００３】
【特許文献１】特開２００３−１７８８９５号公報
【特許文献２】特開平９−２１９９７７号公報
【特許文献３】特開平１０−４２５７５号公報
【特許文献４】国際公開第０１／５９９１８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のインバータ回路には以下のような問題がある。
【０００５】
インバータ回路では、高圧側スイッチング素子のターンオフ時に、低圧側スイッチング素子に逆並列接続されたＦＷＤ（下アームＦＷＤ）の還流モードとなる。この時、高圧側スイッチング素子のターンオフのｄｉ／ｄｔと、下アームＦＷＤの還流ループインダクタンスとの積として得られる負のサージ電圧が、インバータ回路の出力端子に発生する。このサージ電圧が所定の値以上になると、高圧側駆動回路の破壊や誤動作の原因となり得る。スイッチング電流が大きいほどサージ電圧も大きくなり易いため、インバータ回路の大電流化が困難である。
【０００６】
本発明はかかる問題を解決するために成されたものであり、高圧側スイッチング素子のターンオフ時に発生する負のサージ電圧を抑制し得るインバータ回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明によれば、インバータ回路は、電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、前記高圧側スイッチング素子の電流流出端子に接続され、高電位側内部回路の基準電位を与えるＶＳ端子を有する、高圧側駆動回路と、前記ＶＳ端子と前記ＧＮＤ電位との間に接続されたコンデンサと、前記ＶＳ端子と前記ＧＮＤ電位との間において、前記ＧＮＤ電位から前記ＶＳ端子に向かって順方向電流が流れる極性で前記コンデンサに直列に接続されたダイオードと、前記ダイオード及び前記コンデンサの少なくともいずれかに並列に接続された抵抗とを備える。
【０００８】
第２の発明によれば、インバータ回路は、電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、前記ＧＮＤ電位に接続され、低電位側内部回路の基準電位を与えるＣＯＭ端子を有する、高圧側駆動回路と、前記ＣＯＭ端子から前記ＧＮＤ電位に向かって順方向電流が流れる極性で、前記ＣＯＭ端子と前記ＧＮＤ電位との間に接続されたダイオードとを備える。
【０００９】
第３の発明によれば、インバータ回路は、電源電位とＧＮＤ電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、ブートストラップ電源コンデンサを介して前記高圧側スイッチング素子の電流流出端子に接続されたＶＤＢ端子を有する、高圧側駆動回路と、前記電流流出端子と前記ＶＤＢ端子との間において、前記電流流出端子から前記ＶＤＢ端子に向かって順方向電流が流れる極性で前記コンデンサに直列に接続されたダイオードとを備える。
【発明の効果】
【００１０】
第１〜第３の発明によれば、高圧側スイッチング素子のターンオフ時に発生する負のサージ電圧を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係るインバータ回路の構成を示す回路図である。図１では、複数相（通常は３相）のインバータ回路のうちの１相分の回路構成のみを示している。また、図１では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。インバータ回路は、電源電位ＶｃｃとＧＮＤ電位との間で直列に接続されたＩＧＢＴ３（高圧側スイッチング素子）及びＩＧＢＴ４（低圧側スイッチング素子）と、ＩＧＢＴ３，４の駆動をそれぞれ制御するためのＨＶＩＣ１（高圧側駆動回路）及びＬＶＩＣ２（低圧側駆動回路）とを備えている。
【００１２】
図２は、ＨＶＩＣ１の内部構成を簡略的に示す回路図である。図２に示すように、ＨＶＩＣ１は、入力回路、ワンショット回路、レベルシフト回路、制御電源低下保護回路、及び駆動回路を有している。図２に示したＨＶＩＣ１の内部構成は、後述する実施の形態２〜７に関しても同様である。
【００１３】
図１，２を参照して、ＨＶＩＣ１は、Ｖｃｃ端子、ＰＩＮ端子、ＣＯＭ端子、ＶＤＢ端子、ＨＯ端子、及びＶＳ端子を備えている。Ｖｃｃ端子には、外部接続された１５Ｖ程度の制御電源ＶＤから、ＨＶＩＣ１の低電位側内部回路（図２に示した入力回路及びワンショット回路）の駆動電力が供給される。ＰＩＮ端子には、外部接続されたマイコンから、入力信号が印加される。ＣＯＭ端子は、低電位側内部回路の基準電位を与える端子であり、ＧＮＤ電位に接続されている。ＶＤＢ端子は、ブートストラップ電源コンデンサ１００を介して、ＩＧＢＴ３のエミッタ（電流流出端子）に接続されている。ＨＯ端子は、ＩＧＢＴ３のゲートに接続されている。ＶＳ端子は、高電位側内部回路（図２に示した制御電源低下保護回路及び駆動回路）の基準電位を与える端子であり、ＩＧＢＴ３のエミッタに接続されている。
【００１４】
図１を参照して、インバータ回路は、ブートストラップ電源コンデンサ１００を備えている。ブートストラップ電源コンデンサ１００は、ＩＧＢＴ４がオン状態の時に制御電源ＶＤによって充電され、ＩＧＢＴ３がオン状態の時に、高電位側内部回路の駆動電力をＶＤＢ端子を介してＨＶＩＣ１に供給する。
【００１５】
また、インバータ回路は、コンデンサ５、ダイオード６、及び抵抗７を備えている。コンデンサ５は、ＶＳ端子とＧＮＤ電位との間に接続されている。ダイオード６は、ＶＳ端子とＧＮＤ電位との間において、ＧＮＤ電位からＶＳ端子に向かって順方向電流が流れる極性で、コンデンサ５に直列に接続されている。抵抗７は、コンデンサ５に並列に接続されている。
【００１６】
ＨＶＩＣ１のＰＩＮ端子にオン信号（Ｈｉｇｈレベルの信号）が印加されると、ＩＧＢＴ３がオンして、図１に示した電流Ｉ１が流れる。その後、ＰＩＮ端子にオフ信号（Ｌｏｗレベルの信号）が印加されるとＩＧＢＴ３はターンオフし、その際、図１に示した電流Ｉ２が流れる。電流Ｉ２が流れる瞬間、ＩＧＢＴ３のターンオフのｄｉ／ｄｔと、図１で太線で示した部分の配線のインダクタンスとの積として得られる負のサージ電圧が発生する。
【００１７】
背景技術の説明で述べたように、過大なサージ電圧はＨＶＩＣ１の破壊や誤動作の原因となり得る。しかしながら、本実施の形態１に係るインバータ回路によると、ＶＳ端子とＧＮＤ電位との間に直列に接続されたコンデンサ５及びダイオード６によってサージ電圧を抑制することができ、しかも、直流的な電流は流れないため、安価なコンデンサ５及びダイオード６を用いて構成することができる。また、サージ電圧に起因してコンデンサ５に充電された電荷を抵抗７によって放電することができるため、コンデンサ５のサージ吸収効果が低下することを回避することができる。
【００１８】
図３は、図１に対応させて、本実施の形態１の変形例に係るインバータ回路の構成を示す回路図である。図１では、抵抗７をコンデンサ５に並列に接続したが、図３に示すように、抵抗８をダイオード６に並列に接続してもよい。あるいは、抵抗７，８を双方とも配設してもよい。図３に示したインバータ回路によっても、図１に示したインバータ回路と同様の効果を得ることができる。
【００１９】
実施の形態２．
図４は、本発明の実施の形態２に係るインバータ回路の構成を示す回路図である。図４では、複数相のインバータ回路のうちの１相分の回路構成のみを示している。また、図４では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。本実施の形態２に係るインバータ回路では、ＩＧＢＴ３のターンオフに起因するサージ電圧を抑制するための素子として、図１に示したコンデンサ５、ダイオード６、及び抵抗７の代わりに、ダイオード１０が配設されている。ダイオード１０は、ＨＶＩＣ１、ＬＶＩＣ２、及びＩＧＢＴ３，４とともに、ＤＩＰ−ＩＰＭ（Dual-In-Line Package Intelligent Power Module）９としてモジュール化されている。ダイオード１０は、ＨＶＩＣ１のＣＯＭ端子に接続されたアノードと、ＤＩＰ−ＩＰＭ９の端子５０に接続されたカソードとを有しており、ＨＶＩＣ１のＣＯＭ端子からＧＮＤ電位に向かって順方向電流が流れる極性で、ＨＶＩＣ１のＣＯＭ端子とＧＮＤ電位との間に接続されている。
【００２０】
図５は、ＨＶＩＣ１のＣＯＭ端子にダイオード１０が接続された状態で、図２に示したレベルシフト回路の内部構成を示す回路図である。
【００２１】
図５を参照して、ＩＧＢＴ３のターンオフに起因して負のサージ電圧がＶＤＢ端子に印加されても、ＣＯＭ端子−ＶＤＢ端子間の電圧は、ダイオード１０によってクランプ（逆阻止）される。従って、ＣＯＭ端子−ＶＤＢ端子間に過大なサージ電圧が印加されることはなく、また、電流も流れないため、ＨＶＩＣ１の破壊や誤動作は防止される。
【００２２】
実施の形態３．
図６は、図４に対応させて、本発明の実施の形態３に係るインバータ回路の構成を示す回路図である。本実施の形態３に係るインバータ回路では、図４に示した通常のダイオード１０に代えて、ダイオード１０と同じ極性で高速ダイオード１１が配設されている。
【００２３】
図４に示したインバータ回路では、ダイオード１０には制御電源ＶＤからＨＶＩＣ１の回路電流が常時通電されているため、上記の負のサージ電圧がＶＤＢ端子に印加された場合（つまりダイオードＤ１に逆バイアス印加された場合）、ダイオードＤ１のリカバリー期間では、ＣＯＭ端子−ＶＤＢ端子間にサージ電圧が印加されて、ＨＶＩＣ１の誤動作が生じる可能性がある。
【００２４】
これに対し、本実施の形態３に係るインバータ回路では、図４に示した通常のダイオード１０に代えて、高速ダイオード１１が配設されている。高速ダイオード１１は通常のダイオード１０に比べてリカバリー期間が短いため、ＨＶＩＣ１のＣＯＭ端子−ＶＤＢ端子間にサージ電圧が印加される期間も短くなり、誤動作耐量をさらに高めることができる。
【００２５】
実施の形態４．
図４又は図６に示したインバータ回路において、制御電源ＶＤの電圧をＶＤ０、ダイオード１０又は高速ダイオード１１の両端に印加されるサージ電圧をＶＲ０とすると、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間には電圧ＶＤ０＋ＶＲ０が印加される。従って、サージ電圧ＶＲ０が過大で、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間に定格電圧Ｖｍを超える電圧が印加された場合、ＨＶＩＣ１が破壊する可能性がある。
【００２６】
図７は、図４又は図６に対応させて、本発明の実施の形態４に係るインバータ回路の構成を示す回路図である。図４に示した通常のダイオード１０又は図６に示した高速ダイオード１１に代えて、ツェナー電圧Ｖｚ１を有するツェナーダイオード１２が、ダイオード１０又は高速ダイオード１１と同じ極性で配設されている。ツェナーダイオード１２は、電圧ＶＤ０＋Ｖｚ１の値が定格電圧Ｖｍ以下になるようなツェナー電圧Ｖｚ１を有している。
【００２７】
本実施の形態４に係るインバータ回路によれば、過大なサージ電圧が印加された場合であっても、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間の電圧は定格電圧Ｖｍ以下の電圧ＶＤ０＋Ｖｚ１にクランプされるため、ＨＶＩＣ１が破壊することを防止できる。
【００２８】
実施の形態５．
上記実施の形態４で述べたように、図４又は図６に示したインバータ回路では、サージ電圧ＶＲ０が過大で、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間に定格電圧Ｖｍを超える電圧が印加された場合、ＨＶＩＣ１が破壊する可能性がある。
【００２９】
図８は、図４又は図６に対応させて、本発明の実施の形態５に係るインバータ回路の構成を示す回路図である。図４に示した通常のダイオード１０又は図６に示した高速ダイオード１１に追加して、ツェナー電圧Ｖｚ２を有するツェナーダイオード１３が配設されている。ツェナーダイオード１３は、ＨＶＩＣ１のＣＯＭ端子に接続されたアノードと、ＨＶＩＣ１のＶｃｃ端子に接続されたカソードとを有している。また、ツェナーダイオード１３は、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間の定格電圧Ｖｍ以下のツェナー電圧Ｖｚ２を有している。
【００３０】
本実施の形態５に係るインバータ回路によれば、過大なサージ電圧が印加された場合であっても、ＨＶＩＣ１のＶｃｃ端子−ＣＯＭ端子間の電圧は定格電圧Ｖｍ以下のツェナー電圧Ｖｚ２にクランプされるため、ＨＶＩＣ１が破壊することを防止できる。
【００３１】
実施の形態６．
図９は、図４に対応させて、本発明の実施の形態６に係るインバータ回路の第１の構成を示す回路図である。図４にはダイオード１０が１個のみ示されているが、実際にはインバータ回路は複数相（通常は３相）から成る回路構成を有しており、ＨＶＩＣ１及び制御電源ＶＤも各相ごとに個別に配設されている。従って、図４に示したダイオード１０も、各相のＨＶＩＣ１に対応して個別に配設されている。
【００３２】
これに対して、図９に示したインバータ回路では、各相のＨＶＩＣ１が有するＣＯＭ端子が、ＤＩＰ−ＩＰＭ１５内で互いに共通に接続されている。これにより、制御電源ＶＤは複数相のＨＶＩＣ１に共通して１個のみ必要となり、従って、ダイオード１６も複数相のＨＶＩＣ１に共通して１個のみ配設すれば足りる。ダイオード１６は、ＤＩＰ−ＩＰＭ１５の外部に配設されており、ＤＩＰ−ＩＰＭ１５の端子５１に接続されたアノードと、制御電源ＶＤのＧＮＤ電位に接続されたカソードとを有している。端子５１は、ＨＶＩＣ１のＣＯＭ端子に接続されている。
【００３３】
図１０は、図６に対応させて、本発明の実施の形態６に係るインバータ回路の第２の構成を示す回路図である。各相のＨＶＩＣ１に対応して個別に配設された高速ダイオード１１（図６）の代わりに、複数相のＨＶＩＣ１に共通する高速ダイオード１７が１個のみ配設されている。
【００３４】
図１１は、図７に対応させて、本発明の実施の形態６に係るインバータ回路の第３の構成を示す回路図である。各相のＨＶＩＣ１に対応して個別に配設されたツェナーダイオード１２（図７）の代わりに、複数相のＨＶＩＣ１に共通するツェナーダイオード１８が１個のみ配設されている。
【００３５】
図１２は、図８に対応させて、本発明の実施の形態６に係るインバータ回路の第４の構成を示す回路図である。図９又は図１０で説明した上記の変更に加えて、各相のＨＶＩＣ１に対応して個別に配設されたツェナーダイオード１３（図８）の代わりに、複数相のＨＶＩＣ１に共通するツェナーダイオード１９が１個のみ配設されている。ツェナーダイオード１９は、ＤＩＰ−ＩＰＭ１５の端子５１に接続されたアノードと、端子５２に接続されたカソードとを有している。端子５２は、ＨＶＩＣ１のＶｃｃ端子に接続されている。
【００３６】
このように本実施の形態６に係るインバータ回路によれば、複数相のＨＶＩＣ１に共通してダイオード１６、高速ダイオード１７、ツェナーダイオード１８，１９を設けることにより、これらのダイオードが各相ごとに個別に設けられている場合と比較すると、回路構成の簡略化を図ることができる。
【００３７】
実施の形態７．
図１３は、本発明の実施の形態７に係るインバータ回路の構成を示す回路図である。図１３では、複数相のインバータ回路のうちの１相分の回路構成のみを示している。また、図１３では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。本実施の形態１３に係るインバータ回路では、ＩＧＢＴ３のターンオフに起因するサージ電圧を抑制するための素子として、図１に示したコンデンサ５、ダイオード６、及び抵抗７の代わりに、ダイオード２１が配設されている。ダイオード２１は、ＤＩＰ−ＩＰＭ２０の外部に配設されており、ブートストラップ電源コンデンサ１００に接続されたアノードと、ＤＩＰ−ＩＰＭ２０の端子５３に接続されたカソードとを有している。端子５３は、ＨＶＩＣ１のＶＤＢ端子に接続されている。これにより、ダイオード２１は、ＩＧＢＴ３のエミッタとＨＶＩＣ１のＶＤＢ端子との間において、エミッタからＶＤＢ端子に向かって順方向電流が流れる極性で、ブートストラップ電源コンデンサ１００に直列に接続されている。
【００３８】
図１４は、ＨＶＩＣ１のＶＤＢ端子にダイオード２１が接続された状態で、図２に示したレベルシフト回路の内部構成を示す回路図である。
【００３９】
図１４を参照して、ダイオード２１が配設されていない場合は、ＩＧＢＴ３のターンオフに起因して負のサージ電圧がＶＤＢ端子に印加されると、図１４に示したダイオード３０が順バイアスされて電流が流れ、レベルシフト動作が行えないという誤動作が発生し得る。これに対し、本実施の形態７に係るインバータ回路では、ＶＤＢ端子にダイオード２１を接続することによって、この電流が流れることを阻止することができる。その結果、ＨＶＩＣ１の誤動作は防止される。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１に係るインバータ回路の構成を示す回路図である。
【図２】ＨＶＩＣの内部構成を簡略的に示す回路図である。
【図３】図１に対応させて、本発明の実施の形態１の変形例に係るインバータ回路の構成を示す回路図である。
【図４】本発明の実施の形態２に係るインバータ回路の構成を示す回路図である。
【図５】ＨＶＩＣのＣＯＭ端子にダイオードが接続された状態で、図２に示したレベルシフト回路の内部構成を示す回路図である。
【図６】図４に対応させて、本発明の実施の形態３に係るインバータ回路の構成を示す回路図である。
【図７】図４又は図６に対応させて、本発明の実施の形態４に係るインバータ回路の構成を示す回路図である。
【図８】図４又は図６に対応させて、本発明の実施の形態５に係るインバータ回路の構成を示す回路図である。
【図９】図４に対応させて、本発明の実施の形態６に係るインバータ回路の第１の構成を示す回路図である。
【図１０】図６に対応させて、本発明の実施の形態６に係るインバータ回路の第２の構成を示す回路図である。
【図１１】図７に対応させて、本発明の実施の形態６に係るインバータ回路の第３の構成を示す回路図である。
【図１２】図８に対応させて、本発明の実施の形態６に係るインバータ回路の第４の構成を示す回路図である。
【図１３】本発明の実施の形態７に係るインバータ回路の構成を示す回路図である。
【図１４】ＨＶＩＣのＶＤＢ端子にダイオードが接続された状態で、図２に示したレベルシフト回路の内部構成を示す回路図である。
【符号の説明】
【００４１】
１  ＨＶＩＣ、３  ＩＧＢＴ、５  コンデンサ、６，１０，１６，２１  ダイオード、７，８  抵抗、１１，１７  高速ダイオード、１２，１８，１９  ツェナーダイオード、１００  ブートストラップ電源コンデンサ。
【図１】
2005160268.tif 000003
【図２】
2005160268.tif 000004
【図３】
2005160268.tif 000005
【図４】
2005160268.tif 000006
【図５】
2005160268.tif 000007
【図６】
2005160268.tif 000008
【図７】
2005160268.tif 000009
【図８】
2005160268.tif 000010
【図９】
2005160268.tif 000011
【図１０】
2005160268.tif 000012
【図１１】
2005160268.tif 000013
【図１２】
2005160268.tif 000014
【図１３】
2005160268.tif 000015
【図１４】
2005160268.tif 000016