(57)【要約】  【課題】  データの書き換え動作の速度の向上、素子の微細化、および、高密度化に資する不揮発性半導体記憶素子およびその製造方法を提供すること。  【解決手段】  半導体基板１上に形成され、ソース領域６と、ドレイン領域７と、チャネル形成領域上に形成されたトンネル絶縁層２と、チャネルから注入された電荷を保持する電荷保持層３と、ゲート間絶縁層４と、制御ゲート５とを備え、電荷保持層３が、１０１２〜１０１４個／ｃｍ３の密度で独立分散した、粒子径５ｎｍ以下の浮遊ゲートとして機能する超微粒子（仕事関数が４．２ｅＶ以上）と、母相絶縁体（電子親和力が１．０ｅＶ以下の非晶質の物質）とによって構成されている。【選択図】  図１
2005328029.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、
前記電荷保持層は、浮遊ゲートとして機能する単元素物質または化合物からなる粒子径が５ｎｍ以下の１個の超微粒子、または、１種類以上の前記単元素物質または前記化合物からなる、平均の粒子径が５ｎｍ以下で、１平方センチメートル当たり１０１２〜１０１４個の密度で独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、
各前記超微粒子は、仕事関数が４．２ｅＶ以上の良導体材料からなり、
前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する非晶質の物質からなることを特徴とする不揮発性半導体記憶素子。
【請求項２】
半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、
前記電荷保持層は、浮遊ゲートとして機能する単元素物質または化合物からなる粒子径が５ｎｍ以下の１個の超微粒子、または、１種類以上の前記単元素物質または前記化合物からなる、平均の粒子径が５ｎｍ以下で、１平方センチメートル当たり１０１２〜１０１４個の密度で独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、
各前記超微粒子は、電子親和力が４．２ｅＶ以上の半導体材料からなり、
前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する非晶質の物質からなることを特徴とする不揮発性半導体記憶素子。
【請求項３】
各前記超微粒子をなす前記単元素物質または前記化合物の仕事関数と、前記半導体基板の仕事関数との差の絶対値が０．５ｅＶ以下である請求項１または２に記載の不揮発性半導体記憶素子。
【請求項４】
各前記超微粒子をなす前記単元素物質または前記化合物の仕事関数と、前記制御ゲートの仕事関数との差の絶対値が、０．５ｅＶ以下である請求項１または２に記載の不揮発性半導体記憶素子。
【請求項５】
請求項１から４のいずれか１項に記載の不揮発性半導体記憶素子の製造方法において、前記電荷保持層を物理的蒸着法によって形成するようにしたことを特徴とする不揮発性半導体記憶素子の製造方法。
【請求項６】
請求項１から４のいずれか１項に記載の不揮発性半導体記憶素子の製造方法において、前記電荷保持層をスパッタリング法によって形成するようにしたことを特徴とする不揮発性半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶素子およびその製造方法に関し、詳しくは、浮遊ゲートとして機能する超微粒子と母相絶縁体とによって構成される電荷保持層を有する不揮発性半導体記憶素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、データを書き換え可能に記憶する大容量の記憶素子または記録媒体として、ＤＲＡＭ、ＳＲＡＭ等の半導体記憶素子、または、ハードディスク、光磁気ディスク、光ディスク等の回転ディスク型記録媒体があり、これらを用いたシステムが開発され、使用されてきた。このうち、データの書き込み、読み出し速度が速く高集積化が容易などの特徴を有するＤＲＡＭは、パソコンなどの一時記憶素子として広く用いられてきた。しかし、ＤＲＡＭは、揮発性（外部からの電源供給が停止されたとき、保持していた記録が消滅することをいう。）メモリであるため、記録の保持のためには外部からの電力供給が必要である。そのため、消費電力を抑えることが必要な携帯端末機器等の機器では、消費電力の増大を招くことから、通常、ＤＲＡＭは用いられなかった。
【０００３】
一方、ハードディスクシステム等に関しては、データの揮発性はないが、上記の記憶素子に比して、書き込みおよび読み出し速度が遅く、消費電力が比較的大きいという欠点がある。また機器構造上、機械的振動や衝撃に弱いという欠点がある。そのため、回転ディスク型記録媒体は、通常、携帯端末機器には多くは利用されない。
【０００４】
近年の携帯端末機器市場の広がりに伴い、携帯端末機器に用いる記憶素子として、不揮発性を有し、記憶容量が大きく、高速書き込みおよび高速読み出しが可能で、利用の際の機械的振動に対しても動作が安定し、消費電力が低い、等の性能を備えたものが求められている。また、従来の半導体製造技術を用いて簡易に作成できるということも、求められる。
【０００５】
ここで、上記の要求を満たす記憶素子として、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、相変化メモリ等の不揮発性半導体記憶素子は、現時点で開発段階または一部実用段階にあるが、今後の利用が期待されている。
【０００６】
上記の不揮発性半導体記憶素子には、例えば、以下に述べるような一長一短がある。まず、ＭＲＡＭは、書き込み速度が速いことや書き換え可能回数が多いなど優れた点が多く、ＤＲＡＭの置き換えメモリとして最有力候補の一つと言われている。しかし、ＭＲＡＭは、メモリセルがトランジスタとＴＭＲ（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子（トンネル磁気抵抗素子）とによって構成されているため、構造が比較的複雑であること、素子の微細化が困難であること、それゆえ簡易に作成できないこと、作成プロセス上の技術的課題が多い強磁性材料を導入しなければならないこと等の問題がある。そして、何よりも、特性ばらつきの小さいＴＭＲ素子の製造技術の確立が困難という問題がある。
【０００７】
一方、フラッシュメモリのメモリセルは基本的にトランジスタ１つで構成された単純な構成を有するため、セルサイズを小さくでき、また、従来のＤＲＡＭプロセス技術を用いて微細化できるため、大きな記憶容量を有するフラッシュメモリを簡易に製造できる。このような理由から、フラッシュメモリは、既に、携帯端末機器用の記憶素子として大きな市場を形成している。近年、半導体素子の高速化、微細化が推進されているが、この流れに沿ってフラッシュメモリにおいても素子の微細化、高速化、電荷保持能力の向上など、高性能化のための研究が盛んに行４０  超微粒子浮遊ゲート型不揮発性半導体記憶素子われている。
【０００８】
現在、携帯端末機器用の記憶素子として用いられているフラッシュメモリのうち、ＮＯＲ型フラッシュメモリを例にとり、以下に説明する。まず、ＮＯＲ型フラッシュメモリからの読み出し時間に関してであるが、指定されたメモリセルからの保持データの読み出しは、１００ｎｓ程度またはそれ以下の比較的短い時間で完了する。
【０００９】
一方、データの書き込みは、チャネルから浮遊ゲートへのチャネルホットエレクトロン（ＣＨＥ）注入により行われるが、ＣＨＥ注入の電荷注入効率（供給電流に対する注入電流の割合のことをいう。）が低いため、データの書き込みに要する時間は、データの読み出しに要する時間より長くなってしまう。また、データの消去は、浮遊ゲートからチャネル形成領域またはソースへの、ファウラ−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下、ＦＮという。）トンネル電流による電荷放出によって行われるが、ＦＮトンネル電流による電荷放出に時間を要するため、データの消去に要する時間は、データの読み出しに要する時間より長くなる。
【００１０】
具体的には、書き込みには１μｓ台、消去にいたっては数百ｍｓから数ｓ台の比較的長い時間が必要となる。このため、フラッシュメモリの大容量化・低コスト化が比較的容易であるにもかかわらずその用途が限定され、ＤＲＡＭなど高速メモリへの置換えは難しい状況にある。このような問題を解決すべく、チャネル−浮遊ゲート間のトンネル絶縁層の物理的厚さを薄くして書き換え時間を律速している電荷放出または電荷注入に要する時間を低減しようとする試みがある。
【００１１】
しかし、このトンネル絶縁層を薄くすると、浮遊ゲートが帯電しているときにトンネル絶縁層の膜厚に反比例した非常に強い電界がトンネル絶縁層にかかるため、書き換え動作の繰返しによりトンネル絶縁層を電荷が何度も通過することによるストレスが発生し、トンネル絶縁層が絶縁破壊を起こしやすくなる。
【００１２】
トンネル絶縁層のどこか１ヶ所でも絶縁破壊が生じると、現状のフラッシュメモリはバルク浮遊ゲート型フラッシュメモリであるため、浮遊ゲートに保持されている電荷の大部分がリークし、以後そのメモリセルはデータ保持能力を失ってしまう。そのため、現状では電荷保持の信頼性を保つためにトンネル絶縁層の厚さを約１０ｎｍと厚くせざるを得ず、書き換え時間の短縮が困難な状況にある。また、トンネル絶縁層の膜厚と素子全体の寸法は相似的に縮小するという法則があるため、素子全体の微細化の妨げともなっている。
【００１３】
さらに、フラッシュメモリの高集積化に伴い、隣接する素子間の浮遊ゲートの間隔が縮まり、隣接浮遊ゲート間の容量結合が強まる。これにより指定アドレスの素子に隣接する素子の浮遊ゲートの電位が変化するなど、隣接浮遊ゲート間で相互に影響を及ぼしあい、読み出しおよび書き込み時に誤動作を起こしやすくなることが指摘されている。この隣接浮遊ゲート間の容量結合の影響は、特に高集積化の進行が著しいＮＡＮＤ型フラッシュメモリにおいて顕著である。
【００１４】
上記の理由から、上記のバルク浮遊ゲート型フラッシュメモリ素子の微細化および高密度化を推し進めることは、今後、急激に困難を増し、早ければ２００７年頃には微細化の限界に到達するとさえ言われている。
【００１５】
高速動作を実現すると共に、絶縁破壊による電荷保持能力の低下を防止し、隣接素子の浮遊ゲート間の寄生容量の影響を低減する技術として、浮遊ゲートを複数に分割し、従来の構造のゲートが保持していた電荷を空間的に離散させて保持させるという技術がある。
この技術を用いた不揮発性半導体メモリとしては、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ、あるいはＳＯＮＯＳ（ＭＯＮＯＳメモリのゲート電極の材料を金属から半導体に置き換えたもの。電極材料としては、例えば、Ｐｏｌｙ−Ｓｉが用いられる。）がある。
【００１６】
図４は、ＭＯＮＯＳメモリを構成するトランジスタの概念的な断面構造の一例を示す図である。図４に示すＭＯＮＯＳメモリ４０を構成するトランジスタは、ｐ型の半導体基板１と、酸化膜からなるトンネル絶縁層２と、トンネル絶縁層２上に積層された、浮遊ゲートの代わりのＳｉＮｘ膜からなる電荷保持層３と、電荷保持層３上に積層された酸化膜からなる絶縁層４と、制御ゲート５と、ソース領域６と、ドレイン領域７とを備えた構成を有する。
【００１７】
ＭＯＮＯＳメモリ４０を構成するトランジスタは、電荷を保持する、少なくとも２種類の準位が存在する。そのうちの１つは、トンネル絶縁層２または絶縁層４とＳｉＮｘ膜からなる電荷保持層３との界面に存在する界面準位４３ａ１であり、もう１つは、ＳｉＮｘ膜からなる電荷保持層３中に離散的に分布するトラップ準位４３ａ２である。ＭＯＮＯＳメモリ４０を構成するトランジスタは、これらの準位に電荷を分離させて保持するようになっている。
【００１８】
このように、電荷を保持する界面準位４３ａ１およびトラップ準位４３ａ２が空間的に離散して分布するため、トンネル絶縁層２のいずれか１ヶ所で絶縁破壊が生じたとしても、その絶縁破壊による電荷リークは局所的にしか生じない。そのため、一部に局所的な絶縁破壊が生じたとしても、メモリセルの電荷保持能力をほぼ維持できる。上記の理由から、ＭＯＮＯＳメモリは、現状のバルク浮遊ゲート型フラッシュメモリに比して書き換え回数の点で優れていると共に、トンネル絶縁層２の物理的厚さも比較的薄くできることからメモリセルを微細化できるなどの点でも有利とされている。
【００１９】
しかし、ＳｉＮｘ膜からなる電荷保持層３のトラップ準位の深さ（電子に対してはトラップ準位と伝導帯下端とのエネルギー差、正孔に対してはトラップ準位と価電子帯上端とのエネルギー差をいう。）が電荷をトラップするのに必ずしも充分に深くないなどの理由により、一旦トラップされた電荷が逃げやすく、絶対的な電荷保持能力（絶縁破壊による電流リークがない素子が有する電荷保持能力のことをいう。）は低いという欠点がある。
【００２０】
一方、ＭＯＮＯＳメモリと同様に電荷を離散的に保持させることによってトンネル絶縁層の絶縁破壊の問題、および、隣接浮遊ゲート間の寄生容量の問題を解決できると共に、ＭＯＮＯＳメモリよりも絶対的な電荷保持能力をさらに高める方法として、ゲート絶縁層中にＳｉの超微粒子を多数分散させて浮遊ゲートとする構造が考えられている。
【００２１】
図５は、Ｓｉ超微粒子を浮遊ゲートとする半導体記憶素子の概念的な断面構造の一例を示す図である（例えば、特許文献１参照。）。図５に示す半導体記憶素子５０を構成する各構成部のうち、図４に示すＭＯＮＯＳメモリ４０を構成する各構成部と同様の構成のものについては、同一の番号を付し、その説明を省略する。特許文献１に開示された技術では、図５に示すようにトンネル絶縁層２の上に、ＣＶＤ法により形成された多数のＳｉ超微粒子５３が浮遊ゲートとして形成されている。
【００２２】
不純物を含まないＳｉ超微粒子５３が浮遊ゲートとして用いられる場合、注入された電子はＳｉの伝導帯準位にトラップされ、トラップされた電子から見たポテンシャル障壁の高さは、Ｓｉ超微粒子５３を囲む各酸化膜（トンネル絶縁層２および絶縁層４）の伝導帯準位とＳｉの伝導帯準位の差、すなわちＳｉと酸化膜の電子親和力の差となる。このポテンシャル障壁は、ＭＯＮＯＳメモリ４０のＳｉＮｘ膜からなる電荷保持層３中のトラップが形成する障壁より概して深いため、トラップされた電子は、半導体基板１および制御ゲート５等に移動し難い。そのため、図５に示す断面構造の半導体記憶素子５０の電荷保持能力は、ＭＯＮＯＳメモリよりも高くなる。
【００２３】
しかし、上記のポテンシャル障壁の高さの観点からは、超微粒子を構成する材料としてのＳｉは、高い電荷保持能力を得るための優れた材料とは言えない。Ｓｉはいうまでもなく半導体であるため、Ｓｉ微粒子に閉じ込められた電子は、フェルミ準位より高いＳｉの伝導帯を占める。これに対して、金属を上記の微粒子に用いる場合は、金属微粒子に閉じ込められた電子は、フェルミ準位を占める。
【００２４】
Ｓｉに閉じ込められた電子の準位は、真空準位と伝導帯の底のエネルギー差である電子親和力によって表すことができ、金属に閉じ込められた電子の準位は、真空準位とフェルミ準位のエネルギー差である仕事関数によって表すことができる。ここで、Ｓｉの電子親和力は、一般に、金属の仕事関数に比して小さい。そのため、Ｓｉ超微粒子と酸化膜とがなすポテンシャル障壁は、一般に、金属微粒子と酸化膜とがなすポテンシャル障壁よりも低い。図６は、浮遊ゲートとしてＳｉ、ＷおよびＣｏ超微粒子を用いた場合の、各材料の超微粒子に捕獲された電子がＳｉＯ２膜の絶縁層を通ってＳｉ基板にトンネルする確率を理論的に計算した結果を示す図である。なお、グラフの横軸は電子が透過するＳｉＯ２膜のトンネル絶縁層の厚さを表している。この結果によれば、Ｓｉ浮遊ゲートを用いた場合のトンネル確率は、ＷやＣｏの金属浮遊ゲートを用いた場合に比して、２〜５桁程度高い。すなわち、Ｓｉ浮遊ゲートからのリーク電流は、金属浮遊ゲートのそれに比して、１００〜１０万倍大きくなる。その結果、Ｓｉを浮遊ゲート用の微粒子の材料として用いることは、材料物性的な観点からは電荷保持能力を低くすることとなっていた。
【特許文献１】特開平１１−１８６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、このような従来の、バルク浮遊ゲート型フラッシュメモリ、ＭＯＮＯＳメモリ、ＳＯＮＯＳメモリ、Ｓｉ超微粒子浮遊ゲート型フラッシュメモリ等のフラッシュメモリでは、上述のように電荷保持能力が低いためにトンネル絶縁層の厚さを削減することが困難であるという問題があった。そして、トンネル絶縁層の厚さを削減することが困難であるため、上記のように、データの書き込み動作や消去動作の速度の向上、および、素子の微細化および高密度化が、困難となっていた。
【００２６】
本発明はこのような問題を解決するためになされたもので、従来の素子よりも室温環境下および高温環境下における電荷保持能力を向上させることにより、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資する不揮発性半導体記憶素子およびその製造方法を提供するものである。
【課題を解決するための手段】
【００２７】
下記の要旨を有する。
１．半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、前記電荷保持層は、浮遊ゲートとして機能する単元素物質または化合物からなる粒子径が５ｎｍ以下の１個の超微粒子、または、１種類以上の前記単元素物質または前記化合物からなる、平均の粒子径が５ｎｍ以下で、１平方センチメートル当たり１０１２〜１０１４個の密度で独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、各前記超微粒子は、仕事関数が４．２ｅＶ以上の良導体材料からなり、前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する非晶質の物質からなる不揮発性半導体記憶素子。
【００２８】
この構成により、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下における電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資する不揮発性半導体記憶素子を実現できる。
【００２９】
２．半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、前記電荷保持層は、浮遊ゲートとして機能する単元素物質または化合物からなる粒子径が５ｎｍ以下の１個の超微粒子、または、１種類以上の前記単元素物質または前記化合物からなる、平均の粒子径が５ｎｍ以下で、１平方センチメートル当たり１０１２〜１０１４個の密度で独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、各前記超微粒子は、電子親和力が４．２ｅＶ以上の半導体材料からなり、前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する非晶質の物質からなる不揮発性半導体記憶素子。
【００３０】
この構成により、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下における電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資する不揮発性半導体記憶素子を実現できる。
【００３１】
３．各前記超微粒子をなす前記単元素物質または前記化合物の仕事関数と、前記半導体基板の仕事関数との差の絶対値が０．５ｅＶ以下である上記１または２の不揮発性半導体記憶素子。
【００３２】
この構成により、上記１または２の不揮発性半導体記憶素子の効果に加え、超微粒子の分散の密度、粒子径等の適正化がなされたため、従来の素子よりも電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資するという効果に加え、各超微粒子をなす物質の仕事関数と、半導体基板の仕事関数との差の絶対値が、０．５ｅＶ以下としたため、超微粒子に電荷を注入する書き込み動作以前に半導体基板から電荷が超微粒子に移動することを防止でき、室温環境下および高温環境下の動作において情報の保持に役立たない電荷の超微粒子への移動を防止することが可能な不揮発性半導体記憶素子を実現できる。
【００３３】
４．各前記超微粒子をなす前記単元素物質または前記化合物の仕事関数と、前記制御ゲートの仕事関数との差の絶対値が、０．５ｅＶ以下である上記１または２の不揮発性半導体記憶素子。
【００３４】
この構成により、上記１または２の不揮発性半導体記憶素子の効果に加え、各超微粒子をなす物質の仕事関数と、制御ゲートの仕事関数との差の絶対値が、０．５ｅＶ以下としたため、超微粒子に電荷を注入する書き込み動作以前に制御ゲートから電荷が超微粒子に移動することを防止でき、情報の保持に役立たない電荷の超微粒子への移動を防止することが可能な不揮発性半導体記憶素子を実現できる。
【００３５】
５．上記１から４までのいずれかの不揮発性半導体記憶素子の製造方法において、前記電荷保持層を物理的蒸着法によって形成するようにした不揮発性半導体記憶素子の製造方法。
【００３６】
この構成により、物理的蒸着法は相分離を生じさせやすいため、上記１から４までのいずれかの不揮発性半導体記憶素子の効果を有する不揮発性半導体記憶素子の電荷保持層を容易に作成することが可能な不揮発性半導体記憶素子の製造方法を実現できる。
【００３７】
６．上記１から４までのいずれかの不揮発性半導体記憶素子の製造方法において、前記電荷保持層をスパッタリング法によって形成するようにした不揮発性半導体記憶素子の製造方法。
【００３８】
この構成により、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られること、量産性に優れていることなどのため、上記１から４までのいずれかの不揮発性半導体記憶素子の効果を有する不揮発性半導体記憶素子の電荷保持層を好適に製造することが可能な不揮発性半導体記憶素子の製造方法を実現できる。
【発明の効果】
【００３９】
本発明は、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下における電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資するという効果を有する不揮発性半導体記憶素子およびその製造方法を提供できる。このことに関する理論的な説明は、図６を用いて説明できる。図６は、浮遊ゲートに捕獲された電子が絶縁層をすり抜ける際のトンネル確率を、浮遊ゲートを構成する材料の仕事関数または電子親和力をパラメータとして示した図とみることもできる。ここで、図６に示す各曲線は、絶縁層として、電子親和力が１．０ｅＶのＳｉＯ２膜を用いた場合のものである。このグラフから、浮遊ゲートとして仕事関数または電子親和力が大きい材料ほど、トンネル確率は低くなることが分かる。換言すれば、同じトンネル確率を得るには、仕事関数の大きな材料を用いる程、ＳｉＯ２膜の厚さを薄くできるということになる。
【００４０】
また、上記のエネルギー障壁の高さの適正化に関する説明、すなわち図６に示すような、浮遊ゲートに用いる材料の違いによりトンネル確率が違うことに関する説明は、浮遊ゲートに蓄えられた電子が半導体基板や制御ゲートへ散逸することを抑制することに対してのみでなく、隣接する超微粒子間での電子の移動を抑制することに対しても、適用が可能である。このことにより、浮遊ゲートに用いられる超微粒子の密度を高めた場合においても、浮遊ゲートとしてＳｉの超微粒子を用いるより、金属の超微粒子を用いる方が超微粒子間の電気的絶縁性を得ることができる。その結果、素子の電荷保持の信頼性、および多値動作の安定化に寄与する。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について説明する。
【００４２】
図１は、本発明の実施の形態に係る不揮発性半導体記憶素子の断面構造を概念的に示す説明図である。図１において、不揮発性半導体記憶素子１０は、半導体基板１上に形成され、ソース領域６と、ドレイン領域７と、ソース領域６とドレイン領域７との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層２と、トンネル絶縁層２を通過してチャネルから注入された電荷を保持する電荷保持層３と、電荷保持層３上に形成されたゲート間絶縁層４と、ゲート間絶縁層４上に形成され電荷保持層３に電荷を保持させまたは放出させる制御を行うための制御ゲート５とを備える。
【００４３】
上記の電荷保持層３は、浮遊ゲートとして機能する単元素物質または化合物からなる粒子径が５ｎｍ以下の１個の超微粒子３ａ、または、１種類以上の単元素物質または化合物からなる、平均の粒子径が５ｎｍ以下で、１平方センチメートル当たり１０１２〜１０１４個の密度で独立分散した複数の超微粒子３ａと、各超微粒子の一部または全部を取り囲む母相絶縁体３ｂとによって構成される。ここで、上記の平均の粒子径とは、例えば、素子の周辺部を除いた領域に分散された超微粒子のうち、粒子径が大きい方から１０％の超微粒子を除去し、粒子径が小さい方から１０％の超微粒子を除去したときの算術平均をいうものとする。
【００４４】
ここで、上記の母相絶縁体３ｂは、各超微粒子３ａの側面の一部または全部を取り囲む膜状の領域からなる絶縁体である。したがって、電荷保持層３は、母相絶縁体３ｂ中に分散して存在する各超微粒子３ａと、母相絶縁体３ｂとによって構成される。また、上記の母相絶縁体３ｂは、トンネル絶縁層２およびゲート間絶縁層４と異なる材料からなるのでもよい。同様に、トンネル絶縁層２とゲート間絶縁層４とは異なる材料からなるのでもよい。
【００４５】
以下では、半導体基板１としてｐ型半導体基板を用いることとするが、埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ、ＢＯＸ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いるのでもよい。ここで、トンネル絶縁層２としては、ｐ型の半導体基板１と界面接合性が比較的よいＳｉＯ２等の酸化膜や、制御ゲート電圧によるｐ型の半導体基板１表面の電界分布の制御性を高め、誘電率の高い、例えばＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）系材料やＨｆＯ２などの材料が好適に使用できる。
【００４６】
また、トンネル絶縁層２の材料として、ＳｉＮｘ（０＜ｘ≦４／３）等の窒素化合物系絶縁膜や、ＨｆＯ２やＬａＯｘ等の非Ｓｉ系酸化物を用いることは、浮遊ゲート材料に重金属を採用した場合に、浮遊ゲート材料の重金属の一部がトンネル絶縁層を通して半導体基板１側へ拡散し、ＭＯＳＦＥＴのしきい値電圧を変化させることを防止できるため、極めて望ましい。
【００４７】
また、トンネル絶縁層２の膜厚は、データの書き込み／消去動作を高速に行わせるため、できるだけ薄い方がよく、８ｎｍ以下であることが好ましい。さらに、トンネル絶縁層２の膜厚を、５ｎｍ以下とすることが、高速化のために極めて好ましい。
【００４８】
電荷保持層３を構成する各超微粒子３ａは、トンネル絶縁層２の絶縁破壊による蓄積電荷の損失量をできるだけ少なく抑えるため、多数分散されるのが好適である。ただし、超微粒子３ａ間の電気的絶縁を確保できるように、各超微粒子３ａ間の距離が所定以上となるように超微粒子３ａを分散することが、さらに、好適である。超微粒子３ａの粒径は、５ｎｍ以下が好適である。
【００４９】
一方、超微粒子３ａへの蓄積電荷の有無によるしきい値電圧のシフト量（ΔＶｔｈ、メモリウィンドウ）を大きくすると共に、しきい値電圧のシフト量のばらつきの増大を抑制する目的から、超微粒子３ａの電荷保持層３における面密度は高いことが好ましく、１０１２〜１０１４／ｃｍ２とするのが好適である。また、超微粒子３ａおよび母相絶縁体３ｂとして、半導体製造プロセスにおける高温処理に対して耐性をもつ、後述の高融点材料を用いることが好適である。
【００５０】
電荷保持層３の電荷保持能力を向上させるため、図２に示す不揮発性半導体記憶素子２０を構成する電荷保持層２３のように、超微粒子の配列を２段以上すなわち３次元的な多層構造（これに対し、図１に示す電荷保持層３を特に単層構造の電荷保持層という。）にするのも有効である。言い換えれば、不揮発性半導体記憶素子２０の電荷保持層２３は、単層構造の電荷保持層が複数積層された構造を有する。
【００５１】
以下では、電荷保持層内の超微粒子が２層構造を有するものとして、多層構造により電荷保持能力が向上する理由について説明する。まず、電荷保持層２３を構成する超微粒子の層を、それぞれ、半導体基板１に近い方から順に、第１層目３ａ１、第２層目３ａ２と定義する。電荷（本実施の形態では、電子）が第１層目３ａ１および第２層目３ａ２の両方に蓄積されている状態で、第２層目３ａ２に蓄積された電子が半導体基板１にリークするには、そのリーク経路途中に存在する第１層目３ａ１の電子が形成する静電ポテンシャルにより、第２層目３ａ２の電子の半導体基板１へのリークは阻害される。その結果、多層構造の場合の方が単層構造の場合より、電荷保持能力が向上する。
【００５２】
電荷が蓄積された超微粒子が形成する静電ポテンシャルによって、「＋」または「−」のいずれかの同一の符号をもつ荷電粒子の動きが阻害される効果は、クーロンブロッケード効果と呼ばれる。この効果が発現するには、ΔＥ＝ｑ２／（２Ｃ）が温度によって定まる熱エネルギー（ゆらぎのエネルギーともいう。）より十分高いことが条件とされる。ここで、ｑは超微粒子に注入された荷電粒子の電荷量であり、Ｃはトンネル対象のポテンシャルを有する領域間のトンネル接合容量であり、そして、ΔＥは、超微粒子が電荷ｑを蓄積することによる静電ポテンシャルの上昇分すなわちクーロンブロッケード障壁の高さである。
【００５３】
ΔＥ＝ｑ２／（２Ｃ）の式から、クーロンブロッケード障壁の高さΔＥは、静電ポテンシャルを形成する荷電粒子の電荷量ｑが大きいほど、また、トンネル接合容量Ｃが小さいほど高くなり、クーロンブロッケード効果が発現しやすくなる。ゆえに、クーロンブロッケード効果を十分に発現させるためには、超微粒子の一つ一つが小さいことが好ましい。
また、クーロンブロッケード効果を空間的に一様に得るためには、超微粒子の面密度が１０１２〜１０１４／ｃｍ２と高くなるようにすることが好ましい。
【００５４】
ゲート間絶縁層４は、制御ゲート電圧に応じたｐ型の半導体基板１の表面付近の電界分布の制御性を高めること、および、データ消去時の放電動作を高速にすることなどの観点から、高い誘電率を有する材料を用いて薄い膜厚の膜を形成するのが好適である。このようにすることによって、制御ゲート５と半導体基板１との容量結合、および、制御ゲート５と浮遊ゲートすなわち超微粒子３ａとの容量結合を強くできる。具体的には、ＳｉＯ２膜、ＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）膜、または、ＳｉＯ２膜とＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）膜との積層膜などを、１０ｎｍ以下の厚さにしたものが好適である。
【００５５】
一方、浮遊ゲートを構成する超微粒子３ａに蓄積された電荷に対して単位電荷量あたりに得られるメモリウィンドウを大きくするという観点、または、超微粒子３ａに蓄積された電荷が制御ゲート５にリークすることを抑制するという観点からは、ゲート間絶縁層４の厚さは厚い方が好ましい。以上のことから、メモリデバイスに求められる特性に応じてゲート間絶縁層の材質および厚みを調節、または、決定するものとする。
【００５６】
電荷保持層３は、いわゆる物理的蒸着法を用いて形成される。電荷保持層３用の薄膜の形成法としては、物理的蒸着法以外に化学蒸着法（化学気相蒸着法、別称ＣＶＤ法）等も知られている。しかし、ＣＶＤ法は、物理的成膜法に対し、成膜時の気相圧力が高いため反応原子種、分子種の気相における衝突頻度が高く、気相および基板表面温度が高いなどの理由により、相分離のない単一相の膜すなわち平衡相膜が形成されやすい。したがって、化学蒸着法は、本発明の電荷保持層３のような超微粒子３ａと母相絶縁体３ｂとが分離した状態にある、準平衡相または非平衡相の膜を形成する目的には適さない。
【００５７】
これに対して、電荷保持層３は、物理的蒸着法を用いることにより一回のプロセスで形成しうる。物理的蒸着法としては、スパッタリング法、熱蒸着法、電子ビーム蒸着法、レーザアブレーション法、分子線エピタキシー法などがあげられる。なかでも、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られることなどに加えて量産性に優れており、特に好ましい。
【００５８】
さらに、スパッタリング装置としては、下地のトンネル酸化膜に与えるダメージが少ない等の理由により、誘導結合型プラズマ（ＩＣＰ）や電磁波結合型プラズマ（ＥＣＲプラズマ）を用いる装置、または、対向ターゲット方式の装置を用いるものがより好ましい。
スパッタリング法は、超微粒子の形成の際の自己組織化にとって適切な基板温度などが得られるため好ましい。具体的には、素子作成プロセス上、適切な基板温度で、半導体基板表面において成膜種粒子をマイグレーションさせ、自己組織化を起こさせることができる。
【００５９】
ここで、上記の自己組織化とは、超微粒子３ａを構成する原子群と母相絶縁体３ｂを構成する原子群とが熱力学的相互作用などにより自発的にそれぞれ分離して配置し、その結果、絶縁体中に金属ないしは半導体のナノスケールの超微粒子が組織化されることをいう。この現象は、超微粒子３ａの構成材料と母相絶縁体３ｂの構成材料の組み合わせ、存在比率等のターゲットの作成条件、および、成膜中の蒸気圧、基板温度等の成膜条件等に依存する。
【００６０】
自己組織化は、超微粒子３ａおよび母相絶縁体３ｂの材料を適切に選択してターゲットを生成し、スパッタリングの条件を適切に選ぶことにより比較的容易に実現でき、電荷保持層３を形成できる。スパッタリング法は、自己組織化の発現に適した熱力学的条件を得ることができる好適な成膜方法である。
【００６１】
スパッタリング法によって電荷保持層３を形成する場合、成膜に用いるターゲットとして、超微粒子３ａを形成するための材料（以下、母相絶縁体３ｂ中に分散して存在する超微粒子の相を分散相という。）と、母相絶縁体３ｂの相を形成する材料の両方を含む混合ターゲットを用いることが好適である。混合ターゲットの作成方法は、特定の方法に限定されるものではなく、両相の粉末材料を混合して焼結したもの、または、一方の相の材料からなる単一相のターゲットを作成し、これに他方の相の材料のチップ片を表面に露出するように適当数埋め込んで生成するのでもよい。
【００６２】
また、ターゲットのスパッタリング面が成膜装置の成膜室において鉛直上向きに設置される場合には、一方の相の材料の単一相ターゲット上に他方の相の材料のチップ片を適当数乗せたもの、または両相の混合粉末をガラスシャーレなどに敷き詰めたものもターゲットとして利用できる。ただし、粉末ターゲットは成膜環境において粉末が飛散し他の素子作成プロセスに悪影響を及ぼす恐れがあるなどの理由により、半導体デバイスを作成する上ではあまり好ましくない。
【００６３】
電荷保持層３を形成する場合、電荷保持層３中に分散相として現れる超微粒子からなる相（以下、超微粒子分散相という。）を得るための材料と、母相絶縁体３ｂを得るための材料（以下、マトリックス相材料という。）との組み合わせとしては、超微粒子分散相の材料とマトリックス相材料とが成膜時に相分離を起こす組み合わせの材料を選択するものとする。
【００６４】
超微粒子分散相の材料としては、金属、半導体および絶縁体のいずれからも選択できるが、高い電荷保持能力を得るという観点から、仕事関数または電子親和力のできるだけ大きい物質が好適である。理論的には、図６に示されるように、電子を捕獲している超微粒子からその周囲にある絶縁体をすり抜ける際のトンネル確率が、超微粒子を構成する材料によって異なり、その材料の仕事関数または電子親和力が大きいほどトンネル確率は低くなる、ということから説明される。また、この浮遊ゲートに用いる材料の仕事関数の違いは、素子の高温環境下での電荷保持能力にも影響を与える。高温環境下においては、室温環境下に比べ保持電荷が有する熱的エネルギー（この熱的エネルギーはｋＴに比例した値をとる。ここでｋはボルツマン定数、Ｔは絶対温度）が高いため、実効的にはポテンシャル障壁が低下する。さらには、浮遊ゲートを取り囲む絶縁体のエネルギーバンドギャップに比較的強い温度依存性がある。絶縁体として最も頻繁に使われるＳｉＯ２などでは、温度の上昇によりバンドギャップが小さくなる傾向があり、温度上昇に伴うギャップ縮小の影響が無視できないほど大きい。保持電荷が有する熱エネルギー、温度上昇に伴うギャップ縮小等の影響により、高温環境下でのポテンシャル障壁は室温環境下でのそれに比べ無視できないほど低下し、それが高温での電荷保持能力を劣化させる要因になっている。このとき、浮遊ゲートに仕事関数の大きな金属を用いることにより、高温環境下で実効的に低下したポテンシャル障壁を十分補うことが可能となり、高温環境化においても浮遊ゲートにＳｉを用いた場合に比べてトンネル確率を低く抑えることができる。このことから、浮遊ゲートに高い仕事関数の材料を用いることは、仕事関数の低い材料またはＳｉのように温度上昇に伴いポテンシャル障壁が実質的に低下する半導体を用いるよりも高温環境下での電荷保持能力を高くすることができる。具体的には、金属材料については仕事関数が４．２ｅＶ以上の材料が、半導体および絶縁体材料については電子親和力が４．２ｅＶ以上である材料がよい。また、高融点物質を超微粒子分散相の材料として用いるのは、素子作成プロセスにおける熱処理に対して耐熱性に優れているということから好適である。
【００６５】
さらに、超微粒子分散相の材料としては、超微粒子にトラップされた電子が外部に飛び出すのを阻止するポテンシャル障壁の実効的な高さを高め、高い電荷保持能力を得るという観点から、半導体基板または制御ゲートの仕事関数にできるだけ近い物質が好適である。具体的には、超微粒子分散相の材料と半導体基板の材料との仕事関数の差の絶対値が、または、超微粒子分散相の材料と制御ゲートの材料との仕事関数の差の絶対値が、０．５ｅＶ以下である材料であることが好適である。
【００６６】
これは、以下の理由によるものである。異なる仕事関数の材料同士を接合すると、熱平衡状態においては、各材料間で、互いのフェルミ準位が一致するように、一方の材料から他の材料に電子の移動が生じる。そのため、超微粒子の仕事関数が過度に高い場合には、半導体基板から超微粒子に電子を移動させる作用が強く働き、超微粒子に電子を注入する以前に、超微粒子に電子が自発的に流入した状態となる。
【００６７】
この状態からデータの書き込みのために電子を注入しようとすると、２つ目以降の電子が注入されることになる。以下では、説明の都合上、上記の「２つ目以降の電子」を「２つ目の電子」とする。ここで、超微粒子の大きさはｎｍオーダーであるため、電子がとりうるエネルギー準位は量子化されており、超微粒子に注入された２つ目の電子は基底準位より高いエネルギー準位（通常は、直上の励起準位を占める。）を占める。
【００６８】
量子化による、基底準位と、基底準位の直上の準位とのエネルギー差をΔＥＱとし、クーロンブロッケードによって上昇するエネルギーをΔＥＣＢとすると、トンネル絶縁層に２つ目の電子が超微粒子に注入されるには、２つ目の電子は、基底準位よりもΔＥＱ＋ΔＥＣＢだけ高いエネルギー準位を占める必要がある。その結果、２つ目の電子の有無が書き込まれたデータが「０」か「１」かを決定するため、超微粒子の実効的な仕事関数は相対的にΔＥＱ＋ΔＥＣＢだけ低くなったのと等価になる。そして、超微粒子の仕事関数が過度に高い場合には、電子を定常的にトラップした状態を形成するため実効的な仕事関数が低下する恐れがある。
【００６９】
超微粒子用の金属材料としては、４．２ｅＶ以上の仕事関数を有する、Ｏｓ、Ｐｔ、Ｐｄ、Ｎｉ、Ａｕ、Ｃｏ、Ｂｅ、Ｒｈ、Ｔｅ、Ｒｅ、Ｒｕ、Ｃｕ、Ｍｏ、Ｓｂ、Ｗ、Ｃｒ、Ｆｅ、Ｉｒ、Ｓｒ、Ｓｅ、Ｂａ等、または、これらの合金、または、これらを主成分とする合金等が好適である。また、耐熱性という観点からは、超微粒子の融点は、１４００℃以上であることが好適である。
【００７０】
さらに、超微粒子用の材料は、超微粒子を構成する原子が半導体基板、例えばＳｉ基板、中に入り再結合中心を形成するとき、この再結合中心が半導体基板、例えばＳｉ基板、のギャップの中心から少なくとも０．１ｅＶ以上離れていることが好ましい。これは、チャネルが形成される部分に電子とホールの再結合中心がある場合、この再結合中心を介した電子とホールの再結合の確率は、ギャップの中心からの再結合中心のエネルギーの関数であり、ほぼ双曲余弦関数の逆数で変化するからである。不揮発性半導体記憶素子１０では、ｐ型半導体基板中に形成されたチャネルを流れる電子のように、少数キャリアを動作に用いるため、再結合の影響は、少数キャリアほど大きい。また、超微粒子はチャネル上のナノメータオーダーの接近した位置に形成され、超微粒子とチャネルとの距離は小さいので、超微粒子を構成する原子がチャネルに拡散することによる影響が問題となる。上記のように、ギャップの中心からの再結合中心のエネルギーが０．１ｅＶ以上離れていれば、不揮発性半導体記憶素子１０の動作に必要な程度まで再結合の確率を抑制することが可能となる。以上、仕事関数、融点、不純物準位の観点を総合すると、具体的には、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔａ、Ｃｒ等が好適であるが、Ｏｓ、Ｒｅ、Ｎｂ、Ｒｕ、Ｒｈでもよい。
【００７１】
また、超微粒子用の元素半導体としては、Ｓｉ、Ｇｅ、非晶質のＳｅ、非晶質のＴｅ等の半導体のうちのいずれかを用いることが好ましい。上記の半導体がＰ、Ａｓ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＣｕのうち少なくとも１種の元素を不純物として含むものでもよい。ここで、不純物がドープされたＳｉを超微粒子として用いることは、超微粒子を構成する原子または不純物の原子が拡散して半導体基板１に到達したとしても、少数キャリアのライフタイム低下に与える影響が少なく、トランジスタのしきい値電圧の変動への影響を小さくでき、好適である。
【００７２】
超微粒子用の化合物半導体または絶縁体としては、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮＡｓ、ＩｎＡｌＡｓ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＩｎＡｌＳｂ、ＩｎＧａＡｓＳｂ、ＳｉＣ、Ｃｕ２Ｏ、ＺｎＯ、ＣｄＯ、ＢａＯ、ＰｂＯ、ＮｉＯ、Ｉｎ２Ｏ３、Ｓｂ２Ｏ３、ＳｎＯ２、Ａｇ２Ｏ、ＡｇＯ、ＲｕＯ２、Ｖ３Ｇａ、Ｎｂ３Ｓｎ、Ｎｂ３Ａｌ、Ｎｂ３Ｇａ、Ｎｂ３Ｇｅ、ＮｂＴｉ、ＮｂＭｏ６Ｓ８、ＺｎＳ、ＣｄＳ、ＨｇＳ、ＰｂＳ、Ｓｂ２Ｓ３、Ｂｉ２Ｓ３、ＺｎＳｅ、ＣｄＳｅ、ＨｇＳｅ、ＳｎＳｅ、ＰｂＳｅ、Ｉｎ２Ｓｅ３、Ｓｂ２Ｓｅ３、ＢｉＳｅ３、ＺｎＴｅ、ＣｄＴｅ、ＨｇＴｅ、ＳｎＴｅ、ＰｂＴｅ、Ｉｎ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＢＮ、ＧａＮ、ＩｎＮ、ＴｉＮ、ＢＰ、ＡｌＰ、ＧａＰ、ＩｎＰ、Ｚｎ３Ｐ２、Ｃｄ３Ｐ２、ＺｎＰ２、ＣｄＰ２、ＡｌＡｓ、ＧａＡｓ、Ｚｎ３Ａｓ２、Ｃｄ３Ａｓ２、ＺｎＡｓ２、ＣｄＡｓ２、ＡｌＳｂ、ＧａＳｂ、ＺｎＳｂ、ＣｄＳｂ、Ｓｉ３Ｎ４のうちの少なくとも１種の化合物であることが好ましい。
【００７３】
また、これらの物質群の中でＩｎ２Ｏ３、Ｓｂ２Ｏ３、ＳｎＯ２、ＺｎＯ、ＧａＡｓのうちの少なくとも１種の化合物は、Ｓｎ、Ｓｂ、Ｇａ、Ａｌ、Ｉｎのうち少なくとも１種の元素を不純物として含むものでもよい。
【００７４】
母相絶縁体の材料としては、半導体および絶縁体のいずれからも選択できるが、超微粒子に捕獲された電子に対するポテンシャル障壁を高くし、高い電荷保持能力を得るという観点から、その電子親和力ができるだけ小さい材料が好適である。具体的には、電子親和力が１．０ｅＶ以下の材料がよい。また、高融点物質を母相絶縁体の材料として用いるのは、素子作成プロセスにおける熱処理に対して耐熱性に優れているということから好適である。
【００７５】
さらに、母相絶縁体として非晶質の材料を用いることは、以下の点で好適である。すなわち、超微粒子にトラップされた電子が母相絶縁体中をトンネル伝導によりリークする際に、母相絶縁体が結晶質であるよりも非晶質である方が、トンネル電子が母相絶縁体を構成する構成原子に散乱される確率が高くなるためである。この結果、電子のトンネル伝導による実効的なリーク量は低下することが期待される。また、母相絶縁体の融点も１，４００℃以上であることが好ましい。母相絶縁体、超微粒子共に融点が１，４００℃以上であると、半導体プロセスの熱処理においても超微粒子の粒成長を抑え、超微粒子の分散構造を保つことができる。
【００７６】
母相絶縁体として、具体的に、シリカ、アルミナ、チタニア、ムライト、コーディエライト、スピネル、ゼオライト、フォルステライトなどの酸化物、また炭化硼素（Ｂ４Ｃ）などの炭化物、窒化ケイ素や窒化ホウ素、窒化アルミニウムなどの窒化物、フッ化マグネシウム、フッ化アルミニウムなどのフッ化物などを用いるのでも、これらのいずれか２つ以上の化合物を用いるのでもよい。
【００７７】
図３は、超微粒子３ａに電子３７が注入された状況のエネルギーダイヤグラムである。
図３（ａ）、（ｂ）は、それぞれ、超微粒子３ａとして金属、半導体を用いたときのエネルギーダイヤグラムである。超微粒子３ａに電子が注入されたことによって、クーロンブロッケード作用により、超微粒子３ａのエネルギーが上昇し、トンネル絶縁層２およびゲート間絶縁層４の伝導帯の底の準位３５が傾斜し、超微粒子３ａのフェルミ準位が半導体基板１のフェルミ準位より上昇している様子が示されている。
【００７８】
図３では、価電子帯の上端の準位が符号３１、フェルミ準位が符号３２、伝導帯の底の準位が符合３３、金属の超微粒子のフェルミ準位が符号３４、トンネル絶縁層２のエネルギー障壁の高さが符号３６、超微粒子３ａの伝導帯の底の準位が符合３８で表されている。また、図３には、制御ゲート５として、ポリシリコン等の材料を用いた例が示されている。
【００７９】
スパッタリング法による電荷保持層３の形成の際、ターゲット組成および成膜条件を制御することにより、マトリックス相の領域中に成長する各超微粒子の平均粒子径を変化させることができる。特に、各超微粒子の平均粒子径は、分散相の部分とマトリックス相の部分との体積分率、および、スパッタリング時のＡｒガス圧、基板温度等の成膜条件によって変化することが確認されている。
【００８０】
具体的には、Ｃｏ−ＳｉＯ２系のターゲットを用いてＳｉＯ２絶縁体中にＣｏ金属超微粒子が分散した膜を形成する場合、ＣｏとＳｉＯ２の体積比を５０：５０にして０．５ＰａのＡｒガス圧で成膜したときは、Ｃｏからなる超微粒子の粒径が約２ｎｍであるのに対して、８ＰａのＡｒガス圧で成膜したときは、Ｃｏからなる超微粒子の粒径が約５ｎｍになることが確認されている。
【００８１】
以上のことから、電荷保持層３として、仕事関数または電子親和力が４．２ｅＶ以上の材料からなる粒子径５ｎｍ以下の超微粒子３ａを、電子親和力が１．０ｅＶ以下の非晶質の母相絶縁体中に分散させた膜を用いることにより、多くの電荷を独立分散して保持でき、かつ電子を保持する能力を向上させることができる。
【００８２】
以上説明したように、本発明の実施の形態に係る不揮発性半導体記憶素子は、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資することができる。
【００８３】
また、超微粒子３ａとして、４．２ｅＶ以上の電子親和力を有する半導体材料を用いることができるとしたため、超微粒子として用いることができる材料の種類を拡大することができ、素子設計上の自由度を拡大できる。
【００８４】
また、各超微粒子３ａをなす物質の仕事関数と、半導体基板１の仕事関数との差の絶対値が、０．５ｅＶ以下としたため、超微粒子３ａに電荷を注入する書き込み動作以前に半導体基板１から電荷が超微粒子３ａに移動することを防止でき、情報の保持に役立たない電荷の超微粒子３ａへの移動を防止できる。
【００８５】
また、各超微粒子３ａをなす物質の仕事関数と、制御ゲート５の仕事関数との差の絶対値が、０．５ｅＶ以下としたため、超微粒子３ａに電荷を注入する書き込み動作以前に制御ゲート５から電荷が超微粒子３ａに移動することを防止でき、情報の保持に役立たない電荷の超微粒子３ａへの移動を防止できる。
【００８６】
また、電荷保持層３の形成に物理的蒸着方法を用いる場合、物理的蒸着法は相分離を生じさせやすいため、不揮発性半導体記憶素子の電荷保持層を容易に作成できる。さらに、電荷保持層３の形成にスパッタリング法を用いる場合、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られること、量産性に優れていることなどのため、不揮発性半導体記憶素子の電荷保持層を好適に製造できる。
【００８７】
本発明の不揮発性半導体記憶素子のさらなる特徴については、以下に示す実施例により具体的に説明する。
【実施例１】
【００８８】
本実施例の不揮発性半導体記憶素子について、図１を用いて説明する。トンネル絶縁層２は、ｐ型の半導体基板１を酸素雰囲気中、８００℃の温度で、５ｎｍの膜厚になる処理時間、熱酸化して形成した。５ｎｍの膜厚のトンネル絶縁層２を形成するための処理時間は、予め測定した処理時間と膜厚との関係に基づいて決定した。
【００８９】
トンネル絶縁層２を形成した後、容量結合型マグネトロンスパッタリング法により、以下の要領で５ｎｍの膜厚の電荷保持層３を形成した。電荷保持層３を構成する超微粒子３ａの材料として５．０ｅＶの仕事関数を有する金属Ｃｏを、母相絶縁体３ｂの材料として１．０ｅＶの仕事関数を有するＳｉＯ２を選択した。スパッタリングのターゲットとしては、直径３インチ（７．６２ｃｍ）のＳｉＯ２ターゲット上に５ｍｍ角のＣｏチップを置いたものを用いた。Ｃｏチップの量としては、ターゲットの垂直投影表面積のうちの２０％をＣｏチップの面積が占める量とした。
【００９０】
成膜に際し、スパッタリング装置の成膜室を５×１０−４Ｐａまで排気し、その後Ａｒガスを導入し、成膜室のガス圧が０．５Ｐａになるようにガス流量を調節した。２００Ｗの高周波（１３．５６ＭＨｚ）電力の入力によりプラズマを発生させた。上記の条件の下で超微粒子３ａがＣｏ、母相絶縁体３ｂがＳｉＯ２からなる膜（以下、Ｃｏ−ＳｉＯ２系電荷保持層という。）を成膜した。このようにして形成したＣｏ−ＳｉＯ２系電荷保持層をＴＥＭ（透過型電子顕微鏡）で観察した結果、アモルファスのＳｉＯ２の中に平均粒子径約２ｎｍのＣｏ結晶の超微粒子がおよそ８×１０１２／ｃｍ２の面密度で分散していることが確認された。
【００９１】
Ｃｏ−ＳｉＯ２系電荷保持層の上にゲート間絶縁層４としてＳｉＯ２膜を形成した後、制御ゲート５としてタングステンナイトライド（Ｗ２Ｎ）およびタングステンをスパッタリング法により積層成膜した。その後、ハードマスクとして用いるＳｉＯ２膜を成膜した。ポジ型のフォトレジストをゲートエッチング用マスクとしてパターニングし、ＳｉＯ２ハードマスクをエッチング後、さらに制御ゲート５であるタングステンおよびタングステンナイトライド、ゲート間絶縁層４、電荷保持層３をドライエッチングした。
【００９２】
その後、Ａｓ（Ｐであってもよい）をイオン注入し、さらにアニール処理を行ってキャリアを活性化してソース領域６およびドレイン領域７を形成した。次に、保護膜を成膜し、保護膜の成膜後にコンタクトホールを形成し、ソース領域６、ドレイン領域７、制御ゲート５に接触するようにＡｌ電極を形成した。
【００９３】
このようにして作成したＣｏ−ＳｉＯ２系電荷保持層を電荷保持層３とするメモリセルは、Ｓｉを超微粒子３ａの材料として用いた各メモリセルと比較して、電荷保持時間が２０年以上と極めて長いことが示された。なお、電荷保持時間は、測定結果を外挿により求めた。
【実施例２】
【００９４】
本実施例２に係る不揮発性半導体記憶素子について、図２を用いて説明する。本実施例２では、半導体基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板（以下、半導体基板２１とする。）を用いた。図２において、半導体基板２１は、基板１ａと、基板１ａ上に設けられた膜厚１００ｎｍの埋め込み酸化膜１ｂと、埋め込み酸化膜１ｂ上に設けられた膜厚５０ｎｍの埋め込みｐ型ＳＯＩ層１ｃとによって構成される。
【００９５】
本実施例２に係る不揮発性半導体記憶素子は、メサ型の構造とすることによって素子間分離がなされ、ホウ素（Ｂ）注入によりゲート制御電圧のしきい値が調整されている。このようにして作成された不揮発性半導体記憶素子のｐ型ＳＯＩ層１ｃの仕事関数は４．９５ｅＶと見積られた。その後、ｐ型ＳＯＩ層１ｃ上にトンネル絶縁層２を形成した。このトンネル絶縁層２は、半導体基板２１を８００℃、酸素雰囲気中で熱酸化して得られたもので、膜厚は３ｎｍである。
【００９６】
その後、超微粒子３ａ１、３ａ２と母相絶縁体３ｂとからなる電荷保持層２３を、容量結合型マグネトロンスパッタリング法により、以下のように厚さ３ｎｍ形成した。超微粒子３ａ１、３ａ２の材料として４．７ｅＶの仕事関数を有する金属Ｒｕ、母相絶縁体３ｂの材料として負の電子親和力を有するＡｌＮを選択した。この場合、ｐ型ＳＯＩ基盤１ｃとＲｕ超微粒子３ａ１、３ａ２との仕事関数差は０．２５ｅＶである。スパッタリングには、高純度Ｒｕおよび高純度ＡｌＮの粉末を１５：８５の体積％の割合で混合したものを焼結させた焼結ターゲットを用いた。
【００９７】
成膜に際し、スパッタリング装置の成膜室を５×１０−４Ｐａまで排気し、その後Ａｒガスを導入し、成膜室のガス圧が０．５Ｐａになるようにガス流量を調節した。２００Ｗの高周波（１３．５６ＭＨｚ）電力の入力によりプラズマを発生させた。上記の条件の下で超微粒子３ａ１、３ａ２がＲｕ、母相絶縁体３ｂがＡｌＮからなる膜（以下、Ｒｕ−ＡｌＮ系電荷保持層という。）を成膜した。
【００９８】
次に、低圧ＣＶＤによって、Ｒｕ−ＡｌＮ系電荷保持層の上にゲート間絶縁層４としてＳｉＯ２膜を形成した。次に、ＳｉＯ２膜からなるゲート間絶縁層４上に、低圧ＣＶＤ法により、多結晶Ｓｉを制御ゲート５として成膜した。その後、ポジ型のフォトレジストをゲートエッチング用マスクとして形成し、制御ゲート５である多結晶Ｓｉ、ゲート間絶縁層４、および、電荷保持層２３をドライエッチングした。
【００９９】
次に、Ａｓイオンを低エネルギーで浅く注入して接合領域６ａ、７ａを形成し、さらに、低圧ＣＶＤによりＳｉＯ２膜を成膜した。このＳｉＯ２膜を異方性エッチングすることにより、サイドウォール８を形成した。その後、Ａｓイオンをやや深く注入しコンタクト領域６ｂ、７ｂを形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理によりキャリアを活性化させて、接合領域６ａ、７ａおよびコンタクト領域６ｂ、７ｂからなるソース領域６、ドレイン領域７の形成した。次に、保護膜を成膜し、ソース領域６、ドレイン領域７、制御ゲート５との電気的接触を得るためのコンタクトホールを形成し、これらのコンタクトホールを介して、ソース領域６、ドレイン領域７、制御ゲート５に接触するようにＡｌ電極を形成した。
【産業上の利用可能性】
【０１００】
本発明に係る不揮発性半導体記憶素子は、従来の素子よりも電荷保持能力を向上させることができると共にトンネル絶縁層の膜厚を薄くすることが可能となり、データの書き込み動作および消去動作の速度の向上、ならびに、素子の微細化および高密度化に資するという効果が有用な不揮発性半導体記憶素子およびその製造方法等の用途にも適用できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態に係る不揮発性半導体記憶素子の断面構造を概念的に示す説明図
【図２】本発明の実施の形態に係る、超微粒子の配列が多層構造を有する不揮発性半導体記憶素子の断面構造を概念的に示す説明図
【図３】超微粒子３ａに電子２７が注入された状況のエネルギーダイヤグラム
【図４】ＭＯＮＯＳメモリを構成するトランジスタの概念的な断面構造の一例を示す図
【図５】Ｓｉ超微粒子を浮遊ゲートとする半導体記憶素子の概念的な断面構造の一例を示す図
【図６】浮遊ゲートとしてＳｉ、ＷおよびＣｏ超微粒子を用いた場合の、各材料の超微粒子に捕獲された電子がＳｉＯ２膜の絶縁層をトンネルする確率を示す図
【符号の説明】
【０１０２】
１、２１  半導体基板
１ａ  基板
１ｂ  埋め込み酸化膜
１ｃ  ＳＯＩ層
２  トンネル絶縁層
３、２３、５３  電荷保持層
３ａ、３ａ１、３ａ２  超微粒子
３ｂ  母相絶縁体
４  ゲート間絶縁層
５  制御ゲート
６  ソース領域
６ａ、７ａ  接合領域
６ｂ、７ｂ  コンタクト領域
７  ドレイン領域
８  サイドウォール
１０、２０  不揮発性半導体記憶素子
３１  価電子帯の上端の準位
３２、３４  フェルミ準位
３３、３８  伝導帯の底の準位
３５  絶縁体の伝導帯の底の準位
３６  トンネル絶縁層のエネルギー障壁の高さ
３７  超微粒子中の電子
４０  ＭＯＮＯＳメモリ
４３ａ１  界面準位
４３ａ２  トラップ準位
５０  半導体記憶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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