(57)【要約】【課題】基板の小型化に伴う、インダクタ機能を有する導体部の損失を低減する。【解決手段】複数の導体層を備えかつ該導体層の一以上の層にインダクタ機能を有する導体（インダクタ導体部）２１を設けた多層基板１で、インダクタ導体部の少なくとも一部の導体厚を当該基板内に設けた他の導体より厚くする。インダクタ導体部の少なくとも一部が、導体層間に設けられた絶縁基材を貫通するか、或いは導体層間に設けられた絶縁基材に埋め込まれかつ該絶縁基材の厚さの２分の１以上の厚さを有する。更に該多層基板に、半導体増幅部とその出力側に設けたインピーダンス整合回路部とを設け、該整合回路部の一部を前記インダクタ導体部により形成したパワーアンプモジュールを開示する。【選択図】図４
2005210044.tif 000002
【特許請求の範囲】
【請求項１】
複数の導体層を備えかつ該導体層のうちの一以上の層にインダクタ機能を有する導体を
設けた多層基板であって、
前記インダクタ機能を有する導体の少なくとも一部の導体厚を、当該基板内の絶縁基材
上に形成した、当該インダクタ機能を有する導体以外の導体より厚くした
ことを特徴とするインダクタ素子内蔵基板。
【請求項２】
前記インダクタ機能を有する導体の少なくとも一部が、前記導体層間に設けられた絶縁
基材を貫通している
ことを特徴とする請求項１に記載のインダクタ素子内蔵基板。
【請求項３】
前記インダクタ機能を有する導体の少なくとも一部が、
前記導体層間に設けられた絶縁基材に埋め込まれ、かつ該絶縁基材を貫通しない範囲で
該絶縁基材の厚さの２分の１以上の厚さを有する
ことを特徴とする請求項１に記載のインダクタ素子内蔵基板。
【請求項４】
半導体増幅部と、該半導体増幅部の出力側に設けたインピーダンス整合回路部とを含み、
前記請求項１から３のいずれか一項に記載の基板を用いたパワーアンプモジュールであっ
て、
前記インピーダンス整合回路部の一部を、前記インダクタ機能を有する導体により形成
した
ことを特徴とするパワーアンプモジュール。
【請求項５】
半導体増幅部と、該半導体増幅部に接続されたバイアス回路部とを含み、前記請求項１
から３のいずれか一項に記載の基板を用いたパワーアンプモジュールであって、
前記バイアス回路部の一部を、前記インダクタ機能を有する導体により形成した
ことを特徴とするパワーアンプモジュール。
【請求項６】
半導体増幅部と、該半導体増幅部の出力側に設けたインピーダンス整合回路部と、該半
導体増幅部に接続されたバイアス回路部とを含み、前記請求項１から３のいずれか一項に
記載の基板を用いたパワーアンプモジュールであって、
前記インピーダンス整合回路部の一部と前記バイアス回路部の一部とを、前記インダク
タ機能を有する導体により形成した
ことを特徴とするパワーアンプモジュール。
【請求項７】
インダクタ機能を有する導体を備えた多層基板を製造する方法であって、
該多層基板のいずれか一の層に導体パターンを形成する工程と、
該導体パターンの少なくとも一部の導体厚をめっきによってさらに厚くし、これにより
前記インダクタ機能を有する導体の少なくとも一部を該基板内の他の導体より厚くする工
程と、
を含むことを特徴とするインダクタ素子内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ素子内蔵基板およびパワーアンプモジュールに係り、特に多層基
板内にインダクタ素子を内蔵させた基板構造に関する。
【背景技術】
【０００２】
近年、携帯電話機をはじめとする通信端末装置の普及により、マイクロ波帯の送信部に
用いられるパワーアンプモジュールの需要が増大している。かかるパワーアンプモジュー
ルは、例えば携帯電話機においてアンテナの前段に配置され、ドライバアンプから出力さ
れた信号を増幅してアンテナヘ伝える機能を奏するもので、一般に３段の増幅回路、出力
整合部および２次高調波対策部等を備えている。
【０００３】
増幅回路の各段は、ＦＥＴ等で構成された半導体増幅素子、整合回路、ドレインバイア
ス回路、並びにゲートバイアス回路等を含み、１つの回路ブロックを形成する。一方、出
力整合部は、パワーアンプモジュールに使用される周波数帯（例えば８８０〜９１５ＭＨ
ｚ）において、増幅する対象となる周波数帯（基本波）で、インピーダンス整合をとるた
めの回路である。また、２次高調波対策部は、基本波以外の周波数が出力に伝送されると
通信端末装置としての特性劣化の原因となることから、２次高調波成分の出力への伝送を
防ぐ役割を果たす。
【０００４】
このような回路構成を持つパワーアンプモジュールを実現するにあたっては、例えば積
層型の誘電体基板を使用し、該基板の各層に、整合回路、２次高調波対策回路、ＦＥＴの
バイアス回路の一部（抵抗、キャパシタ）およびバイアス回路の（λ／４）パターン等を
分配して形成する。また、他の抵抗またはキャパシタの一部は、面実装タイプのものを用
い基板上に実装する。またインダクタ素子は、基板の層に導体パターンとして形成される。
ＦＥＴ等の半導体増幅素子は、ベアチップの形態で基板上に直接実装されるか、あるいは
樹脂モールドによるパッケージング形態で基板上に実装される。
【０００５】
尚、このようなパワーアンプモジュールまたはインダクタ素子を備えた基板構造を開示
するものとして下記特許文献がある。
【０００６】
【特許文献１】特開平８−１７２１６１号公報
【特許文献２】特開２００２−１４１７５７号公報
【０００７】
ところで、通信端末装置、特に携帯電話機は近年急速に小型化されつつあり、その一構
成部品であるパワーアンプモジュールにも小型化が強く求められている。
【０００８】
ところが、パワーアンプモジュールを小型化するには、必然的に基板内に内蔵されてい
る素子・導体線路幅を小さくする必要があり、これに伴い各素子における損失が増大する
という問題が生じる。特に、基板内のインダクタ素子における損失は、パワーアンプモジ
ュールの効率を低下させ、出力電力の大きい出力整合部での損失は、パワーアンプモジュ
ールの特性劣化の大きな原因となる。
【０００９】
一方、このような損失を防ぐため、基板内の各素子を形成する導体パターンの厚さを単
純に厚くすることも考えられる。ところが、導体厚を大きくすると、基板内に占める導体
の量が増えるから、基板重量の増加を招く難がある。また、基板材料を積層しモジュール
を製造する過程で、基板にそりや変形が生じやすくなり、製品歩留りを低下させるおそれ
もある。
【００１０】
他方、前記特許文献１に記載の発明は、インダクタ素子の低損失化を目的とするもので
ある。しかしながら、同文献には、寄生容量を低減させる手段は開示されているものの、
インダクタ素子の抵抗を低減させる具体的な手段は示されていない。また、前記特許文献
２に記載の発明は、パワーアンプモジュールの小型化を図るものではあるが、主として基
板の構成材料面からその目的を達成しようとするものである。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって本発明が解決しようとする課題は、基板あるいはモジュールの小型化に伴い
インダクタ機能を有する導体部の損失が増大することであり、本発明の目的はかかる損失
を低減する点にある。
【課題を解決するための手段】
【００１２】
前記課題を解決するため、本発明（請求項１）に係るインダクタ素子内蔵基板は、複数
の導体層を備えかつ該導体層のうちの一以上の層にインダクタ機能を有する導体を設けた
多層基板であって、前記インダクタ機能を有する導体の少なくとも一部の導体厚を、当該
基板内の絶縁基材上に形成した、当該インダクタ機能を有する導体以外の導体より厚くし
たものである。
【００１３】
本発明では、基板内の導体厚を一律に厚くするのではなく、インダクタ機能を有する導
体（以下、インダクタ導体部と称する）についてのみその導体厚を厚くする。これにより、
基板重量の増加を極力抑え、かつ製造工程における基板の変形やそりの発生を回避しつつ、
インダクタ導体部における損失を低減させることが可能となる。
【００１４】
インダクタ導体部の導体厚を厚くする具体的な構成としては、例えば、当該インダクタ
導体部の少なくとも一部が、前記導体層間に設けられた絶縁基材を貫通しているようにす
る（請求項２）。また、インダクタ導体部の少なくとも一部が、前記導体層間に設けられ
た絶縁基材に埋め込まれ、かつ該絶縁基材を貫通しない範囲で該絶縁基材の厚さの２分の
１以上の厚さを有するようにしても良い（請求項３）。このようにインダクタ導体部の厚
さを厚くすることによって、損失を低減することが出来る。
【００１５】
さらに、本発明に係る第一のパワーアンプモジュール（請求項４）は、半導体増幅部と、
該半導体増幅部の出力側に設けたインピーダンス整合回路部とを含み、前記インダクタ素
子内蔵基板（請求項１から３のいずれかに記載の基板）を用いたパワーアンプモジュール
であって、前記インピーダンス整合回路部の一部を、前記インダクタ導体部（インダクタ
機能を有する導体）により形成したものである。
【００１６】
また、本発明に係る第二のパワーアンプモジュール（請求項５）は、半導体増幅部と、
該半導体増幅部に接続されたバイアス回路部とを含み、前記インダクタ素子内蔵基板を用
いたパワーアンプモジュールであって、前記バイアス回路部の一部を、前記インダクタ導
体部（インダクタ機能を有する導体）により形成したものである。
【００１７】
さらに、本発明に係る第三のパワーアンプモジュール（請求項６）は、半導体増幅部と、
該半導体増幅部の出力側に設けたインピーダンス整合回路部と、該半導体増幅部に接続さ
れたバイアス回路部とを含み、前記インダクタ素子内蔵基板を用いたパワーアンプモジュ
ールであって、前記インピーダンス整合回路部の一部と前記バイアス回路部の一部とを、
前記インダクタ導体部（インダクタ機能を有する導体）により形成したものである。
【００１８】
パワーアンプモジュールを小型化する場合、基板内に配したインダクタ素子における損
失がパワーアンプモジュールの効率を低下させ、特に出力電力の大きい出力整合部での損
失は、パワーアンプモジュールの特性劣化の大きな原因となることは既に述べたとおりで
ある。上記本発明の第一から第三のパワーアンプモジュールでは、インピーダンス整合回
路部の一部およびバイアス回路の一部のうちのいずれか一方または双方を前記インダクタ
導体、すなわち導体厚を厚くした導体により形成することで、当該導体部での損失を低減
し、パワーアンプモジュールの特性劣化を防ぐ。
【００１９】
また、本発明に係るインダクタ素子内蔵基板の製造方法は、インダクタ機能を有する導
体を備えた多層基板を製造する方法であって、該多層基板のいずれか一の層に導体パター
ンを形成する工程と、該導体パターンの少なくとも一部の導体厚をめっきによってさらに
厚くし、これにより前記インダクタ機能を有する導体の少なくとも一部を該基板内の他の
導体より厚くする工程とを含む（請求項７）。
【発明の効果】
【００２０】
本発明によれば、基板重量の増加を極力抑え、かつ製造工程における基板の変形やそり
の発生を回避しつつ、インダクタ機能を有する導体における損失を低減させることが可能
となる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面に基づいて本発明の実施の形態を説明する。
【００２２】
〔第一実施形態〕
図１は通信端末装置の一つである携帯電話機の高周波部の一構成例を、図２は該高周波
部に含まれる電力増幅部を、図３は該電力増幅部に含まれるパワーアンプモジュールをそ
れぞれ示すものである。
【００２３】
図１に示すように高周波部ＲＦ（ＲＦ部）は、電力増幅器ＰＷＡとミキサＭ１を送信側
に、増幅器ＬＮＡとミキサＭ２を受信側にそれぞれ備え、さらにアンテナＡＮＴ、スイッ
チＳＷ１、分配器ＤＩＳおよび中間周波部ＩＦ（ＩＦ部）を備えている。
【００２４】
電力増幅部ＰＷＡは、ＲＦ部の送信側においてアンテナＡＮＴの前段に配置され、増幅
された信号を、スイッチＳＷ１を介してアンテナＡＮＴヘ伝える。電力増幅部ＰＷＡの前
段には、ミキサＭ１が設けられており、変調器（図示せず）から供給される信号と、分配
器ＤＩＳから供給される信号とを、ミキサＭ１でミキシングし、ミキサＭ１の出力を電力
増幅部ＰＷＡに供給するようになっている。
【００２５】
一方、アンテナＡＮＴで受信され、スイッチＳＷ１の切替えによって受信部に導かれた
信号は、増幅器ＬＮＡで増幅され、ノイズ除去された特定の周波数成分が抽出される。増
幅器ＬＮＡから出力された受信信号は、ミキサＭ２において分配器ＤＩＳから供給される
信号とミキシングされる。ミキサＭ２の出力は、ＩＦ部に供給され、さらにベースバンド
部ＢＳＢに送られる。
【００２６】
電力増幅部ＰＷＡにおいて使用される周波数帯は、例えば８８０〜９１５ＭＨｚまたは
１７１０〜１７８５ＭＨｚであり、電力増幅部ＰＷＡに要求される出力は、例えば３５ｄ
Ｂｍまたは３２ｄＢｍである。
【００２７】
電力増幅部ＰＷＡは、図２に示すように、パワーアンプモジュール１００の前段にバン
ドパスフィルタ（ＢＰＦ）１１０を備え、後段に電力検出部１２０とローパスフィルタ（Ｌ
ＰＦ）１３０を順次接続してある。電力制御部１４０は、電力検出部１２０から供給され
る電力検出信号に基づいてパワーアンプモジュール１００から出力される送信信号の電力
を制御する。尚、本実施形態では、１系の電力増幅部ＰＷＡを有する回路構成を示してあ
るが、例えばＧＳＭ／ＤＣＳデュアルバンド対応の電力増幅部も知られており、そのよう
な電力増幅部に対しても本発明は適用することが可能である。
【００２８】
電力増幅部ＰＷＡに含まれるパワーアンプモジュール１００は、図３に示すように、半
導体素子を３段接続してなる半導体回路部Ｑ１と、その前段に接続された入力整合回路部
ＩＭ１と、後段に接続された出力整合回路部ＯＭ１と、バイアス回路部ＢＣ１とを備えて
いる。また、同図において、端子Ｖapcは出力制御用に設けられた端子で、パワーアンプ
モジュール１００の出力は、端子Ｖapcに印加される電圧レベルにより制御される。また、
該端子Ｖapcに印加される電圧は、前記図２に示した電力検出部１２０により得られた信
号が、電力制御部１４０に帰還されることにより得られ、電力制御部１４０からの出力で
あるＶapc信号により、パワーアンプモジュールの出力が常に一定となるように動作する。
【００２９】
半導体回路部Ｑ１は、入力端子Ｐinから入力された信号を増幅する役割を担う。また、
入力整合回路ＩＭ１は、入力端子Ｐinでのインピーダンス（５０Ω）を半導体回路部Ｑ１
の入力インピーダンスに整合させ、入力端子Ｐinから入力された信号をインピーダンス未
整合による損失が生じることなく半導体回路部Ｑ１の入力へ伝送する役割を果たす。
【００３０】
一方、出力整合回路部ＯＭ１は、半導体回路部Ｑ１の出力インピーダンスを出力端子Ｐ
outで見たインピーダンス（５０Ω）に整合させ、半導体回路部Ｑ１から出力された信号
をインピーダンス未整合による損失が生じることがないように出力端子Ｐoutへ伝送する
役割を担う。また、バイアス回路部ＢＣ１は、半導体回路部Ｑ１の半導体素子を増幅素子
として動作させる。
【００３１】
入力整合回路部ＩＭ１は、具体的には、インダクタ素子Ｌ１とキャパシタ素子Ｃ１がＬ
型に接続された回路で構成することができ、さらにキャパシタ素子Ｃ２を備える。
【００３２】
他方、出力整合回路部ＯＭ１は、初段としてインダクタ素子Ｌ２とキャパシタ素子Ｃ３
とのＬ型回路を、２段目としてインダクタ素子Ｌ３とキャパシタ素子Ｃ４とのＬ型回路を、
さらに３段目としてインダクタ素子Ｌ４とキャパシタ素子Ｃ５とのＬ型回路をそれぞれ備
えている。出力整合回路ＯＭ１の入力端には、キャパシタ素子Ｃ１１を接続し、出力端に
はキャパシタ素子Ｃ６を接続してある。
【００３３】
バイアス回路部ＢＣ１のインダクタ素子Ｌ５〜Ｌ８は、半導体回路部Ｑ１で増幅された
信号をＶdd端子へ漏洩させないよう、理想的にはインピーダンスを無限大にすることが求
められる。したがって、これらインダクタ素子Ｌ５〜Ｌ８は、通常、（λ／４）長パター
ンまたは（λ／４）長パターンに相当するインピーダンスを持つインダクタ素子により構
成する。また、数層の配線層に亘ってコイル状に形成した導体パターンにより該インダク
タ素子Ｌ５〜Ｌ８を構成することも可能である。インダクタ素子Ｌ５〜Ｌ８のそれぞれに
は、接地キャパシタ素子Ｃ７〜Ｃ９を接続する。
【００３４】
図４は、図３に示したパワーアンプモジュール１００として使用可能な第一の実施形態
に係るパワーアンプモジュールを示す断面図である。尚、同図においては、基板内および
基板表面に設けられる配線パターンや層間接続構造、実装部品等の詳細は省略している。
また、図５から図１３は、図４に示したパワーアンプモジュールの各配線層を示すもので
ある。
【００３５】
本実施形態に係るパワーアンプモジュールは、８層の導体層とこれら導体層の間に設け
た絶縁層１１〜１７とを有する多層基板１の表面にＭＭＩＣ（Microwave Monolithic IC）
２を搭載し、前記入力整合回路部ＩＭ１、出力整合回路部ＯＭ１およびバイアス回路部Ｂ
Ｃ１を構成する各素子を基板１の表面または内部に設けてなる。また、基板の裏面にはグ
ランドパターン３を形成し、ＭＭＩＣ２の下部には、基板を貫通してグランドパターン３
に接続するサーマルビア４を設けてある。尚、基板（導体層）の積層数や、各配線パター
ンの配置等は、様々に変更可能であり、図示の例に限定されない。
【００３６】
多層基板１は、上方（基板表面）から見て順に、第１の絶縁層１１、第２の絶縁層１２、
第３の絶縁層１３、第４の絶縁層１４、第５の絶縁層１５、第６の絶縁層１６および第７
の絶縁層１７を積層した構造を有し、これら絶縁層の表面あるいは裏面に導体パターンを
有する。多層基板１を形成するには、例えばコア基板１４の両面に絶縁体シート（例えば
樹脂付き銅箔）を加圧および加熱しながら順次積層することにより行うことが可能である。
【００３７】
尚、以下の説明においては、第１から第４の絶縁層１１〜１４の各上面を、それぞれ第
１層、第２層、第３層、第４層と称し、第４から第７の絶縁層１４〜１７の各下面を、そ
れぞれ第５層、第６層、第７層、第８層と称する。つまり、多層基板１の上面（表面）は
第１層であり、多層基板１の下面（裏面）は第８層である。尚、図５から図１２はいずれ
も基板上面（ＭＭＩＣ搭載面）側から各層を見た構成を示し、図１３は多層基板の裏面側
から第８層を見た構成を示している（図１０から図１２はそれぞれ第４から第６の絶縁層
１４〜１６を透視した形で第５から第７の各層を示している。後述する第二実施形態の図
１５から図２２についても同様）。
【００３８】
各絶縁層１１〜１７を構成する材料としては、樹脂材料のみを使用することも可能であ
るが、樹脂材料にさらに無機材料を添加した複合材料によって各絶縁層を形成することも
出来る。例えば、ポリビニルベンジルエーテル化合物とセラミック誘電体粉末とを含む複
合材料を使用することが出来る。
【００３９】
絶縁層１１〜１７を形成する樹脂材料としては、ポリビニルベンジルエーテル化合物の
ほかにも、例えばエポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエス
テル樹脂、ポリイミド樹脂、シアネート樹脂、ポリブタジエン樹脂等の熱硬化性樹脂を使
用することが可能である。
【００４０】
一方、樹脂材料に混合する添加材料としては、例えば、ＢａＯ-ＴｉＯ2-Ｎ
ｄ2Ｏ3系、ＢａＯ-ＴｉＯ2-ＳｎＯ2系、Ｂ
ａＯ-ＴｉＯ2-Ｓｍ2Ｏ3系、ＰｂＯ-ＢａＯ-Ｎｄ
2Ｏ3-ＴｉＯ2系、ＢａＴｉＯ3系、ＰｂＴ
ｉＯ3系、ＳｒＴｉＯ3系、ＣａＴｉＯ3系、（Ｂａ，Ｓ
ｒ）ＴｉＯ3系、Ｂａ（Ｔｉ，Ｚｒ）Ｏ3系、ＢａＴｉＯ3-
ＳｉＯ2系、ＳｒＺｒＯ3系、ＢｉＴｉＯ4系、（Ｂｉ
2Ｏ3，ＰｂＯ）-ＢａＯ-ＴｉＯ2系、Ｌａ2
Ｔｉ2Ｏ7系、Ｎｄ2ＴｉＯ7系、（Ｌｉ，Ｓ
ｍ）ＴｉＯ3系、ＭｇＴｉＯ3系、Ｍｇ2Ｏ4
系、Ａｌ2Ｏ3系、ＴｉＯ2系、ＢａＯ-ＳｉＯ
2系、ＰｂＯ-ＣａＯ系、ＢａＷＯ4系、ＣａＷＯ4系、
Ｂａ（Ｍｇ，Ｎｂ）Ｏ3系、Ｂａ（Ｍｇ，Ｔａ）Ｏ3系、ＢＡ（Ｃ
ｏ，Ｍｇ，Ｎｂ）Ｏ3系、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ3系、Ｓｒ
（Ｍｇ，Ｎｂ）Ｏ3系、Ｂａ（Ｚｎ，Ｔａ）Ｏ3系、Ｂａ（Ｚｎ，
Ｎｂ）Ｏ3系、Ｓｒ（Ｚｎ，Ｎｂ）Ｏ3系、Ｂａ（Ｍｇ，Ｗ）Ｏ4
系、Ｂａ（Ｇａ，Ｔａ）Ｏ3系、ＺｎＴｉＯ3系、ＺｒＴｉＯ
4系、（Ｚｒ，Ｓｎ）ＴｉＯ4系等の誘電体材料を使用することが
出来る。これらの材料を加えることにより、基板内に形成するコンデンサの容量を高める
ことが出来る。
【００４１】
また、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｍｎ−Ｍｇ−Ｚｎ系フェラ
イト、Ｎｉ−Ｃｕ−Ｚｎ系フェライトおよびＢａ系フェライト等の酸化物、さらにＦｅ
2Ｏ3、Ｆｅ3Ｏ4等の酸化鉄などの磁性材料
を加えることも可能である。
【００４２】
これら添加材料（前記誘電体材料・磁性材料）は、単独でも２種類以上混合して添加し
ても良い。
【００４３】
ＭＭＩＣ２は、前記図３の回路構成において、半導体素子の３段構成でなる半導体回路
部Ｑ１を含む半導体回路部品である。ＭＭＩＣ２の電極は、ワイヤーボンディング等によ
って多層基板上に形成された導体パターン（図示せず）に接続し、信頼性確保のため、封
止用樹脂により封止した状態で基板表面に実装する。
【００４４】
サーマルビア４は、ＭＭＩＣ２の搭載領域内に適当な間隔を隔てて複数本設け、前記第
１から第７の絶縁層１１〜１７の層間を連続して貫通するように形成する。サーマルビア
の内部には、例えばＡｇペースト等の導電性ペーストを充填するが、熱伝導性に優れてい
るものであれば、非導電性の材料を充填しても構わない。
【００４５】
第１から第７の絶縁層１１〜１７には、図３の回路図に含まれる回路部品のうち、ＭＭ
ＩＣ２に含まれる半導体素子を除いたチップ部品を搭載し、かつ、チップ部品を必要な回
路構成となるように接続する。回路部品の配置については、特に限定はないが、採用し得
る一例を後に図６から図１３を参照して説明する。
【００４６】
本実施形態に係るパワーアンプモジュールでは、図４に示すように、インダクタ導体部
（インダクタ機能を有する導体線路）２１として、多層基板１の第１層１１に形成した導
体パターン２２と第２層１２に形成した導体パターン２３と、さらに第１の絶縁層１１を
貫通してこれら第１層および第２層に形成した導体２２，２３同士を電気的に接続する肉
厚の導体２４（以下、ポストビアと称する）とを備えている。これら第１層に形成した導
体パターン２２、第２層に形成した導体パターン２３、並びに第１層および第２層に形成
した両導体パターンを接続するポストビア２４は、いずれも同一の平面形状を有し、これ
らの導体２２〜２４が一体となって図３のインダクタ素子Ｌ２〜Ｌ４を形成する。インダ
クタ導体部２１の具体的な形成方法は、後に述べる。
【００４７】
図５は、パワーアンプモジュールの上面図であり、図６から図１３は、それぞれ第１層
から第８層を示す平面図である。これらの図を参照して、第１層（第１の絶縁層１１の表
面（上面））には、図３のバイアス回路ＢＣ１を構成する回路素子の一部と、インピーダ
ンス整合回路ＩＭ１，ＯＭ１を構成する回路素子とを搭載する。具体的には、キャパシタ
素子Ｃ１，Ｃ２，Ｃ５〜Ｃ１０および導体パターン等である。
【００４８】
これらの回路部品のうち、キャパシタ素子Ｃ１，Ｃ２，Ｃ５〜Ｃ１０はチップ部品で構
成し、第１層に予め形成された導体パターンに対して、はんだ付け等の手段により取り付
ける。また、インダクタ素子Ｌ１〜Ｌ４，Ｌ６，Ｌ９は、第１層（図６）に形成されたス
トリップ線路によって構成することが出来る。さらに第１層には、キャパシタ素子Ｃ１１
を形成するための電極Ｃ１１ａ，Ｃ１１ｂと、キャパシタ素子Ｃ３，Ｃ４を形成するため
の電極Ｃ３ａ，Ｃ４ａを形成する。
【００４９】
第２層（図７）には、インダクタ素子Ｌ２〜Ｌ４を形成する。これらのインダクタ素子
Ｌ２〜Ｌ４を構成する導体パターンは、前に述べたように該導体パターンと同一の平面形
状のポストビアによって、前記第１層に形成したインダクタ素子Ｌ２〜Ｌ４用の導体パタ
ーンと一体化してある。
【００５０】
第３層（図８）には、電極Ｃ１１ｃ、電極Ｃ３ｂ，Ｃ４ｂ、並びにグランドパターンＧ
ＮＤ１を形成してある。電極Ｃ１１ｃおよび電極Ｃ３ｂ，Ｃ４ｂは、それぞれ前記第１層
に形成した電極Ｃ１１ａ，Ｃ１１ｂおよび電極Ｃ３ａ，Ｃ４ａと対向して、キャパシタ素
子Ｃ１１およびキャパシタ素子Ｃ３，Ｃ４をそれぞれ構成する。また、電極Ｃ１１ｃおよ
び電極Ｃ３ｂ，Ｃ４ｂは、それぞれグランド端子ＧＮＤに接続されている。
【００５１】
第４層（図９）には、電極Ｃ１１ｄおよび電極Ｃ３ｃ，Ｃ４ｃを形成する。これらの電
極Ｃ１１ｄ，Ｃ３ｃ，Ｃ４ｃは、それぞれ電極Ｃ１１ｃおよび電極Ｃ３ｂ，Ｃ４ｂと対向
する。
【００５２】
第５層（図１０）には、グランドパターンＧＮＤ２を形成する。この導体パターンＧＮ
Ｄ２は、前記電極Ｃ１１ｄおよび電極Ｃ３ｃ，Ｃ４ｃと対向する電極Ｃ１１ｅ，Ｃ３ｄ，
Ｃ４ｄを含んでいる。
【００５３】
したがって、電極Ｃ１１ａ，Ｃ１１ｂと電極Ｃ１１ｃとが対向し、電極Ｃ１１ｃと電極
Ｃ１１ｄとが対向し、さらに電極Ｃ１１ｄと電極Ｃ１１ｅとが対向することによって、キ
ャパシタ素子Ｃ１１（図３参照）が形成される。また、電極Ｃ３ａと電極Ｃ３ｂとが対向
し、電極Ｃ３ｂと電極Ｃ３ｃとが対向し、電極Ｃ３ｃと電極Ｃ３ｄとが対向することによ
って、キャパシタ素子Ｃ３が形成される。さらに、電極Ｃ４ａと電極Ｃ４ｂとが対向し、
電極Ｃ４ｂと電極Ｃ４ｃとが対向し、電極Ｃ４ｃと電極Ｃ４ｄとが対向することによって、
キャパシタ素子Ｃ４が形成される。
【００５４】
第６層（図１１）は、前記パワーアンプモジュールを構成する回路導体パターンを有さ
ず、第７層（図１２）にバイアス回路ＢＣ１（図３参照）中のインダクタ素子Ｌ５，Ｌ７
およびＬ８を構成するストリップ線路を形成してある。そして、多層基板の底面である第
８層（図１３）には、その大部分を覆うようにグランドパターンＧＮＤ３を形成してある。
さらに多層基板１には、信号入力用端子Ｐin、信号出力用端子Ｐout、グランド端子ＧＮＤ
および第１〜第５の電源端子Ｖgg，Ｖdd等を、側面電極の形態で設けてある。
【００５５】
〔第二実施形態〕
図１４は、本発明の第二の実施形態に係るパワーアンプモジュールを示すものであり、
図１５から図２２は、第二実施形態のパワーアンプモジュールについて、前記図６から図
１３と同様にパワーアンプモジュールを構成する多層基板の構成を最上層（第１層）から
最下層（第８層）まで順に示すものである。これらの図においては、前記第一実施形態と
同一又は相当部分については同一の符号を付して重複した説明を省略し、以下、第二実施
形態に特有の点についてのみ説明する。
【００５６】
前記第一実施形態では、出力整合回路部ＯＭ１のインダクタ素子Ｌ４をミアンダパター
ン形状を有するように構成したが、第二実施形態に係るパワーアンプモジュールは、イン
ダクタ素子Ｌ４を、ヘリカルパターン形状を有する導体により形成したものである。
【００５７】
すなわち、図１６から図１８に示すように、第２層から第４層の各層に亘ってヘリカル
状の導体パターンを形成するため、これら各層に平面略コの字形状を有する導体パターン
を形成し、これら各層の導体パターン同士をビアホールにより接続してインダクタ素子Ｌ
４を形成する。
【００５８】
ここで、本実施形態では、これら第２から第４の各層に形成したインダクタ素子Ｌ４用
の導体パターン３１は、図１４に示すように、第２から第４の各層に形成した導体パター
ン３３の上に該導体パターン３３と同一の平面形状を有するポストビア３４を形成するこ
とによって基板内の他の導体パターンより導体厚を厚くし、かつ隣接する（上部の）絶縁
層１１〜１３にそれぞれ埋め込まれるように配設してある。前記第一実施形態と同様に該
導体の抵抗を小さくし、インダクタ素子Ｌ４における損失を低減するためである。
【００５９】
かかるインダクタ導体部（導体パターンおよびポストビア）は、損失を低減させる観点
からは出来るだけ厚い方が良く、少なくとも絶縁層の厚さの２分の１の厚さを有すること
が望ましい。
【００６０】
インダクタ導体部２１，３１の厚さは、具体的には、第二実施形態のモジュールで例え
ば４２μｍ、前記第一実施形態で例えば６４μｍとすることが出来る。尚、この場合、い
ずれの実施形態においても、絶縁層の厚さ（上下層の導体パターン間の距離、すなわち下
層の導体パターンの上面と、上層の導体パターンの下面との間の距離）は４０μｍであり、
基板内の他の導体パターンの厚さは１２μｍである。
【００６１】
インダクタ素子Ｌ２〜Ｌ４の導体厚をこのような値とした場合、第一および第二実施形
態のいずれによっても、出力整合回路部ＯＭ１の損失を０．１ｄＢ改善することができ、
その結果、パワーアンプモジュールの効率を１％改善することが出来た。このように本実
施形態によれば、従来に較べ高効率のパワーアンプモジュールを実現することが出来る。
【００６２】
〔第三実施形態〕
図２３は、本発明の第三の実施形態に係るパワーアンプモジュールを示すものであり、
図２４および図２５は、該第三実施形態のパワーアンプモジュールについて、前記図１１
および図１２と同様に、パワーアンプモジュールを構成する多層基板の第６層と第７層と
を示すものである。これらの図においては、前記第一実施形態と同一又は相当部分につい
ては同一の符号を付して重複した説明を省略し、以下、第三実施形態に特有の点について
のみ説明する。
【００６３】
第三の実施形態に係るパワーアンプモジュールは、図２３に示すように、図３に示した
バイアス回路部ＢＣ１に含まれるインダクタ素子Ｌ５およびＬ７を、前記第一実施形態の
インダクタ導体部２１と同様の絶縁層を貫通するインダクタ導体部７１，８１によってそ
れぞれ形成したものである。
【００６４】
すなわち、本実施形態に係るパワーアンプモジュールでは、インダクタ導体部（インダ
クタ機能を有する導体線路）７１として、多層基板１の第６層に形成した導体パターン７
２と第７層に形成した導体パターン７３と、さらに第６の絶縁層１６を貫通してこれら第
６層および第７層に形成した導体７２，７３同士を電気的に接続する肉厚の導体７４（ポ
ストビア）とを備えている。
【００６５】
また同様に、インダクタ導体部８１として、多層基板１の第６層に形成した導体パター
ン８２と第７層に形成した導体パターン８３と、さらに第６の絶縁層１６を貫通してこれ
ら第６層および第７層に形成した導体８２，８３同士を電気的に接続する肉厚の導体８４
（ポストビア）とを備えている。
【００６６】
また、これら第６層に形成した導体パターン７２，８２、第７層に形成した導体パター
ン７３，８３、並びに第６層および第７層に形成した両導体パターンを接続するポストビ
ア７４，８４は、いずれも同一の平面形状を有し、これらの導体７２〜７４並びに８２〜
８４が一体となって図３のインダクタ素子Ｌ５およびＬ７を形成する。
【００６７】
尚、図２４は第６層を示し、図２５は第７層を示しており、これら各図にインダクタ素
子Ｌ５およびＬ７の線路パターンが表れている。インダクタ導体部７１，８１の具体的な
形成方法は、前記第一実施形態に係るインダクタ導体部２１と同様であり、後に述べる。
【００６８】
本実施形態によれば、前記第一実施形態と同様にインダクタ導体の抵抗を小さくし、イ
ンダクタ素子Ｌ５，Ｌ７における損失を低減することが出来る。特に、半導体回路部Ｑ１
に直流電流が供給されるとき、インダクタ素子Ｌ５，Ｌ７には直流電流が流れる。また、
インダクタ素子Ｌ５，Ｌ７は、Ｖｄｄ端子等に高周波信号が漏れないようにλ／４長の長
さを有し、インダクタ素子Ｌ５，Ｌ７の直流抵抗値は数十から百数十ｍΩとなるから、直
流電流が流れると大きな損失を生じることとなる。したがって、この損失を低減するメリ
ットは大きい。
【００６９】
より具体的には、インダクタ素子を形成する線路長をｌ、線路幅をｗ、線路の肉厚をｔ、
比抵抗値をρとすると、直流抵抗値ｒは、ｒ＝ρ・ｌ／ｗ／ｔで与えられる。
【００７０】
一方、インダクタ導体部７１，８１（インダクタ素子Ｌ５，Ｌ７）の厚さは、前記第一
実施形態のインダクタ導体部２１と同様に、例えば６４μｍとすることが可能である。本
実施形態に基づいてインダクタ素子Ｌ５，Ｌ７の導体厚をかかる値とした場合、インダク
タの線路厚ｔが約５倍となり（従来１２μｍ）、線路の抵抗値を約５分の１に低下させる
ことが出来る。
【００７１】
このようなバイアス回路部ＢＣ１での損失低減によりパワーアンプモジュールの効率を
２％改善することが可能であり、本実施形態のように前記第一実施形態のインダクタ導体
部２１との組み合わせによって合計３％の効率改善を図ることが出来る。
【００７２】
このように本実施形態によれば、従来に較べ高効率のパワーアンプモジュールを実現す
ることが出来る。尚、本発明においては、バイアス回路部ＢＣ１のインダクタ素子Ｌ５，
Ｌ７のみを本実施形態のように肉厚とすること（出力整合回路部ＯＭ１のインダクタ素子
Ｌ２〜Ｌ４の導体厚は従来通り）も可能で、このようなパワーアンプモジュールも本発明
の範囲に含まれる。
【００７３】
さらに、前記インダクタ素子Ｌ５，Ｌ７は、図１４（第二実施形態）に示すインダクタ
導体３１と同様の肉厚の導体パターン（絶縁層を貫通することなく埋め込まれた導体パタ
ーン）によって形成しても良い。すなわち、第６層に形成した導体パターン７２の上に該
導体パターンと同一の平面形状を有するポストビア（肉厚導体）を形成することによって
当該導体パターンの厚さを厚くするのである。
【００７４】
このような構成によれば、当該インダクタ素子を形成した層（この場合、第６層）の次
に積層する層（この場合、第７層）に他の導体パターンや素子を重ねて配置することが可
能となるから、設計の自由度を高め、隣接する配線層を有効に利用して実装密度を向上さ
せることが出来る。尚、インダクタ素子Ｌ５，Ｌ７を形成する層は、他の層に形成するこ
とも可能で（他の素子も同様）、実施形態の層位置に限定されるものではない。
【００７５】
〔インダクタ導体部の形成方法〕
本発明の特徴であるインダクタ導体部（ポストビア）は、例えば次のような方法により
形成することが可能である。
【００７６】
図２６に示すように、まず、絶縁層５１の表面の導体パターン５２，５３を形成し（同
図（ａ））、その上に無電解めっきにより薄い導電体層５４を全面に形成する（同図（ｂ））。
そして、導電体層５４の上にめっきレジスト５５を塗布または圧着し、マスクを被せて露
光・現像を行うことによりポストビアを形成すべき部分５６のめっきレジストを除去する
（同図（ｃ））。その後、電解めっきによりインダクタ素子形成用の導体パターン５３の
上に導体金属を析出させ、ポストビア５７を立ち上げる（同図（ｄ））。所定厚のポスト
ビア５７を形成した後、めっきレジスト５５を剥離し（同図（ｅ））、導電体層５４をエ
ッチングにより除去する（同図（ｆ））。これにより導体厚の大きな導体パターン５８を
形成することが出来る。
【００７７】
そして、図２７に示すように、樹脂を塗布または樹脂付き銅箔を圧着して絶縁層６１を
積層し（同図（ｇ））、該絶縁層６１の上面を研磨して平滑にした後、上層の導体パター
ン６２，６３を形成する（同図（ｈ））。さらに、これらの工程（図２６（ｂ）〜（ｈ））
を繰り返せば、前記第二実施形態（図１４）のインダクタ導体部３１を形成することが出
来る。
【００７８】
一方、前記第一および第三の実施形態のインダクタ導体部は、図２８に示すように、前
記図２７（ｇ）で上層の他の導体パターン６２を形成した後（図２８（ｈ１））、レジス
ト６５を塗布または圧着し、露光・現像工程を経てポストビアを形成すべき部分６６のレ
ジストを除去する（同図（ｉ））。そして、絶縁層６１を例えばサンドブラスト等により
除去してポストビア５７を露出させ（同図（ｊ））、該ポストビア５７から金属をさらに
めっき成長させて絶縁層６１の上層まで突出させる（同図（ｋ））。これにより、絶縁層
６１を貫通した前記第一および第三の実施形態（図４，図２３）に係るインダクタ導体部
２１，７１，８１を形成することが出来る。
【００７９】
以上、本発明の実施の形態について図面に基づいて説明したが、本発明はこれに限定さ
れるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができること
は当業者に明らかである。
【００８０】
例えば、前記インダクタ導体部は、第一実施形態では第１の絶縁層を貫通するように（第
１層と第２層に亘って）形成し、また第二実施形態では第２層から第４層に亘って形成し
たが、インダクタ導体部を形成する層は、これら以外の層とすることも可能である。また、
インダクタ導体部の形状は、ミアンダパターンやヘリカルパターンのほかにも、例えばＳ
字パターンその他の形状とすることも出来る。また、多層基板の積層数や各配線パターン、
実装部品の搭載位置等は、図示の例のほか様々に変更可能であることは既に述べたとおり
である。さらに、本発明のインダクタ素子内蔵基板およびパワーアンプモジュールは、携
帯電話機のＲＦ部に使用して好適なものであるが、これに限定されるものではなく、ＰＨ
Ｓや通信機能を備えたＰＤＡ、無線ＬＡＮカードその他、各種の通信機能を有する電子機
器に適用することが出来る。
【図面の簡単な説明】
【００８１】
【図１】携帯電話機のＲＦ部の一例を示すブロック図である。
【図２】図１のＲＦ部に含まれる電力増幅部の構成例を示すブロック図である。
【図３】図２の電力増幅部に含まれるパワーアンプモジュールの構成例を示す回路図である。
【図４】本発明の第一の実施形態に係るパワーアンプモジュールを示す断面図である。
【図５】第一の実施形態に係るパワーアンプモジュールを示す上面図である。
【図６】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第１層を示す平面図（基板上面側から見た図）である。
【図７】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第２層を示す平面図（基板上面側から見た図）である。
【図８】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第３層を示す平面図（基板上面側から見た図）である。
【図９】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第４層を示す平面図（基板上面側から見た図）である。
【図１０】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第５層を示す平面図（基板上面側から見た図）である。
【図１１】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第６層を示す平面図（基板上面側から見た図）である。
【図１２】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第７層を示す平面図（基板上面側から見た図）である。
【図１３】第一の実施形態に係るパワーアンプモジュールに使用する多層基板の第８層を示す平面図（基板下面側から見た図）である。
【図１４】本発明の第二の実施形態に係るパワーアンプモジュールを示す断面図である。
【図１５】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第１層を示す平面図（基板上面側から見た図）である。
【図１６】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第２層を示す平面図（基板上面側から見た図）である。
【図１７】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第３層を示す平面図（基板上面側から見た図）である。
【図１８】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第４層を示す平面図（基板上面側から見た図）である。
【図１９】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第５層を示す平面図（基板上面側から見た図）である。
【図２０】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第６層を示す平面図（基板上面側から見た図）である。
【図２１】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第７層を示す平面図（基板上面側から見た図）である。
【図２２】第二の実施形態に係るパワーアンプモジュールに使用する多層基板の第８層を示す平面図（基板下面側から見た図）である。
【図２３】本発明の第三の実施形態に係るパワーアンプモジュールを示す断面図である。
【図２４】第三の実施形態に係るパワーアンプモジュールに使用する多層基板の第６層を示す平面図（基板上面側から見た図）である。
【図２５】第三の実施形態に係るパワーアンプモジュールに使用する多層基板の第７層を示す平面図（基板上面側から見た図）である。
【図２６】（ａ）から（ｆ）は、本発明の実施形態におけるインダクタ導体部（ポストビア）の形成工程を順に示す基板断面図である。
【図２７】（ｇ）から（ｈ）は、本発明の実施形態におけるインダクタ導体部（ポストビア）の形成工程を順に示す基板断面図である。
【図２８】（ｈ１）から（ｋ）は、本発明の実施形態におけるインダクタ導体部（ポストビア）の形成工程を順に示す基板断面図である。
【符号の説明】
【００８２】
１，５  多層基板
２  ＭＭＩＣ
３  グランドパターン
４  サーマルビア
１１  第１の絶縁層
１２  第２の絶縁層
１３  第３の絶縁層
１４  第４の絶縁層
１５  第５の絶縁層
１６  第６の絶縁層
１７  第７の絶縁層
２１，３１，７１，８１  インダクタ導体部
２４，３４，７４，８４  ポストビア
【図１】
2005210044.tif 000003
【図２】
2005210044.tif 000004
【図３】
2005210044.tif 000005
【図４】
2005210044.tif 000006
【図５】
2005210044.tif 000007
【図６】
2005210044.tif 000008
【図７】
2005210044.tif 000009
【図８】
2005210044.tif 000010
【図９】
2005210044.tif 000011
【図１０】
2005210044.tif 000012
【図１１】
2005210044.tif 000013
【図１２】
2005210044.tif 000014
【図１３】
2005210044.tif 000015
【図１４】
2005210044.tif 000016
【図１５】
2005210044.tif 000017
【図１６】
2005210044.tif 000018
【図１７】
2005210044.tif 000019
【図１８】
2005210044.tif 000020
【図１９】
2005210044.tif 000021
【図２０】
2005210044.tif 000022
【図２１】
2005210044.tif 000023
【図２２】
2005210044.tif 000024
【図２３】
2005210044.tif 000025
【図２４】
2005210044.tif 000026
【図２５】
2005210044.tif 000027
【図２６】
2005210044.tif 000028
【図２７】
2005210044.tif 000029
【図２８】
2005210044.tif 000030