(57)【要約】【課題】  従来の集積回路に搭載した半導体インダクタは大きなヘンリー数を確保できなかった。その為、コイルは外付け部品としたり、仮に集積回路に内蔵しても、コスト上昇を招く回路手法を用いたり、製造工程において、相性が悪く、信頼性に問題のある磁性体材料等を用いる必要があった。【解決手段】  オペアンプと抵抗素子、もしくはキャパシタ素子を組み合わせた第１および、第２の負性インピーダンス回路を組み合わせ、正のインダクタンス値を持たせる。かつ抵抗素子、キャパシタ素子の値を適切に選択することにより、大きなヘンリー数の半導体インダクタを集積回路内部に構成する。【選択図】      図１
2005328455.tif 000002
【特許請求の範囲】
【請求項１】
電気信号を受ける信号入力端子と、
第１電源端子と、第２電源端子と、
前記第１電源端子と、第２電源端子を電源とする第１演算増幅器と、抵抗素子もしくはキャパシタ素子からなる第１インピーダンス素子、第２インピーダンス素子、第３インピーダンス素子とを有し、前記第１インピーダンス素子は前記第１演算増幅器の第１入力端子と第２電源端子とに接続され、前記第２インピーダンス素子は前記第１演算増幅器の第１入力端子と出力端子とに接続され、前記第３インピーダンス素子は前記第１演算増幅器の第２入力端子と出力端子とに接続された構成からなる第１負性インピーダンス回路と、  前記第１電源端子と、第２電源端子を電源とする第２演算増幅器と、抵抗素子もしくはキャパシタ素子からなる第４インピーダンス素子、第５インピーダンス素子とを有し、前記第４インピーダンス素子は前記第２演算増幅器の第１入力端子と出力端子とに接続され、前記第５インピーダンス素子は前記第１演算増幅器の第２入力端子と出力端子とに接続された構成からなる第２負性インピーダンス回路とからなり、
前記第１演算増幅器の第２入力端子と前記第２演算増幅器の第１入力端子が接続され、前記第２演算増幅器の第２入力端子は前記信号入力端子に接続されたことを特徴とする半導体インダクタ回路。
【請求項２】
請求項１記載の第１負性インピーダンス回路を構成する第１インピーダンス素子、第２インピーダンス素子、第３インピーダンス素子がすべて抵抗素子からなり、かつ第２負性インピーダンス回路を構成する第４インピーダンス素子がキャパシタ素子、第５インピーダンス素子が抵抗素子からなることを特徴とする半導体インダクタ回路。
【請求項３】
請求項１記載の第１負性インピーダンス回路を構成する第１インピーダンス素子、第２インピーダンス素子はキャパシタ素子、第３インピーダンス素子が抵抗素子からなり、かつ第２負性インピーダンス回路を構成する第４インピーダンス素子がキャパシタ素子、第５インピーダンス素子が抵抗素子からなることを特徴とする半導体インダクタ回路。
【請求項４】
請求項１記載の第１負性インピーダンス回路を構成する第１インピーダンス素子は抵抗素子、第２インピーダンス素子、第３インピーダンス素子はキャパシタ素子からなり、かつ第２負性インピーダンス回路を構成する第４インピーダンス素子がキャパシタ素子、第５インピーダンス素子が抵抗素子からなることを特徴とする半導体インダクタ回路。
【請求項５】
請求項１記載の第１負性インピーダンス回路を構成する第１インピーダンス素子は抵抗素子、第２インピーダンス素子はキャパシタ素子、第３インピーダンス素子は抵抗素子からなり、かつ第２負性インピーダンス回路を構成する第４インピーダンス素子、第５インピーダンス素子がともに抵抗素子からなることを特徴とする半導体インダクタ回路。
【請求項６】
請求項１記載の第１負性インピーダンス回路を構成する第１インピーダンス素子は抵抗素子、第２インピーダンス素子はキャパシタ素子、第３インピーダンス素子は抵抗素子からなり、かつ第２負性インピーダンス回路を構成する第４インピーダンス素子、第５インピーダンス素子がともにキャパシタ素子からなることを特徴とする半導体インダクタ回路。
【請求項７】
請求項１記載の第１演算増幅器と第２演算増幅器の第１入力端子は反転入力端子であり、第２入力端子は正転入力端子であることを特徴とする半導体インダクタ回路。
【請求項８】
請求項１記載の第１演算増幅器と第２演算増幅器の第１入力端子は正転入力端子であり、第２入力端子は反転入力端子であることを特徴とする半導体インダクタ回路。
【請求項９】
請求項１−８記載の半導体インダクタ回路が絶縁ゲート電界効果型トランジスタを用いた半導体集積回路に搭載されたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置において、半導体インダクタを内蔵するにあたり、コイルを用いずに、キャパシタと抵抗と演算増幅器（以下、オペアンプと略す）によって大きな値のインダクタンスの等価回路を実現する半導体回路や集積回路装置の構成に関する。
【背景技術】
【０００２】
一般的に電気・電子回路として抵抗Ｒ、キャパシタＣ、インダクタＬは重要な３大回路要素である。しかしながら、集積回路において抵抗ＲとキャパシタＣの搭載は比較的良く行われているものの、実用的に充分な大きい値のインダクタンスのインダクタＬを構成するのは難しかった。
【０００３】
以下に主な従来回路例について説明する。図１５の記号で示すコイルのインダクタンスを得るために、従来において、一例としては集積回路に搭載する場合には金属配線を利用して極僅かのインダクタンスを得るやり方がある。図１６は金属配線１６０を平面上において渦巻き状に配置した様子を模式的に表現したものである。実際の搭載例としては非特許文献１や非特許文献２がある。
【０００４】
また、他の例としては実用的には困難があるがアイディアとしては透磁率の高い材質の素材をコイル状の配線の間に挿入する方法で、集積回路に搭載し、比較的小さな面積で大きな値のインダクタンスを得る方法としては実用新案文献１がある。
【０００５】
また、更に別な例としてはオペアンプを用いたバイポーラ素子を含む集積回路において、アクティブ回路でインダクタタンスを等価的に構成した例としては特許文献１がある。
【０００６】
【特許文献１】特許公開平８−３１６７８７（図１２、図１３）
【特許文献２】実用新案公開平５−１３０５３（代表図）
【非特許文献１】「Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｃｏｉｎ−ｓｉｚｅｄ  Ｒａｄｉｏ      ｆｏｒ  Ｅｘｔｒｅｍｅｌｙ  Ｌｏｗ  Ｐｏｗｅｒ  ＷＰＡＮ（ＩＥＥＥ８０２．    １５．４）Ａｐｐｌｉｃａｔｉｏｎ  ａｔ  ２．４ＧＨｚ」  図５．４．６    ２００３  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ    Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＳＥＳＳＩＯＮ５ ＰＡＰＥＲ５．４
【非特許文献２】Ｔｈｏｍａｓ  Ｈ．Ｌｅｅ著  「Ｔｈｅ  Ｄｅｓｉｇｎ  ｏｆ  ＣＭＯＳ      Ｒａｄｉｏ−Ｆｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ」    表紙写真    ＣＡＭＢＲＩＤＧＥ  ＵＮＩＶＥＲＳＩＴＹ  ＰＲＥＳＳ社出版
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の半導体インダクタでは以下に述べる問題点を有していた。
【０００８】
非特許文献１および２はともに集積回路上に金属配線を渦巻き状に平面に配置して、インダクタを形成するが、この方法では１平方ミリメートル程度の面積を用いても、せいぜい１０［ｎＨ］程度のインダクタンスを得るのがやっとである。非特許文献１、２の場合はギガヘルツ（１０９Ｈｚ）以上の回路を対象としている為、角周波数をωとすればインダクタンスＬのインピーダンスはωＬとなり、ωが大きいので、回路として意味を持ち、実質的に使用できたが、ギガヘルツ未満のメガヘルツ級の周波数を扱う回路では必要なインダクタンスを集積回路上に形成できないという課題があった。
【０００９】
また、実用新案文献１では集積回路の２層以上の金属配線を用いて、第１層の導体片と、第２層の導体片の間に磁性材料の薄片を含ませ、大きな透磁率の材料を用いることにより、飛躍的に大きなヘンリー数のコンダクタンスを得る方法を述べている。しかし、この方法では一般的に磁性体材料が集積回路の形成工程と熱的にあるいは組成的に合わないことが多く、製造工程上あるいは信頼性、品質上の問題や、コスト上昇の課題を抱えていた。  
また、オペアンプを含むアクティブ回路で等価的にインダクタを含む回路を構成する手法としてアクティブフィルタ回路もあるが、純粋にインダクタＬを作り出す方式は使いやすい回路が実態としてはあまりないのが現実であった。例えば特許文献１に示す回路ではアースを挟み、＋電源と−電源の計３電源を要し、かつバイポーラ回路であるのでコストが安く、構成の簡単なＭＯＳ集積回路には適用し難いといった課題があった。
【００１０】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、メガヘルツ級の比較的低い周波数でも使用できる大きなヘンリー数のインダクタを、通常の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴ、もしくはＭＯＳと略す）を用いたＭＯＳプロセスで具現化することを目的とする。
【００１１】
また、それにより、外付け部品もなく、コンパクトかつ低コストでインダクタ、およびそれを含む集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体インダクタ回路は、第１オペアンプと、抵抗素子もしくはキャパシタ素子からなる第１インピーダンス素子、第２インピーダンス素子、第３インピーダンス素子とを有し、前記第１インピーダンス素子は前記第１演算増幅器の第１入力端子と第２電源端子とに接続され、前記第２インピーダンス素子は前記第１演算増幅器の第１入力端子と出力端子とに接続され、前記第３インピーダンス素子は前記第１演算増幅器の第２入力端子と出力端子とに接続された構成からなる第１負性インピーダンス回路と、
第２オペアンプと、抵抗素子もしくはキャパシタ素子からなる第４インピーダンス素子、第５インピーダンス素子とを有し、前記第４インピーダンス素子は前記第２演算増幅器の第１入力端子と出力端子とに接続され、前記第５インピーダンス素子は前記第１演算増幅器の第２入力端子と出力端子とに接続された構成からなる第２負性インピーダンス回路とからなり、
第２オペアンプもしくは第１オペアンプで負性インダクタを形成し、第１オペオンプもしくは第２オペアンプで負性抵抗を形成し、両者の特性を組み合わせることで、正の値のインダクタンスを持つインダクタを構成することを特徴とする。
【００１３】
上記の構成によれば、オペアンプとキャパシタ素子と抵抗素子で構成できるので、小さな占有面積で大きな値のインダクタンスが集積回路上に構成でき、様々な回路特性と機能を集積回路にもたらす効果がある。
【００１４】
また、大きなインダクタを抵抗素子やキャパシタの値の組み合わせで容易に得られ、という効果かある。その結果、ギガヘルツ未満の周波数帯域の回路でも実用的に使用できるという効果がある。
【００１５】
また、本発明の半導体集積回路装置は前記半導体インダクタ回路をＭＯＳ集積回路で構成したことを特徴とする。
【００１６】
上記の構成によれば、通常の製造工程のＭＯＳ集積回路でインダクタを含む回路が実現するので、安定した製造ラインで、効率よく、品質上にも問題がなく、かつ低コストの等価的にインダクタを含む機能を持つ集積回路が提供できるという効果がある。
【００１７】
また、ＭＯＳ集積回路上に構成できるのでＭＯＳＦＥＴによる大規模ゲートのデジタル回路との混載が可能となり、より一層の高機能化を図れるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００１９】
図１は、請求項１と２および７記載の発明に係わる半導体インダクタ回路の第１の実施例を示す回路図である。図１において１１、１２はオペアンプである。１３、１４、１５、１７は抵抗素子である。１６はキャパシタ素子である。抵抗１３の一端は負極の電源−ＶＳＳに接続され、他端はオペアンプ１１の反転入力端子に接続されている。なお、負極の電源−ＶＳＳは接地されている。抵抗１４の一端はオペアンプ１１の反転入力端子に接続され、他端はオペアンプ１１の出力端子に接続されている。抵抗１５の一端はオペアンプ１１の正転入力端子に接続され、他端はオペアンプ１１の出力端子に接続されている。
以上のオペアンプ１１と抵抗１３、１４、１５によって第１負性インピーダンス回路１８が構成されている。
【００２０】
また、キャパシタ１６の一端はオペアンプ１２の反転入力端子に接続させ、他端はオペアンプ１２の出力端子に接続されている。抵抗１７の一端はオペアンプ１２の正転入力端子に接続され、他端はオペアンプ１２の出力端子に接続されている。以上のオペアンプ１２とキャパシタ１６と抵抗１７によって第２負性インピーダンス回路１９が構成されている。
【００２１】
オペアンプ１１の正転入力端子とオペアンプ１２の反転入力端子は接続されている。また、オペアンプ１２の正転入力端子は本発明としてのインダクタ等価回路の入力端子である信号入力端子１０に接続されている。以上より、図１の半導体インダクタ回路は構成されている。
【００２２】
さて、次に図１の回路がどのような等価回路となるか、図２を用いて説明する。図２は図１に信号電位や電流、抵抗値、キャパシタ値を記入した回路図であり、図１と図２の各部品、配線接続は全く対応している。
【００２３】
図１、図２において信号入力端子１０のアースに対する信号電位をＶＩＮ、また流れ込む電流をＩＩＮとする。また、オペアンプ１１と１２の出力電位をそれぞれ、Ｖ１、Ｖ２とする。そして、オペアンプ１１の出力端子から抵抗１４に向かって流れる電流をＩ１とする。また、オペアンプ１２の出力端子からキャパシタ１６に向かって流れる電流をＩ２とする。
【００２４】
さて、簡単の為と理想動作の為にオペアンプ１１と１２のゲインは無限大と仮定する。
このとき、オペアンプ１２のゲインが無限大で、かつ、出力電位が有限であることが成立する為にオペアンプ１２の正転入力端子と反転入力端子はイマジナル・ショートとなって、それぞれの電位は等しくなる。したがって、オペアンプ１２の正転入力端子の電位はＶＩＮであるので、オペアンプ１２の反転入力端子の電位はＶＩＮとなる。オペアンプ１１の正転入力端子はオペアンプ１２の反転入力端子に接続されているので、電位はＶＩＮとなる。また、オペアンプ１１のゲインは無限大であるのでオペアンプ１１の反転入力端子と正転入力端子はイマジナル・ショートとなって、オペアンプ１１の反転入力端子の電位はＶＩＮとなる。また、オペアンプ１１と１２はＭＯＳＦＥＴで構成されていて、ＭＯＳＦＥＴのゲート電極が正転入力端子や反転入力端子となっているので入力インピーダンスは非常に大きい。少なくとも（１／ｊωＣ）、Ｒ１、Ｒ２、と比較すれば非常に大きい。
したがって、正転入力端子や反転入力端子からオペアンプ内部に流れ込む電流は無視できる。
このとき、以下の式が成立する。
Ｒ１とＲ２にはＩ１が流れるから、
Ｉ１＝ＶＩＮ  ／Ｒ１  ＝  （Ｖ１−ＶＩＮ）／Ｒ２
また、ＲＦ１とＣにはＩ２が流れるから、
Ｉ２＝（Ｖ２−ＶＩＮ）／（１／ｊωＣ）＝（ＶＩＮ−Ｖ１）／ＲＦ１
また、ＲＦ２にはＩＩＮが流れるから、
ＩＩＮ  ＝（ＶＩＮ−Ｖ２）／ＲＦ２
また、信号入力端子１０から見たインピーダンスＺＩＮは、
ＺＩＮ＝ＶＩＮ／ＩＩＮ
である。以上の式を解くことにより、
ＺＩＮ＝（ｊωＣ・ＲＦ１・ＲＦ２・Ｒ１）／Ｒ２
となる。
【００２５】
さて、インダクタンスＬはインピーダンスとしてｊωＬと表現されるので、図１の回路は信号入力端子１０からみると、以上の結果より、
ｊωＬ＝（ｊωＣ・ＲＦ１・ＲＦ２・Ｒ１）／Ｒ２
となり、
Ｌ＝  （Ｃ・ＲＦ１・ＲＦ２・Ｒ１）／Ｒ２
の等価回路となっていることが解る。      
さて、例えば、半導体集積回路においてキャパシタＣを１ｐＦ（１０−１２Ｆ）程度の値を確保することは数十μｍ画の面積で比較的容易に得られる。また、ＲＦ１、ＲＦ２、Ｒ１を１０００Ω、Ｒ２を１００Ωに設定することは容易であって、この値に選べば
Ｌ＝（１０−１２）×１０００×１０００×１０００／１００  ＝  １０−５［Ｈ］      ＝  １０［μＨ］
の等価インダクタンスが得られる。これは通常の集積回路上での金属配線では実用的には１ｎＨから１０ｎＨ程度しか作れないことを考えると、とてつもなく大きなインダクタンスが得られたことが解る。なお、オペアンプ１１、１２、抵抗１３、１４、１５、１７、キャパシタ１６の占める面積は１００μｍ×１００μｍ以内のチップ面積で集積回路では容易に形成できる。また、前述の計算例でキャパシタＣを１ｐＦ、抵抗素子ＲＦ１、ＲＦ２を１０００Ωに選択したが、このときの時定数ＣＲは、
ＣＲ＝１０−１２×１０００  ＝１０−９
であって、この時定数の影響を受ける周波数ｆは、
ｆ≒  １／ＣＲ  ＝１０９    ＝  １［ＧＨｚ］
程度であるのでメガヘルツ級の周波数領域では充分に使える。
【００２６】
また、一般的には高い周波数帯域の特性を得られるオペアンプが課題となるが、ここでの目的とする大きなインダクタンスを必要とするのはメガヘルツ級の回路であって、その周波数において動作するオペアンプは既に一般的に得られている。なお、ギガヘルツ級の回路となると周波数が高くなりインピーダンスはωＬで作用するので、逆にあまり大きなインダクタンスの必要性はかえって低くなる。
【００２７】
さて、図１の半導体インダクタ回路の説明は回路構成を天下り的に示したものであるので、次に、より簡単で解りやすい回路で順に再度、説明をする。
【００２８】
図９に負性インピーダンスを作り出す基本的な回路を示す。図９において９１はオペアンプである。９３、９４、９５は一般的なインピーダンス素子である。インピーダンス１３の一端は負極の電源−ＶＳＳに接続され、他端はオペアンプ９１の反転入力端子に接続されている。なお、負極の電源−ＶＳＳは接地されている。インピーダンス９４の一端はオペアンプ９１の反転入力端子に接続され、他端はオペアンプ９１の出力端子に接続されている。インピーダンス９５の一端はオペアンプ１１の正転入力端子に接続され、他端はオペアンプ９１の出力端子に接続されている。オペアンプ９１の正転入力端子は信号入力端子９０に接続されている。
【００２９】
さて、信号入力端子９０にアースに対する信号電位をＶＩＮとし、また流れ込む電流をＩＩＮとする。また、オペアンプ９１の出力電位をＶＯＵＴとする。また、オペアンプ９１の出力端子からインピーダンス素子９４に向かって流れる電流をＩＬとする。ここで、簡単の為と理想動作の為にオペアンプ９１のゲインは無限大と仮定する。このとき、オペアンプ９１のゲインが無限大で、かつ、出力電位が有限であることが成立する為にオペアンプ９１の正転入力端子と反転入力端子はイマジナル・ショートとなって、それぞれの電位は等しくなり、オペアンプ９１の正転入力端子の電位はＶＩＮであるので、オペアンプ９１の反転入力端子の電位はＶＩＮとなる。
このとき、以下の式が成立する。
Ｚ１とＺ２にはＩＬが流れるから、
ＩＬ＝ＶＩＮ／Ｚ１  ＝  （ＶＯＵＴ−ＶＩＮ）／Ｚ２ 
また、ＺＦにはＩＩＮが流れるから、
ＩＩＮ＝（ＶＩＮ−ＶＯＵＴ）／ＺＦ
また、入力信号端子９０から見たインピーダンスＺＩＮは、
ＺＩＮ＝ＶＩＮ／ＩＩＮ 
である。以上の式を解くことにより、以下の基本数式１、
ＺＩＮ＝−（Ｚ１・ＺＦ）／Ｚ２
が得られる。
【００３０】
さて、前記基本数式１の各インピーダンスＺに何のインピーダンス素子を用いるかによって図９の回路は様々な機能を持つ。
【００３１】
図１０は図９のインピーダンス素子にすべて抵抗素子を用いたものである。図９において、
Ｚ１＝Ｒ１
Ｚ２＝Ｒ２
ＺＦ＝ＲＦ
とした。したがって、図１０の回路は信号入力端子１００から見て、以下の数式２、
ＺＩＮ＝−（Ｒ１・ＲＦ）／Ｒ２ 
となるので、等価的に負性抵抗回路となっていることが解る。    
また、図１３は図９のインピーダンス素子に１３３は抵抗素子Ｒ１、１３４はキャパシタ素子Ｃ、１３５は抵抗素子ＲＦを用いたものである。したがって、図９において、
Ｚ１＝Ｒ１
Ｚ２＝１／ｊωＣ
ＺＦ＝ＲＦ
とした。したがって、図１３の回路は信号入力端子１３０から見て、以下の数式３、
ＺＩＮ＝−（ｊωＣ・Ｒ１・ＲＦ）
となるので、等価的にインダクタンスＬのインピーダンスはｊωＬと表されることを考慮すれば、    
Ｌ＝−Ｃ・Ｒ１・ＲＦ
の負性インダクタンスと等価の回路となっていることが解る。
【００３２】
さて、求めるものは負性インダクタンスではなく、正の値のインダクタンスを持つ、インダクタである。数式３のなかには負記号と抵抗が含まれており、数式２には負記号と抵抗である負性抵抗回路であることに着目すれば、図１０の負性インピーダンス回路と図１３の負性インダクタンスを組み合わせば正の値のインダクタンスを持つ等価回路が得られる筈である。これを実現したのが最初に説明した図１の回路である。
【００３３】
以上からも図１の回路が等価的にインダクタンス値を持つインダクタ回路であることが解る。
【００３４】
さて、等価的に負性抵抗となる回路は図１０の回路のみではない。他の回路例を次に示す。
【００３５】
図１１は図９のインピーダンス素子に１１３、１１４はそれぞれキャパシタ素子Ｃ１、Ｃ２を用い、１３５は抵抗素子ＲＦを用いたものである。したがって、図９において、
Ｚ１＝１／ｊωＣ１
Ｚ２＝１／ｊωＣ２
ＺＦ＝ＲＦ
とした。したがって、図１１の回路は信号入力端子１１０から見て、以下の数式４、
ＺＩＮ＝−（Ｃ２／Ｃ１）・ＲＦ
となるので、負性抵抗と等価の回路となっていることが解る。
【００３６】
また、図１２は図９のインピーダンス素子に１２３は抵抗素子Ｒ１を用い、１２４、１２５はキャパシタ素子のそれぞれＣ２、ＣＦを用いたものである。したがって、図９において、
Ｚ１＝Ｒ１
Ｚ２＝１／ｊωＣ２
ＺＦ＝１／ｊωＲＦ
とした。したがって、図１１の回路は信号入力端子１１０から見て、以下の数式５、
ＺＩＮ＝−（Ｃ２／ＣＦ）・Ｒ１
となるので、負性抵抗と等価の回路となっていることが解る。
したがって、様々な負性インピーダンス回路を２個、組み合わせることにより、正の値のインダクタンスを持つ等価回路を得ることができる。
【００３７】
図５は、請求項１と３および７記載の発明に係わる半導体インダクタ回路の第２の実施例を示す回路図である。図５は前述した図１１の負性抵抗回路と図１３の負性インダクタ回路を組み合わせて正の値のインダクタ等価回路を実現している。
【００３８】
図６は、請求項１と４および７記載の発明に係わる半導体インダクタ回路の第３の実施例を示す回路図である。図６は前述した図１２の負性抵抗回路と図１３の負性インダクタ回路を組み合わせて正の値のインダクタ等価回路を実現している。
【００３９】
図７は、請求項１と５および７記載の発明に係わる半導体インダクタ回路の第４の実施例を示す回路図である。図７は前述した図１３の負性インダクタ回路と図１０の負性抵抗回路を逆に組み合わせて正の値のインダクタ等価回路を実現している。
【００４０】
図８は、請求項１と６および７記載の発明に係わる半導体インダクタ回路の第５の実施例を示す回路図である。図８は前述した図１３の負性インダクタ回路と図１２の負性抵抗回路を逆に組み合わせて正の値のインダクタ等価回路を実現している。
【００４１】
図３は、請求項１と２および８記載の発明に係わる半導体インダクタ回路の第６の実施例を示す回路図である。図３は基本的には図１の回路と同じ構成であるが、オペアンプ３１とオペアンプ３２の入力端子において正転入力端子と反転入力端子の接続が逆になっている。この場合でも図１、図２で得られた各数式の関係がそのまま得られ、結果も同じとなるので、図３のように正転入力端子と反転入力端子を逆に接続した回路も同じ機能を持つ。これは正転入力端子と反転入力端子の接続が逆であっても各正転入力端子と反転入力端子の間ではイマジナリ・ショートがそのまま成立するからであるが、以下にこの状況を詳しく説明する。オペアンプのゲインは無限大と仮定したが、実際にはオペアンプのゲインＧは有限であるので、正転入力端子と反転入力端子の間では極僅かな電位差ΔＶがある。
【００４２】
このとき、図１の場合の接続では、
正転入力端子の電位がＶＩＮ、反転入力端子の電位は（ＶＩＮ−ΔＶ）、また入出力間のゲインの関係、Ｖ２＝Ｇ・ΔＶ、が成立する。
一方、図３の場合の接続では、
反転入力端子の電位がＶＩＮ、正転入力端子の電位は（ＶＩＮ＋ΔＶ）、また入出力間のゲインの関係、Ｖ２＝Ｇ・ΔＶ、が成立する。
【００４３】
したがって厳密には異なるが、ゲインＧか非常に大きく、正転入力端子と反転入力端子の電位差ΔＶが非常に小さくなり、事実上、無視できればイマジナリ・ショートが共に成立する。その結果、図１の場合の−ΔＶと図３の場合の＋ΔＶの差違が非常に小さく、無視できるということは、図１、図２の回路解析に用いた各数式がそのまま図３の回路においても成立することを意味する。したがって、図３の回路と図１の回路は実質的に同じ動作をする。よって、図３の回路もコンダクタンス等価回路となっていることが解る。
【００４４】
図４は、請求項１と２記載の発明に係わる半導体インダクタ回路の第７の実施例を示す回路図である。図４は基本的には図１の回路と同じ構成であるが、オペアンプ４１の入力端子において正転入力端子と反転入力端子の接続が逆になっている。これは図３の回路において正転入力端子と反転入力端子間においてイマジナリ・ショートが充分に成立していれば同じ動作をすると説明したのと同様の理由により、図１、図２で得られた各数式の関係がそのまま得られ、結果も同じとなるので、同じ機能を持つ。
【００４５】
なお、図１４にＭＯＳＦＥＴを用いたＭＯＳ集積回路での基本的なオペアンプの構成を示す。図１４において１５１、１５３、１５４、１５６、１５８はＰ型ＭＯＳＦＥＴである。また、１５２、１５５、１５７、１５９はＮ型ＭＯＳＦＥＴである。１４０はオペアンプとしての反転入力端子であり、１４１はオペアンプとしての正転入力端子であり、１４２はオペアンプとしての出力端子である。Ｐ型ＭＯＳＦＥＴ１５１のソース電極は正極の電源＋ＶＤＤに接続され、また、ゲート電極とドレイン電極を互いに接続されている。
Ｎ型ＭＯＳＦＥＴ１５２のソース電極は負極の電源−ＶＳＳに接続され、ゲート電極は＋ＶＤＤに接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１５１のドレイン電極に接続されている。以上により、バイアス電圧発生回路が構成されて、Ｐ型ＭＯＳＦＥＴ１５１とＮ型ＭＯＳＦＥＴ１５２のドレイン電極の接続点にはＰ型ＭＯＳＦＥＴのスレッショルド電圧にほぼ近い電圧が発生する。
【００４６】
また、Ｐ型ＭＯＳＦＥＴ１５３のソース電極は正極の電源＋ＶＤＤに接続され、ゲート電極は前記Ｐ型ＭＯＳＦＥＴ１５１のドレイン電極に接続されている。この構成により、Ｐ型ＭＯＳＦＥＴは定電流特性を持つ。Ｎ型ＭＯＳＦＥＴ１５５のソース電極は負極の電源−ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ１５４のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ１５７のソース電極は負極の電源−ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ１５６のドレイン電極に接続されている。Ｐ型ＭＯＳＦＥＴ１５４と１５６のソース電極はともにＰ型ＭＯＳＦＥＴ１５３のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ１５５のドレイン電極はＮ型ＭＯＳＦＥＴ１５５と１５７のゲート電極に接続されている。Ｐ型ＭＯＳＦＥＴ１５４のゲート電極は反転入力端子１４０に接続されている。Ｐ型ＭＯＳＦＥＴ１５６のゲート電極は正転入力端子１４１に接続されている。以上、ＭＯＳＦＥＴ１５３、１５４、１５５、１５６、１５７の構成により、正転入力端子と反転入力端子の差動信号の差動増幅回路が構成されている。
【００４７】
また、Ｐ型ＭＯＳＦＥＴ１５８のソース電極は正極の電源＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１５９のソース電極は負極の電源−ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ１５８のドレイン電極とＮ型ＭＯＳＦＥＴ１５９のドレイン電極は互いに接続され、オペアンプとしての出力端子１４２に接続されている。Ｐ型ＭＯＳＦＥＴ１５８のゲート電極はＰ型ＭＯＳＦＥＴ１５１のドレイン電極に接続され、Ｎ型ＭＯＳＦＥＴ１５９のゲート電極はＰ型ＭＯＳＦＥＴ１５６のドレイン電極に接続されている。以上のＰ型ＭＯＳＦＥＴ１５８とＮ型ＭＯＳＦＥＴ１５９によりレベルシフト回路が構成されている。
【００４８】
以上のバイアス電圧発生回路と差動増幅回路とレベルシフト回路により、図１４の回路はオペアンプ（演算増幅器）としての機能を有している。
【００４９】
また、以上により、オペアンプ、抵抗素子、キャパシタ素子はすべてＭＯＳ集積回路で構成でき、半導体インダクタ回路を搭載する半導体集積回路装置が得られる。
【産業上の利用可能性】
【００５０】
本発明は前述の実施例の形態に限定されるものではない。例えば図１４において、基本的なオペアンプ回路の構成例を示したが、実際には特性の改善の為に様々な回路や素子が付加される。どのような回路構成であっても、オペアンプの基本機能があれば本発明に用いることができる。
【００５１】
また、図１、図２、図３の回路例でオペアンプの反転入力端子と正転入力端子が入れ替わった回路でも同じ機能動作をすることを説明したが、同様に図５、図６、図７、図８の実施回路例でも正転入力端子と反転入力端子の入れ替わった回路も同様な機能動作をし、用いることができる。
【００５２】
また、図１４をはじめＭＯＳ集積回路に採用する場合の利点を説明したが、図１−図８の実施例はＭＯＳＦＥＴを含まない抽象的な回路構成で表現できているので、バイポーラでも、ＨＥＭＴでも、またＳｉＧｅ、ＧａＡｓなどのデバイスを用いてもそれぞれのデバイスでその機能を持つ回路に置き換えれば、本発明の回路が適用できる。
【００５３】
また、メガヘルツ級の周波数で動作する回路に本発明は有効であると述べたが、キロヘルツ級以下の低い周波数の回路に用いてもよい。更にオペアンプの周波数特性が向上すればギガヘルツ級以上の回路にも本発明は適用できる。
【００５４】
また、図１の第１実施例の回路で数値計算例を示したが、他の値の抵抗素子やキャパシタ素子を組み合わせれば更に大きなヘンリー数の半導体インダクタ回路も構成できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第１実施例の回路内部電気的状況を示す回路図である。
【図３】本発明の第６の実施例を示す回路図である。
【図４】本発明の第７の実施例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】本発明の第４の実施例を示す回路図である。
【図８】本発明の第５の実施例を示す回路図である。
【図９】本発明の中で用いる負性インピーダンス回路の基本構成を示す回路図である。
【図１０】本発明の中で用いる負性インピーダンス回路の第一例を示す回路図である。
【図１１】本発明の中で用いる負性インピーダンス回路の第二例を示す回路図である。
【図１２】本発明の中で用いる負性インピーダンス回路の第三例を示す回路図である。
【図１３】本発明の中で用いる負性インピーダンス回路の第四例を示す回路図である。
【図１４】本発明の中で用いるオペアンプ回路の例を示す回路図である。
【図１５】従来回路において用いるコイルからなるインダクタの記号を示す図である。
【図１６】従来回路において用いるコイルを形成する金属配線のレイアウトの平面図である。
【符号の説明】
【００５６】
１０、３０、４０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０  ・・・  信号入力端子
１１、１２、３１、３２、４１、４２、５１、５２、６１、６２、７０、７１、８１、８２、９１、１０１、１１１、１２１、１３１  ・・・  オペアンプ
１３、１４、１５、１７、３３、３４、３５、３７、４３、４４、４５、４７、５５、５７、６３、６７、７３、７５、７６、７７、８３、８５、１０３、１０４、１０５、１１５、１２３、１３３、１３５  ・・・  抵抗素子
１６、３６、４６、５３、５４、５６、６４、６５、６６、７４、８４、８６、８７、１１３、１１４、１２４、１２５、１３４  ・・・  キャパシタ素子
１８、１９  ・・・  負性インピーダンス回路
９３、９４、９５  ・・・  インピーダンス素子
１４０  ・・・  反転入力端子
１４１  ・・・  正転入力端子
１５１、１５３、１５４、１５６、１５８  ・・・  Ｐ型ＭＯＳＦＥＴ
１５２、１５５、１５７、１５９  ・・・  Ｎ型ＭＯＳＦＥＴ
１６０  ・・・  金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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