(57)【要約】【課題】  同一パッケージ内に複数個の半導体素子を搭載したマルチチップパッケージモジュール構造に対し、半導体素子の全ての辺にボンディングパッドを設けることを可能にしながらも、パッドとリードフレームとの間のワイヤボンディング配線を複雑にすることなく配線密度を低下できるとともに、ワイヤボンディングの長さを短くすること、更には、半導体素子パッドから外部リード端子までの抵抗の上昇を防止し、特性損失等の影響を改善する。【解決手段】  同一パッケージ内に搭載される２個の半導体素子２，３の搭載形態として、それぞれの端辺同士が対向しないように、各半導体素子２，３を千鳥配列とし、且つワイヤボンディング配線の複雑化を回避するために半導体素子２，３の各辺が外部リード端子の配列方向に平行となるようにする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外周囲に複数の外部リード端子を備えた一つのパッケージ内に複数個の半導体素子を搭載するマルチチップパッケージ構造であって、
各半導体素子を千鳥配列とし、且つこの半導体素子の全ての辺が、対向する外部リード端子の配列方向に対してそれぞれ略平行に延びるよう設定されていることを特徴とするマルチチップパッケージ構造。
【請求項２】
請求項１記載のマルチチップパッケージ構造において、
外部リード端子に対向する半導体素子の辺が、その外部リード端子に繋がるリードフレームにリードワイヤによって接続されていることを特徴とするマルチチップパッケージ構造。
【請求項３】
請求項１または２記載のマルチチップパッケージ構造において、
外部リード端子から延びるリードフレームが、半導体素子の各辺のうち、その外部リード端子に対向しない辺に近接する位置まで延び、そのリードフレームの内部端の配列方向がその辺の延長方向に対して略平行に設定されていることを特徴とするマルチチップパッケージ構造。
【請求項４】
請求項１、２または３記載のマルチチップパッケージ構造において、
各外部リード端子から延びるリードフレームのうち、一部のリードフレームの幅寸法は、他のリードフレームの幅寸法よりも大きく設定されていることを特徴とするマルチチップパッケージ構造。
【請求項５】
請求項４記載のマルチチップパッケージ構造において、
幅寸法が大きく設定されたリードフレームは、半導体素子の各辺のうち、そのリードフレームが繋がる外部リード端子に対向する辺に近接する位置まで延びていることを特徴とするマルチチップパッケージ構造。
【請求項６】
請求項４または５記載のマルチチップパッケージ構造において、
幅寸法が大きく設定されたリードフレームは、大電流が流れる信号、及びリードフレームで生じる特性損失等の影響がある信号に使用するパッド及び外部リード端子に接続することを特徴としたマルチチップパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一パッケージ内に複数個の半導体素子を搭載したマルチチップパッケージモジュールの構造に関する。特に、本発明は、パッケージ内における半導体素子の配置形態の改良に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の高密度化、高性能化が進むにつれて、従来のワンチップパッケージ方式では十分に対応できなくなってきており、その対策として、複数個の半導体素子を１つのパッケージに収めたマルチチップパッケージ方式が開発されている。
【０００３】
このようなマルチチップパッケージ方式では、平面視が正方形状の各半導体素子を、その一辺同士が対向するように併設するのが一般的である。そして、この場合、この対向する一辺同士の間の領域でのボンディングワイヤの配置を容易にするために、この半導体素子の間の間隔を大きく設定し、ボンディングワイヤ配置領域を拡大させておく必要がある。しかし、これでは、パッケージの大型化を避けることができない。
【０００４】
この不具合を解決するマルチチップパッケージ構造として、以下の特許文献１〜３が提案されている。特許文献１には、図６に示すように、半導体素子ａ，ａの任意の一辺の延長線と、この一辺と対向するリードフレームｂ，ｂ，…の延長線とが交点を結ぶように、つまり、半導体素子ａ，ａの任意の辺が、リードフレームｂ，ｂ，…に対して傾斜するようにした構成が開示されている。
【０００５】
また、特許文献２には、図７（ａ）（ｂ）に示すように、半導体素子ａ，ａを搭載するチップパッドｃ，ｃが、内部リード端子ｄ，ｄ，…の列に対向し且つ外部リード端子ｅ，ｅ，…の整列方向に対して傾斜する辺を有した構造とすることが開示されている。
【０００６】
更に、特許文献３には、図８（ａ）（ｂ）（ｃ）に示すように、半導体素子ａ，ａ同士が対向する辺においてはボンディングパッドを配置せず、半導体素子ａ，ａの周縁部に相当する辺のみにボンディングパッドｆ，ｆ，…を設けた構成が開示されている。
【特許文献１】特開平３−２５６３５３号公報
【特許文献２】特開平１０−４１４５４号公報
【特許文献３】特開平６−８９９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した各特許文献に開示されているマルチチップパッケージ構造では、以下に述べる不具合がある。
【０００８】
先ず、特許文献１の構造では、内部リード端子の形状が複雑になり、この内部リード端子と半導体素子上のボンディングパッドとを接続するためのワイヤボンディングが困難となる。
【０００９】
特許文献２の構造では、内部リードの形状は簡素化できるが、寸法の長い内部リードにインダクタンスが高くなる傾向のある端子のチップパッドが配列されて特性損失等の影響を受けてしまう可能性がある。
【００１０】
特許文献３の構造では、半導体素子同士が対向する辺にはボンディングパッドを設けないため、多数のボンディングパッドが必要な場合には半導体素子のサイズが大きくなる傾向となり、それに伴ってパッケージの大型化を招いてしまうことになる。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、同一パッケージ内に複数個の半導体素子を搭載したマルチチップパッケージモジュールの構造に対し、半導体素子の全ての辺にボンディングパッドを設けることを可能にしながらも、パッドとリードフレームとの間のワイヤボンディング配線を複雑にすることなく配線密度を低下できるとともに、ワイヤボンディングの長さを短くすること、更には、半導体素子パッドから外部リード端子までの抵抗の上昇を防止し、特性損失等の影響を改善することにある。
【課題を解決するための手段】
【００１２】
−発明の概要−
上記の目的を達成するために講じられた本発明の解決手段は、同一パッケージ内に搭載される複数個の半導体素子の搭載形態として、それぞれの端辺同士が対向しないように、各半導体素子を千鳥配列とし、且つワイヤボンディング配線の複雑化を回避するために半導体素子の各辺が外部リード端子の配列方向に平行となるようにしたものである。
【００１３】
−解決手段−
具体的に、本発明は、外周囲に複数の外部リード端子を備えた一つのパッケージ内に複数個の半導体素子を搭載するマルチチップパッケージ構造を前提とする。このマルチチップパッケージ構造に対し、各半導体素子を千鳥配列とし、且つこの半導体素子の全ての辺が、対向する外部リード端子の配列方向に対してそれぞれ略平行に延びるよう設定された構成としている。
【００１４】
この特定事項により、各半導体素子の全ての辺は、他の半導体素子の辺に近接して対向することがなくなる。つまり、隣り合う半導体素子同士を近接して配置（例えば平面視が正方形状の半導体素子の角部同士が近接するように配置：図１参照）しながらも、各半導体素子の各辺とリードフレームとの間にワイヤボンディングのための領域を確保することが可能となり、この半導体素子とリードフレームとの接続が容易に行える。このため、半導体素子の全ての辺にボンディングパッドを設けた場合であっても、パッドとリードフレームとの間のワイヤボンディング配線が複雑になることがなく、且つ配線密度を低下できる。また、ワイヤボンディングの長さを適切に得ることができるので、半導体素子パッドから外部リード端子までの抵抗の上昇を防止できて特性損失等の影響を改善することができる。
【００１５】
また、各半導体素子の各辺とリードフレームとの間のワイヤボンディングの形態としては以下のものが掲げられる。つまり、外部リード端子に対向する半導体素子の辺が、その外部リード端子に繋がるリードフレームにリードワイヤによって接続された構成である。つまり、半導体素子の辺に沿って配列されたボンディングパッドとリードフレームの内部端である内部リード端子とをリードワイヤによって接続した構成である。これにより、ワイヤボンディング配線の複雑化を招くことがなく、配線間の密度を低下することができ、ワイヤボンディングによる接続が容易に行える。
【００１６】
また、互いに対向しない外部リード端子と半導体素子上のパッドとを接続するための構成としては以下のものが掲げられる。つまり、外部リード端子から延びるリードフレームが、半導体素子の各辺のうち、その外部リード端子に対向しない辺に近接する位置まで延び、そのリードフレームの内部端の配列方向を、その辺の延長方向に対して略平行に設定した構成である。これによれば、互いに対向しない外部リード端子と半導体素子上のパッドとを接続する場合であっても、リードフレームの内部端（内部リード端子）と半導体素子上のパッドとの間隔を小さくでき、この両者を接続するためのワイヤボンディングの長さを短くすることができる。
【００１７】
リードフレームの具体的な形状として以下のものが掲げられる。つまり、各外部リード端子から延びるリードフレームのうち、一部のリードフレームの幅寸法を、他のリードフレームの幅寸法よりも大きく設定している。このとき、幅寸法が大きく設定されたリードフレームは、電源、GND等の大電流が流れる信号、及びリードフレームで生じる特性損失等の影響がある信号に使用するパッド及び外部リード端子に接続される。これによれば、外部リード端子までの電気抵抗の上昇を抑制することが可能となり、特性損失等に対する改善を期待することができる。
【００１８】
更に、この幅寸法が大きく設定されたリードフレームを、半導体素子の各辺のうち、そのリードフレームが繋がる外部リード端子に対向する辺に近接する位置まで延ばした場合には、この幅寸法が大きく設定されたリードフレームの長さを極力短くすることが可能となり、外部リード端子までの電気抵抗の上昇を更に抑制することが可能となる。
【発明の効果】
【００１９】
本発明では、同一パッケージ内に搭載される複数個の半導体素子の搭載形態として、それぞれの端辺同士が対向しないように、各半導体素子を千鳥配列とし、且つワイヤボンディング配線の複雑化を回避するために半導体素子の各辺が外部リード端子の配列方向に平行となるようにしている。このため、半導体素子の全ての辺にボンディングパッドを設けた場合であっても、パッドとリードフレームとの間のワイヤボンディング配線が複雑になることがなく、且つ配線密度を低下できる。また、ワイヤボンディングの長さを適切に得ることができるので、半導体素子パッドから外部リード端子までの抵抗の上昇を防止できて特性損失等の影響を改善することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。本発明は、パッケージ内に２個の半導体素子が搭載されて構成される半導体装置に本発明を適用した場合について説明する。
【００２１】
（第１実施形態）
先ず、図１を用いて第１実施形態について説明する。図１は、本形態に係る半導体装置の内部構成を示す平面図である。この図に示すように、本半導体装置は、モールド樹脂で成る図示しないパッケージの中央部にチップ台１が設けられ、このチップ台１上に第１及び第２の２個の半導体素子２，３（半導体ＩＣチップ）が搭載されて構成されている。
【００２２】
また、パッケージの外縁部には、その全周囲に亘ってリードフレーム４１，４２，４３，４４が配設されている。具体的には、パッケージは平面視が略正方形状であって、その四辺それぞれにおいて、その延長方向に沿って多数のリードフレーム４１，４２，４３，４４が配列されている。つまり、図１におけるパッケージの上縁及び下縁それぞれには、図中左右方向に沿って多数のリードフレーム４１，４１，…、４２，４２，…が配列されている一方、図１におけるパッケージの左右の各側縁それぞれには、図中上下方向に沿って多数のリードフレーム４３，４３，…、４４，４４，…が配列されている。本実施形態では、この上縁に配列されているリードフレームを上縁リードフレーム４１，４１，…と呼び、下縁に配列されているリードフレームを下縁リードフレーム４２，４２，…と呼ぶ。また、図中左側縁に配列されているリードフレームを左側縁リードフレーム４３，４３，…と呼び、右側縁に配列されているリードフレームを右側縁リードフレーム４４，４４，…と呼ぶ。
【００２３】
また、これらリードフレーム４１〜４４は、パッケージの外側に位置する外側端部が外部リード端子として構成され、パッケージの内側に位置する内側端部が内部リード端子として構成されている。上記外部リード端子は図示しないプリント基板上の各種信号線に接続される一方、上記内部リード端子は後述するように各半導体素子２，３のボンディングパッド２１〜２４にリードワイヤ５１〜５８によって接続されている。
【００２４】
上記チップ台１も平面視が略正方形状であって、各辺の長さ寸法は、第１の半導体素子２の一辺の長さ寸法と第２の半導体素子３の一辺の長さ寸法との和よりも僅かに長く設定されている。
【００２５】
そして、上記チップ台１に搭載されている第１及び第２の２個の半導体素子２，３は平面視が略正方形状である。そして、これら半導体素子２，３の搭載形態としては千鳥配列状であって、第１の半導体素子２はチップ台１の図中右上隅部（上記上縁リードフレーム４１及び右側縁リードフレーム４４に近接する位置）に、第２の半導体素子３はチップ台１の図中左下隅部（上記下縁リードフレーム４２及び左側縁リードフレーム４３に近接する位置）にそれぞれ搭載されており、各半導体素子２，３の角部同士が近接するように配置されている。
【００２６】
これら半導体素子２，３の各辺とリードフレーム４１〜４４の配列方向との関係としては、各半導体素子２，３の図中上側辺の延長方向が上縁リードフレーム４１，４１，…の配列方向に略平行であり、各半導体素子２，３の図中下側辺の延長方向が下縁リードフレーム４２，４２，…の配列方向に略平行である。また、各半導体素子２，３の図中左側辺の延長方向が左側縁リードフレーム４３，４３，…の配列方向に略平行であり、各半導体素子２，３の図中右側辺の延長方向が右側縁リードフレーム４４，４４，…の配列方向に略平行である。このようにして各半導体素子２，３がチップ台１に搭載されているため、各半導体素子２，３の端辺同士が対向することがない配置形態となっている。
【００２７】
各半導体素子２，３の各辺には多数のボンディングパッド２１，２２，２３，２４（第２の半導体素子３上のものは図示を省略している）がその辺の延長方向に沿って配設されている。つまり、半導体素子２の図中上側辺に沿って配設された上辺ボンディングパッド２１，２１，…、図中下側辺に沿って配設された下辺ボンディングパッド２２，２２，…、図中左側辺に沿って配設された左側辺ボンディングパッド２３，２３，…、図中右側辺に沿って配設された右側辺ボンディングパッド２４，２４，…がそれぞれ設けられている。
【００２８】
そして、各ボンディングパッド２１〜２４と所定のリードフレーム４１〜４４（各リードフレームの内部リード端子）とはリードワイヤ５１〜５８によって接続されている。具体的に、第１の半導体素子２の上辺ボンディングパッド２１，２１，…は上縁リードフレーム４１，４１，…に、右側辺ボンディングパッド２４，２４，…は右側縁リードフレーム４４，４４，…にそれぞれリードワイヤ５１，５１，…、５２，５２，…によって接続されている。また、第１の半導体素子２の下辺ボンディングパッド２２，２２，…の一部は右側縁リードフレーム４４，４４，…に、それ以外は下縁リードフレーム４２，４２，…にリードワイヤ５３，５３，…によってそれぞれ接続されている。更に、第１の半導体素子２の左側辺ボンディングパッド２３，２３，…の一部は上縁リードフレーム４１，４１，…に、それ以外は左側縁リードフレーム４３，４３，…にリードワイヤ５４，５４，…によってそれぞれ接続されている。
【００２９】
同様に、第２の半導体素子３の図中上辺のボンディングパッド及び図中左側辺のボンディングパッドは左側縁リードフレーム４３，４３，…に、図中下辺のボンディングパッド及び図中右側辺のボンディングパッドは下縁リードフレーム４４，４４，…に、それぞれリードワイヤ５５〜５８によって接続されている。
【００３０】
以上説明したように、第１及び第２の２個の半導体素子２，３は、チップ台１上で千鳥配列状で搭載されている。このため、各半導体素子２，３同士では、全ての辺が互いに近接して対向することがない。つまり、隣り合う半導体素子２，３同士を近接して配置しながらも、各半導体素子２，３の各辺とリードフレーム４１〜４４との間にワイヤボンディングのための領域を確保することが可能となり、この半導体素子２，３とリードフレーム４１〜４４との接続を容易に行うことができる。
【００３１】
（第２実施形態）
次に、図２を用いて第２実施形態について説明する。本形態では、互いに対向しない外部リード端子と半導体素子２，３上のボンディングパッドとを接続するための構成が上述した第１実施形態のものと異なっている。従って、本形態では、第１実施形態との相違点についてのみ説明する。
【００３２】
図２（パッケージＰを破線で示している）は、本形態に係る半導体装置の内部構成を示す平面図である。この図に示すように、本半導体装置は、外部リード端子から延びるリードフレームのうちの一部のリードフレーム４５ａ，４５ｂ，４５ｃ，４５ｄが、半導体素子２，３の各辺のうち、その外部リード端子に対向しない辺に近接する位置まで延び、そのリードフレーム４５ａ，４５ｂ，４５ｃ，４５ｄの内部端である内部リード端子の配列方向を、その辺の延長方向に対して略平行に設定した構成となっている。
【００３３】
具体的には、リードフレーム４５ａ，４５ａ，…は、上縁リードフレームが第１の半導体素子２の左側辺ボンディングパッド２３，２３，…に向かって湾曲形状とされたものであり、これらリードフレーム４５ａ，４５ａ，…の内部リード端子の配列方向（図中上下方向）が第１の半導体素子２の左側辺の延長方向に対して略平行に設定されている。また、リードフレーム４５ｂ，４５ｂは、下縁リードフレームが第２の半導体素子３の右側辺ボンディングパッド３４，３４に向かって湾曲形状とされたものであり、これらリードフレーム４５ｂ，４５ｂの内部リード端子の配列方向（図中上下方向）が第２の半導体素子３の右側辺の延長方向に対して略平行に設定されている。更に、リードフレーム４５ｃ，４５ｃ，…は、左側縁リードフレームが第２の半導体素子３の上辺ボンディングパッド３１，３１，…に向かって湾曲形状とされたものであり、これらリードフレーム４５ｃ，４５ｃ，…の内部リード端子の配列方向（図中左右方向）が第２の半導体素子３の上辺の延長方向に対して略平行に設定されている。加えて、リードフレーム４５ｄ，４５ｄ，…は、右側縁リードフレームが第１の半導体素子２の下辺ボンディングパッド２２，２２，…に向かって湾曲形状とされたものであり、これらリードフレーム４５ｄ，４５ｄ，…の内部リード端子の配列方向（図中左右方向）が第１の半導体素子２の下辺の延長方向に対して略平行に設定されている。
【００３４】
このため、互いに対向しない外部リード端子と半導体素子上のボンディングパッドとを接続する場合であっても、リードフレームの内部端（内部リード端子）と半導体素子上のパッドとの間隔を小さくでき、この両者を接続するためのワイヤボンディング（リードワイヤ）の長さを短くすることができる。
【００３５】
（第３実施形態）
次に、図３を用いて第３実施形態について説明する。本形態では、一部のリードフレームの幅寸法が上述した第２実施形態のものと異なっている。従って、本形態では、第１実施形態及び第２実施形態との相違点についてのみ説明する。
【００３６】
図３は、本形態に係る半導体装置の内部構成を示す平面図である。この図に示すように、本半導体装置は、各外部リード端子から延びるリードフレームのうち、一部のリードフレーム４６ａ〜４６ｅの幅寸法を、他のリードフレーム４１〜４４、４５ａ〜４５ｄの幅寸法よりも大きく設定している。
【００３７】
具体的には、第１の半導体素子２における上辺ボンディングパッド２１’、左側辺ボンディングパッド２３’、右側辺ボンディングパッド２４’のそれぞれ一つずつに対応したリードフレーム４６ａ，４６ｂ，４６ｃの幅寸法が、この第１の半導体素子２に接続する他のリードフレームの幅寸法よりも大きく設定されている。同様に、第２の半導体素子３における上辺ボンディングパッド３１’、左側辺ボンディングパッド３３’のそれぞれ一つずつに対応したリードフレーム４６ｄ，４６ｅの幅寸法が、この第２の半導体素子３に接続する他のリードフレームの幅寸法よりも大きく設定されている。
【００３８】
このとき、幅寸法が大きく設定されたリードフレーム４６ａ〜４６ｅは、電源、GND等の大電流が流れる信号、及びリードフレームで生じる特性損失等の影響がある信号に使用するパッド及び外部リード端子に接続される。これによれば、外部リード端子までの電気抵抗の上昇を抑制することが可能となり、特性損失等に対する改善を期待することができる。
【００３９】
（第４実施形態）
次に、図４を用いて第４実施形態について説明する。本形態では、一部のリードフレームの幅寸法が上述した第３実施形態のものと異なっている。従って、本形態では、第３実施形態との相違点についてのみ説明する。
【００４０】
図４は、本形態に係る半導体装置の内部構成を示す平面図である。この図に示すように、本半導体装置は、幅寸法が大きく設定されたリードフレーム４６ａ，４６ｃ，４６ｅを、半導体素子２，３の各辺のうち、そのリードフレーム４６ａ，４６ｃ，４６ｅが繋がる外部リード端子に対向する辺に近接する位置まで延ばした構成としている。
【００４１】
具体的には、第１の半導体素子２における二つの上辺ボンディングパッド２１’，２１’に繋がる上縁リードフレーム４６ａ，４６ａ、第１の半導体素子２における一つの右側辺ボンディングパッド２４’に繋がる右側縁リードフレーム４６ｃ、第２の半導体素子３における二つの左側ボンディングパッド３３’，３３’に繋がる左側縁リードフレーム４６ｅ，４６ｅが他のリードフレームの幅寸法よりも大きく設定されている。
【００４２】
これにより、この幅寸法が大きく設定されたリードフレーム４６ａ，４６ｃ，４６ｅの長さを極力短くすることが可能となり、外部リード端子までの電気抵抗の上昇を更に抑制することが可能となる。
【００４３】
−その他の実施例−
以上説明した各実施例は、パッケージ内に２個の半導体素子が搭載されて構成される半導体装置に本発明を適用した場合について説明した。本発明はこれに限らず、パッケージ内に３個以上の半導体素子が搭載されて構成される半導体装置に適用してもよい。図５（ａ）はパッケージ内に３個の半導体素子を搭載した場合における半導体素子Ａ１，Ａ２，Ａ３の搭載位置を示しており、図５（ｂ）はパッケージ内に４個の半導体素子Ａ１，Ａ２，Ａ３，Ａ４を搭載した場合における半導体素子の搭載位置を示している。
【図面の簡単な説明】
【００４４】
【図１】第１実施形態に係る半導体装置の内部構成を示す平面図である。
【図２】第２実施形態に係る半導体装置の内部構成を示す平面図である。
【図３】第３実施形態に係る半導体装置の内部構成を示す平面図である。
【図４】第４実施形態に係る半導体装置の内部構成を示す平面図である。
【図５】（ａ）はパッケージ内に３個の半導体素子を搭載した状態の平面図であり、（ｂ）はパッケージ内に４個の半導体素子を搭載した状態の平面図である。
【図６】従来例に係る半導体装置の内部構成を示す平面図である。
【図７】他の従来例に係る半導体装置の内部構成を示す平面図である。
【図８】他の従来例に係る半導体装置の内部構成を示す平面図である。
【符号の説明】
【００４５】
２      第１の半導体素子
３      第２の半導体素子
４１    上縁リードフレーム
４２    下縁リードフレーム
４３    左側縁リードフレーム
４４    右側縁リードフレーム
５１〜５８  リードワイヤ
Ｐ      パッケージ
Ａ１〜Ａ４  半導体素子
【図１】
2005142426.tif 000003
【図２】
2005142426.tif 000004
【図３】
2005142426.tif 000005
【図４】
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【図５】
2005142426.tif 000007
【図６】
2005142426.tif 000008
【図７】
2005142426.tif 000009
【図８】
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