(57)【要約】【課題】  従来の圧電発振回路では、ＭＯＳトランジスタのチャネル長Ｌを短くしなければならず、製造コストを高額にさせた。【解決手段】  本発明に係る圧電発振回路は、圧電振動子と、前記圧電振動子の一端及び固定電位間に接続された第１のコンデンサと、前記圧電振動子の他端及び固定電位間に接続された第２のコンデンサとを有するとともに、前記圧電振動子の前記一端及び前記他端間に、縦続接続されたＮ段（Ｎは３以上の奇数）の反転増幅器が具備された圧電発振回路において、前記Ｎ段の反転増幅器のそれぞれの出力端及び固定電位間にインピーダンス素子を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
圧電振動子と、
前記圧電振動子の一端及び固定電位間に接続された第１のコンデンサと、
前記圧電振動子の他端及び固定電位間に接続された第２のコンデンサと、
を有するとともに、
前記圧電振動子の前記一端及び前記他端間に、縦続接続されたＮ段（Ｎは３以上の奇数）の反転増幅器が具備された圧電発振回路において、
前記Ｎ段の反転増幅器のそれぞれの出力端及び固定電位間にインピーダンス素子が接続されていることを特徴とする圧電発振回路。
【請求項２】
前記インピーダンス素子は、抵抗器であることを特徴とする請求項１記載の圧電発振回路。
【請求項３】
前記インピーダンス素子は、相互に直列接続された抵抗器及びコンデンサからなることを特徴とする請求項１記載の圧電発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子のような圧電振動子を用いて発振を行う圧電発振回路に関する。
【背景技術】
【０００２】
図５は、従来の圧電発振回路の構成を示す。図５に図示された、下記の特許文献１に記載の従来の圧電発振回路３は、従来知られたコルピッツ型圧電発振回路と同様に、圧電振動子Ｘと、圧電振動子Ｘの一端及び接地電位間に接続された第１のコンデンサＣｇと、圧電振動子Ｘの他端と接地電位間に接続された第２のコンデンサＣｄと、前記圧電振動子Ｘの前記一端及び前記他端間に縦続接続された反転増幅器Ａ１、Ａ２、Ａ３と、反転増幅器Ａ１の入力端子と反転増幅器Ａ３の出力端子間に設けられた帰還抵抗器Ｒｆとを含む。反転増幅器Ａ１〜Ａ３は、電源電位と接地電位間にそれぞれ直列接続されたＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を有し、例えば、反転増幅器Ａ１は、直列接続されたＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を有する。反転増幅器Ａ１〜Ａ３が３段縦続接続されていることにより、圧電発振回路３は、反転増幅器が１段のコルピッツ型圧電発振回路では理論上得られないレベルの負性抵抗を発生できる特徴を有する。
【０００３】
図６に図示のグラフは、図５に図示の圧電発振回路３について、以下の条件（１）〜（９）を前提とした、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌと、当該チャネル長で実現可能な合成負性抵抗Ｒｎの最小値との関係を示す。
ここで、「合成負性抵抗Ｒｎ」とは、反転増幅器Ａ１〜Ａ３、コンデンサＣｇ、Ｃｄ、および帰還抵抗Ｒｆからなる回路部に、圧電振動子Ｘの内部で端子間に存在している並列容量Ｃ０も加えて、その統合回路が圧電振動子Ｘの両端子間に対して発生する負性抵抗を指す。
【０００４】
（１）圧電振動子Ｘの共振周波数ｆｓは、３００ＭＨｚであること。
（２）圧電振動子Ｘの並列容量Ｃ０は、５ｐＦであること。
（３）ＰＭＯＳトランジスタＰ１〜Ｐ３について、正孔の移動度μｐは、２５０ｃｍ2／Ｖｓであり、閾値電圧Ｖｔｐは、−０．５５Ｖであること。
（４）ＮＭＯＳトランジスタＮ１〜Ｎ３について、電子の移動度μｎは、６００ｃｍ2／Ｖｓであり、閾値電圧Ｖｔｎは、０．５５Ｖであること。
（５）ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌは、すべて同一であること。
（６）ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル幅Ｗｐ、Ｗｎは、反転増幅器Ａ１〜Ａ３の相互コンダクタンス（入力電圧の変化に対する出力電流の変化の割合）が０．３ｍＳになるように調整されていること。
（７）ＰＭＯＳトランジスタＰ１〜Ｐ３のチャネル幅Ｗｐと、ＮＭＯＳトランジスタＮ１〜Ｎ３のチャネル幅Ｗｎとの比率（Ｗｐ／Ｗｎ）が、電子の移動度μｎと正孔の移動度μｐの比率（μｎ／μｐ）に等しくなるよう設定されていること。
（８）電源電圧は、３Ｖであること。
（９）ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長変調効果（飽和電流値がドレイン−ソース間の電圧に依存して変化する特性）に起因して反転増幅器Ａ１〜Ａ３のそれぞれの出力端子と接地電位間に等価的に存在する出力抵抗値は、１ＭΩで一定であること。
【０００５】
図６のグラフでは、チャネル長Ｌが０．１μｍのとき、合成負性抵抗Ｒｎの抵抗値は、−７２Ωまで下げることができる。圧電発振回路３の発振条件は、合成負性抵抗Ｒｎによって圧電振動子Ｘの等価直列抵抗Ｒ１（図示せず）がキャンセルされ、両者の和が負となることであるから、チャネル長Ｌが０．１μｍのときは、圧電振動子Ｘの等価直列抵抗Ｒ１が７２Ωまでであれば圧電発振回路３を発振させられることになる。
【０００６】
【特許文献１】特開昭５４−６１４４７号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図６に示されるように、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌが０．２４μｍを超過すると、合成負性抵抗Ｒｎは０Ωになり、圧電振動子Ｘとして、どんなに等価直列抵抗Ｒ１の小さなものを用いても圧電発振回路３を発振させることができなくなる。即ち、圧電発振回路３を発振させるためには、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌを少なくとも０．２４μｍより短くしなければならない。現実的には、設計値に余裕を見込む必要があることに加え、チャネル長Ｌが０．２４μｍに近いときは、コンデンサＣｇ、Ｃｄの容量値に要求される精度が高くなりすぎて回路の実現が難しいこともあり、チャネル長Ｌは０．１５μｍ程度とすることが求められてくる。しかし、チャネル長Ｌを当該寸法で形成することは、現在の半導体プロセスの技術では未だ難易度が高く、製造コストの高額化を招来するという問題があった。
【課題を解決するための手段】
【０００８】
本発明に係る圧電発振回路は、上記した課題を解決すべく、圧電振動子と、前記圧電振動子の一端及び固定電位間に接続された第１のコンデンサと、前記圧電振動子の他端及び固定電位間に接続された第２のコンデンサとを有するとともに、前記圧電振動子の前記一端及び前記他端間に、縦続接続されたＮ段（Ｎは３以上の奇数）の反転増幅器が具備された圧電発振回路において、前記Ｎ段の反転増幅器のそれぞれの出力端及び固定電位間にインピーダンス素子を接続する。
【０００９】
本発明に係る圧電発振回路によれば、前記インピーダンス素子が、前記Ｎ段の反転増幅器の各出力端及び固定電位間に接続されていることから、反転増幅器を構成するＭＯＳトランジスタのチャネル長が従来に比して長いという条件下であっても当該圧電発振回路の発振条件を満足する。これにより、当該圧電発振回路の製造を容易にかつ低コストで行うことが可能となる。
【００１０】
上記した本発明に係る圧電発振回路では、前記インピーダンス素子は、抵抗器であるか、もしくは、直列接続された抵抗器及びコンデンサからなる。
【発明を実施するための最良の形態】
【００１１】
本発明に係る圧電発振回路の実施形態について図面を参照して説明する。
【第１の実施形態】
【００１２】
図１は、第１の実施形態の圧電発振回路の構成を示す。第１の実施形態の圧電発振回路１は、圧電振動子Ｘと、圧電振動子Ｘの一端及び他端間に縦続接続された３段の反転増幅器Ａ１、Ａ２、Ａ３と、反転増幅器Ａ１、Ａ２、Ａ３の出力端及び固定電位である接地電位間に接続された、インピーダンス素子として機能する抵抗器Ｒ１、Ｒ２、Ｒ３と、圧電振動子Ｘの前記一端と前記接地電位間に接続された第１のコンデンサＣｇと、圧電振動子Ｘの前記他端と接地電位間に接続された第２のコンデンサＣｄと、反転増幅Ａ１の入力端子と反転増幅器Ａ３の出力端子間に設けられた帰還抵抗器Ｒｆとを含む。
【００１３】
反転増幅器Ａ１は、従来知られたように、相互に並列接続されたＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を有し、同様にして、反転増幅器Ａ２は、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２を有し、反転増幅器Ａ３は、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３を有する。ここで、抵抗器Ｒ１〜Ｒ３は、反転増幅器Ａ１〜Ａ３の出力端子及び接地電位間に等価的に存在する出力抵抗に並列接続されることから、結果的に、反転増幅器Ａ１、Ａ２、Ａ３の出力抵抗値を、より小さくすることになる。
【００１４】
図２は、第１の実施形態の圧電発振回路について、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌと、当該チャネル長で実現可能な合成負性抵抗Ｒｎの最小値との関係を示すグラフである。図２のグラフは、上述した背景技術と同一の条件（１）〜（８）、及び上述した条件（９）に代わる以下の条件（１０）の下に得られる。
【００１５】
（１０）抵抗器Ｒ１〜Ｒ３の接続により、反転増幅器Ａ１〜Ａ３の出力端子及び接地電位間の出力抵抗値は、２００ｋΩに低下したこと。
【００１６】
図２に図示のグラフは、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長Ｌを少なくとも０．５５μｍより小さくすれば、合成負性抵抗Ｒｎを負の値にできることから、即ち、等価直列抵抗Ｒ１が当該合成負性抵抗Ｒｎによって打ち消される余地があることから、圧電発振回路１を発振させることが可能であるということを示す。
【００１７】
図３は、第１の実施形態の圧電発振回路の反転増幅器のチャネル長Ｌと、当該チャネル長で実現可能な合成負性抵抗Ｒｎの最小値との関係を示す他のグラフである。図３のグラフは、上述した従来と同一の条件（１）〜（８）、及び上記した条件（９）及び（１０）に代わる以下の条件（１１）の下に得られる。
【００１８】
（１１）抵抗器Ｒ１〜Ｒ３の接続により、反転増幅器Ａ１〜Ａ３の出力端子及び接地電位間の出力抵抗値は、１００ｋΩに低下したこと。
【００１９】
図３に図示のグラフは、チャネル長Ｌを少なくとも０．７８μｍより小さくすれば、合成負性抵抗Ｒｎを負の値にできることから、圧電発振回路１を発振させることが可能であるということを示す。
【００２０】
上述したように、第１の実施形態の圧電発振回路１は、ＭＯＳトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３のチャネル長が、０．５５μｍより小さい、又は、０．７８μｍより小さいという条件を具備すれば発振することができ、当該条件は、従来の圧電発振回路のＭＯＳトランジスタのチャネル長Ｌの条件、即ち、チャネル長が０．２４μｍより小さいことという従来の条件より緩やかであることから、圧電発振回路１の製造を従来に比して容易にかつ製造コストを高額にすることなく行うことが可能となる。
【第２の実施形態】
【００２１】
図４は、第２の実施形態の圧電発振回路の構成を示す。第２の実施形態の圧電発振回路２は、図４に示されるように、図１に図示の第１の実施形態の圧電発振回路１と同様な、圧電振動子Ｘと、第１のコンデンサＣｇと、第２のコンデンサＣｄと、帰還抵抗器Ｒｆと、３つの反転増幅器Ａ１〜Ａ３と、抵抗器Ｒ１〜Ｒ３とを有し、他方で、第１の実施形態の圧電発振回路１と異なり、コンデンサＣ１、Ｃ２、Ｃ３を更に有する。
【００２２】
コンデンサＣ１〜Ｃ３は、抵抗器Ｒ１〜Ｒ３にそれぞれ直列接続されており、例えば、コンデンサＣ１と抵抗Ｒ１とは、インピーダンス素子として機能すべく、反転増幅器Ａ１の出力端及び接地電位間に直列接続されている。コンデンサＣ１〜Ｃ３は、また、上記した共振周波数ｆｓの下で、そのインピーダンスが、抵抗器Ｒ１〜Ｒ３の抵抗値に比較して充分に小さくなるように設定されている。
【００２３】
上記のように配置されたコンデンサＣ１〜Ｃ３は、反転増幅器Ａ１〜Ａ３の出力端から抵抗器Ｒ１〜Ｒ３経由で接地電位へ流れようとする直流電流を遮断する。これにより、圧電発振回路２は、第１の実施形態の圧電発振回路１に比して、その消費電力を低減することができる。また、コンデンサＣ１〜Ｃ３の存在により、反転増幅器Ａ１〜Ａ３の直流動作点を、抵抗器Ｒ１〜Ｒ３を考慮することなく設定することができることから、圧電発振回路２の設計の自由度を、第１の実施形態の圧電発振回路１のそれに比較して向上させることができ、このことは、例えば、従来の回路から当該圧電発振回路２への変更を容易にすることができる。
【００２４】
《変形例》
抵抗器Ｒ１〜Ｒ３、又は、抵抗器Ｒ１〜Ｒ３及びコンデンサＣ１〜Ｃ３は、上記したような反転増幅器Ａ１〜Ａ３の出力端及び接地電位に設けることに代えて、反転増幅器Ａ１〜Ａ３の出力端及び電源電位間に設けることによっても、上記したと同様な効果を得ることができる。
【００２５】
反転増幅器Ａ１〜Ａ３の数は、上記したような３段に代えて、例えば、５段、７段のような、３より大きい他の奇数にすることによっても、上記したと同様な効果を得ることができる。
また、反転増幅器Ａ３の出力とコンデンサＣｄとの間に抵抗器を挿入して、圧電振動子Ｘに流れる電流量を制限する構成としても構わない。この際、挿入する抵抗器の抵抗値が抵抗器Ｒ３の抵抗値に比べて十分に小さければ、合成負性抵抗Ｒｎの増減は軽微であり、上記したと同様な効果を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】第１の実施形態の圧電発振回路の構成を示す回路図。
【図２】第１の実施形態の圧電発振回路のＭＯＳトランジスタのチャネル長と実現可能な合成負性抵抗の最小値との関係を示すグラフ。
【図３】第１の実施形態の圧電発振回路のＭＯＳトランジスタのチャネル長と実現可能な合成負性抵抗の最小値との関係を示す他のグラフ。
【図４】第２の実施形態の圧電発振回路の構成を示す回路図。
【図５】従来の圧電発振回路の構成を示す回路図。
【図６】従来の圧電発振回路のＭＯＳトランジスタのチャネル長と実現可能な合成負性抵抗の最小値との間の関係を示す図。
【符号の説明】
【００２７】
１  圧電発振回路    Ｘ  圧電振動子    Ｃｇ  第１のコンデンサ    Ｃｄ  第２のコンデンサ    Ｒｆ  帰還抵抗器    Ａ１〜Ａ３  反転増幅器    Ｐ１〜Ｐ３  ＰＭＯＳトランジスタ    Ｎ１〜Ｎ３  ＮＭＯＳトランジスタ    Ｒ１〜Ｒ３  抵抗器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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