(57)【要約】【課題】ゲート電極とソース／ドレイン部との間のショートを抑制し、かつｐｎ接合リークを低減した高信頼性の高融点金属シリサイド層を有する半導体装置の製造方法を提供する。【解決手段】Ｎ型拡散層１０８と、前記Ｐ型拡散層１０９と、Ｎ型ゲート電極１０６と、Ｐ型ゲート電極１０５との上部に高抵抗のＣｏ2Ｓｉシリサイド領域１２１を形成した後、Ｓｉイオン１３１を注入し、続いて６００℃から８５０℃の温度範囲で５から９０秒間熱処理する。これにより、ＣｏＳｉ2化シリサイド反応における基板シリコン原子の消費を抑制し、かつ金属シリサイド層の異常成長を抑制することができるためｐｎ接合リークを低減することができる。【選択図】図１
2005123301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート電極と、不純物拡散領域と、前記ゲート電極の側壁に側壁スペーサ層と、を形成する工程と、
前記半導体基板上に高融点金属薄膜を形成する工程と、
前記半導体基板に第１の熱処理を施すことによって、前記ゲート電極および前記不純物拡散領域の中に、第１の高融点金属シリサイド層を形成する工程と、
前記高融点金属薄膜の未反応部分を除去する工程と、
前記半導体基板に原子を導入する工程と、
前記半導体基板に第２の熱処理を施すことによって、前記第１の高融点金属シリサイド膜を第２の高融点金属シリサイド膜に変化させる工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記原子を導入する工程において、導入した原子の最大濃度となる位置が前記第１の高融点金属シリサイド膜と前記不純物拡散領域との界面近傍もしくは前記第１の高融点金属シリサイド膜内にあるような条件で前記原子を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート電極と、不純物拡散領域と、前記ゲート電極の側壁に側壁スペーサ層と、を形成する工程と、
前記半導体基板上に高融点金属薄膜を形成する工程と、
前記半導体基板に第１の熱処理を施すことによって、前記ゲート電極および前記不純物拡散領域の中に、第１の高融点金属シリサイド層を形成する工程と、
前記高融点金属薄膜の未反応部分を除去する工程と、
前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程と、
前記半導体基板に第２の熱処理を施すことによって、前記第１の高融点金属シリサイド膜を第２の高融点金属シリサイド膜に変化させる工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程が、前記半導体基板に原子を導入することによって、前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記原子が、Ｓｉに対して、ドナーあるいはアクセプタとして働かない元素であることを特徴とする請求項１、２および４に記載の半導体装置の製造方法。
【請求項６】
前記原子が、IV族元素であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記原子として、Ｓｉ、ＧｅおよびＣから構成される群から選択された少なくとも１種類を用いることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記原子として、Ｉｎを用いることを特徴とする請求項１、２および４に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板に前記原子を導入する手段として、イオン注入法を用いることを特徴とする請求項１、２、４、５、６、７および８に記載の半導体装置の製造方法。
【請求項１０】
前記原子を導入する方法として、プラズマドープ法を用いることを特徴とする請求項１、２、４、５、６、７および８に記載の半導体装置の製造方法。
【請求項１１】
前記原子としてＳｉを用い、加速エネルギーとして０．３から１０ｋｅＶの範囲で導入を行うことを特徴とする請求項９および１０に記載の半導体装置の製造方法。
【請求項１２】
前記原子としてＳｉを用い、１Ｘ１０15から１Ｘ１０17ドーズを導入することを特徴とする請求項９、１０および１１に記載の半導体装置の製造方法。
【請求項１３】
前記高融点金属薄膜の未反応部分を除去する工程と前記半導体基板に前記原子を導入する工程との間に、
前記未反応部分に該当する領域に、マスク層を形成する工程と、
前記半導体基板に原子を導入する工程と前記半導体基板に第１の熱処理を施す工程との間に、
前記マスク層を除去する工程を備えていることを特徴とする請求項１、２、４、５、６、７、８、９、１０、１１および１２に記載の半導体装置の製造方法。
【請求項１４】
前記マスク層がレジストマスク膜であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記レジストマスク膜を形成する工程が、
前記半導体基板上にフォトレジスト膜を形成する工程と、
前記半導体基板上全面にエネルギー波を照射する工程と、
前記フォトレジスト膜の少なくとも一部を現像する工程と、
を備えていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記レジストマスク膜を除去する方法として、
前記半導体基板を超臨界流体もしくは液化ガス中に設置する工程を備えていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記超臨界流体もしくは液化ガスとして、二酸化炭素、亜酸化窒素およびアンモニアからなる群から選択された少なくとも１種類を用いることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記超臨界流体もしくは液化ガスに有機物質を添加することを特徴とする請求項１６および１７に記載の半導体装置の製造方法。
【請求項１９】
前記有機物質として、アルコール類、ケトン類、エーテル類、ジメチルホルムアルデヒド、アセトニトリル、酢酸、クロロホルムおよびＴＨＦからなる群から選択された少なくとも１種類を用いることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記高融点金属薄膜として、Ｃｏ、Ｔｉ、Ｎｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、ＭｏおよびＷからなる群から選択された少なくとも１種類を用いることを特徴とする請求項１から１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に高融点金属シリサイド層を備えた半導体装置において、高い信頼性を有するシリサイド層を形成する方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化、低消費電力化に伴って、ＭＯＳ型半導体装置のゲート、ソース／ドレイン部に高融点金属シリサイド層を形成する技術が提案され、用いられている。
【０００３】
ＭＯＳ型半導体装置のゲート、ソース／ドレイン部に高融点金属シリサイド層を形成すると、ゲート、ソース、ドレインの各電極における寄生抵抗が低減でき、信号遅延を小さくできるため高速化を実現することができる。
【０００４】
しかしながら、高融点金属が基板と反応してシリサイド層を形成する時点で、基板中のシリコンを消費することにより、シリサイド層が基板内部に入っていくため、特にソース／ドレイン部において、高融点金属シリサイド層とｐｎ接合境界との距離が近くなり、ｐｎ接合リークが増加しやすいという短所を有している。
【０００５】
そこで、高融点金属シリサイド層の基板内部への侵入距離を抑制するために、シリサイド層形成過程の途中で基板表面にシリコン薄膜を形成するという技術が提案されている。
【０００６】
以下、図６(a)〜(f)を参照しながら、特許文献１に示されているｐｎ接合リークを低減する高融点金属シリサイド層形成方法について説明する。
【０００７】
図６(a)において、シリコン基板３０上にＬＯＣＯＳ法等を用いて素子分離酸化膜４０を形成し、前記素子分離酸化膜４０の形成されていない前記シリコン基板３０上にポリシリコンゲート電極３６を形成する。次に、前記素子分離酸化膜４０と前記ポリシリコンゲート電極３６とをマスクにして、ソース／ドレイン部となる不純物拡散層３２、３４を形成する。さらに、シリコン酸化膜もしくはシリコン窒化膜の堆積とドライエッチとによる側壁スペーサ３８の形成を行う。図６(b)において、スパッタ法などを用いてコバルトなどの高融点金属薄膜４２を一様に１０ｎｍ厚で堆積する。図６(c)において、ＲＴＡ（Rapid Thermal Annealing）法などを用いて前記シリコン基板３０を４５０℃から６００℃の温度範囲、望ましくは５００℃で５から９０秒間熱処理する。前記不純物拡散層３２、３４領域及び前記ポリシリコンゲート電極３６のシリコン原子は一部消費され、高抵抗金属シリサイド層４４が形成される。例えば、高融点金属としてコバルトを用いた場合は、ＣｏＳｉ層と考えられる高抵抗金属シリサイド層が形成される。M. Ostlingらの文献（非特許文献１）によれば、Ｃｏ堆積膜厚が１０ｎｍの場合、ＣｏＳｉ層は初期シリコン界面から１８．１ｎｍの深さまで形成される（図７(a)参照）。このままさらに高温の熱処理を施すとＣｏＳｉ層がＣｏＳｉ2層に変化し、低抵抗化が完了するが、前記不純物拡散層３２、３４領域のシリコン原子をさらに消費してシリサイド層下端がｐｎ接合に近づくため、大きな接合リーク電流が発生する。前記非特許文献１によれば、Ｃｏ堆積膜厚が１０ｎｍの場合、ＣｏＳｉ2層は初期シリコン界面から３６．１ｎｍの深さまで形成されると予想される（図７(a)参照）。そこで、図６(d)において未反応の高融点金属薄膜４２を塩酸と過酸化水素水の混合物などを用いて選択的に除去した後、図６(e)において前記シリコン基板３０上に、スパッタ法や低温ＣＶＤ法等を用いてポリシリコンもしくは非晶質のシリコン薄膜４６を５から１００ｎｍ厚、望ましくは３０ｎｍ厚形成する。図６(f)において、ＲＴＡ法などを用いて前記シリコン基板３０を６００℃から８００℃の温度範囲、望ましくは８００℃で５から９０秒間熱処理する。この熱処理によって、高抵抗金属シリサイド層４４が低抵抗金属シリサイド層４８に変化し、低抵抗化が完了する。前述の通り、この反応はＣｏＳｉ層がＣｏＳｉ2層に変化することで生じる。この時消費されるシリコン原子は、一部が前記シリコン薄膜４６から供給されるため、前記シリコン薄膜４６を形成しない従来法に比べて低抵抗金属シリサイド層４８は基板上部に形成され、ｐｎ接合に近づくことはない。よって、ｐｎ接合リークを低減することができる。
【特許文献１】米国特許６１６５９０３号明細書
【非特許文献１】M. Ostling and C. Zaring, Basic physical properties, in Properties of Metal Silicides, EMIS Datareviews, Series No. 14, K. Maex and M. van Rossum, Eds., INSPEC, London, 1995, pp. 1-52.
【非特許文献２】Shi-Li Zhang and Mikael Ostling, Critical Reviews in Solid State and Materials Sciences, 28(1), 1-29 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、米国特許６１６５９０３号明細書記載の方法を用いると、図６において、高抵抗金属シリサイド層４４中の過剰な金属が側壁スペーサ層３８に拡散し、側壁スペーサ層３８上のシリコン薄膜４６と反応して、側壁スペーサ層３８上にも金属シリサイド層が形成されやすくなるため、ゲート電極とソース／ドレイン部との間のショートが発生しやすいという問題を生じる。特に半導体集積回路装置の微細化が進んでゲート電極の高さや側壁スペーサの幅が縮小されると、前記ゲート電極とソース／ドレイン部との間のショートの発生確率が高くなる。また、ｐｎ接合リークは、金属シリサイド層とｐｎ接合位置との距離が近くなることだけでなく、金属シリサイド層の異常成長によっても引き起こされる。米国特許６１６５９０３号明細書記載の方法により、高抵抗金属シリサイド層の上部にシリコン薄膜を設けても、高抵抗金属シリサイド層とシリコン基板との界面での反応速度が速いため、前記シリコン薄膜からのシリコン原子の供給が追いつかず、結果として高抵抗金属シリサイド層とシリコン基板との界面での金属シリサイド層の異常成長を抑制することができず、ｐｎ接合リークを完全に低減することは困難である。
【０００９】
前記に鑑み、本発明は、ゲート電極とソース／ドレイン部との間のショートを抑制し、かつｐｎ接合リークを低減した高信頼性の高融点金属シリサイド層を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上に、ゲート電極と、不純物拡散領域と、前記ゲート電極の側壁に側壁スペーサ層と、を形成する工程と、前記半導体基板上に高融点金属薄膜を形成する工程と、前記半導体基板に第１の熱処理を施すことによって、前記ゲート電極および前記不純物拡散領域の中に、第１の高融点金属シリサイド層を形成する工程と、前記高融点金属薄膜の未反応部分を除去する工程と、前記半導体基板に原子を導入する工程と、前記半導体基板に第２の熱処理を施すことによって、前記第１の高融点金属シリサイド膜を第２の高融点金属シリサイド膜に変化させる工程と、を備えている。
【００１１】
これにより、導入された前記原子が、前記側壁スペーサ層の最表面にはあまり存在しないため、前記側壁スペーサ層にシリサイド層が形成されるのが抑制され、前記ゲート電極と前記不純物拡散領域であるソース／ドレイン部との間のショートを抑制することができる。また、前記不純物拡散領域における基板原子の消費を抑制することができるためｐｎ接合リークを低減することができる。
【００１２】
前記原子を導入する工程において、導入した原子の最大濃度となる位置が前記第１の高融点金属シリサイド膜と前記不純物拡散領域との界面近傍もしくは前記第１の高融点金属シリサイド膜内にあるような条件で前記原子を導入することが好ましい。
【００１３】
本発明に係る別の半導体装置の製造方法は、半導体基板上に、ゲート電極と、不純物拡散領域と、前記ゲート電極の側壁に側壁スペーサ層と、を形成する工程と、
前記半導体基板上に高融点金属薄膜を形成する工程と、前記半導体基板に第１の熱処理を施すことによって、前記ゲート電極および前記不純物拡散領域の中に、第１の高融点金属シリサイド層を形成する工程と、前記高融点金属薄膜の未反応部分を除去する工程と、前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程と、前記半導体基板に第２の熱処理を施すことによって、前記第１の高融点金属シリサイド膜を第２の高融点金属シリサイド膜に変化させる工程と、を備えている。
【００１４】
これにより、導入された前記原子が前記第１の熱処理工程で形成された高抵抗である前記第１の高融点シリサイド膜の表面近傍のアモルファス化を生じさせるために前記第２の熱処理を施す工程において低抵抗である前記第２の高融点金属シリサイド膜を形成する、シリサイド化反応が均一に進み、ｐｎ接合リークを低減することができる。
【００１５】
前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程が、前記半導体基板に原子を導入することによって、前記第１の高融点金属シリサイド層を部分的にアモルファス化する工程であることが好ましい。
【００１６】
ある好適な実施形態では、前記原子が、Ｓｉに対して、ドナーあるいはアクセプタとして働かない元素である。
【００１７】
ある好適な実施形態では、前記原子が、IV族元素である。
【００１８】
ある好適な実施形態では、前記原子として、Ｓｉ、ＧｅおよびＣから構成される群から選択された少なくとも１種類を用いる。
【００１９】
ある好適な実施形態では、前記原子として、Ｉｎを用いる。
【００２０】
ある好適な実施形態では、前記原子としてＳｉを用い、加速エネルギーとして０．３から１０ｋｅＶの範囲で導入を行う。
【００２１】
ある好適な実施形態では、前記原子としてＳｉを用い、１Ｘ１０15から１Ｘ１０17ドーズを導入する。
【００２２】
ある好適な実施形態では、前記原子を導入する方法として、プラズマドープ法もしくはイオン注入法を用いる。
【００２３】
ある好適な実施形態では、前記高融点金属薄膜の未反応部分を除去する工程と前記半導体基板に前記原子を導入する工程との間に、前記未反応部分に該当する領域に、マスク層を形成する工程と、前記半導体基板に原子を導入する工程と前記半導体基板に第１の熱処理を施す工程との間に、前記マスク層を除去する工程を備えている。
【００２４】
前記マスク層がレジストマスク膜であることが好ましい。
【００２５】
ある好適な実施形態では、前記レジストマスク膜を形成する工程が、前記半導体基板上にフォトレジスト膜を形成する工程と、前記半導体基板上全面にエネルギー波を照射する工程と、前記フォトレジスト膜の少なくとも一部を現像する工程と、を備えている。
【００２６】
ある好適な実施形態では、前記レジストマスク膜を除去する方法として、前記半導体基板を超臨界流体もしくは液化ガス中に設置する工程を備えている。
【００２７】
ある好適な実施形態では、前記超臨界流体もしくは液化ガスとして、二酸化炭素、亜酸化窒素およびアンモニアからなる群から選択された少なくとも１種類を用いる。
【００２８】
ある好適な実施形態では、前記超臨界流体もしくは液化ガスに有機物質を添加する。
【００２９】
ある好適な実施形態では、前記有機物質として、アルコール類、ケトン類、エーテル類、ジメチルホルムアルデヒド、アセトニトリル、酢酸、クロロホルムおよびＴＨＦからなる群から選択された少なくとも１種類を用いる。
【００３０】
ある好適な実施形態では、前記高融点金属薄膜として、Ｃｏ、Ｔｉ、Ｎｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、ＭｏおよびＷからなる群から選択された少なくとも１種類を用いる。
【発明の効果】
【００３１】
本発明に係る半導体装置の製造方法によると、導入された原子が、側壁スペーサ層の最表面にはあまり存在しないため、側壁スペーサ層にシリサイド層が形成されるのが抑制され、ゲート電極と不純物拡散領域であるソース／ドレイン部との間のショートを抑制することができる。
【００３２】
また導入された原子が第１の熱処理工程で形成された高抵抗である第１の高融点シリサイド膜の表面近傍のアモルファス化を生じさせるために第２の熱処理を施す工程において低抵抗である第２の高融点金属シリサイド膜を形成する、シリサイド化反応が均一に進み、かつこの反応での不純物拡散領域における基板原子の消費を抑制することができるためｐｎ接合リークを低減することができる。
【００３３】
以上のように、本発明による半導体装置の製造方法によると、ゲート電極とソース／ドレイン部との間のショートを抑制し、かつｐｎ接合リークを低減した高信頼性の高融点金属シリサイド層を有する半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３５】
まず、図１(a)において、ｐ型半導体基板１００上にＳＴＩ（Shallow Trench Isolation）法等を用いて約３００ｎｍ厚の素子分離酸化膜１０２を形成し、続いて、前記ｐ型半導体基板１００の一部に、Ｐウェル領域１０１、Ｎウェル領域１０３を形成する。また、必要に応じて素子分離酸化膜を通じたリークを防止するためのチャネルストップや閾値制御用の不純物注入及び熱処理を行う。
【００３６】
図１(b)において、約２ｎｍ厚のゲート絶縁膜１０４、約２００ｎｍから３００ｎｍ厚のポリシリコン薄膜１６１を形成する。また必要に応じて、前記Ｐウェル領域１０１上の前記ポリシリコン薄膜１６１にはリンや砒素のイオン注入を行ってＮ型化し、前記Ｎウェル領域１０３上の前記ポリシリコン薄膜１６１にはボロン等のイオン注入を行ってＰ型化する。
【００３７】
図１(c)において通常のリソグラフィ、エッチングを用いて前記ポリシリコン薄膜１６１及びゲート絶縁膜１０４を加工し、Ｎ型ゲート電極１０６及びＰ型ゲート電極１０５を形成する。また必要に応じて、前記素子分離酸化膜１０２と、前記Ｎ型ゲート電極１０６と、前記Ｐ型ゲート電極１０５とをマスクにしてイオン注入を行い、前記Ｐウェル領域１０１の一部にＮ型拡散層１０８を、前記Ｎウェル領域１０３の一部にＰ型拡散層１０９を形成する。前記Ｎ型拡散層１０８及びＰ型拡散層１０９における不純物濃度は、１０18から１０19ｃｍ-3程度の低濃度が好ましい。
【００３８】
図１(d)においてシリコン酸化膜やシリコン窒化膜を５０から７０ｎｍ厚堆積し、異方性のあるドライエッチングを用いて前記シリコン酸化膜やシリコン窒化膜を前記Ｎ型ゲート電極１０６及び前記Ｐ型ゲート電極１０５の側壁にのみ残し、側壁絶縁膜１０７を形成する。続いて、前記素子分離酸化膜１０２と、前記Ｎ型ゲート電極１０６と、前記Ｐ型ゲート電極１０５と側壁絶縁膜１０７とをマスクにしてイオン注入を行い、Ｎ型拡散層１０８及びＰ型拡散層１０９の一部を高濃度化する。この時、高濃度部分における不純物濃度は、１０19から１０22ｃｍ-3程度の濃度が好ましい。
【００３９】
図１(e)において、前記Ｎ型拡散層１０８及びＰ型拡散層１０９の活性化熱処理を行った後、前記ｐ型半導体基板１００をアンモニアと過酸化水素と水との混合溶液等で洗浄し、真空装置中においてアルゴンイオン等でさらに表面をスパッタした後Ｃｏ薄膜１１１を約１０ｎｍ厚で形成する。
【００４０】
図２(a)において、ＲＴＡ法などを用いて前記ｐ型半導体基板１００を４００℃から６００℃の温度範囲、望ましくは４５０℃で５〜９０秒間熱処理する。前記Ｎ型拡散層１０８と、前記Ｐ型拡散層１０９と、前記Ｎ型ゲート電極１０６と、前記Ｐ型ゲート電極１０５との上部では、シリコン原子が一部消費され、高抵抗のＣｏ2Ｓｉシリサイド領域１２１が形成される。前記M. Ostlingらの文献（非特許文献１）にも示されているように、Ｃｏ堆積膜厚が１０ｎｍの場合、Ｃｏ2Ｓｉシリサイド領域１２１は初期シリコン界面から９．０ｎｍの深さまで形成される（図７(a)参照）。
【００４１】
図２(b)において、未反応のＣｏ薄膜１１１を塩酸と過酸化水素水の混合物、あるいはアンモニアと過酸化水素水の混合物などを用いて選択的に除去する。
【００４２】
図２(c)において、前記ｐ型半導体基板１００中にＳｉイオン１３１を注入する。加速エネルギーは、０．３から１０ｋｅＶの範囲、望ましくは１から５ｋｅＶの加速エネルギーで１Ｘ１０15から１Ｘ１０17ドーズを注入する。
【００４３】
図２(d)において、ＲＴＡ法などを用いて前記ｐ型半導体基板１００を６００℃から８５０℃の温度範囲、望ましくは８００℃で５から９０秒間熱処理する。この熱処理によって、高抵抗のＣｏ2Ｓｉシリサイド領域１２１が低抵抗のＣｏＳｉ2シリサイド領域１７１に変化し、低抵抗化が完了する。
【００４４】
図２(e)において、高密度プラズマＣＶＤ法を用いたシリコン酸化膜等により層間絶縁膜１４０を形成し、リソグラフィとドライエッチにより所望の位置にコンタクトホール１４１を開口し、内部にタングステン１４２を充填する。次に、アルミニウムもしくはＣｕなどの金属を用いて金属配線層１４３を形成し、最後にシリコン窒化膜などを用いて表面保護膜１４４を形成し、半導体素子が完成する。
【００４５】
本発明による半導体装置の製造方法を用いると、ゲート電極とソース／ドレイン部との間のショートを抑制し、かつｐｎ接合リークを低減することができる。これらのことについて、さらに詳細に説明する。
【００４６】
まず、ゲート電極とソース／ドレイン部との間のショート抑制について説明する。前記ｐ型半導体基板１００中に注入されたＳｉイオン１３１は、基板表面から少し内部に分布しており、最表面にはほとんど存在しない。側壁絶縁膜１０７や素子分離酸化膜１０２の上部でも、シリコン酸化膜の表面から少し内部に分布している。最表面近傍のシリコン原子濃度は、１０19から１０20ｃｍ-3オーダであり、拡散層の不純物濃度程度である。よって、Ｃｏ2Ｓｉシリサイド領域１２１と接する側壁絶縁膜１０７や素子分離酸化膜１０２の最表面においては、シリサイド層はほとんど形成されない。Ｃｏ2Ｓｉシリサイド領域１２１の過剰のＣｏ原子が側壁絶縁膜１０７上に拡散して、注入されたシリコン原子と反応してシリサイド層を形成しようとしても、最表面にはシリコン原子はほとんど存在せず、かつ存在するシリコン原子もその周りにはシリコン酸化膜の酸素原子が多数存在するためシリサイド層を形成する前に酸化されてしまうためである。よって本発明による半導体装置の製造方法を用いると、側壁絶縁膜１０７や素子分離酸化膜１０２の上部にはシリサイド層は形成されず、ゲート電極とソース／ドレイン部との間のショートを抑制することができる。
【００４７】
次に、ｐｎ接合リークの低減について説明する。Ｃｏ2Ｓｉシリサイド領域１２１とシリコン領域であるＮ型拡散領域１０８あるいはＰ型拡散領域１０９との界面、あるいは高抵抗のＣｏ2Ｓｉシリサイド領域１２１内部にイオン注入により導入されたシリコン原子は、続く熱処理中に、Ｃｏ原子と反応して低抵抗のＣｏＳｉ2シリサイド領域１７１に変化する。
【００４８】
米国特許６１６５９０３号明細書記載の方法のように基板表面にシリコン膜を設けた場合は、Ｃｏ2Ｓｉシリサイド領域１２１とシリコン領域との界面、あるいは高抵抗のＣｏ2Ｓｉシリサイド領域１２１内部でのＣｏＳｉ2化シリサイド反応には寄与しにくいが、本発明による半導体装置の製造方法のようにＣｏ2Ｓｉシリサイド領域１２１とシリコン領域との界面、あるいは高抵抗のＣｏ2Ｓｉシリサイド領域１２１内部にシリコン原子を注入すると、まずそのシリコン原子を用いてのＣｏＳｉ2化シリサイド反応が生じるため、基板シリコン原子の消費をある程度抑制することができる。また、Ｓｉイオン１３１注入により、高抵抗のＣｏ2Ｓｉシリサイド領域１２１表面近傍がアモルファス化され、ＣｏＳｉ2化シリサイド反応が均一化される（Shi-Li Zhang and Mikael Ostling, Critical Reviews in Solid State and Materials Sciences, 28(1), 56 (2003).）。よって、金属シリサイド層の異常成長を抑制することができ、ｐｎ接合リークを低減することができる。
【００４９】
図３は、本実施形態においてｐ型半導体基板１００中にＳｉイオン１３１を注入した場合の、注入プロファイルの加速エネルギー依存性を示す。注入ドーズ量は１Ｘ１０15である。図３でＳｉと表記しているのは、図１における前記Ｎ型拡散層１０８あるいは前記Ｐ型拡散層１０９との領域のことであり、簡略化のため、以降はシリコン領域と呼ぶことにする。ｐ型半導体基板１００表面には約１３ｎｍ厚（初期シリコン界面からは９．０ｎｍの深さまで）のＣｏ2Ｓｉシリサイド領域１２１が形成されている。１ｋｅＶの加速エネルギーで注入した場合は、一番高濃度の部分はＣｏ2Ｓｉシリサイド領域１２１表面から約３ｎｍ程度の深さの部分であり、ピーク濃度は約２Ｘ１０21ｃｍ-3となる。また１ｋｅＶで注入した場合はΔＲｐ（投影飛程の標準偏差）も小さいため、注入されたシリコン原子のほとんどがＣｏ2Ｓｉシリサイド領域１２１内に存在することがわかる。一方、５ｋｅＶの加速エネルギーで注入した場合は、一番高濃度の部分はＣｏ2Ｓｉシリサイド領域１２１表面から約１０ｎｍ程度の深さの部分であり、ピーク濃度は約７Ｘ１０20ｃｍ-3となる。ΔＲｐは１ｋｅＶで注入した場合に比べて大きくなるが、大部分のシリコン原子は、初期シリコン界面から３６．１ｎｍの深さ以内に存在する。この領域は低抵抗のＣｏＳｉ2シリサイド領域１７１が形成される範囲である、初期シリコン界面から３０〜４０ｎｍの範囲にあり、反応に寄与すると考えられる。一方、１５ｋｅＶの加速エネルギーで注入した場合は、一番高濃度の部分はＣｏ2Ｓｉシリサイド領域１２１表面から約２３ｎｍ程度の深さの部分であり、ピーク濃度は約３Ｘ１０20ｃｍ-3となる。ΔＲｐはさらに大きくなり、初期シリコン界面から３６．１ｎｍより深いところに存在するシリコンが増加する。このため、注入したシリコン原子がシリサイド反応に活用される割合が減少する。注入したシリコン原子は、Ｃｏ2Ｓｉシリサイド領域１２１とシリコン領域との界面、あるいはＣｏ2Ｓｉシリサイド領域１２１内部に存在することが望ましいため、加速エネルギーとしては、０．３から１０ｋｅＶの範囲、望ましくは１から５ｋｅＶの加速エネルギーで注入するとよい。Ｃｏ及びシリコンの密度から計算すると、Ｃｏ2Ｓｉ層がＣｏＳｉ2層に変化する場合、反応で消費するシリコン原子の体積はＣｏの体積の約２．７倍であり、Ｃｏ堆積膜厚が１０ｎｍの場合、約２７ｎｍ厚のシリコンが必要になる。シリコンの密度は約５Ｘ１０22ｃｍ-3であり、シリコン量を全てイオン注入で補うためには１．４Ｘ１０17ドーズが必要となるが、これより少ないイオン注入量でもｐｎ接合リークの低減には効果がある。これは前述の通り、一旦形成されたＣｏ2Ｓｉシリサイド領域１２１の一部がシリコン注入によりアモルファス化されることで金属シリサイド層の異常成長（急激な部分的ＣｏＳｉ2化シリサイド反応）が抑制され、均一に反応が起こるため、リーク発生の原因となるスパイク形成が減少し、結果的にｐｎ接合リークを低減することができると考えている。
【００５０】
本実施の形態ではＣｏシリサイドを例にとり説明したが、この他に、Ｔｉ、Ｎｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗなど他の高融点金属シリサイドを用いることができる。特に、今後ＵＬＳＩの微細化に伴い注目されているＮｉシリサイドはモノシリサイド（ＮｉＳｉ）が低抵抗である。ＮｉＳｉは、Ｎｉ膜厚を１とすると、形成に必要なＳｉ膜厚は１．８程度であり、Ｃｏの半分である（図７(b)参照）。よって、シリコンイオン注入によりシリサイド層の深さを低減する効果が大きい。
【００５１】
本実施の形態ではＳｉイオン１３１の注入に、従来のイオン注入法を用いたが、イオン注入法の代わりにプラズマドープ法を用いても良い。プラズマドープ法は、シリコンを含むプラズマ中にｐ型半導体基板１００を設置して、低加速エネルギーでＳｉイオンを前記ｐ型半導体基板１００中に注入するもので、大量のイオンを低エネルギーで高速に注入するのに向いている。本実施の形態では、１Ｘ１０15から１Ｘ１０17ドーズのＳｉイオン１３１を注入するため、プラズマドープ法を用いると、高いスループットが得られる。
【００５２】
本実施の形態ではＳｉイオン１３１を注入したが、Ｓｉ以外のIV族元素であるＧｅやＣを注入しても良い、またIV族元素以外でも結果的に活性化率が小さければドナーやアクセプタとしては働かないので、活性化率の小さなＩｎイオン等の元素を注入しても良い。これらは、シリサイド形成の原料として寄与することはないが、Ｃｏ2Ｓｉシリサイド領域１２１のアモルファス化を引き起こし、結果としてｐｎ接合リークを低減することができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５４】
本実施の形態は、本発明の第１の実施形態に係る半導体装置の製造方法において低エネルギーでのＳｉイオン注入量を１Ｘ１０18ドーズ程度に著しく増加させ、ゲート電極とソース／ドレイン部との間のショートが発生する恐れがある場合に用いる方法であり、幅が５０ｎｍ程度の側壁絶縁膜１０７上にレジスト層３０１のマスクを形成した後に、Ｓｉイオン注入をすることで、側壁絶縁膜１０７の表面のＳｉ濃度を低くすることを可能とする点が特徴である。なお、本発明の第１の実施形態と重複する部分の説明は割愛する。
【００５５】
図４(a)において、本発明の第１の実施形態と同様にｐ型半導体基板１００上にＳＴＩ法等を用いて素子分離酸化膜１０２、Ｐウェル領域１０１、Ｎウェル領域１０３、Ｎ型ゲート電極１０６及びＰ型ゲート電極１０５、Ｎ型拡散層１０８、Ｐ型拡散層１０９を形成し、前記ｐ型半導体基板１００をアンモニアと過酸化水素と水との混合溶液等で洗浄し、真空装置中でアルゴンイオン等でさらに表面をスパッタした後Ｃｏ薄膜１１１を約１０ｎｍ厚で形成する。次に、ＲＴＡ法などを用いて前記ｐ型半導体基板１００を４００℃から６００℃の温度範囲、望ましくは４５０℃で５〜９０秒間熱処理する。前記Ｎ型拡散層１０８と、前記Ｐ型拡散層１０９と、前記Ｎ型ゲート電極１０６と、前記Ｐ型ゲート電極１０５との上部では、シリコン原子が一部消費され、高抵抗のＣｏ2Ｓｉシリサイド領域１２１が形成される。図４(b)において、未反応のＣｏ薄膜１１１を塩酸と過酸化水素水の混合物、あるいはアンモニアと過酸化水素水の混合物などを用いて選択的に除去する。図４(c)において、前記ｐ型半導体基板１００上にレジスト膜３０１を約２００ｎｍ厚形成し、前記ｐ型半導体基板１００上全面にエネルギー波３０２を照射する。ここでは、ＫｒＦエキシマ光を用いる。ｐ型半導体基板１００上でのＫｒＦエキシマ光の反射率が最も高いのはＣｏ2Ｓｉシリサイド領域１２１であり、その他の素子分離酸化膜１０２や側壁絶縁膜１０７等の反射率の約２倍である。よって、Ｃｏ2Ｓｉシリサイド領域１２１上のレジスト膜３０１は、上部からのエネルギー波３０２と、Ｃｏ2Ｓｉシリサイド領域１２１表面で反射したエネルギー波３０２が効率的に照射されることになり、他の領域よりも先に露光反応が完了する。図４(d)において、適切な露光時間エネルギー波３０２を照射させた後レジスト膜３０１の現像を行うと、Ｃｏ2Ｓｉシリサイド領域１２１上のレジスト膜３０１だけが現像液に溶解し、その他のレジスト膜３０１は溶解せず残る。よって本方法を用いると、Ｃｏ2Ｓｉシリサイド領域１２１上以外にのみ自己整合的にレジストを形成することができる。このように本方法を用いると、約５０ｎｍの非常に狭い領域に、精度良くレジストマスク膜を形成することが可能であり、本方法は本実施の形態以外の用途に使用することも可能である。次に図４(e)において、前記ｐ型半導体基板１００中にＳｉイオン１３１を注入する。例えば、プラズマドープを用いて、１Ｘ１０18ドーズを注入する。Ｃｏ2Ｓｉシリサイド領域１２１上にはレジスト膜３０１が存在しないため、本発明の第１の実施形態と同様にＣｏ2Ｓｉシリサイド領域中にＳｉイオン１３１が注入される。一方、素子分離酸化膜１０２や側壁絶縁膜１０７等の上にはレジスト膜３０１が形成されており、この領域の上に注入されたＳｉイオン１３１は全てレジスト膜３０１中に打ちこまれ、素子分離酸化膜１０２や側壁絶縁膜１０７には到達しない。次に、酸洗浄、有機溶媒洗浄、プラズマアッシング等でレジストを除去し、本発明の第１の実施形態と同様にＲＴＡ法などを用いて前記ｐ型半導体基板１００を６００℃から８５０℃の温度範囲、望ましくは８００℃で５から９０秒間熱処理する。この熱処理によって、高抵抗のＣｏ2Ｓｉシリサイド領域１２１が低抵抗の���ｏＳｉ2シリサイド領域に変化し、低抵抗化が完了する。
【００５６】
本実施の形態を用いると、Ｓｉイオン１３１注入時に、素子分離酸化膜１０２や側壁絶縁膜１０７等がレジスト膜３０１で被覆されているために、Ｓｉイオン１３１が素子分離酸化膜１０２や側壁絶縁膜１０７中に打ち込まれることはなく、低エネルギーで大量のＳｉイオン注入を行ってもゲート電極とソース／ドレイン部との間のショートが発生する恐れがなくなる。
【００５７】
尚、本実施の形態ではＳｉイオン１３１注入後のレジスト除去に酸洗浄、有機溶媒洗浄、プラズマアッシング等を用いたが、金属シリサイドによっては、酸化したり溶解したりする場合がある。この様な場合は、超臨界二酸化炭素もしくは液化二酸化炭素を用いてレジストを除去することができる。超臨界二酸化炭素とは、二酸化炭素の臨界温度Ｔｃ（３１℃）よりも高い温度でかつ二酸化炭素の臨界圧力Ｐｃ（７．３ＭＰａ）以上に昇圧させた流体のことで、有機物質などに対して大きな溶解力を有する。超臨界二酸化炭素を用いたレジスト除去方法について、図５の二酸化炭素の相図を併用して説明する（例えば、特許流通支援チャートの化学１３  超臨界流体を参照）。まず、前記ｐ型半導体基板１００を圧力容器内に設置する。容器の温度は二酸化炭素の臨界温度Ｔｃ（３１℃）４０２よりも低い温度に設定する。本実施の形態では２５℃とする。圧力容器内に二酸化炭素を導入すると、気体二酸化炭素４０８となる。さらに二酸化炭素導入を続けると圧力は上昇し、二酸化炭素の気液平衡曲線４０１を越える圧力（約６ＭＰａ）になる。この時点で二酸化炭素は液化し、液体二酸化炭素Ａ４０６となる。次に、導入した二酸化炭素が完全に液体になる６ＭＰａ以上に加圧する。可能であればこの時点で二酸化炭素の臨界圧力Ｐｃ４０３（７．３ＭＰａ）以上に昇圧させることもできる。次に、圧力を一定に保ったまま、二酸化炭素をさらに導入し、圧力容器内の圧力を二酸化炭素の臨界圧力Ｐｃ４０３（７．３ＭＰａ）以上に上昇させ、液体二酸化炭素Ａ４０６を液体二酸化炭素Ｂ４０９にする。本実施形態では８ＭＰａとする。工程の最初にすでに圧力を７．３ＭＰａ以上に上昇させた場合はこの昇圧操作は不要であり、二酸化炭素は当初から液体二酸化炭素Ｂ４０９となる。いずれの場合でも、この圧力で系が安定した後、圧力を一定に保ったまま、圧力容器内の温度を二酸化炭素の臨界温度Ｔｃ（３１℃）よりも高い温度に上昇させる。本実施形態では４０℃とする。この時圧力容器内の二酸化炭素は超臨界二酸化炭素４０７となる。この状態を２０分間維持し、レジストを除去する。次に二酸化炭素の臨界温度Ｔｃよりも高い温度（４０℃）に保持したまま、圧力を徐々に低下させる。二酸化炭素は臨界圧力Ｐｃ４０３（７．３ＭＰａ）未満になった時点で、超臨界状態から気体状態へと変化する。最終的に１気圧にまで減圧し、取り出し状態４１０にしてから前記ｐ型半導体基板１００を圧力容器内から取り出す。本実施形態においては、液体二酸化炭素のみを溶媒として用いたが、亜酸化窒素やアンモニアなど他の溶媒を用いても良いし、併用しても良い。一方、一般に液体二酸化炭素に第１の有機物質などを少量添加すると、液体二酸化炭素の第２の有機物質に対する溶解度が向上することが知られている（超臨界流体の科学と技術、斉藤正三郎、三共ビジネス（１９９６））。よって、液体二酸化炭素に有機物質などを少量添加することでレジスト除去効率を向上することができる。例えば、メタノール、エタノール等のアルコール類のほか、メチルエチルケトン、アセトン等のケトン類、エーテル類、ジメチルホルムアルデヒド、アセトニトリル、酢酸、クロロホルム、ＴＨＦ等を用いることができる。���発明においては少なくとも１種類の有機物質を２０％以下の少量添加することが挙げられる。
【産業上の利用可能性】
【００５８】
以上説明したように、本発明は、高い信頼性を有するシリサイド層を形成する方法等に有用である。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係る半導体装置の製造方法の各工程を示す部分拡大断面図
【図２】第１の実施形態に係る半導体装置の製造方法の各工程を示す部分拡大断面図
【図３】第１の実施形態に係る半導体装置の製造方法におけるシリコンイオン注入プロファイルの加速エネルギー依存性を示す図及び非特許文献１に示されている高融点金属シリサイド層の形成深さを示す模式図
【図４】第２の実施形態に係る半導体装置の製造方法の各工程を示す部分拡大断面図
【図５】第２の実施形態に係る半導体装置の製造方法における二酸化炭素の相図
【図６】米国特許６１６５９０３号明細書に示されている高融点金属シリサイド層形成方法の各工程を示す部分拡大断面図
【図７】非特許文献１に示されている高融点金属シリサイド層の形成深さを示す模式図
【符号の説明】
【００６０】
３０  シリコン基板
３２  不純物拡散層
３４  不純物拡散層
３６  ポリシリコンゲート電極
３８  側壁スペーサ
４０  素子分離酸化膜
４２  高融点金属薄膜
４４  高抵抗金属シリサイド層
４６  シリコン薄膜
４８  低抵抗金属シリサイド層
１００  ｐ型半導体基板
１０１  Ｐウェル領域
１０２  素子分離酸化膜
１０３  Ｎウェル領域
１０４  ゲート絶縁膜
１０５  Ｐ型ゲート電極
１０６  Ｎ型ゲート電極
１０７  側壁絶縁膜
１０８  Ｎ型拡散層
１０９  Ｐ型拡散層
１１１  Ｃｏ薄膜
１２１  Ｃｏ2Ｓｉシリサイド領域
１３１  Ｓｉイオン
１４０  層間絶縁膜
１４１  コンタクトホール
１４２  タングステン
１４３  金属配線層
１４４  表面保護膜
１６１  ポリシリコン薄膜
１７１  ＣｏＳｉ2シリサイド領域
３０１  レジスト膜
３０２  エネルギー波
４０１  気液平衡曲線
４０２  臨界温度Ｔｃ
４０３  臨界圧力Ｐｃ
４０４  臨界点
４０５  超臨界領域
４０６  液体二酸化炭素Ａ
４０７  超臨界二酸化炭素
４０８  気体二酸化炭素
４０９  液体二酸化炭素Ｂ
４１０  取り出し状態
４１１  気体二酸化炭素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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