(57)【要約】【課題】  複数の音源が共通の波形メモリのデータを読み出す構成で、メモリアクセスサイクル時間が短い場合に、メモリアクセスのマスタとして動作する音源以外の音源が確実にデータを取得できる楽音発生装置を提供する。【解決手段】  スレーブ音源１０１には、波形読み出しスレーブアドレスをマスタ音源１００へ送信する手段１と、マスタ音源１００には、スレーブ音源１０１の上記送信手段１から送信された上記スレーブアドレスを受信する手段２と、マスタ音源１００には、波形メモリ１０２から読み出されたスレーブ用波形データをスレーブ音源１０１に送信する手段３と、スレーブ音源１０１には、マスタ音源１００の上記送信手段３から送信されたスレーブ用波形データを受信する手段４とが備えられる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
波形メモリから共通クロックでメモリアクセスを行い、メモリアクセスのマスタとして動作するマスタ音源と同アクセスのスレーブとして動作するスレーブ音源とを備える楽音発生装置であって、
上記スレーブ音源には、波形読み出しスレーブアドレスをマスタ音源へ送信する手段と、
上記マスタ音源には、スレーブ音源の上記送信手段から送信された上記スレーブアドレスを受信する手段と、
上記マスタ音源には、波形メモリから読み出されたスレーブ用波形データをスレーブ音源に送信する手段と、
上記スレーブ音源には、マスタ音源の上記送信手段から送信されたスレーブ用波形データを受信する手段とを有しており、
上記マスタ音源は、１チャンネルの演算時間の前半に、演算で得られたマスタアドレスを波形メモリに出力し、１チャンネルの演算時間の後半に、上記スレーブ音源の送信手段から送信され、その受信手段で受信されたスレーブアドレスを、同じく波形メモリに出力すると共に、同じく上記マスタ音源は、１チャンネルの演算時間の後半に、波形メモリから受信したスレーブ用波形データを、マスタ音源の上記送信手段に供給し、スレーブ音源の受信手段に向けて送信すること
を特徴とする楽音発生装置。
【請求項２】
上記マスタ音源の、スレーブ音源の上記送信手段から送信された上記スレーブアドレスを受信する手段は、反転クロックのエッジで受信し、
上記スレーブ音源の、マスタ音源の上記送信手段から送信されたスレーブ用波形データを受信する手段は、反転クロックのエッジで受信する
ことを特徴とする請求項１に記載の楽音発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの波形メモリから読み出した波形データを複数の音源により発音する楽音発生装置に関する。
【背景技術】
【０００２】
少なくとも２チップの音源を有しており、システムカウンタを同期させて（共通クロックでメモリアクセスして）共通の波形メモリから、夫々のデータを読み出して楽音を発生させる構成が、電子楽器などで使用されている。
【０００３】
図８は、波形メモリ１０２を共用する２チップ音源１００及び１０１が用いられる（２チップモード時）楽音発生装置の従来例を示している。ここではマスタ音源１００からのアドレスバスを波形メモリ１０２に接続し、該波形メモリ１０２からのデータバスを、マスタ音源１００及びスレーブ音源１０１に接続している。
【０００４】
ここでマスタ音源から波形メモリ１０２へのアドレスバスは２４ｂｉｔバスであるが、図９に示すように、スレーブ音源１０１とマスタ音源１００とはシリアルで接続されており、スレーブ音源１０１側でパラレル−シリアル変換されて、１チャンネル時間に、６ｂｉｔずつ４回に分けてシリアルでアドレスが転送され、マスタ音源１００側でシリアル−パラレル変換されて、２４ｂｉｔにして、スレーブアドレスがマスタ音源１００側に転送される。
【０００５】
そしてマスタ音源１００が１チャンネル演算の前半及び後半の２度のメモリアクセスをし、その前半のメモリアクセスで読み出されるデータをマスタ音源１００が、また後半のメモリアクセスで読み出されるデータをスレーブ音源１０１が受信する。
【０００６】
他方図１０は、上記のような構成において、外部からの信号でモード変更が行われ、音源１００だけを使用する１チップモード（単体音源モード）に変更された状態を示している。この際、図１１のタイミングチャートで示されるように、音源１００が波形メモリ１０２へアドレスを出力し、それから該音源１００にデータが出力される。その後しばらく何の処理もない状態が継続し、次のチャンネルでは、以上と同じ処理が繰り返される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
時分割演算を行う構成では、一般に、チャンネル数が多くなると、１回のメモリアクセスサイクル時間が短くなる。このメモリアクセスサイクル時間の内訳は、波形メモリにアドレスが入力されるまでのアドレス出力遅延時間、アドレスアクセス時間（アドレスを出力してからデータが出力されるまでの時間）及びセットアップ時間（正常に入力を読み込ませるためにクロックの有効なエッジ以前に入力信号を安定させていなければならない最小時間）があり、そのうち、アドレスアクセス時間にほとんどが割かれてしまい、その時間経過後に波形メモリから出力されるデータの取得有効時間が短くなってきている。
【０００８】
しかも、波形メモリを共用する２チップ音源が同時に使用される上記従来構成では、２チップモード時に、その基盤上の配線の影響や、クロック入力バッファの閾値の差により、図１２（ａ）（ｅ）（ｆ）に示すように、２チップ音源のシステムクロック間にスキューが発生している場合もあり、完全な同期動作をしているとは言い難い。
【０００９】
データ取得の有効な時間が少なくなっている状況でスレーブ音源がデータを受信する場合、２チップ音源のシステムクロック間にスキューがある［上記図１２（ａ）と（ｅ）の間、又は（ａ）と（ｆ）の間］と、正しいデータを得られない危険がある。上記図１２の場合では、例えば、１クロックが２７ｎｓとして、１メモリアクセスを４クロック、１１８ｎｓで行う時、アドレスの最大出力遅延時間が２３ｎｓ、アドレスアクセス時間が９０ｎｓ、データの最小セットアップ時間が５ｎｓであると、計１１８ｎｓとなるため、マスタ音源とスレーブ音源のクロックの位相のずれは、許されない状態になる。
【００１０】
これを回避するために高速なメモリを使用して十分なマージンを稼ぐこともあるが、高速なメモリはビット単価が高く、実際的ではない。そもそもスレーブ音源の有無だけで採用できるメモリが異なることは好ましくない。
【００１１】
本発明は、以上のような問題に鑑み創案されたもので、複数の音源が共通の波形メモリのデータを読み出す構成で、メモリアクセスサイクル時間が短い場合に、メモリアクセスのマスタとして動作する音源以外の音源が確実にデータを取得できる楽音発生装置を提供せんとするものである。
【課題を解決するための手段】
【００１２】
そのため本発明に係る構成は、
波形メモリから共通クロックでメモリアクセスを行い、メモリアクセスのマスタとして動作するマスタ音源と同アクセスのスレーブとして動作するスレーブ音源とを備える楽音発生装置であって、
上記スレーブ音源には、波形読み出しスレーブアドレスをマスタ音源へ送信する手段と、
上記マスタ音源には、スレーブ音源の上記送信手段から送信された上記スレーブアドレスを受信する手段と、
上記マスタ音源には、波形メモリから読み出されたスレーブ用波形データをスレーブ音源に送信する手段と、
上記スレーブ音源には、マスタ音源の上記送信手段から送信されたスレーブ用波形データを受信する手段とを有しており、
上記マスタ音源は、１チャンネルの演算時間の前半に、演算で得られたマスタアドレスを波形メモリに出力し、１チャンネルの演算時間の後半に、上記スレーブ音源の送信手段から送信され、その受信手段で受信されたスレーブアドレスを、同じく波形メモリに出力すると共に、同じく上記マスタ音源は、１チャンネルの演算時間の後半に、波形メモリから受信したスレーブ用波形データを、マスタ音源の上記送信手段に供給し、スレーブ音源の受信手段に向けて送信すること
を基本的特徴としている。
【００１３】
上記構成によれば、上記マスタ音源は、複数音源モード時に、１チャンネルの演算時間の前半に、演算で得られたマスタアドレスを波形メモリに出力し、１チャンネルの演算時間の後半に、上記スレーブ音源の送信手段から送信され、その受信手段で受信されたスレーブアドレスを、同じく波形メモリに出力すると共に、同じく上記マスタ音源は、１チャンネルの演算時間の後半に、波形メモリから受信したスレーブ用波形データを、マスタ音源の上記送信手段に供給し、スレーブ音源の受信手段に向けて送信するため、スレーブ音源がスレーブ用波形データを取得するのに、メモリアクセスサイクル時間に左右されることはなくなる。すなわち、スレーブ音源が行うべきアドレス出力及びスレーブ用波形データの取得は、マスタ音源が主体となって行っており、メモリアクセスサイクル時間に関係なく、スレーブ音源は、確実にスレーブ用波形データを取得することができるようになる。
【００１４】
上記の構成で、上記マスタ音源の、スレーブ音源の上記送信手段から送信された上記スレーブアドレスを受信する手段は、反転クロックのエッジで受信し、また上記スレーブ音源の、マスタ音源の上記送信手段から送信されたスレーブ用波形データを受信する手段は、反転クロックのエッジで受信するようにすると良い（請求項２）。
【００１５】
上記請求項１は、単純に言えば、マスタ音源とスレーブ音源があり、両音源が波形メモリを共有しつつ、マスタ音源が波形メモリアクセスを制御し、マスタ・スレーブ音源間で、シリアル送受信を実行する構成である。以上の構成に対し、さらに上記請求項２のような構成を採用することにより、シリアルデータ受信のタイミングを、通常のクロック立上がりだけではなく、立下り（反転クロックエッジ）で指定できて、１チャンネル（シリアル転送に使用する）時間が少ないクロックの場合（後述する本実施例のように８クロックしかない場合など）に、細かなタイミング設定ができるようになる。
【発明の効果】
【００１６】
本発明の請求項１記載の楽音発生装置によれば、複数の音源が共通の波形メモリのデータを読み出す構成で、メモリアクセスサイクル時間が短い場合でも、メモリアクセスのマスタとして動作するマスタ音源以外のスレーブ音源に対し、確実にデータを取得させることができるようになるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図示例と共に説明する。
【００１８】
（実施例１）
図１は、本発明に係る波形再生装置の構成が用いられた電子楽器（例えば電子オルガン）の回路概略図である。
【００１９】
本電子楽器は、上中下段の鍵盤及びフットペダルなどに夫々異なる音色が割り当てることができるようになっており、しかも鍵盤は、左右でスプリットされ、夫々の位置で同じく違う音色が設定できるようになっている。従って、これらの鍵盤などを押鍵すると、夫々の楽音が同時に発生するのに必要なチャンネル数は、３２音色分のチャンネル数を超えることも多い。
【００２０】
本電子楽器は、図１に示すように、システムバス１１０を介して、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３、パネルスキャン回路１１４ａ、鍵盤スキャン回路１１５ａ、マスタ音源１００及びスレーブ音源１０１が相互に接続されて構成されている。システムバス１１０は、アドレス信号、データ信号又は制御信号等を送受するために使用される。
【００２１】
ＣＰＵ１１１は、ＲＯＭ１１２に記憶されている制御プログラムに従って動作することにより本電子楽器の全体を制御する。
【００２２】
上記ＲＯＭ１１２は、上述した制御プログラムの他に、ＣＰＵ１１１が参照する種々のデータを記憶する。
【００２３】
上記ＲＡＭ１１３は、ＣＰＵ１１１が各種処理を実行する際に、種々のデータを一時記憶するために使用される。このＲＡＭ１１３には、レジスタ、カウンタ、フラグ等が定義されている。このうちの主なものについて説明する。
【００２４】
（ａ）音色設定フラグ：後述する操作パネル１１４の設定により、マスタ音源１００やスレーブ音源１０１から発生させる音色をどのチャンネルから発生させるかを示すためのデータを記憶する。
【００２５】
（ｂ）１チップモードフラグ：本電子楽器は、楽音の発生に関し後述するようにマスタ音源１００及びスレーブ音源１０１と、それらが共用して使う波形メモリ１０２が備えられているが、上記音色設定フラグの設定によって、マスタ音源１００だけで楽音を発生させる場合や、演奏者の操作パネル１１４の操作により、音色設定フラグが変更され、マスタ音源１００だけで楽音を発生させる場合がある。その場合このフラグが立つことになる（＝１）。この時ＣＰＵ１１１は、該１チップモードフラグを参照し、モード切替信号を出力する（０：２チップモード、１：１チップモード）。上記はモード切替信号を変更できる構成の説明であるが、モード切替信号は固定したままで使うこともある。
【００２６】
パネルスキャン回路１１４ａには、操作パネル１１４が接続されている。操作パネル１１４には、例えば同時発音数を増やさす際、例えば３２チャンネルから６４チャンネルにするなど、音源をマスタ音源１００とスレーブ音源１０１の２つを使用する場合があり（使用する音色数が多い場合など）、その場合は、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、６４チャンネルなどのチャンネル設定が行われる。また、上述のように、演奏者の操作パネル１１４の操作により、音色設定フラグが変更され、直接１チップモードフラグが変更されて、２チップモードにされる場合もある。尚、図示は省略するが、各スイッチの設定状態を表示するＬＥＤ表示器、種々のメッセージを表示するＬＣＤ等が設けられている。
【００２７】
上記チャンネル設定や演奏者の操作パネル１１４の操作により、上記１チップモードフラグが解除されると、マスタ音源１００及びスレーブ音源１０１の２つが使用される状態となり、３２チャンネルを超えるチャンネル設定ができるようになる。またそのチャンネル設定変更や操作パネル１１４の操作により、１チップモードフラグが設定されると、音源１００のみが使用され、３２チャンネル以下のチャンネル設定がなされる。
【００２８】
上記パネルスキャン回路１１４ａは、ＣＰＵ１１１からの指令に応答して操作パネル１１４上の各スイッチをスキャンし、このスキャンにより得られた各スイッチの開閉状態を示す信号に基づいて、各スイッチを１ビットに対応させたパネルデータを作成する。各ビットは、例えば「１」でスイッチオン状態、「０」でスイッチオフ状態を表す。このパネルデータは、システムバス１１０を介してＣＰＵ１１１に送られる。このパネルデータは、操作パネル１１４上のスイッチのオンイベント又はオフイベントが発生したかどうかを判断するために使用される。
【００２９】
また、パネルスキャン回路１１４ａは、ＣＰＵ１１１から送られてきた表示データを操作パネル１１４上のＬＥＤ表示器及びＬＣＤに送る。これにより、ＣＰＵ１１１から送られてきたデータに従って、ＬＥＤ表示器が点灯／消灯され、またＬＣＤにメッセージが表示される。
【００３０】
上記鍵盤スキャン回路１１５ａには、鍵盤１１５で生成される押鍵データを検出する。すなわち、これらの鍵盤１１５には、夫々２点スイッチが設けられており、任意の鍵盤１１５が所定以上の深さまで押し下げられたことを検出すると、その鍵盤の音高データ（キーナンバ）の押鍵信号を生成すると共に、２点スイッチ間を通過する速度からベロシティを生成し、それらを押鍵データとして、鍵盤スキャン回路１１５ａに送る。２点スイッチとしては、鍵が所定以上の深さまで押し下げられたことを検出できる光センサ、圧力センサ、その他のセンサを使用できる。鍵盤スキャン回路１１５ａは、２点スイッチからの押鍵データを受け取ると、それをＣＰＵ１１１に送る。
【００３１】
鍵盤スキャン回路１１５ａからの押鍵データは、ＣＰＵ１１１により、ＲＡＭ１１３上の音色設定フラグ及び１チップモードフラグが参照され、夫々のチャンネルに対応するマスタ音源１００、乃至マスタ音源１００及びスレーブ音源１０１に送られることになる。
【００３２】
マスタ音源１００及びスレーブ音源１０１は、１つの波形メモリ１０２を共用し、該波形メモリ１０２に対し共通クロックでメモリアクセスを行って、該波形メモリ１０２に対して、読み出しアドレスを発生し、原データを読み出す。読み出された原データの補間処理を行った後、同じく同回路で生成された音色毎のエンベロープを乗算し、夫々の音色の波形データを設定されたチャンネル分累算して、外部に波形データとして出力する、通常の音源構成を有している。ただし、２チップモードの際は、さらに後述するように、両音源１００及び１０１には、マスタとスレーブの間でのメモリアドレス及び波形データのやりとりに関し、外部の波形メモリ１０２に対しての別途の構成を有している。すなわち、スレーブ音源１０１が行うべきアドレス出力及びスレーブ用波形データの取得は、マスタ音源１００が主体となって行う構成となっている。
【００３３】
さらに、これらの音源から出力された波形データは、Ｄ／Ａ変換回路１１６に入力され、デジタル−アナログ変換され、アンプ１１７で増幅され、スピーカ１１８から外部に楽音として放出される。
【００３４】
２チップモード時に切り替えられた際、マスタ音源１００及びスレーブ音源１０１には、波形メモリ１０２に対して、図２に示すような構成が備えられることになる。すなわち、スレーブ音源１０１には、波形読み出しスレーブアドレスをマスタ音源１００へ送信する手段１と、マスタ音源１００には、スレーブ音源１０１の上記送信手段１から送信された上記スレーブアドレスを受信する手段２と、マスタ音源１００には、波形メモリ１０２から読み出されたスレーブ用波形データをスレーブ音源１０１に送信する手段３と、スレーブ音源１０１には、マスタ音源１００の上記送信手段３から送信されたスレーブ用波形データを受信する手段４とが備えられる。これらの音源は、専用のＬＳＩで設計されており、図示しないが、内部に、バッファやレジスタと、補間時の所定の係数を記憶する固定記憶部などから構成されていて、それによって、上記各手段が構成されることになる。さらに、後述する実施例２の構成も有している。
【００３５】
マスタ音源１００は、図２及び図３に示すように、１チャンネルの演算時間の前半に、演算で得られた（一定値を累算して得られる）マスタアドレス（図３ではマスタ用と図示）を波形メモリ１０２に出力し、１チャンネルの演算時間の後半に、上記スレーブ音源１０１の送信手段１から送信され、その受信手段２で受信されたスレーブアドレス（図ではスレーブ用と図示）を、同じく波形メモリ１０２に出力する。
【００３６】
他方上記マスタ音源１００は、１チャンネルの演算時間の後半に、波形メモリ１０２から受信したスレーブ用波形データを、マスタ音源１００の上記送信手段３に供給し、スレーブ音源１０１の受信手段４に向けて送信する。
【００３７】
尚、前述のように、スレーブ音源１０１の送信手段１とマスタ音源１００の受信手段２とはシリアルで接続されており、図３に示すスレーブアドレスＡ０〜Ａ２３は、スレーブ音源１０１側でパラレル−シリアル変換されて、１チャンネル時間に、６ｂｉｔずつ４回に分けてシリアルでアドレスが転送され、マスタ音源１００側でシリアル−パラレル変換されて、２４ｂｉｔにして、スレーブアドレスがマスタ音源１００側に転送される。しかもこのスレーブアドレスは、このチャンネル以降に波形メモリ１０２から読み出されるスレーブ用波形データのアドレスである。
【００３８】
他方、マスタ音源１００の送信手段３とスレーブ音源１０１の受信手段４とはこれもまたシリアルで接続されており、図３に示すスレーブ用波形データＤ０〜Ｄ１５は、マスタ音源１００側でパラレル−シリアル変換されて、１チャンネル時間に、４ｂｉｔずつ４回に分けてシリアルでデータが転送され、スレーブ音源１０１側でシリアル−パラレル変換されて、１６ｂｉｔにして、スレーブ用波形データがスレーブ音源１０１側に転送される。しかもこのスレーブ用波形データは、このチャンネルよりも前に波形メモリ１０２から読み出され上記受信手段４に受信されたスレーブ用波形データである。
【００３９】
以上のような実施例１の構成によれば、上記マスタ音源１００は、２チップモード時に、１チャンネルの演算時間の前半に、演算で得られたマスタアドレスを波形メモリ１０２に出力し、１チャンネルの演算時間の後半に、上記スレーブ音源１０１の送信手段１から送信され、その受信手段２で受信されたスレーブアドレスを、同じく波形メモリ１０２に出力し、上記マスタ音源１００が、１チャンネルの演算時間の後半に、波形メモリ１０２から受信したスレーブ用波形データを、マスタ音源１００の上記送信手段３に供給し、スレーブ音源１０１の受信手段４に向けて送信する。
【００４０】
そのため、スレーブ音源１０１がスレーブ用波形データを取得するのに、メモリアクセスサイクル時間に左右されることがなくなる。すなわち、スレーブ音源１０１が行うべきアドレス出力及びスレーブ用波形データの取得は、マスタ音源１００が主体となって行っており、メモリアクセスサイクル時間に関係なく、スレーブ音源１０１は、確実にスレーブ用波形データを取得することができるようになる。
【００４１】
図４は、同じ発信器（図示なし）から供給されるクロックで、マスタ音源１００とスレーブ音源１０１との間にスキューが生じている場合（前側にずれている場合スキュー有り＿１、反対に後側にずれている場合スキュー有り＿２）に、上記の本実施例構成で、マスタ音源１００から波形メモリ１０２に入力されるアドレスと波形メモリ１０２からマスタ音源１００に出力される波形データの状態（図４の上段側）、及びマスタ音源１００の送信手段３から出力されるスレーブ波形用データのスレーブ音源１０１の受信手段４によるデータ取り込み状態を示すタイミングチャートである。ここで、マスタ音源１００の送信手段３から送信されたスレーブ用波形データを受信するスレーブ音源１０１側の受信手段４は、反転クロックのエッジで受信している。同様に、スレーブ音源１０１の送信手段１から送信されたスレーブアドレスを受信するマスタ音源１００側の受信手段２も、反転クロックのエッジで受信している。
【００４２】
２チップモードの時に、マスタ音源１００とスレーブ音源１０１の両音源が波形メモリ１０２を共有しつつ、マスタ音源１００が波形メモリアクセスを制御し、マスタ・スレーブ音源間で、シリアル送受信を実行する構成において、さらにスレーブ音源１０１側のシリアルデータ受信のタイミングを、反転クロックエッジで指定しているので、本実施例のように８クロックしかない場合など、１チャンネル（シリアル転送に使用する）時間が少ないクロックの場合に、細かなタイミング設定ができるようになる。
【００４３】
上記構成で、以上のようにマスタ音源１００側の送信手段３が２クロック幅（１クロック＝２７ｎｓ）に１ｂｉｔ転送し、スレーブ音源１０１の受信手段４において、反転クロックエッジでそのデータを取り込むことで、マスタ音源１００からの出力遅延を２３ｎｓ、スレーブ音源１０１側のセットアップ時間を５ｎｓとして計算しても、図５に示すように、２６ｎｓという十分な余裕がある。従ってこの間にデータを取り込めば良いことになる。この点、図１２に示した従来構成とは大きな効果の違いとなる。
【００４４】
以上の実施例構成では、マスタ音源１００及びスレーブ音源１０１がいずれも１チップのＬＳＩに夫々構成され、２チップモードの時に、上述のような両者の接続構成とされる実施例であり、１チップモードの際は、波形メモリ１０２に対し、音源１００だけで、アドレス出力及びデータの取り込みを行う。
【００４５】
他方一般的な電子回路では、それまで別々の機能を備えた回路を基盤上で夫々接続することで構成していた場合の、消費電力の多さや処理スピードの低下傾向に対し、それらを改善するため、近年、別々の機能を奏する上記回路を複数纏めて、１チップのシステムＬＳＩ化する傾向がある（例えばテレビやパソコンの中の各別の機能ユニットを１チップ化するなどがある）。
【００４６】
しかし、このような１チップ化が上記音源１００又は１０１のＬＳＩにも適用された上で、さらに同時発音数を増加させるために、同じ機能回路構成を有するこれらの音源チップを複数使用して、上記のように、スレーブ音源１０１が行うべきアドレス出力及びスレーブ用波形データの取得を、マスタ音源１００が主体となって行わせるようにした構成では、１チップに数十乃至百単位の端子が延出せしめられている。
【００４７】
また、機能毎に１乃至複数の端子が該チップから延出せしめられたこれらのチップでは、上記のように複数組み合わせて使用された場合には、使用されない機能の端子も多数存在することになる。たとえば、図６に示されるように、出力端子数２４及び入力端子数１６の外部メモリアクセス回路Ａ、出力端子数７及び入力端子数４のスレーブ音源用アドレス出力／データ入力Ｂ、出力端子数５及び入力端子数８の鍵盤スキャン回路１１５ａ、出力端子数４及び入力端子数７のマスタ音源用データ出力／アドレス入力５の４機能を、１チップのシステムＬＳＩ化された音源で構成することとする。
【００４８】
ここで鍵盤スキャン回路１１５ａ機能について説明すると、１２８鍵分の鍵盤１１５のスイッチのＯＮ／ＯＦＦデータを、４つずつ時分割スキャンした場合、５本のスキャン信号（５ｂｉｔ、同回路１１５ａの出力端子数は５、２5＝３２）をデコードして３２タイミングを生成する。そして１度に４鍵チェックする。１鍵に２つのスイッチがあるので、同時に８つのＯＮ／ＯＦＦデータ（同回路１１５ａの入力端子数は８）を取り込むことになる（８ｂｉｔ）。
【００４９】
以上のような構成で、該音源が１チップモードで使用された場合、外部メモリアクセス回路Ａ及び鍵盤スキャン回路１１５ａの機能は、夫々波形メモリ１０２及び鍵盤１１５に接続されることで使用されるが、他のスレーブ音源用アドレス出力／データ入力Ｂ及びマスタ音源用データ出力／アドレス入力５の機能は、無使用の状態となる（他の回路などに接続されない）。
【００５０】
また２チップモードで使用された場合でも、マスタ音源側の外部メモリアクセス回路Ａ及びスレーブ音源側の鍵盤スキャン回路１１５ａの機能が夫々使用され、また両音源を接続してスレーブ音源用アドレス入出力及びスレーブ用波形データの入出力用に、マスタ音源側のマスタ音源用データ出力／アドレス入力５とスレーブ音源側のスレーブ音源用アドレス出力／データ入力Ｂが互いに接続されて使用され、マスタ音源側のスレーブ音源用アドレス出力／データ入力Ｂ及び鍵盤スキャン回路１１５ａの機能、並びに、スレーブ音源側の外部メモリアクセス回路Ａ及びマスタ音源用データ出力／アドレス入力５の機能は、夫々無使用の状態となる。
【００５１】
従って、１チップ化が上記音源ＬＳＩにも適用された上で、さらに同時発音数を増加させるために、同じ機能回路構成を有するこれらの両音源チップを同一基盤上に使用して、上記のように、スレーブ音源が行うべきアドレス出力及びスレーブ用波形データの取得を、マスタ音源が主体となって行わせるように構成した場合、１チップに数十乃至百単位の端子が延出せしめられているため、それらの端子を接続する回路基盤の設計が煩雑になってしまう。
【００５２】
そこで、図７に示すように、夫々のチップの各機能毎の入出力端子の切替を行える切替手段６、６ａ、６ｂ、７、７ａ及び７ｂを設けて、２チップモード時に、使用されていない端子（図７では、マスタ音源側の鍵盤スキャン回路１１５ａの各端子とスレーブ音源側の外部メモリアクセス回路Ａの各端子）を、スレーブアドレス及びスレーブ用波形データの送受信用に割り当てて使用させるものとする。
【００５３】
以上のような構成にすることで、上記スレーブ用のアドレスやデータの送受信を入出力端子数の増加を抑えて行えるようになり、それによって、回路基盤設計の無駄を省くことも可能となる。ただし、図７の１チップモード時は、前図６の１チップモード時と回路的には変わっていない。
【００５４】
尚、本発明の楽音発生装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る波形再生装置の構成が用いられた電子楽器の回路概略図である。
【図２】波形メモリ１０２に対する、２チップモード時のマスタ音源１００及びスレーブ音源１０１に備えられる本発明の一実施例構成を示す説明図である。
【図３】波形メモリ１０２に対して、マスタ音源１００、及び該マスタ音源１００を介してのスレーブ音源１０１、夫々のメモリアドレス出力及び波形データ読み出しのタイミングチャートである。
【図４】マスタ音源１００とスレーブ音源１０１との間にスキューが生じている場合に、本実施例構成で、マスタ音源１００から波形メモリ１０２に入力されるアドレスと波形メモリ１０２からマスタ音源１００に出力される波形データの状態、及びマスタ音源１００の送信手段３から出力されるスレーブ波形用データのスレーブ音源１０１の受信手段４によるデータ取り込み状態を示すタイミングチャートである。
【図５】本実施例構成によるスレーブ音源の波形データ取り込み状態を示す説明図である。
【図６】音源に他の電子楽器機能の構成を備えたシステムＬＳＩ構成により電子楽器を構成する場合の１チップモード及び２チップモードにおける端子接続状態を示す説明図である。
【図７】切替手段を用いて図６の構成に改良を加えた場合の、１チップモード及び２チップモードにおける端子接続状態を示す説明図である。
【図８】波形メモリ１０２を共用するチップ音源１００及び１０１が用いられる２チップモード時の従来構成のマスタ音源１００とスレーブ音源１０１間のアドレス出力とデータの入力状態を示す説明図である。
【図９】上記従来構成における、マスタ音源１００及びスレーブ音源１０１、夫々のメモリアドレス出力及び波形データ読み出しのタイミングチャートである。
【図１０】従来構成における音源１００だけを使用する１チップモードに変更された状態を示す説明図である。
【図１１】上記１チップモードに変更された場合の音源１００の状態を示すタイミングチャートである。
【図１２】波形メモリを共用する２チップ音源が同時に使用される従来構成において、２チップモード時に、２チップ音源のシステムクロック間にスキューが発生している状態を示す説明図である。
【符号の説明】
【００５６】
１、３                          送信手段
２、４                          受信手段
Ａ                              外部メモリアクセス回路
Ｂ                              スレーブ音源用アドレス出力／データ入力
５                              マスタ音源用データ出力／アドレス入力
６、６ａ、６ｂ、７、７ａ、７ｂ  切替手段
１００                          マスタ音源
１０１                          スレーブ音源
１０２                          波形メモリ
１１０                          システムバス
１１１                          ＣＰＵ
１１２                          ＲＯＭ
１１３                          ＲＡＭ
１１４                          操作パネル
１１４ａ                        パネルスキャン回路
１１５                          鍵盤
１１５ａ                        鍵盤スキャン回路
１１６                          Ｄ／Ａ変換回路
１１７                          アンプ
１１８                          スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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