(57)【要約】【課題】  強誘電体キャパシタが選択トランジスタの主電流路端に接続される半導体メモリ装置において、高温環境下でのデータ保持能力を向上させることにある。【解決手段】  プレート線ＰＬに接続された制御トランジスタ６ｂを有するプレート線駆動部２２と、制御電極７ａがワード線に接続されるとともに、主電流路の一端８ａがビット線ＢＬに接続された選択トランジスタ６ａと、選択トランジスタ６ａの主電流路の他端９ａ及びプレート線ＰＬに接続された強誘電体キャパシタ１５と、センスアンプ及びプリチャージ回路に接続された第１電源と、プレート線駆動部２２に接続されかつ第１電源とは別系統に設けられかつ非動作時において第１電源と絶縁される第２電源とを備えており、選択トランジスタ６ａは第１の半導体領域４ａに形成され、制御トランジスタ６ｂの主電流路は、第１の半導体領域とは絶縁膜２，３を介して絶縁されている第２の半導体領域４ｂに形成されていることを特徴とする、半導体メモリ装置。【選択図】      図３
2005142451.tif 000002
【特許請求の範囲】
【請求項１】
ワード線、ビット線、プレート線と、前記ビット線に接続されたセンスアンプ及びプリチャージ回路と、制御電極及び主電流路を有しかつ前記プレート線に接続された制御トランジスタを有するプレート線駆動部と、制御電極及び主電流路の両端に設けられた第１及び第２の主電流路端を有し、前記制御電極が前記ワード線に接続されかつ前記第１主電流路端が前記ビット線に接続された選択トランジスタと、第１及び第２電極を有しかつ前記第１電極が前記第２主電流路端に接続されかつ前記第２電極が前記プレート線に接続された強誘電体キャパシタと、前記センスアンプ及び前記プリチャージ回路に接続された第１電源と、前記プレート線駆動部に接続されかつ前記第１電源とは別系統に設けられかつ非動作時において前記第１電源と絶縁される第２電源と、前記センスアンプ及び前記プリチャージ回路に接続された第１接地線と、前記プレート線駆動部に接続されかつ前記第１接地線と絶縁された第２接地線とを有する半導体メモリ装置であって、
前記半導体メモリ装置は、前記選択トランジスタの主電流路が形成された第１の半導体領域と、前記制御トランジスタの主電流路が形成されかつ前記第１の半導体領域とは絶縁膜を介して絶縁されている第２の半導体領域と、を備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記選択トランジスタ及び前記制御トランジスタは、ＳＯＩ基板、ＳＯＳ基板又はガラス基板上に形成されていることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記選択トランジスタは、ＳＯＩ基板の支持基板に直接形成されており、
前記制御トランジスタは、ＳＯＩ基板の支持基板と第１の絶縁膜を介して半導体膜に形成されていることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項４】
前記選択トランジスタは、ＳＯＩ基板の支持基板と第１の絶縁膜を介して半導体膜に形成されており、
前記制御トランジスタは、ＳＯＩ基板の支持基板に直接形成されていることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１の半導体領域及び前記第２の半導体領域は、別体で形成された第１及び第２の半導体基板に形成されており、
前記第１の半導体基板と前記第２の半導体基板とは所定の間隔をもって配置され、前記第１の半導体基板上のプレート線と前記第２の半導体基板上の制御トランジスタとが配線によって電気的に接続されていることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項６】
前記センスアンプ及び前記プリチャージ回路を構成するトランジスタは、前記第１半導体領域に形成されていることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項７】
選択トランジスタ及び強誘電体キャパシタを有する半導体メモリ装置を製造する方法であって、
絶縁膜を介して互いに絶縁された第１及び第２の半導体領域を基板上に形成するステップと、
前記第１の半導体領域に選択トランジスタを形成し、前記第２の半導体領域にプレート線駆動部の制御トランジスタを形成するステップと、
前記選択トランジスタ及び前記制御トランジスタ上に第１の絶縁膜を介して、強誘電体キャパシタを形成するステップと、
前記強誘電体キャパシタ上に第２の絶縁膜を介してビット線及びプレート線を形成するとともに、前記選択トランジスタと前記ビット線及び前記強誘電体キャパシタとを電気的に接続するとともに、前記強誘電体キャパシタと前記プレート線とを電気的に接続するステップと、を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項８】
前記第１及び第２の半導体領域を形成するステップは、支持基板上に第１の絶縁膜を介して半導体膜が形成されたＳＯＩ基板の一部において前記半導体膜及び前記絶縁膜を除去し、前記支持基板を露出するステップを含み、
前記選択トランジスタを前記支持基板に直接形成し、前記制御トランジスタを前記半導体膜に形成することを特徴とする、請求項７に記載の半導体メモリ装置の製造方法。
【請求項９】
前記第１及び第２の半導体領域を形成するステップは、支持基板上に第１の絶縁膜を介して半導体膜が形成されたＳＯＩ基板の一部において前記半導体膜及び前記絶縁膜を除去し、前記支持基板を露出するステップを含み、
前記選択トランジスタを前記半導体膜に形成し、前記制御トランジスタを前記支持基板に直接形成することを特徴とする、請求項７に記載の半導体メモリ装置の製造方法。
【請求項１０】
選択トランジスタ及び強誘電体キャパシタを有する半導体メモリ装置を製造する方法であって、
第１及び第２の半導体基板を準備するステップと、
前記第１の半導基板上に選択トランジスタを形成し、前記選択トランジスタ上に第１の絶縁膜を介して強誘電体キャパシタを形成するステップと、
前記強誘電体キャパシタ上に第２の絶縁膜を介してビット線及びプレート線を形成するとともに、前記選択トランジスタと前記ビット線及び前記強誘電体キャパシタとを電気的に接続するとともに、前記強誘電体キャパシタと前記プレート線とを電気的に接続するステップと、
前記第２の半導体基板上にプレート線駆動部の制御トランジスタを形成するステップと、
前記制御トランジスタと前記プレート線とを電気的に接続するステップと、
を含むことを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその製造方法、特に、強誘電体キャパシタを用いた半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタを用いた半導体メモリ装置は、電圧を取り除いた後も電圧印加方向の分極を保持する性質（自発分極の性質）を持っており、この自発分極の性質を利用してデータを保持する不揮発性メモリとして使用されている。しかし、強誘電体の自発分極には温度依存性があり、強誘電体の自発分極は高温ほど低下する傾向がある。そのため、高温環境下において強誘電体キャパシタによるデータ保持を行うと、強誘電体キャパシタの自発分極量が減少し、データが破壊されてしまう虞がある。
【０００３】
従来の強誘電体キャパシタを用いた半導体メモリ装置は、例えば、特許文献１に記載されている。この半導体メモリ装置は、ゲート部分に強誘電体キャパシタを有する第１のトランジスタと、第１のトランジスタのソース・ドレイン領域にそれぞれ接続された第２及び第３のトランジスタとが絶縁膜を介して支持基板上に形成されている。このような構造では、強誘電体キャパシタへの電圧の印加を停止した場合に、第２及び第３トランジスタが非導通状態であれば、第１トランジスタの活性領域が絶縁膜によって支持基板から絶縁されているために、第１トランジスタの活性領域がフローティング状態となる。これにより、強誘電体キャパシタ及びゲート絶縁膜の直列回路の両端、即ち、強誘電体キャパシタの電極の電位とゲート絶縁膜の活性領域との界面の電位とが同電位になるのを防止し、強誘電体キャパシタとゲート絶縁膜との間で電荷を打ち消し合う逆バイアスリテンションを防止している。
【特許文献１】特開２０００−２６９４４４号公報（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体メモリ装置は、強誘電体キャパシタの電極が第１トランジスタのゲート部分に接続されており、強誘電体キャパシタの自発分極によって第１トランジスタの導通、非導通を制御する半導体メモリ装置であり、このような構成において、強誘電体キャパシタとゲート絶縁膜との間の逆バイアスリテンションを抑制するものである。
【０００５】
一方、強誘電体キャパシタを選択トランジスタのソース・ドレイン領域に接続し、強誘電体キャパシタから電圧を読み出す構成の半導体メモリでは、逆バイアスリテンションとは別の理由で、強誘電体キャパシタのデータが破壊される虞がある。即ち、強誘電体キャパシタが選択トランジスタのソース・ドレイン領域に接続されているため、高温環境下でデータ保持を行う場合に、支持基板を介して電荷が移動する虞がある。具体的には、強誘電体キャパシタの一方の電極と接続される選択トランジスタのソース・ドレイン領域が支持基板に形成されており、強誘電体の他方の電極に接続されるプレート線を駆動するプレート線駆動部も支持基板に形成されているため、強誘電体キャパシタの両電極の間に支持基板を介して電荷移動の経路が形成される虞がある。そのため、高温環境下でデータ保持を行うと、強誘電体キャパシタの分極量が減少し、強誘電体キャパシタの電極の電荷が上記経路を介して移動して減少する。その後、強誘電体キャパシタを低温環境下に戻しても、強誘電体キャパシタの電極の電荷が減少しているため、自発分極量が元に戻らず、データが破壊される虞がある。特許文献１には、強誘電体キャパシタを選択トランジスタのソース・ドレイン領域に接続する構造についてのデータ保持の問題点について、即ち、高温環境下におけるデータ保持能力の問題点については一切記載されていない。
【０００６】
本発明の目的は、強誘電体キャパシタが選択トランジスタの主電流路端に接続される半導体メモリ装置において、高温環境下でのデータ保持能力を向上させることにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリ装置は、ワード線、ビット線、プレート線と、ビット線に接続されたセンスアンプ及びプリチャージ回路とを備えている。また、この半導体メモリ装置は、制御電極及び主電流路を有する制御トランジスタを有しかつプレート線に接続されたプレート線駆動部と、制御電極及び主電流路の両端に設けられた第１及び第２の主電流路端を有し、制御電極がワード線に接続されかつ第１主電流路端がビット線に接続された選択トランジスタと、第１及び第２電極を有しかつ第１電極が第２主電流路端に接続されかつ第２電極がプレート線に接続された強誘電体キャパシタとを備えている。さらに、この半導体メモリ装置は、センスアンプ及びプリチャージ回路に接続された第１電源と、プレート線駆動部に接続されかつ第１電源とは別系統に設けられかつ非動作時において第１電源と絶縁される第２電源とを備えている。
【０００８】
また、この半導体メモリ装置は、選択トランジスタの主電流路が形成された第１の半導体領域と、制御トランジスタの主電流路が形成されかつ第１の半導体領域とは絶縁膜を介して絶縁されている第２の半導体領域とを備えていることを特徴としている。
【発明の効果】
【０００９】
本発明に係る半導体メモリ装置では、選択トランジスタの主電流路とプレート線駆動部の制御トランジスタの主電流路とが絶縁膜を介して絶縁されている。即ち、選択トランジスタの主電流路とプレート線駆動部の制御トランジスタの主電流路とは、支持基板側において絶縁されている。強誘電体キャパシタの第１電極は、選択トランジスタの主電流路に接続され、一方、強誘電体キャパシタの第２電極はプレート線を介してプレート線駆動部の制御トランジスタの主電流路に接続されているが、選択トランジスタの主電流路とプレート線駆動部の制御トランジスタの主電流路とが支持基板上において絶縁されているので、強誘電体キャパシタの第１及び第２電極間に支持基板を介して電荷移動の経路が形成されない。
【００１０】
強誘電体キャパシタの第１電極は、選択トランジスタ、ビット線からセンスアンプまたはプリチャージ回路を介して第１電源に接続され、第２電極は、プレート線及びプレート線駆動部を介して第２電源に接続されているが、第１電源と第２電源とが別系統かつ非動作時（データ保持時）に互いに絶縁されるため、強誘電体キャパシタの第１及び第２電極間に第１及び第２電源側を介して電荷移動の経路が形成されない。
【００１１】
従って、高温環境下でのデータ保持時において強誘電体膜の自発分極量が減少し、電荷保持能力が弱まったとしても、強誘電体キャパシタの第１及び第２電極の間には電荷が移動する経路がなく、第１及び第２電極の電荷量は保持されるので、周囲温度が低温になれば、第１及び第２電極に保持された電荷によって強誘電体膜の自発分極量が回復し、データの破壊を防止することができる。このように、本発明にによれば、強誘電体キャパシタが選択トランジスタの主電流路端に接続される半導体メモリ装置において、高温環境下でのデータ保持を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
（１）第１実施形態
〔構成〕
図１は、本発明の第１実施形態に係る半導体メモリ装置１０００の電気回路図である。図３（ｄ）は、半導体メモリ装置１０００の断面図である。半導体メモリ装置１０００は、強誘電体キャパシタを利用した不揮発性のメモリ装置に適用される。この半導体メモリ装置１０００は、メモリセル領域（第１の半導体領域）と周辺回路領域（第２の半導体領域）とから構成されている。
【００１３】
メモリセル領域には、ワード線ＷＬと、ビット線ＢＬと、参照用ビット線ＢＬＲと、プレート線ＰＬと、少なくとも１つのメモリセルと、センスアンプ３０と、第１プリチャージ回路３１と、第２プリチャージ回路３２とが形成されている。メモリセル領域は、後述するように、半導体基板である支持基板１と、支持基板１の表面に形成された絶縁膜２と、絶縁膜２の表面に形成された半導体膜４とからなるＳＯＩ基板（Silicon On Insulator）上に形成されている。なお、ここでは、ＳＯＩ基板を用いるが、絶縁膜上に半導体膜が形成された構造の基板であれば他の種類の基板であっても良い。例えば、サファイア基板上に半導体膜が形成されたＳＯＳ（Silicon On Sapphire）基板、ガラス基板上に半導体膜が形成されたＴＦＴ製造用の基板でも良い。
【００１４】
メモリセルは、選択トランジスタ６ａ及び強誘電体キャパシタ１５を有している。選択トランジスタ６ａは、制御電極としてのゲート電極７ａと、第１の主電流路端としてのソース領域８ａに接続されるソース電極１２と、第２の主電流路端としてのドレイン領域９ａに接続されるドレイン電極１３とを有している。強誘電体キャパシタ１５は、電極１６及び１８と、電極１６及び１８の間に配置された強誘電体膜１７とを有している。選択トランジスタ６ａのゲート電極７ａはワード線ＷＬに接続され、選択トランジスタ６ａのソース電極１２はビット線ＢＬに接続され、選択トランジスタ６ａのドレイン電極１３は強誘電体キャパシタ１５の電極１６に接続されている。ここで、選択トランジスタ６ａのソース電極１２が強誘電体キャパシタ１５の電極１６に接続され、ドレイン電極１３がビット線ＢＬに接続されるようにしても良い。強誘電体キャパシタ１５の電極１８はプレート線ＰＬに接続されている。
【００１５】
第１プリチャージ回路３１は、ビット線ＢＬに所定の電圧を印加してプリチャージする。第２プリチャージ回路３２は、参照用ビット線ＢＬＲに参照用の電圧を印加する。センスアンプ３０は、ビット線ＢＬと参照用ビット線ＢＬＲに接続されており、メモリセルからビット線ＢＬに読み出した電圧と参照用ビット線ＢＬＲに印加された参照用電圧とを比較し、メモリセルに保持されたデータを判別する。なお、参照用ビット線ＢＬＲ及び第２プリチャージ回路３２は、ビット線ＢＬ及び第１プリチャージ回路３１と別途設ける代わりに、隣接するビット線ＢＬの一方を参照用ビット線として使用し、参照用ビット線として使用するビット線に接続された第１プリチャージ回路を参照用の電圧を発生する第２プリチャージ回路として使用することもできる。この場合、第１プリチャージ回路３１は、ビット線ＢＬをプリチャージする機能と、参照電圧を発生させる機能とを共有する。
【００１６】
周辺回路領域には、プレート線駆動部２２と、周辺回路用電源３４と、メモリセル領域用電源３３とが形成されている。周辺回路領域は、後述するように、半導体基板である支持基板１と、支持基板１の表面に形成された絶縁膜２と、絶縁膜２の表面に形成された半導体膜４とからなるＳＯＩ基板（Silicon On Insulator）上に形成されている。
【００１７】
プレート線駆動部２２は、プレート線接続部２０を介してプレート線ＰＬに接続されており、プレート線ＰＬに所定の電圧を印加する。周辺回路用電源３４は、プレート線駆動部２２に電圧を供給する。メモリセル領域用電源３３は、センスアンプ３０、第１プリチャージ回路３１及び第２プリチャージ回路３２に電圧を供給する。周辺回路領域用電源３４は、プレート線駆動部２２を駆動する。メモリセル領域用電源３３と周辺回路領域用電源３４とは別系統で設けられ、非動作時において完全に絶縁される。メモリセル領域用電源３３と周辺回路領域用電源３４とは別系統で設けるとは、メモリセル領域用電源３３及び周辺回路領域用電源３４において共通の配線を使用せず、非動作時において配線を通じて短絡されないように形成することである。
【００１８】
図２は、第１及び第２プリチャージ回路３１，３２、センスアンプ３０、プレート線駆動部２２の構成例である。
【００１９】
第１及び第２プリチャージ回路３１，３２は、駆動信号ＳＷが入力されるインバータＩ１と、駆動信号ＳＷ及びインバータＩ１の出力信号によってそれぞれ駆動されるトランジスタＴｒ１及びＴｒ２からなるトランスファーゲートとから構成されている。第１及び第２プリチャージ回路３１，３２は、Ｔｒ１及びＴｒ２が導通した場合にビット線ＢＬを接地線ＧＮＤ１に接続し、ビット線ＢＬに接地電位を印加する。
【００２０】
センスアンプ３０は、トランジスタＴｒ３〜Ｔｒ６から構成されており、Ｔｒ３及びＴｒ４がビット線ＢＬ及び参照用ビット線ＢＬＲとの間に直列に接続されており、Ｔｒ５及びＴｒ６がビット線ＢＬ及び参照用ビット線ＢＬＲとの間に直列に接続されている。また、Ｔｒ３及びＴｒ４の接続部には接地線ＧＮＤ１が接続され、Ｔｒ５及びＴｒ６の接続部には電源３３が接続されている。また、ビット線ＢＬは、Ｔｒ３及びＴｒ５のゲート電極に接続され、参照用ビット線ＢＬＲは、Ｔｒ４及びＴｒ６のゲート電極に接続されている。センスアンプ３０では、ＢＬ及びＢＬＲの電位によってＴｒ３及びＴｒ５の組またはＴｒ４及びＴｒ６の組で導通する。
【００２１】
プレート線駆動部２２は、駆動信号ＳＷが入力されるインバータＩ２と、駆動信号ＳＷ及びインバータＩ２の出力信号によってそれぞれ駆動されるトランジスタＴｒ７及びＴｒ８からなるトランスファーゲートと、複数のインバータＩ３とから構成されている。インバータＩ３は、それぞれ、電源３４及び接地線ＧＮＤ２に接続されている。プレート線駆動部２２は、Ｔｒ７及びＴｒ８が導通した場合にプレート線ＰＬをインバータＩ３を介して電源３４に接続する。
【００２２】
本実施形態では、第１及び第２プリチャージ回路３１，３２及びセンスアンプ３０（メモリセル領域）に接続される電源３３と、プレート線駆動部２２（周辺回路領域）に接続される電源３４とがそれぞれ別系統かつ非動作時に完全に絶縁される。また、接地線ＧＮＤ１と接地線ＧＮＤ２とが互いに絶縁されている。従って、非動作時においてビット線ＢＬとプレート線ＰＬとが、電源３３と電源３４とを介して、又は、接地線ＧＮＤ１と接地線ＧＮＤ２とを介して短絡されることを防止できる。
【００２３】
仮に、電源３３と電源３４とが同一系統または非動作時において完全には絶縁されない場合、又は、接地線ＧＮＤ１と接地線ＧＮＤ２とが共通の場合には、第１及び第２プリチャージ回路３１，３２、センスアンプ３０、プレート線駆動部２２を構成するトランジスタの主電流路は非導通状態で大きな抵抗を有するものの、時間の経過とともにこれらのトランジスタの主電流路を介して電荷が移動し、ビット線ＢＬとプレート線ＰＬとが短絡される虞がある。このような場合には、ビット線ＢＬに選択トランジスタ６ａの主電流路を介して接続された強誘電体キャパシタ１５の電極１６と、プレート線ＰＬに接続された電極１８との間に電源３３及び３４、または、接地線ＧＮＤ１及びＧＮＤ２を介して電荷移動の経路が形成されることとなり、高温データ保持時に強誘電体キャパシタ１５の電荷が減少する虞がある。電源３３及び３４、または、接地線ＧＮＤ１及びＧＮＤ２を介しての電荷移動は、上述したように非導通状態のトランジスタの主電流路を介しての電荷移動であるため、強誘電体キャパシタ１５の電荷が減少する時定数は大きいが、高温状態で長時間データを保持する場合に問題となる可能性がある。
【００２４】
これに対して、本実施形態では、上述したように、電源３３及び電源３４がそれぞれ別系統かつ非動作時に完全に絶縁され、接地線ＧＮＤ１及び接地線ＧＮＤ２とが互いに絶縁されているので、強誘電体キャパシタ１５の電荷が電源３３及び３４、または、接地線ＧＮＤ１及びＧＮＤ２を介して移動することを防止できる。これにより、高温状態で長時間のデータを保持することが可能となる。
【００２５】
この半導体メモリ装置１０００では、ワード線ＷＬが能動して選択トランジスタ６ａのソース電極１２及びドレイン電極１３を導通させ、強誘電体キャパシタ１５の電極１６にビット線ＢＬ、選択トランジスタ６ａを介して電圧を供給するとともに、強誘電体キャパシタ１５の電極１８にプレート線ＰＬを介して電圧を供給し、強誘電体キャパシタ１５を自発分極させることによりデータを書き込み、その後、強誘電体キャパシタ１５の電極１６及び１８間への電圧の印加を停止することにより、データを保持する。
【００２６】
〔断面構造〕
図３（ｄ）を参照して、半導体メモリ装置１０００の断面構造を説明する。
【００２７】
半導体メモリ装置１０００は、半導体基板である支持基板１と、絶縁膜２と、絶縁膜２を介して支持基板１上に形成された半導体膜４とを有するＳＯＩ基板を備えており、ＳＯＩ基板上にメモリセル領域及び周辺回路領域が形成されている。
【００２８】
半導体膜４には、絶縁膜からなる素子分離領域３に分離された選択トランジスタ６ａ及び制御トランジスタ６ｂが形成されている。選択トランジスタ６ａは、メモリセル領域に設けられ、活性領域４ａに形成されたソース領域８ａ及びドレイン領域９ａと、ソース領域８ａ及びドレイン領域９ａの間において活性領域４ａ上にゲート絶縁膜を介して形成されたゲート電極７ａとを有している。また、ゲート電極７ａはワード線ＷＬに接続されている。ここで、ソース領域８ａ及びドレイン領域９ａは互いに逆であっても良い。
【００２９】
トランジスタ６ｂは、周辺回路領域に設けられ、活性領域４ｂに形成されたソース領域８ｂ及びドレイン領域９ｂと、ソース領域８ｂ及びドレイン領域９ｂの間において活性領域４ｂ上にゲート絶縁膜を介して形成されたゲート電極７ｂとを有している。ここで、ソース領域８ｂ及びドレイン領域９ｂは互いに逆であっても良い。トランジスタ６ｂは、プレート線駆動部２２の制御トランジスタ（例えば、図２においてインバータＩ３を構成するトランジスタ）である。ここでは、プレート線駆動部２２の他のトランジスタ及び周辺回路領域の他の回路を省略している。また、半導体膜４上にはビット線ＢＬに接続されたトランジスタ６ｃが形成されている。トランジスタ６ｃは、第１プリチャージ回路３１、第２プリチャージ回路３２又はセンスアンプ３０を構成するトランジスタのうちビット線ＢＬに接続されるものを代表的に表している。
【００３０】
また、選択トランジスタ６ａ及びトランジスタ６ｂを覆うように層間絶縁膜５が形成されており、層間絶縁膜５上には強誘電体キャパシタ１５が形成されている。強誘電体キャパシタ１５は、電極１８と、強誘電体膜１７と、電極１６とが順に積層されて構成されている。下部の電極である電極１８は、上方から電気的に接続するために強誘電体膜１７及び電極１６から外側にはみ出して形成されている。強誘電体膜１７は、例えば、ＳＢＴ（ＳｒＢｉＴａ２Ｏ９）、ＰＺＴ（Ｐｂ（ＺｒxＯ1-x）、ＳＢＴＮ（（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12）である。電極１６及び電極１８は、例えばＰｔ，Ｉｒ等であり、後述する埋込配線１４，１９との間に密着膜や酸素防止膜を形成しても良い。
【００３１】
層間絶縁膜５上には、強誘電体キャパシタ１５を覆うように層間絶縁膜２５が形成されている。層間絶縁膜２５には、層間絶縁膜２５を貫通して強誘電体キャパシタ１５の電極１６及び電極１８をそれぞれ露出する開口部が形成されている。また、層間絶縁膜２５には、層間絶縁膜２５及び５を貫通して、選択トランジスタ６ａ乃至６ｃのソース領域及びドレイン領域を露出する開口部が形成されている。
【００３２】
層間絶縁膜２５上には、ビット線ＢＬと、ビット線ＢＬに接続されるとともに埋込配線１０を介してソース領域８ａに接続されたソース電極１２と、埋込配線１１を介してドレイン領域９ａに接続されるとともに埋込配線１４を介して強誘電体キャパシタ１５の電極１６に接続されたドレイン電極１３とが形成されている。また、層間絶縁膜２５上には、埋込配線１９を介して強誘電体キャパシタ１５の電極１８に接続されるプレート線ＰＬが形成されている。また、層間絶縁膜２５上には、プレート線ＰＬに接続されるとともに埋込配線２１を介してトランジスタ６ｂのソース領域８ａに接続されるプレート線接続部２０が形成されている。また、層間絶縁膜２５上には、埋込配線１０ａを介してトランジスタ６ｃのドレイン領域９ｂに接続されたビット線ＢＬが形成されている。
【００３３】
〔製造方法〕
以下、半導体メモリ装置１の製造方法を図３を参照して説明する。
【００３４】
図３（ａ）に示すように、Ｓｉからなる半導体基板である支持基板１上に絶縁膜２を介して半導体膜４が形成されたＳＯＩ（Silicon On Insulator）基板を準備する。
【００３５】
次に、図３（ｂ）に示すように、半導体膜４に素子分離領域３を形成する。また、閾値電圧制御のために、Ｎ型またはＰ型の不純物（例えば、Ｎ型不純物としてリンＰ、Ｐ型不純物としてボロンＢ）を選択的にイオン注入し、活性化することにより活性領域４ａ乃至４ｃを形成する。次に、ＳｉＯ２等からなる絶縁膜、多結晶シリコンを順に堆積し、フォトリソグラフィー、エッチングによりゲート電極７ａ乃至７ｃ、ワード線ＷＬを形成する領域をマスクし、絶縁膜、多結晶シリコンを例えばＲＩＥ(Reactive Ion Etching)によりエッチングし、ゲート絶縁膜及びゲート電極７ａ及び７ｂ、ワード線ＷＬを形成する。引き続き、活性化領域４ａ乃至４ｃにＰ型またはＮ型の不純物（例えば、Ｎ型不純物としてヒ素Ａｓ、Ｐ型不純物としてボロンＢ）を注入し、活性化領域４ａ乃至４ｃにソース領域８ａ〜８ｃ及びドレイン領域９ａ〜９ｃを形成し、選択トランジスタ６ａ乃至６ｃを形成する。
【００３６】
その後、図３（ｃ）に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜５を堆積し、選択トランジスタ６ａ乃至６ｃを層間絶縁膜５で覆う。次に、層間絶縁膜５上にＰｔ膜、ＳＴＢ膜、Ｐｔ膜を順に堆積し、これらをフォトリソグラフィー、エッチングによりパターニングし、強誘電体キャパシタ１５を形成する。
【００３７】
次に、図３（ｄ）に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜２５を層間絶縁膜５上に堆積し、層間絶縁膜２５によって強誘電体キャパシタ１５を覆う。その後、層間絶縁膜５及び２５をフォトリソ、エッチングして、ソース領域８ａ〜８ｃ及びドレイン領域９ａ〜９ｃ、電極１６及び１８を露出する開口部を形成する。次に、層間絶縁膜２５上に導電膜を堆積し、各開口部を導電膜で埋め込む。引き続き、導電膜をフォトリソグラフィー、エッチングによりパターニングし、ソース電極１２及びドレイン電極１３、プレート線ＰＬ、プレート線接続部２０、ビット線ＢＬ等を形成する。
【００３８】
ここでは、第１プリチャージ回路３１、第２プリチャージ回路３２又はセンスアンプ３０のトランジスタ６ｃ、プレート線駆動部２２の制御トランジスタ６ｂの製造のみを示しているが、他のトランジスタについても同様に製造される。
【００３９】
なお、ここでは、ＳＯＩ基板を用いているが、絶縁膜上に半導体膜が形成された構造の基板であれば他の種類の基板であっても良い。例えば、サファイア基板上に半導体膜が形成されたＳＯＳ（Silicon On Sapphire）基板、ガラス基板上に半導体膜が形成されたＴＦＴ製造用の基板を使用しても良い。
【００４０】
〔作用効果〕
この半導体メモリ装置１では、プレート線ＰＬから強誘電体キャパシタ１５の電極１８に電圧を供給するとともに、ビット線ＢＬから選択トランジスタ６ａを介して電極１６に電圧を供給することにより、強誘電体キャパシタ１５の電極１６及び１８間に電圧を印加し、強誘電体膜１７を自発分極させる。その後、電極１６及び１８間への電圧の印加を停止し、強誘電体膜１７に自発分極を保持させることによりデータを蓄積する。しかしながら、強誘電体膜１７の自発分極は温度依存性を有しており、図４に示すように、周囲温度が上昇するほど分極量が減少する性質があり、高温環境下ではデータの保持能力が著しく低下するため、データが破壊されてしまうことがある。
【００４１】
図５は、本発明に係る半導体メモリ装置１０００との比較のための比較例としての半導体メモリ装置１０００ａの電気回路図であり、図６は半導体メモリ装置１０００ａ断面図である。
【００４２】
比較例に係る半導体メモリ装置１０００ａでは、メモリセル領域用電源と周辺回路用電源と（本実施形態の電源３３及び３４に対応）が共通電源２３として同一系統に設けられ、非動作時においてメモリセル領域用電源と周辺回路用電源とが絶縁されていない。また、第１及び第２プリチャージ回路３１，３２及びセンスアンプ３０に接続される接地線ＧＮＤ１とプレート線駆動部２２に接続される接地線ＧＮＤ２も共通となっている。また、比較例に係る半導体メモリ装置１０００ａでは、メモリセル領域及び周辺回路領域がともに下地バルク領域としての支持基板１に形成されている。図６に示すように、半導体メモリ装置１０００ａでは、支持基板１と半導体膜４とが絶縁膜２によって絶縁されておらず、支持基板１に直接、選択トランジスタ６ａ及び制御トランジスタ６ｂが形成されている。半導体メモリ装置１０００ａは、支持基板１と活性領域４ａ及び活性領域４ｂとが絶縁膜２で絶縁されていないために、強誘電体キャパシタ１５の電極１６、活性領域４ａから活性領域４ｂ（図中の矢印）、電極１８の経路で電荷が移動する虞がある。
【００４３】
図７は、本発明に係る半導体メモリ装置１０００と、比較例に係る半導体メモリ装置１０００ａにおいて、高温環境下でのデータ保持能力を比較した図である。図８は、半導体メモリ装置１０００と半導体メモリ装置１０００ａとにおいて、ビット線ＢＬの電位Ｖｂ１、参照用ビット線ＢＬＲの電位Ｖｂ０、ビット線電位差ΔＶｂ（＝Ｖｂ０−Ｖｂ１）を比較した比較図である。
【００４４】
まず、半導体メモリ装置１０００及び半導体メモリ装置１０００ａの周囲温度を室温にし、ビット線ＢＬ及びプレート線ＰＬ間の電圧１．８Ｖで強誘電体キャパシタ１５を自発分極させた後、周囲温度を２４０℃で１５分間データを保持させる。
【００４５】
図７（ａ）、（ｂ）の「昇温前（室温）」では、室温環境下での半導体メモリ装置１０００及び半導体メモリ装置１０００ａの強誘電体キャパシタ１５の分極量はともにＰ０であり、ビット線電圧差ΔＶｂは約０．３Ｖである。次に、半導体メモリ装置１０００及び半導体メモリ装置１０００ａを２４０℃まで昇温して１５分間高温環境下に置くと、図４に示した高温特性によって強誘電体キャパシタ１５の分極量がＰ０からＰ１に減少する。
【００４６】
半導体メモリ装置１０００ａでは、選択トランジスタ６ａの活性領域４ａと選択トランジスタ６ｂの活性領域４ｂとが共に支持基板１に形成されているため、電極１６、ドレイン電極１３、支持基板１（図６に矢印で示した活性領域４ａと活性領域４ｂとの間の経路）、プレート線ＰＬ、電極１８を通る電荷移動の経路が形成される。また、センスアンプ３０又は第１プリチャージ回路３１から選択トランジスタ６ａ、ビット線ＢＬを介して電極１６に接続されたメモリセル領域用電源と、プレート線駆動部２２及びプレート線ＰＬを介して電極１８に接続された周辺回路領域用電源とが共通電源２３として同一系統に設けられ、非動作時においてメモリセル領域用電源と周辺回路領域用電源とが絶縁されておらず、接地線ＧＮＤ１と接地線ＧＮＤ２とが絶縁されていないため、電極１６及び１８の間には、電源３３及び３４、又は、接地線ＧＮＤ１及びＧＮＤ２を介して電荷が移動する経路（図６の破線で示す経路）が形成される。従って、図７（ａ）の「高温時」に示すように、高温環境下のデータ保持の間に、強誘電体キャパシタ１５の分極量が減少し、電極１６及び１８での電荷保持能力が弱まると、電極１６及び１８上の電荷は、支持基板１を介した経路、電源３３及び３４を介した経路、及び接地線ＧＮＤ１及びＧＮＤ２を介した経路で移動してしまう。このため、高温環境下のデータ保持の間に、強誘電体キャパシタ１５の分極量がＰ１（＜Ｐ０）に減少する。
【００４７】
その後、室温環境下に戻したとしても、図７（ａ）の「降温後（室温）」に示すように、電極１６及び１８の電荷が移動してしまっているので、外部から電荷を供給しない限りは、強誘電体キャパシタ１５の分極量は元の分極量Ｐ０に戻らず、Ｐ１（＜Ｐ０）のままである。その結果、図８（ａ）に示すように、降温後の電極１６及び１８間の電位差ΔＶｂはほとんどゼロまで減少する。
【００４８】
一方、半導体メモリ装置１０００では、選択トランジスタ６ａの活性領域４ａと制御トランジスタ６ｂの活性領域４ｂとが絶縁膜２によって絶縁されており、かつ、電源３３及び３４が別系統かつ非動作時において完全に絶縁され、かつ、接地線ＧＮＤ１及びＧＮＤ２が互いに絶縁されているので、電極１６及び１８の間に、支持基板１を介する経路、電源３３及び３４を介する経路、及び接地線ＧＮＤ１及びＧＮＤ２を介する経路の何れの電荷移動の経路も形成されない。即ち、高温環境下のデータ保持の間に強誘電体キャパシタ１５の分極量がＰ０からＰ１（＜Ｐ０）に減少したとしても、電極１６及び１８の電荷は移動することができない。従って、半導体メモリ装置１０００においては、高温環境下のデータ保持の間に、図７（ｂ）の「高温時」に示すように、強誘電体膜１７の分極量がＰ０からＰ１に減少したとしても電極１６及び１８の電荷量が保持される。
【００４９】
この結果、半導体メモリ装置１０００では、図７（ｂ）の「降温後（室温）」に示すように、周囲温度が室温に低下した後には、外部から電荷が供給されなくても、電極１６及び１８に保持された電荷によって分極量がＰ１からＰ０に増加する。また、周囲温度が室温に低下した後には、分極量がＰ０に戻るため、図８（ｂ）に示すように、電圧差ΔＶｂは昇温前とほぼ同じ値を保持することができ、高温環境下を経た後もデータを保持することができる。
【００５０】
なお、半導体メモリ装置１０００ａでは、電源３３及び３４を同一系統に構成し、メモリセル領域と周辺回路領域とを両方ともバルク領域である支持基板１に形成したため、強誘電体キャパシタ１５の電極１６及び１８の間に支持基板１を通る電荷移動の経路、電源３３及び３４を介した電荷移動の経路、及び接地線ＧＮＤ１及びＧＮＤ２を介した電荷移動の経路が形成されることにより、高温環境下のデータ保持時において電極１６及び１８の間で電荷が移動した。
【００５１】
半導体メモリ装置１０００ａの構成以外にも、メモリセル領域と周辺回路領域の活性層が互いに絶縁されること（第１の条件）、電源３３及び３４を別系統かつ非動作時において完全に絶縁されること（第２の条件）、接地線ＧＮＤ１及びＧＮＤ２が互いに絶縁されること（第３の条件）の何れか１つでも満たされていなければ、半導体メモリ装置１０００ａの場合と同様に、高温環境下のデータ保持の間に電極１６及び１８の間で電荷が移動する経路が形成される。第１の条件が満たされない場合には、電極１６及び１８の間で支持基板１を通る電荷の移動経路が形成され、高温環境下でデータ保持したのち室温に戻すと、電極１６及び１８間の電圧は図８（ａ）のようにデータが失われる。
【００５２】
なお、第２の条件及び第３の条件の少なくとも一方を満たさない場合には、電源３３及び３４を介する電荷移動の経路、接地線ＧＮＤ１及びＧＮＤ２を介する電荷移動の経路が発生するが、何れの経路も非導通状態のトランジスタの主電流路を通る経路であるので、支持基板１を介した経路に比較すると電荷の移動の速度は小さく、短時間に電荷が移動する可能性は小さいが、長時間保持すれば、図８（ａ）のようにデータが失われる。
【００５３】
（２）第２実施形態
〔構成〕
図１０は、第２実施形態に係る半導体メモリ装置１０００ｂの断面図である。半導体メモリ装置１０００ｂの電気回路図は図１と同様である。
【００５４】
本実施形態では、メモリセル領域において、選択トランジスタ６ａの活性領域４ａは、下地バルク領域である支持基板１に形成されている。一方、制御トランジスタ６ｂは、第１実施形態の場合と同様に半導体膜４に形成されている。また、図１と同様に、メモリセル領域用電源３３と周辺回路領域用電源３４とは別系統で設けられ、非動作時において完全に絶縁される。また、接地線ＧＮＤ１と接地線ＧＮＤ２は互いに絶縁されている。
【００５５】
〔製造方法〕
以下、半導体メモリ装置１０００ｂの製造方法について図９及び図１０を参照して説明する。
【００５６】
Ｓｉからなる半導体基板である支持基板１上に絶縁膜２を介して半導体膜４が形成されたＳＯＩ（Silicon On Insulator）基板を準備し、図９（ａ）に示すように、フォトリソ、エッチングによりメモリセル領域の半導体膜４及び絶縁膜２を除去し、下地バルク領域としての支持基板１を露出させる。
【００５７】
次に、図９（ｂ）に示すように、支持基板１の表面に素子分離領域３０を形成し、絶縁膜２上に素子分離領域３を形成する。また、Ｎ型またはＰ型の不純物（例えば、Ｎ型不純物としてリンＰ、Ｐ型不純物としてボロンＢ）を選択的にイオン注入し、活性化することにより活性領域４ａ及び４ｂを形成する。
【００５８】
次に、図９（ｃ）に示すように、ＳｉＯ２からなる絶縁膜、多結晶シリコンを順に堆積し、ホトリソグラフィー技術によりゲート電極７ａ及び７ｂ、ワード線ＷＬを形成する領域をマスクし、絶縁膜、多結晶シリコンを例えばＲＩＥ(Reactive Ion Etching)によりエッチングし、ゲート絶縁膜及びゲート電極７ａ及び７ｂ、ワード線ＷＬを形成する。
【００５９】
次に、図９（ｄ）に示すように、活性化領域４ａ及び４ｂにＰ型またはＮ型の不純物（例えば、Ｎ型不純物としてヒ素Ａｓ、Ｐ型不純物としてボロンＢ）を注入し、活性化領域４ａにはソース領域８ａ及びドレイン領域９ａ、活性化領域４ｂにはソース領域８ｂ及びドレイン領域９ｂを形成する。その後、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜５を堆積し、選択トランジスタ６ａ及びトランジスタ６ｂを層間絶縁膜５で覆う。次に、層間絶縁膜５上にＰｔ膜、ＳＴＢ膜、Ｐｔ膜を順に堆積し、これらをフォトリソグラフィー、エッチングによりパターニングし、強誘電体キャパシタ１５を形成する。
【００６０】
次に、図１０に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜２５を層間絶縁膜５上に堆積し、層間絶縁膜２５によって強誘電体キャパシタ１５を覆う。その後、層間絶縁膜５及び２５をフォトリソ、エッチングして、ソース領域８ａ及びドレイン領域９ａ、電極１６及び１８、ソース領域８ｂ及びドレイン領域９ｂを露出する開口部を形成する。次に、層間絶縁膜２５上に導電膜を堆積し、各開口部を導電膜で埋め込む。引き続き、導電膜をフォトリソ、エッチングによりパターニングし、ソース電極１２及びドレイン電極１３、プレート線ＰＬ、プレート線接続部２０、ビット線ＢＬ等を形成する。
【００６１】
なお、ここでは、ＳＯＩ基板を用いているが、絶縁膜上に半導体膜が形成された構造の基板であれば他の種類の基板であっても良い。例えば、サファイア基板上に半導体膜が形成されたＳＯＳ（Silicon On Sapphire）基板、ガラス基板上に半導体膜が形成されたＴＦＴ製造用の基板を使用しても良い。
【００６２】
〔作用効果〕
本実施形態では、選択トランジスタ６ａの活性領域４ａが支持基板１に形成されているものの、制御トランジスタ６ｂの活性領域４ｂが絶縁膜２によって支持基板１から絶縁されているために、第１実施形態と同様に、強誘電体キャパシタ１５の電極１６及び１８の間に支持基板１を介して電荷が移動する経路が形成されない。また、第１実施形態と同様に、電源３３及び３４が別系統かつ非動作時において完全に絶縁され、かつ、接地線ＧＮＤ１及びＧＮＤ２が互いに絶縁されているので、強誘電体キャパシタ１５の電極１６及び１８の間に電源３３及び３４側を介して電荷が移動する経路も、接地線ＧＮＤ１及びＧＮＤ２を介して移動する経路も形成されない。従って、高温データ保持時、即ち、高温非動作時において強誘電体キャパシタ１５の自発分極が減少したとしても、強誘電体キャパシタ１５の電極１６及び１８の電荷が移動せず、保持される。
【００６３】
また、選択トランジスタ６ａ等のメモリセル領域のトランジスタの活性領域が支持基板１に形成されているので、メモリセル領域のトランジスタの動作時に活性領域がフローティングであるために生じる虞がある不安定性を回避することができる。
【００６４】
（３）第３実施形態
〔構成〕
図１２は、第３実施形態に係る半導体メモリ装置１０００ｃの断面図である。半導体メモリ装置１０００ｃの電気回路図は図１と同様である。
【００６５】
本実施形態では、選択トランジスタ６ａの活性領域４ａは、第１実施形態と同様に、絶縁膜２を介して支持基板１上に形成されている。一方、制御トランジスタ６ｂの活性領域４ｂ等の周辺回路領域のトランジスタの活性領域は、下地バルク領域である支持基板１に形成されている。また、図１と同様に、メモリセル領域用電源３３と周辺回路領域用電源３４とは別系統で設けられ、非動作時において完全に絶縁される。また、接地線ＧＮＤ１と接地線ＧＮＤ２は互いに絶縁されている。
【００６６】
〔製造方法〕
以下、半導体メモリ装置１０００ｂの製造方法について図１１乃至図１２を参照して説明する。
【００６７】
Ｓｉからなる半導体基板である支持基板１上に絶縁膜２を介して半導体膜４が形成されたＳＯＩ（Silicon On Insulator）基板を準備し、図１１（ａ）に示すように、フォトリソ、エッチングにより周辺回路領域の半導体膜４及び絶縁膜２を除去し、下地バルク領域としての支持基板１を露出させる。
【００６８】
次に、図１１（ｂ）に示すように、支持基板１の表面に素子分離領域３０を形成し、絶縁膜２上の半導体膜に素子分離領域３を形成する。また、Ｎ型またはＰ型の不純物（例えば、Ｎ型不純物としてリンＰ、Ｐ型不純物としてボロンＢ）を選択的にイオン注入し、活性化することにより活性領域４ａ及び４ｂを形成する。
【００６９】
次に、ＳｉＯ２からなる絶縁膜、多結晶シリコンを順に堆積し、ホトリソグラフィー技術によりゲート電極７ａ及び７ｂ、ワード線ＷＬを形成する領域をマスクし、絶縁膜、多結晶シリコンを例えばＲＩＥ(Reactive Ion Etching)によりエッチングし、図１１（ｃ）に示すように、ゲート絶縁膜及びゲート電極７ａ及び７ｂ、ワード線ＷＬ（図示せず）を形成する。また、活性化領域４ａ及び４ｂにＰ型またはＮ型の不純物（例えば、Ｎ型不純物としてヒ素Ａｓ、Ｐ型不純物としてボロンＢ）を注入し、活性化領域４ａにはソース領域８ａ及びドレイン領域９ａ、活性化領域４ｂにはソース領域８ｂ及びドレイン領域９ｂを形成する。
【００７０】
その後、図１１（ｄ）に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜５を堆積し、選択トランジスタ６ａ及びトランジスタ６ｂを層間絶縁膜５で覆う。次に、層間絶縁膜５上にＰｔ膜、ＳＴＢ膜、Ｐｔ膜を順に堆積し、これらをフォトリソグラフィー、エッチングによりパターニングし、強誘電体キャパシタ１５を形成する。
【００７１】
次に、図１２に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜２５を層間絶縁膜５上に堆積し、層間絶縁膜２５によって強誘電体キャパシタ１５を覆う。その後、層間絶縁膜５及び２５をフォトリソ、エッチングして、ソース領域８ａ及びドレイン領域９ａ、電極１６及び１８、ソース領域８ｂ及びドレイン領域９ｂを露出する開口部を形成する。次に、層間絶縁膜２５上に導電膜を堆積し、各開口部を導電膜で埋め込む。引き続き、導電膜をフォトリソ、エッチングによりパターニングし、ソース電極１２及びドレイン電極１３、プレート線ＰＬ、プレート線接続部２０、ビット線ＢＬを形成する。
【００７２】
なお、ここでは、ＳＯＩ基板を用いているが、絶縁膜上に半導体膜が形成された構造の基板であれば他の種類の基板であっても良い。例えば、サファイア基板上に半導体膜が形成されたＳＯＳ（Silicon On Sapphire）基板、ガラス基板上に半導体膜が形成されたＴＦＴ製造用の基板を使用しても良い。
【００７３】
〔作用効果〕
本実施形態では、プレート線駆動部２２の活性領域４ｂが支持基板１に形成されるものの、選択トランジスタ６ａの活性領域４ａが絶縁膜２によって支持基板１から絶縁されているために、第１実施形態と同様に、強誘電体キャパシタ１５の電極１６及び１８の間に支持基板１を介して電荷が移動する経路が形成されない。また、第１実施形態と同様に、電源３３及び３４が別系統かつ非動作時において完全に絶縁され、かつ、接地線ＧＮＤ１及びＧＮＤ２が互いに絶縁されているので、強誘電体キャパシタ１５の電極１６及び１８の間に電源３３及び３４側を介して電荷が移動する経路も、接地線ＧＮＤ１及びＧＮＤ２を介して移動する経路も形成されない。従って、高温データ保持時、即ち、高温非動作時において強誘電体キャパシタ１５の自発分極が減少したとしても、強誘電体キャパシタ１５の電極１６及び１８の電荷が移動せず、保持される。
【００７４】
また、トランジスタ６ｂ等の周辺回路領域の活性領域が支持基板１に形成されているので、周辺回路領域のトランジスタの動作時に活性領域がフローティングであるために生じる虞がある不安定性を回避することができる。
【００７５】
（４）第４実施形態
〔構成〕
図１３（ｃ）は、第４実施形態に係る半導体メモリ装置１０００ｄの断面図である。半導体メモリ装置１０００ｄの電気回路図は図１と同様である。
【００７６】
本実施形態では、メモリセル領域及び周辺回路領域がそれぞれ別々の支持基板１ａ及び１ｂに形成され、支持基板１ａと支持基板１ｂとは所定の間隔をもって配置されており、支持基板１ａのメモリセル領域と支持基板１ｂの周辺回路領域とが配線２４で接続されている。支持基板１ａ及び１ｂは、Ｓｉ等からなる半導体基板である。また、図１と同様に、メモリセル領域用電源３３と周辺回路領域用電源３４とは別系統で設けられ、非動作時において完全に絶縁される。
【００７７】
〔製造方法〕
ここでは、支持基板１ａ及び１ｂが同一の半導体ウエハ上に配置された場合を説明する。まず、図１３（ａ）に示すように、支持基板１ａ及び１ｂにＮ型またはＰ型の不純物（例えば、Ｎ型不純物としてリンＰ、Ｐ型不純物としてボロンＢ）を選択的にイオン注入し、活性化することにより活性領域４ａ及び４ｂを形成する。
【００７８】
次に、ＳｉＯ２からなる絶縁膜、多結晶シリコンを順に堆積し、ホトリソグラフィー・エッチングによりゲート電極７ａ及び７ｂ、ワード線ＷＬを形成する領域をマスクし、絶縁膜、多結晶シリコンを例えばＲＩＥ(Reactive Ion Etching)によりエッチングし、図１３（ｂ）に示すように、ゲート絶縁膜及びゲート電極７ａ及び７ｂ、ワード線ＷＬ（図示せず）を形成する。また、活性化領域４ａ及び４ｂにＰ型またはＮ型の不純物（例えば、Ｎ型不純物としてヒ素Ａｓ、Ｐ型不純物としてボロンＢ）を注入し、活性化領域４ａにはソース領域８ａ及びドレイン領域９ａ、活性化領域４ｂにはソース領域８ｂ及びドレイン領域９ｂを形成する。
【００７９】
その後、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜５を堆積し、選択トランジスタ６ａ及び制御トランジスタ６ｂを層間絶縁膜５で覆う。次に、層間絶縁膜５上にＰｔ膜、ＳＴＢ膜、Ｐｔ膜を順に堆積し、これらをフォトリソグラフィー、エッチングによりパターニングし、強誘電体キャパシタ１５を形成する。
【００８０】
次に、図１３（ｃ）に示すように、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜２５を層間絶縁膜５上にそれぞれ堆積し、層間絶縁膜２５によって強誘電体キャパシタ１５を覆う。その後、層間絶縁膜５及び２５をフォトリソ、エッチングして、ソース領域８ａ及びドレイン領域９ａ（選択トランジスタ６ａ）、電極１６及び１８、ソース領域８ｂ及びドレイン領域９ｂ（制御トランジスタ６ｂ）を露出する開口部を形成する。次に、層間絶縁膜２５上に導電膜を堆積し、各開口部を導電膜で埋め込む。引き続き、導電膜をフォトリソ、エッチングによりパターニングし、ソース電極１２及びドレイン電極１３、プレート線ＰＬ、プレート線接続部２０、ビット線ＢＬを形成する。
【００８１】
支持基板１ａを含むチップ及び支持基板１ｂを含むチップを半導体ウエハから分離し、支持基板１ａを含むチップ及び支持基板１ｂを含むチップを所定の間隔をもって配置し、プレート線ＰＬとプレート線接続部２０を配線２４で接続する等、メモリセル領域と周辺回路領域とを電気的接続する。
【００８２】
ここでは、支持基板１ａ及び１ｂが同一の半導体ウエハ上に形成されている場合を説明したが、支持基板１ａ及び１ｂが別々の半導体ウエハ上に形成されていてもよい。この場合には、上記と同様に各半導体ウエハの支持基板１ａ及び１ｂにそれぞれメモリセル領域及び周辺回路領域を形成し、メモリセル領域が形成されたチップ及び周辺回路領域が形成されたチップをそれぞれ各半導体ウエハから分離し、メモリセル領域が形成されたチップ及び周辺回路領域が形成されたチップを所定の間隔をもって配置し、プレート線ＰＬとプレート線接続部２０を配線２４で接続する等、メモリセル領域と周辺回路領域とを電気的接続する。
【００８３】
〔作用効果〕
本実施形態では、選択トランジスタ６ａ等のメモリセル領域のトランジスタの活性領域及び制御トランジスタ６ｂ等の周辺回路領域のトランジスタの活性領域が共に下地バルク領域である支持基板１ａ及び１ｂにそれぞれ形成されるものの、支持基板１ａと支持基板１ｂとは所定の間隔をもって配置され完全に絶縁されているため、強誘電体キャパシタ１５の電極１６及び１８の間において支持基板１ａ及び１ｂを介して電荷が移動する経路が形成されない。また、第１実施形態と同様に、電源３３及び３４が別系統かつ非動作時において完全に絶縁され、かつ、接地線ＧＮＤ１及びＧＮＤ２が互いに絶縁されているので、強誘電体キャパシタ１５の電極１６及び１８の間に、電源３３及び３４を介して電荷が移動する経路も、接地線ＧＮＤ１及びＧＮＤ２を介して移動する経路も形成されない。従って、高温データ保持時、即ち、高温非動作時において強誘電体キャパシタ１５の自発分極が減少したとしても、強誘電体キャパシタ１５の電極１６及び１８の電荷が移動せず、保持される。
【００８４】
また、本実施形態では、選択トランジスタ６ａ等のメモリセル領域のトランジスタの活性領域及び制御トランジスタ６ｂ等の周辺回路領域のトランジスタの活性領域が共に下地バルク領域である支持基板１ａ及び１ｂにそれぞれ形成されているため、メモリセル領域及び周辺回路領域のトランジスタの動作時において、活性領域がフローティングなために生じる虞のある不安定性を回避できる。
【００８５】
なお、上記第１乃至第３実施形態においてもメモリセル領域及び周辺回路領域を別々の基板に形成しても良い。別々の基板に形成すれば、強誘電体キャパシタ１５の電極１６及び１８間の基板側での絶縁性がより向上する。
【図面の簡単な説明】
【００８６】
【図１】第１実施形態に係る半導体メモリ装置の電気回路図。
【図２】センスアンプ、プリチャージ回路、プレート線駆動部の構成例。
【図３】第１実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【図４】自発分極の温度依存性を説明する図。
【図５】比較例に係る半導体メモリ装置の電気回路図。
【図６】比較例に係る半導体メモリ装置の断面図。
【図７】データ保持能力の温度依存性を説明する図。
【図８】強誘電体キャパシタの電極間の電圧差の温度依存性を説明する図。
【図９】第２実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【図１０】第２実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【図１１】第３実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【図１２】第３実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【図１３】第４実施形態に係る半導体メモリ装置の製造方法を説明する断面図。
【符号の説明】
【００８７】
１  支持基板（下地バルク領域）
２  絶縁膜
３  素子分離領域
４  活性領域
５、２５  層間絶縁膜
８、９  ソース領域、ドレイン領域
１０、１１、１４、１９、２１  埋込配線
１２、１３  ソース電極、ドレイン電極
１５  強誘電体キャパシタ
１６、１８  電極
１７  強誘電体膜
２２  プレート線駆動部
３０  センスアンプ
３１  第１プリチャージ回路
３２  第２プリチャージ回路
３３  メモリ領域用電源
３４  周辺回路用電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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