(57)【要約】【課題】多重化による配線の複雑化および回路面積の増大を最小限に抑える。【解決手段】基準電圧Ｖｒｅｆ２４を分圧する抵抗ストリングＲM０〜ＲM１５と、第一のＤ／Ａ変換のために各抵抗端の電圧を取り出す第一の半導体スイッチＳU1０〜ＳU1１５，ＳL1０〜ＳL1３と、第二のＤ／Ａ変換のために各抵抗端の電圧を取り出す第二の半導体スイッチＳU2０〜ＳU2１５，ＳL2０〜ＳL2３とを備える。抵抗ストリングＲM０〜ＲM１５は、集積回路表面の直交軸（ｘ，ｙ軸）の両方向に沿ってマトリクス状に配置され、第一のＤ／Ａ変換のための上位ビット用デコーダ回路１７および下位ビット用デコーダ回路１８と、第二のＤ／Ａ変換のための上位ビット用デコーダ回路１９および下位ビット用デコーダ回路２０が、それぞれ、抵抗ストリングＲM０〜ＲM１５を挟んで対向する位置にレイアウトされる。【選択図】  図４
2005210592.tif 000002
【特許請求の範囲】
【請求項１】
回路実装面の直交軸の両方向に沿って配置され、基準電圧を分圧する抵抗ストリングと、
第一のＤ／Ａ変換のために前記抵抗ストリングの分圧電圧を取り出す第一の半導体スイッチと、
前記第一の半導体スイッチを制御する第一のデコーダ回路と、
第二のＤ／Ａ変換のために前記抵抗ストリングの分圧電圧を取り出す第二の半導体スイッチと、
前記第二の半導体スイッチを制御する第二のデコーダ回路と、
を備えるＤ／Ａ変換回路。
【請求項２】
請求項１記載のＤ／Ａ変換回路であって、
前記第一のデコーダ回路と前記第二のデコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされるＤ／Ａ変換回路。
【請求項３】
請求項１記載のＤ／Ａ変換回路であって、
前記第一のデコーダ回路は、第一のＤ／Ａ変換のために、第一の上位ビット用デコーダ回路と、第一の下位ビット用デコーダ回路とを備え、
前記第二のデコーダ回路は、第二のＤ／Ａ変換のために、第二の上位ビット用デコーダ回路と、第二の下位ビット用デコーダ回路とを備え、
前記第一の上位ビット用デコーダ回路と前記第二の上位ビット用デコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされ、
前記第一の下位ビット用デコーダ回路と前記第二の下位ビット用デコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされるＤ／Ａ変換回路。
【請求項４】
請求項１記載のＤ／Ａ変換回路であって、
前記第一の半導体スイッチは、第一のＤ／Ａ変換のために、第一の上位ビット用半導体スイッチと、第一の下位ビット用半導体スイッチとを備え、
前記第二の半導体スイッチは、第二のＤ／Ａ変換のために、第二の上位ビット用半導体スイッチと、第二の下位ビット用半導体スイッチとを備え、
前記第一の下位ビット用半導体スイッチと前記第二の下位ビット用半導体スイッチが、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされるＤ／Ａ変換回路。
【請求項５】
請求項１記載のＤ／Ａ変換回路であって、
前記第一の半導体スイッチにより取り出された電圧が供給される第一のローパスフィルタと、
前記第一のローパスフィルタの出力を外部回路に供給する第一のバッファアンプと、
前記第二の半導体スイッチにより取り出された電圧が供給される第二のローパスフィルタと、
前記第二のローパスフィルタの出力を外部回路に供給する第二のバッファアンプとを備えるＤ／Ａ変換回路。
【請求項６】
請求項１記載のＤ／Ａ変換回路であって、
前記第一の半導体スイッチにより取り出された電圧が供給される第一のサンプル・ホールド回路と、
前記第一のサンプル・ホールド回路の出力を外部回路に供給する第一のバッファアンプと、
前記第二の半導体スイッチにより取り出された電圧が供給される第二のサンプル・ホールド回路と、
前記第二のサンプル・ホールド回路の出力を外部回路に供給する第二のバッファアンプとを備えるＤ／Ａ変換回路。
【請求項７】
請求項１記載のＤ／Ａ変換回路であって、
前記第一のＤ／Ａ変換と前記第二のＤ／Ａ変換におけるビット数が異なるＤ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路（以下、Ｄ／Ａ変換回路という。）に関し、特に、抵抗ストリング方式のＤ／Ａ変換回路に関する。
【背景技術】
【０００２】
従来の抵抗ストリング方式のＤ／Ａ変換回路では、例えば、図１に示すように、抵抗ストリング１として１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５を直列に接続し、各抵抗間のノードおよび抵抗ストリング１の終端（Ｒｒｅｆとの接続点）に１個ずつスイッチＳ０，Ｓ１，・・・，Ｓ１５を接続するとともに、抵抗ストリング１には基準電圧Ｖｒｅｆ４を印加する。そして、デコーダ回路３の出力コードに応じてスイッチＳ０〜Ｓ１５の開閉を制御して、出力端子ＤＡＯＵＴ５から基準電圧Ｖｒｅｆを抵抗分割したアナログ電圧を出力していた。
【０００３】
また、従来のＤ／Ａ変換回路の多重化技術、すなわち、一つの抵抗ストリングを複数のＤ／Ａ変換において共有する技術としては、例えば、図２に示す構成のものが知られている。図２は、一つの抵抗ストリング６（Ｒ０〜Ｒ１５）から二つのアナログ電圧ＤＡＯＵＴ１，ＤＡＯＵＴ２を出力するために、スイッチｘ０〜ｘ１５，ｙ０〜ｙ１５，ＳＷｏｕｔ１０〜ＳＷｏｕｔ１７，ＳＷｏｕｔ２０〜ＳＷｏｕｔ２７をデジタル的に制御する多重化Ｄ／Ａ変換回路の概略構成図である。
【０００４】
図２において、抵抗ストリング６の終端および各抵抗Ｒ０〜Ｒ１５間に一個ずつ接続された第一のスイッチ群（ｘ０〜ｘ１５）のうちの抵抗ストリング６に接続されていない側のノードを２ｎ／２個ずつ（図２の場合ｎ＝４）短絡して、２ｎ／２個の第一のノード群（ｘ０〜ｘ３，ｘ４〜ｘ７，ｘ８〜ｘ１１，ｘ１２〜ｘ１５）とし、同様に、抵抗ストリング６の終端および各抵抗Ｒ０〜Ｒ１５間に一個ずつ接続された第二のスイッチ群（ｙ０〜ｙ１５）を第二のノード群（ｙ０，ｙ４，ｙ８，ｙ１２と、ｙ１，ｙ５，ｙ９，ｙ１３と、ｙ２，ｙ６，ｙ１０，ｙ１４と、ｙ３，ｙ７，ｙ１１，ｙ１５）とする。
【０００５】
第一と第二のノード群のそれぞれを、出力スイッチ（ＳＷｏｕｔ１０〜ＳＷｏｕｔ１７，ＳＷｏｕｔ２０〜ＳＷｏｕｔ２７）を介して複数の出力端子８，９（ＤＡＯＵＴ１，ＤＡＯＵＴ２）に接続し、第一と第二のノード群内のスイッチが抵抗ストリング６を二箇所以上で接続しないように、すなわちノード群内で重複して接続しないように第一のスイッチ群および第二のスイッチ群を開閉制御する。
【０００６】
このように、Ｄ／Ａ変換回路を多重化して各スイッチを開閉制御すれば、抵抗ストリング６に接続される制御スイッチを単純に複数倍設ける場合と比較して、制御スイッチの数を減少させ、回路面積の増加を最小限に抑えることができる（例えば、特許文献１参照）。
【特許文献１】特開２００３−２４３９８７号公報（第１１頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来技術は、スイッチの数を減少させ回路面積を削減することが可能であるが、Ｄ／Ａ変換回路を多重化させるためのスイッチ間の配線が複雑化し、スイッチおよび配線のレイアウトが困難になるという事情がある。また、多重化されたデコード値によっては、抵抗ストリング６が２ヶ所以上で接続されてしまう場合がまったくないとは言い切れないため、その場合分けを考慮して設計するとスイッチの数を大きく削減することが困難になる。そればかりか、デコード方法が複雑化してデコード回路が増大し、制御線数が増加する可能性もある。
【０００８】
本発明は、Ｄ／Ａ変換回路の多重化を行なう際にそのレイアウト方法に着目することにより、多重化による配線の複雑化および回路面積の増大を最小限に抑えることができるＤ／Ａ変換回路を提供することを目的とする。また、多重化によるデコーダ回路間のクロストーク、およびデコーダ回路と抵抗ストリング間の配線容量を小さくし、高速度化に適したＤ／Ａ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＤ／Ａ変換回路は、基準電圧を分圧する抵抗ストリングと、第一のＤ／Ａ変換のために抵抗ストリングの電圧を取り出す第一の半導体スイッチと、前記第一の半導体スイッチを制御する第一のデコーダ回路と、第二のＤ／Ａ変換のために抵抗ストリングの電圧を取り出す第二の半導体スイッチと、前記第二の半導体スイッチを制御する第二のデコーダ回路とからなるＤ／Ａ変換回路であって、前記抵抗ストリングは、一表面の直交軸の両方向に配置され、上位側および下位側の第一と第二のデコーダ回路と、第一と第二の下位側の半導体スイッチとを、互いに抵抗ストリングを挟んで対向する位置にレイアウトする。
【００１０】
本発明のＤ／Ａ変換回路によれば、抵抗ストリングが一表面の直交軸の両方向に配置され、デコーダ回路と下位側の半導体スイッチとが、互いに抵抗ストリングを挟んで対向する位置にレイアウトされるため、複数のＤ／Ａ変換におけるクロストークを少なくして独立的に動作させることができ、配線レイアウトを容易に行なうことができる。
【００１１】
本発明のＤ／Ａ変換回路の一態様は、回路実装面の直交軸の両方向に沿って配置され、基準電圧を分圧する抵抗ストリングと、第一のＤ／Ａ変換のために前記抵抗ストリングの分圧電圧を取り出す第一の半導体スイッチと、前記第一の半導体スイッチを制御する第一のデコーダ回路と、第二のＤ／Ａ変換のために前記抵抗ストリングの分圧電圧を取り出す第二の半導体スイッチと、前記第二の半導体スイッチを制御する第二のデコーダ回路とを備える。この構成によれば、基準電圧を分圧する抵抗ストリングが回路実装面の直交軸の両方向に沿って配置されるため、多重化による配線の複雑化および回路面積の増大を最小限に抑えることができる。
【００１２】
本発明において、前記第一のデコーダ回路と前記第二のデコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされる。この構成によれば、第一のデコーダ回路と第二のデコーダ回路が、回路実装面上において抵抗ストリングを挟んで対向する位置にレイアウトされるので、多重化によるデコーダ回路間のクロストークを低下させるとともに、デコーダ回路と抵抗ストリング間の配線容量を小さくして処理速度を高速化することができる。
【００１３】
本発明において、前記第一のデコーダ回路は、第一のＤ／Ａ変換のために、第一の上位ビット用デコーダ回路と、第一の下位ビット用デコーダ回路とを備え、前記第二のデコーダ回路は、第二のＤ／Ａ変換のために、第二の上位ビット用デコーダ回路と、第二の下位ビット用デコーダ回路とを備え、前記第一の上位ビット用デコーダ回路と前記第二の上位ビット用デコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされ、前記第一の下位ビット用デコーダ回路と前記第二の下位ビット用デコーダ回路が、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされる。この構成によれば、第一の上位および下位ビット用デコーダ回路と第二の上位および下位ビット用デコーダ回路が、回路実装面上において抵抗ストリングを挟んで対向する位置にレイアウトされるため、多重化によるデコーダ回路間のクロストークを低下させるとともに、デコーダ回路と抵抗ストリング間の配線容量を小さくして処理速度を高速化することができる。
【００１４】
本発明において、前記第一の半導体スイッチは、第一のＤ／Ａ変換のために、第一の上位ビット用半導体スイッチと、第一の下位ビット用半導体スイッチとを備え、前記第二の半導体スイッチは、第二のＤ／Ａ変換のために、第二の上位ビット用半導体スイッチと、第二の下位ビット用半導体スイッチとを備え、前記第一の下位ビット用半導体スイッチと前記第二の下位ビット用半導体スイッチが、前記回路実装面上において、前記抵抗ストリングを挟んで対向する位置にレイアウトされる。この構成によれば、第一の下位ビット用半導体スイッチと第二の下位ビット用半導体スイッチが、回路実装面上において抵抗ストリングを挟んで対向する位置にレイアウトされるため、多重化によるデコーダ回路間のクロストークを低下させるとともに、デコーダ回路と抵抗ストリング間の配線容量を小さくして処理速度を高速化することができる。
【００１５】
さらに、本発明は、前記第一の半導体スイッチにより取り出された電圧が供給される第一のローパスフィルタと、前記第一のローパスフィルタの出力を外部回路に供給する第一のバッファアンプと、前記第二の半導体スイッチにより取り出された電圧が供給される第二のローパスフィルタと、前記第二のローパスフィルタの出力を外部回路に供給する第二のバッファアンプとを備える。この構成によれば、第一と第二の半導体スイッチにより取り出された電圧が供給される第一と第二のローパスフィルタと、第一と第二のローパスフィルタの出力を外部回路に供給する第一と第二のバッファアンプとを備えるため、クロストークの周波数成分が外部回路に出力されることを防止することができる。
【００１６】
また、本発明は、前記第一の半導体スイッチにより取り出された電圧が供給される第一のサンプル・ホールド回路と、前記第一のサンプル・ホールド回路の出力を外部回路に供給する第一のバッファアンプと、前記第二の半導体スイッチにより取り出された電圧が供給される第二のサンプル・ホールド回路と、前記第二のサンプル・ホールド回路の出力を外部回路に供給する第二のバッファアンプとを備える。この構成によれば、第一と第二の半導体スイッチにより取り出された電圧が供給される第一と第二のサンプル・ホールド回路と、第一と第二のサンプル・ホールド回路の出力を外部回路に供給する第一と第二のバッファアンプとを備えるので、クロストークの周波数成分が外部回路に出力されることを防止することができる。
【００１７】
本発明において、前記第一のＤ／Ａ変換と前記第二のＤ／Ａ変換におけるビット数が異なることが好ましい。この構成によれば、ビット数が異なる場合でも、ビットが多い第一のＤ／Ａ変換部のレイアウトを元に、ビット数が少ない第二のＤ／Ａ変換部と抵抗ストリングの電圧の取り出し位置を決定するだけで、ビット数が同じ場合と比較して大きな変更を行なう必要がなく簡単にレイアウトすることができる。
【発明の効果】
【００１８】
本発明によれば、第一と第二のデコーダ回路が抵抗ストリングを挟んで対向する位置にレイアウトされるため、複数のＤ／Ａ変換における相互作用を少なくして独立的に動作させることができる。
【００１９】
また、第一と第二のデコーダ回路間におけるクロストークを少なくして独立的に動作させることができるため、配線レイアウトを容易に行なうことができるとともに配線ピッチを最小とすることができる。
【００２０】
また、抵抗ストリングを複数のＤ／Ａ変換において共有することにより、複数のＤ／Ａ変換を行なうシステムＬＳＩにおける抵抗ストリング部の消費電流を抑え、システムＬＳＩの消費電力を低下させることができる。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
図３は、本発明の第１の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。なお、図３では、4ビットのＤ／Ａ変換回路を例として説明しているが、さらに多くのビット数で構成することも可能である。
【００２２】
本実施形態のＤ／Ａ変換回路は、終端抵抗Ｒｒｅｆに接続され基準電圧Ｖｒｅｆ１５を分圧する抵抗ストリングＲM０〜ＲM１５と、Ｄ／Ａ変換のために各抵抗端の電圧を取り出す上位ビット用半導体スイッチＳU０〜ＳU１５および下位ビット用半導体スイッチＳL０〜ＳL３と、上位ビット用半導体スイッチＳU０〜ＳU１５を制御する上位ビット用デコーダ回路１１と、下位ビット用半導体スイッチＳL０〜ＳL３を制御する下位ビット用デコーダ回路１２とを備える。
【００２３】
抵抗ストリングＲM０〜ＲM１５は、集積回路表面の直交軸（ｘ，ｙ軸）の両方向に沿ってマトリクス状に配置され、上位ビット用デコーダ回路１１と、下位ビット用デコーダ回路１２および下位ビット用半導体スイッチ１３（ＳL０〜ＳL３）とが、抵抗ストリングＲM０〜ＲM１５を挟んで直角方向に配置されるようにレイアウトされる。
【００２４】
抵抗ストリングＲM０〜ＲM１５、上位ビット用デコーダ回路１１、下位ビット用デコーダ回路１２および下位ビット用半導体スイッチ１３を、上記のようにレイアウトすることにより、配線系を単純化し、下位ビット用デコーダ回路１２および下位ビット用半導体スイッチ１３のレイアウトを容易に行なうことができる。
【００２５】
また、抵抗ストリングＲM０〜ＲM１５をマトリクス状に配置することにより、従来に比べ、上位ビット用半導体スイッチＳU０〜ＳU１５の配線数を減らすことができる。抵抗マトリクスの上位ビット数（配線数）、下位ビット（配線数）数の関係を次式に示す。
【００２６】
２＾ＮUp＝２＾Ｎ／（２＾ＮLow）・・・式１
ただし、Ｄ／Ａ変換回路のビット数をＮ、上位ビット数（配線数）をＮUp下位ビット数（配線数）をＮLowとする。
【００２７】
上式からわかるように、上位ビットの制御配線数は、下位ビット数に応じて大幅に削減できる。このため、多重化による配線増は、図１に示すような単純なストリング構成よりも抵抗マトリクス構成のほうが少なくて済む。したがって、Ｄ／Ａ変換回路を抵抗マトリクス構成により多重化することにより、小面積化が可能になるとともにレイアウトも容易となる。
【００２８】
（実施の形態２）
図４は、本発明の第２の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。なお、図４では、4ビットのＤ／Ａ変換回路の二重化を例として説明しているが、さらに多くのビット数、および多重化数で構成することも可能である。
【００２９】
本実施形態のＤ／Ａ変換回路は、基準電圧Ｖｒｅｆ２４を分圧する抵抗ストリングＲM０〜ＲM１５と、第一のＤ／Ａ変換のために各抵抗端の電圧を取り出す第一の半導体スイッチＳU1０〜ＳU1１５，ＳL1０〜ＳL1３と、第一の半導体スイッチを制御する第一のデコーダ回路１７，１８と、第二のＤ／Ａ変換のために各抵抗端の電圧を取り出す第二の半導体スイッチＳU2０〜ＳU2１５，ＳL2０〜ＳL2３と、第二の半導体スイッチ回路を制御する第二のデコーダ回路１９，２０とを備える。
【００３０】
抵抗ストリングＲM０〜ＲM１５は、集積回路表面の直交軸（ｘ，ｙ軸）の両方向に沿ってマトリクス状に配置され、第一のＤ／Ａ変換のための上位ビット用デコーダ回路１７および下位ビット用デコーダ回路１８と、第二のＤ／Ａ変換のための上位ビット用デコーダ回路１９および下位ビット用デコーダ回路２０が、それぞれ、抵抗ストリングＲM０〜ＲM１５を挟んで対向する位置にレイアウトされる。
【００３１】
また、第一のＤ／Ａ変換のための下位ビット用半導体スイッチ２１（ＳL1０〜ＳL1３）と、第二のＤ／Ａ変換のための下位ビット用半導体スイッチ２２（ＳL2０〜ＳL2３）が、抵抗ストリングＲM０〜ＲM１５を挟んで対向する位置にレイアウトされる。
【００３２】
このようにレイアウトすることにより、半導体スイッチのゲート間配線、およびアナログ出力となる半導体スイッチのドレインから出力端子までの配線が単純となり、下位ビット用デコーダ回路１８，２０および半導体スイッチのレイアウトが簡単となる。
【００３３】
また、第一のデコーダ回路１７，１８と第二のデコーダ回路１９，２０が、抵抗ストリングＲM０〜ＲM１５を挟んで正反対の位置にあるため、第一のデコーダ回路１７，１８と第二のデコーダ回路１９，２０間は相互の影響を受けず独立とみなすことができる。これは、第一、第二のＤ／Ａ変換を非同期かつ高速で動作させる際に問題となるデコーダ回路間のクロストークによるミスラッチについて考慮する必要がないことを意味する。このため、デコーダ回路のレイアウトが容易となり、配線ピッチを最小とすることができる。
【００３４】
さらに、第一の下位ビット用半導体スイッチ２１と第二の下位ビット用半導体スイッチ２２のドレイン側出力と出力端子２５，２６間の配線についても、抵抗ストリングＲM０〜ＲM１５を介して正反対に位置するため相互の影響を受けずに独立に存在しているとみなすことができる。したがって、第一、第二のＤ／Ａ変換を非同期で行なう際に、下位ビット半導体スイッチ２１，２２のグリッジがアナログ出力へ回り込み、出力が不安定化することを防止することができる。
【００３５】
（実施の形態３）
図５は、本発明の第３の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。本実施形態は、図４に示したＤ／Ａ変換回路のクロストークをさらに削減するものである。
【００３６】
図４に示したＤ／Ａ変換回路において、上位ビット用半導体スイッチＳU1０〜ＳU1１５，ＳU2０〜ＳU2１５のアナログ出力の配線２７〜３４は、第一、第二のＤ／Ａ変換のために隣り合って配線されており、配線間容量によるクロストークが存在する。これは、アナログ出力の配線２７〜３４が、狭ピッチで長距離並走するためである。
【００３７】
そこで、本実施形態のＤ／Ａ変換回路では、図５に示すように、第一のＤ／Ａ変換のための上位ビット用半導体スイッチＳU1０〜ＳU1１５のアナログ出力配線４５〜４８と、第二のＤ／Ａ変換のための上位ビット用半導体スイッチＳU2０〜ＳU2１５のアナログ出力配線４９〜５２を分離する。
【００３８】
このようにレイアウトすることで、第一と第二のＤ／Ａ変換における配線間容量を下げることができる。したがって、第一の第二のＤ／Ａ変換を非同期で行なう際に、上位ビット用半導体スイッチのグリッジが互いのアナログ出力へ回り込み、出力が不安定化するクロストークの問題を低減することができる。
【００３９】
（実施の形態４）
図６は、本発明の第４の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。本実施形態のＤ／Ａ変換回路は、図４に示したＤ／Ａ変換回路の各々のアナログ出力ＤＡＯＵＴ１，ＤＡＯＵＴ２の経路に、ＬＰＦ（ローパスフィルタ）６３，６５と、バッファアンプ６４，６６を挿入することを特徴とする。
【００４０】
図４に示したＤ／Ａ変換回路のアナログ出力では、Ｄ／Ａ変換回路の多重化によるクロストークの影響を完全に打ち消すことができない場合がある。そこで、各Ｄ／Ａ変換部のアナログ出力経路に、クロストークの周波数をＦn、ＬＰＦ６３，６５のカットオフ周波数をＦcとする場合に、
Ｆc＜＜Ｆn・・・式２
の関係をもったＬＰＦ６３，６５を追加することにより、クロストークの周波数成分が出力に現れることを大きく減衰させることができる。これは、本実施形態のＤ／Ａ変換回路を制御用Ｄ／Ａ変換回路として用いるときに特に有効である。
【００４１】
（実施の形態５）
図７は、本発明の第５の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。本実施形態のＤ／Ａ変換回路は、図４に示したＤ／Ａ変換回路の各々のアナログ出力ＤＡＯＵＴ１，ＤＡＯＵＴ２の経路に、第一、第二のＤ／Ａ変換部のストローブ信号（Ｓ／Ｈ制御信号）で動作するサンプル・ホールド回路７７，７９と、バッファアンプ７８，８０を挿入することを特徴とする。
【００４２】
図４に示したＤ／Ａ変換回路のアナログ出力では、Ｄ／Ａ変換回路の多重化によるクロストークの影響を完全に打ち消すことができない場合がある。そこで、各Ｄ／Ａ変換部の出力経路に、クロストークの周波数をＦn、サンプル・ホールド回路７７，７９のホールド時間をＴsとする場合に、
Ｔs＞＞１／Ｆn・・・式３
の関係をもったサンプル・ホールド回路７７，７９を追加し、第一と第二のＤ／Ａ変換の動作を行なう期間に、出力端子７５，７６と抵抗ストリング部を分断する。これによって、出力端子７５，７６に回り込むクロストークをさらに抑えることが可能となる。
【００４３】
（実施の形態６）
図８は、本発明の第６の実施形態を説明するためのＤ／Ａ変換回路の概略構成を示す説明図である。本実施形態のＤ／Ａ変換回路は、図４に示したＤ／Ａ変換回路において、第一のＤ／Ａ変換のビット数を４ビット、第二のＤ／Ａ変換のビット数を３ビットとし、ビット数が異なるＤ／Ａ変換を多重化により行なうことを特徴とする。
【００４４】
本実施形態のＤ／Ａ変換回路のレイアウト方法では、各Ｄ／Ａ変換部が抵抗ストリングを挟みお互いに独立と考えられるため、ビット数が異なる場合でも、ビットが多い第一のＤ／Ａ変換部のレイアウトを元に、ビット数が少ない第二のＤ／Ａ変換部と抵抗ストリングの電圧の取り出し位置を決定するだけで、ビット数が同じ場合と比較して大きな変更を行なう必要がなく簡単にレイアウトすることができる。
【００４５】
また、抵抗ストリング内部の抵抗分割数は高ビット側の第一のＤ／Ａ変換部のビット数で決定されるため、高ビット側の精度を満たすよう設計することで、低ビット側のＤ／Ａ変換部の精度に対して問題は生じない。
【産業上の利用可能性】
【００４６】
本発明のＤ／Ａ変換回路は、第一と第二のデコーダ回路が抵抗ストリングを挟んで対向する位置にレイアウトされるため、複数のＤ／Ａ変換における相互作用を少なくして独立的に動作させることができるという効果を有し、抵抗ストリング方式のＤ／Ａ変換回路等として有用である。
【図面の簡単な説明】
【００４７】
【図１】従来の抵抗ストリングによるＤ／Ａ変換回路の概略構成を示す説明図
【図２】従来の抵抗ストリングによりＤ／Ａ変換回路を多重化するための説明図
【図３】本発明の実施例１のＤ／Ａ変換回路の概略構成を示す説明図
【図４】本発明の実施例２のＤ／Ａ変換回路の概略構成を示す説明図
【図５】本発明の実施例３のＤ／Ａ変換回路の概略構成を示す説明図
【図６】本発明の実施例４のＤ／Ａ変換回路の概略構成を示す説明図
【図７】本発明の実施例５のＤ／Ａ変換回路の概略構成を示す説明図
【図８】本発明の実施例６のＤ／Ａ変換回路の概略構成を示す説明図
【符号の説明】
【００４８】
１，６  抵抗ストリング
２，７  半導体スイッチ
３  デコーダ回路
４，１０，１５，２４，４２，６０，７４，８８  基準電圧Ｖｒｅｆ
５，１６  出力端子
８  第一のＤ／Ａ変換用の出力端子
９  第二のＤ／Ａ変換用の出力端子
１１  上位ビット用デコーダ回路
１２  下位ビット用デコーダ回路
１３  下位ビット用半導体スイッチ
１４，２３，４１，５９，７３，８７  抵抗ストリングと上位ビット用半導体スイッチ
１７，３５，５３，６７，８１  第一のＤ／Ａ変換用の上位ビットデコーダ回路
１８，３６，５４，６８，８２  第一のＤ／Ａ変換用の下位ビットデコーダ回路
１９，３７，５５，６９，８３  第二のＤ／Ａ変換用の上位ビットデコーダ回路
２０，３８，５６，７０，８４  第二のＤ／Ａ変換用の下位ビットデコーダ回路
２１，３９，５７，７１，８５  第一のＤ／Ａ変換用の下位ビット半導体スイッチ
２２，４０，５８，７２，８６  第二のＤ／Ａ変換用の下位ビット半導体スイッチ
２５，４３，６１，７５，８９  第一のＤ／Ａ変換用の出力端子
２６，４４，６２，７６，９０  第二のＤ／Ａ変換用の出力端子
２７〜３０，４５〜４８  第一のＤ／Ａ変換用上位ビットアナログ出力配線
３１〜３４，４９〜５２  第二のＤ／Ａ変換用上位ビットアナログ出力配線
６３  第一のＤ／Ａ変換用ＬＰＦ
６５  第二のＤ／Ａ変換用ＬＰＦ
６４，７８  第一のＤ／Ａ変換用バッファアンプ
６６，８０  第二のＤ／Ａ変換用バッファアンプ
７７  第一のＤ／Ａ変換用サンプル・ホールド回路
７８  第二のＤ／Ａ変換用サンプル・ホールド回路
【図１】
2005210592.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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