(57)【要約】【課題】少なくともオフ時のＳＤ耐圧を増大する。【解決手段】ＴＦＴ回路はソース端子Ｎ１と、ドレイン端子Ｎ２と、ソース端子Ｎ１およびドレイン端子Ｎ２間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する第１および第２のトランジスタＴ１，Ｔ２とを備える。ＴＦＴ回路はさらにソース端子Ｎ１およびドレイン端子Ｎ２間の電圧が第１および第２のトランジスタＴ１，Ｔ２にほぼ均等に配分されるようにゲート電位を異ならせて第１および第２のトランジスタＴ１，Ｔ２の全てを少なくともオフさせる整形回路ＣＨ，ＣＬを備える。【選択図】図３
2005268776.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子およびドレイン端子と、前記ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数のトランジスタと、前記ソース端子およびドレイン端子間の電圧が前記複数のトランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして前記複数のトランジスタの全てを少なくともオフさせる制御手段とを備えることを特徴とするトランジスタ回路。
【請求項２】
前記制御手段は、前記複数のトランジスタのゲート電極の電位を前記ソース端子側から前記ドレイン端子側に向かって順次大きく設定するように構成されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項３】
前記複数のトランジスタは前記ソース端子側に配置される第１ゲート電極および前記ソース端子から前記第１ゲート電極よりも離れて配置される第２ゲート電極を有するダブルゲートトランジスタとして形成されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項４】
前記制御手段は、前記ダブルゲートトランジスタをオフさせるために前記ソース端子の電位に等しい第１電位に前記第１ゲート電極を設定すると共に、前記第１電位を越える第２電位に前記第２ゲート電極を設定するように構成されることを特徴とする請求項３に記載のトランジスタ回路。
【請求項５】
前記制御手段は前記ソース端子の電位に等しい第１電位から前記ドレイン端子の電位以上の第２電位までの範囲の入力信号を整形し、前記第１電位から前記第２電位の１／２までの範囲に整形された信号を前記第１ゲート電極に供給し、前記第２電位の１／２から前記第２電位までの範囲に整形された信号を前記第２ゲート電極に供給する整形回路を含むことを特徴とする請求項３に記載のトランジスタ回路。
【請求項６】
前記複数のトランジスタは前記ソース端子側に配置される第１ゲート電極、前記ソース端子から前記第１ゲート電極よりも離れて配置される第２ゲート電極、および前記ソース端子から前記第２ゲート電極よりも離れて配置される第３ゲート電極を有するトリプルゲートトランジスタとして形成されることを特徴とする請求項１に記載のトランジスタ回路。
【請求項７】
前記制御手段は、前記トリプルゲートトランジスタをオフさせるために、前記ソース端子の電位に等しい第１電位に前記第１ゲート電極を設定し、前記第１電位を越える第２電位に前記第２ゲート電極を設定し、さらに前記第２電位を越える第３電位に前記第３ゲート電極を設定するように構成されることを特徴とする請求項６に記載のトランジスタ回路。
【請求項８】
前記制御手段は前記ソース端子の電位に等しい第１電位から前記ドレイン端子の電位以上の第２電位までの範囲の入力信号を整形し、前記第１電位から前記第２電位の１／３までの範囲に整形された信号を前記第１ゲート電極に供給し、前記第２電位の１／３から前記第２電位の２／３までの範囲に整形された信号を第２ゲート電極に供給し、前記第２電位の２／３から前記第２電位までの範囲に整形された信号を前記第３ゲート電極に供給する整形回路を含むことを特徴とする請求項６に記載のトランジスタ回路。
【請求項９】
前記整形回路は入力信号の電位範囲を制限するクリップ回路から構成されることを特徴とする請求項５または８に記載のトランジスタ回路。
【請求項１０】
前記複数のトランジスタはＳＯＩトランジスタであることを特徴とする請求項１に記載のトランジスタ回路。
【請求項１１】
前記複数のトランジスタは表示装置の出力回路部に組み込まれることを特徴とする請求項１に記載のトランジスタ回路。
【請求項１２】
前記複数のトランジスタはインバータ回路に組み込まれることを特徴とする請求項１に記載のトランジスタ回路。
【請求項１３】
ソース端子およびドレイン端子と、前記ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数の薄膜トランジスタと、前記ソース端子およびドレイン端子間の電圧が前記複数の薄膜トランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして前記複数の薄膜トランジスタの全てを少なくともオフさせる制御手段とを備えることを特徴とする薄膜トランジスタ回路。
【請求項１４】
複数の表示画素と、これら複数の表示画素の行に沿って配置される複数の走査線と、これら複数の表示画素の列に沿って配置される複数のデータ線と、前記複数の走査線および複数のデータ線との交差位置付近に配置され１本の走査線からの制御により１本のデータ線および１個の表示画素を電気的に接続する複数の画素スイッチとを備え、少なくとも前記画素スイッチは、ソース端子およびドレイン端子と、前記ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数のトランジスタと、前記ソース端子およびドレイン端子間の電圧が前記複数のトランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして前記複数のトランジスタの全てを少なくともオフさせる制御手段とを有するトランジスタ回路を含むことを特徴とする表示装置。 
【請求項１５】
複数の表示画素と、これら複数の表示画素の行に沿って配置される複数の走査線と、これら複数の表示画素の列に沿って配置される複数のデータ線と、前記複数の走査線および複数のデータ線との交差位置付近に配置され１本の走査線からの制御により１本のデータ線および１個の表示画素を電気的に接続する複数の画素スイッチとを備え、少なくとも前記画素スイッチは、ソース端子およびドレイン端子と、前記ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数の薄膜トランジスタと、前記ソース端子およびドレイン端子間の電圧が前記複数の薄膜トランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして前記複数の薄膜トランジスタの全てを少なくともオフさせる制御手段とを有する薄膜トランジスタ回路を含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に薄膜トランジスタを用いて構成されるトランジスタ回路、薄膜トランジスタおよびこのトランジスタ回路または薄膜トランジスタ回路を組み込んだ表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は絶縁基板上に堆積される半導体薄膜に形成したＭＯＳ（ＭＩＳ）構造の電界効果トランジスタである。ここでは、例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハに形成した電界効果トランジスタも同様に薄膜トランジスタとして取り扱う。こうした薄膜トランジスタのソース−ドレイン耐圧（ＳＤ耐圧）は一般的に小さく、オフリーク電流（待機時の漏れ電流）の増大やラッチアップ現象が比較的小さなソース−ドレイン間の電圧で発生する。ラッチアップ現象は、半導体のイオン化がトリガーとなって半導体薄膜に寄生したｐｎ接合に継続的に電流を流しその結果として素子破壊をもたらす。従って、薄膜トランジスタは高いＳＤ耐圧を必要とする用途に向いていない。
【０００３】
近年では、駆動回路内蔵型の液晶表示装置が開発されている。この液晶表示装置では、複数の表示画素がこれら表示画素を駆動する駆動回路と一緒に表示パネルに形成されている。駆動回路は３．３Ｖ程度の低い電源電圧で映像信号を処理するロジック回路部と、このロジック回路部の処理結果に対応して複数の表示画素を±５Ｖ程度の高い電源電圧で駆動する出力回路部とからなる。この場合、４〜６Ｖ程度のＳＤ耐圧がロジック回路部用トランジスタに必要であり、１０〜１２Ｖ程度のＳＤ耐圧が出力回路部用および画素スイッチ用トランジスタに必要である。これら出力回路部用および画素スイッチ用トランジスタとロジック回路部用トランジスタとは共通な製造プロセスで同時に形成できることが製造コストを低減するために好ましい（例えば、特許文献１を参照）。
【０００４】
従来、マルチゲートトランジスタがシングルゲートトランジスタのＳＤ耐圧を改善するために用いられている。マルチゲートトランジスタは複数のゲート電極を絶縁膜で覆われる半導体膜の上方に並べて電気的に相互接続したマルチゲート構造を有する。このマルチゲート構造は、複数のシングルゲートトランジスタのソース−ドレインパスを直列に接続しこれらシングルゲートトランジスタのゲート電極を相互接続した回路と電気的に等価である（例えば、特許文献２および非特許文献１を参照）。一般的には、２個のゲート電極を並べたダブルゲートトランジスタが出力回路部用および画素スイッチ用トランジスタとして用いられる。
【０００５】
図２２はダブルゲートトランジスタをオンさせるために設定される電位の関係を示す。ソース電位ＧＮＤ（＝０Ｖ）とすると、図２２に示すようにゲート電位Ｖｇをドレイン電位ＶＤＤ（＝１０Ｖ）よりも大きく設定するオーバードライブによりダブルゲートトランジスタをオンさせると、ソース−ドレイン間の電圧がこのダブルゲートトランジスタを構成する第１および第２トランジスタ１，２にほぼ等しく分配される。これにより、ダブルゲートトランジスタのＳＤ耐圧は単一トランジスタのＳＤ耐圧の２倍程度になる。すなわち、マルチゲートトランジスタのＳＤ耐圧はトランジスタ数に比例して増大する。
【特許文献１】特開２０００−３５３９４７号公報
【特許文献２】特開２００１−３３９０４４号公報
【非特許文献１】沖テクニカルレビュー  第193号Vol.70  No.1 2003年1月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２３はダブルゲートトランジスタをオフさせるために設定される電位の関係を示す。ゲート電位Ｖｇをソース電位ＧＮＤに等しい０Ｖに低下させてダブルゲートトランジスタをオフさせると、ソース−ドレイン間の電圧（＝ＶＤＤ）のほとんどが一方のトランジスタ２に分配されてしまう。このため、オフ時については、ＳＤ耐圧の顕著な増大を見込めない。すなわち、マルチゲート構造はオン（導通）時のＳＤ耐圧を必要とする場合に非常に有効であるが、オフ（非導通）時のＳＤ耐圧を必要とする場合に有効であるとはいえない。また、上述の理由により複数のシングルゲートトランジスタのソース−ドレインパスを直列に接続しこれらシングルゲートトランジスタのゲート電極を相互接続した回路でもオフ時のＳＤ耐圧を増大することは困難である。
【０００７】
本発明の目的は、少なくともオフ時のＳＤ耐圧を増大することができるトランジスタ回路、薄膜トランジスタ回路および表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１観点によれば、ソース端子およびドレイン端子と、ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数のトランジスタと、ソース端子およびドレイン端子間の電圧が複数のトランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして複数のトランジスタの全てを少なくともオフさせる制御手段とを備えるトランジスタ回路が提供される。
【０００９】
本発明の第２観点によれば、ソース端子およびドレイン端子と、ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数の薄膜トランジスタと、ソース端子およびドレイン端子間の電圧が複数の薄膜トランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして複数の薄膜トランジスタの全てを少なくともオフさせる制御手段とを備える薄膜トランジスタ回路が提供される。
【００１０】
本発明の第３観点によれば、複数の表示画素と、これら複数の表示画素の行に沿って配置される複数の走査線と、これら複数の表示画素の列に沿って配置される複数のデータ線と、複数の走査線および複数のデータ線との交差位置付近に配置され１本の走査線からの制御により１本のデータ線および１個の表示画素を電気的に接続する複数の画素スイッチとを備え、少なくとも画素スイッチは、ソース端子およびドレイン端子と、ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数のトランジスタと、ソース端子およびドレイン端子間の電圧が複数のトランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして複数のトランジスタの全てを少なくともオフさせる制御手段とを有するトランジスタ回路を含む表示装置が提供される。
【００１１】
本発明の第４観点によれば、複数の表示画素と、これら複数の表示画素の行に沿って配置される複数の走査線と、これら複数の表示画素の列に沿って配置される複数のデータ線と、複数の走査線および複数のデータ線との交差位置付近に配置され１本の走査線からの制御により１本のデータ線および１個の表示画素を電気的に接続する複数の画素スイッチとを備え、少なくとも画素スイッチは、ソース端子およびドレイン端子と、ソース端子およびドレイン端子間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する複数の薄膜トランジスタと、ソース端子およびドレイン端子間の電圧が複数の薄膜トランジスタにほぼ均等に配分されるようにゲート電極相互の電位差をほぼ一定にして複数の薄膜トランジスタの全てを少なくともオフさせる制御手段とを有する薄膜トランジスタ回路を含む表示装置が提供される。
【発明の効果】
【００１２】
これらトランジスタ回路、薄膜トランジスタ回路および表示装置では、オフ時のＳＤ耐圧をトランジスタ数に比例して増大させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
【００１４】
図１はこの液晶表示装置の概略的な回路構成を示し、図２はこの液晶表示装置の概略的な断面構造を示す。
【００１５】
液晶表示装置は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。
【００１６】
液晶表示パネル１０１は、マトリクス状に配置される複数の表示画素ＰＸ、複数の表示画素ＰＸの行に沿って配置される複数の走査線Ｙ、複数の表示画素ＰＸの列に沿って配置される複数のデータ線Ｘ、データ線Ｘおよび走査線Ｙの交差位置近傍にそれぞれ配置され各々１本の走査線Ｙからのゲートパルスに応答して１本のデータ線Ｘからのデータ信号を取り込みこのデータ信号を１個の表示画素ＰＸに供給する複数の画素スイッチＰＳ、複数の走査線Ｙを駆動する走査線ドライバ１０３、並びに複数のデータ線Ｘを駆動するデータ線ドライバ１０４を備える。複数の走査線Ｙ、複数のデータ線Ｘ、画素スイッチＰＸ、走査線ドライバ１０３、およびデータ線ドライバ１０４はアレイ基板ＡＲ上に形成される。各表示画素ＰＸはアレイ基板ＡＲ上に形成される複数の画素電極ＰＥの１個、複数の画素電極ＰＥに対向して対向基板ＣＴ上に形成されコモン電位に設定される単一の共通電極ＣＥ、画素電極ＰＥと共通電極ＣＥとの間に位置する液晶層ＬＱの一部、およびアレイ基板ＡＲ上に形成され画素電極ＰＥおよび共通電極ＣＥ間の液晶容量に並列に接続される補助容量Ｃｓにより構成される。補助容量Ｃｓは画素スイッチＰＳから供給されるデータ信号の電圧を保持し、データ信号の電圧を画素電極ＰＥに印加する。表示画素ＰＸの透過率は画素電極ＰＥおよび共通電極ＣＥ間の電位差によって制御される。
【００１７】
液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線ドライバ１０３に供給され、水平走査制御信号ＸＣＴは映像信号ＶＩＤＥＯと共にデータ線ドライバ１０４に供給される。走査線ドライバ１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間においてゲートパルスを複数の走査線Ｙに順次供給する。ゲートパルスは各走査線Ｙに１水平走査期間（１Ｈ）だけ供給される。データ線ドライバ１０４は水平走査制御信号ＸＣＴによって制御され、１走査線Ｙがゲートパルスにより駆動される水平走査期間に入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号を複数のデータ線Ｘにそれぞれ供給する。走査線ドライバ１０３およびデータ線ドライバ１０４の各々は比較的低い電源電圧で動作するロジック回路部ＬＧおよびロジック回路部ＬＧの電源電圧よりも高い電源電圧で動作する出力回路部ＯＣに区分される。
【００１８】
図３は図１に示す画素スイッチＰＳを構成するＳＯＩ構造の薄膜トランジスタ（ＴＦＴ）回路を示し、図４は図３に示すダブルゲートトランジスタＤＧＴの平面構造を示し、図５は図３に示すダブルゲートトランジスタＤＧＴの断面構造を示す。図５では、ダブルゲートトランジスタＤＧＴが例えばガラス基板のような絶縁基板Ｉに設けられて結晶化された半導体薄膜上に形成されている。このＴＦＴ回路はソース端子Ｎ１、ドレイン端子Ｎ２、ダブルゲートトランジスタＤＧＴ、上側クリップ回路ＣＨ、および下側クリップ回路ＣＬにより構成される。ソース端子Ｎ１は画素電極ＰＥに接続され、ドレイン端子Ｎ２はデータ線Ｘに接続されるダブルゲートトランジスタＤＧＴのドレイン電極である。上側クリップ回路ＣＨは入力信号の電位範囲の上限を規定し、下側クリップ回路ＣＬはそれぞれ入力信号の電位範囲の下限を規定するものである。
【００１９】
ダブルゲートトランジスタＤＧＴは図５に示すような断面構造であり、例えばポリシリコン半導体膜１０、ポリシリコン半導体膜１０を覆うゲート絶縁膜１２、およびソース端子Ｎ１およびドレイン端子Ｎ２間においてゲート絶縁膜１２上に平行に並ぶ第１ゲート電極Ｇ１および第２ゲート電極Ｇ２を有する。ポリシリコン半導体膜１０はｎ＋型不純物領域１０ｎａ，１０ｎｂ，１０ｎｃおよびｐ型不純物領域１０ｐａ,１０ｐｂを有する。ゲート電極Ｇ１、ｐ型不純物領域１０ｐａ、およびｎ＋型不純物領域１０ｎａ，１０ｎｂはシングルゲート薄膜トランジスタＴ１を構成し、ゲート電極Ｇ２、ｐ型不純物領域１０ｐｂ、およびｎ＋型不純物領域１０ｎｂ，１０ｎｃはシングルゲート薄膜トランジスタＴ２を構成する。ｎ＋型不純物領域１０ｎａ，１０ｎｂは薄膜トランジスタＴ１のソースおよびドレイン領域としてゲート電極Ｇ１の両側に配置され、ｎ＋型不純物領域１０ｎｂ，１０ｎｃは薄膜トランジスタＴ２のソースおよびドレイン領域としてゲート電極Ｇ２の両側に配置される。ｎ＋型不純物領域１０ｎｂはＮチャネル薄膜トランジスタＴ１のドレイン領域およびＮチャネル薄膜トランジスタＴ２のソース領域を兼ねる。ｐ型不純物領域１０ｐａ,１０ｐｂは薄膜トランジスタＴ１，Ｔ２のチャネル領域としてゲート電極Ｇ１およびＧ２の下方にそれぞれ配置される。ゲート電極Ｇ１およびゲート電極Ｇ２はｎ型不純物をドープして低抵抗化したｎ＋型ポリシリコンからなる。ソース端子Ｎ１はゲート絶縁膜１２に形成されるコンタクトホールを介してｎ＋型不純物領域１０ｎａに接続されるダブルゲートトランジスタＤＧＴのソース電極である。ドレイン端子Ｎ２はゲート絶縁膜１２に形成されるコンタクトホールを介してｎ＋型不純物領域１０ｎｃに接続されるダブルゲートトランジスタＤＧＴのドレイン電極である。ゲート電極Ｇ１はソース端子Ｎ１側に配置され、ゲート電極Ｇ２はソース端子Ｎ１からゲート電極Ｇ１よりも離れて配置される。このダブルゲートトランジスタＤＧＴは、上述のようにｎ＋型不純物領域１０ｎｂがＮチャネル薄膜トランジスタＴ１のドレイン領域およびＮチャネル薄膜トランジスタＴ２のソース領域を兼ねる構造であるが、例えば配線によりソース−ドレインパスを直列に接続した２個のシングルゲートＮチャネル薄膜トランジスタに置き換えることもできる。
【００２０】
上側クリップ回路ＣＨは制御入力端子ＣＮＴおよび第１ゲート電極Ｇ１間に接続される抵抗Ｒ、並びに第１ゲート電極Ｇ１およびバイアス電源端子ＢＩＡＳに接続されるソース−ドレインパスおよびバイアス電源端子ＢＩＡＳに接続されるゲート電極を有するＮチャネル薄膜トランジスタＤ１を有する。下側クリップ回路ＣＬは制御入力端子ＣＮＴおよび第２ゲート電極Ｇ２間に接続される抵抗Ｒ、並びに第２ゲート電極Ｇ２およびバイアス電源端子ＢＩＡＳに接続されるソース−ドレインパスおよび第２ゲート電極Ｇ２に接続されるゲート電極を有するＮチャネル薄膜トランジスタＤ２を有する。薄膜トランジスタＤ１および薄膜トランジスタＤ２はバイアス方向を異ならせたダイオードとして用いられている。
【００２１】
図３に示すＴＦＴ回路では、ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧がデータ線Ｘを介して供給されるデータ信号の振幅に依存し、ソース端子Ｎ１の電位ＧＮＤ＝０Ｖおよびドレイン端子Ｎ２の電位ＶＤＤ＝１０Ｖという相対的な電位関係で最大となる。この場合、ゲートパルスＶｇは図６に示すようにダブルゲートトランジスタＤＧＴをオフ（非導通）状態にさせるときにソース端子Ｎ１の電位ＧＮＤに等しい０Ｖに設定され、ダブルゲートトランジスタＤＧＴをオン（導通）状態にさせるときにドレイン端子Ｎ２の電位ＶＤＤに等しい１０Ｖに設定される。上側クリップ回路ＣＨおよび下側クリップ回路ＣＬは制御入力端子ＣＮＴから供給される０ＶからＶＤＤ（＝１０Ｖ）の範囲のゲートパルスＶｇを同一振幅で電位範囲を異ならせた第１ゲート電極Ｇ１用の主ゲートパルスＶg1および第２ゲート電極Ｇ２用の副ゲートパルスＶg2に整形する整形回路を構成する。バイアス電源端子ＢＩＡＳの電位はＶＤＤ／２＝５Ｖに設定されている。従って、図６に示すように、上側クリップ回路ＣＨは０Ｖから５Ｖまでの範囲に整形されたパルスを主ゲートパルスＶg1として第１ゲート電極Ｇ１に供給し、下側クリップ回路ＣＬは５Ｖから１０Ｖまでの範囲に整形されたパルスを副ゲートパルスＶg2として第２ゲート電極Ｇ２に供給する。図７は主ゲートパルスＶg1および副ゲートパルスＶg2の振幅を一般化して示す。すなわち、主ゲートパルスＶg1の振幅は０〜ＶＤＤ／２の範囲に設定され、副ゲートパルスＶg2の振幅はＶＤＤ／２からＶＤＤに設定される。
【００２２】
ダブルゲートトランジスタＤＧＴをオン（導通）状態にさせる場合、上側クリップ回路ＣＨおよび下側クリップ回路ＣＬは１０ＶのゲートパルスＶｇを上述のように整形して、図８に示すＶＤＤ／２＝５Ｖの主ゲートパルスＶg1およびＶＤＤ＝１０Ｖの副ゲートパルスＶg2をゲート電極Ｇ１およびゲート電極Ｇ２にそれぞれ供給する。この結果、ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧（＝１０Ｖ）がダブルゲートトランジスタＤＧＴを構成する薄膜トランジスタＴ１，Ｔ２にほぼ等しく分配され、薄膜トランジスタＴ１，Ｔ２間のノード電位をＶＤＤ／２（＝５Ｖ）に設定する。これにより、オン時のダブルゲートトランジスタＤＧＴのＳＤ耐圧は単一トランジスタに対して２倍程度になる。
【００２３】
ダブルゲートトランジスタＤＧＴをオフ（非導通）状態にさせる場合、上側クリップ回路ＣＨおよび下側クリップ回路ＣＬは０ＶのゲートパルスＶｇを上述のように整形して、図９に示す０Ｖの主ゲートパルスＶg1およびＶＤＤ／２＝５Ｖの副ゲートパルスＶg2をゲート電極Ｇ１およびゲート電極Ｇ２に供給する。この結果、ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧（＝１０Ｖ）がダブルゲートトランジスタＤＧＴを構成する薄膜トランジスタＴ１，Ｔ２にほぼ等しく分配され、薄膜トランジスタＴ１，Ｔ２間のノード電位をＶＤＤ／２（＝５Ｖ）に設定する。これにより、オフ時のダブルゲートトランジスタＤＧＴのＳＤ耐圧は単一トランジスタに対して２倍程度になる。  
上述のＴＦＴ回路では、上側クリップ回路ＣＨおよび下側クリップ回路ＣＬを用いた整形回路がソース端子Ｎ１およびドレイン端子Ｎ２間の電圧がダブルゲートトランジスタＤＧＴを構成する薄膜トランジスタＴ１，Ｔ２にほぼ均等に配分されるようにゲート電極Ｇ１，Ｇ２の電位を異ならせて薄膜トランジスタＴ１，Ｔ２の両方をオンおよびオフさせる制御手段として機能する。具体的には、ゲート電極Ｇ１，Ｇ２の電位がオフ時に０Ｖおよび５Ｖにそれぞれ設定され、オン時に５Ｖおよび１０Ｖにそれぞれ設定される。すなわち、ゲート電極Ｇ１，Ｇ２がソース端子Ｎ１側からドレイン端子Ｎ２側に向かって順次ほぼ一定の電位差で大きく設定される。
【００２４】
図１０はダブルゲートトランジスタＤＧＴのドレイン電圧とドレイン電流との関係を様々なゲート電位Ｖｇについて示す。ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧が薄膜トランジスタＴ１，Ｔ２にほぼ均等に配分される結果、図１０から明らかなように、Ｖｇ＝０Ｖ（オフ時）およびＶｇ＝１０Ｖ（オン時）の特性曲線の線形性はドレイン電圧ＶＤＤ＝１０Ｖであってもほぼ維持されている。従って、図１０から少なくとも１０ＶのＳＤ耐圧がオン時およびオフ時のいずれでも得られることが確認できる。
【００２５】
尚、このＴＦＴ回路では、Ｖg1＝０〜ＶＤＤ／２、Ｖg2＝ＶＤＤ／２〜ＶＤＤに設定された。ここで、ＶＤＤ／２は最もＳＤ耐圧を大きくするために用いられているが、このＳＤ耐圧を多少犠牲にしてもよい場合は、ＶＤＤ／２の項をより小さくするとオフリーク電流を低減することができる。また、ＶＤＤ／２の項をより大きくするとオン電流を増大することができる。したがって、これらの必要性を考慮してＶＤＤ／２の項を調整することが好ましい。
【００２６】
オン電流が上述の調整だけではまだ不足する場合には、ダブルゲートトランジスタＤＧＴをオーバードライブするためにドレイン電位ＶＤＤ＝１０Ｖを越えるゲートパルスＶｇ＝１５Ｖを制御入力端子ＣＮＴに供給してもよい。このような場合、上述の整形回路はこのゲートパルスＶｇを整形して例えば主ゲートパルスＶg1＝１０Ｖおよび副ゲートパルスＶg2＝１５Ｖをゲート電極Ｇ１，Ｇ２に供給するように構成される。
【００２７】
また、図３に示すＴＦＴ回路はオン時およびオフ時のＳＤ耐圧を改善することを意図しているが、オフ時のＳＤ耐圧のみを改善すればよい場合には、図３に示す上側クリップ回路ＣＨを省略して図１１に示すようなＴＦＴ回路に変形してもよい。
【００２８】
図１２は図１に示す走査線ドライバ１０３側のロジック回路部ＬＧを示す。このロジック回路部ＬＧはスタートパルスＳＴをクロックφに同期してシフトするシフトレジスタＳＲを有する。シフトレジスタＳＲは直列に接続される複数のレジスタ部ＲＧ１，ＲＧ２，ＲＧ３，…により構成される。これらレジスタ部ＲＧ１，ＲＧ２，ＲＧ３，…の各々はＣＭＯＳインバータ回路ＩＮＶおよびＣＭＯＳトランスファゲートＴＧを組み合わせて構成される。レジスタ部ＲＧ１，ＲＧ２，ＲＧ３，…はクロックパルスに同期してシフトしたスタートパルスＳＴシフトを保持し、非反転出力端ＱＡ，ＱＢ，ＱＣ，ＱＤ，…および反転出力端／ＱＡ，／ＱＢ，／ＱＣ，／ＱＤ，…から順次出力する。
【００２９】
図１３は図１に示す走査線ドライバ１０３側の出力回路部ＯＣを示す。この出力回路部ＯＣは出力信号の振幅を増大させるレベルシフタＬＳおよび出力信号の波形を整形する出力バッファＯＢを有する。これらレベルシフタＬＳおよび出力バッファＯＢの各々はＣＭＯＳインバータ回路ＩＮＶを組み合わせて構成される。但し、出力回路部ＯＣ内のＣＭＯＳインバータ回路ＩＮＶはロジック回路部ＬＧ内のＣＭＯＳインバータ回路ＩＮＶより高い電源電圧ＶＤ（≧１０Ｖ）で動作するように設計されている。
【００３０】
図１４は図１３に示すＣＭＯＳインバータ回路ＩＮＶの回路構成を示す。このＣＭＯＳインバータ回路ＩＮＶは図３に示すＴＦＴ回路と同様に構成されるＴＦＴ回路に加えてＰチャネル薄膜トランジスタＴＰを備える。薄膜トランジスタＴＰのゲート電極は制御入力端子ＣＮＴに接続され、薄膜トランジスタＴＰのソース−ドレインパスは電源端子ＶＤおよび出力端子ＯＵＴＰＵＴ間に接続される。また、出力端子ＯＵＴＰＵＴはダブルゲートトランジスタＤＧＴのソース−ドレインパスを介して接地端子に接続される。
【００３１】
図１４に示すＣＭＯＳインバータ回路ＩＮＶでは、ダブルゲートトランジスタＤＧＴのソース端子Ｎ１およびドレイン端子Ｎ２間の電圧がレベルシフタＬＳから供給されるゲートパルスＶｇの振幅に依存し、ソース端子Ｎ１の電位ＧＮＤ＝０Ｖおよびドレイン端子Ｎ２の電位ＶＤＤ＝１０Ｖという相対的な電位関係で最大となる。この場合、ゲートパルスＶｇはダブルゲートトランジスタＤＧＴをオフしトランジスタＴＰをオンさせるためにソース端子Ｎ１の電位ＧＮＤに等しい０Ｖに設定され、ダブルゲートトランジスタＤＧＴをオンさせトランジスタＴＰをオフさせるためにドレイン端子Ｎ２の電位ＶＤＤに等しい１０Ｖに設定される。上側クリップ回路ＣＨおよび下側クリップ回路ＣＬは制御入力端子ＣＮＴから供給される０ＶからＶＤＤ（＝１０Ｖ）の範囲のゲートパルスＶｇを同一振幅で電位範囲を異ならせた第１ゲート電極Ｇ１用の主ゲートパルスＶg1および第２ゲートＧ２用の副ゲートパルスＶg2に整形する整形回路を構成する。上側クリップ回路ＣＨは０Ｖから５Ｖまでの範囲に整形されたパルスを主ゲートパルスＶg1として第１ゲートＧ１に供給し、下側クリップ回路ＣＬは５Ｖから１０Ｖまでの範囲に整形されたパルスを副ゲートパルスＶg2として第２ゲート電極Ｇ２に供給する。従って、図３に示すＴＦＴ回路と同様に一般化すると、主ゲートパルスＶg1の振幅は０〜ＶＤＤ／２の範囲に設定され、副ゲートパルスＶg2の振幅はＶＤＤ／２からＶＤＤに設定される。これにより、オン時およびオフ時のＳＤ耐圧をＣＭＯＳインバータ回路ＩＮＶにおいて改善し、シングルゲートトランジスタのＳＤ耐圧のほぼ２倍の電源系でこのＣＭＯＳインバータ回路ＩＮＶを動作させることが可能になる。
【００３２】
尚、図１４に示すＣＭＯＳインバータ回路ＩＮＶでも、このＳＤ耐圧を多少犠牲にしてもよい場合には、ＶＤＤ／２の項をより小さくするとオフリーク電流を低減することができる。また、ＶＤＤ／２の項をより大きくするとオン電流を増大することができる。したがって、これらの必要性を考慮してＶＤＤ／２の項を調整することが好ましい。
【００３３】
一般に、ＣＭＯＳインバータ回路はオフ耐圧が必要とされるため、図１４に示すＣＭＯＳインバータ回路ＩＮＶの上側クリップ回路ＣＨを省略して図１５に示すように変形してもよい。この変形例では、さらに図１４に示す薄膜トランジスタＴＰがダブルゲートランジスタＤＧＴＰおよびこのダブルゲートランジスタＤＧＴＰに付加される下側クリップ回路ＣＬからなるＴＦＴ回路に置き換えてられている。この場合、ＰチャネルダブルゲートランジスタＤＧＴＰは２個のＰチャネルシングルゲート薄膜トランジスタＴＰ１，ＴＰ２のソース−ドレインパスを直列に接続した構造になっている。このような構成であると、Ｐチャネル薄膜トランジスタＴＰのＳＤ耐圧の不足にも対処することができる。
【００３４】
本実施形態では、ダブルゲートトランジスタＤＧＴまたはＤＧＴＰを非導通状態にするゲート制御として、ほぼ一定の電位差がゲート電極相互に設定される。例えばダブルゲートトランジスタＤＧＴの場合、ゲート電極Ｇ１，Ｇ２が異なるゲート電位Ｖg1,Ｖg2にそれぞれ設定され、これによりソース端子Ｎ１およびドレイン端子Ｎ２間の電圧が薄膜トランジスタＴ１，Ｔ２にほぼ均等に配分される。このようにしてソース−ドレイン間電圧が薄膜トランジスタＴ１，Ｔ２の各々において決定されるため、オフ時のＳＤ耐圧をこれらトランジスタＴ１，Ｔ２の数に比例してほぼ２倍に増大させることができる。
【００３５】
尚、図３に示す構造のＴＦＴ回路は少なくともオフ時のＳＤ耐圧を必要とする様々な回路要素に適用できる。
【００３６】
図１６はＴＦＴ回路がアナログスイッチを構成するトランスファゲートに組み込まれた例である。この場合、Ｐチャネル薄膜トランジスタＴＰのソース−ドレインパスおよびダブルゲートトランジスタＤＧＴのソース−ドレインパスが入力端子ＩＮＰＵＴおよび出力端子ＯＵＴＰＵＴ間に並列的に接続され、非反転クロック端子ＣＬＯＣＬ（ＣＮＴ）が上側クリップ回路ＣＨおよび下側クリップ回路ＣＬを介してダブルゲートトランジスタＤＧＴの第１ゲート電極Ｇ１および第２ゲート電極Ｇ２に接続され、さらに反転クロック端子／ＣＬＯＣＫがＰチャネル薄膜トランジスタＴＰのゲート電極に接続される。
【００３７】
ダブルゲートトランジスタＤＧＴは２個のＮチャネルシングルゲート薄膜トランジスタＴ１，Ｔ２のソース−ドレインパスを直列に接続した構造であり、上側クリップ回路ＣＨおよび下側クリップ回路ＣＬが上述したような電位差をゲート電極Ｇ１，Ｇ２に与えるため、オン時およびオフ時のいずれにおいてもダブルゲートトランジスタＤＧＴのＳＤ耐圧を改善できる。
【００３８】
このトランスファゲートは例えば図１２に示すシフトレジスタＳＲを構成するトランスファゲートＴＧとして用いることもできるが、シフトレジスタＳＲはロジック回路部ＬＣの一部になっているため大きなＳＤ耐圧を必要としない。これに対して、データ線ドライバ１０４では、出力回路部ＯＣがデータ信号を選択的に出力するために大きなＳＤ耐圧のトランスファゲートを必要とする。
【００３９】
図１７は、例えば図１３に示すレベルシフタＬＳに適用可能なチャージポンプ式倍電圧回路の例を示す。この倍電圧回路はＮチャネル薄膜トランジスタＴ１１，Ｔ１２、ＴＦＴ回路ＴＳ１，ＴＳ２、キャパシタＣＦ，Ｃｏにより構成される。非反転入力端子ＩＮＰＵＴおよび反転入力端子／ＩＮＰＵＴはそれぞれトランジスタＴ１１，Ｔ１２に接続される。トランジスタＴ１１のソース−ドレインパスは電源端子ＶＤおよびキャパシタＣＦの一端間に接続され、トランジスタＴ１２のソース−ドレインパスはキャパシタＣＦの一端および接地端子間に接続される。また、反転入力端子／ＩＮＰＵＴおよび非反転入力端子ＩＮはＴＦＴ回路ＴＳ１，ＴＳ２の制御入力端子ＣＮＴにそれぞれ接続される。ＴＦＴ回路ＴＳ１，ＴＳ２の各々は図３に示すＴＦＴ回路と同様の構造にある。ＴＦＴ回路ＴＳ１のダブルゲートトランジスタＤＧＴのソース−ドレインパスは電源端子ＶＤおよびキャパシタＣＦの他端間に接続され、ＴＦＴ回路ＴＳ２のダブルゲートトランジスタＤＧＴのソース−ドレインパスはキャパシタＣＦの他端および出力端子ＯＵＴＰＵＴ間に接続される。キャパシタＣｏは出力端子ＯＵＴＰＵＴおよび接地端子間に接続される。
【００４０】
この倍電圧回路では、出力側のＴＦＴ回路ＴＳ１，ＴＳ２のＳＤ耐圧が入力側トランジスタＴ１１，Ｔ１２のＳＤ耐圧の２倍要求されるが、ＴＦＴ回路ＴＳ１，ＴＳ２は上述のようにゲート電位を制御されるダブルゲートトランジスタＤＧＴを用いて構成されるため、この要求を満足することができる。
【００４１】
図１８は図３に示すＴＦＴ回路の変形例を示し、図１９は図１８に示すトリプルゲートトランジスタＴＧＴの平面構造を示し、図２０は図１８に示すトリプルゲートトランジスタＴＧＴの断面構造を示す。このＴＦＴ回路はソース端子Ｎ１、ドレイン端子Ｎ２、トリプルゲートトランジスタＴＧＴ、上側クリップ回路ＣＨ、両側クリップ回路ＣＭ、および下側クリップ回路ＣＬにより構成される。ソース端子Ｎ１は画素電極ＰＥに接続され、ドレイン端子Ｎ２はデータ線Ｘに接続されるトリプルゲートトランジスタＴＧＴのドレイン電極である。上側クリップ回路ＣＨは入力信号の電圧範囲の上限を規定し、両側クリップ回路ＣＭは入力信号の電圧範囲の上限および下限を規定し、下側クリップ回路ＣＬは入力信号の電位範囲の下限を規定するものである。
【００４２】
トリプルゲートトランジスタＴＧＴは例えばポリシリコン半導体膜１０、ポリシリコン半導体膜１０を覆うゲート絶縁膜１２、およびソース端子Ｎ１およびドレイン端子Ｎ２間においてゲート絶縁膜１２上に平行に並ぶ第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、および第３ゲート電極Ｇ３を有する。ポリシリコン半導体膜１０はｎ＋型不純物領域１０ｎａ，１０ｎｂ，１０ｎｃ、１０ｎｄおよびｐ型不純物領域１０ｐａ,１０ｐｂ，１０ｐｃを有する。ゲート電極Ｇ１、ｐ型不純物領域１０ｐａ、およびｎ＋型不純物領域１０ｎａ，１０ｎｂはシングルゲート薄膜トランジスタＴ１を構成し、ゲート電極Ｇ２、ｐ型不純物領域１０ｐｂ、およびｎ＋型不純物領域１０ｎｂ，１０ｎｃはシングルゲート薄膜トランジスタＴ２を構成し、ゲート電極Ｇ３、ｐ型不純物領域１０ｐｃ、およびｎ＋型不純物領域１０ｎｃ，１０ｎｄはシングルゲート薄膜トランジスタＴ３を構成する。ｎ＋型不純物領域１０ｎａ，１０ｎｂは薄膜トランジスタＴ１のソースおよびドレイン領域としてゲート電極Ｇ１の両側に配置され、ｎ＋型不純物領域１０ｎｂ，１０ｎｃは薄膜トランジスタＴ２のソースおよびドレイン領域としてゲート電極Ｇ２の両側に配置され、ｎ＋型不純物領域１０ｎｃ，１０ｎｄは薄膜トランジスタＴ３のソースおよびドレイン領域としてゲート電極Ｇ３の両側に配置される。ｐ型不純物領域１０ｐａ,１０ｐｂ，１０ｐｃは薄膜トランジスタＴ１，Ｔ２，Ｔ３のチャネル領域としてゲート電極Ｇ１，Ｇ２，Ｇ３の下方にそれぞれ配置される。ゲート電極Ｇ１，Ｇ２，Ｇ３はｎ型不純物をドープして低抵抗化したｎ＋型ポリシリコンからなる。ソース端子Ｎ１はゲート絶縁膜１２に形成されるコンタクトホールを介してｎ＋型不純物領域１０ｎａに接続されるトリプルゲートトランジスタＴＧＴのソース電極である。ドレイン端子Ｎ２はゲート絶縁膜１２に形成されるコンタクトホールを介してｎ＋型不純物領域１０ｎｄに接続されるトリプルゲートトランジスタＴＧＴのドレイン電極である。ゲート電極Ｇ１はソース端子Ｎ１側に配置され、ゲート電極Ｇ２はソース端子Ｎ１からゲート電極Ｇ１よりも離れて配置され、ゲート電極Ｇ３はソース端子Ｎ１からゲート電極Ｇ２よりも離れて配置される。このトリプルゲートトランジスタＴＧＴは、ｎ＋型不純物領域１０ｎｂがＮチャネル薄膜トランジスタＴ１のドレイン領域およびＮチャネル薄膜トランジスタＴ２のソース領域を兼ねると共に、ｎ＋型不純物領域１０ｎｃがＮチャネル薄膜トランジスタＴ２のドレイン領域およびＮチャネル薄膜トランジスタＴ３のソース領域を兼ねる構造であるが、例えば配線によりソース−ドレインパスを直列に接続した３個のシングルゲートＮチャネル薄膜トランジスタに置き換えることもできる。
【００４３】
上側クリップ回路ＣＨは制御入力端子ＣＮＴおよび第１ゲート電極Ｇ１間に接続される抵抗Ｒ、並びに第１ゲート電極Ｇ１およびバイアス電源端子ＢＩＡＳ１に接続されるソース−ドレインパスおよびバイアス電源端子ＢＩＡＳ１に接続されるゲート電極を有するＮチャネル薄膜トランジスタＤ１を有する。両側クリップ回路ＣＭは制御入力端子ＣＮＴおよび第２ゲート電極Ｇ２間に接続される抵抗Ｒ、第２ゲート電極Ｇ２およびバイアス電源端子ＢＩＡＳ１に接続されるソース−ドレインパスおよびバイアス電源端子ＢＩＡＳ１に接続されるゲート電極を有する薄膜トランジスタＤ１、並びに第２ゲート電極Ｇ２およびバイアス電源端子ＢＩＡＳ２に接続されるソース−ドレインパスおよび第２ゲート電極Ｇ２に接続されるゲート電極を有するＮチャネル薄膜トランジスタＤ２を有する。下側クリップ回路ＣＬは制御入力端子ＣＮＴおよび第３ゲート電極Ｇ３間に接続される抵抗Ｒ、並びに第３ゲート電極Ｇ３およびバイアス電源端子ＢＩＡＳ２に接続されるソース−ドレインパスおよび第３ゲート電極Ｇ３に接続されるゲート電極を有するＮチャネル薄膜トランジスタＤ２を有する。薄膜トランジスタＤ１および薄膜トランジスタＤ２はバイアス方向を異ならせたダイオードとして用いられている。
【００４４】
図１８に示すＴＦＴ回路では、ゲートパルスＶｇがトリプルゲートトランジスタＴＧＴをオフさせるためにソース端子Ｎ１の電位ＧＮＤに等しい０Ｖに設定され、トリプルゲートトランジスタＴＧＴをオンさせるためにドレイン端子Ｎ２の電位ＶＤＤに等しい１０Ｖに設定される。上側クリップ回路ＣＨ、両側クリップ回路ＣＭ、および下側クリップ回路ＣＬは制御入力端子ＣＮＴから供給される０ＶからＶＤＤ（＝１０Ｖ）の範囲のゲートパルスＶｇを同一振幅で電位範囲を異ならせた第１ゲート電極Ｇ１用の第１ゲートパルスＶg1、第２ゲートパルスＶg2、および第３ゲートパルスＶg3に整形する整形回路を構成する。バイアス電源端子ＢＩＡＳ１の電位はＶＤＤ／３＝３．３Ｖに設定され、バイアス電源端子ＢＩＡＳ２の電位は２ＶＤＤ／３＝６．６Ｖに設定されている。従って、図２１に示すように、上側クリップ回路ＣＨは０Ｖから０．３３ＶＤＤまでの範囲に整形されたパルスをゲートパルスＶg1としてゲート電極Ｇ１に供給し、両側クリップ回路ＣＭは０．３３ＶＤＤから０．６６ＶＤＤまでの範囲に整形されたパルスをゲートパルスＶg2としてゲート電極Ｇ２に供給し、下側クリップ回路ＣＬは０．６６ＶＤＤからＶＤＤまでの範囲に整形されたパルスをゲートパルスＶg3としてゲート電極Ｇ３に供給する。正確には、ゲートパルスＶg1の振幅は０〜ＶＤＤ／３の範囲に設定され、ゲートパルスＶg2の振幅はＶＤＤ／３から２ＶＤＤ／３に設定され、ゲートパルスＶg3の振幅は２ＶＤＤ／３からＶＤＤに設定される。
【００４５】
トリプルゲートトランジスタをオンさせる場合、上側クリップ回路ＣＨ、両側クリップ回路ＣＭ、および下側クリップ回路ＣＬは１０ＶのゲートパルスＶｇを整形して、ＶＤＤ／３＝３．３ＶのゲートパルスＶg1、２ＶＤＤ／３＝６．６ＶのゲートパルスＶg2、およびＶＤＤ＝１０ＶのゲートパルスＶg3をゲート電極Ｇ１、ゲート電極Ｇ２、およびゲート電極Ｇ３にそれぞれ供給する。この結果、ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧（＝１０Ｖ）がトリプルゲートトランジスタＴＧＴを構成する薄膜トランジスタＴ１，Ｔ２，Ｔ３にほぼ等しく分配され、薄膜トランジスタＴ１，Ｔ２間のノード電位をＶＤＤ／３（＝３．３Ｖ）に設定すると共に、薄膜トランジスタＴ２，Ｔ３間のノード電位を２ＶＤＤ／３（＝６．６Ｖ）に設定する。これにより、オン時のトリプルゲートトランジスタＴＧＴのＳＤ耐圧は単一トランジスタに対して３倍程度になる。
【００４６】
トリプルゲートトランジスタをオフさせる場合、上側クリップ回路ＣＨ、両側クリップ回路ＣＭ、および下側クリップ回路ＣＬは０ＶのゲートパルスＶｇを整形して、０ＶのゲートパルスＶg1、ＶＤＤ／３＝３．３ＶのゲートパルスＶg2、および２ＶＤＤ／３＝６．６ＶのゲートパルスＶg3をゲート電極Ｇ１、ゲート電極Ｇ２、およびゲート電極３に供給する。この結果、ソース端子Ｎ１およびドレイン端子Ｎ２間の電圧（＝１０Ｖ）がトリプルゲートトランジスタＴＧＴを構成する薄膜トランジスタＴ１，Ｔ２，Ｔ３にほぼ等しく分配され、薄膜トランジスタＴ１，Ｔ２間のノード電位をＶＤＤ／３（＝３．３Ｖ）に設定すると共に、薄膜トランジスタＴ２，Ｔ３間のノード電位を２ＶＤＤ／３（＝６．６Ｖ）に設定する。これにより、オフ時のトリプルゲートトランジスタＴＧＴのＳＤ耐圧が単一トランジスタに対して３倍程度になる。
【００４７】
上述した変形例のＴＦＴ回路では、上側クリップ回路ＣＨ、両側クリップ回路ＣＭ、および下側クリップ回路ＣＬを用いた整形回路がソース端子Ｎ１およびドレイン端子Ｎ２間の電圧がトリプルゲートトランジスタＴＧＴを構成する薄膜トランジスタＴ１，Ｔ２，Ｔ３にほぼ均等に配分されるようにゲート電極Ｇ１，Ｇ２，Ｇ３相互の電位差をほぼ一定にして薄膜トランジスタＴ１，Ｔ２，Ｔ３の全てをオンおよびオフさせる制御手段として機能する。具体的には、ゲート電極Ｇ１，Ｇ２，Ｇ３の電位がオフ時に０Ｖ，３．３Ｖ，６．６Ｖにそれぞれ設定され、オン時に３．３Ｖ，６．６Ｖ，１０Ｖにそれぞれ設定される。すなわち、ゲート電極Ｇ１，Ｇ２，Ｇ３がソース端子Ｎ１側からドレイン端子側に向かって順次一定の電位差で大きく設定される。
【００４８】
この変形例では、ＴＦＴ回路の構成が図３に示すＴＦＴ回路よりも複雑になるが、オン時およびオフ時のＳＤ耐圧をさらに改善することが可能である。
【００４９】
さらに、上述の実施形態の薄膜トランジスタはレーザ結晶化装置によって行われる非単結晶半導体膜の再結晶化の結果として得られる単結晶半導体膜を用いて形成されてもよい。このレーザ結晶化装置は、例えば図２４に示すように構成される。このレーザ結晶化装置では、結像光学系１３９Ｂが位相シフタＰＳと薄膜半導体基板１１４Ｓとの間に配置され、位相シフタＰＳと薄膜半導体基板１１４Ｓとが結像光学系１３９Ｂを介して光学的に共役に配置される。すなわち、薄膜半導体基板１１４Ｓは、位相シフタＰＳと光学的に共役な面（結像光学系１３９Ｂの像面）に設定されている。結像光学系１３９Ｂは、その瞳面に配置された開口絞り１３９ＢＡを備える。開口絞り１３９ＢＡは、開口部（光透過部）の大きさの異なる複数の開口絞りを有し、これらの複数の開口絞りは光路に対して交換可能に構成される。また、開口絞り１３９ＢＡは開口部の大きさを連続的に変化させることのできる虹彩絞りを有するように構成されてもよい。いずれにしても、開口絞り１３９ＢＡの開口部の大きさ（ひいては結像光学系１３９Ｂの像側開口数ＮＡ）は、薄膜半導体基板１１４Ｓの半導体薄膜１１４上において所要の逆ピークパターンの光強度分布を発生させるように設定されている。なお、結像光学系１３９Ｂは、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【００５０】
また、本発明は上述のＴＦＴ回路だけでなく、スイッチを構成するように互いに協力して複数設けられる通常の電界効果トランジスタを含むトランジスタ回路にも適用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る液晶表示装置の概略的な回路構成を示す図である。
【図２】図１に示す液晶表示装置の概略的な断面構造を示す図である。
【図３】図１に示す画素スイッチを構成するＴＦＴ回路を示す図である。
【図４】図３に示すダブルゲートトランジスタの平面構造を示す図である。
【図５】図３に示すダブルゲートトランジスタの断面構造を示す図である。
【図６】図３に示すクリップ回路の動作を説明するための図である。
【図７】図３に示す第１および第２ゲート電極にそれぞれ供給されるゲートパルスの振幅を示す図である。
【図８】図３に示す第１および第２ゲート電極にオン時にそれぞれ供給されるゲートパルスを示す図である。
【図９】図３に示す第１および第２ゲート電極にオフ時にそれぞれ供給されるゲートパルスを示す図である。
【図１０】図３に示すダブルゲートトランジスタのドレイン電圧とドレイン電流との関係を様々なゲート電位について示すグラフである。
【図１１】図３に示すＴＦＴ回路の第１変形例を示す図である。
【図１２】図１に示す走査線ドライバ側のロジック回路部を示す図である。
【図１３】図１に示す走査線ドライバ側の出力回路部を示す図である。
【図１４】図１３に示すＣＭＯＳインバータ回路の回路構成を示す図である。
【図１５】図１４に示すＣＭＯＳインバータ回路の変形例を示す図である。
【図１６】図３に示す構造のＴＦＴ回路がアナログスイッチを構成するトランスファゲートに組み込まれた一例を示す図である。
【図１７】図１３に示すレベルシフタに適用可能なチャージポンプ式倍電圧回路の一例を示す図である。
【図１８】図３に示すＴＦＴ回路の第２変形例を示す図である。
【図１９】図１８に示すトリプルゲートトランジスタの平面構造を示す図である。
【図２０】図１８に示すトリプルゲートトランジスタの断面構造を示す図である。
【図２１】図１８に示す第１および第２ゲート電極にそれぞれ供給されるゲートパルスの振幅を示す図である。
【図２２】従来においてダブルゲートトランジスタをオンさせるために設定される電位の関係を示す図である。
【図２３】従来においてダブルゲートトランジスタをオフさせるために設定される電位の関係を示す図である。
【図２４】薄膜トランジスタを形成するための単結晶半導体膜に非単結晶半導体膜を再結晶化するレーザ結晶化装置を示す図である。
【符号の説明】
【００５２】
１０３…走査線ドライバ、１０４…データ線ドライバ、ＬＣ…ロジック回路部、ＯＣ…出力回路部、ＰＸ…表示画素、ＰＥ…画素電極、ＰＳ…画素スイッチ、Ｃｓ…補助容量、ＬＱ…液晶層、ＣＥ…共通電極、ＣＨ…上側クリップ回路、ＣＭ…両側クリップ回路、ＣＬ…下側クリップ回路、ＢＩＡＳ，ＢＩＡＳ１，ＢＩＡＳ２…バイアス電源端子、Ｄ１，Ｄ２…ダイオード用薄膜トランジスタ、Ｒ…抵抗、Ｎ１…ソース端子、Ｎ２…ドレイン端子、Ｔ１，Ｔ２，Ｔ３…Ｎチャネル薄膜トランジスタ、ＤＧＴ…ダブルゲートトランジスタ、ＴＧＴ…トリプルゲートトランジスタ、Ｇ１，Ｇ２，Ｇ３…ゲート電極、ＣＮＴ…制御入力端子。
【図１】
2005268776.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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