(57)【要約】【課題】  本発明は、高温にした状態で長時間ゲート電極に電圧を印加した場合でも閾値電圧のシフト量が小さく、且つ耐湿性に優れた構造を有する半導体装置及びその製造方法を提供する。【解決手段】  ｎ型シリコン基板１の所定の位置には、素子分離膜２が形成されている。この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成され、さらにゲート絶縁膜３上にポリシリコンのゲート電極４が形成される。ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成され、ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成される。ゲート電極４の上面及びソース電極６とドレイン電極７の表面にシリサイド膜８が形成され、このシリサイド膜８上の半導体装置の全面に１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜９が形成されている。【選択図】図１
2005079566.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に環状に形成されたガードリングと、
前記ガードリングの内側領域に形成された複数のトランジスタと、
複数の前記トランジスタのうちの所望のものの上を覆うとともに、その端部が前記ガードリングの内側領域に形成されるＰＳＧ膜とを備え、
前記ＰＳＧ膜は、１０ｍｏｌ％以上の燐を含むことを特徴とする、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ＰＳＧ膜の前記端部は、前記ガードリング近傍まで形成されることを特徴とする、
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ＰＳＧ膜の前記端部は、前記トランジスタの素子分離膜上まで形成されることを特徴とする、
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記トランジスタは、制御電極と第１及び第２電極とを備え、
前記制御電極と前記第１及び第２電極とは、上面にシリサイド膜が形成され、
前記ＰＳＧ膜は、前記シリサイド膜上から前記トランジスタを覆うことを特徴とする、
半導体装置。
【請求項５】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記トランジスタは、制御電極と第１及び第２電極とを備え、
前記第１及び第２電極は、上面にシリサイド膜が形成され、
前記ＰＳＧ膜は、前記シリサイド膜上を除いて前記トランジスタを覆うことを特徴とする、
半導体装置。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記ＰＳＧ膜を前記制御電極のシリサイド防止膜として利用し、前記第１及び第２電極の上面にのみ前記シリサイド膜を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、信頼性が高く耐湿性に優れた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のＭＯＳトランジスタの構造は、例えばゲート電極の上面やソース・ドレイン領域をなす不純物拡散層の表面にシリサイド膜が形成され、さらにシリサイド膜上に層間絶縁膜が形成されている。特許文献１では、シリサイド膜にチタン・シリサイド膜が使用され、層間絶縁膜に５ｍｏｌ％程度の燐を含む低濃度ＰＳＧ（Phospho-Silicate Glasses）膜が使用されている。特許文献１では、層間絶縁膜に低濃度ＰＳＧ膜を用いることによって、層間絶縁膜の成膜工程でのチタン・シリサイド膜の抵抗の上昇を抑えている。
【０００３】
【特許文献１】特開平８−２５５７９１号公報（第３−５頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示すようなゲート電極上に低濃度ＰＳＧ膜を形成したＭＯＳトランジスタでは、高温にした状態で長時間にわたってゲート電極に電圧を印加すると、トランジスタの閾値電圧がシフトする問題があった。この閾値電圧がシフトすると、トランジスタ動作の信頼性が低下することになる。特に、ｐ型のＭＯＳトランジスタにおいて、高温にした状態で長時間にわたってゲート電極に負の電圧を印加し続けると閾値電圧のシフトが大きくなる。
【０００５】
また、ゲート電極上に低濃度ＰＳＧ膜を形成した場合、チップ端において低濃度ＰＳＧ膜が露出することが考えられる。この低濃度ＰＳＧ膜には吸湿性があるため、チップ端の露出部分から水分を吸収してトランジスタの動作不良を生じさせる問題があった。
【０００６】
そこで、本発明は、高温にした状態で長時間ゲート電極に電圧を印加した場合でも閾値電圧のシフト量が小さく、且つ耐湿性に優れた構造を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る解決手段は、半導体基板上に環状に形成されたガードリングと、ガードリングの内側領域に形成された複数のトランジスタと、複数のトランジスタのうちの所望のものの上を覆うとともに、その端部がガードリングの内側領域に形成されるＰＳＧ膜とを備え、ＰＳＧ膜は、１０ｍｏｌ％以上の燐を含む。
【発明の効果】
【０００８】
本発明に記載の半導体装置は、半導体基板上に環状に形成されたガードリングと、ガードリングの内側領域に形成された複数のトランジスタと、複数のトランジスタのうちの所望のものの上を覆うとともに、その端部がガードリングの内側領域に形成されるＰＳＧ膜とを備え、ＰＳＧ膜は、１０ｍｏｌ％以上の燐を含むので、高温にした状態で長時間ゲート電極４に電圧を印加した場合でも閾値電圧のシフト量が小さくなりトランジスタの信頼性が向上し、且つ耐湿性に優れた構造を有する効果がある。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置は、ｐ型ＭＯＳトランジスタを構成している。まず、ｎ型シリコン基板１の所定の位置には、素子分離膜２が形成されている。この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成され、さらにゲート絶縁膜３上にポリシリコンのゲート電極４が形成される。なお、ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成されている。ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成される。この不純物イオンの注入により、ゲート電極４はｐ＋型のポリシリコンとなる。
【００１０】
図１では、ゲート電極４の上面及びソース電極６とドレイン電極７の表面にシリサイド膜８が形成されている。このシリサイド膜８を設けることにより、ゲート電極４，ソース電極６及びドレイン電極７の低抵抗化を図っている。さらに、シリサイド膜８上の半導体装置の全面に１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜９が形成されている。高濃度ＰＳＧ膜９上には層間絶縁膜１０が形成され、層間絶縁膜１０上に配線１１が形成されている。なお、高濃度ＰＳＧ膜９はトランジスタのうちの所望のものの上を覆っているが、これはｐ型のＭＯＳトランジスタ上のみを選択的に覆うことに限られない。例えば、高濃度ＰＳＧ膜９は、ｎ型のＭＯＳトランジスタ上とｐ型のＭＯＳトランジスタ上を含む半導体装置の全面を覆っても良い。
【００１１】
なお、コンタクトプラグ１２を層間絶縁膜１０に設けることで、配線１１はソース電極６と又はドレイン電極７と電気的に接続されている。配線１１上には、さらに層間絶縁膜１３が形成され、この層間絶縁膜１３上には、上層配線１４が形成されている。上層配線１４は、必要に応じて層間絶縁膜１３に設けられたビアプラグを介して配線１１と接続されている（図示せず）。上層配線１４上には、保護膜１５が形成されている。この保護膜１５は、層間絶縁膜１３への水分等の侵入を防止している。
【００１２】
図２に、本実施の形態に係る半導体装置端部の断面図を示す。図２の左側に示された破線はスクライブラインを示し、この破線が最終的に形成される半導体装置の端となる。図２では、ｎ型シリコン基板１上に、シリサイド膜８，層間絶縁膜１０，保護膜１３が積層されている。半導体装置の端部近傍には、ｎ型シリコン基板１上の層間絶縁膜１０，１３に埋め込まれたガードリング１６が形成されている。このガードリング１６は、コンタクトプラグ１２の形成時に作られる部分１６ａと、配線１１の形成時に作られる部分１６ｂと、層間絶縁膜１３のビアプラグ形成時に作られる部分１６ｃと、上層配線１４の形成時に作られる部分１６ｄとにより構成されている。また、このガードリング１６は、半導体装置の端部近傍を一周するように設けられている。
【００１３】
本実施の形態では、高濃度ＰＳＧ膜９が露出しないように、ガードリング１６で囲まれた内側領域にしか形成されていない。つまり、高濃度ＰＳＧ膜９の端部は、ガードリング１６の内側（半導体装置の端部をガードリング１６の外側とする）までしか形成されていない。図２に示すガードリング１６が、高濃度ＰＳＧ膜９への水分侵入を防いでいる。また、保護膜１５は、ガードリング１６で囲まれた領域内に形成されているが、ガードリング１６から半導体装置の端部までの層間絶縁膜１３上には形成されていない。これは、保護膜１５とガードリング１６により、トランジスタが形成された半導体装置の内部に侵入する水分等を十分防げるためである。
【００１４】
一般的に、ＭＯＳトランジスタを高温にした状態で、基板に対して低い電圧をゲート電極に印加し続けると、閾値電圧がシフトしてＭＯＳトランジスタの駆動能力は劣化する。このＭＯＳトランジスタの駆動能力が劣化する特性をＮＢＴＩ（Negative Bias-Temperature In-stability）と言う。
【００１５】
図３に、ｐ型ＭＯＳトランジスタの構造と閾値電圧のシフト量との関係を示している。図３では、ｐ型ＭＯＳトランジスタを１２５度の高温状態にし、ゲート電極に−６Ｖの電圧を１０，０００秒印加した後の閾値電圧のシフト量を示している。また、図３では、構造Ａから構造Ｅまで５種類のｐ型ＭＯＳトランジスタの構造と閾値電圧のシフト量との関係が示されている。なお、図３の横軸は、閾値電圧のシフト量（ｍＶ）を表している。
【００１６】
構造Ａは、ゲート電極上に７．０ｍｏｌ％の燐を含む低濃度ＰＳＧ膜１００ｎｍが形成され、その上に７．０ｍｏｌ％の燐を含む低濃度ＰＳＧ膜８００ｎｍが形成されたｐ型ＭＯＳトランジスタの構造である。構造Ｂは、ゲート電極上に１０．０ｍｏｌ％の燐を含む高濃度ＰＳＧ膜が形成され、その上に７．０ｍｏｌ％の燐を含む低濃度ＰＳＧ膜８００ｎｍが形成されたｐ型ＭＯＳトランジスタの構造である。構造Ｃは、ゲート電極上に燐を含まない絶縁膜１００ｎｍが形成され、その上に７．０ｍｏｌ％の燐を含む低濃度ＰＳＧ膜８００ｎｍが形成されたｐ型ＭＯＳトランジスタの構造である。
【００１７】
構造Ｄは、ゲート電極上に燐を含まない絶縁膜１００ｎｍが形成され、その上に７．５ｍｏｌ％の燐を含む低濃度ＰＳＧ膜８００ｎｍが形成されたｐ型ＭＯＳトランジスタの構造である。構造Ｅは、ゲート電極上に１４．０ｍｏｌ％の燐を含む高濃度ＰＳＧ膜１００ｎｍが形成され、その上に７．５ｍｏｌ％の燐を含む低濃度ＰＳＧ膜８００ｎｍが形成されたｐ型ＭＯＳトランジスタの構造である。
【００１８】
図３より、構造Ａと構造Ｂ及び構造Ｅとを比較すると、閾値電圧のシフト量について明らかに構造Ｂ及び構造Ｅが低い。具体的には、構造Ａが約６９ｍＶであるが、構造Ｂが４０ｍＶ、構造Ｅが３８ｍＶとなっている。構造Ａと構造Ｂ及び構造Ｅとの構造の違いは、ゲート電極上に形成されたＰＳＧ膜の濃度だけである。つまり、１０．０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜をゲート電極上に形成すれば、約４０％も閾値電圧のシフト量が低減される。
【００１９】
また、図３より構造Ａと構造Ｃとを比較すると、閾値電圧のシフト量について両者の間には差がない。具体的には、構造Ａが約６９ｍＶであり、構造Ｃが約７３ｍＶである。構造Ａと構造Ｃとの違いは、ゲート電極上に形成された層が燐を含むか否かだけである。つまり、７．０ｍｏｌ％の燐を含む低濃度ＰＳＧ膜をゲート電極上に形成しても、閾値電圧のシフト量はほとんど低減しないことが分かる。この結果からも、１０．０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜をゲート電極上に形成すれば、閾値電圧のシフト量が低減されることが分かる。
【００２０】
さらに、図３より構造Ｃと構造Ｄとを比較すると、閾値電圧のシフト量について構造Ｄが低い。具体的には、構造Ｃが約７３ｍＶであり、構造Ｄが約６２ｍＶである。構造Ｃと構造Ｄとの違いは、燐を含まない絶縁膜上に形成されたＰＳＧ膜の濃度だけである。つまり、０．５ｍｏｌ％の燐濃度の差が燐を含まない絶縁膜を介して、構造Ｄは閾値電圧のシフト量が低減している。このことは、燐を含まない絶縁膜などを介しても、ゲート電極上に形成されたＰＳＧ膜による効果があることを示している。つまり、ゲート電極上と高濃度ＰＳＧ膜との間に燐を含まない絶縁膜や低濃度ＰＳＧ膜などを挿入しても、閾値電圧のシフト量を低減させる効果が推測できる。
【００２１】
本実施の形態のように、１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜をゲート電極上に設けることにより、閾値電圧のシフト量を低く抑えることができＮＢＴＩを改善することができる。その結果、本実施の形態に係る半導体装置は、トランジスタの信頼性が向上することになる。
【００２２】
次に、本実施の形態に係る半導体装置の製造方法について以下に説明する。まず、図４の右側には、ｐ型ＭＯＳトランジスタの断面図が示され、左側には半導体装置の端部の断面図が示されている。図４の左側に示された破線はスクライブラインを示し、この破線が最終的に形成される半導体装置の端となる。なお、以下に示す図１１までの図面は、同様の構成である。
【００２３】
図４に示すｐ型ＭＯＳトランジスタは、ｎ型シリコン基板１の所定の位置に素子分離膜２が形成され、この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成されている。さらに、ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成され、ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成されている。そして、ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成され、ゲート電極４の上面及びソース電極６とドレイン電極７の表面には、シリサイド膜８が形成されている。半導体装置の端部では、ｎ型シリコン基板１上にシリサイド膜８が形成されている。
【００２４】
次に、シリサイド膜８上の半導体装置の全面に１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜９が形成される。図５に、高濃度ＰＳＧ膜９を半導体装置の全面に形成した半導体装置の断面図を示す。この高濃度ＰＳＧ膜９の上に、レジスト２０を塗布する。このレジスト２０は、ガードリング１６が形成される位置よりも内側（ｐ型ＭＯＳトランジスタ側）にのみ残るようにパターニングされる。図６に、レジスト２０が塗布された半導体装置の断面図を示す。レジスト２０が塗布されていない高濃度ＰＳＧ膜９をエッチングにより取り除く。エッチング後にレジスト２０をアッシングにより取り除く。ガードリング１６より外側（半導体装置の端部側）の高濃度ＰＳＧ膜９を取り除くことにより、スクライブ後の端面から高濃度ＰＳＧ膜９が露出しない構造としている。図７に、ガードリング１６より外側の高濃度ＰＳＧ膜９を取り除いた半導体装置の断面図を示す。
【００２５】
次に、高濃度ＰＳＧ膜９上に層間絶縁膜１０を形成する。図８に、層間絶縁膜１０を形成した半導体装置の断面図を示す。この層間絶縁膜１０上に配線１１を形成する。これに先立ち、配線１１とソース電極６及び配線１１とドレイン電極７を接続するために、層間絶縁膜１０にコンタクトプラグ１２が形成される。半導体装置の端部には、ガードリング１６が形成される。このガードリング１６は、コンタクトプラグ１２を形成する際にガードリング１６ａの部分が形成され、配線１１を形成する際にガードリング１６ｂの部分が形成されている。図９に、配線１１等が形成された半導体装置の断面を示す。
【００２６】
次に、配線１１上に層間絶縁膜１３が形成される。この層間絶縁膜１３上に上層配線１４が形成される。なお、図示されていないが、上層配線１４は、必要により層間絶縁膜１３に設けられたビアプラグを介して配線１１と接続されている。半導体装置の端部では、ビアプラグを形成する際にガードリング１６ｃの部分が形成され、上層配線１４を形成する際にガードリング１６ｄの部分が形成されている。ガードリング１６は、ガードリング１６ａ〜１６ｄの４つの部分から構成されている。図１０に、上層配線１４等が形成された半導体装置の断面を示す。さらに、上層配線１４上に保護膜１５が形成される。この保護膜１５は、ガードリング１６の内側領域にのみ形成され、半導体装置の端部の層間絶縁膜１３上には形成されていない。図１１に、保護膜１５が形成された半導体装置の断面を示す。
【００２７】
次に、図１１に示す、半導体装置の端部の破線（スクライブライン）で分断され、最終的な半導体装置として加工される。半導体装置の４辺を分断するが、そのいずれの辺も高濃度ＰＳＧ膜９が露出することはない。
【００２８】
以上、本実施の形態に記載の半導体装置は、ｎ型シリコン基板１上に環状に形成されたガードリング１６と、ガードリング１６の内側領域に形成された複数のトランジスタと、複数のトランジスタのうちの所望のものの上を覆うとともに、その端部がガードリング１６の内側領域に形成される高濃度ＰＳＧ膜９とを備え、高濃度ＰＳＧ膜９は、１０ｍｏｌ％以上の燐を含むので、高温にした状態で長時間ゲート電極４に電圧を印加した場合でも閾値電圧のシフト量が低減されトランジスタの信頼性が向上し、且つ耐湿性に優れた構造を有する。
【００２９】
また、本実施の形態に記載の半導体装置は、高濃度ＰＳＧ膜９の端部が、ガードリング１６近傍まで形成されているので、半導体装置の構成を考慮せずに高濃度ＰＳＧ膜９を半導体装置上の全面に形成でき、製造工程を簡略化することができる。
【００３０】
なお、本実施の形態では、シリサイド膜８上に直接高濃度ＰＳＧ膜９が形成されているが、本発明はこれに限られずシリサイド膜８と高濃度ＰＳＧ膜９との間に燐を含まない層間絶縁膜や低濃度ＰＳＧ膜などを設けても良い。
【００３１】
（実施の形態２）
図１２に、本実施の形態に係る半導体装置の断面図を示す。図１２に示す半導体装置は、ｐ型ＭＯＳトランジスタを構成している。本実施の形態は、実施の形態１に比べて、高濃度ＰＳＧ膜９が形成されている場所が異なるだけで他の構造は同じである。具体的に、実施の形態１では、ガードリング１６の近傍まで高濃度ＰＳＧ膜９を形成していたが、本実施の形態では、トランジスタの素子分離膜２上まで高濃度ＰＳＧ膜９を形成している。つまり、ゲート電極４，ソース電極６及びドレイン電極７上のみに高濃度ＰＳＧ膜９を形成している。
【００３２】
なお、高濃度ＰＳＧ膜９は、ｐ型のＭＯＳトランジスタ上だけを選択的に覆っても良いが、ｎ型のＭＯＳトランジスタ上も覆っても良い。図１２に示す他の構成要素については、実施の形態１と同じであるため説明を省略する。また、図１２では、実施の形態１で示す構成要素と同じ構成要素については同一の符号を付してある。
【００３３】
次に、本実施の形態に係る半導体装置の製造方法について以下に説明する。まず、図１３には、ｐ型ＭＯＳトランジスタの断面図が示されている。図１３に示すｐ型ＭＯＳトランジスタは、ｎ型シリコン基板１の所定の位置に素子分離膜２が形成され、この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成されている。さらに、ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成され、ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成されている。そして、ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成され、ゲート電極４の上面及びソース電極６とドレイン電極７の表面には、シリサイド膜８が形成されている。
【００３４】
次に、シリサイド膜８上の半導体装置の全面に１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜９が形成される。図１４に、高濃度ＰＳＧ膜９を半導体装置の全面に形成した半導体装置の断面図を示す。高濃度ＰＳＧ膜９の上に、レジスト３０を塗布する。このレジスト３０は、ｐ型ＭＯＳトランジスタを構成するゲート電極４，ソース電極６及びドレイン電極７上にのみに残るようにパターニングされる。図１５に、レジスト３０が塗布された半導体装置の断面図を示す。レジスト３０が塗布されていない高濃度ＰＳＧ膜９をエッチングにより取り除く。エッチング後にレジスト３０をアッシングにより取り除く。ｐ型ＭＯＳトランジスタ上にのみ高濃度ＰＳＧ膜９を形成することで、高濃度ＰＳＧ膜９を形成する面積を小さく抑え半導体装置の耐湿性を向上させている。図１６に、ｐ型ＭＯＳトランジスタ上にのみ高濃度ＰＳＧ膜９が形成された半導体装置の断面図を示す。
【００３５】
次に、高濃度ＰＳＧ膜９上に層間絶縁膜１０を形成する。図１７に、層間絶縁膜１０を形成した半導体装置の断面図を示す。この層間絶縁膜１０上にレジスト３１が塗布される。このレジスト３１は、層間絶縁膜１０にコンタクトホールを形成できるようにパターニングされている。図１８に、レジスト３１が塗布された半導体装置の断面図を示す。このレジスト３１をマスクに層間絶縁膜１０をエッチングして、コンタクトホール３２を形成する。なお、高濃度ＰＳＧ膜９もエッチングされるので、コンタクトホール３２の底部はシリサイド膜８が露出する。図１９に、コンタクトホール３２が形成された半導体装置の断面図を示す。
【００３６】
次に、コンタクトホール３２に導電材料（例えば、ＡｌやＣｕなど）を埋め込みコンタクトプラグ１２を形成する。コンタクトプラグ１２は、シリサイド膜８を介してソース電極６と又はドレイン電極７と電気的に接続されている。図２０に、コンタクトプラグ１２が形成された半導体装置の断面図を示す。この層間絶縁膜１０上に配線１１を形成する。この配線１１はコンタクトプラグ１２と接続されている。図２１に、配線１１が形成された半導体装置の断面図を示す。
【００３７】
次に、半導体装置の端部のスクライブラインで分断され、最終的な半導体装置として加工される（図示せず）。半導体装置の４辺を分断するが、そのいずれの辺も高濃度ＰＳＧ膜９が露出することはない。
【００３８】
以上のように、本実施の形態に記載の半導体装置は、高濃度ＰＳＧ膜９の端部は、トランジスタの素子分離膜２上まで形成されるので、吸湿性を有する高濃度ＰＳＧ膜９が形成される面積を小さく抑えられ、半導体装置の耐湿性をさらに向上させることができる。
【００３９】
以上のように、本実施の形態に記載の半導体装置は、ＭＯＳトランジスタが、ゲート電極４とソース電極６及びドレイン電極７とを備え、ゲート電極４とソース電極６及びドレイン電極７とは、上面にシリサイド膜８が形成され、高濃度ＰＳＧ膜９が、シリサイド膜８上からトランジスタを覆うので、ゲート電極を低抵抗化にしつつ、半導体装置の耐湿性をさらに向上させることができる。
【００４０】
なお、本実施の形態では、シリサイド膜８上に直接高濃度ＰＳＧ膜９が形成されているが、本発明はこれに限られずシリサイド膜８と高濃度ＰＳＧ膜９との間に燐を含まない層間絶縁膜や低濃度ＰＳＧ膜などを設けても良い。
【００４１】
（実施の形態３）
図２２に、本実施の形態に係る半導体装置の断面図を示す。図２２に示す半導体装置は、ｐ型ＭＯＳトランジスタを構成している。実施の形態２では、高濃度ＰＳＧ膜９がシリサイド膜８上からトランジスタを覆っていたが、本実施の形態では、高濃度ＰＳＧ膜９がシリサイド膜８上を除いてトランジスタを覆っている。なお、高濃度ＰＳＧ膜９は、ｐ型のＭＯＳトランジスタ上だけを選択的に覆っても良いが、ｎ型のＭＯＳトランジスタ上も覆っても良い。図２２に示す他の構成要素については、実施の形態１と同じであるため説明を省略する。また、図２２では、実施の形態１で示す構成要素と同じ構成要素については同一の符号を付してある。
【００４２】
次に、本実施の形態に係る半導体装置の製造方法について以下に説明する。まず、図２３には、ｐ型ＭＯＳトランジスタの断面図が示されている。図２３に示すｐ型ＭＯＳトランジスタは、ｎ型シリコン基板１の所定の位置に素子分離膜２が形成され、この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成されている。さらに、ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成され、ゲート絶縁膜３及びゲート電極４の側面にはサイドウォール５が形成されている。そして、ゲート電極４の両側のｎ型シリコン基板１には、不純物イオンが注入されｐ＋型拡散層のソース電極６とドレイン電極７とが形成される。
【００４３】
次に、ゲート電極４上の半導体装置の全面に１０ｍｏｌ％以上の燐を含む高濃度ＰＳＧ膜９が形成される。図２４に、高濃度ＰＳＧ膜９を半導体装置の全面に形成した半導体装置の断面図を示す。実施の形態１や実施の形態２では、まずゲート電極４の上面とソース電極６及びドレイン電極７の表面にシリサイド膜８を形成し、その後シリサイド膜８上に高濃度ＰＳＧ膜９を形成していた。しかし、本実施の形態では、ゲート電極４の上面にシリサイド膜８を形成せず、ソース電極６とドレイン電極７の表面にのみシリサイド膜８を形成する。そのため、ゲート電極４の上面にシリサイド膜８を形成させないためのシリサイド防止膜が必要となる。本実施の形態では、このシリサイド防止膜を高濃度ＰＳＧ膜９で形成するために、シリサイド膜８形成前に高濃度ＰＳＧ膜９を半導体装置の全面に形成している。
【００４４】
高濃度ＰＳＧ膜９の上に、レジスト４０を塗布する。このレジスト４０は、ｐ型ＭＯＳトランジスタを構成するゲート電極４上にのみ残るようにパターニングされる。図２５に、レジスト４０が塗布された半導体装置の断面図を示す。レジスト４０が塗布されていない高濃度ＰＳＧ膜９をエッチングにより取り除く。エッチング後にレジスト４０をアッシングにより取り除く。図２６に、ゲート電極４上にのみ高濃度ＰＳＧ膜９が形成された半導体装置の断面図を示す。このように形成されたゲート電極４上の高濃度ＰＳＧ膜９は、実施の形態１等と同様の閾値電圧のシフトを低減する機能を有し、さらにシリサイド防止膜としての機能も有する。
【００４５】
次に、ゲート電極４上の高濃度ＰＳＧ膜９をシリサイド防止膜として、ソース電極６の表面及びドレイン電極７の表面にシリサイド膜８を形成する。図２７に、シリサイド膜８を形成した半導体装置の断面図を示す。次に、高濃度ＰＳＧ膜９上の半導体装置の全面に層間絶縁膜１０を形成する。図２８に、層間絶縁膜１０を形成した半導体装置の断面図を示す。この層間絶縁膜１０上に配線１１を形成する。これに先立ち、配線１１とソース電極６及び配線１１とドレイン電極７を接続するために、層間絶縁膜１０にコンタクトプラグ１２が形成される。図２９に、配線１１等が形成された半導体装置の断面を示す。
【００４６】
次に、半導体装置の端部のスクライブラインで分断され、最終的な半導体装置として加工される（図示せず）。半導体装置の４辺を分断するが、そのいずれの辺も高濃度ＰＳＧ膜９が露出することはない。
【００４７】
以上のように、本実施の形態に記載の半導体装置は、ＭＯＳトランジスタが、ゲート電極４とソース電極６及びドレイン電極７とを備え、ソース電極６及びドレイン電極７は、上面にシリサイド膜８が形成され、高濃度ＰＳＧ膜９が、シリサイド膜８上を除いてトランジスタを覆うので、高濃度ＰＳＧ膜９をシリサイド防止膜と利用しつつ、閾値電圧のシフトを低減することが構造である。
【００４８】
また、本実施の形態に記載の半導体装置の製造方法は、高濃度ＰＳＧ膜９をゲート電極４のシリサイド防止膜として利用し、ソース電極６及びドレイン電極７の上面にのみシリサイド膜８を形成する工程とを備えるので、シリサイド防止膜を別途設けるための工程が不要となり、プロセスコストを低減できる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置端部の断面図である。
【図３】本発明の実施の形態１に係る閾値電圧のシフト量を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２９】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５０】
１  ｎ型シリコン基板、２  素子分離膜、３  ゲート絶縁膜、４  ゲート電極、５  サイドウォール、６  ソース電極、７  ドレイン電極、８  シリサイド膜、９  高濃度ＰＳＧ膜、１０，１３  層間絶縁膜、１１  配線、１２  コンタクトプラグ、１４  上層配線、１５  保護膜、２０，３０，３１，４０  レジスト、３２  コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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