(57)【要約】【課題】  ゲート絶縁膜として、High-k膜を用い、ゲート電極材料として、メタルゲートを用いる場合に、半導体装置のスループットを向上させる。【解決手段】  下層基板の、ゲート電極を形成する位置に、ダミーゲートを形成し、ダミーゲートをマスクとして、下層基板に、不純物を注入し拡散層を形成し、更に、熱処理を加え、拡散層の不純物を活性化させる。その後、ダミーゲートを埋め込むようにして下層基板上に、絶縁膜を形成する。この絶縁膜中のダミーゲートを除去し、絶縁膜に、第１の開口を形成する。また、絶縁膜を貫通し、拡散層表面に至る第２の開口を形成する。この状態で、少なくとも、第１、第２の開口の内壁に、第１の金属膜を形成し、更に、第１の開口底部に形成された第１の金属膜を、選択的に酸化あるいは、窒化させる。その後、第１、第２の開口内部に、第２の金属膜を埋め込む。【選択図】      図１
2005079206.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜と、前記ゲート電極とを埋め込んで、前記基板上に形成された絶縁膜と、
前記基板の、前記ゲート電極の外側に形成された拡散層と、
前記絶縁膜を貫通し、前記拡散層に至るコンタクトプラグと、
を備え、
前記コンタクトプラグは、
前記絶縁膜を貫通し、前記拡散層に至るコンタクトホール内壁に形成された、第１の金属膜と、
前記第１の金属膜上に、前記コンタクトホールを埋め込むようにして形成された、第２の金属膜と、を含み、
前記ゲート絶縁膜は、前記第１の金属膜を、酸化、あるいは、窒化することにより形成された膜であり、
前記ゲート電極は、第２の金属膜と同一の膜により形成されていることを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグは、前記第１の金属膜に代えて、第１の金属膜を窒化した膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグは、更に、前記第１の金属膜と、第２の金属膜との間に、第１の金属膜の窒化膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
下層基板の、ゲート電極を形成する位置に、ダミーゲートを形成するダミーゲート形成工程と、
前記ダミーゲートをマスクとして、前記下層基板に、不純物を注入し拡散層を形成する拡散層形成工程と、
熱処理を加え、前記拡散層の前記不純物を活性化させる不純物活性化工程と、
前記ダミーゲートを埋め込んで、前記下層基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜中の、前記ダミーゲートを除去し、前記絶縁膜に、第１の開口を形成する第１開口形成工程と、
前記絶縁膜を貫通し、前記拡散層表面に至る第２の開口を形成する第２開口形成工程と、
少なくとも、前記第１の開口の内壁と、前記第２の開口の内壁とに、第１の金属膜を形成する第１金属膜形成工程と、
少なくとも、前記第１の開口底部に形成された前記第１の金属膜を、選択的に酸化あるいは、窒化させる、酸化工程と、
前記第１の開口内部と、前記第２の開口内部とに、第２の金属膜を埋め込む第２金属膜埋め込み工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記酸化工程は、前記第１の開口部分に開口を有するレジストマスクを、前記絶縁膜上に形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記第１の金属膜を酸化、あるいは、窒化させるイオンを注入するイオン注入工程と、
前記レジストマスクを除去するレジストマスク除去工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記イオンは、酸素イオンであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の金属は、Ｔｉ、Ｈｆ、Ｚｒ、これらの窒化物、あるいは、これらの珪化物のいずれかであることを特徴とする請求項４から６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及び半導体装置の製造方法に関する。更に、具体的には、ゲート絶縁膜として高誘電率膜を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高度集積化、微細化に伴い、トランジスタにおいても微細化が急速に進められている。これに伴って、トランジスタのゲート絶縁膜においては、薄膜化が進み、現在、ＥＯＴ（等価酸化膜厚）で、約２．０nm以下にまで進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ２からなるゲート絶縁膜では、リーク電流が増大し、この増大するリーク電流は、無視できない値となる。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜とする）を用いる研究が進められている。比誘電率の高いHigh-k膜をゲート絶縁膜として用いる場合、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴを薄くして消費電力の低下を測ることができる。
【０００３】
一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化による容量の低下が問題となる。具体的に、ゲート電極材料として、従来のようにポリシリコンを用いた場合、この容量の低下は、シリコン酸化膜の膜厚に換算すると、約０．５nm増に相当する。この値は、薄膜化するゲート絶縁膜の膜厚と比較すると、無視できない大きさである。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲートとする場合には、上述したような空乏化の問題を抑えることができる。
【０００４】
しかし、メタルゲートは、その下部に形成される、ゲート絶縁膜に用いたHigh-ｋ膜と、反応を起こしやすい。従って、この反応を抑えるためには、メタルゲート形成後の、ソース/ドレイン活性化のための熱処理等、高温の熱処理を避ける必要がある。
【０００５】
従って、ゲート絶縁膜として、High-k膜を用い、ゲート電極として、メタルゲートを用いる場合のゲートの形成方法として、以下のような方法が提案されている。
まず、Ｓｉ基板の分離領域上に、ダミーのゲート絶縁膜、ダミーのゲート電極を形成する。このダミーゲート電極をマスクとして、Ｓｉ基板にイオン注入し、エクステンションを形成する。その後、ダミーゲート電極側面にスペーサを形成して、ダミーゲート電極とスペーサとをマスクとして、イオン注入して、ソース/ドレインを形成する。その後、ダミーゲート電極を埋め込む絶縁膜を形成した後、ダミーゲート電極表面が露出するまで平坦化し、ダミーゲート電極と、ダミーゲート絶縁膜とをエッチングにより除去して、絶縁膜に、溝を形成する。エクステンション、ソース/ドレイン活性化のための熱処理は、エクステンション形成のイオン注入後、ここまでの工程のいずれかのタイミングで行っておく。そして、絶縁膜に形成された溝内に、ゲート絶縁膜と、ゲート電極とを形成する。このようにすれば、拡散層の不純物の活性化後に、ゲートが形成されるため、ゲート形成後の高温熱処理を避けることができる。従って、High-k膜と、メタルゲートとの反応を抑えることはできる（例えば、非特許文献１、２参照）。
【０００６】
【非特許文献１】A. Chatterjee et al., IEDM Tech. Dig. (1997), p.821
【非特許文献２】A. Yagishita et al., IEDM Tech. Dig. (1998), p.785
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述のような方法により、メタルゲートを形成する場合、まず、ダミーゲート絶縁膜、ダミーゲート電極を形成して、拡散層を形成し、絶縁膜を堆積した後、ダミーゲートをエッチングにより除去する。そして、熱処理後に、再び、実際のゲート絶縁膜とゲート電極とを形成することになる。更に、この後、通常の工程では、絶縁膜に、拡散層に至るコンタクトホールを形成し、このコンタクトホールに、金属薄膜を形成した後に、金属材料を埋め込んでコンタクトプラグを形成する。このように、High-k膜をゲート絶縁膜とし、ゲート電極として、メタルゲートを用いる場合、ゲート形成のための工程数が多くなってしまい、半導体装置製造のスループットが低下してしまう。
【０００８】
従って、この発明は、ゲート絶縁膜としてHigh-k膜を用い、ゲート電極として、メタルを用いた場合にも、製造工程数を抑えることができるようにした半導体装置の製造方法及びこの方法により製造された半導体装置を提供するものである。
【課題を解決するための手段】
【０００９】
この発明における半導体装置は、基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜と、前記ゲート電極とを埋め込んで、前記基板上に形成された絶縁膜と、
前記基板の、前記ゲート電極の外側に形成された拡散層と、
前記絶縁膜を貫通し、前記拡散層に至るコンタクトプラグと、
を備え、
前記コンタクトプラグは、
前記絶縁膜を貫通し、前記拡散層に至るコンタクトホール内壁に形成された、第１の金属膜と、
前記第１の金属膜上に、前記コンタクトホールを埋め込むようにして形成された、第２の金属膜と、を含み、
前記ゲート絶縁膜は、前記第１の金属膜を、酸化、あるいは、窒化することにより形成された膜であり、
前記ゲート電極は、第２の金属膜と同一の膜により形成されているものである。
【００１０】
また、この発明の半導体装置の製造方法は、下層基板の、ゲート電極を形成する位置に、ダミーゲートを形成するダミーゲート形成工程と、
前記ダミーゲートをマスクとして、前記下層基板に、不純物を注入し拡散層を形成する拡散層形成工程と、
熱処理を加え、前記拡散層の前記不純物を活性化させる不純物活性化工程と、
前記ダミーゲートを埋め込んで、前記下層基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜中の、前記ダミーゲートを除去し、前記絶縁膜に、第１の開口を形成する第１開口形成工程と、
前記絶縁膜を貫通し、前記拡散層表面に至る第２の開口を形成する第２開口形成工程と、
少なくとも、前記第１の開口の内壁と、前記第２の開口の内壁とに、第１の金属膜を形成する第１金属膜形成工程と、
少なくとも、前記第１の開口底部に形成された前記第１の金属膜を、選択的に酸化あるいは、窒化させる、酸化工程と、
前記第１の開口内部と、前記第２の開口内部とに、第２の金属膜を埋め込む第２金属膜埋め込み工程と、
を備えるものである。
【発明の効果】
【００１１】
この発明においては、絶縁膜の、ゲートを形成する位置に形成された第１の開口と、絶縁膜を貫通し、拡散層表面に至る第２の開口の内壁に、第１の金属膜を形成し、この金属膜の、第１の開口に形成された部分のみを酸化あるいは窒化させる。第１の開口においては、この酸化された第１の金属膜をゲート絶縁膜として用いることができ、一方、第２の開口では、この膜を、コンタクトプラグの金属膜として用いることができる。従って、全体として、半導体装置の製造工程数を少なくすることができ、半導体装置のスループットを向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００においては、ｎＭＩＳ１１０と、ｐＭＩＳ１２０とが形成されている。
【００１４】
Ｓｉ基板２には、素子分離領域４が形成され、素子分離領域４によりｎ型のＭＩＳ（Metal-Insulator-Semiconductor）１１０形成用の領域と、ｐ型のＭＩＳ１２０形成用の領域とに分離されている。なお、簡略化のため、この明細書において、ｎ型、ｐ型のＭＩＳ１１０、１２０を、それぞれ、ｎＭＩＳ１１０、ｐＭＩＳ１２０と称し、ｎＭＩＳ１１０形成用の領域、ｐＭＩＳ１２０形成用の領域を、それぞれ、ｎＭＩＳ領域、ｐＭＩＳ領域と称することとする。
【００１５】
ｎＭＩＳ領域、ｐＭＩＳ領域には、それぞれ、ｐＷＥＬＬ６、ｎＷＥＬＬ８が形成されている。また、各領域のＳｉ基板２表面に、比較的不純物濃度の低いエクステンション１０が形成され、その下方に、Ｈａｌｏ１２が形成されている。また、エクステンション１０より外側に、比較的不純物濃度の濃い、ソース/ドレイン１４が形成されている。
【００１６】
また、Ｓｉ基板２上には、ＳｉＮ膜１６を介して、層間絶縁膜１８が形成されている。各領域において、層間絶縁膜１８と、ＳｉＮ膜１６を貫通して、溝２０及びコンタクトホール２２が形成されている。溝２０は、ゲート形成用の溝であり、層間絶縁膜１８表面から、Ｓｉ基板２上のエクステンション１０に挟まれた部分に達する。また、コンタクトホール２２は、層間絶縁膜１８表面から、ソース/ドレイン１４にまで至るコンタクトプラグ形成用のホールである。
【００１７】
各領域において、溝２０内壁には、ゲート絶縁膜として、ＴｉＯ２膜２６が形成されている。但し、ＴｉＯ２膜２６は、溝２０の底面部においては、完全にＴｉが酸化され、ＴｉＯ２となっているが、溝２０上部付近では、完全に酸化されずＴｉのまま残留している部分もある。ＴｉＯ２膜２６の膜厚は、約３nmである。また、コンタクトホール２２内壁には、Ｔｉ膜２８が形成されている。Ｔｉ膜２８の膜厚は、約３nmである。
【００１８】
溝２０内と、コンタクトホール２２内には、それぞれ、ＴｉＯ２膜２６、Ｔｉ膜２８を介して、Ｗ（タングステン）３０が埋め込まれている。溝２０側に埋め込まれたＷ３０は、ゲート電極の役割を果たす。溝２０のＴｉＯ２膜２６外側には、層間絶縁膜１８に埋め込まれて、スペーサ３２が形成されている。一方、コンタクトホール２２においては、Ｔｉ膜２８と、Ｗ３０により、コンタクトプラグが構成されている。
【００１９】
層間絶縁膜１８上部には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、コンタクトホール４２が形成されている。各コンタクトホール４２は、層間絶縁膜４０を貫通し、その底部において、それぞれ、溝２０、コンタクトホール２２に埋め込まれたＷ３０表面を露出する。各コンタクトホール４２には、Ｗ４４が埋め込まれている。即ち、各コンタクトホール４２に埋め込まれたＷ４４は、それぞれ、下層に形成されたゲート電極、あるいは、コンタクトプラグとしてのＷ３０に接続する。
【００２０】
図２は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図１８は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図１８を参照して、この発明の実施の形態１における半導体装置１００の製造方法について詳細に説明する。
【００２１】
まず、図３に示すように、Ｓｉ基板２上に、素子分離領域４を形成し、ｎＭＩＳ領域と、ｐＭＩＳ領域に分離する（ステップＳ２）。その後、ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれに、不純物を注入し、ｐＷＥＬＬ６、ｎＷＥＬＬ８を形成する（ステップＳ４）。
【００２２】
次に、図４に示すように、Ｓｉ基板２上に、ダミーゲート絶縁膜形成用のＳｉＯ２膜５０と、ダミーゲート電極形成用のポリシリコン膜５２とを形成する（ステップＳ６〜Ｓ８）。その後、ダミーゲートを形成する（ステップＳ１０）。ここでは、通常のゲートの加工と同様に、ポリシリコン膜５２上のゲートを形成する部分に、レジストマスク５４を形成し、レジストマスク５４をマスクとして、ポリシリコン膜５２をエッチングして、ダミーゲート電極５２、ダミーゲート絶縁膜５０とする。レジストマスク５４はその後除去する。
【００２３】
次に、図６に示すように、ｐＭＩＳ領域を覆うレジストマスクを形成し、このレジストマスクとダミーゲート電極５２とをマスクとして、まず、Ｓｉ基板２のｎＭＩＳ領域に、ｎ型イオンを注入し、ｎ型のエクステンション１０を形成した後、ｐ型のイオンを注入し、Ｈａｌｏ１２を形成する（ステップＳ１２）。その後、レジストマスクは除去する。その後、ｎＭＩＳ領域を覆うレジストマスクを形成し、このレジストマスクとダミー電極５２とをマスクとして、Ｓｉ基板２のｐＭＩＳ領域に、ｐ型イオンを注入し、ｐ型のエクステンション１０を形成し、続けて、ｎ型のイオンを注入し、Ｈａｌｏ１２を形成する（ステップＳ１４）。
【００２４】
次に、図７に示すように、ダミーゲート電極５２の側壁に、スペーサ３２を形成する（ステップＳ１６）。ここでは、ＳｉＮ膜を堆積した後、エッチバックにより、ダミーゲート電極側面にのみＳｉＮ膜を残す。
【００２５】
次に、図８に示すように、ｎＭＩＳ領域に、ソース/ドレイン１４を形成する（ステップＳ１８）。ここでは、ｐＭＩＳ領域を覆うレジストマスクを形成し、このレジストマスクとダミーゲート電極５２とスペーサ３２とをマスクとして、ｎＭＩＳ領域にｎ型イオンを注入する。次に、ｐＭＩＳ領域に、ソース/ドレイン１４を形成する（ステップＳ２０）。ここでは、ｎＭＩＳ領域を覆うレジストマスクを形成し、このレジストマスクとダミーゲートと電極５２とスペーサ３２とをマスクとして、ｐＭＩＳ領域にｐ型イオンを注入する。
【００２６】
次に、活性化のためのＲＴＡ（Rapid Thermal Anneal）を行う（ステップＳ２２）。ここで、熱処理温度約１０００℃で、処理時間は約１秒間とする。これにより、エクステンション１０及びソース/ドレイン１４からなる拡散層中の不純物が活性化される。
【００２７】
次に、図９に示すように、Ｓｉ基板２表面に、エッチングストッパーとしてＳｉＮ膜１６を形成する（ステップＳ２４）。その後、ＳｉＮ膜１６上に、ダミーゲート電極５２とスペーサ３２とを埋め込むように、層間絶縁膜１８を形成する（ステップＳ２６）。
【００２８】
次に、図１０に示すように、ＣＭＰ（Chemical and Mechanical Polishing）により平坦化をおこなう（ステップＳ２８）。ここでは、ＳｉＮ膜１６をエッチングストッパーとして、ダミーゲート電極５２上のＳｉＮ膜１６が露出するまでＣＭＰを行う。その後、露出したＳｉＮ膜１６を、熱リン酸によるウェットエッチングやドライエッチングにより除去する（ステップＳ３０）。これにより、表面にダミーゲート５２上部が露出し、かつ、層間絶縁膜１８が平坦化された状態となる。
【００２９】
次に、図１１に示すように、ダミーゲート電極５２及びダミーゲート酸化膜５０を、エッチングにより、選択的に除去して、層間絶縁膜１８に、溝２０を形成する（ステップＳ３２）。
次に、図１２に示すように、層間絶縁膜１８を貫通し、その表面から、ソース/ドレイン１４にまで至るコンタクトホール２２を形成する（ステップＳ３４）。ここでは、層間絶縁膜１８上に、ソース/ドレイン１４上方に開口を有するレジストマスク５６を形成する。その後、このレジストマスク５６をマスクとして、エッチングを行うことにより、層間絶縁膜１８にコンタクトホール２２を開口する。その後、レジストマスク５６は除去する。
【００３０】
次に、図１３に示すように、表面に沿って、Ｔｉ膜２８を形成する（ステップＳ３６）。Ｔｉ膜２８は、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により成膜する。これにより、層間絶縁膜１８の表面に露出する部分と、溝２０及びコンタクトホール２２内壁とに沿って、Ｔｉ膜２８が形成される。Ｔｉ膜２８は、必ずしも均一な厚さに形成される必要はないが、少なくとも、溝２０底面に所望の膜厚が形成されることが必要であり、ここでは、後に形成されるＴｉＯ２の膜厚から、３nm程度のＴｉ膜厚が好適である。
【００３１】
次に、図１４に示すように、溝２０部分に開口を有するレジストマスク５８を形成する（ステップＳ３８）。その後、このレジストマスク５８をマスクとして、Ｏ+イオンを注入する（ステップＳ４０）。ここでは、加速エネルギーを約０．５keVとし、ドーズ量を約４×１０１６/cm2とする。これにより、Ｔｉ膜２８の露出している部分、即ち、溝２０内壁に形成されたＴｉ膜２８は、酸化され、High-k膜であるＴｉＯ２膜２６に変換される。なお、このイオン注入により、溝２０の底部のＴｉ膜２８は、完全に酸化された状態とする。一方、リーク電流や、絶縁膜耐性等の要求を満たせば、溝２０上部や、側面部は、完全に酸化されず、導電性膜のＴｉ膜のまま残った部分があってもよい。イオン注入後、レジストマスク５８は、除去する。
【００３２】
次に、図１５に示すように、溝２０及びコンタクトホール２２の内部も含むＴｉ膜２８/ＴｉＯ２膜２６上に、Ｗ３０を堆積する（ステップＳ４４）。Ｗ３０は、ＣＶＤ法またはＰＶＤ法により堆積され、これにより、溝２０及びコンタクトホール２２内部にもＷ３０が埋め込まれる。ＭＩＳＦＥＴの閾値は、ゲート絶縁膜に接触する電極の種類により変化する。ここでは、ＭＩＳＦＥＴの閾値は、Ｗ３０の仕事関数に対応したものとなるが、所望の閾値が得られない場合には、Ｔｉ膜２８/ＴｉＯ２膜２６と、Ｗ３０との間に、膜厚５nm程度の、閾値制御用の金属を挿入してもよい。
【００３３】
次に、図１６に示すように、ＣＭＰによる平坦化を行う（ステップＳ４６）。これにより、溝２０及びコンタクトホール２２外部、即ち、層間絶縁膜１８上に形成されたＷ３０と、Ｔｉ膜２８あるいは、ＴｉＯ２膜２６を除去する。
【００３４】
次に、図１８に示すように、層間絶縁膜１８上に層間絶縁膜４０を形成する（ステップＳ４８）。その後、層間絶縁膜４０に、溝２０内のタングステン上、コンタクトホール２２内のＷ３０上に至るホール４２を形成する（ステップＳ５０）。
【００３５】
その後、図１に示すように、コンタクトホール２２内に、タングステンを埋め込む（ステップＳ５２）。その後、層間絶縁膜４０上のタングステンをＣＭＰにより除去して平坦化を行う（ステップＳ５４）。以上のようにして、図１に示すような半導体装置１００が形成される。
【００３６】
以上説明したように、この実施の形態１によれば、拡散層活性化のための熱処理を行った後にゲートを形成するため、メタルゲートを用いる場合にも、メタルゲートとHigh-k膜との反応を抑えることができ、リーク電流を抑えることができる。また、それと共に、ゲート絶縁膜の形成と、コンタクトプラグにおける金属膜の形成を同時に行うことができるため、半導体製造工程数を減少させ、スループットの向上を図ることができる。
【００３７】
また、実施の形態１において、溝２０及びコンタクトホール２２内壁にＴｉ膜２８を形成した後、溝２０内部のＴｉ膜２８のみを、ＴｉＯ２膜２６に変換する。ここで、ＴｉＯ２膜２６は、ゲート絶縁膜として用いられ、一方、コンタクトホール２２内部のＴｉ膜２８は、Ｗ３０と、Ｓｉ基板２との密着性を高める役割を果たす。従って、簡単なプロセスで、信頼性の高い半導体装置を得ることができる。
【００３８】
実施の形態２．
図１９は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図１９に示すように、半導体装置２００は、実施の形態１において説明した半導体装置１００と類似するものである。但し、半導体装置２００においては、コンタクトホール２２底部の、Ｓｉ基板２と接する部分に、ＴｉＳｉ２膜６２、ＴｉＮ膜６４が形成されている。
【００３９】
図２０は、この発明の実施の形態２における半導体装置２００の製造方法について説明するためのフロー図である。
実施の形態２における半導体装置２００の製造方法は、実施の形態１において説明した半導体装置１００の製造方法と類似する。但し、半導体装置２００のコンタクトプラグにおいては、コンタクトホール２２底部に、ＴｉＳｉ２膜６２、ＴｉＮ膜６４が形成されており、この部分の製造工程が、半導体装置１００の製造方法と異なる。
以下、図２０を用いて、この発明の実施の形態２における半導体装置２００の製造方法について、具体的に説明する。
【００４０】
まず、実施の形態１において説明した、ステップＳ２〜Ｓ４２の工程を行うことにより、溝２０内壁に、ＴｉＯ２膜２６が形成され、コンタクトホール２２内壁に、Ｔｉ膜２８を形成する。その後、窒素またはＮＨ３雰囲気中でアニールを行う（ステップＳ６０）。これにより、コンタクトホール２２底部において、ＴｉＳｉ２膜６２が形成され、また、Ｔｉ膜２８表面が窒化し、ＴｉＮ膜６４が形成される。ＴｉＮ膜６４は、バリアメタルの役割を果たす。
続けて、実施の形態１において説明したステップＳ４４〜Ｓ５４を行うことにより、半導体装置２００を得ることができる。
【００４１】
以上説明したように、実施の形態２によれば、ゲート絶縁膜の形成と、コンタクトプラグにおける金属膜の形成を同時に行うことができるため、半導体製造工程数を減少させ、スループットの向上を図ることができる。また、実施の形態２では、特に、コンタクトプラグ底部において、ＴｉＳｉ２膜６２、ＴｉＮ膜６４を形成する。このため、より良好なオーミックコンタクトを形成することができ、信頼性の高い半導体装置を得ることができる。
【００４２】
なお、ここでは、コンタクトホール２２の底部において、熱処理を加えることにより、ＴｉＮ/ＴｉＳｉ２構造を自動的に形成する場合について説明した。しかし、この発明においてはこれに限るものではなく、例えば、コンタクトホール２２底部に、バリアメタルとしてＴｉＮ膜６４のみが形成されるものであっても良い。このＴｉＮ膜６４は、例えば、Ｎラジカルや、Ｎプラズマ等を用いた低温による窒化等により形成することができる。また、例えば、Ｔｉ膜２８上に、ＴｉＮ膜６４を形成し、積層構造とするものであっても良い。この積層構造は、例えば、Ｔｉ膜２８上にＴｉＮ膜をスパッタすることにより形成することができる。
その他は、実施の形態１と同様であるから説明を省略する。
【００４３】
なお、実施の形態１、２においては、ｎＭＩＳ１１０と、ｐＭＩＳ１２０とをそれぞれ１つずつ形成した半導体装置１００、２００について説明した。しかし、この発明において半導体装置は、ｎ型、ｐ型のトランジスタの両方を備えるものでなくてもよいし、また、各トランジスタが複数形成されているものであっても良い。
【００４４】
また、実施の形態１、２においては、第１の金属薄膜として、Ｔｉ膜２８を形成し、ゲート絶縁膜として、ＴｉＯ２膜２６に変換する場合について説明した。しかし、この発明において、第１の金属薄膜は、Ｏ+イオンの注入等により、High-k膜に変換して、ゲート絶縁膜として用いることができる材料であればよく、Ｔｉ膜２８に限るものではない。例えば、Ｈｆ膜、Ｚｒ膜や、これらの窒化物、珪化物などであってもよい。例えば、Ｔｉ膜２８に代えて、Ｈｆ膜を用いて、ゲート絶縁膜として、約３nmのＨｆＯ２膜を形成する場合、Ｔｉ膜２８の代わりに形成するＨｆ膜の膜厚は、約２．２nmとすればよい。また、このとき、好適には、Ｏ+イオンの加速エネルギーを、約０．５keVとし、ドーズ量を、約２×１０１６/cm2とするとよい。但し、この注入条件に限るものでもない。
【００４５】
また、実施の形態１、２においては、溝２０及びコンタクトホール２２内壁に沿って、直接Ｔｉ膜２８を形成する場合について説明した。しかし、この発明はこれに限るものではなく、溝２０内に、Ｔｉ膜２８形成前に、ＳｉＯ２膜あるいは、ＳｉＯＮ膜等の、界面ゲート絶縁膜となる薄膜を形成したものであってもよい。また、界面ゲート絶縁膜として、Ｓｉ基板２上に形成された自然酸化膜をそのまま用いたものであってもよい。
【００４６】
また、その他の部分においても、この発明において、各部分の構造や、各膜の形成方法や、各膜の材料は、実施の形態において説明したものに限るものではない。これらは、この発明を逸脱しない範囲において、適宜選択し得るものである。
【００４７】
なお、例えば、実施の形態１、２におけるＳｉ基板２は、この発明の基板に該当し、ＴｉＯ２膜２６は、この発明のゲート絶縁膜に該当し、層間絶縁膜１８は、この発明の絶縁膜に該当し、エクステンション１０、ソース/ドレイン１４は、この発明の拡散層に該当する。また、実施の形態１のコンタクトホール２２に形成されたＴｉ膜２８及びＷ３０、あるいは、実施の形態２のＴｉＳｉ２膜６２、ＴｉＮ膜６４及びＷ３０は、この発明のコンタクトプラグに該当する。また、この発明において、第１の金属膜には、Ｔｉ膜２８が該当し、第２の金属膜には、Ｗ３０が該当する。また、この発明において、第１、第２の開口には、それぞれ、溝２０、コンタクトホール２２が該当する。
【００４８】
また、例えば、実施の形態１、２において、ステップＳ６〜Ｓ１０を実行することにより、この発明のダミーゲート形成工程が実行され、ステップＳ１２〜Ｓ２０を実行することにより、拡散層形成工程が実行され、ステップＳ２２を実行することにより不純物活性化工程が実行され、ステップＳ２６を実行することにより絶縁膜形成工程が実行される。また、例えば、ステップＳ３２、Ｓ３４を実行することにより、それぞれ、第１、第２開口形成工程が実行される。また、例えば、ステップＳ３６を実行することにより、第１金属膜形成工程が実行される。また、例えば、ステップＳ３８〜Ｓ４２を実行することにより、酸化工程が実行され、ステップＳ３８、Ｓ４０、Ｓ４２を実行することにより、それぞれ、レジストマスク形成工程、イオン注入工程、レジストマスク除去工程が実行される。また、例えば、ステップＳ４４を実行することにより、第２金属膜埋め込み工程が実行される。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１９】この発明の実施の形態２における半導体装置について説明するための断面模式図である。
【図２０】この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。
【符号の説明】
【００５０】
１００  半導体装置
１１０  ｎＭＩＳ
１２０  ｐＭＩＳ
２  Ｓｉ基板
４  素子分離領域
６  ｐＷＥＬＬ
８  ｎＷＥＬＬ
１０  エクステンション
１２  Ｈａｌｏ
１４  ソース/ドレイン
１６  ＳｉＮ膜
１８  層間絶縁膜
２０  溝
２２  コンタクトホール
２６  ＴｉＯ２膜
２８  Ｔｉ膜
３０  Ｗ
３２  スペーサ
４０  層間絶縁膜
４２  コンタクトホール
４４  Ｗ
５０  ＳｉＯ２膜（ダミーゲート酸化膜）
５２  ポリシリコン膜（ダミーゲート電極）
５６  レジストマスク
５８  レジストマスク
６０  レジストマスク
６２  ＴｉＳｉ２膜
６４  ＴｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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