(57)【要約】【課題】従来技術における不都合を除去する、ダブルゲートＳＯＩ処理のためのマーカーの作成方法を提供する。【解決手段】ＳＯＩウエハ上でのダブルゲートＳＯＩ処理のためのマーカーＭＸの作成方法においては、少なくとも１つのマーカーは第１方向への回折構造を有し、回折構造は、第１方向における検出のために、配列及びオーバレイ検出システムで用いている間に、非対称的回折パターンを生成するよう配置される。ＳＯＩウエハは、基板、その基板上の酸化層、及びその酸化層のトップ上の半導体層を含む。ダブルゲートＳＯＩ処理は、少なくとも１つのダイＤ上で実行される。ダイＤは、半導体層上に位置し、さらに回路領域Ｃとして配置された少なくとも内部領域、及びスクライブライン領域ＳＬとして配置された外部領域を含む。マーカーＭＸはスクライブライン領域ＳＬ内に形作られる。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＳＯＩウエハ上でのダブルゲートＳＯＩ処理のための少なくとも１つのマーカー（ＭＸ）を作成する方法であって、
上記少なくとも１つのマーカーは第１方向への回折構造を有していて、該回折構造は、前記第１方向における検出のために、配列およびオーバレイ検出システムで用いている間に、非対称的回折パターンを生成するよう配置され、
ＳＯＩウエハは、基板と、その基板上の酸化層と、その酸化層のトップ上の半導体層とを含み、
ダブルゲートＳＯＩ処理は少なくとも１つのダイ（Ｄ）上で実行され、上記少なくとも１つのダイ（Ｄ）は、半導体層上に位置するとともに、少なくとも、回路領域（Ｃ）として配置された内部領域と、スクライブライン領域（ＳＬ）として配置された外部領域とを含み、上記少なくとも１つのマーカー（ＭＸ）はそのスクライブライン領域（ＳＬ）内に形作られ、
ダブルゲートＳＯＩ処理は、
半導体層を酸化層から分離するステップと、
半導体層の元のトップ表面が新しい基板の表面へ向けられた状態で、ターンオーバーされた半導体層として分離した半導体層を、新しい基板の表面上に取り付けるステップとを含む処理ステップを含み、
鏡映マーカー（ＭＸ’）が設けられ、該鏡映マーカーは、第１方向に対して垂直な第２方向の周りで鏡面操作を用いることによるマーカー（ＭＸ）の鏡像である方法。
【請求項２】
前記第１方向に沿うスクライブライン領域（ＳＬ）内の鏡映マーカー（ＭＸ’）の位置（Ｘ２）が、鏡線（ＭＰ）の周りで前記鏡面操作を適用することにより、前記第１方向に沿うマーカー（ＭＸ）の位置（Ｘ１）に対して鏡面対称となるよう選択され、前記鏡線（ＭＰ）は、前記第２方向におけるダイ（Ｄ）の長方形のエンベロープの対称線である、請求項１に記載の方法。
【請求項３】
前記鏡映マーカー（ＭＸ’）が、前記マーカー（ＭＸ）と同一のリソグラフステップ内で作成される。請求項１または２に記載の方法。
【請求項４】
半導体層が背面を有し、鏡映マーカー（ＭＸ’）上のリソグラフ配列を用いる、半導体層の背面の完全な配列処理を含んでいる、請求項３に記載の方法。
【請求項５】
完全な配列処理が、ヒートシンク、ＲＦデバイス、メモリデバイス、アナログデバイス、または高電圧デバイスの、少なくとも１つのコンポーネントを形成することを含む、請求項４に記載の方法。
【請求項６】
完全な配列処理が、光電子デバイスの少なくとも１つのコンポーネントを形成することを含む、請求項４に記載の方法。
【請求項７】
完全な配列処理が、マイクロメカニックデバイスの少なくとも１つのコンポーネントを形成することを含む、請求項４に記載の方法。
【請求項８】
新しい基板が、非Ｓｉ基板、または非常に抵抗の大きなＳｉ基板である、請求項１〜７のいずれか１つに記載の方法。
【請求項９】
請求項１〜８のいずれか１つに記載の方法に従って製造された半導体デバイス。
【請求項１０】
ＳＯＩ処理により製造された少なくとも１つのダブルゲートトランジスタを含む、請求項９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプレアンブルで定義されているように、ダブルゲートＳＯＩ処理のためのマーカーの作成方法に関する。また、本発明は、ダブルゲートＳＯＩ処理のためのマーカーに関する。さらに、本発明は、ダブルゲートＳＯＩ処理のためのこうしたマーカーが提供される半導体デバイスに関する。
【背景技術】
【０００２】
こうしたマーカーは、ダブルゲートトランジスタを伴うＳＯＩ（シリコンオンインシュレータ）回路を開示している、特許文献１から知られている。ダブルゲートトランジスタのための方法が開示されており、そこでは、トランジスタのアッパーゲートへ自己配列されるバックサイドゲートが作成される。
【０００３】
転写方法は、ウエハ背面上にマーキング機構を生成するために用いられており、ゲートスタックのエッジ上のエッチング停止スペーサの形成、および、シリコンデバイス層を通した、ならびに埋込み酸化物層を通した配列溝のエッチングを含んでおり、その結果、配列溝の底部上への配列層の付着が、背面上のマーカーを提供する。
【０００４】
半導体デバイスの臨界機構サイズは１００ｎｍ以下であるので、リソグラフ処理における、（光学）配列およびオーバレイに対する要件は高い。リソグラフ装置では、配列およびオーバレイ検出は、通常、光学ビームを配列マーカー上に衝突させるにより発生する複数の被回折ビーム（すなわち、回折オーダー）を、検出することにより実行される。
【０００５】
こうした配列マーカーは、若干の選択された被回折ビームの強度が、強度が相対的に減少された他の被回折ビームに対して偏向されるように、その構造が変更されたグレーティングを含んでいる場合がある。この若干の選択された回折オーダーの偏向に起因して、回折パターン（すなわち、回折ビームの組）は、衝突光学ビームに対して非対称となる。この測度により、配列ならびにオーバレイ検出方法が概して改良される。
【特許文献１】米国特許第６，３３５，２１４Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、リソグラフ装置における、非対称な配列信号およびそれらの検出が、ウエハ接着が実行されるダブルゲートＳＯＩ処理に対しては障害となる。さらに、乱れた非対称性のため、配列マーカーにより生成された信号はもはや検出不可能となるので、ウエハ接着後のさらなるリソグラフ処理が妨げられる。
【０００７】
本発明の目的は、従来技術における不都合を除去する、ダブルゲートＳＯＩ処理のためのマーカーの作成方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、以下に関する：
ＳＯＩウエハ上の、ダブルゲートＳＯＩ処理のための少なくとも１つのマーカーの作成方法、少なくとも１つのマーカーは第１方向への回折構造を有しており、さらに、回折構造は、第１方向における配列およびオーバレイ検出システムで用いている間に、非対称的回折パターンを生成するよう配置される；
ＳＯＩウエハは、基板、その基板上の酸化膜、およびその酸化膜のトップ上の半導体層を含み；
ダブルゲートＳＯＩ処理は、少なくとも１つのダイ上で実行され、；少なくとも１つのダイは、半導体層上に位置し、さらに回路領域として配置された少なくとも１つの内部領域、およびスクライブライン領域として配置された外部領域を含み；少なくとも１つのマーカーは、そのスクライブライン領域内に形作られる；そして、
ダブルゲートＳＯＩ処理は、以下の処理ステップを含む：
半導体層を酸化層から分離するステップ、
半導体層の元のトップ表面を新しい基板表面へ向けた状態で、ターンオーバーされた半導体層としての分離した半導体層を、新しい基板の表面上に取り付けるステップ、ここで、本方法は鏡映マーカーを提供するものであり、この鏡映マーカーは、第１方向に対して垂直な第２方向の周りで鏡面操作を用いることによるマーカーの鏡像である。
【０００９】
本発明はまた、こうした第２配列マーカーを含む半導体デバイスに関する。
【発明の効果】
【００１０】
有利には、本発明の方法により作成されるように、第２配列マーカーなどのさらなるリソグラフ処理の間に、リソグラフ装置の配列およびオーバレイセンサにより要求されるように、非対称回折パターンが生成される。さらに、第１（オリジナル）配列マーカーの生成と同一のステップ中に第２配列マーカーが作成されるので、それらの相対位置が決定される。ここにおいて、第２配列マーカーとの配列は容易である。
【発明を実施するための最良の形態】
【００１１】
以下には、本発明を教示する目的で、本発明の方法およびデバイスの好適な実施例が説明されている。当技術分野の熟達者であるなら、本発明の真の趣旨、および請求項のみにより限定される本発明の範囲から逸脱することなく実行するために、本発明の他の代替手段および同等な実施例を想起可能および縮小可能であることが理解されよう。
【００１２】
図１は、従来技術でのダイの平面図を概略的に示す。半導体デバイスは、半導体ウエハＷ上に作成される。半導体デバイスに必要なウエハエステート（ｗａｆｅｒ  ｅｓｔａｔｅ）がダイＤである。概して、ダイは、実質的に長方形の領域である。ウエハは、第１方向Ｘへ走るロー（ｒｏｗ）と、直交する第２方向Ｙへ走るコラム（ｃｏｌｕｍｎ）に配列された、複数のダイを含んでいる。
【００１３】
ダイＤの領域内の内部領域Ｃは、半導体デバイスを作る電子回路を作成するために利用可能である。
【００１４】
内部領域を囲んでいるのは、スクライブラインＳＬ領域として示されている周辺領域であり、これは、製造処理のある時点で、個々のダイを互いに分離するために犠牲にされる。
【００１５】
スクライブライン領域ＳＬは、配列およびオーバレイマーカーを含んでいる。配列およびオーバレイマーカーは、製造処理内のリソグラフステップの間、マスク上の投影機構に対する、ダイ領域内の機構の配列を可能にするよう用いられる。投影機構は、ダイ領域を覆っている感光層上に作像されるべきである。次に、（投影機構での）マスク画像の感光層への投影、層の現像、および投影機構を開くことの後に、それに続いて、投影された機構の定義（マスクの目的に応じて、例えば、被ドーピング領域の定義、あるいは（半）導体あるいは絶縁領域の定義など）のためのステップが実行可能である。
【００１６】
通常、配列は、ＸおよびＹ方向の双方に必要である。したがって、Ｘ方向における配列のための第１配列マーカーＭＸ、および、Ｙ方向における配列のための第２配列マーカーＭＹが、スクライブライン領域ＳＬ内に存在している。
【００１７】
図２は、従来技術での配列マーカーの平面図を概略的に示している。
【００１８】
こうした配列マーカーは、若干の選択された被回折ビームの強度が、相対的に減少された強度の他の被回折ビームに対して偏向されるように変更される構造のグレーディングを含んでいる。
【００１９】
グレーディングは、複数の第１要素Ａと第２要素Ｂとを含んでおり、使用中における、それぞれの要素タイプは、光学ビームが当たると特定の相互作用を起こす。当技術分野の熟練者には既知であるが、例えば、グレーディングは要素ＡおよびＢとして、ライン、およびスクライブライン領域ＳＬ内でエッチングされた溝、あるいは異なる材料ＡおよびＢの一連のラインを含んでいてもよい。
【００２０】
グレーディングの特定の形成（幅、および／または、要素ＡおよびＢの交互シーケンス）に起因して、グレーディングにより生成される回折パターンは、若干の偏向された回折オーダーを含んでいる。図２では、こうした偏向された回折パターンを生成するために、Ｘ方向にわたって、個々の要素ＡおよびＢの幅変化を有するグレーディングが図式的に示されている。さらに、若干の選択された回折オーダーの偏向に起因して、回折パターン（すなわち、回折ビームの組）は、衝突光学ビームに対して非対称となっており、すなわち、測定される回折オーダーは、実質的にグレーディング表面の法線の一方の側に配置されている。（こうした非対称を提供する目的は、この場合、リソグラフ装置で使用されるように、配列検出システムの特性に関連している）。
【００２１】
第１マーカー（ＭＸ）および第２マーカー（ＭＹ）は同一グレーディングであってもよいし、また、異なるグレーディングであってもよいことに留意されたい。
【００２２】
ダブルゲートＳＯＩ処理の間、ダイは、酸化Ｓｉ基板（ＳＯＩウエハ）のトップ上の半導体（シリコン）層上に作成される。製造中のある時点で、半導体層は、酸化Ｓｉ基板から分離され、上下逆にされて、ウエハ接着により、元のトップを下にして、新しい基板（酸化表面層を含む）上に取り付けられることになる。ターンオーバーは、例えば、ダブルゲートトランジスタ（すなわち、トップゲートに加えて、Ｓｉソース、ドレイン、およびチャンネル領域）の活性トランジスタ層の作成後に行われてもよい。その後のステップでは、第２ゲートは、ダイＤの（その時の）表面領域上に製造可能である。
【００２３】
例えば、Ｙ軸の周りの、ダイのターンオーバーにより、第１配列マーカーのマーカーＭＸは、それらの元に方向づけに対する鏡映位置にある。
【００２４】
この鏡映位置では、もはや適切に第１配列マーカーＭＸを使用することができない。回折パターンの非対称性の結果、被回折強度は、実質的に、光学検出システムの好適な方向とは別の方向に向かうことになる。したがって、こうしたターンオーバー配列マーカーの配列およびオーバレイ測定は、著しく妨げられる。
【００２５】
図３は、本発明に従って製造された配列マーカーを含む、ダイの平面図を概略的に示している。
【００２６】
図３では、同一参照番号を有する実体は、前の図面で示されたような同一実体を指している。
【００２７】
本発明によると、ダブルゲートＳＯＩ処理のためのマーカー（グレーディング）ＭＸの作成方法は、スクライブライン領域ＳＬ内への鏡映マーカー（グレーディング）ＭＸ’の製造を提供する。ここで、こうした鏡映マーカー（グレーディング）ＭＸ’はマーカーＭＸの鏡像である。
【００２８】
スクライブライン領域ＳＬ内の鏡映マーカー（グレーディング）ＭＸ’の位置は、ダイＤの長方形のエンベロープの垂直対称線を鏡線ＭＰとして適用することにより、マーカー（グレーディング）ＭＸの位置に対して鏡面対象となるよう選択される。図３では、鏡映第１配列マーカーＭＸ’のグレーディングは、鏡線ＭＰにより定義されるように、ＭＸの鏡映位置に位置している。
【００２９】
したがって、ＭＸのグレーティングがダイＤの鏡面ＭＰに対して水平位置Ｘ１に位置しているなら、ＭＸ’の鏡映グレーディングは、鏡面ＭＰまでの距離が距離Ｘ１に等しい、第２水平位置Ｘ２に位置している。さらに、ＭＸの垂直位置Ｙ１およびＭＸ’の垂直位置Ｙ２は実質的に等しくなければならない。
【００３０】
第１配列マーカーＭＸと鏡映第１配列マーカーＭＸ’とが同一リソグラフィック処理の間に作成されるので、正確な位置決めが簡単であることに留意されたい。
【００３１】
第２配列マーカーＭＹは、ダイのターンオーバーにより影響されることはなく、垂直配列になおも使用可能である。
【００３２】
図４は、本発明に従う、第２配列マーカーの平面図を概略的に示している。鏡映第１配列マーカーＭＸ’は、垂直方向の周りの、第１配列マーカーＭＸに対する鏡映構造を含んでいる。
【００３３】
明細書の上記では、本発明は、ダブルゲートＳＯＩ処理に関する。また、本発明が、ある時点でダイをターンオーバーすることが好適である、他の半導体デバイス製造方法に使用可能であることに留意されたい。
【００３４】
例えば、本発明は、ダイの背面に位置するヒートシンクの製造に適用可能である。
【００３５】
可能性として、元の半導体デバイス層の背面上に完全に配列する処理を有する、他のアプリケーションも想起可能である。例えば、酸化キャリヤーＳｉ基板を除去し、半導体デバイス層を他の（例えば、非Ｓｉ、あるいは非常に抵抗の大きなＳｉ）基板上に移すことにより、元の半導体層の背面上への他のコンポーネントの製造が可能となる。こうしたコンポーネントは、多くのタイプを含んでいてもよい。
【００３６】
例えば、元の半導体層の、非Ｓｉ、あるいは非常に抵抗の大きなＳｉ基板との、こうした置換により、ＲＦデバイスのコンポーネントの品質は大いに利益を得ることになろう。この点につき、非常に抵抗の大きなＳｉは、１０〜３０Ω．ｃｍの基準値を超えて  およそ１０６Ω．ｃｍの値にまで及ぶ抵抗率を有するＳｉとして定義可能であろう）。
【００３７】
他のコンポーネントは、例えば、ヒートシンク要素、メモリデバイス要素、アナログデバイス要素、および高電圧デバイス要素であってもよい。
【００３８】
また、光電デバイスとの統合は、このタイプの、ターンオーバーされた半導体層の完全な配列処理により、容易なものとなろう。
【００３９】
当技術の熟練者は、本発明が、前述のタイプのデバイスに限定されることなく、また、他の電子および／またはマイクロメカニックデバイスのタイプに適切となり得ることを理解するだろう。
【図面の簡単な説明】
【００４０】
【図１】従来技術でのダイの概略平面図である。
【図２】従来技術での配列マーカーの概略平面図である。
【図３】本発明に従って製造された配列マーカーを含むダイの概略平面図である。
【図４】本発明に従う第２配列マーカーの概略平面図である。
【符号の説明】
【００４１】
Ａ  要素、Ｂ  要素、Ｃ  内部領域、Ｄ  ダイ、ＳＬ  スクライブライン領域、ＭＸ  第１配列マーカー。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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