(57)【要約】【課題】高周波半導体装置では、高周波特性はｆＴにかかわり、ｆＴの向上に大きく貢献する要因の一つがベース−コレクタ間容量ＣＢＣの低減である。従来では、ベースパッド電極下方にエミッタ電極と同電位の金属層を配置してＣＢＣを低減していたが、１層目の多層金属層（まとめて１層とする）と２層目の多層金属層（まとめて１層とする）の２層であるのでワイヤボンド時に間に挟まれた絶縁膜にクラックが発生してベース−エミッタ間ショートを起こしたり、メタル間の平坦化工程が必要でありプロセスを複雑にしていた。【解決手段】ベースパッド電極下方に、エミッタ拡散源を延在した半導体層を設けてエミッタ電極と同電位とする。これにより多層金属１層で、ベースパッド部での容量低減が実現できる。製造プロセスを複雑にせずに利得帯域幅積や順方向伝達利得などの高周波特性が向上する半導体装置およびその製造方法を提供できる。【選択図】    図１
2005123521.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に一導電型のコレクタ領域と、複数の逆導電型のベース領域と、複数の一導電型のエミッタ領域とを設けて動作領域を形成し、前記ベース領域に接続するベース電極と、前記エミッタ領域に接続するエミッタ電極と有する半導体装置において、
前記動作領域外に前記ベース電極に接続するベースパッド電極を設け、該ベースパッド電極下方に絶縁膜を介して前記エミッタ領域と実質同電位となる半導体層を設けたことを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記エミッタ領域に接続するエミッタ拡散源を延在した層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベースパッド電極は前記半導体層にほぼ重畳することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程と、
前記動作領域外に前記エミッタ領域と実質同電位となる半導体層を形成する工程と、
前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、
前記動作領域に接続するベース電極およびエミッタ電極を形成し、前記半導体層上に絶縁膜を介して前記ベース電極に接続するベースパッド電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程と、
前記ベース領域表面の一部にコンタクトするエミッタ拡散源を形成し、前記動作領域外のベースパッド電極形成予定領域に前記エミッタ拡散源に接続する半導体層を形成する工程と、
前記エミッタ拡散源より不純物を前記ベース領域表面に拡散してエミッタ領域を形成して動作領域を形成する工程と、
前記半導体層上を少なくとも覆う絶縁膜を形成する工程と、
前記ベース領域および前記エミッタ領域に接続するベース電極およびエミッタ電極を形成し、前記絶縁膜上に前記ベース電極に接続するベースパッド電極を形成し、前記エミッタ電極に接続するエミッタパッド電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体層は、前記エミッタ拡散源と同一工程で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に高周波半導体装置のベース−コレクタ間の容量を低減し、製造工程の簡素化とボンディング時の不良を低減した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１０から図１３を参照し、従来の半導体装置及びその製造方法を、ｎｐｎ型バイポーラトランジスタを例に説明する。
【０００３】
図１０のごとく、半導体基板表面にベース領域およびエミッタ領域（いずれもここでは不図示）が形成され、ベース領域と接続するベース電極４８およびエミッタ領域と接続するエミッタ電極４９が、櫛歯状に交互に配置されて動作領域５６を構成する。
【０００４】
ベース電極４８およびエミッタ電極４９は、動作領域５６外部に更に延在され、ベースパッド電極５２およびエミッタパッド電極５３にそれぞれ接続する。
【０００５】
尚、本明細書においては、図中円形で表示した部分をベースパッド電極５２およびエミッタパッド電極５３、動作領域５６上で櫛歯状に交互に配置した電極をエミッタ電極４９およびベース電極４８、パッド電極と動作領域上の電極を接続する部分をベース配線層５４およびエミッタ配線層５５と称して説明する。
【０００６】
図１１は、図１０のＣ−Ｃ線およびＤ−Ｄ線断面図を示す。図中Ｃ領域がＣ−Ｃ線断面図であり、Ｄ領域がＤ−Ｄ線断面図である。
【０００７】
バイポーラトランジスタは、ｎ＋型半導体基板３１に例えばｎ−型エピタキシャル層を積層してコレクタ領域３２とし、ＬＯＣＯＳ酸化膜３４を設ける。ベース領域６０はＬＯＣＯＳ酸化膜３４間のコレクタ領域３２に設けられ、ベース領域６０表面には、エミッタ領域４６を設ける。ベース領域６０およびエミッタ領域４６が配置される領域を動作領域５６と称する。ベース領域６０およびエミッタ領域４６には、導電材料からなりベース引き出し電極およびエミッタ引き出し電極を兼ねるベース拡散源３７およびエミッタ拡散源４５をコンタクトさせ、それぞれに接続するベース電極４８およびエミッタ電極４９を設ける（例えば特許文献１参照。）。
【０００８】
ベース電極４８およびエミッタ電極４９と、ベース配線層５４およびベースパッド電極５２はＡｌをメインとする第１層目の多層蒸着金属層（以下、この構造を１層目の金属層と呼び、まとめて１層とする）とＡｌをメインとする第２層目の多層蒸着金属層（以下、この構造を２層目の金属層と呼び、まとめて１層とする）の２層からなり、エミッタパッド電極５３およびエミッタ配線層５５は２層目の金属層の１層からなる
点線で示す１層目の金属層は、ベース領域６０およびエミッタ領域４６にコンタクトして第１のベース電極４８ａ及び第１のエミッタ電極４９ａとなる。また、１層目の金属層により第１のベースパッド電極５２ａ及びベース配線層５４aが形成される。
【０００９】
実線で示す２層目の金属層は、動作領域５６では第１のベース電極４８ａ及び第１のエミッタ電極４９ａと重畳して第２のベース電極４８ｂおよび第２のエミッタ電極４９ｂとなる。さらに２層目の金属層をそれぞれ動作領域５６外に延在してエミッタパッド電極５３と第２のベースパッド電極５２ｂを設ける。
【００１０】
エミッタパッド電極５３に接続するエミッタ配線層５５の一部は、１層目のベースパッド電極５２ａのベース配線層５４aの一部とコンタクトし、これにより第１のベースパッド電極５２ａは、エミッタ電極４９と実質同電位となる。
【００１１】
これにより、動作領域５６のベース電極４８およびエミッタ電極４９は、２層の金属層からなる。
【００１２】
また、ベースパッド電極５２はエミッタ電極４９と同電位となる１層目の金属層に、絶縁膜５８を介してパッド電極を形成する２層目の金属層を積層した構造である。ベースパッド電極は、動作領域５６と比較してチップ上の占有面積が大きく、容量低減のために一般的に多層（ここでは２層）メタル構造となっている。
【００１３】
次に、図１２および図１３を参照して従来の半導体装置の製造方法について、特に電極部の形成工程を中心に説明する。図１２および図１３は、図１１と同様の断面図である。
【００１４】
まず、半導体基板上に既知の方法により動作領域を形成する。すなわち、ｎ＋型半導体基板３１上にｎ−型エピタキシャル層を積層するなどしてコレクタ領域３２を形成し、ＬＯＣＯＳ酸化膜３４を設ける。ＬＯＣＯＳ酸化膜３４は、ベースパッド電極およびエミッタパッド電極部にも形成される（図１２（Ａ））。
【００１５】
ＬＯＣＯＳ酸化膜３４間のコレクタ領域３２表面とコンタクトし、またＬＯＣＯＳ酸化膜３４上にも延在するベース拡散源３７を形成する。ベース拡散源３７の上にはＴＥＯＳ膜３６が形成される。ベース拡散源３７およびイオン注入により不純物をＬＯＣＯＳ酸化膜３４間の基板表面に拡散し、ベース領域６０を形成する（図１２（Ｂ））。
【００１６】
さらに、ベース拡散源３７の開口部にポリシリコンによるサイドウォール４３を設けてベース領域６０の中央付近の表面にコンタクトするエミッタ拡散源４５を形成し、エミッタ拡散源４５から不純物を拡散してエミッタ領域４６を形成する（図１３（Ａ））。
【００１７】
ベース領域６０およびエミッタ領域４６には、それぞれの拡散源となったポリシリコン層がコンタクトしており、その上に層間絶縁膜４７を形成し、１層目の金属層により第１のベース電極４８ａを形成する。また、第１層目の金属層により、第１のベースパッド電極５２ａおよび、動作領域５６に接続するベース配線層５４ａも形成する。次に、ボンディングワイヤが圧着される第２層目の金属層を形成するために、全面に平坦化のための絶縁膜５８を形成する（図１３（Ｂ））。
【００１８】
その後、同様に２層目の金属層を形成し、第２層目の金属層をパターニングしてエミッタパッド電極５３およびエミッタ配線層５５と、第２のベースパッド電極５２ｂおよび第２のベース配線層５４ｂを形成する。エミッタ配線層５５は動作領域５６外に引き回されて第１のベース配線層５４ａと接続し、第１のベースパッド電極５２ａはエミッタ電極４９と同電位となる。また、コレクタ領域２と電気的に接続するコレクタ電極（不図示）を形成して、図１１に示す最終構造を得る。
【特許文献１】特開２００１−３５８１５２号（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
高周波バイポーラトランジスタの利得や雑音特性、利得帯域幅積は、ベース−コレクタ間の接合容量、ベース領域６０、エミッタ領域４６の抵抗などに依存する。例えば動作領域５６では、図１１の如く、７０００Å〜９０００Å程度の厚い素子分離用のＬＯＣＯＳ酸化膜３４上にベース電極４８を設けてベース−コレクタ間を離間し、ベース−コレクタ間の接合容量ＣＢＣを軽減している。
【００２０】
またパッド電極は、前述のごとく動作領域５６に比べてその専有面積が大きいため、特に高周波特性に影響を与えるベースパッド電極５２を多層メタル構造にすることによっても容量低減を図っている。すなわち、ＬＯＣＯＳ酸化膜３４上にパッド電極を配置し、多層メタル構造とする。そして、ベースの電位が印加される上層の金属層と、絶縁膜を介して配置された下層の金属層の少なくとも２層の金属構造とし、下層に配置した金属層にエミッタ電極４９と同電位を与えている。ベースパッド電極５２下層をエミッタ電極４９と同電位にする理由は後述する。
【００２１】
上記の構造では、動作領域５６も２層の金属構造となっているが、動作領域５６の金属層は１層であってもよい。しかし、ベースパッド電極５２は、動作領域５６の配線構造が多層であるか否かに関わらず一般的に上記の多層メタル構造を有している。このような構造において、金属層は軟質であるため、ワイヤボンド時の衝撃で多層メタル間の絶縁膜５８にクラックが入る場合がある。下層の金属層はエミッタ電極と同電位であるので、絶縁膜５８にクラックが生じると、エミッタ−ベース間ショートを引き起こす問題があった。
【００２２】
また、金属層形成工程が２工程以上となるため、それらの工程間には平坦化のための絶縁膜５８形成工程が必要となり、工程が煩雑となる問題があった。
【課題を解決するための手段】
【００２３】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板に一導電型のコレクタ領域と、複数の逆導電型のベース領域と、複数の一導電型のエミッタ領域とを設けて動作領域を形成し、前記ベース領域に接続するベース電極と、前記エミッタ領域に接続するエミッタ電極と有する半導体装置において、前記動作領域外に前記ベース電極に接続するベースパッド電極を設け、該ベースパッド電極下方に絶縁膜を介して前記エミッタ領域と実質同電位となる半導体層を設けたことにより解決するものである。
【００２４】
また、前記半導体層は、前記エミッタ領域に接続するエミッタ拡散源を延在した層であることを特徴とするものである。
【００２５】
また、前記ベースパッド電極は前記半導体層にほぼ重畳することを特徴とするものである。
【００２６】
第２に、半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程と、前記動作領域外に前記エミッタ領域と実質同電位となる半導体層を形成する工程と、前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、前記動作領域に接続するベース電極およびエミッタ電極を形成し、前記半導体層上に絶縁膜を介して前記ベース電極に接続するベースパッド電極を形成する工程とを具備することにより解決するものである。
【００２７】
また、半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程と、前記ベース領域表面の一部にコンタクトするエミッタ拡散源を形成し、前記動作領域外のベースパッド電極形成予定領域に前記エミッタ拡散源に接続する半導体層を形成する工程と、前記エミッタ拡散源より不純物を前記ベース領域表面に拡散してエミッタ領域を形成して動作領域を形成する工程と、前記半導体層上を少なくとも覆う絶縁膜を形成する工程と、前記ベース領域および前記エミッタ領域に接続するベース電極およびエミッタ電極を形成し、前記絶縁膜上に前記ベース電極に接続するベースパッド電極を形成し、前記エミッタ電極に接続するエミッタパッド電極を形成する工程とを具備することにより、解決するものである。
【００２８】
また、前記半導体層は、前記エミッタ拡散源と同一工程で形成されることを特徴とするものである。
【発明の効果】
【００２９】
本発明に依れば、第１に、単層メタル構造で、ベース−コレクタ間容量ＣＢＣを低減できる。これにより、利得帯域幅積（トランジション周波数）ｆＴおよび順方向伝達利得が向上する。
【００３０】
第２に、ベースパッド電極において金属層の単層構造が実現できるため、ワイヤボンド時の衝撃によるパッド電極下層の層間絶縁膜のクラックを抑制できる。従来は特にベースパッド電極部は容量低減のため絶縁膜を挟んだ２層メタル構造となっており、軟質のメタル間に挟まれた層間絶縁膜にクラックが発生する場合があった。しかし、本実施形態ではエミッタパッド電極もベースパッド電極も単層メタル構造であるのでこれを防止でき、ベース−エミッタ間ショートを抑制できる。
【００３１】
第３に、ベースパッド電極下層にエミッタ電極と同電位の層を設けるために、動作領域外にエミッタ配線層を引き回す必要がなく、チップ上のスペースを有効活用できる。
【００３２】
第４に、単層メタル構造であるので、金属層形成工程が１回でよく、従来複数の金属層形成工程の間に必要であった平坦化工程が不要となる。これによりプロセスの簡素化が実現できる。
【発明を実施するための最良の形態】
【００３３】
図１から図９を参照して、本発明の半導体装置およびその製造方法を、ｎｐｎ型バイポーラトランジスタを例に説明する。
【００３４】
図１は、本実施形態のバイポーラトランジスタを示す平面図である。
【００３５】
本実施形態のバイポーラトランジスタは、半導体基板１と、コレクタ領域２と、ベース領域２０と、エミッタ領域１６と、ベース電極１８と、エミッタ電極１９と、ベースパッド電極２２と、エミッタパッド電極２３と、半導体層５とから構成される。
【００３６】
半導体基板コレクタ領域表面に櫛歯状に複数のベース領域が配置され、その表面にはそれぞれエミッタ領域が配置されている（いずれもここでは不図示）。そのベース領域にはベース電極１８が接続し、エミッタ領域にはエミッタ電極１９が接続する。ベース電極１８およびエミッタ電極１９は、交互に櫛歯状に配置され、動作領域２６を構成する。
【００３７】
図１の一点鎖線で示す部分が、エミッタ領域１６とエミッタ電極１５、またはベース領域２０とベース電極１８とを接続するスルーホールＴＨである。
【００３８】
ベース電極１８およびエミッタ電極１９、ベース配線層２４、エミッタ配線層２５、ベースパッド電極２２、エミッタパッド電極２３はすべてＡｌをメインとする多層蒸着金属層（以下、この構造をまとめて１層とする）の１層からなる。
【００３９】
ベース電極１８及びエミッタ電極１９を構成する金属層は、動作領域２６外に延在され、ベース電極１８に接続するベース配線層２４およびベースパッド電極２２と、エミッタ電極１９に接続するエミッタ配線層２５およびエミッタパッド電極２３と形成するようにパターニングされる。
【００４０】
尚、図中円形で表示した部分がベースパッド電極２２およびエミッタパッド電極２３であり、動作領域２６上で櫛歯状に交互に配置した電極がエミッタ電極１９およびベース電極１８、パッド電極と動作領域２６上の電極を接続する部分がベース配線層２４およびエミッタ配線層２５である。
【００４１】
半導体層５は、点線で示す位置に設けられ、エミッタ引き出し電極１５と接続する。本実施形態では、エミッタ引き出し電極１５を構成するポリシリコン層を、ベース配線層２４およびベースパッド電極２２下方にそれらと重畳してパターニングして設ける。すなわち、本実施形態の半導体層５はエミッタ引き出し電極１５と同一膜質である。
【００４２】
また、図の如く、エミッタ引き出し電極１５と、半導体層５は、ベース配線層２４部分で接続する。これにより、ベース配線層２４およびベースパッド電極２２下方の半導体層５は、エミッタ電極と実質同電位となる。
【００４３】
図２には、図１のＡ−Ａ線およびＢ−Ｂ線断面図を示す。Ａ領域がＡ−Ａ線断面図であり、Ｂ領域がＢ−Ｂ線断面図である。
【００４４】
図の如く、半導体基板１は、ｎ＋型シリコン基板１であり、その上に例えばｎ−型エピタキシャル層を積層するなどしてコレクタ領域２を設ける。コレクタ領域２表面には、所定の間隔でＬＯＣＯＳ酸化膜４が設けられる。ＬＯＣＯＳ酸化膜４間のコレクタ領域２表面には、ボロン（Ｂ）等の不純物を注入及び拡散して、ベース領域２０を複数配置する。ベース領域２０は、ベース抵抗を低減するための外部ベース領域９と、トランジスタ動作を行う真性ベース領域１１とからなる。
【００４５】
ベース拡散源７は、ＬＯＣＯＳ酸化膜４間の表面に露出したベース領域２０とコンタクトし、ＬＯＣＯＳ酸化膜４上に延在される。ベース拡散源７は不純物がドープされたポリシリコン層等の導電材料からなり、ベース引き出し電極を兼ねる。
【００４６】
少なくともベース拡散源７を覆ってＴＥＯＳ膜６が設けられ、その上層にはさらに平坦化のために層間絶縁膜１７が設けられる。
【００４７】
ベース電極１８は、ＬＯＣＯＳ酸化膜４上でＴＥＯＳ膜６および層間絶縁膜１７を開口したスルーホールＴＨを介してベース引き出し電極７とコンタクトする。また、ベース電極１８は、ベース配線層２４により動作領域２６外に配置されたベースパッド電極２２と接続する。本実施形態ではベース電極１８、ベースパッド電極２２、ベース配線層２４はすべて１層の金属層からなる。
【００４８】
隣り合うベース領域２０は、ＬＯＣＯＳ酸化膜４で離間されており、ベース領域２０とコレクタ領域２間の接合面積に起因する分の容量を低減できる。ベース領域２０上の、ベース拡散源７およびＴＥＯＳ膜６を開口した開口部ＯＰには、サイドウォール１３が設けられ、エミッタ拡散源１５となるｎ型不純物をドーピングしたポリシリコンが埋設される。エミッタ拡散源１５は、エミッタ引き出し電極を兼ねる。エミッタ拡散源１５は、動作領域２６外に延在され、ベース配線層２４およびベースパッド電極２２下層の半導体層５と接続する。
【００４９】
エミッタ領域１６はエミッタ拡散源１５の底部のベース領域２０表面に拡散形成されたｎ型領域である。サイドウォール１３により、エミッタ領域１６と外部ベース領域９とをセルフアラインで離間でき、外部ベース領域９の不純物の拡散によるエミッタ領域１６のプロファイルの変動を抑制できる。
【００５０】
エミッタ電極１９は、エミッタ拡散源１５を介してエミッタ電極１９と接続し、エミッタ電極１９はエミッタ配線層２５により動作領域２６外に配置されたエミッタパッド電極２３と接続する。エミッタ電極１９、エミッタパッド電極２３、エミッタ配線層２５はすべて１層の金属層からなる。
【００５１】
エミッタ領域１６はベース領域２０略中央の表面に設けられて動作領域２６を構成するが、ベース領域２０はＬＯＣＯＳ酸化膜４上に引き出されてべース電極１８と接続するので、ベース電極１８およびエミッタ電極１９は動作領域２６において例えば櫛歯状に交互に配置される（図１参照）。
【００５２】
半導体層５は、本実施形態では前述の如くエミッタ拡散源１５と同一工程にて形成され、例えば５×１０１５ｃｍ−２程度の不純物をドーピングしたポリシリコン層である。すなわちエミッタ拡散源１５を動作領域２６外のＴＥＯＳ膜６上に延在し、ベース配線層２４およびベースパッド電極２２と重畳するようにパターニングして半導体層５を形成する。エミッタ拡散源１５はエミッタ領域１６とコンタクトするので、半導体層５はＬＯＣＯＳ酸化膜４およびＴＥＯＳ膜６上に設けられてエミッタ電極１９と実質同電位となり、その上層には層間絶縁膜１７を介してベースパッド電極２２およびベース配線層２４が配置される。
【００５３】
エミッタパッド電極２３は、エミッタ電極１９を動作領域２６外に延在し、ＬＯＣＯＳ酸化膜４、ＴＥＯＳ膜６および絶縁膜１７上にパターニングされる。
【００５４】
次に、半導体層５をエミッタ電極１３と同電位にする効果について説明する。バイポーラトランジスタの高周波特性は、利得帯域幅積（トランジション周波数）ｆＴや順方向伝達利得などで示される。一般的にバイポーラトランジスタのｆＴは数１に表す関係がある。
【００５５】
【数１】
2005123521.tif 000003
【００５６】
ここでｆＴ：利得帯域幅積、ＩＥ：エミッタ電流、ＣＥＢ：エミッタ−ベース間接合容量、ＤＢ：ベース領域の拡散係数、Ｘｓ：コレクタ領域深さ、υｓ：コレクタ領域中のキャリヤ走行速度、ｒｃｓ：コレクタ飽和抵抗、ＷＢ：ベース幅、ＣＢＣ：ベース−コレクタ間接合容量、Ｔ：温度、ｋ：ボルツマン定数、ｑ：電子の電荷量、である。
【００５７】
また、一般的に電流利得ＰＧは数２に表される。
【００５８】
【数２】
2005123521.tif 000004
【００５９】
ここでｒｂｂ’：高周波トランジスタにおけるベース拡がり（内部）抵抗、ｆ：周波数、である。
【００６０】
また、ＰＧを、高周波領域で使われる散乱パラメータであるＳパラメータで表すと数３に示すようになる。
【００６１】
【数３】
2005123521.tif 000005
【００６２】
ここでＳ21：順方向伝達係数、Ｓ11:入力反射係数、である。特に入力反射係数Ｓ11が０の時の電力利得を順方向伝達利得といい、数４に示すようになる。
【００６３】
【数４】
2005123521.tif 000006
【００６４】
ここで、一例として、エミッタ電流ＩＥ＝１０ｍＡ、コレクタ飽和抵抗ｒｃｓ＝１０Ωの場合について、数１を参照すると、数１のエミッタ−ベース間接合容量の係数ｋＴ／ｑＩＥは、Ｔ＝３００Ｋにおいて２．５９Ωとなり、ベース−コレクタ間容量ＣＢＣの係数Ｒｃｓは約１０Ωである。すなわち、エミッタ−ベース間接合容量ＣＥＢよりもベース−コレクタ間容量ＣＢＣの低減が、ｆＴの高周波化に寄与できるといえる。
【００６５】
従って、ｆＴおよび順方向伝達利得を向上するためには、様々のパラメータの改善が要求されるが、ベース−コレクタ間接合容量ＣＢＣの低減が大きなキーポイントとなる。
【００６６】
なお、数１で示すベース−コレクタ間接合容量ＣＢＣは、半導体装置全体の容量であり、ベースパッド電極部分による容量成分以外のものも含まれる。しかし、ベースパッド部分はその専有面積も大きく、ここでの容量低減が装置全体のベース−コレクタ間接合容量ＣＢＣの低減に大きく寄与する。
【００６７】
図３（Ａ）には、半導体層５付近の概念図を示し、図３（Ｂ）（Ｃ）には等価回路図を示す。図３（Ａ）の如く、本実施形態ではベースパッド電極２２下方に層間絶縁膜１７を介してエミッタ電極１９と実質同電位となる半導体層５が配置される。また半導体層５下方には、ＴＥＯＳ膜６およびＬＯＣＯＳ酸化膜４を介してコレクタ領域２となるシリコン基板が配置され、これにより、ベース−エミッタ−コレクタの電極ＭＯＳ構造となっている。
【００６８】
すなわち、ベースパッド電極におけるベース−コレクタ間容量は、エミッタ電極１９と同電位となる半導体層５によりＣＢＣ１およびＣＢＣ２に振り分けられる。
【００６９】
この等価回路が図３（Ｂ）、図３（Ｃ）である。すなわち、ベース−コレクタ間容量ＣＢＣ１はベース−エミッタ間容量ＣＢＥの一部となり、ベース−コレクタ間容量ＣＢＣ２がエミッタ−コレクタ間容量ＣＥＣの一部となる。すなわち、ベースパッド電極によるベース−コレクタ間容量ＣＢＣ(ｐａｄ)がキャンセルされたことになる。
【００７０】
従来ではこれを実現するために、少なくともベースパッド電極５２部分を絶縁膜を挟んだ２層メタル構造とし、１層目（下層）をエミッタ電極４９と接続していた。しかし、パッド電極を形成する金属層（Ａｌをメインとする多層蒸着金属層）は層間絶縁膜５８である酸化膜よりも軟質（ヤング率：約７Ｅ＋１０Ｐａ）で柔軟性があるため、ワイヤボンド時のその衝撃により間に挟まれた層間絶縁膜５８が破壊強度限界を超えてひずむ場合がある。その為、層間絶縁膜５８にクラックが発生することがある。
【００７１】
そこで、本実施形態ではベースパッド電極２２下方にエミッタ電極１９と実質同電位の半導体層５を設けることとした。ポリシリコン層は、Ａｌと比較して硬質（ヤング率：約１．２Ｅ＋１１Ｐａ）で柔軟性がないため、Ａｌの場合よりワイヤボンド時のその衝撃により間に挟まれた層間絶縁膜５８が破壊強度限界を超えてひずみ難くなる。そのため、本実施形態では、層間絶縁膜５８のクラック発生が防止できる。
【００７２】
すなわち、ベースパッド電極２２部のベース−コレクタ間容量ＣＢＣを低減でき、ｆＴおよび順方向伝達利得の向上に寄与できる構造であって、なおかつベースパッド電極２２部での層間絶縁膜１７のクラックによるベース−エミッタ間ショートを防止できる半導体装置を提供できる。
【００７３】
尚、本実施形態では半導体層５は、エミッタ拡散源１０を延在した同一膜質のポリシリコン層であるが、これに限らず、例えば従来（図１０）のように、動作領域外でエミッタ配線層２５と接続するなど他の手法によりエミッタ電極１９と同電位とした半導体層５であってもよい。
【００７４】
しかし、本実施形態の如くエミッタ拡散源１０を延在して半導体層５とすることにより、半導体層５をエミッタ電極１３と同電位にするために動作領域１５外にエミッタ配線層２５を引き回す必要がなく、チップ上のスペースを有効活用できる。
【００７５】
ここで、層間絶縁膜のクラックを防止する目的であれば、半導体層５に限らず、Ａｌをメインとする金属層よりもヤング率の大きい硬質な導電材料からなる膜を用いればよい。
【００７６】
しかし、本実施形態ではエミッタ拡散源のポリシリコン層を採用することにより、従来必要であった平坦化工程を省略できる。また、別途工程を増やすこともなく、ベースパッド電極部の容量を低減できる。
【００７７】
次に、図４から図９を参照して、本実施形態のバイポーラトランジスタの製造方法の一例を説明する。尚、図４から図９は、図２と同様の断面図である。
【００７８】
バイポーラトランジスタの製造方法は、半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程と、前記動作領域外に前記エミッタ領域と実質同電位となる半導体層を形成する工程と、前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、前記動作領域に接続するベース電極およびエミッタ電極を形成し、前記半導体層上に絶縁膜を介して前記ベース電極に接続するベースパッド電極を形成する工程とから構成される。
【００７９】
第１工程（図４、図５参照）：半導体基板上に一導電型のコレクタ領域を形成し、該コレクタ領域表面の動作領域となる予定の領域に逆導電型のベース領域を形成する工程。
【００８０】
ｎ＋型シリコン基板１上にｎ−型エピタキシャル層を積層するなどしてコレクタ領域２を形成する。全面に所定の領域が開口されたマスクを形成し、その開口部に酸化膜を成長させ、ＬＯＣＯＳ酸化膜４を形成する。
【００８１】
ＬＯＣＣＯＳ酸化膜４間が後の工程でベース領域となるので、ベース−コレクタ接合面積を考慮してＬＯＣＯＳ酸化膜４は所定の距離で離間して形成する。また、ベースパッド電極２２およびベース配線層２４が形成される予定の領域にも、ＬＯＣＯＳ酸化膜４を形成する。さらにエミッタパッド電極２３およびエミッタ配線層２５が形成される予定の領域にも、同様にＬＯＣＯＳ酸化膜４を形成する（図４（Ａ））。
【００８２】
全面にポリシリコン層を堆積し、ｐ型不純物をイオン注入する。さらに、ＴＥＯＳ膜６等の絶縁膜を例えば２０００Å程度堆積する。予定のエミッタ領域部分に開口部ＯＰを設け且つポリシリコン層を所定の形状にパターニングするため、レジスト膜によるマスクを設けてエッチングし、露出したポリシリコン層およびＴＥＯＳ膜６を除去する。これにより、ベース拡散源を兼ねたベース引き出し電極７が形成される。ベース引き出し電極７はＬＯＣＯＳ酸化膜４間のコレクタ領域表面とコンタクトし、ＬＯＣＯＳ酸化膜４に延在される（図４（Ｂ））。
【００８３】
少なくとも開口部ＯＰを覆ってイオン注入およびエミッタ−ベース間の絶縁のため絶縁膜（不図示）を形成する。その後、開口部ＯＰへのｐ型不純物（例えばＢＦ２）のイオン注入、およびベース拡散源７からｐ型不純物の拡散により、真性ベース領域１１および外部ベース領域９を形成する。外部ベース領域９および真性ベース領域１１はコンタクトし、ベース領域２０が形成される（図５（Ａ））。
【００８４】
その後、サイドウォールを形成する。ベース抵抗を低減するため高濃度に形成される外部ベース領域９がエミッタ領域に近接するとエミッタ領域のプロファイルに影響を及ぼす。そこで、サイドウォールを設けてエミッタ領域を形成し、セルフアラインで外部ベース領域９とエミッタ領域とを離間する。すなわち、全面に、ノンドープまたは不純物をドープしたポリシリコン層を堆積してエッチバックし、開口部ＯＰ内壁にサイドウォール１３を形成する。また、サイドウォールはＮＳＧ膜等により形成してもよい。その場合開口部の絶縁膜は形成しなくてもよい。
【００８５】
開口部ＯＰに絶縁膜が形成されている場合は、真性ベース領域１１表面にエミッタ領域を形成するため、開口部ＯＰ底部の絶縁膜を除去してエミッタコンタクト部ＥＣを形成する（図５（Ｂ））。
【００８６】
第２工程（図６参照）：前記動作領域外に前記エミッタ領域と実質同電位となる半導体層を形成する工程。
【００８７】
全面にポリシリコン層１４を堆積し、ｎ型不純物をドープする。これにより開口部ＯＰ内はポリシリコン層１４で覆われる。ポリシリコン層１４を少なくとも開口部ＯＰを覆ってパターニングしてエミッタ拡散源１５を形成する。同時に、ポリシリコン層１４を動作領域外に延在して、ベース配線層２４およびベースパッド電極２２とほぼ重畳する形状にパターニングし、半導体層５を形成する。
【００８８】
エミッタ拡散源１５はエミッタ引き出し電極を兼ね、エミッタコンタクト部ＥＣで真性ベース領域１１とコンタクトし、開口部ＯＰ周囲のＴＥＯＳ膜６上にもその一部を残している。
【００８９】
一方、半導体層５は、図の如くＴＥＯＳ膜６上に形成される。尚、半導体層５は、ベースパッド電極２２およびベース配線層２４の形成予定領域のみに設けられ、エミッタパッド電極２３およびエミッタ配線層２５には形成されない。
【００９０】
第３工程（図７、図８参照）：  前記ベース領域表面に一導電型のエミッタ領域を形成する工程。
【００９１】
図７の如く、エミッタ拡散源１５からｎ型不純物を真性ベース領域１１表面に拡散し、エミッタ領域１６を形成する。エミッタ領域１６形成により所定のベース幅Ｗｂが得られ、ベース領域及びエミッタ領域が配置される動作領域２６が形成される。
【００９２】
半導体層５は、エミッタ拡散源１５と同一の膜であり、不純物がドープされたポリシリコン層からなる。また、図１の如く、半導体層５は、ベース電極１８の櫛歯を束ねたベース配線層２４下方においてエミッタ拡散源１５とコンタクトし、ベースパッド電極２２下方に配置される。
【００９３】
また、半導体層５はエミッタ拡散源１５を延在してパターニングしたものであり、動作領域上に配線を引き回すことなく、ベース−コレクタ容量を低減できる。
【００９４】
その後、図８の如く、平坦化のため全面にＬＯＣＯＳ酸化膜４上にＢＰＳＧ膜およびＳＯＧ膜等からなる層間絶縁膜１７を形成する。
【００９５】
さらに図９の如く、ベース電極１８が設けられる位置の層間絶縁膜１７およびＴＥＯＳ膜６にスルーホールＴＨを形成し、新たなレジスト膜を設けてエミッタ引き出し電極１５上の層間絶縁膜１７およびＴＥＯＳ膜６にスルーホールＴＨを形成する。
【００９６】
これにより、後の工程でベースパッド電極２２およびベース配線層２４が形成されると、それらの下方に、層間絶縁膜１７を介してエミッタ電極１９と実質同電位となる半導体層５が配置される。これにより、ベース−エミッタ−コレクタ電極によるＭＯＳ構造が実現し、ベース配線層２４およびベースパッド電極２２部分のベース−コレクタ容量を低減できる。
【００９７】
第４工程（図２参照）：前記動作領域に接続するベース電極およびエミッタ電極を形成し、前記半導体層上に絶縁膜を介して前記ベース電極に接続するベースパッド電極を形成する工程。
【００９８】
その後、Ａｌをメインとする多層蒸着金属層を堆積して所定の形状にパターニングし、ベース引き出し電極７にコンタクトするベース電極１８を形成する。また、エミッタ引き出し電極１５にコンタクトするエミッタ電極１９を形成する。更にコレクタ領域に電気的に接続するコレクタ電極（不図示）を形成し、図１および図２に示す最終構造を得る。
【００９９】
このように、本実施形態の製造方法によれば、ベースパッド電極２２下方にエミッタ電極１９と実質同電位となる層を設け、容量低減を図る半導体装置が、単層の金属層で実現できる。すなわち、多層金属層構造の場合に必要となる金属層間の平坦化工程を省略できる。
【０１００】
さらに、パッド電極層の下層に容量低減のための金属層に変えて半導体層５が配置されるので、層間絶縁膜１７に対するワイヤボンド時の衝撃を低減することができ、層間絶縁膜１７のクラック発生を防止できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体装置を説明する平面図である。
【図２】本発明の半導体装置およびその製造方法を説明する断面図である。
【図３】本発明の半導体装置を説明する（Ａ）概念図、（Ｂ）等価回路図、（Ｃ）等価回路図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】従来の半導体装置を説明する平面図である。
【図１１】従来の半導体装置およびその製造方法を説明する断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１０２】
１      ｎ＋型シリコン基板
２      コレクタ領域
４      ＬＯＣＯＳ酸化膜
５      半導体層
６      ＴＥＯＳ膜
７      ベース引き出し電極
９      外部ベース領域
１１    真性ベース領域
１３    サイドウォール
１５    エミッタ引き出し電極  
１６    エミッタ領域
１７    層間絶縁膜
１８    ベース電極
１９    エミッタ電極
２０    ベース領域
２２    ベースパッド電極
２３    エミッタパッド電極
２４    ベース配線層
２５    エミッタ配線層
２６    動作領域
３１    ｎ＋型シリコン基板
３２    コレクタ領域
３４    ＬＯＣＯＳ酸化膜
３６    ＴＥＯＳ膜
３７    ベース引き出し電極
４３    サイドウォール
４５    エミッタ引き出し電極  
４６    エミッタ領域
４７    層間絶縁膜
４８    ベース電極
４８ａ  第１ベース電極
４８ｂ  第２ベース電極
４９    エミッタ電極
４９ａ  第１エミッタ電極
４９ｂ  第２エミッタ電極
５２    ベースパッド電極
５２ａ  第１ベースパッド電極
５２ｂ  第２ベースパッド電極
５３    エミッタパッド電極
５４    ベース配線層
５４ａ  第１ベース配線層
５４ｂ  第２ベース配線層
５５    エミッタ配線層
５６    動作領域
５８    絶縁膜
６０    ベース領域
ＴＨ    スルーホール
ＯＰ    開口部
ＥＣ    エミッタコンタクト部
【図１】
2005123521.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005123521.tif 000013
【図８】
2005123521.tif 000014
【図９】
2005123521.tif 000015
【図１０】
2005123521.tif 000016
【図１１】
2005123521.tif 000017
【図１２】
2005123521.tif 000018
【図１３】
2005123521.tif 000019