(57)【要約】    【課題】  読み取りデータの信頼性の高い強誘電体記憶装置を提供する。    【解決手段】  強誘電体キャパシタからなり第１情報（０）が記録されたリファレンス・セル７０及び第２情報（１）が記録されたリファレンス・セル７１を備え、第１情報（０）の書き込みと同じ印加方向に電圧を印加することで、メモリセル３０内の移動電荷量の違いから情報を読み出す。前記リファレンス・セルのうち第１情報（０）が記録されたリファレンス・セル７０のキャパシタ面積は、メモリセル３０のキャパシタ面積より大きく形成され、第２情報（１）が記録されたリファレンス・セル７１のキャパシタ面積は、メモリセル３０のキャパシタ面積より小さく形成されている。【選択図】    図１ 
2005079471.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数の第１電極線と、
前記複数の第１電極線と交差して、互いに平行に配設された複数の第２電極線と、
強誘電体キャパシタからなり前記複数の第１電極線と前記複数の第２電極線との各交点に配置された複数のメモリセルと、
強誘電体キャパシタからなり第１情報が記録されたリファレンス・セル及び第２情報が記録されたリファレンス・セルと、を備え、
前記第１情報の書き込みと同じ印加方向に電圧を印加することで、メモリセル内の移動電荷量の違いから情報を読み出す強誘電体記憶装置であって、
前記リファレンス・セルのうち前記第１情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より大きく形成され、
前記リファレンス・セルのうち前記第２情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より小さく形成された、強誘電体記憶装置。
【請求項２】
互いに平行に配設された複数の第１電極線と、
前記複数の第１電極線と交差して、互いに平行に配設された複数の第２電極線と、
強誘電体キャパシタからなり前記複数の第１電極線と前記複数の第２電極線との各交点に配置された複数のメモリセルと、
強誘電体キャパシタからなり第１情報が記録されたリファレンス・セル及び第２情報が記録されたリファレンス・セルと、
前記第１電極線に接続された第１電極線駆動ドライバと、
前記第２電極線に接続された第２電極線駆動ドライバと、を備え、
前記第１情報の書き込みと同じ印加方向に電圧を印加することで、メモリセル内の移動電荷量の違いから情報を読み出す強誘電体記憶装置であって、
前記リファレンス・セルは、前記第１電極線上に配置され、
前記リファレンス・セルのうち前記第１情報が記録されたリファレンス・セルは、当該リファレンス・セルを用いた読み出しの対象となる一群のメモリセルよりも前記第１電極線駆動ドライバに近い位置に配置され、
前記リファレンス・セルのうち前記第２情報が記録されたリファレンス・セルは、当該リファレンス・セルを用いた読み出しの対象となる一群のメモリセルよりも前記第１電極線駆動ドライバから遠い位置に配置された、強誘電体記憶装置。
【請求項３】
請求項２において、
前記リファレンス・セルのうち前記第１情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より大きく形成され、
前記リファレンス・セルのうち前記第２情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より小さく形成された、強誘電体記憶装置。
【請求項４】
請求項１乃至請求項３に記載の強誘電体記憶装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体記憶装置に関し、特に、リファレンス・セルを用いて読み出しを行う強誘電体記憶装置における信頼性向上のための技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置として、各セルをトランジスタ１つ及び強誘電体キャパシタ１つで構成した１Ｔ１Ｃ型強誘電体メモリや、各セルを１個の強誘電体キャパシタで構成したクロスポイント型強誘電体メモリが知られている。
【０００３】
下記「非特許文献１」には、１Ｔ１Ｃ型の強誘電体メモリにおいて、各ワードライン上に０及び１のデータを保持したリファレンス・セルを１つずつ配置し、当該ワードライン上のメモリセルの出力と比較してメモリセルの記憶内容を判定することが記載されている。
【非特許文献１】"A Current-Based Reference-Generation Scheme for 1T-1C Ferroelectric Random-Access Memories", IEEE JOURNAL OF SOLID-STATE CIRCUITES, VOL. 38, NO. 3, MARCH 2003, pp. 541-548, Joseph Wai Kit Siu, et al.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記「非特許文献１」の構成では、素子の特性や配置などにより出力にバラツキがある場合に、０又は１の正確な判定ができず、信頼性を損なうおそれがある。
【０００５】
本発明は、上記従来技術の問題を解決し、読み取りデータの信頼性の高い強誘電体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、強誘電体記憶装置は、互いに平行に配設された複数の第１電極線と、前記複数の第１電極線と交差して、互いに平行に配設された複数の第２電極線と、強誘電体キャパシタからなり前記複数の第１電極線と前記複数の第２電極線との各交点に配置された複数のメモリセルと、強誘電体キャパシタからなり第１情報が記録されたリファレンス・セル及び第２情報が記録されたリファレンス・セルと、を備え、前記第１情報の書き込みと同じ印加方向に電圧を印加することで、メモリセル内の移動電荷量の違いから情報を読み出すように構成されている。
【０００７】
そしてこの強誘電体記憶装置において、前記リファレンス・セルのうち前記第１情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より大きく形成され、前記リファレンス・セルのうち前記第２情報が記録されたリファレンス・セルのキャパシタ面積は、前記メモリセルのキャパシタ面積より小さく形成されている。
【０００８】
これにより、第１情報が記録されたメモリセルの読み出し時の信号と、第２情報が記録されたメモリセルの読み出し時の信号は、第１情報が記録されたリファレンス・セルおよび第２情報が記録されたリファレンス・セルの読み出し時の信号によって明確に切り分けることができ、読み出しデータの信頼性が向上する。
【０００９】
また、前記第１電極線に接続された第１電極線駆動ドライバと、前記第２電極線に接続された第２電極線駆動ドライバと、を備え、前記リファレンス・セルは、前記第１電極線上に配置されていてもよい。前記リファレンス・セルのうち前記第１情報が記録されたリファレンス・セルは、当該リファレンス・セルを用いた読み出しの対象となる一群のメモリセルよりも前記第１電極線駆動ドライバに近い位置に配置され、前記リファレンス・セルのうち前記第２情報が記録されたリファレンス・セルは、当該リファレンス・セルを用いた読み出しの対象となる一群のメモリセルよりも前記第１電極線駆動ドライバから遠い位置に配置されている。
【００１０】
これによっても、第１情報が記録されたメモリセルの読み出し時の信号と、第２情報が記録されたメモリセルの読み出し時の信号は、第１情報が記録されたリファレンス・セルおよび第２情報が記録されたリファレンス・セルの読み出し時の信号によって明確に切り分けることができ、読み出しデータの信頼性が向上する。
【００１１】
また本発明の電子機器は、上記強誘電体記憶装置を備えることを特徴とする。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照しながら本発明の実施の形態について説明する。
【００１３】
＜１．強誘電体記憶装置の基本構成＞
図１は、本発明の実施の形態に係る強誘電体記憶装置の概略回路図である。この強誘電体記憶装置は、マトリックス状に配設された複数の平行な電極線であるワード線４０および複数の平行な電極線であるビット線５０の交点に、強誘電体キャパシタであるメモリセル３０が複数配置される構造となっている。複数のメモリセル３０の中から特定のメモリセル３０を選択するためには、ワード線４０及びビット線５０を１つずつ選択すればよい。
【００１４】
強誘電体記憶装置は、強誘電体キャパシタ３０のヒステリシスに現れる２通りの分極状態を１ビットとして記憶するものである。すなわち、強誘電体キャパシタ３０の分極方向（正の電位と負の電位）をそれぞれ０、１とおいて、０データを記憶させたいときは強誘電体キャパシタ３０に正の電圧（抗電界以上）を、１データを記憶させたいときは強誘電体キャパシタ３０に負の電圧（抗電界以下）をそれぞれ印加すればよい。
【００１５】
ビット線５０はその位置によって例えばビット線６４本ごとに幾つかの群に分けられており、各群の両端にリファレンス・ビット線６０、６１が配置されている。リファレンス・ビット線６０、６１とワード線４０の交点には、強誘電体キャパシタであるリファレンス・セル７０、７１が配置されている。リファレンス・セル７０、７１には、それぞれ０、１のデータが記録され、メモリセル３０のデータが０か１かを判定するための基準となるものである。
【００１６】
ワード線４０には、ワード線駆動信号を発生するワード線駆動ドライバ１０及び図示しない電源回路が接続され、ワード線駆動信号に応じて読み出し又は書き込み用の電圧がワード線４０に供給されるようになっている。ビット線５０及びリファレンス・ビット線６０、６１にも、ビット線駆動信号を発生するビット線ドライバ２０及び図示しない電源回路が接続され、ビット線駆動信号に応じて読み出し又は書き込み用の電圧がビット線５０に供給されるようになっている。
【００１７】
次に、強誘電体記憶装置のデータの読み書きの概要を説明する。まず、データ書き込み時には、０データ書き込み及び１データ書き込みを要する。０データを書き込むときと１データを書き込むときとでは、電圧の印加方向の反転が必要だからである。
【００１８】
また、この強誘電体記憶装置は、破壊読出し方式なので、読み出し後に再書き込み作業が必要である。よって、データ読み出し時は、読み出し及び再書き込みの２工程を要する。最初の読み出し工程は、０データ書き込みと同じ印加方向に電圧を印加することで、強誘電体キャパシタ３０内の移動電荷量から、保持されている状態を読み出す。その後の再書き込みは、もともと１データを記憶していたセルにのみ、１データを再書き込みする。
【００１９】
このように、強誘電体キャパシタを用いたメモリセル３０に対して、印加電圧、印加方向を適切に制御してリード、ライトを実施することで、強誘電体記憶装置は記憶装置として動作する。
【００２０】
＜２．センスアンプ＞
ビット線５０にはそれぞれ差動型センスアンプ８０が接続されている。差動型センスアンプ８０には、当該ビット線５０が属する群の両端のリファレンス・ビット線６０、６１からの出力も入力されるように配線されている。この差動型センスアンプ８０により、各ビット線５０に出力されるメモリセル３０の出力をリファレンス・セル７０、７１の出力と比較してメモリセル３０の記憶内容を判定する。
【００２１】
図２は、差動型センスアンプ８０の回路構成を示す回路図である。この差動型センスアンプ８０は５つのトランジスタで構成されている。上段２つのトランジスタＴ１、Ｔ２はチャネル幅１：２であり、Ｔ１のドレインと同一電圧が両トランジスタＴ１、Ｔ２のゲートにかかるので、両トランジスタＴ１、Ｔ２の電流値が１：２となる。一方、下段３つのトランジスタＴ３〜Ｔ５は同じ大きさであり、トランジスタＴ３はトランジスタＴ１に直列に接続される。トランジスタＴ４及びＴ５は並列に接続されて共にトランジスタＴ２に直列に接続される。
【００２２】
上記メモリセル３０が配置されたビット線５０は、差動型センスアンプ８０のトランジスタＴ３のゲートに接続され、２つのリファレンス・セル７０、７１から延びるリファレンス・ビット線６０、６１は、トランジスタＴ４及びＴ５のゲートにそれぞれ接続される。
【００２３】
＜３．データ読み出し方法＞
次にリファレンス・セル７０、７１を利用したメモリセル３０のデータの判定について説明する。複数のワード線４０のうち選択ワード線４０ｓが選択されたとき、当該選択ワード線４０ｓ上のメモリセル３０及びリファレンス・セル７０、７１の出力電圧Ｖｘ、Ｖ０、Ｖ１は、トランジスタＴ３、Ｔ４、Ｔ５によってそれぞれ電流Ｉｘ、Ｉ０、Ｉ１に変換される。トランジスタＴ２にはＩｘの２倍の電流が流れることになるので、出力電流Ｉｏｕｔは、２×Ｉｘ−（Ｉ０＋Ｉ１）となる。この値が正であれば、当該メモリセル３０のデータは１であると判定され、負であればデータは０であると判定される。
【００２４】
選択ワード線４０ｓに接続されたメモリセル３０の出力の判定が終了し再書き込みが終了したら、他のワード線４０を選択し当該ワード線に接続されたメモリセルの読み出しをすることができる。
【００２５】
図３は、読み出し動作時におけるメモリセル３０の出力に基づく電流Ｉｘと、リファレンス・セル７０、７１の出力に基づく電流Ｉ０、Ｉ１の時間的変化を示すグラフである。この実施形態では、読み出し工程において、０データ書き込みと同じ印加方向に電圧を印加するので、０データが書き込まれていたセルよりも１データが書き込まれていたセルの方が大きな電流変化となる。
【００２６】
メモリセル３０の記憶内容は、０又は１の何れかしかないはずであるが、実際にはメモリセル３０の出力にはバラツキがある。すなわち、メモリセル３０の出力に基づく電流Ｉｘの時間的変化は、例えば図３に斜線で示すような領域内で種々の値をとり得る。そのような場合に０又は１の確実な判定をするためには、メモリセル３０の出力に基づく電流Ｉｘが、リファレンス・セル７０、７１の出力に基づく電流Ｉ０及びＩ１の間に来ないようにすることが望ましい。
【００２７】
本実施形態では、駆動ドライバ１０との距離が各群に属するビット線５０より近い位置に、データ０を記録したリファレンス・セル７０を配置し、駆動ドライバ１０との距離が各群に属するビット線５０より遠い位置に、データ１を記録したリファレンス・セル７１を配置する。ワード線駆動ドライバ１０に近い方が出力の立ち上がりが早く、遠い方が出力の立ち上がりが遅いので、データ０を記憶したどのメモリセル３０の出力も、データ０を記録したリファレンス・セル７０の出力より立ち上がりが遅いことになり、データ１を記憶したどのメモリセル３０の出力も、データ１を記録したリファレンス・セル７１の出力より立ち上がりが早いことになる。よってリファレンス・セル７０、７１の出力の平均をメモリセル３０の出力と比較することで、信頼性の高い確実なデータを読み取ることができる。
【００２８】
また、メモリセル３０の出力には、メモリセル３０自体の特性のバラツキが影響する。そこで、信頼性の高い確実なデータを得るために、本実施形態ではデータ０を記録するリファレンス・セル７０のキャパシタ面積を、メモリセル３０のキャパシタ面積よりも意図的に大きくし、データ１を記録するリファレンス・セル７１のキャパシタ面積を、メモリセル３０のキャパシタ面積よりも意図的に小さくする。これにより、データ０を記憶したどのメモリセル３０の出力も、データ０を記録したリファレンス・セル７０の出力より立ち上がりが遅いことになり、データ１を記憶したどのメモリセル３０の出力も、データ１を記録したリファレンス・セル７１の出力より立ち上がりが早いことになる。よってリファレンス・セル７０、７１の出力の平均をメモリセル３０の出力と比較することで、信頼性の高い確実なデータを読み取ることができる。
【００２９】
以上説明したリファレンス・セル７０、７１の配置による信頼性向上とリファレンス・セル７０、７１のキャパシタ面積による信頼性向上は、何れか一方のみによっても信頼性向上の効果を得ることができ、両方の手段を共に用いてもより確実な効果を得ることができる。
【００３０】
なお、ここではビット線５０を複数の群に分けて各々の群にリファレンス・ビット線６０、６１を設けた場合について説明したが、本発明はこれに限定されず、ビット線の数が少なければ、１つのワード線に接続されたメモリセルすべてに共通して用いられるリファレンス・セルを設けても良い。
【００３１】
また、ここではワード線４０にリファレンス・ビット線６０、６１を交差させてビット線５０に差動型センスアンプ８０を接続させた例について説明したが、本発明はこれに限定されず、ビット線５０にリファレンス線を交差させたり、ワード線４０に差動型センスアンプを接続させたりしてもよい。
【００３２】
また本発明はクロスポイント型の強誘電体記憶装置に限らず、１Ｔ１Ｃ型などリファレンスとの比較によって０又は１を判定するすべての強誘電体記憶装置に適用することができる。
【００３３】
＜４．電子機器の例＞
図４は、本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。図４において、パーソナルコンピュータ５００は、表示パネル５０１と、キーボード５０２を備えた本体部５０４と、から構成されている。当該コンピュータ５００の本体部５０４に内蔵されるＣＰＵ基板のメモリ素子等として、本発明の優れた信頼性を発揮する強誘電体記憶装置が利用されている。このため、信頼性の高い記憶手段を備えた電子機器を提供することができる。
【００３４】
また、本発明の電子機器はこれに限らず、ＩＣカード、携帯情報機器、家庭用電気製品など、強誘電体記憶装置を備えたあらゆる電子機器に適用することが可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態に係る強誘電体記憶装置の概略回路図である。
【図２】差動型センスアンプ８０の回路構成を示す回路図である。
【図３】読み出し動作時におけるメモリセルの出力に基づく電流Ｉｘと、リファレンス・セルの出力に基づく電流Ｉ０、Ｉ１の時間的変化を示すグラフである。
【図４】本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００３６】
１０  ワード線駆動ドライバ（第１電極線駆動ドライバ）
２０  ビット線駆動ドライバ（第２電極線駆動ドライバ）
３０  メモリセル
４０  ワード線（第１電極線）
５０  ビット線（第２電極線）
６０、６１  リファレンス・ビット線
７０、７１  リファレンス・セル
８０  差動型センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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