(57)【要約】  【課題】  近年の微細化、多層化のため、表面および裏面からのＦＩＢ回路修正が困難になってきている。また、裏面から信号を引き出した場合、裏面用に治具を作製する必要があった。  【解決手段】  半導体装置を貫通するビアを作製し、半導体装置の両面を使用したＦＩＢ回路修正を行う。または、半導体装置の中にあらかじめ半導体装置を貫通するビアを作り込んでおき、両面を使用したＦＩＢ回路修正に使用する。これにより、微細化と多層化のため困難であった箇所でも、回路修正を行うことができるようになる。また、表面用と裏面用それぞれの治具を作製しなくても、どちらかの面に信号を引き出すことにより、信号波形観測を行うことができるようになる。【選択図】  図３８
2005142376.tif 000002
【特許請求の範囲】
【請求項１】
内部信号配線を取り出して解析する半導体装置であって、
側壁に絶縁膜を備え内部を導電体で充填された前記半導体装置の表裏を貫通する貫通ビアを有し、
前記半導体装置の裏面から取り出した信号配線を、前記貫通ビアに接続することによって前記半導体装置の表面に取り出すことを特徴とする半導体装置。
【請求項２】
内部信号配線を取り出して解析する半導体装置であって、
前記半導体装置の側面に導電体を有し、
前記半導体装置の裏面から取り出した信号配線を、前記導電体に接続することによって前記半導体装置の表面に取り出すことを特徴とする半導体装置。
【請求項３】
内部信号配線を取り出して半導体装置を解析するに際し、
前記半導体装置の裏面から信号配線を取り出す工程と、
前記信号配線をワイヤーボンディングまたはプローブを用いて前記半導体表面に取り出す工程と
を有し、前記信号配線を前記半導体装置の表面に取り出して解析を行うことを特徴とする半導体装置の解析方法。
【請求項４】
内部信号配線を取り出して半導体装置を解析するに際し、
前記半導体装置の裏面から信号配線を取り出す工程と、
前記信号配線をワイヤーボンディングまたはプローブを用いて前記半導体表面に取り出す工程と
を有し、前記信号配線を前記半導体装置の表面に取り出してデバイスの駆動を行うことを特徴とする半導体装置の解析方法。
【請求項５】
前記半導体装置の裏面から半導体装置の表面に取り出した信号配線と、前記半導体装置の表面から取り出した別の信号配線と接続することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項６】
前記半導体装置の表面から取り出した信号配線を、前記貫通ビアに接続することによって前記半導体装置の裏面に取り出すことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項７】
前記貫通ビアを、あらかじめ半導体装置の表面付近から裏面付近までに作成した導電体に対してＦＩＢ加工を施すことにより形成することを特徴とする請求項１または請求項２または請求項５または請求項６のいずれかに記載の半導体装置。
【請求項８】
前記貫通ビアを、あらかじめ半導体装置の表面付近から基板までに作成し分離層に囲まれた導電体に対してＦＩＢ加工を施すことにより形成することを特徴とする請求項１または請求項２または請求項５または請求項６のいずれかに記載の半導体装置。
【請求項９】
前記貫通ビアを、あらかじめ半導体装置のＧＮＤ，電源電圧あるいは信号配線に接続しておきくことを特徴とする請求項１または請求項２または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
【請求項１０】
前記貫通ビアが、拡散層と接触することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記貫通ビアが、電気特性上分離層の上に形成されることを特徴とする請求項７記載の半導体装置。
【請求項１２】
前記貫通ビアが、電気特性上分離層の上に形成されることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記貫通ビアを、配線層の任意の位置にビアを設けて上位配線層に接続することにより形成することを特徴とする請求項１または請求項７または請求項８または請求項９または請求項１０または請求項１１または請求項１２のいずれかに記載の半導体装置。
【請求項１４】
前記貫通ビアを用いる際に、前記ＧＮＤ，電源電圧あるいは信号配線と前記貫通ビアとの接続を切断することを特徴とする請求項項９記載の半導体装置。
【請求項１５】
半導体集積回路における配線の任意の箇所にくびれ部分を有することを特徴とする半導体装置。
【請求項１６】
前記くびれ部分が二つ以上連なっていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記配線の任意の箇所にくびれ部分を有することを特徴とする請求項９または請求項１０または請求項１２または請求項１３のいずれかに記載の半導体装置。
【請求項１８】
最上層の配線に接続するパッドを有することを特徴とする請求項１または請求項２または請求項５または請求項６または請求項７または請求項８または請求項９または請求項１０または請求項１１または請求項１２または請求項１３または請求項１４または請求項１７のいずれかに記載の半導体装置。
【請求項１９】
前記パッドを任意の形状にすることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記パッドを任意の領域に複数設けることを特徴とする請求項１８記載の半導体装置。
【請求項２１】
前記パッドを識別容易な形状に配列することを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記貫通ビアの最下層のコンタクトもしくはポリシリコンまたはポリシリコン合金に接触した拡散層に対し、分離層の面積を大きくすることを特徴とする請求項１または請求項２または請求項５または請求項６または請求項７または請求項８または請求項９または請求項１０または請求項１１または請求項１２または請求項１３または請求項１４または請求項１７または請求項１８または請求項１９または請求項２０または請求項２１のいずれかに記載の半導体装置。
【請求項２３】
前記貫通ビアが複数ある領域の分離層において、分離層にくびれ部分を形成し、各貫通ビア毎に分離層の切断および分離を容易にすることを特徴とする請求項２２記載の半導体装置。
【請求項２４】
前記拡散層または分離層のパターン間隔を近赤外領域の波長より大きくきくすることを特徴とする請求項２２記載の半導体装置。
【請求項２５】
前記拡散層または分離層を識別容易な配列にすることを特徴とする請求項２４記載の半導体装置。
【請求項２６】
前記パットを、最上層の配線を大きくし、その上部のパッシベーション膜を除去することにより形成することを特徴とする請求項１８記載の半導体装置。
【請求項２７】
前記貫通ビアを構成する前記配線の内、前記半導体装置の表裏付近から中心部にいく程配線の長さが長くなることを特徴とする請求項１３または請求項１４または請求項１７または請求項１８または請求項１９または請求項２０または請求項２１または請求項２２または請求項２３または請求項２４または請求項２５または請求項２６のいずれかに記載の半導体装置。
【請求項２８】
前記貫通ビアを構成する配線およびビアを制御することにより、前記貫通ビアの抵抗値および容量値を任意の値に設計することを特徴とする請求項１３または請求項１４または請求項１７または請求項１８または請求項１９または請求項２０または請求項２１または請求項２２または請求項２３または請求項２４または請求項２５または請求項２６または請求項２７のいずれかに記載の半導体装置。
【請求項２９】
前記抵抗値および前記容量値の異なる貫通ビアを複数備えることを特徴とする請求項２８記載の半導体装置。
【請求項３０】
前記抵抗値および容量値の異なる複数の貫通ビアを用いて、回路に任意の抵抗または容量を付加することを特徴とする請求項２９記載の半導体装置。
【請求項３１】
複数の前記貫通ビアを相互接続することによって、シールドを構成することを特徴とする請求項１０記載の半導体装置。
【請求項３２】
複数の前記貫通ビアを相互接続した上にＧＮＤまたは電源電圧と接続することを特徴とする請求項１または請求項２または請求項５または請求項６または請求項７または請求項８または請求項９または請求項１０または請求項１１または請求項１２または請求項１３または請求項１４または請求項１７または請求項１８または請求項１９または請求項２０または請求項２１または請求項２２または請求項２３または請求項２４または請求項２５または請求項２６または請求項２７のいずれかに記載の半導体装置。
【請求項３３】
必要な前記相互接続を切断して任意の貫通ビアを独立させ、前記独立した貫通ビアをＦＩＢ加工により接続することを特徴とする請求項３１または請求項３２のいずれかに記載の半導体装置。
【請求項３４】
前記独立した貫通ビアを連結する配線部分の、抵抗値および容量値が任意に制御することを特徴とする請求項３３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における、半導体装置表面から引き出した信号と、半導体装置裏面から引き出した信号を接続する半導体装置とその解析方法に関するものである。
【背景技術】
【０００２】
従来の集束イオンビーム（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ：以下ＦＩＢと称す）加工は、半導体装置の多層化や微細化に伴い、半導体装置表面のみならず、半導体装置裏面から配線引出しや回路修正を行っているのは既に周知である。また、半導体装置裏面から、作り込みでスルーホールを形成し、信号配線を引き出して観測や電源供給を行っているものもある（例えば、特許文献１参照）。また、ＦＩＢを利用し、薄膜に貫通孔を作製し、アパチャー用の孔を形成する技術もある（例えば、特許文献２参照）。
【特許文献１】特許第３３９５７４７号公報
【特許文献２】特開２０００−１１７４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体装置の多層化や微細化により、半導体装置表面および裏面からのＦＩＢ加工が困難となってきている。例えば、図１において、配線層Ａと配線層ＢをＦＩＢ加工により接合しようとした場合、半導体装置表面から、もしくは半導体装置裏面からのＦＩＢ加工では、他の配線が邪魔をして、接合することができないという問題点があった。
【０００４】
この問題点を解決するために、本発明の半導体装置および半導体装置の解析方法は、配線加工の自由度と信頼性を向上すると共に、処理工数の時短を目的とする。
【課題を解決するための手段】
【０００５】
この目的を達成するために、本発明の半導体装置は、半導体装置裏面の信号を半導体装置表面に引き出す。これは、図２のように、半導体装置の両面を使用し、半導体装置裏面の信号を、半導体装置表面に引き出すことにより、実現できる。しかし、半導体装置の裏面から半導体装置の表面まで、貫通孔を開け、導電体を通すのは、時間がかかることが多く、また高アスペクト比で貫通孔を作るのは、技術的に困難である。そこで、本発明では、あらかじめ半導体装置に基板と最上層を貫通してむすぶ導体を作り込んでおく半導体装置を提供する。
【０００６】
以上により、配線加工の自由度と信頼性を向上すると共に、処理工数の時短が実現できる。
【発明の効果】
【０００７】
本発明の半導体装置および半導体装置の解析方法によると、半導体装置の表裏を貫通する貫通ビアを設け、加工した信号配線を貫通ビアを経て半導体装置の表面または裏面に引き出すことにより、配線加工の自由度を向上し、従来技術で不可能であった配線加工を行うことができる。また、基板と最上層を貫通してむすぶ導体により、配線加工にかかる時間の短縮ができ、配線加工の信頼性も上がる。また、貫通ビアを応用して相互に接続することにより、電源強化を行うことができる。また、ＥＢ解析やプローブ解析では、裏面から信号観測用配線を引き出した場合、回路駆動用のソケット等の治具を、表面用とは別に裏面用として作製もしくは改良する必要があるが、本発明では、半導体装置裏面からの信号を半導体装置表面に引き出すことができるため、上記ソケットを表面、裏面個別に作製する必要が無くなり、表面用の治具だけで裏面からの信号を観測することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
実施の形態１は、図３に示すように、半導体装置の裏面からＦＩＢ加工により取り出した信号配線を、半導体装置の裏面と表面の一部もしくは全部を貫通し導体を充填した孔（以下貫通ビアと称す）に接続することにより半導体装置表面に引き出した半導体装置を示す。この貫通ビアは、例えば、ＦＩＢやレーザー，ドリル切削などで貫通した貫通ビアの側壁に絶縁膜を設け、そこに導体を充填して作製する。また、あらかじめ、半導体装置の形成時に作成しておいても良い。本発明１を実現する例として、図８に示すように、ＦＩＢ加工を行い、半導体装置表面または半導体装置裏面から他方の面に半導体装置を貫く貫通ビアを作製し、ＦＩＢによって堆積する絶縁体および導体を組み合わせて作製することもできる。
【０００９】
このように、裏面からＦＩＢ加工して裏面に取り出した信号配線を、半導体装置の裏面と表面を貫通し導体を充填した貫通ビアを経由して、半導体装置の表面に引き出すことにより、配線加工の自由度が向上するとともに、表面用のソケットのみで解析を行うことができる。
【００１０】
しかし、上記方法を使用すると、半導体装置表面と裏面を結ぶ長い距離を加工するために、形状の良い導電体を作製するのが難しい。また、貫通ビアをあけてから導電体を貫通ビアに満たすが、貫通する貫通ビアをあけてからでは導電体を満たすことが困難である。そこで、図９のように、半導体装置表面、半導体装置裏面のどちらか一方から導電体で満たされた孔を作製し、もう一方から孔を開け、前記他方から作製した導電体を露出させ、続いて、導電体を接触させながら貫通ビアを作製することもできる。
（実施の形態２）
実施の形態２は、図４に示すように、半導体装置の側面を、導体を通じて半導体装置表面に半導体装置裏面の信号配線を引き出した半導体装置を示す。半導体装置裏面まで引き出した信号配線をさらに半導体装置外部に引き出す手段としては、ワイヤーボンディングやプローブ、半田づけ、導電テープ等を用いた方法が例としてある。実施の形態１または実施の形態２は、ＥＢテスターやプローブ測定において、表面解析用に作製された治具やテスト環境をそのまま用いて、半導体装置裏面から取り出した信号配線を観測することが可能となる。
（実施の形態３）
実施の形態３は、図５に示すように、裏面ＦＩＢ加工において取り出した信号配線を、ワイヤーボンディングやプローブを用いて引き出し、上記信号線を直接測定することや、上記信号線に信号を印加してデバイスを駆動することを可能にする。半導体装置裏面の信号を半導体装置外部に引き出す手段は本発明２と同様である。このことにより、表面解析用に作製された治具やテスト環境をそのまま用いて、半導体装置裏面から取り出した信号配線を観測することが可能となる。
（実施の形態４）
実施の形態４は、図６に示すように、ＦＩＢにより半導体装置表面から取り出した信号配線と、実施の形態１または実施の形態２で示した構成で半導体装置裏面から取り出した信号とを接続し、半導体装置裏面と表面の両面を用いて回路修正を行うことを可能とする。以後、このようにして行うＦＩＢを用いた回路修正を、両面ＦＩＢ加工または両面ＦＩＢ回路修正と呼ぶ。
（実施の形態５）
実施の形態５は、図７に示すように、半導体装置の表面からＦＩＢ加工により取り出した信号配線を、実施の形態１または実施の形態２に記載のワイヤーボンディング，プローブまたは貫通ビア等の技術を用いて半導体装置裏面に引き回す。このことにより、半導体装置裏面から観測する治具やテスト環境がある場合に、半導体装置表面から取り出した信号を観測することを可能とすることができる。
【００１１】
ところで、図８、図９などの構造をＦＩＢで作製するのは時間を要し、また、半導体装置が多層になれば、配線層数に応じて貫通できる箇所を確保することが困難になる。そこで、以下の実施の形態では、あらかじめ半導体装置に、半導体装置表面と裏面を貫く導電体を作製しておく半導体装置を提供する。
（実施の形態６）
実施の形態６は、図１０（ａ）のように、半導体装置の下層と上層を結ぶ形に、配線およびビアを使用して、あらかじめ半導体装置に導電体を作り込んでおく装置である。これは、実際に使用する時には、図１０（ｂ）のようにＦＩＢを用いて半導体装置の表面と裏面を貫通し、両面ＦＩＢ加工に使用する。
【００１２】
このように、あらかじめ、半導体装置の表面付近から裏面付近までに導電体を作りこんでおき、必要に応じて、ＦＩＢにて表面から裏面まで貫通させることにより、簡単なＦＩＢ加工を行うだけで、両面ＦＩＢ加工を行うことができ、加工の信頼性を向上することができる。
（実施の形態７）
実施の形態７は、図１１に示すように、分離層で囲まれ半導体装置の基板から上層まで貫通ビアを作製する。基板と接続することにより、この貫通ビアは、ＧＮＤや電源電圧もしくはその他の信号をもつ事ができる。上記ＧＮＤや電源電圧もしくはその他の信号をもつことは、ＦＩＢにて本実施の形態の貫通ビアを半導体装置表面または半導体装置裏面から露出させるとき、コントラストを明瞭に示すことができる効果をもつ。図１１（ｃ）または（ｄ）は、拡散層、分離層、コンタクトのレイアウトを重ね合わせたものを模式的に示した図である。
【００１３】
このように、実施の形態７の、基板とコンタクトする貫通ビアは、分離層で囲まれ、必要な時に半導体装置の表面と裏面を貫く導体として使用することができる。
（実施の形態８）
実施の形態８は、図１２に示すように、貫通ビアを配線層で、ＧＮＤや電源電圧もしくはその他の信号と接続する構造をもつ。これにより、必要な時に信号線と切断し、半導体装置の表面と裏面を貫く導体として使用することができる。コントラストが明瞭に出現するのは、上記実施の形態７で述べた通りである。
（実施の形態９）
実施の形態９は、図１３のように、貫通ビアを配線と基板の両方で接続した構造をもつ。この構造により、貫通ビアの効果に加え、ＧＮＤもしくは電源電圧を配線と基板間で結ぶことより、基板の電位を固定することができる。ただし、半導体装置の表面と裏面を貫く導体として使用するときは、配線および基板の両方を切断する必要があるため、実施の形態７および実施の形態８に比べ手間が増える。そのため、実施の形態７から９は場合により使い分ける必要がある。
（実施の形態１０）
ところで、裏面からのＦＩＢ加工では、電気特性上分離層の上に加工対象があるのが望ましい。実施の形態１０は、図１４のように、貫通ビアを分離層の上に配置し、裏面からのＦＩＢ加工を行いやすくするものである。
【００１４】
さらに、図１５のように、貫通ビアをＧＮＤや電源電圧もしくはその他の信号と配線層で接続することにより、ＦＩＢ加工を行いやすくしている。図１４、図１５のように、分離層上はポリシリコン合金などを通じて、配線層と接触をするのが一般的である。
（実施の形態１１）
実施の形態１１は、実施の形態８から実施の形態１０において、必ずしも直線状に配置する必要が無いことを示しており、例えば、各配線層間にビアを設けて貫通ビアを形成する際に、貫通ビアを基板に対して垂直方向に直線的に形成するようにビアを設けるのではなく、配線層上の任意の位置から上位配線に接続するようにビアを設けることにより、各配線層を任意の位置に設けたビアで接続することにより貫通ビアを形成することができる。これにより図１６のように、他の信号線を避けて貫通ビアを作製することができる。
（実施の形態１２）
実施の形態１２では、配線を切断することを容易にする。実施の形態１２は、図１７（ａ）のように、切断する可能性のある任意の箇所を、レイアウト時に細くし、くびれ部分を作製しておく。これにより、ＦＩＢ加工時に切断しやすくなり、また切断箇所の目印にもなる。本実施の形態により、レーザーを使用した回路修正時の配線切断も容易になる。
【００１５】
さらに、ＦＩＢによる配線の切断を容易にする手法として、図１８（ａ）のように配線のくびれ部分を連続して複数設けることも可能である。上記複数のくびれ部分を切断することにより、信号線から取り残された信号線の残骸が、ＦＩＢのＳＩＭ像上で、暗いコントラストを示す。このことにより、確実に配線が切断されたことが、コントラストにより容易に判断できる。
【００１６】
さらに、以上のようなくびれ部は、貫通ビアに接続された、ＧＮＤ，電源電圧あるいは信号の配線にも適応できる。
（実施の形態１３）
実施の形態１３では、作り込みの貫通ビアにおいて、図１９のように貫通ビア上にパッドを配置し、回路修正やＥＢ解析もしくはプローブ解析等を容易にする。また、ＦＩＢ加工時の観察中にチャージでデバイスが破壊するケースは多いが、実施の形態１３のようにパッドがあり、貫通ビアが基板にコンタクトしている場合や、ＧＮＤや電源電圧信号と接続している場合は、ＦＩＢ加工時のチャージを軽減させ、デバイスを保護する役目もある。
【００１７】
一方、近年の半導体装置表面平坦化技術により、ＳＩＭ像およびＳＥＭ像の取得は困難になっている。しかしながら、外部接続用のパッドや実施の形態１３のようなパッドは、表面上に露出しているため、ＳＩＭ像およびＳＥＭ像の取得は可能であり、像による現在位置把握や、像の取得可能部分を利用したＣＡＤリンクが可能になる。そこで、貫通ビアに接続したパッドを、パターン認識容易な形状にしておき、ＣＡＤリンクを行いやすくする。ＣＡＤリンクは多くの場合、半導体装置の隅のレイアウトパターンを利用して行われるが、局所的に行っても同様の効果が得られる。図２０，図２１はこのパッド形状の例である。ここでは、貫通ビアを半導体装置上に多数配置する方法について、提供する。上述のように、ＦＩＢ加工では電荷のチャージによりデバイスにダメージを与えることが近年問題になっているが、一定間隔に貫通ビアが並んでいることにより、チャージを放電すること容易になる。一方、上記半導体装置の平坦化による課題のために、パッドの集合体を他と識別が容易な配列にし、ＣＡＤリンクを実現することもできる。図２２に実施例を示す。
（実施の形態１４）
実施の形態１４は、上述の貫通ビアにおいて、半導体装置の裏面から接触を行う際のＦＩＢを容易にする。これは、例えば、図２３（ａ）に示すように、拡散層の大きさをコンタクトまたはポリシリコンの面積と同程度もしくは一回り大きい程度にし、一辺の長さがその２倍から３倍の大きさの分離層で周りを取り囲む。上記により、実際にＦＩＢを行ったとき、図２３（ｂ）に示すように、マージンを確保したＦＩＢを行うことができ、ＦＩＢ加工も容易になる。同様に、図２４に示すように、コンタクトまたはポリシリコンを囲む形ではなく、コンタクトコンタクトまたはポリシリコンの下層をも包含するように、一辺の長さがコンタクトコンタクトまたはポリシリコンの２倍から３倍の大きさの分離層を設けることによっても、ＦＩＢ加工を容易にすることができる。また、図２５に示すように、拡散層上に複数のコンタクトコンタクトまたはポリシリコンでＧＮＤまたは電源電圧または信号が接続している場合、拡散層の形状にくびれた部分を作製することにより、切断および分離を容易にする。上記くびれ部分（図２５中の３１）は太い方がＦＩＢ加工が容易である。
【００１８】
一方、上記に表面ＦＩＢが平坦化で困難になってきていることを述べたが、裏面からのＦＩＢもＣＡＤリンクが困難である。通常、シリコンは近赤外領域の波長（１０６４ｎｍ）を透過するため、半導体装置裏面からの観察は、この領域を通過する光源を用いて観察する。ところが、波長が長くなると光学像の分解能は低下するため、充分な光学像を得られないことがある。そこで、図２６に示すように、上述の貫通ビアの拡散層および分離層のパターンを近赤外線の分解能より充分に大きくとり、裏面からの光学像で充分に認識できる大きさにするとよい。また、図２７に示すように、貫通ビアの配置を工夫し、全体で他と区別がつく形状にし、光学像での位置の発見を容易にすることもできる。
（実施の形態１５）
実施の形態１５では、本発明の貫通ビアにおいて、最上層の配線を大きくすることにより、パッドの役目を代用させることができる。実施例は図２８（ａ）のようになり、実際に使用するときは、図２８（ｂ）のようにパッシベーション膜を除去して使用する。最上層の配線の大きさが１ｕｍ２程あれば、ＥＢテスタのパッドとして実用的であり、大きさが４００ｕｍ２程あれば、プローブやボンディングを行うのに実用的である。
（実施の形態１６）
実施の形態１６では、本発明の貫通ビアにおいて、形状を釣鐘型にして、両面ＦＩＢ加工の自由度を上げる装置を提供する。図２９（ａ）は実施の形態１６の実施例を示したものであり、貫通ビアを構成する配線層の内、半導体装置の中心部の配線層の長さが最も長く、表面および裏面にいく程、配線層の長さが短くなる。そのために、貫通ビアを構成する各配線層に対する表面または裏面からのＦＩＢ加工が容易になる。図２９（ｂ）は、図２９（ａ）を用いて実際に回路修正を行った例である。このように、ＦＩＢ回路修正における信号線引出しを少なくすることができる。
【００１９】
ところで、ＦＩＢ回路修正では、配線を引き回した際の抵抗や容量が回路に影響を及ぼすことがある。そこで、図３０に示すように、本発明の貫通ビアにおける、抵抗値および容量値をあらかじめ既知の値になるよう、配線幅、配線長、コンタクト数、ビア径などを設計しておき、ＦＩＢ回路修正に使用する。これにより、修正後の回路シミュレーションを行うことや、任意の抵抗および容量付加を行うことができる。また、同一半導体装置上で、異なる抵抗値および容量値をもつ貫通ビアを複数用意しておき、ＦＩＢ回路修正に使用する。これにより、ＦＩＢによる抵抗および容量付加に自由度を与えることができる。図３１に異なる抵抗値および容量値をもつ貫通ビアの例を示す。ＦＩＢ回路修正では、回路に抵抗および容量を付加することがある。図３２に、両面ＦＩＢ加工により複数の貫通ビアを用いて、半導体装置に任意の抵抗値および容量値を付加した半導体装置を示す。
【００２０】
一方、近年の半導体装置では、ＩＲドロップ等の問題もあり、電源ラインを強化する必要性が出てきている。そこで、本発明の貫通ビアを用いて、この問題を解決する装置を提供する。まず、貫通ビア同士を上層の配線で相互に接続し、これにＧＮＤもしくは電源電圧と接続することにより、ＧＮＤもしくは電源電圧を強化する。図３３に貫通ビアを相互接続した様子を示す。図３３（ａ）は相互に接続された配線層を表面から見たもので、図３３（ｂ）は図３３（ａ）の点線部分Ｃで断面からみた模式図である。この構造により、半導体装置または半導体装置の一部分は基板と上層配線および貫通ビアで囲まれた形となり、シールドによるノイズ除去を行うことができる。いうまでもなく、必要な時に貫通ビアと配線を切り離し、貫通ビアを機能させることができる。図３３では全ての貫通ビアが相互に接続されているが、必ずしもその必要は無く、また、縦横だけでなく斜めに接続することもある。さらに、たとえばＧＮＤと電源電圧など、複数の信号線について、貫通ビアを相互接続した図を図３４に示す。図３４（a）におけるＤでの断面を図３４（ｂ）に、Ｅでの断面を図３４（ｃ）に示す。図３５では、電源強化およびノイズ対策のために、任意の配線で本発明３２を適用した様子を示す。
【００２１】
また、相互接続された貫通ビアのうち任意の貫通ビアを接続してＦＩＢ修正する場合、貫通ビアの相互接続を切り離して前述の任意の貫通ビアを独立させて、それらをあらためてＦＩＢ加工により接続することができる。たとえば、図３６に示すように、図中のＦとＦ’を配線したい場合、相互接続の配線を切り離し、この部分をＦとＦ’を結ぶ配線として使用する。これにより、加工時間の短縮と、信頼性の高いＦＩＢ加工が期待できる。さらに、貫通ビア相互接続の配線について、抵抗値および容量値を既知の値になるように設計し、ＦＩＢ回路修正におけるシミュレーションや、抵抗、容量付加を正確に行うことができるようにする。図３７にその模式図を示す。
【００２２】
本発明は、平坦化プロセス以外のプロセス、ダマシンプロセス以外のプロセス、シリコン以外の基板、ＳＯＩ、ＳＩＴ以外の分離層についても同様に適応可能であるのは言うまでもない。
【００２３】
図３８に、多層配線の半導体装置について、本発明の両面ＦＩＢ回路修正を行った例を示す。図中ＡとＢは信号線の接続を行う例を示し、図中ＧはＥＢテスターにより信号を観測する例を示す。
【産業上の利用可能性】
【００２４】
本発明にかかる半導体装置および半導体装置の解析方法は、配線加工の自由度と信頼性を向上すると共に、処理工数の時短が実現でき、半導体装置における、半導体装置表面から引き出した信号と、半導体装置裏面から引き出した信号を接続する半導体装置とその解析方法等に有用である。
【図面の簡単な説明】
【００２５】
【図１】従来の回路修正技術の問題点を示す断面図である。
【図２】本発明を用いた回路修正を示す断面図である。
【図３】半導体装置を貫通する貫通ビアから裏面回路修正により引き出した信号を半導体装置表面に引き出した図である。
【図４】半導体装置の側面を裏面回路修正により引き出した信号を半導体装置表面に引き出した断面図である。
【図５】裏面回路修正により引き出した信号をボンディングまたはプローブにより半導体装置表面に引き出した断面図である。
【図６】裏面回路修正により引き出した信号を半導体装置表面に引き出し、表面回路修正により引き出した信号と接続する断面図である。
【図７】表面回路修正により引き出した信号を、半導体装置裏面に引き出した断面図である。
【図８】ＦＩＢにて作製した、貫通ビアの断面図である。
【図９】半導体装置表面および半導体装置裏面からＦＩＢにて作製した、貫通ビアの断面図である。
【図１０】下層配線から上層配線まで、または下層配線から上層配線までの一部の導通を確保したビアの断面図である。
【図１１】基板と接続した貫通ビアの断面図である。
【図１２】配線と接続した貫通ビア断面図である。
【図１３】基板および配線と接続した貫通ビアの断面図である。
【図１４】ポリシリコンまたはポリシリコン合金および分離層と接続した貫通ビアの断面図である。
【図１５】ポリシリコンまたはポリシリコン合金および分離層および配線と接続した貫通ビアの図である。
【図１６】スタック状でない貫通ビアの図である。
【図１７】切断が容易な配線と貫通ビアに接続した切断が容易な配線の図である。
【図１８】切断が確認可能な配線と貫通ビアに接続した切断が確認可能な配線の図である。
【図１９】パッドと接続する貫通ビアの図である。
【図２０】ＣＡＤリンクが容易なよう、任意の形状をしたパッドの図である。
【図２１】半導体装置上に配置されたパッドつき貫通ビア例を示す図である。
【図２２】半導体装置上に配置された任意の並びをするパッドつき貫通ビア例を示す図である。
【図２３】基板と接続する貫通ビアにおいて裏面からの接続加工が容易な分離層、拡散層、コンタクトの配置の図と実際の加工例を示す図である。
【図２４】分離層と接続する貫通ビアにおいて裏面からの接続加工が容易な分離層、拡散層、コンタクトの配置の図と実際の加工例を示す図である。
【図２５】ＧＮＤまたは電源電圧またはその他の信号線と基板を介して接続する貫通ビアにおいて、接続を容易に切断する、分離層、拡散層、コンタクトの配置の図である。
【図２６】裏面からの観察が容易な貫通ビアと接続する分離層、拡散層、コンタクトの配置の図である。
【図２７】裏面からの観察を容易にするため、半導体装置上に配置された貫通ビアを、裏面から見た図である。
【図２８】最上層配線の面積を大きくした、貫通ビアの図である。
【図２９】中間の配線層の面積をもっとも大きくする、貫通ビアの例を示した断面図と、実際の加工例を示した図である。
【図３０】抵抗値と容量値が既知の値になるように設計された貫通ビアの図である。
【図３１】同一半導体装置内の複数の抵抗値と容量値が既知の値になるように設計された貫通ビアを示す図である。
【図３２】両面ＦＩＢ加工を使用して、抵抗および容量付加を行う回路修正例を示す図である。
【図３３】貫通ビアを切断が容易な配線を使用して相互に接続した例を示す図である。
【図３４】貫通ビアを切断が容易な配線を使用して相互に接続をした配線を複数の配線層で使用した例を示す図である。
【図３５】貫通ビアを切断が容易な配線を使用して相互に接続した接続方法を上層配線以外に適用した例を示す図である。
【図３６】回路修正に貫通ビアを相互に接続した配線部分を使用した例を示す図である。
【図３７】切断後の配線部分について、抵抗値および容量値を既知の値になるよう設計された配線部分を示す図である。
【図３８】本発明における両面ＦＩＢ加工を使用した回路修正と、信号観測の例を示した図である。
【符号の説明】
【００２６】
１   半導体装置
２   基板
３   絶縁膜
４   導電体
５   配線層
６   ビア
７   分離層
８   パッシバーション膜
９   層間膜
１０ ポリシリコンまたはポリシリコン合金
１１ 半導体装置を貫通する貫通ビア
１２ 導電体
１３ 半導体装置裏面から引き出した信号
１４ 導電体
１５ 絶縁体
１６ ボンディングもしくはプローブ
１７ 導電体
１８ 半導体装置表面から引き出した信号
１９ 半導体装置表面から作製したビア
２０ 半導体装置裏面から作製したビア
２１ 貫通ビア
２２ 拡散層
２３ コンタクト
２４ ＧＮＤまたは電源電圧または信号線
２５ 信号線
２６ 配線切断容易箇所
２７ パッド
２８ ユニークなマーク
２９ 半導体装置上の一部分
３０ ユニークなマークつきパッド
３１ 拡散層分断容易箇所
３２ 貫通ビアの拡散層および分離層
３３ パッドを代用した最上層配線
３４ 除去されたパッシベ-ション膜
３５ ＦＩＢ加工による孔
３６ 抵抗値および容量値が設計された貫通ビア
３７ 最上層配線
３８ 上層配線
３９ 下層配線
４０ 上層配線と下層配線の中間近辺の配線層
４１ 切断後の配線切断容易箇所
４２ 抵抗値および容量値が設計された配線部分
４３ ＥＢテスタ
Ａ  信号線
Ｂ  信号線
Ｃ  断面を示す
Ｄ  断面を示す
Ｅ  断面を示す
Ｆ Ｆ’  信号線
Ｇ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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