(57)【要約】【課題】  α線起因及び中性子起因等によるソフトエラー耐性向上を図った半導体記憶装置を提供する。【解決手段】  トランジスタを有しデータを保持する少なくとも２つのインバータ回路と、前記データの書込み又は読み出しを行うための少なくとも２つのトランジスタと、を備える半導体記憶装置において、隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、分離され直接導通されず、金属配線により導通されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トランジスタを有しデータを保持する少なくとも２つのインバータ回路と、前記データの書込み又は読み出しを行うための少なくとも２つのトランジスタと、を備える半導体記憶装置において、
隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、分離され直接導通されず、金属配線により導通されていることを特徴とする半導体記憶装置。
【請求項２】
トランジスタを有しデータを保持する少なくとも２つのインバータ回路と、前記データの書込み又は読み出しを行うための少なくとも２つのトランジスタと、を備える半導体記憶装置において、
隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースと他方のトランジスタのドレインを接続している拡散領域の幅が、何れのトランジスタのチャネル幅より細くなっていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記隣接する少なくとも２つのトランジスタは、同一の導電型トランジスタであることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３の何れか一項に記載の半導体記憶装置において、
前記隣接する少なくとも２つのトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４の何れか一項に記載の半導体記憶装置において、
前記隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、同一の平面に形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１、３乃至５の何れか一項に記載の半導体記憶装置において、
前記金属配線として、ポリシリコン、シリサイド、アルミ、タングステン、又は銅が用いられていることを特徴とする半導体記憶装置。  
【請求項７】
請求項１乃至６の何れか一項に記載の半導体記憶装置において、
前記インバータ回路は、ロードトランジスタと、ドライバートランジスタとを備えて構成されていることを特徴とする半導体記憶装置。  
【請求項８】
請求項１乃至６の何れか一項に記載の半導体記憶装置において、
前記インバータ回路は、ロード抵抗と、ドライバートランジスタとを備えて構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８の何れか一項に記載の半導体記憶装置において、
前記隣接する少なくとも２つのトランジスタは、ＳＯＩ基板上に形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路をクロス配線することでデータ（電位）を保持し、蓄積する方式を持つスタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と称する）等の半導体記憶装置や、ロジック回路におけるフリップ・フロップ回路等の技術分野に関する。
【背景技術】
【０００２】
ＳＲＡＭ内のメモリセルの回路構成例を図９に示す。図９に示すように、メモリセルＳにおいては、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）のロードトランジスタ（以下、「ＰＭＯＳロードトランジスタ」と称する）２１とＮ型ＭＯＳのドライバートランジスタ（以下、「ＮＭＯＳドライバートランジスタ」と称する）２２により構成された２つのインバータ回路が、金属配線２９によりクロス結線され、それぞれのインバータ回路には、Ｎ型ＭＯＳのトランスファートランジスタ（以下、「ＮＭＯＳトランスファートランジスタ」と称する）２３が接続されている。
【０００３】
そして、２つのインバータ回路によりデータを保持、蓄積するようになっており、２つのＮＭＯＳトランスファートランジスタ２３によりデータを書込み又は読み出しするようになっている。例えば、クロス接続により、一方のノードＮの電位がハイレベルとなり、他方のノードＮの電位がローレベルとなると、この状態が維持されるため、一方のノードＮがハイレベルであるときを「１」、ローレベルであるときを「０」とみなせば、２値の信号（電位）の保持（蓄積）を意味する。
【０００４】
このような電位保持ノードＮにおいて、従来、ＮＭＯＳドライバートランジスタ２２のＮ＋型拡散層と、トランスファートランジスタ２３のＮ＋型拡散層は連続して接続されていた。
【０００５】
例えば、従来のＳＲＡＭのメモリセルＳの平面レイアウトを図１０及び図１１に示す。図１０及び図１１に示すように、ＮＭＯＳトランスファートランジスタ２３の横幅（チャネルの幅）は維持されたまま、Ｎ＋型拡散層３３が延びてＮＭＯＳドライバートランジスタ２２から延びるＮ＋型拡散層３３に接続されている。特許文献１にも、同様の構成が開示されている。
【特許文献１】特開平７−２６３５７７号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＳＲＡＭ等の半導体記憶装置においては、パッケージ材やハンダから発生するα線が素子内部を走り、数百万の電子正孔対を発生させるため、蓄積されていた「１」、「０」の信号が反転してエラーとなる現象が知られている。信号を書き直せばエラーから回復し、以後エラーを生じない事から、このようなエラーはソフトエラーと呼ばれている。
【０００７】
金属においては内部の電位が一定であるため、α線が通過しても、生成された電子正孔対は電位差がないため流れる事はない。絶縁体においては内部に電位差があっても、α線が通過した際に、生成された電子正孔対は、絶縁体ゆえ流れる事はない。
【０００８】
しかし、ＰＮ接合のある半導体において、ＰＮ接合に逆バイアスが掛かっていれば、α線が通過した際、生成された電子正孔対は、電子は正電極に、正孔は負電極に流れる。よってソフトエラーの影響を受けるのは半導体、特にＰＮ接合付近である。シリコンの場合、電子の移動度が正孔の移動度より大きいので、Ｎ＋型拡散層の方へ電子電流が流れやすく、ソフトエラーに敏感であるので問題となる。
【０００９】
更に、近年、α線起因よるソフトエラー現象と同様な、宇宙線中に含まれる中性子が原因となるソフトエラー現象が問題になってきている。この現象がα線ソフトエラー並かそれ以上の重大事であると認識されたのは、T. J. O'Gorman,"The Effect of Cosmic Rays on the Soft Error Rate of a DRAM at Ground Level", IEEE Electron Dev., vol. ED-41, p.533, 1994 以降である。地上に降り注ぐ宇宙線の中性子が半導体をなす原子（例えば、シリコン）と衝突し、原子核が壊れて高エネルギーの二次粒子を発生し、それが走行することでα線同様に電子正孔対を発生させるため、ソフトエラーが生じる。α線でのソフトエラーと異なるのは、単位長さ当りに発生する電子正孔密度がα線の１０倍程高いことである。この中性子線は地上からの高度が高くなる程大きくなるため、航空機などに搭載されるＳＲＡＭ等の半導体記憶装置では殊更問題となる。また、半導体記憶装置は微細化によって、集積度を上げてきたが、そのためソフトエラー耐性が低くなり、α線や中性子が当れば確実にソフトエラーとなる状況にある。
【００１０】
そこで、本発明は、上記問題に鑑みてなされたものであり、α線起因及び中性子起因等によるソフトエラー耐性向上を図った半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１に記載の発明は、トランジスタを有しデータを保持する少なくとも２つのインバータ回路と、前記データの書込み又は読み出しを行うための少なくとも２つのトランジスタと、を備える半導体記憶装置において、隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、分離され直接導通されず、金属配線により導通されていることを特徴とする。
【００１２】
請求項１に記載の発明によれば、隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、分離され直接導通されず、金属配線により導通されているので、α線起因及び中性子起因等によるソフトエラー耐性向上を図ることができる。つまり、隣接する少なくとも２つのトランジスタのソース−ドレインは、従来であれば、半導体からなる拡散領域で接続するのが最も自然かつ面積的にも有利であると思われるところ、あえて金属配線を用いることで、α線や中性子が通過した際に生成される電子正孔対の発生量を削減することでソフトエラーを抑制することができる。
【００１３】
請求項２に記載の発明は、トランジスタを有しデータを保持する少なくとも２つのインバータ回路と、前記データの書込み又は読み出しを行うための少なくとも２つのトランジスタと、を備える半導体記憶装置において、隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースと他方のトランジスタのドレインを接続している拡散領域の幅が、何れのトランジスタのチャネル幅より細くなっていることを特徴とする。
【００１４】
請求項２に記載の発明によれば、隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースと他方のトランジスタのドレインを接続している拡散領域の幅が、例えば、データの書込み又は読み出しを行うためのトランジスタのチャネル幅より細くしたことにより、α線や中性子が通過した際に生成される電子正孔対のうちの電子が正電極に、正孔が負電極に流れる量を少なくすることができるので、α線起因及び中性子起因等によるソフトエラー耐性向上を図ることができる。
【００１５】
また、請求項３に記載の発明は、請求項１又は２に記載の半導体記憶装置において、前記隣接する少なくとも２つのトランジスタは、同一の導電型（例えば、Ｎ型）トランジスタであることを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項１乃至３の何れか一項に記載の半導体記憶装置において、前記隣接する少なくとも２つのトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする。
【００１７】
請求項４に記載の発明によれば、Ｎ＋型拡散領域を縮小し、電子がＮ＋型拡散領域に収集される確率を下げることによって、ソフトエラーの発生率を下げることができる。
【００１８】
また、請求項５に記載の発明は、請求項１乃至４の何れか一項に記載の半導体記憶装置において、前記隣接する少なくとも２つのトランジスタのうち、一方のトランジスタのソースの拡散領域と他方のトランジスタのドレインの拡散領域は、同一の平面に形成されていることを特徴とする。
【００１９】
また、請求項６に記載の発明は、請求項１、３乃至５の何れか一項に記載の半導体記憶装置において、前記金属配線として、ポリシリコン、シリサイド、アルミ、タングステン、又は銅が用いられていることを特徴とする。
【００２０】
また、請求項７に記載の発明は、請求項１乃至６の何れか一項に記載の半導体記憶装置において、前記インバータ回路は、ロードトランジスタと、ドライバートランジスタとを備えて構成されていることを特徴とする。
【００２１】
また、請求項８に記載の発明は、請求項１乃至６の何れか一項に記載の半導体記憶装置において、前記インバータ回路は、ロード抵抗と、ドライバートランジスタとを備えて構成されていることを特徴とする。
【００２２】
また、請求項９に記載の発明は、請求項１乃至８の何れか一項に記載の半導体記憶装置において、前記隣接する少なくとも２つのトランジスタは、ＳＯＩ基板上に形成されていることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、隣接する少なくとも２つのトランジスタのソース−ドレインの拡散領域を小さく（削減）することにより、α線起因及び中性子起因等によるソフトエラー耐性向上を図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の最良の実施形態について詳細に説明する。
［第１実施形態］
先ず、本発明の第１実施形態における半導体記憶装置としてのＳＲＡＭの構成について説明する。なお、ＳＲＡＭ内のメモリセルの回路構成については、図９に示したものと同様の回路構成である。
【００２５】
図１は、第１実施形態における実施例１に係るＳＲＡＭ内のメモリセルの上面図であり、図２は、実施例１に係るＳＲＡＭ内のメモリセルの断面図（図１におけるＡ−Ａ部分の断面図）である。また、図３は、第１実施形態における実施例２に係るＳＲＡＭ内のメモリセルの上面図である。
【００２６】
図１又は図３に示すように、ＰＭＯＳロードトランジスタ１と、ＮＭＯＳドライバートランジスタ２とがゲート電極１０を共通とし、Ｐ＋型拡散層１４とＮ＋型拡散層１３とが金属配線９で接続されてインバータ回路が構成されている。そして、２つのインバータ回路が金属配線９によってクロス結線されることで相補型の電位保持型メモリ回路となっている。金属配線９としては、アルミ、銅などの通常の金属以外にも、低抵抗である、ポリシリコンやコバルトシリサイド、ニッケルシリサイドのような金属とシリコンの化合物であるシリサイドでも良い。また、ここでは、ロードとしてＰＭＯＳトランジスタを適用した、６トランジスタ構成で示しているが、ロードを抵抗とした、４トランジスタ構成に置換えても同様である。
【００２７】
ここで、図１又は図３に示すように、ＮＭＯＳトランスファートランジスタ３とＮＭＯＳドライバートランジスタ２とは隣接しているが、ＮＭＯＳトランスファートランジスタ３から延びるＮ＋型拡散層１３（ＮＭＯＳトランスファートランジスタ３のソースのＮ＋拡散領域）と、ＮＭＯＳドライバートランジスタ２から延びるＮ＋型拡散層（領域）１３（ＮＭＯＳドライバートランジスタ２のドレインのＮ＋拡散領域）とは、分離され直接導通されず、金属配線９により導通されている。
【００２８】
つまり、隣接する２つのＮＭＯＳトランジスタのソース−ドレインをＮ＋型拡散層１３で接続せずに、あえて金属配線９により接続して導通している。このＮ＋型拡散層１３は、図２に示すように、浅溝素子分離領域１５（ＳＴＩ）、つまり半導体表面に浅く溝を掘って、そこに絶縁体を埋めた構造による素子分離領域で隔てられ、Ｎ＋型拡散層で直接繋がれること無く、金属配線９によって電気的に接続されている。
【００２９】
このように従来に比べ、Ｎ＋型拡散領域を削減することで、中性子起因二次粒子によるＮ＋型拡散領域に収集される電子は少なくなり、ソフトエラー耐性は向上することになる。
【００３０】
図４は、第１実施形態における実施例３に係るＳＲＡＭ内のメモリセルの断面図であり、図１及び図２に示すＳＲＡＭにおいてＳＯＩ基板を適用した場合の実施例である。なお、実施例３の上面図は、図１と同一となるため省略している。
【００３１】
図４において、基板として通常のバルクでなく、ソフトエラー耐性が高いＳＯＩ基板を使うことでさらにソフトエラー耐性を向上できる。
【００３２】
また、素子分離としてフィールドシールド分離を用い、すなわち半導体領域に電界を加えて素子分離を行うことも考えられるが、このフィールドシールド分離は、逆バイアスが掛かったＰＮ接合の状態と同じである。そのため、この分離領域にα線が当った場合、電子正孔対が発生し、Ｎ＋型拡散領域に生じた電子が流入してしまう。一方、本実施形態においては、素子分離領域は、浅い溝に絶縁体を埋めた構造であるため、この分離領域にα線が当って電子正孔対が発生しても、Ｎ＋型拡散領域に流れ込むことはないという利点がある。
【００３３】
以上説明したように上記第１実施形態によれば、ＮＭＯＳトランスファートランジスタ３のソースのＮ＋拡散領域と、ＮＭＯＳドライバートランジスタ２のドレインのＮ＋拡散領域とが必ず素子分離領域によって分離され直接導通されず、金属配線９により導通されるように構成したので、これらのＮＭＯＳランジスタを接続するＮ＋型拡散領域を削減し、α線や中性子起因二次粒子によって生じる電子がＮ＋型拡散層に収集される確率を小さくし、ソフトエラー耐性を向上させることができる。
【００３４】
また、工程数は変わらないので、マスクレイアウトを変更するだけで、既存のデバイスに適用することができる。
［第２実施形態］
次に、本発明の第２実施形態における半導体記憶装置としてのＳＲＡＭの構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成部分については同一の符号を付するものとする。
【００３５】
図５は、第２実施形態における実施例４に係るＳＲＡＭ内のメモリセルの上面図であり、図６は、実施例４に係るＳＲＡＭ内のメモリセルの断面図（図５におけるＡ−Ａ部分の断面図）である。また、図７は、第１実施形態における実施例５に係るＳＲＡＭ内のメモリセルの上面図である。
【００３６】
第２実施形態においても、第１実施形態と同様、図５又は図７に示すように、ＰＭＯＳロードトランジスタ１と、ＮＭＯＳドライバートランジスタ２とがゲート電極１０を共通とし、Ｐ＋型拡散層１４とＮ＋型拡散層１３とが金属配線９で接続されてインバータ回路が構成されている。そして、２つのインバータ回路が金属配線９によってクロス結線されることで相補型の電位保持型メモリ回路となっている。金属配線９としては、第１実施形態と同様、アルミ、銅、ポリシリコン、コバルトシリサイド、ニッケルシリサイド等が適用できる。また、ここでも、ロードを抵抗としても同様である。
【００３７】
ここで、図５又は図７に示すように、ＮＭＯＳトランスファートランジスタ３とＮＭＯＳドライバートランジスタ２とは隣接しているが、ＮＭＯＳトランスファートランジスタ３から延びるＮ＋型拡散層１３（ＮＭＯＳトランスファートランジスタ３のソースのＮ＋拡散領域）は、該ＭＯＳトランスファートランジスタ３のチャネル幅よりも狭くくびれており（細くなっており）、ＮＭＯＳドライバートランジスタ２から延びるＮ＋型拡散層（領域）１３（ＮＭＯＳドライバートランジスタ２のドレインのＮ＋拡散領域）に連続して接続されている。
【００３８】
つまり、隣接する２つのＮＭＯＳトランジスタのソース−ドレインのＮ＋型拡散層１３を、あえて細くして（面積を小さくして）導通している。
【００３９】
このように従来に比べ、Ｎ＋型拡散層領域を削減することで、中性子起因二次粒子によるＮ＋型拡散層に収集される電子は少なくなり、ソフトエラー耐性は向上する。第１実施形態に比べると、Ｎ＋型拡散層領域を細くしただけなのでＳＥＲ耐性向上の効果は弱いが、配線層のマスクは従来のままであるため、変更するマスクが１枚だけで済むという利点がある。
【００４０】
図８は、第２実施形態における実施例６に係るＳＲＡＭ内のメモリセルの断面図であり、図５及び図６に示すＳＲＡＭにおいてＳＯＩ基板を適用した場合の実施例である。なお、実施例６の上面図は、図５と同一となるため省略している。
【００４１】
図８においても、基板として通常のバルクでなく、ソフトエラー耐性が高いＳＯＩ基板を使うことでさらにソフトエラー耐性を向上できる。
【００４２】
以上説明したように上記第２実施形態によれば、ＮＭＯＳトランスファートランジスタ３のソースのＮ＋拡散領域を、該ＭＯＳトランスファートランジスタ３のチャネル幅よりも細くし、ＮＭＯＳドライバートランジスタ２のドレインのＮ＋拡散領域に連続して接続するように構成したので、これらのＮＭＯＳランジスタを接続するＮ＋型拡散領域を削減し、α線や中性子起因二次粒子によって生じる電子がＮ＋型拡散層に収集される確率を小さくし、ソフトエラー耐性を向上させることができる。
【００４３】
なお、上記第１及び第２実施形態において、電子の移動度が正孔の移動度よりも大きい場合、α線や中性子起因の二次イオンがＮＭＯＳトランジスタのハイレベルの電位にあるＮ＋型拡散領域に入射すると電子が流入し、保持している「１」、「０」信号が反転しエラーとなるが、Ｎ＋型拡散領域を縮小することにより、電子がＮ＋型拡散領域に収集される確率を下げ、ソフトエラーの発生率を下げることができる。単純にはＮ＋型拡散領域を半分に出来れば、ソフトエラー発生率も約半分にすることができる。
【００４４】
また、上記第１及び第２実施形態においては、１つのメモリセルにつき６つのトランジスタ構成で説明したが、本発明は、ゲート電極とＶＤＤ間やゲート電極とＧＮＤ間に、抵抗や容量、或いは他のトランジスタをつけた場合にも適用することができる。
【００４５】
また、上記第１及び第２実施形態においては、ドライバートランジスタとトランスファートランジスタにＮ型ＭＯＳトランジスタを適用したが、Ｐ型ＭＯＳトランジスタを適用してもよい。
【００４６】
また、ドライバートランジスタとトランスファートランジスタの拡散層を共通とする、シリコン以外の半導体にも適応できる。この場合、その拡散層は移動度の高い方の導電型を使用するのであれば、Ｎ＋型拡散層、Ｐ＋型拡散層のいずれでも良い。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態における実施例１に係るＳＲＡＭ内のメモリセルの上面図である。
【図２】第１実施形態における実施例１に係るＳＲＡＭ内のメモリセルの断面図である。
【図３】第１実施形態における実施例２に係るＳＲＡＭ内のメモリセルの上面図である。
【図４】第１実施形態における実施例３に係るＳＲＡＭ内のメモリセルの断面図である。
【図５】第２実施形態における実施例４に係るＳＲＡＭ内のメモリセルの上面図である。
【図６】第２実施形態における実施例４に係るＳＲＡＭ内のメモリセルの断面図である。
【図７】第１実施形態における実施例５に係るＳＲＡＭ内のメモリセルの上面図である。
【図８】第２実施形態における実施例６に係るＳＲＡＭ内のメモリセルの断面図である。
【図９】ＳＲＡＭ内のメモリセルの回路構成例を示す図である。
【図１０】従来のＳＲＡＭのメモリセルＳの平面レイアウトを示す図である。
【図１１】従来のＳＲＡＭのメモリセルＳの平面レイアウトを示す図である。
【符号の説明】
【００４８】
１…ＰＭＯＳロードトランジスタ
２…ＮＭＯＳドライバートランジスタ
３…ＮＭＯＳトランスファートランジスタ
４…ＶＤＤ（電源）
５…ＧＮＤ（接地）
６…ワード線
７…ビット線
８…ビット線（逆値）
９…金属配線
１０…ゲート電極
１１…ＰＷｅｌｌ領域
１２…ＮＷｅｌｌ領域
１３…Ｎ＋型拡散層領域
１４…Ｐ＋型拡散層領域
１５…浅溝素子分離領域（ＳＴＩ）
１６…埋込絶縁層
１７…半導体基板
【図１】
2005123285.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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