(57)【要約】【課題】  半導体記憶装置に対してＪＴＡＧ等のシリアルインタフェースを搭載することにより、少ない入出力端子を用いて対象デバイスの出荷テストが実施可能である半導体記憶装置のテスト回路を提供する。【解決手段】  半導体記憶装置（１０）にシリアルインタフェース（１４）を搭載することにより、少ない入出力端子(電源端子、ＧＮＤ（接地）端子およびその他５ピン）によって、入出力ピンリークテスト以外のウェハ出荷テスト項目を実現する半導体記憶装置のメモリ回路であり、該半導体記憶装置のメモリ回路により出荷テストを行う方法を開示する。【選択図】    図１
2005268583.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力パッドと内部回路との間のそれぞれに配置されたシリアルインタフェースを具備し、少ない入出力端子の制御によって、出荷テスト相当の機能テストが可能であることを特徴とする半導体記憶装置のテスト回路。
【請求項２】
複数の入出力パッドと内部回路との間のそれぞれに配置された双方向レジスタをシリアル接続し、入力パッド側端の前記双方向レジスタをテスト用入力パッドとし、そしてテスト用出力パッド側端の前記双方向レジスタをテスト用出力パッドとするシリアルインタフェースを具備し、少ない入出力端子の制御によって、出荷テスト相当の機能テストが可能であることを特徴とする半導体記憶装置のテスト回路。
【請求項３】
入出力パッドと内部回路の間に配置されたバウンダリスキャンレジスタと、前記バウンダリスキャンレジスタのモード切替えを行うコントロール回路と、前記バウンダリスキャンレジスタの始点および終点のそれぞれに配置されたテストパッドと、を具備することにより、パラレル−シリアル変換を可能にした半導体記憶装置のテスト回路。
【請求項４】
複数の入出力パッドと内部回路との間のそれぞれに配置された双方向レジスタをシリアル接続し、入力パッド側端の前記双方向レジスタをテスト用入力パッド、出力パッド側の前記双方向レジスタをテスト用出力パッドとするシリアルインタフェースを具備し、少ない入出力端子の制御によって、出荷テスト相当の機能テストが可能である半導体記憶装置のテスト回路において、前記テスト用パッドに対してメモリテスタ内で発生させた入力パターンを入力し、該入力に応じてメモリセルの選択が行われ、前記テスト用出力パッドから出力される前記メモリセルからの情報が期待値と一致するか否かをメモリテスタ内のコンパレータで比較することにより、半導体記憶装置の良／不良の判定を行うこと、を特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のテスト回路に関し、特に内部にＪＴＡＧ等のシリアルインタフェースを搭載することにより出荷試テスト容易に実施可能な半導体記憶装置のテスト回路およびテスト方法に関する。
【背景技術】
【０００２】
近年の半導体技術の進歩につれて半導体素子の大容量化および高機能化が進み、半導体記憶装置の記憶容量も飛躍的に増大している。それに伴って、入出力ピン数に関しても増加する方向にある。その結果、テストパッドに直接接触させるインサーキットテストは物理的に困難となり、ＬＳＩ半導体記憶装置の１チップあたりの出荷時テスト時間はますます増大する傾向にある。一方、半導体記憶装置の出荷テスト時間は、製品の生産コストを決めるパラメータとなるが、今後その比率はウェハの拡散や組立てにかかる費用に対して無視できないレベルになることが予想される。半導体記憶装置の出荷テストは、一般的にメモリテスタが使用されているが、テストコストを改善する対策の一つとして、同時測定数を増大することが挙げられる。しかし、その反面、同時測定数を増大するためには、メモリテスタに多系統の電源、ドライバ、コンパレータ等を搭載する必要がある結果、メモリテスタの高機能化が必然的に要求され、そのためメモリテスタの価格上昇を招来することになる。つまり、多同時測定数(テスト効率化)とメモリテスタの価格(設備投資)はトレード・オフの関係にある。
【０００３】
このような事情を考慮して、特許文献１は、メモリ回路内の入出力部分毎にパターンデータをシリアル／パラレル変換するためのシリアル／パラレル変換回路を設ける構成を開示している。このメモリ回路の入力部において、シリアルテストパターンデータＳＤがスキャン制御信号Ｓｉ／Ｓｏを介してパラレルテストパターンデータＰＤに変換され、その出力部においては、前記メモリ回路により読出し／書き込み処理されたパラレル被テストパターンデータＰＤを、スキャン制御信号Ｓｉ／Ｓｏを介してシリアル被テストパターンデータＳＤに変換可能であることを開示している。この場合、シリアル／パラレル変換手段を、周辺ロジック回路のレジスタやトランスファーゲート手段を併用して、スキャン信号Ｓｉ／Ｓｏで、シリアル／パラレル変換することにより、入出力モード選択器を不要とし、さらに試験用入出力端子を減少させることができる。その他所要構成を付加することにより、メモリ回路が大量に混在する半導体集積装置の試験用端子を増加することなく、かつマイクロパターンジェネレータにテストパターンデータ生成機能負担を掛けることなく容易にメモリ回路の試験が可能であることを開示している。特許文献２は、故障診断される被故障診断機器のプリント配線基板に表面実装された複数のＪＴＡＧ対応デバイスである集積回路における故障の有無を遠隔の位置から診断することができる装置を開示している。なお、用語ＪＴＡＧは、ＩＥＥＥ１１４９．１によって規格を定める際の作業メンバーの名称“Joint  Test  Action  Group”に由来するものであるが、ＩＥＥＥ規格「バウンダリスキャンテスト」を表わすものとして広く普及している。前記被故障診断機器から離れた遠隔位置におけるモデムを介して各集積回路のそれぞれに形成されたバウンダリスキャンレジスタを直列接続した直列回路に、被故障診断機器に対するテストデータを供給し、前記直列回路から出力される検査結果データを変換するモデムを介して受信する。このようにして得られた検査結果データと被故障診断機器に対する故障部位診断データとの比較結果に基づいて故障デバイスの判断を行う故障診断装置を開示するものである。この故障診断装置は、現用回路に実装されている集積回路の故障の有無を診断することを目的とするものである。
【０００４】
【特許文献１】特開平２−３８９７９号公報
【特許文献２】特開２００３−２６２６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、半導体記憶装置に対してＪＴＡＧ等のシリアルインタフェースを搭載することにより、少ない入出力端子を用いてデバイス動作の出荷テストが実施可能である半導体記憶装置のテスト回路およびテスト方法を提供することである。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、内部回路（メモリセル群）の入出力端子に対してシリアルインタフェースを搭載し、該シリアルインターフェースの始端および終端をテスト端子とする半導体記憶装置のテスト回路を特徴とする。
【０００７】
請求項２に記載の発明は、シリアルインタフェースを搭載することにより、少ない入出力端子(電源端子、ＧＮＤ（接地）端子およびその他５ピン）によって、入出力ピンリークテスト以外のウェハ出荷テスト項目を実現する半導体記憶装置のメモリ回路を特徴とする。
【０００８】
請求項３に記載の発明は、入出力パッドと内部回路（メモリセル群）の間に配置されたバウンダリスキャンレジスタと、前記バウンダリスキャンレジスタのモード切替を行うコントロール回路と、前記バウンダリスキャンレジスタの始点および終点のそれぞれに配置されたテストパッドと、を具備することにより、パラレル−シリアル変換を可能にした半導体記憶装置のテスト回路を特徴とする。
【０００９】
請求項４に記載の発明は、複数の入出力パッドと内部回路（メモリセル群）との間のそれぞれに配置された双方向レジスタをシリアル接続し、入力パッド側端の前記双方向レジスタをテスト用入力パッド、出力パッド側の前記双方向レジスタをテスト用出力パッドとするシリアルインタフェースを具備し、少ない入出力端子の制御によって、出荷テスト相当の機能テストが可能である半導体記憶装置のテスト回路において、前記テスト用パッドに対してメモリテスタ内で発生させた入力パターンを入力し、該入力に応じてメモリセルの選択が行われ、前記テスト用出力パッドから出力される前記メモリセルからの情報が期待値と一致するか否かをメモリテスタ内のコンパレータで比較することにより、半導体記憶装置の良／不良の判定を行う、半導体記憶装置のテスト方法を特徴とする。
【発明の効果】
【００１０】
本発明にかかる半導体記憶装置ではＪＴＡＧのバウンダリスキャンレジスタ及びＴＡＰ（Test  Access  Port）コントローラを搭載することにより、電源Ｖcc、ＧＮＤ（接地）、ＴＣＫ（テストクロック信号）、ＴＤＩ(テストデータ入力)、ＴＭＳ（テストモード信号）、ＴＤＯ（テストデータ出力）の計６本の入出力ですべてのデバイス動作を実現することが可能である。
【００１１】
ちなみに従来、例えば、容量２５６Ｍｂのバス幅１６ｂｉｔのＮＯＲ-Ｆｌａｓｈメモリにおいては、５本のコントロールピン、１６本のＩ／Ｏピン、２４本のアドレスピンと最低1本ずつの電源・ＧＮＤピンの計４７本である。
【００１２】
例えば、従来のＮＯＲ-Ｆｌａｓｈメモリ１２８個を対象として、同時にテストを実施するためには、テスタの機能として１２８系統の電源供給部と、１２８×１６系統のコンパレータ、１２８×５系統のコントロール信号ドライバ、２４本のアドレスドライバのように総数２８４０本（＝１２８＋１２８×１６＋１２８×５＋２４）が必要となっていた。
【００１３】
一方、本発明を適用したＮＯＲ-Ｆｌａｓｈメモリでは、従来と同様の１２８個同時テストに対して、１２８系統の電源供給部と、１２８×４系統のコントロール信号ドライバの６４０本のみでテスト可能である。従来例にかかる半導体記憶装置メモリ回路の場合、テスタ側で個別に制御しなければならないピンの総数は、上述のように２８４０本であるのに対して本発明によれば６４０本に減らすことが可能である。
【発明を実施するための最良の形態】
【００１４】
本発明の実施例を添付の図１の基本構成図ならびに図２のブロック図に即して開示する。図1において、白抜き四角で示した入力パッドおよび出力パッド（ＰＡＤ）１２と、内部回路１８との間に双方向レジスタ１４を配置し、且つこれら各レジスタをシリアルに接続することによりシフトレジスタ構成（バウンダリシフトレジスタ）とする。このバウンダリシフトレジスタ１４へのデータ入力（図では、０００００）はテストパッド１５の入力側からシリアルで入力する（符号２０）。また、前記バウンダリシフトレジスタのデータ出力（図では、１１１１）は、同じくテストパッド１５の出力側から、シリアルデータとして外部に出力する（符号２２）。
【００１５】
図３は、本発明にかかる半導体記憶装置のテスト回路のテストを行う際の信号の流れを示すブロック図である。図３において、バウンダリシフトレジスタへのシリアル入力及び各バウンダリシフトレジスタからのシリアル出力の流れについて説明する。バウンダリスキャンレジスタ１４へのテストデータ入力は、テストパッドＴＤＩ２０よりテストクロック信号ＴＣＫ２４に同期してシリアルに入力される。
【００１６】
次いで、バウンダリスキャンレジスタ１４に入力されたテストデータは、テストクロック信号ＴＣＫ２４に同期して、内部回路（メモリセル群）１８に入力され、ある一定期間後に出力バッファよりテスト結果信号が出力される。従来の半導体記憶装置においては、出力バッファから出力されたデータはそのまま出力端子(ＰＡＤ)に出力されるが、本発明においては、出力バッファと出力端子の間に配置されたバウンダリスキャンレジスタ１４においてテストクロック信号ＴＣＫ２４に同期してラッチされる。
【００１７】
バウンダリスキャンレジスタ１４にラッチされたテストデータを外部に出力する際には、出力側のテストパッドＴＤＯ２２から入力と同様にテストクロック信号ＴＣＫ２４に同期してシリアルで出力する。
【００１８】
また、前述の各動作モードの制御用としてコントローラ回路２９を配置する。モードの選択はテストクロック信号ＴＣＫ２４に同期してテストモードセレクトＴＭＳ２６よりテストモード信号が、3ビットのインストラクションレジスタ２８に入力される。コントローラ回路２９は３ビットのインストラクションレジスタ２８の状態により、前述の動作モードの切り替えを行う。
【００１９】
図4は、本発明にかかる半導体記憶装置テスト回路によるテスト状態を示す使用例を図示したものである。本発明では半導体記憶装置の出荷テストの効率化を主目的にしているが、その動作について図4に即して開示する。半導体記憶装置のテストは測定対象デバイスに対してメモリテスタ内で発生させたテスト入力パターン３０を入力側テストパッドＴＤＩ２０から入力し、その入力に対して、テストを行うメモリセルが選択され、そして出力側テストパッドＴＤＯ２２から出力される前記メモリセルの出力情報が、期待値と一致するか否かを、メモリテスタのコンパレータ（図示していない）において比較することによって良／不良（Ｐａｓｓ/Ｆａｉｌ）の判定を行う。
【００２０】
従来例では、入力・出力データはパラレルデータとして扱われていたが、本発明ではシリアルデータとして扱われる。このようなデータ形態とすることによって、少ない入出力端子によって、従来例と同様のテストが可能になる。図５は図4の補足説明となるもので、にＮＯＲ-Ｆｌａｓｈである半導体記憶装置を例にした、シリアル‐パラレル変換の信号例を示す。
【産業上の利用可能性】
【００２１】
本発明にかかる半導体記憶装置のテスト回路によれば、集積度の増大した半導体記憶装置の出荷テストが、従来に比して大幅に低減されたテスト端子によるメモリテスタよって短時間に実施され、製品の製造から出荷テストにいたる所要時間および工数を短縮することができ、トータル製品コストを圧縮することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】図１は本発明にかかる半導体装置の構成例を示すブロック図である。
【００２３】
【図２】図２は従来例にかかる半導体記憶装置の構成を示す模式図である。
【００２４】
【図３】図３は本発明にかかる構成例の動作状態を示すブロック図である。
【００２５】
【図４】図４は本発明にかかる半導体記憶装置のテスト回路動作説明するブロック図である。
【００２６】
【図５】図５は本発明にかかる半導体記憶装置のテスト回路動作の詳細に説明するタイムチャートである。
【符号の説明】
【００２７】
１０  チップ（半導体記憶装置）
１２  パッド（入出力ＰＡＤ）
１４  バウンダリスキャンレジスタ
１６  レジスタ間接続（シフトレジスタ化）
１８  内部回路（メモリセル群）
２０  テストデータ入力ＰＡＤ
２２  テストデータ出力ＰＡＤ
２４  テストクロック信号
２６  テストモードセレクト
２８  インストラクションレジスタ
２９  ＴＡＰコントローラ
３０  テスト入力パターン
３２  テスト出力パターン
３４  期待値パターン
【図１】
2005268583.tif 000003
【図２】
2005268583.tif 000004
【図３】
2005268583.tif 000005
【図４】
2005268583.tif 000006
【図５】
2005268583.tif 000007