(57)【要約】      （修正有）【課題】複数個の大容量パワー素子間の特性の相対的なばらつきを低減するとともに、出力配線間の交差を無くしてレイアウト面積の増大を抑制することができる半導体装置を提供する。【解決手段】各半導体パワー素子を複数の分割素子1A-1〜1B-2から構成し、各分割素子を各半導体パワー素子に属する分割素子が順次繰り返して並ぶように配置し、各分割素子からの出力配線4A,4Bを各出力配線同士が交差しないようにそれぞれ出力パッド5A,5Bに接続している半導体集積回路本体100と、その半導体チップ本体の上に、各出力パッドに対応して出力バンプが配置されており、同じパワー素子に属する出力バンプ同士が出力結合配線で接続されて出力外部電極が接続されている再配線層とを有する。【選択図】      図１
2005123486.tif 000002
【特許請求の範囲】
【請求項１】
複数Ｎ（Ｎ≧２）個の半導体パワー素子を備える半導体装置において、
前記各半導体パワー素子を複数Ｍ（Ｍ≧２）個の分割素子から構成し、Ｎ×Ｍ個の分割素子を異なる半導体パワー素子に属する分割素子が順次繰り返して並ぶように配置し、
前記複数Ｎ個の半導体パワー素子に対応して、複数Ｎ個の出力パッドを設け、
前記各半導体パワー素子に属する分割素子からの出力配線を、前記各半導体パワー素子に対応する前記出力パッドに接続することを特徴とする、半導体装置。
【請求項２】
複数Ｎ（Ｎ≧２）個の半導体パワー素子を備える半導体装置において、
前記各半導体パワー素子を複数Ｍ（Ｍ≧２）個の分割素子から構成し、Ｎ×Ｍ個の分割素子を異なる半導体パワー素子に属する分割素子が順次繰り返して並ぶように配置し、前記Ｎ×Ｍ個の分割素子からの出力配線を各出力配線同士が交差しないようにＮ×Ｍ個の出力パッドに接続している半導体集積回路本体と、
前記半導体集積回路本体の上に、前記Ｎ×Ｍ個の出力パッドに電気的に接続して各出力を出力する出力バンプが配置されており、前記Ｎ個の半導体パワー素子のうちの同じパワー素子に属する前記出力バンプを、前記半導体集積回路本体との間に絶縁層を介して設けられた出力結合配線で接続して、外部へ接続するための出力外部電極に接続する、再配線層と、を有することを特徴とする、半導体装置。
【請求項３】
前記半導体集積回路本体には、前記Ｎ×Ｍ個の分割素子を少なくとも１つの電源パッドまたはグランドパッドに接続する電源配線またはグランド配線を有しており、
前記再配線層には、前記電源パッドまたはグランドパッドに電気的に接触するように電源バンプまたはグランドバンプが配置されており、前記電源バンプまたはグランドバンプに電源外部電極またはグランド外部電極が接続されていることを特徴とする、請求項２記載の半導体装置。
【請求項４】
前記電源配線またはグランド配線は前記出力配線のいずれとも同一平面上で交差しないように配置されていることを特徴とする、請求項３記載の半導体装置。
【請求項５】
前記Ｎ×Ｍ個の出力パッドが、各半導体パワー素子に属する分割素子群毎に、各分割素子に対して異なる方向に配置されていることを特徴とする、請求項３記載の半導体装置。
【請求項６】
前記Ｎ×Ｍ個の電源パッドまたはグランドパッドが、各半導体パワー素子に属する分割素子群毎に、各分割素子に対して前記出力パッドとはさらに異なる方向に配置されていることを特徴とする、請求項５記載の半導体装置。
【請求項７】
前記出力結合配線は、前記出力バンプと前記絶縁層が形成された後に、前記出力バンプと同じ材料で形成されていることを特徴とする、請求項２乃至６記載の半導体装置。
【請求項８】
前記出力外部電極は、ボール電極であることを特徴とする、請求項２乃至７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワートランジスタなどの大容量パワー素子を複数個備えている半導体装置に関する。
【背景技術】
【０００２】
半導体装置にパワートランジスタなどの大容量パワー素子を複数個設けるものがあり、パワー素子同士を隣接して配置することが行われている（特許文献１参照）。
【０００３】
この場合に、これら複数個の大容量パワー素子間の特性の相対的なばらつきを低減することが必要となることがある。その相対的なばらつきを低減する方法として、図８に示す方法がある。
【０００４】
図８は、２個のパワートランジスタ１Ａ，１Ｂを設けた半導体集積回路２００の構成を示す図である。パワートランジスタ１Ａ，１Ｂは、信号処理回路やプリドライブ回路等を含む制御回路２Ａ，２Ｂからそれぞれ信号線３Ａ，３Ｂを介して供給される制御信号に応じて、その動作状態が制御される。パワートランジスタ１Ａの出力端は、出力配線４Ａを介して出力パッド５Ａに接続され、パワートランジスタ１Ｂの出力端は、出力配線４Ｂを介して出力パッド５Ｂに接続される。また、パワートランジスタ１Ａ，１Ｂの電源端は、電源配線６を介して共通に電源パッド７に接続される。なお、電源に代えて、グランドの場合もある。この場合、電源端はグランド端に、電源配線６はグランド配線に、電源パッド７はグランドパッドになる。以下、同様である。
【特許文献１】特開平７−１３５２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この従来のものでは、パワートランジスタ１Ａ、パワートランジスタ１Ｂ等は、できるだけ近接するように、隣接して配置される。しかし、例えば、パワートランジスタ１Ａ，１Ｂを隣接して配置しても、パワートランジスタ１Ａ，１Ｂ自体の面積が大きいから、両パワートランジスタ１Ａ，１Ｂの対応する個所（図８中、ＸａとＸｂで表示している）間の距離が遠くなってしまう。パワートランジスタ１Ａ，１Ｂが作り込まれている半導体基板中には、その製造上で発生する不純物に関する濃度勾配がある。この濃度勾配と距離とに起因するパワートランジスタ１Ａ，１Ｂの特性のばらつきは、避けられない。また、同様に、動作中の半導体基板の温度勾配による特性のばらつきも避けられない。
【０００６】
そこで、本発明は、パワートランジスタなどの大容量パワー素子を複数個設ける半導体装置において、これら複数個の大容量パワー素子間の特性の相対的なばらつきを低減することができる半導体装置を提供することを目的とする。
【０００７】
また、パワートランジスタなどの大容量パワー素子を複数個設ける半導体装置において、これら複数個の大容量パワー素子間の特性の相対的なばらつきを低減するとともに、出力配線間の交差を無くしてレイアウト面積の増大を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１の半導体装置は、複数Ｎ（Ｎ≧２）個の異なる動作を行う半導体パワー素子を備える半導体装置において、前記各半導体パワー素子を複数Ｍ（Ｍ≧２）個の分割素子から構成し、Ｎ×Ｍ個の分割素子を異なる半導体パワー素子に属する分割素子が順次繰り返して並ぶように配置し、
前記複数Ｎ個の半導体パワー素子に対応して、複数Ｎ個の出力パッドを設け、
前記各半導体パワー素子に属する分割素子からの出力配線を、前記各半導体パワー素子に対応する前記出力パッドに接続することを特徴とする。
【０００９】
請求項２の半導体装置は、複数Ｎ（Ｎ≧２）個の異なる動作を行う半導体パワー素子を備える半導体装置において、前記各半導体パワー素子を複数Ｍ（Ｍ≧２）個の分割素子から構成し、Ｎ×Ｍ個の分割素子を異なる半導体パワー素子に属する分割素子が順次繰り返して並ぶように配置し、前記Ｎ×Ｍ個の分割素子からの出力配線を各出力配線同士が交差しないようにＮ×Ｍ個の出力パッドに接続している半導体集積回路本体と、
前記半導体集積回路本体の上に、前記Ｎ×Ｍ個の出力パッドに電気的に接続して各出力を出力する出力バンプが配置されており、前記Ｎ個の半導体パワー素子のうちの同じパワー素子に属する前記出力バンプを、前記半導体集積回路本体との間に絶縁層を介して設けられた出力結合配線で接続して、外部へ接続するための出力外部電極に接続する、再配線層と、を有することを特徴とする。
【００１０】
請求項３の半導体装置は、請求項２記載の半導体装置において、前記半導体集積回路本体には、前記Ｎ×Ｍ個の分割素子を少なくとも１つの電源パッドまたはグランドパッドに接続する電源配線またはグランド配線を有しており、
前記再配線層には、前記電源パッドまたはグランドパッドに電気的に接触するように電源バンプまたはグランドバンプが配置されており、前記電源バンプまたはグランドバンプに電源外部電極またはグランド外部電極が接続されていることを特徴とする。
【００１１】
請求項４の半導体装置は、請求項３記載の半導体装置において、前記電源配線またはグランド配線は前記出力配線のいずれとも同一平面上で交差しないように配置されていることを特徴とする。
【００１２】
請求項５の半導体装置は、請求項３記載の半導体装置において、前記Ｎ×Ｍ個の出力パッドが、各半導体パワー素子に属する分割素子群毎に、各分割素子に対して異なる方向に配置されていることを特徴とする。
【００１３】
請求項６の半導体装置は、請求項５記載の半導体装置において、前記Ｎ×Ｍ個の電源パッドまたはグランドパッドが、各半導体パワー素子に属する分割素子群毎に、各分割素子に対して前記出力パッドとはさらに異なる方向に配置されていることを特徴とする。
【００１４】
請求項７の半導体装置は、請求項２乃至６記載の半導体装置において、前記出力結合配線は、前記出力バンプと前記絶縁層が形成された後に、前記出力バンプと同じ材料で形成されていることを特徴とする。
【００１５】
請求項８の半導体装置は、請求項２乃至７記載の半導体装置において、前記出力外部電極は、ボール電極であることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、パワートランジスタなどの大容量パワー素子を複数個設ける半導体装置において、これら複数個の大容量パワー素子のそれぞれを複数の分割素子から構成し、それら分割素子を異なるパワー素子に属するものが順次隣接するように配置しているから、パワー素子間の特性の相対的なばらつきを低減することができる。
【００１７】
また、パワートランジスタなどの大容量パワー素子を複数個設ける半導体装置において、これら複数個の大容量パワー素子のそれぞれを複数の分割素子から構成し、それら分割素子を異なるパワー素子に属するものが順次隣接するように配置するとともに、出力配線間の交差を無くしているから、パワー素子間の特性の相対的なばらつきを低減することができるとともに、レイアウト面積の増大を抑制することができる。
【００１８】
また、複数の半導体パワー素子を設けている半導体集積回路本体に、分割素子をパワー素子毎に出力結合配線で接続している再配線層を形成するから、本発明の半導体装置を通常の半導体集積回路として、使用することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体装置の実施の形態について、図を参照して説明する。
【００２０】
図１は、本発明の第１実施例に係る半導体装置の構成を示す図であり、相対的なばらつきを低減するために、対象となる各パワー素子を複数の分割素子で構成し、それら分割素子を異なるパワー素子に属するものが順次隣接するように配置している。各パワー素子は、それぞれ出力を有し、異なる動作を行う。勿論、同時に動作するものでも良い。これらの点は、他の実施例でも同様である。
【００２１】
図１において、分割素子による２個のパワートランジスタ１Ａ，１Ｂを設けた半導体集積回路（以下、ＩＣチップ）１００の構成を示している。パワートランジスタ１Ａ，１Ｂのコンポーネントとなる複数の分割素子１Ａ-１，１Ｂ-１，１Ａ-２，１Ｂ-２を順次隣接するように配置している。
【００２２】
そして、２つの分割素子１Ａ-１，１Ａ-２を信号線３Ａ、出力配線４Ａで相互に接続してパワートランジスタ１Ａとし、他の２つの分割素子１Ｂ-１，１Ｂ-２を信号線３Ｂ、出力配線４Ｂで相互に接続して他のパワートランジスタ１Ｂとする。電源配線６は破線で示すように、出力配線４Ａ、４Ｂとは異なる配線層により形成されており、全ての分割素子１Ａ-１〜１Ｂ-２に共通に接続している。出力配線４Ａ，４Ｂをそれぞれ出力パッド５Ａ，５Ｂに接続し、電源配線６を電源パッド７に接続する。なお、その他は、図８と同様である。なお、他の実施例でも、破線で示している電源配線は、出力配線とは異なる配線層で形成されていることを示している。
【００２３】
このＩＣチップ１００によれば、パワートランジスタ１Ａに属する分割素子１Ａ-１或いは分割素子１Ａ-２と、パワートランジスタ１Ｂに属する分割素子１Ｂ-１或いは分割素子１Ｂ-２とが接近して配置され、その対応する個所（図１中、Ｘａ-１とＸｂ-１及びＸａ-２とＸｂ-２で表示している）間の距離も従来の半分程に近くなる。また、対応する個所の相対性は、「Ｘａ−１とＸｂ−１」や「Ｘａ−２とＸｂ−２」で比較されることになる。これにより、パワートランジスタ１Ａ，１Ｂ間の特性のばらつきは、低減される。
【００２４】
ただ、第１実施例では、特性のばらつきは改善されるものの、次のような点で充分とは言えない。即ち、この第１実施例では、分割素子１Ａ-１〜１Ｂ-２からの出力配線４Ａ，４Ｂを出力パッド５Ａ，５Ｂに配線抵抗のばらつきを少なくして接続するために、同一の配線層を用いて同じ方向のパッドに接続しようとすれば、出力配線４Ａ，４Ｂ同士を交差させることになる。また、電源配線６も、同一の配線層を用いる場合には、出力配線４Ａ，４Ｂと交差する。これらパワー素子からの出力配線４Ａ，４Ｂや電源配線６は、パワー素子のオン抵抗を少なくするためにその配線幅を太くする必要がある。さらに、配線同士の交差に伴い配線の引き回し距離が長くなるから、オン抵抗を小さく維持するためにその配線幅も太くする必要がある。また、分割素子１Ａ-１〜１Ｂ-２と出力パッド５Ａ，５Ｂや電源パッド７の間の領域に、出力配線４Ａ，４Ｂや電源配線６を図１のように配置すると、その領域の配線に要する配線面積が大きいので、その分、レイアウト効率が低下する。
【００２５】
図２-１、図２-２は、本発明の第２実施例に係る半導体装置の構成を示す図である。この第２実施例では、パワー素子間の特性の相対的なばらつきを低減するとともに、レイアウト面積の増大を抑制する。図３は、本発明の第２実施例に係る半導体装置の構成を説明するための模式的な断面図である。
【００２６】
図２-１は本発明の半導体集積回路本体（以下、ＩＣチップ本体）の構成を示す図であり、図２-２は、ＩＣチップ本体上に形成される再配線層の構成を示す図である。以下の各実施例においては、パワー素子として、パワートランジスタを例にして説明する。パワートランジスタ以外にも、特性の相対的なばらつきを低減したい他のパワー素子にも同様に、適用することができる。
【００２７】
図２-１において、２つのパワートランジスタ１１Ａ，１１Ｂ（即ち、Ｎ＝２）を、それぞれ２つの分割素子（即ち、Ｍ＝２）で構成する例を示している。パワートランジスタ１１Ａ，１１Ｂのコンポーネントとなる複数の分割素子１１Ａ-１，１１Ｂ-１，１１Ａ-２，１１Ｂ-２を順次隣接するように配置する。２つの分割素子１１Ａ-１，１１Ａ-２は、制御回路１２Ａから信号線１３Ａを介して供給される制御信号に応じて、その動作状態が制御される。即ち、分割素子１１Ａ-１，１１Ａ-２は、パワートランジスタ１１Ａとして同時に駆動される。また、２つの分割素子１１Ｂ-１，１１Ｂ-２は、制御回路１２Ｂから信号線１３Ｂを介して供給される制御信号に応じて、その動作状態が制御される。即ち、分割素子１１Ｂ-１，１１Ｂ-２は、パワートランジスタ１１Ｂとして同時に駆動される。
【００２８】
各分割素子１１Ａ-１〜１１Ｂ-２からの出力配線１４Ａ-１，１４Ｂ-１，１４Ａ-２，１４Ｂ-２を、それぞれ出力パッド１５Ａ-１，１５Ｂ-１，１５Ａ-２，１５Ｂ-２に接続する。
【００２９】
また、各分割素子１１Ａ-１〜１１Ｂ-２からの電源配線１６を、出力配線１４Ａ-１〜１４Ｂ-２とは異なる配線層で共通に接続し、電源パッド１７に接続する。なお、「電源」は、「グランド」としてもよい。この場合、電源パッド１７に供給される電圧がグランド電圧である場合には、電源配線１６はグランド配線１６と読み替え、電源パッド１７はグランドパッド１７と読み替えることになる。この点は、他の実施例でも同様である。
【００３０】
このＩＣチップ本体１０では、パワートランジスタ１１Ａに属する分割素子１１Ａ-１及び分割素子１１Ａ-２と、パワートランジスタ１１Ｂに属する分割素子１１Ｂ-１及び分割素子１１Ｂ-２とが接近して配置される。その対応する個所（図２-１中、Ｘａ-１とＸｂ-１及びＸａ-２とＸｂ-２で表示している）間の距離も近くなる。即ち、対応する個所の相対性は、「Ｘａ−１とＸｂ−１」や「Ｘａ−２とＸｂ−２」で比較されることになる。これにより、パワートランジスタ１１Ａ，１１Ｂ間の特性のばらつきは、かなり低減される。
【００３１】
また、このＩＣチップ本体１０では、分割素子１１Ａ-１〜１１Ｂ-２からの出力配線１４Ａ-１〜１４Ｂ-２を出力パッド１５Ａ-１〜１５Ｂ-２にストレートに接続する。即ち、出力配線１４Ａ-１〜１４Ｂ-２同士が交差しない。したがって、配線抵抗を含めたパワートランジスタ１１Ａ，１１Ｂのオン抵抗を小さくすることができる。
【００３２】
なお、出力配線１４Ａ-１〜１４Ｂ-２が電源配線６と交差するが、ＩＣチップ本体１０では、出力配線のための導電層と電源配線のための導電層とは異なる配線層で形成されているから、特に問題とはならない。
【００３３】
図２-２のＩＣチップ本体上に形成される再配線層２０において、出力バンプ（または、出力ポスト、以下同じ）２１Ａ-１，２１Ｂ-１，２１Ａ-２，２１Ｂ-２及び電源バンプ（または、電源ポスト、以下同じ）２３が、ＩＣチップ本体１０上の出力パッド１５Ａ-１，１５Ｂ-１，１５Ａ-２，１５Ｂ-２及び電源パッド１７に電気的に接触するように設けられる。そして、ＩＣチップ本体１０上の他の部分にポリイミド樹脂等の絶縁層が設けられる。この絶縁層は、ほぼ出力バンプ２１Ａ-１〜２１Ｂ-２や電源バンプ２３の高さと同程度の厚みでよい。
【００３４】
パワートランジスタ１１Ａに対応する出力バンプ２１Ａ-１と出力バンプ２１Ａ-２とを出力結合配線２２Ａで接続し、その出力結合配線２２Ａを外部へ接続したい位置まで配設する。そして、出力外部電極２４Ａを出力結合配線２２Ａに接続する。また、パワートランジスタ１１Ｂに対応するバンプ２１Ｂ-１とバンプ２１Ｂ-２とを出力結合配線２２Ｂで接続し、その出力結合配線２２Ｂを外部へ接続したい位置まで配設する。そして、出力外部電極２４Ｂを出力結合配線２２Ｂに接続する。また、電源バンプ２３に電源バンプ電極２５を接続する。この再配線層２０において、出力結合配線２２Ａ，２２Ｂ同士の交差はないし、他の配線もない。したがって、出力結合配線を１つの層で充分に幅広く形成し、配線抵抗を小さくすることができる。
【００３５】
なお、出力外部電極２４Ａ，２４Ｂを、バンプ２１Ａ-１やバンプ２１Ａ-２あるいはバンプ２１Ｂ-１やバンプ２１Ｂ-２に直接設けるようにしてもよい。
【００３６】
出力結合配線２２Ａ，２２Ｂは、出力バンプ２１Ａ〜２１Ｂと絶縁層が形成された後に形成される。出力結合配線２２Ａ，２２Ｂは、それらバンプと同じ材料で形成されることが望ましいし、また、同一の太さ、同一の長さに形成されることが望ましい。出力外部電極２４Ａ、２４Ｂや電源バンプ電極２５は、ボール電極、バンプ電極などで構成される。
【００３７】
図３は、図２-１，図２-２の半導体装置の構成を説明するための模式的な断面図であり、Ａ，Ｂの記号は省略している。
【００３８】
図３において、ＩＣチップ本体１０の内部に図２-１に示した各構成要素が作り込まれている。そのＩＣチップ本体１０表面に出力パッド１５が形成され、その出力パッド１５にバンプ（またはポスト）２１を電気的に接続するように形成する。そして、ＩＣチップ本体１０上の他の部分には絶縁層２６を形成する。次に、所定のバンプ２１同士が出力結合配線２２で接続され、出力外部電極２４が出力結合配線２２に接続されている。
【００３９】
この第２実施例によれば、複数個のパワー素子１１Ａ，１１Ｂのそれぞれを複数の分割素子１１Ａ-１〜１１Ｂ-２から構成し、それら分割素子を異なるパワー素子に属するものが順次隣接するように配置しているから、パワー素子間の特性の相対的なばらつきを低減することができる。また、出力配線１４Ａ-１〜１４Ｂ-２間の同一平面上での交差を無くしているから、レイアウト面積の増大を抑制することができる。また、再配線層２０において、出力結合配線２２Ａ，２２Ｂ同士の交差はないように、出力結合配線を１つの層で実現している。さらに、複数の半導体パワー素子１１Ａ、１１Ｂを設けているＩＣチップ本体１０に、分割素子をパワー素子毎に出力結合配線２２Ａ，２２Ｂで接続している再配線層２０を形成するから、本発明の半導体装置を通常の半導体集積回路として、使用することができる。
【００４０】
図４-１は、本発明の第３実施例に係る半導体装置のＩＣチップ本体１０′の構成を示す図である。
【００４１】
図４-１において、ＩＣチップ本体１０′には、分割素子１１Ａ-１〜１１Ｂ-２を電源パッド１７′に接続する電源配線１６′が、同一平面上で出力配線１４Ａ-１〜１４Ｂ-２のいずれとも交差しないように配置されている。したがって、出力配線１４Ａ-１〜１４Ｂ-２と電源配線１６′とを、同一配線層で形成できるようになっている。そのほかの点は、図２-１のＩＣチップ本体１０と同様である。
【００４２】
このＩＣチップ本体１０′上には、図２-２で示した再配線層２０が形成される。
【００４３】
この第３実施例によれば、第２実施例に比べて電源配線１６′の配線長は長くなるが、出力配線１４Ａ-１〜１４Ｂ-２及び電源配線１６′を同一の配線層で形成できる他、第２実施例と同様の効果を得ることができる。
【００４４】
図５-１、図５-２は、本発明の第４実施例に係る半導体装置の構成を示す図である。図５-１はＩＣチップ本体３０の構成を示す図であり、図５-２は、ＩＣチップ本体上に形成される再配線層４０の構成を示す図である。
【００４５】
図５-１において、ＩＣチップ本体３０には、２つのパワートランジスタ３１Ａ，３１Ｂ（即ち、Ｎ＝２）を、それぞれ２つの分割素子（即ちＭ＝２）で構成する例を示している。パワートランジスタ３１Ａ，３１Ｂのコンポーネントとなる複数の分割素子３１Ａ-１，３１Ｂ-１，３１Ａ-２，３１Ｂ-２を順次隣接するように配置する。２つの分割素子３１Ａ-１，３１Ａ-２は、制御回路３２Ａから信号線３３Ａを介して供給される制御信号に応じて、その動作状態が制御される。
【００４６】
パワートランジスタ３１Ａを構成する分割素子３１Ａ-１，３１Ａ-２からの出力パッド３５Ａ-１、３５Ａ-２は図中に示すようにその分割素子の上側に接近して設けられており、電源パッド３７-１，３７-３は図中に示すようにその分割素子の下側に接近して設けられている。また、パワートランジスタ３１Ｂを構成する分割素子３１Ｂ-１，３１Ｂ-２からの出力パッド３５Ｂ-１、３５Ｂ-２は図中に示すようにその分割素子の下側に接近して設けられており、電源パッド３７-２，３７-４は図中に示すようにその分割素子の上側に接近して設けられている。２つの分割素子３１Ａ-１，３１Ａ-２及び２つの分割素子３１Ｂ-１，３１Ｂ-２は、制御回路３２Ａ，３２Ｂから信号線３３Ａ，３３Ｂを介して供給される制御信号に応じて、その動作状態が制御される。即ち、分割素子３１Ａ-１，３１Ａ-２及び分割素子３１Ｂ-１，３１Ｂ-２は、パワートランジスタ３１Ａ、３１Ｂとして同時に駆動される。
【００４７】
このように、４（Ｎ×Ｍ）個の分割素子３１Ａ-１〜３１Ｂ-２の各々に対して、出力配線（図５-１では、記号を省略している）により接続される出力パッド３１Ａ-１〜３１Ｂ-２及び電源配線（図５-１では、記号を省略している）により接続される電源パッド３７-１〜３７-４が個々に設けられている。
【００４８】
そして、４（Ｎ×Ｍ）個の出力パッド３５Ａ-１〜３５Ｂ-２が、半導体パワー素子に属する分割素子群毎に、即ち半導体パワー素子３１Ａに属する分割素子群３１Ａー１、３１Ａ-２に対して上方向に配置され、半導体パワー素子３１Ｂに属する分割素子群３１Ｂ-１、３１Ｂ-２に対して異なる方向（下方向）に配置されている。また、４（Ｎ×Ｍ）個の電源パッド３７-１〜３７-４が、半導体パワー素子に属する分割素子群毎に、即ち半導体パワー素子３１Ａに属する分割素子群３１Ａ-１、３１Ａ-２に対して下方向に配置され、半導体パワー素子３１Ｂに属する分割素子群３１Ｂ-１、３１Ｂ-２に対して異なる方向（上方向）に配置されている。
【００４９】
このように、出力パッド３５Ａ-１〜３５Ｂ-２及び電源パッド３７-１〜３７-４を配置することにより、出力配線及び電源配線が互いに交差しないし、出力配線及び電源配線の長さがきわめて短くできる。
【００５０】
図５-２の、ＩＣチップ本体上に形成される再配線層４０において、出力バンプ４１Ａ-１、４１Ｂ-１，４１Ａ-２，４１Ｂ-２、及び電源バンプ４３-１〜４３-４が、ＩＣチップ本体３０上の出力パッド３５Ａ-１，３５Ｂ-１，３５Ａ-２，３５Ｂ-２及び電源パッド３７-１〜３７-４に電気的に接触するように設けられる。そして、ＩＣチップ本体３０上の他の部分に絶縁層が設けられる。
【００５１】
パワートランジスタ３１Ａに対応する出力バンプ４１Ａ-１と出力バンプ４１Ａ-２とを出力結合配線４２Ａで接続し、その出力結合配線４２Ａを外部へ接続したい位置まで配設する。そして、出力外部電極４４Ａを出力結合配線４２Ａにこの例では出力バンプ４１Ａ-２のポイントで接続する。また、パワートランジスタ３１Ｂに対応するバンプ４１Ｂ-１とバンプ４１Ｂ-２とを出力結合配線４２Ｂで接続し、その出力結合配線４２Ｂを外部へ接続したい位置まで配設する。そして、出力外部電極４４Ｂを出力結合配線４２Ｂにこの例では出力バンプ４１Ｂ-１のポイントで接続する。また、電源バンプ４３-１〜４３-４を電源結合配線４６で接続し、その電源結合配線４６を外部へ接続したい位置まで配設する。
【００５２】
そして、電源電極４５-１，４５-２を電源結合配線４６にこの例では電源バンプ４３-１，４３-４の２つのポイントで接続する。この再配線層４０において、出力結合配線４２Ａ，４２Ｂ同士の交差はない。また、電源結合配線４６との交差もない。したがって、出力結合配線４２Ａ，４２Ｂ、電源結合配線４６を１つの層で実現できる。この半導体装置のそのほかの点は、第２〜第３の実施例におけると同様である。
【００５３】
この第４実施例によれば、出力配線及び電源配線が全く交差することがないし、出力配線及び電源配線の長さがきわめて短くできる他、第２実施例と同様の効果を得ることができる。
【００５４】
図６-１、図６-２は、本発明の第５実施例に係る半導体装置の構成を示す図である。図６-１はＩＣチップ本体５０の構成を示す図であり、図６-２は、ＩＣチップ本体上に形成される再配線層６０の構成を示す図である。
【００５５】
図６-１において、ＩＣチップ本体５０には、２つのパワートランジスタ５１Ａ，５１Ｂ（即ち、Ｎ＝２）を、それぞれ３つの分割素子（即ち、Ｍ＝３）で構成する例を示している。図６-２のＩＣチップ本体上に形成される再配線層６０において、ＩＣチップ本体５０でのパワートランジスタの３分割構成に対応した構成となっている。この図６-１のＩＣチップ本体５０及び図６-２の再配線層６０において、各パワートランジスタが３分割構成となっている他は、図５-１、図５-２で説明した第４実施例と同様である。ただ、各構成要素の記号が、図６-１では５０番台に、図６-２では６０番台になっている。
【００５６】
即ち、５１Ａ-１〜５１Ｂ-３は、パワートランジスタ５１Ａ，５１Ｂの各分割素子、５２Ａ，５２Ｂは制御回路、５３Ａ，５３Ｂは信号線、５５Ａ-１〜５５Ｂ-３は出力パッド、５７-１〜５７-６は電源パッドである。また、６１Ａ-１〜６１Ｂ-３は出力バンプ、６２Ａ、６２Ｂは出力結合配線、６３-１〜６３-６は電源バンプ、６４Ａ，６４Ｂは出力外部電極、６５-１，６５-２は電源外部電極、６６は電源結合配線、である。
【００５７】
この第５実施例においては、１つのパワー素子当たりの分割素子数Ｍを増やすことができ、その場合でも第４実施例と同様の効果を得ることができる。
【００５８】
図７-１、図７-２は、本発明の第６実施例に係る半導体装置の構成を示す図である。図７-１はＩＣチップ本体７０の構成を示す図であり、図７-２は、ＩＣチップ本体上に形成される再配線層８０の構成を示す図である。
【００５９】
図７-１において、ＩＣチップ本体７０には、３つのパワートランジスタ７１Ａ，７１Ｂ，７１Ｃ（即ち、Ｎ＝３）を、それぞれ２つの分割素子（即ちＭ＝２）で構成する例を示している。図７-２のＩＣチップ本体上に形成される再配線層８０において、ＩＣチップ本体７０での３つのパワートランジスタの２分割構成に対応した構成となっている。この図７-１のＩＣチップ本体７０及び図７-２の再配線層８０において、３つのパワートランジスタが２分割構成となっている他は、図２-１、図２-２で説明した第２実施例と同様である。ただ、各構成要素の記号が、図７-１では７０番台に、図７-２では８０番台になっている。
【００６０】
即ち、７１Ａ-１〜７１Ｃ-２は、パワートランジスタ７１Ａ，７１Ｂ，７１Ｃの各分割素子、７２Ａ，７２Ｂ，７２Ｃは制御回路、７３Ａ，７３Ｂ，７３Ｃは信号線、７４Ａ-１〜７４Ｃ-２は出力配線、７５Ａ-１〜７５Ｃ-２は出力パッド、７６は電源配線、７７は電源パッドである。また、８１Ａ-１〜８１Ｃ-２は出力バンプ、８２Ａ、８２Ｂ，８２Ｃは出力結合配線、８３は電源バンプ、８４Ａ，８４Ｂ、８４Ｃは出力外部電極、８５は電源外部電極、である。
【００６１】
この第６実施例においては、パワー素子数Ｎを増やした場合でも、出力配線を同一平面上で交差することなく各ブロックを接続することが容易にでき、第２実施例や他の実施例と同様の効果を得ることができる。
【００６２】
以上の説明では、Ｍ＝２またはＮ＝２までの場合についてのみ説明したが、Ｍ≧３、Ｎ≧３でも同様であり、より容易に配線抵抗を小さくし、配線スペースを削減することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施例のＩＣチップの構成を示す図
【図２−１】本発明の第２実施例のＩＣチップ本体の構成を示す図
【図２−２】第２実施例のＩＣチップ本体上に形成される再配線層の構成図
【図３】第２実施例の半導体装置の構成を説明するための模式的な断面図
【図４−１】本発明の第３実施例のＩＣチップ本体の構成を示す図
【図５−１】本発明の第４実施例のＩＣチップ本体の構成を示す図
【図５−２】第４実施例のＩＣチップ本体上に形成される再配線層の構成図
【図６−１】本発明の第５実施例のＩＣチップ本体の構成を示す図
【図６−２】第５実施例のＩＣチップ本体上に形成される再配線層の構成図
【図７−１】本発明の第６実施例のＩＣチップ本体の構成を示す図
【図７−２】第６実施例のＩＣチップ本体上に形成される再配線層の構成図
【図８】従来の半導体集積回路の構成図
【符号の説明】
【００６４】
１００  ＩＣチップ
１Ａ−１〜１Ｂ−２  分割素子
２Ａ、２Ｂ  制御回路
３Ａ、３Ｂ  信号線
４Ａ、４Ｂ  出力配線
５Ａ、５Ｂ  出力パッド
６  電源配線
７  電源パッド
１０，１０′，３０，５０，７０  ＩＣチップ本体
２０，４０，６０，８０  再配線層
１１Ａ-１〜１１Ｂ-２  分割素子
１２Ａ，１２Ｂ  制御回路
１３Ａ，１３Ｂ  信号線
１４Ａ-１〜１４Ｂ-２  出力配線
１５Ａ-１〜１５Ｂ-２  出力パッド
１６  電源配線
１７  電源パッド
２１Ａ-１〜２１Ｂ-２  出力バンプ
２２Ａ，２２Ｂ  出力結合配線
２３  電源バンプ
２４Ａ，２４Ｂ  出力外部電極
２５  電源バンプ電極
２６  絶縁層
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８】
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