(57)【要約】【課題】液晶パネル等のマトリクス駆動型表示装置において、単一クロックでコンポジット信号をデコードする従来の信号処理回路では、パネル駆動周波数レートの精度でジッタ補正が実現できない。【解決手段】パネルの駆動条件に応じた任意の周波数に設定可能なクロック発生回路を有し、前記クロック発生回路から出力されるクロックを用い、従来のバーストロック補間回路とバースト位相検出回路に、水平同期信号のジッタ成分を出力する同期処理回路と、前記ジッタ成分と前記バースト位相検出回路から出力されるバースト位相誤差を演算する位相誤差演算回路と、前記位相誤差演算回路から出力される位相誤差に応じて映像信号を補正する位相誤差補正回路を新たに加えることにより、パネル駆動周波数レートでのジッタ補正処理を可能とする。【選択図】図１
2005210577.tif 000002
【特許請求の範囲】
【請求項１】
任意の周波数に設定可能なクロック発生回路と、前記クロック発生回路から出力されるクロックに同期してアナログ映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路から出力される信号のサンプリング位相と異なった位相にデータを補間する補間回路と、前記補間回路から出力される信号のバースト位相誤差を検出し前記補間回路を制御するバースト位相検出回路と、前記Ａ／Ｄ変換回路から出力される信号を入力し水平・垂直基準信号と水平同期信号の位相誤差を出力する同期処理回路と、前記バースト位相検出回路から出力されるバースト位相誤差と前記同期処理回路から出力される水平同期信号の位相誤差を入力し演算する位相誤差演算回路と、前記補間回路から出力される信号をＲ、Ｇ、Ｂ信号に変換するＲＧＢ変換回路と、前記ＲＧＢ変換回路から出力されるＲ、Ｇ、Ｂ信号を入力し前記位相誤差演算回路から出力される位相誤差に応じて信号を補正する位相誤差補正回路と、前記位相誤差補正回路の出力を入力し液晶パネル等のマトリクス駆動型表示装置を駆動する駆動回路とを備えたことを特徴とする映像信号処理回路。
【請求項２】
逓倍または分周の関係にある第１と第２のクロックを発生するクロック発生回路と、前記第１のクロックに同期してアナログ映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路から出力される信号のサンプリング位相と異なった位相にデータを補間する補間回路と、前記補間回路から出力される信号のバースト位相誤差を検出し前記補間回路を制御するバースト位相検出回路と、前記Ａ／Ｄ変換回路から出力される信号を入力し水平・垂直基準信号と水平同期信号の位相誤差を出力する同期処理回路と、前記バースト位相検出回路から出力されるバースト位相誤差と前記同期処理回路から出力される水平同期信号の位相誤差を入力し演算する位相誤差演算回路と、前記補間回路から出力される信号をＲ、Ｇ、Ｂ信号に変換するＲＧＢ変換回路と、前記ＲＧＢ変換回路から出力されるＲ、Ｇ、Ｂ信号を前記第１のクロックに同期して入力し前記位相誤差演算回路から出力される位相誤差に応じて信号の補正を行い前記第２のクロックに同期して信号を出力する位相誤差補正回路と、前記位相誤差補正回路の出力を入力し前記第２のクロックで液晶パネル等のマトリクス駆動型表示装置を駆動する駆動回路とを備えたことを特徴とする映像信号処理回路。
【請求項３】
前記位相誤差演算回路は、前記クロック発生回路から出力されるクロックの周波数に応じた係数を出力する係数発生回路と、前記バースト位相検出回路から出力されるバースト位相誤差と前記同期処理回路から出力される水平基準信号ならびに、前記水平同期信号と前記クロック発生回路から出力されるクロックとの位相誤差を、前記係数発生回路から出力される係数を基にジッタ補正値を算出するジッタ補正値算出回路と、映像信号の水平表示率に応じた間引き係数を発生する表示率制御回路と、前記ジッタ補正値算出回路の出力と前記間引き係数から、位相誤差及びライトイネーブル信号を生成する補間係数制御回路とを備えたことを特徴とする請求項１または請求項２記載の映像信号処理回路。
【請求項４】
前記位相誤差補正回路は、前記位相誤差演算回路から出力される位相誤差に応じ１クロック以内のサンプル位相に映像信号を補間する補間フィルタ回路と、前記補間フィルタ回路の出力を入力し書き込みの制御により１クロック単位以上の位相誤差を吸収しかつ水平方向のデータ間引きを行う複数のラインメモリとを具備し、水平方向のジッタ補正処理と前記複数のラインメモリの読み出し周期を可変することで垂直リサイズ処理を行うことを特徴とする請求項１または請求項２記載の映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル等のマトリクス駆動型表示装置において、コンポジット映像信号をＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号にデコードする場合に必要なバーストロック処理から、水平方向のジッタ補正を含めたラインロック処理、駆動処理までをパネルの駆動条件に応じたクロック周波数のみで実現する映像信号処理回路に関するものである。
【背景技術】
【０００２】
従来、コンポジット映像信号をＹＣ分離し、Ｃ信号をＲ−Ｙ信号、Ｂ−Ｙ信号にデコードする場合、バースト信号に同期したバーストロッククロックと水平同期信号に同期したラインロッククロックを併用するシステムが考案されている。（たとえば特開平１０−１６４６１８号広報の映像信号処理回路）
この時のバーストロッククロックとしては色副搬送波周波数（ｆｓｃ）の４倍（４ｆｓｃ≒１４．３ＭＨｚ、以下４ｆｓｃという）または８倍（８ｆｓｃ≒２８．６ＭＨｚ、以下８ｆｓｃという）に設定されることが多い。さらに、バーストロッククロックとラインロックククロックの混在による映像信号へのビートを発生させないため、バーストロック処理とラインロック処理を単一クロックで動作さる方法として特開２００１−１１２０１６号公報「映像信号処理装置」が開示されている。
【０００３】
図１４は下記特許文献１に記載された映像信号処理装置の構成を示した図である。以下その動作について説明する。Ａ／Ｄ変換回路１５２は、フリーランクロック発生回路１５５から発生された２７ＭＨｚのクロックに同期して入力端子１５１より入力されるＮＴＳＣコンポジット映像信号をサンプリングする。バーストロック補間回路１５３は、２７ＭＨｚでサンプリングされたデータを４ｆｓｃのサンプリングデータに、デジタル補間フィルタを用いて変換する。この時、データの補間位置は、バースト位相検出回路１５４からフィードバックされるバースト位相誤差に応じてコントロールされる。
【０００４】
バースト位相検出回路１５４は、バーストロック補間回路の出力データから、バースト信号部を抜き出し、サンプリングポイントが、バースト信号の０°、９０°、１８０°、２７０°のポイントに対しどの程度ずれているかを検出し、バースト位相誤差として出力する。このバースト位相誤差がゼロになるように、バーストロック補間回路１５３は、補間データの生成位置を調整する。このように、バーストロック補間回路１５３とバースト位相検出回路１５４のループにより、フリーラン２７ＭＨｚサンプリングのデータをバーストロック４ｆｓｃサンプリングのデータに変換する。
【０００５】
バーストロック補間回路１５３から出力された信号は、ＹＣ分離回路１５６で、Ｙ信号とＣ信号に分離され、Ｃ信号は、クロマデコード回路１５７でＲ−Ｙ信号とＢ−Ｙ信号にデコードされる。ラインロック補間回路１５８は、バーストロック４ｆｓｃサンプリングのＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号を、ラインロック１３．５ＭＨｚサンプリングのＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号に変換する。
【特許文献１】特開２００１−１１２０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記技術を４ｆｓｃより高い周波数で駆動しなければ表示できないような液晶パネル等のマトリクス駆動型表示装置に使用する場合、パネルの駆動クロックでサンプリングしたデータを、駆動クロック周波数より低い周波数である４ｆｓｃのサンプリングデータへ変換したＹ信号の水平同期部分を位相検出しラインロック補間する為、駆動クロックの１クロック以内の精度で水平方向の位相誤差を補正できず、パネル画面上に１クロック以上の水平ジッタが発生し画質の性能が劣化する。
【０００７】
本発明は上記従来の課題を解決するもので、パネルの駆動クロックのみでコンポジット信号をデコードし、かつ駆動クロックの１クロック以内の精度で水平方向の位相誤差の補正が実現できる映像信号処理回路を提供する事を目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の第１の映像信号処理回路は、任意の周波数に設定可能なクロック発生回路と、クロック発生回路から出力されるクロックに同期してアナログ映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路から出力される信号のサンプリング位相と異なった位相にデータを補間する補間回路と、補間回路から出力される信号のバースト位相誤差を検出し補間回路を制御するバースト位相検出回路と、Ａ／Ｄ変換回路から出力される信号を入力し水平・垂直基準信号と水平同期信号の位相誤差を出力する同期処理回路と、バースト位相検出回路から出力されるバースト位相誤差と同期処理回路から出力される水平同期信号の位相誤差を入力し演算する位相誤差演算回路と、補間回路から出力される信号をＲ、Ｇ、Ｂ信号に変換するＲＧＢ変換回路と、ＲＧＢ変換回路から出力されるＲ、Ｇ、Ｂ信号を入力し位相誤差演算回路から出力される位相誤差に応じて信号を補正する位相誤差補正回路と、位相誤差補正回路の出力を入力し液晶パネル等のマトリクス駆動型表示装置を駆動する駆動回路の構成を有している。
【０００９】
また、この目的を達成するために本発明の第２の映像信号処理回路は、逓倍または分周の関係にある第１と第２のクロックを発生するクロック発生回路と、第１のクロックに同期してアナログ映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路から出力される信号のサンプリング位相と異なった位相にデータを補間する補間回路と、補間回路から出力される信号のバースト位相誤差を検出し補間回路を制御するバースト位相検出回路と、Ａ／Ｄ変換回路から出力される信号を入力し水平・垂直基準信号と水平同期信号の位相誤差を出力する同期処理回路と、バースト位相検出回路から出力されるバースト位相誤差と同期処理回路から出力される水平同期信号の位相誤差を入力し演算する位相誤差演算回路と、補間回路から出力される信号をＲ、Ｇ、Ｂ信号に変換するＲＧＢ変換回路と、ＲＧＢ変換回路から出力されるＲ、Ｇ、Ｂ信号を第１のクロックに同期して入力し位相誤差演算回路から出力される位相誤差に応じて信号の補正を行い第２のクロックに同期して信号を出力する位相誤差補正回路と、位相誤差補正回路の出力を入力し第２のクロックで液晶パネル等のマトリクス駆動型表示装置を駆動する駆動回路の構成を有している。
【００１０】
好ましくは、上記映像信号処理回路において、位相誤差演算回路は、クロック発生回路から出力されるクロックの周波数に応じた係数を出力する係数発生回路と、バースト位相検出回路から出力されるバースト位相誤差と同期処理回路から出力される水平基準信号ならびに、水平同期信号とクロック発生回路から出力されるクロックとの位相誤差を、係数発生回路から出力される係数を基にジッタ補正値を算出するジッタ補正値算出回路と、映像信号の水平表示率に応じた間引き係数を発生する表示率制御回路と、ジッタ補正値算出回路の出力と間引き係数から、位相誤差及びライトイネーブル信号を生成する補間係数制御回路とを備える。
【００１１】
また、好ましくは、上記映像信号処理回路において、位相誤差補正回路は、位相誤差演算回路から出力される位相誤差に応じ１クロック以内のサンプル位相に映像信号を補間する補間フィルタ回路と、補間フィルタ回路の出力を入力し書き込みの制御により１クロック単位以上の位相誤差を吸収しかつ水平方向のデータ間引きを行う複数のラインメモリとを具備し、水平方向のジッタ補正処理と複数のラインメモリの読み出し周期を可変することで垂直リサイズ処理を行う。
【発明の効果】
【００１２】
本発明の映像信号処理回路は、パネルの駆動条件に応じた任意のクロックもしくは、逓倍または分周の関係にある２種類のクロックのみで、バーストロック信号処理と１クロック以内のジッタ精度でラインロック処理と駆動処理が実現できる。従って、従来に比べ画質の性能が大きく向上するという効果がある。さらに、液晶ＴＶ等の全体システム構成までを鑑みたクロックシステムを構築する場合、クロック周波数を任意に設定できるため、ＴＶチューナへの妨害やカーナビゲーションのＧＰＳへの妨害を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、図面を参照しながら、使用する液晶パネルが例えば８００画素×４８０ラインのワイドＶＧＡパネルの場合で説明する。
【００１４】
（実施の形態１）
図１は、本発明の第１の実施形態に係る映像信号処理回路の構成を示すブロック図であり、図１において、１はアナログ映像信号入力端子で、ＮＴＳＣコンポジット映像信号が入力される。１１は液晶パネルである。１０はクロック発生回路で、液晶パネル１１の駆動周波数である３３．２ＭＨｚのクロック（以下、ＣＬＫという）を発生する。
【００１５】
２はＡ／Ｄ変換回路で、アナログ映像信号入力端子１から入力されたアナログ信号をＣＬＫに同期してデジタルデータに変換する。３は補間回路で、Ａ／Ｄ変換回路２からのデータを、バーストロックした８ｆｓｃサンプリングのデータに変換する。４はバースト位相検出回路で、補間回路３のデータからバースト位相誤差を検出し、補間回路３にバースト位相誤差をフィードバックする。
【００１６】
５は同期処理回路で、Ａ／Ｄ変換回路２から出力されるデータから水平・垂直基準信号と水平同期信号の位相誤差を生成する。６はＲＧＢ変換回路で、補間回路３からのデータをＹ信号とＣ信号に分離後、Ｃ信号をＲ−Ｙ信号とＢ−Ｙ信号へデコードし、Ｙ信号とＲ−Ｙ信号とＢ−Ｙ信号よりＲ、Ｇ、Ｂ信号を生成する。７は位相誤差演算回路で、バースト位相誤差と水平同期信号の位相誤差を演算する。
【００１７】
８は位相誤差補正回路で、位相誤差演算回路からの位相誤差に応じてＲ、Ｇ、Ｂ信号を補正する。９は駆動回路で液晶パネル１１を駆動する。
【００１８】
以上のように構成された映像信号処理回路において、図１および図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３を用いてその動作を説明する。
【００１９】
図１及び図４に示すように、アナログ入力端子１より入力された映像信号（波形４０）はＡ／Ｄ変換回路２においてクロック発生回路１０で発生された液晶パネルの駆動周波数である３３．２ＭＨｚのクロック（波形４１）に同期してサンプリングされたデジタル映像信号（波形４０の×印）に量子化され、Ａ／Ｄ変換回路２から出力される。その後、８ｆｓｃの位相にデータ補間可能な補間回路３とバースト位相検出回路４によってバーストロックデータ（波形４０の○印）に変換される。
【００２０】
また、バースト位相検出回路４からは前記バーストロックデータの位相基準パルス（波形４２、以下ＬＨパルスという）と、バーストロック位相誤差（波形４３、ＢＬ）が位相誤差演算回路７へ出力される。同期処理回路５はＡ／Ｄ変換回路２から出力されたデジタル映像信号から複合同期信号を検出している。この様に、本実施例では３３．２ＭＨｚで量子化されたＡ／Ｄコンバータ２の出力データから直接複合同期信号を検出しているため、図５の模式図に示すように従来の４ｆｓｃレートでの複合同期検出時に比べて精度良く複合同期を検出することができる（誤差Ａ＜誤差Ｂ）。
【００２１】
また、同期処理回路５では、カウントダウン回路により内部水平同期信号を発生させており、この内部水平同期信号と検出した前記複合同期信号との位相差補正処理を行っている。図６に示すように複合同期信号５１と内部水平同期信号６２の位相差６３はクロック単位の整数部とクロック単位以下の小数部に分けられ、整数部は前記カウントダウン回路へフィードバックされ、小数部は同期位相誤差（波形４５、ＨＬ）として出力される。また、前記カウントダウン回路からは、前記位相誤差の整数部の値で位相補正された水平基準信号（波形４４、ＨＲＳＴ）が出力される。
【００２２】
図３は位相誤差演算回路７の一構成例である。図３において、３１は係数発生回路で、クロック発生回路１０から出力されるクロックの周波数と補間回路３でのデータ補間レートに応じたクロック係数３４を出力する。３０はジッタ補正値算出回路で、バースト位相検出回路４から出力されるバースト位相誤差（ＢＬ）と同期処理回路５から出力される同期位相誤差（ＨＬ）及び、係数発生回路３１から出力されるクロック係数３４を基にオフセット値３５とジッタ補正値３６を算出する。３２は表示率制御回路で、映像信号の水平表示率に応じた間引き係数３７を発生する。３３は補間係数制御回路で、オフセット値３５とジッタ補正値３６および間引き係数３７から、位相誤差（ＣＮＴＲＬ）とライトイネーブル信号（ＷＥ）を生成する。
【００２３】
係数発生回路３１は、補間回路３でのデータ補間レート（８ｆｓｃ）と、クロック発生回路１０から出力されるクロックの周波数（３３．２ＭＨｚ）の比率を基に、クロック係数＝８ｆｓｃ／３３．２ＭＨｚの計算式により、バースト位相誤差（ＢＬ）および同期位相誤差（ＨＬ）のレート変換用のクロック係数３４を算出している。
【００２４】
次に表示率制御回路３２について説明する。表示率制御回路３２は、補間回路３でのデータ補間レート（８ｆｓｃ）・液晶パネルの映像表示画素数（８００画素）・映像表示期間（ＮＴＳＣ時≒５０μｓ）を基に、間引き係数＝８００／（８ｆｓｃ×５０μｓ）の計算式により水平リサイズ用の間引き係数を算出している。この様にデータ補間レートやクロックの周波数等に応じて任意の値をもつクロック係数と間引き係数を発生させることにより、任意のクロック周波数に対して単一回路構成でジッタ補正値算出処理と水平リサイズ用の間引き処理が可能となっている。
【００２５】
次にジッタ補正算出回路３０について説明する。ジッタ補正算出回路３０は、バースト位相誤差（ＢＬ）と同期位相誤差（ＨＬ）のそれぞれにクロック係数３４を乗算して、クロックレート（３３．２Ｍ）のデータ値からＬＨレート（８ｆｓｃ）のデータ値（ＢＬ１およびＨＬ１）へ係数変換する。そしてＢＬ１を水平基準信号（ＨＲＳＴ）でラッチ・演算処理後、ＨＬ１と加算し、加算結果の整数部をライトイネーブル信号用のオフセット値３５として、小数部をラインロック変換用のジッタ補正値３６として出力する。
【００２６】
次に、補間係数制御回路３３について図７を用いて説明する。図７は回路動作を簡易的に表した図であり、便宜上、ＬＨ１パルスはＨ固定に、水平リサイズ用の間引き係数を２／３、ジッタ補正値を１／６としている。補間係数制御回路３３は、入力されたＬＨパルスをジッタ補正値算出回路３０から出力されたオフセット値３５に応じてマスキングによるオフセット処理をかける（オフセット後のＬＨパルスを、ＬＨ１パルスとする）。そして表示率制御回路３２から出力された水平リサイズ用の間引き係数３７を、加算器にてフィードバックされた１つ前の加算結果の小数部７３と加算処理し（波形７２）、加算結果が整数を超えない場合にＬＨ１パルスを間引き処理する（波形７４）。さらに、加算結果の小数部７３を前記加算器へのフィードバックとは別に、水平リサイズ用の間引き係数３７に応じて係数変換する（波形７５）。その後ＬＨ１パルス（波形７４）と前記係数処理された加算結果の小数部（波形７５）を、ジッタ補正値３６の値によりオフセット処理し、ラインロック用の位相誤差７６（ＣＮＴＲＬ）および後述するラインメモリ８１〜８３用のライトイネーブル信号７７（ＷＥ）として位相誤差出力回路８へ出力する。
【００２７】
図８は、位相誤差補正回路８の一構成例である。図８において、８０は補間フィルタ回路、８１〜８３はラインメモリ、８４は書込み制御回路、８５は読み出し制御回路、８６〜８８は選択回路、８９は選択信号発生回路、９０〜９２は乗算器、９３は係数発生回路、９４と９５は加算器である。図９は、補間フィルタ回路８０の一構成例である。図９において１００〜１０４はロードホールド型のフリップフロップ、１０５〜１０９は乗算器、１１０は補間係数発生回路、１１１は加算器である。
【００２８】
図９に示した補間フィルタ８０はＲ、Ｇ、Ｂ信号を入力し、フリップフロップ１００〜１０４でＬＨ信号が“Ｈ”の時にラッチしたデータＴ１〜Ｔ５と、ＣＮＴＲＬ信号により補間係数発生回路１１０から出力される係数Ｋ１〜Ｋ５を乗算器１０５〜１０９と加算器１１１で積和演算し出力する。図１０は、補間フィルタ８０のインパルス応答の一例で、係数Ｋ１〜Ｋ５に分類し、ＣＬＫの１／４位相精度でデータを補間する場合を示した図である。係数Ｋ１〜Ｋ５はそれぞれ○印、△印、□印、●印４種類の係数を持っておりＣＮＴＲＬ値により選ばれる。そして、ＣＬＫと○印では同位相、△印では１／４位相、□印では１／２位相、●印では３／４位相にデータを補間し位相補正する。また、ＣＬＫの周波数が３３．２ＭＨｚより高くなった場合でも低くなった場合でも同様に動作する。また、補間フィルタ回路８０の構成は、○印のデータを内挿し□印を出力するフィルタと、○印と□印のデータを内挿し△印と●印をそれぞれ出力するフィルタと、それらのフィルタを切換える構成でもよい。また、係数Ｋ１〜Ｋ５がそれぞれ持っている係数の種類を増やすことで、補間の位相精度をＣＬＫの１／８、１／１６、１／３２と係数の種類数に応じて向上させることができる。また、補間フィルタ８０のインパルス応答を変えることで補間フィルタの周波数特性を変えることができる。
【００２９】
次に、垂直リサイズ処理の一例であるインタレース／プログレッシブ変換（以下、Ｉ／Ｐ変換という）の動作を図１１に示した動作波形図とともに説明する。Ｉ／Ｐ変換は、入力のインタレース信号であるＮＴＳＣ信号（水平周波数≒１５．７３４ＫＨｚ）をプログレッシブ表示であるワイドＶＧＡパネル（水平周波数≒３１．４ＫＨｚ）に表示するため、ラインメモリの読み出し周期を書込み周期（６３．５μｓ）の１／２（３１．７５μｓ）にすることで行う。ラインメモリ８１〜８３は、補間フィルタ８０で位相補正されたＲ、Ｇ、Ｂ信号を入力し、書込み制御回路８４から出力される水平表示率に応じたＷＥ信号とライトアドレス（以下、ＷＡＤＲという）信号により制御されＣＬＫＦ＝ＣＬＫで書き込まれ、読み出し制御回路８５から出力されるリードアドレス（以下、ＲＡＤＲという）信号に応じてＣＬＫＲ＝ＣＬＫで読み出される。
【００３０】
図１１に示したように、Ｌｉｎｅ＿１ではＷＥ＿０が、Ｌｉｎｅ＿２ではＷＥ＿１が、Ｌｉｎｅ＿３ではＷＥ＿２がそれぞれ“Ｈ”アクティブ（図では便宜上“Ｈ”固定で表わしているが、実際は水平表示率に応じて“Ｈ”と“Ｌ”が交互に発生し、“Ｌ”期間のデータが間引かれる）となり、ラインメモリ８１はＬｉｎｅ＿１のデータをＷＡＤＲ＿０に応じて書込み、ＲＡＤＲ＿０に応じて読み出す。ラインメモリ８２はＬｉｎｅ＿２のデータをＷＡＤＲ＿１に応じて書込み、ＲＡＤＲ＿１に応じて読み出す。ラインメモリ８３はＬｉｎｅ＿３のデータをＷＡＤＲ＿２に応じて書込み、ＲＡＤＲ＿２に応じて読み出す。
【００３１】
この結果、ラインメモリ８１は次にＬｉｎｅ＿４が書き込まれるまでＬｉｎｅ＿１を読み出す。ラインメモリ８２とラインメモリ８３も同様に次にデータが書き込まれるまでＬｉｎｅ＿２とＬｉｎｅ＿３をそれぞれ読み出す。選択回路８６、選択回路８７、選択回路８８はラインメモリ８１の出力信号ＬＭ＿０、ラインメモリ８２の出力信号ＬＭ＿１、ラインメモリ８３の出力信号ＬＭ＿２をそれぞれ入力し、選択信号発生回路８９から出力される信号ＬＭ＿ＳＥＬに応じて選択し出力する。係数発生回路９３は垂直リサイズ用の係数Ｋ＿０、Ｋ＿１、Ｋ＿２を出力する。
【００３２】
乗算器９０は選択回路８６の出力信号ＳＥＬ＿０と係数Ｋ＿０を乗算する。乗算器９１は選択回路８７の出力信号ＳＥＬ＿１と係数Ｋ＿１を乗算する。乗算器９２は選択回路８８の出力信号ＳＥＬ＿２と係数Ｋ＿２を乗算する。加算器９４は乗算器９０の出力信号と乗算器９１の出力信号を加算する。加算器９５は加算器９４の出力信号と乗算器９２の出力信号を加算する。そして、Ｋ＿０が１でＫ＿１とＫ＿２が０の場合は、同じラインが２回、読み出されるＩ／Ｐ変換となる。また、Ｋ＿０とＫ＿１が１／２でＫ＿２が０の場合は、２ラインを直線補間したＩ／Ｐ変換となる。また、Ｋ＿０が２／４でＫ＿１とＫ＿２が−１／４の場合は、垂直方向にアパーチャをかけたＩ／Ｐ変換となる。
【００３３】
次に、垂直リサイズ処理の一例である垂直ズームの動作を図１２に示した模式図と図１３に示した動作波形図とともに説明する。垂直ズームは、映像信号を垂直方向に４／３倍拡大してパネルへ表示するもので、主に４：３の映像信号をワイドパネルへ表示した時に使用される機能である。垂直ズームは図１２の模式図に示したように、Ｉ／Ｐ変換と４／３倍の垂直拡大を同時に行うため、８／３倍の垂直拡大をラインメモリの読み出し周期を書込み周期（６３．５μｓ）の３／８（２３．８μｓ）にすることで行う。
【００３４】
また、図に示した係数で２ラインの直線補間を行い、斜め線のギザギザ感を軽減する。ただしこの場合、ＣＬＫが３３．２ＭＨｚのままであると、読み出し期間のクロック数が、有効画素数８００未満の７９０となってしまい、駆動条件を満足せずパネルへの表示ができない。そこでクロック発生回路１０から出力するＣＬＫの周波数を４／３倍の４４．３ＭＨｚとする。これにより、読み出し期間のクロック数は１０５４となり駆動条件を満足する。
【００３５】
図１３に示したように、ラインメモリ８１〜８３への書込みは上述したＩ／Ｐ変換の動作と同じである。Ｉ／Ｐ変換時と異なる点は、読み出し周期とＬＭ＿ＳＥＬ信号と係数Ｋ＿０、Ｋ＿１（Ｋ＿２は常に０であるため図では省略している。）であり、２ラインの直線補間を行うように動作する。出力される信号は、
Ｌｉｎｅ＿１＝Ｌｉｎｅ＿０×８／８＋Ｌｉｎｅ＿１×０、
Ｌｉｎｅ＿２＝Ｌｉｎｅ＿０×５／８＋Ｌｉｎｅ＿１×３／８、
Ｌｉｎｅ＿３＝Ｌｉｎｅ＿０×２／８＋Ｌｉｎｅ＿１×６／８、
Ｌｉｎｅ＿４＝Ｌｉｎｅ＿１×７／８＋Ｌｉｎｅ＿２×１／８、
Ｌｉｎｅ＿５＝Ｌｉｎｅ＿１×４／８＋Ｌｉｎｅ＿２×４／８、
Ｌｉｎｅ＿６＝Ｌｉｎｅ＿１×１／８＋Ｌｉｎｅ＿２×７／８、
Ｌｉｎｅ＿７＝Ｌｉｎｅ＿２×６／８＋Ｌｉｎｅ＿３×２／８、
Ｌｉｎｅ＿８＝Ｌｉｎｅ＿２×３／８＋Ｌｉｎｅ＿３×５／８
となり、図１２に示した模式図と一致する。
【００３６】
また、垂直ズームの倍率を４／３倍としたが、この倍率に限ったものではない。
【００３７】
以上のように、Ｉ／Ｐ変換または垂直ズームされたＲ、Ｇ、Ｂ信号は、駆動の水平基準となるＨＲＳＴ＿Ｏ信号と共に駆動回路９へ入力する。
【００３８】
駆動回路９は、位相誤差補正回路８の出力信号を入力し、液晶パネル１１を駆動するのに必要な駆動パルスとＲ、Ｇ、Ｂ信号を出力する。
【００３９】
以上の説明のように、パネルの駆動条件に応じたクロック周波数のみで、バーストロック信号処理と、１クロック以内のジッタ補正精度でＩ／Ｐ変換および垂直ズーム処理と、駆動処理が実現できる。従って、従来に比べ画質の性能が大きく向上するという効果がある。さらに、液晶ＴＶ等の全体システム構成までを鑑みたクロックシステムを構築する場合、クロック周波数を任意に設定できるため、ＴＶチューナへの妨害やカーナビゲーションのＧＰＳへの妨害を防止することができるという効果がある。
【００４０】
（実施の形態２）
図２は、本発明の第２の実施形態に係る映像信号処理回路の構成を示すブロック図であり、図２において、１はアナログ映像信号入力端子で、ＮＴＳＣコンポジット映像信号が入力される。１１は液晶パネルである。１２はクロック発生回路でＣＬＫＦとＣＬＫＦを逓倍したＣＬＫＲを発生する。２はＡ／Ｄ変換回路で、アナログ映像信号入力端子１から入力されたアナログ信号をＣＬＫＦに同期してデジタルデータに変換する。３は補間回路で、Ａ／Ｄ変換回路２からのデータを、バーストロックした８ｆｓｃサンプリングのデータに変換する。
【００４１】
４はバースト位相検出回路で、補間回路３のデータからバースト位相誤差を検出し、補間回路３にバースト位相誤差をフィードバックする。５は同期処理回路で、Ａ／Ｄ変換回路２から出力されるデータから水平・垂直基準信号と水平同期信号の位相誤差を生成する。６はＲＧＢ変換回路で、補間回路３からのデータをＹ信号とＣ信号に分離後、Ｃ信号をＲ−Ｙ信号とＢ−Ｙ信号へデコードし、Ｙ信号とＲ−Ｙ信号とＢ−Ｙ信号よりＲ、Ｇ、Ｂ信号を生成する。７は位相誤差演算回路で、バースト位相誤差と水平同期信号の位相誤差を演算する。
【００４２】
８は位相誤差補正回路で、位相誤差演算回路からの位相誤差に応じてＲ、Ｇ、Ｂ信号を補正する。９は駆動回路で液晶パネル１１を駆動する。
【００４３】
以上のように構成された映像信号処理回路において、図２を用いてその動作を、第１の実施形態と異なる部分についてのみ説明する。図１の構成と異なるのは、１２のクロック発生回路を、ＣＬＫＦとＣＬＫＦを逓倍したＣＬＫＲを発生するようにした点と、Ａ／Ｄ変換回路２から位相誤差補正回路８を構成するラインメモリ８１〜８３の書込みまでの処理をＣＬＫＦで行い、読み出し以降の処理をＣＬＫＲで行うようにした点である。
【００４４】
上記のように構成された映像信号処理回路について、以下その動作を説明する。実施の形態１では、垂直ズームを行う場合、ＣＬＫの周波数をＩ／Ｐ変換時の３３．２ＭＨｚから４／３倍である４４．３ＭＨｚに上げて回路全体を動作させているが、実施の形態２では、クロック発生回路１２からＣＬＫＦ＝３３．２ＭＨｚとＣＬＫＲ＝ＣＬＫＦ×４／３＝４４．３ＭＨｚを発生し、Ａ／Ｄ変換回路２と補間回路３とバースト位相検出回路４と同期処理回路５とＲＧＢ変換回路６と位相誤差演算回路７と位相誤差補正回路８を構成するラインメモリ８１〜８３の書込みまでをＣＬＫＦで動作させ、ラインメモリ８１〜８３の読み出しから駆動回路９までをＣＬＫＲで動作させる。ＣＬＫＦで動作するブロックは実施の形態１のＩ／Ｐ変換の説明で述べたのと同じ動きをする。ＣＬＫＲで動作するブロックは実施の形態１の垂直ズーム処理の説明で述べたのと同じ動きをする。
【００４５】
以上の説明のように、垂直ズーム処理を、回路全体のクロック周波数を上げることなく、ラインメモリ８１〜８３の読み出し以降を垂直ズームに応じたクロック周波数に上げるだけで実現できる。従って、実施の形態１の効果に加え、回路全体の消費電流を軽減することができるという効果がある。
【００４６】
なお、以上の説明では、ラインメモリを３本で構成した例で示したが、４本以上でも実現が可能である。
【産業上の利用可能性】
【００４７】
本発明に係る映像信号処理回路は、パネルの駆動条件に応じた任意のクロックもしくは、逓倍または分周の関係にある２種類のクロックのみで、バーストロック信号処理と１クロック以内のジッタ精度でラインロック処理と駆動処理が実現できる。
【００４８】
従って、従来に比べ画質の性能が大きく向上するという効果と、さらに、液晶ＴＶ等の全体システム構成までを鑑みたクロックシステムを構築する場合、クロック周波数を任意に設定できるため、ＴＶチューナへの妨害やカーナビゲーションのＧＰＳへの妨害を防止することができるという効果を有し、液晶パネル等のマトリクス駆動型表示装置において、コンポジット映像信号をＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号にデコードする場合に必要なバーストロック処理から、水平方向のジッタ補正を含めたラインロック処理、駆動処理までをパネルの駆動条件に応じたクロック周波数のみで実現する映像信号処理回路として有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１における映像信号処理回路の構成を示すブロック図
【図２】本発明の実施の形態２における映像信号処理回路の構成を示すブロック図
【図３】位相誤差演算回路の構成を示すブロック図
【図４】位相誤差演算回路の入力信号を説明するための波形図
【図５】同期処理回路の複合同期検出精度を説明するための模式図
【図６】同期処理回路の位相差検出の動作を説明するための模式図
【図７】補間係数制御回路の動作を説明するための波形図
【図８】位相誤差補正回路の構成を示すブロック図
【図９】補間フィルタ回路の構成を示すブロック図
【図１０】補間フィルタ回路のインパルス応答の一例を示す図
【図１１】本発明の実施の形態でＩ／Ｐ変換の動作を説明するための動作波形図
【図１２】本発明の実施の形態で垂直ズームの動作を表わす模式図
【図１３】本発明の実施の形態で垂直ズームの動作を説明するための動作波形図
【図１４】従来例の映像信号処理装置の構成を示すブロック図
【符号の説明】
【００５０】
１    アナログ映像信号入力端子
２    Ａ／Ｄ変換回路
３    補間回路
４    バースト位相検出回路
５    同期処理回路
６    ＲＧＢ変換回路
７    位相誤差演算回路
８    位相誤差補正回路
９    駆動回路
１０、１２    クロック発生回路
１１    液晶パネル
３０    ジッタ補正値算出回路
３１    係数発生回路
３２    表示率制御回路
３３    補間係数制御回路
３４    クロック係数
３５    オフセット値
３６    ジッタ補正値
３７    間引き係数
４０    コンポジット映像信号
４１    クロック
４２    位相基準パルス
４３    バーストロック位相誤差
４４    水平基準信号
４５    同期位相誤差
５１    複合同期信号
５２    ４ｆｓｃレート信号
６２    内部水平同期信号
７１    オフセット処理後の位相基準パルス
７２    ジッタ補正値の加算値
７３    加算値７２の小数部分
７４    間引き後の位相基準パルス７１
７５    波形７３の係数変換値
７６    位相誤差
７７    ライトイネーブル信号
８０    補間フィルタ回路
８１、８２、８３    ラインメモリ
８４    書込み制御回路
８５    読み出し制御回路
８６、８７、８８    選択回路
８９    選択信号発生回路
９０、９１、９２    乗算器
９３    係数発生回路
９４、９５    加算器
１００、１０１、１０２、１０３、１０４    フリップフロップ
１０５、１０６、１０７、１０８、１０９    乗算器
１１０    補間係数発生回路
１１１    加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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