(57)【要約】【課題】高移動度伝導チャネルを含み、それと同時にカウンタ・ドープを維持して有害な短チャネル効果を抑制する高移動度の半導体層およびＭＯＤＦＥＴ（変調ドープ電界効果トランジスタ）の構造およびその形成方法を提供すること。【解決手段】Ｓｉキャップ層上の絶縁ゲート誘電体と、絶縁ゲート誘電体上に配置されたゲート電極と、前記ゲート電極のいずれかの側に接して配置され、この多層構造の表面から、緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープした部分の中まで延長するｎ型のソースおよびドレイン・コンタクト領域とをさらに設けることによって、高性能ｎ−ＭＯＤＦＥＴトランジスタ・デバイスを形成することができる。このＭＯＤＦＥＴ設計は、高移動度伝導チャネル層を含む。この方法により、イオン注入などの標準技術を用いてカウンタ・ドープ部を形成することができ、さらに、移動度を劣化させずに高移動度チャネルをカウンタ・ドープ部に近接させることができる。【選択図】図８
2005123580.tif 000002
【特許請求の範囲】
【請求項１】
部分的または全体的にｐ型にドープした緩和Ｓｉ１−ｘＧｅｘ層と、
前記緩和Ｓｉ１−ｘＧｅｘ層上の下部Ｓｉ１−ｚＧｅｚ緩衝層と、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層上の引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層上の上部Ｓｉ１−ｍＧｅｍ緩衝層と、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層上にあり、引っ張り歪み状態にあるＳｉキャップ層とを備える、半導体層構造。
【請求項２】
前記緩和下部Ｓｉ１−ｚＧｅｚ緩衝層、引っ張り歪みＳｉ量子井戸層ならびに上部Ｓｉ１−ｍＧｅｍ緩衝層とＳｉキャップ層が実質的にドープされない、請求項１に記載の半導体層構造。
【請求項３】
前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるような値を有する、請求項２に記載の半導体層構造。
【請求項４】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項３に記載の半導体層構造。
【請求項５】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項４に記載の半導体層構造。
【請求項６】
前記Ｓｉ量子井戸に隣接する前記上部Ｓｉ１−ｍＧｅｍ緩衝層または下部Ｓｉ１−ｚＧｅｚ緩衝層あるいは上部および下部両緩衝層の一部が実質的にドープされず、前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の残りの領域の一部または全部が、１０１７ｃｍ−３〜１０２１ｃｍ−３の濃度でｎ型にドープされる、請求項１に記載の半導体層構造。
【請求項７】
前記Ｓｉ量子井戸に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも０．５ｎｍである、請求項６に記載の半導体層構造。
【請求項８】
前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるような値を有する、請求項６に記載の半導体層構造。
【請求項９】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項６に記載の半導体層構造。
【請求項１０】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項９に記載の半導体層構造。
【請求項１１】
部分的または全体的にｐ型にドープした緩和Ｓｉ１−ｘＧｅｘ層と、
前記緩和Ｓｉ１−ｘＧｅｘ層上の介在Ｓｉ１−ｙＧｅｙ層と、
前記介在Ｓｉ１−ｙＧｅｙ層上の下部Ｓｉ１−ｚＧｅｚ緩衝層と、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層上の引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層上の上部Ｓｉ１−ｍＧｅｍ緩衝層と、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層上にあり、引っ張り歪み状態にあるＳｉキャップ層とを備える、半導体層構造。
【請求項１２】
前記緩和下部Ｓｉ１−ｚＧｅｚ緩衝層、引っ張り歪みＳｉ量子井戸層ならびに上部Ｓｉ１−ｍＧｅｍ緩衝層とＳｉキャップ層が実質的にドープされない、請求項１１に記載の半導体層構造。
【請求項１３】
前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるような値を有する、請求項１１に記載の半導体層構造。
【請求項１４】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項１３に記載の半導体層構造。
【請求項１５】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項１４に記載の半導体層構造。
【請求項１６】
前記Ｓｉ量子井戸に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の残りの領域の一部または全部が、１０１７ｃｍ−３〜１０２１ｃｍ−３の濃度でｎ型にドープされる、請求項１１に記載の半導体層構造。
【請求項１７】
前記Ｓｉ量子井戸に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも０．５ｎｍである、請求項１６に記載の半導体層構造。
【請求項１８】
前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるような値を有する、請求項１６に記載の半導体層構造。
【請求項１９】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項１４に記載の半導体層構造。
【請求項２０】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項１９に記載の半導体層構造。
【請求項２１】
部分的または全体的にｎ型にドープした緩和Ｓｉ１−ｘＧｅｘ層と、
前記緩和Ｓｉ１−ｘＧｅｘ層上の下部Ｓｉ１−ｚＧｅｚ緩衝層と、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層上の圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層と、
前記圧縮歪みＳｉ量子井戸層上の上部Ｓｉ１−ｍＧｅｍ緩衝層と、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層上にあり、引っ張り歪み状態にあるＳｉキャップ層とを備える、半導体層構造。
【請求項２２】
前記緩和下部Ｓｉ１−ｚＧｅｚ緩衝層、圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層、上部Ｓｉ１−ｍＧｅｍ緩衝層およびＳｉキャップ層が実質的にドープされない、請求項２１に記載の半導体層構造。
【請求項２３】
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層のＧｅ濃度ｖが、ｖ＞ｚ＋０．３になるような値を有する、請求項２２に記載の半導体層構造。
【請求項２４】
前記緩和Ｓｉ１−ｘＧｅｘ層のｎ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０〜３．２％大きくなるような値を有する、請求項２３に記載の半導体層構造。
【請求項２５】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜３０ｎｍの厚さを有し、
前記Ｓｉキャップ層が、０ｎｍ〜５ｎｍの厚さを有する、請求項２４に記載の半導体層構造。
【請求項２６】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項２５に記載の半導体層構造。
【請求項２７】
前記Ｓｉ１−ｖＧｅｖ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の残りの領域の一部または全部が、１０１７ｃｍ−３〜１０２１ｃｍ−３の濃度でｐ型にドープされる、請求項２１に記載の半導体層構造。
【請求項２８】
前記Ｓｉ１−ｖＧｅｖ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも０．５ｎｍである、請求項２７に記載の半導体層構造。
【請求項２９】
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層のＧｅ濃度ｖが、ｖ＞ｚ＋０．３になるような値を有する、請求項２８に記載の半導体層構造。
【請求項３０】
前記緩和Ｓｉ１−ｘＧｅｘ層のｎ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０〜３．２％大きくなるような値を有する、請求項２９に記載の半導体層構造。
【請求項３１】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜３０ｎｍの厚さを有し、
前記Ｓｉキャップ層が、０ｎｍ〜５ｎｍの厚さを有する、請求項３０に記載の半導体層構造。
【請求項３２】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項３１に記載の半導体層構造。
【請求項３３】
部分的または全体的にｎ型にドープした緩和Ｓｉ１−ｘＧｅｘ層と、
前記緩和Ｓｉ１−ｘＧｅｘ層上の介在Ｓｉ１−ｙＧｅｙ層と、
前記介在Ｓｉ１−ｙＧｅｙ層上の下部Ｓｉ１−ｚＧｅｚ緩衝層と、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層上の圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層と、
前記圧縮歪みＳｉ量子井戸層上の上部Ｓｉ１−ｍＧｅｍ緩衝層と、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層上にあり、引っ張り歪み状態にあるＳｉキャップ層とを備える、半導体層構造。
【請求項３４】
前記緩和下部Ｓｉ１−ｚＧｅｚ緩衝層、圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層、上部Ｓｉ１−ｍＧｅｍ緩衝層およびＳｉキャップ層が実質的にドープされない、請求項３３に記載の半導体層構造。
【請求項３５】
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層のＧｅ濃度ｖが、ｖ＞ｚ＋０．３になるような値を有する、請求項３４に記載の半導体層構造。
【請求項３６】
前記緩和Ｓｉ１−ｘＧｅｘ層のｎ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０〜３．２％大きくなるような値を有する、請求項３５に記載の半導体層構造。
【請求項３７】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有し、
前記Ｓｉキャップ層が、０ｎｍ〜５ｎｍの厚さを有する、請求項３６に記載の半導体層構造。
【請求項３８】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項３７に記載の半導体層構造。
【請求項３９】
前記Ｓｉ１−ｖＧｅｖ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の残りの領域の一部または全部が、１０１７ｃｍ−３〜１０２１ｃｍ−３の濃度でｐ型にドープされる、請求項３３に記載の半導体層構造。
【請求項４０】
前記Ｓｉ１−ｖＧｅｖ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも０．５ｎｍである、請求項３９に記載の半導体層構造。
【請求項４１】
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層のＧｅ濃度ｖが、ｖ＞ｚ＋０．３になるような値を有する、請求項４０に記載の半導体層構造。
【請求項４２】
前記緩和Ｓｉ１−ｘＧｅｘ層のｎ型部分のドーパント濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３であり、前記緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒが、面内格子定数がバルクＳｉの格子定数よりも０〜３．２％大きくなるような値を有する、請求項４１に記載の半導体層構造。
【請求項４３】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記圧縮歪みＳｉ１−ｖＧｅｖ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項４２に記載の半導体層構造。
【請求項４４】
前記緩和Ｓｉ１−ｘＧｅｘ層が絶縁層上に形成される、請求項３９に記載の半導体層構造。
【請求項４５】
面内格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるようなＧｅ濃度ｘおよび緩和度ｒを有する緩和Ｓｉ１−ｘＧｅｘ層にｐ型ドーパントを注入して、前記緩和Ｓｉ１−ｘＧｅｘ層の一部を、１０１５ｃｍ−３〜１０１９ｃｍ−３の濃度でｐ型にドープするステップと、
約６００℃〜１１００℃の活性化温度で、アニール処理によって前記ｐ型ドーパントを活性化するステップと、
多層構造をエピタキシャル再成長させるステップとを含む、半導体層構造を形成する方法であって、
前記多層構造が、
前記緩和Ｓｉ１−ｘＧｅｘ層上の下部Ｓｉ１−ｚＧｅｚ緩衝層と、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層上の引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層上の上部Ｓｉ１−ｍＧｅｍ緩衝層と、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層上にあり、引っ張り歪み状態にあるＳｉキャップ層とを備える、方法。
【請求項４６】
約３５０℃〜５００℃の温度で前記下部Ｓｉ１−ｚＧｅｚ緩衝層を成長させる、請求項４５に記載の方法。
【請求項４７】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項４６に記載の方法。
【請求項４８】
前記緩和Ｓｉ１−ｘＧｅｘ層と下部Ｓｉ１−ｚＧｅｚ緩衝層の間に介在Ｓｉ１−ｙＧｅｙ層を成長させるステップをさらに含む、請求項４５に記載の方法。
【請求項４９】
約４００℃〜５００℃の温度で前記介在Ｓｉ１−ｙＧｅｙ層および下部Ｓｉ１−ｚＧｅｚ緩衝層を成長させる、請求項４８に記載の方法。
【請求項５０】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項４９に記載の方法。
【請求項５１】
前記Ｓｉ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層の残りの領域の一部または全部が、１０１７ｃｍ−３〜１０２１ｃｍ−３の濃度でｎ型にドープされる、請求項４５に記載の方法。
【請求項５２】
約４００℃〜５５０℃の温度で前記下部Ｓｉ１−ｚＧｅｚ緩衝層を成長させる、請求項５１に記載の方法。
【請求項５３】
前記Ｓｉ量子井戸層に隣接する前記下部Ｓｉ１−ｚＧｅｚ緩衝層または上部Ｓｉ１−ｍＧｅｍ緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも０．５ｎｍである、請求項５２に記載の方法。
【請求項５４】
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜２０ｎｍの厚さを有する、請求項５３に記載の方法。
【請求項５５】
前記緩和Ｓｉ１−ｘＧｅｘ層と下部Ｓｉ１−ｚＧｅｚ緩衝層の間に介在Ｓｉ１−ｙＧｅｙ層を成長させるステップをさらに含む、請求項５１に記載の方法。
【請求項５６】
約３５０℃〜５００℃の温度で前記介在Ｓｉ１−ｙＧｅｙ層および下部Ｓｉ１−ｚＧｅｚ緩衝層を成長させる、請求項５１に記載の方法。
【請求項５７】
前記介在Ｓｉ１−ｙＧｅｙ層が、０〜２０％のＧｅ濃度ｙおよび５ｎｍ未満の厚さを有し、
前記下部Ｓｉ１−ｚＧｅｚ緩衝層が、前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合し、かつ２ｎｍ〜５０ｎｍの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みＳｉ量子井戸層が、２ｎｍ〜３０ｎｍの厚さを有し、
前記上部Ｓｉ１−ｍＧｅｍ緩衝層が、前記下部Ｓｉ１−ｚＧｅｚ緩衝層に実質的に格子整合し、かつ２ｎｍ〜３０ｎｍの厚さを有する、請求項５６に記載の方法。
【請求項５８】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項１に記載の半導体層構造。
【請求項５９】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項１１に記載の半導体層構造。
【請求項６０】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項６に記載の半導体層構造。
【請求項６１】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項６０に記載の半導体層構造。
【請求項６２】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項１６に記載の半導体層構造。
【請求項６３】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項６２に記載の半導体層構造。
【請求項６４】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項５に記載の半導体層構造。
【請求項６５】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項１５に記載の半導体層構造。
【請求項６６】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項１０に記載の半導体層構造。
【請求項６７】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項６６に記載の半導体層構造。
【請求項６８】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｎ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項２０に記載の半導体層構造。
【請求項６９】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項６８に記載の半導体層構造。
【請求項７０】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項２１に記載の半導体層構造。
【請求項７１】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項３３に記載の半導体層構造。
【請求項７２】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られ、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項２７に記載の半導体層構造。
【請求項７３】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項７２に記載の半導体層構造。
【請求項７４】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープされた部分まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られ、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項３９に記載の半導体層構造。
【請求項７５】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項７４に記載の半導体層構造。
【請求項７６】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項２６に記載の半導体層構造。
【請求項７７】
前記Ｓｉキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項３８に記載の半導体層構造。
【請求項７８】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記多層構造の表面から埋込み酸化物層まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項３２に記載の半導体層構造。
【請求項７９】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項７８に記載の半導体層構造。
【請求項８０】
前記Ｓｉキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記多層構造の表面から埋込み酸化物層まで延長するｐ型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Ｓｉ１−ｘＧｅｘ層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項４４に記載の半導体層構造。
【請求項８１】
前記Ｓｉキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項８０に記載の半導体層構造。
【請求項８２】
前記絶縁ゲート誘電体が、シリコンの酸化物、窒化物、酸窒化物、ならびにハフニウム、アルミニウム、ジルコニウム、ランタン、イットリウム、タンタル単独の、またはそれらを組み合わせた酸化物およびシリケートを含む群から選択されるものを含み、前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、またはモリブデン、白金、イリジウム、タングステン、パラジウム、アルミニウム、金、ニッケル、銅、チタンおよびコバルトからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む、請求項５８に記載の半導体層構造。
【請求項８３】
前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、または白金、イリジウムおよびパラジウムからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む群から選択されるものを含む、請求項５９に記載の半導体層構造。
【請求項８４】
前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、またはモリブデン、タングステン、アルミニウム、金、ニッケル、銅、チタンおよびコバルトからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む群から選択されるものを含む、請求項６５に記載の半導体層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体およびトランジスタに関し、より詳細には、Ｓｉ／ＳｉＧｅ歪み層（strained-layer）電界効果トランジスタに関する。
【背景技術】
【０００２】
Ｓｉ／ＳｉＧｅ歪み層ヘテロ構造は、今後の高性能マイクロエレクトロニクスへの応用に対して興味深いデバイスである。特に、緩和（relaxed）ＳｉＧｅ  ＭＯＳＦＥＴ上の引っ張り歪み（tensile-strained）Ｓｉの先進的ＣＭＯＳへの応用が提案されており、Ｓｉ／ＳｉＧｅ  ＭＯＤＦＥＴ（modulation-dopedfield-effect transistor；変調ドープ電界効果トランジスタ）が、先進的通信への応用に対して興味深いものである。Ｓｉ／ＳｉＧｅ歪み層に基づく電界効果トランジスタは、性能向上を実現するのに移動度の増加に依存するという共通の特徴を有する。このことは、ケイ・イスマイル（K.Ismail）によるタイトルが「Ｓｉ／ＳｉＧｅ高速電界効果トランジスタ（Si/SiGe high-speed field-effect transistors）」の国際電子デバイス会議の技術ダイジェスト（Tech.Dig. Int. Electron Devices Meet.）、５０９頁、１９９５年に参考として記載されている、「電子移動度を３〜５倍増加させることができる緩和ＳｉＧｅ  ＭＯＤＦＥＴ上の引っ張り歪みＳｉ」、ならびに、エス・ジェイ・コースター（S.J. Koester）、アール・ハモンド（R. Hammond）、ジェイ・オー・チュー（J. O. Chu）によるタイトルが「ＵＨＶ−ＣＶＤによって成長させた超高相互コンダクタンスのＧｅ／Ｓｉ０．４Ｇｅ０．６  ｐ−ＭＯＤＦＥＴ（Extremelyhigh transconductance Ge/Si0.4Ge0.6 p-MODFET's grown byUHV-CVD）」のＩＥＥＥ電子デバイス・レター誌（IEEE Elect. Dev. Lett.）、２１、１１０頁、２０００年に参考として記載されている、「正孔移動度が、バルクＳｉ  ＭＯＳＦＥＴの１０倍よりも大きい緩和ＳｉＧｅ  ＭＯＤＦＥＴ上の圧縮歪みＧｅ」の場合が特に該当する。
【０００３】
しかし、高性能ＦＥＴを形成するためには、移動度に加えてデバイス設計ファクタを考慮しなければならない。特に、短チャネル効果（short-channel effect）の抑制（制御）は、半導体プロセスおよびデバイスのシミュレーションに関する国際会議（InternationalConference on Simulation of Semiconductor Processes and Devices）、神戸（Kobe）、日本（Japan）、２００２年９月４〜６日にてキュー・シー・ウーヤン（Q.C. Ouyang）、エス・ジェイ・コースター（S. J. Koester）、ジェイ・オー・チュー（J. O. Chu）、エイ・グリル（A. Grill）、エス・サバンナ（S.Subbanna）、ディー・エイ・ハーマン・ジュニア（D. A. Herman Jr.）によって認識されているように、ゲート長が極めて短いデバイスでは深刻な問題である。一般に、Ｓｉ  ＭＯＳＦＥＴでは、短チャネル効果は、カウンタ・ドープ（counter-doping）、すなわち、デバイス本体に反対のタイプのキャリアを導入して、ソースとドレインのｐ／ｎ接合部の間に固有（built-in）の高電位（potential）を維持することによって抑制される。一般に、Ｓｉ  ＭＯＳＦＥＴでは、カウンタ・ドープはイオン注入によってデバイスの活性領域（activearea）を通して直接導入される。
【０００４】
しかし、ＳｉＧｅ  ＭＯＤＦＥＴに関しては、活性デバイス領域を通してドーパントを注入すると、移動度を大きく劣化させる恐れがある。この移動度の劣化は、注入プロファイルの後縁（trailing edge）が高移動度チャネルと交差するために生じる。不純物濃度が１０１５ｃｍ−２と低くても移動度が劣化することがあるので、注入のピーク濃度がチャネル領域よりもかなり低くても用いることができない。したがって、ＳｉＧｅ  ＭＯＤＦＥＴでは、高移動度を維持するにはチャネル領域に注入不純物がまったくないことが肝要である。図１のグラフに、Ｓｉ／ＳｉＧｅ  ｎチャネルＭＯＤＦＥＴ構造を通じて、イオン注入の有害な作用の例を示す。図には、注入不純物が存在しない場合を示す曲線１２に比べて、注入不純物の存在による電子移動度の減少を示す曲線１５を示す。
【０００５】
ＭＯＤＦＥＴについての１つの可能な任意選択肢は、単に、ＩＩＩ−Ｖ族デバイスでは一般に実施されているカウンタ・ドープをなくすことである。しかし、高バンド・ギャップ・バリア層により並行導通（parallel conduction）が減少し得るＩＩＩ−Ｖ族デバイスとは異なり、ＳｉＧｅバリア層では、そうすることができない。Ｓｉ／ＳｉＧｅ  ｎ−ＭＯＤＦＥＴにおけるカウンタ・ドープの必要性を図２のグラフに示す。図には、ｐウエル（p-well）を含まないスケーリングしたＳｉ／ＳｉＧｅ  ｎ−ＭＯＤＦＥＴ（scaledSi/SiGe n-MODFET）の実験データと、ｐ型カウンタ・ドープを行った極めて類似するデバイスの物理的シミュレーション結果とを示す。カウンタ・ドープ（ｐウエル）を含まないデバイスは、深刻な短チャネル効果および大きなソース／ドレイン・リーク電流を示しており、シミュレーション結果は、適切なｐウエル・ドープにより、同じデバイスがほぼ理想的なサブスレッショルド挙動を示すことを示している。
【０００６】
現在まで、ＳｉＧｅ  ＭＯＤＦＥＴにカウンタ・ドープを導入する方法は、明示的に提案されていない。しかし、ｉｎ  ｓｉｔｕ（元の位置に）ドープ・プロセスによってカウンタ・ドープを組み込む考え方が提案され、参照文献としてケイ・リム（K. Rim）、ジェイ・エル・ホイト（J. L. Hoyt）、ジェイ・エフ・ギボンズ（J. F. Gibbons）によるタイトルが「深いサブミクロン歪みＳｉ  Ｎ−ＭＯＳＦＥＴの製造および解析（Fabricationand analysis of deep submicron strained-Si N-MOSFET's）」の電子デバイスに関するＩＥＥＥトランザクション（IEEETrans. on Elect. Dev.）、４７、１４０６頁、２０００年において、引っ張り歪みＳｉ表面チャネルＭＯＳＦＥＴを用いて実施されている。しかし、この技術は、あらかじめ形成された緩和ＳｉＧｅ基板上で成長させた層構造ではその再成長させた層構造を薄く保つ必要があり、このような層構造には適用可能ではない。というのは、ドープがエピタキシャル再成長層にしか組み込まれず、したがって、下にある基板が依然としてリーク経路になり得るからである。このことを示すよい例が、埋込み絶縁層上に形成されるＭＯＤＦＥＴに対して生じる状況である。この場合の典型的な形成方式は、まず緩和ＳｉＧｅオン・インシュレータ（relaxedSiGe on insulator）のウェハを形成し、次いで、その上にＭＯＤＦＥＴ層構造を再成長させる。この状況では、成長中にｐウエルをｉｎ  ｓｉｔｕドープすることより、元のＳｉＧｅ基板が依然としてドープされずに残されることになろう。ｉｎ  ｓｉｔｕドープは、ｐチャネルＳｉＧｅ  ＭＯＤＦＥＴに対しても問題である。というのは、カウンタ・ドープはｎ型でなければならず、多くの一般的なｎ型ドーパントは成長中に表面親和性（surfaceaffinity）が高くなり、そのためそれらは表面に集まり、チャネル層中に意図しないドーパントの混入が生じるからである。
【０００７】
したがって、高移動度の伝導チャネル（conducting channel）を有し、それと同時にカウンタ・ドープを維持して有害な短チャネル効果を抑制する高移動度の半導体層構造および電界効果トランジスタを形成することが極めて望ましい。このような層構造およびトランジスタを形成する方法を提供することも極めて望ましい。
【特許文献１】米国特許出願第１０／６５２４００号
【非特許文献１】ケイ・イスマイル（K. Ismail）、「Ｓｉ／ＳｉＧｅ高速電界効果トランジスタ（Si/SiGehigh-speed field-effect transistors）」、国際電子デバイス会議技術ダイジェスト（Tech. Dig. Int.Electron Devices Meet.）、５０９頁、１９９５年
【非特許文献２】エス・ジェイ・コースター（S. J. Koester）、アール・ハモンド（R.Hammond）、ジェイ・オー・チュー（J. O. Chu）、「ＵＨＶ−ＣＶＤによって成長させた超高相互コンダクタンスのＧｅ／Ｓｉ０．４Ｇｅ０．６  ｐ−ＭＯＤＦＥＴ（Extremelyhigh transconductance Ge/Si0.4Ge0.6 p-MODFET's grown byUHV-CVD）」、ＩＥＥＥ電子デバイス・レター誌（IEEE Elect. Dev. Lett.）、２１、１１０頁、２０００年
【非特許文献３】キュー・シー・ウーヤン（Q. C. Ouyang）、エス・ジェイ・コースター（S.J. Koester）、ジェイ・オー・チュー（J. O. Chu）、エイ・グリル（A. Grill）、エス・サバンナ（S. Subbanna）、ディー・エイ・ハーマン・ジュニア（D.A. Herman Jr.）、半導体プロセスおよびデバイスのシミュレーションに関する国際会議（International Conference onSimulation of Semiconductor Processes and Devices）、神戸（Kobe）、日本（Japan）、２００２年９月４〜６日
【非特許文献４】ケイ・リム（K. Rim）、ジェイ・エル・ホイト（J. L. Hoyt）、ジェイ・エフ・ギボンズ（J.F. Gibbons）、「深いサブミクロン歪みＳｉ  Ｎ−ＭＯＳＦＥＴの形成および解析（Fabrication and analysis of deepsubmicron strained-Si N-MOSFET's）」、電子デバイスに関するＩＥＥＥトランザクション（IEEE Trans. on Elect.Dev.）、４７、１４０６頁、２０００年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、高移動度伝導チャネルを含み、それと同時にカウンタ・ドープを維持して有害な短チャネル効果を抑制する高移動度の半導体層構造および電界効果トランジスタを提供することである。
【０００９】
本発明の別の目的は、高移動度の伝導チャネルを含む高移動度の半導体層構造および電界効果トランジスタを製造する方法を提供することである。この方法により、イオン注入またはｉｎ  ｓｉｔｕドープなどの標準の技術を用いてカウンタ・ドープ部を形成することができ、さらに、移動度を劣化させずに高移動度チャネルをカウンタ・ドープ部に近接させることができる。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、緩和Ｓｉ１−ｘＧｅｘ層であって、その一部をｐ型にドープした層と、緩和（relaxed）Ｓｉ１−ｘＧｅｘ層上の下部（bottom）Ｓｉ１−ｚＧｅｚ緩衝層（bufferlayer）であって、前記下部緩衝層が前記緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合するようなＧｅ濃度ｚを有する層と、下部Ｓｉ１−ｚＧｅｚ緩衝層上の引っ張り歪みＳｉ量子井戸（quantumwell）層と、引っ張り歪みＳｉ量子井戸層上の上部（top）Ｓｉ１−ｍＧｅｍ緩衝層と、上部Ｓｉ１−ｍＧｅｍ緩衝層上の引っ張り歪みＳｉキャップ（cap）層とを備える半導体層構造が提供される。
【００１１】
別の実施形態では、緩和Ｓｉ１−ｘＧｅｘ層は、面内（in-plane）格子定数がバルクＳｉの格子定数よりも０．８〜２．４％大きくなるようなＧｅ濃度（concentration）ｘおよび緩和度（relaxation）ｒを有し、かつ濃度が１０１５ｃｍ−３〜１０１９ｃｍ−３のｐ型にドープした部分を含み、前記下部Ｓｉ１−ｚＧｅｚ緩衝層は、２ｎｍ〜５０ｎｍの厚さを有し、前記引っ張り歪みＳｉ量子井戸層および前記上部Ｓｉ１−ｍＧｅｍ緩衝層は、２ｎｍ〜２０ｎｍの厚さを有する。
【００１２】
別の実施形態では、０〜２０％のＧｅ濃度ｙと、１〜５ｎｍの厚さを有する薄いＳｉ１−ｙＧｅｙ層を、緩和Ｓｉ１−ｘＧｅｘ層の上部と下部緩衝層の間に介在させることができる。
【００１３】
別の実施形態では、埋込み絶縁層上に前記緩和Ｓｉ１−ｘＧｅｘ層を配置し、その厚さを５〜１００ｎｍにすることができる。
【００１４】
有利には、Ｓｉキャップ層上の絶縁ゲート誘電体（insulating gatedielectric）と、絶縁ゲート誘電体上に配置されたゲート電極と、前記ゲート電極のいずれかの側に接して配置され、この多層構造の表面から、緩和Ｓｉ１−ｘＧｅｘ層のｐ型にドープした部分の中まで延長するｎ型のソースおよびドレイン・コンタクト領域とをさらに設けることによって、高性能ｎ−ＭＯＤＦＥＴトランジスタ・デバイスを形成することができる。本発明の原理に従って、ｐ型ＭＯＤＦＥＴデバイスを形成することができることを理解されたい。
【００１５】
以下の説明、特許請求の範囲および添付の図面を参照すれば、本発明の装置および方法のさらなる特徴、態様および利点がよりよく理解されよう。
【発明を実施するための最良の形態】
【００１６】
図３は、本発明の好ましい実施形態による、ｐ型にドープした本体（body）を備えたドープしない引っ張り歪みＳｉ量子井戸層構造の概略断面図である。この層構造は、緩和Ｓｉ１−ｘＧｅｘ層１０を備え、この層の一部はｐ型にドープされている。このｐ型ドーパント濃度がとり得る範囲は、１０１５〜１０１９ｃｍ−３であり、好ましい実施形態では、この濃度は、理想的には１０１６〜１０１８ｃｍ−３である。一実施形態では、図３に示すように、前記ｐ型にドープした部分は緩和層（relaxedlayer）１０の上側部分１１とし得るが、緩和層１０の全部またはかなりの部分をｐ型にドープすることができる。層１０のＧｅ濃度ｘおよび緩和度ｒは、面内格子定数が緩和Ｓｉの格子定数よりも０．８〜２．４％大きくなるようにすべきであり、好ましい値は１．２〜１．８％の範囲の値である。この層の上には、下部Ｓｉ１−ｚＧｅｚ緩衝層２０があり、そのＧｅ濃度ｚは、層２０が層１０に実質的に格子整合する値にする。下部Ｓｉ１−ｚＧｅｚ緩衝層２０の上には、引っ張り歪みＳｉ層３０があり、その上に上部Ｓｉ１−ｍＧｅｍ緩衝層４０および任意選択でＳｉキャップ層５０がある。一般に、上部Ｓｉ１−ｍＧｅｍ緩衝層４０、下部Ｓｉ１−ｚＧｅｚ緩衝層２０およびＳｉ１−ｘＧｅｘ層１０は、同じＧｅ濃度を有する必要はないが、好ましい実施形態では、これら３つの層のＧｅ濃度は実質的に同じである。この実施形態では、引っ張り歪みＳｉ層３０中で高移動度が維持される。というのは、ｐウエル・ドープが、下部Ｓｉ１−ｚＧｅｚ緩衝層２０によって量子井戸から分離され、下にあるＳｉ１−ｘＧｅｘ層１０に制限されるからである。理想的には、下部Ｓｉ１−ｚＧｅｚ緩衝層２０の厚さは、ｐウエル・ドープが効果的に短チャネル効果を抑制することができるように十分に薄くすべきであるが、移動度の劣化を防ぐために十分に厚くすべきである。下部Ｓｉ１−ｚＧｅｚ緩衝層２０については、とり得る厚さの範囲は２ｎｍ〜５０ｎｍであり、好ましい値は１０〜３０ｎｍである。また、好ましい実施形態では、引っ張り歪みＳｉ層３０の厚さは、下部Ｓｉ１−ｚＧｅｚ緩衝層２０と引っ張り歪みＳｉ層３０の界面において不整合転位（misfitdislocation）が形成される臨界厚さ（critical thickness）未満にする。また、好ましい実施形態では、上部Ｓｉ１−ｍＧｅｍ緩衝層４０とＳｉキャップ層５０を合わせた厚さは２０ｎｍ以下にする。
【００１７】
本発明によれば、図４に示す層構造にｎ型変調ドープ（modulation doping）を組み込むことができる。具体的には、上部Ｓｉ１−ｍＧｅｍ緩衝層１４０または下部Ｓｉ１−ｚＧｅｚ緩衝層１２０のいずれかあるいはその両方に、Ｓｉ量子井戸１３０のすぐ隣の各層の少なくとも一部が、実質的にドープされずに残るという条件で、１０１７〜１０２１ｃｍ−２の濃度のｎ型変調ドープを組み込む（incorporate）ことができる。この場合には、下部Ｓｉ１−ｚＧｅｚ緩衝層１２０は、ｎ型供給層１８０と実質的にドープされないスペーサ層１９０に分離され、上部Ｓｉ１−ｍＧｅｍ緩衝層１４０は、ｎ型供給層１６０と実質的にドープされないスペーサ層１７０に分離される。ドープされないスペーサ層１７０および１９０の厚さは、Ｓｉ量子井戸１３０中で高移動度が確実に維持されるように、少なくとも０．５ｎｍにしなければならない。好ましい実施形態では、ｎ型供給層１６０または１８０あるいはその両方のｎ型ドープの濃度は、１０１８〜１０２０ｃｍ−３の範囲の値である。また、ドープしたｎ型供給層１６０の好ましい厚さは、５ｎｍ〜１５ｎｍの範囲の値であり、ドープされないスペーサ層１７０の好ましい厚さは、２ｎｍ〜８ｎｍの範囲の値である。また、層１６０および１７０の厚さは、それらを合わせた厚さが２０ｎｍ以下になるようにすべきである。
【００１８】
図５に、緩和Ｓｉ１−ｘＧｅｘ層２１０とＳｉ１−ｚＧｅｚ緩衝層２３０の間にＳｉ１−ｙＧｅｙ（ただし、ｙ＜２０％）の薄い介在層（interposer layer）２２０を配置する本発明の別の実施形態の概略断面図を示す。図５では、層２４０、２５０および２６０はそれぞれ、図４の層１３０、１４０および１５０に対応する。介在層２２０は、層２１０上に後続の層２３０〜２８０を成長させる前に、主に炭素（Ｃ）および酸素（Ｏ）の汚染をゲッタリングする（getter；除く）助けとなり得る。この介在層により汚染が減少することによって、Ｓｉ量子井戸２４０を、緩和Ｓｉ１−ｘＧｅｘ層２１０のｐ型にドープした領域により近づけることができ、それによって、依然として高移動度を維持しつつ、短チャネル効果をより良好に抑制することができる。好ましい実施形態では、介在層２２０の厚さは１ｎｍ〜５ｎｍにすべきであり、Ｇｅ濃度ｙは１０％未満である。
【００１９】
本明細書で説明する層構造では、さらに埋込み絶縁層を組み込むことができる。例として、図６に、下から上の順に、Ｓｉ基板３１０および埋込み絶縁体層３２０を備える一実施形態を示す。好ましい実施形態では、この埋込み絶縁体層は、シリコンの酸化物、窒化物、酸窒化物および好ましくはＳｉＯ２を含み得る。次に、完全にまたは部分的にｐ型にドープし得る緩和Ｓｉ１−ｘＧｅｘ層３３０がある。この層の上には、下部Ｓｉ１−ｚＧｅｚ緩衝層３４０があり、そのＧｅ濃度ｚは、層３４０が層３３０に実質的に格子整合（lattice-matched）する値にする。下部Ｓｉ１−ｚＧｅｚ緩衝層３４０上には、引っ張り歪みＳｉ層３５０があり、その上に、上部Ｓｉ１−ｍＧｅｍ緩衝層３６０および任意選択でＳｉキャップ層３７０がある。図６では、Ｓｉ１−ｍＧｅｍ緩衝層３６０を、ｎ型供給層３８０と、実質的にドープされないスペーサ層３９０に分離する上側（top-side）変調ドープを示す。図６には上側変調ドープを示すが、上側または下側変調ドープあるいはその両方を有する層構造、あるいは変調ドープがない層構造も可能である。図５で説明したＳｉ１−ｙＧｅｙの薄い介在層は、図６に示す実施形態で利用することもでき、その場合には、緩和Ｓｉ１−ｘＧｅｘ層３３０と下部Ｓｉ１−ｚＧｅｚ緩衝層３４０の間に配置されよう。この実施形態では、ドープ・レベル、Ｇｅ濃度、歪み（strain）レベルおよび層の厚さの好ましい範囲は、前の実施形態の場合と同じである。
【００２０】
引っ張り歪みＳｉ  ｎチャネル・ヘテロ構造用にカウンタ・ドープを含む埋込み層を用いる考え方は、歪みｐチャネル・ヘテロ構造にも適用することができる。図７は、本発明の別の実施形態によるｐ型変調ドープおよびｎ型にドープした本体を備えた歪みＳｉＧｅ量子井戸層構造の概略断面図である。この実施形態では、この層構造は、緩和Ｓｉ１−ｘＧｅｘ層４１０を備え、この層の上側部分４１１をｎ型にドープした高移動度ｐチャネル・ヘテロ構造である。ただし、緩和層４１０の全部またはかなりの部分をｎ型にドープし得ることを理解されたい。ｎ型ドーパント濃度がとり得る範囲は、１０１５〜１０１９ｃｍ−３であり、好ましい実施形態では、この濃度は、理想的には１０１６〜１０１８ｃｍ−３である。層４１０のＧｅ濃度ｘおよび緩和度ｒは、面内格子定数が緩和Ｓｉの格子定数よりも０〜３．２％大きくなるような値にし、好ましい値は１．２％〜２．４％の範囲の値である。この層の上には、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０が形成され、そのＧｅ濃度ｚは、層４２０が層４１０に実質的に格子整合する値にする。層４２０上には、歪みＳｉ１−ｖＧｅｖ層４３０（ただし、ｖ＞ｚ）があり、そのため、歪みＳｉ１−ｖＧｅｖ層４３０は圧縮歪みの状態にあり、それによって正孔（hole）用の量子井戸が形成される。好ましい実施形態では、ｖ＞ｚ＋０．３である。層４３０上には、上部Ｓｉ１−ｍＧｅｍ緩衝層４４０およびＳｉキャップ層４５０が形成される。一般に、上部Ｓｉ１−ｍＧｅｍ緩衝層４４０、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０およびＳｉ１−ｘＧｅｘ層４１０は、同じＧｅ濃度を有する必要はないが、好ましい実施形態では、これら３つの層のＧｅ濃度は実質的に同じである。また、本発明の別の実施形態では、この層構造から、Ｓｉ１−ｍＧｅｍ緩衝層４４０またはＳｉキャップ層４５０のいずれかを割愛することができるはずであるが、両方を割愛することはできない。というのは、これらの層のいずれかにより、必要とされるバンド・オフセット（bandoffset）が生成され、それによって、歪みＳｉ１−ｖＧｅｖ層４３０中に正孔を閉じ込めることができるからである。
【００２１】
図７では、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０中にｐ型変調ドープが組み込まれる。この場合には、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０は、ｐ型供給層４６０と、実質的にドープされないスペーサ層４７０に分離される。実質的にドープされないスペーサ層４７０の厚さは、Ｓｉ１−ｖＧｅｖ量子井戸４３０中で高移動度が確実に維持されるように、少なくとも０．５ｎｍにしなければならない。図３〜図６の層構造と同様に、図７の層構造も、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０または上部Ｓｉ１−ｍＧｅｍ緩衝層４４０のいずれか、あるいはその両方に変調ドープを、またはＳｉ１−ｘＧｅｘ緩衝層４１０の下に埋込み絶縁層を、および／または下部Ｓｉ１−ｚＧｅｚ緩衝層４２０とＳｉ１−ｘＧｅｘ層４１０の間にＳｉ１−ｙＧｅｙ介在層を含めることもできる。Ｓｉ１−ｚＧｅｚ緩衝層４２０については、とり得る厚さの範囲は２ｎｍ〜５０ｎｍであり、好ましい値は１０〜３０ｎｍである。また、好ましい実施形態では、歪みＳｉ１−ｖＧｅｖ層４３０の厚さは、下部Ｓｉ１−ｚＧｅｚ緩衝層４２０と歪みＳｉ１−ｖＧｅｖ層４３０の界面において不整合転位が形成される臨界厚さ未満にし、Ｓｉ１−ｍＧｅｍ緩衝層４４０とＳｉキャップ層４５０を合わせた厚さは２０ｎｍ以下にする。
【００２２】
本発明は、図３〜７を参照して本明細書で説明した層構造を組み込んだ電界効果トランジスタをさらに含む。図８に、本発明の電界効果トランジスタに不可欠なコンポーネントを示す。図には、埋込みｐウエル領域を備えたｎ型トランジスタの概略断面図を示す。このトランジスタは、その最も簡単な形態では、図３に示す層構造を組み込んだものである。この層構造は、緩和Ｓｉ１−ｘＧｅｘ層５１０を備え、この層の一部５１１はｐ型にドープされる。その上に下部Ｓｉ１−ｚＧｅｚ緩衝層５２０があり、そのＧｅ濃度ｚは、層５２０が層５１０に実質的に格子整合するような値にする。下部Ｓｉ１−ｚＧｅｚ緩衝層５２０上には、引っ張り歪みＳｉ層５３０があり、その上に上部Ｓｉ１−ｍＧｅｍ緩衝層５４０および任意選択でＳｉキャップ層５５０がある。図８に示すデバイス構造は、緩和Ｓｉ１−ｘＧｅｘ層５１０に浸透するトレンチ分離（trench isolation）領域５６０、ゲート誘電体層５７０、ゲート電極５８０およびゲート電極に自己整合（self-aligned）するｎ型のソースおよびドレイン・コンタクト領域５９０をさらに備える。好ましくは、ゲート誘電体層５７０は、シリコンの酸化物、窒化物、酸窒化物、ならびにハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、イットリウム（Ｙ）、タンタル（Ｔａ）単独の、またはそれらを組み合わせた酸化物およびシリケート（silicate）を含み、ゲート電極５８０は、ポリシリコン、ポリシリコンゲルマニウム、または白金（Ｐｔ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）、コバルト（Ｃｏ）などの金属、ならびにそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイド（germanosilicide）を含み得る。Ｎ型のソースおよびドレイン・コンタクト領域５９０は、それらが、緩和Ｓｉ１−ｘＧｅｘ層５１０のｐ型領域５１１に浸透するが、それを貫通しない程度に十分に深くする。したがって、ｐ−ｎ接合が背中合わせで存在するために、ソースとドレインの間で緩和Ｓｉ１−ｘＧｅｘ層５１０を通る導通（conduction）は遮断される。チャネル領域（引っ張り歪みＳｉ層５３０）は実質的にドープされずに残るので、高移動度が維持される。
【００２３】
図８に示す本発明の実施形態では、ゲート電極５８０は、ゲート誘電体層５７０によってソースおよびドレインから分離される。さらに、ソースおよびドレイン・コンタクト領域５９０は、ソースとドレインの間の導通（continuity）を保証するために、ゲートとわずかに重なり合わなければならない。本発明の別の実施形態では、変調ドープを用いてチャネルをポピュレート（populate）でき、それによって、ソースおよびドレイン領域をオフセットすることができる。図９に、このような実施形態を示す。図では、引っ張り歪みＳｉ量子井戸層構造、ｎ型変調ドープおよびｐ型にドープした本体を備えたｎ型電界効果トランジスタの概略断面図を示す。この実施形態では、この層構造は、緩和Ｓｉ１−ｘＧｅｘ層６１０を備え、その上側部分はｐ型にドープされる。その上に下部Ｓｉ１−ｚＧｅｚ緩衝層６２０、引っ張り歪みＳｉ層６３０、ドープしないＳｉ１−ｍＧｅｍスペーサ層６４０、ｎ型にドープしたＳｉ１−ｍＧｅｍ供給層６５０および任意選択でＳｉキャップ層６６０がある。このデバイス構造は、緩和Ｓｉ１−ｘＧｅｘ層６１０に浸透するトレンチ分離領域６７０、ショットキ（Schottoky）・ゲート電極６８０ならびに緩和Ｓｉ１−ｘＧｅｘ層６１０のｐ型領域に浸透するｎ型のソースおよびドレイン・コンタクト領域６９０をさらに含む。この実施形態では、変調ドープにより引っ張り歪みＳｉ層６３０をポピュレートされるので、このソースおよびドレイン・コンタクト部をゲート電極からオフセットすることができる。こうすると、ソースおよびドレイン・コンタクト領域６９０をさらに離すことができ、それによって、短チャネル効果を抑制するのに必要とされる緩和Ｓｉ１−ｘＧｅｘ層６１０中のｐ型ドープ濃度を減少させることができる。さらに、変調ドープにより、大きな順方向（forward）ゲート・バイアスが不要になり、そのため、Ｓｉキャップ層６６０の寄生的ポピュレーション（population；濃度分布）が減少する。図９に示す実施形態では、好ましくは、ショットキ・ゲート電極６８０は金属であり、そのコンタクト金属は大きな仕事関数を有する。このコンタクト用の好ましい金属は、イリジウム、白金およびパラジウムを含むが、これらに限定されるものではない。図９に示す実施形態は、図８と同様に絶縁ゲートをさらに用いることができるが、必ずしもその必要はない。
【００２４】
図８および図９に鑑みて示し説明したデバイスの実施形態では、図３〜図７で説明した層構造の他の変形形態をさらに組み込むことができる。具体的には、図６に示すように、これらのデバイスは埋込み絶縁層上に層構造を組み込むことができる。この実施形態では、分離トレンチおよびソース／ドレイン・コンタクト領域は、埋込み絶縁（例えば酸化物）層まで延長することになる。この埋込み絶縁層により、ソース／ドレイン接合部の容量が減少し、短チャネル効果の抑制において追加の利点が得られる。ここで示すデバイスの実施形態は、図７の層構造およびｐ型のソースおよびドレイン領域を用いることによってｐ型電界効果トランジスタをさらに含み得る。
【００２５】
本発明は、図３〜図７で説明した多層構造を形成する方法をさらに含む。図１０〜１６に示す本発明の一実施形態は、図５で説明した多層構造を形成する方法を示す。この方法は、図１０に示す部分的に、または完全に緩和されたＳｉ１−ｘＧｅｘ層から始める。緩和Ｓｉ１−ｘＧｅｘ層のＧｅ濃度ｘおよび緩和度ｒは、面内格子定数が緩和Ｓｉの格子定数よりも０．８〜２．４％大きくなるような値にする。緩和Ｓｉ１−ｘＧｅｘ層は、いくつかの方法で形成することができるが、典型的な方法は、Ｓｉ基板上に傾斜分布（graded）ＳｉＧｅ緩衝層を成長させることである。このＧｅ濃度は、ｘ＝０から最終Ｇｅ濃度ｘまでゆっくりと傾斜分布させる。次に、図１１に示すように、緩和Ｓｉ１−ｘＧｅｘ層にｐ型ドーパント種を注入する。好ましい実施形態では、このドーパントは、ホウ素（Ｂ）またはインジウム（Ｉｎ）あるいはこれら２つの組合せを含む。次いで、このサンプルをアニールしてこれらのドーパントを活性化させる。このアニール処理は、これらのドーパントを適切に活性化するのに必要な温度で行うことができ、一般に、その温度は７００〜１１００℃の範囲である。次の処理で、ウェハを洗浄して再成長を行う表面を準備する。本発明の一実施形態では、第１再成長層は、図１２に示すように、薄い（すなわち、５ｎｍ未満の）介在またはシード（seed）Ｓｉ１−ｙＧｅｙ層であり、Ｇｅ濃度ｙは０〜２０％の範囲である。この層は、再成長界面における汚染物、特に炭素および酸素をゲッタリングする助けとなり、そのため、それらは後続の再成長層に集まらない。図１３に示すように、この層の上に下部Ｓｉ１−ｚＧｅｚ緩衝層を成長させる。このＧｅ濃度ｚは、この層が緩和Ｓｉ１−ｘＧｅｘ層に実質的に格子整合する値にする。次に、図１４に示すように、引っ張り歪みＳｉ量子井戸を成長させ、その上に上部Ｓｉ１−ｍＧｅｍ緩衝層（図１５）、最後に、Ｓｉキャップ層（図１６）を成長させる。本発明の一実施形態では、すべての再成長層は、実質的にドープされない。本発明の別の実施形態では、これらの層は、３５０℃〜６００℃の範囲にある１つまたは複数の温度で成長させる。
【００２６】
本明細書で説明したように、本発明の別の実施形態では、以下の方法で変調ドープを組み込むことができる。図１５に示すように引っ張り歪みＳｉ量子井戸を成長させた後で、上部Ｓｉ１−ｍＧｅｍ緩衝層の一部を、それが実質的にドープされず、かつ厚さが少なくとも０．５ｎｍになるように成長させる。次いで、ｎ型ドープを用いて上部Ｓｉ１−ｍＧｅｍ緩衝層の残りの部分を成長させてｎ型供給層を形成する。好ましい実施形態では、このｎ型ドーパントはリン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）である。最後に、Ｓｉキャップ層を成長させる。このＳｉキャップ層には、ｎ型ドープを含めることもできるし、含めなくてもよい。同様の方法を、Ｓｉ量子井戸およびＳｉ量子井戸から０．５ｎｍ以内の下部Ｓｉ１−ｚＧｅｚ緩衝の領域を実質的にドープせずに残さなければならないという条件で、下部Ｓｉ１−ｚＧｅｚ緩衝層をｎ型にドープするために用いることができる。
【００２７】
本発明の別の実施形態では、Ｓｉ１−ｙＧｅｙ介在層およびＳｉ１−ｚＧｅｚ下部緩衝層（図１２および図１３）の成長温度を下げ、それによって弾性緩和（elastic relaxation）に関連する３次元的な成長を妨げる。次いで、この温度を、Ｓｉ量子井戸の成長中に増加させて基準（nominal）成長温度まで戻し、後続の層でもこの温度を用いる。好ましい実施形態では、Ｓｉ１−ｙＧｅｙ介在層の成長温度は４５０℃〜５５０℃であり、Ｓｉ１−ｚＧｅｚ下部緩衝層の成長温度は約３５０℃〜５００℃である。
【００２８】
図１７〜図１９を参照して本発明の基本原理を示す。これらの図には、ｐウエルを注入したＳｉＧｅ基板上に再成長させたＭＯＤＦＥＴ層構造の実験データを示す。具体的には、図１７に、ｐウエル・ドープを注入した多層構造および再成長させたＳｉ／ＳｉＧｅ変調ドープ量子井戸層構造のＳＩＭＳ（２次イオン質量分析法）のグラフを示す。図１８に、図１７に示す多層構造に対応する断面ＴＥＭ（透過型電子顕微鏡）写真を示す。図１７および図１８に示すように、これらのデータは、上記で説明した成長温度を下げる技術を用いることによって、滑らかな再成長が得られることを示している。さらに、ホール測定（Hall measurement）の結果から、図１９に示すデータが示すように、ｐウエル・ドープが、室温での移動度に最小限の影響しか及ぼさないことがわかる。
【００２９】
本発明の好ましい例示的実施形態に関して本発明を具体的に示し説明してきたが、特許請求の範囲の範囲によってのみ限定されるべき本発明の趣旨および範囲から逸脱することなく、本発明における形態および細部に上記その他の変更を加えることができることが当業者には理解されよう。
【図面の簡単な説明】
【００３０】
【図１】ｐウエル注入を行った場合と行わない場合のｎ型変調ドープ層構造についての移動度と温度の関係を示すグラフである。
【図２】ｐウエル・ドープしないＳｉＧｅ  ｎ−ＭＯＤＦＥＴについての、Ｖｄｓ＝０．２Ｖおよび１ＶにおけるＩｄとＶｇｓの関係を示す実験値曲線（下図）と、ｐウエル・ドープしたＳｉＧｅ  ｎ−ＭＯＤＦＥＴについての、Ｖｄｓ＝０．２Ｖおよび１ＶにおけるＩｄとＶｇｓの関係を示すシミュレーション曲線（上図）を示す。
【図３】ｐ型にドープした本体を含むドープしない引っ張り歪みＳｉ量子井戸層構造を示す概略断面図である。
【図４】ｎ型変調ドープおよびｐ型にドープした本体を含む引っ張り歪みＳｉ量子井戸層構造を示す概略断面図である。
【図５】ｎ型変調ドープ、ｐ型にドープした本体およびＳｉＧｅ介在層を含む引っ張り歪みＳｉ量子井戸層構造を示す概略断面図である。
【図６】ｎ型変調ドープおよび埋込み絶縁層上のｐ型にドープした本体を含む引っ張り歪みＳｉ量子井戸層構造を示す概略断面図である。
【図７】ｐ型変調ドープおよびｎ型にドープした本体を含む圧縮歪みＳｉＧｅ量子井戸層構造を示す概略断面図である。
【図８】ドープしない引っ張り歪みＳｉ量子井戸層構造、ｎ型変調ドープ、ｐ型にドープした本体および自己整合型ソース／ドレイン・コンタクト部を含むｎ型電界効果トランジスタを示す概略断面図である。
【図９】引っ張り歪みＳｉ量子井戸層構造、ｎ型変調ドープおよびｐ型にドープした本体を含むｎ型電界効果トランジスタを示す概略断面図である。
【図１０】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１１】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１２】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１３】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１４】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１５】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１６】図５に示す層構造を成長させるプロセスの順序を示す図である。
【図１７】ｐ型に注入されたＳｉＧｅ基板を備えたｎ−ＭＯＤＦＥＴ層構造の実験データを示す（ＳＩＭＳプロット）。
【図１８】ｐ型に注入されたＳｉＧｅ基板を備えたｎ−ＭＯＤＦＥＴ層構造の実験データを示す（断面ＴＥＭ）。
【図１９】ｐ型に注入されたＳｉＧｅ基板を備えたｎ−ＭＯＤＦＥＴ層構造の実験データを示す（移動度対温度のデータ）。
【符号の説明】
【００３１】
１０  緩和Ｓｉ１−ｘＧｅｘ層
１１  上側部分
１２、１５  曲線
２０  下部Ｓｉ１−ｚＧｅｚ緩衝層
３０  引っ張り歪みＳｉ層
４０  上部Ｓｉ１−ｍＧｅｍ緩衝層
５０  Ｓｉキャップ層
１２０  下部Ｓｉ１−ｚＧｅｚ緩衝層
１３０  Ｓｉ量子井戸
１４０  上部Ｓｉ１−ｍＧｅｍ緩衝層
１５０  層
１６０、１８０  ｎ型供給層
１７０、１９０  スペーサ層
２１０  緩和Ｓｉ１−ｘＧｅｘ層
２２０  介在層
２３０  Ｓｉ１−ｚＧｅｚ緩衝層
２４０  Ｓｉ量子井戸層
２５０、２６０、２７０、２８０  層
３１０  Ｓｉ基板
３２０  埋込み絶縁体層
３３０  緩和Ｓｉ１−ｘＧｅｘ層
３４０  下部Ｓｉ１−ｚＧｅｚ緩衝層
３５０  引っ張り歪みＳｉ層
３６０  上部Ｓｉ１−ｍＧｅｍ緩衝層
３７０  Ｓｉキャップ層
３８０  ｎ型供給層
３９０  スペーサ層
４１０  緩和Ｓｉ１−ｘＧｅｘ層
４１１  上側部分
４２０  下部Ｓｉ１−ｚＧｅｚ緩衝層
４３０  歪みＳｉ１−ｖＧｅｖ層
４４０  上部Ｓｉ１−ｍＧｅｍ緩衝層
４５０  Ｓｉキャップ層
４６０  ｐ型供給層
４７０  スペーサ層
５１０  緩和Ｓｉ１−ｘＧｅｘ層
５１１  ｐ型領域
５２０  下部Ｓｉ１−ｚＧｅｚ緩衝層
５３０  引っ張り歪みＳｉ層
５４０  上部Ｓｉ１−ｍＧｅｍ緩衝層
５５０  Ｓｉキャップ層
５６０  トレンチ分離領域
５７０  ゲート誘電体層
５８０  ゲート電極
５９０  ｎ型のソースおよびドレイン・コンタクト領域
６１０  緩和Ｓｉ１−ｘＧｅｘ層
６２０  下部Ｓｉ１−ｚＧｅｚ緩衝層
６３０  引っ張り歪みＳｉ層
６４０  Ｓｉ１−ｍＧｅｍスペーサ層
６５０  Ｓｉ１−ｍＧｅｍ供給層
６６０  Ｓｉキャップ層
６７０  トレンチ分離領域
６８０  ショットキ・ゲート電極
６９０  ｎ型のソースおよびドレイン・コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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