(57)【要約】【課題】  ΔΣ変調動作開始時に安定した変調動作を行うことができ、ΔΣ変調回路の発振状態を回避でき、ノイズや過電流発生を回避し得るΔΣ変調装置及びデジタルアンプを提供する。【解決手段】  ７次ΔΣ変調回路１０は、相互に縦続接続された多段の積分器Ｉ１〜Ｉ７を備える。ΔΣ変調動作を開始する際のリセット動作として、各積分器Ｉ１〜Ｉ７の出力を全て０出力にする接地１１されたスイッチＳＷ１〜ＳＷ７が設けられている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
相互に縦続接続された多段の積分器を備える高次のΔΣ変調装置において、
ΔΣ変調動作を開始する際のリセット動作として、各積分器の出力を全て０出力にする積分器出力制御手段が設けられていることを特徴とするΔΣ変調装置。
【請求項２】
相互に縦続接続された多段の積分器と、量子化器とを備えるΔΣ変調回路における上記量子化器の出力を、スイッチング増幅手段にてスイッチング増幅し、このスイッチング増幅された出力信号をローパスフィルターを通してアナログ再生信号を出力すると同時に、上記スイッチング増幅されたパルス出力信号を減衰器に通して減衰し、その減衰されたパルス出力信号を、上記ΔΣ変調回路の初段積分器に負帰還させるデジタルアンプにおいて、
上記ΔΣ変調回路には、上記スイッチング増幅手段によるスイッチング増幅を開始する前に、該ΔΣ変調回路の各積分器の出力を全て０出力にする積分器出力制御手段が設けられていることを特徴とするデジタルアンプ。
【請求項３】
相互に縦続接続された多段の積分器と、量子化器とを備えるΔΣ変調回路における上記量子化器の出力を、スイッチング増幅手段にてスイッチング増幅し、このスイッチング増幅された出力信号をローパスフィルターを通してアナログ再生信号を出力すると同時に、上記スイッチング増幅されたパルス出力信号を減衰器に通して減衰し、その減衰されたパルス出力信号を、上記ΔΣ変調回路の初段積分器に負帰還させるデジタルアンプにおいて、
上記ΔΣ変調回路は、
上記量子化器の出力を初段積分器に負帰還させる帰還経路と、
この帰還経路中に設けられてこの経路を断接制御可能なスイッチング制御手段とを備える一方、
上記スイッチング制御手段は、上記スイッチング増幅手段によるスイッチング増幅を開始する前には、上記量子化器の出力が負帰還できるように帰還経路を接続状態にしておく一方、スイッチング増幅開始直後に、帰還経路を切断状態にすることを特徴とするデジタルアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１ビットＡＤＣ（Analog-to-Digital Converter：アナログ−デジタル変換器）や１ビットＤＡＣ（Digital-to-Analog Converter:デジタル−アナログ変換器）等のΔΣ変調装置、及びΔΣ変調装置を備えた１ビットデジタルアンプ等のデジタルアンプに関するものである。
【背景技術】
【０００２】
従来、ΔΣ変調を利用して音声再生や信号処理を行うものは多々存在する。例えば、１ビットＡＤＣ（Analog-to-Digital Converter：アナログ−デジタル変換器）や１ビットＤＡＣ（Digital-to-Analog Converter:デジタル−アナログ変換器）等のΔΣ変調装置が代表的なものである。
【０００３】
また、ΔΣ変調によって得られた１ビット信号を制御信号として、定電圧をスイッチングし、スイッチング増幅された信号をローパスフィルターに通して、音声再生を行う１ビットデジタルアンプ等のデジタルアンプもある。
【０００４】
これらΔΣ変調装置及びデジタルアンプで利用されるΔΣ変調は、ΔΣ変調される入力信号を入力し、１ビット信号を得るものである。
【０００５】
上記ΔΣ変調装置の従来の一般的な回路は、特許文献１等に開示されており、例えば、図５に示すように、例えば７段の積分器Ｉ１〜Ｉ７を縦続接続した７次ΔΣ変調回路となっており、量子化器Ｑから初段積分器Ｉ１へ遅延器Ｚを介して負帰還されるものとなっている。
【０００６】
一方、ΔΣ変調装置を用いて定電圧をスイッチングする１ビットデジタルアンプは、例えば、図６に示すように、ΔΣ変調装置であるΔΣ変調部１０２の後述する量子化器Ｑから出力される信号を制御信号として、パワーＭＯＳＦＥＴ等の高速スイッチング可能な素子にてブリッジ回路を構成したスイッチング部１０３にて、定電圧電源１０４からの定電圧をスイッチング増幅する。スイッチング増幅された信号はローパスフィルター１０５を通り、アナログ音声信号となり音声再生される。また、スイッチング部１０３から出力された信号は、減衰器１０６で減衰され、遅延器１０７及び加算器１０１を通してΔΣ変調部１０２の初段積分器Ｉ１へ負帰還される。
【０００７】
上記ΔΣ変調部１０２は、例えば、図７に示すように、積分器Ｉ１〜Ｉ７を７段に縦続接続した７次ΔΣ変調回路にてなっており、量子化器Ｑから１ビット信号が出力されるようになっている。
【特許文献１】特開２０００−２２４０４０号公報（平成１２年８月１１日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の図５に示す７次ΔΣ変調回路では、量子化器Ｇからの出力を初段積分器Ｉ１に負帰還させてΔΣ変調動作を開始する際、ΔΣ変調回路を構成する複数の積分器Ｉ１〜Ｉ７の各出力が、それぞれ不定の状態でΔΣ変調動作を開始することとなる。
【０００９】
同様に、図６に示すデジタルアンプでも、図７に示す量子化器Ｑの出力をスイッチング増幅手段であるスイッチング部１０３にてスイッチング増幅し、このスイッチング増幅信号を減衰器１０６に通して減衰し、その減衰されたパルス信号を初段積分器Ｉ１に負帰還させてΔΣ変調動作を開始する際においても、ΔΣ変調回路を構成する複数の積分器Ｉ１〜Ｉ７の各出力が、それぞれ不定の状態でΔΣ変調動作を開始することとなる。
【００１０】
図５及び図７でも分かるように、ΔΣ変調回路において１ビットデジタル信号の出力段となる量子化器Ｑには、各積分器Ｉ１〜Ｉ７の出力が加算された信号が入力される。ここで、量子化器Ｑに入力される加算器Ｋ５の出力が、量子化閾値に対して正又は負の大きなレベルで入力されると、量子化器Ｑの出力に数１０μｓｅｃの間、データが切替わらず、ＤＣ成分となって現れる。
【００１１】
例えば、量子化閾値に対して正に大きなレベルが入力された場合“１”が量子化器Ｑの出力に数１０μｓｅｃ間現れる。一方、負に大きなレベルが入力された場合“０”が、量子化器の出力に数１０μｓｅｃ間現れる。
【００１２】
この現象は、ΔΣ変調の負帰還によって収束し安定するが、瞬間的にΔΣ変調回路が発振するような状態となり、デバイスのラッチアップを起こしたり、ノイズや過電流発生の原因となったりするという問題点を有している。
【００１３】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ΔΣ変調動作開始時に安定した変調動作を行うことができ、ΔΣ変調回路の発振状態を回避でき、ノイズや過電流発生を回避し得るΔΣ変調装置及びデジタルアンプを提供することにある。
【課題を解決するための手段】
【００１４】
本発明のΔΣ変調装置は、上記課題を解決するために、相互に縦続接続された多段の積分器を備える高次のΔΣ変調装置において、ΔΣ変調動作を開始する際のリセット動作として、各積分器の出力を全て０出力にする積分器出力制御手段が設けられていることを特徴としている。
【００１５】
また、本発明のデジタルアンプは、上記課題を解決するために、相互に縦続接続された多段の積分器と、量子化器とを備えるΔΣ変調回路における上記量子化器の出力を、スイッチング増幅手段にてスイッチング増幅し、このスイッチング増幅された出力信号をローパスフィルターを通してアナログ再生信号を出力すると同時に、上記スイッチング増幅されたパルス出力信号を減衰器に通して減衰し、その減衰されたパルス出力信号を、上記ΔΣ変調回路の初段積分器に負帰還させるデジタルアンプにおいて、上記ΔΣ変調回路には、上記スイッチング増幅手段によるスイッチング増幅を開始する前に、該ΔΣ変調回路の各積分器の出力を全て０出力にする積分器出力制御手段が設けられていることを特徴としている。
【００１６】
また、本発明のデジタルアンプは、上記課題を解決するために、相互に縦続接続された多段の積分器と、量子化器とを備えるΔΣ変調回路における上記量子化器の出力を、スイッチング増幅手段にてスイッチング増幅し、このスイッチング増幅された出力信号をローパスフィルターを通してアナログ再生信号を出力すると同時に、上記スイッチング増幅されたパルス出力信号を減衰器に通して減衰し、その減衰されたパルス出力信号を、上記ΔΣ変調回路の初段積分器に負帰還させるデジタルアンプにおいて、上記ΔΣ変調回路は、
上記量子化器の出力を初段積分器に負帰還させる帰還経路と、この帰還回路の経路中に設けられてこの経路を断接制御可能なスイッチング制御手段とを備える一方、上記スイッチング制御手段は、上記スイッチング増幅手段によるスイッチング増幅を開始する前には、上記量子化器の出力が負帰還できるように帰還経路を接続状態にしておく一方、スイッチング増幅開始直後に、帰還経路を切断状態にすることを特徴としている。
【発明の効果】
【００１７】
本発明のΔΣ変調装置では、積分器出力制御手段にて、ΔΣ変調動作を開始する際のリセット動作として、各積分器の出力を全て０出力となるようにする。
【００１８】
それゆえ、ΔΣ変調回路の量子化器の出力が初段積分器に負帰還され、ΔΣ変調動作を開始する際に、量子化器に入力される各積分器出力の加算信号は、量子化器の量子化閾値とほぼ同レベルになっているので、既に収束・安定したΔΣ変調動作を行うことができ、ΔΣ変調回路が動作開始時に発振状態を起こすことはない。
【００１９】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、ΔΣ変調回路の発振状態を回避でき、ノイズや過電流発生を回避し得るΔΣ変調装置を提供することができるという効果を奏する。
【００２０】
また、本発明のデジタルアンプでは、デジタルアンプを構成するΔΣ変調回路についても、積分器出力制御手段が、スイッチング増幅手段によるスイッチング増幅を開始する前に、該ΔΣ変調回路の各積分器の出力を全て０出力にする。
【００２１】
それゆえ、ΔΣ変調動作を開始する際に、量子化器に入力される各積分器出力の加算信号は、量子化器の量子化閾値とほぼ同レベルになっているので、既に収束・安定したΔΣ変調動作を行うことができ、ΔΣ変調回路が動作開始時に発振状態を起こすことはなく、デジタルアンプとして、発振状態によるノイズ・過電流の発生をなくすことができる。
【００２２】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、ΔΣ変調回路の発振状態を回避でき、ノイズや過電流発生を回避し得るデジタルアンプを提供することができるという効果を奏する。
【００２３】
また、本発明のデジタルアンプでは、デジタルアンプを構成するΔΣ変調回路について、該ΔΣ変調回路の量子化器の出力を、断接制御つまりＯＮ／ＯＦＦ制御可能なスイッチング制御手段を通して初段積分器に負帰還させる帰還経路を設け、スイッチング増幅を開始する前には、量子化器出力が負帰還できるようにスイッチング制御手段をＯＮしておき、スイッチング増幅開始直後に量子化器出力の負帰還の帰還経路を切るように、スイッチング制御手段をＯＦＦする。
【００２４】
それゆえ、この方法によっても、ΔΣ変調動作を開始する際に、ΔΣ変調回路はすでに量子化器からの負帰還を受けて、収束・安定したΔΣ変調動作を行う安定動作領域になっており、安定動作領域のままスイッチング増幅手段からの負帰還による、ΔΣ変調動作に移行することができる。したがって、スイッチング増幅手段からの負帰還によるΔΣ変調動作移行時、つまり、デジタルアンプを構成するΔΣ変調回路のΔΣ変調動作開始時に、発振状態を起こすことはなく、発振状態によるノイズ・過電流の発生をなくすことができる。
【００２５】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、ΔΣ変調回路の発振状態を回避でき、ノイズや過電流発生を回避し得るデジタルアンプを提供するという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
〔実施の形態１〕
本発明の一実施形態について図１に基づいて説明すれば、以下の通りである。
【００２７】
本実施の形態のΔΣ変調装置としての７次ΔΣ変調回路１０は、図１に示すように、積分器Ｉ１〜Ｉ７を７段に縦続接続したものからなっており、各積分器Ｉ１〜Ｉ７の出力を加算器Ｋ５にて加算し、量子化器Ｑから１ビット信号を出力するようになっている。また、７次ΔΣ変調回路１０では、量子化器Ｑの出力を遅延器Ｚを介して加算器Ｋ１に返すことにより、上記量子化器Ｑからの１ビット信号が初段積分器Ｉ１へ負帰還されるようになっている。なお、本実施の形態では、積分器Ｉ１〜Ｉ７を７段に縦続接続したものからなっているが、必ずしもこれに限らず、他の複数段でもよい。
【００２８】
ここで、本実施の形態の７次ΔΣ変調回路１０では、各積分器Ｉ１〜Ｉ７の出力がスイッチＳＷ１〜ＳＷ７を介して、接地１１されている。なお、これらスイッチＳＷ１〜ＳＷ７及び接地１１は、本発明の積分器出力制御手段としての機能を有している。これにより、縦続接続された積分器Ｉ１〜Ｉ７の出力に対して、スイッチＳＷ１〜ＳＷ７をＯＮすることによって、積分器Ｉ１〜Ｉ７の出力が０電位になる。
【００２９】
上記スイッチＳＷ１〜ＳＷ７は、略同時にＯＮ／ＯＦＦ制御される。そのタイミングとしては、電源電圧が供給され量子化器Ｑの出力が初段積分器Ｉ１に負帰還され、ΔΣ変調動作が開始されると同時にＯＮする一方、このスイッチＳＷ１〜ＳＷ７のＯＮにより積分器Ｉ１〜Ｉ７の出力を０電位にした後すぐにＯＦＦする。或いは、電源電圧が供給される時点では既にＯＮされており、積分器Ｉ１〜Ｉ７の出力を０電位にした後すぐにＯＦＦすることも可能である。
【００３０】
ここで０電位とは、量子化器Ｑの量子化閾値レベルと同じであり、この７次ΔΣ変調回路１０が±電源電圧で動作する場合はＧＮＤ電位であり、片電源電圧Ｖｄｄで動作する場合はＶｄｄ／２とするとよい。また、上記の電源電圧とは、ΔΣ変調回路を動作させるために供給する図示しない電源電圧を示している。この電源電圧は、上述のように、±電源の場合と片電源の場合とがある。
【００３１】
このようにすることによって、ΔΣ変調動作開始時に各積分器Ｉ１〜Ｉ７の出力を加算する加算器Ｋ５の出力を、量子化器Ｑの量子化閾値と略同レベルにすることができ、ΔΣ変調動作開始時から既に安定した変調動作を行うことができる。
【００３２】
このように、本実施の形態の７次ΔΣ変調回路１０では、スイッチＳＷ１〜ＳＷ７及び接地１１によって、ΔΣ変調動作を開始する際のリセット動作として、各積分器Ｉ１〜Ｉ７の出力を全て０出力となるようにする。
【００３３】
それゆえ、７次ΔΣ変調回路１０の量子化器Ｑの出力が初段積分器Ｉ１に負帰還され、ΔΣ変調動作を開始する際に、量子化器Ｑに入力される各積分器Ｉ１〜Ｉ７の出力の加算信号は、量子化器Ｑの量子化閾値と略同レベルになっているので、既に収束・安定したΔΣ変調動作を行うことができ、７次ΔΣ変調回路１０が動作開始時に発振状態を起こすことはない。
【００３４】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、７次ΔΣ変調回路１０の発振状態を回避でき、ノイズや過電流発生を回避し得る７次ΔΣ変調回路１０を提供することができる。
〔実施の形態２〕
本発明の他の実施の形態について図２ないし図４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００３５】
本実施の形態では、ΔΣ変調装置を備えたデジタルアンプについて説明する。
【００３６】
本実施の形態のデジタルアンプとしての１ビットデジタルアンプ２０は、図２に示すように、加算器Ｋ１と、ΔΣ変調部２１と、スイッチング部２２と、定電圧電源２３と、ローパスフィルター２４と、減衰器２５と、遅延器２６とからなっている。なお、上記スイッチング部２２及び定電圧電源２３は、本発明のスイッチング増幅手段としての機能を備えている。
【００３７】
上記１ビットデジタルアンプ２０では、ΔΣ変調部２１の後述する量子化器Ｑから出力される信号を制御信号として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor:金属酸化膜半導体型電界効果トランジスタ）等の高速スイッチング可能な素子にてブリッジ回路を構成したスイッチング部２２によって、定電圧電源２３からの定電圧をスイッチング増幅する。スイッチング増幅された信号は、ローパスフィルター２４を通り、アナログ音声信号となり音声再生される。
【００３８】
また、上記スイッチング部２２から出力された信号は、減衰器２５にて減衰され、遅延器２６を通り、加算器Ｋ１に返されることにより、ΔΣ変調部２１の後述する初段積分器Ｉ１へ負帰還される。
【００３９】
上記のΔΣ変調部２１は、図３示すように、例えば、７次ΔΣ変調回路３０からなっている。すなわち、７次ΔΣ変調回路３０は、積分器Ｉ１〜Ｉ７を７段に縦続接続したものからなっており、各積分器Ｉ１〜Ｉ７の出力を加算器Ｋ５にて加算し、量子化器Ｑから１ビット信号を出力するようになっている。ただし、７次ΔΣ変調回路３０では、量子化器Ｑの出力を、初段積分器Ｉ１に負帰還させる負帰還ループが無いものである。なお、本実施の形態では、積分器Ｉ１〜Ｉ７を７段に縦続接続したものからなっているが、必ずしもこれに限らず、他の複数段でもよい。
【００４０】
ここで、本実施の形態の７次ΔΣ変調回路３０では、各積分器Ｉ１〜Ｉ７の出力がスイッチＳＷ１〜ＳＷ７を介して、接地３１されている。なお、上記スイッチＳＷ１〜ＳＷ７及び接地３１は、本発明の積分器出力制御手段としての機能を有している。これにより、縦続接続された積分器Ｉ１〜Ｉ７の出力に対して、スイッチＳＷ１〜ＳＷ７をＯＮすることによって、積分器Ｉ１〜Ｉ７の出力が０電位になる。
【００４１】
上記スイッチＳＷ１〜ＳＷ７は、略同時にＯＮ／ＯＦＦ制御される。そのタイミングとしては、まず、ΔΣ変調部２１に電源電圧が供給されると略同時にＯＮし、積分器Ｉ１〜Ｉ７の出力を０電位にする。そして、スイッチング部２２に定電圧電源２３からの定電圧が供給されると同時にＯＦＦする。ここで、０電位とは、量子化器Ｑの量子化閾値レベルと同じであり、この７次ΔΣ変調回路３０が、±電源電圧で動作する場合はＧＮＤ電位であり、片電源電圧Ｖｄｄで動作する場合はＶｄｄ／２とするとよい。スイッチＳＷ１〜ＳＷ７をＯＦＦした後は、図２に示すように、スイッチング増幅された信号が、減衰器２５及び遅延器２６を通り、ΔΣ変調部２１である７次ΔΣ変調回路３０の初段積分器Ｉ１に負帰還され、入力信号に対してΔΣ変調を開始する。
【００４２】
このようにすることによって、ΔΣ変調動作開始時に、各積分器Ｉ１〜Ｉ７の出力を加算する加算器Ｋ５の出力を、量子化器Ｑの量子化閾値とほぼ同レベルにすることができ、ΔΣ変調動作開始時から既に安定した変調動作を行うことができる。
【００４３】
ここで、７次ΔΣ変調回路３０では、各積分器Ｉ１〜Ｉ７の出力をスイッチＳＷ１〜ＳＷ７を介して接地３１することにより、スイッチＳＷ１〜ＳＷ７をＯＮすることによって、積分器Ｉ１〜Ｉ７の出力が０電位になるようにしている。
【００４４】
しかしながら、ΔΣ変調動作開始時における各積分器Ｉ１〜Ｉ７の出力を加算する加算器Ｋ５の出力を、量子化器Ｑの量子化閾値とほぼ同レベルにすることと、等価の効果を得るためには、必ずしも各積分器Ｉ１〜Ｉ７のそれぞれの出力を０電位にしておく必要はない。
【００４５】
例えば、図４に示すように、量子化器Ｑから加算器Ｋ１に帰還する帰還経路４１を設け、その帰還経路４１に遅延器Ｚとスイッチング制御手段としてのスイッチＳＷ０とを設けて、このスイッチＳＷ０をＯＮ／ＯＦＦ制御する７次ΔΣ変調回路４０とすることが可能である。
【００４６】
上記７次ΔΣ変調回路４０におけるスイッチＳＷ０をＯＮ／ＯＦＦ制御するタイミングは、以下のようにする。
【００４７】
まず、図２に示すΔΣ変調部２１に電源電圧が供給される。この時、スイッチＳＷ０は閉じてＯＮしている。そして、スイッチング部２２に定電圧電源２３からの定電圧が供給され、スイッチング増幅された信号が、減衰器２５及び遅延器Ｚを通り、ΔΣ変調部２１の初段積分器Ｉ１に負帰還されると同時にスイッチＳＷ０をＯＦＦする。
【００４８】
このように、ΔΣ変調部２１に電源電圧が供給されて、スイッチＳＷ０をＯＮしていることによって、スイッチング部２２に定電圧を供給してスイッチング増幅を行う前に、既に７次ΔΣ変調回路４０は安定動作領域に入っており、安定動作を行ったままスイッチＳＷ０をＯＦＦした時点に、スイッチング部２２からの負帰還によるΔΣ変調動作に移行できる。
【００４９】
以上のように、本実施の形態の１ビットデジタルアンプ２０では、デジタルアンプを構成するΔΣ変調部２１つまり７次ΔΣ変調回路３０についても、スイッチＳＷ１〜ＳＷ７及び接地３１が、スイッチング部２２及び定電圧電源２３によるスイッチング増幅を開始する前に、該７次ΔΣ変調回路３０の各積分器Ｉ１〜Ｉ７の出力を全て０出力にする。
【００５０】
それゆえ、ΔΣ変調動作を開始する際に、量子化器Ｑに入力される各積分器Ｉ１〜Ｉ７の加算信号は、量子化器Ｑの量子化閾値と略同レベルになっているので、既に収束・安定したΔΣ変調動作を行うことができ、７次ΔΣ変調回路３０が動作開始時に発振状態を起こすことはなく、デジタルアンプとして、発振状態によるノイズ・過電流の発生をなくすことができる。
【００５１】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、７次ΔΣ変調回路３０の発振状態を回避でき、ノイズや過電流発生を回避し得る１ビットデジタルアンプ２０を提供することができる。
【００５２】
また、本実施の形態の１ビットデジタルアンプ２０では、デジタルアンプを構成するΔΣ変調部２１つまり７次ΔΣ変調回路４０について、該７次ΔΣ変調回路４０の量子化器Ｑの出力を、ＯＮ／ＯＦＦ制御可能なスイッチＳＷ０を通して初段積分器Ｉ１に負帰還させる帰還経路４１を設け、スイッチング増幅を開始する前には、量子化器Ｑが負帰還できるようにスイッチＳＷ０をＯＮしておき、スイッチング増幅開始後に量子化器Ｑの出力の負帰還の帰還経路４１を切るように、スイッチＳＷ０をＯＦＦする。
【００５３】
それゆえ、この方法によっても、ΔΣ変調動作を開始する際に、７次ΔΣ変調回路４０はすでに量子化器Ｑからの負帰還を受けて、収束・安定したΔΣ変調動作を行う安定動作領域になっており、安定動作領域のままスイッチング部２２からの負帰還による、ΔΣ変調動作に移行することができる。したがって、スイッチング部２２からの負帰還によるΔΣ変調動作移行時、つまり、デジタルアンプを構成する７次ΔΣ変調回路４０のΔΣ変調動作開始時に、発振状態を起こすことはなく、発振状態によるノイズ・過電流の発生をなくすことができる。
【００５４】
したがって、ΔΣ変調動作開始時に安定した変調動作を行うことができ、７次ΔΣ変調回路４０の発振状態を回避でき、ノイズや過電流発生を回避し得る１ビットデジタルアンプ２０を提供することができる。
【００５５】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５６】
本発明は、ΔΣ変調により１ビット信号を得て、その１ビット信号を利用して、音声再生等を行うΔΣ変調装置及びデジタルアンプに利用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明におけるΔΣ変調装置としての７次ΔΣ変調回路を示す回路図である。
【図２】本発明における他の実施の形態を示すものであり、１ビットデジタルアンプの構成を示すブロック図である。
【図３】上記１ビットデジタルアンプにおけるΔΣ変調部の構成を示すものであり、７次ΔΣ変調回路を示す回路図である。
【図４】上記１ビットデジタルアンプにおけるΔΣ変調部の他の構成を示すものであり、７次ΔΣ変調回路を示す回路図である。
【図５】従来の７次ΔΣ変調回路の構成を示す回路図である。
【図６】従来の１ビットデジタルアンプの構成を示すブロック図である。
【図７】上記１ビットデジタルアンプにおけるΔΣ変調部の構成を示すものであり、７次ΔΣ変調回路を示す回路図である。
【符号の説明】
【００５８】
１０              ７次ΔΣ変調回路
１１              接地（積分器出力制御手段）
Ｉ１〜Ｉ７        積分器
２０              １ビットデジタルアンプ（デジタルアンプ）
２１              ΔΣ変調部
２２              スイッチング部（スイッチング増幅手段）
２３              定電圧電源（スイッチング増幅手段）
２４              ローパスフィルター
２５              減衰器
２６              遅延器
３０              ７次ΔΣ変調回路
３１              接地
４０              ７次ΔΣ変調回路
４１              帰還経路
Ｋ１〜Ｋ５        加算器
Ｑ                量子化器
ＳＷ０            スイッチ（スイッチング制御手段）
ＳＷ１〜ＳＷ７    スイッチ（積分器出力制御手段）
【図１】
2005142823.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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