(57)【要約】【課題】  簡便かつ小型化が可能であって設定により異なるタイミングの信号を生成することができるタイミング発生装置、及び所望のタイミングの信号により画像再生指示することで再生速度を可変とるすことが可能な再生制御装置を提供する。【解決手段】  再生制御装置１は、垂直同期信号Ｖｓｙｎｃ毎に更新されるＦＦ回路２と、このＦＦ回路２の出力と設定値αとを加算して出力すると共にキャリー信号を出力する加算器３と、加算値Ｄ１と設定値βとを比較し、それらの値が一致するときに一致信号Ｓ２を出力する比較器４と、加算器３と比較器４との論理和を出力する論理回路５と、加算値Ｄ１をＦＦ回路２に入力すると共に一致信号Ｓ１の反転出力が入力されるとＦＦ回路２をリセットする論理回路７と、論理回路５の出力と遅延回路８の出力との論理積をデコード動作開始パルスＳ５として出力する論理回路９を有する。【選択図】  図１
2005328258.tif 000002
【特許請求の範囲】
【請求項１】
基準となる第１のタイミングに基づき該第１のタイミングとは異なるタイミングを有するスタート信号を生成するタイミング生成装置において、
前記第１のタイミングにて保持データを更新する保持部と、
前記第１のタイミングにて前記保持データと第１の設定値とを加算した加算値を出力し、前記加算値に基づき、所定時間内におけるタイミングの発生回数が前記第１のタイミングより少ない第２のタイミングを有する第２のタイミング信号を出力するタイミング生成部と、
前記第２のタイミング信号に基づき前記スタート信号を出力する出力部とを有し、
前記保持部は、第１のタイミングにて前記タイミング生成部に保持データを出力すると共に前記タイミング生成部から出力される加算値を保持データとして保持する
ことを特徴とするタイミング生成装置。
【請求項２】
前記出力部は、前記第２のタイミングを前記第１のタイミングに同期させた前記スタート信号を出力する
ことを特徴とする請求項１記載のタイミング生成装置。
【請求項３】
前記出力部は、前記第１のタイミングを有する第１のタイミング信号と前記第２のタイミング信号との論理積を前記スタート信号として出力する論理回路を有する
ことを特徴とする請求項１記載のタイミング生成装置。
【請求項４】
前記第２のタイミング信号は、キャリー信号である
ことを特徴とする請求項１記載のタイミング生成装置。
【請求項５】
前記加算値と第２の設定値とが一致するタイミングを有する第３のタイミング信号を出力するリセット部を更に有し、
前記保持部は、前記第３のタイミングにて保持データをリセットし、
前記出力部は、前記第２のタイミング信号及び前記第３のタイミング信号に基づき前記スタート信号を出力する
ことを特徴とする請求項１記載のタイミング生成装置。
【請求項６】
前記出力部は、前記第２のタイミング及び第３のタイミングを前記第１のタイミングに同期させた前記スタート信号を出力する
ことを特徴とする請求項５記載のタイミング生成装置。
【請求項７】
前記出力部は、前記第２のタイミング信号と前記第３のタイミング信号との論理和を出力する第１の論理回路と、前記第１の論理回路の出力と前記第１のタイミング信号との論理積を前記スタート信号として出力する第２の論理回路とを有する
ことを特徴とする請求項６記載のタイミング生成装置。
【請求項８】
前記第１のタイミング及び第２のタイミングが所定時間内にそれぞれｎ、ｍ（ｎ、ｍは１≦ｍ≦ｎ≦２ｋを満たす自然数、ｋは整数）回発生するものとしたとき、前記第１の設定値を２ｋ×ｍ／ｎの整数値とする
ことを特徴とする請求項１記載のタイミング生成装置。
【請求項９】
前記第１のタイミング及び第２のタイミングが所定時間内にそれぞれｎ、ｍ（ｎ、ｍは１≦ｍ≦ｎ≦２ｋを満たす自然数、ｋは整数）回発生するものとしたとき、前記第１の設定値を、２ｋ×ｍ／ｎの整数値とし、前記第２の設定値を、当該整数値×２ｋ（ｍ−１）とする
ことを特徴とする請求項５記載のタイミング生成装置。
【請求項１０】
基準速度となる第１のタイミングにて画像を表示する再生装置の再生速度を調整する再生制御装置において、
前記第１のタイミングにて保持データを更新する保持部と、
前記第１のタイミングにて前記保持データと第１の設定値とを加算した加算値を出力し、前記加算値に基づき、所定時間内におけるタイミングの発生回数が前記第１のタイミングより少ない第２のタイミングを有する第２のタイミング信号を出力するタイミング生成部と、
前記第２のタイミング信号に基づき前記画像の表示を指示する再生指示信号を出力する出力部とを有し、
前記保持部は、第１のタイミングにて前記タイミング生成部に保持データを出力すると共に前記タイミング生成部から出力される加算値を保持データとして保持する
ことを特徴とする再生制御装置。
【請求項１１】
前記加算値と第２の設定値とが一致するタイミングを有する第３のタイミング信号を出力するリセット部を更に有し、
前記保持部は、前記第３のタイミングにて保持データをリセットし、
前記出力部は、前記第２のタイミング信号及び前記第３のタイミング信号に基づき前記再生指示信号を出力する
ことを特徴とする請求項１０記載の再生制御装置。
【請求項１２】
前記再生指示信号が入力される表示部を有し、
前記表示部は、前記再生指示信号に基づき画像を出力する
ことを特徴とする請求項１０記載の再生制御装置。
【請求項１３】
前記再生信号に基づき画像をデコードして表示装置に出力するデコーダを有する
ことを特徴とする請求項１０記載の再生制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング信号を発生するタイミング発生装置及びそのタイミングを使用して再生速度調節する再生制御装置に関し、特に、異なるタイミングの信号を出力することができるタイミング発生装置、及び通常の再生速度より遅い再生速度であって、その再生速度を可変とすることができる再生制御装置に関する。
【背景技術】
【０００２】
アニメーションやビデオ画像などのカラー動画像をディジタル化し、コンピュータ上で扱うことが一般化している。特に、ビデオ画像においては画像圧縮技術等に基づいた符号化及び復号を行うＬＳＩが商品化され、これらを利用してビデオとして取り込み再生する再生装置が実現している。また、こうした動画像を携帯機器などに転送して再生する応用技術や、これらの動画像をスロー再生する等、より多彩な再生機能を小規模なハードウェア構成で実現する技術などが求められている。
【０００３】
従来、例えばＪＰＥＧ（Joint Photographic Coding Experts Group）静止画像群を連続伸長する装置などの動画像再生装置においては、画面表示切り替えのタイミング制御は、多ビットのカウンタ回路を用意し、時刻をカウントして予め設定した時刻とカウンタ値とが一致したことをトリガとして表示の切り替えを行う構成が一般的である。また、等間隔なトリガ信号を発生させるためには、ｎ次のカウンタを使用する構成が広く利用されている。
【特許文献１】特開平９−１４９２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のｎ次カウンタによる等間隔トリガ生成方法においては、カウンタがｎ回カウントする毎に１つ、といった単純な周期でしかタイミング生成が行えない。したがって、ｎ回カウントする周期の中で複数のトリガ信号を生成するためには、カウンタ値を検出するためのデコード回路を複数用意する必要があり、回路規模が増大するという問題点がある。
【０００５】
本発明は、このような問題点を解決するためになされたものであり、簡便かつ小型化が可能であって設定により異なるタイミングの信号を生成することができるタイミング発生装置、及び所望のタイミングの信号により画像再生指示することで再生速度を可変とるすることが可能な再生制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した目的を達成するために、本発明にかかるタイミング生成装置は、基準となる第１のタイミングに基づき該第１のタイミングとは異なるタイミングを有するスタート信号を生成するタイミング生成装置において、前記第１のタイミングにて保持データを更新する保持部と、前記第１のタイミングにて前記保持データと第１の設定値とを加算した加算値を出力し、前記加算値に基づき、所定時間内におけるタイミングの発生回数が前記第１のタイミングより少ない第２のタイミングを有する第２のタイミング信号を出力するタイミング生成部と、前記第２のタイミング信号に基づき前記スタート信号を出力する出力部とを有し、前記保持部は、第１のタイミングにて前記タイミング生成部に保持データを出力すると共に前記タイミング生成部から出力される加算値を保持データとして保持することを特徴とする。
【０００７】
本発明においては、保持データと第１の設定値を逐次加算していき、この加算値に基づき第２のタイミング信号を発生するため、第１の設定値を設定変更することで、そのタイミングを可変とした第２のタイミング信号を生成することができる。
【０００８】
また、前記出力部は、前記第２のタイミングを前記第１のタイミングに同期させた前記スタート信号を出力することができ、第２のタイミング信号を例えば外部から供給される画像再生用の同期信号などに同期させれば、静止画のスライドショウ又は動画などの再生タイミング制御することができる。
【０００９】
更に、前記出力部は、前記第１のタイミングを有する第１のタイミング信号と前記第２のタイミング信号との論理積を前記スタート信号として出力する論理回路を有するものとしてもよい。
【００１０】
更にまた、前記第２のタイミング信号は、キャリー信号とすることができる。
【００１１】
この場合、前記第１のタイミング及び第２のタイミングが所定時間内にそれぞれｎ、ｍ（ｎ、ｍは１≦ｍ≦ｎ≦２ｋを満たす自然数、ｋは整数）回発生するものとしたとき、前記第１の設定値を、２ｋ×ｍ／ｎの整数値とすることができ、基準タイミングより所定の期間内に発生する回数がｍ／ｎとなるスタート信号を生成することができる。
【００１２】
また、前記加算値と第２の設定値とが一致するタイミングを有する第３のタイミング信号を出力するリセット部を更に有し、前記保持部は、前記第３のタイミングにて保持データをリセットし、前記出力部は、前記第２のタイミング信号及び前記第３のタイミング信号に基づき前記スタート信号を出力することができ、加算値と第２の設定値とが一致したときの一致信号を保持部のリセット用の信号とすることができる。
【００１３】
更に、前記出力部は、前記第２のタイミング及び第３のタイミングを前記第１のタイミングに同期させた前記スタート信号を出力することができる。
【００１４】
更にまた、前記出力部は、前記第２のタイミング信号と前記第３のタイミング信号との論理和を出力する第１の論理回路と、前記第１の論理回路の出力と前記第１のタイミング信号との論理積を前記スタート信号として出力する第２の論理回路とを有するものとしてもよい。
【００１５】
この場合、前記第１のタイミング及び第２のタイミングが所定時間内にそれぞれｎ、ｍ（ｎ、ｍは１≦ｍ≦ｎ≦２ｋを満たす自然数、ｋは整数）回発生するものとしたとき、前記第１の設定値を、２ｋ×ｍ／ｎの整数値とし、前記第２の設定値を、当該整数値×２ｋ（ｍ−１）とすることができ、基準タイミングのｍ／ｎのタイミングのスタート信号を生成することができる。
【００１６】
本発明にかかる再生制御装置は、基準速度となる第１のタイミングにて画像を表示する再生装置の再生速度を調整する再生制御装置において、前記第１のタイミングにて保持データを更新する保持部と、前記第１のタイミングにて前記保持データと第１の設定値とを加算した加算値を出力し、前記加算値に基づき、所定時間内におけるタイミングの発生回数が前記第１のタイミングより少ない第２のタイミングを有する第２のタイミング信号を出力するタイミング生成部と、前記第２のタイミング信号に基づき前記画像の表示を指示する再生指示信号を出力する出力部とを有し、前記保持部は、第１のタイミングにて前記タイミング生成部に保持データを出力すると共に前記タイミング生成部から出力される加算値を保持データとして保持することを特徴とする。
【００１７】
本発明においては、例えば画像の動作を最終的な画像出力装置であるディスプレイの画面更新タイミングなどの第１のタイミング信号に対して、これとは異なるタイミングを有する再生指示信号を生成することで、例えば再生指示信号を第１のタイミング信号に同期させれば、割り込みなどのソフトウェアによる実時間制御を行わずに、小さな回路規模で単位時間当たりに表示するフレーム数を所望の数に制限したスロー再生制御などを実現することができる。
【００１８】
また、前記再生指示信号が入力される表示部を有し、前記表示部は、前記再生指示信号に基づき画像を出力することができ、再生指示信号のタイミングで画像を表示することにより再生速度を制御することができる。
【００１９】
更に、前記再生信号に基づき画像をデコードして表示装置に出力するデコーダを有することができ、再生指示信号のタイミングでフレーム又はフィールド画像をデコードすることにより再生速度を制御することができる。
【発明の効果】
【００２０】
本発明に係るタイミング生成装置によれば、保持データと第１の設定値を逐次加算していき、この加算値に基づき第２のタイミング信号を発生するため、第１の設定値を設定変更することで、そのタイミングを可変とした信号を簡便かつ小型の回路で提供することができる。
【００２１】
また、本発明にかかる再生制御装置によれば、割り込みなどのソフトウェアによる実時間制御を行わずに、単位時間当たりに表示するフレーム数を所望のタイミングの信号により制御することで再生速度を可変とるすことが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、アニメーションなどフレーム単位で連続的に記録され保存された静止画像群を、任意の表示切り替え速度でディスプレイ上に連続して表示するための再生制御装置に適用したものである。
【００２３】
図１は本発明の実施の形態を示すブロック図である。図１に示すように、本実施の形態における再生制御装置１は、第１のタイミングを有する第１のタイミング信号としての垂直同期信号Ｖｓｙｎｃ毎に更新される例えばフリップフロップ回路（以下、ＦＦ回路）２などのレジスタと、このＦＦ回路２の出力と外部から設定された設定値αとを加算して出力すると共に、第２のタイミング信号としてのキャリー信号Ｓ１を出力するタイミング生成部としての加算器（Adder）３と、加算器３と外部から設定された設定値βとを比較し、それらの値が一致するときに一致信号Ｓ２を出力するリセット部としての比較器（Comparator）４と、加算器３からの加算値Ｄ１と比較器４との論理和（ＯＲ）Ｓ４を出力する論理回路５と、比較器４の出力を反転して出力する論理回路（ＮＯＴ回路）６と、ＦＦ回路２に、加算器３の出力である加算値Ｄ１を入力し、論理回路６から第３のタイミング信号としての一致信号Ｓ２の反転出力が入力されるとＦＦ回路２をリセットする論理回路（ＡＮＤ回路）７と、論理回路５の出力Ｓ４と遅延回路（Delay）８の出力Ｓ３との論理積（ＡＮＤ）をスタート信号又は再生指示信号としてのデコード動作開始パルスＳ５として出力する論理回路９と、このデコード動作開始パルスＳ５によりＪＰＥＧ画像を復号するデコーダ回路１０とを有する。
【００２４】
この再生制御装置１は、デコーダ回路１０からデコードされた画像データが出力され、図示せぬ後段の表示装置にて画像表示される。そして、本実施の形態における再生制御装置１は、この表示装置にて表示される画像の再生速度を調整するための回路装置であって、後述するように設定値α、βの値を適宜設定することにより、小規模な回路構成であってもデコード動作開始パルスＳ５のタイミングを任意に設定することができ、よって低速度再生の再生速度を制御することができるものである。
【００２５】
なお、本実施の形態においては、デコーダ回路１０は、映像に含まれる各フレームをＪＰＥＧ形式で圧縮・伸張する動画コーデック（Motion JPEG）のデコーダ回路として説明するが、復号する画像はＪＰＥＧに限らず、例えば、フレームをＪＰＥＧ２０００形式で圧縮・伸張したMotion-JPEG2000や、ＭＰＥＧ（Motion Picture Experts Group）などのディジタル動画をフレーム又はフィールド単位で復号するデコーダ回路とすることができる。
【００２６】
また、後段の表示装置にて表示するものは動画（映像）に限らず、ＪＰＥＧ形式などの複数の静止画像を一定のタイミングで自動再生するいわゆるスライドショウなどの再生タイミングを変更するために使用することも可能である。すなわち、本実施の形態においては、基準となる再生速度である画面更新（リフレッシュ）タイミングとして垂直同期信号Ｖｓｙｎｃに同期させたものとして説明するが、これに限らず、後段の表示装置における画面の更新レートとなる信号とし、この信号に対して所望のタイミングの割り込み信号を生成してデコード又は表示のスタート信号としてもよい。
【００２７】
更に、本実施の形態においては、ＦＦ回路２、加算器３、及び比較器４の演算値を８ビットとして説明するが、ビット幅は８ビットに限らず、必要に応じたビット幅を設定すればよい。
【００２８】
次に、本実施の形態における再生制御装置１の各構成要素について更に詳細に説明する。図１に示す垂直同期信号Ｖｓｙｎｃは、ＣＲＴ（Cathode Ray Tube）などの最終表示装置の垂直同期信号を示す。
【００２９】
加算器３は外部などから設定される後述する設定値αとＦＦ回路２の出力値Ｄ２を加算し、その和（加算値Ｄ１）を比較器４及び論理回路７に入力する。更に、そのキャリー信号Ｓ１を比較器４に出力する。比較器４は加算器３から入力される加算値Ｄ１と外部などから設定される後述する設定値βとを比較し、両者の値が等しいとき、一致信号Ｓ２を出力する。
【００３０】
論理回路５は、キャリー信号Ｓ１及び一致信号Ｓ２の論理和を出力するＯＲ回路であり、加算器３のキャリー信号Ｓ１が真（論理値「１」）のときであってかつ一致信号Ｓ２が真（論理値「１」）のときに論理値「１」の信号Ｓ４を出力する。
【００３１】
論理回路７は、一致信号Ｓ２が論理回路６により反転された反転信号の論理値が「１」の場合、すなわち加算値Ｄ１と設定値βとが一致していない場合には、加算器３の出力をそのまま出力する。また、反転信号の論理値が「０」のとき、すなわち加算値Ｄ１と設定値βとが一致して、一致信号Ｓ２が真であった場合に、論理値「０」を出力し、ＦＦ回路２の保持値をリセットする初期化回路である。
【００３２】
ＦＦ回路２は、加算値Ｄ１を保持する保持部（レジスタ）であり、一致信号Ｓ２の論理値が「０」の場合、及び論理値が「１」の場合に応じて、上記論理回路７からそれぞれ加算値Ｄ１及び「０」が入力され、外部表示装置であるＣＲＴの垂直同期信号Ｖｓｙｎｃのタイミングにて論理回路７からの上記入力値に更新し、更新前の保持データＤ２を加算器３へ出力する。
【００３３】
遅延回路８は、垂直同期信号Ｖｓｙｎｃが入力されると所定時間遅延した遅延信号Ｓ３を論理回路９に入力する。論理回路９は、論理回路５の出力信号Ｓ４と遅延回路８の出力である遅延信号Ｓ３との論理積を出力するＡＮＤ回路である。すなわち、加算器３の真のキャリー信号が出力された場合、又は比較器４に入力される加算器３の加算値Ｄ１と設定値βとが等しいときのみ発生する真の一致信号Ｓ２が出力されたときのみ論理値「１」を出力するものであり、この出力は、デコーダ回路１０のデコード動作開始パルスＳ５となる。遅延回路８は、垂直同期信号Ｖｓｙｎｃと論理回路５の出力信号Ｓ４とが同期するよう適当な遅延を設定するものである。
【００３４】
デコーダ回路１０は上記デコード動作開始パルスＳ５を受ける度に１フレームずつ例えばＪＰＥＧなどの画像コードデータの伸長動作を行い停止する。そして、後段の図示せぬ例えばＣＲＴなどの表示装置にデコードした画像を順次表示することで、スロー再生を実現する。
【００３５】
次に、本実施の形態における再生制御装置１の動作について説明する。垂直同期信号Ｖｓｙｎｃを受ける毎に、ＦＦ回路２の出力値は設定値αを加算された値に更新される。加算器３は、ＦＦ回路２からの出力（保持データＤ２）と設定値αとを垂直同期信号Ｖｓｙｎｃのタイミングにて逐次加算していく。そして、加算器３にキャリー信号Ｓ１が発生すると、垂直同期信号Ｖｓｙｎｃに遅延回路８を介した遅延信号Ｓ３と共に、キャリー信号Ｓ１が論理回路５を介して信号Ｓ４とされて論理回路９に入力され、垂直同期信号Ｖｓｙｎｃの遅延信号Ｓ３に同期した例えばＪＰＥＧ伸長動作などのデコード動作開始パルスＳ５が出力される。
【００３６】
また、比較器４において、設定値βと加算器３から出力される加算値Ｄ１とが一致した場合に一致信号Ｓ２が出力される。この一致信号が発生した場合においても、垂直同期信号Ｖｓｙｎｃに遅延回路８を介した遅延信号Ｓ３と共に、一致信号Ｓ２が論理回路５を介して信号Ｓ４とされて論理回路９に入力され、垂直同期信号Ｖｓｙｎｃの遅延信号Ｓ３に同期したデコード動作開始パルスＳ５が出力される。
【００３７】
デコード動作開始パルスＳ５を受けたデコーダ回路１０は１フレーム分のＪＰＥＧ伸長動作を開始する。キャリー信号Ｓ１が発生しなかった場合、及び一致信号Ｓ２が発生しなかった場合はデコード動作開始パルスＳ５は受け入れられず、伸長動作は行われない。
【００３８】
ここで、設定値αを変更することで加算器３に発生するキャリー信号Ｓ１の発生頻度を変化させることができ、これにより、デコード動作開始パルスＳ５の受け入れ回数を制御することができる。すなわちαが大きければキャリー信号Ｓ１は頻繁に発生することになり、多くのフレームが伸長される。また、一定回数の加算が行われて、加算器３の加算値Ｄ１が設定値βに等しくなると、比較器４の一致信号Ｓ２が真（理論値「１」）となり、これにより、論理回路７の出力が理論値「０」となる。したがって、次回の同期信号Ｖｓｙｎｃの発生時には論理回路７の出力「０」が取り込まれ、ＦＦ回路２の出力値は０に初期化（リセット）される。したがって、設定値βの値を任意に設定することにより、加算器３の出力値Ｄ１と値が一致する周期を決定することができる。これらの設定値α、βを例えば下記式（１）、（２）に示すように設定することにより、単位時間当たりのデコード動作開始パルスＳ５の受け入れ回数を任意に設定することができる。
【００３９】
α＝[２ｋ×ｍ／ｎ]      ・・・（１）
β＝α×ｎ−２ｋ×（ｍ−１）      ・・・（２）
ただし、ｍ、ｎは、１≦ｍ≦ｎ≦（２ｋ−１）となる自然数、ｋは整数
【００４０】
ここで、本実施の形態においては、ｋ＝８であるので、α＝[２５６×ｍ／ｎ]、β＝α×ｎ−２５６×（ｍ−１）となり、ｍ、ｎは、１≦ｍ≦ｎ≦２５５となる。
【００４１】
これにより、ｎ回垂直同期を受ける間にデコード動作開始パルスＳ５をｍ回出力するよう、指定することができ、単位時間当たりの伸長フレーム数を制限し、表示出力の上での略「ｍ／ｎ倍速」のスロー再生を可能にすることができる。
【００４２】
例えば、ｍ／ｎ＝１／４としてスロー再生する場合は、α＝[２５６×（１／４）]＝６４、β＝６４×４−０＝２５６となる。ここで、垂直同期信号Ｖｓｙｎｃのタイミングｔ４ｎにて加算器３の出力が０、ＦＦ回路２が０である場合、垂直同期信号Ｖｓｙｎｃのタイミングｔ４ｊ+１〜ｔ４（ｊ＋１）+１については以下のようになる。
【００４３】
ｔ４ｊ+１のとき：Ｄ１＝６３、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ６３
ｔ４ｊ+２のとき：Ｄ１＝１２７、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ１２７
ｔ４ｊ+３のとき：Ｄ１＝１９１、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ１９１
ｔ４ｊ+４のとき：Ｄ１＝２５５、Ｓ１＝「０」、Ｓ２，Ｓ５＝「１」、ＦＦ回路２の保持データ０
ｔ４（ｊ＋１）+１のとき：Ｄ１＝６３、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ６３
・・・
【００４４】
すなわち、この場合には、加算器３の出力（加算値Ｄ１）が２５５になったときのみ、すなわち、垂直同期信号Ｖｓｙｎｃが４回に１回の割合（ｔ４（ｊ+ｉ）、ｉは整数）で一致信号Ｓ２が真となり、デコード動作開始パルスＳ５が出力されて、１／４倍速が実現される。また、このとき論理回路７の出力が「０」となり、ＦＦ回路２の保持データが０にリセットされ、タイミングｔ４（ｊ＋ｉ）+１のとき、加算器３では、ＦＦ回路２からの出力「０」と、設定値αとが加算され、Ｄ１＝６３が出力されるという処理が繰り返されていく。
【００４５】
また、例えば、ｍ／ｎ＝３／４としてスロー再生をする場合、α＝[２５６×（３／４）]＝１９２、β＝１９２×４−２５６×２＝２５６となる。上述と同じく、ここで、垂直同期信号Ｖｓｙｎｃのタイミングｔ０にて加算器３の出力が０、ＦＦ回路２が０である場合、垂直同期信号Ｖｓｙｎｃのタイミングｔ４ｊ+１〜ｔ４（ｊ＋１）+１については以下のようになる。
【００４６】
ｔ４ｊ+１のとき：Ｄ１＝１９１、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ１９１
ｔ４ｊ+２のとき：Ｄ１＝１２７（＝３８３−２５６）、Ｓ１，Ｓ５＝「１」，Ｓ２＝「０」、ＦＦ回路２の保持データ１２７
ｔ４ｊ+３のとき：Ｄ１＝６３（＝３１９−２５６）、Ｓ１，Ｓ５＝「１」，Ｓ２＝「０」、ＦＦ回路２の保持データ６４
ｔ４ｊ+４のとき：Ｄ１＝２５５、Ｓ１＝「０」、Ｓ２，Ｓ５＝「１」、ＦＦ回路２の保持データ０
ｔ４（ｊ＋１）+１のとき：Ｄ１＝１９１、Ｓ１，Ｓ２，Ｓ５＝「０」、ＦＦ回路２の保持データ１９１
・・・
【００４７】
すなわち、この場合には、加算器３の出力が２５５になったときのみ、すなわち、垂直同期信号Ｖｓｙｎｃが４クロックの間に３回のタイミング（ｔ４（ｊ+ｉ）、ｔ４（ｊ+ｉｌ）＋２、ｔ４（ｊ+ｉ）＋３、ｉは整数）を有するデコード動作開始パルスＳ５が出力されて、略３／４倍速再生が実現される。ここで、ｔ４（ｊ+ｉ）＋２、ｔ４（ｊ+ｉ）＋３のときには、キャリー信号Ｓ１が真となり、これにより、デコード動作開始パルスＳ５が出力される。また、ｔ４（ｊ+ｉ）のときには一致信号Ｓ２が真となり、デコード動作開始パルスＳ５が出力される。そして、上述と同様、一致信号Ｓ２が出力されると、ＦＦ回路２の保持データ２５５が「０」にリセットされ、ｔ４（ｊ＋１）+１のときには、加算器３の出力Ｄ１＝１９１となる。
【００４８】
ここで、本実施の形態においては、加算器３、比較器４、ＦＦ回路２等の演算部分を８ビット幅で実装した例を示したが、各構成要素の演算ビット幅を更に拡張することで、より分解能が高い切り替え頻度を可能にすることができる。
【００４９】
本実施の形態においては、ＣＲＴなどの最終出力表示系の垂直同期毎に更新されるレジスタとしてのＦＦ回路２と、ＦＦ回路２の出力に外部より設定された任意の設定値αを加算して再びＦＦ回路２に入力すると共にそのキャリー信号Ｓ１を前記最終出力系の画像再生機構の動作開始トリガとなるデコード動作開始パルスＳ５のマスクとして使用する加算器３と、表示系からの垂直同期信号Ｖｓｙｎｃを受け、加算器３のキャリー信号Ｓ１によるマスク制御を行いながら画像再生機構となるデコーダ回路１０のデコード動作開始パルスＳ５を生成する論理回路５及び論理回路９などからなるトリガ生成機構と、加算器３の出力値Ｄ１と外部により設定された任意の設定値βとを比較し、一致を検出して一致信号Ｓ２を出力する比較器４と、比較器４によって検出された一致信号Ｓ２に基づいてＦＦ回路２を初期化する論理回路６、７からなる初期化機構と、トリガ生成機構から表示を開始するためのデコード動作開始パルスＳ５を受ける毎に１フレームずつ更新された画像出力を行うＪＰＥＧデコーダ回路１０等からなる画像再生機構とを有するので、設定値α、βを変更することで、デコードタイミングを指示するデコード動作開始パルスＳ５の出力タイミングを任意に変更することができる。すなわち、垂直同期信号Ｖｓｙｎｃのタイミングｎに対して、所望のタイミングｍを設定することができ、従来のように、例えばｍ個のカウンタ値のデコード回路を用意することなく、単位時間辺りの表示画像切り替え頻度を任意に変更することが可能な再生制御機構を極めて小さな演算回路で実現することができる。
【００５０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、図１に示す再生制御装置１は、比較器４による一致信号Ｓ２により所定のタイミングでＦＦ回路２がリセットされるため、設定値α、βは任意の値を設定することができるものであるが、設定値α、βを制限することで、更にこの回路を小型化することが可能となる。
【００５１】
図２は、上記実施の形態における変形例を示すブロック図である。図２に示す変形例において、図１に示す再生制御装置１と同一の構成要素には同一の符号を付してその詳細な説明は省略する。図２に示すように、本変形例における再生制御装置１１は、図１に示す比較器４、論理回路５、６、７を持たず、加算器３のキャリー信号Ｓ１が論理回路９に入力される。動作開始パルスＳ５を出力する論理回路９は、垂直同期信号Ｖｓｙｎｃの遅延信号Ｓ３とキャリー信号Ｓ１との論理積を動作開始パルスＳ５とするものである。
【００５２】
すなわち、設定値αは、ｍ／ｎ倍速再生とする場合には、加算器３及びＦＦ回路２のビット数を２ｐとすれば、１≦ｎ＝２ｑ≦２ｐ（ｐ、ｑは整数）を満たす数とすることにより、ＦＦ回路７のリセットを不要とすることができ、よって比較器４による一致信号Ｓ２が不要となる。このように構成することにより、比較器４及び論理回路５〜７を省略することができ回路規模を更に小型化することができる。
【００５３】
また、上述の実施の形態及びその変形例においては、通常のデコードタイミング（Ｖｓｙｎｃ）ではなく、それより遅いタイミングでデコードするデコード開始タイミングを生成する再生制御装置として説明したが、デコーダ回路１０の前段までの構成にかかる回路装置は、所定のタイミング信号に対して所望のタイミングの信号を発生させるタイミング発生装置であり、このタイミング発生装置により発生されるタイミング信号を割り込み信号などに使用してデコード開始以外の処理を行ってもよいことは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態における再生制御装置を示すブロック図である。
【図２】本発明の実施の形態の変形例における再生制御装置を示すブロック図である。
【符号の説明】
【００５５】
１  再生制御装置、２  ＦＦ回路、３  加算器、
４  比較器、５  論理回路、６  論理回路、
８  遅延回路、８  論理回路、９  論理回路、
１０  デコーダ回路、１１  再生制御装置、
Ｓ１  キャリー信号、Ｓ２  一致信号、Ｓ３  遅延信号、
Ｓ４  出力信号、Ｓ５  動作開始パルス
【図１】
2005328258.tif 000003
【図２】
2005328258.tif 000004