(57)【要約】【課題】  １フレームに要する撮影から絵作り処理までの時間を短縮することが可能な画像処理装置を提供する。【解決手段】  １フレームの画面を２フィールドに分割してカラー画像データを出力する撮像回路１と、該撮像回路からカラー画像データをフィールド毎に順次フレームメモリ４に転送するＤＭＡ(1)5と、前記フレームメモリに記憶されたカラー画像データを読み出してγ処理のための画面の明るさの平均値を演算する平均値演算回路10と、あるフィールドの転送終了後、次のフィールドの転送開始までの期間に、前記平均値演算回路を動作させるように制御するフロー制御回路３とを備えて画像処理装置を構成する。【選択図】        図  １
2005210262.tif 000002
【特許請求の範囲】
【請求項１】
受光面にカラーフィルタが貼付されたイメージャにより生成された１フレームのカラー画像信号を、複数のフィールドに区分してフィールド毎に順次、記憶手段に転送する画像信号転送手段と、前記記憶手段に記憶されたカラー画像信号を読み出して画像処理用のパラメータを演算するパラメータ演算手段と、前記パラメータを基に、カラー画像信号に対して所定の画像処理を実行する画像処理演算手段と、あるフィールドの転送終了後、次のフィールドの転送開始までの期間に、前記パラメータ演算手段を動作させるように制御するフロー制御手段とを有することを特徴とする画像処理装置。
【請求項２】
前記記憶手段、前記画像信号転送手段、前記パラメータ演算手段、及び前記フロー制御手段は、同一の処理バスに接続されていることを特徴とする請求項１に係る画像処理装置。
【請求項３】
前記フロー制御手段は、先頭のフィールドのカラー画像信号の転送終了後、以降の水平又は垂直帰線期間の少なくとも一方の期間に、前記パラメータ演算手段を動作させるように制御することを特徴とする請求項１に係る画像処理装置。
【請求項４】
前記イメージャからのカラー画像信号を一時的に保持するｎ（ｎは２以上の整数）ワードのバッファメモリを更に有し、前記画像信号転送手段は、前記バッファメモリから、ｍ（ｍはｍ＜ｎの整数）ワード単位で前記記憶手段に転送すると共に、前記フロー制御手段は、前記バッファメモリよりｍワード単位の転送終了後、次のｍワードの転送開始までの期間に、前記パラメータ演算手段を動作させるように制御することを特徴とする請求項１に係る画像処理装置。
【請求項５】
前記パラメータ演算手段は、γ補正処理におけるγテーブルを演算することを特徴とする請求項１〜４のいずれか１項に係る画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、カラー画像信号を入力して高画質且つ高速な画像処理が必要とされる画像入力機器における画像処理装置に関するものである。
【背景技術】
【０００２】
ＣＣＤ等の撮像素子を用いた画像入力機器において、より高画質な画像をより高速な処理で実現するために、撮像素子より得られた画像情報を量子化し、これに以下に示す様々なデジタル処理を加えて、所望の画像を得る手段が用いられている。
【０００３】
ＣＣＤ等のオンチップカラーフィルタを通して得られるカラー画像情報は、例えばベイヤー配列のＲ，Ｇ，Ｂ値である。これらの画像情報に対して、ホワイトバランス処理、ＲＧＢの単板化処理、色マトリクス処理、エッジ強調処理、γ変換処理等の画像処理（以下絵作り処理という）を実施することで高画質な画像を得ている。こうした絵作り処理は、より高品質な画像を得るために複雑且つ大規模化しており、製品における品質（画質、処理速度等）及びコストパフォーマンスを両立するため、システムＬＳＩによる１チップ化にて実現されている。
【０００４】
かかるシステムＬＳＩの構成例を、図９に示す。図９において、101 は撮像素子及び該素子より得られた各画素情報を所定の量子化幅にてアナログ・デジタル変換して画像データを得る撮像回路である。102 は画像データ用のバスである。103 は撮像された画像データを複数フレーム分保存する記憶手段（以下フレームメモリという）であり、一般的にはＳＤＲＡＭ等により構成される。104 は撮像素子101 より得られた画像データを前記フレームメモリ103 に転送する画像信号入力手段〔以下ＤＭＡ(1) という〕である。105 及び106 は前記フレームメモリ103 内の画像データを用いて絵作り処理するために必要な転送手段〔以下ＤＭＡ(2) 及びＤＭＡ(3) という〕である。107 は絵作り処理回路であり、前記ホワイトバランス処理、ＲＧＢの単板化処理、色マトリクス処理、エッジ強調処理、γ変換処理等が、ここで実施される。108 は、前記絵作り処理回路107 に必要な絵作り処理用のパラメータであり、例えばγ処理に必要なγテーブル等である。システムＬＳＩは、チップ及びパッケージの小型化によるローコストと低消費電力を考慮して、撮像回路101 ，フレームメモリ103 ，絵作り処理回路107 の各機能ユニットをバス102 に接続している。図８に示した構成例においては、ＤＭＡ(1)104及び絵作り処理回路107 はフレームメモリ103 を共有しているので、それぞれの動作は排他的に実施される。例えば、ＤＭＡ(1)104を用いた画像データをフレームメモリ103 に転送する間は（少なくとも１フレーム分）、絵作り処理回路107 は動作できない。
【０００５】
近年、更なる高画質化を実現するために、特に前記絵作り処理演算用のパラメータを撮影データに応じて適応的に用意するといった要求が高まっている。こうした要求を解決すべく、例えば特開２０００−１３２１５５号公報では、動画像処理において、垂直ブランキング期間内に特定エリアの画像データの平均値を求め、この結果に応じてカラーパレットすなわちγカーブを選択し、このγカーブにて次フレームの絵作り処理を実施することで、輝度信号のダイナミックレンジを確保し、より見やすい画像を提供するようにした画像処理方式を開示している。
【０００６】
一方、デジタルカメラに代表されるスチル画像においては、適応的に該パラメータを反映した絵作り処理を施す場合、撮像したフレームそのものの絵作り処理演算パラメータをまず求め、該結果が得られた後に該フレームの絵作り処理を実行しなければならない。
【０００７】
前記システムＬＳＩの構成例と合わせて、絵作り処理用パラメータの一例としてγ演算を実施する例を、図10に基づいて説明する。図10において、109 はγカーブを求めるための演算回路である。該演算回路109 は、以降特開２０００−１３２１５５号公報開示の手法を参考に、特定エリアの画像データの平均値を求め、これに応じてγテーブルを切り替えるものとする。110 は複数のγテーブルを有しているγテーブル格納部で、Ｘは輝度平均値が明るいときのテーブル、Ｙは輝度平均値が暗いときのテーブルとする。これ以外の各ブロックは、図９に示したものと同じである。この様なシステムＬＳＩ構成において、画像処理を実施する場合のタイミングを、図11に示す。
【０００８】
図11の各タイミングａ，ｂ，ｃにおいて、それぞれ次の動作を行う。
（ａ）：撮像した画像データをフレームメモリ103 に転送する。
（ｂ）：フレームメモリ103 内の画像データを用いて演算回路109 で輝度平均値を求める。
（ｃ）：（ｂ）の演算結果に基づき、γテーブル格納部110 のγテーブルを更新する。
なお、この例では、明るさの平均値毎に、γテーブルを複数種類保持していることを前提としている。適応的な絵作り処理を実施する場合、従来のシステムＬＳＩ構成においては、上記（ａ）〜（ｃ）の各タイミングの動作をシリーズに実施せざるを得ず、その結果１フレームに要する撮影〜絵作り処理までの時間が長くなり、特にデジタルカメラシステムにおいて、その連写性能を落とすといった問題がある。
【特許文献１】特開２０００−１３２１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の画像処理方式は、機能的に問題はなく、所望の動作を実現可能なものであり、広く使用されている。しかしながら、上記画像処理手法の更なる特性向上を実現するには、１フレームに要する撮影から絵作り処理までの時間を短縮し、システムの処理性能を向上させる必要がある。特に、γ処理演算に必要なテーブルに代表される絵作り処理用パラメータは、絵作り処理前に高速に演算しなければならない。また、前記処理系をより安価に構成する必要がある。
【００１０】
本発明は、上記課題を解決するためになされたもので、１フレームに要する撮影〜絵作り処理までの時間を短縮可能な画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の請求項１に係る発明は、受光面にカラーフィルタが貼付されたイメージャにより生成された１フレームのカラー画像信号を、複数のフィールドに区分してフィールド毎に順次、記憶手段に転送する画像信号転送手段と、前記記憶手段に記憶されたカラー画像信号を読み出して画像処理用のパラメータを演算するパラメータ演算手段と、前記パラメータを基に、カラー画像信号に対して所定の画像処理を実行する画像処理演算手段と、あるフィールドの転送終了後、次のフィールドの転送開始までの期間に、前記パラメータ演算手段を動作させるように制御するフロー制御手段とを備えて画像処理装置を構成するものであり、その実施例には、実施例１が対応する。
【００１２】
請求項２に係る発明は、請求項１に係る画像処理装置において、前記記憶手段、前記画像信号転送手段、前記パラメータ演算手段、及び前記フロー制御手段は、同一の処理バスに接続されていることを特徴とするものであり、その実施例には、実施例１及び２が対応する。
【００１３】
請求項３に係る発明は、請求項１に係る画像処理装置において、前記フロー制御手段は、先頭のフィールドのカラー画像信号の転送終了後、以降の水平又は垂直帰線期間の少なくとも一方の期間に、前記パラメータ演算手段を動作させるように制御することを特徴とするものであり、その実施例には、実施例１が対応する。
【００１４】
請求項４に係る発明は、請求項１に係る画像処理装置において、前記イメージャからのカラー画像信号を一時的に保持するｎ（ｎは２以上の整数）ワードのバッファメモリを更に有し、前記画像信号転送手段は、前記バッファメモリから、ｍ（ｍはｍ＜ｎの整数）ワード単位で前記記憶手段に転送すると共に、前記フロー制御手段は、前記バッファメモリよりｍワード単位の転送終了後、次のｍワードの転送開始までの期間に、前記パラメータ演算手段を動作させるように制御することを特徴とするものであり、その実施例には、実施例２が対応する。
【００１５】
請求項５に係る発明は、請求項１〜４のいずれか１項に係る画像処理装置において、前記パラメータ演算手段は、γ補正処理におけるγテーブルを演算することを特徴とするものであり、その実施例には、実施例１及び２が対応する。
【発明の効果】
【００１６】
請求項１に係る発明によれば、画像信号の転送と画像処理用パラメータ演算を並行して実施することができ、それにより1 フレームに要する撮影〜絵作り処理までの時間を短縮することができる。請求項２に係る発明によれば、画像処理関連のユニットを同一バス上に接続しているので、画像処理装置を安価に実現することができる。請求項３に係る発明によれば、画像信号の転送と画像処理用パラメータ演算を並行して実施される。これにより、１フレームに要する撮影〜絵作り処理までの時間を短縮することができる。請求項４に係る発明によれば、画像信号の転送と画像処理用パラメータ演算を並行して実施される。これにより、１フレームに要する撮影〜絵作り処理までの時間を短縮することができる。請求項５に係る発明によれば、適応的にγ演算が実施され、高画質な画像を生成することが可能となる。
【発明を実施するための最良の形態】
【００１７】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００１８】
まず、図１に基づいて、本発明に係る画像処理装置の実施例１について説明する。図１において、１は受光面にカラーフィルタが貼付された撮像素子及び該素子より得られた各画素情報を所定の量子化幅にてアナログ・デジタル変換して画像データを得るアナログ・デジタル変換回路とからなる撮像回路である。該撮像回路１は、量子化された画像データとＨ及びＶブランキング信号を発生する。本実施例における撮像回路１は、１フレームの画面をインターレースにて２フィールドに分割して出力するものとする。なお、画像データを扱う信号線は、図中の太線で示している。２は画像データ用のデータバスである。３は、次に述べるＤＭＡ(1)5もしくはＤＭＡ(2)6及びＤＭＡ(3)7のバス使用権を制御するフロー制御回路である。該フロー制御回路３は、撮像回路１より得られるＨもしくはＶブランキング信号Ａに基づき、ＤＭＡ(1)5もしくはＤＭＡ(2)6及びＤＭＡ(3)7のバス使用権を指示するバス切替えフラグＢと、ＤＭＡ(2)6での画像データの選択を指示するパラメータ演算フラグＣを出力する。４は、撮像回路１より得られた画像データを複数フレーム分保存可能なフレームメモリであり、ＳＤＲＡＭ等により構成される。５は、撮像回路１より得られた画像データを、前記フレームメモリ４に転送するＤＭＡ(1) である。６及び７は、前記フレームメモリ４内の画像データを用いて絵作り処理を実施するために必要なＤＭＡ(2) 及びＤＭＡ(3) である。なお、図１では図示を省略しているが、ＤＭＡ(1)5，ＤＭＡ(2)6，ＤＭＡ(3)7は、フレームメモリ４に対する所望のアドレス値を発生するようになっている。
【００１９】
ＤＭＡ(2)6は、フロー制御回路３よりのパラメータ演算フラグＣを用いて、画像データを次に述べる平均値演算回路10あるいは絵作り処理回路８に振り分ける。８は絵作り処理回路であり、前記ホワイトバランス処理、ＲＧＢの単板化処理、色マトリクス処理、エッジ強調処理、γ変換処理等はここで実施される。なお、絵作り処理の内容自体の詳細は割愛する。９は、前記絵作り処理回路８に必要な絵作り処理用のパラメータを格納しているパラメータ格納部であり、本実施例においては、γ処理に必要なγテーブルを格納しているγテーブル格納部である。なお、この絵作り処理用のパラメータは、特にγテーブルに限るものではない。本実施例では、γテーブル格納部９は、複数のテーブルを有している。Ｘテーブルは低輝度側に階調を割り当てたときのテーブル、Ｙテーブルは高輝度側に階調を割り当てたときのテーブルである。Ｘ及びＹテーブルの一例を図２の（Ａ），（Ｂ）に示す。
【００２０】
10は、ＤＭＡ(2)6を通してフレームメモリ４内の画像データから画面の明るさの平均値を演算する平均値演算回路である。該平均値のレベルにより、前記γテーブル格納部９より前記ＸもしくはＹのγテーブルを選択する信号Ｄを出力する。絵作り処理回路８は、選択されたγテーブルに従った輝度信号のγ変換処理を実施し、画面全体の明暗に関わらず、より見やすい画像を作り上げる。
【００２１】
図３は、本発明の実施例２を示すブロック構成図である。図３において、21は、撮像素子及び該素子より得られた各画素情報を所定の量子化幅にてアナログ・デジタル変換して画像データを得るアナログ・デジタル変換回路からなる撮像回路である。該撮像回路21は量子化された画像データとＨ及びＶブランキング信号を発生する。本実施例における撮像回路21は、１フレームの画面をインターレースにて２フィールドに分割して出力するものとする。なお、図３においても画像データを扱う信号線は太線で示している。22は画像データ用のデータバスである。23は、後述のＤＭＡ(1)25 もしくはＤＭＡ(2)26 及びＤＭＡ(3)27 のバス使用権を制御するフロー制御回路23である。該フロー制御回路23は、撮像回路21より得られるＨもしくはＶブランキング信号Ａ及びＤＭＡ(1)25 より得られる転送ステータス信号Ｅに基づき、ＤＭＡ(1)25 もしくはＤＭＡ(2)26 及びＤＭＡ(3)27 のバス使用権を指示するバス切替えフラグＢと、ＤＭＡ(2)26 での画像データの選択を指示するパラメータ演算フラグＣを出力する。24は撮像回路21より得られた画像データを複数フレーム分保存可能なフレームメモリであり、ＳＤＲＡＭ等により構成される。
【００２２】
25は、撮像回路21より得られた画像データを前記フレームメモリ24に転送するＤＭＡ(1) である。26及び27は、前記フレームメモリ24内の画像データを用いて絵作り処理を実施するために必要なＤＭＡ(2) 及びＤＭＡ(3) である。なお、図３では図示を省略しているが、ＤＭＡ(1)25 ，ＤＭＡ(2)26 ，ＤＭＡ(3)27 は、フレームメモリ24に対する所望のアドレス値を発生するようになっている。ＤＭＡ(2)26 は、フロー制御回路23よりのパラメータ演算フラグＣを用いて、画像データを次に述べる平均値演算回路30あるいは絵作り処理回路28に振り分ける。28は絵作り処理回路であり、前記ホワイトバランス処理、ＲＧＢの単板化処理、色マトリクス処理、エッジ強調処理、γ変換処理等はここで実施される。なお、絵作り処理の内容自体の詳細は割愛する。29は、前記絵作り処理回路28に必要な絵作り処理用のパラメータを格納しているパラメータ格納部であり、本実施例においては、γ処理に必要なγテーブルを格納しているγテーブル格納部である。なお、この絵作り処理用のパラメータは、特にγテーブルに限るものではない。本実施例では、γテーブル格納部29は、複数のテーブルを有している。Ｘテーブルは低輝度側に階調を割り当てたときのテーブル、Ｙテーブルは高輝度側に階調を割り当てたときのテーブルである。30は、ＤＭＡ(2)26 を通してフレームメモリ24内の画像データから画面の明るさの平均値を演算する平均値演算回路である。該平均値のレベルにより、前記γテーブル格納部29より前記ＸもしくはＹのγテーブルを選択する信号Ｄを出力する。絵作り処理回路28は、選択されたγテーブルに従った輝度信号のγ変換処理を実施し、画面全体の明暗に関わらずより見やすい画像を作り上げる。
【００２３】
図４は、図１もしくは図３に示した実施例１又は２を用いた場合の、スチル画像の撮影から画像処理完了までの動作を示すタイミングチャートである。本実施例１又は２を用いれば、画像データのフレームメモリ４，24への書き込みとγカーブ演算を、ほぼ同時に実施することにより、全体の処理時間を短縮可能である。画像データのフレームメモリ４，24への書き込み処理内容（イ）は、図１もしくは図３において、撮像回路１，21からＤＭＡ(1)5，25及びデータバス２，22を経由し、フレームメモリ４，24に画像データを書き込む行為である。γカーブ演算処理内容（ロ）は、図１もしくは図３において、フレームメモリ４，24からデータバス２，22，及びＤＭＡ(2)6，26を経由し、平均値演算回路10，30にて、γテーブル格納部９，29のＸもしくはＹテーブルを選択する信号Ｄを出力する行為である。画像処理演算の内容（ハ）は、選択されたγテーブルを用いた絵作り処理回路８，28による絵作り処理である。
【００２４】
図５は、図１に示した実施例１における、フロー制御回路３の構成例を示すブロック図である。図５において、３-1はＶブランキング信号Ａの両エッジをカウントするカウンタである。 撮影開始時に０にクリアされ、該カウンタ３-1が１のときにパラメータ演算フラグＣのＨレベルを出力し、該カウンタ３-1が４のときにパラメータ演算フラグＣのＬレベルを出力する。３-2はＡＮＤとＯＲによる組み合わせ回路である。パラメータ演算フラグＣがＨレベルになった後、ＨもしくはＶブランキングがＬレベルになれば、バス切り替えフラグＢはＬレベルになるように構成されている。
【００２５】
図６は、図１に示した実施例１におけるフロー制御回路３のタイミングを処理内容に合わせて詳細に説明するタイミングチャートである。Ｖ，Ｈブランキング信号Ａのブランキング期間は、図中のＬレベルである。本実施例では、２フィールドにて１フレームの画像を得る撮像回路を前提としている。したがって、Ｖブランキング信号Ａのブランキング期間は２回存在する。撮影開始時には、パラメータ演算フラグＣ及びバス切替えフラグＢは、それぞれ、Ｌ，Ｈレベルである。バス切替えフラグＢのＨレベル状態は、ＤＭＡ(1)5にデータバス２の使用許諾権があること意味する。すなわち、撮像回路１より得られた画像データをＤＭＡ(1)5とデータバス２によりフレームメモリ４に書き込む処理が実施される。これは、図６中の処理内容（イ）に相当する。
【００２６】
第１フィールドの書き込みが終了し、Ｖブランキング期間になると共に、バス切替えフラグＢはＬレベルになり、且つパラメータ演算フラグＣはＨレベルになる。この状態は、ＤＭＡ(2)6にデータバス２の使用許諾権があること意味する。すなわち、フレームメモリ４の画像データを用いてデータバス２とＤＭＡ(2)6と平均値演算回路10により、画像の輝度平均を演算する処理が実施される。これは、図６中の処理内容（ロ）に相当する。第２フィールドの書き込みが終了し、2 回目のＶブランキング期間が終了した時点にて、γテーブル格納部９のＸもしくはＹテーブルの選択が完了する。パラメータ演算フラグＣはＬレベルに戻る。そして、同時にＤＭＡ(2)6，ＤＭＡ(3)7と絵作り処理回路８とγテーブル格納部９のγテーブルを用いた絵作り処理が実行される。これは、図６中の処理内容（ハ）に相当する。
【００２７】
パラメータ演算フラグＣがＨレベルの期間において、ＤＭＡ(2)6は平均値演算回路10に画像データを転送し、画像の輝度平均を実施する。図６中のバス切替えフラグＢのハッチング部分は、処理内容（イ）及び（ロ）が交互に繰り返される期間である。この期間を拡大した様子は、図６の下部に示されている。 この期間はＨブランキング期間中は処理内容（ロ）が実施され、Ｈブランキング期間以外は、処理内容（イ）の実行に当てられる。
【００２８】
図７は、図３に示した実施例２におけるフロー制御回路23のタイミングを処理内容に合わせて詳細に説明するタイミングチャートである。なお、図１に示した実施例１にて述べたＨもしくはＶブランキング信号Ａのブランキング期間による処理内容（イ），（ロ）は変わらないので説明を省略する。図７は、図３におけるＤＭＡ(1)25 を用いたフレームメモリ24への画像転送期間の空き時間を利用した処理内容（ロ）の実施の様子を示している。
【００２９】
図７に示した動作の説明に先立ち、まず、ＤＭＡ(1)25 の構成例をフロー制御回路23の構成例と共に図８に基づいて説明する。図８において、25-1は、所定の画像データを一時保管するバッファメモリであり、デュアルポートメモリ等で構成されている。本実施例のバッファメモリ25-1は、画像データ２Ｎワード（２Ｎは請求項４におけるｎに対応する。つまり２Ｎ＝ｎ）、すなわち画素２Ｎピクセルに相当する保持領域を持ち、1 回の転送（請求項４におけるｍに対応する）をＮワード単位にする。これはあくまで一例であり、バッファメモリサイズｎワードと転送サイズｍワードの関係ｎ＞ｍ（ｎは２以上の整数、ｍはｍ＜ｎの整数）が成立していれば、どのようなサイズでも構わない。バッファメモリ25-1のＡ１は、図３における撮像回路21からの画像データの書き込みアドレスを示す。バッファメモリ25-1のＤ１は、図３における撮像回路21からの画像データのデータ入力を示す。バッファメモリ25-1の画像クロックは、図３における撮像回路21から送出される１画素分のデータに対応したクロックである。バッファメモリ25-1のＡ２は、後述の読み出しアドレス発生用カウンタ25-3から入力される画像データの読み出しアドレスを示す。バッファメモリ25-1のＤ２は、データバス22へのデータ出力を示す。
【００３０】
図８に図示していないが、データバス22に送られた画像データは、図３におけるフレームメモリ24へ書き込まれる。バッファメモリ25-1の演算クロックは、図３における絵作り処理回路28で使う内部クロックである。該演算クロックの周波数は、前記画像クロックより高い。25-2は、バッファメモリ25-1の書き込みアドレス発生用のカウンタである（以下ライトポインタという）。該カウンタ25-2はＨ及びＶブランキング信号のブランキング期間以外、すなわち図３における撮像回路21の画像データの出力有効期間のみインクリメントされる。ライトポインタ25-2は１から２Ｎまでインクリメントし、再び１に戻る。該インクリメントは、１画素分のデータに対応した画像クロックが、図３における撮像回路21から送出される毎（画像クロック毎）に、１インクリメントされる。25-3は、バッファメモリ25-1の読み出しアドレス発生用のカウンタである（以下リードポインタという）。該カウンタ（リードポインタ）25-3は、図３における絵作り処理回路28にて用いられる演算クロックにてインクリメントされる。リードポインタ25-3は１からＮもしくはＮから２Ｎまでインクリメントし、それぞれＮもしくは２Ｎでアドレス値を保持する。
【００３１】
更に、リードポインタ25-3は、ライトポインタ25-2のアドレスがＮすなわちＮ画素分の画像データがバッファメモリ25-1に保存された時点で、デコード回路25-4により１にクリアされる。25-5は、フレームメモリ24への画像転送期間の空き時間を示す信号（前記転送ステータス信号）を発生する回路で、該回路25-5は、ＪＫフリップフロップ等で構成されている。ＪＫフリッププロップで構成される回路25-5は、撮影開始時にリセットされ、出力ＸＱはＨレベルになる。Ｎワード分の画像データのデータバス22への出力が終了したことを、デコード回路25-6にて検出し、ＪＫフリップフロップからなる回路25-5をセットし、ＸＱをＬレベルにする。図３における撮像回路21からの画像データＮワード分の書き込みが終了したことを、デコード回路25-7にて検出し、ＪＫフリップフロップからなる回路25-5をリセットし、ＸＱをＨレベルにする。ＪＫフリップフロップからなる回路25-5の出力ＸＱは、次に述べるフロー制御回路23の組み合わせ回路23-2に入るようになっている。
【００３２】
次に、図８の上部に示すフロー制御回路23の構成例について説明する。23-1は、図５に示したカウンタ３-1に等しいものであり、23-2は図５に示した組み合わせ回路３-2と等しい機能を持つものである。
【００３３】
図８に示したＤＭＡ(1)25 とフロー制御回路23は、図７に示したタイミングにて動作する。図７のＡ１，Ｄ１はライトポインタ25-2側のアドレス及びデータである。Ｄ１群からＤ４群まで、それぞれＮワードの画像データが図８におけるバッファメモリ25-1に書き込まれる。図７のＡ２，Ｄ２は、リードポインタ25-3側のアドレス及びデータである。Ｄ２の最初はダミー転送である。Ｄ１群からＤ４群まで、それぞれＮワードの画像データが、図８におけるデータバス22に読み出される。Ｄ２におけるＤ１群からＤ４群は、Ｄ１におけるＤ１群からＤ４群の内容に等しい。また、Ａ２は転送開始時（Ｈブランキング期間の後）Ｎにセットされ、以降２Ｎまでのカウントを繰り返す。図８に示されるように、図３における撮像回路21からの画像データを書き込む期間Ｔ１と、図８におけるデータバス22への画像データの出力期間Ｔ２には、Ｔ１＞Ｔ２の関係にあるため、この期間を処理内容（ロ）に当てることが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る画像処理装置の実施例１の構成を示すブロック図である。
【図２】図１に示した実施例１におけるパラメータ格納部に格納されているＸ及びＹテーブルの一例を示す図である。
【図３】本発明の実施例２に係る画像処理装置を示すブロック図である。
【図４】図１又は図３に示した実施例１又は実施例２におけるスチル画像の撮影から画像処理完了までの動作を示すタイミングチャートである。
【図５】図１に示した実施例１におけるフロー制御回路の構成例を示すブロック図である。
【図６】図１に示した実施例１におけるフロー制御回路のタイミングを処理内容に合わせて詳細に説明するためのタイミングチャートである。
【図７】図３に示した実施例２におけるフロー制御回路のタイミングを処理内容に合わせて詳細に説明するためのタイミングチャートである。
【図８】図３に示した実施例２におけるＤＭＡ(1) とフロー制御回路の構成例を示すブロック図である。
【図９】従来の画像処理のためのシステムＬＳＩの構成例を示すブロック図である。
【図１０】従来の画像処理のためのシステムＬＳＩの他の構成例を示すブロック図である。
【図１１】図10に示したシステムＬＳＩにおける画像処理のタイミングを示す図である。
【符号の説明】
【００３５】
１，21  撮像回路
２，22  データバス
３，23  フロー制御回路
３-1  カウンタ
３-2  組み合わせ回路
４，24  フレームメモリ
５，25  ＤＭＡ(1) 
６，26  ＤＭＡ(2) 
７，27  ＤＭＡ(3) 
８，28  絵作り処理回路
９  パラメータ格納部
10，30  平均値演算回路
29  γテーブル格納部
25-1  バッファメモリ
25-2  カウンタ（ライトポインタ）
25-3  カウンタ（リードポインタ）
25-4  デコード回路
25-5  転送ステータス信号発生回路（ＪＫフリップフロップ）
25-6  デコード回路
25-7  デコード回路
【図１】
2005210262.tif 000003
【図２】
2005210262.tif 000004
【図３】
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【図４】
2005210262.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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