(57)【要約】【課題】  電源スイッチを遮断する際に、論理回路の状態をラッチ回路に保持する場合、これまでの諸技術では、リーク電流を完全に削減できない、或いは長時間の保持が困難でリフレッシュに伴う電力を消費するなどの難点があった。【解決手段】  代表的な例では、チャネル領域が５ｎｍ以下の多結晶薄膜で構成される電界効果型トランジスタと、そのトランジスタがゲート入力端子に接続されたCMOS回路で構成するダイナミックラッチを設ける。これにより、電源スイッチの遮断時に論理回路の状態を保持する。更に、電源スイッチを回路ブロック毎に設け、テストの際に、前記の情報保持手段に不良が発見された場合には、該当する機能ブロックの電源スイッチを当該ブロックの未使用時においても導通したままにする。更に、半導体集積回路全体が動作時においても未使用の回路ブロックについては、電源スイッチをオフして論理回路の状態を前記ダイナミックラッチに保持することが出来る。【選択図】  図１
2005079360.tif 000002
【特許請求の範囲】
【請求項１】
論理回路とラッチ回路とを有し、
前記ラッチ回路は、チャネル部の平均の厚さが５ｎｍ以下である第１の電界効果型トランジスタを含んで構成されることを特徴とする半導体集積回路。
【請求項２】
複数の論理ゲートと、前記論理ゲートに接続される複数のラッチ回路と、を有する論理回路と、
前記論理ゲートに接続される複数のラッチ回路、前記第１のラッチ回路、及び複数の論理ゲートの各電源供給を制御する電源スイッチと、を有し、且つ
前記複数のラッチ回路は、第１のラッチ回路と前記第１のラッチ回路の状態を保持可能な第２のラッチ回路とを有し、
前記第１のラッチ回路の状態信号を保持可能な第２のラッチ回路は、チャネル領域の平均の厚さが５ｎｍ以下である電界効果型トランジスタを有することを特徴とする半導体集積回路。
【請求項３】
前記第２のラッチ回路の有する電界効果型トランジスタのチャネルが、高さの平均が５ｎｍ以下の複数の半導体の結晶粒からなることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第２のラッチ回路の有する電界効果型トランジスタのチャネルが、短径の平均が５ｎｍ以下の複数の半導体の結晶粒からなることを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記ラッチ回路は、第１の容量素子と前記第１の容量素子に電荷を書き込む書込みトランジスタを含み、且つ、前記書込みトランジスタはチャネル領域の平均の厚さが５ｎｍ以下の前記電界効果型トランジスタで構成されることを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記第１の容量素子が、当該半導体集積回路が入力端子に接続される第２の電界効果型トランジスタのゲート容量で構成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
前記半導体集積回路は、電源から前記論理回路と前記ラッチ回路への電流の供給を制御する少なくとも１つのスイッチを備え、前記スイッチがオフ状態になった際には、前記論理回路の内部状態を前記第１の容量素子に蓄えた電荷として保持することを特徴とする請求項２に記載の半導体集積回路。
【請求項８】
前記スイッチは、その一方の端子に第２の容量素子を有することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
複数の論理ゲートと、前記論理ゲートに接続される複数のラッチ回路とを有する前記論理回路を有する回路ブロックを複数有し、
前記電源スイッチは、スイッチ制御信号によってオン、オフを制御され、前記回路ブロックが使用状態にあるときにはオン、未使用状態にあるときにはオフするように制御されることを特徴とする請求項２に記載の半導体集積回路。
【請求項１０】
前記スイッチ制御信号にかかわらず、前記電源スイッチを常にオン状態にすることを可能とする手段を含むことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記前記論理回路が使用状態から未使用状態に移行する際には、前記ラッチ回路に前記論理回路の内部状態を保持するとともに前記電源スイッチをオフ状態とし、前記論理回路が未使用状態から使用状態に移行するときには、前記論理回路を使用するのに先立ち、前記電源スイッチをオン状態とするとともに前記ダイナミックラッチ回路に保持した内部状態を前記論理回路に書き戻すことを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記半導体集積回路はプロセッサを備え、前記電源スイッチ制御信号は、前記プロセッサのタスクの切り替えに同期して発生されることを特徴とする請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置、特にリーク電流の遮断のために電源と回路の間にスイッチを設けた半導体集積回路におけるラッチ回路の情報保持に関するものである。
【背景技術】
【０００２】
現在の半導体集積回路の大部分はCMOS回路を用いて構成されている。CMOS回路は、動作時のみに負荷容量の充放電に伴うAC電流が流れ、待機時にはほとんど電流が流れないという特長を持つ。このため、特に低電力の半導体集積回路の実現に適している。しかし、加工寸法が０．１５μｍ程度以下の微細な電界効果型トランジスタを用いる最新の半導体集積回路では、DC電流の増大が問題になっている。これは、電界効果型トランジスタの微細化に伴い電源電圧の低電圧化が進むので、速度を確保するには電界効果型トランジスタのしきい電圧を低く設定する必要があるからである。つまり、しきい電圧が低いために、無視できない量のサブスレッショルドリーク電流が常に流れるからである。サブスレッショルドリーク電流は電界効果型トランジスタのしきい電圧を低く設定すると急激に大きくなる。このため、サブスレッショルドリーク電流による電力の増大は今後、微細化が進むとますます深刻になると予想されている。
【０００３】
このサブスレッショルドリーク電流を低減するための手段として、CMOS回路と電源線との間に電界効果型トランジスタからなる電源スイッチを設け、待機時にはその電界効果型トランジスタをオフする方法が提案されている。例えば、１９９５年８月発行のIEEE Journal of Solid State Circuits (アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキット)の８４７ページから８５４ページに記載された方式（非特許文献１）や１９９８年２月に米国サンフランシスコで開催された国際固体素子会議（ISSCC:アイ・エス・エス・シー・シー）の予稿集１９２ページから１９３ページに記載された方式が知られている（非特許文献２）。前者は、しきい電圧が高くリーク電流が無視できる電界効果型トランジスタを電源スイッチに使う方式である。後者は、より低い電圧まで動作させるために電源スイッチにしきい電圧の低い電界効果型トランジスタを用いる代わりに、待機時にはそのゲート電圧を負電位にすることによってリーク電流を防止する方式である。前者はMTCMOS（Multi-Threshold CMOS）、後者はSCCMOS（Super Cut-off CMOS）と呼ばれている。電源スイッチを用いてリーク電流をカットする方式は他にも色々と提案されている。以下では、そのような方式を１括して電源スイッチ方式と呼ぶことにする。
【０００４】
単純な電源スイッチ方式では、電源の遮断時にラッチの情報が失われるので、電源の再導通時に論理回路の内部状態を復帰できない。そこで、これを解決する方法も提案されている。例えば、ラッチの情報を外部のメモリに退避させる方法や、ラッチ回路に工夫をする方法である。前者の例が、特開平5-110392号公報の第１２８カラムに記述されている（特許文献１）。待機状態にはラッチの情報を外部のメモリに退避させて電源を遮断し、動作時には電源スイッチを導通してからラッチにデータを戻すという方法である。後者の例としては、１９９５年６月に京都で開催された半導体回路の国際会議（Symposium on VLSI Circuits：シンポジウム・オン・ブイエルエスアイ・サーキット）の予稿集１２５ページから１２６ページに記載された方式（以下バルーンラッチ方式と呼ぶ）（非特許文献３）や、特開平2000-77982号公報に記載された方式（以下不揮発ラッチ方式と呼ぶ）（特許文献２）、あるいは特開平5-110392号公報に記載された方式（以下ダイナミック方式と呼ぶ）（特許文献３）、の３つを挙げることができる。
【０００５】
バルーンラッチ方式は、本来のラッチに加えて、常に電源が供給されている小さなサイズの電界効果型トランジスタで構成されたラッチを待機時用に設けるものである。不揮発ラッチ方式は、ラッチ内部に設けた強誘電体キャパシタにラッチ内部の情報を退避させるものである。強誘電体キャパシタは不揮発メモリとして動作するので待機時に電源を遮断してもラッチの内容を記憶できる。ダイナミック方式は、通常のキャパシタと電界効果型トランジスタから構成されるダイナミックセルにラッチの情報を保持するものである。キャパシタに蓄えられた電荷はリークするのでリフレッシュ動作が必要であるが、待機時用にラッチを設けるバルーンラッチに比較すると消費電力は少ないことが期待できる。
【０００６】
【特許文献１】特開平5-110392号公報（第１２８欄）
【０００７】
【特許文献２】特開平2000-77982号公報
【特許文献３】特開平5-110392号公報
【特許文献４】特開2000-269457号公報（段落００１０、図２３）
【特許文献５】特開2002-94029号公報（段落００１７、図１）
【非特許文献１】IEEE Journal of Solid State Circuits (アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキット)（１９９５年８月発行、８４７ページから８５４ページ）
【非特許文献２】１９９８年国際固体素子会議（ISSCC:アイ・エス・エス・シー・シー）予稿集（１９２ページから１９３ページ）
【非特許文献３】１９９５年半導体回路の国際会議（Symposium on VLSI Circuits：シンポジウム・オン・ブイエルエスアイ・サーキット）予稿集（１２５ページから１２６ページ）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記の従来例のうち、ラッチの情報を外部メモリに退避させる方法は、データの退避と復帰のために外部メモリをアクセスするので、ラッチの数が多いと時間がかかる。このため、大規模な回路を搭載する半導体集積回路には、適していない。一方、上述した従来例のうちラッチ回路に工夫をしたタイプは、データの退避や再読み込みに長い時間を必要とはしない。しかし、それぞれ以下のような課題がある。まず、バルーンラッチ方式では、情報保持用のラッチ回路には常に電源を供給しなくてはならないので、リーク電流を完全にカットすることができない。今後、半導体プロセスの微細化が進むと、搭載される回路の増大に伴いラッチの数が増え、更に低電圧化が進ので、情報保持用のラッチの部分のリーク電流は無視できない量になる恐れがある。一方、不揮発ラッチ方式は、電源を完全に遮断することができるため消費電力の面からは優れている。しかし、強誘電体キャパシタはよく知られているように書き込み回数の制限がある。このため、短期間の待機状態が頻繁におきるような場合には信頼性に問題が生ずるおそれがある。例えば、10ミリ秒程度の待機時間が要求されるシステムを10年間連続して稼動する場合を想定してみる。すると、３×１０の10乗（３×１０１０）回の待機状態が起きるので、強誘電体への書き込み回数としては、少なくとも10の11乗（１０１１）回程度、マージンを持たせてできれば10の12乗（１０１２）回程度を保証する必要がある。しかし、一般に、強誘電体の書き込み回数は１０の１０乗（１０１０）からせいぜい１２乗（１０１２）が限界と言われている。従って、前記のような条件では量産時の信頼性の確保が困難である。更に、不揮発素子を使う場合は、一般にテストが複雑で時間がかかるためテストコストの増大といった問題も生じる可能性がある。ダイナミック方式では、リフレッシュによる電力増加が課題である。キャパシタに接続された電界効果型トランジスタのしきい電圧を高くすることが前記の文献には示されている。しかし、通常の電界効果型トランジスタは、しきい電圧を上げたとしても接合リーク電流が無視できない。設計にもよるが、素子のばらつきや温度条件を合わせた最悪のケースでは、リテンション時間として10マイクロ秒から100マイクロ秒程度になってしまう恐れがある。この場合、待機時間中にリフレッシュで消費する電力が問題となる。
【０００９】
このように、スイッチ遮断方式における従来のラッチ回路では、情報を保持するために電力を消費したり、書き込み回数の制限があったりとさまざまな課題があった。
【００１０】
更に、ラッチ回路の情報保持機構に不良があった場合にどのように対処するのかという点についての配慮もなされていなかった。又、従来例では、待機時の電流の低減を目的としたリーク電流の低減を目的とした検討がなされているが、将来は動作時におけるAC電流に対してリークに伴うDC電流が無視できない量になることも予想される。従って、これについても考慮が必要である。
【課題を解決するための手段】
【００１１】
前記課題の解決のために、本発明では以下のような手段を用いる。
【００１２】
本発明の骨子は、論理回路とラッチ回路とを有し、前記ラッチ回路は、チャネル部の平均の厚さが５ｎｍ以下である第１の電界効果型トランジスタを含んで構成されることを特徴とする半導体集積回路である。
【００１３】
更に、詳しくは、複数の論理ゲートと、前記論理ゲートに接続される複数のラッチ回路と、を有する論理回路と、前記論理ゲートに接続される複数のラッチ回路、前記第１のラッチ回路、及び複数の論理ゲートの各電源供給を制御する電源スイッチと、を有し、且つ前記複数のラッチ回路は、第１のラッチ回路と前記第１のラッチ回路の状態を保持可能な第２のラッチ回路とを有し、前記第１のラッチ回路の状態信号を保持可能な第２のラッチ回路は、チャネル領域の平均の厚さが５ｎｍ以下である電界効果型トランジスタを有することを特徴とする半導体集積回路と云うことが出来る。
【００１４】
仔細にその特徴を説明すれば、次の通りである。まず、ラッチ回路部分を、通常のスタティックなラッチ回路と、情報保持手段としてのダイナミックなラッチ回路とで構成する。そして、後者のダイナミックなラッチ回路を、チャネル領域が５ｎｍ程度以下の多結晶薄膜で構成される第１の電界効果型トランジスタと、その第１のトランジスタが入力端子に接続されたCMOSインバータで構成する。電源遮断時にCMOSインバータの、即ち第２の電界効果型トランジスタのゲート容量部に電荷としてラッチの情報を保持し、前記の第１の電界効果型トランジスタをオフ状態とし、CMOSインバータは電源を遮断する。この第１の電界効果型トランジスタはチャネル部が非常に薄いためリーク電流を10のマイナス19乗（１０−１９）アンペア程度と極端に小さくできる。温度、ばらつきを考慮しても10のマイナス16乗（１０−１６）アンペア程度となし得る。このため、従来のダイナミック方式におけるリテンションの問題を回避できる。更に、情報保持部分が電源から切り離されるのでリークもなく、又不揮発素子のように書き換え回数の問題も起きない。
【００１５】
更に、テストの際に、前記の情報保持手段に不良が発見された場合には、該当するラッチ回路のスタティックラッチ回路部分とそれに接続される論理回路の電源スイッチを導通したままにする手段を設ける。これにより、半導体集積回路内部の少数のラッチの情報保持手段に不良が存在しても、半導体集積回路を不良品として廃棄しなくてもよい。従って、歩留まりを向上することが可能となる。この際、電源遮断を止めた数に応じてリーク電流が増加するが、情報保持手段の不良率が低ければ問題にならない。更に、電源スイッチを、半導体集積回路を構成する回路ブロック毎に設け、半導体集積回路全体が動作時においても未使用の回路ブロックについては電源スイッチをオフして情報をラッチに保持することが可能となる。これにより半導体集積回路の動作時の電流低減も可能とする。
【発明の効果】
【００１６】
本発明では、半導体集積回路の待機状態、もしくは動作状態において未使用状態にある回路ブロックについて、リーク電流による電力の削減すると、ラッチ回路のデータを保持を両立することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施例を説明する。図１は、本発明を適用した半導体集積回路の実施例の基本構成を示した回路構成図である。図１には、半導体集積回路の基本的な要素であるラッチ回路LCKTとCMOS回路CCKTを示している。実際の半導体集積回路は、機能毎に分かれた回路ブロック（コアあるいはマクロ）から構成され、それぞれの回路ブロックは、多数のCMOS回路とラッチ回路を含んで構成されるが、ここでは、説明を行うに簡単のため１つの回路ブロックの中のCMOS回路とラッチ回路を１つづつ示している。尚、以下ではCMOS回路は一般的な論理回路であるとして説明を行うが、デコーダなどメモリの周辺回路や演算回路などであってもよいことは勿論である。
【００１８】
電源制御ユニットPCUは、回路ブロックが未使用状態（待機状態）にあるときに、電源Vddから回路ブロックに流れるリーク電流を遮断する手段である。電源制御ユニットPCUの出力VddIがラッチ回路LCKTやCMOS回路CCKTの電源端子に接続される（以下、VddIのことを便宜上内部電源と呼ぶ）。
【００１９】
ラッチ回路LCKTとCMOS回路CCKTはクロック信号CLKに同期して動作する。ラッチ回路の入力信号はD出力信号すなわちCMOS回路の入力信号はQ、CMOS回路の出力信号はOUTと記す。ラッチ制御信号φLはラッチ回路LCKTを制御する信号である。後述する実施例のようにラッチ制御信号φLは、リセット信号やその他の複数の信号で構成される場合も有る。
【００２０】
本発明のラッチ回路LCKTは、通常用いられるスタティック型のラッチ回路SLとダイナミックラッチ回路DLから構成される。尚、本願明細書において、第１のラッチ回路の称した回路が、ここに説明する通常用いられるスタティック型のラッチ回路に相当し、一方、前記第１のラッチ回路の状態を保持可能な第２のラッチ回路と称したラッチ回路が、ここに説明するダイナミックラッチ回路に相当する。前記ダイナミックラッチ回路は、前記スタティック型のラッチ回路の所望の中間ノードより当該ラッチ回路の内部状態情報を取り出し、前記ダイナミックラッチ回路に入力されている。
【００２１】
ダイナミックラッチDLは、電源遮断時にスタティックラッチSLの状態を保持手段で、チャネル部が５ｎｍ程度以下の薄膜チャネルをもつ電界効果型トランジスタTR1と、このトランジスタTR1が入力端子に接続されたCMOSインバータ回路INVDで構成する。尚、当該薄膜チャネルをもつ電界効果型トランジスタTR1を、通常の電界効果型トランジスタと、図面上で区別しやすいようにトランジスタ記号の１部の線の太さを太くして示した。
【００２２】
尚、ここで、薄膜チャネルをもつ電界効果型トランジスタのチャネル部は５ｎｍ程度以下の厚さは平均の厚さである。又、トランジスタのチャネル領域の厚さを問題としており、この意味からチャネルの高さの平均が５ｎｍ以下であると言える。更には、当該トランジスタのチャネル領域は短径が５ｎｍ以下の複数の半導体の結晶粒、即ち多結晶薄膜（通例シリコン多結晶薄膜）からなると云える。このトランジスタは量子力学的なキャリアの閉じ込め効果を用いるもので、この観点からチャネルの厚さが５ｎｍ以下が良い。さらにこの厚さは２．５ｎｍより２ｎｍ程度がより好ましい。
【００２３】
電源を遮断するときにCMOSインバータのゲート容量部に電荷としてスタティックラッチの情報を保持し、前記の電界効果型トランジスタTRIをオフ状態とする。この電界効果型トランジスタはチャネル部が極端に薄いためオフ時のリーク電流を通常の論理トランジスタより数桁以上削減できる。このため、従来のダイナミック方式におけるリテンションの問題を回避できる。更に、情報保持部分が電源から切り離されるのでリークもない。又、不揮発素子のように書き換え回数の問題も起きない。
【００２４】
以下、第２図、第３図を用いて第１図の電源制御ユニットPCUとラッチ回路LCKTの具体的な回路構成の実施例を示す。第２図は、電界効果型トランジスタからなる電源スイッチを電源制御ユニットPCUに適用した実施例である。しきい電圧の高いpMOS（図中の符号Ｐ）によるスイッチを用いて電源制御ユニットPCUを構成している。電源スイッチ制御信号／φPWを低電位にすると電界効果型トランジスタPがオンし、ラッチ回路LやCMOS回路CCKTの電源VddIが電源Vddと接続される。一方、電源スイッチ制御信号／φPWを高電位にすると電界効果型トランジスタPがオフし、ラッチ回路LやCMOS回路CCKTの電源VddIが電源Vddから切り離され、リーク電流が遮断される。本実施例では、電源スイッチを電源Vdd側に設けてあるが、接地電源Vss側に設けても良いことは勿論である。その場合には、ｐ型電界効果型トランジスタより電流駆動能力のあるｎ型電界効果型トランジスタで電源スイッチを構成できるので、より占有面積を低減できるというメリットがある。又、前記SCCMOSのような方式にもとづいた電源スイッチを用いることもできる。その場合には、しきい電圧の高い電界効果型トランジスタを用いる場合に較べて、より低電圧で動作させることが可能となる。尚、ここでは電源スイッチを、１つの回路ブロックに対してまとめて１つ設けたが、半導体チップ上の回路配置などの都合により回路ブロックに対してスイッチを複数設けることももちろん可能である。スイッチを複数に分割した場合は、回路配置（所謂レイアウト）の自由度が増し、結果的に占有面積が減少する場合がある。尚、電源スイッチを複数設ける場合には電源スイッチの接続された回路規模によって電源スイッチに用いる電界効果型トランジスタの大きさを最適化することはもちらんである。
【００２５】
図３の（ａ）は、ラッチ回路Lの具体的な回路構成を示す実施例である。尚、以下、本発明では、簡単のためにｐ型電界効果型トランジスタとｎ型電界効果型トランジスタを並列に接続したトランスファゲートを図３の（ｂ）に示したような記号で示すことにする。記号の脇に書いた入力信号は、その信号の極性が高電位になったときにトランスファゲートが導通することを示している。又、図３の（ａ）の実施例では、インバータINV1やNAND回路NAND2などにおいて、インバータやNANDの回路記号に電源VddIやVssからの結線が示してある。これは、これらの回路が接続される電源を明示するための表記方法として以下で用いる。同様にNAND回路NAND1やインバータINV2についてもトランジスタM1、M2やキャパシタCが回路記号に接続されている。これは、これらの回路において電源との間にトランジスタやキャパシタが接続されていることを示している。又、以下では、同１の信号名に対して／の付くものと付かないもの（例えば／φ2とφ2）は、電位が反転された関係（例えば、／φ2が低電位ならφ2が高電位）にあることを示すものとする。
【００２６】
図３の実施例において、スタティックラッチSLは、クロックCLKに同期して動作するラッチ回路である。／RSTはリセット信号であり、／RSTが低電位になると、ラッチ回路Lの出力Qは高電位に固定され、ラッチ回路の内部電位も１定の値に固定される。スタティックラッチSLは、入力端子Dから入力される信号が、CLKの遷移とともにトランスファゲートTG1、TG2を通じて順次転送されて出力される機能をもつ。まず、このスタティックラッチの動作の概要を説明し、続いて第４図のタイミングチャートを用いて、本発明の特長であるダイナミックラッチDLの動作を説明する。スタティックラッチ部分の動作は以下の通りである。
【００２７】
リセット信号／RSTが高電位、NAND１に接続された電界効果型トランジスタの入力信号φ2が低電位（／φ2が高電位）、／φPWが低電位の状態で、通常の動作状態となる。クロックCLKが低電位になると、入力端子Dの電位がインバータINV1に入力される。つづいて、クロックCLKが高電位になると、トランスファゲートTG1が閉鎖され、TG2、TG3が開放される。これにより先程入力された信号は、インバータINV1とNAND回路NAND2によって構成される回路ループによってラッチされる。又、トランスファゲートTG3を通じて、前記の入力信号はNAND回路NAND1に入力され、出力Qより出力される。このときインバータINV1とNAND回路NAND1を通過するので、信号の極性は元に戻る。つづいて、クロックCLKが再び低電位になると、NAND回路NAND1とインバータ回路INV2によって出力Qに出力されている先程の入力信号はラッチされる。つづいて新しい入力信号が入力端子DからインバータINV1に入力される。このスタティックラッチ回路を構成するインバータやNAND回路の電源端子は内部電源VDDIに接続されているので、電源スイッチがオフして、電源Vddからの電流が遮断されると情報を保持することができない。電源スイッチが遮断されたときにスタティックラッチの情報を保持するのがダイナミックラッチDLである。以下、その動作を図４のタイミングチャートを用いて説明する。
【００２８】
図４の各信号の符号は前述した通りである。図４においてACTと示した期間は、ラッチ回路の属している回路ブロックが使用状態（動作状態）であることを示す。この期間には、電源スイッチが導通（電源ON）され、クロックCLKが入力されている。回路ブロックが未使用状態（待機状態）になると、まず、クロックCLKを停止して、信号φ1を立ち上げる。φ1が立ち上がると、図３におけるダイナミックラッチDL内のトランジスタTR1が導通し、スタティックラッチ内部のインバータINV2の出力の電位と、ダイナミックラッチ内部のインバータINVDのゲート容量の電位が等しくなる(SET)。つづいて、信号φ1を低電位とするとその電位が前記のゲート容量に保存される。
【００２９】
ここで、後述するようにトランジスタTR1は、通常の電界効果型トランジスタではなくチャネルを５ｎｍ以下の多結晶薄膜で構成したトランジスタである。従って、リーク電流がほとんどなく、保存された電荷を長時間保持できる。次に信号／φPWを高電位とすると、電源スイッチがオフとなり、ラッチ回路および論理回路のリーク電流が遮断される。尚、前記においては、回路ブロックが待機状態に入ってから信号φ1を立ち上げてダイナミックラッチDLへの書き込みを行っている。これは、信号φ1を立ち上げると、スタティックラッチの信号経路の負荷容量が、ダイナミックラッチのインバータINVDの入力容量の分だけ増加し、動作速度に影響を与えることを避けるためである。動作速度が遅い場合など前記の負荷容量の影響が問題にならないような場合には、動作状態では常にφ1を高電位としておいて、待機状態になってダイナミックラッチへの書込みが終了したら低電位とするように制御してもよい。この場合は。クロックの停止と同時にダイナミックラッチへの書込みが開始されるので、電源スイッチを遮断するまでの時間が短縮される場合がある。
【００３０】
つづいて、回路ブロックの未使用状態（待機状態）が終了し、再び電源を導通するときの動作について説明する。図４に示したように／φPWを立ち下げ、電源スイッチをオンする際には、スタティックラッチSLのリセット信号／RSTを立ち下げておく。これはスタティックラッチ内部の回路の入力端子やスタティックラッチの出力男子の電位がフローティング状態のまま電源を導通するとスタティックラッチ内部の回路や論理回路に大きな貫通電流が流れる恐れがあるためである。つづいて、信号φ2を立ち上げてダイナミックラッチDLに保持されている情報をスタティックラッチに書き戻す。図３からわかるように、φ2を立ち上げるとNAND回路NAND1が内部電源VddIから切り離され、ダイナミックラッチDL内のトランスファゲートTG5が導通する。この結果、インバータINVDによりダイナミックラッチの出力線Oを通じてスタティックラッチのインバータINV2の入力端子の電位がセットされる。これによりダイナミックラッチで保持されていた情報がスタティックラッチに再び書き戻される（SET）される。つづいて、φ2を立ち下げてからクロックCLKを入力し、通常の動作状態に移行する。
【００３１】
以上のように、本実施例では、リークの少ないトランジスタによりダイナミックラッチに情報を保持するので、待機時間が特に長くない場合はリフレッシュの必要がない。このため頻繁にリフレッシュ動作が必要な従来のダイナミック方式や待機時にリーク電流を消費するバルーンラッチ方式に比べて回路ブロックの待機時の消費電流を非常に小さくできる。
【００３２】
尚、場合によっては、回路ブロックの待機時間が長く、ダイナミックラッチのリテンション時間を越えること（つまり、インバータINVDの入力部の電位が徐々に変化して、論理しきい値を超えるおそれのある場合）もありえる。その場合には、以下に述べる方法によりダイナミックラッチの内容を容易にリフレッシュすることができる。もっとも簡単な方法は、クロック信号CLKを低電位に固定したまま、該当する回路ブロック全体を１旦待機状態から動作状態に復帰させ、ダイナミックラッチからスタティックラッチにデータを戻した後に、再びデータをダイナミックラッチに書き戻す方法である。その際のタイミングチャートは図４と同様なので図面は省略する。
【００３３】
前記の実施例では、回路ブロック全体の電源を復帰させるが、リフレッシュにはラッチ回路の電源のみを復帰させればよいので、論理回路とラッチ回路の電源スイッチを分離しておいて、ラッチ回路の電源スイッチのみオンさせリフレッシュを行うこともできる。この場合は、前記より消費電力を削減できる。更に電力を減らすには、インバータINV2とINVD用の電源スイッチを残りの回路の電源スイッチと別に設けて、インバータINV2とINVDのみ動作させてリフレッシュすることもできる。図３の回路図から容易にわかるように、信号φ2を高電位としてからインバータINV2とINVDの電源スイッチをオンさせ、その後に信号φ1を高電位とすればよい。これにより、インバータINV2とINVDのループによりダイナミックラッチの情報がリフレッシュされる。この場合は２つのインバータのみ動作するだけなので消費電力は更に低減される。いずれにせよ、トランジスタTR1のリーク電流が非常に小さいので前記のようなリフレッシュ動作が必要な頻度は少なく、それに伴う電力の増加は微小である。
【００３４】
図３、図４の実施例では、回路ブロックが動作状態から待機状態に移行したのちに、まず信号φ1によりダイナミックラッチへのデータの書き込みを終えてから／φPWを立ち上げて電源スイッチをオフしていた。トランジスタTR1は、チャネル部を薄膜化した電界効果型トランジスタであるので、オン電流の値が通常の電界効果型トランジスタに較べて比較的小さい。このため、場合によっては、前記の書き込み時間が大きくなり、電源スイッチをオフするまでの時間が長くなる恐れがある。その場合は、回路のリーク電流が遮断されるまでの時間が長くなるので消費電力の削減割合が減少してしまう。
【００３５】
そのような場合には、図５、図６に示した実施例が有効である。図５はこの電源制御回路の例を示す回路図、図６は本例でのタイミングチャートである。
【００３６】
本実施例では、φ１の立ち上げ（ダイナミックラッチへの書き込み開始）と同時に電源を遮断することができる。本実施例では、図５のように電源スイッチを２つに分離する。図においてｐ型電界効果型トランジスタP2、内部電源VddI2はNAND回路NAND1とインバータINV2用のものであり、pMOS （P1）とVddI1はそれ以外の回路用のものである。容量CI2がVddI2の端子に接続されている。残りの回路は図３の実施例と同じである。本実施例の動作を、図６に示す。図６では、動作状態(ACT)から待機状態に移行するところのみを示す（他の部分は図４の実施例と同様なので省略する）。前記したように、本実施例では信号φ1を立ち上げると同時に電源スイッチ制御信号／φPWを立ち上げて電源スイッチP1とP2を両方ともオフする。図３から容易にわかるようにダイナミックラッチDLへの書き込みを行うにはインバータINV2が動作しなくてはならず、その入力信号の電位を保っておくためにはNAND回路NAND1も動作していなくてはならない。図５の回路では、電源スイッチP2はオフしてしまうが、容量CI2があるため、この容量に蓄えられた電荷によって、これらの回路をしばらく動作させることができる。尚、容量CI2の容量値は、ダイナミックラッチの入力容量を含めたインバータINV2とNAND回路NAND1の負荷容量に較べて十分大きく設定し、動作中の電源電圧の低下が問題にならないようにすることは勿論である。
【００３７】
以上、図５、図６に示した実施例では、クロックを停止した後、すぐに電源を遮断することができるので、リーク電流を有効に削減することが可能である。尚、図５のような電源スイッチの分離と前記のリフレッシュ動作のための電源スイッチの分離の両方を兼ねるような電源スイッチの構成も可能である。そのような構成やそれに必要な電源スイッチ制御信号の発生方法は、集積回路の設計者であれば、これまで述べた説明から容易に設計できるので詳細は省略する。
【００３８】
図７及び図８に示したのは、ダイナミックラッチDL内のトランジスタTR1の例を示す模式的な断面図である。図７に示し実施例では、トランジスタTR1を、半導体基板SUB内に形成された素子分離領域ISOの上に平面的に形成している。本例において、CHは厚さが５ｎｍ程度以下の薄膜で形成したチャネル部、OXは絶縁膜、G2はトランジスタTR1のゲート電極、S2はソース電極、Iは、ダイナミックラッチDLの入力端子である。この入力端子は、当然トランジスタTR1のドレインに相当する。本例では、トランジスタTR1が、通常のトランジスタと同じように基板上に平面的に形成されている。このため、トランジスタTR1が形成されているところといないところで大きな段差がない。従って、トランジスタTR1と通常のトランジスタを接続するための、配線、コンタクトなどの工程が容易になるというメリットがある。
【００３９】
図８に示したのは、ダイナミックラッチを高集積に実現するための構造例を示す模式的な断面図である。この例では、前記平面型の構造では面積の増加が問題となる場合に特に有効である。本例は、図３におけるダイナミックラッチDL内部のインバータINVDを構成するnチャネルトランジスタnT1のゲート電極上開けた孔の内部に、たて型の構造をもつトランジスタTR1を形成した例である。図において、G1、G2はそれぞれインバータINVDを構成するnチャネルトランジスタnT1およびトランジスタTR1のゲート電極、S1、D1は、それぞれトランジスタnT1のソース電極、ドレイン電極である。CHはトランジスタTR1のチャネル部であり、５ｎｍ程度以下の厚みをもつ薄膜により形成されている。ゲート電極は円筒状で、その周囲を酸化膜OXとチャネル部CHが取り囲んでいる。IはダイナミックラッチDLの入力端子である。
【００４０】
図７、図８のいずれの場合も、ゲート電極G2の電位が高電位となるとチャネル部CHが導通し、低電位になると非導通状態となる。チャネルCHの厚さは5ｎｍ程度以下と非常に薄いため、オフ時のリーク電流を通常のトランジスタに比べて極端に小さくすることができる。通常のトランジスタのオフ時のリーク電流が、10のマイナス10乗（１０−１０）から10のマイナス12乗（１０−１２）アンペア程度であるのに対して、本実施例のようにチャネルが５ｎｍ程度以下の薄膜トランジスタでは10のマイナス19乗（１０−１９）程度にすることも可能である。尚、このような構造の薄膜チャネルを持つ電界効果型トランジスタ自体については、例えば半導体素子及び半導体集積回路と題した発明、特開第2000-269457号公報（特許文献４）、特開第2002-94029号公報（特許文献５）に記載されている。本実施例によれば、トランジスタTR1のリーク電流が非常に小さいのでダイナミックラッチDL内部のインバータINVDのゲート容量に保持された情報を長時間保持することが可能となる。
【００４１】
インバータINVDのゲート電極に蓄積可能な電荷量は、およそ10のマイナス15乗（１０−１５）C（クーロン）のオーダーであるから、TR1のリーク電流を10のマイナス19乗（１０−１９）と仮定すると、10％の電荷がリークするまでの時間はおよそ1000秒となる。トランジスタTR1のリーク電流のばらつきや高温での動作を考慮すると設計上の保証値はもっと小さく、例えば10のマイナス16乗（１０−１６）程度にする必要がある場合も考えられる。しかし、通常の用途では、電源スイッチを遮断したのちに１秒程度ラッチ情報を保持できればリーク電流低減効果は十分得られることが多い。従って、本実施例のトランジスタの実力は十分な値であると言える。勿論、ダイナミックラッチの保持性能を超えた長時間の保持が必要な場合は、ダイナミックラッチの情報を再書き込み（リフレッシュ）すればよい。具体的な方法は前記した通りである。以上、図７及び図８に示した実施例によれば、ダイナミックラッチの保持性能を必要十分に長くすることが可能となる。又、薄膜チャネルをもつトランジスタであるため、強誘電体を用いた従来例のように書き込み回数の制限もない。尚、前記の実施例においてインバータINVDを構成するトランジスタの酸化膜厚は、ゲートリーク電流が無視できる程度の厚さに設定することはもちろんである。
【００４２】
これまで、本発明の概要とダイナミックラッチの構成と動作などを説明してきた。次に本発明を大規模な集積回路に適用する場合の具体的な実施例を説明する。
【００４３】
前記したように、半導体集積回路では、電界効果型トランジスタのリーク電流の問題が顕在化してきている。今後は、待機時だけではなく動作時においてもこの問題が深刻となる。即ち、動作時のAC電流に対してリークに伴うDC電流が無視できない量になる。図９の実施例は、本発明を利用して、待機時はもちろん、動作時についてもリーク電流を低減することが可能な実施例である。本実施例は、CPUコア、DSPコア、各種の論理コアやメモリコア等を１つのチップ上に集積した半導体集積回路に本発明を適用したものである。本実施例は、１チップの形態の半導体集積集積回路だけではなく、複数のチップを搭載したシステムやボードあるいは、１つのパッケージに複数のチップを集積した所謂マルチチップパッケージのような形態の半導体集積回路やそれらの組合せにも適用することができる。こうした複数チップ搭載の例を、以下では簡単のため、図９のような１チップの形態に基づいて説明する。
【００４４】
図９示した半導体チップCHIPは、複数の回路ブロックから構成されている。主たる回路ブロックとして、CPUコアCPU、DSPコアDSP、命令キャッシュI-C、データキャッシュD-C、XYメモリXY-M、２次キャッシュ2ND-C、ダイレクトメモリアクセス制御回路DMAC、周辺IPコアPER-IP、バス制御回路BCを含む。又、タスクＩＤレジスタTID-Rは、CPUコア内部のレジスタであって、夫々タスクを管理するレジスタであり、リソ−ス管理レジスタRM-Rは、使用するリソース（コア）を管理するレジスタである。又、電力制御を行う単位となるリソース（回路ブロック）毎に電力制御ユニットPCUを設け、ステートデコーダST-DECは、各リソース（回路ブロック）を使用するか、しないかのステート信号φSTを電力制御ユニットPCUに送る。I-BUS、D-BUS、P-BUS1、P-BUS2はそれぞれ命令バス、データバス、第１周辺バス、第２周辺バスである。
【００４５】
図９に示したもののうち、CPUコアを始めとする各種のコアや、メモリ、バスなどはデジタル処理向けのチップを構成する基本的な回路ブロックであり、個々に基本的な機能を有したものである。以下、このようなコアやメモリなど機能単位の回路ブロックを部品と称することにする。これらの部品の動作は一般的なもので十分であるので、ここでは機能の説明は省略する。
【００４６】
本実施例では、半導体集積回路の動作時に、未使用の部品について電源スイッチを遮断することによりリーク電流を低減する。まず、CPUコア内部のタスクＩＤレジスタTID-R、使用するリソース（部品）を管理するリソ−ス管理レジスタRM-Rの内容をもとに、ステートデコーダST-DECは各部品に対して、使用するか、しないかを示すステート信号φSTを伝える。個々の部品においては、電力制御ユニットPCUはステート信号φSTにより、その部品が使用されるかどうかを検知する。未使用状態になるときには、ラッチ情報のダイナミックラッチへの保存と電源スイッチの遮断を行う。そして、使用状態に復帰するときには、ダイナミックラッチの情報を書き戻して電源スイッチを導通する。それらの動作は、図１から図８において示した実施例を適用すれば容易にできる。これにより、待機時はもちろん、動作時にも使用されない部品のリーク電流を遮断しながらラッチの情報を保持することが可能となる。こうして、本例においても消費電流を大幅に削減できる。尚、ステートデコーダST-DECからのステート信号φSTの発生の遅れると待機時に移行したときの電力削減効果の減少や動作復帰の遅延が問題になる場合も考えられる。特に、動作状態への復帰においてはスイッチを導通する前にラッチ情報を復帰させるなどの準備が必要である。更に部品の回路規模が大きいとスイッチが導通してからも、安定するまでに多少の待ち時間（予熱時間）も必要となる場合もある。そのような場合には、必要に応じてタスクＩＤレジスタTID-R、リソ−ス管理レジスタRM-Rの内容を先読みして次の状態の遷移を予測して必要な動作を開始しておくことが有効である。その場合、予測がはずれると準備のための電力が無駄になってしまうが、割り込みなど予測不可能な場合を除いて動作の遅延の問題を避けることが可能となる。
【００４７】
尚、図８の構成では、電力制御ユニットCPUコアとその１次キャッシュであるデータキャッシュD-C、命令キャッシュI-Cについては電力制御ユニットPCUを付加していない。これは、動作時にはこれらの電源を遮断できる期間が余りないためである。その他の部品についても電源を遮断する期間が少ないものについては電力制御ユニットPCUを付加しないことは可能である。
【００４８】
図１０は、図９の実施例におけるタスクと電源スイッチ制御信号／φPWiの変化の例を示した実施例である。本実施例では、リーク電流の制御対象となる部品の数をｎ個とし、それぞれの電源スイッチ制御信号を／φPW1から／φPWnで示している。横欄にあるA,B,…, Fは、電力制御ユニットCPUのタスクを示しており、タスクによって使用する部品が異なるので、それに応じて電源スイッチを制御する。この例では、当該部品が使用される場合は、電源スイッチ制御信号／φPWiが、「Ｌ」（低レベル）となり電源スイッチがオン、当該部品が使用されない場合は、電源スイッチ制御信号／φPWiが、「Ｈ」（高レベル）となって電源スイッチが遮断されることを示している。例えば、部品１は、タスクA〜C及びFで使用され、タスクD〜Eでは不使用である。従って、部品１は、タスクDとEにおいては、電源スイッチを遮断してリーク電流を低減する。以上、図９、図１０に示した実施例によれば、CPUのタスクの管理を利用して部品の電源スイッチを遮断して動作時のリークを低減することができる。先に述べたように、電源スイッチとラッチ回路の制御には、図１から図８に示した実施例を適用するため、ラッチの情報を失うことなく電源スイッチを遮断することができる。従って、ひとつのタスクが終了したときの結果が保存されるため、その結果を別のタスクで利用することが可能となる。これにより、タスクの処理内容にかかわらずタスク終了時に電源スイッチを遮断することが可能となるので、動作時の電流を有効に削減することが可能となる。
【００４９】
図１１は、本発明を応用した半導体チップにおいて、容易にテストを行うためのラッチ回路の構成を示した実施例である。ラッチ回路L内にセレクタSELとこれに接続されたスタテックラッチ回路SLとダイナミックラッチ回路DLが配置される。スタテックラッチ回路SLとダイナミックラッチ回路DLとはこれまでに説明したように接続されている。図中、D1は入力データ、D2はテスト用のスキャンパスのデータ、φSは信号、Qはラッチ回路の出力信号であり、即ち、このラッチ回路に接続される回路の入力信号である。
【００５０】
本実施例では、信号φSを切り替えることにより、ラッチ回路Lの内部に設けたセレクタSELが、入力データD1とテスト用のスキャンパスのデータD2のどちらかを選択することができる。これによって、本発明を応用した半導体チップにおいても、通常の論理回路のテストで用いられるスキャンパスを容易に構成することが可能となる。従って、本発明の特長である、リーク電流の低減と情報の保持を両立したまま信頼性をあげることができる。
【００５１】
図７及び図８では、ダイナミックラッチDL内部のトランジスタTR1の実施例として、チャネル部をの薄膜で形成したものについて説明した。すでに説明したように、このようなトランジスタは、リーク電流が少ないのでダイナミックラッチDLの情報保持特性が良好になる。しかし、その構造が特殊であるため、場合によってはこのトランジスタの不良が原因で半導体チップの歩留まりを低下させることもあり得る。このような場合に有効な実施例を以下で説明する。
【００５２】
テストの結果、あるダイナミックラッチDLが不良なことがわかった場合のもっとも単純な対策は、冗長にダイナミックラッチDLを設けることである。つまり、テストの結果、不良が検出された場合には、スペアのダイナミックラッチDLに切り替えればよい。２つのダイナミックラッチが同時に故障する確立は少ないので、冗長にダイナミックラッチを設けることにより歩留まりが向上する。ダイナミックラッチDLのスペアを用意する場合、それによる面積の増加が問題になる場合がある。その場合には、トランジスタTR1のみを冗長に設けることも可能である。その場合、ダイナミックラッチ部分全体のスペアを設けるよりも面積の増加が少なくなる。尚、リークの大きい不良のトランジスタTR1によるリテンションの悪化を完全になくすためには、情報が蓄積されるインバータINVDと不良のトランジスタTR1の間にヒューズを設けるなどにより物理的に電流パスを遮断できるように手段を設ける必要がある。
【００５３】
前記のようにスペアの回路も用いることは有効であるが、面積の増大やテスト時に不良部分を切り替えるためにテスト時間が長くなるといった弊害が生じる場合がある。そのような場合に有効な実施例を図１２及び図１３に示す。
【００５４】
図１２及び図１３に示した実施例は、図９の例のように、部品ごとに電源制御ユニットが設けられている場合に有効な実施例である。本実施例では、トランジスタTR1などに起因するダイナミックラッチの不良が検出された場合、その部品の電源スイッチの遮断を行わないようにする。
【００５５】
図１２に示したように本実施例では、スイッチイネーブル信号φSWE-i と電源制御信号／φPW-iの論理積（AND）で電源スイッチPWUを制御する。尚、信号のそえ字iは部品iのための信号であることを示すものである。φSWE-iが高電位ならば、電源制御信号／φPW-iによって電源スイッチPWUが制御（／φPW-iが低電位でスイッチがオン、高電位でオフ）され、φSWE-iが低電位ならば、／φPW-iによらず電源スイッチPWUはオンとなる。従って、不良が検出された場合、その部品におけるスイッチイネーブル信号φSWE-iを低電位に固定すれば、部品iは常に電源が導通された状態になる。このような制御を行う場合、不良であるダイナミックラッチDLが、スタティックラッチSLの動作に悪影響を与えないように、両者を電気的に切り離しておいた方が安全な場合がある。
【００５６】
そのような場合には、図１３の実施例を用いることができる。この実施例では、トランスファゲートTGI、TGOにより、スイッチイネーブル信号φSWE-iが低電位の場合（つまり、ダイナミックラッチに不良がある場合）にはダイナミックラッチDLとスタティックラッチSLを電気的に切り離すことができる。尚、切り離すと、インバータINV3のゲート電圧が不定となり、場合によっては貫通電流が流れる恐れがある。それを回避するためには、図に示したようにｐ型電界効果型トランジスタP-INV3を電源VddIとインバータINV3の間に設け、そのゲート電極にスイッチイネーブル信号φSWE-iの逆相信号／φSWE-iを入力することによってINV3を電源VddIから切り離すことが有効である。尚、φダイナミックラッチに不良が発見され、電源スイッチを導通させたままにする場合には、信号φ２も低電位に固定し、スタティックラッチ内部のNAND回路NAND1が停止しないようにする必要のあることは勿論である。
【００５７】
以上説明した図１２及び図１３の実施例によれば、ある部品内部のダイナミックラッチに不良が発見されても半導体チップ全体の動作が不良になることはない。勿論、不良の発見された部品においては、電源からのリーク電流は遮断できない。しかし、図９のように複数の部品から構成されるような場合には、部品の数に対する不良部品の数が少なければリーク電流の増大は少なく、問題にならない。むしろ歩留まりが改善されることによる生産性の向上の効果が大きい。
【００５８】
図１４は、歩留まりを向上させるための別の実施例である。本実施例は、ダイナミックラッチ回路DLのトランジスタTR1を直列の２つのトランジスタTRAとTRBで構成したものである。Iは入力、Oは出力である。他の構成は例えば、図３の例と同様である。本実施例によれば、どちらかのトランジスタのリーク電流がプロセスばらつきなどにより予想より大きくても直列に接続されているのでリテンションの悪化を防止することができる。これにより、トランジスタTR1の不良率が高くても、ダイナミックラッチの不良率を抑えることが可能となる。
【００５９】
尚、図１４の実施例と図１２及び図１３の実施例を組み合わせて使用することももちろん可能である。この場合、図１４の実施例によりダイナミックラッチの不良率が低く抑えられているので、スイッチ制御を止める部品の数が少なくなり、更に歩留まりが高くなる。
【００６０】
以上、本発明の諸実施の形態を説明したが、本発明の主な形態を列挙する。
（１）論理回路とラッチ回路とを有し、上記ラッチ回路は、チャネル部の厚さが５ｎｍ以下である第一の電界効果型トランジスタを含んで構成されることを特徴とする半導体集積回路。
（２）上記項目（１）に記載の半導体集積回路において、上記ラッチ回路は、第一の容量素子と上記第一の容量素子に電荷を書き込む書込みトランジスタを含んで構成され、上記書込みトランジスタは、上記第一の電界効果型トランジスタで構成されることを特徴とする半導体集積回路。
（３）上記項目（２）に記載の半導体集積回路において、上記第一の容量素子は第二の電界効果型トランジスタのゲート容量で構成されることを特徴とする半導体集積回路。
（４）上記項目（１）から（３）のいずれかに記載の半導体集積回路において、上記半導体集積回路は、電源から上記論理回路と上記ラッチ回路への電流の供給を制御する少なくとも一つのスイッチを備え、上記スイッチがオフ状態になった際には、上記論理回路の内部状態を上記第一の容量素子に蓄えた電荷として保持することを特徴とする半導体集積回路。
（５）上記項目（４）に記載の半導体集積回路において、上記スイッチは、その一方の端子に第２の容量素子を備えることを特徴とする半導体集積回路。
（６）上記項目（１）から（５）のいずれかに記載の半導体集積回路において、上記半導体集積回路は複数の回路ブロックから構成され、上記回路ブロックは論理回路とラッチ回路ならびに、電源から上記論理回路と上記ラッチ回路への電流の供給を制御する少なくとも一つのスイッチを備え、上記スイッチは、スイッチ制御信号によってオン、オフを制御され、上記回路ブロックが使用状態にあるときにはオン、未使用状態にあるときにはオフするように制御されることを特徴とする半導体集積回路。
（７）上記項目（６）に記載の半導体集積回路において、上記スイッチ制御信号にかかわらず上記スイッチを常にオン状態にすることを可能とする手段を含むことを特徴とする半導体集積回路。
（８）上記項目（６）に記載の半導体集積回路において、上記上記論理回路が使用状態から未使用状態に移行する際には、上記ラッチ回路に上記論理回路の内部状態を保持するとともに上記スイッチをオフ状態とし、上記論理回路が未使用状態から使用状態に移行するときには、上記論理回路を使用するのに先立ち、上記スイッチをオン状態とするとともに上記ダイナミックラッチ回路に保持した内部状態を上記論理回路に書き戻すことを特徴とする半導体集積回路。
（９）上記項目（６）に記載の半導体集積回路において、上記半導体集積回路はプロセッサを備え、上記スイッチ制御信号は、上記プロセッサのタスクの切り替えに同期して発生されることを特徴とする半導体集積回路。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明の半導体集積回路の構成を示す実施例の回路構成図である。
【図２】図２は、電源制御ユニットPCUの実施例を示す回路構成図である。
【図３】図３は、スタティックラッチSLとダイナミックラッチDLの回路の実施例を示す回路構成図である。
【図４】図４は、図３の実施例のタイミングチャートの実施例を示す図である。
【図５】図５は、図３の実施例において、ダイナミックラッチDLへの書込み開始と同時に電源スイッチをオフさせるための電源スイッチの実施例を示す回路構成図である。
【図６】図６は、図５の実施例のタイミングチャートの実施例を示す図である。
【図７】図７は、ダイナミックラッチDL内のトランジスタTR1の構造の実施例を示す装置主要部の断面図である。
【図８】図８は、ダイナミックラッチDL内のトランジスタTR1の構造の別な実施例を示す装置主要部の断面図である。
【図９】図９は、複数の論理コア（部品）から構成される半導体集積回路に本発明を適用した場合の実施例を示すブロック図である。
【図１０】図１０は、スイッチ制御信号とタスクの関係例を示す図である。
【図１１】図１１は、テストのためのスキャンパスを設けた実施例を示すブロック図である。
【図１２】図１２は、ダイナミックラッチDLの保持特性が不良の部品においてスイッチ制御信号による電源の遮断を行わない実施例を示す回路構成図である。
【図１３】図１３は、ダイナミックラッチDLが不良の部品において、スタティックラッチSLからダイナミックラッチDLを電気的に切り離すための実施例を示す回路構成図である。
【図１４】ダイナミックラッチDLにおいてトランジスタTR1を２つ直列に接続した実施例を示す回路構成図である。
【符号の説明】
【００６２】
Vdd、VddI・・・（高電位）電源、Vss・・・（低電位）電源、PCU・・・電源制御ユニット、SL・・・スタティックラッチ、DL・・・ダイナミックラッチ、RSC・・・リストア回路、LCKT・・・ラッチ回路、CCKT・・・CMOS回路、TG0、TG1、TG2、TG3、TG4・・・トランスファゲート、NAND1、NAND2・・・NAND回路、INV1、INV2、INVD・・・インバータ、TR1・・・ダイナミックラッチDL内のトランジスタI・・・ダイナミックラッチDLの入力端子、CH・・・チャネル部、OX・・・酸化膜、ISO・・・素子分離領域、G1・・・nチャネルトランジスタnT1のゲート電極、S1・・・nチャネルトランジスタnT1のソース電極、D1・・・nチャネルトランジスタnT1のドレイン電極、G2・・・トランジスタTR1のゲート電極、S2・・・トランジスタTR1のソース電極、P-INVD・・・p型電界効果型トランジスタ、φPW、／φPW、／φPW-1、φPW-2、／φPW-i、／φPW-n ・・・電源制御信号、φSWE-I、／φSWE-i・・・スイッチイネーブル信号、φL・・・ラッチ制御信号、CLK、／CLK ・・・クロック信号、／RST・・・リセット信号、CHIP・・・半導体チップ、CPU・・・CPUコア、DSP・・・DSPコア、I-C・・・命令キャッシュ、D-C・・・データキャッシュ、XY-M・・・XYメモリ、2ND-C・・・２次キャッシュ、DMAC・・・ダイレクトメモリアクセス制御回路、PER-IP・・・周辺IPコア、BC・・・バス制御回路、TID-R・・・タスクＩＤレジスタ、RM-R・・・リソ−ス管理レジスタ、ST-DEC・・・ステートデコーダ、PCU・・・電力制御ユニット、I-BUS・・・命令バス、D-BUS・・・データバス、P-BUS1・・・第１周辺バス、P-BUS2・・・第２周辺バス。尚、信号名についている／は、逆相信号を示す。
【図１】
2005079360.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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