(57)【要約】【課題】回路規模の増大に伴うチップ面積の増加を抑える。【解決手段】ウエハ１上に形成された複数のチップ２間にチップ内のテスト対象回路５に外部からアクセスしてテストを行うＴＡＰ３を含むテスト回路を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ウエハ上に形成された複数のチップ間に前記チップ内のテスト対象回路に外部からアクセスしてテストを行うテストアクセスポートを含むテスト回路を備える半導体装置。
【請求項２】
前記テストアクセスポートは、前記テスト対象回路を特定するＩＤを備える請求項１記載の半導体装置。
【請求項３】
前記テストアクセスポートと前記チップとを前記チップ間に配置した専用バスで結線した請求項１または２記載の半導体装置。
【請求項４】
テスト回路の機能を前記チップ、前記テストアクセスポートおよび前記専用バスを含む等価回路で構成した請求項３記載の半導体装置。
【請求項５】
前記テストアクセスポートを介して前記テスト対象回路に対してテスト信号を供給するテスト補助回路を備える請求項１または２記載の半導体装置。
【請求項６】
前記テストアクセスポートと前記テスト補助回路とを請求項３記載の専用バスで結線した請求項５記載の半導体装置。
【請求項７】
前記チップは、前記テストアクセスポートが備えるＩＤを保持する手段を備える請求項２から６のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の試験に関するものである。
【背景技術】
【０００２】
半導体装置の試験方法には、デバイス内部の試験対象回路に直接、試験用の経路と状態制御回路とを設け、ＬＳＩテスタが試験対象回路にダイレクトにアクセスしながら試験する方法と、半導体装置にあらかじめ自らを試験するための回路（一般的にＢＩＳＴ回路と称する）を設け、高性能で高価なＬＳＩテスタを低コストなＬＳＩテスタに置き換えて、高機能および高速な半導体装置の試験を行う方法などがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−１６３０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の高機能化により、デバイス本来の機能をもつ回路の規模が増大しているため、対応するＢＩＳＴ回路の規模も大きくなる。このため、本来の機能をもつ回路とＢＩＳＴ回路を含むチップの面積が大きくなる。また、試験に必要なテスト端子数も、内蔵する回路規模の増大に伴い増加し、配置の限界に達している。このように、半導体装置の回路規模の増大は、デバイス面積の増加、ＬＳＩテスタの高機能化、ＢＩＳＴ回路の規模の増加を招き、チップ製造コストを上昇させる要因になる。
【０００５】
本発明は、回路規模の増大に伴うチップ面積の増加を抑えることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ウエハ上に形成された複数のチップ間に前記チップ内のテスト対象回路に外部からアクセスしてテストを行うテストアクセスポートを含むテスト回路を備える。
【０００７】
上記構成によれば、チップ内のテスト対象回路にアクセスするテストアクセスポートをチップ外に配置することで、回路規模の増大に伴うチップ面積の増加を抑えることができる。
【０００８】
本発明において、前記テストアクセスポートは、前記テスト対象回路を特定するＩＤを備える。また、前記テストアクセスポートと前記チップとを前記チップ間に配置した専用バスで結線する。また、テスト回路の機能を前記チップ、前記テストアクセスポートおよび前記専用バスを含む等価回路で構成する。また、前記テストアクセスポートを介して前記テスト対象回路に対してテスト信号を供給するテスト補助回路を備える。
【０００９】
上記構成によれば、テスト補助回路からのテスト信号をテストアクセスポートでＩＤ照合により必要なテスト信号を選択してテスト対象回路に供給する構成をとることで、試験に必要な端子数を最小限に抑えることができる。
【００１０】
さらに、前記チップは、前記テストアクセスポートが備えるＩＤを保持する手段を備える。
【００１１】
上記構成によれば、チップにＩＤを保持させておくことで、ウエハダイシング後に分離したチップ試験の履歴情報や解析等で追跡調査することが可能となる。
【発明の効果】
【００１２】
本発明によれば、チップ内のテスト対象回路にアクセスするテストアクセスポートをチップ外に配置することで、回路規模の増大に伴うチップ面積の増加を抑えることができる。
【００１３】
また、測定するデバイス総数におけるトータルなテスト時間の短縮と、同時測定に必要な専用の検査設備を事前に用意する必要がなくなり、ＬＳＩ検査工程設備削減効果も期待できる。また、外部のＬＳＩテスタとの接続によりテスト内容の等価性を維持することができるため、個々の機能試験を特有なテスト容易化設計を必要とすることがなくなる。
【００１４】
また、チップにＩＤを保持させておくことで、ウエハダイシング後に分離したチップ試験の履歴情報や解析等で追跡調査することが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の一実施形態の半導体装置を示す概略構成図、図２は半導体装置のテスト回路を示す概略構成図である。図１および図２に示されるように、ウエハ１には複数のチップ２が形成される。チップ２はテスト対象回路５を含み、試験で使用されるテストアクセスポート（以下、ＴＡＰと称する）３、デコード回路６、クロック制御回路７がウエハ１のダイシングライン４上に形成される。ウエハ１のダイシングライン４上には、テスト信号およびテスト用のシステムクロック信号を伝達させるための経路に利用するバス線９が形成される。チップ２、ＴＡＰ３およびバス線９はテスト回路の機能を等価回路で構成する。
【００１６】
ＴＡＰ３とチップ端子８はチップ２の外周に形成され、チップ端子８とＴＡＰ３とはバス線９で結線される。また、デコード回路６とＴＡＰ３、およびクロック制御回路７とＴＡＰ３もバス線９で結線される。チップ端子８には、デコード回路６でシルアル化されたテスト対象回路を特定するＩＤ付きテスト信号とＴＡＰ３のＩＤとの照合により個々の試験ごとに最適なテスト信号が選択され供給される。
【００１７】
さらに、バス線９は、ウエハ１のダイシングライン４上に形成されたエンコード回路Ａ１０およびエンコード回路Ｂ１１に結線される。エンコード回路Ａ１０およびエンコード回路Ｂ１１は、外部のＬＳＩテスタ１２のインターフェイス（Ｉ／Ｆ）機能に利用できるテスト用の電極１５を有している。デコード回路、エンコード回路はチップ２、ＴＡＰ３およびバス線９で構成されるテスト等価回路に対してテスト補助回路を構成する。
【００１８】
ＬＳＩテスタ１２とウエハ１は自動制御される冶具１３を利用して、プロービング針１４により電気的な接続を可能にする構造になっており、ＬＳＩテスタ１２からチップ２の試験動作に必要な電源供給、テストシステムクロックおよび機能検証用データの入出力を行う。
【００１９】
上記構成において、外部のＬＳＩテスタ１２からテスト信号がエンコード回路Ａ１０とエンコード回路Ｂ１１の電極１５に入力される。入力されたテスト信号はエンコード回路Ａ１０とエンコード回路Ｂ１１でシリアル変換される。シリアル変換されるテスト信号は、ウエハ１上のチップ２に個別に与えられている個々のＩＤコードを含む。エンコード回路Ａ１０およびエンコード回路Ｂ１１は、テスト信号を自己生成するアルゴリズムや、試験に必要なチップ端子の最適な選択を可能にするための、ＴＡＰ３を制御するための制御信号を変換信号に含ませる処理を行う。また、いくつかの機能試験項目ごとにテスト信号を生成できるようにプログラム制御が可能である。
【００２０】
エンコード回路Ａ１０およびエンコード回路Ｂ１１でシリアル変換されたテスト信号は、ウエハ１のダイシングライン４上に形成されたバス線９に伝達される。ＴＡＰ回路３は、ウエハ１の個々のチップ２のテスト対象回路を特定するＩＤコードを有し、バス線上のシリアル信号からＩＤコードと合致したテスト信号だけをテスト対象のチップ２のテスト信号として選択する。
【００２１】
選択されたテスト信号は、デコード回路６により情報処理されてパラレル信号に変換された後、ＴＡＰ３からテスト対象のチップ２に送信され、これによりテスト対象回路５の機能試験が実行される。
【００２２】
ＴＡＰ３がＩＤ照合によりテスト信号を選択する際、ＴＡＰ３のＩＤをチップ２に設けられた保持手段に取り込む。以降、チップに埋め込まれたＩＤによりチップの特定が可能となる。
【００２３】
機能試験のＰＡＳＳ／ＦＡＩＬの判定結果は、デコード回路６でシリアル信号に変換されてバス線９上に伝達される。バス線９上に伝達された判定結果信号はエンコード回路Ａ１０およびエンコード回路Ｂ１１で情報処理され、ＰＡＳＳ／ＦＡＩＬの判定結果を含むテスト信号としてＬＳＩテスタ１２に取り込まれてＬＳＩテスタ１２内で判定結果が格納される。
【００２４】
各チップのテスト後、ウエハ１がダイシングされて、チップ２のみが切り出される。ダイシングライン４上に位置するデコード回路６、エンコード回路Ａ１０、エンコード回路Ｂ１１およびバス線９は削除され破棄される。
【００２５】
図３はテストの流れを示すフローチャートである。ＬＳＩテスタ１２からのテスト信号（テストパターン）をエンコード回路Ａ１０およびエンコード回路Ｂ１１でシリアル変換し（ステップＳ１）、デコード回路６でパラレル変換する（ステップＳ２）。その後、ＴＡＰ３からテストモードに制御したチップ２のＤＣ特性試験を実施する（ステップＳ３）。次に、機能試験を実施し（ステップＳ４）、判定結果の信号をデコード回路６に渡す。その後、判定結果の信号をデコード回路６でシリアル信号に変換し（ステップＳ５）、エンコード回路Ａ１０およびエンコード回路Ｂ１１でエンコードし（ステップＳ６）、ＬＳＩテスタ１２に送る。ＬＳＩテスタ１２は判定結果の信号を検知して判定結果を格納する。
【００２６】
上記の試験フローは、試験項目ごとにシリアル信号をプログラマブルに制御することで適時、選択・変更が可能である。
【産業上の利用可能性】
【００２７】
本発明の半導体装置は、チップ内のテスト対象回路にアクセスするテストアクセスポートをチップ外に配置することで、回路規模の増大に伴うチップ面積の増加を抑えることが必要な半導体装置の試験等の用途にも適用できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態の半導体装置を示す図。
【図２】本発明の半導体装置のテスト回路を示す図。
【図３】半導体装置の試験の流れを示すフローチャート。
【符号の説明】
【００２９】
１  ウエハ
２  チップ
３  ＴＡＰ
４  ダイシングライン
５  テスト対象回路
６  デコード回路
７  クロック制御回路
８  チップ端子
９  バス線
１０  エンコード回路Ａ
１１  エンコード回路Ｂ
１２  ＬＳＩテスタ
１３  冶具
１４  プロービング針
１５  電極
【図１】
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【図２】
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【図３】
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