(57)【要約】【課題】並列デジタルデータを時間軸方向に多重して伝送に使用するデータ線を削減する。【解決手段】デジタルデータ信号の出力回路側では、並列デジタルデータＳ０，Ｓ１を符号化する。符号化された複数のデジタルデータＥＮａ〜ＥＮｃをクロックＣＫに関連した複数の遅延クロックでサンプリングする。サンプリングされた複数のデジタルデータＳＳａ〜ＳＳｃをクロックＣＫの時間軸方向に多重して出力信号であるデジタルデータ信号ＤＯを得る。こうすることで、クロックＣＫに並列デジタルデータが多重されたデジタルデータ信号ＤＯが得られる。１つの信号ＤＯであるから、このデジタルデータ信号ＤＯを伝送するデータ線は１本で足り、データ線の削減を図れる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
ｎ個（ｎ≧２）の並列デジタルデータをクロックに同期させると共に、このクロックに上記ｎ個の並列デジタルデータを多重するステップ
を有することを特徴とするデジタルデータ信号の伝送方法。
【請求項２】
上記並列デジタルデータを多重する上記多重化ステップは、
上記クロックの振幅方向に多重するステップ
であることを特徴とする請求項１記載のデジタルデータ信号の伝送方法。
【請求項３】
上記多重化ステップは、
上記ｎ個のデジタルデータをＤ／Ａ変換するステップと、
Ｄ／Ａ変換されたアナログデータを上記クロックでサンプリングするステップと、
サンプリングされた上記アナログデータを上記クロックの振幅方向に多重するステップ
とを有することを特徴とする請求項２記載のデジタルデータ信号の伝送方法。
【請求項４】
上記多重化ステップは、
上記並列デジタルデータを符号化するステップと、
符号化されたデジタルデータをＤ／Ａ変換するステップと、
Ｄ／Ａ変換されたアナログデータを上記クロックでサンプリングするステップと、
サンプリングされた上記アナログデータを上記クロックの振幅方向に多重するステップ
とを有することを特徴とする請求項２記載のデジタルデータ信号の伝送方法。
【請求項５】
上記多重化ステップは、
上記クロックの時間軸方向に多重するステップ
であることを特徴とする請求項１記載のデジタルデータ信号の伝送方法。
【請求項６】
上記クロックに多重される並列デジタルデータのパルス幅を変えることによって、上記ｎ個の並列デジタルデータが時間軸方向に多重される
ことを特徴とする請求項５記載のデジタルデータ信号の伝送方法。
【請求項７】
上記多重化ステップは、
上記並列デジタルデータを符号化するステップと、
符号化された複数のデジタルデータを上記クロックに関連した複数の遅延クロックでサンプリングするステップと、
サンプリングされた複数のデジタルデータを上記クロックの時間軸方向に多重するステップ
とを有することを特徴とする請求項６記載のデジタルデータ信号の伝送方法。
【請求項８】
上記多重化ステップは、
上記クロックと、これのｍ倍（ｍ≧ｎ＋１）のクロックを用いて上記並列デジタルデータを上記クロックの時間軸方向に変換するステップと、
時間軸方向に変換された複数のデジタルデータを上記クロックの時間軸方向に多重するステップ
とを有することを特徴とする請求項６記載のデジタルデータ信号の伝送方法。
【請求項９】
上記多重化ステップは、
上記並列デジタルデータを符号化するステップと、
符号化された複数のデジタルデータを、上記クロックと、これのｍ倍（ｍ≧ｎ＋１）のクロックを用いて上記クロックの時間軸方向に変換するステップと、
時間軸方向に変換された複数のデジタルデータを上記クロックの時間軸方向に多重するステップ
とを有することを特徴とする請求項６記載のデジタルデータ信号の伝送方法。
【請求項１０】
上記多重化ステップは、
上記並列デジタルデータをｎビットのデジタルデータと見なして、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータを上記クロックの時間軸方向に変換するステップと、
変換された複数のデジタルデータを上記クロックの時間軸方向に多重するステップ
とを有することを特徴とする請求項６記載のデジタルデータ信号の伝送方法。
【請求項１１】
上記並列デジタルデータを上記クロックの時間軸方向に変換するステップでは、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、上記並列デジタルデータを上記クロックの時間軸方向に変換する
ことを特徴とする請求項１０記載のデジタルデータの伝送方法。
【請求項１２】
上記多重化ステップは、
上記並列デジタルデータを符号化するステップと、
符号化された並列ｎビットのデジタルデータを、ｎビットのデジタルデータと見なして、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータを上記クロックの時間軸方向に変換するステップと、
変換された複数のデジタルデータを上記クロックの時間軸方向に多重するステップ
とを有することを特徴とする請求項６記載のデジタルデータ信号の伝送方法。
【請求項１３】
上記並列デジタルデータを上記クロックの時間軸方向に変換するステップでは、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、上記並列デジタルデータを上記クロックの時間軸方向に変換する
ことを特徴とする請求項１２記載のデジタルデータの伝送方法。
【請求項１４】
伝送クロックに同期し、かつこの伝送クロックにｎビットの並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で上記デジタルデータ信号がｎビットの上記並列デジタルデータに復号される
ことを特徴とするデジタルデータ信号復号方法。
【請求項１５】
上記並列デジタルデータは、上記伝送クロックの振幅方向に多重されていることを特徴とする請求項１４記載のデジタルデータ信号の復号方法。
【請求項１６】
上記データ復号部での復号処理ステップは、
伝送クロックにｎ個（ｎ≧２）の並列デジタルデータが多重されたデジタルデータ信号を受信し、受信したこのデジタルデータ信号から上記伝送クロックを抽出するステップと、
抽出された上記伝送クロックに基づいて上記デジタルデータ信号を復号してｎ個の並列デジタルデータを生成するデジタルデータの生成ステップ
とを有することを特徴とする請求項１５記載のデジタルデータ信号の復号方法。
【請求項１７】
上記並列デジタルデータの生成ステップは、
上記デジタルデータ信号を上記伝送クロックに基づいてＡ／Ｄ変換するステップ
であることを特徴とする請求項１６記載のデジタルデータ信号の復号方法。
【請求項１８】
上記並列デジタルデータの生成ステップは、
上記並列デジタルデータを上記伝送クロックに関連した遅延伝送クロックでＡ／Ｄ変換するステップと、
Ａ／Ｄ変換された複数のデジタルデータを復号するステップ
とを有することを特徴とする請求項１５記載のデジタルデータ信号の復号方法。
【請求項１９】
上記並列デジタルデータは、上記伝送クロックの時間軸方向に多重されている
ことを特徴とする請求項１４記載のデジタルデータ信号の復号方法。
【請求項２０】
上記クロックに多重される上記並列デジタルデータのパルス幅を変えることによって、上記ｎ個の並列デジタルデータが時間軸方向に多重される
ことを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２１】
時間軸方向に多重された上記並列デジタルデータの生成ステップは、
受信したデジタルデータ信号より抽出した上記伝送クロックに関連した複数の遅延伝送クロックでサンプリングするステップと、
サンプリングして得られた複数のデジタルデータを上記並列デジタルデータに復号するステップ
とを含むことを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２２】
時間軸方向に多重された上記並列デジタルデータの生成ステップは、
受信したデジタルデータ信号より、伝送クロックとこの伝送クロックに対して時間軸方向に多重された並列デジタルデータとを生成するステップと、
抽出された上記伝送クロックよりそのｍ倍（ｍ≧ｎ＋１）の伝送クロックを生成するステップと、
このｍ倍の伝送クロックに基づいて上記並列デジタルデータを時間軸方向に順次シフトしたｍ個の並列デジタルデータを得るステップと、
シフトしたこれらｍ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換したｎ個の並列デジタルデータを得るステップ
とを含むことを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２３】
時間軸方向に多重された上記並列デジタルデータの生成ステップは、
受信したデジタルデータ信号より、伝送クロックとこの伝送クロックに対して時間軸方向に多重された、符号化された並列デジタルデータとを生成するステップと、
抽出された上記伝送クロックよりそのｍ倍（ｍ≧ｎ＋１）の伝送クロックを生成するステップと、
このｍ倍の伝送クロックに基づいて上記並列デジタルデータを時間軸方向に順次シフトしたｍ個の並列デジタルデータを得るステップと、
シフトしたこれらｍ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換したｎ個の並列デジタルデータを得るステップと、
これらｎ個の並列デジタルデータを復号するステップ
とを含むことを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２４】
時間軸方向に多重された上記並列デジタルデータの生成ステップは、
受信したデジタルデータ信号より伝送クロックを抽出するステップと、
上記受信したデジタルデータ信号より上記伝送クロックに対して時間軸方向に多重された並列デジタルデータを抽出するステップと、
抽出された上記並列デジタルデータに対して、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータのパルス幅に対応したｎ個の並列デジタルデータを得るステップと、
これらｎ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換されたｎ個の並列デジタルデータを得るステップ
とを有することを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２５】
上記並列デジタルデータを上記クロックの時間軸方向に変換するステップでは、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、抽出された上記並列デジタルデータをｎ個の並列デジタルデータに変換する
ことを特徴とする請求項２４記載のデジタルデータの復号方法。
【請求項２６】
時間軸方向に多重された上記並列デジタルデータの生成ステップは、
受信したデジタルデータ信号より伝送クロックを抽出するステップと、
上記受信したデジタルデータ信号より上記伝送クロックに対して時間軸方向に多重され、かつ符号化された並列デジタルデータを抽出するステップと、
抽出された上記並列デジタルデータに対して、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータのパルス幅に対応したｎ個の符号化された並列デジタルデータを得るステップと、
これらｎ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換されたｎ個の符号化された並列デジタルデータを得るステップと、
これらｎ個の並列デジタルデータを復号するステップ
とを有することを特徴とする請求項１９記載のデジタルデータ信号の復号方法。
【請求項２７】
上記並列デジタルデータを上記クロックの時間軸方向に変換するステップでは、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、抽出された上記並列デジタルデータを上記クロックの時間軸方向に変換する
ことを特徴とする請求項２６記載のデジタルデータの復号方法。
【請求項２８】
クロックと、このクロックに同期したｎ個（ｎ≧２）の並列デジタルデータがそれぞれ供給される多重化部を有し、
この多重化部で上記並列デジタルデータが上記クロックの振幅方向に多重されたデジタルデータ信号が出力されるようになされた
ことを特徴とするデジタルデータ信号出力回路。
【請求項２９】
上記多重化部は、
上記クロックと並列デジタルデータが供給され、上記並列デジタルデータを上記クロックの振幅方向に加算するＤ／Ａ変換部と、
このＤ／Ａ変換部より出力されたアナログ出力データをサンプリングするサンプリング部と、
サンプリングされたアナログ出力データに上記クロックを加算する加算部とで構成された
ことを特徴とする請求項２８記載のデジタルデータ信号出力回路。
【請求項３０】
上記加算部は、加算器が使用される
ことを特徴とする請求項２９記載のデジタルデータ信号出力回路。
【請求項３１】
上記多重化部は、
上記並列デジタルデータを符号化する符号化部と、
符号化されたデジタルデータをＤ／Ａ変換するＤ／Ａ変換部と、
Ｄ／Ａ変換されたアナログ出力データを上記クロックでサンプリングするサンプリング部と、
サンプリングされた上記アナログ出力データを上記クロックの振幅方向に加算する加算部
とを有することを特徴とする請求項２９記載のデジタルデータ信号出力回路。
【請求項３２】
クロックと、このクロックに同期したｎ個（ｎ≧２）の並列デジタルデータがそれぞれ供給される多重化部を有し、
この多重化部で上記並列デジタルデータが上記クロックの時間軸方向に多重されたデジタルデータ信号が出力されるようになされた
ことを特徴とするデジタルデータ信号出力回路。
【請求項３３】
上記並列デジタルデータのパルス幅を変えることによって、上記ｎ個の並列デジタルデータが時間軸方向に多重される
ことを特徴とする請求項３２記載のデジタルデータ信号出力回路。
【請求項３４】
上記多重化部は、
上記並列デジタルデータを符号化する符号化部と、
符号化された複数のデジタルデータを上記クロックに関連した複数の遅延クロックでサンプリングするサンプリング部と、
サンプリングされた複数のデジタルデータを上記クロックの時間軸方向に加算する加算部
とを有することを特徴とする請求項３３記載のデジタルデータ信号出力回路。
【請求項３５】
上記多重化部は、
上記クロックと、これのｍ倍（ｍ≧ｎ＋１）のクロックを用いて上記並列デジタルデータを上記クロックの時間軸方向に変換するデータ変換部と、
時間軸方向に変換された複数のデジタルデータを上記クロックの時間軸方向に多重する多重部
とを有することを特徴とする請求項３３記載のデジタルデータ信号出力回路。
【請求項３６】
上記多重化部は、
上記並列デジタルデータを符号化する符号化部と、
符号化された複数のデジタルデータを、上記クロックと、これのｍ倍（ｍ≧ｎ＋１）のクロックを用いて上記クロックの時間軸方向に変換するデータ変換部と、
時間軸方向に変換された複数のデジタルデータを上記クロックの時間軸方向に多重する多重部
とを有することを特徴とする請求項３３記載のデジタルデータ信号出力回路。
【請求項３７】
上記多重化部は、
上記並列デジタルデータをｎビットのデジタルデータと見なして、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータを上記クロックの時間軸方向に変換するバイナリーカウンタを有するデータ変換部と、
変換された複数のデジタルデータを上記クロックの時間軸方向に多重する多重部
とを有することを特徴とする請求項３３記載のデジタルデータ信号出力回路。
【請求項３８】
上記並列デジタルデータを上記クロックの時間軸方向に変換するデータ変換部では、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、上記並列デジタルデータを上記クロックの時間軸方向に変換することを特徴とする請求項３７記載のデジタルデータ出力回路。
【請求項３９】
上記多重化部は、
上記並列デジタルデータを符号化する符号化部と、
符号化された並列ｎビットのデジタルデータを、ｎビットのデジタルデータと見なして、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータを上記クロックの時間軸方向に変換するバイナリーカウンタを有するデータ変換部と、
変換された複数のデジタルデータを上記クロックの時間軸方向に多重する多重部
とを有することを特徴とする請求項３３記載のデジタルデータ信号出力回路。
【請求項４０】
上記並列デジタルデータを上記クロックの時間軸方向に変換するデータ変換部では、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックを用いて、上記並列デジタルデータを上記クロックの時間軸方向に変換することを特徴とする請求項３９記載のデジタルデータ出力回路。
【請求項４１】
伝送クロックに並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で、上記伝送クロックが分離されると共に、分離された伝送クロックを用いて上記伝送クロックの振幅方向に多重された上記並列デジタルデータが復号されるようになされた
ことを特徴とするデジタルデータ信号復号回路。
【請求項４２】
上記データ復号部は、
上記伝送クロックにｎ個（ｎ≧２）の並列デジタルデータが多重されたデジタルデータ信号を受信し、受信したこのデジタルデータ信号から上記伝送クロックを抽出する伝送クロック抽出部と、
抽出された上記伝送クロックに基づいて上記デジタルデータ信号を復号してｎ個の並列デジタルデータを生成するデータ生成部
からなることを特徴とする請求項４１記載のデジタルデータ信号復号回路。
【請求項４３】
上記並列デジタルデータの生成部は、
上記デジタルデータ信号を上記伝送クロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換部
であることを特徴とする請求項４２記載のデジタルデータ信号復号回路。
【請求項４４】
上記並列デジタルデータの生成部は、
上記並列デジタルデータを上記伝送クロックに関連した遅延伝送クロックでＡ／Ｄ変換するＡ／Ｄ変換部と、
Ａ／Ｄ変換された複数のデジタルデータを復号する復号部
とを有することを特徴とする請求項４２記載のデジタルデータ信号復号回路。
【請求項４５】
伝送クロックに並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で、上記伝送クロックが分離されると共に、分離された伝送クロックを用いて上記伝送クロックの時間軸方向に多重された上記並列デジタルデータが復号されるようになされた
ことを特徴とするデジタルデータ信号復号回路。
【請求項４６】
上記クロックに多重される上記並列デジタルデータのパルス幅を変えることによって、上記ｎ個の並列デジタルデータが時間軸方向に多重される
ことを特徴とする請求項４５記載のデジタルデータ信号復号回路。
【請求項４７】
上記データ復号部は、
上記伝送クロックにｎ個（ｎ≧２）の並列デジタルデータが多重されたデジタルデータ信号を受信し、受信したこのデジタルデータ信号から上記伝送クロックを抽出する伝送クロック抽出部と、
抽出された上記伝送クロックに基づいて上記デジタルデータ信号を復号してｎ個の並列デジタルデータを生成するデータ生成部
からなることを特徴とする請求項４４記載のデジタルデータ信号復号回路。
【請求項４８】
上記並列デジタルデータの生成部は、
上記デジタルデータ信号より抽出した上記伝送クロックに関連した複数の遅延伝送クロックでサンプリングするサンプリング部と、
サンプリングして得られた複数のデジタルデータを上記並列デジタルデータに復号する復号部
とを有することを特徴とする請求項４７記載のデジタルデータ信号復号回路。
【請求項４９】
上記並列デジタルデータの生成部は、
受信したデジタルデータ信号より、伝送クロックを抽出する伝送クロック抽出部と、
上記受信したデジタルデータ信号より上記伝送クロックの時間軸方向に多重された並列デジタルデータを抽出する多重データ抽出部と、
抽出された上記伝送クロックよりそのｍ倍（ｍ≧ｎ＋１）の伝送クロックを生成するクロック生成部と、
このｍ倍の伝送クロックに基づいて上記並列デジタルデータを時間軸方向に順次シフトしたｍ個の並列デジタルデータを得るデータシフト部と、
シフトしたこれらｍ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換したｎ個の並列デジタルデータを得るサンプリング部
とを含むことを特徴とする請求項４７記載のデジタルデータ信号復号回路。
【請求項５０】
上記並列デジタルデータの生成部は、
受信したデジタルデータ信号より伝送クロックを抽出する伝送クロック抽出部と、
この伝送クロックに対して時間軸方向に多重された、符号化された並列デジタルデータを抽出する多重データ抽出部と、
抽出された上記伝送クロックよりそのｍ倍（ｍ≧ｎ＋１）の伝送クロックを生成するクロック生成部と、
このｍ倍の伝送クロックに基づいて上記並列デジタルデータを時間軸方向に順次シフトしたｍ個の並列デジタルデータを得るデータシフト部と、
シフトしたこれらｍ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換したｎ個の並列デジタルデータを得るサンプリング部と、
これらｎ個の並列デジタルデータを復号する復号部
とを含むことを特徴とする請求項４７記載のデジタルデータ信号復号回路。
【請求項５１】
上記並列デジタルデータの生成部は、
受信したデジタルデータ信号より伝送クロックを抽出する伝送クロック抽出部と、
上記受信したデジタルデータ信号より上記伝送クロックに対して時間軸方向に多重された並列デジタルデータを抽出する並列デジタルデータ抽出部と、
抽出された上記多重データに対して、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータの時間軸幅に対応したｎ個の並列デジタルデータを得るバイナリーカウンタを有するデータ変換部と、
これらｎ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換されたｎ個の並列デジタルデータを得るサンプリング部
とを有することを特徴とする請求項４７記載のデジタルデータ信号復号回路。
【請求項５２】
上記データ変換部に設けられたバイナリーカウンタには、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックが供給される
ことを特徴とする請求項５１記載のデジタルデータ信号復号回路。
【請求項５３】
上記並列デジタルデータの生成部は、
受信したデジタルデータ信号より伝送クロックを抽出する伝送クロック抽出部と、
上記受信したデジタルデータ信号より上記伝送クロックに対して時間軸方向に多重され、かつ符号化された並列デジタルデータを抽出する多重データ抽出部と、
抽出された上記多重データに対して、（ｎ＋１）ビットのバイナリーカウント処理を施すことで、上記並列デジタルデータの時間軸幅に対応したｎ個の符号化された並列デジタルデータを得るバイナリーカウンタを有するデータ変換部と、
これらｎ個の並列デジタルデータを上記伝送クロックでサンプリングして元の時間軸上に変換されたｎ個の符号化された並列デジタルデータを得るサンプリング部と、
これらｎ個の並列デジタルデータを復号する復号部
とを有することを特徴とする請求項４７記載のデジタルデータ信号復号回路。
【請求項５４】
上記データ変換部に設けられたバイナリーカウンタには、
上記クロックに対し（２ｎ＋１）倍以上の高速クロックが供給される
ことを特徴とする請求項５３記載のデジタルデータ信号復号回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ｎ個の並列デジタルデータを伝送するデジタル伝送系に適用して好適なデジタルデータ信号の伝送方法、デジタルデータ信号の復号方法、デジタルデータ信号出力回路およびデジタルデータ信号復号回路に関する。
【０００２】
詳しくは、信号線（データ線）を利用してデジタルデータの授受を行う場合のデータ線の本数を削減できるようにしたもので、ｎ個（ｎ≧２）の並列デジタルデータを伝送する場合であっても、少ないデータ線で並列デジタルデータを同時に伝送できるようにしたものである。
【背景技術】
【０００３】
デジタルデータを伝送する場合には、このデジタルデータを伝送するデータ線の他に、デジタルデータを再現するためのクロックを伝送する必要があるから、最低２本のデータ線が必要になる。
【０００４】
クロックを含めたデータ線の本数をできるだけ少なくする手法として、デジタルデータをクロックの振幅方向や時間軸方向に多重した状態で伝送する手法が知られている（例えば特許文献１）。
【０００５】
この技術は伝送すべきクロックの振幅方向に２値のデジタルデータを多重するか、クロックの時間軸方向に２値のデジタルデータを多重して伝送するようにしたものである。
【０００６】
【特許文献１】特開平３−５２４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に開示されている技術を採用した場合、２本のデータ線を１本にすることができ、データ線を１本だけ省くことができる。しかし、取り扱うことのできるデジタルデータは１種類である。
【０００８】
ある信号（情報）を適当なビット数のデジタルデータに変換したときでも、それらをパラレル・シリアル変換してシリアルのデジタルデータとした上で、クロックに多重することになる。したがってパラレルのままのデジタルデータを、データ線を削減した状態で伝送するための具体的な技術は開示されていない。例えば、３ビットに変換されたデジタルデータをパラレルデータのままクロックに重畳して伝送する技術は開示されていない。
【０００９】
また、内容の異なる複数の信号（情報）のデジタルデータを並列に並べ、並列に並べられたｎ個（ｎ≧２）のデジタルデータをデータ線を増やすことなく、同時に伝送できるような具体的な技術も開示されていない。
【００１０】
ｎ個のデジタルデータを同時に伝送する場合、つまりｎ個の並列デジタルデータを同時に伝送するには、少なくとも（ｎ＋１）本のデータ線を必要とするからである。
【００１１】
しかし、データ線の本数が増えると、ＬＳＩなどのＩＣ同士を接続する場合には、データ線と同数の接続ピン（端子ピン）が必要になるから、ＬＳＩの規模も大きくなり、ＬＳＩ自身や、ＬＳＩを搭載するＩＣ基板の面積も大きくなって、ＩＣ基板を搭載する電子機器の小型化の隘路となる。
【００１２】
例えば図１６に示すように、ＩＣ基板（図示はしない）上に搭載された複数、例えば２つのＬＳＩ１，２同士がそれぞれｙ個の入出力端子を有するとき、これらＬＳＩ１，２を結ぶためのＩＣ基板に形成されるデータ線３もまたｙ本のデータ線３が必要になる。データ線３の本数が増えるとそれだけＬＳＩ自身やＩＣ基板の面積が増えてしまう。
【００１３】
また、データ線３を沢山必要とするときには、データ線同士の遅延量を合わせるため、データ線同士の等長配線や、インピーダンスマッチングを考慮したＩＣ基板の設計を行わなければならないなど、基板設計の上での制約が伴う。
【００１４】
そこで、この発明はこのような従来の課題を解決したものであって、特にｎ個の並列デジタルデータを伝送する場合であっても、データ線の本数を大幅に削減できるデジタルデータ信号の伝送方法等を提案するものである。
【課題を解決するための手段】
【００１５】
上述の課題を解決するため、請求項１に記載したこの発明に係るデジタルデータ信号の伝送方法では、ｎ個（ｎ≧２）の並列デジタルデータをクロックに同期させると共に、このクロックに上記ｎ個の並列デジタルデータを多重するステップを有することを特徴とする。
【００１６】
請求項１４に記載したこの発明に係るデジタルデータ信号復号方法では、伝送クロックに同期し、かつこの伝送クロックにｎビットの並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で上記デジタルデータ信号がｎビットの上記並列デジタルデータに復号されることを特徴とする。
【００１７】
請求項２８に記載したこの発明に係るデジタルデータ信号出力回路では、クロックと、このクロックに同期したｎ個（ｎ≧２）の並列デジタルデータがそれぞれ供給される多重化部を有し、
この多重化部で上記並列デジタルデータが上記クロックの振幅方向に多重されたデジタルデータ信号が出力されるようになされたことを特徴とする。
【００１８】
請求項３２に記載したこの発明に係るデジタルデータ信号出力回路では、クロックと、このクロックに同期したｎ個（ｎ≧２）の並列デジタルデータがそれぞれ供給される多重化部を有し、
この多重化部で上記並列デジタルデータが上記クロックの時間軸方向に多重されたデジタルデータ信号が出力されるようになされたことを特徴とする。
【００１９】
請求項４１に記載したこの発明に係るデジタルデータ信号復号回路では、伝送クロックに並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で、上記伝送クロックが分離されると共に、分離された伝送クロックを用いて上記伝送クロックの振幅方向に多重された上記並列デジタルデータが復号されるようになされたことを特徴とする。
【００２０】
また、請求項４５に記載されたこの発明に係るデジタルデータ信号復号回路では、伝送クロックに並列デジタルデータが多重されたデジタルデータ信号が供給されるデータ復号部を有し、
このデータ復号部で、上記伝送クロックが分離されると共に、分離された伝送クロックを用いて上記伝送クロックの時間軸方向に多重された上記並列デジタルデータが復号されるようになされたことを特徴とする。
【００２１】
この発明では、ｎビットのパラレルデジタルデータあるいはｎ個のシリアルデジタルデータを、それぞれｎ個の並列デジタルデータとして並べ、これらｎ個のデジタルデータを１組として順に伝送すべきクロックに多重して伝送する。クロックへの多重は、クロックの振幅方向とその時間軸方向が考えられる。
【００２２】
クロックの振幅方向にｎ個の並列デジタルデータを多重する場合には、ｎ個の並列デジタルデータをｎビットのデジタルデータと見なして、これをアナログデータに変換する。例えば３個の並列デジタルデータを順次伝送するときには、３ビットのデジタルデータと見なし、この３ビットのデジタルデータをアナログデータに変換する。そうすると、ビットの内容（”１”、”０”）に応じたアナログデータが得られる。例えば「０００」のときのアナログデータを基準レベル（例えばゼロレベル）としたときには、「１１１」の並列デジタルデータでは、基準レベルに対して８倍のアナログレベルのアナログデータとなって得られる。
【００２３】
そして、それぞれの並列デジタルデータのビット内容に応じて変換されたアナログデータがクロックに多重される。多重される区間は、デューティ５０％のクロックであるときには、ハイレベル（またはローレベル）に反転する区間であって、このハイレベルの反転期間だけアナログデータが多重される。
【００２４】
ｎ個の並列デジタルデータをアナログデータに変換するときは、ｎ個の並列デジタルデータを単純にアナログデータに変換する手法の他に、このｎ個の並列デジタルデータを一旦符号化し、符号化した並列デジタルデータをアナログデータに変換する手法がある。
【００２５】
このようにクロックにアナログデータを多重したデジタルデータ信号を伝送信号とした場合には、デジタルデータ信号に含まれるクロックが伝送クロックとして機能するから、このデジタルデータ信号の中に伝送クロックも、データも共に含まれていることになるので、仮に３個の並列デジタルデータを同時に伝送する場合でも、伝送すべきデジタルデータ信号は１つであるので、データ線は１本で済む。
【００２６】
このことは４個の並列デジタルデータであっても、これを４ビットのパラレルデジタルデータと見なしてアナログ変換処理を施してクロックに多重すれば、クロックを含めて５本のデータ線が必要なところを、１本のデータ線のみでデータを伝送できることになる。
【００２７】
クロックの振幅方向ではなくその時間軸方向にｎ個の並列デジタルデータを多重することもできる。この場合には、データの多重処理として伝送クロックよりも高速なクロックを使用することもできる。高速クロックを使用する場合には伝送クロックから高速クロックを生成し、この高速クロックに基づいてｎ個の並列デジタルデータを元のクロック（伝送クロック）に多重する。
【００２８】
同一時間軸上に存在するｎ個の並列デジタルデータは、これらをそれぞれ時間軸がシフトしたｎ個のデジタルデータに変換され、変換されたｎ個のデジタルデータが、例えばクロックのハイレベルの区間にその時間軸方向に多重される。例えば３個の並列デジタルデータであるときには、クロックのハイレベルの区間に３つのデジタルデータを多重できるように、伝送クロックに対しその４倍以上のクロックを用いて、３つのデジタルデータを順に多重する。
【００２９】
こうすれば、伝送クロックの中に３個の並列デジタルデータが多重されたことになるので、この多重信号を伝送信号（デジタルデータ信号）として使用すれば、そのときのデータ線は１本で済む。時間軸方向へのシフトの仕方によっては、（２n＋１）倍以上の高速クロックが用いられる。
【００３０】
データ線の本数が削減されることに伴って、この発明をＬＳＩのデータ伝送系に適用する場合には，ＬＳＩの入出力端子数を削減できるし、複数のＬＳＩを搭載したＩＣ基板側では等長配線やインピーダンスマッチングを考慮することなくＩＣの回路設計を行えるので、回路設計が容易になると共に、ＬＳＩ面積やＩＣ基板面積をそれぞれ削減できる実益を有する。
【００３１】
ＬＳＩの入出力端子数が多い場合には、ｎビットごとに括って処理すれば、ｎ×ａ倍の入出力端子数があったとしても、トータルａ本のデータ線で、（ｎ×ａ）個の並列デジタルデータを同時に伝送することができる。
【発明の効果】
【００３２】
以上説明したようにこの発明では、ｎ個の並列デジタルデータをクロックの振幅方向または時間軸方向に多重して伝送するようにしたものであるから、そのときのデータ線の本数を従来よりも大幅に削減できる実益を有する。
【発明を実施するための最良の形態】
【００３３】
続いて、この発明に係るデジタルデータ信号の伝送方法等の好ましい実施例を図面を参照して詳細に説明する。
【００３４】
この発明はｎ個の並列デジタルデータをクロックに多重して伝送し、受け側ではこのクロックを抽出することで、ｎ個の並列デジタルデータを分離し、復号するようにしたものである。
【００３５】
ｎ個の並列デジタルデータとしては、第１に、同一の信号（情報）をｎビットのデジタルデータに変換し、そのときの上位ビットから下位ビットまでを含むｎ個（ｎビット）の並列デジタルデータが考えられる。つまりパラレルのデジタルデータのまま取り扱う。
【００３６】
第２は、相互に関係するかどうかは問わないが、ｎ個の信号（情報）をそれぞれ所定ビット数のデジタルデータに変換し、これをシリアルデジタルデータとしたときの各１ビットのデジタルデータをそれぞれｎ個並べたときの並列デジタルデータが考えられる。この発明はその何れの並列デジタルデータでも取り扱うことができる。
【００３７】
クロックへの並列デジタルデータの多重は、クロックの振幅方向への多重と、時間軸方向への多重とが考えられる。また、同時に伝送すべき並列デジタルデータの個数ｎは２以上であればよい。以下説明ではｎ＝２と、ｎ＝３を例示する。最初に、ｎ＝２の場合を例示する。伝送系としては図１６に示すようなＬＳＩ同士のデータ伝送系を例示する。
【００３８】
（１）ｎ＝２で、クロックの振幅方向への多重例
図１はこのときの実施例である。図１はデジタルデータ信号の送受信システムを示すもので、デジタルデータ信号の出力回路１０とデジタルデータ信号の復号回路１００とで構成される。デジタルデータ信号の出力回路１０はデジタルデータ信号の送信部を構成するものであり、図１６ではＬＳＩ１側の出力段に設けられる。デジタルデータ信号の復号回路１００はデジタルデータ信号の受信部を構成するものであり、ＬＳＩ２側の入力段に設けられる。
【００３９】
図２のタイミングチャートを参照しながら説明すると、デジタルデータ信号ＤＯの出力回路１０は、クロックＣＫ（図２Ａ）に同期したｎ個の、この例では２個の並列デジタルデータＳ０，Ｓ１（図２Ｂ、Ｃ）を多重するための多重化部２０で構成される。
【００４０】
多重化部２０は並列デジタルデータのＤ／Ａ変換部２２と、Ｄ／Ａ変換されたアナログデータをサンプリングするサンプリング部２４と、サンプリングされてパルス状に変換されたアナログデータと、クロックＣＫを多重する多重部２６とで構成される。
【００４１】
Ｄ／Ａ変換部２２には、端子１８よりクロックＣＫが供給されると共に、端子１２，１４より、クロックＣＫに同期した２個の並列デジタルデータＳ０、Ｓ１が供給される。並列に同時入力される２個の並列デジタルデータＳ０，Ｓ１を２ビットのパラレルデジタルデータと見なして、これら並列デジタルデータＳ０，Ｓ１をアナログデータＳＡに変換する。
【００４２】
したがって図２Ｂ、Ｃに示すようなビットの組み合わせとして２ビットの並列デジタルデータＳ０，Ｓ１が入力したときには、これをアナログ変換すると、図２Ｃに示すようなアナログデータＳＡが得られる。このとき、一方の並列デジタルデータＳ０は下位ビットとして機能し、他方の並列デジタルデータＳ１は上位ビットとして機能する。因みに、入力ビットが（０，０）のときのアナログデータＳＡは「０」（ゼロ＝基準レベル）であり、入力ビットが（０，１）であるときのアナログデータＳＡは「１」となる。
【００４３】
アナログデータＳＡはクロックＣＫと共にサンプリング部２４に供給されて、アナログデータＳＡがサンプリングされる。クロックＣＫがハイレベルのときアナログデータＳＡが出力され、ローレベルのとき接地レベルが出力されるものとすれば、クロックＣＫによって図２Ｅに示すように、入力ビットに応じたアナログレベルを有するサンプリング出力ＳＳが得られる。２ビット入力の場合には、４段階のアナログレベルを持つ。
【００４４】
サンプリング出力ＳＳはクロックＣＫと共に、多重部を構成する加算器２６に供給される。この加算器２６でクロックＣＫにサンプリング出力ＳＳが多重（加算）される。クロックＣＫと同じタイミング（ハイレベルの区間）に、クロックＣＫと同じパルス幅のサンプリング出力ＳＳが得られるので、クロックＣＫの振幅方向にサンプリング出力ＳＳが多重された図２Ｆに示す出力信号が得られる。この出力信号がデジタルデータ信号ＤＯとなる。
【００４５】
デジタルデータ信号ＤＯにはクロック（伝送クロック）ＣＫが含まれ、さらに送信すべき並列デジタルデータＳ０，Ｓ１も含まれているから、ＬＳＩ１とＬＳＩ２とを結ぶデータ線２８は１本で足りる。したがって出力端子２７には１本のデータ線２８のみが接続される。
【００４６】
デジタルデータ信号ＤＯの復号回路１００は、図１に示すようにデータ復号部１１０で構成される。
【００４７】
データ復号部１１０は、デジタルデータ信号ＤＯが供給されるＡ／Ｄ変換部１０２と、デジタルデータ信号ＤＯよりクロック（伝送クロック）ＣＫを抽出するための伝送クロック抽出部として機能するバッファ部１０５と、抽出されたクロックＣＫを遅延する遅延部１０６とで構成される。
【００４８】
バッファ部１０５には、所定のスレショールドレベルが用意され、このスレショールドレベルを用いて、入力端子１０４を介して入力されたデジタルデータ信号ＤＯのレベルを比較することで、デジタルデータ信号ＤＯよりクロックＣＫが抽出される。抽出されたクロックＣＫはさらに遅延部１０６に供給されて、この例では入力デジタルデータ信号ＤＯよりも１／４クロック分程度遅延される。遅延されたクロックＤＬＣＫ（図２Ｇ）が出力端子１０７に出力されると共に、Ａ／Ｄ変換部１０２に供給される。
【００４９】
Ａ／Ｄ変換部１０２では抽出したクロックＣＫに同期させてＡ／Ｄ変換を行って、入力したデジタルデータ信号ＤＯより２個の並列デジタルデータが生成される。この例では、クロックＣＫの立ち上がりタイミングでの入力デジタルデータ信号ＤＯのレベルをサンプリングし、そのサンプリングレベルが２ビットのデジタルデータに変換される。
【００５０】
その結果、図２に示すようにこの例ではクロックＣＫが多重された状態での最低アナログレベルを持った入力デジタルデータ信号ＤＯａが、２ビットのデジタルデータ（０，０）に変換される。したがって最低レベルよりも１段階レベルの高い入力デジタルデータ信号ＤＯｂは、２ビットのデジタルデータ（０，１）に変換され、そして最もレベルの高い入力デジタルデータ信号ＤＯｄは、２ビットのデジタルデータ（１，１）に変換されるので、結局出力端子１０８，１０９には、図２Ｈ，Ｉに示すような並列デジタルデータＳ０，Ｓ１が同時に復号、生成されることになる。
【００５１】
このようにクロックＣＫの振幅方向に対し、２個の並列デジタルデータＳ０，Ｓ１に相当するデータを多重することで、少ないデータ線を使用して並列デジタルデータを伝送することができる。
【００５２】
（２）ｎ＝２で、クロックＣＫの時間軸方向への多重例
図３および図４を参照して説明する。図３において、デジタルデータ信号の出力回路１０はクロックＣＫに同期したｎ個の並列デジタルデータＳ０，Ｓ１をクロックＣＫ多重する多重化部３０を有する。
【００５３】
多重化部３０は、クロックに同期した並列デジタルデータＳ０，Ｓ１（図４Ｂ、Ｃ）を符号化（エンコード）する符号化部（エンコーダ）４２と、符号化された複数の、この例では３つの符号化出力（デジタルデータ）ＥＮａ，ＥＮｂ、ＥＮｃ（図４Ｄ〜Ｆ参照）を、クロックＣＫに関連した３つの遅延クロックＤＬＣＫａ〜ＤＬＣＫｃ（図４Ｋ〜Ｍ）でサンプリングするサンプリング部４４と、サンプリングされた３つのデジタルデータＳＳａ〜ＳＳｃ（図４Ｇ〜Ｉ）を、クロックＣＫの時間軸方向に多重する多重部４８とで構成される。
【００５４】
符号化部４２には、端子３２，３４より図４Ａ，Ｂに示す２個の並列デジタルデータＳ０，Ｓ１が供給される。この符号化部４２は入力した２個の並列デジタルデータＳ０，Ｓ１を、２ビットのデジタルデータと見なして符号化して、３ビットのデジタルデータに変換する。入力が２個の並列デジタルデータＳ０，Ｓ１の場合のビットの組み合わせはトータル４つとなるから、ゼロを除くとトータル３つの符号化出力が必要になる。そのため、符号化部４２では、図４Ｄ〜Ｆに示すような３つの符号化出力ＥＮａ〜ＥＮｃが得られるように符号化（パルス幅変調）される。
【００５５】
つまり、図４に示すように、入力並列デジタルデータＳ０，Ｓ１が（０，０）のときには、オールゼロの符号化出力（ＥＮａ、ＥＮｂ，ＥＮｃ）＝（０，０，０）が出力され、入力が（０，１）のときには、（１，０，０）が出力され、入力が（１，０）のときには、（１，１，０）が出力され、そして、入力が（１，１）のときにはオール１の符号化出力（１，１，１）が出力されるように符号化処理される。
【００５６】
符号化された符号化出力ＥＮａ〜ＥＮｃはサンプリング部４４に供給される。サンプリング部４４は符号化出力の数だけ設けられており、それぞれのサンプリング部４４Ａ〜４４Ｃには、端子３６に供給されたクロックＣＫを順次遅延して得た遅延クロックＤＬＣＫａ〜ＤＬＣＫｃが供給される。クロックＣＫは図４Ａに示すように、データ多重を考慮してこの例ではそのデューティーが１／４のパルス信号が使用される。
【００５７】
そのため、縦続接続された遅延部４６Ａ〜４６Ｃの先頭の遅延部４６ＡにクロックＣＫが供給されて１クロック分だけ遅延される。遅延されたクロックＤＬＣＫａは第１のサンプリング部４４Ａに供給され、ここで下位ビットの符号化出力ＥＮａがサンプリングされることで図４Ｇに示すサンプリング出力ＳＳａが得られる。
【００５８】
同様に、２段目の遅延部４６Ｂによって２クロック分遅延されたクロックＤＬＣＫｂと、中位ビットの符号化出力ＥＮｂとが第２のサンプリング部４４Ｂに供給されて、図４Ｈに示すサンプリング出力ＳＳｂが得られ、そして、終段の遅延部４６Ｃから出力された３クロック分遅延されたクロックＤＬＣＫｃと、上位ビットの符号化出力ＥＮｃとが第３のサンプリング部４４Ｃに供給されて、図４Ｉに示すサンプリング出力ＳＳｃが得られる。
【００５９】
ここで、遅延クロックＤＬＣＫａ〜ＤＬＣＫｃはそれぞれ１クロック分づつ遅延されているから、サンプリングされた出力ＳＳａとＳＳｂおよびＳＳｃの関係も図４に示すようにそれぞれ１クロック分だけシフトした状態で得られる。
【００６０】
３つのサンプリング出力ＳＳａ〜ＳＳｃは多重部として機能する加算器４８に供給されて、遅延されていない元々のクロックＣＫと多重（加算）処理される。
その結果、入力並列デジタルデータが（０，０）のときはクロックＣＫのみが出力され、入力並列デジタルデータが（１，０）のときはクロックＣＫに続けてサンプリング出力ＳＳａが重畳されるので、１クロック分のパルス幅だけ出力信号ＤＯのパルス幅が広がる。
【００６１】
同様にして、入力並列デジタルデータが（０，１）であるときにはサンプリング出力ＳＳａとＳＳｂとが重畳されるので、２クロック分のパルス幅だけ出力信号ＤＯのパルス幅が広がるから、結局のところ入力並列デジタルデータが（１，１）であるときにはサンプリング出力ＳＳａ、ＳＳｂおよびＳＳｃがそれぞれクロックＣＫに重畳される結果、３クロック分のパルス幅だけ出力信号ＤＯのパルス幅が広がる。
【００６２】
このように、このサンプリング処理および加算処理によって、２個の並列デジタルデータは２ビットのデジタルデータと見なされて、クロックＣＫの時間軸方向に変換され、そしてこのクロックＣＫの時間軸方向に多重されることによって、並列デジタルデータＳ０，Ｓ１の値（データ値）に相当するパルス幅となされた出力信号ＤＯが得られることになる。
【００６３】
出力信号ＤＯはデジタルデータ信号となって、出力回路１０の出力端子４９より出力される。この場合においても、デジタルデータ信号ＤＯには伝送クロックとしても機能するクロックＣＫが含まれ、さらに並列デジタルデータＳ０，Ｓ１も時間軸方向に変換された状態で重畳されているから、デジタルデータ信号ＤＯを伝送するためのデータ線３６は１本で済む。
【００６４】
デジタルデータ信号ＤＯの復号回路１００は、図３に示すようにデータ復号部１２０で構成される。
【００６５】
データ復号部１２０は、伝送クロック抽出部１２２と、抽出された伝送クロックＣＫに基づいて並列デジタルデータＳ０，Ｓ１を生成するデータ生成部１２３で構成される。
【００６６】
伝送クロック抽出部１２２は、デジタルデータ信号ＤＯが供給される縦続接続された３つの遅延部１２２（１２２Ａ〜１２２Ｃ）で構成される。データ生成部１２３は、デジタルデータ信号ＤＯが供給されるデータ変換部とも表現できるサンプリング部１２４を構成する、この例では３個のＤ型フリップフロップ１２４Ａ〜１２４Ｃと、データ復号信号ＤＦａ〜ＤＦｃが供給されるデータ復号部１２６と、その復号出力ＤＣａおよびＤＣｂから元の並列デジタルデータＳ０，Ｓ１を生成する、この例では２つのＤ型フリップフロップ１２８Ａ、１２８Ｂとで構成される。
【００６７】
伝送クロック抽出部を構成する初段の遅延部１２２Ａには、所定のスレショールドレベルが設定され、このスレショールドレベルを用いて、入力端子１３２を介して入力されたデジタルデータ信号ＤＯのレベルを比較することで、デジタルデータ信号ＤＯよりクロック（伝送クロック）ＣＫが抽出されると共に、抽出されたクロックＣＫがこの例では１クロック分だけ遅延された遅延クロックＤＬＣＫａ（図４Ｋ）が出力される。遅延されたクロックＣＫはさらに遅延部１２２Ｂに供給されて、１クロック分だけ遅延された遅延クロックＤＬＣＫｂ（図４Ｌ）が得られ、さらに終段の遅延部１２２Ｃによってさらに１クロック分遅延された遅延クロックＤＬＣＫｃ（図４Ｍ）が出力される。
【００６８】
サンプリング部１２４ではこれら遅延クロックＤＬＣＫａ〜ＤＬＣＫｃによってデジタルデータ信号ＤＯのパルス幅に相当する信号が出力されるようなデータ変換処理（パルス幅変換のためのサンプリング処理）が行われる。この例では、遅延クロックＤＬＣＫａの立ち上がりタイミングでの入力デジタルデータ信号ＤＯのレベルをサンプリングすることで、Ｄ型フリップフロップ１２４Ａからは図４Ｎに示すサンプリング出力（パルス幅変換出力）ＤＦａが得られる。
【００６９】
同様に、段間のＤ型フリップフロップ１２４Ｂでは遅延クロックＤＬＣＫｂによって入力信号のサンプリング（ラッチ）が行われて、これより図４Ｏに示すサンプリング出力ＤＦｂが得られ、そして遅延クロックＤＬＣＫｃが供給される終段のＤ型フリップフロップ１２４Ｃからは図４Ｐに示すサンプリング出力ＤＦｃが得られる。
【００７０】
３つのサンプリング出力ＤＦａ〜ＤＦｃはデータ復号部（デコーダ）１２６に供給され、以下のような復号処理が行われる。図４Ｎ〜Ｐおよび図４Ｑ、Ｒを参照して説明すると、この例では、データ変換信号ＤＦａ〜ＤＦｃが共にゼロであるときは、データ復号信号ＤＣａとＤＣｂは共にゼロが出力される。
【００７１】
サンプリング出力ＤＦａのみが「１」であるときには、データ復号信号ＤＣａのみが「１」となるように出力される。サンプリング出力ＤＦａとＤＦｂが共に「１」であるときは、データ復号信号ＤＣｂのみが「１」となるような復号処理が行われ、そしてサンプリング出力ＤＦａ〜ＤＦｃの全てが「１」であるときは、データ復号信号ＤＣａとＤＣｂが共に「１」となる復号処理が行われる。
【００７２】
このようなデータ復号信号ＤＣａ、ＤＣｂはさらにＤ型フリップフロップ１２８Ａ、１２８Ｂに供給され、元のクロックＣＫによってこれら２つのデータ復号信号ＤＣａ、ＤＣｂがサンプリングされることで、２ビットの並列デジタルデータＳ０，Ｓ１（図４Ｓ、Ｔ）が出力される。つまり、クロックＣＫに多重する前の並列デジタルデータＳ０，Ｓ１が復元される。
【００７３】
このようにクロックＣＫの時間軸方向に変換した２個の並列デジタルデータＳ０，Ｓ１を多重することで、１本のデータ線３６を使用してデジタルデータを伝送することができる。
【００７４】
続いて、３個の並列デジタルデータをクロックＣＫに多重する例を図５以下を参照して説明する。
【００７５】
（３）ｎ＝３で、クロックＣＫの振幅方向への多重例（その１）
これは、（１）で説明したのと構成的には同じである。入力側が３個の並列デジタルデータに変わっただけであるので、その説明および動作は割愛する。
【００７６】
（４）ｎ＝３で、クロックＣＫの振幅方向への多重例（その２）
図５および図６を参照して説明する。図５はデジタルデータ信号の送受信システムを示すもので、デジタルデータ信号の出力回路１０とデジタルデータ信号の復号回路１００とで構成される。デジタルデータ信号の出力回路１０はデジタルデータ信号の送信部を構成するものであり、ＬＳＩ１側の出力段に設けられる。デジタルデータ信号の復号回路１００はデジタルデータ信号の受信部を構成するものであり、ＬＳＩ２側の入力段に設けられる。
【００７７】
デジタルデータ信号ＤＯの出力回路１０は、クロックＣＫ（図６Ａ）に同期したｎ個の、この例では３個の並列デジタルデータＳ０，Ｓ１，Ｓ２（図６Ｂ、Ｃ、Ｄ）を多重するための多重化部５０で構成される。
【００７８】
多重化部５０は並列デジタルデータの符号化部５２と、符号化出力をＤ／Ａ変換するＤ／Ａ変換部５４と、Ｄ／Ａ変換されたアナログデータをサンプリングするサンプリング部５６と、サンプリングされてパルス状に変換されたアナログ出力データと、クロックＣＫとを多重する多重部５８とで構成される。
【００７９】
符号化部５２には端子３１ａ〜３１ｃよりクロックＣＫに同期した３個の並列デジタルデータＳ０，Ｓ１，Ｓ２が供給される。符号化部５２ではこれら３個の並列デジタルデータＳ０〜Ｓ２をそれぞれ３ビットのデジタルデータと見なして符号化を行う。つまり、並列デジタルデータＳ０を下位ビットと見なし、並列デジタルデータＳ２を上位ビットと見なして符号化処理を行う。
【００８０】
この実施例による符号化処理は、下位および上位ビットとそれぞれ見なした並列デジタルデータＳ０とＳ２をそれぞれ位相反転して出力し、中位ビットＳ１をそのまま出力したものを、符号化出力ＥＮａ〜ＥＮｃとする。符号化処理後の符号化出力を図６Ｅ〜Ｇに示す。
【００８１】
符号化された符号化出力ＥＮａ〜ＥＮｃは後段のＤ／Ａ変換部５４でアナログデータに変換される。Ｄ／Ａ変換部５４には端子５５よりクロックＣＫが供給され、クロックＣＫに同期してアナログ変換処理が行われる。この実施例では、並列デジタルデータＳ０〜Ｓ２の値が、（１，０，１）であるときのアナログレベルが基準値（例えばゼロ）となるようにＤ／Ａ変換される。
【００８２】
３つの並列デジタルデータＳ０〜Ｓ２の場合には、入力データ値の組み合わせによって８通りの符号化出力ＥＮａ〜ＥＮｃが得られるので、これらの符号化出力ＥＮａ〜ＥＮｃの組み合わせによって８通りのレベルを持ったアナログデータＤＣ０に変換される（図６Ｈ）。因みに、符号化出力ＥＮａ〜ＥＮｃが（１，１，１）であるときが、図６Ｈのように最大のアナログデータＤＣ０に変換される。
【００８３】
アナログデータＤＣ０はクロックＣＫと共にサンプリング部５６に供給されて、アナログデータＤＣ０がサンプリングされる。クロックＣＫがハイレベルのときアナログデータＤＣ０が出力され、ローレベルのとき接地レベルが出力されるものとすれば、クロックＣＫによって図６Ｉに示すように、並列デジタルデータＳ０〜Ｓ２の値に応じたアナログレベルを有するサンプリング出力ＳＳ０が得られる。
【００８４】
サンプリング出力ＳＳ０はクロックＣＫと共に、多重部を構成する加算器５８に供給される。この加算器５８でクロックＣＫにサンプリング出力ＳＳ０が多重（加算）される。クロックＣＫと同じタイミング（ハイレベルの区間）に、クロックＣＫと同じパルス幅のサンプリング出力ＳＳ０が得られるので、クロックＣＫの振幅方向にサンプリング出力ＳＳ０が多重された図６Ｊに示す出力信号がえられる。この出力信号がデジタルデータ信号ＤＯとなる。
【００８５】
デジタルデータ信号ＤＯにはクロック（伝送クロック）ＣＫが含まれ、さらに送信すべき並列デジタルデータＳ０，Ｓ１，Ｓ２も含まれているから、このデジタルデータ信号ＤＯを伝送するには１本のデータ線で足りる。したがって３つの並列デジタルデータＳ０〜Ｓ２を伝送する場合でも、出力端子５９には１本のデータ線５７のみ接続されることになる。
【００８６】
デジタルデータ信号ＤＯの復号回路１００は、図５に示すようにデータ復号部１４０で構成される。
【００８７】
データ復号部１４０は、デジタルデータ信号ＤＯより伝送クロックを抽出する伝送クロック抽出部１４５と、デジタルデータ信号ＤＯより並列デジタルデータ０〜Ｓ２を生成するデータ生成部１４９とで構成される。
【００８８】
データ生成部１４９は、デジタルデータ信号ＤＯのレベルをシフトするレベルシフト部１４２と、レベルシフトされたデジタルデータ信号ＤＯが供給されるＡ／Ｄ変換部１４３と、Ａ／Ｄ変換出力を復号するデータ復号部１４４とで構成される。
【００８９】
デジタルデータ信号ＤＯよりクロックＣＫを抽出するための伝送クロック抽出部１４５はバッファ部として構成され、抽出されたクロックＣＫは遅延部１４６によって遅延される。
【００９０】
バッファ部１４５には、入力端子１４１を介してデジタルデータ信号ＤＯが供給され、予め用意された所定のスレショールドレベルを用いて、デジタルデータ信号ＤＯのレベルが比較されて、デジタルデータ信号ＤＯよりクロック（伝送クロック）ＣＫが抽出される。抽出されたクロックＣＫはさらに遅延部１４６に供給されて、この例では入力デジタルデータ信号ＤＯよりも１／４クロック分程度遅延される。遅延されたクロックＤＬＣＫ（図６Ｋ）が出力端子１４８に供給されると共に、Ａ／Ｄ変換部１４３に供給される。
【００９１】
一方、レベルシフト部１４２では入力したデジタルデータ信号ＤＯのレベルをこれに重畳されているクロックＣＫのレベル分だけ減算（レベルシフト）して、クロックＣＫが重畳される前のレベルに戻す（図６Ｉ参照）。
【００９２】
レベルシフトされたデジタルデータ信号ＤＯが供給されるＡ／Ｄ変換部１４３では遅延したクロックＤＬＣＫに同期させてＡ／Ｄ変換処理が行われる。この例では、クロックＣＫの立ち上がりタイミングでの入力デジタルデータ信号ＤＯのレベルをサンプリングし、そのサンプリングレベルが３ビットのデジタルデータに変換される。
【００９３】
その結果、この例ではクロック多重前の基準レベルを有するデジタルデータ信号ＤＯａ（図６Ｉ）のとき、３つのＡ／Ｄ変換出力ＡＤａ，ＡＤｂ，ＡＤｃがオールゼロ（０，０，０）となるように変換される。したがってこの基準レベルより１段階レベルの高いデジタルデータ信号ＤＯｂ（符号化出力（１，０，０）に相当）のＡ／Ｄ変換出力ＡＤａ〜ＡＤｃは（１，０，０）となり、最もレベルの高いデジタルデータ信号ＤＯｈ（図６Ｉ参照）のＡ／Ｄ変換出力ＡＤａ〜ＡＤｃは（１，１，１）となる。
【００９４】
Ａ／Ｄ変換出力ＡＤａ〜ＡＤｃは後段のデータ復号部１４４に供給されて、符号化処理と反対の処理がなされる。つまり、このデータ復号部１４４での復号処理は、上位と下位に相当するＡ／Ｄ変換出力ＡＤａとＡＤｃがそれぞれ位相反転された状態で出力され、中位に相当するＡ／Ｄ変換出力ＡＤｂがそのまま出力されて復号出力（出力信号）となされる。その結果、入力時の並列デジタルデータＳ０，Ｓ１，Ｓ２そのものが復元される（図６Ｏ〜Ｑ）。
【００９５】
このように３個の並列デジタルデータの場合であっても、クロックの振幅方向に並列デジタルデータを変換した上で、このクロックの振幅方向に多重すれば、少ない本数でデータの送受信が可能になるので、例えばｎ×ｍ本の端子数を有するＬＳＩ同士のデータ授受を行う場合でも、ｎ個のデジタルデータをｎ個の並列デジタルデータとして取り扱うことで、ＬＳＩの端子数は原理的にはｍ個で済むことになり、ＬＳＩやこのＬＳＩを搭載するＩＣ基板の小型化を達成できる。
【００９６】
（５）ｎ＝３で、クロックＣＫの時間軸方向への多重例（その１）
図７および図８を参照して説明する。図７はデジタルデータ信号の送受信システムを示すもので、デジタルデータ信号の出力回路１０とデジタルデータ信号の復号回路１００とで構成される。デジタルデータ信号の出力回路１０はデジタルデータ信号の送信部を構成するものであり、上述したようにＬＳＩ１側の出力段に設けられる。デジタルデータ信号の復号回路１００はデジタルデータ信号の受信部を構成するものであり、ＬＳＩ２側の入力段に設けられる。
【００９７】
デジタルデータ信号ＤＯの出力回路１０は、クロックＣＫ（図８Ａ）に同期した、この例では３個の並列デジタルデータＳ０，Ｓ１，Ｓ２（図８Ｄ〜Ｆ）を多重するための多重化部６０で構成される。
【００９８】
多重化部６０は、入力した並列デジタルデータＳ０〜Ｓ２をクロックＣＫの時間軸方向に変換するデータ変換部として機能する並列直列変換部６１と、クロックＣＫを整数倍のクロックＮＣＫに逓倍するクロック逓倍部６２と、並列デジタルデータを並列直列変換することで時間軸方向に変換されたデジタルデータを、クロックに多重するための多重部６３とで構成される。
【００９９】
並列直列変換部６１は、この例では縦続接続された、プリセット端子ＰＲを有するＤ型のフリップフロップ６１Ａ、６１Ｂ、６１Ｃで構成される。クロックＣＫに同期した３個の並列デジタルデータＳ０〜Ｓ２が入力端子６４ａ〜６４ｃに供給される。並列直列変換部６１では、これら並列デジタルデータＳ０〜Ｓ２を３ビットのデジタルデータと見なして並列直列変換処理する。
【０１００】
そのため、上位ビットと見なしたデジタルデータＳ２が、初段のフリップフロップ６１Ａのプリセット端子ＰＲに供給され、中位ビットと見なしたデジタルデータＳ１が段間のフリップフロップ６１Ｂにおけるプリセット端子ＰＲに供給され、そして下位ビットと見なしたデジタルデータＳ０が終段に設けられたフリップフロップ６１Ｃのプリセット端子ＰＲに供給される。初段のフリップフロップ６１Ａのデータ端子Ｄは接地されてデジタルデータ「０」が供給される。また、前段のフリップフロップ出力Ｑは次段のデータ端子Ｄの入力となるように複数のフリップフロップ６１Ａ〜６１Ｃが縦続接続される。
【０１０１】
また、端子６５に供給されたクロック（基準クロック）ＣＫはインバータ６６を介して位相反転されると共に、この例では僅かに遅延された状態でこの反転クロックＤＬＣＫ（図８Ｂ）が、フリップフロップ６１Ａ〜６１Ｃの各ロード端子ＬＯに供給される。入力クロックＣＫはさらにクロック逓倍部を構成するこの例ではＰＬＬ６２に供給されてこの例では４倍に逓倍された高速クロックＮＣＫが生成される（図８Ｃ）。逓倍数は入力される並列デジタルデータの個数に依存する。ｎ＝３の場合には、これらの並列デジタルデータをｎ個のデジタルデータとして多重できるように、これらの並列デジタルデータを基準クロックＣＫの時間軸方向に変換するためには、少なくとも基準クロック分を加えた４倍の高速クロックとする必要があるからである。高速クロックＮＣＫは各フリップフロップ６１Ａ〜６１Ｃのクロック端子（ＣＫ）に供給される。
【０１０２】
上述したフリップフロップ６１Ａ〜６１Ｃは、ロード端子ＬＯがハイレベルであるとき、クロック端子（ＣＫ）に供給された高速クロックＮＣＫの立ち上がりでプリセット端子ＰＲに入力したデジタルデータが出力Ｑにロードされる。そして、ロード端子ＬＯがローレベルのときには、クロック端子（ＣＫ）に供給された高速クロックＮＣＫの立ち上がりでデータ端子Ｄに入力したデジタルデータを出力するように動作する。
【０１０３】
その結果、図８Ｄ〜Ｆに示すように、並列デジタルデータＳ０〜Ｓ２が（０，０，０）であったときには、全てのフリップフロップ６１Ａ〜６１Ｃには「０」がロードされるので、終段のフリップフロップ６１Ｃの出力Ｑからは「０」が出力される。次の並列デジタルデータが（１，０，０）のときには、終段のフリップフロップ６１Ｃのみ「１」がプリセット端子ＰＲにプリセットされ、これが次の高速クロックタイミングでその出力端子Ｑの出力となることから、高速クロックＮＣＫの１クロック分だけハイレベルの出力ＦＦ０が得られる。図８Ｇの例では、並列直列変換部６１のデータ処理時における遅延量が考慮されているので、出力ＦＦ０は、この例では１／２ＮＣＫだけ遅延されて出力される。以下の動作でも同じ量だけそれぞれ遅延されて出力される。
【０１０４】
その次のクロックＣＫのタイミングでは、プリセット端子ＰＲには（０，１，０）のデータがプリセットされるので、直前の出力タイミングよりは高速クロックＮＣＫの１クロック分だけ遅れて（実際には、１．５クロック分遅れて）、１クロック分ハイレベルとなる並列直列変換出力ＦＦ０が得られる。その次は、（１，１，０）のデータがプリセットされるから、２クロック分だけ連続してハイレベルとなる並列直列変換出力ＦＦ０が得られる。
【０１０５】
以下同様に、プリセット端子ＰＲへのプリセットデータの組み合わせに応じた並列直列変換出力ＦＦ０が得られる。図８Ｇからも明らかなように、この並列直列変換出力ＦＦ０は取りも直さず、３個の並列デジタルデータをクロックＣＫの時間軸方向に変換したものとなっている。
【０１０６】
この並列直列変換出力ＦＦ０が次段に設けられた多重部としての加算器６３にクロックＣＫと共に供給されて、クロックＣＫとクロックＣＫとの間の時間幅内に並列直列変換出力ＦＦ０が多重される。この例ではデューティーがほぼ１／４となされた負極性のクロックＣＫに対して、その正極性側に並列直列変換された出力データＦＦ０が多重される。多重された出力信号がデジタルデータ信号ＤＯとなる（図８Ｈ）。
【０１０７】
デジタルデータ信号ＤＯには伝送クロックとして機能するクロックＣＫの他に、並列デジタルデータを時間軸方向に並列直列変換したデジタルデータが含まれているので、出力端子６８より１本のデータ線６９のみを使用してこのデジタルデータ信号ＤＯを送信できる。
【０１０８】
デジタルデータ信号ＤＯの復号回路１００は、図７に示すようにデータ復号部１５０を有する。データ復号部１５０は、入力したデジタルデータ信号ＤＯからクロックＣＫを抽出するためのクロック抽出部１５１と、入力したデジタルデータ信号ＤＯから３個の並列デジタルデータを生成するデータ生成部１５９とで構成される。
【０１０９】
データ生成部１５９は、入力したデジタルデータ信号ＤＯから並列直列変換された出力データＦＦ０を抽出する多重データ抽出部１５２と、抽出したクロックＣＫよりｍ倍の高速クロックＮＣＫを生成する高速クロック生成部１５３と、この高速クロックＮＣＫを利用して並列直列変換された出力データＦＦＯを、順次所定クロック分だけシフトしたｎ個（＝３）のデジタルデータを生成するデータシフト部１５４と、時間軸がシフトされた３個のデジタルデータをそれぞれサンプリングすることで、直列並列変換された元の並列デジタルデータを復元するサンプリング部１５６とで構成される。
【０１１０】
クロック抽出部１５１は所定のスレショールドレベルＶｔｈａ（図８Ｉ）を有するバッファ部として構成されており、このバッファ部１５１で入力デジタルデータ信号ＤＯより負極性のクロックＣＫ（図８Ｉ）が抽出分離される。他方、多重データ抽出部１５２も所定のスレショールドレベルＶｔｈｂを有するバッファ部が使用され、このバッファ部１５２で並列直列変換されたデジタルデータＦＦ０（図８Ｊ）が抽出分離される。
【０１１１】
高速クロック生成部１５３はこの例ではＰＬＬで構成され、抽出されたクロックＣＫ（図８Ｉ）を利用して、そのｍ倍の高速クロックＮＣＫ（図８Ｋ）が生成される。この例ではデジタルデータ信号の出力回路１０側と同じくクロックＣＫの４倍の高速クロックＮＣＫが生成される。
【０１１２】
データシフト部１５４は、この例では縦続接続された３個のＤ型フリップフロップ１５４Ａ〜１５４Ｃで構成され、初段のフリップフロップ１５４Ａのデータ端子Ｄに抽出分離された並列直列変換出力である出力データＦＦ０が供給される。そして、それぞれの出力端子Ｑの出力が次段のデータ端子Ｄに入力するように構成されている。
【０１１３】
フリップフロップ１５４Ａ〜１５４Ｃは、供給された高速クロックＮＣＫの立ち上がりのタイミングで入力データが取り込まれて、それが出力される。その結果、初段のフリップフロップ１５４Ａからは、抽出分離されたデジタルデータＦＦ０を高速クロックＮＣＫの１クロック分だけ遅延したデジタルデータＳＰｃ（図８Ｌ）が出力される。実際には図８のようにデータ処理時間だけ遅延して出力される。この例では１／２クロック分だけ遅延して出力される。
【０１１４】
中段のフリップフロップ１５４Ｂからはさらに１クロック分遅延したデジタルデータＳＰｂ（図８Ｍ）が出力され、そして終段のフリップフロップ１５４Ｃからはさらに１クロック分遅延したデジタルデータＳＰａ（図８Ｎ）が出力される。
【０１１５】
このようなデータ変換処理を、抽出分離されたデジタルデータＦＦ０に施すことによって、時間軸が順次シフトした３個のデジタルデータＳＰａ〜ＳＰｃが得られる。
【０１１６】
一方、抽出分離されたクロックＣＫはインバータ１５５に供給されて、位相反転されると共に、この例では１／２クロック分だけ遅延された遅延クロックＤＬＣＫｂ（図８Ｏ）が生成される。
【０１１７】
時間軸が順次シフトした３個のデジタルデータＳＰａ〜ＳＰｃはサンプリング部１５６に供給される。サンプリング部１５６は入力データを遅延クロックＤＬＣＫｂの区間だけラッチ、つまりサンプリングする機能を有するもので、３個のＤ型フリップフロップ１５６Ａ〜１５６Ｃで構成される。
【０１１８】
初段のフリップフロップ１５４Ａから得られるデジタルデータＳＰｃはフリップフロップ１５６Ａに供給され、以下同様にデジタルデータＳＰｂはフリップフロップ１５６Ｂに供給され、そしてデジタルデータＳＰａはフリップフロップ１５６Ｃに供給される。フリップフロップ１５６Ａ〜１５６Ｃのサンプリング出力は並列デジタルデータＳ０〜Ｓ２となって、それぞれの出力端子１５７ａ〜１５７ｃに得られる。
【０１１９】
それぞれのフリップフロップ１５６Ａ〜１５６Ｃには、上述した遅延クロックＤＬＣＫｂが供給されており、その立ち上がりタイミングでデジタルデータＳＰａ〜ＳＰｃがサンプリングされるので、遅延クロックＤＬＣＫｂ０でのサンプリング出力はオールゼロ（０，０，０）になり、次の遅延クロックＤＬＣＫｂ１でのサンプリング出力は（１，０，０）となり、並列デジタルデータＳ０〜Ｓ２がそれぞれ復元される。この場合においても、フリップフロップ１５６Ａ〜１５６Ｃにデータ処理時間分（１／２クロック）だけ遅延して出力される。
【０１２０】
このように３個の並列デジタルデータであっても、クロック（伝送クロック）ＣＫの時間軸方向に変換した上でこの並列デジタルデータに相当するデータを多重することで、デジタルデータ信号ＤＯを１本のデータ線６９のみを利用して伝送できる。
【０１２１】
（６）ｎ＝３で、クロックＣＫの時間軸方向への多重例（その２）
図９および図１０を参照して説明する。この実施例は上述した（５）の実施例を踏襲するものであって、図７の実施例が３個の並列デジタルデータを直接、データ変換部として機能する並列直列変換部６１に供給しているが、図９の実施例では入力した３個の並列デジタルデータを一旦符号化し、符号化したものを並列直列変換部６１に供給するようにしたものである。したがって、並列直列変換部に入力するデータ配列が相違するのみで、その他の動作は図８と同じである。
【０１２２】
図７と同一の部分には同一の符号を付し、その構成および図８と同様な動作説明は割愛するとして、図９において、デジタルデータ信号の出力回路１０を構成する多重化部６０では、端子６４ａ〜６４ｃに入力した３個の並列デジタルデータＳ０〜Ｓ２が符号化部７０で符号化される。この例では、クロックＣＫに同期したこれら並列デジタルデータＳ０〜Ｓ２のうち、下位と上位ビットの並列デジタルデータＳ０，Ｓ２のそれぞれに対して位相反転処理を行い、中位ビットの並列デジタルデータＳ１はそのまま出力する処理を行う符号化処理が符号化部７０で行われる。
【０１２３】
その結果、図１０に示すタイミングチャートにおいて、入力した並列デジタルデータＳ０〜Ｓ２（図１０Ｄ〜Ｆ）は、同図Ｇ〜Ｉのように符号化される。符号化された出力をＥＮａ〜ＥＮｃとする。
【０１２４】
符号化出力ＥＮａ〜ＥＮｃは並列直列変換部６１に供給されて、並列直列変換された出力データ（出力デジタルデータ）ＦＦ０（図１０Ｊ）が得られる。例えば、並列デジタルデータＳ０〜Ｓ２が（０，０，０）であるときには、符号化出力ＥＮａ〜ＥＮｃは（１，０，１）となるので、このときは遅延クロックＤＬＣＫ（図１０Ｂ）の立ち上がりタイミングを基準にして、１番目と３番目の高速クロックＮＣＫ（図１０Ｃ）が得られる区間にハイレベルとなる出力データＦＦ０が得られ、並列デジタルデータＳ０〜Ｓ２が（１，０，０）であるときには、符号化出力ＥＮａ〜ＥＮｃは（０，０，１）となるので、このときは３番目の高速クロックＮＣＫ（図１０Ｃ）が得られる区間のみがハイレベルとなる出力データＦＦ０が得られる。
【０１２５】
ハイレベルであるこの正極性の変換出力ＦＦ０が負極性のクロックＣＫに重畳されるので、図１０Ｋに示すようにクロックＣＫの時間軸方向に、並列デジタルデータＳ０〜Ｓ２に相当する出力データＦＦＯが多重された出力信号（デジタルデータ信号）ＤＯが得られる。
【０１２６】
図９に示すデジタルデータ信号ＤＯの復号回路１００においてもデータ復号部１５０を有する。このデータ復号部１５０において、図７のデータ復号部１５０と構成的に相違する部分は、サンプリング部１５６の出力段に復号部（デコーダ）１８０が設けられている点のみである。この復号部１８０は、出力回路１０側で並列デジタルデータＳ０〜Ｓ２を符号化したために設けられているものであって、符号化されたデジタルデータＥＮａ〜ＥＮｃ（図１０Ｓ〜Ｕ）を元の並列デジタルデータに戻すために必要になる。
【０１２７】
データ復号部１５０では、受信したデジタルデータ信号ＤＯから、クロック（伝送クロック）ＣＫと出力データＦＦ０とが分離され、出力データＦＦ０は４倍の高速クロックＮＣＫを用いて順次時間軸方向にシフトされた３個のデジタルデータＳＰａ〜ＳＰｃ（図１０Ｏ〜Ｑ）に変換される。変換されたこれら３個のデジタルデータＳＰａ〜ＳＰｃがサンプリング部１５６でサンプリングされる結果、図１０Ｓ〜Ｕに示す符号化出力ＥＮａ〜ＥＮｃが生成される。この符号化出力は、先に説明した出力回路１０の符号化処理において生成した符号化出力（図１０Ｇ〜Ｉ）と同一である。
【０１２８】
符号化出力ＥＮａ〜ＥＮｃは復号部１８０で元の並列デジタルデータＳ０〜Ｓ２にデコードされる（図１０Ｖ〜Ｘ）。
【０１２９】
このように並列デジタルデータを一旦符号化して多重化処理を行う場合であっても、符号化処理を工夫することによって、クロックＣＫにこの並列デジタルデータ（に相当する出力データ）を多重して伝送できるから、上述した実施例と同様にデータ線を大幅に削減できる。
【０１３０】
（７）ｎ＝３で、クロックの時間軸方向への多重例（その３）
図１１および図１２を参照して説明する。この実施例は、（ｎ＋１）ビットのクロック同期型バイナリーカウンタを使用して並列デジタルデータを時間軸方向に変換してクロックＣＫに多重するようにした場合である。
【０１３１】
図１１に示すデジタルデータ伝送システムのうちデジタルデータ信号の出力回路１０側はデジタルデータの多重化部８０を有する。多重化部８０としてこの実施例では４ビットのバイナリーカウンタ８１が使用される。さらに、入力端子８２ａ〜８２ｃに供給された３個の並列デジタルデータＳ０〜Ｓ２を位相反転するインバータ８３Ａ〜８３Ｃと、入力端子８４に供給されたクロックＣＫを位相反転するインバータ８５と、クロックＣＫの所定倍数のクロックを生成するクロック逓倍部８６と、バイナリーカウンタ８１のキャリー出力Ｃｙを位相反転するインバータ８７と、位相反転されたキャリー出力ＣｙバーとクロックＣＫをその時間軸方向に多重する多重部８８とで、この多重化部８０が構成される。
【０１３２】
図１２Ａに示すクロックＣＫに同期した３個の並列デジタルデータＳ０〜Ｓ２（図１２Ｃ〜Ｅ）を取り扱うものであるから、バイナリーカウンタ８１は４ビットの同期カウンタが使用される。このバイナリーカウンタ８１としては例えば、型番が「ＳＮ７４１６３」の市販品を使用できる。
【０１３３】
このバイナリーカウンタ８１は周知のように４入力端子Ａ〜Ｄと、４出力端子ＱＡ〜ＱＤとが設けられている。キャリー出力Ｃｙはインバータ８７にて位相反転された状態でイネーブル端子ＥＮＰに帰還される。残りのイネーブル端子ＥＮＴ、クリア端子ＣＬおよび入力端子Ｄはそれぞれ定レベル（ハイレベル）に固定された状態で使用される。
【０１３４】
バイナリーカウンタ８１の入力端子Ａ，Ｂ，Ｃにはインバータ８３Ａ〜８３Ｃによって位相反転された並列デジタルデータＳ０〜Ｓ２が供給される。また、そのロード端子ＬＤバーにはインバータ８５で位相反転されたクロックＣＫが供給される。クロック逓倍部８６はＰＬＬ構成であって、３個の並列デジタルデータを３ビットのデジタルデータと見なしたとき、３ビットによる８通りの出力をクロックＣＫの時間軸方向に変換できるようにするため、（２n＋１）倍の高速クロックＮＣＫが生成される（図１２Ｂ）。この高速クロックＮＣＫがバイナリーカウンタ８１のクロック端子（ＣＫ）に供給される。
【０１３５】
さて、このバイナリーカウンタ８１は周知のように、ロード端子ＬＤバーがローレベルのとき高速クロックＮＣＫの立ち上がりで、入力データが入力端子Ａ〜Ｄにロードされる。イネーブル端子ＥＮＰがハイレベルのときバイナリーカウンタ８１はカウントアップ動作を行い、ローレベルのときはカウントアップ動作は行わない。
【０１３６】
他方のイネーブル端子ＥＮＴもハイレベルであるときはカウントアップ動作するが、ローレベルになるとカウントアップ動作を停止する。このローレベルのとき出力がオール１でも、キャリー出力はローレベルに反転する。
【０１３７】
出力端子ＱＡ〜ＱＤのデータがオール「１」のときキャリー出力Ｃｙが「１」となる。またクリアー端子ＣＬがローレベルのとき、出力端子ＱＡ〜ＱＤのデータはオール「０」となる。ただし、図１１の構成ではイネーブル端子ＥＮＴ、クリアー端子ＣＬは何れもハイレベルに固定されているから、これらの影響を受けることなくカウント処理が実行される。
【０１３８】
ここで、Ａ〜ＤおよびＱＡ〜ＱＤは、説明の都合上何れも入力データあるいは出力データとしても取り扱うこととする。
【０１３９】
さて、このバイナリーカウンタ８１の動作は、入力した３個の並列デジタルデータＳ０〜Ｓ２を３ビットのデジタルデータと見なして、これを４ビットのデジタルデータＱＡ〜ＱＤに変換し、そのときのキャリー出力Ｃｙを利用することで、３ビットのデジタルデータＳ０〜Ｓ２をクロックＣＫの時間軸方向に変換する。ここでは、並列デジタルデータＳ０を下位ビットと見なし、並列デジタルデータＳ２を上位ビットと見なした処理が行われる。
【０１４０】
その結果、３ビット入力が（０，０，０）であるときはインバータ８７の出力データＣＤ（反転出力Ｃｙバー）がゼロとなり、３ビット入力（１，０，０）であるときはインバータ８７の出力データＣＤが高速クロックＮＣＫの２パルス目の区間だけローレベルとなる出力データが得られるように、入力ビットの組み合わせに応じた出力データに変換される。
【０１４１】
具体例を図１１〜図１３を参照して説明する。図１３（ａ）のように３ビット入力Ｓ０〜Ｓ２が（０，０，０）であるときは、その反転入力は（１，１，１）となり、図１２Ｂに示すように、高速クロックＮＣＫａ１のローレベルで入力端子Ａ〜Ｃにロードされたデータ（１，１，１）は、高速クロックＮＣＫａ２の立ち上がりのタイミングで、４ビット出力ＱＡ〜ＱＤとなるので、このときの４ビット出力ＱＡ〜ＱＤは図１３（ａ）のようにオール「１」となり、その結果キャリー出力Ｃｙは「１」、その反転出力Ｃｙバーは「０」になる。反転出力Ｃｙバーが「０」つまりローレベルになるとバイナリーカウンタ８１はカウント動作を停止するので、３ビット入力が（０，０，０）の場合にはカウント動作は全く行われれず、出力データはイネーブル端子ＥＮＴの作用で、ハイレベルを保持する。
【０１４２】
この出力データＣＤは多重部を構成するこの例では論理和回路８８でクロックＣＫに重畳されるので、出力信号であるデジタルデータ信号ＤＯは正極性のクロックＣＫａのみが出力されることになる。
【０１４３】
次に、３ビット入力Ｓ０〜Ｓ２が（１，０，０）であるときは、図１３（ｂ）のように、その反転入力は（０，１，１）となり、図１２に示すように、高速クロックＮＣＫｂ１のローレベルで入力Ａ〜Ｃにロードされたデータ（０，１，１）は、高速クロックＮＣＫｂ２の立ち上がりのタイミングで、４ビット出力ＱＡ〜ＱＤとなるので、このときの４ビット出力ＱＡ〜ＱＤは図１３（ｂ）のように（０，１，１，１）となる。その結果キャリー出力Ｃｙは「０」に反転し、その反転出力Ｃｙバーは「１」になる。反転出力Ｃｙバーが「１」つまりハイレベルになるとバイナリーカウンタ８１はカウント動作を開始するので、高速クロックＮＣＫｂの立ち上がりでカウントアップ動作を行う。
【０１４４】
その結果、図１３に示すように４ビット出力ＱＡ〜ＱＤは（１，１，１，１）となって、キャリー出力Ｃｙは再び「１」に反転する。これに伴ってその反転出力Ｃｙバーが「０」となるから、バイナリーカウンタ８１は１回だけカウントアップ動作を行った後、再び停止する。
【０１４５】
その結果、反転出力Ｃｙバーは高速クロックＮＣＫの１パルス分だけハイレベルに反転する（図１２Ｆ、ＣＤｂ参照）。つまり、１パルス分の出力データＣＤｂに変換されて出力される。
【０１４６】
ここで、バイナリーカウンタ８１などのカウント処理に伴ってカウント処理時の遅延が発生する。この遅延量ＤＬ（図では１／２クロック分）を考慮すると、図１２Ｆに示すように出力データＣＤは１／２クロック分だけ遅延されて出力される。この出力データＣＤｂは加算器８８でクロックＣＫａと重畳されるので、図１２Ｇに示すように出力信号であるデジタルデータ信号ＤＯは正極性のクロックＣＫに、出力データＣＤｂが１クロック分だけ重畳されて出力されることになる。
【０１４７】
さらに、次のクロックタイミングでは、図１３（ｃ）に示すように、３ビット入力Ｓ０〜Ｓ２が（０，１，０）となるので、その反転入力は（１，０，１）となる。図１２のように、高速クロックＮＣＫｃ１のローレベルで入力端子Ａ〜Ｃにロードされたデータ（０，１，０）は、高速クロックＮＣＫｃ２の立ち上がりのタイミングで、４ビット出力ＱＡ〜ＱＤとなるので、このときの４ビット出力ＱＡ〜ＱＤは（１，０，１，１）となり、その結果キャリー出力Ｃｙは「０」に反転し、その反転出力Ｃｙバーは「１」になる。反転出力Ｃｙバーが「１」つまりハイレベルになるとバイナリーカウンタ８１はカウント動作を開始するので、高速クロックＮＣＫｃの立ち上がりでカウントアップ動作を行う。
【０１４８】
カウントアップ動作の結果、１回目の高速クロックＮＣＫｃ２では図１３（ｃ）に示すように４ビット出力ＱＡ〜ＱＤはカウントアップして（０，１，１，１）となるので、キャリー出力Ｃｙは「０」のままである。したがってその反転出力Ｃｙバーも「１」のままとなり、これによって２回目のカウントアップ処理が行われる。２回目のカウントアップ処理によって４ビット出力ＱＡ〜ＱＤはオール「１」となるから、このカウントアップ処理が終了すると同時に、キャリー出力Ｃｙは再び「１」に反転する。これに伴ってその反転出力Ｃｙバーが「０」となるから、バイナリーカウンタ８１は２回だけカウントアップ動作を行った後、再び停止する。
【０１４９】
その結果、反転出力Ｃｙバーは図１２に示すように、高速クロックＮＣＫｂの２パルス分だけハイレベルに反転する。つまり、２パルス分の出力データＣＤｃに変換されて出力される。反転出力であるこの出力データＣＤｃは論理和回路８８でクロックＣＫに重畳されるので、図１２に示すように出力信号であるデジタルデータ信号ＤＯは正極性のクロックＣＫに、出力データＣＤｃ（２クロック分）が重畳されて出力されることになる。
【０１５０】
このようにバイナリーカウンタ８１のカウントアップ処理によって、３個の並列デジタルデータＳ０〜Ｓ２はそのデータ内容に応じた出力データＣＤに変換され、この出力データＣＤがクロックＣＫの時間軸方向に重畳されてデジタルデータ信号ＤＯとなされる。このデジタルデータ信号ＤＯは出力端子８９を介して１本のデータ線９０を利用してＬＳＩ２側に伝送される。
【０１５１】
続いて、図１１〜図１３をそれぞれ参照してデジタルデータ信号の復号回路１００について説明する。
【０１５２】
この復号回路１００はデータ復号部１６０で構成される。データ復号部１６０は受信したデジタルデータ信号ＤＯよりクロック（伝送クロック）ＣＫを抽出するクロック抽出部１６２と、デジタルデータ信号ＤＯより並列デジタルデータＳ０〜Ｓ２を生成するデータ生成部１８２とで構成される。
【０１５３】
データ生成部１８２は図示するように、４ビットのバイナリーカウンタ１６１を有する。さらに、このデータ生成部１８２は受信したデジタルデータ信号ＤＯより出力データＣＤを抽出するデータ抽出部１６８と、高速クロックＮＣＫを生成するクロック逓倍部１６６と、さらにバイナリーカウンタ１６１より出力された３個のカウンタ出力を３個の並列デジタルデータに変換するデータ変換部として機能する直列並列変換部１７０およびバイナリーカウンタ１６１のロード端子ＬＤバーに反転クロックＣＫバーを供給するインバータ１７２とで構成される。
【０１５４】
バイナリーカウンタ１６１はデジタルデータ信号出力回路１０で使用されているバイナリーカウンタと同一である。クロック抽出部１６２は端子１７５に入力したデジタルデータ信号ＤＯが供給される論理積回路１６３と、デジタルデータ信号ＤＯを後述する高速クロックＮＣＫに同期して出力するＤ型フリップフロップ１６４と、その出力を位相反転するインバータ１６５とで構成され、インバータ１６５よりクロックＮＣＫの１クロック分だけ遅延され、かつ位相反転されたデジタルデータ信号ＤＯバーが得られる。このデジタルデータ信号ＤＯバーが論理積回路１６３に供給される。したがってこの論理積回路１６３によって元のクロックＣＫを抽出分離することができる（図１２Ｉ）。
【０１５５】
クロック逓倍部１６６は、この例ではＰＬＬで構成され、入力したデジタルデータ信号ＤＯに含まれる伝送クロックＣＫの９倍のクロックであって、伝送クロックＣＫに同期した高速クロックＮＣＫ（図１２Ｈ）が抽出分離される。
【０１５６】
抽出分離された高速クロックＮＣＫがＤ型フリップフロップ１６４に供給されて、この例では１クロック遅延されたデジタルデータ信号ＤＯが出力され、これと入力デジタルデータ信号ＤＯそのものがデータ抽出部１６８を構成するアンド回路１６７に供給される。その結果、このアンド回路１６７より出力データＣＤそのものが出力される（図１２Ｊ）。抽出分離されたこの出力データＣＤはバイナリーカウンタ１６１のイネーブル端子ＥＮＰに、カウントアップ動作用のイネーブル信号として供給される。
【０１５７】
バイナリーカウンタ１６１の入力端子Ａ〜Ｄは何れもローレベルに固定され、他方のイネーブル端子ＥＮＴとクリアー端子ＣＬは何れもハイレベルに固定されている。
【０１５８】
バイナリーカウンタ１６１は抽出された反転クロックＣＫバーの立ち下がりによって入力端子Ａ〜Ｄのデータ（オールゼロ）がロードされ、クロック端子（ＣＫ）に供給された高速クロックＮＣＫの立ち上がりに同期してカウントアップ動作が行われる。
【０１５９】
その結果、ロードされたデータを基準にして出力データＣＤがハイレベルの期間だけ高速クロックＮＣＫに同期してカウントアップ動作が行われ、出力データＣＤがローレベルの期間はカウントアップしたときのデータ出力ＱＡ〜ＱＤがそのまま保持される。
【０１６０】
そのため、図１２区間１に示すように、出力データＣＤがゼロであるときは、カウントアップ動作は行われない。その結果、バイナリーカウンタ１６１の出力データＱＡ〜ＱＤはオールゼロ（０，０，０，０）である。本例では、下位３ビットが出力データＱＡ〜ＱＣとして利用されるので、出力データＱＡ〜ＱＣとしては（０，０，０）となる。
【０１６１】
出力データＣＤが高速クロックＮＣＫの１クロック分だけハイレベルのときは、
図１２区間２に示すように、このハイレベルの期間だけつまり１クロック分だけカウントアップ動作が行われ、次のクロックＣＫが立ち下がるまではカウントアップ動作が停止している。そのため、カウントアップされた出力データＱＡのみハイレベルとなり、その他の出力データＱＢ〜ＱＤは何れもローレベルのままである。したがって出力データＱＡ〜ＱＤは（１，０，０，０）となる。下位３ビットが出力データとして利用されるので、出力データＱＡ〜ＱＣは（１，０，０）となる。
【０１６２】
また、出力データＤが高速クロックＮＣＫの２クロック分だけハイレベルとなる図１２区間３では、高速クロックＮＣＫのハイレベルの期間（２クロック分）だけカウントアップ動作が行われるので、出力データＱＡ〜ＱＣは（０，１，０）となる。
【０１６３】
出力データＱＡ〜ＱＣはデータ変換部として機能するＤ型フリップフロップ１７０に供給される。つまり、出力データＱＡはフリップフロップ１７０Ａのデータ入力端子Ｄに、出力データＱＢはフリップフロップ１７０Ｂの、そして出力データＱＣはフリップフロップ１７０Ｃの各データ入力端子Ｄに供給される。
【０１６４】
その結果、それぞれに供給されるクロックＣＫに同期して、ロードされた出力データＱＡ〜ＱＣがそれぞれサンプリングされる（図１２Ｎ，Ｏ，Ｐ）。サンプリング用のフリップフロップ１７０Ａ〜１７０Ｃは高速クロックＮＣＫの１パルス分ぐらいの遅延が発生するので、クロックＣＫによってＴサンプリングされるタイミングは１クロック分遅れる。そのため、図１２のように区間１における出力データＱＡ〜ＱＣ（０，０，０）のサンプリング出力Ｓ０〜Ｓ２（０，０，０）は区間２に得られる。以下同様に、１区間だけ順次シフトした状態でサンプリング出力ある並列デジタルデータＳ０〜Ｓ２が得られることになる。
【０１６５】
このようにして３個の並列デジタルデータをクロックＣＫの時間軸方向に変換した上で、その変換データをクロックＣＫに多重すれば、１本のデータ線９０を使用しても３個の並列デジタルデータＳ０〜Ｓ２を同時に伝送でき、そして伝送されたデジタルデータ信号ＤＯより、クロックＣＫに多重された並列デジタルデータＳ０〜Ｓ２を抽出分離することができる。
【０１６６】
（８）ｎ＝３で、クロックの時間軸方向への多重例（その４）
図１４は図１１の変形例であって、図１１と同一部分には同一の符号を付し、その説明を省略する。
【０１６７】
出力回路１０にあって、図１１と相違するのは、入力した３個の並列デジタルデータを符号化部１９０によって予め符号化し、符号化した３つの出力ＥＮａ〜ＥＮｃをそれぞれ３ビットのデジタルデータと見なして４ビットのバイナリーカウンタ８１の入力データとする点である。
【０１６８】
この例では、入力した並列デジタルデータＳ０〜Ｓ２が（０，０，０）のときは、符号化出力ＱＡ〜ＱＣが（１，０，１）となり、並列デジタルデータＳ０〜Ｓ２が（１，０，１）のとき符号化出力ＱＡ〜ＱＣが（０，０，０）となるように符号化される（図１６Ｃ〜Ｈ）。
【０１６９】
符号化された出力ＱＡ〜ＱＣを３ビット入力として、４ビットのバイナリーカウンタ８１が動作するので、３ビットの組み合わせに応じたパルス幅を有する出力データＣＤに変換される。その結果、出力データＣＤ（キャリー出力Ｃｙ）は図１６Ｉとなり、この出力データＣＤを位相反転した出力データＣＤバーがクロックＣＫに多重されて図１６Ｊに示すデジタルデータ信号ＤＯが得られる。このデジタルデータ信号ＤＯが１本のデータ線９０を介して他方のＬＳＩ２側に伝送される。
【０１７０】
デジタルデータ信号ＤＯの復号回路１００にあっても、図１１と相違する点は終段に復号部（デコーダ）１９１が設けられている点である。４ビットのバイナリーカウンタ１６１と後段のデータサンプリング機能を有するＤ型フリップフロップ１７０Ａ〜１７０Ｃによって、入力した出力データＣＤバーが一旦４ビットのバイナリー出力ＱＡ〜ＱＣに戻され（図１６Ｎ，Ｏ，Ｐ）、さらに戻されたこれらバイナリー出力ＱＡ〜ＱＣを利用して符号化出力ＥＮａ〜ＥＮｃ（図１６Ｍ、Ｑ〜Ｓ）に逆変換される。逆変換された符号化出力ＥＮａ〜ＥＮｃを復号部（デコーダ）１８１で復号（デコード）することで、元の並列デジタルデータＳ０〜Ｓ２が復元される（図１６Ｔ〜Ｕ）。
【０１７１】
この実施例においても、図１１と同様に１本のデータ線９０を使用して３個のデジタルデータＳ０〜Ｓ２を同時伝送し、そしてこの並列デジタルデータＳ０〜Ｓ２を復元できる。
【０１７２】
上述した実施例では、ｎ＝２とｎ＝３の場合を例示したが、ｎは４以上でも差し支えない。
【産業上の利用可能性】
【０１７３】
本発明は、ＩＣ基板内に搭載された複数のＬＳＩ同士を接続してデータの授受を行うようなデータ伝送系に適用できる。
【図面の簡単な説明】
【０１７４】
【図１】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その１）。
【図２】その動作説明に供する波形図である。
【図３】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その２）。
【図４】その動作説明に供する波形図である。
【図５】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その３）。
【図６】その動作説明に供する波形図である。
【図７】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その４）。
【図８】その動作説明に供する波形図である。
【図９】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その５）。
【図１０】その動作説明に供する波形図である。
【図１１】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その６）。
【図１２】その動作説明に供する波形図である。
【図１３】その動作説明に供する入出力データ関係を示す図である。
【図１４】この発明に係るデジタルデータ信号の伝送系の実施例を示す要部の系統図である（その７）。
【図１５】その動作説明に供する波形図である。
【図１６】この発明の説明に供するデータ伝送系の一例を示す系統図である。
【符号の説明】
【０１７５】
１０・・・出力回路、１００・・・復号回路、２０，３０，５０，６０，８０・・・多重化部、１１０，１２０，１４０，１５０，１６０・・・データ復号部、
データ生成部、クロック抽出部、２２・・・Ｄ／Ａ変換部、１０２・・・Ａ／Ｄ変換部、４２・・・符号化部（エンコーダ）、１２６・・・復号部（デコーダ）、３，１６，３６，５７，６９，９０・・・データ線、１，２・・・ＬＳＩ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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