(57)【要約】    【課題】  １本のケーブルで効率良く３原色分のディジタル映像信号を伝送することができる映像信号伝送方法を提供する。    【解決手段】  ３原色分のディジタル映像信号を時分割多重化によってシリアル映像データに変換し、そのシリアル映像データをブロック化してシリアル伝送する映像信号伝送方法であり、３原色分のディジタル映像信号各々の１画素当たりのビット数をＭとし、ブロック毎のディジタル映像信号の画素数をＮとして、シリアル映像データを１ブロック当たり３×Ｍ×Ｎビットとし、ディジタル映像信号の基準クロック信号の周波数より大なる周波数の送信側システムクロック信号を生成し、ブロックの各ビットを送信側システムクロック信号に同期させて送信する。【選択図】図１
2005079984.tif 000002
【特許請求の範囲】
【請求項１】
３原色分のディジタル映像信号を時分割多重化によってシリアル映像データに変換し、そのシリアル映像データをブロック化してシリアル伝送する映像信号伝送方法であって、
前記３原色分のディジタル映像信号各々の１画素当たりのビット数をＭとし、ブロック毎の前記ディジタル映像信号の画素数をＮとして、前記シリアル映像データを１ブロック当たり３×Ｍ×Ｎビットとし、
前記ディジタル映像信号の基準クロック信号の周波数より大なる周波数の送信側システムクロック信号を生成し、
前記ブロックの各ビットを前記送信側システムクロック信号に同期させて送信することを特徴とすることを特徴とする映像信号伝送方法。
【請求項２】
前記１画素当たりのビット数Ｍを１０、前記ブロック毎の画素数Ｎを８とし、前記シリアル映像データを１ブロック当たり２４０ビットとしたことを特徴とする請求項１記載の映像信号伝送方法。
【請求項３】
前記１ブロックは前記基準クロック信号を１／Ｎ分周した長さであることを特徴とする請求項１記載の映像信号伝送方法。
【請求項４】
前記基準クロック信号の周波数をｆpxlとし、前記送信側システムクロック信号の周波数をｆsysとすると、前記１ブロックのビット数は、
Ｎ×ｆsys／ｆpxlとなり、前記３×Ｍ×Ｎビットは前記１ブロックのビット数より小となるように設定されることを特徴とする請求項１記載の映像信号伝送方法。
【請求項５】
前記ブロック内には前記３×Ｍ×Ｎビットのシリアル映像データの前にヘッダデータが挿入され、そのシリアル映像データの後にはヌルデータが挿入されることを特徴とする請求項１記載の映像信号伝送方法。
【請求項６】
前記ブロック内には前記３×Ｍ×Ｎビットのシリアル映像データの前にヘッダデータが挿入され、そのシリアル映像データの後には前記ヘッダデータとヌルデータとが挿入されることを特徴とする請求項１記載のＲＧＢ映像信号伝送方法。
【請求項７】
前記ブロック内には前記３×Ｍ×Ｎビットのシリアル映像データの前にヘッダデータが挿入され、そのシリアル映像データの後には１ブロック内の１を示すビット数と０を示すビット数とが一致するようにＤＣバランスデータが挿入されることを特徴とする請求項１記載の映像信号伝送方法。
【請求項８】
前記ブロック内には前記ヘッダデータの後に、次のブロックの前記ヘッダデータまでの前記送信側システムクロック信号のクロック数を示す数値データが挿入されることを特徴とする請求項１又は５記載の映像信号伝送方法。
【請求項９】
前記数値データは前記ヘッダデータの直後に挿入されることを特徴とする請求項８記載の映像信号伝送方法。
【請求項１０】
前記数値データは前記３×Ｍ×Ｎビットのシリアル映像データの後に挿入されることを特徴とする請求項８記載の映像信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信部と受信部との間でケーブルを介して３原色分のディジタル映像信号を伝送する映像信号伝送方法に関する。
【背景技術】
【０００２】
３原色分のディジタル映像信号を有線で伝送する場合には、一般にＤＶＩ(Digital Visual Interface)と呼ばれる画像のディジタル伝送技術が用いられる（例えば、特許文献１）。そのディジタル伝送技術では、送信側と受信側との間に４本の通信ケーブルが必要となる。３原色分のディジタル映像信号のために３本の通信ケーブルが使用され、残りの１本がその映像信号の伝送レートに同期したピクセルクロック信号用である。
【特許文献１】特開２００２−３６６３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通信ケーブルとしてメタル線を用いる場合には伝送距離は１０ｍ程度で限界であり、それ以上の距離での伝送のためには光ファイバケーブルを用いる必要があった。
【０００４】
しかしながら、かかるディジタル映像信号の伝送のために４本の光ファイバケーブルを用いるとコスト高になるという問題点があった。また、メタルケーブルを用いる場合であってもケーブル数が少ないことが望ましい。
【０００５】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、１本のケーブルで効率良く３原色分のディジタル映像信号を伝送することができる映像信号伝送方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００６】
本願請求項１に係る発明の映像信号伝送方法は、３原色分のディジタル映像信号を時分割多重化によってシリアル映像データに変換し、そのシリアル映像データをブロック化してシリアル伝送する映像信号伝送方法であって、前記３原色分のディジタル映像信号各々の１画素当たりのビット数をＭとし、ブロック毎の前記ディジタル映像信号の画素数をＮとして、前記シリアル映像データを１ブロック当たり３×Ｍ×Ｎビットとし、前記ディジタル映像信号の基準クロック信号の周波数より大なる周波数の送信側システムクロック信号を生成し、前記ブロックの各ビットを前記送信側システムクロック信号に同期させて送信することを特徴としている。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【０００８】
図１は本発明を適用したＲＧＢ映像信号伝送システムを示している。このＲＧＢ映像信号伝送システムは、送信部１と受信部２とからなり、送信部１と受信部２との間は１本の光ファイバケーブル３によって接続されている。
【０００９】
送信部１は、送信側映像信号入力Ｉ／Ｆ（インターフェース）１１、Ｐ／Ｓ（パラレル／シリアル）変換回路１２、ＰＬＬ(Phase Locked Loop)回路１３、１／８分周回路１４、非同期ＦＩＦＯ１５、制御部１６、ヘッダデータ生成部１７、ヌルデータ生成部１８、セレクタ部１９、光ファイバ送信部２０、水晶発振器２１及びＰＬＬ回路２２からなる。
【００１０】
図１に符号Ａで示した、送信側映像信号入力Ｉ／Ｆ１１、Ｐ／Ｓ変換回路１２、ＰＬＬ回路１３及び１／８分周回路１４並びに非同期ＦＩＦＯ１５の入力部分は、後述のピクセルクロック信号に同期した動作が行われる部分である。
【００１１】
また、図１に符号Ｂで示した、非同期ＦＩＦＯ１５の出力部分、制御部１６、ヘッダデータ生成部１７、ヌルデータ生成部１８、セレクタ部１９及び光ファイバ送信部２０は、ＰＬＬ回路２２から出力される３．２ＧＨｚのシステムクロック信号に同期した動作が行われる部分である。
【００１２】
送信側映像信号入力Ｉ／Ｆ１１には、ディジタルのＲＧＢ映像信号とピクセルクロック信号とが入力される。ＲＧＢ映像信号各々は１画素当たり１０ビットからなるパラレル信号である。ピクセルクロック信号はＲＧＢ映像信号の画素毎のタイミングを示すクロック信号である。送信側映像信号入力Ｉ／Ｆ１１はディジタルのＲＧＢ映像信号をＰ／Ｓ回路１２に供給し、ピクセルクロック信号をＰＬＬ回路１３及び１／８分周回路１４に供給する。
【００１３】
ＰＬＬ回路１３はピクセルクロック信号を周波数について３０倍にした逓倍クロック信号を発生し、それをＰ／Ｓ回路１２に供給する。１／８分周回路１４はピクセルクロック信号を周波数について１／８に分周して分周クロック信号を生成し、それを制御部１６に供給する。Ｐ／Ｓ回路１２は送信側映像信号入力Ｉ／Ｆ１１の映像信号の出力に接続され、ＰＬＬ回路１３から出力される逓倍クロック信号に応じてＲＧＢ映像信号を時分割多重化によりシリアルの映像データに変換する。
【００１４】
非同期ＦＩＦＯ１５は、Ｐ／Ｓ回路１２の出力に接続され、Ｐ／Ｓ回路１２から供給されるシリアルの映像データを入力してそれを保持し、制御部１６からのリードイネーブル信号に応じて保持した映像データを３．２ＧＨｚのシステムクロック信号に同期して出力する。
【００１５】
制御部１６は、例えば、マイクロコンピュータからなり、１／８分周回路１４、非同期ＦＩＦＯ１５、ヘッダデータ生成部１７、ヌルデータ生成部１８及びセレクタ部１９に接続されている。制御部１６は、１／８分周回路１４からの分周クロック信号とシステムクロック信号とに応じて非同期ＦＩＦＯ１５、ヘッダデータ生成部１７、ヌルデータ生成部１８及びセレクタ部１９各々の動作を制御する。かかる動作制御のタイミングについては後述するが、制御信号として、非同期ＦＩＦＯ１５には上記のリードイネーブル信号が生成され、ヘッダデータ生成部１７にはヘッダ生成指令信号が生成され、ヌルデータ生成部１８にはヌル生成指令信号が生成され、セレクタ部１９にはセレクタ指令信号が生成される。
【００１６】
ヘッダデータ生成部１７は、制御部１６からヘッダ生成指令信号が供給されると、それに応答してヘッダデータをセレクタ部１９に供給する。ヘッダデータは予め定められたビット数（例えば、８ビット）でかつ固有のビットパターンを有する。
【００１７】
ヌルデータ生成部１８は、制御部１６からヌル生成指令信号が供給されると、それに応答してヌルデータをセレクタ部１９に供給する。ヌルデータは全て０を示すデータである。制御部１６からヌル生成停止指令信号が供給されると、そのヌルデータの生成を停止する。
【００１８】
セレクタ部１９は、制御部１６からのセレクタ指令信号に応じて非同期ＦＩＦＯ１５から出力されるシリアル映像データ、ヘッダデータ生成部１７から出力されるヘッダデータ及びヌルデータ生成部１８から出力されるヌルデータのいずれか１を選択的に光ファイバ送信部２０に供給する。
【００１９】
光ファイバ送信部２０は、光ファイバケーブル３に接続され、セレクタ部１９から出力された３．２ＧＨｚを伝送レートとするデータを光信号に変換してその光信号を光ファイバケーブル３に出力する。
【００２０】
ＰＬＬ回路２２は、水晶発振器２１によって発生される１６０ＭＨｚの発振信号を周波数について２０倍に逓倍して上記のシステムクロック信号を発生する。
【００２１】
受信部２は、光ファイバ受信部３１、ヘッダ検出部３２、ピクセルクロック生成部３３、ＰＬＬ回路３４、切替回路３５、切替制御部３６、非同期ＦＩＦＯ３７〜３９、ＰＬＬ回路４０、映像信号出力ＩＦ４１、水晶発振器４２、ＰＬＬ回路４３及びＣＤＲ(Clock Data Recovery)回路４４からなる。
【００２２】
図１に符号Ｃで示した、光ファイバ受信部３１、ヘッダ検出部３２、ピクセルクロック生成部３３、ＰＬＬ回路３４、切替回路３５、切替制御部３６、非同期ＦＩＦＯ３７〜３９各々の入力部分、ＰＬＬ回路４３及びＣＤＲ回路４４が３．２ＧＨｚのシステムクロック信号に同期した動作が行われる部分である。
【００２３】
また、図１に符号Ｄで示した、非同期ＦＩＦＯ３７〜３９各々の出力部分、ＰＬＬ回路４０及び映像信号出力ＩＦ４１はピクセルクロック信号に同期した動作が行われる部分である。
【００２４】
光ファイバ受信部３１は、光ファイバケーブル３に接続され、光ファイバケーブル３を介して供給される光信号を受信し、その受信光信号をディジタル信号（受信データ）に変換して、それを出力する。光ファイバ受信部３１のデータ出力にはヘッダ検出部３２、切替回路３５及びＣＤＲ回路４４が接続されている。
【００２５】
ＰＬＬ回路４３は、水晶発振器４２によって発生される１６０ＭＨｚの発振信号を周波数について２０倍に逓倍して３．２ＧＨｚのクロック信号を発生する。
【００２６】
ＣＤＲ回路４４はＩＣチップからなり、ＰＬＬ回路４３から出力される３．２ＧＨｚのクロック信号に応じて光ファイバ受信部３１から出力される受信データと位相同期した３．２ＧＨｚのシステムクロック信号を生成する。この３．２ＧＨｚのシステムクロック信号が、受信部２内の上記したシステムクロック信号に同期した動作が行われる部分では基準クロックとして用いられる。
【００２７】
ヘッダ検出部３２は、光ファイバ受信部３１から出力される受信データ中のヘッダデータをシステムクロック信号に同期して検出する。ヘッダ検出部３２はヘッダデータの検出時点を示すヘッダ検出信号をピクセルクロック生成部３３及び切替制御部３６に供給する。
【００２８】
ピクセルクロック生成部３３は、ヘッダ検出信号に同期した１／８ピクセルクロック信号を生成する。ピクセルクロック生成部３３の出力にはＰＬＬ回路３４が接続されている。ＰＬＬ回路３４は１／８ピクセルクロック信号を８逓倍して再生ピクセルクロック信号を生成してＰＬＬ回路４０及び映像信号出力ＩＦ４１に供給する。ＰＬＬ回路４０は再生ピクセルクロック信号を１０逓倍して読出クロック信号を生成する。
【００２９】
切替制御部３６は、ヘッダ検出信号に応答して、光ファイバ受信部３１から出力されるシリアル映像データ中のＲＧＢ各々の映像データの変化時点を示すＲＧＢ切替信号を生成する。すなわち、２４０ビットのシリアル映像データのうちのＲＧＢ各々の映像データの配置順番は予め分かっているので、ヘッダ検出信号を基準にして３．２ＧＨｚのシステムクロック信号のパルスを計数することによりＲＧＢ切替信号が生成される。
【００３０】
切替回路３５は、光ファイバ受信部３１の出力と非同期ＦＩＦＯ３７〜３９の各入力との間に設けられ、光ファイバ受信部３１から出力されるシリアル映像データをＲＧＢ切替信号に応じて非同期ＦＩＦＯ３７〜３９のうちのいずれか１に選択的に供給する。すなわち、シリアル映像データ中のＲ（赤）のシリアル映像データを非同期ＦＩＦＯ３７に供給し、Ｇ（緑）のシリアル映像データを非同期ＦＩＦＯ３８に供給し、Ｂ（青）のシリアル映像データを非同期ＦＩＦＯ３９に供給する。
【００３１】
非同期ＦＩＦＯ３７〜３９各々は、供給されるシリアル映像データを入力してそれを保持し、保持したシリアル映像データをＰＬＬ回路４０によって生成される読出クロック信号に同期して出力する。
【００３２】
映像信号出力ＩＦ４１は、非同期ＦＩＦＯ３７〜３９から出力されるＲＧＢの映像データを再生ピクセルクロック信号に同期したＲＧＢ各々で１０ビットのパラレルの映像信号として出力する。
【００３３】
次に、かかる構成のＲＧＢ映像信号伝送システムの動作について図２及び図３を用いて説明する。図２は制御部１６の動作をフローチャートによって示している。図３はピクセルクロック信号、分周クロック信号、伝送信号の構造、再生分周クロック信号及び再生ピクセルクロック信号を示している。
【００３４】
送信部１では、ディジタルのＲＧＢ映像信号とピクセルクロック信号とが送信側映像信号入力Ｉ／Ｆ１１に入力され、そのＲＧＢ映像信号はＰ／Ｓ変換回路１２によってシリアル信号、すなわちシリアル映像データに変換される。Ｐ／Ｓ変換回路１２にはピクセルクロック信号を３０逓倍した逓倍クロック信号がＰＬＬ回路１３から供給されるので、ＲＧＢの３色で１画素当たり３×１０ビットをシリアル映像データに変化することができる。そのシリアル映像データは非同期ＦＩＦＯ１５に順次保持される。
【００３５】
制御部１６にはピクセルクロック信号を１／８分周した分周クロック信号が分周回路１４から供給されるので、制御部１６はこの分周クロック信号の立ち上がりエッジに応答してヘッダデータ生成部１７に対してヘッダ生成指令信号を供給し（ステップＳ１及びＳ３）、同時にセレクタ部１９に対してヘッダデータ生成部１７の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ４）。ヘッダデータ生成部１７はヘッダ生成指令信号に応じて直ちにヘッダデータを３．２ＧＨｚのシステムクロック信号に同期してセレクタ部１９に供給する。セレクタ部１９はそのヘッダデータを光ファイバ送信部２０に供給する。ヘッダデータは３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。
【００３６】
なお、図２ではヘッダ生成指令信号が発生される前に、ステップＳ２にてヌル生成停止指令信号が制御部１６から発生されるが、初期状態ではヌルデータ生成部１８からヌルデータ自体が発生されていないので、その指令信号は無視される。
【００３７】
制御部１６は、ヘッダデータ生成部１７によるヘッダデータの生成の終了を判別すると（ステップＳ５のＹｅｓ）、リードイネーブル信号を非同期ＦＩＦＯ１５に供給し（ステップＳ６）、同時にセレクタ部１９に対して非同期ＦＩＦＯ１５の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ７）。非同期ＦＩＦＯ１５は保持したシリアル映像データを３．２ＧＨｚのシステムクロック信号に同期して出力する。シリアル映像データは非同期ＦＩＦＯ１５からセレクタ部１９を介して光ファイバ送信部２０に供給される。更に、シリアル映像データは３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。
【００３８】
３原色分のディジタル映像信号各々の１画素当たりのビット数をＭとし、ブロック毎のディジタル映像信号の画素数をＮとすると、伝送されるシリアル映像データは１ブロック当たり３×Ｍ×Ｎビットとなる。この実施例では、ディジタル映像信号は１画素当たりＭ＝１０ビットとし、ブロック毎のディジタル映像信号の画素数をＮ＝８とすることにより、シリアル映像データは１ブロック当たり２４０ビットとしている。ピクセルクロック信号を１／８分周して得られる分周クロック信号の周期が１ブロック期間であるので、その分周比の８はその画素数Ｎ＝８と対応している。
【００３９】
また、ピクセルクロック信号の周波数をｆpxlとし、伝送レートを決定するシステムクロック信号の周波数をｆsysとすると、１ブロックのビット数は、
Ｎ×ｆsys／ｆpxlとなる。上記した１ブロック当たりのシリアル映像データのビット数３×Ｍ×Ｎは１ブロックのビット数Ｎ×ｆsys／ｆpxlより小さくする必要がある。また、ヘッダデータが加わるので、ヘッダデータのビット数をＨとすると、すなわち、
３×Ｍ×Ｎ＋Ｈ＜Ｎ×ｆsys／ｆpxl    …(1)
の関係が成立する。
【００４０】
この実施例では、ピクセルクロック信号の周波数ｆpxl＝２５ＭＨｚ、システムクロック信号の周波数ｆsys＝３．２ＧＨｚとすると、１ブロックは１０２４ビットとなる。また、ヘッダデータのビット数Ｈ＝８とすると、３×Ｍ×Ｎ＋Ｈ＝２４８ビットとなるので、上記の式(1)の関係を満足する。
【００４１】
制御部１６は、２４０ビット分のシリアル映像データが非同期ＦＩＦＯ１５から出力されると（ステップＳ８のＹｅｓ）、リードイネーブル信号の非同期ＦＩＦＯ１５への供給を停止する（ステップＳ９）。それと同時に、制御部１６はヌルデータ生成部１８に対してヌル生成指令信号を供給し（ステップＳ１０）、更にセレクタ部１９に対してヌルデータ生成部１８の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ１１）。ヌルデータ生成部１８はヌル生成指令信号に応じて直ちにヌルデータを３．２ＧＨｚのシステムクロック信号に同期してセレクタ部１９に供給する。セレクタ部１９はそのヌルデータを光ファイバ送信部２０に供給する。ヌルデータは３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。
【００４２】
制御部１６は、分周クロック信号の次の立ち上がりエッジに応答して（ステップＳ１のＹｅｓ）、ヌルデータ生成部１８に対するヌル生成停止指令信号を供給し（ステップＳ２）、ヘッダデータ生成部１７に対してヘッダ生成指令信号を供給し（ステップＳ３）、同時にセレクタ部１９に対してヘッダデータ生成部１７の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ４）。これによって上記したようにヘッダデータが３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。送信部１ではその後、上記した動作が繰り返される。図３に示すように、ヘッダデータ、２４０ビット分のシリアル映像データ及びヌルデータがその順に並び、それが伝送信号の１ブロック分として伝送される。その伝送では１ブロック毎にパケット伝送が行われる。
【００４３】
受信部２では、光ファイバ受信部３１は送信部１から光ファイバケーブル３を介して供給される光信号を受信して受信データとして出力する。受信データはヘッダ検出部３２、切替回路３５及びＣＤＲ回路４４に供給される。ＣＤＲ回路４４ではその受信データと位相同期した３．２ＧＨｚのシステムクロック信号が生成される。ヘッダ検出部３２では受信データ中のヘッダデータが検出される。ヘッダ検出部３２はヘッダデータの終了時点でヘッダ検出信号をピクセルクロック生成部３３及び切替制御部３６に供給する。
【００４４】
ピクセルクロック生成部３３は、ヘッダ検出信号に応答して立ち上がる再生１／８ピクセルクロック信号（再生分周クロック信号）を生成する。すなわち、ヘッダデータは送信側の１／８ピクセルクロック信号に同期して挿入されているので、ピクセルクロック生成部３３において生成される再生１／８ピクセルクロック信号は送信側の１／８ピクセルクロック信号に同期した信号となる。再生１／８ピクセルクロック信号はＰＬＬ回路３４によって８逓倍されて再生ピクセルクロック信号となる。再生ピクセルクロック信号は映像信号出力ＩＦ４１に供給されると共に、ＰＬＬ回路４０によって１０逓倍されて読出クロック信号として非同期ＦＩＦＯ３７〜３９に供給される。
【００４５】
また、上記のヘッダ検出信号は切替制御部３６に供給されると、切替制御部３６においては光ファイバ受信部３１から出力される受信データ中のＲＧＢ各々の映像データの変化時点を示すＲＧＢ切替信号が生成される。よって、ＲＧＢ切替信号が切替回路３５に供給されることにより、光ファイバ受信部３１から出力される受信データがＲ（赤）のシリアル映像データであるとき切替回路３５はＲのシリアル映像データを非同期ＦＩＦＯ３７に供給する。光ファイバ受信部３１から出力される受信データがＧ（緑）のシリアル映像データであるとき切替回路３５はＧのシリアル映像データを非同期ＦＩＦＯ３８に供給する。光ファイバ受信部３１から出力される受信データがＢ（青）のシリアル映像データであるとき切替回路３５はＢのシリアル映像データを非同期ＦＩＦＯ３９に供給する。非同期ＦＩＦＯ３７〜３９各々は、供給されたシリアル映像データを保持する。
【００４６】
非同期ＦＩＦＯ３７〜３９各々にはＰＬＬ回路４０から読出クロック信号が供給されているので、非同期ＦＩＦＯ３７〜３９各々は保持したシリアル映像データをその読出クロック信号に同期して１ビットずつ出力する。ＲＧＢ各々で再生ピクセルクロック信号の１周期で１０ビット分（１画素）のシリアル映像データが映像信号出力Ｉ／Ｆ４１に供給される。よって、映像信号出力Ｉ／Ｆ４１においては再生ピクセルクロック信号と共にそれに同期したディジタルＲＧＢ映像信号を得ることができる。これらの信号は送信側映像信号入力Ｉ／Ｆ１１に入力されたピクセルクロック信号及びディジタルＲＧＢ映像信号に等しい。
【００４７】
よって、送信側のピクセルクロック信号の周波数が送信すべきディジタルＲＧＢ映像信号によって変化してもその周波数に追従して受信側では再生ピクセルクロック信号を得ることができる。
【実施例】
【００４８】
図４は本発明の他の実施例として制御部１６の動作をフローチャートによって示している。図５は図４の実施例の場合のピクセルクロック信号、分周クロック信号、伝送信号の構造、再生分周クロック信号及び再生ピクセルクロック信号を示している。この実施例のＲＧＢ映像信号伝送システムでは図１のシステム構成がそのまま用いられる。
【００４９】
図４においては、制御部１６は、２４０ビット分のシリアル映像データが非同期ＦＩＦＯ１５から出力されると（ステップＳ８のＹｅｓ）、リードイネーブル信号の非同期ＦＩＦＯ１５への供給を停止し（ステップＳ９）、ヘッダデータ生成部１７に対してヘッダ生成指令信号を供給し（ステップＳ２１）、同時にセレクタ部１９に対してヘッダデータ生成部１７の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ２２）。その後、ヘッダデータ生成部１７によるヘッダデータの生成が終了すると（ステップＳ２３のＹｅｓ）、制御部１６はヌルデータ生成部１８に対してヌル生成指令信号を供給し（ステップＳ１０）、更にセレクタ部１９に対してヌルデータ生成部１８の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ１１）。
【００５０】
よって、伝送信号の構造は、図５に示すように２４０ビット分のシリアル映像データの前後にヘッダデータが位置するようになる。２４０ビット分のシリアル映像データの１回の伝送に対して２回のヘッダデータが伝送されるので、受信部２のヘッダ検出部２２はヘッダデータを確実に検出することができる。
【００５１】
図６は本発明の他の実施例としてＲＧＢ映像信号伝送システムを示している。図６のシステムにおいては、図１に示したシステムのヌルデータ生成部１８に代えてＤＣバランスデータ生成部２５が備えられている。ＤＣバランスデータ生成部２５は、２４０ビット分のシリアル映像データ及びその前後のヘッダデータが示す０及び１各々のビット数に対してバランスを取るようにＤＣバランスデータを生成する。すなわち、ヘッダデータ、２４０ビット分のシリアル映像データ、ヘッダデータ及びＤＣバランスデータからなる範囲をブロックとすると、そのブロック内の０のビット数と１のビット数とが一致するようにＤＣバランスデータは生成される。ＤＣバランスデータ生成部２５にはアップダウン計数機能が備えられ、ブロック毎にＤＣバランスデータを生成する直前までにおいて１でアップ計数し、０でダウン計数することにより得られた計数値に応じてＤＣバランスデータは決定される。ＤＣバランスデータ生成部２５の出力はセレクタ部１９に接続されている。その他の構成は図１に示したシステムと同一である。
【００５２】
図７は図６の実施例の場合の制御部１６の動作をフローチャートによって示している。図８は図６の実施例の場合のピクセルクロック信号、分周クロック信号、伝送信号の構造、再生分周クロック信号及び再生ピクセルクロック信号を示している。
【００５３】
図７において、制御部１６は、ヘッダデータ生成部１７による１ブロックにおける２回目のヘッダデータの生成が終了すると（ステップＳ２３のＹｅｓ）、制御部１６はＤＣバランスデータ生成部２５に対してＤＣバランス生成指令信号を供給し（ステップＳ２５）、更にセレクタ部１９に対してＤＣバランスデータ生成部２５の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ２６）。ＤＣバランスデータ生成部２５はその時の計数値に応じてＤＣバランスデータを決定し、それを３．２ＧＨｚのシステムクロック信号に同期してセレクタ部１９に供給する。セレクタ部１９はそのＤＣバランスデータを光ファイバ送信部２０に供給する。ＤＣバランスデータは３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。
【００５４】
また、制御部１６は、分周クロック信号の次の立ち上がりエッジに応答して（ステップＳ１のＹｅｓ）、ＤＣバランスデータ生成部２５に対するＤＣバランス生成停止指令信号を供給して（ステップＳ２７）、ＤＣバランスデータの生成を停止させる。
【００５５】
この図６に示したシステムによれば、光ファイバケーブル伝送においてＡＣカップリングを使用することができる。
【００５６】
図９は本発明の他の実施例としてＲＧＢ映像信号伝送システムを示している。図９のシステムにおいては、図６に示したシステムに更に数値データ生成部２６が加えられている。数値データ生成部２６は現時点（数値データの生成時点）から次のヘッダデータまでの３．２ＧＨｚのシステムクロック信号のクロック数を示す数値データを生成する。数値データ生成部２６の出力はセレクタ部１９に接続されている。その他の構成は図６に示したシステムと同一である。
【００５７】
図１０は図９の実施例の場合の制御部１６の動作をフローチャートによって示している。図１１は図９の実施例の場合のピクセルクロック信号、分周クロック信号、伝送信号の構造、再生分周クロック信号及び再生ピクセルクロック信号を示している。
【００５８】
図１０において、制御部１６は、ヘッダデータ生成部１７による１ブロックにおける２回目のヘッダデータの生成終了を判断すると（ステップＳ２３のＹｅｓ）、数値データ生成部２６に対して数値生成指令信号を供給し（ステップＳ２８）、更にセレクタ部１９に対して数値データ生成部２６の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ２９）。数値データ生成部２６はステップＳ１の分周クロック信号の立ち上がりエッジ時点、すなわちヘッダデータ生成時点から現時点までを計数しているので、数値生成指令信号に応答してその計数値を用いて現時点から次のヘッダデータまでの数値データを生成する。数値データは３．２Ｇｂｐｓの伝送レートで光信号として光ファイバ送信部２０から光ファイバケーブル３を介して光ファイバ受信部３１に伝送される。ヘッダ検出部３２では伝送された数値データに応じて次にヘッダデータが供給される時点が分かるので、その時点までヘッダデータの検出動作を中止することができる。これは、システムクロック毎にヘッダデータが存在しているか否かを常時判別することがなくなるので、受信部における消費電力を低減させるという利点になる。
【００５９】
また、図１０において、制御部１６は、数値データ生成部２６からの数値データの生成の終了を判断すると（ステップＳ３０のＹｅｓ）、上記のステップＳ２５及びＳ２６に進む。
【００６０】
図１２は本発明の他の実施例として制御部１６の動作をフローチャートによって示している。図１３は図１２の実施例の場合のピクセルクロック信号、分周クロック信号、伝送信号の構造、再生分周クロック信号及び再生ピクセルクロック信号を示している。この実施例のＲＧＢ映像信号伝送システムでは図９のシステム構成がそのまま用いられる。
【００６１】
図１２においては、制御部１６は、ヘッダデータ生成部１７によるヘッダデータの生成の終了を判断すると（ステップＳ５のＹｅｓ）、数値データ生成部２６に対して数値生成指令信号を供給し（ステップＳ２８）、更にセレクタ部１９に対して数値データ生成部２６の出力データを選択出力するようにセレクタ指令信号を供給する（ステップＳ２９）。更に、数値データ生成部２６からの数値データの生成の終了を判断すると（ステップＳ３０のＹｅｓ）、上記のステップＳ６以降に進む。この実施例の場合には、図１３から分かるように、１ブロックにはヘッダデータは１つであるので、２つのヘッダデータが１ブロック内に存在する場合に比べて情報伝送レートを向上させることができる。ヘッダデータの直後に次のヘッダデータまでのクロック数を示す数値データが存在するので、受信部２のヘッダ検出部２２では伝送された数値データに応じて次にヘッダデータが供給される時点が分かるので、その時点までの長い期間に亘ってヘッダデータの検出動作を中止することができる。よって、受信部における消費電力を更に低減させることができる。
【００６２】
なお、上記した各実施例においては、ケーブルとして光ファイバケーブルを用いた場合について説明したが、メタルケーブルを用いることも当然できる。
【００６３】
また、上記した各実施例においては、送信部１と受信部２との間における伝送信号の伝送レートは３．２Ｇｂｐｓであるが、これに限定されない。例えば、５Ｇｂｐｓ、１０Ｇｂｐｓ等の固定レート、或いは可変レートでも良い。また、ピクセルクロック信号の周波数はＤＶＩの規格の２５ＭＨｚ〜１６５ＭＨｚのいずれでも良い。ただし、ピクセルクロック信号の周波数が高くなると、１ブロックのビット数が少なくなるので、伝送レートを高くする必要がある。すなわち、上記した式(1)の関係３×Ｍ×Ｎ＋Ｈ＜Ｎ×ｆsys／ｆpxlを満足する必要がある。よって、ピクセルクロック信号の周波数が１００ＭＨｚの場合には、伝送レートは例えば５Ｇｂｐｓ以上にする必要がある。また、ピクセルクロック信号の周波数が１６５ＭＨｚの場合には、伝送レートは例えば、１０Ｇｂｐｓ以上にする必要がある。なお、式(1)の関係にはヌルデータ、ＤＣバランスデータ或いは数値データのビット数は考慮されていないので、それらのデータをブロック内に挿入する場合には、そのビット数も考慮する必要がある。
【００６４】
更に、伝送されるシリアル映像データは１ブロック当たり３×Ｍ×Ｎビットとし、ディジタル映像信号各々の１画素当たりのビット数Ｍ＝１０ビット、ブロック毎のディジタル映像信号の画素数Ｎ＝８とした実施例を示したが、Ｍ，Ｎはこの値に限定されない。
【００６５】
なお、上記した各実施例においては、３原色分のディジタル映像信号としてＲＧＢ映像信号が用いられているが、Ｙ成分、Ｐｂ成分及びＰｒ成分からなる色差方式の映像信号を用いることもできる。
【００６６】
以上のように、本発明によれば、シリアル映像データを１ブロック当たり３×Ｍ×Ｎビットとし、ディジタル映像信号の基準クロック信号の周波数より大なる周波数の送信側システムクロック信号を生成し、ブロックの各ビットを送信側システムクロック信号に同期させて送信するので、１本のケーブルで効率良くＲＧＢ映像信号を伝送することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明を適用したＲＧＢ映像信号伝送システムを示すブロック図である。
【図２】図１のシステム中の制御部の制御動作を示すフローチャートである。
【図３】各クロック信号のタイミング及び伝送信号の構造を示す図である。
【図４】本発明の他の実施例として図１のシステム中の制御部の制御動作を示すフローチャートである。
【図５】図４の制御動作の場合の各クロック信号のタイミング及び伝送信号の構造を示す図である。
【図６】本発明の他の実施例としてＲＧＢ映像信号伝送システムを示すブロック図である。
【図７】図６のシステム中の制御部の制御動作を示すフローチャートである。
【図８】図６の制御動作の場合の各クロック信号のタイミング及び伝送信号の構造を示す図である。
【図９】本発明の他の実施例としてＲＧＢ映像信号伝送システムを示すブロック図である。
【図１０】図９のシステム中の制御部の制御動作を示すフローチャートである。
【図１１】図１０の制御動作の場合の各クロック信号のタイミング及び伝送信号の構造を示す図である。
【図１２】本発明の他の実施例として図９のシステム中の制御部の制御動作を示すフローチャートである。
【図１３】図１２の制御動作の場合の各クロック信号のタイミング及び伝送信号の構造を示す図である。
【符号の説明】
【００６８】
１  送信部
２  受信部
３  光ファイバケーブル
１１  送信側映像信号入力Ｉ／Ｆ
１２  Ｐ／Ｓ変換回路
１４  １／８分周回路
１５，３７〜３９  非同期ＦＩＦＯ
１６  制御部
１７  ヘッダデータ生成部
２０  光ファイバ送信部
３１  光ファイバ受信部
３２  ヘッダ検出部
３３  ピクセルクロック生成部
４４  ＣＤＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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