(57)【要約】【課題】  スイッチング時の電力損失を小さくすること。【解決手段】  第１および第２のトランジスタ（Ｑ１，Ｑ２）が同時にオンしないように、第１および第２のトランジスタを駆動する駆動回路（１７Ｃ）は、第１のトランジスタを駆動するための第１の制御電圧として、直流出力電圧（Ｖout）と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第１の比較器（１７１Ａ）と、第２のトランジスタを駆動するための第２の制御電圧として、接地電位と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第２の比較器（１７２Ａ）とを有する。【選択図】      図６
2005160198.tif 000002
【特許請求の範囲】
【請求項１】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
前記電源入力端子に一端が接続されたインダクタと、
該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサと、
前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動回路と備えた昇圧型ＤＣ／ＤＣコンバータにおいて、
前記駆動回路は、前記第１の制御電圧として、前記直流出力電圧と前記直流入力電圧との間でスイングさせた電圧を生成する第１の制御電圧生成手段を有することを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
【請求項２】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
前記電源入力端子に一端が接続されたインダクタと、
該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサと、
前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動回路と備えた昇圧型ＤＣ／ＤＣコンバータにおいて、
前記駆動回路は、前記第２の制御電圧として、前記接地電位と前記直流入力電圧との間でスイングさせた電圧を生成する第２の制御電圧生成手段を有することを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
【請求項３】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
前記電源入力端子に一端が接続されたインダクタと、
該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサと、
前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動回路と備えた昇圧型ＤＣ／ＤＣコンバータにおいて、
前記駆動回路は、前記第１の制御電圧として、前記直流出力電圧と前記直流入力電圧との間でスイングさせた電圧を生成する第１の制御電圧生成手段と、前記第２の制御電圧として、前記接地電位と前記直流入力電圧との間でスイングさせた電圧を生成する第２の制御電圧生成手段とを有することを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
【請求項４】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、
前記電源入力端子に一端が接続されたインダクタと、
該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、
前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、
前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサと、
前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する駆動回路と備えた昇圧型ＤＣ／ＤＣコンバータにおいて、
前記駆動回路は、前記第１の制御電圧として、前記直流出力電圧と前記接地電位より高くかつ前記第１のトランジスタをオンさせるのに十分な第１の設定電圧との間でスイングさせた電圧を生成する第１の制御電圧生成手段と、前記第２の制御電圧として、前記接地電位と前記直流出力電圧より低くかつ前記第２のトランジスタをオンさせるに十分な第２の設定電圧と間でスイングさせた電圧を生成する第２の制御電圧生成手段とを有することを特徴とする昇圧型ＤＣ／ＤＣコンバータ。
【請求項５】
前記第１の設定電圧と前記第２の設定電圧が等しいことを特徴とする請求項４に記載の昇圧型ＤＣ／ＤＣコンバータ。
【請求項６】
前記第１および前記第２の設定電圧が前記直流出力電圧の半分の電圧に等しいことを特徴とする請求項５に記載の昇圧型ＤＣ／ＤＣコンバータ。
【請求項７】
前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＰチャネル電界効果トランジスタから成り、
前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから成る、請求項１乃至４のいずれか１つに記載の昇圧型ＤＣ／ＤＣコンバータ。
【請求項８】
前記第１のトランジスタは、前記第１の主電極端子、前記第２の主電極端子、及び前記第１の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｐｎｐ形バイポーラトランジスタから成り、
前記第２のトランジスタは、前記第３の主電極端子、前記第４の主電極端子、及び前記第２の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｎｐｎ形バイポーラトランジスタから成る、請求項１乃至４のいずれか１つに記載の昇圧型ＤＣ／ＤＣコンバータ。
【請求項９】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、前記電源入力端子に一端が接続されたインダクタと、該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサとを有する昇圧型ＤＣ／ＤＣコンバータにおける、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する方法であって、
前記第１の制御電圧として、前記直流出力電圧と前記直流入力電圧との間でスイングさせた電圧を用いることを特徴とする昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【請求項１０】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、前記電源入力端子に一端が接続されたインダクタと、該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサとを有する昇圧型ＤＣ／ＤＣコンバータにおける、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する方法であって、
前記第２の制御電圧として、前記接地電位と前記直流入力電圧との間でスイングさせた電圧を用いることを特徴とする昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【請求項１１】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、前記電源入力端子に一端が接続されたインダクタと、該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサとを有する昇圧型ＤＣ／ＤＣコンバータにおける、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する方法であって、
前記第１の制御電圧として、前記直流出力電圧と前記直流入力電圧との間でスイングさせた電圧を用い、前記第２の制御電圧として、前記接地電位と前記直流入力電圧との間でスイングさせた電圧を用いることを特徴とする昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【請求項１２】
接地電位の接地端子と電源入力端子とを持ち、前記接地端子と前記電源入力端子との間に直流入力電圧を印加する入力電源と、前記電源入力端子に一端が接続されたインダクタと、該インダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタと、前記インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタと、前記電源出力端子と前記接地端子との間に接続されて、両端間に前記直流入力電圧よりも高い直流出力電圧を生成する出力コンデンサとを有する昇圧型ＤＣ／ＤＣコンバータにおける、前記第１および前記第２のトランジスタが同時にオンしないように、前記第１および前記第２のトランジスタを駆動する方法であって、
前記第１の制御電圧として、前記直流出力電圧と前記接地電圧より高くかつ前記第１のトランジスタをオンさせるのに十分な第１の設定電圧との間でスイングさせた電圧を用い、前記第２の制御電圧として、前記接地電位と前記直流出力電圧より低くかつ前記第２のトランジスタをオンさせるに十分な第２の設定電圧と間でスイングさせた電圧を用いることを特徴とする昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【請求項１３】
前記第１の設定電圧と前記第２の設定電圧が等しいことを特徴とする請求項１２に記載の昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【請求項１４】
前記第１および前記第２の設定電圧が前記直流出力電圧の半分の電圧に等しいことを特徴とする請求項１３に記載の昇圧型ＤＣ／ＤＣコンバータの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧型ＤＣ／ＤＣコンバータに関し、特に、昇圧型ＤＣ／ＤＣコンバータの駆動方法に関する。
【背景技術】
【０００２】
この技術分野において周知のように、ＤＣ／ＤＣコンバータとは、ある電圧レベルの直流電圧（直流入力電圧）を他の電圧レベルの直流電圧（直流出力電圧）に変換する電力変換器のことをいう。ＤＣ／ＤＣコンバータはスイッチングレギュレータとも呼ばれる。ここで、直流入力電圧の電圧レベルよりも直流出力電圧の電圧レベルが高いＤＣ／ＤＣコンバータは昇圧型ＤＣ／ＤＣコンバータと呼ばれ、直流入力電圧の電圧レベルよりも直流出力電圧の電圧レベルが低いＤＣ／ＤＣコンバータは降圧型ＤＣ／ＤＣコンバータと呼ばれる。本発明は昇圧型ＤＣ／ＤＣコンバータに係る。
【０００３】
昇圧型ＤＣ／ＤＣコンバータでは、トランジスタをスイッチとして用い、これをスイッチングさせ、直流入力電圧をいったん交流電圧に変えて、トランスによって電圧を昇圧した後、整流して直流出力電圧に変換する。
【０００４】
この昇圧型ＤＣ／ＤＣコンバータに昇圧型同期整流ＤＣ／ＤＣコンバータがある。
【０００５】
図１に昇圧型同期整流ＤＣ／ＤＣコンバータ１０の外観を示す。図示の昇圧型同期整流ＤＣ／ＤＣコンバータ１０は、液晶表示装置のバックライトに用いられるものである。昇圧型同期整流ＤＣ／ＤＣコンバータ１０は、電源入力端子ＶＤＤと、スイッチ端子ＳＷと、電源出力端子ＶＯＵＴと、フィードバック端子ＦＢと、接地端子ＧＮＤと、コントロール端子ＣＮＴＲＬとを持つ。接地端子ＧＮＤは接地電位に保持される。電源入力端子ＶＤＤは図示しない入力電源の電源端子ＶＢＡＴＴが接続される。これにより、接地端子ＧＮＤと電源入力端子ＶＤＤとの間には、入力電源から電源入力電圧ＶＤＤが印加される。接地端子ＧＮＤと電源入力端子ＶＤＤとの間には入力コンデンサＣinが接続されている。
【０００６】
電源入力端子ＶＤＤとスイッチ端子ＳＷとの間には、インダクタＬが接続されている。すなわち、インダクタＬの一端は電源入力端子ＶＤＤに接続され、インダクタＬの他端はスイッチ端子ＳＷに接続されている。
【０００７】
電源出力端子ＶＯＵＴと接地端子ＧＮＤとの間には、出力コンデンサＣoutが接続されている。この出力コンデンサＣoutの両端間には直流入力電圧ＶＤＤよりも高い直流出力電圧Ｖoutが生成される。
【０００８】
電源出力端子ＶＯＵＴとフィードバック端子ＦＢとの間には、液晶表示装置のバックライトとして用いられる第１乃至第４の発光ダイオードＬＥＤ１，ＬＥＤ２，ＬＥＤ３，ＬＥＤ４が直列に接続されている。フィードバック端子ＦＢと接地端子ＧＮＤとの間には抵抗器Ｒが接続されている。すなわち、本例では、負荷として、第１乃至第４の発光ダイオードＬＥＤ１〜ＬＥＤ４及び抵抗器Ｒを備えている。
【０００９】
本例では、入力電源の電源入力電圧ＶＤＤは３．７Ｖである。又、第１乃至第４の発光ダイオードＬＥＤ１〜ＬＥＤ４を発光させるためには、各発光ダイオードに３．３Ｖの電圧を印加する必要があり、抵抗器Ｒの両端には０．５Ｖの電圧が印加される必要がある。したがって、出力コンデンサＣoutの両端間に生成される直流出力電圧Ｖoutは、１３．７Ｖである。なお、本例は、発光ダイオードの個数が４個である場合の例を示しているので、直流出力電圧Ｖoutが１３．７Ｖであるが、発光ダイオードの個数が３個の場合には、直流出力電圧Ｖoutは１０．４Ｖである。
【００１０】
図２に図１に図示した昇圧型同期整流ＤＣ／ＤＣコンバータ１０のブロック図を示す。
【００１１】
昇圧型同期整流ＤＣ／ＤＣコンバータ１０は、スイッチ端子ＳＷと電源出力端子ＶＯＵＴとの間に接続された第１のトランジスタＱ１と、スイッチ端子ＳＷと接地端子ＧＮＤとの間に接続された第２のトランジスタＱ２とを有する。第１のトランジスタＱ１は整流トランジスタと呼ばれ、第２のトランジスタＱ２はスイッチングトランジスタと呼ばれる。第１のトランジスタＱ１は、第１および第２の主電極端子と第１の制御端子とを持つ。第２のトランジスタＱ２は、第３および第４の主電極端子と第２の制御端子とを持つ。
【００１２】
詳述すると、図示の第１のトランジスタＱ１は、第１の主電極端子、第２の主電極端子、及び第１の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＰチャネル電界効果トランジスタから構成されている。また、図示の第２のトランジスタＱ２は、第３の主電極端子、第４の主電極端子、及び第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから構成されている。Ｐチャネル電界効果トランジスタＱ１において、そのドレインはスイッチ端子ＳＷ（インダクタＬの他端）に接続され、そのソースは電源出力端子ＶＯＵＴに接続されている。Ｎチャネル電界効果トランジスタＱ２において、そのドレインはスイッチ端子ＳＷ（インダクタＬの他端）に接続され、そのソースは抵抗器Ｒ１を介して接地端子ＧＮＤに接続されている。
【００１３】
尚、Ｐチャネル電界効果トランジスタの代わりに、第１のトランジスタＱ１は、第１の主電極端子、第２の主電極端子、及び第１の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｐｎｐ形バイポーラトランジスタから構成されても良い。Ｎチャネル電界効果トランジスタの代わりに、第２のトランジスタＱ２は、第３の主電極端子、第４の主電極端子、及び第２の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｎｐｎ形バイポーラトランジスタから構成されても良い。
【００１４】
これらＰチャネル電界効果トランジスタＱ１とＮチャネル電界効果トランジスタＱ２とは後述する駆動回路によって駆動される。
【００１５】
詳述すると、駆動回路は、基準電圧発生回路１１と、誤差増幅器１２と、パルス幅変調（ＰＷＭ）比較器１３と、電流モード比較器１４と、発振器１５と、加算器１６と、駆動制御回路１７とを有する。
【００１６】
基準電圧発生回路１１は、電源入力端子ＶＤＤと接地端子との間に接続されて、基準電圧Ｖrefを発生する。基準電圧発生回路１１は出力端子は、直列に接続された抵抗器Ｒ２、Ｒ３を介して接地されている。抵抗器Ｒ２とＲ３との接続点は誤差増幅器１２の非反転入力端子＋に接続されている。誤差増幅器１２の反転入力端子−はフィードバック端子ＦＢに接続されている。誤差増幅器１２の出力端子は抵抗器ＲｃおよびコンデンサＣｃを介して接地される。また、誤差増幅器１２の出力端子はＰＷＭ比較器１３の入力端子−に接続されている。
【００１７】
電流モード比較器１４の非反転入力端子＋と反転入力端子−との間に抵抗器Ｒ１が接続されている。発振器１５はノコギリ波を発振する。発振器１５の出力端子と電流モード比較器１４の出力端子は加算器１６に接続されている。加算器１６は、電流モード比較器１４の出力信号と発振器１５の出力信号とを加算して、加算した信号を出力する。加算器１６の出力端子はＰＷＭ比較器１３の非反転入力端子＋に接続されている。ＰＷＭ比較器１３はパルス幅変調信号を出力する。ＰＷＭ比較器１３の出力端子は駆動制御回路１７に接続されている。駆動制御回路１７は、ＰＷＭ比較器１３から供給されるパルス幅変調信号に基づいて、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２が同時にオンしないように、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２の駆動を制御する。
【００１８】
とにかく、駆動回路は、Ｐチャネル電界効果トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２が同時にオンしないように、Ｐチャネル電界トランジスタＱ１及びＮチャネル電界効果トランジスタＱ２を駆動する。
【００１９】
一方、制御端子ＣＮＴＲＬにはオン／オフ信号が供給される。制御端子ＣＮＴＲＬは、抵抗器Ｒ４、Ｒ５を介して接地されている。抵抗器Ｒ４、Ｒ５の接続点は、Ｎチャネル電界効果トランジスタＱ３のゲートに接続されている。Ｎチャネル電界効果トランジスタＱ３のドレインは、電流源１８を介して電源入力端子に接続され、ソースは接地されている。
【００２０】
尚、基準電圧発生回路１１の出力端子にはソフトスタート回路１９が接続され、電源出力端子ＶＯＵＴには開回路保護回路２０が接続されている。
【００２１】
図３に、従来の駆動制御回路１７の出力段と共に示す、従来の昇圧型同期整流ＤＣ／ＤＣコンバータを示す。図３において、参照符号２５は入力電源である。
【００２２】
駆動制御回路１７は、その出力段において、第１の比較器１７１と第２の比較器１７２とを有する。第１の比較器１７１は、Ｐチャネル電界効果トランジスタＱ１のゲートに第１の制御電圧を供給するためのものである。第２の比較器１７２は、Ｎチャネル電界効果トランジスタＱ２のゲートに第２の制御電圧を供給するためのものである。
【００２３】
第１の比較器１７１は、第１の制御電圧として、電源出力電圧Ｖoutと接地電位との間でスイングさせた電圧を生成する第１の制御電圧生成手段として働く。同様に、第２の比較器１７２は、第２の制御電圧として、電源出力電圧Ｖoutと接地電位との間でスイングさせた電圧を生成する第２の制御電圧生成手段として働く。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
一般に、昇圧型同期整流ＤＣ／ＤＣコンバータでは、パワートランジスタである、Ｐチャネル電界効果トランジスタＱ１およびＮチャネル電界効果トランジスタＱ２の寄生容量が大きい。すなわち、Ｐチャネル電界効果トランジスタＱ１は、寄生容量として、ゲート−ドレイン間容量Ｃ１１とゲート−ソース間容量Ｃ１２とを持つ。同様に、Ｎチャネル電界効果トランジスタＱ２は、寄生容量として、ゲート−ドレイン間容量Ｃ２１とゲート−ソース間容量Ｃ２２とを持つ。
【００２５】
前述したように、従来の昇圧型同期整流ＤＣ／ＤＣコンバータにおいては、Ｐチャネル電界効果トランジスタＱ１を駆動するために、第１の比較器１７１は、第１の制御電圧として、電源出力電圧Ｖoutと接地電位との間でスイングさせた電圧を生成する一方、Ｎチャネル電界効果トランジスタＱ２を駆動するために、第２の比較器１７１は、第２の制御電圧として、電源出力電圧Ｖoutと接地電位との間でスイングさせた電圧を生成していた。
【００２６】
この場合、寄生容量Ｃ１１〜Ｃ２２を駆動する電荷（Ｑ＝ＣＶ）が大きく、Ｐチャネル電界効果トランジスタＱ１およびＮチャネル電界効果トランジスタＱ２をスイッチングする際の電力損失が無視できない程度に大きくなる。
【００２７】
したがって、本発明の課題は、スイッチング時の電力損失を小さくすることが可能な、昇圧型ＤＣ／ＤＣコンバータおよびその駆動方法を提供することにある。
【課題を解決するための手段】
【００２８】
本発明が適用される昇圧型ＤＣ／ＤＣコンバータは、接地電位の接地端子（ＧＮＤ）と電源入力端子（ＶＤＤ）とを持ち、接地端子と電源入力端子との間に直流入力電圧（ＶＤＤ）を印加する入力電源（２５）と、電源入力端子に一端が接続されたインダクタ（Ｌ）と、このインダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタ（Ｑ１）と、インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が前記接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタ（Ｑ２）と、電源出力端子と接地端子との間に接続されて、両端間に直流入力電圧よりも高い直流出力電圧（Ｖout）を生成する出力コンデンサ（Ｃout）と、第１および第２のトランジスタが同時にオンしないように、第１および第２のトランジスタを駆動する駆動回路（１１，１２，１３，１４，１５，１６，１７Ａ〜１７Ｅ）と備えている。
【００２９】
本発明の第１の態様に係る昇圧型ＤＣ／ＤＣコンバータによれば、駆動回路（１７Ａ）は、第１の制御電圧として、直流出力電圧（Ｖout）と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第１の制御電圧生成手段（１７１Ａ）を有する。
【００３０】
本発明の第２の態様に係る昇圧型ＤＣ／ＤＣコンバータによれば、駆動回路（１７Ｂ）は、第２の制御電圧として、接地電位と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第２の制御電圧生成手段（１７２Ａ）を有する。
【００３１】
本発明の第３の態様に係る昇圧型ＤＣ／ＤＣコンバータによれば、駆動回路（１７Ｃ）は、第１の制御電圧として、直流出力電圧（Ｖout）と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第１の制御電圧生成手段（１７１Ａ）と、第２の制御電圧として、接地電位と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を生成する第２の制御電圧生成手段（１７２Ａ）とを有する。
【００３２】
本発明の第４の態様に係る昇圧型ＤＣ／ＤＣコンバータによれば、駆動回路（１７Ｄ）は、第１の制御電圧として、直流出力電圧（Ｖout）と接地電位より高くかつ第１のトランジスタ（Ｑ１）をオンさせるのに十分な第１の設定電圧（ＶＧＳ１）との間でスイングさせた電圧を生成する第１の制御電圧生成手段（１７１Ｂ）と、第２の制御電圧として、接地電位と直流出力電圧（Ｖout）より低くかつ第２のトランジスタ（Ｑ２）をオンさせるに十分な第２の設定電圧（ＶＧＳ２）と間でスイングさせた電圧を生成する第２の制御電圧生成手段（１７２Ｂ）とを有する。なお、第１の設定電圧と第２の設定電圧が等しく（ＶＧＳ）ても良い。また、第１および第２の設定電圧（ＶＧＳ）が直流出力電圧（Ｖout）の半分の電圧に等しくても良い。
【００３３】
上記昇圧型ＤＣ／ＤＣコンバータにおいて、第１のトランジスタ（Ｑ１）は、例えば、第１の主電極端子、第２の主電極端子、及び第１の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＰチャネル電界効果トランジスタから構成され、第２のトランジスタ（Ｑ２）は、例えば、第３の主電極端子、第４の主電極端子、及び第２の制御端子として、それぞれ、ドレイン、ソース、及びゲートを持つＮチャネル電界効果トランジスタから構成される。その代わりに、第１のトランジスタは、第１の主電極端子、第２の主電極端子、及び第１の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｐｎｐ形バイポーラトランジスタから構成されて良く、第２のトランジスタは、第３の主電極端子、第４の主電極端子、及び第２の制御端子として、それぞれ、コレクタ、エミッタ、及びベースを持つｎｐｎ形バイポーラトランジスタから構成されて良い。
【００３４】
また、本発明が適用される昇圧型ＤＣ／ＤＣコンバータの駆動方法は、接地電位の接地端子（ＧＮＤ）と電源入力端子（ＶＤＤ）とを持ち、接地端子と電源入力端子との間に直流入力電圧（ＶＤＤ）を印加する入力電源（２５）と、電源入力端子に一端が接続されたインダクタ（Ｌ）と、このインダクタの他端に第１の主電極端子が接続され、第２の主電極端子が電源出力端子に接続され、第１の制御電圧が供給される第１の制御端子を持つ第１のトランジスタ（Ｑ１）と、インダクタの他端に第３の主電極端子が接続され、第４の主電極端子が接地端子に接続され、第２の制御電圧が供給される第２の制御端子を持つ第２のトランジスタ（Ｑ２）と、電源出力端子と接地端子との間に接続されて、両端間に直流入力電圧よりも高い直流出力電圧（Ｖout）を生成する出力コンデンサ（Ｃout）とを有する昇圧型ＤＣ／ＤＣコンバータにおける、第１および第２のトランジスタが同時にオンしないように、第１および第２のトランジスタを駆動する方法である。
【００３５】
本発明の第１の態様による昇圧型ＤＣ／ＤＣコンバータの駆動方法は、第１の制御電圧として、直流出力電圧（Ｖout）と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を用いることを特徴とする。
【００３６】
本発明の第２の態様による昇圧型ＤＣ／ＤＣコンバータの駆動方法は、第２の制御電圧として、接地電位と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を用いることを特徴とする。
【００３７】
本発明の第３の態様による昇圧型ＤＣ／ＤＣコンバータの駆動方法は、第１の制御電圧として、直流出力電圧（Ｖout）と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を用い、第２の制御電圧として、接地電位と直流入力電圧（ＶＤＤ）との間でスイングさせた電圧を用いることを特徴とする。
【００３８】
本発明の第４の態様による昇圧型ＤＣ／ＤＣコンバータの駆動方法は、第１の制御電圧として、直流出力電圧（Ｖout）と接地電圧より高くかつ第１のトランジスタ（Ｑ１）をオンさせるのに十分な第１の設定電圧（ＶＧＳ１）との間でスイングさせた電圧を用い、第２の制御電圧として、接地電位と直流出力電圧（Ｖout）より低くかつ第２のトランジスタ（Ｑ２）をオンさせるに十分な第２の設定電圧（ＶＧＳ２）と間でスイングさせた電圧を用いることを特徴とする。なお、第１の設定電圧と第２の設定電圧が等しく（ＶＧＳ）ても良い。また、第１および第２の設定電圧（ＶＧＳ）が直流出力電圧（Ｖout）の半分の電圧に等しくても良い。
【００３９】
尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【発明の効果】
【００４０】
本発明では、第１および第２のトランジスタを、接地電位と電源出力電圧との間の範囲よりも狭い範囲でスイングする制御電圧によって駆動するので、スイッチングする際の電力損失を低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００４２】
図４を参照して、本発明の第１の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータは、駆動制御回路の構成が後述するように変更された点を除いて、図３に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータと同様の構成を有し、同様の動作をする。したがって、駆動制御回路に１７Ａの参照符号を付してある。また、図３に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。
【００４３】
駆動制御回路１７Ａは、第１の比較器の構成が変更されている点を除いて、図３に示された駆動制御回路１７と同様の構成を有し、同様の動作をする。したがって、第１の比較器に１７１Ａの参照符号を付してある。
【００４４】
第１の比較器１７１Ａは、第１の制御電圧として、直流出力電圧Ｖoutと直流入力電圧ＶＤＤとの間でスイングさせた電圧を生成する。
【００４５】
この結果、Ｐチャネル電界効果トランジスタＱ１を駆動する際に、寄生容量Ｃ１１、Ｃ１２を駆動する電荷を、Ｃ（１１，１２）ＶoutからＣ（１１，１２）（Ｖout−ＶＤＤ）に小さくすることができ、スイッチング時の電力損失を小さくすることができる。
【００４６】
図５を参照して、本発明の第２の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータは、駆動制御回路の構成が後述するように変更された点を除いて、図３に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータと同様の構成を有し、同様の動作をする。したがって、駆動制御回路に１７Ｂの参照符号を付してある。また、図３に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。
【００４７】
駆動制御回路１７Ｂは、第２の比較器の構成が変更されている点を除いて、図３に示された駆動制御回路１７と同様の構成を有し、同様の動作をする。したがって、第２の比較器に１７２Ａの参照符号を付してある。
【００４８】
第２の比較器１７２Ａは、第２の制御電圧として、接地電位と直流入力電圧ＶＤＤとの間でスイングさせた電圧を生成する。
【００４９】
この結果、Ｎチャネル電界効果トランジスタＱ２を駆動する際に、寄生容量Ｃ２１、Ｃ２２を駆動する電荷を、Ｃ（２１，２２）ＶoutからＣ（２１，２２）ＶＤＤに小さくすることができ、スイッチング時の電力損失を小さくすることができる。
【００５０】
図６を参照して、本発明の第３の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータは、駆動制御回路の構成が後述するように変更された点を除いて、図３に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータと同様の構成を有し、同様の動作をする。したがって、駆動制御回路に１７Ｃの参照符号を付してある。また、図３に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。
【００５１】
駆動制御回路１７Ｃは、第１の比較器１７１および第２の比較器１７２の代わりに、第１の比較器１７１Ａおよび第２の比較器１７２Ａを有している。
【００５２】
この結果、Ｐチャネル電界効果トランジスタＱ１を駆動する際に、寄生容量Ｃ１１、Ｃ１２を駆動する電荷を、Ｃ（１１，１２）ＶoutからＣ（１１，１２）（Ｖout−ＶＤＤ）に小さくすることができ、スイッチング時の電力損失を小さくすることができると共に、Ｎチャネル電界効果トランジスタＱ２を駆動する際に、寄生容量Ｃ２１、Ｃ２２を駆動する電荷を、Ｃ（２１，２２）ＶoutからＣ（２１，２２）ＶＤＤに小さくすることができ、スイッチング時の電力損失を小さくすることができる。
【００５３】
図７を参照して、本発明の第４の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータは、駆動制御回路の構成が後述するように変更された点を除いて、図３に図示した従来の昇圧型同期整流ＤＣ／ＤＣコンバータと同様の構成を有し、同様の動作をする。したがって、駆動制御回路に１７Ｄの参照符号を付してある。また、図３に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明は省略する。
【００５４】
駆動制御回路１７Ｄは、第１および第２の比較器の構成が変更されている点を除いて、図３に示された駆動制御回路１７と同様の構成を有し、同様の動作をする。したがって、第１の比較器および第２の比較器に、それぞれ、１７１Ｂおよび１７２Ｂの参照符号を付してある。
【００５５】
第１の比較器１７１Ｂは、第１の制御電圧として、直流出力電圧Ｖoutと接地電位より高くかつＰチャネル電界効果トランジスタＱ１をオンさせるのに十分な第１の設定電圧ＶＧＳ１との間でスイングさせた電圧を生成する。第２の比較器１７２Ｂは、第２の制御電圧として、接地電位と直流出力電圧Ｖoutより低くかつＮチャネル電界効果トランジスタＱ２をオンさせるに十分な第２の設定電圧ＶＧＳ２と間でスイングさせた電圧を生成する。
【００５６】
換言すれば、Ｐチャネル電界効果トランジスタＱ１およびＮチャネル電圧効果トランジスタＱ２の制御を、それらのオン抵抗ｒｏｎが低く抑えられるゲート−ソース間電圧ＶＧ−Ｓ（ｍｉｎ）となるように、第１及び第２の比較器１７１Ｂ及び１７２Ｂの電圧範囲を設定する。
【００５７】
図８に、Ｐチャネル電界効果トランジスタＱ１およびＮチャネル電界効果トランジスタＱ２における、ゲート−ソース間電圧ＶＧ−Ｓとオン抵抗ｒｏｎとの関係を図示する。図８から、オン抵抗ｒｏｎは、ゲート−ソース間電圧ＶＧ−Ｓが零のときに最大で、ゲート−ソース間電圧ＶＧ−Ｓが零から高くなるにつれて急激に小さくなるが、ある電圧以上では徐々にしか小さくならないことが分かる。
【００５８】
そこで、Ｐチャネル電界効果トランジスタＱ１に対しては、電源出力電圧Ｖoutと第１の設定電圧ＶＧＳ１との差電圧（Ｖout−ＶＧＳ１）をそのオン抵抗ｒｏｎが小さくなる電圧に設定し、Ｎチャネル電界効果トランジスタＱ２に対しては、第２の設定電圧ＶＧＳ２をオン抵抗ｒｏｎが小さくなる電圧に設定する。尚、図８では、上記差電圧（Ｖout−ＶＧＳ１）と第２の設定電圧ＶＧＳ２とが等しい場合の例を図示してある。
【００５９】
従来では、第１及び第２の制御電圧を、ゲート−ソース間電圧ＶＧ−ＳがゼロとＶoutとの範囲（図８のＡで示す範囲）でスイングさせていたのを、本実施の形態では、それより狭い範囲（図８のＢ０で示す範囲）でスイングさせる。
【００６０】
この結果、Ｐチャネル電界効果トランジスタＱ１を駆動する際に、寄生容量Ｃ１１、Ｃ１２を駆動する電荷を、Ｃ（１１，１２）ＶoutからＣ（１１，１２）（Ｖout−ＶＧＳ１）に小さくすることができ、スイッチング時の電力損失を小さくすることができると共に、Ｎチャネル電界効果トランジスタＱ２を駆動する際に、寄生容量Ｃ２１、Ｃ２２を駆動する電荷を、Ｃ（２１，２２）ＶoutからＣ（２１，２２）ＶＧＳ２に小さくすることができ、スイッチング時の電力損失を小さくすることができる。
【００６１】
図９を参照して、本発明の第５の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータについて説明する。図示の昇圧型同期整流ＤＣ／ＤＣコンバータは、駆動制御回路の構成が後述するように変更された点を除いて、図７に図示した昇圧型同期整流ＤＣ／ＤＣコンバータと同様の構成を有し、同様の動作をする。したがって、駆動制御回路に１７Ｅの参照符号を付してある。
【００６２】
駆動制御回路１７Ｅにおいては、第１の比較器に対する第１の設定電圧と第２の比較器に対する第２の設定電圧とを等しくした点を除いて、図７に示された駆動制御回路１７Ｄと同様の構成を有し、同様の動作をする。したがって、第１の比較器および第２の比較器に、それぞれ、１７１Ｃおよび１７２Ｃの参照符号を付し、等しい（共通の）設定電圧をＶＧＳで示してある。
【００６３】
すなわち、本発明の第５の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータは、図７に図示した第４の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータの特殊な例（変形例）である。
【００６４】
図１０に、図８と同様の、Ｐチャネル電界効果トランジスタＱ１およびＮチャネル電界効果トランジスタＱ２における、ゲート−ソース間電圧ＶＧ−Ｓとオン抵抗ｒｏｎとの関係を図示する。本例では、設定電圧ＶＧＳを直流出力電圧Ｖoutの半分の電圧に設定してある（ＶＧＳ＝Ｖout／２）。
【００６５】
従来では、第１及び第２の制御電圧を、ゲート−ソース間電圧ＶＧ−ＳがゼロとＶoutとの範囲（図１０のＡで示す範囲）でスイングさせていたのを、本実施の形態では、それより狭い範囲（図１０のＢ１で示す範囲）でスイングさせる。
【００６６】
次に、従来の昇圧型同期整流ＤＣ／ＤＣコンバータ（図３）と本発明の第５の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータ（図９）とのスイッチング時の電力損失を比較する。
【００６７】
従来の昇圧型同期整流ＤＣ／ＤＣコンバータにおいて、スイッチング時に寄生容量Ｃ１１〜Ｃ２２を駆動する電荷Ｑ１は、Ｑ１＝Ｃ（１１〜２２）×Ｖoutで表される。これに対して、本発明の第５の実施の形態に係る昇圧型同期整流ＤＣ／ＤＣコンバータにおいて、スイッチング時に寄生容量Ｃ１１〜Ｃ２２を駆動する電荷Ｑ２は、Ｑ２＝Ｃ（１１〜２２）×ＶＧＳで表される。従って、低減できる電力損失の電荷分ΔＱは、ΔＱ＝Ｑ１−Ｑ２＝Ｃ（１１〜２２）×（Ｖout−ＶＧＳ）＝Ｃ（１１〜２２）×ΔＶＧＳとなる。
【００６８】
例えば、電源出力電圧ＶoutがＶout＝１０Ｖで、設定電圧ＶＧＳがＶＧＳ＝５Ｖであるとすると、低減できる電力損失の電荷分ΔＱは、ΔＱ＝５×Ｃ（１１〜２２）（Ｃ）となる。すなわち、従来に比べて、５０％も電力損失を低減することができる。
【００６９】
尚、図９に示す昇圧型同期整流ＤＣ／ＤＣコンバータにおいて、設定電圧ＶＧＳを電源入力電圧ＶＤＤに等しくしたものが、図６に示した本発明の第３の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータである。
【００７０】
図１１に、図７に図示した第１の比較器１７１Ｂのために必要な第１の設定電圧ＶＧＳ１を発生するための回路の一例を示す。図示の第１の設定電圧ＶＧＳ１を発生する回路はクランプ回路で構成されている。
【００７１】
クランプ回路は、クランプトランジスタＱ３と、ツェナーダイオードＤ１と、抵抗器Ｒ６とから構成されている。クランプトランジスタＱ３は、Ｐチャネル電界効果トランジスタから構成されている。クランプトランジスタＱ３のサブストレートは、電源出力端子ＶＯＵＴに接続されている。クランプトランジスタＱ３のドレインは第１のトランジスタＱ１のゲートに接続されると共に、Ｐチャネル電界効果トランジスタＱ４を介して電源出力端子ＶＯＵＴに接続されている。クランプトランジスタＱ３のソースは、Ｎチャネル電界効果トランジスタＱ５を介して接地端子ＧＮＤに接続されている。
【００７２】
Ｐチャネル電界効果トランジスタＱ４のゲートは、インバータＩＮＶ１の出力端子に接続されている。Ｎチャネル電界効果トランジスタＱ５のゲートも、インバータＩＮＶ１の出力端子に接続されている。
【００７３】
クランプトランジスタＱ３のゲートは、ツェナーダイオードＤ１を介して電源出力端子ＶＯＵＴに接続されると共に、抵抗器Ｒ６を介して接地端子ＧＮＤに接続されている。
【００７４】
第１のトランジスタＱ１のゲート電圧がＶout−ＶＺ＋ＶＴ（ＶＺ：ツェナーダイオードＤ１のツェナー電圧、ＶＴ：クランプトランジスタＱ３のゲート−ソース間電圧）以下になると、クランプトランジスタＱ３がオフする。このため、第１のトランジスタＱ１のゲート電圧はＶout−ＶＺ＋ＶＴ以下に下がらなくなる。
【００７５】
図１２に、図７に図示した第２の比較器１７２Ｂのために必要な第２の設定電圧ＶＧＳ２を発生するための回路の一例を示す。図示の第２の設定電圧ＶＧＳ２を発生する回路はレギュレータで構成されている。
【００７６】
図示のレギュレータは、ｐｎｐ形バイポーラトランジスタＴｒと、比較器２７と、ブリーダ抵抗器Ｒ７、Ｒ８と、コンデンサＣ１とから構成されている。
【００７７】
ｐｎｐ形バイポーラトランジスタＴｒのエミッタは、電源出力端子ＶＯＵＴに接続され、コレクタはレギュレータ出力端子３０に接続されている。レギュレータ出力端子３０と接地端子ＧＮＤとの間には、ブリーダ抵抗器Ｒ７、Ｒ８が直列に接続されている。また、レギュレータ出力端子３０と接地端子ＧＮＤとの間には、コンデンサＣ１が接続されている。ブリーダ抵抗器Ｒ７とＲ８との接続点は比較器２７の反転入力端子−に接続されている。比較器２７の非反転入力端子＋はツェナーダイオードＤ２を介して接地端子ＧＮＤに接続されている。比較器２７の出力端子はｐｎｐ形バイポーラトランジスタＴｒのベースに接続されている。
【００７８】
このような構成によれば、コンデンサＣ１の両端間に第２の設定電圧ＶＧＳ２が保持される。
【００７９】
なお、図１２に示した例では、ｐｎｐ形バイポーラトランジスタＴｒのエミッタは電源出力端子ＶＯＵＴに接続されているが、電源入力端子ＶＤＤに接続されても良い。
【００８０】
以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、第１及び第２のトランジスタが電界効果トランジスタで構成されている場合の例についてのみ説明したが、第１及び第２のトランジスタはバイポーラトランジスタで構成されても良い。
【図面の簡単な説明】
【００８１】
【図１】本発明が適用される昇圧型同期整流ＤＣ／ＤＣコンバータの外観を示すブロック図である。
【図２】図１に図示した昇圧型同期整流ＤＣ／ＤＣコンバータのブロック図である。
【図３】従来の昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図４】本発明の第１の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図５】本発明の第２の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図６】本発明の第３の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図７】本発明の第４の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図８】電界効果トランジスタにおける、ゲート−ソース間電圧とオン抵抗との関係を示す図である。
【図９】本発明の第５の実施の形態による昇圧型同期整流ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１０】電界効果トランジスタにおける、ゲート−ソース間電圧とオン抵抗との関係を示す図である。
【図１１】図７に図示した第１の比較器のために必要な第１の設定電圧を発生するための回路の一例を示す回路図である。
【図１２】図７に図示した第２の比較器のために必要な第２の設定電圧を発生するための回路の一例を示す回路図である。
【符号の説明】
【００８２】
Ｑ１    第１のトランジスタ（Ｐチャネル電界効果トランジスタ）
Ｑ２    第２のトランジスタ（Ｎチャネル電界効果トランジスタ）
Ｌ    インダクタ
２５    入力電源
Ｃout    出力コンデンサ
ＶＤＤ    電源入力電圧
Ｖout    電源出力電圧
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２    寄生容量
１７Ａ〜１７Ｅ    駆動制御回路
１７１Ａ〜１７１Ｃ    第１の比較器
１７２Ａ〜１７２Ｃ    第２の比較器
【図１】
2005160198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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