(57)【要約】【課題】  マイクロストリップライン構造を有するインターポーザにおける、近接する導線間での電界などによる相互影響を始めとする諸問題の解決を図ったマイクロストリップライン構造を有する基板、マイクロストリップライン構造を有する半導体装置、およびマイクロストリップライン構造を有する基板の製造方法を提供する。【解決手段】  本発明によるマイクロストリップライン構造を有する基板１は、マイクロストリップラインを形成する信号線層７の周囲に、接地導電層５および絶縁層６からなる積層膜が配置される。また、マイクロストリップラインが形成される溝９は、非屈曲湾曲面形状を有する。そして、信号線層７は、各溝ごとに分離された構造とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
マイクロストリップライン構造を有する基板であって、
該基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応する、非屈曲湾曲面の内面形状を有する溝を有し、
該溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜が成膜され、
該積層膜上に、上記マイクロストリップラインを構成する信号線層が形成され、
上記信号線層が、各上記溝ごとに分離された構成を有することを特徴とするマイクロストリップライン構造を有する基板。
【請求項２】
上記基体が半導体であることを特徴とする請求項１に記載のマイクロストリップライン構造を有する基板。
【請求項３】
上記基体が絶縁体であることを特徴とする請求項１に記載のマイクロストリップライン構造を有する基板。
【請求項４】
上記絶縁体が、半導体と一体に形成されることを特徴とする請求項３に記載のマイクロストリップライン構造を有する基板。
【請求項５】
上記積層膜が、絶縁層を複数有して成ることを特徴とする請求項１に記載のマイクロストリップライン構造を有する基板。
【請求項６】
マイクロストリップライン構造を有する半導体装置であって、
該半導体装置の基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応する、非屈曲湾曲面の内面形状を有する溝を有し、
該溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜が成膜され、該積層膜上に、上記マイクロストリップラインを構成する信号線層が形成され、
上記信号線層が、各上記溝ごとに分離された構成を有することを特徴とするマイクロストリップライン構造を有する半導体装置。
【請求項７】
上記基体が半導体であることを特徴とする請求項６に記載のマイクロストリップライン構造を有する半導体装置。
【請求項８】
上記基体が絶縁体であることを特徴とする請求項６に記載のマイクロストリップライン構造を有する半導体装置。
【請求項９】
上記絶縁体が、半導体と一体に形成されることを特徴とする請求項８に記載のマイクロストリップライン構造を有する半導体装置。
【請求項１０】
上記積層膜が、絶縁層を複数有して成ることを特徴とする請求項６に記載のマイクロストリップライン構造を有する半導体装置。
【請求項１１】
上記半導体装置が、メインボード基板とインターポーザ基板とから成る半導体装置であって、
上記基体が、上記メインボード基板または上記インターポーザ基板の少なくともいずれか一方を構成する基体であることを特徴とする請求項６に記載のマイクロストリップライン構造を有する半導体装置。
【請求項１２】
マイクロストリップライン構造を有する基板の製造方法であって、
上記基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応して、非屈曲湾曲面の内面形状を有する溝を形成する溝形成工程と、
該溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜を成膜する積層成膜工程と、
該積層膜上に信号線層を形成する工程とを有し、
上記信号線層を、各上記溝ごとに分離することを特徴とするマイクロストリップライン構造を有する基板の製造方法。
【請求項１３】
上記基体が半導体であることを特徴とする請求項１２に記載のマイクロストリップライン構造を有する基板の製造方法。
【請求項１４】
上記基体が絶縁体であることを特徴とする請求項１２に記載のマイクロストリップライン構造を有する基板の製造方法。
【請求項１５】
上記絶縁体を、半導体と一体に形成する工程を有することを特徴とする請求項１４に記載のマイクロストリップライン構造を有する基板の製造方法。
【請求項１６】
上記積層成膜工程において、絶縁層を複数形成することを特徴とする請求項１２に記載のマイクロストリップライン構造を有する基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体または絶縁体である基体より成るマイクロストリップライン構造を有する基板、マイクロストリップライン構造を有する半導体装置、及びマイクロストリップライン構造を有する基板の製造方法に関わる。
【背景技術】
【０００２】
従来より、半導体分野においては、プロセス技術の微細化が製品開発の重要な指標とされており、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ；大規模集積回路）の小型化、高機能化、および低消費電力などが、１チップに様々な機能を集積するＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）に類するプロセス技術によって実現されてきた。
【０００３】
しかし、ＳＯＣにおいては、製品サイクルの短期化や、それに伴う開発コストの低減化が図りにくいという問題があり、これを補完する目的で、多種多様なダイ・チップを単一のパッケージに混載するＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）による手法が用いられるようになった。ＭＣＭにおいては、開発済みのダイ・チップをそのまま流用できるため、開発期間の短期化や、開発費用の低減などのメリットがある。また、製造プロセス上の問題からＳＯＣにおいては困難とされてきた、大容量フラッシュメモリおよびＤＲＡＭなどの集積が可能となる点も、ＭＣＭの利点と言える。
【０００４】
近年、半導体装置を有する機器、特に携帯型の機器においては、部品の実装点数の増加に対して、実装面積の不足などによる対応の困難性が顕著となり、ＳＯＣによる実装の限界も指摘されている。
この問題に対して、例えば複数のチップを縦積みにしたスタック型のＭＣＭによって実装面積を減少させ、解決を図る傾向が強まっている。すなわち、ＭＣＭに対する認識は、ＳＯＣを補完する一手段から、半導体技術における主要な実装手法へと変わりつつある。
【０００５】
このＭＣＭにおいては、マイクロストリップライン構造を有するインターポーザを構成する基板が用いられる。
一方、シリコンより成る基板の表面にマイクロストリップライン構造を形成することが提案された（例えば特許文献１）。
【特許文献１】特開平７−３３６１１４号公報（Ｆｉｇ．１，段落番号[０００６]）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近接する２本の導線に電圧を供給する場合、その電圧が直流ならば、あるいは交流であっても周波数が低ければ、その２本の導線が持つ抵抗による影響のみが、相互の導線およびその内部の電流に及ぼされるのに対し、交流電流において周波数がマイクロ波帯に入ると、導線自身のインダクタンスや導線間のキャパシタンスに起因する電界によっても相互の影響が生じるようになる。
この問題は、マイクロ波が、その周波数の高さに起因して、一般に表皮効果と呼称される、導体の内部よりも表面付近を集中的に流れる性質によって、一層その影響が大となる。
【０００７】
したがって、マイクロストリップライン構造を有する基板においては、各配線における相互影響は一般的な基板におけるよりも生じやすく、結果的にこの基板を有する半導体装置全体の動作にまでも支障がきたされるおそれがある。
したがって、一般にＭＣＭを作製する場合には、ＳＯＣに比べて配線が長大化する傾向もあることを鑑みても、特に基板がインターポーザのような各配線間の距離に余裕を持たせることが難しいものである場合には、各配線間の相互影響を可能な限り低減することが望ましい。
【０００８】
さらに、基板に断面が矩形の溝をきってマイクロストリップライン構造の配線部を形成する試みもなされているが、この構成によるマイクロストリップライン構造は、カバレジの悪さによる絶縁層や導電層などの層間密着性、各層における欠陥やそれに起因するリークの発生が問題となる。
【０００９】
本発明の目的は、上述したマイクロストリップラインを有する基板と、その基板をインターポーザとして有する半導体装置における諸問題の解決を図るものである。
【課題を解決するための手段】
【００１０】
本発明によるマイクロストリップライン構造を有する基板は、基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応する、非屈曲湾曲面の内面形状を有する溝を有し、溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜が成膜され、積層膜上に、上記マイクロストリップラインを構成する信号線層が形成され、信号線層が、各溝ごとに分離された構成を有することを特徴とするものである。
なお、非屈曲湾曲面とは、曲率が連続的に変化する曲面であればよく、本発明においては、曲面の曲率が必ずしも一定でなくとも良い。
【００１１】
また、本発明によるマイクロストリップライン構造を有する基板においては、上述の基体が半導体もしくは絶縁体である構成をとり得るものであり、基体が絶縁体である場合には、半導体と一体に形成され得るものである。
そして、上述の積層膜は、絶縁層を複数有して成り得る。
【００１２】
本発明によるマイクロストリップライン構造を有する半導体装置は、その基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応する、非屈曲湾曲面の内面形状を有する溝を有し、溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜が成膜され、この積層膜上に、マイクロストリップラインを構成する信号線層が形成され、信号線層が、各溝ごとに分離された構成を有することを特徴とするものである。
【００１３】
また、本発明によるマイクロストリップライン構造を有する半導体装置においては、上述の基体が半導体もしくは絶縁体である構成をとり得るものであり、基体が絶縁体である場合には、半導体と一体に形成され得るものである。
そして、上述の積層膜は、絶縁層を複数有して成り得る。
【００１４】
そして、本発明によるマイクロストリップライン構造を有する半導体装置においては、半導体装置は例えばメインボード基板とインターポーザ基板といった複数の基板から成る構成をとり得るものであり、上述の基体が、これらメインボード基板またはインターポーザ基板の少なくともいずれか一方を構成する基体とすることができる。
【００１５】
また、本発明によるマイクロストリップライン構造を有する基板の製造方法は、基板を構成する基体の少なくとも一主面に、目的とするマイクロストリップラインのパターンに対応して非屈曲湾曲面の内面形状を有する溝を形成する溝形成工程と、この溝の内面形状に沿って、接地導電層と絶縁層とを有する積層膜を成膜する積層成膜工程と、この積層膜上に信号線層を形成する工程とを有し、信号線層を、各溝ごとに分離することを特徴とするものである。
【００１６】
また、本発明によるマイクロストリップライン構造を有する基板においては、上述の基体が半導体もしくは絶縁体である構成をとり得るものであり、基体が絶縁体である場合には、半導体と一体に形成され得るものである。
そして、上述の積層膜は、絶縁層を複数有して成り得る。
【発明の効果】
【００１７】
本発明によるマイクロストリップライン構造を有する基板においては、半導体の基体を有して成ることから、半導体製造技術を用いることが可能となり、微細加工を容易に行うことができ、本発明によるマイクロストリップライン構造を有する半導体装置においては、容易に高集積化が図られるものである。
【００１８】
本発明によるマイクロストリップライン構造を有する基板においては、信号線層が基板に埋め込まれ、なおかつ信号線層が絶縁層および接地導電層から成る積層膜によって囲まれた構造を有することから、近接する複数の導線間における、各配線の電界に由来する相互影響の低減が図られる。
したがって、本発明によるマイクロストリップライン構造を有する半導体装置においては、高速動作が可能となるものである。
【００１９】
さらに、本発明によるマイクロストリップライン構造を有する基板においては、絶縁体基体を用いる場合に、半導体基体と一体として形成されることから、本発明によるマイクロストリップライン構造を有する半導体装置においては、基板の機械的および物理的強度の低下の防止が図られる。
【００２０】
本発明によるマイクロストリップライン構造を有する基板においては、半導体の基体を有して成ることから、半導体製造技術を用いることが可能となり、微細加工を容易に行うことができることから、本発明によるマイクロストリップライン構造を有する半導体装置においては、容易に高集積化が図られるものである。
【００２１】
さらに、本発明によるマイクロストリップライン構造を有する基板においては、複数の配線における接地導電層が共通化された構造とすることができることから、各溝内の接地導電層に対して個別に接地電位を与える必要がない。
【００２２】
本発明によるマイクロストリップライン構造を有する基板の製造方法によれば、マイクロストリップラインが形成される溝の形状を、例えば半円筒型の曲面構造とすることにより、カバレジの改善が図られ、絶縁層や導電層などの各層間の密着性の向上が図られる。したがって、各層における断線の回避が図られるなど、本発明構成によれば、重要かつ多くの効果をもたらすことができるものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明によるマイクロストリップライン構造を有する基板、マイクロストリップライン構造を有する半導体装置およびマイクロストリップライン構造を有する基板の製造方法の実施の形態例を説明するが、本発明は、この実施の形態例に限定されるものでないことは言うまでもない。
【００２４】
まず、本発明によるマイクロストリップライン構造を有する基板の実施の形態例を、その製造方法の実施の形態例とともに、図面を参照して説明する。
【００２５】
図１および図２を参照して、本発明によるマイクロストリップライン構造を有する基板の第１の実施の形態例を、その製造方法の実施の形態例とともに説明する。
【００２６】
〔第１の実施の形態例〕
この実施の形態例においては、本発明によるマイクロストリップライン構造を有する基板１は、例えば図１にその概略断面図を示すように、半導体基体２ａ例えばシリコンインターポーザを構成するシリコン基体から成り、この半導体基体２ａに形成された例えば断面半円の非屈曲湾曲面を有する溝９内に、絶縁層４と、接地導電層５と、絶縁層６と、信号線層７とを有する配線８が配された構造を有する。
【００２７】
この例における基板１の製造方法の実施の形態例について、図２を参照して説明する。
図２Ａに示すように、まず例えばシリコンよりなる半導体基体２ａを用意する。この基体２ａの一主面に、リソグラフィーにより、溝形成用のエッチングマスクとなる、目的とするマイクロストリップラインのパターンに対応する開口を有するレジスト３を形成する。
そして、半導体基体２ａの表面において、レジスト３の開口を通じて、例えばプラズマエッチングによる等方性エッチングを行って、例えば断面半円筒状の非屈曲湾曲面溝９を形成する溝形成工程を行う。
次に、図２Ｂに示すように、このプラズマエッチングにより形成した曲面溝９の内部に、この溝９の内面形状に沿って、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により例えばＳｉＯよりなる絶縁層４を、例えば１００ｎｍの厚さに形成する。更に、その上に例えばＡｌＣｕよりなる接地導電層５を、スパッタにより、例えば５０ｎｍの厚さをに形成する。
【００２８】
その後、図示しないが、表面平坦化のレジストを塗布（図示せず）し、表面からＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって平坦研磨して、各溝間上に存在する接地導電層５を研磨除去して、各溝９内の接地配線層５を分離し、その後、レジスト剥離液によって、レジストを除去する。
これにより、図２Ｃに示すように、半導体基体２ａの表面における多数の曲面溝９の内部にのみ、絶縁層４および接地導電層５を形成する。
【００２９】
続いて、図示しないが、半導体基体２ａの表面における多数の曲面溝９の内部に、絶縁層４および接地導電層５に続いて、例えばプラズマＣＶＤにより、絶縁層６を例えば１００ｎｍの厚さを以って形成し、接地導電層５と絶縁層６とによる積層膜を形成する積層成膜工程を行う。
その後、スパッタにより例えばＡｌＣｕからなる信号線層７を全面的に形成し、同様に平坦化のレジストの塗布およびＣＭＰ処理を行うことにより、図１に示すような、各溝９内の配線８を相互に分離する工程を行う。このようにして、本発明によるマイクロストリップライン構造を有する基板１を作製する。
【００３０】
次に、本発明によるマイクロストリップライン構造を有する基板の第２の実施の形態例を、その実施の形態例とともに、図３および図４を参照して説明する。
なお、図３および図４において、図１および図２と共通する構成要素については、重複説明を避けるために同一の番号を付して示してある。
【００３１】
〔第２の実施の形態例〕
この実施の形態例においては、本発明によるマイクロストリップライン構造を有する基板１は、例えば図３にその概略断面図を示すように、半導体基体２ａおよび絶縁体基体２ｂから成り、絶縁体基体２ｂに形成された、例えば断面半円の非屈曲湾曲面を有する溝９内に、接地導電層５と、絶縁層６と、信号線層７とから成る配線８が配された構造を有する。
【００３２】
この例における基板１の製造方法の実施の形態例について、図４を参照して説明する。  図４Ａに示すように、まず、例えばシリコンよりなる半導体基体２ａを用意する。そして、この半導体基体２ａの例えば一主面に、例えばＣＶＤによりＳｉＯよりなる低誘電率の絶縁体基体２ｂを形成し、その後、絶縁体基体２ｂの例えば一主面に、リソグラフィー技術により、目的とするマイクロストリップラインのパターンに対応する開口を有する溝形成用のエッチングマスクとなるレジスト３を形成する。
そして、絶縁体基体２ｂの表面において、レジスト３の開口を通じて、例えばプラズマエッチングによる等方性エッチングを行って、例えば断面半円筒状の非屈曲湾曲面溝９を形成する溝形成工程を行う。
次に、図４Ｂに示すように、このプラズマエッチングにより形成した曲面溝９の内部に、例えばＡｌＣｕよりなる接地導電層５を、スパッタにより、例えば５０ｎｍの厚さに形成する。
【００３３】
続いて、図４Ｃに示すように絶縁体基体２ｂの表面における多数の曲面溝９の内部に、溝の内面形状に沿って、接地導電層５に続いて、プラズマＣＶＤにより絶縁層６を例えば１００ｎｍの厚さに形成し、接地導電層５と絶縁層６とによる積層膜を形成する積層成膜工程を行う。
その後、スパッタにより例えばＡｌＣｕからなる信号線層７を全面的に形成する。
【００３４】
その後、表面平坦化のレジストを塗布（図示せず）し、表面からＣＭＰによって平坦研磨して、各溝間上に存在する接地導電層５および信号線層７を研磨除去して、各溝内の接地導電層５および信号線層７を分離した後、レジスト剥離液によって、レジストを除去する。これにより、図３に示すような、各溝９内の配線８を相互に分離する工程を行う。  このようにして、本発明によるマイクロストリップライン構造を有する基板１を作製する。
【００３５】
〔第３の実施の形態例〕
この実施の形態例においては、本発明によるマイクロストリップライン構造を有する基板１は、例えば図５にその概略断面図を示すように、半導体基体２ａ例えばシリコンインターポーザを構成するシリコン基体から成り、この半導体基体２ａに形成された例えば断面半円の非屈曲湾曲面を有する溝９内に、絶縁層４と、接地導電層５と、絶縁層６と、信号線層７とを有する配線８が配された構造を有する。
【００３６】
上述の第１の実施の形態例においては各溝９間の接地導電層５を相互に分離させた場合を説明したが、この接地導電層５は、この第３の実施の形態例において説明するように相互に連結した構造とすることができる。
【００３７】
この例における基板１の製造方法の実施の形態例について、図６を参照して説明する。
図６Ａに示すように、まず例えばシリコンよりなる半導体基体２ａを用意する。この基体２ａの一主面に、リソグラフィーにより、溝形成用のエッチングマスクとなるレジスト３を形成する。
そして、半導体基体２ａの表面において、レジスト３の開口を通じて、例えばプラズマエッチングによる等方性エッチングを行って、例えば断面半円筒状の非屈曲湾曲面溝９を形成する溝形成工程を行う。
次に、図６Ｂに示すように、このプラズマエッチングにより形成した曲面溝９の内部に、この溝９の内面形状に沿って、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により例えばＳｉＯよりなる絶縁層４を、例えば１００ｎｍの厚さに形成する。更に、その上に例えばＡｌＣｕよりなる接地導電層５を、スパッタにより、例えば５０ｎｍの厚さに形成する。
【００３８】
続いて、図示しないが、半導体基体２ａの表面における多数の曲面溝の内部に、絶縁層４および接地導電層５に続いて、例えばプラズマＣＶＤにより、絶縁層６を例えば１００ｎｍの厚さを以って形成し、接地導電層５と絶縁層６とによる積層膜を形成する積層成膜工程を行う。
その後、スパッタにより例えばＡｌＣｕからなる信号線層７を全面的に形成し、平坦化のレジストの塗布およびＣＭＰ処理を行うことにより、図５に示すような、各溝９内の信号線層７を相互に分離する工程を行う。このようにして、本発明によるマイクロストリップライン構造を有する基板１を作製する。
【００３９】
〔第４の実施の形態例〕
この実施の形態例においては、本発明によるマイクロストリップライン構造を有する基板１は、例えば図７にその概略断面図を示すように、半導体基体２ａおよび絶縁体基体２ｂから成り、絶縁体基体２ｂに形成された、例えば断面半円の非屈曲湾曲面を有する溝９内に、接地導電層５と、絶縁層６と、信号線層７とから成る配線８が配された構造を有する。
【００４０】
この例における基板１の製造方法の実施の形態例について、図８を参照して説明する。
図８Ａに示すように、まず、例えばシリコンよりなる半導体基体２ａを用意する。そして、この半導体基体２ａの例えば一主面に、例えばＣＶＤによりＳｉＯよりなる低誘電率の絶縁体基体２ｂを形成し、その後、絶縁体基体２ｂの例えば一主面に、リソグラフィー技術により、目的とするマイクロストリップラインのパターンに対応する開口を有する溝形成用のエッチングマスクとなるレジスト３を形成する。
そして、絶縁体基体２ｂの表面において、レジスト３の開口を通じて、例えばプラズマエッチングによる等方性エッチングを行って、例えば断面半円筒状の非屈曲湾曲面溝９を形成する溝形成工程を行う。
次に、図８Ｂに示すように、このプラズマエッチングにより形成した曲面溝９の内部に、例えばＡｌＣｕよりなる接地導電層５を、スパッタにより、例えば５０ｎｍの厚さに形成する。
【００４１】
続いて、図８Ｃに示すように絶縁体基体２ｂの表面における多数の曲面溝９の内部に、溝の内面形状に沿って、接地導電層５に続いて、プラズマＣＶＤにより絶縁層６を例えば１００ｎｍの厚さに形成し、接地導電層５と絶縁層６とによる積層膜を形成する積層成膜工程を行う。
その後、スパッタにより例えばＡｌＣｕからなる信号線層７を全面的に形成する。
【００４２】
その後、表面平坦化のレジストを塗布（図示せず）し、表面からＣＭＰによって平坦研磨して、各溝間上に存在する信号線層７を研磨除去して、各溝内の信号線層７を分離した後、レジスト剥離液によって、レジストを除去する。これにより、図７に示すような、各溝９内の信号線層７を相互に分離する工程を行う。  このようにして、本発明によるマイクロストリップライン構造を有する基板１を作製する。
【００４３】
なお、本発明によるマイクロストリップライン構造を有する基板においては、工程および目的とする基板構成の内容に応じて、ＣＭＰを含めた各工程は適宜行い得る。
【００４４】
次に、上述のマイクロストリップライン構造を有する基板から成る、マイクロストリップライン構造を有する半導体装置の実施の形態例について、図９〜図１１を参照して説明する。
【００４５】
このマイクロストリップライン構造を有する半導体装置２１は、図９にその概略構成図を示すように、マイクロストリップライン構造を有する基板１を有し、また、複数の半導体チップ、例えば一般にメモリと呼称される内部記憶装置２２と、例えばＣＰＵ（中央演算処理装置）２３と、例えばＲＦ（高周波）回路２４とを有する。
内部記憶装置２２と、ＣＰＵ２３と、ＲＦ回路２４とが、基板１に形成されたマイクロストリップライン構造による配線８により、電気的に相互に連結される。
そして、本発明による半導体装置２１内における基板１を、例えば上述したシリコンインターポーザとし、多層配線構造を有する半導体装置においても、マイクロストリップライン構造を有する構成がとられ得る。
【００４６】
この、本発明によるマイクロストリップライン構造を有する半導体装置の形成および構造の第１および第２の実施の形態例について、図１０および図１１を参照して、その製造方法と共に説明する。
【００４７】
〔第１の実施の形態〕
この実施の形態例においては、まず、本発明によるマイクロストリップライン構造を有する基板面に、その全面に渡って、図１０Ａに示すように、例えばプラズマＣＶＤによってＳｉＮから成る保護膜１１を形成する。
この場合、例えば図１で説明したマイクロストリップライン構造を有する基板１において、その配線８の所定部に、図６Ｂに示すように、配線８と同時に形成された幅広の所謂パッド部８ａが形成されている。
この構造において、保護膜１１のパッド部８ａ上に、バンプ形成のために保護膜１１に開口１１ａをあけ、この開口１１ａを通じて例えばＴｉ／Ｃｕ系よりなるバリアメタル層すなわち第１バンプ形成層１２をスパッタにより、例えばＮｉよりなる第２バンプ形成層１３を鍍金により、それぞれ形成する。
その後、第２バンプ形成層１３上に、例えばＳｎ／Ａｇ系よりなる第３バンプ形成層１４を鍍金により形成し、リフローによって第３バンプ形成層１４の肩部をなだらかな凸面として、図１０Ｂに示すようにバンプ１５を形成する。
【００４８】
そして、図９のＸ−Ｘ´における概略断面図である図１０Ｃに示すように、配線８とバンプ１５とを介して、内部記憶装置２２あるいは高周波ＲＦ回路２４を基板１上に配して、半導体装置２１を形成するものである。
【００４９】
〔第２の実施の形態〕
この実施の形態例においては、まず、本発明によるマイクロストリップライン構造を有する基板面に、その全面に渡って、図１１Ａに示すように、例えばプラズマＣＶＤによってＳｉＮから成る保護膜１１を形成する。
この場合、例えば図３で説明したマイクロストリップライン構造を有する基板１において、その配線８の所定部に、図７Ｂに示すように、配線８と同時に形成された幅広の所謂パッド部８ａが形成されている。
この構造において、保護膜１１のパッド部８ａ上に、バンプ形成のために保護膜１１に開口１１ａをあけ、この開口１１ａを通じて例えばＴｉ／Ｃｕ系よりなるバリアメタル層すなわち第１バンプ形成層１２をスパッタにより、例えばＮｉよりなる第２バンプ形成層１３を鍍金により、それぞれ形成する。
その後、第２バンプ形成層１３上に、例えばＳｎ／Ａｇ系よりなる第３バンプ形成層１４を鍍金により形成し、リフローによって第３バンプ形成層１４の肩部をなだらかな凸面として、図１１Ｂに示すようにバンプ１５を形成する。
【００５０】
そして、図９のＸ−Ｘ´における概略断面図である図１１Ｃに示すように、配線８とバンプ１５とを介して、内部記憶装置２２あるいは高周波ＲＦ回路２４を基板１の上に配して、半導体装置２１を形成するものである。
【００５１】
以上、本発明によるマイクロストリップライン構造を有する半導体装置の実施の形態例を説明したが、本発明によるマイクロストリップライン構造を有する半導体装置は、この実施の形態例に限られるものではなく、種々の変更および変形をなされ得ることは言うまでもない。
例えば、図１２及び図１３にその概略断面図を示すように、マイクロストリップライン構造を有する基板の第３及び第４の実施の形態例における基板１、すなわち図５及び図７に示した、各溝９内の接地導電層５が相互に連結された構造を有する基板１の基板面に、その全面に渡って例えばプラズマＣＶＤによってＳｉＮから成る保護膜１１が形成されて構成される装置とすることもできる。
【００５２】
また、本発明によるマイクロストリップライン構造を有する基板およびマイクロストリップライン構造を有する基板の製造方法は、この実施の形態例に限られるものではなく、種々の変更および変形をなされ得ることは言うまでもない。
【００５３】
例えば、本発明によるマイクロストリップライン構造を有する基板においては、例えば半導体基体２ａまたは絶縁体基体２ｂに形成される溝の形状は、必ずしも曲率一定の曲面に限られるものではなく、その曲率が連続的に変化する、オーバル形あるいは楕円形などの非屈曲湾曲面であれば良い。
【００５４】
また、接地導電層と絶縁層とから成る積層膜は、用途および必要に応じて、絶縁層を複数有する構成とすることができるものである。
例えば、図１４Ａおよび図１４Ｂに示すように、マイクロストリップライン構造を有する基板において、絶縁層４および絶縁層６に加え、基板上の全面に渡って絶縁層３１を、所望の厚さ及び形状を以って配する構成とすることもできるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明によるマイクロストリップライン構造を有する基板の一例の概略横断面図である。
【図２】本発明によるマイクロストリップライン構造を有する基板の一例における、一製造工程における概略断面図である。
【図３】本発明によるマイクロストリップライン構造を有する基板の一例の概略横断面図である。
【図４】本発明によるマイクロストリップライン構造を有する基板の一例における、一製造工程における概略断面図である。
【図５】本発明によるマイクロストリップライン構造を有する基板の一例の概略横断面図である。
【図６】本発明によるマイクロストリップライン構造を有する基板の一例における、一製造工程における概略断面図である。
【図７】本発明によるマイクロストリップライン構造を有する基板の一例の概略横断面図である。
【図８】本発明によるマイクロストリップライン構造を有する基板の一例における、一製造工程における概略断面図である。
【図９】本発明によるマイクロストリップライン構造を有する半導体装置の一例の概略上面図である。
【図１０】本発明によるマイクロストリップライン構造を有する半導体装置の一例の構造を示す概略断面図である。
【図１１】本発明によるマイクロストリップライン構造を有する半導体装置の一例の構造を示す概略断面図である。
【図１２】本発明によるマイクロストリップライン構造を有する半導体装置の一例の製造の一工程における概略断面図である。
【図１３】本発明によるマイクロストリップライン構造を有する半導体装置の一例の製造の一工程における概略断面図である。
【図１４】本発明によるマイクロストリップライン構造を有する基板の一例の概略横断面図である。
【符号の説明】
【００５６】
１・・・基板、２ａ・・・半導体基体、２ｂ・・・絶縁体基体、３・・・レジスト、４・・・絶縁層、５・・・接地導電層、６・・・絶縁層、７・・・信号線層、８・・・配線、８ａ・・・パッド部、９・・・溝、１１・・・保護膜、１１ａ・・・開口、１２・・・第１バンプ形成層、１３・・・第２バンプ形成層、１４・・・第３バンプ形成層、１５・・・バンプ、２１・・・半導体装置、２１ａ・・半導体装置要部、２２・・・内部記憶装置、２３・・・中央演算処理装置、２４・・・高周波ＲＦ回路、３１・・・絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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