(57)【要約】【課題】  安定で高速動作と低消費電力を可能にした位相周波数同期化回路を含む半導体集積回路装置を提供する。【解決手段】  クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとを受ける位相比較器又は内部クロックを１／Ｎ分周した信号と上記クロックの１／Ｎ周波数に対応した基準クロックとを受ける周波数比較器のいずれかの出力信号をセレクタで選択し、ループフィルタにより上記電圧制御発振器の制御電圧を形成し、上記周波数比較器の両入力信号の周波数差が第１周波数差よりも小さいと上記セレクタにより上記位相比較器の出力信号を選択して同期モードと判定し、上記同期モードにおいて両入力信号の周波数差が第１周波数差よりも大きな第２周波数差よりも大きいときに上記セレクタにより上記周波数比較器の出力信号を選択して非同期モードと判定する周波数コンパレータを設ける。【選択図】  図１
2005210540.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとを受ける位相比較器と、
上記内部クロックを１／Ｎ分周する分周器と、
上記分周器で形成された分周パルスと上記クロックの１／Ｎ周波数に対応した基準クロックとを受ける周波数比較器と、
上記位相比較器の出力信号又は上記周波数比較器の出力信号のいずれかを選択するセレクタと、
上記セレクタの出力信号を受けて上記電圧制御発振器の制御電圧を形成するループフィルタと、
上記周波数比較器の両入力信号を受けて上記セレクタの制御信号を形成する周波数コンパータとを含み、
上記周波数コンパータは、
初期状態では上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成し、
上記両入力信号の周波数差が第１周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第１モードと判定し、
上記同期モードにおいて両入力信号の周波数差が第１周波数差よりも大きな第２周波数差よりも大きいときに上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して第２モードと判定し、
上記第２モードにおいて両入力信号の周波数差が上記第１周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して上記第１モードと判定してなる位相周波数同期化回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１周波数差はＰＬＬループの必要キャプチャレンジに対応して設定され、
上記第２周波数差は、ＰＬＬループのロックレンジに対応して設定されるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記位相比較器、電圧制御発振器、セレクタ及びループフィルタは、バイポーラトランジスタからなるＥＣＬ回路で構成され、
上記分周器、周波数比較器及び周波数コンパレータは、バイポーラトランジスタとＭＯＳＦＥＴの組み合わせ回路又はＣＭＯＳ回路から構成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記位相比較器は、サンプル＆ホールド型のリニア位相比較器であることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記分周器は、第１分比の第１分周器と、第２分周比の第２分周器及び第３分周器からなり、
上記第１と第２分周器は、直列形態にされてバイポーラトランジスタ回路で構成されて上記周波数比較器の入力信号を形成し、
上記第３分周器は、ＣＭＯＳ回路で構成されて、上記第１分周器の出力信号を受けて上記周波数コンパレータの入力信号を形成することを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記電圧制御発振器は、上記クロックと同じ周波数からなるフルレートの内部クロックを形成することを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記入力データは、同符号連続パターンが存在するものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記受信データを上記内部クロックに同期したパラレル信号に変換するデータリカバリ回路を含むものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば光通信等のような高速通信に用いられ、超高周波の受信データに含まれるクロックパルスを生成する位相周波数同期化回路を含むＣＤＲ（Clock & Data Recovery）回路に利用して有効な技術に関するものである。
【背景技術】
【０００２】
これまで、高速データ信号に対してクロック抽出、データ再生を行う上記ＣＤＲ回路は、そのＰＬＬ動作において、データ信号のみを利用して周波数引き込み、位相引き込みを行う構成であった。この構成は、特開２００１−１７７３９７の図１、図３および、特開２００３−１４３００６の図１、図１２で示されている。データ信号のみでは無く、基準クロック信号を用いる構成が「ISSCC 2003 DIGEST OF TECHNICAL PAPERS pp.234-235」のSESSION13-3  Figure13.3.1 に示されている。すなわち、最終的な位相引き込みを行う位相比較器を含んだループと、基準クロックに対して周波数引き込みを行う位相周波数比較器（ＰＦＤ）を含んだループの２つのループをもつ構成である。
【特許文献１】特開２００１−１７７３９７
【特許文献１】特開２００３−１４３００６
【非特許文献１】ISSCC 2003 DIGEST OF TECHNICAL PAPERS pp.234-235である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１，２の構成は、高速信号を取り扱う場合、高速動作を必要とする位相比較器（ＰＤ）を２つ使用する為、消費電力が大きくなる。よって、取り扱う信号が１０ＧＨｚを超えるような高速ＩＣにおいては、上記特許文献１，２のような構成を採用する事は製品の低電力化の面で不利である。
【０００４】
上記問題を解決するため上記非特許文献１においては、周波数引き込みを行う位相周波数比較器（以下、単にＰＦＤという）は、位相比較器（以下、単にＰＤという）が取り扱うデータ信号の周波数に対して分周された十分に低速の信号を取り扱う為、電力を抑えた設計が可能となる。この構成では、位相引き込みを行うＰＤループ動作と、周波数引き込みを行うＰＦＤ（又は周波数比較器（ＦＤ））ループ動作の切替えは、基準クロックと内部の電圧制御発振器（以下、単にＶＣＯという）が発生するクロックの周波数差を検出してディジタル値を出力する周波数コンパレータが行う。
【０００５】
上記周波数コンパレータは、ＶＣＯが発生クロックと基準クロックの周波数差がある一定値（Δｆ）以内になった時に、ＰＦＤループ（基準クロックに対する周波数引き込み）からＰＤループ（データ信号に対する位相引き込み）に動作に切替るよう制御信号を形成する。設計上、このΔｆは、ＰＤによる位相引き込みが可能な範囲内に、すなわちＰＤのキャプチャレンジより小さく設定しなければならない。結果として、ＰＤのキャプチャレンジを大きく設計する事で、ＰＤループでの動作範囲が広がり、データに位相同期する範囲、つまりロックレンジが広がる事を意味する。ロックレンジが大きい方が使い勝手が良く、ＣＤＲとしての性能に優れている事は言うまでも無い。
【０００６】
一般的に用いられる２次ラグリードフィルタで構成されるＰＤループ動作のキャプチャレンジは、次式（１）で表される。Δωｃ≒Ｋ｜Ｆ（ｊΔωｃ）｜            …（１）ここで、Ｋはループ利得係数、Ｆ（ｓ）はループフィルタの伝達関数である。これをラグリードフィルタの伝達関数で展開すると、その結果はＰＤループで構成されるＰＬＬループ帯域と等しい値になる。よって、キャプチャレンジを大きくする為には、ＰＬＬループ帯域を大きくすればよい。
【０００７】
ところが、ＰＬＬループ帯域を大きく設計する事は容易なことでは無い場合がある。例えば、北米の光通信の主要仕様であるＳＯＮＥＴ  ＯＣ１９２やＯＣ−７６８は、フレーム検出パターンで約１００ビットの同符号連続パターンが存在するため、その帯域内でＣＤＲがロックをはずす事は許されず、よってＰＬＬループ帯域はその帯域に対して十分小さくなければならない。例えば、ＯＣ−７６８では入力データ信号のビットレートは４０Ｇｂ／ｓになる為、１００ビット連続パターンは約２００ＭＨｚの換算になり、ＰＬＬループ帯域はこれに対して十分小さい１００ＭＨｚ以下の値に設定する必要が有る。また、ＰＬＬループ帯域はＰＤなどの内部回路の利得、ＶＣＯの変調感度等から計算される為、これらが環境の変化で変動する分を考慮すると、ＰＬＬループ帯域はさらに小さい値になる可能性がある（〜数１０ＭＨｚ）。以上から、従来例で示される回路構成の場合、ＣＤＲのロックレンジはＰＤのキャプチャレンジによって律束され、ＰＤのキャプチャレンジはＰＬＬループ帯域の仕様によって制約を受けるため、ロックレンジは必然的に決められる事になる。
【０００８】
この発明の目的は、安定で高速動作と低消費電力を可能にした位相周波数同期化回路を含む半導体集積回路装置を提供することにある。この発明の他の目的は、受信データ信号に対する周波数変動に対して耐性を向上させた位相周波数同期化回路を含む半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとの位相比較を行う位相比較器又は内部クロックを１／Ｎ分周した信号と上記クロックの１／Ｎ周波数に対応した基準クロックとの周波数比較を行う周波数比較器のいずれかの出力信号をセレクタで選択し、ループフィルタにより上記電圧制御発振器を制御する制御電圧を形成し、上記周波数比較器の両入力信号の周波数差が第１周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第１モードと判定し、上記第１モードにおいて両入力信号の周波数差が第１周波数差よりも大きな第２周波数差よりも大きいときに上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して第２モードと判定する周波数コンパレータを設ける。
【発明の効果】
【００１０】
キャプチャレンジの小さいＰＤループ構成を用いて、広いロックレンジ動作を実現することができる。受信データ信号の周波数変動に対して耐性を向上させることができる。消費電力を小さくすることができる。
【発明を実施するための最良の形態】
【００１１】
図１には、この発明に係る位相周波数同期化回路（ＣＤＲ（Clock & Data Recovery））回路）の一実施例のブロック図が示されている。図示しない受信回路により光ケーブルを通して受信された光信号が電気的に変換されてデータ信号とされる。このデータ信号は、位相比較器の一方の入力に供給される。この位相比較器の他方の入力には、電圧制御発振器（ＶＣＯ）で形成されたクロックが供給される。この実施例では、上記ＶＣＯで生成されたクロックは、分周器により１／Ｎに分周されて周波数引き込みを行う周波数比較器の一方の入力に供給される。この周波数比較器の他方の入力には、上記クロックの１／Ｎに対応した基準クロックが供給される。
【００１２】
上記周波数比較器は、位相比較器が取り扱うデータ信号の周波数に対して１／Ｎに分周された十分に低速の信号を取り扱う為、電力を抑えた設計が可能となる。この構成では、位相引き込みを行う位相比較器ループ動作と、周波数引き込みを行う周波数比較器ループ動作の切替えがセレクタにより行われる。上記セレクタの出力信号はループフィルタとアンプを通して上記ＶＣＯの制御電圧とされて、上記位相比較器ループ又は周波数比較器ループが構成される。
【００１３】
上記位相比較器ループ又は周波数比較器ループの切替は、上記基準クロックと内部のＶＣＯが発生するクロックの分周出力の周波数差を検出してデジタル値の出力１、２とを形成する周波数コンパレータと制御回路が行う。上記周波数コンパレータは、２つの周波数差を検出して比較的小さな周波数差の検出に対応した出力１と、比較的大きな周波数差の検出に対応した出力２とを形成する。制御回路は、電源投入や回路のリセット等による初期信号と上記出力１と２とを受けて、上記セレクタの制御信号を形成するとともに動作モードを判定する。
【００１４】
上記制御回路は、初期信号に対応して周波数比較器ループ動作とする。この初期状態において、上記周波数コンパレータにより上記両入力信号が上記比較的小さな周波数差以下に対応した出力１と判定されたときに制御回路が上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して位相比較器ループ動作に切り替えるとともに第１モードと判定する。この第１モードにおいて、受信データの変動等により両入力信号が比較的大きな周波数差以上に対応した出力２と判定されたときに制御回路が上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して周波数比較器ループ動作に切り替えるとともに第２モードと判定とする。そして、この第２モードにおいて、上記両入力信号が比較的小さな周波数差以下に対応した出力１と判定されたときに制御回路が再度上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第１モードと判定する。
【００１５】
このようにデータの受信動作中において、ＰＤループ動作とＦＤ（又はＰＦＤ）ループ動作との相互の切り替えにおいて、前記出力１と出力２に対応してヒステリシス特性を持たせることができる。すなわち、内部ＶＣＯ発振周波数の分周出力と基準クロックを受けてその周波数差を検出する周波数コンパレータ回路において、周波数コンパレータは２つの周波数差：Δｆ１、Δｆ２を閾値として検出信号を出力する。ここで、前記のように閾値は、Δｆ１＜Δｆ２とされる。ＦＤ（又はＰＦＤ）による基準クロックへの周波数引き込みによって、内部ＶＣＯ発生クロックが基準クロックに対して周波数差がΔｆ１以下になった場合、周波数コンパレータの出力１が変化し、それを受けて制御回路（ＣＯＮＴ）はセレクタの制御信号である出力論理信号を変化させて、ＦＤループ動作からＰＤループ動作に切替える。その後、ＰＤループによって内部ＶＣＯの発生クロックはデータ信号に対して位相引き込みされ、結果的にデータ信号に位相同期したクロックが抽出される。この時、上記Δｆ１は、ＰＤループ動作でのキャプチャレンジよりも小さい値に設定する必要が有る。
【００１６】
上記ＰＤループで動作している状態から、データ信号のビットレートが変動した場合、内部ＶＣＯ発生クロックはデータ信号の周波数に追従するが、内部ＶＣＯ発生クロックと基準クロックの周波数差が上記Δｆ２以上となった場合、周波数コンパレータの出力２が変化し、それを受けて制御回路は出力信号を変化させ、今度はＰＤループ動作からＦＤループ動作に切替える。ここでデータ信号に対するロックははずれ、ＦＤループによって内部ＶＣＯ発生クロックは基準クロックに対して周波数引き込みされる。この時、上記Δｆ２はＰＤループ動作でのロックレンジ以内であればいくらでも大きく設定できる。これより、キャプチャレンジの小さいＰＤループ構成を用いて、広いロックレンジ動作を実現できる。
【００１７】
図２には、この発明に係る位相周波数同期化回路の他の一実施例のブロック図が示されている。この実施例では、周波数コンパレータＦＣに前記制御回路が含まれる。電圧比較回路ＶＣＯ、位相比較器ＦＤ、分周回路１／６４、周波数比較器ＦＤ、セレクタＳＥＬ、ループフィルタＬＰＦ及びアンプＡＭＰは、前記図１と同様であり、１個の半導体集積回路により形成される。ループフィルタＬＰＦは、外部素子（Ｆilter(ext.))を含む。
【００１８】
半導体集積回路で構成される上記各回路ブロックのうち、同図で点線で示したように、右側がバイポーラトランジスタによるエミッタ・カップルド・ロジック（Ｂip−ＥＣＬ）で構成される。また、同図で点線で示したように、左側がバイポーラトランジスタとＣＭＯＳとの組み合わせ回路（ＢｉＣＭＯＳ）とピュアＣＭＯＳ回路とにより構成される。この実施例において、Ｂｉ−ＣＭＯＳ回路技術を利用する事で、低消費電力設計が可能である。
【００１９】
特に制限されないが、データ信号（Ｄata)のビットレートは、３９．８１Ｇｂ／ｓのような超高速データ信号とされ、ＶＣＯはそれに対応した３９．８１ＧＨｚのクロックを生成する。これによりＰＤでは、フルレートの位相比較動作を行う。上記クロックが分周器により１／６４に分周されて６２２ＭＨｚのような低い周波数に変換される。これに対応して水晶発振器等で形成される基準クロックＲＸＲＥＦＣＫも６２２ＭＨｚのような低い周波数にされる。この実施例において、１０ＧＨｚ以上の高速動作を行う回路はＢｉｐ−ＥＣＬ回路で構成し、中間周波数帯をＢｉｐ−ＣＭＯＳ回路、１ＧＨｚ以下の低速部をＣＭＯＳ回路で構成する。
【００２０】
図２の実施例においては、図示しないデータ信号を受けるデータ入力バッファ、ＰＤ、セレクタ、ＶＣＯ、高速クロックバッファ等がＢｉｐ−ＥＣＬ回路、分周器の一部がＢｉｐ−ＣＭＯＳ回路、ＦＤ、周波数コンパレータ、制御回路、分周器の低速部分をＣＭＯＳ回路で構成する。これにより、電力が大きいＢｉｐ−ＥＣＬ回路が占める割合が低減され、大幅に消費電力を削減可能となる。
【００２１】
図３には、この発明に係る位相周波数同期化回路の動作説明図が示されている。この実施例においては、図３（Ａ）に示すように、パワーオン等の初期状態ではＰＤ動作にされる。このＦＤ動作において、周波数差が３００ｐｐｍ以下になるとＦＤ動作に切り替えられる。このＰＤ動作において、周波数差が３００ｐｐｍ以上になってもそのままＦＤ動作を維持し、周波数差が１０００ｐｐｍ以上になるとＦＤ動作に切り替えるというヒステリシス特性が設定される。上記３００ｐｐｍは、前記Δｆ１に対応し、上記１０００ｐｐｍが前記Δｆ２に対応している。図３（Ｂ）には、前記非特許文献１のようにヒステリシス特性を持たない切り替え動作が示されている。例えば、上記ＦＤ動作とＰＤ動作の切り替えは、６５０ｐｐｍにされる。
【００２２】
図４には、この発明に係る位相周波数同期化回路の動作説明図が示されている。前記図３（Ａ）に示したように、内部ＶＣＯで発生したクロックの分周出力と基準クロックとの周波数差が３００ｐｐｍ以下になったらＦＤ動作（ロック状態）に切り替わる。このＰＤ動作では、受信したデータ信号に対して内部ＶＣＩＯが位相ロックする。したがって、図４（Ａ）に示すように、ＰＤの必要キャプチャレンジは、１０００ｐｐｍ＋３００ｐｐｍ＝１３００ｐｐｍとなる（つまり、データ信号の周波数が基準クロックに対して−１０００ｐｐｍ、ＶＣＯ生成クロックが＋３００ｐｐｍにあった場合）。
【００２３】
そして、上記ＰＤ動作中に、内部ＶＣＯ発生クロックと基準クロックの周波数差が１０００ｐｐｍ以上になったらＦＤ動作に切り替える（アンロック状態）。これにより、図４（Ａ）に示すように、ロックレンジは２０００ｐｐｍのように大きくできる。この実施例では、ＰＤのキャプチャレンジが小さくてもロックが可能となる。つまり、ＦＤ動作からＰＤ動作の切り替え閾値Δｆ１を３００ｐｐｍのように小さくし、ロックレンジ（ＰＤ動作領域）は、上記キャプチャレンジにとらわれずに大きくできる。この結果、キャプチャレンジの小さなＰＤを用いて、大きなロックレンジを実現できる。この結果、データ信号に対するロックレンジが大きくなり、データ信号の周波数変動に対して耐性が向上する。      
【００２４】
ちなみち、図３（Ｂ）のように上記ＦＤ動作とＰＤ動作の切り替えの閾値を同じにした場合には、図４（Ｂ）に示したようにキャプチャレンジ＝ロックレンジとなる。図４（Ｂ）の場合、ＰＤのキャプチャレンジが小さい場合には、ロックレンジもそれに合わせて小さくなってしまう。上記ロックレンジはできる限り大きい方がＰＬＬの性能としては優れている。上記ロックレンジが大きいと、入力されたデータ信号への追従可能な周波数範囲が広がる。つまり、ロック状態を継続できるから受信したデータ信号を有効なデータとして取り込めるものとなる。しかしながら、前記のように上記キャプチャレンジの大きな高周波ＰＤは、設計が困難である。一般的にキャプチャレンジはＰＬＬ帯域仕様と関係するために制約がある。また、ＶＣＯの可変周波数範囲を大きく設計すると、さらに大きなキャプチャレンジが必要になる。ＶＣＯの可変周波数範囲は製造バラツキを見込んで大きく設計する必要がある。
【００２５】
図５には、この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例のブロック図が示されている。この実施例の位相比較器は、２つのサンプル＆ホールド回路Ｓ／Ｈ１，Ｓ／Ｈ２とマルチプレクサＭＵＸとから構成される。１つのサンプル＆ホールト回路Ｓ／Ｈ１は、図６の動作波形図に示したように入力端子ＩＮ１から供給されたクロックＣＬＫを入力端子ＩＮ２から供給されたデータＤＡＴの反転信号／ＤＡＴのハイレベル期間でサンプリングし、ロウレベル期間でホールドする。他の１つのサンプル＆ホールト回路Ｓ／Ｈ２は、上記サンプル＆ホールト回路Ｓ／Ｈ１とは逆に入力端子ＩＮ２から供給されたデータＤＡＴハイレベル期間でサンプリングし、ロウレベル期間でホールドする。マルチプレクサＭＵＸは、入力端子ＩＮ２のデータＤＡＴに対応して上記ホールド信号を位相比較出力ＰＤＯＵＴとして出力するものである。
【００２６】
図７には、この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例の回路図が示されている。この実施例は、サンプル＆ホールド型のリニア位相比較器であり、前記図５のサンプル＆ホールド回路Ｓ／Ｈ１は、差動トランジスタＱ１とＱ２のベースには、入力端子ＩＮ２からのデータ信号ＤＡＴが供給される。一方の差動トランジスタＱ１のコレクタには、差動トランジスタＱ３，Ｑ４が設けられる。これらの差動トランジスタＱ３，Ｑ４のベースには、入力端子ＩＮ１のクロックＣＬＫが供給される。上記差動トランジスタＱ３，Ｑ４のコレクタには負荷抵抗Ｒ１とＲ２が設けられる。負荷抵抗Ｒ１、Ｒ２の出力信号は、エミッタフォロワ出力トランジスタＱ７，Ｑ８を通して出力される。出力トランジスタＱ７とＱ８のエミッタには、負荷としての電流源Ｉｏが設けられる。他方の差動トランジスタＱ２のコレクタには、差動トランジスタＱ５，Ｑ６が設けられる。これらの差動トランジスタＱ５，Ｑ６のベースには、上記エミッタフォロワ出力トランジスタＱ７とＱ８の出力信号が帰還信号として入力されてホールド回路が構成される。
【００２７】
サンプル＆ホールド回路Ｓ／Ｈ２も、前記サンプル＆ホールド回路Ｓ／Ｈ１のトランジスタＱ１〜Ｑ８と同様な差動トランジスタＱ２１〜Ｑ２８、及び負荷抵抗Ｒ１とＲ２と同様な負荷抵抗Ｒ６とＲ７から構成される。マルチプレクサＭＵＸも基本的には前記サンプル＆ホールド回路Ｓ／Ｈ１のトランジスタＱ１〜Ｑ８と同様な差動トランジスタＱ２１〜Ｑ２８、負荷抵抗Ｒ１とＲ２と同様な負荷抵抗Ｒ６とＲ７から構成される。ただし、差動トランジスタＱ１３とＱ１４のベースには、前記サンプル＆ホールド回路Ｓ／Ｈ１の出力信号が供給され、差動トランジスタＱ１５とＱ１６のベースには、前記サンプル＆ホールド回路Ｓ／Ｈ２の出力信号が供給される。また、サンプル＆ホールド回路Ｓ／Ｈ１とＳ／Ｈ２では、データ信号ＤＡＴが逆位相で入力される。この実施例のようなサンプル＆ホールド型のリニア位相比較器にあっては、高速でノイズに対して強いという特長を有している。
【００２８】
図８には、この発明に係る位相周波数同期化回路の更に他の一実施例のブロック図が示されている。この実施例では、ＣＤＲ回路としてデータリカバリ部も合わせて示されている。データリカバリ部は、電圧制御発振器ＶＣＯで形成されたクロックを分周器ｄｉｖ４でＩ／Ｑに分周して、それを位相シフタＰＳに供給し、受信データＲＸＨＤ１を受ける入力回路Ｂ１を通したデータ信号をフリップフロップ回路ＦＦに取り込み、その中から位相同期したデータが図示しないデマルチプレクサＤＭＵＸに入力されて、ここでシリアル／パラレルデータ変換される。
【００２９】
電圧制御発振器ＶＣＯで形成されたクロックは、一方において位相比較器ＰＤに直接入力し、他方において分周器ｄｉｖ１とｄｉｖ２の２つに分けて構成し、１／８×１／８＝１／６４分周して６２２ＭＨｚの分周クロックを形成して周波数比較器ＦＤに入力する。位相比較器ＰＤには、入力回路Ｂ１及びＢ２を通してデータ信号が供給される。上記周波数比較器ＦＤには入力回路Ｂ３を通した基準クロックＲＸＲＥＦＣＫが供給される。上記位相比較器ＰＤと周波数比較器ＦＤの出力は、セレクタＳＥＬ１を通してループフィルタ（図示せず）及びアンプＡＭＰを通して電圧制御発振器ＶＣＯに伝えられる。
【００３０】
分周器ｄｉｖ１の出力は、分周器ｄｉｖ３により分周されて１／８×１／８＝１／６４分周された６２２ＭＨｚの分周クロックを周波数コンパレータＦＣに入力される。この周波数コンパレータＦＣには、上記入力回路Ｂ３を通した基準クロックが供給される。周波数コンパレータＦＣは、分周出力（１）と基準クロック（２）の周波数差を検出し、３００ｐｐｍ以下の検出出力と、１０００ｐｐｍ以上の検出出力とを形成して、制御回路ＣＯＮＴに伝える。制御回路ＣＯＮＴは、前記のようなヒステリシス特性を持つようにセレクタＳＥＬ１の制御信号ＳＷＣを形成する。なお、上記分周出力（１）と基準クロック（２）は、セレクタＳＥＬ２及びバッファ回路Ｂ５を通して出力される。
【００３１】
この実施例では、同図に一点鎖線により区分けしたように、−５．２Ｖで動作するバイポーラトランジスタ回路部Ｂｉｐと、＋１．８Ｖで動作するＣＭＯＳ回路部ＣＭＯＳから構成される。バイポーラトランジスタ回路部Ｂｉｐは、ＥＣＬ回路で構成される。また、Ｂｉ−ＣＭＯＳ回路も、−５．２Ｖで動作するのでバイポーラトランジスタ回路部Ｂｉｐとされる。したがって、ＣＭＯＳ回路部は、ピュアＣＭＯＳ回路で構成される。この実施例で、特徴的な部分は分周器が３つの分周器ｄｉｖ１〜３から構成される。そのうち、分周器ｄｉｖ１と２はバイポーラトランジスタ回路部Ｂｉｐで構成され、分周器ｄｉｖ３ＣＭＯＳ部で構成される。これにより、周波数比較器ＦＤに適合したＥＣＬレベルと周波数コンパレータＦＣに適合したＣＭＯＳレベルの２種類の分周信号を合理的に得ることができる。
【００３２】
図９には、この発明に係るＣＤＲ（半導体集積回路装置）の一実施例の全体ブロック図が示されている。同図においては、黒塗りしたブロックはＥＣＬ回路で構成され、点々のハッチングを付したブロックは、ＢｉＣＭＯＳ回路で構成され、何も付さないブロックがＣＭＯＳ回路で構成される。これにより、回路の動作速度に合わせて最適な回路が選ばれて、必要な回路動作を小さな消費電力により実現できる。
【００３３】
この実施例のＣＤＲにおいては、この発明に直接関係がないので詳細な説明を省略するるが、４３Ｇｂ／ｓのビートレートの受信したシリアルデータＲＸＨＤＩを、前記のような周波数位相同期化回路で１／６４に分周されたパラレルデータに変換し、フレームパターン発生器（Frame pattern generater ）及びＦＩＦＯメモリとデータマルチプレクサ４：１を介して１６ビットからなる２．７Ｇｂ／ｓのパラレルデータＲＸＤ０〜１５に変換して図示しない受信側の信号処理回路に伝える。このとき、かかるデータの信号処理回路への受け渡しのために上記１６ビットのパラレルデータに同期化された再生クロックＲＸＤＣＫも合わせて出力される。
【００３４】
図１０には、この発明に用いられるＢｉＣＭＯＳ回路の一実施例の回路図が示されている。この実施例は、４：１のマルチプレクサに向けられている。基本的にはＥＣＬ回路の電流源部分がＭＯＳＦＥＴＭ１〜Ｍ３により構成される。４組の差動トランジスタＱ４０，Ｑ４１〜Ｑ４６，Ｑ４７の各ベースが入力端子ＩＮ０〜ＩＮ３とされる。これら４組の差動トランジスタＱ４０，Ｑ４１〜Ｑ４６，Ｑ４７のエミッタ側には差動形態の４つのトランジスタＱ３０〜Ｑ３３が設けられ、それぞれのベースに選択信号Ｓ０〜Ｓ３が供給される。そして、上記差動トランジスタＱ３０〜Ｑ３３の共通化されたエミッタにＭＯＳＦＥＴＭ１からなる電流源が設けられる。上記４組の差動トランジスタＱ４０，Ｑ４１〜Ｑ４６，Ｑ４７のコレクタは、対応するもの同士が負荷抵抗Ｒ７とＲ８に共通に接続され、かかる共通化された一対の出力ノードの信号は、エミッタフォロワ出力トランジスタＱ４８とＱ４９を通して出力される。上記トランジスタＱ４８とＱ４９のエミッタには電流源を構成するＭＯＳＦＥＴＭ２とＭ３が設けられる。
【００３５】
図１１には、この発明に用いられるＣＭＯＳ回路の一実施例の回路図が示されている。この実施例は、ＣＭＯＳ回路の基本回路であるインバータ回路に向けられており、ＰチャネルＭＯＳＦＥＴＱＰとＮチャネルＭＯＳＦＥＴＱＮが電源電圧ＶＤＤと回路の接地電位ＶＳＳとの間に直列接続される。上記ＭＯＳＦＥＴＱＰとＱＮのゲートは共通に接続されて入力端子ＩＮとされる。ＰチャネルＭＯＳＦＥＴＱＰのドレインとＮチャネルＭＯＳＦＥＴＱＮのドレインとが接続されて出力端子ＯＵＴとされる。
【００３６】
図１２には、この発明に係る半導体集積回路の一実施例の概略素子断面図が示されている。この実施例の半導体集積回路装置では、前記ＥＣＬ回路を構成するＮＰＮ型バイポーラトランジスタ及びＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが形成される。図１２においては、そのうち１．８Ｖで動作するＣＭＯＳ回路部分のＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）及び２種類の抵抗素子Ｒ（ＮＢＬ）とＲ（Ｐoly-Ｓｉ）が例示的に示されている。
【００３７】
ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）は、Ｐ型基板（ＰＳＵＢ）に形成された深いウェルＤＮＷＬと素子分離領域で分離されたＮウェルＮＷにＰ＋型のソース，ドレインが形成される。かかるソース，ドレインに挟まれたウェル（基板ゲート）上にゲート絶縁膜を介して上記ソース，ドレインを跨ぐようなＦＧＰからなるゲート電極が形成されて構成される。ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）は、Ｐ型基板（ＰＳＵＢ）に形成された深いウェルＤＮＷＬと素子分離領域で分離されたＰウェルＰＷにＮ＋型のソース，ドレインが形成される。かかるソース，ドレインに挟まれたウェル（基板ゲート）上にゲート絶縁膜を介して上記ソース，ドレインを跨ぐようなＦＧＮからなるゲート電極が形成されて構成される。
【００３８】
上記Ｐ型基板（ＰＳＵＢ）には−５．２Ｖのようなバイアス電圧が供給され、上記深いウェルＤＮＷＬとＮウェルＮＷには＋１．８Ｖが供給され、ＰウェルＰＷには０Ｖ（ＶＳＳ）が供給される。抵抗素子Ｒ（ＮＢＬ）は、拡散層ＮＢＬを抵抗として用いる。抵抗素子Ｒ（Ｐoly-Ｓｉ）は、１層目ポリシリコンＦＧや３層目ポリシリコン層を抵抗素子として用いるものである。
【００３９】
図１３には、この発明に係る半導体集積回路の一実施例の概略素子断面図が示されている。図１３においては、前記のように半導体集積回路装置を構成する回路素子のうち３．３Ｖで動作するＣＭＯＳ回路部分のＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）及びバイポーラトランジスタＢｉｐ−Ｔｒが例示的に示されている。ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）及びＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）は、前記図１２のＭＯＳＦＥＴと同様である。ただし、３．３Ｖで動作することに対応して、深いウェルＤＮＷＬとＮウェルＮＷには＋３．３Ｖが供給され、ＰウェルＰＷには０Ｖ（ＶＳＳ）が供給される。また、基板ＰＳＵＢには、Ｐ＋領域、ウェルＰＷを介して−５．２Ｖのようなバイアス電圧が与えられる。
【００４０】
バイポーラトランジスタＢｉｐ−Ｔｒは、Ｎ＋からなるエミッリ領域がＰ型のベース領域の表面部に形成される。コレクタは、Ｎ−型領域及びＮＢＬから構成され、コレクタ電極Ｃは、Ｎ＋領域及びＣＮを介してＮＢＬと電気的に接続される。エミッタ電極は、上記Ｎ＋からなるエミッリ領域上に形成され、ベース電極は、エミッタ電極を取り囲むようにして上記ベース領域Ｐと電気的に接続される。バイポーラトランジスタＢｉｐ−Ｔｒは、それを取り囲むように形成された素子分離領域及び基板とのＰＮ接合によって、電気的に独立した素子として用いることができる。
【００４１】
図１４には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュールでは、転送レートをＡ／Ｋ（例Ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【００４２】
図１５には、受信側の信号処理ＬＳＩにおけるデータ変換処理部の一実施例の概略図が示されている。受信信号Ｒ０〜Ｒｋ及び上記デスキュー信号ＲＤは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路（以下、Ｓ／Ｐ回路という）によりｎビットパラレルデータに変換される。上記信号処理ＬＳＩはデスキュー信号ＲＤと各パラレルデータＲ０〜Ｒｋとの位相差を検出し補正する事によりトータルＡＧｂｐｓの正しいデータを取り込むような動作を行う。
【００４３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、この実施例では、４０Ｇｂ／ｓデータ信号に対して４０ＧＨｚのＶＣＯを用いるフルレートの位相比較動作を行うものに代えて、４０Ｇｂ／ｓデータ信号に対して２０ＧＨｚのＶＣＯを用いるハーフレート動作にも同様に適用することができる。この発明は、高速光通信用ＬＳＩに搭載される位相周波数同期化回路又は高速動作が要求されるＰＬＬを含む通信用ＬＳＩに広く利用することができる。
【図面の簡単な説明】
【００４４】
【図１】この発明に係る位相周波数同期化回路の一実施例を示すブロック図である。
【図２】この発明に係る位相周波数同期化回路の他の一実施例を示すブロック図である。
【図３】この発明に係る位相周波数同期化回路の動作説明図である。
【図４】この発明に係る位相周波数同期化回路の動作説明図である。
【図５】この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例を示すブロック図である。
【図６】図５の位相比較器の動作波形図である。
【図７】この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例を示す回路図である。
【図８】この発明に係る位相周波数同期化回路の更に他の一実施例を示すブロック図である。
【図９】この発明に係るＣＤＲ（半導体集積回路装置）の一実施例を示す全体ブロック図である。
【図１０】この発明に用いられるＢｉＣＭＯＳ回路の一実施例を示す回路図である。
【図１１】この発明に用いられるＣＭＯＳ回路の一実施例を示す回路図である。
【図１２】この発明に係る半導体集積回路の一実施例を示す一部の概略素子断面図である。
【図１３】この発明に係る半導体集積回路の一実施例を示す他の一部の概略素子断面図である。
【図１４】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図１５】受信側の信号処理ＬＳＩにおけるデータ変換処理部の一実施例を示す概略図である。
【符号の説明】
【００４５】
ＶＣＯ…電圧制御発振器、ＰＤ…位相比較器、ＦＤ…周波数比較器、ＦＣ…周波数コンパレータ、ＳＥＬ，ＳＥＬ１，２…セレクタ、ＬＰＦ…ループフィルタ、ＡＭＰ…アンプ、Ｓ／Ｈ１，２…サンプル＆ホールド回路、ＭＵＸ…マルチプレクサ、Ｑ１〜Ｑ４９…トランジスタ、Ｒ１〜Ｒ８…負荷抵抗、Ｉｏ…電流源、ｄｉｖ１〜４…分周器、ＰＳ…位相シフタ、ＦＦ…フリップフロップ回路、Ｂ１〜Ｂ５…バッファ回路、ＣＯＮＴ…制御回路、Ｍ１〜Ｍ３，ＱＰ，ＱＮ…ＭＯＳＦＥＴ、ＢＳＵＢ…半導体基板、ＤＮＷＬ…深いウェル、ＮＷ…Ｎウェル、ＰＷ…Ｐウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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