(57)【要約】【課題】光電変換部の寄生容量を低減し、出力変換効率を向上させることができるＣＭＯＳセンサを提供する。【解決手段】本発明に係るＣＭＯＳセンサの光電変換部３０７は、制御用ＭＯＳＦＥＴ２０１のゲート電極に隣接したＮ型の第３領域１０７と、その内部のＮ＋型の第１領域１０６と、第３領域１０７に隣接しＮ−型の複数の第４領域１１７、１１８と、からなる。このため、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第４領域１１８との接合部に形成される空乏層を光電変換部３０７の方向に延ばすことができるため、寄生容量を低減することができ、信号電荷による電位変動を大きくすることができ、出力変換効率を向上させることができる。【選択図】    図１０
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【特許請求の範囲】
【請求項１】
第２導電型の半導体層と、該半導体層上に形成された光電変換部と、
制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、
前記光電変換部は、
前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第３領域と、
前記第３領域の内部に含まれ、前記第３領域より不純物濃度が高い第１導電型の第１領域と、
前記第１領域又は前記第３領域に隣接し、前記第１領域及び前記第３領域とは不純物濃度の異なる第１導電型の第４領域と、を有し、
前記第４領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする固体撮像装置。
【請求項２】
前記第１領域はその全周囲を前記第３領域に囲まれていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１領域は、その周囲の一部を前記第３領域に囲まれ、かつ、前記第３領域に囲まれていない領域において前記第４領域と接していることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第４領域は前記第３領域よりも不純物濃度が低いことを特徴とする請求項１乃至３の何れか一項に記載の固体撮像装置。
【請求項５】
前記第４領域は前記第１領域よりも不純物濃度が低いことを特徴とする請求項１乃至４の何れか一項に記載の固体撮像装置。
【請求項６】
複数の領域からなる前記第４領域の各領域の不純物濃度は前記第１領域又は前記第３領域に近い位置にある領域ほど高いものであることを特徴とする請求項１乃至５の何れか一項に記載の固体撮像装置。
【請求項７】
第２導電型の半導体層と、該半導体層上に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、
前記光電変換部は、
前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第３領域と、
前記第３領域の内部に含まれ、前記第３領域より不純物濃度が高い第１導電型の第１領域と、
前記第１領域又は前記第３領域に隣接し、前記第１領域及び前記第３領域とは不純物濃度の異なる第１導電型の第５領域と、
前記第１領域または前記第３領域に隣接し、かつ、第５領域上に形成された第２導電型の第６領域と、を有し、
前記第６領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする固体撮像装置。
【請求項８】
前記第１領域はその全周囲を前記第３領域に囲まれていることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第１領域は、その周囲の一部を前記第３領域に囲まれ、かつ、
前記第３領域に囲まれていない領域において前記第５領域及び前記第６領域と接していることを特徴とする請求項７に記載の固体撮像装置。
【請求項１０】
前記第３領域は前記第１領域よりも不純物濃度が低いことを特徴とする請求項７乃至９の何れか一項に記載の固体撮像装置。
【請求項１１】
前記第５領域は前記第３領域よりも不純物濃度が低いことを特徴とする請求項７乃至１０の何れか一項に記載の固体撮像装置。
【請求項１２】
複数の領域からなる前記第６領域の各領域の不純物濃度は前記第１領域又は前記第３領域に近い位置にある領域ほど低いものであることを特徴とする請求項７乃至１１の何れか一項に記載の固体撮像装置。
【請求項１３】
前記制御用ＭＯＳＦＥＴの反対側の拡散層が前記第１領域又は前記第３領域と同一の構成からなるものであることを特徴とする請求項１乃至１２の何れか一項に記載の固体撮像装置。
【請求項１４】
他の第１導電型の領域が隣接する場合において、前記第１領域及び前記第３領域は前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されていないことを特徴とする請求項１乃至１３の何れか一項に記載の固体撮像装置。
【請求項１５】
前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されている領域における空乏化電位レベルは前記第１領域又は前記第３領域に向かって順次深くなるように形成されていることを特徴とする請求項１乃至１４の何れか一項に記載の固体撮像装置。
【請求項１６】
第２導電型の半導体層と、該半導体層上に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、
前記光電変換部は、
前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第１領域と、
前記第１領域に隣接し、前記第１領域とは不純物濃度の異なる第１導電型の第５領域と、
前記第１領域に隣接し、かつ、第５領域上に形成された第２導電型の第６領域と、を有し、
前記第６領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする固体撮像装置。
【請求項１７】
複数の領域からなる前記第６領域の各領域の不純物濃度は前記第１領域に近い位置にある領域ほど低いものであることを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記制御用ＭＯＳＦＥＴの反対側の拡散層が前記第１領域と同一の構成からなるものであることを特徴とする請求項１６又は１７に記載の固体撮像装置。
【請求項１９】
他の第１導電型の領域が隣接する場合において、前記第１領域は前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されていないことを特徴とする請求項１６乃至１８の何れか一項に記載の固体撮像装置。
【請求項２０】
前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されている領域における空乏化電位レベルは前記第１領域に向かって順次深くなるように形成されていることを特徴とする請求項１６乃至１９の何れか一項に記載の固体撮像装置。
【請求項２１】
前記第１領域はソースフォロア回路の初段ゲート電極に接続されていることを特徴とする請求項１乃至２０の何れか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、ＣＭＯＳ製造プロセスと互換性のあるアクティブ型ＸＹアドレス方式固体撮像装置に関するものである。
【背景技術】
【０００２】
従来、固体撮像装置は、光電変換された信号電荷を転送する転送層の方式に応じてＭＯＳ型とＣＣＤ型とに大別されていた。
【０００３】
この固体撮像装置のうち、特にＣＣＤ型の固体撮像装置は、近年、カメラ一体型ＶＴＲ、ディジタルカメラ、ファクシミリその他の電子機器に使用されており、現在もなお特性向上のための技術開発が図られている。
【０００４】
このような固体撮像装置の１つにＣＭＯＳ製造プロセスと互換性のある固体撮像装置（以後「ＣＭＯＳセンサ」と略す）がある（例えば、非特許文献１参照）。このＣＭＯＳセンサは、５Ｖ又は３．３Ｖの単一電源で動作可能であり、消費電力が低いこと、一般的なＣＭＯＳ製造プロセスで作成できるとともに、信号処理回路その他の周辺回路も同一チップに搭載でき、ＣＭＯＳ製造プロセスと互換性があること、などの特徴を有している。
【０００５】
図１５及び１６にＣＭＯＳセンサの基本セルの断面図を示す。図１５は光電変換部の信号電荷蓄積中の電荷の状態図を、図１６は光電変換部の信号電荷をリセットした状態図をそれぞれ含む。
【０００６】
図１５に示すように、ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の内部に形成され、一部がＰ型半導体基板１０１の表面に露出しているＰ型ウエル層１０２と、Ｐ型ウエル層１０２上に形成され、Ｐ型半導体基板１０１の表面に露出している素子分離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、Ｐ型ウエル層１０２とＰ+型半導体領域１０３ａとに囲まれて形成された光電変換部をなすＮ+型半導体領域１０４と、Ｐ型ウエル層１０２とＰ+型半導体領域１０３ｂとに囲まれて形成され、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５と、Ｐ型半導体基板１０１の表面に露出しているＰ型ウエル層１０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ２０１と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ２０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ２０３と、を備えている。
【０００７】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ２０３を介して外部回路と接続されている。
【０００８】
外部回路は、ソースフォロワアンプの負荷をなす第３負荷ＭＯＳＦＥＴ２０４と、暗出力転送ＭＯＳＦＥＴ２０５と、明出力転送ＭＯＳＦＥＴ２０６と、暗出力転送ＭＯＳＦＥＴ２０５のソース又はドレインに接続されている暗出力蓄積容量２０７と、明出力転送ＭＯＳＦＥＴ２０６のソース又はドレインに接続されている明出力蓄積容量２０８と、からなる。
【０００９】
第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥＴ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２ＭＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間のノードに接続されている。
【００１０】
第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥＴ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、Ｎ+型半導体領域１０４は第１ＭＯＳＦＥＴ２０２のゲートに接続されている。
【００１１】
また、Ｐ+型半導体領域１０３ａ、１０３ｂは接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤＤに接続されている。
【００１２】
図１５及び１６に示したＣＭＯＳセンサの基本セル５０はマトリクス状に配置され、ＣＭＯＳセル列が構成される。各基本セル５０は、図１７（ａ）に示すように、垂直レジスタ５１、水平レジスタ５２、負荷トランジスタ５４及び出力ライン５３に接続されている。
【００１３】
なお、図１７（ａ）に示した負荷トランジスタ５４は図１５及び１６に示した負荷ＭＯＳＦＥＴ２０４に相当する。
【００１４】
出力ライン５３は水平レジスタ５２により選択される垂直選択スイッチとしてのＭＯＳＦＥＴ５５を介して各ＭＯＳＦＥＴ２０５、２０６及び各容量２０７、２０８に接続される。
【００１５】
図１７（ｂ）はその接続を示す図であり、図１５及び１６に対応する構成要素には同一符号を付してある。図１７（ｂ）に示すように、制御用ＭＯＳＦＥＴ２０１のゲートには制御パルスφＲが入力され、第２ＭＯＳＦＥＴ２０３のゲートにはアドレス信号Ｘが入力され、第２ＭＯＳＦＥＴ２０３のソースには負荷トランジスタ５４と出力ライン５３がそれぞれ接続されている。
【００１６】
次に、以上のような構成を有するＣＭＯＳセンサの動作方法を図１５及び１６を用いて説明する。
【００１７】
まず、図１６に示すように、制御用ＭＯＳＦＥＴ２０１の制御パルスΦＲをハイレベルの電圧に設定し、Ｎ+型半導体領域１０４を電源電圧ＶＤＤにセットする。
【００１８】
次に、図１５に示すように、ブルーミング防止のため、制御用ＭＯＳＦＥＴ２０１の制御パルスφＲをローレベルの電圧に設定する。
【００１９】
信号電荷の蓄積期間中、光電変換部となるＮ+型半導体領域１０４において、入射した光により電子・正孔対が発生すると、空乏層中に電子が蓄積されていき、正孔はＰ型ウェル層１０２を通して排出される。ここで、電源電圧ＶＤＤより深い電位の格子状のハッチングは、この領域が空乏化していないことを示している。
【００２０】
蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域１０４の電位が変動する。この電位変化を、第１ＭＯＳＦＥＴ２０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ２０２のソースを介して第２ＭＯＳＦＥＴ２０３へ出力することにより、線型性の良い光電変換特性を得ることができる。
【００２１】
ここで、光電変換部となるＮ+型半導体領域１０４において、リセットによるｋＴＣノイズが発生するが、これは信号電子転送前の暗時出力をサンプリングして蓄積しておき、この暗時出力と明時出力との差を取ることにより除去することができる。
【００２２】
【非特許文献１】「日経マイクロデバイス」１９９７年７月号、１２０−１２５頁
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述した、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域１０４の電位が変動し、その電位変化を第１ＭＯＳＦＥＴ２０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ２０２のソースを介して第２ＭＯＳＦＥＴ２０３へ出力する。
【００２４】
この場合、信号電荷量をＱ、光電変換部となるＮ+型半導体領域１０４の寄生容量をＣ、出力電圧をＶとすると、Ｖ＝Ｑ／Ｃとなる。入射光量、電位と出力電圧の関係を図１８に示す。
【００２５】
しかしながら、図１５に示すように、上述したようなＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、光電変換部がＮ+型半導体領域１０４から形成されているため、光電変換部の寄生容量Ｃが大きくなり、信号電荷による電位変動Ｖを大きくすることができないため、出力変換効率が低下してしまうという欠点があった。
【００２６】
本発明は上記のような問題点を解消するためになされたものであり、光電変換部の寄生容量Ｃを低減することにより、出力変換効率を向上させ、感度を向上させることができる、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
この目的を達成するため、本発明の固体撮像装置は、第２導電型の半導体層と、該半導体層上に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、前記光電変換部は、前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第３領域と、前記第３領域の内部に含まれ、前記第３領域より不純物濃度が高い第１導電型の第１領域と、前記第１領域又は前記第３領域に隣接し、前記第１領域及び前記第３領域とは不純物濃度の異なる第１導電型の第４領域と、を有し、前記第４領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする。
【００２８】
ここで、前記第１領域はその全周囲を前記第３領域に囲まれていることができる。あるいは、前記第１領域はその周囲の一部を前記第３領域に囲まれかつ前記第３領域に囲まれていない領域において前記第４領域と接していることができる。
【００２９】
前記第４領域は前記第３領域よりも不純物濃度が低いことが好ましい。
【００３０】
前記第４領域は前記第１領域よりも不純物濃度が低いことが好ましい。
【００３１】
複数の領域からなる前記第４領域の各領域の不純物濃度は前記第１領域又は前記第３領域に近い位置にある領域ほど高いものであることが好ましい。
【００３２】
また、本発明の固体撮像装置は、第２導電型の半導体層と、該半導体層上に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、前記光電変換部は、前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第３領域と、前記第３領域の内部に含まれ、前記第３領域より不純物濃度が高い第１導電型の第１領域と、前記第１領域又は前記第３領域に隣接し、前記第１領域及び前記第３領域とは不純物濃度の異なる第１導電型の第５領域と、前記第１領域または前記第３領域に隣接し、かつ、第５領域上に形成された第２導電型の第６領域と、を有し、前記第６領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする。
【００３３】
ここで、前記第１領域はその全周囲を前記第３領域に囲まれていることができる。あるいは、前記第１領域はその周囲の一部を前記第３領域に囲まれかつ前記第３領域に囲まれていない領域において前記第５領域及び前記第６領域と接していることができる。
【００３４】
前記第３領域は前記第１領域よりも不純物濃度が低いことが好ましい。
【００３５】
前記第５領域は前記第３領域よりも不純物濃度が低いことが好ましい。
【００３６】
複数の領域からなる前記第６領域の各領域の不純物濃度は前記第１領域又は前記第３領域に近い位置にある領域ほど低いものであることが好ましい。
【００３７】
前記制御用ＭＯＳＦＥＴの反対側の拡散層が前記第１領域又は前記第３領域と同一の構成からなるものであることができる。
【００３８】
他の第１導電型の領域が隣接する場合において、前記第１領域及び前記第３領域は前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されていないことができる。
【００３９】
前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されている領域における空乏化電位レベルは前記第１領域又は前記第３領域に向かって順次深くなるように形成されていることが好ましい。
【００４０】
また、本発明の固体撮像装置は、第２導電型の半導体層と、該半導体層上に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を有し、前記光電変換部で発生した電荷による電位変化をソースフォロアアンプを介して出力するＸＹアドレス型固体撮像装置において、前記光電変換部は、前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導電型の第１領域と、前記第１領域に隣接し、前記第１領域とは不純物濃度の異なる第１導電型の第５領域と、前記第１領域に隣接し、かつ、第５領域上に形成された第２導電型の第６領域と、を有し、前記第６領域は、互いに不純物濃度の異なる複数の領域からなることを特徴とする。
【００４１】
複数の領域からなる前記第６領域の各領域の不純物濃度は前記第１領域に近い位置にある領域ほど低いものであることが好ましい。
【００４２】
前記制御用ＭＯＳＦＥＴの反対側の拡散層が前記第１領域と同一の構成からなるものであることができる。
【００４３】
他の第１導電型の領域が隣接する場合において、前記第１領域は前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されていないことができる。
【００４４】
前記制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されている領域における空乏化電位レベルは前記第１領域に向かって順次深くなるように形成されていることが好ましい。
【００４５】
前記第１領域はソースフォロア回路の初段ゲート電極に接続されているように構成することができる。
【発明の効果】
【００４６】
本発明に係る固体撮像装置によれば、光電変換部のソースフォロア回路への接続領域及びこの領域から制御用ゲートに至る領域以外の領域が、制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化されているため、光電変換部の寄生容量Ｃを小さくすることができる。このため、本発明によれば、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることが可能である。
【００４７】
また、本発明に係る固体撮像装置によれば、入射光量に対する信号出力特性を複数段階に切り替えることができ、高ダイナミックレンジに対応することができるという効果がある。さらに、本発明に係る固体撮像装置によれば、空乏化される第１導電型半導体領域上に基準電位に固定された第２導電型半導体領域を配置することが可能であるため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることができ、光電変換によらないノイズ成分の低減を行うことができる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００４９】
ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の内部に形成され、一部がＰ型半導体基板１０１の表面に露出しているＰ型ウエル層１０２と、Ｐ型ウエル層１０２上に形成され、Ｐ型半導体基板１０１の表面に露出している素子分離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、Ｐ型ウエル層１０２とＰ+型半導体領域１０３ａとに囲まれて形成された第１導電型の第１領域としてのＮ+型半導体領域１０６と、第１領域１０６に隣接して形成された第１導電型の第２領域としてのＮ型半導体領域１１４と、Ｐ型ウエル層１０２とＰ+型半導体領域１０３ｂとに囲まれて形成され、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５と、Ｐ型半導体基板１０１の表面に露出しているＰ型ウエル層１０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ２０１と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ２０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ２０３と、を備えている。
【００５０】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ２０３を介して外部回路と接続されている。
【００５１】
外部回路は、ソースフォロワアンプをなす第３負荷ＭＯＳＦＥＴ２０４と、と、暗出力転送ＭＯＳＦＥＴ２０５のソース又はドレインに接続されている暗出力蓄積容量２０７と、明出力転送ＭＯＳＦＥＴ２０６と、明出力転送ＭＯＳＦＥＴ２０６のソース又はドレインに接続されている明出力蓄積容量２０８と、からなる。
【００５２】
第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥＴ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２ＭＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間のノードに接続されている。
【００５３】
第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥＴ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、第１領域（Ｎ+型半導体領域）１０６は第１ＭＯＳＦＥＴ２０２の初段ゲート電極に接続されている。
【００５４】
また、Ｐ+型半導体領域１０３ａ、１０３ｂは接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤＤに接続されている。
【００５５】
図１５及び１６に示したＣＭＯＳセンサの基本セルと比較して、本実施形態に係るＣＭＯＳセンサの基本セルが相違する点は、図１に示すように、本実施形態における光電変換部３０１が、第１領域（Ｎ+型半導体領域）１０６と、第２領域（Ｎ型半導体領域）１１４とから形成されている点である。
【００５６】
このため、Ｐ型ウエル層１０２及び素子分離領域となるＰ+型半導体領域１０３ａと、第２領域（Ｎ型半導体領域）１１４との接合部に形成される空乏層を光電変換部３０１の方向に延ばすことができるため、図２に示したように、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００５７】
（第２の実施形態）
図３は本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００５８】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、第２領域として、Ｎ型半導体領域１１４に代えて、Ｎ-型半導体領域１０８を有している点が異なっている。これ以外の構成は第１の実施形態に係るＣＭＯＳセンサと同じである。
【００５９】
本実施形態における光電変換部３０２は、第１領域（Ｎ+型半導体領域）１０６と、第２領域（Ｎ-型半導体領域）１０８とから形成されている。
【００６０】
このため、Ｐ型ウエル層１０２及び素子分離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、第２領域（Ｎ-型半導体領域）１０８との接合部に形成される空乏層を光電変換部３０２の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００６１】
ここで、第２領域としてのＮ-型半導体領域１０８は空乏化されてはいるものの、第１領域（Ｎ+型半導体領域）１０６と同様に光電変換部３０２として機能し、光電変換された信号電荷は電位の深い第１領域（Ｎ+型半導体領域）１０６から第２領域（Ｎ-型半導体領域）１０８に順次蓄積されていくことになる。
【００６２】
また、信号電荷が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積されているときのリセット電位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電荷が第２領域（Ｎ-型半導体領域）１０８の下方にまで蓄積されているときの電位ａから電位ｃまでの寄生容量Ｃ２の方が大きくなるため、図４に示したように、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、高ダイナミックレンジ化を図ることができる。
【００６３】
（第３の実施形態）
図５は本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００６４】
本実施形態に係るＣＭＯＳセンサは、図１に示した第１の実施形態に係るＣＭＯＳセンサと比較して、第２領域（Ｎ型半導体領域）１１４に代えて、第３領域としてのＮ型半導体領域１０７を備えている点が異なっている。これ以外の構成は第１の実施形態に係るＣＭＯＳセンサと同じである。
【００６５】
図５に示すように、第３領域（Ｎ型半導体領域）１０７は、制御用ＭＯＳＦＥＴ２０１のゲート電極の直下の位置に達するように延びており、第１領域（Ｎ+型半導体領域）１０６は第３領域（Ｎ型半導体領域）１０７の内部に形成されている。すなわち、第１領域（Ｎ+型半導体領域）１０６は、一部がＰ型半導体基板１０１の表面に露出しているが、それ以外の全周囲は第３領域（Ｎ型半導体領域）１０７に囲まれている。
【００６６】
本実施形態における光電変換部３０３は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７とから形成されている。
【００６７】
このため、Ｐ型ウエル層１０２及び素子分離領域となるＰ+型半導体領域１０３ａと、第３領域（Ｎ型半導体領域）１０７との接合部に形成される空乏層を光電変換部３０３の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００６８】
さらに、本実施形態に係るＣＭＯＳセンサは、後述する第５の実施形態に係るＣＭＯＳセンサよりも少ない製造工程数で製造することができる。
【００６９】
（第４の実施形態）
図６は本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００７０】
本実施形態に係るＣＭＯＳセンサは、図５に示した第３の実施形態に係るＣＭＯＳセンサと比較して、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５に代えて、Ｎ型半導体領域１０５ａを有している点が異なっている。これ以外の構成は第３の実施形態に係るＣＭＯＳセンサと同じである。
【００７１】
本実施形態に係るＣＭＯＳセンサによっても、第３の実施形態と同様に、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００７２】
さらに、第３の実施形態と同様に、本実施形態に係るＣＭＯＳセンサは、後述する第５の実施形態に係るＣＭＯＳセンサよりも少ない製造工程数で製造することができる。
【００７３】
（第５の実施形態）
図７は本発明の第５の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００７４】
本実施形態に係るＣＭＯＳセンサは、図５に示した第３の実施形態に係るＣＭＯＳセンサと比較して、第４領域としてのＮ型半導体領域１１５がさらに形成されている点が異なっている。これ以外の構成は第３の実施形態に係るＣＭＯＳセンサと同じである。
【００７５】
図５に示すように、第４領域（Ｎ型半導体領域）１１５は、Ｐ型ウエル層１０２上において、Ｐ+型半導体領域１０３ａと第３領域（Ｎ型半導体領域）１０７とに囲まれて形成されている。すなわち、本実施形態においては、図５に示した第３の実施形態に係るＣＭＯＳセンサにおける第３領域（Ｎ型半導体領域）１０７の長さを第３の実施形態の場合よりも短く形成し、それによって空いた領域に第４領域（Ｎ型半導体領域）１１５が形成されている。
【００７６】
本実施形態における光電変換部３０５は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第４領域（Ｎ型半導体領域）１１５とから形成されている。
【００７７】
このように、本実施形態においては、第１領域（Ｎ+型半導体領域）１０６と、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａとの間に、第１領域（Ｎ+型半導体領域）１０６よりも低濃度の第３領域（Ｎ型半導体領域）１０７が形成されているため、Ｐ型ウエル層１０２及び素子分離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、第３領域（Ｎ型半導体領域）１０７及び第４領域（Ｎ型半導体領域）１１５との接合部に形成される空乏層を光電変換部３０５の方向に延ばすことができるため、寄生容量Ｃをさらに低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００７８】
（第６の実施形態）
図８は本発明の第６の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００７９】
本実施形態に係るＣＭＯＳセンサは、図７に示した第５の実施形態に係るＣＭＯＳセンサと比較して、第４領域として、Ｎ型半導体領域１１５に代えて、Ｎ-型半導体領域１１６が形成されている点が異なっている。これ以外の構成は第５の実施形態に係るＣＭＯＳセンサと同じである。
【００８０】
すなわち、本実施形態における光電変換部３０６は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第４領域（Ｎ-型半導体領域）１１６と、から形成されている。
【００８１】
このように、本実施形態においては、第１領域（Ｎ+型半導体領域）１０６と、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａとの間に、第１領域（Ｎ+型半導体領域）１０６よりも低濃度の第３領域（Ｎ型半導体領域）１０７が形成されているため、Ｐ型ウエル層１０２及び素子分離領域となるＰ+型半導体領域１０３ａと、第３領域（Ｎ型半導体領域）１０７及び第４領域（Ｎ-型半導体領域）１１６との接合部に形成される空乏層を光電変換部３０６の方向に延ばすことができるため、寄生容量Ｃをさらに低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００８２】
ここで、第２の実施形態と同様に、第４領域（Ｎ-型半導体領域）１１６は空乏化されてはいるものの、第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７と同様に光電変換部３０６として機能し、光電変換された信号電荷は電位の深い第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７から順次蓄積されていくことになる。
【００８３】
また、第２の実施形態と同様に、信号電荷が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積されているときのリセット電位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電荷が第４領域（Ｎ-型半導体領域）１１６の下方にまで蓄積されているときの電位ａから電位ｃまでの寄生容量Ｃ２の方が大きくなるため、図４に示したように、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、高ダイナミックレンジ化を図ることができる。
【００８４】
図７及び図８にそれぞれ示した第５及び第６の実施形態においては、第１領域（Ｎ+型半導体領域）１０６は第３領域（Ｎ型半導体領域）１０７に囲まれて形成されているが、第１領域（Ｎ+型半導体領域）１０６は必ずしもそのように形成する必要はない。
【００８５】
図９に第１領域（Ｎ+型半導体領域）１０６の変形例を示す。図９に示すように、第１領域（Ｎ+型半導体領域）１０６は、その周囲の一部が第３領域（Ｎ型半導体領域）１０７に囲まれ、周囲の他の部分においては第４領域１１５、１１６と接するように構成することも可能である。
【００８６】
（第７の実施形態）
図１０は本発明の第７の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００８７】
本実施形態に係るＣＭＯＳセンサは、図８に示した第６の実施形態に係るＣＭＯＳセンサと比較して、単一の第４領域（Ｎ-型半導体領域）１１６に代えて、複数の第４領域が形成されている点が異なっている。これ以外の構成は第６の実施形態に係るＣＭＯＳセンサと同じである。
【００８８】
すなわち、本実施形態における第４領域は、第１の小領域としてのＮ-型半導体領域１１７と、第２の小領域としてのＮ-型半導体領域１１８と、からなっている。第１の小領域（Ｎ-型半導体領域）１１７が第３領域（Ｎ型半導体領域）１０７に隣接して形成されており、第２の小領域（Ｎ-型半導体領域）１１８は第１の小領域（Ｎ-型半導体領域）１１７に隣接して形成されている。
【００８９】
第１の小領域（Ｎ-型半導体領域）１１７は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位により空乏化される。
【００９０】
第２の小領域（Ｎ-型半導体領域）１１８の不純物濃度は第１の小領域（Ｎ-型半導体領域）１１７の不純物濃度よりも低い値に設定されている。
【００９１】
以上のように、本実施形態における光電変換部３０７は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第１の小領域（Ｎ-型半導体領域）１１７と、第２の小領域（Ｎ-型半導体領域１１８）と、から形成されている。
【００９２】
本実施形態によれば、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第２の小領域（Ｎ-型半導体領域１１８）との接合部に形成される空乏層を光電変換部３０７の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００９３】
ここで、第２及び第６の実施形態の場合と同様に、第４領域をなす第１の小領域（Ｎ-型半導体領域）１１７及び第２の小領域（Ｎ-型半導体領域１１８）は空乏化されてはいるものの、第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７と同様に光電変換部３０７として機能し、光電変換された信号電荷は電位の深い第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７から順次蓄積されていくことになる。
【００９４】
また、第２の実施例と同様に、信号電荷が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積されているときのリセット電位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電荷が第１の小領域（Ｎ-型半導体領域）１１７の下方にまで蓄積されているときの電位ａから電位ｂまでの寄生容量Ｃ２の方が大きくなり、さらに、信号電荷が第２の小領域（Ｎ-型半導体領域）１１８の下方にまで蓄積されているときの電位ｂから電位ｃまでの寄生容量Ｃ３の方が寄生容量Ｃ２よりも大きくなるため、図１１に示すように、入射光量に対して３段階の入射光量−出力電圧特性を得ることができ、高ダイナミックレンジ化を図ることができる。
【００９５】
なお、本実施形態においては、第４領域は２個の小領域から形成されているが、第４領域をなす小領域の数は２には限定されない。第４領域を３個又は４個以上の小領域から構成することもできる。この場合、第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不純物濃度を高くすることが好ましい。
【００９６】
また、第４領域を複数の小領域から構成する場合には、第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不純物濃度が高くなるようにすることができる。
【００９７】
なお、本実施形態における第１の小領域（Ｎ-型半導体領域）１１７及び第２の小領域（Ｎ-型半導体領域）１１８は、図１に示した第１の実施形態に係るＣＭＯＳセンサにおいても、形成することが可能である。この場合には、第１の小領域（Ｎ-型半導体領域）１１７及び第２の小領域（Ｎ-型半導体領域）１１８は、Ｐ+型半導体領域１０３ａと第２領域（Ｎ型半導体領域）１１４との間に形成される。
【００９８】
（第８の実施形態）
図１２は本発明の第８の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【００９９】
本実施形態に係るＣＭＯＳセンサは、図７に示した第５の実施形態に係るＣＭＯＳセンサと比較して、第４領域（Ｎ型半導体領域）１１５に代えて、第５領域としてのＮ型半導体領域１１３と、第５領域（Ｎ型半導体領域）１１３上に形成された第６領域としてのＰ+型半導体領域１１１とを備えている点が異なっている。これ以外の構成は第５の実施形態に係るＣＭＯＳセンサと同じである。
【０１００】
第６領域（Ｐ+型半導体領域）１１１には基準電位（ＧＮＤ）が与えられている。
【０１０１】
すなわち、本実施形態における光電変換部３０８は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第５領域（Ｎ型半導体領域）１１３と、第６領域（Ｐ+型半導体領域）１１１と、から形成されている。
【０１０２】
このため、本実施形態によれば、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第５領域（Ｎ型半導体領域）１１３及び第６領域（Ｐ+型半導体領域）１１１との間の接合部に形成される空乏層を光電変換部３０８の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【０１０３】
なお、本実施形態における第５領域（Ｎ型半導体領域）１１３及び第６領域（Ｐ+型半導体領域）１１１は、図１に示した第１の実施形態に係るＣＭＯＳセンサにおいても、形成することが可能である。この場合には、第５領域（Ｎ型半導体領域）１１３及び第６領域（Ｐ+型半導体領域）１１１は、Ｐ+型半導体領域１０３ａと第２領域（Ｎ型半導体領域）１１４との間に形成される。
【０１０４】
（第９の実施形態）
図１３は本発明の第９の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【０１０５】
本実施形態に係るＣＭＯＳセンサは、図１２に示した第８の実施形態に係るＣＭＯＳセンサと比較して、第５領域として、Ｎ型半導体領域１１３に代えて、Ｎ-型半導体領域１１０を備えている点が異なっている。これ以外の構成は第８の実施形態に係るＣＭＯＳセンサと同じである。
【０１０６】
すなわち、本実施形態における光電変換部３０９は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第５領域（Ｎ-型半導体領域）１１０と、第６領域（Ｐ+型半導体領域）１１１と、から形成されている。
【０１０７】
このうち、第５領域（Ｎ-型半導体領域）１１０は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位により空乏化される。
【０１０８】
このため、本実施形態によれば、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第５領域（Ｎ-型型半導体領域）１１０及び第６領域（Ｐ+型半導体領域）１１１との間の接合部に形成される空乏層を光電変換部３０９の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【０１０９】
ここで、第２、第６及び第７の実施形態と同様に、第５領域（Ｎ型半導体領域）１１０は空乏化されてはいるものの、第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７と同様に光電変換部３０９として機能し、光電変換された信号電荷は電位の深い第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７から順次蓄積されていくことになる。
【０１１０】
また、第６の実施形態と同様に、信号電荷が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積されているときのリセット電位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電荷が第５領域（Ｎ-型半導体領域）１１０の下方にまで蓄積されているときの電位ａから電位ｃまでの寄生容量Ｃ２の方が大きくなるため、図４に示したように、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、高ダイナミックレンジ化を図ることができる。
【０１１１】
さらに、本実施形態においては、空乏化される第５領域（Ｎ-型半導体領域）１１０上に基準電位に固定された第６領域（Ｐ+型半導体領域）１１１が配置されているため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることが可能である。このため、光電変換によらないノイズ成分の低減を行うことができる。
【０１１２】
なお、本実施形態における第５領域（Ｎ-型半導体領域）１１０及び第６領域（Ｐ+型半導体領域）１１１は、図１に示した第１の実施形態に係るＣＭＯＳセンサにおいても、形成することが可能である。この場合には、第５領域（Ｎ-型半導体領域）１１０及び第６領域（Ｐ+型半導体領域）１１１は、Ｐ+型半導体領域１０３ａと第２領域（Ｎ型半導体領域）１１４との間に形成される。
【０１１３】
（第１０の実施形態）
図１４は本発明の第１０の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【０１１４】
本実施形態に係るＣＭＯＳセンサは、図１３に示した第９の実施形態に係るＣＭＯＳセンサと比較して、単一の第６領域（Ｐ+型半導体領域）１１１に代えて、複数の第６領域が形成されている点が異なっている。これ以外の構成は第９の実施形態に係るＣＭＯＳセンサと同じである。
【０１１５】
すなわち、本実施形態における第６領域は、第１の小領域としてのＰ+型半導体領域１１１ａと、第２の小領域としてのＰ+型半導体領域１１１ｂと、からなっている。第１の小領域（Ｐ+型半導体領域）１１１ａは第３領域（Ｎ型半導体領域）１０７に隣接して形成されており、第２の小領域（Ｐ+型半導体領域）１１１ｂは第１の小領域（Ｐ+型半導体領域）１１１ａに隣接して形成されている。
【０１１６】
第１の小領域（Ｐ+型半導体領域）１１１ａには基準電位（ＧＮＤ）が与えられている。また、第１の小領域（Ｐ+型半導体領域）１１１ａの不純物濃度は第２の小領域（Ｐ+型半導体領域）１１１ｂの不純物濃度よりも低く設定されている。
【０１１７】
以上のように、本実施形態における光電変換部３１０は、第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ型半導体領域）１０７と、第５領域（Ｎ-型半導体領域）１１０と、第６領域をなす第１の小領域（Ｐ+型半導体領域）１１１ａ及び第２の小領域（Ｐ+型半導体領域）１１１ｂと、から形成されている。
【０１１８】
このうち、第５領域（Ｎ-型半導体領域）１１０は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位により空乏化される。
【０１１９】
このため、本実施形態によれば、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第５領域（Ｎ型半導体領域）１１０及び第６領域（Ｐ+型半導体領域）１１１ａ、１１１ｂとの間の接合部に形成される空乏層を光電変換部３１０の方向に延ばすことができるため、寄生容量Ｃを低減することができ、ひいては、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【０１２０】
ここで、第９の実施形態と同様に、第５領域（Ｎ型半導体領域）１１０は空乏化されてはいるものの、第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７と同様に光電変換部３１０として機能し、光電変換された信号電荷は電位の深い第１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半導体領域）１０７から順次蓄積されていくことになる。
【０１２１】
また、第７の実施形態と同様に、信号電荷が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積されているときのリセット電位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電荷が第１の小領域（Ｐ+型半導体領域）１１１ａの下方にまで蓄積されているときの電位ａから電位ｂまでの寄生容量Ｃ２の方が大きくなり、さらに、信号電荷が第２の小領域（Ｐ+型半導体領域）１１１ｂの下方にまで蓄積されているときの電位ｂから電位ｃまでの寄生容量Ｃ３の方が寄生容量Ｃ２よりも大きくなるため、図１１に示すように、入射光量に対して３段階の入射光量−出力電圧特性を得ることができ、高ダイナミックレンジ化を図ることができる。
【０１２２】
さらに、本実施形態においては、第９の実施形態と同様に、空乏化される第５領域（Ｎ-型半導体領域）１１０上に基準電位に固定された第６領域（Ｐ+型半導体領域）１１１ａ、１１１ｂが配置されているため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることが可能である。このため、光電変換によらないノイズ成分の低減を行うことができる。
【０１２３】
なお、本実施形態における第５領域（Ｎ-型半導体領域）１１０並びに第６領域をなす第１の小領域（Ｐ+型半導体領域）１１１ａ及び第２の小領域（Ｐ+型半導体領域）１１１ｂは、図１に示した第１の実施形態に係るＣＭＯＳセンサにおいても、形成することが可能である。この場合には、第５領域（Ｎ-型半導体領域）１１０と、第６領域をなす第１の小領域（Ｐ+型半導体領域）１１１ａ及び第２の小領域（Ｐ+型半導体領域）１１１ｂとは、Ｐ+型半導体領域１０３ａと第２領域（Ｎ型半導体領域）１１４との間に形成される。
【０１２４】
なお、本実施形態においては、第６領域は２個の小領域から形成されているが、第６領域をなす小領域の数は２には限定されない。第６領域を３個又は４個以上の小領域から構成することもできる。この場合、第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不純物濃度を低くすることが好ましい。
【０１２５】
また、第６領域を複数の小領域から構成する場合には、第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不純物濃度が低くなるようにすることができる。
【０１２６】
上述の第１乃至第１０の実施形態は上記の範囲に限定されるものではなく、以下のように、変更することが可能である。
【０１２７】
例えば、各実施形態における半導体領域の数は各実施形態に示された数に限定されるものではない。
【０１２８】
また、制御用ゲートの役割として、光電変換部を所望の電位にリセットする動作について記載したが、この動作に限定されるものではない。
【０１２９】
また、第１領域（Ｎ+型半導体領域）１０６とＮ+型半導体領域１０５とは同一の層として形成することも可能である。
【０１３０】
また、各実施形態において、半導体領域の極性をＮ型とＰ型との間で入れ替えることも可能である。
【０１３１】
さらに、各実施形態においては、Ｐ型半導体基板１０１を用いたが、Ｎ型半導体基板を使用することも可能である。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図２】本発明の第１の実施形態に係るＣＭＯＳセンサにおける入射光量、電位と出力電圧との関係を示すグラフである。
【図３】本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図４】本発明の第２の実施形態に係るＣＭＯＳセンサにおける入射光量、電位と出力電圧との関係を示すグラフである。
【図５】本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図６】本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図７】本発明の第５の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図８】本発明の第６の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図９】本発明の第６の実施形態に係るＣＭＯＳセンサの基本セルの変形例の部分的断面図である。
【図１０】本発明の第７の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図１１】本発明の第７の実施形態に係るＣＭＯＳセンサにおける入射光量、電位と出力電圧との関係を示すグラフである。
【図１２】本発明の第８の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図１３】本発明の第９の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図１４】本発明の第１０の実施形態に係るＣＭＯＳセンサの基本セルの断面図である。
【図１５】従来のＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷の状態図である。
【図１６】従来のＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときの状態図である。
【図１７】図１７（ａ）は従来のＣＭＯＳセンサのブロック図であり、図１７（ｂ）は従来のＣＭＯＳセンサの接続状態を示す回路図である。
【図１８】従来のＣＭＯＳセンサの入射光量、電位と出力電圧との関係を示すグラフである。
【符号の説明】
【０１３３】
１０１  Ｐ型半導体基板
１０２  Ｐ型ウエル層
１０３ａ、１０３ｂ  素子分離領域となるＰ+型半導体領域
１０５  制御用ＭＯＳＦＥＴのドレインとなるＮ+型半導体領域
１０６  第１領域としてのＮ+型半導体領域
１０７  第３領域としてのＮ型半導体領域
１０８  第２領域としてのＮ-型半導体領域
１１０  第５領域としてのＮ-型半導体領域
１１１  第６領域としてのＰ+型半導体領域
１１３  第５領域としてのＮ型半導体領域
１１１ａ  第６領域の第１の小領域としてのＰ+型半導体領域
１１１ｂ  第６領域の第２の小領域としてのＰ+型半導体領域
１１４  第２領域としてのＮ型半導体領域
１１６  第４領域としてのＮ-型半導体領域
１１７  第４領域の第１の小領域としてのＮ-型半導体領域
１１８  第４領域の第２の小領域としてのＮ-型半導体領域
２０１  制御用ＭＯＳＦＥＴ
２０２  第１ＭＯＳＦＥＴ
２０３  第２ＭＯＳＦＥＴ
２０４  第３負荷ＭＯＳＦＥＴ
２０５  暗出力転送ＭＯＳＦＥＴ
２０６  明出力転送ＭＯＳＦＥＴ
２０７  暗出力蓄積容量
２０８  明出力蓄積容量
３０１、３０２、３０３、３０５、３０６、３０７、３０８、３０９、３１０  光電変換部
【図１】
2005268812.tif 000003
【図２】
2005268812.tif 000004
【図３】
2005268812.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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