(57)【要約】【課題】電圧制御発振器の発振回路に設定周波数を大きく超えるような過度な電流が発振回路に供給されることを回避できて発振不能になることを防止した安定動作する電圧制御発振器およびＰＬＬ回路を提供する。【解決手段】入力される電流値に応じて決まる周波数にて発振する発振回路(8)と、入力される制御信号の電圧に対応して前記発振回路(8)の発振周波数を制御する制御回路(7)とを具備した電圧制御発振器(6)において、前記制御電圧を電流に変換するV-I変換回路部(7)の電流量に上限を設ける。【選択図】図２
2005328430.tif 000002
【特許請求の範囲】
【請求項１】
入力される電流値に応じて決まる周波数にて発振する発振回路と、入力される制御信号の電圧に対応して前記発振回路の発振周波数を制御する制御回路とを具備した電圧制御発振器において、
前記制限回路における制御電圧を電流に変換するV-I変換回路部の電流量に上限を設けたことを特徴とする電圧制御発振器。
【請求項２】
前記V-I変換回路部は、入力段にオペアンプを備え、前記制御電圧を該オペアンプの一方の入力に入力し、該オペアンプの他方の入力はこの電圧と等しくなるよう負帰還をかけ、電圧に応じた電流をオペアンプから取り出すようにし、電流量の上限はオペアンプの電流源に流す電流量により決定されることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記V-I変換回路部の電流取り出し方法は、オペアンプの差動増幅段のいずれか一方の電流をカレントミラーで折り返すことで前記発振回路に電流供給を行うことを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記発振回路は、ソース結合マルチバイブレータからなることを特徴とする請求項１〜３のいずれか１項に記載の電圧制御発振器。
【請求項５】
前記発振回路は、リングオシレータで構成されることを特徴とする請求項１〜３のいずれか１項に記載の電圧制御発振器。
【請求項６】
入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力するための電圧制御発振器を備えたＰＬＬ回路において、
前記電圧制御発振器が、請求項１〜５のいずれか１項に記載の電圧制御発振器であることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電圧に応じて発振周波数が制御される電圧制御発振器（Voltage Controlled Oscillator；ＶＣＯ）およびこれを用いたＰＬＬ回路（Phase Locked Loop）回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路等に、用いられる電圧制御発振器（以下では、ＶＣＯとも略記する）としては、例えば特許文献１に開示のものが知られている。この電圧制御発振器では、発振回路に通電される電流を制御するトランジスタのゲートに帰還回路を接続し、帰還回路により発振信号の直流成分の電圧に対応した電圧をトランジスタのゲートに印加するようにすることで動作不安定を防止している。
【０００３】
【特許文献１】特開平１０−３２７０４８号公報
【０００４】
図６は、従来の電圧制御発振器（ＶＣＯ）の一例を示す回路図である。このような従来の回路構成においては、抵抗のばらつきやプロセスの振れにより、制御電圧に対する出力周波数の特性（ＶＣＯ特性）は図７のようになる。すなわち、同一の制御電圧Ｖに対して、抵抗のばらつき等で、設計通りの発振周波数が得られるもの（ティピカル：typ）もあれば、これより高い発振周波数となるもの（ファーストケース：fast）、あるいは低い発振周波数となるもの（スローケース：slow）ができる。
【０００５】
ところで、高速やワイドレンジな特性を要求される用途においては、電圧制御発振器の入力に高い電圧がかかると、図８に示すようにスローケースに比べファーストケースのものでは出力周波数が高くなりすぎて動作が不安定になってしまうことがある。
【０００６】
先の特許文献１では、ＶＣＯの動作不安定を解消するため、発振回路に通電される電流を制御するトランジスタのゲートに帰還回路を接続し、帰還回路により発振信号の直流成分の電圧に対応した電圧をトランジスタのゲートに印加するようにしている。従って、発振信号が減衰して直流成分の電圧が低下すると帰還回路がトランジスタのゲート電圧を低下させ通電電流が低下し発振出力レベルを増強させるようにして電圧制御発振器の動作不安定を解消している。
【０００７】
然しながら、この回路では発振回路の出力を帰還回路に入力させているため、出力につく寄生容量が増加してしまうため、高周波発振に適さない。また出力波形がなまるのでノイズに対しても弱くなる。さらに発振回路の電流源のトランジスタのゲートがバイアス制御回路からと帰還回路からの２つの信号により制御されておりノイズの影響を受けやすくジッタ増大の虞がある。
【０００８】
また、高速化のために発振回路にソース結合で構成されたマルチバイブレータ（図３参照）を採用したＶＣＯでは、トランジスタ２段で発振させているため、発振回路のゲインを大きくすることができない。高速化のためにスローケースを考慮して発振回路に供給する電流を増加すると、ファーストケースのものでは発振回路に供給する電流がスローケースより増加することでゲイン不足となりＶＣＯが発振できなくなってしまう問題が生じる（図８参照）。
【０００９】
上述した電圧制御発振器（ＶＣＯ）は、ＰＬＬ回路にも用いられている。一般に、ＰＬＬ回路は、入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力するＶＣＯを備えて構成されている。図９は従来のＰＬＬ回路の構成の一例を示したブロック図である。図９のＰＬＬ回路101において、分周回路102はＰＬＬ回路の逓倍設定を行うものであり、基準入力信号と、分周回路102で分周された帰還信号との各位相を位相比較器103で比較し、比較された位相差分に応じたパルス信号をチャージポンプ104で出力する。該比較結果は、ローパスフィルタ105でリプルが除去された後、ＶＣＯ106に電圧Vcntとして出力される。ＶＣＯ106は、入力された電圧Vcntに応じた周波数の出力信号を出力する。
【００１０】
ところで、高速やワイドレンジな特性を要求されるＰＬＬ回路において、これを構成するＶＣＯが、既述したようにスローケースに比べファーストケースのものでその周波数が高くなりすぎる場合には（図８参照）、ＶＣＯの入力に高い電圧がかかるとＰＬＬ回路の出力周波数が高くなりすぎ、ＰＬＬ回路出力に後続したカウンタ等のデジタル回路が動作不能になってしまいデッドロックを起こしてしまうことがある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、本発明は電圧制御発振器にて、高速発振をさせるために、例示したようにゲインが大きくとれない発振回路であっても設定周波数を大きく超えるような過度な電流が発振回路に供給されることを回避できて発振不能になることを防止して安定動作する電圧制御発振器を提供することを目的とする。
【００１２】
また、本発明はこのような電圧制御発振器を含み構成され、プロセス変動等により周波数が高くなりすぎて、ＰＬＬ回路周辺回路が動作不能でデッドロックとなることを防止できるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の電圧制御発振器は、入力される電流値に応じて決まる周波数にて発振する発振回路と、入力される制御信号の電圧に対応して前記発振回路の発振周波数を制御する制御回路とを具備した電圧制御発振器において、前記制限回路における制御電圧を電流に変換するV-I変換回路部の電流量に上限を設けたことを特徴とする。
【００１４】
これによって高周波出力のためゲインが大きくとれない発振回路であっても、過度に電流が供給されることを回避でき発振不能になることを防止できる。また、ＰＬＬ回路に適用した場合に、ＶＣＯの入力に高い電圧がかかってもＰＬＬ回路の出力周波数が高くなりすぎることを回避できるのでＰＬＬ回路周辺回路が動作不能でデッドロックとなることを防止できる。
【００１５】
前記V-I変換回路部は、入力段にオペアンプを備え、前記制御電圧を該オペアンプの一方の入力に入力し、該オペアンプの他方の入力はこの電圧と等しくなるよう負帰還をかけ、電圧に応じた電流をオペアンプから取り出すようにし、電流量の上限はオペアンプの電流源に流す電流量により決定されることを特徴とする。このようにすればばらつきの小さいリミット電流を設定することができる。
【００１６】
前記V-I変換回路部の電流取り出し方法は、オペアンプの差動増幅段のいずれか一方の電流をカレントミラーで折り返すことで前記発振回路に電流供給を行うことを特徴とする。これによってばらつきの小さいリミット電流を設定することができる。
【００１７】
また、発振回路をソース結合マルチバイブレータで構成する。これによって高周波出力動作が可能となる。また、高周波出力のためゲインが大きくとれない発振回路であっても、過度に電流が供給されることを回避できるので電圧制御発振器が発振不能になることを防止できる。
【００１８】
また、発振回路をリングオシレータで構成する。これによって高周波出力で安定した発振が可能となる。また、プロセス変動等により電圧制御発振器の入力に高い電圧がかかった場合でもＰＬＬ回路の出力周波数が高くなりすぎることを回避できる。
【００１９】
また、本発明のＰＬＬ回路は、入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から出力された電圧に応じた周波数の信号を生成して出力するための電圧制御発振器を備え、この電圧制御発振器として上述した本発明の電圧制御発振器のいずれかを用いていることを特徴とする。
【００２０】
上述した電圧制御発振器をＰＬＬ回路に適用した場合、プロセス変動等により電圧制御発振器の入力に高い電圧がかかってもＰＬＬ回路の出力周波数が高くなりすぎることを回避できるのでＰＬＬ回路周辺回路が動作不能でデッドロックとなることを防止できる。
【発明の効果】
【００２１】
本発明に係る電圧制御発振器によれば、V-I変換回路部で変換可能な最大電流値にリミッタを設ける。これにより、発振回路に過度に電流が供給されて発振不能なることを回避できる。また、本発明のＰＬＬ回路では、入力に高い電圧がかかってもＰＬＬ周辺回路が動作不能でデッドロックとなることを防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面に従って説明する。図1は本発明に係る電圧制御発振器（ＶＣＯ）を含むＰＬＬ回路の一実施の形態を示すブロック図である。図1のＰＬＬ回路1は、本発明に係るＶＣＯ6を含み構成されており、ＶＣＯ６は制御回路としてのリミッタ付きV-I変換回路部７と発振回路8で構成されている。このＶＣＯ6については後で、更に詳述する。
【００２３】
図１のＰＬＬ回路1において、分周回路２はＰＬＬ回路の逓倍設定を行うものであり、位相比較器３で基準入力信号と分周回路２で分周された帰還信号との各位相を比較し、比較された位相差分に応じたパルス信号をチャージポンプ４を介して出力する。比較結果であるチャージポンプ４の出力は、ローパスフィルタ５でリプルが除去された後、制御電圧VcntとしてＶＣＯ６に出力される。ＶＣＯ６は、入力された制御電圧Vcntに応じた周波数の出力信号を出力する。
【００２４】
図２は、ＶＣＯ６の構成を示す回路図である。リミッタ付きのV-I変換回路部７と発振回路８で構成されるＶＣＯ６では、入力された制御電圧VcntをV-I変換回路部７で電流に変換し、これを発振回路８に供給する。発振回路８は入力された電流量に応じた周波数の出力信号を出力する。
V-I変換回路部７では前記制御電圧Vcntに応じた電流をオペアンプから取り出すようにしてあり、電圧リミット電流はオペアンプの電流源に流す電流量により決定される。V-I変換回路部７は、図２に示すように入力段に高利得の差動増幅器を備えており、定電流源22からの電流をカレントミラーで折り返し、トランジスタ24〜28で構成される差動増幅器のNMOS 24に入力してバイアス電流源としている。
【００２５】
上記オペアンプは、NMOSトランジスタ（ｎチャネル型のＭＯＳトランジスタ）25,26およびPMOS（ｐチャネル型のＭＯＳトランジスタ）27,28で構成され、NMOSトランジスタ31,32,33およびPMOS27,28と抵抗器34で構成した負帰還部、そしてNMOSトランジスタ37,38およびPMOSトランジスタ35,39と定電流源36で構成した出力段増幅部が接続されている。
【００２６】
図1のＰＬＬ回路1では、チャージポンプ４からの（ローパスフィルタ5を経た）出力VcntをＶＣＯ６のリミッタ付きV-I変換回路部７の差動増幅器の一方の入力に入力し、他方の入力はこの電圧と等しくなるよう負帰還をかけている。リミッタ付きV-I変換回路部７ではVcntに応じた電流をPMOS 27,28から取り出し、PMOS 29,30の電流が等しくなるようNMOS 33を介して負帰還がかけられる。定電流源22からNMOS 24に流すことができる電流をI1とすると、PMOS 27、NMOS 25に流れる電流と、PMOS 28、NMOS 26に流れる電流が等しくなるように制御されるので、PMOS 27、NMOS 25に流すことができる電流の最大値はI1/2となる。
【００２７】
よってVcntが0VからVCCまで入力されるとすると、PMOS 27、NMOS 25に流れる電流は0から増加していき、電流のリミットはI1/2となる。ここでPMOS 27とPMOS 35のトランジスタサイズが等しいとすると、Vcntに応じてPMOS 35に流れる電流は0からI1/2まで変化する。定電流源36はＶＣＯの制御電圧値に関わらず一定電流を発振回路39に供給し、ＰＬＬ回路の自走周波数を決めている。ここで、定電流源36の電流をI2とすると、Vcntに応じてNMOS 37に流れる電流はI2からI2+(I1/2)まで変化する。
【００２８】
このようにリミッタ付きV-I変換回路部7においては、変換した電流をカレントミラーで折り返し、後段の発振回路に上限が設けられた制御電圧PC, NCとして出力する。このように、本実施の形態では、制御電圧を電流に変換するV-I変換回路部(7)の電流量の最大値を制限するリミッタ要素を設けて電流量に上限を設けている。 図４に本実施の形態におけるリミッタ付きV-I変換回路部7の制御電圧に対する変換電流の特性図を示す。
【００２９】
図３は発振回路8の具体的構成の一例を示す図である。本実施の形態では、ＶＣＯは発振回路８はソース結合マルチバイブレータからなっている。このように発振回路が高速化のためにソース結合で構成されたＶＣＯでは、トランジスタ２段で発振させているため、一般には発振回路のゲインを大きくすることができない。高速化のため発振回路に供給する電流を増加するとゲイン不足でＶＣＯが発振できなくなってしまうことがある。
【００３０】
しかし、本実施の形態では、既述したようにリミッタ付きV-I変換回路部７により、変換可能な最大電流のリミットが設定できるので、従来のようにスローケースとファーストケースにより変換電流に差が発生した場合でも過度に電流を流してしまう事態が回避できるので、ＶＣＯの発振不能を防止することができる。
【００３１】
図５にリミッタ付きV-I変換回路部7を含むＶＣＯ_6の制御電圧に対する出力周波数の特性図を示す。図８と比べると、制御電圧を大きくしてもリミット電流によって出力周波数が高くなりすぎることを回避できていることが判る。
【００３２】
そして、このＶＣＯ６を用いているＰＬＬ回路１は、ＶＣＯの入力に高い電圧がかかってもＰＬＬ回路１の出力周波数が高くなりすぎず、ＰＬＬ回路出力後のカウンタ等デジタル回路が動作不能になることを回避できデッドロックを防止することができる。
【００３３】
〔第２実施形態〕
本発明の電圧制御発振器における発振回路には、上述した実施の形態と異なる構成のものを使用することもできる。例えば、図２の発振回路に替えて図７における発振回路と同じリングオシレータからなる構成の発振回路111を用いることができる。発振回路111以外のリミッタ付きV-I変換回路部部分は、既述した第１実施の形態とまったく同一（図２参照）で良い。
【００３４】
このように構成する第２の実施形態の場合においても、既述したように、リミッタ付きV-I変換回路部により変換可能な最大電流のリミットが設定できるので、スローケースとファーストケースにより変換電流に差が発生しても過度に電流を流してしまう事態が回避でき、ＶＣＯの発振不能を防止することができる。また、このＶＣＯをＰＬＬ回路に用いた場合には、ＶＣＯの入力に高い電圧がかかってもＰＬＬ回路の出力周波数が高くなりすぎず、ＰＬＬ回路出力後のカウンタ等デジタル回路が動作不能になることを回避できデッドロックを防止することができる。
【産業上の利用可能性】
【００３５】
本発明の電圧制御発振回路は、高速、ワイドレンジのＰＬＬ回路の他にも周波数シンセサイザ等の各種用途にも適用できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態であるＰＬＬ回路の構成図である。
【図２】本発明の実施の形態である電圧制御発振器（ＶＣＯ）の回路図である。
【図３】ＶＣＯにおけるソース結合マルチバイブレータでなる発振回路の一例を示す回路図である。
【図４】実施形態のＶＣＯの特性図である。
【図５】本発明に係るリミッタ付きV-I変換器特性図である。
【図６】従来の電圧制御発振器を示す回路図である。
【図７】図６の電圧制御発振器のＶＣＯ特性図である。
【図８】図６の電圧制御発振器のＶＣＯ特性図である。
【図９】従来のＰＬＬ回路の構成図である。
【符号の説明】
【００３７】
１…ＰＬＬ回路
２…分周回路
３…位相比較器
４…チャージポンプ
５…ローパスフィルタ
６…電圧制御発振器（ＶＣＯ）
７…リミッタ付きV-I変換回路部（制御回路）
８…発振回路
22,36…定電流源
23,24,25,26,31,32,33,37,38,43,44,46,47…NMOSトランジスタ
27,28,29,30,35,39…PMOSトランジスタ
34…抵抗器
41,42…可変抵抗
45…容量
106…電圧制御発振器
110…V-I変換回路部
111…発振回路（リングオシレータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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