(57)【要約】【課題】容易にラッチアップ効果を防止することができる集積回路を提供する。【解決手段】  本発明の集積回路は、基板上に形成され、ＳＣＲを有する内部回路、基板上に形成され、接続パッドに接続されたＥＳＤ保護素子、基板上に形成され、接続パッドに接続された能動領域、アノードが接続パッドに接続され、カソードが第１の電源に接続された第１の分流ダイオード、カソードが接続パッドに接続され、アノードが第２の電源に接続された第２の分流ダイオード、及び第１の分流ダイオードと第２の分流ダイオードとを囲む保護リングを有し、第１の分流ダイオード及び第２の分流ダイオードから、内部回路、ＥＳＤ保護素子、及び能動領域までの距離は１５０μｍ以上である。【選択図】  図２
2005268614.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、シリコン制御整流素子を有する内部回路；
基板上に形成され、接続パッドに接続された能動領域；及び
前記接続パッドに接続された分流ダイオード；
を有し、
前記分流ダイオードから前記内部回路及び前記能動領域までの距離は１５０μｍ以上であり；
所定値以上の電流が前記接続パッドに流れる際に、前記分流ダイオードが分流経路を形成し、前記シリコン制御整流素子においてラッチアップ効果が発生することを回避する；
集積回路。
【請求項２】
前記分流ダイオードを囲む保護リングをさらに有する；
請求項１に記載の集積回路。
【請求項３】
前記分流ダイオードは、二重拡散ドレイン構造を有するダイオードである
請求項１に記載の集積回路。
【請求項４】
前記分流ダイオードは、寄生ダイオードである；
請求項１に記載の集積回路。
【請求項５】
基板上に形成され、シリコン制御整流素子を有する内部回路；
基板上に形成され、接続パッドに接続された静電気放電保護素子；
基板上に形成され、接続パッドに接続された能動領域；
アノードが前記接続パッドに接続され、カソードが第１の電源に接続された第１の分流ダイオード；
カソードが前記接続パッドに接続され、アノードが第２の電源に接続された第２の分流ダイオード；及び
前記第１の分流ダイオードと前記第２の分流ダイオードとを囲む保護リング；
を有し、
前記第１の分流ダイオード及び第２の分流ダイオードから、前記内部回路、前記静電気放電保護素子、及び前記能動領域までの距離は１５０μｍ以上である；
集積回路。
【請求項６】
前記第１の分流ダイオード及び第２の分流ダイオードは、二重拡散ドレイン構造を有するダイオードである；
請求項５に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路、特にラッチアップ効果を防止することができる集積回路に関する。
【背景技術】
【０００２】
ラッチアップ（ｌａｔｃｈ−ｕｐ）効果は、ＣＭＯＳ−ＩＣの信頼度に関わり、寄生（ｐａｒａｓｉｔｉｃ）ＰＮＰＮ構造、即ち、シリコン制御整流素子（Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌ  Ｒｅｃｔｉｆｉｅｒ：  ＳＣＲ）が導通し、低抵抗状態になることをいう。ラッチアップ効果が発生すると、電源配線とグラウンドの間に抵抗値の低い並列抵抗が形成され、大きな電源電流が電源配線に流れる。この電流を制限しないと、ロジックエラーや回路の誤動作が発生し、或いは、ＩＣに回復できない障害を与える。残念ながら、ＰＭＯＳのＰ＋、ＮＭＯＳのＮＷＥＬＬ、Ｐ基板、及びＮ＋は、ＰＮＰＮ構造を自然に形成し、ＣＭＯＳ製造工程により、ＰＮＰＮ構造の寄生ＳＣＲが必然的に形成される。
【０００３】
ＣＭＯＳにおいてラッチアップ効果を引き起こす要因が種々あり、明らかになった要因は、ＩＣ操作時に、ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）効果による基板電流、又は／及び接続パッド（ｐａｄ）に存在するノイズによる寄生ダイオードの順電流である。
【０００４】
図１は、従来の集積回路を示す回路図である。
【０００５】
ラッチアップ効果による基板電流の大部分は、ウエハ上の静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路１４に形成された寄生ダイオードＤｐを介して注入される。寄生ＳＣＲ１２は、寄生のＰ＋／ＮＷＥＬＬ／Ｐ基板、及びＮＷＥＬＬ／Ｐ基板／Ｎ＋からなるトランジスタの導通により導通される。ベースとエミッターの間の電圧Ｖｂｅが０．７Ｖより高ければ、以上の２つのトランジスタが導通される。この電圧ＶｂｅはＮＷＥＬＬとＰ基板の間の抵抗上の電圧降下により決められる。そのため、ラッチアップ効果の発生を防止するために、ＮＷＥＬＬとＰ基板の間の寄生抵抗、或いは、寄生ＰＮＰトランジスタと寄生ＮＰＮトランジスタのゲインを減少させることが必要である。
【０００６】
従来のラッチアップ効果防止法は、以下のような欠点がある。
１．半導体製造技術によりラッチアップ効果を防止する場合、エピタキシャル型ＣＭＯＳは、ＮＷＥＬＬとＰ基板の間の寄生抵抗が比較的に小さく、また、トレンチ分離及びＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）は、寄生ＰＮＰトランジスタと寄生ＮＰＮトランジスタのカプリングを弱める。
【０００７】
しかし、この工程は製造プロセスを複雑化し、製造コストが上昇する。
２．レイアウト技術によりラッチアップ効果を防止する場合、保護リング（ｇｕａｒｄ  ｒｉｎｇ）はよく使われている。これにより、ラッチアップ効果阻止値を高め、寄生バイポーラトランジスタの間のカプリングを除去し、また、ＣＭＯＳの内部回路においてラッチアップ効果が発生する前に、注入されたキャリアを収集することができる。言い換えれば、保護リングにより、ＮＷＥＬＬとＰ基板のコンタクト（ｐｉｃｋｕｐ  ｃｏｎｔａｃｔ）が増え、不純物領域とコンタクトの距離を短縮することができ、また、ラッチアップ効果を増強し得るＮＷＥＬＬとＰ基板の寄生抵抗値を減少させることができる。
【０００８】
しかし、保護リングは、ウエハのレイアウト面積を占め、ウエハの大きさを増大させ、また、レイアウト上制限がある場合、保護リングを設け、又は、コンタクトを増やすことが困難な場合もある。
【０００９】
また、Ｉ／Ｏインジェクタと内部回路間の距離を長くする方法もある。しかし、これにより、ウエハ全体の大きさを大幅に増大させ、使用上制限を受けることがよくある。
３．回路技術によりラッチアップ効果を防止する場合、特許文献１にＳｈｅｎにより提案されたラッチアップ効果検出回路が、ＮＷＥＬＬとＰ基板の電圧基準の変化を測定し、ラッチアップ効果が発生した時に、ＮＷＥＬＬとＰ基板の電圧基準をもとの値に戻す。
【００１０】
しかし、該方法は、回路を複雑化し、また、レイアウト空間を増大させる。
【００１１】
従って、容易にラッチアップ効果を防止することを実現でき、特に、内部回路付近に保護リングを設けることができない又はコンタクトを増やすことができない場合でも、ラッチアップ効果を防止することができる集積回路が要求される。
【特許文献１】米国特許第５９４２９３２号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、容易にラッチアップ効果を防止することができる集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
以上の目的を達成するために、本発明の集積回路は、基板上に形成され、ＳＣＲを有する内部回路、基板上に形成され、接続パッドに接続されたＥＳＤ保護素子、基板上に形成され、接続パッドに接続された能動領域、アノードが接続パッドに接続され、カソードが第１の電源に接続された第１の分流ダイオード、カソードが接続パッドに接続され、アノードが第２の電源に接続された第２の分流ダイオード、及び第１の分流ダイオードと第２の分流ダイオードとを囲む保護リングを有し、第１の分流ダイオード及び第２の分流ダイオードから、内部回路、ＥＳＤ保護素子、及び能動領域までの距離は１５０μｍ以上である。
【発明の効果】
【００１４】
本発明によれば、分流ダイオードを設け、基板電流を分流することにより、内部回路及びＥＳＤ保護素子のレイアウトを変更せずに、ラッチアップ効果発生源の影響を弱め、ラッチアップ効果が発生する確率を減少させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の以上の目的、特徴及び利点をより明確にするために、次に添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。
【００１６】
ＣＭＯＳにおけるラッチアップ効果を引き起こす要因が種々あり、明らかになった要因は、ＩＣ操作時に、ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）効果による基板電流、又は／及び接続パッド（ｐａｄ）に存在するノイズによる寄生ダイオードの順電流である。また、ラッチアップ効果による基板電流の大部分は、ウエハ上のＥＳＤ保護回路に形成された寄生ダイオードを介して注入される。
【００１７】
本発明は、従来技術において寄生ＳＣＲの導通を阻止することによりラッチアップ効果の発生を防ぐという受け身的な方法を採用しない。本発明の特徴は、もとの内部回路及びＥＳＤ保護素子のレイアウトを変更せず、基板電流を分流する経路として分流ダイオードを増設し、ラッチアップ効果発生源の影響を弱め、さらに、ラッチアップ効果が発生する確率を減少させることにある。
【００１８】
図２は本発明の集積回路を示す回路図である。
【００１９】
本発明の集積回路は、基板２６上に形成され、ＳＣＲ１２を有する内部回路２０、基板２６上に形成され、接続パッド１６に接続されたＥＳＤ保護素子１４、基板２６上に形成され、接続パッド１６に接続された能動領域１８、アノードが接続パッド１６に接続され、カソードが第１の電源Ｖｄｄに接続された分流ダイオードＤ１、カソードが接続パッド１６に接続され、アノードが第２の電源Ｖｓｓに接続された分流ダイオードＤ２、及び分流ダイオードＤ１と分流ダイオードＤ２とを囲む保護リング２２を有する。また、基板２６上に、外部回路２４が形成されている。
【００２０】
分流ダイオードＤ１、Ｄ２から内部回路２０及び接続パッド１６に接続されたＥＳＤ保護素子１４までの距離、また、分流ダイオードＤ１、Ｄ２から能動領域１８までの距離は１５０μｍ以上である。
【００２１】
過大な電流、たとえば、所定値以上の電流が接続パッド１６に流れるときに、分流ダイオードＤ１とＤ２が付加の電流経路となり、ゆえに、ＥＳＤ保護素子１４に流れる基板電流を有効に減らし、内部回路２０中における寄生ＳＣＲ１２によるラッチアップ効果を防止する。
【００２２】
ここで、ラッチアップ効果のトリガーレベルを、ラッチアップ効果が発生する前に接続パッド１６から内部回路２０中に流れる最大電流とする。キルヒホッフ法則（Ｋｉｒｃｈｈｏｆｆ’ｓ  Ｌａｗ）によれば、分流ダイオードＤ１とＤ２が存在する場合、接続パッド１６から注入された電流は、ＥＳＤ保護素子１４と分流ダイオードＤ１、Ｄ２により分担される。ゆえに、ＥＳＤ保護素子１４から内部回路２０中に注入される基板電流が小さくなる。言い換えれば、ラッチアップ効果を引き起こすトリガーレベルが分流ダイオードの数の増大につれて高くなる。即ち、本発明は、ラッチアップ効果を引き起こすトリガーレベルを高めることによって、ラッチアップ効果が発生する確率を小さくする。
【００２３】
また、本発明において、分流ダイオードＤ１、Ｄ２を接続パッド１６と離れた自由な領域に設置することができる。これによって、接続パッド１６付近のレイアウト空間が不足で、保護リングを設置することができないというような特殊な場合であっても、ラッチアップ効果を有効に防止することができる。
【００２４】
なお、分流ダイオードＤ１、Ｄ２は、回路が通常に動作する時に導通せず、ノイズや、オーバーシュート電圧、アンダーシュート電流などが接続パッド１６に加えられたときに導通する。
【００２５】
本発明において、分流ダイオードＤ１、Ｄ２として、二重拡散ドレイン（ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｄｒａｉｎ）構造を有し、破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を増加させる低電圧ダイオード又は高電圧ダイオードを用いることができる。
【００２６】
また、分流ダイオードＤ１、Ｄ２として、付加されたＥＳＤ保護素子１４において形成された寄生ダイオードを用いてもよい。例えば、ゲート電極がグラウンドに接続され、ＲＣ回路と接続、またはフローティング接続されたＮＭＯＳ若しくはＰＭＯＳトランジスタでも良い。
【００２７】
分流ダイオードＤ１、Ｄ２に隣接する外部回路２４において、寄生ＳＣＲによるラッチアップ効果が発生することを防ぐために、分流ダイオードＤ１、Ｄ２と、接続パッド１６と接続されていない外部回路２４との距離Ｘ３は、好ましくは、８０μｍ以上とする。
【００２８】
また、分流ダイオードＤ１，Ｄ２を囲む保護リング２２が設けられている。これにより、分流ダイオードＤ１，Ｄ２から注入されたキャリアは、付近の他の寄生ＳＣＲ、例えば、外部回路２４における寄生ＳＣＲのラッチアップ効果を引き起こす前に収集され、除去される。保護リング２２を設けた場合は、分流ダイオードＤ１、Ｄ２と外部回路２４との距離Ｘ３は、好ましくは、４０μｍ以上とする。
【００２９】
以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。
【図面の簡単な説明】
【００３０】
【図１】従来の集積回路を示す回路図である。
【図２】本発明の集積回路を示す回路図である。
【符号の説明】
【００３１】
１２    ＳＣＲ
１４    ＥＳＤ保護素子
１６    接続パッド
１８    能動領域
２０    内部回路
２２    保護リング
２４    外部回路
２６    基板
【図１】
2005268614.tif 000003
【図２】
2005268614.tif 000004