(57)【要約】【課題】  ストレージノード側のソース・ドレイン近傍の電界を緩和することのできる半導体装置およびその製造方法を提供する。【解決手段】  第１導電型の半導体基板１内に形成されたパンチスルー防止層４と、半導体基板１の上に形成されたゲート絶縁膜５と、ゲート絶縁膜５の上に形成されたゲート電極６と、ゲート電極６の両側の半導体基板１内に、パンチスルー防止層４と接続して形成されたソース・ドレイン領域８，９と、ソース・ドレイン領域８と電気的に接続するストレージノード１６と、ソース・ドレイン領域９と電気的に接続するビット線１７とを備える。ビット線１７と接続するソース・ドレイン領域９は、上層に高濃度の第２導電型不純物領域１１を有し、下層に第１導電型不純物領域１０を有する。ゲート絶縁膜５の下の半導体基板１内にはチャネル領域は形成されていない。【選択図】      図６
2005123384.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面から所定の深さに形成された第１導電型のパンチスルー防止層と、
前記パンチスルー防止層が位置する前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に、前記パンチスルー防止層と接続して形成された第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の一方と電気的に接続された導電体からなるストレージノードと、
前記ソース・ドレイン領域の他方と電気的に接続された導電体からなるビット線とを備え、
前記ビット線と接続する前記ソース・ドレイン領域の上層には、第２導電型の不純物を高濃度に含有する領域を有し、該ソース・ドレイン領域の下層には第１導電型の不純物領域が形成されており、
前記ゲート絶縁膜下の前記半導体基板内にチャネル領域が形成されていないことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成された第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の一方と電気的に接続された導電体からなるストレージノードと、
前記ソース・ドレイン領域の他方と電気的に接続された導電体からなるビット線とを備え、
前記ビット線と接続する前記ソース・ドレイン領域の上層には、第２導電型の不純物を高濃度に含有する領域を有し、該ソース・ドレイン領域の下層には第１導電型の不純物領域が形成されており、
前記ゲート絶縁膜下の前記半導体基板内には、チャネル領域およびパンチスルー防止層が形成されていないことを特徴とする半導体装置。
【請求項３】
前記ゲート電極の側壁部にサイドウォールが形成されている請求項１または２に記載の半導体装置。
【請求項４】
チャネル領域が形成されていない第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を注入する工程と、
前記パンチスルー防止層が位置する前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記半導体基板内に第２導電型の不純物を注入して、前記ゲート電極の両側に前記パンチスルー防止層に接続するソース・ドレイン領域を形成する工程と、
前記半導体基板に第１導電型の不純物を注入して、前記ソース・ドレイン領域の一方の下層部分に第１導電型の不純物領域を形成する工程と、
前記半導体基板に第２導電型の不純物を注入して、前記第１導電型の不純物領域が形成されたソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成する工程と、
前記第１導電型の不純物領域および前記高濃度の第２導電型の不純物領域が形成されたソース・ドレイン領域に電気的に接続するビット線を形成する工程と、
前記第１導電型の不純物領域および前記高濃度の第２導電型の不純物領域が形成されていないソース・ドレイン領域に電気的に接続するストレージノードを形成する工程とを有し、
前記第１導電型の不純物領域を形成する工程での不純物の注入量ａ１は式（１）の関係を満たし、
（数１）
ａ１＝ｎ１ｂ１＋ｂ２・・・（１）
但し、ｎ１＝２〜５
（式（１）において、ｂ１は、前記半導体基板にチャネル領域を形成する場合に、該チャネル領域形成のために注入する第１導電型の不純物の注入量であり、ｂ２は、該チャネル領域を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。）
前記高濃度の第２導電型の不純物領域を形成する工程での不純物の注入量ａ２は式（２）の関係を満たすことを特徴とする半導体装置の製造方法。
（数２）
ａ２＝ｎ１ｎ２ｂ１＋ｂ３・・・（２）
但し、ｎ２＝１〜２
（式（２）において、ｂ３は、前記チャネル領域を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。）
【請求項５】
前記半導体基板はシリコン基板であり、前記第１導電型の不純物領域を形成する工程における不純物はＢであって、Ｂの注入量は２．０×１０１３ｃｍ−２〜３．８×１０１３ｃｍ−２の範囲内である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はシリコン基板であり、前記高濃度の第２導電型の不純物領域を形成する工程における不純物はＡｓであって、Ａｓの注入量は２．４×１０１３ｃｍ−２〜７．２×１０１３ｃｍ−２の範囲内である請求項４または５に記載の半導体装置の製造方法。
【請求項７】
チャネル領域およびパンチスルー防止層が形成されていない第１導電型の半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記半導体基板内に第２導電型の不純物を注入して、前記ゲート電極の両側にソース・ドレイン領域を形成する工程と、
前記半導体基板に第１導電型の不純物を注入して、前記ソース・ドレイン領域の一方の下層部分に第１導電型の不純物領域を形成する工程と、
前記半導体基板に第２導電型の不純物を注入して、前記第１導電型の不純物領域が形成されたソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成する工程と、
前記第１導電型の不純物領域および前記高濃度の第２導電型の不純物領域が形成されたソース・ドレイン領域に電気的に接続するビット線を形成する工程と、
前記第１導電型の不純物領域および前記高濃度の第２導電型の不純物領域が形成されていないソース・ドレイン領域に電気的に接続するストレージノードを形成する工程とを有し、
前記第１導電型の不純物領域を形成する工程での不純物の注入量ｃ１は式（３）の関係を満たし、
（数３）
ｃ１＝ｎ３（ｄ１＋ｄ２）＋ｄ３・・・（３）
但し、ｎ３＝２〜８
（式（３）において、ｄ１は、前記半導体基板にチャネル領域を形成する場合に、該チャネル領域形成のために注入する第１導電型の不純物の注入量であり、ｄ２は、前記半導体基板にパンチスルー防止層を形成する場合に、該パンチスルー防止層形成のために注入する第１導電型の不純物の注入量であり、ｄ３は、該チャネル領域および該パンチスルー防止層を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。）
前記高濃度の第２導電型の不純物領域を形成する工程での不純物の注入量ｃ２は式（４）の関係を満たすことを特徴とする半導体装置の製造方法。
（数４）
ｃ２＝ｎ３ｎ４（ｄ１＋ｄ２）＋ｄ４・・・（４）
但し、ｎ４＝１〜４
（式（４）において、ｄ４は、前記チャネル領域および前記パンチスルー防止層を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。）
【請求項８】
前記半導体基板はシリコン基板であり、前記第１導電型の不純物領域を形成する工程における不純物はＢであって、Ｂの注入量は２．６×１０１３ｃｍ−２〜８．０×１０１３ｃｍ−２の範囲内である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板はシリコン基板であり、前記高濃度の第２導電型の不純物領域を形成する工程における不純物はＡｓであって、Ａｓの注入量は３．０×１０１３ｃｍ−２〜３．０×１０１４ｃｍ−２の範囲内である請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の側壁部にサイドウォールを形成する工程をさらに有する請求項４〜９のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳細には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルトランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の増加に伴い個々のデバイスの寸法は微小化が進み、各デバイスを構成する半導体領域の寸法も微細化されている。微細化された半導体装置の製造方法については、従来より種々の報告例がある（例えば、特許文献１および２参照。）。
【０００３】
図１３〜図１８は、ＤＲＡＭのメモリセルトランジスタを有する半導体装置について、従来法によるその製造方法を説明するための断面図である。
【０００４】
まず、半導体基板４１に素子分離領域４２を形成した後、メモリセル領域に不純物をイオン注入してウェル４３を形成する。さらに、不純物イオンの注入を行って、チャネル領域４４およびパンチスルー防止層４５を形成する（図１３）。
【０００５】
次に、半導体基板４１の上に、ゲート絶縁膜４６、ゲート電極４７および絶縁膜４８を形成して図１４の構造とする。
【０００６】
その後、シリコン基板４１内に不純物をイオン注入し、メモリセルトランジスタのソース・ドレイン領域４９，５０を形成する（図１５）。図１５において、４９はストレージノードがコンタクトするソース・ドレイン領域であり、５０はビット線がコンタクトするソース・ドレイン領域である。
【０００７】
次に、フォトリソグラフィ法を用いて、ソース・ドレイン領域５０に不純物をイオン注入し、不純物領域５１，５２を形成する（図１６）。不純物領域５１は、ソース・ドレイン領域５０の空乏層の伸びを抑えて、実効的なチャネル長を長くすることを可能にする。一方、不純物領域５２は、ソース・ドレイン領域５０へのコンタクト抵抗を低減させる働きを有する。尚、図１６において、レジストパターン５３は、イオン注入の際のマスクとして使用される。その後、サイドウォール５４を形成して図１７の構造とする。
【０００８】
次に、ソース・ドレイン領域４９にストレージノードコンタクト５５を形成する。また、ソース・ドレイン領域５０にビット線コンタクト５６を形成する。その後、ストレージノード５７およびビット線５８を形成することによって、図１８に示す構造が得られる。
【０００９】
【特許文献１】特開平１０−５６１４７号公報
【特許文献２】特開２０００−２６０９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の製造方法においては、メモリセルトランジスタの実効ゲート長を長くするために、ソース・ドレイン領域形成時にビット線側に不純物が注入される。しかしながら、チャネル領域４４とパンチスルー防止層４５とが既に形成されているために、ストレージノード側のソース・ドレイン領域４９の近傍における電界が強くなって、ポーズリフレッシュ特性が悪化するという問題があった。
【００１１】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ストレージノード側のソース・ドレイン近傍の電界を緩和することのできる半導体装置およびその製造方法を提供することにある。
【００１２】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１導電型の半導体基板の表面から所定の深さに形成された第１導電型のパンチスルー防止層と、このパンチスルー防止層が位置する半導体基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の両側の半導体基板内に、パンチスルー防止層と接続して形成された第２導電型のソース・ドレイン領域と、このソース・ドレイン領域の一方と電気的に接続された導電体からなるストレージノードと、ソース・ドレイン領域の他方と電気的に接続された導電体からなるビット線とを備える。ビット線と接続するソース・ドレイン領域の上層には、第２導電型の不純物を高濃度に含有する領域を有し、また、このソース・ドレイン領域の下層には第１導電型の不純物領域が形成されている。本発明において、ゲート絶縁膜下の半導体基板内にはチャネル領域は形成されていない。
【００１４】
また、本発明の半導体装置は、第１導電型の半導体基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の両側の半導体基板内に形成された第２導電型のソース・ドレイン領域と、このソース・ドレイン領域の一方と電気的に接続された導電体からなるストレージノードと、ソース・ドレイン領域の他方と電気的に接続された導電体からなるビット線とを備える。ビット線と接続するソース・ドレイン領域の上層には、第２導電型の不純物を高濃度に含有する領域を有し、また、このソース・ドレイン領域の下層には第１導電型の不純物領域が形成されている。ゲート絶縁膜下の半導体基板内には、チャネル領域およびパンチスルー防止層は形成されていない。
【００１５】
本発明の半導体装置の製造方法は、チャネル領域が形成されていない第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を注入する工程と、このパンチスルー防止層が位置する半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程と、半導体基板内に第２導電型の不純物を注入して、ゲート電極の両側にパンチスルー防止層に接続するソース・ドレイン領域を形成する工程と、半導体基板に第１導電型の不純物を注入して、ソース・ドレイン領域の一方の下層部分に第１導電型の不純物領域を形成する工程と、半導体基板に第２導電型の不純物を注入して、第１導電型の不純物領域が形成されたソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成する工程と、第１導電型の不純物領域および高濃度の第２導電型の不純物領域が形成されたソース・ドレイン領域に電気的に接続するビット線を形成する工程と、第１導電型の不純物領域および高濃度の第２導電型の不純物領域が形成されていないソース・ドレイン領域に電気的に接続するストレージノードを形成する工程とを有する。第１導電型の不純物領域を形成する工程での不純物の注入量ａ１は式（１）の関係を満たす。また、高濃度の第２導電型の不純物領域を形成する工程での不純物の注入量ａ２は式（２）の関係を満たす。
【００１６】
ａ１＝ｎ１ｂ１＋ｂ２・・・（１）
但し、ｎ１＝２〜５
【００１７】
式（１）において、ｂ１は、半導体基板にチャネル領域を形成する場合に、このチャネル領域形成のために注入する第１導電型の不純物の注入量であり、ｂ２は、このチャネル領域を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。
【００１８】
ａ２＝ｎ１ｎ２ｂ１＋ｂ３・・・（２）
但し、ｎ２＝１〜２
【００１９】
式（２）において、ｂ３は、チャネル領域を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。
【００２０】
また、本発明の半導体装置の製造方法は、チャネル領域およびパンチスルー防止層が形成されていない第１導電型の半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程と、半導体基板内に第２導電型の不純物を注入して、ゲート電極の両側にソース・ドレイン領域を形成する工程と、半導体基板に第１導電型の不純物を注入して、ソース・ドレイン領域の一方の下層部分に第１導電型の不純物領域を形成する工程と、半導体基板に第２導電型の不純物を注入して、第１導電型の不純物領域が形成されたソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成する工程と、第１導電型の不純物領域および高濃度の第２導電型の不純物領域が形成されたソース・ドレイン領域に電気的に接続するビット線を形成する工程と、第１導電型の不純物領域および高濃度の第２導電型の不純物領域が形成されていないソース・ドレイン領域に電気的に接続するストレージノードを形成する工程とを有する。第１導電型の不純物領域を形成する工程での不純物の注入量ｃ１は式（３）の関係を満たす。また、高濃度の第２導電型の不純物領域を形成する工程での不純物の注入量ｃ２は式（４）の関係を満たす。
【００２１】
ｃ１＝ｎ３（ｄ１＋ｄ２）＋ｄ３・・・（３）
但し、ｎ３＝２〜８
【００２２】
式（３）において、ｄ１は、半導体基板にチャネル領域を形成する場合に、このチャネル領域形成のために注入する第１導電型の不純物の注入量であり、ｄ２は、半導体基板にパンチスルー防止層を形成する場合に、このパンチスルー防止層形成のために注入する第１導電型の不純物の注入量であり、ｄ３は、チャネル領域およびパンチスルー防止層を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。
【００２３】
ｃ２＝ｎ３ｎ４（ｄ１＋ｄ２）＋ｄ４・・・（４）
但し、ｎ４＝１〜４
【００２４】
式（４）において、ｄ４は、チャネル領域およびパンチスルー防止層を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。
【発明の効果】
【００２５】
この発明は以上説明したように、チャネルドープを行わないことによって、ストレージノードがコンタクトするソース・ドレイン領域の電界を緩和させることができる。これにより、接合リーク電流を低減させてポーズリフレッシュ特性を改善することができる。
【００２６】
また、チャネルドープおよびパンチスルー防止層の注入を行わないことによって、ストレージノードがコンタクトするソース・ドレイン領域の電界をさらに緩和させることができる。したがって、接合リーク電流を低減させてポーズリフレッシュ特性の一層の改善を図ることができる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１．
図１〜図６を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００２８】
まず、第１導電型の半導体基板１の上に素子分離領域２を形成する。素子分離領域２の形成は、熱酸化法またはシリコン酸化膜の埋め込みなどによって形成することができる。素子分離領域２以外の領域は活性領域となる。
【００２９】
例えば、シリコン基板の表面を酸化して酸化膜を形成した後に、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤ法という。）などによって、窒化シリコン膜（Ｓｉ３Ｎ４）などの酸化防止膜を堆積する。次に、フォトリソグラフィ法およびエッチング法を用いて、素子分離となる領域の酸化膜および酸化防止膜を除去し、シリコン基板の表面を露出させる。この後、シリコン基板を加熱炉内に入れて、シリコン基板の表面を熱酸化させる。この際、酸化防止膜を形成した領域ではシリコンの酸化反応は起こらないが、酸化膜および酸化防止膜が除去された領域ではシリコンが酸化して酸化シリコン（ＳｉＯ２）を生成する。その後、素子形成領域の不要となった酸化膜および酸化防止膜を除去し、酸化シリコンが形成されている領域を素子分離領域とすることができる。
【００３０】
次に、フォトリソグラフィ法を用いて、半導体基板１のメモリセル領域にウェル３を形成する。例えば、シリコン基板の所定領域にレジストパターンを形成し、このレジストパターンをマスクとしてＢ（ボロン）をイオン注入する。これにより、ｐウェルを形成することができる。
【００３１】
さらに、半導体基板１の表面から所定の深さの領域に、第１導電型の不純物をイオン注入してパンチスルー防止層４を形成する。例えば、不純物としてＢを用い、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入する。また、不純物としてＢＦ２を用い、注入エネルギー４０ｋｅＶ〜２００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入してもよい。
【００３２】
以上の工程によって、図１に示す構造を得ることができる。
【００３３】
本実施の形態においては、チャネルドープは行わない。したがって、パンチスルーストッパ４を形成した後は、シリコン基板１上にゲート絶縁膜５、ゲート電極６および絶縁膜７を順に形成して、図２に示す構造とする。図２において、ゲート絶縁膜５の下の半導体基板１内にチャネル領域は形成されていない。
【００３４】
ゲート絶縁膜５としては、例えば、熱酸化法によって形成されたシリコン酸化膜や、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法若しくは常圧ＣＶＤ法によって堆積されたアンドープのシリコン酸化膜などを用いることができる。この場合、シリコン酸化膜の膜厚は、例えば３ｎｍ〜２０ｎｍとすることができる。
【００３５】
ゲート電極６としては、例えば、ＣＶＤ法によって堆積された多結晶シリコン膜に、Ｐ（リン）またはＡｓ（ヒ素）などをドープしたものを用いることができる。この場合、多結晶シリコン膜の代わりにアモルファスシリコン膜を用いてもよい。また、ゲート電極５として、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）またはＷ（タングステン）などの高融点金属のシリサイドからなる膜を用いてもよいし、多結晶シリコン膜またはアモルファスシリコン膜と前記高融点金属シリサイド膜との積層膜を用いてもよい。さらには、ゲート電極５として、ＷまたはＡｌ（アルミニウム）などの導電性金属膜などを用いてもよい。尚、ゲート電極６の膜厚は５０ｎｍ〜５００ｎｍとすることができる。
【００３６】
絶縁膜７としては、例えば、減圧ＣＶＤ法若しくは常圧ＣＶＤ法によって形成されたＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ  ｓｉｌａｎｅ）膜、シリコン窒化膜またはこれらの積層膜などを用いることができる。絶縁膜７の膜厚は、例えば１０ｎｍ〜５００ｎｍとすることができる。
【００３７】
ゲート絶縁膜５、ゲート電極６および絶縁膜７の形成は、それぞれ対応する膜を成膜した後、フォトリソグラフィ法を用いたエッチングによって行うことができる。また、エッチングは、例えば、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ，ＲＩＥ）によって行うことができる。
【００３８】
次に、半導体基板１内に第２導電型の不純物をイオン注入して、メモリセルトランジスタのソース・ドレイン領域８，９を形成する。例えば、不純物としてＰを用い、注入エネルギー５ｋｅＶ〜１００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入することができる。また、不純物としてＡｓを用い、注入エネルギー５ｋｅＶ〜１００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入することもできる。さらに、ＰおよびＡｓの両方を不純物として用いて注入してもよい。
【００３９】
図３において、８はストレージノードがコンタクトするソース・ドレイン領域である。また、９はビット線がコンタクトするソース・ドレイン領域である。図に示すように、ソース・ドレイン領域８，９は、それぞれゲート電極６の両側の半導体基板１内にパンチスルー防止層４と接続して形成されている。
【００４０】
次に、フォトリソグラフィ法によって形成したレジストパターン１２をマスクとして、ソース・ドレイン領域９にのみ不純物をイオン注入し、第１導電型の不純物領域１０および第２導電型の不純物領域１１を形成する（図４）。第２導電型の不純物領域１１は、第２導電型のソース・ドレイン領域９の中で第２導電型の不純物を高濃度に含有する領域（すなわち、高濃度の第２導電型の不純物領域。）である。
【００４１】
第１導電型の不純物領域１０は、ソース・ドレイン領域９の下層部分に、例えばＢなどを注入することによって形成することができる。また、第２導電型の不純物領域１１は、ソース・ドレイン領域の上層部分に、例えば、Ａｓなどを注入することによって形成することができる。
【００４２】
本実施の形態においてはチャネルドープを行わないことから、第１導電型の不純物領域１０を形成するための注入量を従来の注入量（すなわち、チャネルドープを行う場合の第１導電型の不純物領域形成のための注入量。）より多くする。具体的には、従来の注入量に、チャネルドープのための注入量の２倍〜５倍の量を増加分として加えることが好ましい。すなわち、第１導電型の不純物領域１０を形成するために必要な不純物の注入量ａ１は式（５）によって得られる。式（５）において、ｂ１は、半導体基板にチャネル領域を形成する場合に、このチャネル領域形成のために注入する第１導電型の不純物の注入量である。また、ｂ２は、上記のチャネル領域を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。
【００４３】
ａ１＝ｎ１ｂ１＋ｂ２・・・（５）
（但し、ｎ１＝２〜５）
【００４４】
また、第１導電型の不純物領域１０の不純物濃度を高くすることに伴い、第２導電型の不純物領域１１を形成するための注入量も従来の注入量（すなわち、チャネルドープを行う場合の第２導電型の不純物領域形成のための注入量。）より大きくする。具体的には、第１導電型の不純物領域１０の注入量の増加分の１倍〜２倍の量を増加分として、従来の注入量に加えることが好ましい。すなわち、第２導電型の不純物領域１１を形成するために必要な不純物の注入量ａ２は式（６）によって得られる。式（６）において、ｂ３は、チャネル領域を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。
【００４５】
ａ２＝ｎ１ｎ２ｂ１＋ｂ３・・・（６）
（但し、ｎ２＝１〜２）
【００４６】
表１に、本実施の形態における不純物の注入量の一例を従来例と比較して示す。
【００４７】
【表１】
2005123384.tif 000003
【００４８】
表１において、実施の形態１の第１導電型の不純物領域１０を形成するのに必要な注入量ａ１は、従来例におけるチャネルドープの際の注入量ｂ１を３倍（ｎ１＝３）した値に、従来例により不純物領域１０を形成する場合の注入量ｂ２を加えた値に等しい（式７）。
【００４９】
ａ１＝ｎ１ｂ１＋ｂ２
＝３×（６．０×１０１２）＋８．０×１０１２
＝２．６×１０１３（ｃｍ−２）                              ・・・（７）
【００５０】
したがって、表１の例において、不純物をＢとした場合に好ましい注入量は、２．０×１０１３ｃｍ−２（ｎ１＝２）〜３．８×１０１３ｃｍ−２（ｎ１＝５）の範囲内である。
【００５１】
また、表１において、実施の形態１における第２導電型の不純物領域１１を形成するのに必要な注入量ａ２は、従来例における注入量ｂ１を３倍（ｎ１＝３）して得た値をさらに１．５倍（ｎ２＝１．５）し、これに従来例により第２導電型の不純物領域１１を形成する場合の注入量ｂ３を加えた値に等しい（式８）。
【００５２】
ａ２＝ｎ１ｎ２ｂ１＋ｂ３
＝３×１．５×（６．０×１０１２）＋１．２×１０１３
＝３．９×１０１３（ｃｍ−２）                              ・・・（８）
【００５３】
したがって、表１の例において、不純物をＡｓとした場合に好ましい注入量は、２．４×１０１３ｃｍ−２（ｎ１＝２，ｎ２＝１）〜７．２×１０１３ｃｍ−２（ｎ１＝５，ｎ２＝２）の範囲内である。
【００５４】
第１導電型の不純物領域１０および第２導電型の不純物領域１１を形成した後は、サイドウォール１３を形成する（図５）。具体的には、減圧ＣＶＤ法または常圧ＣＶＤ法によって、ＴＥＯＳ膜、シリコン窒化膜またはこれらの積層膜などを基板全面に１０ｎｍ〜１００ｎｍの膜厚で堆積する。次に、これをＲＩＥ法などのドライエッチングによって加工し、サイドウォール１３とする。
【００５５】
サイドウォール１３を形成した後は、公知の方法によって、ストレージノードコンタクト１４およびビット線コンタクト１５を形成する。その後、導電体からなるストレージノード１６およびビット線１７を形成して、図６に示す構造とする。ここで、ストレージノード１６は、ストレージノードコンタクト１４を介して、ソース・ドレイン領域８に電気的に接続する。また、ビット線１７は、ビット線コンタクト１５を介して、ソース・ドレイン領域９に電気的に接続する。
【００５６】
本実施の形態によれば、チャネルドープを行わないことによって、ストレージノードがコンタクトするソース・ドレイン領域の電界を緩和させることができる。これにより、接合リーク電流を低減させてポーズリフレッシュ特性を改善することが可能となる。
【００５７】
実施の形態２．
図７〜図１２を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００５８】
まず、実施の形態１と同様にして、第１導電型の半導体基板２１の上に素子分離領域２２を形成する。半導体基板２１としては、例えばシリコン基板などを用いることができる。
【００５９】
次に、フォトリソグラフィ法を用いて、半導体基板２１のメモリセル領域にウェル２３を形成する。例えば、シリコン基板の所定領域にレジストパターンを形成し、このレジストパターンをマスクとしてＢ（ボロン）をイオン注入する。これにより、ｐウェルを形成することができる。
【００６０】
本実施の形態においては、チャネルドープおよびパンチスルー防止層の注入は行わない。したがって、ウェルを形成した後は、半導体基板２１上にゲート絶縁膜２４、ゲート電極２５および絶縁膜２６を順に形成して、図８に示す構造とする。図８において、ゲート絶縁膜２４の下の半導体基板２１内には、チャネル領域およびパンチスルー防止層は形成されていない。
【００６１】
ゲート絶縁膜２４としては、例えば、熱酸化法によって形成されたシリコン酸化膜や、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法若しくは常圧ＣＶＤ法によって堆積されたアンドープのシリコン酸化膜などを用いることができる。この場合、シリコン酸化膜の膜厚は、例えば３ｎｍ〜２０ｎｍとすることができる。
【００６２】
ゲート電極２５としては、例えば、ＣＶＤ法によって堆積された多結晶シリコン膜に、Ｐ（リン）またはＡｓ（ヒ素）などをドープしたものを用いることができる。この場合、多結晶シリコン膜の代わりにアモルファスシリコン膜を用いてもよい。また、ゲート電極２５として、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）またはＷ（タングステン）などの高融点金属のシリサイドからなる膜を用いてもよいし、多結晶シリコン膜またはアモルファスシリコン膜と前記高融点金属シリサイド膜との積層膜を用いてもよい。さらには、ゲート電極２５として、ＷまたはＡｌ（アルミニウム）などの導電性金属膜などを用いてもよい。尚、ゲート電極２５の膜厚は５０ｎｍ〜５００ｎｍとすることができる。
【００６３】
絶縁膜２６としては、例えば、減圧ＣＶＤ法若しくは常圧ＣＶＤ法によって形成されたＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ  ｓｉｌａｎｅ）膜、シリコン窒化膜またはこれらの積層膜などを用いることができる。絶縁膜２６の膜厚は、例えば１０ｎｍ〜５００ｎｍとすることができる。
【００６４】
ゲート絶縁膜２４、ゲート電極２５および絶縁膜２６の形成は、それぞれ対応する膜を成膜した後、フォトリソグラフィ法を用いたエッチングによって行うことができる。また、エッチングは、例えば、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ，ＲＩＥ）によって行うことができる。
【００６５】
次に、半導体基板２１内に第２導電型の不純物をイオン注入して、メモリセルトランジスタのソース・ドレイン領域２７，２８を形成する（図９）。例えば、不純物としてＰを用い、注入エネルギー５ｋｅＶ〜１００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入することができる。また、不純物としてＡｓを用い、注入エネルギー５ｋｅＶ〜１００ｋｅＶ、注入量１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２の条件で、シリコン基板内にイオン注入することもできる。さらに、ＰおよびＡｓの両方を不純物として用いて注入してもよい。
【００６６】
図９において、２７はストレージノードがコンタクトするソース・ドレイン領域である。また、２８はビット線がコンタクトするソース・ドレイン領域である。図に示すように、ソース・ドレイン領域２７，２８は、それぞれゲート電極２５の両側の半導体基板２１内に形成されている。
【００６７】
次に、フォトリソグラフィ法によって形成したレジストパターン３１をマスクとして、ソース・ドレイン領域２８にのみ不純物をイオン注入し、第１導電型の不純物領域２９および第２導電型の不純物領域３０を形成する（図１０）。第２導電型の不純物領域３０は、第２導電型のソース・ドレイン領域２８の中で第２導電型の不純物を高濃度に含有する領域（すなわち、高濃度の第２導電型の不純物領域。）である。
【００６８】
第１導電型の不純物領域２９は、ソース・ドレイン領域２８の下層部分に、例えばＢを注入することによって形成することができる。また、第２導電型の不純物領域３０は、ソース・ドレイン領域２８の上層部分に、例えばＡｓを注入することによって形成することができる。
【００６９】
本実施の形態においては、チャネルドープおよびパンチスルー防止層の注入を行わないことから、第１導電型の不純物領域２９を形成するための注入量は、従来の注入量（すなわち、チャネルドープおよびパンチスルー防止層の注入を行う場合の第１導電型の不純物領域形成のための注入量。）より多くする必要がある。具体的には、チャネルドープおよびパンチスルー防止層の注入を合わせた注入量の２倍〜８倍の量を増加分として、従来の注入量に加えることが好ましい。すなわち、第１導電型の不純物領域２９を形成するために必要な不純物の注入量ｃ１は式（９）によって得られる。
【００７０】
ｃ１＝ｎ３（ｄ１＋ｄ２）＋ｄ３・・・（９）
（但し、ｎ３＝２〜８）
【００７１】
式（９）において、ｄ１は、半導体基板にチャネル領域を形成する場合に、このチャネル領域形成のために注入する第１導電型の不純物の注入量である。また、ｄ２は、半導体基板にパンチスルー防止層を形成する場合に、このパンチスルー防止層形成のために注入する第１導電型の不純物の注入量である。さらに、ｄ３は、チャネル領域およびパンチスルー防止層を形成する場合に、ソース・ドレイン領域の下層部分に第１導電型の不純物領域を形成するために注入する不純物の注入量である。
【００７２】
また、第１導電型の不純物領域２９の不純物濃度を高くすることに伴い、第２導電型の不純物領域域３０を形成するための注入量も従来の注入量（すなわち、チャネルドープおよびパンチスルー防止層の注入を行う場合の第２導電型の不純物領域形成のための注入量。）より大きくする必要がある。具体的には、不純物領域２９における注入量の増加分の１倍〜４倍（＝ｎ４）の量を増加分として、従来の注入量に加えることが好ましい。すなわち、第２導電型の不純物領域３０を形成するために必要な不純物の注入量ｃ２は式（１０）によって得られる。式（１０）において、ｄ４は、チャネル領域およびパンチスルー防止層を形成する場合に、ソース・ドレイン領域の上層部分に高濃度の第２導電型の不純物領域を形成するために注入する不純物の注入量である。
【００７３】
ｃ２＝ｎ３ｎ４（ｄ１＋ｄ２）＋ｄ４・・・（１０）
（但し、ｎ４＝１〜４）
【００７４】
表２に、本実施の形態における不純物の注入量の一例を従来例と比較して示す。
【００７５】
【表２】
2005123384.tif 000004
【００７６】
表２において、実施の形態２における第１導電型の不純物領域２９形成のための注入量ｃ１は、従来例におけるチャネルドープの際の注入量ｄ１とパンチスルー防止層の注入の際の注入量ｄ２を加えた値を４倍（ｎ３＝４）し、これに従来例により第１導電型の不純物領域２９を形成する場合の注入量ｄ３を加えた値に等しい（式１１）。
【００７７】
ｃ１＝ｎ３（ｄ１＋ｄ２）＋ｄ３
＝４×（６．０×１０１２＋３．０×１０１２）＋８．０×１０１２
＝４．４×１０１３（ｃｍ−２）                            ・・・（１１）
【００７８】
したがって、表２の例において、不純物をＢとした場合に好ましい注入量は、２．６×１０１３ｃｍ−２（ｎ３＝２）〜８．０×１０１３ｃｍ−２（ｎ３＝８）の範囲内である。
【００７９】
また、表２において、実施の形態２における第２導電型の不純物領域３０形成のための注入量ｃ２は、従来例における注入量ｄ１と注入量ｄ２を加えた値を４倍（ｎ３＝４）し、これをさらに２倍（ｎ４＝２）した値に、従来例により第２導電型の不純物領域３０を形成する場合の注入量ｄ４を加えた値に等しい（式１２）。
【００８０】
ｃ２＝ｎ３ｎ４（ｄ１＋ｄ２）＋ｄ４
＝４×２×（６．０×１０１２＋３．０×１０１２）＋１．２×１０１３
＝８．４×１０１３（ｃｍ−２）                            ・・・（１２）
【００８１】
したがって、表２の例において、不純物をＡｓとした場合に好ましい注入量は、３．０×１０１３ｃｍ−２（ｎ３＝２，ｎ４＝１）〜３．０×１０１４ｃｍ−２（ｎ３＝８，ｎ４＝４）の範囲内である。
【００８２】
第１導電型の不純物領域２９および第２導電型の不純物領域３０を形成した後は、サイドウォール３２を形成する（図１１）。具体的には、減圧ＣＶＤ法または常圧ＣＶＤ法によって、ＴＥＯＳ膜、シリコン窒化膜またはこれらの積層膜などを基板全面に１０ｎｍ〜１００ｎｍの膜厚で堆積する。次に、これをＲＩＥ法などのドライエッチングによって加工し、サイドウォール３２とする。
【００８３】
サイドウォール３２を形成した後は、公知の方法によって、ストレージノードコンタクト３３およびビット線コンタクト３４を形成する。その後、導電体からなるストレージノード３５およびビット線３６を形成して、図１２に示す構造とする。ここで、ストレージノード３５は、ストレージノードコンタクト３３を介して、ソース・ドレイン領域２７に電気的に接続する。また、ビット線３６は、ビット線コンタクト３４を介して、ソース・ドレイン領域２８に電気的に接続する。
【００８４】
本実施の形態によれば、チャネルドープおよびパンチスルー防止層の注入を行わないことによって、ストレージノードがコンタクトするソース・ドレイン領域の電界を実施の形態１よりさらに緩和させることができる。したがって、接合リーク電流を低減させてポーズリフレッシュ特性の一層の改善を図ることが可能となる。
【図面の簡単な説明】
【００８５】
【図１】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図７】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図８】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図９】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図１１】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図１２】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図１３】従来の半導体装置の製造工程を示す断面図である。
【図１４】従来の半導体装置の製造工程を示す断面図である。
【図１５】従来の半導体装置の製造工程を示す断面図である。
【図１６】従来の半導体装置の製造工程を示す断面図である。
【図１７】従来の半導体装置の製造工程を示す断面図である。
【図１８】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８６】
１，２１，４１  半導体基板
２，２２，４２  素子分離領域
３，２３，４３  ウェル
４４，４５  パンチスルー防止層
５，２５，４６  ゲート絶縁膜
６，２５，４７  ゲート電極
７，２６，４８  絶縁膜
８，９，２７，２８，４９，５０  ソース・ドレイン領域
１０，２９，５１  第１導電型不純物領域
１１，３０，５２  第２導電型不純物領域
１２，３１，５３  レジストパターン
１３，３２，５４  サイドウォール
１４，３３，５５  ストレージノードコンタクト
１５，３４，５６  ビット線コンタクト
１６，３５，５７  ストレージノード
１７，３６，５８  ビット線
【図１】
2005123384.tif 000005
【図２】
2005123384.tif 000006
【図３】
2005123384.tif 000007
【図４】
2005123384.tif 000008
【図５】
2005123384.tif 000009
【図６】
2005123384.tif 000010
【図７】
2005123384.tif 000011
【図８】
2005123384.tif 000012
【図９】
2005123384.tif 000013
【図１０】
2005123384.tif 000014
【図１１】
2005123384.tif 000015
【図１２】
2005123384.tif 000016
【図１３】
2005123384.tif 000017
【図１４】
2005123384.tif 000018
【図１５】
2005123384.tif 000019
【図１６】
2005123384.tif 000020
【図１７】
2005123384.tif 000021
【図１８】
2005123384.tif 000022