(57)【要約】【課題】  ＳＯＩ構造を有するＦＥＴを用いて、高速でジッターが小さい差動増幅回路およびこれを用いた多段増幅回路を提供する。【解決手段】  差動増幅回路は、非反転入力によって動作する電界効果トランジスタＱａと、電界効果トランジスタＱａのドレインに接続された負荷回路２ａと、電界効果トランジスタＱａのソースに接続された電流制御回路Ｑｃと、反転入力によって動作する電界効果トランジスタＱｂと、電界効果トランジスタＱｂのドレインに接続された負荷回路２ｂと、電界効果トランジスタＱｂのソースに接続された電流制御回路Ｑｄと、電界効果トランジスタＱａのソースと電界効果トランジスタＱｂのソースとの間に接続されたゲイン補償回路３などで構成される。【選択図】        図１
2005142633.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力によって動作する第１電界効果トランジスタと、
第１電界効果トランジスタのドレインに接続された第１負荷回路と、
第１電界効果トランジスタのソースに接続された第１電流制御回路と、
反転入力によって動作する第２電界効果トランジスタと、
第２電界効果トランジスタのドレインに接続された第２負荷回路と、
第２電界効果トランジスタのソースに接続された第２電流制御回路と、
第１電界効果トランジスタのソースと第２電界効果トランジスタのソースとの間に接続されたゲイン補償回路とを備えることを特徴とする差動増幅回路。
【請求項２】
ゲイン補償回路は、キャパシタを含むことを特徴とする請求項１記載の差動増幅回路。
【請求項３】
キャパシタは、互いに逆極性で並列接続された一対の容量性ダイオードで構成されることを特徴とする請求項２記載の差動増幅回路。
【請求項４】
ゲイン補償回路は、キャパシタに対して並列接続された抵抗を含むことを特徴とする請求項２または３記載の差動増幅回路。
【請求項５】
請求項１〜４のいずれかに記載の第１差動増幅回路と、
非反転入力によって動作する第３電界効果トランジスタ、第３電界効果トランジスタのドレインに接続された第３負荷回路、反転入力によって動作する第４電界効果トランジスタ、第４電界効果トランジスタのドレインに接続された第４負荷回路、および第３電界効果トランジスタのソースと第４電界効果トランジスタのソースに共通接続された第３電流制御回路、を備える第２差動増幅回路とを含み、
第１差動増幅回路と第２差動増幅回路とが多段接続されていることを特徴とする多段増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路およびこれを用いた多段増幅回路に関する。
【背景技術】
【０００２】
ＳＯＩ(Silicon On Insulator)プロセスを用いた電界効果トランジスタ（ＦＥＴ）において、チャネル内部で正孔が蓄積されやすいため、ドレイン電流−ドレイン電圧特性カーブにおいてキンクが発生する傾向がある。こうしたキンク効果を回避するため、ボディーコンタクトを用いた完全デプレッション型のＳＯＩプロセスが用いられる。こうしたＳＯＩプロセスにおいて、ゲートおよびコンタクトは、ＣＭＯＳ部分と比べて大きな寄生ボディ抵抗を有する。
【０００３】
一方、高い入力感度を有するトランシーバ入力バッファ回路は、全体として約４０ｄＢのゲインが必要となるため、一般に、図７（ａ）に示すように、多段カスケード接続された差動増幅トランジスタ対が使用される。
【０００４】
ボディ抵抗全体が大きくなり、高いゲインが必要になると、高周波領域での出力波形を非常に劣化させることになる。
【０００５】
低周波領域では、ボディーコンタクトは抵抗性の放電経路を生成するため、過剰なキャリアは流れ出ることが可能になる。これらの過剰なキャリアを除去することによって、ボディー領域の電圧は減少して、より低い出力インピーダンスを達成できる。
【０００６】
図７（ｂ）は、ＭＯＳＦＥＴ周辺の寄生容量および寄生ボディ抵抗を示す等価回路図である。ＦＥＴのボディ領域とドレイン領域との間には寄生容量Ｃｄが形成される。ボディ領域には、上述したような寄生ボディ抵抗Ｒｂが形成される。
【０００７】
寄生容量Ｃｄは、ドレイン領域での信号をボディ領域に動的に結合させる。こうした縦方向の容量性放電経路は、上述したような抵抗性放電経路に匹敵するものであり、高周波帯域でのＡＣキンク効果をもたらす。
【０００８】
図８（ａ）はＡＣキンク効果による周波数特性の一例を示すグラフである。縦軸はゲイン（ｄＢ）で、横軸は周波数（対数）である。このグラフを見ると、１ＧＨｚ〜１０ＧＨｚにおいてゲインが大きく減少して、周波数特性が平坦でないことが判る。
【０００９】
高周波でのゲイン低下を説明するには、ボディ領域でのもう１つの入力として見ることである。ＦＥＴのドレイン領域での信号はゲート入力に対してコンプリメンタリとなっているため、全体ゲインは、ＦＥＴ自体の相互コンダクタンスｇｍとボディ領域の相互コンダクタンスｇｍ_bodyとの合計になる。一方、寄生容量Ｃｄおよび寄生ボディ抵抗Ｒｂは、カットオフ周波数よりも高い周波数での結合を遮断するローパスフィルタを形成しているため、全体の相互コンダクタンスを減少させてしまう。
【００１０】
図８（ｂ）は、出力波形（アイパターン）の一例を示すグラフである。縦軸は信号強度で、横軸は時間である。全体ゲインが変動すると、出力波形パターンが時間軸上で変動するジッターが生ずるようになる。こうしたジッターを解消するには、ボディ抵抗Ｒｂをできる限り小さくすることである。
【００１１】
従来の方法では、ＦＥＴのパターンレイアウトにおいてより多くのフィンガー領域を平行に設けるようにして、より小さいフィンガーサイズを用いることである。
【００１２】
図９（ａ）は、従来の方法で改善した周波数特性の一例を示すグラフであり、図９（ｂ）は、図９（ａ）に対応した出力波形の一例を示すグラフである。
【００１３】
しかしながら、フィンガー幅を小さくするほど、製造プロセスでの制約が増加する。また、フィンガーサイズが小さくなると、より大きな寄生配線容量がもたらされる。
【００１４】
なお、関連する先行技術（例えば特許文献１）には、ＳＯＩ集積回路の静電放電対策について開示されている。
【００１５】
【特許文献１】特開２００２−９４０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＳＯＩ構造における寄生ボディ抵抗Ｒｂは、アナログ回路の性能、例えば周波数特性や出力波形ジッターなどに大きな悪影響を及ぼす。こうした影響は、バッファ回路の感度が高くなるほど大きくなる。
【００１７】
本発明の目的は、ＳＯＩ構造を有するＦＥＴを用いて、高速でジッターが小さい差動増幅回路およびこれを用いた多段増幅回路を提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る差動増幅回路は、非反転入力によって動作する第１電界効果トランジスタと、
第１電界効果トランジスタのドレインに接続された第１負荷回路と、
第１電界効果トランジスタのソースに接続された第１電流制御回路と、
反転入力によって動作する第２電界効果トランジスタと、
第２電界効果トランジスタのドレインに接続された第２負荷回路と、
第２電界効果トランジスタのソースに接続された第２電流制御回路と、
第１電界効果トランジスタのソースと第２電界効果トランジスタのソースとの間に接続されたゲイン補償回路とを備えることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、差動トランジスタ対の両方について第１電流制御回路および第２電流制御回路をそれぞれ設け、差動トランジスタ対のソース間にゲイン補償回路を設けることによって、上述したような寄生ボディ抵抗Ｒｂおよび寄生容量Ｃｄに起因する高周波帯域でのＡＣキンク効果を解消できる。その結果、高周波帯域までほぼ平坦な周波数特性を達成でき、出力波形パターンでのジッターを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１．
図１は、本発明の第１実施形態を示す回路図である。差動増幅回路は、差動トランジスタ対として動作する一対の電界効果トランジスタＱａ，Ｑｂを含む。電界効果トランジスタＱａのゲートには、非反転入力として入力信号ＩＡが供給される。電界効果トランジスタＱｂのゲートには、反転入力として入力信号ＩＢが供給される。
【００２１】
電界効果トランジスタＱａのドレインと電源ラインＶＤとの間には、負荷回路２ａが接続される。電界効果トランジスタＱｂのドレインと電源ラインＶＤとの間には、負荷回路２ｂが接続される。負荷回路２ａ，２ｂは種々の回路で構成可能であり、ここでは抵抗Ｒａ，ＲｂとインダクタＬａ，Ｌｂとの直列回路でそれぞれ構成した例を示す。
【００２２】
電界効果トランジスタＱａのソースとグランドラインＧＮＤとの間には、別の電界効果トランジスタＱｃが接続される。電界効果トランジスタＱｂのソースとグランドラインＧＮＤとの間には、別の電界効果トランジスタＱｄが接続される。電界効果トランジスタＱｃ，Ｑｄのゲートに所定電圧のバイアスＢＡ，ＢＢをそれぞれ印加することによって、電界効果トランジスタＱａ，Ｑｂに流れる電流を独立に制御する電流制御回路として動作する。
【００２３】
電界効果トランジスタＱａと負荷回路２ａとの接続部から、出力信号ＯＡが取り出される。電界効果トランジスタＱｂと負荷回路２ｂとの接続部から、出力信号ＯＢが取り出される。これらの出力信号ＯＡ，ＯＢは、次段の差動増幅回路に供給される。
【００２４】
一般の差動増幅回路ではソースコモンに単一の電流制御回路を設けるのに対して、本実施形態では、差動トランジスタ対に対応して一対の電流制御回路を設けるとともに、差動トランジスタ対の各ソース間にゲイン補償回路３を配置している。
【００２５】
電界効果トランジスタＱａ，ＱｂをＳＯＩ基板の上に形成した場合、上述したように寄生ボディ抵抗Ｒｂおよび寄生容量Ｃｄに起因して高周波帯域でのＡＣキンク効果が生じ、図８（ａ）や図９（ａ）に示したように、約１ＧＨｚ付近でゲイン低下が発生する。こうしたＡＣキンク効果を解消するために、ピーキングインダクタを設けることが考えられるが、約１ＧＨｚ付近でのゲイン低下を補償するには、大きなインダクタ（例えば、５ｎＨ以上）が必要になり、ピーキング効果によって出力波形を大きく歪ませてしまう。
【００２６】
本実施形態では、差動トランジスタ対の各ソース間にゲイン補償回路３を設けることによって、高周波帯域でのＡＣキンク効果を解消している。ゲイン補償回路３として、キャパシタＣｚを用いた場合、回路規模が小さくなり、製造も容易になる。また、差動対の回路対称性を維持できるため、高いコモンモード除去比ＣＭＲＲを確保できる。また、キャパシタＣｚの値を選択することによってゲイン補償周波数を所望の値に設定できる。
【００２７】
また、ゲイン補償回路３は、図１に示すように、キャパシタＣｚに対して抵抗Ｒｚを並列接続することも可能である。抵抗Ｒｚの存在によって、入力信号ＩＡ，ＩＢの入力レベルに対するゲイン依存性を低減し、差動増幅回路の入出力特性の線形化を図ることができる。また、抵抗Ｒｚは、キャパシタＣｚによって生ずるピーキングを緩和するダンピング抵抗として機能し、抵抗Ｒｚの値を選択することによってピーキング高さを所望の値に設定できる。
【００２８】
なお、電界効果トランジスタは、ＳＯＩ基板の上に形成可能なものであれば、ＭＯＳ−ＦＥＴ、接合型ＦＥＴ等で構成できる。また、ここではＮ型ＦＥＴを用いた回路例を示したが、Ｐ型ＦＥＴを用いた差動増幅回路にも本発明は同様に適用される。
【００２９】
実施の形態２．
図２は、本発明の第２実施形態を示す回路図である。多段増幅回路は、本発明に係る差動増幅回路１０と、一般的な差動増幅回路２０とが多段接続されて構成され、例えばアナログ回路での入力バッファとして用いられる。
【００３０】
差動増幅回路１０は、図１に示したように、非反転入力によって動作する電界効果トランジスタＱａと、電界効果トランジスタＱａのドレインに接続された負荷回路２ａと、電界効果トランジスタＱａのソースに接続された電流制御用の電界効果トランジスタＱｃと、反転入力によって動作する電界効果トランジスタＱｂと、電界効果トランジスタＱｂのドレインに接続された負荷回路２ｂと、電界効果トランジスタＱｂのソースに接続された電流制御用の電界効果トランジスタＱｄと、電界効果トランジスタＱａ，Ｑｂの各ソース間に接続されたゲイン補償回路３などで構成される。
【００３１】
差動増幅回路２０は、差動トランジスタ対として動作する一対の電界効果トランジスタＱｅ，Ｑｆを含む。電界効果トランジスタＱｅのゲートには、非反転入力が供給される。電界効果トランジスタＱｆのゲートには、反転入力が供給される。
【００３２】
電界効果トランジスタＱｅのドレインと電源ラインＶＤとの間には、負荷回路２ｅが接続される。電界効果トランジスタＱｆのドレインと電源ラインＶＤとの間には、負荷回路２ｆが接続される。負荷回路２ｅ，２ｆは種々の回路で構成可能であり、ここでは抵抗Ｒｅ，ＲｆとインダクタＬｅ，Ｌｆとの直列回路でそれぞれ構成した例を示す。
【００３３】
電界効果トランジスタＱｅのソースおよび電界効果トランジスタＱｆのソースは共通接続され、グランドラインＧＮＤとの間に別の電界効果トランジスタＱｇが接続される。電界効果トランジスタＱｇのゲートに所定電圧のバイアスＢＧをそれぞれ印加することによって、電界効果トランジスタＱｅ，Ｑｆに流れる合計電流を制御する電流制御回路として動作する。
【００３４】
電界効果トランジスタＱｅと負荷回路２ｅとの接続部、および電界効果トランジスタＱｆと負荷回路２ｆとの接続部からは一対の出力信号がそれぞれ取り出され、次段の差動増幅回路に供給される。
【００３５】
差動増幅回路２０は、電流源として単一の電流制御回路を用いるのに対して、差動増幅回路１０は、電流源として差動トランジスタ対に対応して一対の電流制御回路を設けている。そのため、差動増幅回路１０では、ゲイン補償回路３によって高周波帯域でのＡＣキンク効果を解消できるが、電界効果トランジスタＱｃ，Ｑｄの特性ばらつき等に起因して差動誤差が生じ、コモンモードノイズやオフセット電圧が生ずる可能性がある。
【００３６】
本実施形態では、差動増幅回路１０，２０を交互に多段接続することによって、差動増幅回路１０に起因する差動誤差を差動増幅回路２０によって補償できるため、多段増幅回路全体として良好な周波数特性と高いコモンモード除去比ＣＭＲＲを確保できる。
【００３７】
なお、差動増幅回路１０，２０を多段接続する場合、それぞれ交互に配置することが好ましいが、全体としての周波数特性とコモンモード除去比とのバランスを考慮しながら、差動増幅回路１０，２０の使用段数や配置などを決定してもよい。
【００３８】
また、差動増幅回路１０のゲイン補償回路３の特性を決定するキャパシタＣｚや抵抗Ｒｚの値は全て一致していてもよいが、増幅段ごとにゲイン補償回路３のキャパシタＣｚや抵抗Ｒｚの値を適宜調整することによって、より精密なゲイン補償を実現できる。
【００３９】
図３（ａ）は、多段増幅回路の周波数特性の一例を示すグラフである。縦軸はゲイン（ｄＢ）で、横軸は周波数（対数）である。このグラフを見ると、約７ＧＨｚに至るまで平坦な周波数特性を示していることが判る。
【００４０】
図３（ｂ）は、多段増幅回路の出力波形（アイパターン）の一例を示すグラフである。縦軸は信号強度で、横軸は時間である。出力波形パターンを見ると、従来のものと比べてジッターが各段に減少していることが判る。
【００４１】
実施の形態３．
図４は、本発明の第３実施形態を示す回路図である。ここでは、ゲイン補償回路３のキャパシタＣｚとして、バラクタや可変容量ダイオード等の容量性ダイオードＣｖａ，Ｃｖｂを用いた例を示す。
【００４２】
差動増幅回路は、差動トランジスタ対として動作する一対の電界効果トランジスタＱａ，Ｑｂを含む。電界効果トランジスタＱａのゲートには、非反転入力として入力信号ＩＡが供給される。電界効果トランジスタＱｂのゲートには、反転入力として入力信号ＩＢが供給される。
【００４３】
電界効果トランジスタＱａのドレインと電源ラインＶＤとの間には、負荷回路２ａが接続される。電界効果トランジスタＱｂのドレインと電源ラインＶＤとの間には、負荷回路２ｂが接続される。負荷回路２ａ，２ｂは種々の回路で構成可能であり、ここでは抵抗Ｒａ，ＲｂとインダクタＬａ，Ｌｂとの直列回路でそれぞれ構成した例を示す。
【００４４】
電界効果トランジスタＱａのソースとグランドラインＧＮＤとの間には、別の電界効果トランジスタＱｃが接続される。電界効果トランジスタＱｂのソースとグランドラインＧＮＤとの間には、別の電界効果トランジスタＱｄが接続される。電界効果トランジスタＱｃ，Ｑｄのゲートに所定電圧のバイアスＢＡ，ＢＢをそれぞれ印加することによって、電界効果トランジスタＱａ，Ｑｂに流れる電流を独立に制御する電流制御回路として動作する。
【００４５】
電界効果トランジスタＱａと負荷回路２ａとの接続部から、出力信号ＯＡが取り出される。電界効果トランジスタＱｂと負荷回路２ｂとの接続部から、出力信号ＯＢが取り出される。これらの出力信号ＯＡ，ＯＢは、次段の差動増幅回路に供給される。
【００４６】
一般の差動増幅回路ではソースコモンに単一の電流制御回路を設けるのに対して、本実施形態では、差動トランジスタ対に対応して一対の電流制御回路を設けるとともに、差動トランジスタ対の各ソース間にゲイン補償回路３を配置している。
【００４７】
ゲイン補償回路３は、キャパシタＣｚとしての一対の容量性ダイオードＣｚａ，Ｃｚｂと、抵抗Ｒｚとの並列回路を含む。
【００４８】
現行のＳＯＩプロセスでは、金属−金属キャパシタよりも、一般に半導体のｐｎ接合容量を利用した容量性ダイオードをキャパシタとして利用することが多い。また、差動トランジスタ対のソース間電圧は、回路の対称性により実質的にゼロであることから、容量性ダイオードの静電容量Ｃｔｏｔａｌは、下記の式で表される。
【００４９】
【数１】
2005142633.tif 000003
【００５０】
ここで、ＣＯＸは酸化膜での静電容量、εＳｉはシリコンの誘電率、ｑは電気素量、Ｎａはキャリア濃度、ｋはボルツマン定数、Ｔは温度である。実際には、静電容量ＣｔｏｔａｌはＣＯＸにほぼ近似できる。
【００５１】
容量性ダイオードは、極性があって非対称素子であることから、図４に示すように、容量性ダイオードＣｚａと容量性ダイオードＣｚｂを逆極性にして並列接続することにより、回路の対称性を維持でき、高いコモンモード除去比ＣＭＲＲを達成できる。また、こうした容量性ダイオードＣｚａ，ＣｚｂからなるキャパシタＣｚを用いることによって、上述のように高周波帯域でのＡＣキンク効果を解消することができる。
【００５２】
また、ゲイン補償回路３は、図４に示すように、キャパシタＣｚに対して抵抗Ｒｚを並列接続することによって、差動増幅回路の入出力特性の線形化を図ることができ、また、キャパシタＣｚによって生ずるピーキングを緩和するダンピング抵抗として機能する。
【００５３】
また、容量性ダイオードＣｚａ，Ｃｚｂの合成容量値Ｃｚや抵抗Ｒｚの値を適宜調整することによって、ピーキング周波数やピーキング高さを所望の値に設定できる。
【００５４】
こうした差動増幅回路を用いて、図２に示すような多段増幅回路を構成することが可能である。
【００５５】
実施の形態４．
図５は、本発明の第４実施形態を示す回路図である。この多段増幅回路は、図２の構成と同様に、本発明に係る差動増幅回路１０と、一般的な差動増幅回路２０とが多段接続されて構成される。ここでは初段から順に、差動増幅回路２０、差動増幅回路１０、差動増幅回路２０、差動増幅回路１０、差動増幅回路２０という５段の増幅回路と、出力バッファ回路２１とが設けられ、例えばアナログ回路での入力バッファとして用いられる。
【００５６】
差動増幅回路１０，２０において、電界効果トランジスタはＳＯＩ基板の上に形成されたＭＯＳ−ＦＥＴであり、各トランジスタの負荷回路での抵抗は５０〜８０Ω程度、インダクタは１ｎＨ程度である。また、差動増幅回路１０でのゲイン補償回路３のキャパシタＣｚとして逆極性で並列接続された一対の容量性ダイオードを用いている。
【００５７】
こうして構成された５段増幅入力バッファは、約３０ｄＢのゲインと、６．５ＧＨｚ（−１ｄＢ）に達する周波数帯域とを有する。
【００５８】
実施の形態５．
図６は、本発明の第５実施形態を示す回路図である。この多段増幅回路は、図２の構成と同様に、本発明に係る差動増幅回路１０と、一般的な差動増幅回路２０とが多段接続されて構成される。ここでは初段から順に、差動増幅回路２０、差動増幅回路１０、差動増幅回路２０、差動増幅回路１０、差動増幅回路２０、差動増幅回路１０、差動増幅回路２０、差動増幅回路１０という８段の増幅回路と、出力バッファ回路２１とが設けられ、例えばアナログ回路での入力バッファとして用いられる。
【００５９】
差動増幅回路１０，２０において、電界効果トランジスタはＳＯＩ基板の上に形成されたＭＯＳ−ＦＥＴであり、各トランジスタの負荷回路での抵抗は５０〜１００Ω程度、インダクタは８５０ｐＨ程度である。また、差動増幅回路１０でのゲイン補償回路３のキャパシタＣｚとして逆極性で並列接続された一対の容量性ダイオードを用いている。
【００６０】
こうして構成された８段増幅入力バッファは、約４０ｄＢのゲインと、７．５ＧＨｚ（−１ｄＢ）に達する周波数帯域とを有する。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である。
【図３】図３（ａ）は、多段増幅回路の周波数特性の一例を示すグラフであり、図３（ｂ）は、多段増幅回路の出力波形（アイパターン）の一例を示すグラフである。
【図４】本発明の第３実施形態を示す回路図である。
【図５】本発明の第４実施形態を示す回路図である。
【図６】本発明の第５実施形態を示す回路図である。
【図７】図７（ａ）は、従来の入力バッファ回路の一例を示す回路図であり、図７（ｂ）は、ＭＯＳＦＥＴ周辺の寄生容量および寄生ボディ抵抗を示す等価回路図である。
【図８】図８（ａ）はＡＣキンク効果による周波数特性の一例を示すグラフであり、図８（ｂ）は、出力波形（アイパターン）の一例を示すグラフである。
【図９】図９（ａ）は、従来の方法で改善した周波数特性の一例を示すグラフであり、図９（ｂ）は、図９（ａ）に対応した出力波形の一例を示すグラフである。
【符号の説明】
【００６２】
２ａ，２ｂ  負荷回路、  ３  ゲイン補償回路、  １０，２０  差動増幅回路、  ２１  出力バッファ回路。
【図１】
2005142633.tif 000004
【図２】
2005142633.tif 000005
【図３】
2005142633.tif 000006
【図４】
2005142633.tif 000007
【図５】
2005142633.tif 000008
【図６】
2005142633.tif 000009
【図７】
2005142633.tif 000010
【図８】
2005142633.tif 000011
【図９】
2005142633.tif 000012