(57)【要約】【課題】複数の基板を積層した回路基板から構成され、該複数の基板に導電パターンを形成し、導電パターンにより所望の周波数特性を持つ回路が構成された積層回路基板装置及びその周波数特性調整方法に関し、周波数特性を容易に調整できる積層回路基板装置及びその周波数特性調整方法を提供することを目的とする。【解決手段】本発明は、複数の基板（１１−１〜１１−６）を積層した回路基板（１１）から構成され、複数の基板（１１−１〜１１−６）に導電パターン（２１）を形成し、導電パターン（２１）により所望の周波数特性を持つ回路（４１）が構成された積層回路基板装置（１）において、回路基板（１１）上に搭載された複数の素子（Ｌ１、Ｌ２、Ｌ３）を含み、回路（４１）の周波数特性が所望の特性となるように、複数の素子（Ｌ１、Ｌ２、Ｌ３）を選択的に回路（４１）に接続可能とされた調整回路（３１）を有することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の基板を積層した回路基板から構成され、該複数の基板に導電パターンを形成し、該導電パターンにより所望の周波数特性を持つ回路が構成された積層回路基板装置において、
前記回路基板上に搭載された複数の素子を含み、前記回路の周波数特性が所望の特性となるように、前記複数の素子を選択的に前記回路に接続可能とされた調整回路を有することを特徴とする積層回路基板装置。
【請求項２】
前記調整回路は、前記複数の素子を前記回路と接続又は切断することにより前記回路との接続が選択可能とされたことを特徴とする請求項１記載の積層回路基板装置。
【請求項３】
前記調整回路は、ジャンパ線により、前記複数の素子と前記回路との接続を選択可能されたことを特徴とする請求項２記載の積層回路基板装置。
【請求項４】
前記調整回路は、前記複数の素子の配線をカットすることにより、前記複数の素子と前記回路との接続を選択可能されたことを特徴とする請求項２記載の積層回路基板装置。
【請求項５】
前記複数の素子は、誘導素子から構成され、
各素子は、導電パターンの長さを調整することによりそのインダクタンスを微調整可能とされたことを特徴とする請求項２乃至４のいずれか一項記載の積層回路基板装置。
【請求項６】
複数の基板を積層した回路基板から構成され、該複数の基板に導電パターンを形成し、該導電パターンにより所望の周波数特性を持つ回路が構成された積層回路基板装置の周波数特性調整方法において、
前記基板上に搭載された複数の素子を設け、
前記回路の周波数特性が所望の特性となるように、前記複数の素子を選択的に前記回路に接続することを特徴とする積層回路基板装置の周波数特性調整方法。
【請求項７】
前記複数の素子を前記回路及び／又は外部端子と接続又は切断することを特徴とする請求項６記載の積層回路基板装置の周波数特性調整方法。
【請求項８】
前記複数の素子は、導電パターンにより形成された誘導素子から構成されており、
前記複数の素子を選択的に前記回路に接続することにより前記回路に接続されるインダクタンスを調整し、
さらに、選択された素子の前記導電パターンの長さを調整することに前記回路に接続されるインダクタンスを微調整することを特徴とする請求項７記載の積層回路基板装置の周波数特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層回路基板装置及びその周波数特性調整方法に係り、特に、複数の基板を積層した回路基板から構成され、複数の基板に導電パターンを形成し、導電パターンにより所望の周波数特性を持つ回路が構成された積層回路基板装置及びその周波数特性調整方法に関する。
【背景技術】
【０００２】
積層回路基板を用いて高集積化を図ったモジュール製品が開発されている。このようなモジュール製品では、チップコンデンサやチップインダクタなどに代えて、積層回路基板に形成される導電パターンによりキャパシタやインダクタを形成し、フィルタ回路や共振回路を積層回路基板内に内蔵し、更なる高集積化を図っている（特許文献１参照）。
【特許文献１】特開２００２−２６１５０６号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかるに、フィルタ回路を積層回路基板に内蔵した場合、基板を積層する際の基板間の位置ずれや焼成による基板の収縮により周波数特性にばらつきが発生する。フィルタ回路の周波数特性がばらつくことにより所望の周波数特性が得られないので、歩留まりが低下するなどの課題が発生していた。
【０００４】
本発明は上記の点に鑑みてなされたもので、周波数特性を容易に調整できる積層回路基板装置及びその周波数特性調整方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、複数の基板（１１−１〜１１−６）を積層した回路基板（１１）から構成され、複数の基板（１１−１〜１１−６）に導電パターン（２１）を形成し、導電パターン（２１）により所望の周波数特性を持つ回路（４１）が構成された積層回路基板装置（１）において、回路基板（１１）上に搭載された複数の素子（Ｌ１、Ｌ２、Ｌ３）を含み、回路（４１）の周波数特性が所望の特性となるように、複数の素子（Ｌ１、Ｌ２、Ｌ３）を選択的に回路（４１）に接続可能とされた調整回路（３１）を有することを特徴とする。
【０００６】
調整回路（３１）は、複数の素子（Ｌ１、Ｌ２、Ｌ３）を回路（４１）と接続又は切断することにより回路（４１）との接続が選択可能とされたことを特徴とする。
【０００７】
調整回路（３１）は、ジャンパ線により、複数の素子（Ｌ１、Ｌ２、Ｌ３）と回路（４１）との接続を選択可能されたことを特徴とする。
【０００８】
調整回路（３１）は、複数の素子（Ｌ１、Ｌ２、Ｌ３）の配線をカットすることにより、複数の素子（Ｌ１、Ｌ２、Ｌ３）と回路（４１）との接続を選択可能されたことを特徴とする。
【０００９】
複数の素子（Ｌ１、Ｌ２、Ｌ３）は誘導素子から構成され、各素子（Ｌ１、Ｌ２、Ｌ３）は導電パターン（２１）の長さを調整することによりそのインダクタンスを微調整可能とされたことを特徴とする。
【００１０】
上記参照符号は、あくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【発明の効果】
【００１１】
本発明によれば、調整回路（３１）により、回路基板（１１）上に搭載された複数の素子（Ｌ１、Ｌ２、Ｌ３）を選択的に回路（４１）に接続することにより、回路（４１）の周波数特性を所望の周波数特性に調整でき、これによって、回路基板（１１）の収縮などにより回路（４１）の周波数特性が所望の周波数特性にならなかった場合でも、周波数特性を調整できるため、製品の歩留まりを向上させることができる等の特長を有する。
【発明を実施するための最良の形態】
【００１２】
〔概略構成〕
図１は本発明の一実施例の斜視図を示す。
【００１３】
本実施例の積層回路基板装置１は、６枚の誘電体層１１−１〜１１−６を積層した回路基板１１から構成され、誘電体層１１−１〜１１−６には導電パターン２１が形成されている。この誘電体層１１−１〜１１−６に形成された導電パターン２１により所望の周波数特性を持つフィルタ回路部４１が構成されている。また、回路基板１１の一面には、調整回路３１が形成されている。調整回路３１は、回路基板１１上に搭載された３つのチップインダクタＬ１、Ｌ２、Ｌ３を含み、フィルタ回路部４１の周波数特性が所望の特性となるように、選択的にフィルタ回路部４１に接続可能とされている。
【００１４】
〔回路基板１１〕
図２は回路基板１１の分解斜視図、図３はフィルタ回路４１の等価回路図を示す。
【００１５】
回路基板１１は、導電パターン２１を印刷したセラミックシートを積層して、圧力を加えつつ、焼成することにより成形される。
【００１６】
〔誘電体層１１−１〕
誘電体層１１−１には、導電パターン２１−１、ビア５１−１が形成されている。導電パターン２１−１は、接地されている。ビア５１−１は、上端が調整回路３１に接続され、下端が誘電体層１１−１を貫通して下面から延出される。
【００１７】
〔誘電体層１１−２〕
誘電体層１１−２には、導電パターン２１−２１、２１−２２、２１−２３、ビア５１−２１、５１−２２、５１−２３が形成されている。導電パターン２１−２１は、一端がビア５１−１の下端と接続され、他端がビア５１−２１の上端に接続されている。
【００１８】
導電パターン２１−２２は、ビア５１−２２の上端に接続されており、誘電体層１１−１に形成された導電パターン２１−１とともに、図３に示す等価回路のキャパシタＣ11を構成している。ビア５１−２２は、下端が誘電体層１１−２を貫通して下面側から延出している。
【００１９】
導電パターン２１−２３は、ビア５１−２３の上端に接続されており、誘電体層１１−１に形成された導電パターン２１−１とともに、図３に示す等価回路のキャパシタＣ21に相当するキャパシタを構成している。ビア５１−２３は、下端が誘電体層１１−２を貫通して下面側から延出している。
【００２０】
〔誘電体層１１−３〕
誘電体層１１−３には、導電パターン２１−３１、２１−３２、ビア５１−３１、５１−３２、５１−３３が形成されている。導電パターン２１−３１は、誘電体層１１−２に形成された導電パターン２１−２２に対向して設けられており、入力端子Ｔinが形成されている。導電パターン２１−３１は誘電体層１１−２に形成された導電パターン２１−２２とともに、図３に示す等価回路のキャパシタＣ31を構成するとともに、誘電体層１１−３に形成された導電パターン２１−４１とともに図３に示す等価回路のキャパシタＣ32を構成している。
【００２１】
導電パターン２１−３２は、誘電体層１１−２に形成された導電パターン２１−２３に対向して設けられており、出力端子Ｔoutが形成されている。導電パターン２１−３２は誘電体層１１−２に形成された導電パターン２１−２３とともに、図３に示す等価回路のキャパシタＣ41を構成するとともに、誘電体層１１−４に形成された導電パターン２１−４２とともに図３に示す等価回路のキャパシタＣ42を構成している。
【００２２】
ビア５１−３１は、上端がビア５１−２１の下端に接続され、下端が誘電体層１１−３の下面から延出している。ビア５１−３２は、上端がビア５１−２２の下端に接続され、下端が誘電体層１１−３の下面から延出している。ビア５１−３３は上端がビア５１−２３の下端に接続され、下端が誘電体層１１−３の下面から延出している。
【００２３】
〔誘電体層１１−４〕
誘電体層１１−４には、導電パターン２１−４１、２１−４２、２１−４３、２１−４４、ビア５１−４１、５１−４２、５１−４３、５１−４４、５１−４５、５１−４６、５１−４７が形成されている。導電パターン２１−４１は、誘電体層１１−３に形成された導電パターン２１−３１に対向して設けられ、導電パターン２１−４２に接続されている。導電パターン２１−４２は、導電ラインを形成しており、誘電体層１１−５に形成された導電パターン２１−５３に対向しており、導電パターン２１−５３とともに、インダクタＬ11を構成している。
【００２４】
また、導電パターン２１−４１は、ビア５１−４１、５１−４２の上端に接続されている。ビア５１−４１、５１−４２は、誘電体層１１−４を貫通してその下面から下端が延出されており、共に誘電体層１１−５に形成された導電パターン２１−５１に接続される。導電パターン２１−４１は、導電パターン２１−４２の一端に接続されている。
【００２５】
導電パターン２１−４２の他端は、導電パターン２１−４３の一端に接続されている。  なお、導電パターン２１−４２と導電パターン２１−４３との接続点には、ビア５１−３１の下端及びビア５１−４４の上端が接続されている。
【００２６】
導電パターン２１−４３は、導電パターン２１−４２と同様に導電ラインを形成しており、誘電体層１１−５に形成された導電パターン２１−５４に対向し、導電パターン２１−５４とともに、インダクタＬ12を構成している。導電パターン２１−４３は、導電パターン２１−４４に接続されている。導電パターン２１−４３と導電パターン２１−４４との接続点には、ビア５１−３３の下端が接続されるとともに、ビア５１−４５の上端が接続されている。
【００２７】
導電パターン２１−４４は、ビア５１−４６、５１−４７の上端に接続されている。ビア５１−４６、５１−４７は、誘電体層１１−４を貫通してその下面から下端が延出されており、共に誘電体層１１−５に形成された導電パターン２１−５２に接続される。導電パターン２１−４４は、導電パターン２１−４３の一端に接続されている。
【００２８】
導電パターン２１−４２の他端は、導電パターン２１−４３の一端に接続されている。  なお、導電パターン２１−４２の他端と導電パターン２１−４３の一端との接続点には、ビア５１−４４の上端が接続される。
【００２９】
導電パターン２１−４２と導電パターン２１−５３とで形成されるインダクタＬ11と導電パターン２１−４３と導電パターン２１−５４とにより形成されるＬ12との接続点はビア５１−４４、５１−３１、５１−２１、導電パターン２１−２１、ビア５１−１により回路基板１１の表面に延出される。
【００３０】
〔誘電体層１１−５〕
誘電体層１１−５には、導電パターン２１−５１〜２１−５４及びビア５１−５１、５１−５２が形成されている。
【００３１】
導電パターン２１−５１には、誘電体層１１−４に形成されたビア５１−４１、５１−４２の下端が接続されており、導電パターン２１−４１と同電位とされている。導電パターン２１−５２には、誘電体層１１−４に形成されたビア５１−４６、５１−４７の下端が接続されており、導電パターン２１−４４と同電位とされている。
【００３２】
導電パターン２１−５１及び導電パターン２１−５２は、共に、誘電体層１１−６に形成された導電パターン２１−６１及び導電パターン２１−６２の両方に対向するように配置されている。導電パターン２１−５１と導電パターン２１−４４、２１−６２とで図３に示す等価回路のキャパシタＣ51が構成される。導電パターン２１−５２と導電パターン２１−６１、２１−４１とで図３に示す等価回路のキャパシタＣ52が構成される。
【００３３】
導電パターン２１−５３は、一端が誘電体層１１−４に形成されたビア５１−４３の下端に接続されるとともに、ビア５１−５１の上端に接続されている。導電パターン２１−５３は、他端が導電パターン２１−５４の一端に接続されている。導電パターン２１−５３と導電パターン２１−５４との接続点には、ビア５１−４４の下端が接続されている。
【００３４】
また、導電パターン２１−５４は、他端がビア５１−４５の下端に接続されるとともに、ビア５１−５２の上端に接続されている。
【００３５】
〔誘電体層１１−６〕
誘電体層１１−６の上面には導電パターン２１−６１、２１−６２が形成され、下面には導電パターン２１−６３が形成されている。
【００３６】
導電パターン２１−６１には、ビア５１−５１の下端が接続される。これにより、インダクタＬ11の一端と同電位とされる。導電パターン２１−６２には、ビア５１−５２の下端が接続される。これにより、導電パターン２１−６２はインダクタＬ12の他端と同電位とされる。導電パターン２１−６３は、接地に接続されており、回路基板１１の下面をシールドする。導電パターン２１−６３は、導電パターン２１−６１とともに図３に示す等価回路のキャパシタＣ１２を構成している。また、導電パターン２１−６３は、導電パターン２１−６２とともに図３に示す等価回路のキャパシタＣ４２を構成している。
【００３７】
以上により、図３に示すような等価回路のフィルタ回路部４１が回路基板１１に内蔵される。
【００３８】
〔調整回路３１〕
図４は調整回路３１の構成図を示す。
【００３９】
調整回路３１は、回路基板１１の上面に形成される。調整回路３１は、例えば、図４（Ａ）に示すようにインダクタＬ１、Ｌ２、Ｌ３及び導電パターン２１−１１、２１−１２、２１−１３、２１−１４、接続パッド２１−１５、２１−１６、２１−１７から構成される。
【００４０】
インダクタＬ１、Ｌ２、Ｌ３は異なるインダクタンスを有しており、その一端は誘電体層１１−１に形成された導電パターン２１−１１によりビア５１−１の上端に接続されている。また、インダクタＬ１の他端は、導電パターン２１−１２により接続パッド２１−１５に接続されている。インダクタＬ２の他端は、導電パターン２１−１３により接続パッド２１−１６に接続されている。チップインダクタＬ３の他端は、導電パターン２１−１４により接続パッド２１−１７に接続されている。
【００４１】
インダクタＬ１をビア５１−１に接続する場合には、接続パッド２１−１５を接地させ、インダクタＬ２をビア５１−１に接続する場合には、接続パッド２１−１６を接地させ、インダクタＬ３をビア５１−１に接続する場合には、接続パッド２１−１７を接地させる。
【００４２】
以上によりインダクタＬ１〜Ｌ３のうちいずれかを選択的にフィルタ回路部４１のビア５１−１に接続することができる。これによって、フィルタ回路のインダクタンスを調整でき、その周波数特性を調整できる。
【００４３】
なお、本実施例では、接続パッド２１−１５〜２１−１７を選択的に接地させることによりフィルタ回路部４１のビア５１−１にインダクタＬ１〜Ｌ３のいずれかを選択的に接続するようにしたが、これに限定されるものではなく、図４（Ｂ）に示すように接地された接続パッド２１−１８を導電パターン２１−１９で３方向に分岐させ、ジャンパ線７１により接続パッド２１−１５、２１−１４、２１−１５のいずれかを選択的に導電パターン２１−１９に接続することによりインダクタＬ１〜Ｌ３の接続を選択するようにしてもよい。
【００４４】
さらに、図４（Ｃ）に示すように接地された接続パッド２１−１５とインダクタＬ１〜Ｌ３を接続する導電パターン２１−２０を設けておき、導電パターン２１−２０のうちインダクタＬ１〜Ｌ３を接続する導電パターンを選択的にカットすることにより、インダクタＬ１〜Ｌ３の接続を選択するようにしてもよい。
【００４５】
なお、インダクタＬ１〜Ｌ３はチップインダクタだけでなく、導電パターンにより構成してもよい。
【００４６】
図５はインダクタＬ１〜Ｌ３を導電パターンで構成したときの構成図を示す。
【００４７】
インダクタＬ１〜Ｌ３の夫々を導電パターン８１により構成し、その一端をＴ１、他端をＴ２に設定する。導電パターン８１を図５（Ａ）に示すようにトリミングにより端子Ｔ１と端子Ｔ２との間に切込部９１を形成する。このとき、切込部９１の長さにより端子Ｔ１〜Ｔ２までの長さが調整される。端子Ｔ１〜Ｔ２の長さＬが調整されることにより、インダクタのインダクタンスが微調整される。
【００４８】
また、導電パターン８１に、図５（Ｂ）に示すようにトリミングにより互い違いに切込部１０１を形成するようにしてもよい。切込部１０１の長さＬ及び段数を調整することにより、端子Ｔ１と端子Ｔ２との間の長さを調整できるので、インダクタンスを微調整することができる。
【００４９】
さらに、図５（Ｃ）に示すように端子Ｔ１と端子Ｔ２に平行に切込部１１１を形成することにより、導電パターン８１の幅Ｄを調整するようにしてもよい。端子Ｔ１と端子Ｔ２とを結ぶ導電パターン８１の幅Ｄが調整されることにより、インダクタンスを微調整することができる。
【００５０】
例えば、各インダクタＬ１〜Ｌ３を導電パターンにより構成した場合には、インダクタＬ１〜Ｌ３の選択により大まかにインダクタンスの選択を行い、選択後、インダクタＬ１〜Ｌ３のうち選択されたインダクタを構成する導電パターンの長さ、あるは、幅をトリミングにより調整することにより高精度にインダクタンスを調整できるため、周波数特性を精度よく調整できる。
【００５１】
また、調整回路３１を上記のように一つの導電パターン８１で構成して、端子Ｔ１と端子Ｔ２との間に形成する切込部だけでインダクタンスの調整を行ってもよい。
【００５２】
〔効果〕
本実施例によれば、調整回路３１により、回路基板１１上に搭載されたチップインダクタＬ１、Ｌ２、Ｌ３を選択的にフィルタ回路４１に接続することにより、フィルタ回路４１の周波数特性を所望の周波数特性に設定できる。
【００５３】
図６はフィルタ回路の周波数特性図を示す。
【００５４】
本実施例によれば、例えば、図３に示すような等価回路のフィルタ回路において、インダクタＬ１を選択した場合には、減衰極が周波数ｆ１であったものを、インダクタＬ２とすることにより、減衰極を周波数ｆ２にシフトさせることが可能となる。
【００５５】
これにより、回路基板１１の焼成による収縮などにより、周波数特性がずれた場合でも、周波数特性を所望の周波数特性に調整できるので、製品の歩留まりを向上させることができる。
【００５６】
〔その他〕
なお、本実施例では、３つのインダクタＬ１〜Ｌ３により構成したが、これに限定されるものではなく、要はフィルタ回路部４１に接続されるインダクタンスが調整できる構成であればよく。２以上のインダクタから選択したり、複数のインダクタの接続を組み合わせることによりフィルタ回路部４１に接続されるインダクタンスを調整し、所望の周波数特性を得たり、１つの可変インダクタのインダクタンスを調整することにより所望の周波数特性を得たりしてもよい。
【００５７】
また、本実施例では、インダクタＬ１〜Ｌ３を並列に接続したが直列に接続するようにしてもよい。
【００５８】
図７は調整回路３１の変形例の構成図を示す。
【００５９】
本変形例の調整回路３１は、ビア５１−１と接地との間にインダクタＬ１〜Ｌ３が直列に接続された構成とされている。インダクタＬ２には、導電パターンにより並列にバイパスライン１２１が設けられ、インダクタＬ３には、導電パターンにより並列にバイパスライン１２２が設けられている。本変形例では、バイパスライン１２１、１２２をトリミングなどによりカットすることにより、調整回路３１のインダクタンスが調整可能となる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例の斜視図である。
【図２】回路基板１１の分解斜視図である。
【図３】フィルタ回路４１の等価回路図である。
【図４】調整回路３１の構成図である。
【図５】インダクタＬ１〜Ｌ３を導電パターンで構成したときの構成図である。
【図６】フィルタの周波数特性図である。
【図７】調整回路３１の変形例の構成図である。
【符号の説明】
【００６１】
１  積層回路基板装置
１１  回路基板
１１−１〜１１−６  誘電体層
２１、２１−１、２１−２１〜２１−２３、２１−３１、２１−３２
２１−４１〜２１−４４、２１−５１〜２１−５４、２１−６１、２１−６２
２１−６３  導電パターン
５１−１、５１−２１〜５１−２３、５１−３１〜５１−３３
５１−４１〜５１−４７、５１−５１、５１−５２  ビア
３１  調整回路
４１  フィルタ回路
８１  導電パターン、９１、１０１、１１１  切込部
１２１、１２２  バイパスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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