(57)【要約】  【課題】  入力信号の遷移点における貫通電流等の影響による出力信号の波形なまりや波形歪を改善した差動信号出力回路を提供する。  【解決手段】  この差動信号出力回路は、直列接続されたトランジスタＱＰ１及びＱＮ１のドレインから第１の出力信号を出力する第１の出力段と、直列接続されたトランジスタＱＰ２及びＱＮ２のドレインから第２の出力信号を出力する第２の出力段と、第１及び第２の出力段に電流を供給する電流供給手段と、トランジスタＱＰ２及びＱＮ２のゲートに印加される信号と同相の信号の一部の成分をトランジスタＱＰ１及びＱＮ１のドレインに供給する第１の補助駆動手段Ｃ１と、トランジスタＱＰ１及びＱＮ１のゲートに印加される信号と同相の信号の一部の成分をトランジスタＱＰ２及びＱＮ２のドレインに供給する第２の補助駆動手段Ｃ２とを具備する。【選択図】  図１
2005079645.tif 000002
【特許請求の範囲】
【請求項１】
第１の出力信号と第２の出力信号とによって構成される差動信号を出力する差動信号出力回路であって、
直列接続されたＰチャネルの第１のトランジスタとＮチャネルの第２のトランジスタとを含み、前記第１及び第２のトランジスタのドレインから第１の出力信号を出力する第１の出力段と、
直列接続されたＰチャネルの第３のトランジスタとＮチャネルの第４のトランジスタとを含み、前記第３及び第４のトランジスタのドレインから第２の出力信号を出力する第２の出力段と、
前記第１及び第２の出力段に所定の電流を供給する電流供給手段と、
前記第３及び第４のトランジスタのゲートに印加される信号と同相の信号の一部の成分を前記第１及び第２のトランジスタのドレインに供給する第１の補助駆動手段と、
前記第１及び第２のトランジスタのゲートに印加される信号と同相の信号の一部の成分を前記第３及び第４のトランジスタのドレインに供給する第２の補助駆動手段と、
を具備する差動信号出力回路。
【請求項２】
前記第１の補助駆動手段が、前記第３及び第４のトランジスタのゲートと前記第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサを含み、
前記第２の補助駆動手段が、前記第１及び第２のトランジスタのゲートと前記第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサを含む、
請求項１記載の差動信号出力回路。
【請求項３】
前記第１の補助駆動手段が、前記第１及び第２のトランジスタのゲートに印加される信号を反転する第１の反転手段と、前記第１の反転手段の出力と前記第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサとを含み、
前記第２の補助駆動手段が、前記第３及び第４のトランジスタのゲートに印加される信号を反転する第２の反転手段と、前記第２の反転手段の出力と前記第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサとを含む、
請求項１記載の差動信号出力回路。
【請求項４】
１系統の入力信号に基づいて、前記第１及び第２のトランジスタのゲートと前記第３及び第４のトランジスタのゲートに、互いに逆相の２つの信号をそれぞれ供給する差動信号供給手段をさらに具備する請求項１〜３のいずれか１項記載の差動信号出力回路。
【請求項５】
前記第１のトランジスタのゲートに信号を印加する第１の反転手段と、
前記第２のトランジスタのゲートに信号を印加する第２の反転手段と、
前記第３のトランジスタのゲートに信号を印加する第３の反転手段と、
前記第４のトランジスタのゲートに信号を印加する第４の反転手段と、
をさらに具備する請求項１記載の差動信号出力回路。
【請求項６】
前記第１の補助駆動手段が、前記第３及び第４の反転手段に入力される信号を反転する第５の反転手段と、前記第５の反転手段の出力と前記第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサとを含み、
前記第２の補助駆動手段が、前記第１及び第２の反転手段に入力される信号を反転する第６の反転手段と、前記第６の反転手段の出力と前記第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサとを含む、
請求項５記載の差動信号出力回路。
【請求項７】
請求項１〜６のいずれか１項記載の差動信号出力回路を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器等における出力回路やバッファ回路として用いられる差動信号出力回路に関し、特に、低電圧の差動信号を使用するＬＶＤＳ（Low Voltage Differential Signal）インターフェースに用いられるＬＶＤＳ出力回路に関する。さらに、本発明は、そのような差動信号出力回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
一般に、回路の消費電力や電磁障害を低減させるために、複数の回路間、又は、複数の装置間の信号伝送において、振幅の小さい差動信号を用いることが進められている。その中でも、ＬＶＤＳインターフェースは、ＩＥＥＥにおいて標準化作業が進められている小振幅差動信号を用いたインターフェースであり、ＩＥＥＥの規格において、信号レベル等の詳細が定められている。
【０００３】
特許文献１には、ＬＶＤＳインターフェースの概要が掲載されている。図５に、そのようなＬＶＤＳインターフェースの概要を示す。図５に示すように、送信側回路１００と受信側回路２００とは、往路伝送線３０１及び復路伝送線３０２によって接続されている。往路伝送線３０１と復路伝送線３０２の各々は、理想的には５０Ωの特性インピーダンスを有している。
【０００４】
送信側回路１００は、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳ（ここでは接地電位とする）とが供給され、出力電流ＩＯを差動信号として出力する差動信号出力回路１０１を含んでいる。また、受信側回路２００は、終端抵抗ＲＴを有し、差動信号出力回路１０１から出力される差動信号を入力する差動信号入力回路２０１を含んでいる。
【０００５】
この終端抵抗ＲＴの値は、往路伝送線３０１と復路伝送線３０２の特性インピーダンスとマッチングをとるために、１００Ωとされる。この場合、出力電流ＩＯの値が±３ｍＡであるとすると、終端抵抗ＲＴの両端に発生する電位差は±３００ｍＶとなる。ＬＶＤＳインターフェースの規格においては、ハイレベルの信号電位が約１．３５Ｖ、ローレベルの信号電位が約１．０５Ｖとされている。
【０００６】
図６に、従来の差動信号出力回路の回路構成例を示す。この差動信号出力回路は、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ１とによって構成される第１の出力段と、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネルＭＯＳトランジスタＱＮ２とによって構成される第２の出力段と、これらの出力段に所定の電流を供給するＰチャネルＭＯＳトランジスタＱＰ３及び抵抗Ｒ１とを含んでおり、差動入力信号ＩＮ１及びＩＮ２を入力して、差動出力信号ＯＵＴ１及びＯＵＴ２を出力する。
【０００７】
第１の出力段は、入力端子１１に印加される入力信号ＩＮ１を反転し、入力信号ＩＮ１と逆相の出力信号を出力端子２１に供給する。同様に、第２の出力段は、入力端子１２に印加される入力信号ＩＮ２を反転し、入力信号ＩＮ２と逆相の出力信号を出力端子２２に供給する。
【０００８】
しかしながら、各々の出力段におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタは、入力信号がハイレベルとローレベルとの間で遷移する際に、共に導通状態となり、これらのトランジスタを貫通する貫通電流が流れてしまう。その結果、図７に示すように、入力信号（ここでは、ＩＮ２を示す）の遷移点において電源電圧の値（ＶＤＤ−ＶＳＳ）が降下して、出力信号ＯＵＴ１及びＯＵＴ２の波形がなまったり、段がついたように歪んでしまうという問題が発生している。
【特許文献１】特開平９−２１４３１４号公報  （第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、入力信号の遷移点における貫通電流等の影響による出力信号の波形なまりや波形歪を改善した差動信号出力回路を提供することを目的とする。さらに、本発明は、そのような差動信号出力回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明に係る差動信号出力回路は、第１の出力信号と第２の出力信号とによって構成される差動信号を出力する差動信号出力回路であって、直列接続されたＰチャネルの第１のトランジスタとＮチャネルの第２のトランジスタとを含み、第１及び第２のトランジスタのドレインから第１の出力信号を出力する第１の出力段と、直列接続されたＰチャネルの第３のトランジスタとＮチャネルの第４のトランジスタとを含み、第３及び第４のトランジスタのドレインから第２の出力信号を出力する第２の出力段と、第１及び第２の出力段に所定の電流を供給する電流供給手段と、第３及び第４のトランジスタのゲートに印加される信号と同相の信号の一部の成分を第１及び第２のトランジスタのドレインに供給する第１の補助駆動手段と、第１及び第２のトランジスタのゲートに印加される信号と同相の信号の一部の成分を第３及び第４のトランジスタのドレインに供給する第２の補助駆動手段とを具備する。
【００１１】
ここで、第１の補助駆動手段が、第３及び第４のトランジスタのゲートと第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサを含み、第２の補助駆動手段が、第１及び第２のトランジスタのゲートと第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサを含むようにしても良い。
【００１２】
あるいは、第１の補助駆動手段が、第１及び第２のトランジスタのゲートに印加される信号を反転する第１の反転手段と、第１の反転手段の出力と第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサとを含み、第２の補助駆動手段が、第３及び第４のトランジスタのゲートに印加される信号を反転する第２の反転手段と、第２の反転手段の出力と第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサとを含むようにしても良い。
【００１３】
以上述べた差動信号出力回路は、１系統の入力信号に基づいて、第１及び第２のトランジスタのゲートと第３及び第４のトランジスタのゲートに、互いに逆相の２つの信号をそれぞれ供給する差動信号供給手段をさらに具備するようにしても良い。
【００１４】
また、本発明に係る差動信号出力回路は、第１のトランジスタのゲートに信号を印加する第１の反転手段と、第２のトランジスタのゲートに信号を印加する第２の反転手段と、第３のトランジスタのゲートに信号を印加する第３の反転手段と、第４のトランジスタのゲートに信号を印加する第４の反転手段とをさらに具備するようにしても良い。
【００１５】
ここで、第１の補助駆動手段が、第３及び第４の反転手段に入力される信号を反転する第５の反転手段と、第５の反転手段の出力と第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサとを含み、第２の補助駆動手段が、第１及び第２の反転手段に入力される信号を反転する第６の反転手段と、第６の反転手段の出力と第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサとを含むようにしても良い。
さらに、本発明に係る半導体集積回路は、以上述べたような差動信号出力回路を具備している。
【発明の効果】
【００１６】
本発明によれば、第１の補助駆動手段によって第１の出力段の出力点を補助的に駆動すると共に、第２の補助駆動手段によって第２の出力段の出力点を補助的に駆動することにより、入力信号の遷移点における貫通電流等の影響による出力信号の波形なまりや波形歪を改善することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る差動信号出力回路の構成を示す回路図である。この差動信号出力回路は、ＩＣ又はＬＳＩ等の半導体集積回路に内蔵されており、図５に示すようなＬＶＤＳインターフェースの送信側回路１００において使用することができる。図５に示すように、差動信号出力回路は、例えばＣＭＯＳレベルで供給される入力信号ＩＮ１に基づいて、往路伝送線３０１と復路伝送線３０２とを介して出力電流ＩＯを差動信号として出力する。一方、受信側回路２００は、終端抵抗ＲＴを有し、差動信号出力回路１０１から出力される差動信号を入力する。
【００１８】
再び図１を参照すると、この差動信号出力回路は、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ１とによって構成される第１の出力段と、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネルＭＯＳトランジスタＱＮ２とによって構成される第２の出力段と、これらの出力段に所定の電流を供給するＰチャネルＭＯＳトランジスタＱＰ３及び抵抗Ｒ１とを含んでいる。
【００１９】
トランジスタＱＰ１のドレインとトランジスタＱＮ１のドレインは、出力端子２１に接続されており、トランジスタＱＰ２のドレインとトランジスタＱＮ２のドレインは、出力端子２２に接続されている。差動信号出力回路は、出力端子２１及び２２から、差動出力信号ＯＵＴ１及びＯＵＴ２を出力する。
【００２０】
トランジスタＱＰ１のソースとトランジスタＱＰ２のソースは、第１の接続点において、ＰチャネルＭＯＳトランジスタＱＰ３のドレインに接続されている。トランジスタＱＰ３は、バイアス電圧に従って、高電位側の電源電位ＶＤＤから第１の接続点に所定の電流を供給する。また、トランジスタＱＮ１のソースとトランジスタＱＮ２のソースは、第２の接続点において、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、低電位側の電源電位ＶＳＳ（ここでは接地電位とする）に接続されている。
【００２１】
また、この差動信号出力回路は、第１及び第２の出力段におけるトランジスタのゲートに差動信号を供給するために、インバータ１及び２と、トランスミッションゲート３とを含んでいる。トランスミッションゲート３は、ＰチャネルＭＯＳトランジスタＱＰ４とＮチャネルＭＯＳトランジスタＱＮ４とによって構成され、インバータ２の遅延時間に相当する遅延時間を有している。
【００２２】
さらに、本実施形態においては、トランスミッションゲート３の出力と、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインとの間に、コンデンサＣ１が接続されている。また、インバータ２の出力と、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインとの間に、コンデンサＣ２が接続されている。
【００２３】
ここで、コンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、コンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。このように、本実施形態におけるコンデンサＣ１及びＣ２の役割は、一般的なネガティブフィードバックループにおいてコンデンサによって行われる位相補償とは根本的に異なっている。
【００２４】
次に、本実施形態に係る差動信号出力回路の動作について説明する。
本実施形態においては、トランジスタＱＰ３を流れる電流の値が３．５ｍＡとなるようにバイアス電圧を調整することにより、出力端子２１及び２２の各々から出力される出力電流の値を±３．５ｍＡとしている。この場合には、出力端子２１と出力端子２２との間に１００Ωの負荷抵抗が接続されることを想定すると、負荷抵抗の両端に発生する電位差は±３５０ｍＶとなり、出力端子２１及び２２の各々に印加される信号電圧の大きさは３５０ｍＶＰ−Ｐとなる。
【００２５】
インバータ１は、入力端子１１に印加される入力信号ＩＮ１を反転することにより、反転された入力信号ＩＮ２を生成する。反転された入力信号ＩＮ２は、一方では、インバータ２によってさらに反転されて、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートに印加され、他方では、トランスミッションゲート３を介して非反転のまま、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートに印加される。電源電圧の値（ＶＤＤ−ＶＳＳ）が５Ｖであるとすると、これらのトランジスタのゲートに印加される信号電圧の大きさは約５ＶＰ−Ｐとなる。
【００２６】
本実施形態においては、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに、トランスミッションゲート３の出力、即ち、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートから、コンデンサＣ１を介して交流信号成分（補償成分）が供給される。同様に、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに、インバータ２の出力、即ち、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートから、コンデンサＣ２を介して交流信号成分（補償成分）が供給される。
【００２７】
ここで、出力端子２１と出力端子２２との間に１００Ωの負荷抵抗が接続されているとすると、差動出力信号ＯＵＴ１及びＯＵＴ２の各々における信号電圧（３５０ｍＶＰ−Ｐ）よりも、出力段のトランジスタのゲートに印加される信号電圧（約３ＶＰ−Ｐ）の方が大きくなる。また、これらの信号電圧の位相は同相である。従って、トランジスタＱＰ２及びＱＮ２のゲートからトランジスタＱＰ１及びＱＮ１のドレインに向けて、コンデンサＣ１を介して微分電流が流れ、この微分電流は、出力信号ＯＵＴ１の過渡特性を改善するように働く。同様に、トランジスタＱＰ１及びＱＮ１のゲートからトランジスタＱＰ２及びＱＮ２のドレインに向けて、コンデンサＣ２を介して微分電流が流れ、この微分電流は、出力信号ＯＵＴ２の過渡特性を改善するように働く。
【００２８】
図２は、本実施形態に係る差動信号出力回路において波形歪が改善される様子を示す図である。入力信号（ここでは、ＩＮ２を示す）の遷移点において電源電圧の値（ＶＤＤ−ＶＳＳ）が降下して、補償前の出力信号ＯＵＴ１においては、波形がなまったり、段がついたように歪んでしまう。ところが、図２に示すような補償成分を生成して出力信号に加えることにより、補償前の出力信号ＯＵＴ１におけるような波形なまりや波形歪を改善することが可能となる。
【００２９】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る差動信号出力回路の構成を示す回路図である。図３に示すように、第２の実施形態においては、２つの入力端子１１及び１２を用いて差動入力信号ＩＮ１及びＩＮ２を入力するようにしており、さらに、補助駆動手段の構成を変更している。その他の点に関しては、第１の実施形態と同じである。
【００３０】
本実施形態において、入力端子１１は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートに接続され、入力端子１２は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートに接続されている。また、入力端子１１及び１２には、インバータ４及び５の入力が接続されている。
【００３１】
インバータ４の出力は、コンデンサＣ１の一端に接続され、コンデンサＣ１の他端は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに接続されている。また、インバータ５の出力は、コンデンサＣ２の一端に接続され、コンデンサＣ２の他端は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに接続されている。
【００３２】
ここで、インバータ４及びコンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、インバータ５及びコンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。
【００３３】
コンデンサＣ１の一端における信号は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートにおける入力信号ＩＮ２と同相であり、コンデンサＣ２の一端における信号は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートにおける入力信号ＩＮ１と同相である。従って、第２の実施形態に係る差動信号出力回路においても、第１の実施形態に係る差動信号出力回路と同じように、出力信号ＯＵＴ１及びＯＵＴ２の波形なまりや波形歪を改善することができる。
【００３４】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る差動信号出力回路の構成を示す回路図である。図４に示すように、第３の実施形態においては、各トランジスタのゲートに信号を供給するためのインバータを追加しており、さらに、一部の接続を変更している。その他の点に関しては、第２の実施形態と同じである。
【００３５】
本実施形態において、入力端子１１は、インバータ３１〜３３の入力に接続され、入力端子１２は、インバータ４１〜４３の入力に接続されている。インバータ３１の出力は、第１の出力段を構成するトランジスタＱＰ１のゲートに接続され、インバータ３２の出力は、第１の出力段を構成するトランジスタＱＮ１のゲートに接続されている。また、インバータ４１の出力は、第２の出力段を構成するトランジスタＱＰ２のゲートに接続され、インバータ４２の出力は、第２の出力段を構成するトランジスタＱＮ２のゲートに接続されている。
【００３６】
インバータ４３の出力は、コンデンサＣ１の一端に接続され、コンデンサＣ１の他端は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに接続されている。また、インバータ３３の出力は、コンデンサＣ２の一端に接続され、コンデンサＣ２の他端は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに接続されている。
【００３７】
ここで、インバータ４３及びコンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、インバータ３３及びコンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。
【００３８】
コンデンサＣ１の一端における信号は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートにおける信号と同相かつ同レベルであり、コンデンサＣ２の一端における信号は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートにおける信号と同相かつ同レベルである。従って、第３の実施形態に係る差動信号出力回路においても、第１の実施形態に係る差動信号出力回路と同じように、差動出力信号ＯＵＴ１及びＯＵＴ２の波形なまりや波形歪を改善することができる。
【産業上の利用可能性】
【００３９】
本発明は、発振器等における出力回路やバッファ回路として用いられる差動信号出力回路、及び、そのような差動信号出力回路を含む半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る差動信号出力回路の構成を示す回路図。
【図２】図１の差動信号出力回路において波形歪が改善される様子を示す図。
【図３】本発明の第２の実施形態に係る差動信号出力回路の構成を示す回路図。
【図４】本発明の第３の実施形態に係る差動信号出力回路の構成を示す回路図。
【図５】ＬＶＤＳインターフェースの概要を示す図。
【図６】従来の差動信号出力回路の回路構成例を示す図。
【図７】従来の差動信号出力回路における波形歪を示す図。
【符号の説明】
【００４１】
１、２、４、５、３１〜３３、４１〜４３  インバータ、  ３  トランスミッションゲート、  １１、１２  入力端子、  ２１、２２  出力端子、  １００  送信側回路、  １０１  差動信号出力回路、  ２００  受信側回路、  ２０１  差動信号入力回路、  ３０１  往路伝送線、  ３０２  復路伝送線、  ＱＰ１〜ＱＰ４  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４  ＮＰチャネルＭＯＳトランジスタ、  Ｃ１、Ｃ２  コンデンサ、  Ｒ１  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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