(57)【要約】【課題】  ＭＩＳ構造のキャパシタを有するメモリセル部と、ロジック回路部とを共通の半導体基板上に有する半導体装置において、メモリセル部および／またはロジック回路部での配線層と拡散層とを接続するコンタクトプラグの形成を容易にした製造方法を提供する。【解決手段】  ロジック回路部においては、層間絶縁膜１７１およびホールキャップ膜１５を貫通して、２つのコンタクトホール１３ｂおよび２つのコンタクトホール１３ｃに達する４つのコンタクトホールＣＨ１を形成する。その後、コンタクトホールＣＨ１内に金属を充填し、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。【選択図】図１９
2005142414.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、
(ａ)前記データ保持部および前記ロジック回路部に、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程と、
(ｂ)前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程と、
(ｃ)前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程と、
(ｄ)前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程と、
(ｅ)前記データ保持部の前記ホールキャップ膜を除去した後、前記データ保持部の前記複数の第１のコンタクトホールの内部に第１の導電体を充填することで、前記データ保持部の前記ソース・ドレイン領域に接する複数の第１のコンタクトプラグを形成する工程と、
(ｆ)前記工程(ｅ)の後、前記半導体基板の上主面全面に第２の層間絶縁膜を形成する工程と、
(ｇ)前記工程(ｆ)の後、前記データ保持部において、前記複数の第１のコンタクトプラグのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトプラグに接続するように、前記ストレージノードを形成する工程と、
(ｈ)前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程と、
(ｉ)前記工程(ｈ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程と、
(ｊ)前記ロジック回路部において、少なくとも前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールに連通する第２のコンタクトホールを形成する工程と、
(ｋ)連通する前記複数の第１および第２のコンタクトホール内に、第２の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第２のコンタクトプラグを形成する工程と、を備える、半導体装置の製造方法。
【請求項２】
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記第１の層間絶縁膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記第１の層間絶縁膜上に、前記ロジック回路部においては、前記ホールキャップ膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜を選択的に除去して、前記ストレージノードコンタクトプラグと、その周囲の前記第１の層間絶縁膜が底部において露出するキャパシタ用開口部を形成し、前記キャパシタ用開口部の内面を導電体膜で覆うことで前記ストレージノードを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１の層間絶縁膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜でエッチングストッパ膜を形成する工程をさらに備え、
前記工程(ｃ)は、
前記エッチングストッパ膜および前記第１の層間絶縁膜を貫通するように前記第１のコンタクトホールを形成する工程を含み、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記エッチングストッパ膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記エッチングストッパ膜上に、前記ロジック回路部においては、前記ホールキャップ膜上にそれぞれ前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜を選択的に除去して、前記ストレージノードコンタクトプラグと、その周囲の前記エッチングストッパ膜が底部において露出するキャパシタ用開口部を形成し、前記キャパシタ用開口部の内面を導電体膜で覆うことで前記ストレージノードを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程(ｄ)の後、前記工程(ｅ)に先だって、前記ホールキャップ膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜で保護膜を形成する工程をさらに備え、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記第１の層間絶縁膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｅ)は、
前記データ保持部の前記保護膜および前記ホールキャップ膜を除去する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記第１の層間絶縁膜上に、前記ロジック回路部においては、前記保護膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜を選択的に除去して、前記ストレージノードコンタクトプラグと、その周囲の前記第１の層間絶縁膜が底部において露出するキャパシタ用開口部を形成し、前記キャパシタ用開口部の内面を導電体膜で覆うことで前記ストレージノードを形成する工程を含み、
前記工程(ｊ)は、
前記ロジック回路部において、前記保護膜も貫通するように、前記複数の第２のコンタクトホールを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項５】
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１の層間絶縁膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜でエッチングストッパ膜を形成する工程と、
前記工程(ｄ)の後、前記工程(ｅ)に先だって、前記ホールキャップ膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜で保護膜を形成する工程と、をさらに備え、
前記工程(ｃ)は、
前記エッチングストッパ膜および前記第１の層間絶縁膜を貫通するように前記第１のコンタクトホールを形成する工程を含み、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記エッチングストッパ膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｅ)は、
前記データ保持部の前記保護膜および前記ホールキャップ膜を除去する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記エッチングストッパ膜上に、前記ロジック回路部においては、前記保護膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜を選択的に除去して、前記ストレージノードコンタクトプラグと、その周囲の前記エッチングストッパ膜が底部において露出するキャパシタ用開口部を形成し、前記キャパシタ用開口部の内面を導電体膜で覆うことで前記ストレージノードを形成する工程を含み、
前記工程(ｊ)は、
前記ロジック回路部において、前記保護膜も貫通するように、前記複数の第２のコンタクトホールを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項６】
ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、
(ａ)前記データ保持部および前記ロジック回路部のそれぞれに、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程と、
(ｂ)前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程と、
(ｃ)前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程と、
(ｄ)前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程と、
(ｅ)前記ロジック回路部の前記ホールキャップ膜を除去した後、前記ロジック回路部の前記複数の第１のコンタクトホールの内部に第１の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第１のコンタクトプラグを形成する工程と、
(ｆ)前記工程(ｅ)の後、前記半導体基板の上主面全面に第２の層間絶縁膜を形成する工程と、
(ｇ)前記工程(ｆ)の後、前記データ保持部において、前記複数の第１のコンタクトホールのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトホールを導電体膜で埋め込んでストレージノードコンタクトプラグを形成するとともに、前記ストレージノードを形成する工程と、
(ｈ)前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程と、
(ｉ)前記工程(ｈ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程と、
(ｊ)前記データ保持部においては、少なくとも前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールのうちビット線コンタクトホールに連通し、前記ロジック回路部においては、少なくとも前記第３の層間絶縁膜および前記第２の層間絶縁膜を貫通して、前記複数の第１のコンタクトプラグにそれぞれ達する複数の第２のコンタクトホールを形成する工程と、
(ｋ)前記データ保持部においては、連通する前記ビット線コンタクトホールおよび前記第２のコンタクトホール内に第２の導電体を充填することで、前記メモリセル部の前記ソース・ドレイン領域に接する第２のコンタクトプラグを形成し、前記ロジック回路部においては、前記第２のコンタクトホール内に前記第２の導電体を充填することで、前記複数の第１のコンタクトプラグに接続される複数の第３のコンタクトプラグを形成する工程と、を備える、半導体装置の製造方法。
【請求項７】
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記第１の層間絶縁膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記ホールキャップ膜上に、前記ロジック回路部においては、前記第１の層間絶縁膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトホールと、その周囲の前記第１の層間絶縁膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１の層間絶縁膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜でエッチングストッパ膜を形成する工程をさらに備え、
前記工程(ｃ)は、
前記エッチングストッパ膜および前記第１の層間絶縁膜を貫通するように前記第１のコンタクトホールを形成する工程を含み、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記エッチングストッパ膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記ホールキャップ膜上に、前記ロジック回路部においては、前記エッチングストッパ膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトホールと、その周囲の前記エッチングストッパ膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項９】
前記工程(ｄ)の後、前記工程(ｅ)に先だって、前記ホールキャップ膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜で保護膜を形成する工程をさらに備え、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記第１の層間絶縁膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｅ)は、
前記ロジック回路部の前記保護膜および前記ホールキャップ膜を除去する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記保護膜上に、前記ロジック回路部においては、前記第１の層間絶縁膜上に前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜、前記保護膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトホールと、その周囲の前記第１の層間絶縁膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含み、
前記工程(ｊ)は、
前記データ保持部において、前記保護膜も貫通するように、前記第２のコンタクトホールを形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１の層間絶縁膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜でエッチングストッパ膜を形成する工程と、
前記工程(ｄ)の後、前記工程(ｅ)に先だって、前記ホールキャップ膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜で保護膜を形成する工程と、をさらに備え、
前記工程(ｃ)は、
前記エッチングストッパ膜および前記第１の層間絶縁膜を貫通するように前記第１のコンタクトホールを形成する工程を含み、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記エッチングストッパ膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｅ)は、
前記ロジック回路部の前記保護膜および前記ホールキャップ膜を除去する工程を含み、
前記工程(ｆ)は、
前記データ保持部においては、前記保護膜上に、前記ロジック回路部においては、前記エッチングストッパ膜上に、前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｇ)は、
前記データ保持部において、前記第２の層間絶縁膜、前記保護膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトプラグと、その周囲の前記エッチングストッパ膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含み、
前記工程(ｊ)は、
前記データ保持部において、前記保護膜も貫通するように、前記複数の第２のコンタクトホールを形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項１１】
ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、
(ａ)前記データ保持部および前記ロジック回路部のそれぞれに、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程と、
(ｂ)前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程と、
(ｃ)前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程と、
(ｄ)前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程と、
(ｅ)前記ホールキャップ膜上に第２の層間絶縁膜を形成する工程と、
(ｆ)前記工程(ｅ)の後、前記データ保持部において、前記複数の第１のコンタクトホールのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトホールを導電体膜で埋め込んでストレージノードコンタクトプラグを形成するとともに、前記ストレージノードを形成する工程と、
(ｇ)前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程と、
(ｈ)前記工程(ｇ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程と、
(ｉ)前記データ保持部においては、前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールのうちビット線コンタクトホールに連通し、前記ロジック回路部においては、前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールに連通する複数の第２のコンタクトホールを形成する工程と、
(ｊ)前記データ保持部においては、連通する前記ビット線コンタクトホールおよび前記第２のコンタクトホール内に第２の導電体を充填することで、前記メモリセル部の前記ソース・ドレイン領域に接する第２のコンタクトプラグを形成し、前記ロジック回路部においては、連通する前記複数の第１および第２のコンタクトホール内に、前記第２の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第３のコンタクトプラグを形成する工程と、を備える、半導体装置の製造方法。
【請求項１２】
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記第１の層間絶縁膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部において、前記第２の層間絶縁膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトホールと、その周囲の前記第１の層間絶縁膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含む、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１の層間絶縁膜上に、前記第２の層間絶縁膜とは異なる材質の絶縁膜でエッチングストッパ膜を形成する工程をさらに備え、
前記工程(ｃ)は、
前記エッチングストッパ膜および前記第１の層間絶縁膜を貫通するように前記第１のコンタクトホールを形成する工程を含み、
前記工程(ｄ)は、
前記データ保持部および前記ロジック回路部の、前記エッチングストッパ膜上を覆うように前記ホールキャップ膜を形成する工程を含み、
前記工程(ｆ)は、
前記データ保持部において、前記第２の層間絶縁膜および前記ホールキャップ膜を選択的に除去して、前記ストレージノードコンタクトホールと、その周囲の前記エッチングストッパ膜が底部において露出するキャパシタ用開口部を形成し、前記導電体膜で前記ストレージノードコンタクトホールを埋め込んで前記ストレージノードコンタクトプラグを形成するとともに、前記キャパシタ用開口部の内面を覆うことで前記ストレージノードを形成する工程を含む、請求項１１記載の半導体装置の製造方法。
【請求項１４】
共通の半導体基板上に配設されたデータ保持部とロジック回路部とを備える半導体装置であって、
前記データ保持部および前記ロジック回路部は、
前記データ保持部および前記ロジック回路部の前記半導体基板上に配設されたゲート電極、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆う層間絶縁膜と、
前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記層間絶縁膜を貫通して、前記ソース・ドレイン領域に達するコンタクトホールと、
絶縁膜で構成され、前記データ保持部および前記ロジック回路部の全面において、前記複数のコンタクトホールの開口部を塞ぐように設けられたホールキャップ膜のうち、前記データ保持部および前記ロジック回路部の一方の前記ホールキャップ膜をエッチングすることで前記開口部を露出させた前記複数のコンタクトホールの内部に充填された導電体と、を備える半導体装置。
【請求項１５】
前記データ保持部および前記ロジック回路部は、
前記層間絶縁膜上に配設された、前記層間絶縁膜とは異なる材質の絶縁膜で構成されるエッチングストッパ膜をさらに備え、
前記複数のコンタクトホールは、前記エッチングストッパ膜および前記層間絶縁膜を貫通するように設けられ、
前記ホールキャップ膜は、前記エッチングストッパ膜上に配設される、請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＭＩＳ（metal insulator semiconductor）構造のキャパシタを有するメモリセル部とロジック回路部とを共通の半導体基板上に有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dinamic Random Access Memory）とロジック回路部とを共通の半導体基板上に有するｅＲＡＭ（embeded DRAM）については、例えば特許文献１にその構造が示されている。
【０００３】
すなわち、特許文献１にはメモリセル部のストレージノードと拡散層とを接続するコンタクトプラグをポリシリコンで形成し、ロジックＳＲＡＭ部の配線層と拡散層とを接続するコンタクトプラグをタングステンで形成する構成が示されている。
【０００４】
【特許文献１】特開2003-23111号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した、特許文献１に開示される製造方法においては、ロジックＳＲＡＭ部のコンタクトプラグを形成するには、配線層下の厚い層間絶縁膜を貫通するように開口部を設けることが示されているが、メモリセル部にＭＩＳ構造のキャパシタを設けているので、層間絶縁膜が厚く、上記開口部を設けることは困難であることが予想される。これは、メモリセル部においても同様である。
【０００６】
本発明は上記のような問題点を解消するためになされたもので、ＭＩＳ構造のキャパシタを有するメモリセル部と、ロジック回路部とを共通の半導体基板上に有する半導体装置において、メモリセル部および／またはロジック回路部での配線層と拡散層とを接続するコンタクトプラグの形成を容易にした製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法の第１の態様は、ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、以下の工程(ａ)〜(ｋ)を備えている。すなわち、前記データ保持部および前記ロジック回路部に、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程(ａ)と、前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程(ｂ)と、前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程(ｃ)と、前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程(ｄ)と、前記データ保持部の前記ホールキャップ膜を除去した後、前記データ保持部の前記複数の第１のコンタクトホールの内部に第１の導電体を充填することで、前記データ保持部の前記ソース・ドレイン領域に接する複数の第１のコンタクトプラグを形成する工程(ｅ)と、前記工程(ｅ)の後、前記半導体基板の上主面全面に第２の層間絶縁膜を形成する工程(ｆ)と、前記工程(ｆ)の後、前記データ保持部において、前記複数の第１のコンタクトプラグのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトプラグに接続するように、前記ストレージノードを形成する工程(ｇ)と、前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程(ｈ)と、前記工程(ｈ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程(ｉ)と、前記ロジック回路部において、少なくとも前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールに連通する第２のコンタクトホールを形成する工程(ｊ)と、連通する前記複数の第１および第２のコンタクトホール内に、第２の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第２のコンタクトプラグを形成する工程(ｋ)とを備えている。
【０００８】
本発明に係る半導体装置の製造方法の第２の態様は、ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、以下の工程(ａ)〜(ｋ)を備えている。すなわち、前記データ保持部および前記ロジック回路部に、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程(ａ)と、前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程(ｂ)と、前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程(ｃ)と、前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程(ｄ)と、前記ロジック回路部の前記ホールキャップ膜を除去した後、前記ロジック回路部の前記複数の第１のコンタクトホールの内部に第１の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第１のコンタクトプラグを形成する工程(ｅ)と、前記工程(ｅ)の後、前記半導体基板の上主面全面に第２の層間絶縁膜を形成する工程(ｆ)と、前記工程(ｆ)の後、前記データ保持部において、前記複数の第１のコンタクトホールのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトホールを導電体膜で埋め込んでストレージノードコンタクトプラグを形成するとともに、前記ストレージノードを形成する工程(ｇ)と、前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程(ｈ)と、前記工程(ｈ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程(ｉ)と、前記データ保持部においては、少なくとも前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールのうちビット線コンタクトホールに連通し、前記ロジック回路部においては、少なくとも前記第３の層間絶縁膜および前記第２の層間絶縁膜を貫通して、前記複数の第１のコンタクトプラグにそれぞれ達する複数の第２のコンタクトホールを形成する工程(ｊ)と、前記データ保持部においては、連通する前記ビット線コンタクトホールおよび前記第２のコンタクトホール内に第２の導電体を充填することで、前記メモリセル部の前記ソース・ドレイン領域に接する第２のコンタクトプラグを形成し、前記ロジック回路部においては、前記第２のコンタクトホール内に前記第２の導電体を充填することで、前記複数の第１のコンタクトプラグに接続される複数の第３のコンタクトプラグを形成する工程(ｋ)とを備えている。
【０００９】
本発明に係る半導体装置の製造方法の第３の態様は、ＭＩＳ構造のキャパシタを有するデータ保持部と、ロジック回路部とを共通の半導体基板上に備える半導体装置の製造方法であって、以下の工程(ａ)〜(ｊ)を備えている。すなわち、前記データ保持部および前記ロジック回路部に、前記半導体基板上に配設されたゲート電極および、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタを形成する工程(ａ)と、前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆うように第１の層間絶縁膜を形成する工程(ｂ)と、前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記第１の層間絶縁膜を貫通して、前記ソース・ドレイン領域に達する第１のコンタクトホールを形成する工程(ｃ)と、前記データ保持部および前記ロジック回路部の、前記複数の第１のコンタクトホールの開口部を塞ぐホールキャップ膜を絶縁膜で形成する工程(ｄ)と、前記ホールキャップ膜上に第２の層間絶縁膜を形成する工程(ｅ)と、前記工程(ｅ)の後、前記データ保持部において、前記複数の第１のコンタクトホールのうち、前記キャパシタのストレージノードに接続されるべきストレージノードコンタクトホールを導電体膜で埋め込んでストレージノードコンタクトプラグを形成するとともに、前記ストレージノードを形成する工程(ｆ)と、前記ストレージノード上に、キャパシタ誘電体膜およびキャパシタ上部電極を積層して、前記キャパシタを形成する工程(ｇ)と、前記工程(ｇ)の後、前記半導体基板の上主面上に第３の層間絶縁膜を形成する工程(ｈ)と、前記データ保持部においては、前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールのうちビット線コンタクトホールに連通し、前記ロジック回路部においては、前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記ホールキャップ膜を貫通して、前記複数の第１のコンタクトホールに連通する複数の第２のコンタクトホールを形成する工程(ｉ)と、前記データ保持部においては、連通する前記ビット線コンタクトホールおよび前記第２のコンタクトホール内に第２の導電体を充填することで、前記メモリセル部の前記ソース・ドレイン領域に接する第２のコンタクトプラグを形成し、前記ロジック回路部においては、連通する前記複数の第１および第２のコンタクトホール内に、前記第２の導電体を充填することで、前記ロジック回路部の前記ソース・ドレイン領域に接する複数の第３のコンタクトプラグを形成する工程(ｊ)とを備えている。
【００１０】
本発明に係る半導体装置の態様は、共通の半導体基板上に配設されたデータ保持部とロジック回路部とを備える半導体装置であって、前記データ保持部および前記ロジック回路部が、前記データ保持部および前記ロジック回路部の前記半導体基板上に配設されたゲート電極、前記ゲート電極の側面外方の前記半導体基板の表面内に配設されたソース・ドレイン領域を有するＭＯＳトランジスタと、前記ＭＯＳトランジスタが配設された前記データ保持部および前記ロジック回路部を覆う層間絶縁膜と、前記データ保持部および前記ロジック回路部にそれぞれ複数設けられ、少なくとも前記層間絶縁膜を貫通して、前記ソース・ドレイン領域に達するコンタクトホールと、絶縁膜で構成され、前記データ保持部および前記ロジック回路部の全面において、前記複数のコンタクトホールの開口部を塞ぐように設けられたホールキャップ膜のうち、前記データ保持部および前記ロジック回路部の一方の前記ホールキャップ膜をエッチングすることで前記開口部を露出させた前記複数のコンタクトホールの内部に充填された導電体とを備えている。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法の第１の態様によれば、ロジック回路部の第１の層間絶縁膜を貫通する第１のコンタクトホールの開口部を塞ぐようにホールキャップ膜を設けた状態を、データ保持部においてキャパシタを形成するまで保ち、キャパシタを形成した後に、ロジック回路部において第３および第２の層間絶縁膜およびホールキャップ膜を貫通して、複数の第１のコンタクトホールに連通する複数の第２のコンタクトホールを設けるので、データ保持部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、前記第３の層間絶縁膜より上層に設けられる配線層と半導体基板上のソース・ドレイン領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００１２】
本発明に係る半導体装置の製造方法の第２の態様によれば、データ保持部の第１の層間絶縁膜を貫通する第１のコンタクトホールの開口部を塞ぐようにホールキャップ膜を設けた状態を、データ保持部においてキャパシタを形成するまで保ち、キャパシタを形成した後に、データ保持部において第３および第２の層間絶縁膜およびホールキャップ膜を貫通して、ビット線コンタクトホールに連通する第２のコンタクトホールを設けるので、ＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部においても、前記第３の層間絶縁膜より上層に設けられる配線層と半導体基板上のソース・ドレイン領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００１３】
本発明に係る半導体装置の製造方法の第３の態様によれば、ロジック回路部の第１の層間絶縁膜を貫通する複数の第１のコンタクトホールの開口部を塞ぐようにホールキャップ膜を設けた状態を、データ保持部においてキャパシタを形成するまで保ち、キャパシタを形成した後に、ロジック回路部においてホールキャップ膜上の第３および第２の層間絶縁膜およびホールキャップ膜を貫通して、複数の第１のコンタクトホールに連通する複数の第２のコンタクトホールを設け、また、データ保持部においても、第１の層間絶縁膜を貫通する複数の第１のコンタクトホールの開口部を塞ぐようにホールキャップ膜を設けた状態を、キャパシタを形成するまで保ち、キャパシタを形成した後に、データ保持部において第３および第２の層間絶縁膜およびホールキャップ膜を貫通して、ビット線コンタクトホールに連通する第２のコンタクトホールを設ける。従って、データ保持部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部およびデータ保持部において、前記第３の層間絶縁膜より上層に設けられる配線層と半導体基板上のソース・ドレイン領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００１４】
本発明に係る半導体装置の態様によれば、データ保持部およびロジック回路部の一方においては、複数のコンタクトホールの内部に充填された導電体を備えているので、ソース・ドレイン領域と電気的に接続されるべき構成がさらに上層に設けられる場合に、当該構成とソース・ドレイン領域との電気的な接続を容易に行うことができる。
【発明を実施するための最良の形態】
【００１５】
＜Ａ．実施の形態１＞
以下、図１〜図２０を用いて本発明に係る半導体装置の製造方法の実施の形態１について説明する。
【００１６】
＜Ａ−１．製造方法＞
製造工程を順に示す断面図である図１〜図２０を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ１００の製造方法について説明する。なお、ｅＲＡＭ１００の構造については最終工程を説明する図２０に示す。
【００１７】
なお、図１〜図２０においてはＤＲＡＭを構成するメモリセル部と、ロジック回路部とを並べて示している。
【００１８】
まず、図１に示す工程において、シリコン基板などの半導体基板１を準備し、素子間分離のための素子分離酸化膜２を選択的に形成して活性領域を規定する。なお、素子分離酸化膜２は、熱酸化（ＬＯＣＯＳ酸化）あるいはトレンチに酸化膜を埋め込む手法（トレンチ分離）により形成する。
【００１９】
そして、各活性領域（素子分離酸化膜２で規定される半導体基板１の領域）には、ＭＯＳトランジスタのウェル領域４ａ、４ｂおよび４ｃを形成するための不純物注入を行う。
【００２０】
その後、半導体基板１の上主面全面にゲート電極形成のための導電層５を、例えばポリシリコンで形成する。
【００２１】
なお、本例ではメモリセル部にはウェル領域４ａを、ロジック回路部には、互いに導電型の異なるウェル領域４ｂおよび４ｃを形成した構成を一例として示す。なお、各ウェル領域４ａ〜４ｃの導電型は、形成するＭＯＳトランジスタに応じて決定されるが、本願発明においてはその導電型は何れであっても良いので、特定はしない。
【００２２】
また、メモリセル部の活性領域４ａの底部には基板電位を固定するためのボトムウェル３が形成された構成を示している。
【００２３】
次に、図２に示す工程において、導電層５をパターニングして、ウェル領域４ａ、４ｂおよび４ｃ上に、それぞれゲート電極５ａ、５ｂおよび５ｃを形成する。なお、メモリセル部においては、ウェル領域４ａ上に２つのゲート電極５ａが形成され、また素子分離酸化膜２上にもゲート電極５ａが形成されているが、素子分離酸化膜２上のゲート電極５ａはゲート配線となるようにパターニングされている。
【００２４】
次に、図３に示す工程において、ゲート電極５ａ〜５ｃを注入マスクとして不純物のイオン注入を行い、ウェル領域４ａにおいては拡散領域７ａを、ウェル領域４ｂにおいては拡散領域７ｂを、ウェル領域４ｃにおいては拡散領域７ｃを形成する。
【００２５】
その後、ゲート電極５ａ、５ｂおよび５ｃの側面に、それぞれサイドウォール絶縁膜６ａ、６ｂおよび６ｃを形成する。そして、ロジック回路部においては、ゲート電極５ｂ、５ｃおよびサイドウォール絶縁膜６ｂ、６ｃを注入マスクとして不純物のイオン注入を行い、ウェル領域４ｂにおいては拡散領域８ｂを、ウェル領域４ｃにおいては拡散領域８ｃを形成する。なお、メモリセル部においては拡散領域７ａがソース・ドレイン領域となり、ロジック回路部においては拡散領域８ｂおよび８ｃがソース・ドレイン領域となる。なお、メモリセル部においては、２つのゲート電極５ａのそれぞれの側面外方の半導体基板１の表面内にソース・ドレイン領域７ａが形成され、計３つのソース・ドレイン領域７ａが形成されることになる。
【００２６】
次に、図４に示す工程において、ゲート電極５ａ上およびソース・ドレイン領域７ａ上が覆われるように、メモリセル部の表面に、例えばＣＶＤ（chemical vapor deposition）法によりシリコン酸化膜９を形成する。このシリコン酸化膜９は、サリサイドプロテクション膜と呼称され、ゲート電極５ａ上およびソース・ドレイン領域７ａ上に、サリサイド工程によりシリサイド膜が形成されることを防止する役目を果たす。なお、図４においては、ロジック回路部にはシリコン酸化膜９は形成されていないが、ロジック回路部においてもシリサイド膜が形成されることを防止すべき部分にはシリコン酸化膜９を形成する。
【００２７】
次に、図５に示す工程において、サリサイド工程により、ウェル領域４ｂのゲート電極５ｂ上およびソース・ドレイン領域８ｂ上、ウェル領域４ｃのゲート電極５ｃ上およびソース・ドレイン領域８ｃ上に、例えばタングステンシリサイド（ＷＳｉ）などのシリサイド膜１０を形成する。ここで、メモリセル部はシリコン酸化膜９で覆われているので、ゲート電極５ａ上およびソース・ドレイン領域７ａ上にはシリサイド膜１０は形成されない。
【００２８】
次に、図６に示す工程において、メモリセル部のシリコン酸化膜９の全面を覆うようにシリコン窒化膜１１を、例えばＣＶＤ法により形成する。シリコン窒化膜１１は、後にコンタクトホールを形成する際のエッチングストッパとして機能する。
【００２９】
その後、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１２（第１の層間絶縁膜）を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１２の上主面の高さが同じになるように平坦化処理を行う。なお、層間絶縁膜１２はビット線コンタクトやストレージノードコンタクトが形成される層間絶縁膜であるのでＢＳ層間絶縁膜と呼称する場合もある。
【００３０】
次に、図７に示す工程において、メモリセル部においては層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ達する３つのコンタクトホール１３ａ（第１のコンタクトホール）を形成し、ロジック回路部においては、層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ達する２つのコンタクトホール１３ｂ（第１のコンタクトホール）および２つのソース・ドレイン領域８ｃにそれぞれ達する２つのコンタクトホール１３ｃ（第１のコンタクトホール）を形成する。
【００３１】
そして、層間絶縁膜１２の上主面全面に、例えばＣＶＤ法により厚さ１０ｎｍ〜２０ｎｍ（コンタクトホールの内径の５分の１〜４分の１の厚さが望ましい）のシリコン窒化膜を形成することで、各コンタクトホール１３ａ〜１３ｃの内壁を覆う内壁窒化膜１４を形成する。なお、層間絶縁膜１２上およびソース・ドレイン領域７ａ、８ｂおよび８ｃ上に形成されたシリコン窒化膜は、異方性エッチングにより除去するので、内壁窒化膜１４はコンタクトホール１３ａ〜１３ｃの壁面のみに配設されることになる。
【００３２】
次に、図８に示す工程において、層間絶縁膜１２の主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜１５を形成することで、コンタクトホール１３ａ〜１３ｃの上部開口部を塞ぐ。このシリコン酸化膜１５は、例えばＳｉＨ４-Ｎ２Ｏ系のガスを用いたプラズマＣＶＤ法で形成されるが、このような条件で形成されたシリコン酸化膜はステップカバレッジが低く、ホールの内部深くまで侵入せず、ホールの開口部近傍で形成が停止する。従って、シリコン酸化膜１５は、開口部を塞ぐという意味で、ホールキャップ膜と呼称する。
【００３３】
このように、ステップカバレッジの低い膜でコンタクトホールの開口部を塞ぐという技術的思想が本願発明の特徴の１つである。
【００３４】
次に、図９に示す工程において、ロジック回路部のホールキャップ膜１５上がレジスト材で覆われ、メモリセル部のホールキャップ膜１５上が開口部となったレジストマスクＲＭ１を形成し、当該レジストマスクＲＭ１を用いてメモリセル部のホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出する。
【００３５】
なお、メモリセル部に設けられるホールキャップ膜１５は、上述したようにメモリセル部全体に渡って除去するようにしても良いが、コンタクトホール１３ａの上部開口部を覆う部分だけを除去するようにしても良い。要するに、コンタクトホール１３ａの上部開口部を塞ぐホールキャップ膜１５を除去し、コンタクトホール１３ａ内に、以下に説明するポリシリコン膜１６（第１の導電体）を充填できるように開口すれば良い。
【００３６】
レジストマスクＲＭ１を除去した後、図１０に示す工程において、半導体基板１の上主面全面に、例えばＣＶＤ法によりポリシリコン膜１６を形成する。
【００３７】
このとき、メモリセル部においてはコンタクトホール１３ａ内にポリシリコンが充填されるように、ポリシリコン膜１６の形成条件や厚さを設定する。厚さの一例としては、ポリシリコン膜１６の厚さは、コンタクトホール１３ａの内径の半分以下であることが望ましい。なお、これは、コンタクトホールに充填物を充填する際の一般的な条件であり、以下の各実施の形態の説明において各種のコンタクトホールに充填物を充填する際には、少なくともこの条件を満たすように膜厚を設定することになる。
【００３８】
なお、ロジック回路部においてはホールキャップ膜１５上にポリシリコン膜１６が形成される。
【００３９】
次に、図１１に示す工程において、異方性エッチングによりメモリセル部の層間絶縁膜１２上およびロジック回路部のホールキャップ膜１５上のポリシリコン膜１６を除去することで、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ接する３つのコンタクトプラグ１６ａ（第１のコンタクトプラグ）を得ることができる。
【００４０】
次に、図１２に示す工程において、半導体基板１の主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７（第２の層間絶縁膜）を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。なお、層間絶縁膜１７はストレージノードが形成される層間絶縁膜であるのでストレージノード層間絶縁膜と呼称する場合もある。
【００４１】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ２を形成し、当該レジストマスクＲＭ２を用いてメモリセル部の層間絶縁膜１７を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトプラグ１６ａ（ストレージノードコンタクトプラグと呼称）と、その周囲の層間絶縁膜１２が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【００４２】
なお、図１２においてキャパシタ用開口部ＯＰ１は、３つのコンタクトプラグ１６ａのうち両端のコンタクトプラグ１６ａを露出させるように設けられており、これらのコンタクトプラグ１６ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【００４３】
レジストマスクＲＭ２を除去した後、図１３に示す工程において半導体基板１の主面全面に、例えばＣＶＤ法によりポリシリコン膜１９０（導電体膜）を形成する。ポリシリコン膜１９は、キャパシタ用開口部ＯＰ１の内面を覆うとともに、層間絶縁膜１７上を覆う。その後、キャパシタ用開口部ＯＰ１がポリシリコン膜１９０で覆われたことで新たに規定される開口部ＯＰ２内にレジスト材が埋め込まれ、その他の部分が開口部となったレジストマスクＲＭ３を形成する。
【００４４】
そして、レジストマスクＲＭ３を用いてポリシリコン膜１９０を異方性エッチングにより除去することで、レジスト材が充填された開口部ＯＰ２内だけにポリシリコン膜１９０を残す。この工程後、レジストマスクＲＭ３を除去することで、図１４に示すようなストレージノード１９を得ることができる。
【００４５】
次に、図１５に示す工程において、半導体基板１の主面全面に、例えばＣＶＤ法により誘電体膜２０１を形成する。誘電体膜２０１は、開口部ＯＰ２の内面を覆うとともに、層間絶縁膜１７上を覆う。さらに、誘電体膜２０１の主面全面を覆うように、例えばスパッタリング法により窒化チタン膜２０２を形成する。
【００４６】
次に、図１６に示す工程において、メモリセル部の層間絶縁膜１７上の誘電体膜２０１および窒化チタン膜２０２をパターニングして、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得るとともに、ロジック回路部の層間絶縁膜１７上の誘電体膜２０１および窒化チタン膜２０２を除去する。
【００４７】
次に、図１７に示す工程において、半導体基板１の主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１（第３の層間絶縁膜）を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。なお、層間絶縁膜１７１は層間絶縁膜１７上に形成されるが、両者は同じシリコン酸化膜であるので、以後の説明では層間絶縁膜１７および層間絶縁膜１７１を併せて層間絶縁膜１７１と呼称し、両者は区別しない。
【００４８】
次に、図１８に示す工程において、メモリセル部においては、３つのコンタクトプラグ１６ａのうちビット線コンタクトとなるコンタクトプラグ１６ａに達するように、層間絶縁膜１７１を貫通する１つのコンタクトホールＣＨ１（第２のコンタクトホール）を、また、ロジック回路部においては、層間絶縁膜１７１およびホールキャップ膜１５を貫通して、２つのコンタクトホール１３ｂおよび２つのコンタクトホール１３ｃに達する４つのコンタクトホールＣＨ１（第２のコンタクトホール）を形成する。
【００４９】
次に、図１９に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜（第２の導電体）を形成して、コンタクトホールＣＨ１内に金属（ここではタングステン）を充填する。
【００５０】
このとき、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはコンタクトプラグ１６ａに接続される金属プラグ５２ａを得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂ（第２のコンタクトプラグ）および２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃ（第２のコンタクトプラグ）を得ることができる。
【００５１】
この後、図２０に示すように、層間絶縁膜１７１上に配線層ＷＲ１、ＷＲ２、ＷＲ３およびＷＲ４を順に形成して多層配線とし、最上層の配線層上を保護膜ＰＶで覆うことでｅＲＡＭ１００が完成する。なお配線層ＷＲ１、ＷＲ２、ＷＲ３およびＷＲ４は層間絶縁膜ＩＺ中に形成され、各配線層間はコンタクトプラグＰＧによって電気的に接続されている。
【００５２】
＜Ａ−２．効果＞
以上説明したように、実施の形態１の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設けるので、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００５３】
また、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態で、コンタクトホール１３ａにポリシリコンを充填するので、コンタクトホール１３ｂおよび１３ｃ内にポリシリコンが充填されることが防止され、コンタクトホール１３ｂおよび１３ｃ内には、コンタクトホール１３ａとは異なる導電体を充填することができ、配線層との接続に適した導電体を選択することが可能となる。
【００５４】
なお、以上の説明においては、ロジック回路部のコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設ける例を示したが、これに限定されるものではなく、厚い層間絶縁膜を貫通するコンタクトホールを設ける必要がある回路部であれば上記構成は有効である。
【００５５】
＜Ｂ．実施の形態２＞
以下、図２１〜図３２を用いて本発明に係る半導体装置の製造方法の実施の形態２について説明する。
【００５６】
＜Ｂ−１．製造方法＞
製造工程を順に示す断面図である図２１〜図３２を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ２００の製造方法について説明する。なお、ｅＲＡＭ２００の構造については最終工程を説明する図３２に示す。
【００５７】
まず、実施の形態１において図１〜図６を用いて説明した工程を経て、半導体基板１の上主面全面に平坦化された層間絶縁膜１２が形成された構成を得る。
【００５８】
そして、図２１に示す工程において、層間絶縁膜１２の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜３１を、例えば減圧ＣＶＤ法により形成する。シリコン窒化膜３１は、後にコンタクトホールを形成する際のエッチングストッパとして機能する。
【００５９】
次に、図２２に示す工程において、メモリセル部においてはシリコン窒化膜３１、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ達する３つのコンタクトホール１３ａを形成し、ロジック回路部においては、シリコン窒化膜３１および層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ達する２つのコンタクトホール１３ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ達する２つのコンタクトホール１３ｃを形成する。
【００６０】
なお、コンタクトホール１３ａ〜１３ｃの形成においては、コンタクトホール１３ａが、シリコン酸化膜とシリコン窒化膜とが交互に積層された多層膜をエッチングすることで得られるので、シリコン酸化膜とシリコン窒化膜とで、エッチングレートに差が生じないエッチング条件を使用する。例えば、水素を含有したフロロカーボン系のガスをエッチングガスに使用してエッチングを行うことで、メモリセル部とロジック回路部とで、コンタクトホールの形成をほぼ同時に進行させることができ、どちらかのコンタクトホールにオーバーエッチングが生じることを防止できる。
【００６１】
そして、シリコン窒化膜３１の上主面全面に、例えばＣＶＤ法により厚さ１０ｎｍ〜２０ｎｍ（コンタクトホールの内径の５分の１〜４分の１の厚さが望ましい）のシリコン窒化膜を形成することで、各コンタクトホール１３ａ〜１３ｃの内壁を覆う内壁窒化膜１４を形成する。なお、シリコン窒化膜３１上およびソース・ドレイン領域７ａ、８ｂおよび８ｃ上に形成されたシリコン窒化膜は、異方性エッチングにより除去するので、内壁窒化膜１４はコンタクトホール１３ａ〜１３ｃの壁面のみに配設されることになる。
【００６２】
次に、図２３に示す工程において、シリコン窒化膜３１の上主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜（ホールキャップ膜）１５を形成することで、コンタクトホール１３ａ〜１３ｃの上部開口部を塞ぐ。このシリコン酸化膜１５は、例えばＳｉＨ４-Ｎ２Ｏ系のガスを用いたプラズマＣＶＤ法で形成される。
【００６３】
次に、図２４に示す工程において、ロジック回路部のホールキャップ膜１５上がレジスト材で覆われ、メモリセル部のホールキャップ膜１５上が開口部となったレジストマスクＲＭ１１を形成し、当該レジストマスクＲＭ１１を用いてメモリセル部のホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するが、このエッチング条件を、シリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、ホールキャップ膜１５の下層のシリコン窒化膜３１がエッチングされることを防止して、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。
【００６４】
なお、シリコン酸化膜とシリコン窒化膜とで、エッチングレートに差が生じるエッチング条件としては、例えば、水素を含有しないフロロカーボン系のガスをエッチングガスに使用することが考えられる。
【００６５】
レジストマスクＲＭ１１を除去した後、図２５に示す工程において、半導体基板１の上主面全面に例えばＣＶＤ法によりポリシリコン膜１６を形成する。このとき、メモリセル部においてはコンタクトホール１３ａ内にポリシリコンが充填されるように、ポリシリコン膜１６の形成条件や厚さを設定する。
【００６６】
このとき、ロジック回路部においてはホールキャップ膜１５上にポリシリコン膜１６が形成される。
【００６７】
次に、図２６に示す工程において、異方性エッチングによりメモリセル部のシリコン窒化膜３１上およびロジック回路部のホールキャップ膜１５上のポリシリコン膜１６を除去することで、シリコン窒化膜３１、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ接する３つのコンタクトプラグ１６ａを得ることができる。
【００６８】
次に、図２７に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【００６９】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ１２を形成し、当該レジストマスクＲＭ１２を用いてメモリセル部の層間絶縁膜１７を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトプラグ１６ａと、その周囲のシリコン窒化膜３１が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【００７０】
なお、図２７においてキャパシタ用開口部ＯＰ１は、３つのコンタクトプラグ１６ａのうち両端のコンタクトプラグ１６ａを露出させるように設けられており、これらのコンタクトプラグ１６ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【００７１】
レジストマスクＲＭ１２を除去した後、実施の形態１において図１３および図１４を用いて説明した工程を経て、図２８に示すように、開口部ＯＰ１の内面がストレージノード１９で覆われた構成を得る。
【００７２】
次に、実施の形態１において図１５を用いて説明した工程を経て、図２９に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【００７３】
次に、図３０に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【００７４】
次に、図３１に示す工程において、メモリセル部においては、３つのコンタクトプラグ１６ａのうちビット線コンタクトとなるコンタクトプラグ１６ａに達するように、層間絶縁膜１７１を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、層間絶縁膜１７１、ホールキャップ膜１５およびシリコン窒化膜３１を貫通して、２つのコンタクトホール１３ｂおよび２つのコンタクトホール１３ｃに達する４つのコンタクトホールＣＨ１を形成する。
【００７５】
次に、図３２に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成する。このとき、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはコンタクトプラグ１６ａに接続される金属プラグ５２ａを得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。
【００７６】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ２００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図３２の構成をもってｅＲＡＭ２００と呼称する。
【００７７】
＜Ｂ−２．効果＞
以上説明したように、実施の形態２の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態をメモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設けるので、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００７８】
また、ホールキャップ膜１５の下層にエッチングストッパであるシリコン窒化膜３１を有するので、メモリセル部においてホールキャップ膜１５をエッチングにより除去する際にエッチングの制御性を高めることができ、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。また、シリコン窒化膜３１を有することで、メモリセル部およびロジック回路部においてコンタクトホールＣＨ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【００７９】
さらに、ストレージノードの形成時において、キャパシタ用開口部ＯＰ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、キャパシタ用開口部ＯＰ１の形成を制御性良く行うことができるので、ストレージノードの寸法精度を高めることができる。
【００８０】
＜Ｃ．実施の形態３＞
以下、図３３〜図４２を用いて本発明に係る半導体装置の製造方法の実施の形態３について説明する。
【００８１】
＜Ｃ−１．製造方法＞
製造工程を順に示す断面図である図３３〜図４２を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ３００の製造方法について説明する。なお、ｅＲＡＭ３００の構造については最終工程を説明する図４２に示す。
【００８２】
まず、実施の形態１において図１〜図８を用いて説明した工程を経て、層間絶縁膜１２の上主面全面に、厚さ５０ｎｍ程度のホールキャップ膜１５が形成され、コンタクトホール１３ａ〜１３ｃの上部開口部が塞がれた構成を得る。
【００８３】
次に、図３３に示す工程において、ホールキャップ膜１５の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜４１を、例えば減圧ＣＶＤ法により形成する。なお、シリコン窒化膜４１は、ホールキャップ膜１５を保護するための保護膜として機能する。
【００８４】
次に、図３４に示す工程において、ロジック回路部のシリコン窒化膜４１上がレジスト材で覆われ、メモリセル部のシリコン窒化膜４１上が開口部となったレジストマスクＲＭ２１を形成し、当該レジストマスクＲＭ２１を用いてメモリセル部のシリコン窒化膜４１およびホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出する。
【００８５】
レジストマスクＲＭ２１を除去した後、図３５に示す工程において、半導体基板１の上主面全面に例えばＣＶＤ法によりポリシリコン膜１６を形成する。このとき、メモリセル部においてはコンタクトホール１３ａ内にポリシリコンが充填されるように、ポリシリコン膜１６の形成条件や厚さを設定する。
【００８６】
このとき、ロジック回路部においてはシリコン窒化膜４１上にポリシリコン膜１６が形成される。
【００８７】
次に、図３６に示す工程において、異方性エッチングによりメモリセル部の層間絶縁膜１２上およびロジック回路部のシリコン窒化膜４１上のポリシリコン膜１６を除去することで、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ接する３つのコンタクトプラグ１６ａを得ることができる。
【００８８】
次に、図３７に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【００８９】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ２２を形成し、当該レジストマスクＲＭ２２を用いてメモリセル部の層間絶縁膜１７を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトプラグ１６ａと、その周囲の層間絶縁膜１２が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【００９０】
なお、図３７においてキャパシタ用開口部ＯＰ１は、３つのコンタクトプラグ１６ａのうち両端のコンタクトプラグ１６ａを露出させるように設けられており、これらのコンタクトプラグ１６ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【００９１】
レジストマスクＲＭ２２を除去した後、実施の形態１において図１３および図１４を用いて説明した工程を経て、図３８に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われた構成を得る。
【００９２】
次に、実施の形態１において図１５を用いて説明した工程を経て、図３９に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【００９３】
次に、図４０に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【００９４】
次に、図４１に示す工程において、メモリセル部においては、３つのコンタクトプラグ１６ａのうちビット線コンタクトとなるコンタクトプラグ１６ａに達するように、層間絶縁膜１７１を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通して、２つのコンタクトホール１３ｂおよび２つのコンタクトホール１３ｃに達する４つのコンタクトホールＣＨ１を形成する。
【００９５】
次に、図４２に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成して、コンタクトホールＣＨ１内に金属（ここではタングステン）を充填する。
【００９６】
このとき、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはコンタクトプラグ１６ａに接続される金属プラグ５２ａを得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。
【００９７】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ３００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図４２の構成をもってｅＲＡＭ３００と呼称する。
【００９８】
＜Ｃ−２．効果＞
以上説明したように、実施の形態３の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設けるので、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【００９９】
また、ホールキャップ膜１５の上層に保護膜であるシリコン窒化膜４１を有するので、ロジック回路部においては、レジストマスクＲＭ２１を除去する際や、図３５を用いて説明したように、異方性エッチングによりポリシリコン膜１６を除去する際に、ロジック回路部のホールキャップ膜１５がエッチングやレジストの除去処理に曝されることが防止されるので、ホールキャップ膜１５の厚さが薄くなることが防止され、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０１００】
＜Ｄ．実施の形態４＞
以下、図４３〜図５２を用いて本発明に係る半導体装置の製造方法の実施の形態４について説明する。
【０１０１】
＜Ｄ−１．製造方法＞
製造工程を順に示す断面図である図４３〜図５２を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ４００の製造方法について説明する。なお、ｅＲＡＭ４００の構造については最終工程を説明する図５２に示す。
【０１０２】
まず、実施の形態１において図１〜図６を用いて説明した工程を経て、半導体基板１の上主面全面に平坦化された層間絶縁膜１２が形成された構成を得る。
【０１０３】
そして、実施の形態２において図２１を用いて説明した工程を経て、層間絶縁膜１２の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜３１を形成した構成を得る。
【０１０４】
その後、実施の形態２において図２２を用いて説明した工程を経て、メモリセル部においてはシリコン窒化膜３１、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ達する３つのコンタクトホール１３ａを形成し、ロジック回路部においては、シリコン窒化膜３１および層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ達する２つのコンタクトホール１３ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ達する２つのコンタクトホール１３ｃを形成し、コンタクトホール１３ａ〜１３ｃの壁面のみに内壁窒化膜１４が配設された構成を得る。
【０１０５】
次に、図４３に示す工程において、シリコン窒化膜３１の上主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜（ホールキャップ膜）１５を形成することで、コンタクトホール１３ａ〜１３ｃの上部開口部を塞ぐ。このシリコン酸化膜１５は、例えばＳｉＨ４-Ｎ２Ｏ系のガスを用いたプラズマＣＶＤ法で形成される。
【０１０６】
その後、ホールキャップ膜１５の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜４１を、例えば減圧ＣＶＤ法により形成する。なお、シリコン窒化膜４１は、ホールキャップ膜１５を保護するための保護膜として機能する。
【０１０７】
次に、図４４に示す工程において、ロジック回路部のシリコン窒化膜４１上がレジスト材で覆われ、メモリセル部のシリコン窒化膜４１上が開口部となったレジストマスクＲＭ３１を形成し、当該レジストマスクＲＭ３１を用いてメモリセル部のシリコン窒化膜４１およびホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するが、このエッチング条件を、シリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、ホールキャップ膜１５の下層のシリコン窒化膜３１がエッチングされることを防止して、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。
【０１０８】
レジストマスクＲＭ３１を除去した後、図４５に示す工程において、半導体基板１の上主面全面に例えばＣＶＤ法によりポリシリコン膜１６を形成する。このとき、メモリセル部においてはコンタクトホール１３ａ内にポリシリコンが充填されるように、ポリシリコン膜１６の形成条件や厚さを設定する。
【０１０９】
このとき、ロジック回路部においてはシリコン窒化膜４１上にポリシリコン膜１６が形成される。
【０１１０】
次に、図４６に示す工程において、異方性エッチングによりメモリセル部のシリコン窒化膜３１上およびロジック回路部のシリコン窒化膜３１上のポリシリコン膜１６を除去することで、シリコン窒化膜３１、層間絶縁膜１２、シリコン窒化膜１１およびシリコン酸化膜９を貫通して３つのソース・ドレイン領域７ａにそれぞれ接する３つのコンタクトプラグ１６ａを得ることができる。
【０１１１】
次に、図４７に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０１１２】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ３２を形成し、当該レジストマスクＲＭ３２を用いてメモリセル部の層間絶縁膜１７を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトプラグ１６ａと、その周囲のシリコン窒化膜３１が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【０１１３】
なお、図４７においてキャパシタ用開口部ＯＰ１は、３つのコンタクトプラグ１６ａのうち両端のコンタクトプラグ１６ａを露出させるように設けられており、これらのコンタクトプラグ１６ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０１１４】
レジストマスクＲＭ３２を除去した後、実施の形態１において図１３および図１４を用いて説明した工程を経て、図４８に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われた構成を得る。
【０１１５】
次に、実施の形態１において図１５を用いて説明した工程を経て、図４９に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０１１６】
次に、図５０に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０１１７】
次に、図５１に示す工程において、メモリセル部においては、３つのコンタクトプラグ１６ａのうちビット線コンタクトとなるコンタクトプラグ１６ａに確実に達するように、層間絶縁膜１７１およびシリコン窒化膜３１を貫通し、エッチングストッパであるシリコン窒化膜１１にまで達する１つのコンタクトホールＣＨ２を、また、ロジック回路部においては、層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通して、２つのコンタクトホール１３ｂおよび２つのコンタクトホール１３ｃに達する４つのコンタクトホールＣＨ１を形成する。
【０１１８】
なお、メモリセル部でのコンタクトホールＣＨ２の深さは、ロジック回路部でのコンタクトホールＣＨ１の深さよりも深いが、両者は同時に形成される。
【０１１９】
そのためには、まず、ロジック回路部のシリコン窒化膜４１でエッチングが停止するように、シリコン酸化膜のエッチングレートがシリコン窒化膜よりも大きなエッチング条件でコンタクトホールＣＨ１およびＣＨ２を形成する。この場合、シリコン窒化膜４１の存在によりコンタクトホールＣＨ１のエッチングの進行が遅くなっている期間に、コンタクトホールＣＨ２ではエッチングが進み、コンタクトホールＣＨ２はシリコン窒化膜３１にまで達する。その後、シリコン窒化膜のエッチングレートがシリコン酸化膜よりも大きなエッチング条件に変更し、シリコン窒化膜３１および４１のエッチングを進め、コンタクトホールＣＨ２およびＣＨ１が、それぞれシリコン窒化膜３１および４１を貫通した時点で、再びシリコン酸化膜のエッチングレートがシリコン窒化膜よりも大きなエッチング条件に変更することで、コンタクトホールＣＨ２およびＣＨ１のエッチングを、それぞれシリコン窒化膜１１および３１で停止することができる。
【０１２０】
次に、図５２に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成して、コンタクトホールＣＨ１およびＣＨ２内に金属（ここではタングステン）を充填する。
【０１２１】
このとき、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはコンタクトプラグ１６ａに接続される金属プラグ５２０を得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。
【０１２２】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ４００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図５２の構成をもってｅＲＡＭ４００と呼称する。
【０１２３】
＜Ｄ−２．効果＞
以上説明したように、実施の形態４の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態をメモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設けるので、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０１２４】
また、ホールキャップ膜１５の下層にエッチングストッパであるシリコン窒化膜３１を有するので、メモリセル部においてホールキャップ膜１５をエッチングにより除去する際にエッチングの制御性を高めることができ、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。また、シリコン窒化膜３１を有すること、メモリセル部およびロジック回路部においてコンタクトホールＣＨ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０１２５】
さらに、ストレージノードの形成時において、キャパシタ用開口部ＯＰ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、キャパシタ用開口部ＯＰ１の形成を制御性良く行うことができるので、ストレージノードの寸法精度を高めることができる。
【０１２６】
また、ホールキャップ膜１５の上層に保護膜であるシリコン窒化膜４１を有するので、ロジック回路部においては、レジストマスクＲＭ３１を除去する際や、図４５を用いて説明したように、異方性エッチングによりポリシリコン膜１６を除去する際に、ロジック回路部のホールキャップ膜１５がエッチングやレジストの除去処理に曝されることが防止されるので、ホールキャップ膜１５の厚さが薄くなることが防止され、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０１２７】
＜Ｅ．実施の形態５＞
以下、図５３〜図６１を用いて本発明に係る半導体装置の製造方法の実施の形態５について説明する。
【０１２８】
＜Ｅ−１．製造方法＞
製造工程を順に示す断面図である図５３〜図６１を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ５００の製造方法について説明する。なお、ｅＲＡＭ５００の構造については最終工程を説明する図６１に示す。
【０１２９】
まず、実施の形態１において図１〜図８を用いて説明した工程を経て、層間絶縁膜１２の上主面全面に、厚さ５０ｎｍ程度のホールキャップ膜１５が形成され、コンタクトホール１３ａ〜１３ｃの上部開口部が塞がれた構成を得る。
【０１３０】
次に、図５３に示す工程において、メモリセル部のホールキャップ膜１５上がレジスト材で覆われ、ロジック回路部のホールキャップ膜１５上が開口部となったレジストマスクＲＭ４１を形成し、当該レジストマスクＲＭ４１を用いてロジック回路部のホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ｂおよび１３ｃの内壁窒化膜１４が部分的に突出する。
【０１３１】
レジストマスクＲＭ４１を除去した後、図５４に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜５１などの金属膜（第１の導電体）を形成する。このとき、ロジック回路部においては、コンタクトホール１３ｂおよび１３ｃ内にタングステンが充填されるように、タングステン膜５１の形成条件や厚さを設定する。なお、タングステン膜５１の厚さは、コンタクトホール１３ｂおよび１３ｃの内径の半分以下であることが望ましい。
【０１３２】
このとき、メモリセル部においてはホールキャップ膜１５上にタングステン膜５１が形成される。
【０１３３】
次に、図５５に示す工程において、異方性エッチングによりロジック回路部の層間絶縁膜１２上およびメモリセル部のホールキャップ膜１５上のタングステン膜５１を除去することで、層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ５１ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ５１ｃを得ることができる。
【０１３４】
次に、図５６に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。なお、層間絶縁膜１７はストレージノードが形成される層間絶縁膜であるのでストレージノード層間絶縁膜と呼称する場合もある。
【０１３５】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ４２を形成し、当該レジストマスクＲＭ４２を用いてメモリセル部の層間絶縁膜１７およびホールキャップ膜１４を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲の層間絶縁膜１２が底部において露出するキャパシタ用開口部ＯＰ１を形成する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出する。
【０１３６】
なお、図５６においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０１３７】
レジストマスクＲＭ４２を除去した後、図５７に示す工程において、半導体基板１の上主面全面に、例えばＣＶＤ法によりポリシリコン膜１９０を形成する。ポリシリコン膜１９０は、キャパシタ用開口部ＯＰ１の内面を覆うとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１（ストレージノードコンタクトプラグ）が形成されるように、ポリシリコン膜１９０の形成条件や厚さを設定する。なお、ポリシリコン膜１９０の厚さは、コンタクトホール１３ａの内径の半分以下であることが望ましい。その後、キャパシタ用開口部ＯＰ１がポリシリコン膜１９０で覆われたことで新たに規定される開口部ＯＰ２内にレジスト材が埋め込まれ、その他の部分が開口部となったレジストマスクＲＭ４３を形成する。
【０１３８】
そして、レジストマスクＲＭ３を用いてポリシリコン膜１９０を異方性エッチングにより除去することで、レジスト材が充填された開口部ＯＰ２内だけにポリシリコン膜１９０を残して、ストレージノード１９を得ることができる。この工程後、レジストマスクＲＭ３を除去する。
【０１３９】
次に、実施の形態１において図１５を用いて説明した工程を経て、図５８に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０１４０】
次に、図５９に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０１４１】
次に、図６０に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに達するように、層間絶縁膜１７１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達する４つのコンタクトホールＣＨ１を形成する。
【０１４２】
次に、図６１に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜（第２の導電体）を形成する。このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ２６ａ（第２のコンタクトプラグ）を得ることができ、ロジック回路部においては、２つの金属プラグ５１ｂにそれぞれ接続される２つの金属プラグ５２ｂ（第３のコンタクトプラグ）および、２つの金属プラグ５１ｃにそれぞれ接続される２つの金属プラグ５２ｃ（第３のコンタクトプラグ）を得ることができる。
【０１４３】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ５００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図６１の構成をもってｅＲＡＭ５００と呼称する。
【０１４４】
＜Ｅ−２．効果＞
以上説明したように、実施の形態５の製造方法によれば、メモリセル部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設けるので、ＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０１４５】
また、メモリセル部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐホールキャップ膜１５を設けた状態で、コンタクトホール１３ｂおよび１３ｃ内にタングステンを充填するので、コンタクトホール１３ａ内にタングステンが充填されることが防止されるので、コンタクトホール１３ａ内には、コンタクトホール１３ｂおよび１３ｃとは異なる導電体を充填することができ、キャパシタＣＰとの接続に適した導電体を選択することが可能となる。
【０１４６】
＜Ｆ．実施の形態６＞
以下、図６２〜図７０を用いて本発明に係る半導体装置の製造方法の実施の形態６について説明する。
【０１４７】
＜Ｆ−１．製造方法＞
製造工程を順に示す断面図である図６２〜図７０を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ６００の製造方法について説明する。なお、ｅＲＡＭ６００の構造については最終工程を説明する図７０に示す。
【０１４８】
まず、実施の形態２において図２１〜図２３を用いて説明した工程を経て、シリコン窒化膜３１の上主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜（ホールキャップ膜）１５が形成された構成を得る。
【０１４９】
次に、図６２に示す工程において、メモリセル部のホールキャップ膜１５上がレジスト材で覆われ、ロジック回路部のホールキャップ膜１５上が開口部となったレジストマスクＲＭ５１を形成し、当該レジストマスクＲＭ５１を用いてロジック回路部のホールキャップ膜１５をエッチングにより除去する。
【０１５０】
このときのエッチング条件を、シリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、ホールキャップ膜１５の下層のシリコン窒化膜３１がエッチングされることを防止して、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。
【０１５１】
レジストマスクＲＭ５１を除去した後、図６３に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜５１などの金属膜を形成する。このとき、ロジック回路部においては、コンタクトホール１３ｂおよび１３ｃ内にタングステンが充填されるように、タングステン膜５１の形成条件や厚さを設定する。
【０１５２】
このとき、メモリセル部においてはホールキャップ膜１５上にタングステン膜５１が形成される。
【０１５３】
次に、図６４に示す工程において、異方性エッチングによりロジック回路部のシリコン窒化膜３１上およびメモリセル部のホールキャップ膜１５上のタングステン膜５１を除去することで、シリコン窒化膜３１および層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ５１ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ５１ｃを得ることができる。
【０１５４】
次に、図６５に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０１５５】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ５２を形成し、当該レジストマスクＲＭ５２を用いてメモリセル部の層間絶縁膜１７およびホールキャップ膜１５を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲のシリコン窒化膜３１が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【０１５６】
なお、図６５においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０１５７】
レジストマスクＲＭ５２を除去した後、実施の形態５において図５７を用いて説明した工程を経て、図６６に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われるとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１が形成された構成を得る。
【０１５８】
次に、実施の形態１において図１５を用いて説明した工程を経て、図６７に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０１５９】
次に、図６８に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０１６０】
次に、図６９に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに達するように、層間絶縁膜１７１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達するように、層間絶縁膜１７１を貫通する４つのコンタクトホールＣＨ１を形成する。
【０１６１】
次に、図７０に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成する。このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ５２ａを得ることができ、ロジック回路部においては、２つの金属プラグ５１ｂにそれぞれ接続される２つの金属プラグ５２ｂおよび、２つの金属プラグ５１ｃにそれぞれ接続される２つの金属プラグ５２ｃを得ることができる。
【０１６２】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ６００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図７０の構成をもってｅＲＡＭ６００と呼称する。
【０１６３】
＜Ｆ−２．効果＞
以上説明したように、実施の形態６の製造方法によれば、メモリセル部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設けるので、ＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０１６４】
また、ホールキャップ膜１５の下層にエッチングストッパであるシリコン窒化膜３１を有するので、メモリセル部およびロジック回路部においてコンタクトホールＣＨ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０１６５】
＜Ｇ．実施の形態７＞
以下、図７１〜図７９を用いて本発明に係る半導体装置の製造方法の実施の形態７について説明する。
【０１６６】
＜Ｇ−１．製造方法＞
製造工程を順に示す断面図である図７１〜図７９を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ７００の製造方法について説明する。なお、ｅＲＡＭ７００の構造については最終工程を説明する図７９に示す。
【０１６７】
まず、実施の形態３において図３３を用いて説明した工程を経て、ホールキャップ膜１５の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜４１を形成した構成を得る。
【０１６８】
次に、図７１に示す工程において、メモリセル路部のシリコン窒化膜４１上がレジスト材で覆われ、ロジック回路部のシリコン窒化膜４１上が開口部となったレジストマスクＲＭ６１を形成し、当該レジストマスクＲＭ６１を用いてロジック回路部のシリコン窒化膜４１およびホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ｂおよび１３ｃの内壁窒化膜１４が部分的に突出する。
【０１６９】
レジストマスクＲＭ６１を除去した後、図７２に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜５１などの金属膜を形成する。このとき、ロジック回路部においては、コンタクトホール１３ｂおよび１３ｃ内にタングステンが充填されるように、タングステン膜５１の形成条件や厚さを設定する。
【０１７０】
このとき、メモリセル部においてはシリコン窒化膜４１上にタングステン膜５１が形成される。
【０１７１】
次に、図７３に示す工程において、異方性エッチングによりロジック回路部の層間絶縁膜１２上およびメモリセル部のシリコン窒化膜４１上のタングステン膜５１を除去することで、層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ５１ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ５１ｃを得ることができる。
【０１７２】
次に、図７４に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０１７３】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ６２を形成し、当該レジストマスクＲＭ６２を用いてメモリセル部の層間絶縁膜１７、シリコン窒化膜４１およびホールキャップ膜１５を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲の層間絶縁膜１２が底部において露出するキャパシタ用開口部ＯＰ１を形成する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するので、層間絶縁膜１２も多少除去され、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出する。
【０１７４】
なお、図７４においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０１７５】
レジストマスクＲＭ６２を除去した後、実施の形態５において図５７を用いて説明した工程を経て、図７５に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われるとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１が形成された構成を得る。
【０１７６】
次に、実施の形態１において図１５を用いて説明した工程を経て、図７６に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０１７７】
次に、図７７に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０１７８】
次に、図７８に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに達するように、層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達する４つのコンタクトホールＣＨ１を形成する。
【０１７９】
なお、コンタクトホールＣＨ１の形成においては、コンタクトホール１３ａに達するコンタクトホールＣＨ１が、シリコン窒化膜４１もエッチングすることで得られるので、シリコン酸化膜とシリコン窒化膜とで、エッチングレートに差が生じないエッチング条件を使用する。例えば、水素を含有したフロロカーボン系のガスをエッチングガスに使用してエッチングを行うことで、メモリセル部とロジック回路部とで、コンタクトホールの形成をほぼ同時に進行させることができ、どちらかのコンタクトホールにオーバーエッチングが生じることを防止できる。
【０１８０】
次に、図７９に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成する。このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ２６ａを得ることができ、ロジック回路部においては、２つの金属プラグ５１ｂにそれぞれ接続される２つの金属プラグ５２ｂおよび、２つの金属プラグ５１ｃにそれぞれ接続される２つの金属プラグ５２ｃを得ることができる。
【０１８１】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ７００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図７９の構成をもってｅＲＡＭ７００と呼称する。
【０１８２】
＜Ｇ−２．効果＞
以上説明したように、実施の形態７の製造方法によれば、メモリセル部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設けるので、ＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０１８３】
また、ホールキャップ膜１５の上層に保護膜であるシリコン窒化膜４１を有するので、メモリセル部においては、レジストマスクＲＭ６１を除去する際や、図７２を用いて説明したように、異方性エッチングによりタングステン膜５１を除去する際に、ロジック回路部のホールキャップ膜１５がエッチングやレジストの除去処理に曝されることが防止されるので、ホールキャップ膜１５の厚さが薄くなることが防止され、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０１８４】
＜Ｈ．実施の形態８＞
以下、図８０〜図８８を用いて本発明に係る半導体装置の製造方法の実施の形態８について説明する。
【０１８５】
＜Ｈ−１．製造方法＞
製造工程を順に示す断面図である図８０〜図８８を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ８００の製造方法について説明する。なお、ｅＲＡＭ８００の構造については最終工程を説明する図８８に示す。
【０１８６】
まず、実施の形態４において図４３を用いて説明した工程を経て、シリコン窒化膜３１の上主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜（ホールキャップ膜）１５を形成することで、コンタクトホール１３ａ〜１３ｃの上部開口部が塞がれ、また、ホールキャップ膜１５の上主面全面に厚さ５０ｎｍ程度のシリコン窒化膜４１が形成された構成を得る。
【０１８７】
次に、図８０に示す工程において、メモリセル部のシリコン窒化膜４１上がレジスト材で覆われ、ロジック回路部のシリコン窒化膜４１上が開口部となったレジストマスクＲＭ７１を形成し、当該レジストマスクＲＭ７１を用いてロジック回路部のシリコン窒化膜４１およびホールキャップ膜１５をエッチングにより除去する。このとき、ホールキャップ膜１５を確実に除去するためオーバーエッチング気味になるようにエッチング条件を設定するが、このエッチング条件を、シリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、ホールキャップ膜１５の下層のシリコン窒化膜３１がエッチングされることを防止して、コンタクトホール１３ａの内壁窒化膜１４が部分的に突出することを防止できる。
【０１８８】
レジストマスクＲＭ７１を除去した後、図８１に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜５１などの金属膜を形成する。このとき、ロジック回路部においては、コンタクトホール１３ｂおよび１３ｃ内にタングステンが充填されるように、タングステン膜５１の形成条件や厚さを設定する。
【０１８９】
このとき、メモリセル部においてはシリコン窒化膜４１上にタングステン膜５１が形成される。
【０１９０】
次に、図８２に示す工程において、異方性エッチングによりロジック回路部のシリコン窒化膜３１上およびメモリセル部のシリコン窒化膜４１上のタングステン膜５１を除去することで、層間絶縁膜１２を貫通して、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ５１ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ５１ｃを得ることができる。
【０１９１】
次に、図８３に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０１９２】
そして、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ７２を形成し、当該レジストマスクＲＭ７２を用いてメモリセル部の層間絶縁膜１７、シリコン窒化膜４１およびホールキャップ膜１５を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲のシリコン窒化膜３１が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【０１９３】
なお、図８３においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０１９４】
レジストマスクＲＭ７２を除去した後、実施の形態５において図５７を用いて説明した工程を経て、図８４に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われるとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１が形成された構成を得る。
【０１９５】
次に、実施の形態１において図１５を用いて説明した工程を経て、図８５に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０１９６】
次に、図８６に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０１９７】
次に、図８７に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに確実に達するように、層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達する４つのコンタクトホールＣＨ３（第２のコンタクトホール）を形成する。
【０１９８】
なお、ロジック回路部でのコンタクトホールＣＨ３の深さは、メモリセル部でのコンタクトホールＣＨ１の深さよりも深いが、両者は同時に形成される。
【０１９９】
そのためには、まず、メモリセル部のシリコン窒化膜４１でエッチングが停止するように、シリコン酸化膜のエッチングレートがシリコン窒化膜よりも大きなエッチング条件でコンタクトホールＣＨ１およびＣＨ３を形成する。この場合、シリコン窒化膜４１の存在によりコンタクトホールＣＨ１のエッチングの進行が遅くなっている期間に、コンタクトホールＣＨ３ではエッチングが進み、コンタクトホールＣＨ３はシリコン窒化膜３１にまで達する。
【０２００】
その後、シリコン窒化膜のエッチングレートがシリコン酸化膜よりも大きなエッチング条件に変更し、シリコン窒化膜３１および４１のエッチングを進め、コンタクトホールＣＨ１およびＣＨ３が、それぞれシリコン窒化膜３１および４１を貫通した時点で、再びシリコン酸化膜のエッチングレートがシリコン窒化膜よりも大きなエッチング条件に変更することで、コンタクトホールＣＨ１のエッチングはシリコン窒化膜３１で停止し、コンタクトホールＣＨ３は層間絶縁膜１２を若干エッチングした位置に達する。
【０２０１】
次に、図８８に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成して、コンタクトホールＣＨ１およびＣＨ３内に金属（ここではタングステン）を充填する。
【０２０２】
このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ２６ａを得ることができ、ロジック回路部においては、２つの金属プラグ５１ｂにそれぞれ接続される２つの金属プラグ５２ｂおよび、２つの金属プラグ５１ｃにそれぞれ接続される２つの金属プラグ５２ｃを得ることができる。
【０２０３】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ８００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図８８の構成をもってｅＲＡＭ８００と呼称する。
【０２０４】
＜Ｈ−２．効果＞
以上説明したように、実施の形態８の製造方法によれば、メモリセル部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１、シリコン窒化膜４１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設けるので、ＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０２０５】
また、ホールキャップ膜１５の下層にエッチングストッパであるシリコン窒化膜３１を有するので、メモリセル部においてコンタクトホールＣＨ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０２０６】
さらに、ストレージノードの形成時において、キャパシタ用開口部ＯＰ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、キャパシタ用開口部ＯＰ１の形成を制御性良く行うことができるので、ストレージノードの寸法精度を高めることができる。
【０２０７】
また、ホールキャップ膜１５の上層に保護膜であるシリコン窒化膜４１を有するので、メモリセル部においては、レジストマスクＲＭ７１を除去する際や、図８１を用いて説明したように、異方性エッチングによりタングステン膜５１を除去する際に、ロジック回路部のホールキャップ膜１５がエッチングやレジストの除去処理に曝されることが防止されるので、ホールキャップ膜１５の厚さが薄くなることが防止され、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０２０８】
＜Ｉ．実施の形態９＞
以下、図８９〜図９４を用いて本発明に係る半導体装置の製造方法の実施の形態９について説明する。
【０２０９】
＜Ｉ−１．製造方法＞
製造工程を順に示す断面図である図８９〜図９４を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ９００の製造方法について説明する。なお、ｅＲＡＭ９００の構造については最終工程を説明する図９４に示す。
【０２１０】
まず、実施の形態１において図１〜図８を用いて説明した工程を経て、層間絶縁膜１２の上主面全面に、厚さ５０ｎｍ程度のホールキャップ膜１５が形成され、コンタクトホール１３ａ〜１３ｃの上部開口部が塞がれた構成を得る。
【０２１１】
次に、図８９に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０２１２】
その後、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ８１を形成し、当該レジストマスクＲＭ８１を用いてメモリセル部の層間絶縁膜１７およびホールキャップ膜１５を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲の層間絶縁膜１２が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【０２１３】
なお、図８９においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０２１４】
レジストマスクＲＭ８１を除去した後、実施の形態５において図５７を用いて説明した工程を経て、図９０に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われるとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１が形成された構成を得る。
【０２１５】
次に、実施の形態１において図１５を用いて説明した工程を経て、図９１に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０２１６】
次に、図９２に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０２１７】
次に、図９３に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに確実に達するように、層間絶縁膜１７１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、層間絶縁膜１７１およびホールキャップ膜１５を貫通して２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達する４つのコンタクトホールＣＨ１を形成する。
【０２１８】
次に、図９４に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成して、コンタクトホールＣＨ１内に金属（ここではタングステン）を充填する。
【０２１９】
このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるように、また、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ２６ａを得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。
【０２２０】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ９００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図９４の構成をもってｅＲＡＭ９００と呼称する。
【０２２１】
＜Ｉ−２．効果＞
以上説明したように、実施の形態９の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、メモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設け、また、メモリセル部においても、ＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態を、キャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設ける。従って、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったロジック回路部においても、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０２２２】
＜Ｊ．実施の形態１０＞
以下、図９５〜図１００を用いて本発明に係る半導体装置の製造方法の実施の形態１０について説明する。
【０２２３】
＜Ｊ−１．製造方法＞
製造工程を順に示す断面図である図９５〜図１００を用いて、ＤＲＡＭとロジック回路部とを共通の半導体基板上に有するｅＲＡＭ１０００の製造方法について説明する。なお、ｅＲＡＭ１０００の構造については最終工程を説明する図１００に示す。
【０２２４】
まず、実施の形態２において図２１〜図２３を用いて説明した工程を経て、シリコン窒化膜３１の上主面全面に、厚さ５０ｎｍ程度のシリコン酸化膜（ホールキャップ膜）１５が形成された構成を得る。
【０２２５】
次に、図９５に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７の上主面の高さが同じになるように平坦化処理を行う。
【０２２６】
その後、ロジック回路部の層間絶縁膜１７上がレジスト材で覆われ、メモリセル部においてストレージノードを形成する領域の層間絶縁膜１７上が開口部となったレジストマスクＲＭ９１を形成し、当該レジストマスクＲＭ９１を用いてメモリセル部の層間絶縁膜１７およびホールキャップ膜１５を異方性エッチングにより選択的に除去し、ストレージノードに接続されるべきコンタクトホール１３ａと、その周囲のシリコン窒化膜３１が底部において露出するキャパシタ用開口部ＯＰ１を形成する。
【０２２７】
なお、図９５においてキャパシタ用開口部ＯＰ１は、３つのコンタクトホール１３ａのうち両端のコンタクトホール１３ａを露出させるように設けられており、これらのコンタクトホール１３ａに接続されるソース・ドレイン領域７ａが、ストレージノードに電気的に接続されることになる。
【０２２８】
レジストマスクＲＭ９１を除去した後、実施の形態５において図５７を用いて説明した工程を経て、図９６に示すように、開口部ＯＰ２の内面がストレージノード１９で覆われるとともに、コンタクトホール１３ａ内にもポリシリコンが充填されてコンタクトプラグ１９１が形成された構成を得る。
【０２２９】
次に、実施の形態１において図１５を用いて説明した工程を経て、図９７に示すように、メモリセル部において、ストレージノード１９、キャパシタ誘電体膜２０およびキャパシタ上部電極２１で構成されるキャパシタＣＰを得る。
【０２３０】
次に、図９８に示す工程において、半導体基板１の上主面全面をシリコン酸化膜で覆い、平坦化処理を行って層間絶縁膜１７１を形成する。このとき、メモリセル部とロジック回路部とで、層間絶縁膜１７１の上主面の高さが同じになるように平坦化処理を行う。
【０２３１】
次に、図９９に示す工程において、メモリセル部においては、ビット線コンタクトホールとなるコンタクトホール１３ａに達するように、層間絶縁膜１７１およびホールキャップ膜１５を貫通する１つのコンタクトホールＣＨ１を、また、ロジック回路部においては、２つの金属プラグ５１ｂおよび２つの金属プラグ５１ｃに達するように、層間絶縁膜１７１を貫通する４つのコンタクトホールＣＨ１を形成する。
【０２３２】
次に、図１００に示す工程において、半導体基板１の上主面全面に例えばスパッタリング法によりタングステン膜などの金属膜を形成して、コンタクトホールＣＨ１内に金属（ここではタングステン）を充填する。
【０２３３】
このとき、メモリセル部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ａ内にもタングステンが充填されるように、また、ロジック回路部においてはコンタクトホールＣＨ１内だけでなくコンタクトホール１３ｂおよび１３ｃ内にもタングステンが充填されるようにタングステン膜の形成条件や厚さを設定する。その後、異方性エッチングにより層間絶縁膜１７１上のタングステン膜を除去することで、メモリセル部においてはソース・ドレイン領域７ａに接続される金属プラグ２６ａを得ることができ、ロジック回路部においては、２つのソース・ドレイン領域８ｂにそれぞれ接続される２つの金属プラグ２６ｂおよび２つのソース・ドレイン領域８ｃにそれぞれ接続される２つの金属プラグ２６ｃを得ることができる。
【０２３４】
なお、この後、実施の形態１において図２０を用いて説明した工程を経て、層間絶縁膜１７１上に多層配線を形成し、最上層の配線層上を保護膜で覆うことでｅＲＡＭ１０００が完成するが、以後の工程で形成される構成の図示は省略し、便宜的に図１００の構成をもってｅＲＡＭ１０００と呼称する。
【０２３５】
＜Ｊ−２．効果＞
以上説明したように、実施の形態１０の製造方法によれば、ロジック回路部のＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ｂおよび１３ｃの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態をメモリセル部においてキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、ロジック回路部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ｂおよび１３ｃに連通するコンタクトホールＣＨ１を設け、また、メモリセル部においても、ＢＳ層間絶縁膜１２を貫通するコンタクトホール１３ａの上部開口部を塞ぐようにホールキャップ膜１５を設けた状態をキャパシタＣＰを形成するまで保ち、キャパシタＣＰを形成した後に、メモリセル部においてホールキャップ膜１５上の層間絶縁膜１７１およびホールキャップ膜１５を貫通して、コンタクトホール１３ａに連通するコンタクトホールＣＨ１を設ける。従って、メモリセル部にＭＩＳ構造のキャパシタを有し、層間絶縁膜が厚くなったメモリセル部およびロジック回路部において、配線層と半導体基板上の拡散領域とを接続するためのコンタクトホールの形成が容易となり、コンタクトプラグの形成が容易となる。
【０２３６】
また、ホールキャップ膜１５の下層にエッチングストッパであるシリコン窒化膜３１を有するので、メモリセル部およびロジック回路部においてコンタクトホールＣＨ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、コンタクトホールＣＨ１の形成を制御性良く行うことができる。
【０２３７】
さらに、ストレージノードの形成時において、キャパシタ用開口部ＯＰ１を形成する際に、エッチング条件をシリコン酸化膜とシリコン窒化膜とでエッチングレートに差が生じるように設定することで、エッチングをシリコン窒化膜３１で止めることができ、キャパシタ用開口部ＯＰ１の形成を制御性良く行うことができるので、ストレージノードの寸法精度を高めることができる。
【図面の簡単な説明】
【０２３８】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２３】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２４】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２６】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３３】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３４】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３５】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３６】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３７】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３８】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３９】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図４０】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図４１】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図４２】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図４３】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４４】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４５】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４６】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４７】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４８】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４９】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図５０】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図５１】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図５２】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図５３】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５４】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５５】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５６】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５７】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５８】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図５９】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図６０】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図６１】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図６２】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６３】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６４】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６５】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６６】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６７】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６８】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図６９】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図７０】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図７１】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７２】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７３】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７４】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７５】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７６】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７７】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７８】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図７９】本発明に係る実施の形態７の半導体装置の製造工程を説明する断面図である。
【図８０】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８１】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８２】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８３】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８４】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８５】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８６】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８７】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８８】本発明に係る実施の形態８の半導体装置の製造工程を説明する断面図である。
【図８９】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９０】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９１】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９２】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９３】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９４】本発明に係る実施の形態９の半導体装置の製造工程を説明する断面図である。
【図９５】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【図９６】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【図９７】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【図９８】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【図９９】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【図１００】本発明に係る実施の形態１０の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【０２３９】
１  半導体基板、５ａ〜５ｃ  ゲート電極、７ａ，８ｂ，８ｃ  ソース・ドレイン領域、１２，１７，１７  層間絶縁膜、１５  ホールキャップ膜、１３ａ〜１３ｃ，ＣＨ１，ＣＨ２，ＣＨ３  コンタクトホール、１６ａ〜１６ｃ，２６ａ〜２６ｃ，１９１  コンタクトプラグ、３１，４１  シリコン窒化膜、５１ｂ，５１ｃ，５２ａ〜５２ｃ，５２０  金属プラグ、１９  ストレージノード、２０  キャパシタ誘電体膜、２１  キャパシタ上部電極、ＯＰ１  キャパシタ用開口部、ＣＰ  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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