(57)【要約】【課題】カレントミラー型レベル変換回路では、出力部のトランジスタに常に貫通電流が流れるため、この貫通電流による電圧降下によって出力信号レベルが引き下げられ、最大振幅の出力信号を取り出すことができない。【解決手段】ブートストラップ型レベル変換回路１０において、ＭＯＳトランジスタＱｐ１８がオン状態のときは、第２の電源供給回路１４によってＭＯＳトランジスタＱｐ１９のゲートにＶＤＤの電位を与え、当該ゲートの電位をＶＤＤ電位近くまで昇圧させることでＭＯＳトランジスタＱｐ１９を完全にオフ状態にし、またＭＯＳトランジスタＱｐ１９がオン状態のときは、第１の電源供給回路１３よってＭＯＳトランジスタＱｐ１８のゲートにＶＤＤの電位を与え、当該ゲートの電位をＶＤＤ電位近くまで昇圧させることでＭＯＳトランジスタＱｐ１８を完全にオフ状態にし、回路に貫通電流が流れないようにする。【選択図】図１
2005123864.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に単一チャネルのトランジスタによって構成され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路であって、
ソースが第１電源に接続され、ゲートに前記第１のパルス信号が与えられる第１のトランジスタと、ソースが前記第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに前記第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
前記第２のパルス信号に同期して前記第１のトランジスタのゲートに前記第１の電源の電位を供給する第１の電源供給手段と、
前記第１のパルス信号に同期して前記第２のトランジスタのゲートに前記第１の電源の電位を供給する第２の電源供給手段と
を備えたことを特徴とするレベル変換回路。
【請求項２】
前記出力手段および前記第１，第２の電源供給手段を構成するトランジスタが薄膜トランジスタである
ことを特徴とする請求項１記載のレベル変換回路。
【請求項３】
前記第２の電源供給手段は、前記第１の電源の電位を所定のレベルだけシフトして前記第２のトランジスタのゲートに供給する
ことを特徴とする請求項１記載のレベル変換回路。
【請求項４】
前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記第２のパルス信号を伝送する信号経路から切り離すスイッチ手段をさらに備えた
ことを特徴とする請求項１記載のレベル変換回路。
【請求項５】
前記スイッチ手段は、前記第２のトランジスタのゲートと前記信号経路との間に接続され、ゲートに前記第２の電源の電位と異なる電位が与えられ、前記ブートストラップ動作時に前記第２のトランジスタのゲート電位が変動することによってオフ状態になるトランジスタからなる
ことを特徴とする請求項４記載のレベル変換回路。
【請求項６】
表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、
前記絶縁性基板上に前記画素アレイ部と共に集積され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路を回路の一部に含んで前記画素アレイ部の駆動を行う駆動回路とを具備した表示装置であって、
前記レベル変換回路は、前記絶縁性基板上に単一チャネルのトランジスタによって構成されてなり、
ソースが第１電源に接続され、ゲートに前記第１のパルス信号が与えられる第１のトランジスタと、ソースが前記第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに前記第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
前記第２のパルス信号に同期して前記第１のトランジスタのゲートに前記第１の電源の電位を供給する第１の電源供給手段と、
前記第１のパルス信号に同期して前記第２のトランジスタのゲートに前記第１の電源の電位を供給する第２の電源供給手段とを備えた
ことを特徴とする表示装置。
【請求項７】
前記出力手段および前記第１，第２の電源供給手段を構成するトランジスタが薄膜トランジスタである
ことを特徴とする請求項６記載の表示装置。
【請求項８】
前記第２の電源供給手段は、前記第１の電源の電位を所定のレベルだけシフトして前記第２のトランジスタのゲートに供給する
ことを特徴とする請求項６記載の表示装置。
【請求項９】
前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記第２のパルス信号を伝送する信号経路から切り離すスイッチ手段をさらに備えた
ことを特徴とする請求項６記載の表示装置。
【請求項１０】
前記スイッチ手段は、前記第２のトランジスタのゲートと前記信号経路との間に接続され、ゲートに前記第２の電源の電位と異なる電位が与えられ、前記ブートストラップ動作時に前記第２のトランジスタのゲート電位が変動することによってオフ状態になるトランジスタからなる
ことを特徴とする請求項９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル変換回路（レベルシフタ）および表示装置に関し、特に絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるレベル変換回路および当該レベル変換回路を駆動回路の一部に用いた表示装置に関する。
【背景技術】
【０００２】
レベル変換回路として、カレントミラー回路を用いて構成されたカレントミラー型レベル変換回路が知られている（例えば、特許文献１参照）。このカレントミラー型レベル変換回路を、単一チャネルのＭＯＳトランジスタ、即ちＰチャネルのＭＯＳトランジスタのみあるいはＮチャネルのＭＯＳトランジスタのみを用いて構成すると、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを１チップ内で組み合わせて構成する場合に比べて、プロセス数が少なくて済むため、生産性や歩留まりの向上を図る上で有利である。
【０００３】
また、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを比較すると、ＮチャネルのＭＯＳトランジスタは、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減するように構成されているため、性能の面では、ＰチャネルのＭＯＳトランジスタよりも優れている。しかし、逆に、ＮチャネルのＭＯＳトランジスタの場合、ＬＤＤ構造を採る分だけプロセス数が増えるため、生産性や歩留まりの面では、ＰチャネルのＭＯＳトランジスタの方がＮチャネルのＭＯＳトランジスタよりも優れている。
【０００４】
図１０は、ＰチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベル変換回路の従来例を示す回路図である。本例に係るレベル変換回路は、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)からなる４つのＰチャネルＭＯＳトランジスタＱｐ１０１〜Ｑｐ１０４によって構成されている。ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２は、各ソースが正側電源ＶＤＤ（例えば、１０［Ｖ］）に接続され、各ゲートが共通に接続されている。ＭＯＳトランジスタＱｐ１０１は、ゲートとドレインが共通に接続されたダイオード接続構成となっている。
【０００５】
ＭＯＳトランジスタＱｐ１０３は、ソースがＭＯＳトランジスタＱｐ１０１のドレイン・ゲートに接続されている。このＭＯＳトランジスタＱｐ１０３のドレインには、電圧振幅が例えば０［Ｖ］〜３［Ｖ］のクロックパルスＣＫが与えられる。また、ＭＯＳトランジスタＱｐ１０３のゲートには、クロックパルスＣＫと逆相のクロックパルスｘＣＫが与えられる。ＭＯＳトランジスタＱｐ１０４は、ソースがＭＯＳトランジスタＱｐ１０２のドレインに接続されている。このＭＯＳトランジスタＱｐ１０４のゲートにはクロックパルスＣＫが与えられ、ドレインにはクロックパルスｘＣＫが与えられる。
【０００６】
【特許文献１】特許第３１４４１６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記構成の従来例に係るカレントミラー型レベル変換回路では、図１１に示すように、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４をオフさせるときに、それぞれのゲート電圧をＶＤＤ電位まで上昇させることができないため、当該ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４が完全にオフ状態にならない。したがって、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４に常に貫通電流が流れることになるため、この貫通電流による電圧降下によって出力信号ＯＵＴのレベルが引き下げられ、最大振幅の出力信号ＯＵＴを取り出すことができない。
【０００８】
一方、貫通電流を抑えるために、出力用のＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４のチャネル長を大きく設定すると、出力性能が悪化してしまう。したがって、出力性能を重視すると、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４のチャネル長を大きく設定することができず、貫通電流による出力信号ＯＵＴのレベル低下を容認せざるを得なく、その結果、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに弱く、また最大振幅の出力信号ＯＵＴを取り出すことができないという課題がある。
【０００９】
特に、絶縁性基板上に形成されるＴＦＴのポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてＭＯＳトランジスタのオフ電流Ｉｏｆｆも無視できないため、回路設計時にこれらを考慮する必要がある。因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたＰチャネルＴＦＴでは、閾値電圧Ｖｔｈが−１［Ｖ］〜−３［Ｖ］程度、移動度μが１０〜１００［ｃｍ2 ／Ｖ・ｓｅｃ］程度、またオフ電流Ｉｏｆｆが１［ｐＡ］〜１００［ｎＡ］程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。
【００１０】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに強く、しかも最大振幅の出力信号を取り出すことが可能なレベル変換回路および当該レベル変換回路を用いた表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によるレベル変換回路は、絶縁性基板上に単一チャネルのトランジスタによって構成され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路であって、ソースが第１電源に接続され、ゲートに前記第１のパルス信号が与えられる第１のトランジスタと、ソースが前記第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに前記第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、前記第２のパルス信号に同期して前記第１のトランジスタのゲートに前記第１の電源の電位を供給する第１の電源供給手段と、前記第１のパルス信号に同期して前記第２のトランジスタのゲートに前記第１の電源の電位を供給する第２の電源供給手段とを備えた構成となっている。このレベル変換回路は、表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、前記絶縁性基板上に前記画素アレイ部と共に集積され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路を回路の一部に含んで前記画素アレイ部の駆動を行う駆動回路とを具備した表示装置において、当該レベル変換回路として用いられる。
【００１２】
上記構成のレベル変換回路または当該レベル変換回路を駆動回路の一部に用いた表示装置において、第１のトランジスタのゲートに第１のパルス信号が与えられると、当該第１のトランジスタはオン状態となって第１電源の電位を出力する。このとき、第２のトランジスタのゲートには、第２の電源供給手段によって第１電源の電位が与えられるため、第２のトランジスタは完全にオフ状態となり、当該第２のトランジスタに貫通電流は流れない。また、第２のトランジスタのゲートに第２のパルス信号が与えられると、当該第２のトランジスタのゲート電位は、ブートストラップ動作によって引き下げられる／引き上げられる。これにより、第２のトランジスタは完全にオン状態となって第２電源の電位を出力する。その結果、最大振幅（第１電源の電位−第２電源の電位）の出力信号を取り出せる。また、第２のトランジスタがオン状態のとき、第１のトランジスタのゲートには、第１の電源供給手段によって第１電源の電位が与えられるため、第１のトランジスタは完全にオフ状態となり、当該第１のトランジスタに貫通電流は流れない。
【発明の効果】
【００１３】
本発明によれば、第１，第２電源の各電位の出力を担う第１，第２のトランジスタの一方がオン状態のときは必ず他方がオフ状態になり、第１，第２のトランジスタに貫通電流が流れることがないため、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに強く、しかも最大振幅の出力信号を取り出すことが可能な回路構成を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
本発明の第１実施形態に係るレベル変換回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるレベル変換回路であって、ソースが第１電源に接続され、ゲートに第１のパルス信号が与えられる第１のトランジスタと、ソースが第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、第２のパルス信号に同期して第１のトランジスタのゲートに第１の電源の電位を供給する第１の電源供給手段と、第１のパルス信号に同期して第２のトランジスタのゲートに第１の電源の電位を供給する第２の電源供給手段とを備えた構成となっている。
【００１６】
（実施例１）
図１は、第１実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。本実施例に係るレベル変換回路は、ガラス基板等の絶縁性基板上にＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レベル変換回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。
【００１７】
ここでは、数値の一例として、ＶＤＤ電源の電源電圧を１０［Ｖ］、ＶＳＳ電源の電源電圧を−５［Ｖ］とする。また、互いに逆相のクロックパルスＣＫ，ｘＣＫは、０［Ｖ］〜３［Ｖ］の振幅のパルス信号とする。
【００１８】
図１に示すように、本実施例に係るレベル変換回路１０は、パルス入力部１１，１２、第１，第２の電源供給回路１３，１４および出力回路１５を備えるとともに、２つのクロック入力端子１６，１７およびパルス出力端子１８を有する構成となっている。パルス入力端子１６にはクロックパルスｘＣＫが第１のパルス信号として、パルス入力端子１７にはクロックパルスＣＫが第２のパルス信号としてそれぞれ入力される。
【００１９】
パルス入力部１１は、ドレインとゲートがパルス入力端子１６に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ１１によって構成されている。パルス入力部１２は、ドレインとゲートがパルス入力端子１７に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ１２によって構成されている。第１の電源供給回路１３は、ソースがＶＤＤ電源に、ドレインがＭＯＳトランジスタＱｐ１１のソースに、ゲートがＭＯＳトランジスタＱｐ１２のゲート・ドレインにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１３によって構成されている。
【００２０】
第２の電源供給回路１４は、４つのＰチャネルＭＯＳトランジスタＱｐ１４〜Ｑｐ１７によって構成されている。ＭＯＳトランジスタＱｐ１４は、ソースがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｐ１２のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ１５は、ソースがＭＯＳトランジスタＱｐ１４のドレインに、ドレインがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｐ１１のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ１６は、ソースがＶＤＤ電源に接続され、ゲートとドレインが共通に接続されたダイオード接続構成となっている。ＭＯＳトランジスタＱｐ１７は、ソースがＭＯＳトランジスタＱｐ１６のゲート・ドレインに、ドレインがＭＯＳトランジスタＱｐ１２のソースに、ゲートがＭＯＳトランジスタＱｐ１４，Ｑｐ１５の共通接続ノードにそれぞれ接続されている。
【００２１】
出力回路１５は、ソースがＶＤＤ電源に、ドレインがパルス出力端子１８に、ゲートがＭＯＳトランジスタＱｐ１１のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１８と、ソースがパルス出力端子１８に、ドレインがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｐ１２のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１９とによって構成されている。ＭＯＳトランジスタＱｐ１９は、ゲートとソースの間に接続されたキャパシタＣａｐと共に、ゲート電位をＶＳＳ電源の電位よりも引き下げるブートストラップ回路１９を構成している。
【００２２】
上記構成の実施例１に係るレベルシフト回路１０において、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１９は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴ（薄膜トランジスタ）である。ＰチャネルＴＦＴには、ゲート電極がゲート絶縁膜（酸化膜）の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。
【００２３】
図２は、ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図２に示すように、ボトムゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板２１の上にゲート電極（Ｍｏゲート）２２が形成され、その上にゲート絶縁膜２３を介してポリシリコン層（または、アモルファスシリコン層）２４が形成され、さらにその上に層間絶縁膜２５，２６が形成されている。また、ゲート電極２２の側方のゲート絶縁膜２３上には、Ｐ+拡散層からなるソース領域２７およびドレイン領域２８が形成され、これら領域２７，２８にはＡｌ（アルミニウム）電極２９，３０が接続されている。
【００２４】
図３は、トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図３に示すように、トップゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板３１の上にポリシリコン層（または、アモルファスシリコン層）３２が形成され、その上にゲート絶縁膜３３を介してゲート電極（Ｍｏゲート）３４が形成され、さらにその上に層間絶縁膜３５が形成されている。また、ポリシリコン層３２の側方の絶縁性基板３１上には、Ｐ+拡散層からなるソース領域３６およびドレイン領域３７が形成され、これら領域３６，３７にはＡｌ電極３８，３９が接続されている。
【００２５】
続いて、上記構成の実施例１に係るレベル変換回路１０の回路動作について、図４のタイミングチャートを用いて説明する。
【００２６】
図４には、互いに逆相のクロックパルスＣＫ，ｘＣＫ、ＭＯＳトランジスタＱｐ１８のゲート電位Ａ、ＭＯＳトランジスタＱｐ１７のゲート電位Ｂ、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃおよび出力信号ＯＵＴの各波形およびタイミング関係を示している。
【００２７】
先ず、クロックパルスｘＣＫが０［Ｖ］（以下、“Ｌ”レベルと記す）、クロックパルスＣＫが３［Ｖ］（以下、“Ｈ”レベルと記す）のときの回路動作について説明する。クロックパルスｘＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１１がオン状態になる。すると、クロックパルスｘＣＫがＭＯＳトランジスタＱｐ１１によってダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ１８のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ１８のゲート電位Ａが約５［Ｖ］程度まで上昇する。これにより、ＭＯＳトランジスタＱｐ１８がオン状態となるため、当該ＭＯＳトランジスタＱｐ１８を介してＶＤＤ電源の電位（以下、ＶＤＤ電位と記す）が出力信号ＯＵＴの高レベルとして取り出される。
【００２８】
また、クロックパルスＣＫが“Ｈ”レベルであることでＭＯＳトランジスタＱｐ１２，Ｑｐ１３，Ｑｐ１４がオフ状態になり、クロックパルスｘＣＫが“Ｌ”レベルであることでＭＯＳトランジスタＱｐ１５がオン状態になる。ＭＯＳトランジスタＱｐ１５がオン状態になることで、当該ＭＯＳトランジスタＱｐ１５を介してＶＳＳ電源の電位（以下、ＶＳＳ電位と記す）がＭＯＳトランジスタＱｐ１７のゲートに与えられる。これにより、ＭＯＳトランジスタＱｐ１７およびＭＯＳトランジスタＱｐ１６がオン状態となるため、ＶＤＤ電位がＭＯＳトランジスタＱｐ１６，Ｑｐ１７を介してＭＯＳトランジスタＱｐ１９のゲートに与えられる。
【００２９】
このとき、ＶＤＤ電位はＭＯＳトランジスタＱｐ１６によってダイオードの順方向電圧分だけレベルシフト（電圧降下）されてＭＯＳトランジスタＱｐ１９のゲートに与えられることになるため、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃが約７［Ｖ］程度まで引き下げられるが、ＭＯＳトランジスタＱｐ１９の閾値電圧Ｖｔｈを割り込まない電位であるため、ＭＯＳトランジスタＱｐ１９は完全にオフ状態になる。したがって、ＭＯＳトランジスタＱｐ１９に貫通電流が流れることはなく、また出力信号ＯＵＴの高レベル（１０［Ｖ］）の貫通電流に起因する電位の引き下げも発生しない。
【００３０】
次に、クロックパルスｘＣＫが“Ｈ”レベル、クロックパルスＣＫが“Ｌ”レベルのときの回路動作について説明する。クロックパルスｘＣＫが“Ｈ”レベルであることで、ＭＯＳトランジスタＱｐ１１がオフ状態となる。このとき、クロックパルスＣＫが“Ｌ”レベルであることによって、ＭＯＳトランジスタＱｐ１３がオン状態となるため、当該ＭＯＳトランジスタＱｐ１３を介してＭＯＳトランジスタＱｐ１８のゲートにＶＤＤ電位が供給される。これにより、ＭＯＳトランジスタＱｐ１８のゲート電位ＡがＶＤＤ電位近くの電位、例えば約９［Ｖ］程度まで上昇するため、ＭＯＳトランジスタＱｐ１８はオフ状態となる。したがって、ＭＯＳトランジスタＱｐ１８に貫通電流が流れることはない。
【００３１】
このとき、クロックパルスＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１４がオン状態となるため、ＭＯＳトランジスタＱｐ１７およびＭＯＳトランジスタＱｐ１６がオフ状態になる。また、クロックパルスＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１２がオン状態となる。すると、クロックパルスＣＫがＭＯＳトランジスタＱｐ１２によってダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ１９のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃは、ＭＯＳトランジスタＱｐ１６によってＶＤＤ電位よりも下げられた状態にある。
【００３２】
したがって、ブートストラップ回路１９のブートストラップ動作により、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃは、当該ＭＯＳトランジスタＱｐ１９が完全にオン状態になる電位、具体的にはＶＳＳ電位よりも低い約−８［Ｖ］程度まで引き下げられる。これにより、ＭＯＳトランジスタＱｐ１９は完全にオン状態になるため、当該ＭＯＳトランジスタＱｐ１９を介してＶＳＳ電位が出力信号ＯＵＴの低レベルとして取り出される。その結果、０［Ｖ］〜３［Ｖ］のクロックパルスＣＫ，ｘＣＫを、最大振幅（ＶＳＳ電位−ＶＤＤ電位）のクロックパルスにレベル変換（レベルシフト）することができる。
【００３３】
（実施例２）
図５は、第１実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。本実施例に係るレベル変換回路は、ガラス基板等の絶縁性基板上にＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レベル変換回路であり、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源とし、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源としている。
【００３４】
ここでも、実施例１の場合と同様に、数値の一例として、ＶＤＤ電源の電源電圧を１０［Ｖ］、ＶＳＳ電源の電源電圧を−５［Ｖ］とする。また、互いに逆相のクロックパルスＣＫ，ｘＣＫは、０［Ｖ］〜３［Ｖ］の振幅のパルス信号とする。
【００３５】
図５に示すように、本実施例に係るブートストラップ型インバータ回路４０は、パルス入力部４１，４２、第１，第２の電源供給回路４３，４４および出力回路４５を備えるとともに、２つのパルス入力端子４６，４７およびパルス出力端子４８を有する構成となっている。パルス入力端子４６にはクロックパルスｘＣＫが第１のパルス信号として、パルス入力端子４７にはクロックパルスＣＫが第２のパルス信号としてそれぞれ入力される。
【００３６】
パルス入力部４１は、ドレインとゲートがパルス入力端子４６に共通に接続されたダイオード接続構成のＮチャネルＭＯＳトランジスタＱｎ１１によって構成されている。パルス入力部４２は、ドレインとゲートがパルス入力端子４７に共通に接続されたダイオード接続構成のＮチャネルＭＯＳトランジスタＱｎ１２によって構成されている。第１の電源供給回路４３は、ソースがＶＳＳ電源に、ドレインがＭＯＳトランジスタＱｎ１１のソースに、ゲートがＭＯＳトランジスタＱｎ１２のゲート・ドレインにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１３によって構成されている。
【００３７】
第２の電源供給回路４４は、４つのＮチャネルＭＯＳトランジスタＱｎ１４〜Ｑｎ１７によって構成されている。ＭＯＳトランジスタＱｎ１４は、ソースがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｎ１２のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｎ１５は、ソースがＭＯＳトランジスタＱｎ１４のドレインに、ドレインがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｎ１１のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｎ１６は、ソースがＶＳＳ電源に接続され、ゲートとドレインが共通に接続されたダイオード接続構成となっている。ＭＯＳトランジスタＱｎ１７は、ソースがＭＯＳトランジスタＱｎ１６のゲート・ドレインに、ドレインがＭＯＳトランジスタＱｎ１２のソースに、ゲートがＭＯＳトランジスタＱｎ１４，Ｑｎ１５の共通接続ノードにそれぞれ接続されている。
【００３８】
出力回路４５は、ソースがＶＳＳ電源に、ドレインがパルス出力端子４８に、ゲートがＭＯＳトランジスタＱｎ１１のソースにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１８と、ソースがパルス出力端子４８に、ドレインがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｎ１２のソースにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１９とによって構成されている。ＭＯＳトランジスタＱｎ１９は、ゲートとソースの間に接続されたキャパシタＣａｐと共に、ゲート電位をＶＤＤ電源の電位よりも引き上げるブートストラップ回路４９を構成している。
【００３９】
上記構成のブートストラップ型レベル変換回路４０において、ＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１９は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。ＮチャネルＴＦＴにもＰチャネルＴＦＴと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、ＰチャネルＴＦＴの構造を示す図２および図３において、ソース領域２７，３６およびドレイン領域２８，３７のＰ+ 拡散層をＮ+ 拡散層にしたものがＮチャネルＴＦＴの構造となる。
【００４０】
実施例２に係るブートストラップ型レベル変換回路４０は、実施例１に係るブートストラップ型レベル変換回路１０とは、図５と図１の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。
【００４１】
上述したように、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９が互いに逆相のクロックパルスｘＣＫ，ＣＫにそれぞれ同期して相補的な動作を行うとともに、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９がブートストラップ動作を行う出力回路１５／４５を備えたブートストラップ型レベル変換回路１０／４０において、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８がオン状態のときは、第２の電源供給回路１４／４４によってＭＯＳトランジスタＱｐ１９／Ｑｎ１９のゲートに第１電源（ＶＤＤ／ＶＳＳ）の電位を与えることで、当該ゲートの電位を第１電源（ＶＤＤ／ＶＳＳ）の電位近くまで、即ちＭＯＳトランジスタＱｐ１９／Ｑｎ１９の閾値電圧Ｖｔｈを割り込まない電位まで昇圧／降圧でき、またＭＯＳトランジスタＱｐ１９／Ｑｎ１９がオン状態のときは、第１の電源供給回路１３／４３によってＭＯＳトランジスタＱｐ１８／Ｑｎ１８のゲートに第１電源（ＶＤＤ／ＶＳＳ）の電位を与えることで、当該ゲートの電位を第１電源（ＶＤＤ／ＶＳＳ）の電位近くまで、即ちＭＯＳトランジスタＱｐ１８／Ｑｎ１８の閾値電圧Ｖｔｈを割り込まない電位まで昇圧／降圧できる。
【００４２】
これにより、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８がオン状態のときは、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９を完全にオフ状態にさせることができ、またＭＯＳトランジスタＱｐ１９／Ｑｎ１９がオン状態のときは、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８を完全にオフ状態にさせることができるため、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９に貫通電流が流れることはない。
【００４３】
ただし、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５において貫通電流が流れる。しかし、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５は出力信号ＯＵＴに直接関係しないトランジスタであるため、チャネル長を大きくしても出力性能が悪化することはない。したがって、これらＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５に対しては、チャネル長を大きく設定することで貫通電流に対する対策を施すことができる。その結果、回路に流れる貫通電流を最小限に抑えた回路構成を実現できる。
【００４４】
このように、ブートストラップ型レベル変換回路１０／４０において、回路に流れる貫通電流を最小限に抑えた回路構成を採ることにより、貫通電流による電圧降下によって出力信号ＯＵＴのレベルが引き下げられるようなことがないため、最大振幅（本例では、−５［Ｖ］〜１０［Ｖ］）の出力信号ＯＵＴを取り出すことができる。また、出力回路１５／４５を構成するＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９のチャネル幅を大きく設定することができるため、ＴＦＴの閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキに強く、最大振幅の出力信号ＯＵＴを取り出すことができる。
【００４５】
［第２実施形態］
本発明の第２実施形態に係るレベル変換回路は、第１実施形態に係るレベル変換回路の構成要素、即ち出力手段および第１，第２の電源供給手段に加えて、出力手段のブートストラップ動作の安定化を図るために、当該出力手段のブートストラップ動作時に、第２のトランジスタのゲート側を第２のパルス信号を伝送する信号経路（信号線）から切り離すスイッチ手段を備えた構成となっている。このスイッチ手段は、第２のトランジスタのゲートと第２のパルス信号を伝送する信号経路との間に接続され、ゲートに第２の電源の電位と異なる電位が与えられるトランジスタによって構成される。
【００４６】
（実施例１）
図６は、第２実施形態の実施例１に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００４７】
図６に示すように、本実施例に係るレベル変換回路５０は、パルス入力部１１，１２、第１，第２の電源供給回路１３，１４および出力回路１５に加えて、ブートストラップ回路１９のブートストラップ動作の安定化を図るために、ＭＯＳトランジスタＱｐ１９のゲートと、クロックパルスＣＫを伝送する信号経路５１との間に接続されたＰチャネルＭＯＳトランジスタＱｐ２０を有する構成となっている。このＭＯＳトランジスタＱｐ２０のゲートには、第２電源の電位と異なる電位、具体的にはＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）が与えられる。このＶＳＳ電位よりも高い電位は、ＭＯＳトランジスタＱｐ１５のドレインにも与えられる。
【００４８】
図７に、互いに逆相のクロックパルスＣＫ，ｘＣＫ、ＭＯＳトランジスタＱｐ１８のゲート電位Ａ、ＭＯＳトランジスタＱｐ１７のゲート電位Ｂ、信号経路５１の電位Ｃ、ＭＯＳトランジスタＱｐ１９のゲート電位Ｄおよび出力信号ＯＵＴの各波形およびタイミング関係を示す。
【００４９】
上記構成の実施例１に係るブートストラップ型レベル変換回路５０において、ＭＯＳトランジスタＱｐ２０は、ブートストラップ動作時に、ブートストラップによってゲート電位ＤがＶＳＳ１電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にＭＯＳトランジスタＱｐ１９のゲート側を信号経路５１から回路的に切り離す。これにより、信号経路５１の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。
【００５０】
ここで、ＭＯＳトランジスタＱｐ２０のゲートに、ＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）を与えるようにしているのは、ブートストラップによってＭＯＳトランジスタＱｐ１９のゲート電位ＤがＶＳＳ１電位よりも下がったときに、ＭＯＳトランジスタＱｐ２０を完全にオフ状態にするためである。ただし、この電位の上限については、ブートストラップ動作状態以外ではＭＯＳトランジスタＱｐ２０を常時オン状態にすることができる電位、具体的にはクロックパルスＣＫのＬｏｗ電位（０［Ｖ］）となる。
【００５１】
（実施例２）
図８は、第２実施形態の実施例２に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００５２】
図８に示すように、本実施例に係るレベル変換回路６０は、パルス入力部４１，４２、第１，第２の電源供給回路４３，４４および出力回路４５に加えて、ブートストラップ回路４９のブートストラップ動作の安定化を図るために、ＭＯＳトランジスタＱｎ１９のゲートと、クロックパルスＣＫを伝送する信号経路６１との間に接続されたＮチャネルＭＯＳトランジスタＱｎ２０を有する構成となっている。このＭＯＳトランジスタＱｎ２０のゲートには、第２電源の電位と異なる電位、具体的にはＶＤＤ電位（１０［Ｖ］）よりも低い電位（クロックパルスＣＫのＨｉｇｈ電位（３［Ｖ］））が与えられる。このＶＤＤ電位よりも低い電位は、ＭＯＳトランジスタＱｎ１５のドレインにも与えられる。
【００５３】
上記構成の実施例２に係るブートストラップ型レベル変換回路６０は、実施例１に係るブートストラップ型レベル変換回路５０とは、図８と図６の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。
【００５４】
上述したように、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９が互いに逆相のクロックパルスｘＣＫ，ＣＫにそれぞれ同期して相補的な動作を行うとともに、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９がブートストラップ動作を行う出力回路１５／４５を備えたブートストラップ型レベル変換回路５０／６０において、パルス入力部１１／４１，１２／４２、第１，第２の電源供給回路１３／４３，１４／４４および出力回路１５／４５に加えて、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９のゲートと、クロックパルスＣＫを伝送する信号経路５１／６１との間にＭＯＳトランジスタＱｐ２０／Ｑｎ２０を接続し、当該ＭＯＳトランジスタＱｐ２０／Ｑｎ２０をブートストラップ動作時にオフ状態にすることにより、信号経路５１の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、実施例１の場合の作用効果に加えて、ブートストラップ回路１９／４９のブートストラップ動作の安定化を図ることができる。
【００５５】
［適用例］
以上説明した本実施形態に係るブートストラップ型レベル変換回路は、例えば、液晶表示装置やＥＬ(electroluminescence) あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置において、その駆動回路の一部として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるレベル変換回路はこの適用例に限られるものではなく、一般的なレベル変換回路として広く用いることができる。
【００５６】
図９は、本発明の適用例に係る例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【００５７】
図９に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素７１が行列状に多数配置されてなる画素アレイ部７２と、この画素アレイ部７２の各画素７１を行単位で順次選択する垂直駆動回路７３と、この垂直駆動回路７３によって選択された行の各画素に映像信号を書き込む水平駆動回路７４とを少なくとも有する構成となっている。垂直駆動回路７３および水平駆動回路７４は、画素アレイ部７２と共に表示パネル７５上に集積されて当該画素アレイ部７２を駆動する駆動回路を構成している。
【００５８】
表示パネル７５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群７６およびインバータ回路群７７を経た後、垂直駆動回路７３および水平駆動回路７４に与えられる。垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群７６およびインバータ回路群７７を経た後、バッファ回路７８，７９およびバッファ回路８０，８１を介して直接垂直駆動回路７３および水平駆動回路７４に与えられる。
【００５９】
レベルシフト回路群７６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。このレベルシフト回路群７６、インバータ回路群７７およびバッファ回路７８〜８１も、垂直駆動回路７３および水平駆動回路７４と共に、画素アレイ部７２を駆動する駆動回路を構成している。
【００６０】
なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル７５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル７５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路７３および水平駆動回路７４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路７８〜８１を介して垂直駆動回路７３および水平駆動回路７４に与える構成を採ることも可能である。
【００６１】
表示パネル７５は、画素アレイ部７２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部７２の行数ｍ分の走査線８２（８２−１〜８２−ｍ）と列数ｎ分の信号線８３（８３−１〜８３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線８２と信号線８３との交点部分に画素７１が配されることになる。
【００６２】
画素７１は、図９から明らかなように、ゲートが走査線８２に接続され、ソースが信号線８３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線８４に接続されている。
【００６３】
垂直駆動回路７３は、シフトレジスタなどによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部７２の各画素７１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。水平駆動回路７４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路７４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路７４では、このサンプリングパルスを用いて表示パネル７５の外部から供給される映像信号をサンプリングし、垂直駆動回路７３によって選択された行の各画素７１に対して点順次で、あるいは線順次で書き込む動作が行われる。
【００６４】
上記構成の液晶表示装置において、例えば、表示パネル７５の外部から入力される低電圧振幅（本例では、０［Ｖ］〜３［Ｖ］）の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅（本例では、−５［Ｖ］〜１０［Ｖ］）のパルス信号にレベルシフト（レベル変換）するレベルシフト回路群７６の各レベルシフト回路として、先述した第１，第２実施形態に係るブートストラップ型レベル変換回路が用いられる。
【００６５】
第１，第２実施形態に係るブートストラップ型レベル変換回路は、先述したように、最大振幅（本例では、−５［Ｖ］〜１０［Ｖ］）のパルス信号にレベルシフトできるとともに、回路に流れる貫通電流を最小限に抑えることができる低消費電力のレベル変換回路である。したがって、第１，第２実施形態に係るブートストラップ型レベル変換回路を、レベルシフト回路群７６の各レベルシフト回路として用いることにより、駆動回路での確実な動作を実現できるため、本液晶表示装置の信頼性を向上でき、また駆動回路での消費電力を抑えることができるため、本液晶表示装置の低消費電力化を図ることができる。
【００６６】
なお、本適用例では、本実施形態に係るブートストラップ型レベルシフト回路を、レベルシフト回路群７６の各レベルシフト回路として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、表示パネル７５上に画素アレイ部７２と共に集積される駆動回路がその一部にレベル変換回路（レベルシフト回路）を含む場合に、当該レベル変換回路として用いることが可能である。
【００６７】
また、本適用例では、画素７１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素７１の表示エレメントとして例えばＥＬ素子を用いたＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。
【産業上の利用可能性】
【００６８】
先述した実施形態に係るバッファ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、ＰＤＡ（Personal Digital Assistants）、ノートＰＣ(Personal Computer)などの画面表示部として搭載して用いることができる。
【図面の簡単な説明】
【００６９】
【図１】第１実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。
【図２】ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。
【図３】トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。
【図４】第１実施形態の実施例１に係るレベル変換回路の動作説明に供するタイミングチャートである。
【図５】第１実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。
【図６】第２実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。
【図７】第２実施形態の実施例１に係るレベル変換回路の動作説明に供するタイミングチャートである。
【図８】第２実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。
【図９】本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図１０】従来例に係るレベル変換回路の構成を示す回路図である。
【図１１】従来例に係るレベル変換回路の動作説明に供するタイミングチャートである。
【符号の説明】
【００７０】
１０，４０，５０，６０…ブートストラップ型レベル変換回路、１１，１２，４１，４２…パルス入力部、１３，４３…第１の電源供給回路、１４，４４…第２の電源供給回路、１５，４５…出力回路、１９，４９…ブートストラップ回路、５１，６１…信号経路、７１…画素、７２…画素アレイ部、７３…垂直駆動回路、７４…水平駆動回路、７５…表示パネル、７６…レベルシフト回路群
【図１】
2005123864.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005123864.tif 000009
【図８】
2005123864.tif 000010
【図９】
2005123864.tif 000011
【図１０】
2005123864.tif 000012
【図１１】
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