(57)【要約】【課題】ロジック回路を動作させるためのシステム及び方法を提供する。【解決手段】ロジック回路を動作させるためのシステムは、第１のロジック回路６１０とマルチプレクサ６２０とを含む。マルチプレクサ６２０は選択信号Ｓｅｌ＿ｂを受信するように構成される。選択信号Ｓｅｌ＿ｂは、マルチプレクサ出力信号として提供されることとなる、マルチプレクサ入力信号の１つを選択するように、マルチプレクサ６２０を制御する。選択信号Ｓｅｌ＿ｂが、ロジック回路出力信号を選択するようにマルチプレクサ６２０を制御する時、第１のロジック回路６１０は第１のモードで動作する。選択信号Ｓｅｌ＿ｂが、ロジック回路出力信号を非選択するようにマルチプレクサ６２０を制御する時、第１のロジック回路６１０は第２のモードで動作する。【選択図】図６
2005210732.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のロジック回路入力信号を受信すると共に、ロジック回路出力信号を生成するように構成される第１のロジック回路と、
前記ロジック回路出力信号及び１つ以上の付加信号をマルチプレクサ入力信号として受信するように構成されるマルチプレクサと、前記マルチプレクサは選択信号を受信するように構成され、前記選択信号は、マルチプレクサ出力信号として提供されることとなる、前記マルチプレクサ入力信号の１つを選択するように、前記マルチプレクサを制御することと、
を具備し、
前記選択信号が、前記マルチプレクサ出力信号として前記ロジック回路出力信号を選択するように前記マルチプレクサを制御する時、前記第１のロジック回路は第１のモードで動作し、また、前記選択信号が、前記マルチプレクサ出力信号として前記ロジック回路出力信号を非選択するように前記マルチプレクサを制御する時、前記第１のロジック回路は第２のモードで動作するシステム。
【請求項２】
前記第１のロジック回路が前記第２のモードで動作する時、前記ロジック回路出力信号は、前記第１のロジック回路が前記第１のモードで動作する時よりも少ないデータトランジションを含む請求項１に記載のシステム。
【請求項３】
前記第１のロジック回路は、第１の真理値表に従って前記第１のモードで動作すると共に、第２の真理値表に従って前記第２のモードで動作し、前記第１の真理値表は前記第２の真理値表と異なる請求項１に記載のシステム。
【請求項４】
１つ以上のロジック回路入力信号を受信すると共に、ロジック回路出力信号を生成するように構成される第１のロジック回路を提供する工程と、
前記ロジック回路出力信号及び１つ以上の付加信号をマルチプレクサ入力信号として受信するように構成されるマルチプレクサを提供する工程と、前記マルチプレクサは選択信号を受信するように構成され、前記選択信号は、マルチプレクサ出力信号として提供されることとなる、前記マルチプレクサ入力信号の１つを選択するように、前記マルチプレクサを制御することと、
前記マルチプレクサによって前記第１のロジック回路が選択される時、前記第１のロジック回路を第１のモードで動作させ、また、前記マルチプレクサによって前記第１のロジック回路が非選択される時、前記第１のロジック回路を第２のモードで動作させる工程と、前記第１のロジック回路の動作は、前記第１及び第２のモードにおいて異なることと、
を具備する方法。
【請求項５】
前記第１のロジック回路が前記第２のモードで動作する時、前記第１のモードで動作する時よりもデータトランジションを少なくする工程を更に具備する請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路を動作させるためのシステム及び方法に関する。
【背景技術】
【０００２】
ディジタルロジック回路は、エレクトロニックシステムにおいて広く使用されている。これらのシステムは、例えば、単純な制御回路のために使用される個々のロジックゲートのような、非常に単純なシステムである可能性がある。これらはまた、例えば、コントローラのために使用される集積ロジック回路や埋込み型プロセサのような、適度に複雑なシステムを含む可能性がある。これらのシステムはまた、より複雑で且つ高性能なコンピュータシステムにおいて使用されるプロセッサを含む可能性がある。
【０００３】
これらのデジタルエレクトロニックシステムは、それらの様々なサブシステム及び構成部分によって実行されるロジック機能を中心として、設計されることが一般的である。換言すれば、システムの設計は、入力、出力、制御、及び他の情報を取り扱うためにこのシステムによって使用されるロジックに主眼が置かれている。ロジック設計は、例えばＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、及び様々な他の種類のゲートのような、ロジックゲートの使用に基づいている。ロジック設計の観点からは、これらのゲートがシステムのハードウェアロジックの基本的な基礎単位となる。しかし、留意すべき点として、これらのゲートの夫々は、ロジックゲートを形成するように組み合わされたトランジスタ及び様々な他の電子部品を通常含む。
【０００４】
ディジタルロジックのゲートを形成する電子部品は、動作用の電力を必要とする。換言すれば、ロジックゲートは、与えられた入力から所望の出力を生成するために電力を必要としないような、単なる受動素子でない。データプロセッサのようなシステムにおいて、ロジックゲート及び対応する電子部品の数が増加しているため、電子部品によって必要とされる電力量は、システムの設計において、益々懸案事項となっている。従って、一般的に、システムによって必要とされる電力量を減少させる新規な方法を提供することは常に望ましい。システム内には多数の電子部品が存在するため、電子部品（サブゲート）レベルにおける僅かな省電力化でも、システムレベルでは大きな省電力化となる可能性がある。
【発明の開示】
【課題を解決するための手段】
【０００５】
上述の問題の１つ或いは複数は、本発明の様々な実施形態によって解消可能となる。概略的には、本発明は、ロジックの出力に影響を及ぼさないロジックゲートによる不必要なトランジション（transition）の数を減少させることにより、ロジックゲートの幾つかの組合せの消費電力を減少させるための、システム及び方法を具備する。
【０００６】
本発明の第１の視点に係るシステムは、１つ以上のロジック回路入力信号を受信すると共に、ロジック回路出力信号を生成するように構成される第１のロジック回路と、前記ロジック回路出力信号及び１つ以上の付加信号をマルチプレクサ入力信号として受信するように構成されるマルチプレクサと、を含む。前記マルチプレクサは選択信号を受信するように構成され、前記選択信号は、マルチプレクサ出力信号として提供されることとなる、前記マルチプレクサ入力信号の１つを選択するように、前記マルチプレクサを制御する。前記選択信号が、前記マルチプレクサ出力信号として前記ロジック回路出力信号を選択するように前記マルチプレクサを制御する時、前記第１のロジック回路は第１のモードで動作し、また、前記選択信号が、前記マルチプレクサ出力信号として前記ロジック回路出力信号を非選択するように前記マルチプレクサを制御する時、前記第１のロジック回路は第２のモードで動作する。
【０００７】
ある実施形態において、前記第１のロジック回路は改造ＸＯＲゲートで、前記第２のモードは省電力モードを具備する。前記省電力モードにおいて、前記改造ＸＯＲゲートの出力におけるデータトランジションは、前記ＸＯＲゲートで使用される電力を減少させるように、排除される。
【０００８】
本発明の第２の視点に係る方法は、１つ以上のロジック回路入力信号を受信すると共に、ロジック回路出力信号を生成するように構成される第１のロジック回路を提供する工程と、前記ロジック回路出力信号及び１つ以上の付加信号をマルチプレクサ入力信号として受信するように構成されるマルチプレクサを提供する工程と、を含む。前記マルチプレクサは選択信号を受信するように構成され、前記選択信号は、マルチプレクサ出力信号として提供されることとなる、前記マルチプレクサ入力信号の１つを選択するように、前記マルチプレクサを制御する。この方法はまた、前記マルチプレクサによって前記第１のロジック回路が選択される時、前記第１のロジック回路を第１のモードで動作させ、また、前記マルチプレクサによって前記第１のロジック回路が非選択される時、前記第１のロジック回路を第２のモードで動作させる工程を含む。前記第１のロジック回路の動作は、前記第１及び第２のモードにおいて異なる。
【０００９】
ある実施形態において、前記第１のロジック回路は改造ＸＯＲゲートで、前記第２のモードは省電力モードを具備する。前記省電力モードにおいて、前記改造ＸＯＲゲートの出力におけるデータトランジションは、前記ＸＯＲゲートで使用される電力を減少させるように、排除される。
【発明を実施するための最良の形態】
【００１０】
本願明細書において記載されているように、本発明の様々な実施形態は、ロジックの出力に影響を及ぼさないロジックゲートによる不必要なトランジションの数を減少させることにより、ロジックゲートの幾つかの組合せの消費電力を減少させるための、システム及び方法を具備する。ある実施形態において、ロジックゲートの組合せは、改造されたマルチプレクサに連結される改造された排他的ロジック和（ＸＯＲ）ゲートを具備する。この実施形態において、ＸＯＲゲートは２つの入力Ａｉｎ及びＢｉｎを有する。ＸＯＲゲートの出力はマルチプレクサに入力として提供される。マルチプレクサに対する他の入力はＣｉｎである。マルチプレクサの出力で提供するため、マルチプレクサがＣｉｎまたはＸＯＲゲートの出力を選択することを制御するように、選択信号がマルチプレクサに入力される。ＸＯＲゲートの出力が選択されると、ＸＯＲゲートは第１のモードで動作し、ここで、ＸＯＲゲートは通常のＸＯＲゲートとして機能する。Ｃｉｎが選択されると、ＸＯＲゲートは第２のモードで動作し、ここで、ＸＯＲゲートはＸＯＲゲートが通常に動作する時よりも少ない電力を使用する。
【００１１】
ＸＯＲゲートの出力がマルチプレクサによって選択されない時、ＸＯＲゲートによってどのような情報が出力されるかは重要でない。この場合、ＸＯＲゲートは誤った出力情報を提供することができる（即ち、ＸＯＲゲートのための真理値表に従わない情報）。このため、ＸＯＲゲートは、ゲートに引き込まれる電力量を減少させる（即ち、省電力モード）、または、通常動作に勝る他の利点を提供するような態様で実行するように構成することができる。ある実施形態において、ＸＯＲゲートは、ＸＯＲゲートの出力で通常生じるデータトランジションを排除するように構成される。これらのデータトランジションは、ＸＯＲゲートに引き込まれる電力内に、対応するスパイクを発生させる。ＸＯＲゲートの非選択時に、データトランジションを排除することにより、ＸＯＲゲートで使用される電力が少なくなる。
【００１２】
図１は、ＸＯＲゲート及びマルチプレクサの相互接続を示す線図である。ＸＯＲゲート１１０は２つの入力を有する。第１のロジック信号Ａｉｎが一方の入力に連結され、第２のロジック信号Ｂｉｎが他方の入力に連結される。ＸＯＲゲート１１０の出力がマルチプレクサ１２０に入力として提供されるように、ＸＯＲゲート１１０がマルチプレクサ１２０に連結される。第３のロジック信号Ｃｉｎが、マルチプレクサ１２０の第２の入力に連結される。マルチプレクサ１２０はまた、選択信号Ｓｅｌを受信するために連結された制御入力を有する。
【００１３】
Ａｉｎ、Ｂｉｎ、Ｃｉｎ、及びＳｅｌは全て二値信号である。即ち、これらの信号の夫々は、２つの値「０」、「１」の１つをとる。Ａｉｎ、Ｂｉｎは、二値出力信号ＸＯＲｏｕｔを生成するため、ＸＯＲゲート１１０によって処理される。マルチプレクサ１２０は、選択信号Ｓｅｌの状態に依存してこの信号（ＸＯＲｏｕｔ）またはＣｉｎを選択し、この選択された信号をマルチプレクサの出力に、信号ＭＵＸｏｕｔとして提供する。
【００１４】
入力信号Ａｉｎ及びＢｉｎに基づくＸＯＲゲート１１０による信号出力（ＸＯＲｏｕｔ）は、図２に示される真理値表によって規定される。
【００１５】
入力信号ＸＯＲｏｕｔ、Ｃｉｎ、及びＳｅｌに基づくマルチプレクサ１２０による信号出力（ＭＵＸｏｕｔ）は、図３に示される真理値表によって規定される。
【００１６】
図３で分かるように、マルチプレクサ１２０の出力（ＭＵＸｏｕｔ）は、選択された入力信号だけに依存する。非選択された信号（即ち、選択されない信号）は、出力（ＭＵＸｏｕｔ）に影響を及ぼさない。このように、Ｃｉｎが選択され且つＸＯＲｏｕｔが非選択される時、Ｃｉｎがマルチプレクサ１２０を通過し、ＭＵＸｏｕｔとしてマルチプレクサの出力に提供される。他方、ＸＯＲｏｕｔが選択され且つＣｉｎが非選択される時、ＸＯＲｏｕｔがマルチプレクサ１２０を通過し、ＭＵＸｏｕｔとしてマルチプレクサの出力に提供される。
【００１７】
図１に示されるように、ＸＯＲゲート１１０及びマルチプレクサ１２０が組み合わされると、これらは、入力Ａｉｎ、Ｂｉｎ、Ｃｉｎ、及びＳｅｌと、出力ＭＵＸｏｕｔとを有する単一の組合せロジック回路としてみなすことができる。この組合せロジック回路のための真理値表は図４に示される。この表は中間信号ＸＯＲｏｕｔの値を含む。
【００１８】
上述のように、ＸＯＲゲート１１０及びマルチプレクサ１２０などのロジックゲートは、それら自体が、トランジスタ、インバータなどの電子部品に基づく。例えば、図１で示されるＸＯＲ−マルチプレクサ組合せロジック回路の従来技術に係る構成例は図５に示される。
【００１９】
図５は、従来技術に係る、ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。この回路は、ＸＯＲゲート５１０を形成する一群の構成部分と、マルチプレクサ５２０を形成する一群の構成部分とを含む。ここで留意すべき点として、ＸＯＲゲート５１０が、信号Ａｉｎだけでなく信号Ｂ及びＢ＿ｂを利用する。この例において、信号Ｂは信号Ｂｉｎに等しく、信号Ｂ＿ｂはＢｉｎの逆値である。信号Ｂ＿ｂ及びＢは、回路構成５３０を使用し、夫々Ｂｉｎを１度及び２度反転させることによって生成される。回路構成５３０は、ＸＯＲゲート５１０の図を単純化するためにここで別に示される（構成部分間の電気相互接続の交差を最小化することによる）。
【００２０】
ＸＯＲゲート５１０は、インバータ５ｌｌ及び６個のトランジスタ５１２−５１７からなる。トランジスタのうちの３個（５１２、５１４、及び５１５）はＰＭＯＳトランジスタであリ、その他の３個（５１３、５１６、及び５１７）はＮＭＯＳトランジスタである。Ａｉｎはインバータ５ｌｌへの入力であり、その反転信号は、トランジスタ５１２及び５１３を介してＸＯＲゲート５１０の出力に連結される。トランジスタ５１２及び５１３の一方がターンオンされると、インバータ５１１の出力がＸＯＲゲート５１０の出力に事実上直接連結される。トランジスタ５１２及び５１３の両方がターンオフされると、インバータ５１１の出力がＸＯＲゲート５１０の出力から事実上分離される。トランジスタ５１２及び５１３は、夫々信号Ｂ及びＢ＿ｂによってターンオン及び／またはターンオフされる。
【００２１】
ここで留意すべき点として、トランジスタ５１２及び５１３が、図５の線図において、図を単純化するために背中合わせで配置される。従って、トランジスタ５１２及び５１３は、ＮＭＯＳトランジスタ５１３側のバーを有する正方形と、ＰＭＯＳトランジスタ５１２側の円を有するバーとして現れる。背中合わせのトランジスタを示すこの同じ方法が、同様に他の図において使用される。
【００２２】
インバータ５１１の出力がＸＯＲゲート５１０の出力から分離されると、ＸＯＲゲート５１０の出力は、トランジスタ５１４−５１７がターンオンされるかまたはターンオフされることにより制御され、これによってＸＯＲゲートの出力をＶｃｃ（二値数ｌ）かグランド（二値数０）のいずれかに連結する。トランジスタ５１４−５１７は、信号Ｂ、Ａｉｎ、Ａｉｎ、及びＢ＿ｂによって夫々ターンオン／オフされる。ここで留意すべき点として、ＰＭＯＳトランジスタは、夫々の信号が０の時にターンオンされ、夫々の信号が１の時にターンオフされる。逆に、ＮＭＯＳトランジスタは、夫々の信号が１の時にターンオンされ、夫々の信号が０の時にターンオフされる。
【００２３】
ＸＯＲゲート５１０は図２の真理値表を実行する。ＸＯＲゲート５１０は次のように動作する。Ａｉｎ及びＢｉｎが両方とも０である（また、Ｂは０及びＢ＿ｂは１である）時、トランジスタ５１２及びトランジスタ５１３の両方はターンオフされ、インバータ５１１の出力をＸＯＲゲート５１０の出力から分離する。Ａｉｎが０であるため、トランジスタ５１５及び５１６に１が付与され、トランジスタ５１５がターンオフされると共に、トランジスタ５１６がターンオンされる。また、トランジスタ５１４に０が付与されてこれがターンオンされ、トランジスタ５１７に１が付与されてこれもまたターンオンされる。従って、ＸＯＲゲート５１０の出力は、両方がターンオンされたトランジスタ５１６及び５１７を介してグランドに連結される。ＸＯＲゲート５１０の出力は、ターンオフされたトランジスタ５１５によってＶｃｃから分離される。このように、Ａｉｎ及びＢｉｎが０に等しいと、ＸＯＲゲート５１０の出力は０となる。
【００２４】
Ａｉｎが０に等しく且つＢｉｎが１に等しい時、トランジスタ５１２に０が付与される一方、トランジスタ５１３に１が付与され、これらのトランジスタの両方がターンオンされる。これにより、インバータ５１１の出力が、ＸＯＲゲート５１０の出力に事実上連結される。また、トランジスタ５１４及び５１５に１が付与されてこれらのトランジスタの両方がターンオフされる。また、トランジスタ５１６に１が付与されてこれがターンオンされる。また、トランジスタ５１７に０が付与されてこれがターンオフされる。トランジスタ５１４及び５１５の両方ともターンオフされるため、ＸＯＲゲート５１０の出力がＶｃｃから分離される。トランジスタ５１７がターンオフされるため、トランジスタ５１６がターンオンされていても、ＸＯＲゲート５１０の出力がグランドから分離される。このように、Ａｉｎが０に等しく且つＢｉｎが１に等しいと、ＸＯＲゲート５１０の出力は１となる。
【００２５】
Ａｉｎが１に等しく且つＢｉｎが０に等しい時、トランジスタ５１２に１が付与される一方、トランジスタ５１３に０が付与され、これらのトランジスタの両方がターンオフされる。これにより、インバータ５１１の出力が、ＸＯＲゲート５１０の出力から分離される。また、トランジスタ５１４及び５１５に０が付与されてこれらのトランジスタの両方がターンオンされる。従って、ＸＯＲゲート５１０の出力がＶｃｃに連結される。また、トランジスタ５１６に０が付与されてこれがターンオフされる。また、トランジスタ５１７に１が付与されてこれがターンオンされる。トランジスタ５１６がオフであるため、トランジスタ５１７がオンでも、ＸＯＲゲート５１０の出力はグランドから分離される。このように、Ａｉｎが１に等しく且つＢｉｎが０に等しいと、ＸＯＲゲート５１０の出力は１となる。
【００２６】
Ａｉｎが１に等しく且つＢｉｎが１に等しい時、トランジスタ５１２に０が付与される一方、トランジスタ５１３に１が付与され、これらのトランジスタの両方がターンオンされる。これにより、インバータ５１１の出力が、ＸＯＲゲート５１０の出力に事実上連結される。また、トランジスタ５１４に１が付与されてこれがターンオフされる。また、トランジスタ５１５に１が付与されてこれがターンオンされる。また、トランジスタ５１６に０が付与されてこれがターンオフされる。また、トランジスタ５１７に０が付与されてこれがターンオフされる。トランジスタ５１６及び５１７の両方ともターンオフされるため、ＸＯＲゲート５１０の出力がグランドから分離される。トランジスタ５１４がターンオフされるため、トランジスタ５１５がターンオンされていても、ＸＯＲゲート５１０の出力がＶｃｃからも分離される。このように、Ａｉｎが１に等しく且つＢｉｎが１に等しいと、ＸＯＲゲート５１０の出力は０となる。
【００２７】
マルチプレクサ５２０は図３の真理値表を実行する。マルチプレクサ５２０は次のように動作し、ここで、Ｓｅｌ＿ｂは、選択信号Ｓｅｌの逆値である。選択信号Ｓｅｌが０（且つＳｅｌ＿ｂは１）の時、ＮＡＮＤゲート５２１への２つの入力の一方が０であり、従って、他の入力に関係なく、ＮＡＮＤゲート５２１の出力が１となる。このため、ＸＯＲゲート５１０の出力が０または１のいずれであっても、ＮＡＮＤゲート５２１の出力は１となる。ＮＡＮＤゲート５２２への入力の１つが１であるので、ＮＡＮＤゲート５２２の出力はゲート（Ｃｉｎ）への他の入力に依存する。Ｃｉｎが１である場合、ＮＡＮＤゲート５２２の出力は０となる。Ｃｉｎが０である場合、ＮＡＮＤゲート５２２の出力は１となる。換言すれば、ＮＡＮＤゲート５２２は、Ｃｉｎの値を反転させる。Ｓｅｌが０に等しい時、ＮＡＮＤゲート５２１の出力が常に１となるので、Ｓｅｌが０である場合、ＮＡＮＤゲート５２３への対応する入力は常に１となる。従って、ＮＡＮＤゲート５２３の出力（即ち、マルチプレクサ５２０の出力）は、ＮＡＮＤゲート５２２の出力に依存する。ＮＡＮＤゲート５２２の出力が１である時、ＮＡＮＤゲート５２３の出力は０となる。ＮＡＮＤゲート５２２の出力が０である時、ＮＡＮＤゲート５２３の出力は１となる。従って、ＮＡＮＤゲート５２３は、ＮＡＮＤゲート５２２の出力を反転させる。最終的に、Ｓｅｌが０である時、マルチプレクサ５２０の出力（ＭＵＸｏｕｔ）はＣｉｎに等しい。
【００２８】
上述のように、ＸＯＲゲート５１０及びマルチプレクサ５２０を含む図５に示される全回路は、図４の真理値表を実行する。この図の表の最初の３個のカラムからみると、ＸＯＲゲート５１０は通常の態様で動作し、入力の１つだけが１であれば１であり且つその他は０となるように、出力信号（ＸＯＲｏｕｔ）を生成する。マルチプレクサ５２０もまた通常の態様で動作し、選択信号Ｓｅｌが１である場合にＸＯＲｏｕｔに等しく且つＳｅｌが０である場合にＣｉｎに等しくなるように、ＭＵＸｏｕｔ信号を生成する。
【００２９】
このように、ＸＯＲゲート５１０とマルチプレクサ５２０との組み合わせ動作において、Ｓｅｌが１である時（ＸＯＲｏｕｔが選択され且つＣｉｎが非選択されるため）、出力信号（ＭＵＸｏｕｔ）はＸＯＲｏｕｔだけに依存する。この場合、Ｃｉｎの値が何であるかは重要でない。従って、真理値表のＣｉｎの値は、Ｓｅｌが１である場合、「＊」として示される。逆に、Ｓｅｌが０である時、Ｃｉｎが選択され且つＸＯＲｏｕｔが非選択される。この場合、出力信号ＭＵＸｏｕｔはＣｉｎだけに依存し、ＸＯＲｏｕｔの値は無関係である。
【００３０】
上記の事項は重要な点であり、何故なら、Ｃｉｎが選択され且つＸＯＲｏｕｔが非選択される時、ＸＯＲゲート５１０は通常の動作を継続し、受信された入力信号（Ａｉｎ及びＢｉｎ）に対応する信号（ＸＯＲｏｕｔ）を生成すると共に、プロセスの電力を引き込む。特に、ＸＯＲゲート５１０は、ＸＯＲｏｕｔのトランジションがある時、ゲートによって引き込まれる電力にスパイクが存在するように構成される。換言すれば、ＸＯＲｏｕｔが０から１或いは１から０へ移行（トランジション）する時、電力スパイクが存在する。しかし、ＸＯＲｏｕｔの値は組み合わせ回路の出力とは無関係であるので、これらのトランジションは不必要である。ＸＯＲｏｕｔの非選択時に、ＸＯＲｏｕｔのトランジションを減少或いは排除することにより、ＸＯＲゲート５１０によって使用される電力量を減少させることができ、これにより、回路がより効率的なものとなる。
【００３１】
本発明の様々な実施形態は、非選択ゲートの通常動作を維持する或いは通常動作のために必要な電力を消費することを必要としないという事実を利用する。このように、ゲートの動作は、ゲートの出力の非選択時に信号トランジションの数を減少させるように改造される。ここで留意すべき点として、本願明細書において記載される特定の実施形態はＸＯＲゲートとマルチプレクサとの組み合わせに焦点をおいているが、他の実施形態では、ＸＯＲゲート以外のゲートが組み込まれる可能性がある。例えば、マルチプレクサに、ＡＮＤゲート、ＯＲゲート、または他のタイプのゲートを組み合わせることにより回路が構成される可能性がある。実施形態によっては、本願明細書において例示される単一のＸＯＲゲートの代りに、複合ゲートが使用される可能性がある。
【００３２】
図６は、本発明の一実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。この回路は、改造されたＸＯＲゲート６１０を形成する一群の構成部分と、改造されたマルチプレクサ６２０を形成する一群の構成部分と、入力信号Ｂｉｎから信号Ｂ及びＢ＿ｂを生成するために使用される一群の構成部分６３０と、を含む。図６に示される回路は、図５の回路と同一の入力及び出力を有すると共に、これらの入力及び出力の値が図４に示される値と同一である真理値表によって動作する。図６の回路のための真理値表は、図７に示される。図４及び図７の真理値表の間の唯一の差は、Ｓｅｌが１の値を有する時の中間信号（ＸＯＲｏｕｔ）の値である。
【００３３】
図６の回路において、入力信号Ｂｉｎは、単にＢ＿ｂを生成するように反転されると共に次にＢを生成するように再び反転されるのではなく、むしろ回路６３０によって処理される。回路６３０において、Ｂｉｎ及びＳｅｌは、ＮＡＮＤゲート６３１に対する入力であり、ＮＡＮＤゲート６３１の出力がＢ＿ｂとして使用される。次に、Ｂ＿ｂは、Ｂを生成するようにインバータ６３２によって反転される。次に、Ｂ＿ｂ及びＢは、改造ＸＯＲゲート６１０及び改造マルチプレクサ６２０によって形成される回路において使用される。
【００３４】
本実施形態において、改造ＸＯＲゲート６１０は、実際にはＸＮＯＲゲートである。従って、ゲート６１０は、代りに、ＸＮＯＲゲートまたは改造ＸＯＲゲートとして言及される可能性がある。ＸＮＯＲゲート６１０は、ＮＡＮＤゲート６１１及び６個のトランジスタ６１２−６１７からなる。これらのうちの３個のトランジスタ６１２、６１４、及び６１５はＰＭＯＳトランジスタであり、他の３個のトランジスタ６１３、６１６、及び６１７はＮＭＯＳトランジスタである。入力信号Ａｉｎ及びＳｅｌはＮＡＮＤゲート６１１に提供される。ＮＡＮＤゲート６１１の出力は、トランジスタ６１２及び６１３を介して改造ＸＯＲゲート６１０の出力に連結される。トランジスタ６１２、６１３の一方がオンにされる場合、ＮＡＮＤゲート６１１の出力が改造ＸＯＲゲート６１０の出力に事実上直接連結される。トランジスタ６１２及び６１３の両方ともターンオフされる場合、ＮＡＮＤゲート６１１の出力が改造ＸＯＲゲート６１０の出力から分離される。トランジスタ６１２及び６１３は信号Ｂ及びＢ＿ｂによって夫々ターンオンされる。
【００３５】
ＮＡＮＤゲート６１１の出力が改造ＸＯＲゲート６１０の出力から分離されると、改造ＸＯＲゲート６１０はトランジスタ６１４−６１７によって制御される。これらのトランジスタがターンオンまたはターンオフされるか、及びトランジスタのうちどちらがターンオンまたはターンオフされるかに依存して、改造ＸＯＲゲート６１０の出力はＶｃｃまたはグランドのいずれかに連結されることができる。トランジスタ６１４及び６１５の両方がターンオンされると、改造ＸＯＲゲート６１０の出力はＶｃｃに連結され、ゲートの出力は１となる。トランジスタ６１６及び６１７の両方がターンオンされると、改造ＸＯＲゲート６１０の出力はグランドに連結され、ゲートの出力は０となる。
【００３６】
改造ＸＯＲゲート６１０の出力は、マルチプレクサ６２０に対する入力となる。改造ＸＯＲゲート６１０の出力は、図５に記載のようにＮＡＮＤゲートに対する入力になるのではなく、ＮＡＮＤゲート６２２に対して直接入力される。ＮＡＮＤゲート６２２に対する他の入力は、ＮＡＮＤゲート６２１によって提供される。ＮＡＮＤゲート６２１に対する入力は、信号Ｃｉｎ及びＳｅｌ＿ｂを含む。ＮＡＮＤゲート６２２の出力は、マルチプレクサ６２０（ＭＵＸｏｕｔ）の出力となる。
【００３７】
上述のように、図６の回路は図７の真理値表を実行する。この回路は、次のように動作する。マルチプレクサの出力としてＸＯＲゲートを選択するため、選択信号Ｓｅｌは１に設定される（及びＳｅｌ＿ｂは０に設定される）。マルチプレクサ６２０に関し、ＮＡＮＤゲート６２１に対する入力はＳｅｌ＿ｂ（０）及びＣｉｎである。Ｃｉｎの値に関係なく、ＮＡＮＤゲート６２１の出力は１（入力Ｓｅｌ＿ｂが０であるので）となる。従って、ＮＡＮＤゲート６２２に対する対応の入力は１で、ＮＡＮＤゲート６２２の出力は改造ＸＯＲゲート６１０の出力に依存するようになる。より具体的には、ＮＡＮＤゲート６２２の出力は、改造ＸＯＲゲート６１０の出力の逆値となる。従って、ＸＯＲゲート及びマルチプレクサの組合せとして動作するためには、Ｓｅｌが１の時、改造ＸＯＲゲート６１０は、その出力において、通常のＸＯＲゲート出力の逆値（即ち、ＸＮＯＲゲートの出力）を提供しなければならない。
【００３８】
先ず、留意すべき点として、回路６３０に関し、Ｓｅｌが１である場合、ＢはＢｉｎに等しく且つＢ＿ｂはＢｉｎの逆値に等しい。従って、Ｂｉｎが１である場合、Ｂは１となり、Ｂ＿ｂは０となる。逆に、Ｂｉｎが０である場合、Ｂは０となり、Ｂ＿ｂは１となる。次に、改造ＸＯＲゲート６１０に関し、Ｓｅｌが１である場合、ＮＡＮＤゲート６１１の出力はＡｉｎの逆値となる。Ａｉｎ及びＢｉｎの両方が０であると仮定すると、トランジスタ６１２に０が付与されると共に、トランジスタ６１３に１が付与され、これらのトランジスタの両方がターンオンされる。従って、ＮＡＮＤゲート６１１の出力（１）が、改造ＸＯＲゲート６１０の出力に連結される。ここで留意すべき点として、トランジスタ６１４及び６１５に１が付与され、これらの両方がターンオフされ、改造ＸＯＲゲート６１０の出力がＶｃｃから分離される。また、トランジスタ６１６に１が付与されてこれがターンオンされる共に、トランジスタ６１７に０が付与されてこれがターンオフされる。従って、改造ＸＯＲゲート６１０の出力は、グランドからも分離される。その結果、Ａｉｎ及びＢｉｎが０に等しいと、改造ＸＯＲゲート６１０の出力は１となる。
【００３９】
Ａｉｎ及びＢｉｎの両方が１である（及びＳｅｌは１である）と仮定すると、ＮＡＮＤゲート６１１の出力は０となる。トランジスタ６１２に１が付与されると共に、トランジスタ６１３に０が付与され、これらのトランジスタの両方がターンオフされる。従って、改造ＸＯＲゲート６１０の出力が、ＮＡＮＤゲート６１１の出力から分離される。また、トランジスタ６１４及び６１５に０が付与され、これらのトランジスタの両方がターンオンされる。これにより、改造ＸＯＲゲート６１０の出力が、Ｖｃｃ（ロジック１）に連結される。また、トランジスタ６１６に０が付与されてこれがターンオフされる共に、トランジスタ６１７に１が付与されてこれがターンオンされる。トランジスタ６１６がターンオフされるため、改造ＸＯＲゲート６１０の出力がグランドから分離される。その結果、Ａｉｎ及びＢｉｎが１に等しいと、改造ＸＯＲゲート６１０の出力は１となる。
【００４０】
Ａｉｎが０で且つＢｉｎが１（及びＳｅｌは１である）である場合、ＮＡＮＤゲート６１１の出力は１となる。トランジスタ６１２に１が付与されると共に、トランジスタ６１３に０が付与され、これらのトランジスタの両方がターンオフされる。これにより、改造ＸＯＲゲート６１０の出力が、ＮＡＮＤゲート６１１の出力から分離される。また、トランジスタ６１４に０が付与されてこれがターンオンされると共に、トランジスタ６１５に１が付与されてこれがターンオフされる。トランジスタ６１５がターンオフされるため、改造ＸＯＲゲート６１０の出力が、Ｖｃｃから分離される。また、トランジスタ６１６及びトランジスタ６１７に１が付与され、これらのトランジスタの両方がターンオンされる。トランジスタ６１６及び６１７の両方がターンオンされるため、改造ＸＯＲゲート６１０の出力が、グランド（ロジック０）に連結される。その結果、Ａｉｎが０に等しく且つＢｉｎが１に等しいと、改造ＸＯＲゲート６１０の出力は０となる。
【００４１】
Ａｉｎが１で且つＢｉｎが０（及びＳｅｌは１である）である場合、ＮＡＮＤゲート６１１の出力は０となる。トランジスタ６１２に０が付与されると共に、トランジスタ６１３に１が付与され、これらのトランジスタの両方がターンオンされる。これにより、改造ＸＯＲゲート６１０の出力が、ＮＡＮＤゲート６１１の出力に連結される。また、トランジスタ６１４に１が付与されてこれがターンオフされると共に、トランジスタ６１５に０が付与されてこれがターンオンされる。トランジスタ６１４がターンオフされるため、改造ＸＯＲゲート６１０の出力が、Ｖｃｃから分離される。また、０がトランジスタ６１６及びトランジスタ６１７に付与され、これらのトランジスタの両方がターンオフされる。このため、改造ＸＯＲゲート６１０の出力が、グランドから分離される。その結果、Ａｉｎが１に等しく且つＢｉｎが０に等しいと、改造ＸＯＲゲート６１０の出力は０となる。
【００４２】
従って、Ｓｅｌが１であると共に改造ＸＯＲゲート６１０の出力が選択される時、マルチプレクサ６２０の出力がＸＯＲゲートの出力であることが明瞭である。上述のように、Ｓｅｌが０であると共に改造ＸＯＲゲート６１０の出力が非選択される時、改造ＸＯＲゲート６１０が同じ出力を提供するかどうかは重要でなく、それらはマルチプレクサ６２０によって無視される。従って、改造ＸＯＲゲート６１０は、出力値０及び１間のトランジションを排除し、これにより、これらのトランジションと関連する電力浪費を排除するように設計されている。より具体的には、改造ＸＯＲゲート６１０は、マルチプレクサ６２０の出力がＣｉｎに等しいことを保証するため、Ｓｅｌが０である時はいつでも、出力値１を提供するように設計されている。Ｓｅｌが０である場合の図６の回路の動作は以下に記載される。
【００４３】
先ず、マルチプレクサ６２０に関し、Ｓｅｌが０である場合、Ｃｉｎが選択されると共に、改造ＸＯＲゲート６１０の出力が非選択されなければならない。Ｓｅｌが０である時、Ｓｅｌ＿ｂは１であり、Ｃｉｎが選択される限りＮＡＮＤゲート６２１に対する対応の入力は１となる。ＮＡＮＤゲート６２１に入力されるＳｅｌ＿ｂが１であるので、ＮＡＮＤゲート６２１の出力は他の入力Ｃｉｎの逆値となる。改造ＸＯＲゲート６１０の出力が１である限り、ＮＡＮＤゲート６２２がＮＡＮＤゲート６２１の出力を反転するように機能し、Ｃｉｎがマルチプレクサ６２０の出力に提供される。従って、Ｓｅｌが０である（Ｃｉｎが選択されると共に改造ＸＯＲゲート６１０の出力が非選択される）時、改造ＸＯＲゲート６１０の出力は常に１となる。
【００４４】
回路６３０に関し、Ｓｅｌが０である時、ＮＡＮＤゲート６３１の出力は常に１となる。従って、Ｂｉｎの値に関係なく、Ｂ＿ｂが１となると共にＢが０となる。同様に、ＮＡＮＤゲート６１１に入力されるＳｅｌが０であるので、Ａｉｎの値に関係なく、ＮＡＮＤゲート６１１の出力は１となる。その結果、Ａｉｎ及びＢｉｎがいかなる値でも、改造ＸＯＲゲート６１０の動作は次の通りとなる。
【００４５】
即ち、トランジスタ６１２に０が付与されると共に、トランジスタ６１３に１が付与され、これらのトランジスタの両方がターンオンされる。従って、ＮＡＮＤゲート６１１の出力（ロジック１）が、改造ＸＯＲゲート６１０の出力に直接連結される。また、トランジスタ６１４及び６１５の両方に１が付与され、これらのトランジスタの両方がターンオフされ、改造ＸＯＲゲート６１０の出力がＶｃｃから分離される。また、トランジスタ６１６に１が付与されてこれがターンオンされると共に、トランジスタ６１７に０が付与されてこれがターンオフされる。トランジスタ６１７がターンオフされるため、改造ＸＯＲゲート６１０の出力がグランドから分離される。このように、Ｃｉｎは選択される（Ｓｅｌが０で、Ｓｅｌ＿ｂが１である）時、Ａｉｎ及びＢｉｎの値に関係なく、改造ＸＯＲゲート６１０の出力が１となる。
【００４６】
図６の実施形態は、従来の設計に勝る多くの利点を提供する。これらの利点の１つは、改造ＸＯＲゲート６１０の出力が非選択される時、トランジスタ６１２−６１７のゲートに付与される電圧が一定のままで、改造ＸＯＲゲート６１０の出力がＶｃｃ及びグランドから分離されるということである。従って、改造ＸＯＲゲート６１０のこの設計は、データトランジション及び回路によって使用される電力量における対応するスパイクを排除する。ここで留意すべき点として、別の実施形態では、データトランジションを完全に排除するのではなく、データトランジションの数を減少させる可能性がある。図６に示される設計によって提供される別の利点は、従来の設計において通常使用されるゲートの１つ（図５のＮＡＮＤゲート５２１）が排除されるということである。これにより、設計を単純化して、排除されたゲートに伴う電力需要を排除することができる。当業者によれば、更に別の利点も明らかとなるであろう。
【００４７】
ここで、留意すべき点として、ＸＯＲゲート及びマルチプレクサには様々な回路レベル設計があり、別の実施形態では、図６に示される回路の特定の設計から変化する可能性がある。ＸＯＲゲート及びマルチプレクサの組み合わせとして動作する、これらの別の実施形態のいくつかの例を以下に記載する。更に、上述のように、本発明の別の実施形態は、単純なＸＯＲ−マルチプレクサの組合せに限られない。例えば、ある別の実施形態は、上記のような単純な２入力マルチプレクサに代えて、ｎ入力マルチプレクサに連結されるＸＯＲゲートを含む可能性がある。また別の実施形態は、マルチプレクサに連結されるｎ入力ＸＯＲゲートを含む可能性がある。更に別の実施形態は、マルチプレクサに連結される全く異なるタイプのゲート或いはゲートの組み合わせを含む可能性がある。これらの実施形態の夫々において、ロジックゲートは、マルチプレクサによって選択される時に１つのモード（通常動作に対応する）で動作すると共に、非選択される時に異なるモードで動作するように設計される。上記実施形態において、第２のモードは、データトランジションに対応する電力浪費が回避されるように、データトランジションの数が減少或いは排除される、省電力として部分的に特徴付けることが可能である。
【００４８】
上述のように、ロジックゲートの回路レベル設計（例えば、ＸＯＲゲート）は、同一の機能を実行する一方で、異なる実施形態に変化する可能性がある。異なる回路レベル設計は、異なる利点を提供する可能性がある。この点は、本発明の異なる実施形態だけでなく、従来の設計においても同様である。例えば、図８には、ＸＯＲゲートとマルチプレクサとの組合せに関する別の従来の設計が示される。図８の従来の回路は、図５の従来の回路と同じロジック機能を実行するが、異なる構成を有する。
【００４９】
ここで留意すべき点として、図６に示される本発明の実施形態は、図５の従来の回路と類似する数の回路素子を使用する。従って、図６に示される実施形態は、ある意味で、図５の従来の設計に基づくとみなすことが可能である。同様に、図９に示される本発明の実施形態は、ある意味で、図８の従来の設計に基づくとみなすことが可能である。
【００５０】
図１０は、本発明の更に別の実施形態に係る回路を示す線図である。図１０の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。図１０はまた、同図中の回路に対応する真理値表を含む。
【００５１】
図１１は、本発明の更に別の実施形態に係る回路を示す線図である。図１１の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。図１１はまた、同図中の回路に対応する真理値表を含む。
【００５２】
図１２は、本発明の更に別の実施形態に係る回路を示す線図である。図１２の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。図１２はまた、同図中の回路に対応する真理値表を含む。
【００５３】
図１３は、本発明の更に別の実施形態に係る回路を示す線図である。図１３の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。図１３はまた、同図中の回路に対応する真理値表を含む。
【００５４】
図１４は、本発明の更に別の実施形態に係る回路を示す線図である。図１４の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。図１４はまた、同図中の回路に対応する真理値表を含む。
【００５５】
図１５は、本発明の更に別の実施形態に係る回路を示す線図である。図１５の回路は、マルチプレクサに連結される改造ＸＯＲゲートを含む。この実施形態におけるマルチプレクサは４ウエイマルチプレクサを含む。図１５はまた、同図中の回路に対応する真理値表を含む。
【００５６】
当業者であれば、情報及び信号は、様々な異なる技術及び手法のいずれかを使用することにより、表現可能であることが理解できるであろう。例えば、上記の記載において言及されるデータ、指示、コマンド、情報、信号、ビット、記号、及びチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学粒子、またはそれらの組合せによって表現可能である。これらの情報及び信号は、開示のシステムの構成部分の間で、導線、金属的なトレース、ビア、光ファイバ、などを含む、任意の適切な伝達媒体を使用して伝達可能である。
【００５７】
本願明細書に記載される実施形態は、コンピュータマイクロプロセッサで実行されることが予想される。しかし、ここに開示される実施形態と関連して記載される様々な例示のロジックブロック、モジュール、及び回路は、ここに記載される機能を実行するように、様々な態様で実施可能となる。例えば、幾つかの実施形態は、以下のような対象と共に実施可能で、それらは、特定用途向けＩＣ（ＡＳＩＣ）、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）または他のロジックデバイス、ディスクリートゲートまたはトランジスターロジック、ディスクリートハードウェア構成部分、またはそれらの組合せである。
【００５８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００６０】
なお、発明の開示に記載の本発明の第１の視点に係るシステム及び第２の視点に係る方法は、下記のように構成することができる。
【００６１】
（１）第１の視点に係るシステムにおいて、前記第２のモードは省電力モードを具備する。
【００６２】
（２）第１の視点に係るシステムにおいて、前記第１のロジック回路が前記第２のモードで動作する時、前記ロジック回路出力信号は、前記第１のロジック回路が前記第１のモードで動作する時よりも少ないデータトランジションを含む。
【００６３】
（３）上記（２）のシステムにおいて、前記第１のロジック回路が前記第２のモードで動作する時、前記ロジック回路出力信号はデータトランジションを含まない。
【００６４】
（４）第１の視点に係るシステムにおいて、前記第１のロジック回路は、第１の真理値表に従って前記第１のモードで動作すると共に、第２の真理値表に従って前記第２のモードで動作し、前記第１の真理値表は前記第２の真理値表と異なる。
【００６５】
（５）第１の視点に係るシステムにおいて、前記第１のロジック回路は、前記第１のモードにおいてＸＯＲゲートとして機能する。
【００６６】
（６）第１の視点に係るシステムにおいて、前記第１のロジック回路は、前記第１のモードにおいてＸＮＯＲゲートとして機能する。
【００６７】
（７）上記（６）のシステムにおいて、前記マルチプレクサは、前記第１のロジック回路が選択される時、前記ロジック回路出力信号を反転するように構成される。
【００６８】
（８）第１の視点に係るシステムにおいて、前記マルチプレクサは、２つだけのマルチプレクサ入力信号を受信するように構成される。
【００６９】
（９）第１の視点に係るシステムにおいて、前記マルチプレクサは、３つ以上のマルチプレクサ入力信号を受信するように構成される。
【００７０】
（１０）第２の視点に係る方法において、前記第２のモードは省電力モードを具備する。
【００７１】
（１１）第２の視点に係る方法において、前記第１のロジック回路が前記第２のモードで動作する時、前記第１のモードで動作する時よりもデータトランジションを少なくする工程を更に具備する。
【００７２】
（１２）上記（１１）の方法において、前記第１のロジック回路が前記第２のモードで動作する時、データトランジションを排除する工程を更に具備する。
【００７３】
（１３）第２の視点に係る方法において、前記第１のロジック回路を、第１の真理値表に従って前記第１のモードで動作させると共に、第２の真理値表に従って前記第２のモードで動作させ、前記第１の真理値表は前記第２の真理値表と異なる。
【００７４】
（１４）第２の視点に係る方法において、前記第１のロジック回路を、前記第１のモードにおいてＸＯＲゲートとして動作させる。
【００７５】
（１５）第２の視点に係る方法において、前記第１のロジック回路を、前記第１のモードにおいてＸＮＯＲゲートとして動作させる。
【００７６】
（１６）上記（１５）の方法において、前記第１のロジック回路が選択される時、前記ロジック回路出力信号を反転させる。
【００７７】
（１７）第２の視点に係る方法において、前記マルチプレクサを、２つだけのマルチプレクサ入力信号から選択するように制御する。
【００７８】
（１８）第２の視点に係る方法において、前記マルチプレクサを、３つ以上のマルチプレクサ入力信号から選択するように制御する。
【図面の簡単な説明】
【００７９】
【図１】ＸＯＲゲート及びマルチプレクサの相互接続を示す線図である。
【図２】可能性のある入力対（Ａｉｎ、Ｂｉｎ）の夫々に対応するＸＯＲゲートの出力（ＸＯＲｏｕｔ）を示す真理値表である。
【図３】入力（ＸＯＲｏｕｔ、Ｃｉｎ、Ｓｅｌ）の可能性のある各組に対応するマルチプレクサの出力（ＭＵＸｏｕｔ）を示す真理値表である。
【図４】入力（Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｓｅｌ）の各組に対応する、ＸＯＲゲート及びマルチプレクサの組み合わせの出力（ＭＵＸｏｕｔ）及び中間信号（ＸＯＲｏｕｔ）を示す真理値表である。
【図５】従来技術に係る、ＸＯＲ−マルチプレクサ組合せロジック回路のある設計における電気的構成部分を示す線図である。
【図６】本発明の一実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図７】入力（Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｓｅｌ）の各組に対応する、改造ＸＯＲゲート及び改造マルチプレクサの組み合わせの出力（ＭＵＸｏｕｔ）及び中間信号（ＸＮＯＲｏｕｔ）を示す真理値表である。
【図８】従来技術に係る、ＸＯＲ−マルチプレクサ組合せロジック回路の別の設計における電気的構成部分を示す線図である。
【図９】本発明の別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１０】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１１】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１２】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１３】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１４】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【図１５】本発明の更に別の実施形態に係る、改造ＸＯＲ−マルチプレクサ組合せロジック回路の電気的構成部分を示す線図である。
【符号の説明】
【００８０】
６１０…改造ＸＯＲゲートを形成する部分、６１１…ＮＡＮＤゲート、６１２、６１４、６１５…ＰＭＯＳトランジスタ、６１３、６１６、６１７…ＮＭＯＳトランジスタ、６２０…改造マルチプレクサを形成する部分、６２１、６２２…ＮＡＮＤゲート、６３０…信号Ｂ及びＢ＿ｂを生成するための部分、６３１…ＮＡＮＤゲート、６３２…インバータ。
【図１】
2005210732.tif 000003
【図２】
2005210732.tif 000004
【図３】
2005210732.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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