(57)【要約】【課題】半導体装置の製造過程において分離部に囲まれた活性領域に生ずる応力を低減することのできる技術を提供する。【解決手段】半導体基板１の素子分離領域に素子分離溝を形成した後、半導体基板１に熱酸化処理を施して素子分離溝の内壁面にライナー酸化膜を形成し、続いて素子分離溝の内部に酸化シリコン膜を埋め込むことにより分離部ＳＧＩを形成する。その後、半導体基板１に熱酸化処理を施して酸化膜（保護膜、ゲート絶縁膜６等）を形成し、さらに半導体基板１に不純物をイオン注入するが、この不純物をイオン注入する前に、それまで半導体基板１に施された熱酸化処理の温度よりも高い温度、例えば１０００℃以上で半導体基板１に熱処理を施して、分離部ＳＧＩに囲まれた活性領域における応力を低減する。【選択図】図４
2005079414.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の素子分離領域に絶縁膜からなる分離部を形成する工程と、
（ｂ）前記半導体基板に熱酸化処理を施す工程と、
（ｃ）前記熱酸化処理の温度よりも高い温度で前記半導体基板に熱処理を施す工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の素子分離領域に絶縁膜からなる分離部を形成する工程と、
（ｂ）前記半導体基板に熱酸化処理を施す工程と、
（ｃ）前記熱酸化処理の温度よりも高い温度で前記半導体基板に熱処理を施して、前記分離部に囲まれた活性領域における応力を低減する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の素子分離領域に絶縁膜からなる分離部を形成する工程と、
（ｂ）前記半導体基板に熱酸化処理を施す工程と、
（ｃ）前記半導体基板に１０００℃以上の温度で熱処理を施す工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の素子分離領域に溝を形成する工程と、
（ｂ）前記半導体基板に第１熱酸化処理を施して、前記溝の内壁面に第１絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜を研磨して、前記溝の内部に前記第２絶縁膜を埋め込む工程と、
（ｄ）前記半導体基板に熱処理を施して、前記第２絶縁膜をデンシファイする工程と、
（ｅ）前記半導体基板に第２熱酸化処理を施して、前記半導体基板の表面に第３絶縁膜を形成する工程と、
（ｆ）前記第１および第２熱酸化処理の温度よりも高い温度で前記半導体基板に熱処理を施して、前記素子分離領域に囲まれた活性領域における応力を低減する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板の素子分離領域に溝を形成する工程と、
（ｂ）前記半導体基板に第１熱酸化処理を施して、前記溝の内壁面に第１絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜を研磨して、前記溝の内部に前記第２絶縁膜を埋め込む工程と、
（ｄ）前記半導体基板に第２熱酸化処理を施して、前記半導体基板の表面に第３絶縁膜を形成する工程と、
（ｅ）前記第１および第２熱酸化処理の温度よりも高い温度で前記半導体基板に熱処理を施して、前記素子分離領域に囲まれた活性領域における応力を低減すると同時に、前記第２絶縁膜をデンシファイする工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、隣接する半導体素子を互いに電気的に分離する溝形素子分離部を形成する工程を有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の微細化にともない、素子分離技術はＬＯＣＯＳ（Local Oxidation of Silicon）素子分離技術から、基板に溝を設け、これに絶縁膜を埋め込む溝形素子分離技術へと主流が移り変わっている。しかし溝形素子分離技術においては、分離部を形成した後の熱酸化工程で溝の内壁に形成される酸化膜の体積膨張により、分離部に囲まれた活性領域に圧縮応力が生じ、その応力が起因となって素子特性が変動するという問題がある。例えば電荷保持が不可欠であるメモリ素子または暗電流に敏感なセンサなどにおいては、圧縮応力によりｐｎ接合での接合リーク電流が増加して、素子不良が発生しやすくなる。また同一基板上に多様な素子配列によって互いに寸法の異なる溝が形成される場合は、それに相応して活性領域に発生する圧縮応力が変化するため、ｐｎ接合での接合リーク電流が素子毎に異なり、素子特性がばらつくという問題も生ずる。
【０００３】
現在、圧縮応力を低減することのできる溝形素子分離技術が各社において検討されている。例えばシリコン基板にトレンチを形成し、トレンチが完全に埋め込まれないようにトレンチ内に高密度プラズマ酸化膜を成膜し、その後、高密度プラズマ酸化膜に対して熱処理を行い、高密度プラズマ酸化膜の成膜と熱処理とを複数回繰り返して、トレンチ内に完全に高密度プラズマ酸化膜を埋め込むことにより素子分離領域を形成する技術が開示されている（特許文献１参照）。
【０００４】
またフォトレジストパターンをマスクにして、シリコン窒化膜、シリコン酸化膜、多結晶シリコン膜、熱酸化膜、シリコン基板をＲＩＥ法にて順次エッチングすることによりトレンチを形成するとともに、多結晶シリコンゲート電極、ゲート酸化膜を形成した後、トレンチの表面を滑らかにするとともに、トレンチの底部を丸くし、続いてトレンチ内に素子分離絶縁膜を埋め込み形成する技術が開示されている（特許文献２参照）。
【特許文献１】特開２００１−３１９９６８号公報
【特許文献２】特開平１１−３４５８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、本発明者らが検討したところ、より過大な圧縮応力は基板に結晶歪みを誘起し、転位や格子欠陥といった致命的な弊害を招くことが明らかとなった。転位や格子欠陥は、高濃度不純物をイオン注入した後の熱処理において発生し、例えば欠陥を介した湧き出し電流の増加を引き起こし、ｐｎ接合でのリーク電流の増大を招いてしまう。このリーク電流は低電力素子やメモリ素子においてスタンバイ電流の増加、リテンション不良またはリフレッシュ不良等の原因となる。また著しい格子欠陥は電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：以下、単にＭＩＳと記す）のゲート絶縁膜中に欠陥やウイークスポットを誘起するため、ゲート耐圧不良、ゲートリーク不良等の不良要因ともなる。
【０００６】
特に、分離部を形成した後に多くの熱酸化工程を必要とするフラッシュメモリ（ＥＥＰＲＯＭ：Electric Erasable Programmable Read Only Memory）プロセスでは、発生する転位や格子欠陥の密度が高くなるため、ｐｎ接合でのリーク電流の増加を原因とする重大な不良が生じやすくなる。
【０００７】
上記特許文献１に記載された素子分離技術では、形成直後の応力は低減されるが、後続の熱酸化工程、例えばゲート酸化またはライト酸化などによってトレンチの内壁が酸化されて、体積膨張による応力の蓄積が生じる。このため熱酸化工程の多いフラッシュメモリ製品には、この技術を適用することは難しい。
【０００８】
また上記特許文献２に記載された素子分離技術では、ゲート酸化膜を形成した後に、トレンチ内に素子分離絶縁膜を埋め込むことにより、酸化処理による応力の増加を回避している。しかし、フラッシュメモリ製品では、分離部を横切るゲート電極の形成が必要であり、新たに多結晶シリコンゲート電極を積層するプロセスが追加されるため、熱酸化工程の増加による転位や格子欠陥の発生を回避することができない。
【０００９】
本発明の目的は、半導体装置の製造過程において分離部に囲まれた活性領域に生ずる応力を低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置の製造方法は、分離部に囲まれた半導体基板の活性領域に不純物をイオン注入する前に、それまで半導体基板に施された熱酸化処理の温度よりも高い温度、例えば１０００℃以上の温度で半導体基板に熱処理を施すものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
分離部に囲まれた半導体基板の活性領域に不純物をイオン注入する前に、それまで半導体基板に施された熱酸化処理の温度よりも高い温度で半導体基板に熱処理を施すことにより、素子分離溝を埋め込む酸化膜等に粘性が生じて応力を緩和する方向に流動が起こることから、活性領域における応力を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本発明の一実施の形態におけるフラッシュメモリの製造方法の一例を図１〜図１５を用いて工程順に説明する。図１〜図３はメモリアレイの素子分離部を拡大して示す半導体基板の断面図、図４および図８〜図１５はメモリアレイおよび周辺回路を示す半導体基板の断面図である。またここで示すメモリアレイは、ワード線上をその延在方向に沿って切断した半導体基板の断面図であり、周辺回路のｎＭＩＳおよびｐＭＩＳは、それぞれ駆動電圧が、例えば１.８〜３.３Ｖ程度の相対的に低電圧系の周辺回路用のｎチャネル型ＭＩＳおよびｐチャネル型ＭＩＳである。
【００１７】
まず、図１（ａ）に示すように、例えば単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体基板の薄板）１を用意する。続いてこの半導体基板１を熱酸化してその表面に厚さ０.０１μｍ程度の薄い酸化シリコン膜２を形成し、さらにその上層にＣＶＤ（Chemical Vapor Deposition）法で厚さ０.１μｍ程度の窒化シリコン膜３を堆積する。続いてレジストパターンをマスクとしたドライエッチングにより、素子分離領域の窒化シリコン膜３および酸化シリコン膜２を除去する。
【００１８】
次に、図１（ｂ）に示すように、窒化シリコン膜３をマスクとしたドライエッチングにより、素子分離領域の半導体基板１に深さ０.３５μｍ程度の素子分離溝４ａを形成する。なお上記レジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および半導体基板１を順次ドライエッチングすることにより、半導体基板１に素子分離溝４ａを形成してもよい。
【００１９】
次に、図２（ａ）に示すように、半導体基板１を熱酸化して素子分離溝４ａの内壁に、シリコン表面を電気的に安定化させる機能を有するライナー酸化膜（第１絶縁膜）５を形成する。次いで図２（ｂ）に示すように、半導体基板１の主面上にＣＶＤ法で酸化シリコン膜（第２絶縁膜）４ｂを堆積した後、半導体基板１を約１０００℃で熱処理することにより、酸化シリコン膜４ｂをデンシファイ（焼き締め）する。これにより、酸化シリコン膜４ｂ中の余分な水分や不純物が除去されて、酸化シリコン膜４ｂの緻密化を図ることができる。続いて酸化シリコン膜４ｂをＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝４ａの内部に酸化シリコン膜４ｂを残す。この時、窒化シリコン膜３は研磨時のストッパとしての役割を担う。
【００２０】
次に、図３（ａ）に示すように、熱リン酸を用いて窒化シリコン膜３を除去することにより、分離部ＳＧＩが形成される。次いで図３（ｂ）に示すように、フッ酸系の水溶液を用いて活性領域上の酸化シリコン膜２を除去する。この時、酸化シリコン膜４ｂの一部も同時に除去される。その後、酸化シリコン膜４ｂの表面を研磨して半導体基板１の主面上を平坦にする。
【００２１】
次に、図４に示すように、半導体基板１を熱酸化して、半導体基板１の表面に保護膜（図示せず）を形成する。続いて半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷｍ、ｎウェルＮＷｐ、ｐウェルＰＷｐを形成する。続いて上記保護膜を除去した後、半導体基板１に対して熱酸化処理を施すことにより、半導体基板１の表面に、例えば厚さ９ｎｍ程度のゲート絶縁膜（第３絶縁膜）６を形成する。メモリアレイに形成されたゲート絶縁膜６は、トンネル絶縁膜として機能する。
【００２２】
ここでは、複数の熱酸化処理が半導体基板１に施されるが、同時に素子分離溝４ａの内壁のシリコンも酸化されるため、ライナー酸化膜５が厚膜化してその体積が膨張する。素子分離溝４ａの内部は酸化シリコン膜４ｂで満たされているため、ライナー酸化膜５の体積膨張によって活性領域に圧縮応力が発生する。この圧縮応力は酸化プロセスの履歴に依存しており、酸化プロセスで成膜される酸化膜のトータル膜厚が厚いほど圧縮応力は大きくなる。
【００２３】
図５に、熱酸化工程を経ることにより分離部ＳＧＩからの応力がどのように変化するかを調べた結果を示す。熱酸化条件（酸化温度、酸化膜の厚さ）は、（１）８００℃、１１ｎｍ、（２）８５０℃、２０ｎｍ、（３）８００℃、８ｎｍ、（４）８００℃、８ｎｍである。このように、熱酸化工程を経ることによって分離部ＳＧＩに累積される応力は増加し、酸化膜のトータル膜厚が厚くなると応力も大きくなることがわかる。
【００２４】
次に、半導体基板１に、それまで半導体基板１に施された熱酸化処理の温度よりも高い温度、例えば１０００℃以上で熱処理を施す。この熱処理により酸化膜（酸化シリコン膜４ｂ、ライナー酸化膜５等の酸化膜）に粘性が生じ、ミクロ的に見た隣接する分子から受ける圧力の方向に向かって、各々の酸化膜分子が流動する。この酸化膜分子の移動によって分子密度が均一化され、その結果分離部ＳＧＩからの圧縮応力を緩和することができる。
【００２５】
図６は、前記図５に示した４回の熱酸化工程の後に、１０００℃の熱処理を行った際の半導体基板中の最大応力と熱処理時間との関係を示すグラフ図である。１分以下の短時間（８℃／分の昇温）で分離部ＳＧＩからの応力は約半分となり、その後、徐徐に低下する様子がみられる。
【００２６】
図７は、前記図５に示した４回の熱酸化工程の後に、熱処理を行った際の半導体基板中の最大応力と熱処理温度との関係を示すグラフ図である。熱処理時間は５分とした。９５０℃程度の熱処理では、ほとんど応力は変化しないが、１０００℃以上の熱処理により応力は小さくなり、１０５０℃の熱処理では応力がほぼ０になることがわかる。
【００２７】
次に、図８に示すように、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる下層導体膜７ａおよび窒化シリコン等からなる絶縁膜８を下層から順にＣＶＤ法によって堆積した後、その絶縁膜８および下層導体膜７ａをレジストパターンをマスクとしたドライエッチングにより、メモリアレイに浮遊ゲート電極を構成する下層導体膜７ａをパターニングする。この際、周辺回路領域は、全体的に下層導体膜７ａおよび絶縁膜８によって覆われている。
【００２８】
続いて半導体基板１に、メモリセルのソース・ドレイン用の不純物（例えばヒ素）をイオン注入法によって導入することにより、一対のｎ型半導体領域９Ｓ，９Ｄを形成する。その後、不純物イオンを電気的に活性化するために半導体基板１に熱処理を施す。この熱処理により、上記不純物のイオン注入により不規則に乱れた半導体基板１の結晶性を回復させることができる。この時、分離部ＳＧＩからの圧縮応力が大きいと再結晶の際に結晶面がすべり、結晶化の不整合が発生して格子欠陥や転位が誘起される。しかし、本実施の形態では、熱酸化処理が終了した後に行われた、例えば１０００℃以上の熱処理により分離部ＳＧＩからの圧縮応力が緩和されているので、再結晶の際に結晶化の不整合の発生を抑制し、格子欠陥や転位を防止することができる。
【００２９】
次に、図９に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１０をＣＶＤ法によって堆積して、半導体基板１の主面上の窪み内を完全に埋め込む。続いて絶縁膜１０が半導体基板１の主面上の窪み内に残されるように、その絶縁膜１０をＣＭＰ法により研磨し、さらにドライエッチング法によってエッチングすることにより、半導体基板１の主面上を平坦にする。またこの上に堆積する後述の浮遊ゲート電極用の上層導体膜がメモリセルのソース・ドレイン用のｎ型半導体領域９Ｓ，９Ｄに接触しないようにする。この際、絶縁膜８も除去されるが、下層を保護するように機能する。
【００３０】
次に、図１０に示すように、半導体基板１の主面上に、例えば厚さ４０ｎｍ程度の低抵抗な多結晶シリコンからなる上層導体膜７ｂを堆積した後、レジストパターンをマスクとしたドライエッチングにより、下層導体膜７ａおよび上層導体膜７ｂからなる浮遊ゲート電極を形成する。なお、この際、周辺回路領域等は全体的に上層導体膜７ｂによって覆われている。
【００３１】
次に、半導体基板１上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１５ｎｍ程度の層間膜１１を形成する。その後、レジストパターンをマスクとしたドライエッチングにより層間膜１１にコンタクトホールＳＣを形成する。なお、周辺回路領域にコンタクトホールＳＣが示されていないが、図１０の断面に示されない他の位置において、それらのＭＩＳのゲート電極形成領域上に上層導体膜７ｂの一部が露出するコンタクトホールＳＣが形成されている。
【００３２】
次に、図１１に示すように、半導体基板１上に、例えば低抵抗な多結晶シリコンからなる下層導体膜１２ａ、タングステンシリサイド等からなる上層導体膜１２ｂおよび酸化シリコン等からなるキャップ絶縁膜１３を下層から順にＣＶＤ法によって堆積した後、レジストパターンをマスクとしたドライエッチング法によって除去することにより、メモリアレイにおいては制御ゲート電極（ワード線Ｗ）を形成し、それ以外の周辺回路領域等においては各ＭＩＳのゲート電極の一部を形成する。このエッチング処理に際しては、層間膜１１をエッチングストッパとして機能させている。
【００３３】
次に、キャップ絶縁膜１３、導体膜１２をエッチングマスクとして、その下層の層間膜１１、上層導体膜７ｂおよび下層導体膜７ａをドライエッチング法によってエッチング除去する。これにより、導体膜７は導体膜１２と自己整合的にパターニングされ、ワード線方向で同一形状をもつことになる。
【００３４】
これにより、メモリアレイにおいては、メモリセルＭＣの制御ゲート電極および浮遊ゲート電極を完成させる。すなわち、浮遊ゲート電極用の導体膜７上に層間膜１１を介して制御ゲート電極用の導体膜１２を積み重ねる２層ゲート電極構造を完成させる。メモリセルＭＣの浮遊ゲート電極と制御ゲート電極とは完全に絶縁されている。
【００３５】
また、周辺回路領域においては、各ＭＩＳのゲート電極１４ｎ，１４ｐを完成させる。各ゲート電極１４ｎ，１４ｐにおいては、導体膜７と導体膜１２とがコンタクトホールＳＣを通じて電気的に接続されている。
【００３６】
次に、図１２に示すように、それぞれのＭＩＳの相対的に不純物濃度の低い半導体領域１５ｎａ，１５ｐａをそれぞれ別々に形成する。半導体領域１５ｎａには、例えばヒ素が導入され、半導体領域１５ｐａには、例えばホウ素が導入されている。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、ゲート電極１４ｎ，１４ｐの側面に絶縁膜１６ａを形成する。なお、互いに隣接するワード線Ｗ間は、この絶縁膜１６ａによって埋め込まれる。
【００３７】
次に、それぞれのＭＩＳの相対的に不純物濃度の高い半導体領域１５ｎｂ，１５ｐｂをそれぞれ別々に形成する。半導体領域１５ｎｂには、例えばヒ素が導入され、半導体領域１５ｐｂには、例えばホウ素が導入されている。これにより、ｎＭＩＳＱＬｎのソース・ドレイン用の一対のｎ型半導体領域１５ｎおよびｐＭＩＳＱＬｐのソース・ドレイン用の一対のｐ型半導体領域１５ｐをそれぞれ形成する。
【００３８】
次に、図１３に示すように、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１６ｂをＣＶＤ法によって堆積した後、その絶縁膜１６ｂに、半導体基板１の一部（各ＭＩＳのソース・ドレイン領域）、ワード線Ｗの一部および所定のＭＩＳのゲート電極の一部が露出するようなコンタクトホールＣＯＮ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１を形成する。第１層配線Ｌ１は、コンタクトホールＣＯＮ１を通じて各ＭＩＳのソース・ドレイン用の一対の半導体領域１５ｎ，１５ｐ、ゲート電極１４ｎ，１４ｐおよびワード線Ｗと適宜電気的に接続されている。
【００３９】
次に、図１４に示すように、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１６ｃをＣＶＤ法によって堆積した後、その絶縁膜１６ｃに第１層配線Ｌ１の一部が露出するようなスルーホールＴＨ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法やＣＶＤ法によって堆積した後、これをスルーホールＴＨ１内のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴＨ１内にプラグ１７を形成する。その後、半導体基板１上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２（メインビット線を含む）を形成する。第２層配線Ｌ２はプラグ１７を通じて第１層配線Ｌ１と電気的に接続されている。
【００４０】
次に、図１５に示すように、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１６ｄをＣＶＤ法によって堆積した後、その絶縁膜１６ｄに第２層配線Ｌ２の一部が露出するようなスルーホールＴＨ２を上記スルーホールＴＨ１と同様に穿孔する。続いて、上記プラグ１７と同様にして、そのスルーホールＴＨ２内にタングステン等からなるプラグ１８を形成した後、半導体基板１上に、第２層配線Ｌ２と同様に、例えば窒化チタン、アルミニウムおよび窒化チタンの積層膜からなる第３層配線Ｌ３を形成する。第３層配線Ｌ３はプラグ１８を通じて第２層配線Ｌ２と電気的に接続されている。その後、半導体基板１上に、表面保護膜を形成した後、その一部に第３層配線Ｌ３の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００４１】
なお、本実施の形態では、前記図２（ｂ）で説明したように、素子分離溝４ａに埋め込まれた酸化シリコン膜４ｂをデンシファイしたが、このデンシファイを省略してもよい。すなわち、不純物をイオン注入する前に行われる応力緩和の熱処理によって、前述の酸化膜の粘性流動による分離部ＳＧＩの圧縮応力を低減すると同時に、酸化シリコン膜４ｂをデンシファイすることができる。デンシファイを省略した製造工程でも、熱酸化工程を来歴することによってライナー酸化膜５の膨張が起こり、分離部ＳＧＩの応力は蓄積されていくが、酸化膜の粘性流動と酸化シリコン膜４ｂのデンシファイとを同時に行うことで、酸化シリコン膜４ｂの収縮により分離部ＳＧＩからの圧縮応力を相殺することも期待できる。また熱酸化処理においても酸化シリコン膜４ｂはデンシファイされるが、膜収縮を生じやすくするため、その熱酸化処理の温度よりも高い温度で応力緩和の熱処理を行うことが望ましい。
【００４２】
また、本実施の形態では、フラッシュメモリの製造方法に適用した場合について説明したが、これに限定されるものではなく、例えばリーク電流抑制が不可欠であるメモリ製品またはＣＭＯＳ（Complementary Metal Oxide Semiconductor Field Effect Transistor）センサ製品に適用することができる。
【００４３】
このように、本実施の形態によれば、半導体基板１に不純物をイオン注入する前、すなわちイオン注入により半導体基板１の結晶性が乱される前に、それまで半導体基板１に施された熱酸化処理の温度よりも高い温度、例えば１０００℃以上の熱処理を行うことにより、分離部ＳＧＩを埋め込む酸化シリコン膜４ｂ、ライナー酸化膜５等の酸化膜に粘性が生じ、応力を緩和する方向に流動が起こる。これにより活性領域における分離部ＳＧＩからの応力を低減することができる。さらに、低電力素子におけるスタンバイ電流不良、メモリデバイスにおけるリテンション不良、リフレッシュ不良等の不良低減に寄与することができる。
【００４４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
例えば、本実施の形態では、溝形素子分離技術に適用した場合について説明したが、ＬＯＣＯＳ素子分離技術にも適用することができる。ＬＯＣＯＳでは微細な配列を有する素子ほどバーズビーク長は短くなり、その形状は溝形素子分離に類似してくる。このため、ＬＯＣＯＳを形成した後の熱酸化工程において活性領域への圧縮応力は増加し、活性領域の端部の曲率半径は小さくなって急峻な落ち込みが生じ、熱酸化処理における半導体基板の主面に平行な横方向の圧縮応力の発生が増加する。しかしソース・ドレインの高濃度不純物をイオン注入する前に、例えば１０００℃以上の温度で相対的に高温の応力緩和の熱処理を行うことにより、活性領域におけるＬＯＣＯＳ起因の応力を低減することができる。
【産業上の利用可能性】
【００４６】
本発明の半導体装置の製造方法は、素子分離領域を有するいかなる半導体装置にも適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図５】熱酸化工程を経ることにより分離部からの応力がどのように変化するかを調べた結果を示すグラフ図である。
【図６】熱酸化工程の後に、１０００℃の熱処理を行った際の半導体基板中の最大応力と熱処理時間との関係を示すグラフ図である。
【図７】熱酸化工程の後に、５分間の熱処理を行った際の半導体基板中の最大応力と熱処理温度との関係を示すグラフ図である。
【図８】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００４８】
１        半導体基板
２        酸化シリコン膜
３        窒化シリコン膜
４ａ      素子分離溝
４ｂ      酸化シリコン膜（第２絶縁膜）
５        ライナー酸化膜（第１絶縁膜）
６        ゲート絶縁膜（第３絶縁膜）
７        導体膜
７ａ      下層導体膜
７ｂ      上層導体膜
８        絶縁膜
９Ｓ      ｎ型半導体領域
９Ｄ      ｎ型半導体領域
１０      絶縁膜
１１      層間膜
１２      導体膜
１２ａ    下層導体膜
１２ｂ    上層導体膜
１３      キャップ絶縁膜
１４ｎ    ゲート電極
１４ｐ    ゲート電極
１５ｎ    ｎ型半導体領域
１５ｎａ  半導体領域
１５ｎｂ  半導体領域
１５ｐ    ｐ型半導体領域
１５ｐａ  半導体領域
１５ｐｂ  半導体領域
１６ａ    絶縁膜
１６ｂ    絶縁膜
１６ｃ    絶縁膜
１６ｄ    絶縁膜
１７      プラグ
１８      プラグ
ＳＧＩ    分離部
ＮＷｍ    埋め込みｎウェル
ＮＷｐ    ｎウェル
ＰＷｍ    ｐウェル
ＰＷｐ    ｐウェル
ＳＣ      コンタクトホール
ＣＯＮ１  コンタクトホール
ＴＨ１    スルーホール
ＴＨ２    スルーホール
Ｌ１      第１層配線
Ｌ２      第２層配線
Ｌ３      第３層配線
ＭＣ      メモリセル
Ｗ        ワード線
ＱＬｎ    ｎチャネル型電界効果トランジスタ
ＱＬｐ    ｐチャネル型電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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