(57)【要約】【課題】半導体回路の内部の複数の信号源を、簡単かつ迅速に検査することができるようにする。【解決手段】PLL２０１乃至PLL２０３は、それぞれ、信号１１１乃至１１３を生成する。OR回路２２１は信号１１１乃至１１３の論理和を演算し、信号１９１を生成する。信号解析部１５１は、信号１９１を例えば、離散フーリエ変換などにより解析し、解析結果を表示部１５２に供給する。表示部１５２は、入力された解析結果を表示する。これにより、半導体回路の内部の複数のPLLを、簡単かつ迅速に、検査することができる。本発明は、例えば、半導体回路検査装置に適用できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
被検査装置と、前記被検査装置を検査する検査装置とからなる検査システムにおいて、
前記被検査装置は、
２つ以上の第１の信号を生成する生成手段と、
前記生成手段により生成された２つ以上の前記第１の信号を演算して、より少ない数の第２の信号を生成する演算手段と、
前記演算手段により生成された前記第２の信号を前記検査装置に出力する出力手段と
を備え、
前記検査装置は、
前記出力手段により出力された前記第２の信号を解析する解析手段と、
前記解析手段による解析結果を表示する表示手段と
を備えることを特徴とする検査システム。
【請求項２】
前記生成手段は、２つ以上の前記第１の信号の論理和を演算するか、または、２つ以上の前記第１の信号を加算することで、前記第２の信号を生成する
ことを特徴とする請求項１に記載の検査システム。
【請求項３】
前記解析手段は、離散フーリエ変換を用いて前記第２の信号を解析する
ことを特徴とする請求項１に記載の検査システム。
【請求項４】
前記解析手段は、前記第１の信号の周波数成分を解析する
ことを特徴とする請求項１に記載の信号処理システム。
【請求項５】
前記生成手段は、PLLを含む
ことを特徴とする請求項１に記載の信号処理システム。
【請求項６】
被検査装置と、前記被検査装置を検査する検査装置とからなる検査システムの検査方法において、
前記被検査装置は、
２つ以上の第１の信号を生成する生成ステップと、
前記生成ステップの処理により生成された２つ以上の前記第１の信号を演算して、より少ない数の第２の信号を生成する演算ステップと、
前記演算ステップの処理により生成された前記第２の信号を前記検査装置に出力する出力ステップと
を含み、
前記検査装置は、
前記出力ステップの処理により出力された前記第２の信号を解析する解析ステップと、
前記解析ステップの処理による解析結果を表示する表示ステップと
を含むことを特徴とする検査方法。
【請求項７】
２つ以上の第１の信号を生成する生成手段と、
２つ以上の前記第１の信号を演算して、より少ない数の検査用の第２の信号を生成する演算手段と、
前記演算手段により生成された、検査用の前記第２の信号を外部に出力する、前記第１の信号より少ない数の出力手段と
を備えることを特徴とする信号処理装置。
【請求項８】
前記第２の信号を解析する解析手段
をさらに備えることを特徴とする請求項７に記載の信号処理装置。
【請求項９】
信号処理装置の信号処理方法において、
２つ以上の第１の信号を生成し、
２つ以上の前記第１の信号を演算してより少ない数の検査用の第２の信号を生成し、
生成された検査用の前記第２の信号を、前記第１の信号より少ない数の出力端子から検査装置に出力する
ことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は検査システムおよび方法、並びに信号処理装置および方法に関し、特に、半導体回路の内部の複数の信号源を、簡単かつ迅速に検査することができるようにした検査システムおよび方法、並びに信号処理装置および方法に関する。
【背景技術】
【０００２】
半導体回路は、内部に複数の信号源を有し、各信号源で生成された信号に基づいて、各種の信号処理を行う。信号源が故障していると、正しい信号処理結果が得られない。そこで、信号源が故障しているか否かを検査する必要がある。
【０００３】
図１は、従来の半導体回路検査システム１の構成例を示す。
【０００４】
半導体回路検査システム１は、半導体回路１１を測定装置１２により測定、検査するものである。
【０００５】
半導体回路１１は、３個の信号源３１、信号源３２、および信号源３３と、それに対応する数の３個の端子４１、端子４２、および端子４３を有している。信号源３１乃至３３は、それぞれ、信号１乃至３を生成し、内部の図示せぬ回路で使用される。この信号１乃至３を外部から検査できるようにするために、端子４１乃至４３が設けられており、信号１乃至３は、端子４１乃至４３（すなわち、信号検査に用いられるテスト用端子）に供給される。端子４１乃至４３は、信号源３１乃至３３から供給された信号１乃至３を外部に出力する。測定装置１２は、端子４１乃至４３より出力された信号１乃至３の入力を受け、それぞれを同時に測定する。
【０００６】
すなわち、図１の半導体回路検査システム１においては、信号１乃至３を同時に測定することにより、３つの信号源３１乃至３３を同時に検査することができる。従って、図１の半導体回路検査システム１においては、半導体回路１１の内部における複数の信号源の故障の有無を短時間で検査することが可能である。
【０００７】
図２は、従来の半導体回路検査システム１の他の構成例を示す。なお、図１の半導体回路検査システム１の構成と対応するものについては、同一の符号を付してあり、その説明は繰り返しになるので省略する。
【０００８】
この例では、信号切替え部６１と１個の端子８１が設けられている。信号切替え部６１は、信号源３１乃至３３から供給された信号１乃至３のうちのいずれかの信号を、外部より入力された選択信号に基づいて選択し、１つの信号７１として端子８１に供給する。端子８１は、信号切替え部６１から供給された信号７１を測定装置１２に出力する。測定装置１２は、端子８１より入力された信号７１を測定する。
【０００９】
すなわち、図２の半導体回路検査システム１においては、半導体回路１１の内部における複数の信号源（図２の例の場合、３個の信号源３１乃至３３）により生成された複数の信号（図２の例の場合、３個の信号１乃至３）のいずれかを順次選択して検査用の信号（図２の例の場合、信号７１）とし、端子８１から出力する。従って、図２の半導体回路検査システム１においては、端子８１から供給された信号７１を測定することにより、半導体回路１１の内部における３つの信号源３１乃至３３を時分割で検査することができる。
【００１０】
このように、図２の半導体回路検査システム１においては、図１の半導体回路検査システム１に比べ、半導体回路１１の内部の複数の信号の検査により多くの時間がかかってしまうが、半導体回路１１の内部の複数の信号の検査において用いられるテスト用端子の数を、半導体回路１１の内部における複数の信号源の数よりも少なくすることができる。例えば、図２の例の場合、信号源の数が３つ（例えば、信号源３１乃至３３）であるのに対して、端子の数を１つ（例えば、端子８１）にすることができる。
【００１１】
【特許文献１】特開平６−２５２７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２における従来の半導体回路検査システム１においては、半導体回路１１のテスト用端子の数を削減することができるが、検査に時間がかかるという課題があった。
【００１３】
本発明は、このような状況に鑑みてなされたものであり、半導体回路の内部の複数の信号源を、簡単かつ迅速に、検査することができるようにすることを目的としている。
【課題を解決するための手段】
【００１４】
本発明の検査システムは、被検査装置と、被検査装置を検査する検査装置とからなる検査システムにおいて、被検査装置は、２つ以上の第１の信号を生成する生成手段と、生成手段により生成された２つ以上の第１の信号を演算して、より少ない数の第２の信号を生成する演算手段と、演算手段により生成された第２の信号を検査装置に出力する出力手段とを備え、検査装置は、出力手段により出力された第２の信号を解析する解析手段と、解析手段による解析結果を表示する表示手段とを備えることを特徴とする。
【００１５】
生成手段は、２つ以上の第１の信号の論理和を演算するか、または、２つ以上の第１の信号を加算することで、第２の信号を生成するようにすることができる。
【００１６】
解析手段は、離散フーリエ変換を用いて第２の信号を解析するようにすることができる。
【００１７】
解析手段は、第１の信号の周波数成分を解析するようにすることができる。
【００１８】
生成手段は、PLLを含むようにすることができる。
【００１９】
本発明の検査方法は、被検査装置と、被検査装置を検査する検査装置とからなる検査システムの検査方法において、被検査装置は、２つ以上の第１の信号を生成する生成ステップと、生成ステップの処理により生成された２つ以上の第１の信号を演算して、より少ない数の第２の信号を生成する演算ステップと、演算ステップの処理により生成された第２の信号を検査装置に出力する出力ステップとを含み、検査装置は、出力ステップの処理により出力された第２の信号を解析する解析ステップと、解析ステップの処理による解析結果を表示する表示ステップとを含むことを特徴とする。
【００２０】
本発明の信号処理装置は、２つ以上の第１の信号を生成する生成手段と、２つ以上の第１の信号を演算して、より少ない数の検査用の第２の信号を生成する演算手段と、演算手段により生成された、検査用の第２の信号を外部に出力する、第１の信号より少ない数の出力手段とを備えることを特徴とする。
【００２１】
この信号処理装置は、第２の信号を解析する解析手段をさらに備えるようにすることができる。
【００２２】
本発明の信号処理方法は、２つ以上の第１の信号を生成し、２つ以上の第１の信号を演算してより少ない数の検査用の第２の信号を生成し、生成された検査用の第２の信号を、第１の信号より少ない数の出力端子から検査装置に出力することを特徴とする。
【００２３】
本発明の検査システムおよび方法においては、被検査装置と、被検査装置を検査する検査装置とからなる検査システムにおいて、被検査装置は、２つ以上の第１の信号を生成し、生成された２つ以上の第１の信号を演算して、より少ない数の第２の信号を生成し、生成された検査装置に出力し、検査装置は、出力された第２の信号を解析し、その解析結果を表示する。
【００２４】
本発明の信号処理装置および方法においては、２つ以上の第１の信号が生成され、２つ以上の第１の信号が演算されて、より少ない数の検査用の第２の信号が生成され、生成された、検査用の第２の信号が外部に出力される。
【発明の効果】
【００２５】
本発明によれば、被検査装置の内部の信号を検査することができる。特に、被検査装置の複数の信号を検査するために出力する検査用の信号の数を、その信号を圧縮、伸張することなく少なくすることができる。また、複数の信号を同時に検査するので、迅速な検査が可能となる。これにより、被検査装置の内部において複数の信号源のうちどの信号源が故障しているのかを、簡単かつ迅速に検査することができる。
【発明を実施するための最良の形態】
【００２６】
以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２７】
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加されたりする発明の存在を否定するものではない。
【００２８】
［請求項１］
被検査装置（例えば、図４および図１２の半導体回路１０１）と、前記被検査装置を検査する検査装置（例えば、図４および図１２の信号検査装置１０２）とからなる検査システム（例えば、図４および図１２の半導体回路検査システム８１）において、
前記被検査装置は、
２つ以上の第１の信号（例えば、図４および図１２の信号１１１乃至１１３）を生成する生成手段（例えば、図５のステップＳ１と図１３のステップＳ２１の処理を実行する図４と図１２のPLL２０１乃至２０３）と、
前記生成手段により生成された２つ以上の前記第１の信号を演算して、より少ない数の第２の信号（例えば、図４の信号１９１、および図１２の信号２２１−１と信号２２１−２）を生成する演算手段（例えば、図５のステップＳ２と図１３のステップＳ２２の処理を実行する図４のOR回路２２１、および図１２の加算回路２６１）と、
前記演算手段により生成された前記第２の信号を前記検査装置に出力する出力手段（例えば、図５のステップＳ３と図１３のステップＳ２３の処理を実行する図４の端子１４１、および図１２の端子２４１−１と端子２４１−２）と
を備え、
前記検査装置は、
前記出力手段により出力された前記第２の信号を解析する解析手段（例えば、図５のステップＳ４と図１３のステップＳ２４の処理を実行する図４と図１２の信号解析部１５１）と、
前記解析手段による解析結果（例えば、図７、図９、図１１、および図１５の出力結果）を表示する表示手段（例えば、図５と図１３のステップＳ５とステップＳ２５の処理を実行する図４と図１２の表示部１５２）と
を備えることを特徴とする検査システム。
［請求項２］
前記生成手段は、２つ以上の前記第１の信号の論理和を演算するか、または、２つ以上の前記第１の信号を加算することで、前記第２の信号を生成する
ことを特徴とする請求項１に記載の検査システム。
［請求項３］
前記解析手段は、離散フーリエ変換を用いて前記第２の信号を解析する
ことを特徴とする請求項１に記載の検査システム。
［請求項４］
前記解析手段は、前記第１の信号の周波数成分を解析する
ことを特徴とする請求項１に記載の信号処理システム。
［請求項５］
前記生成手段は、PLLを含む
ことを特徴とする請求項１に記載の信号処理システム。
［請求項６］
被検査装置（例えば、図４および図１２の半導体回路１０１）と、前記被検査装置を検査する検査装置（例えば、図４および図１２の信号検査装置１０２）とからなる検査システム（例えば、図４および図１２の半導体回路検査システム８１）の検査方法において、
前記被検査装置は、
２つ以上の第１の信号（例えば、図４および図１２の信号１１１乃至１１３）を生成する生成ステップ（例えば、図５のステップＳ１と図１３のステップＳ２１）と、
前記生成ステップの処理により生成された２つ以上の前記第１の信号を演算して、より少ない数の第２の信号（例えば、図４の信号１９１、および図１２の信号２２１−１と信号２２１−２）を生成する演算ステップ（例えば、図５のステップＳ２と図１３のステップＳ２２）と、
前記演算ステップの処理により生成された前記第２の信号を前記検査装置に出力する出力ステップ（例えば、図５のステップＳ３と図１３のステップＳ２３）と
を含み、
前記検査装置は、
前記出力ステップの処理により出力された前記第２の信号を解析する解析ステップ（例えば、図５のステップＳ４と図１３のステップＳ２４）と、
前記解析ステップの処理による解析結果（例えば、図７、図９、図１１、および図１５の出力結果）を表示する表示ステップ（例えば、図５と図１３のステップＳ５とステップＳ２５）と
を含むことを特徴とする検査方法。
［請求項７］
２つ以上の第１の信号（例えば、図４および図１２の信号１１１乃至１１３）を生成する生成手段（例えば、図５のステップＳ１と図１３のステップＳ２１の処理を実行する図４と図１２のPLL２０１乃至２０３）と、
２つ以上の前記第１の信号を演算して、より少ない数の検査用の第２の信号（例えば、図４の信号１９１、および図１２の信号２２１−１と信号２２１−２）を生成する演算手段（例えば、図５のステップＳ２と図１３のステップＳ２２の処理を実行する図４のOR回路２２１、および図１２の加算回路２６１）と、
前記演算手段により生成された、検査用の前記第２の信号を外部に出力する、前記第１の信号より少ない数の出力手段（例えば、図５のステップＳ３と図１３のステップＳ２３の処理を実行する図４の端子１４１、および図１２の端子２４１−１と端子２４１−２）と
を備えることを特徴とする信号処理装置。
［請求項８］
前記第２の信号を解析する解析手段（例えば、図５のステップＳ４と図１３のステップＳ２４の処理を実行する図４と図１２の信号解析部１５１）
をさらに備えることを特徴とする請求項７に記載の信号処理装置。
［請求項９］
信号処理装置の信号処理方法において、
２つ以上の第１の信号（例えば、図４および図１２の信号１１１乃至１１３）を生成し、
２つ以上の前記第１の信号を演算して、より少ない数の検査用の第２の信号（例えば、図４の信号１９１、および図１２の信号２２１−１と信号２２１−２）を生成し、
生成された検査用の前記第２の信号を、前記第１の信号より少ない数の出力端子から検査装置に出力する
ことを特徴とする信号処理方法。
【００２９】
以下に、図面を参照しながら本発明の実施の形態について説明する。
【００３０】
図３は、本発明を適用した半導体回路検査システム８１の全体の構成を表している。
【００３１】
半導体回路検査システム８１は、被検査装置としての半導体回路１０１を、検査装置としての信号検査装置１０２により検査する。
【００３２】
例えば、IC(Integrated Circuit)、LSI(Large Scale Integration)、超LSIその他の半導体回路１０１は、信号生成部１３１として信号源１７１乃至１７３を有する。この信号源１７１乃至１７３により生成された異なる周波数のクロックとしての信号１１１乃至１１３は、半導体回路１０１の図示せぬ回路に供給され、その信号処理に用いられる。この信号源１７１乃至１７３を外部から検査できるようにするために、信号演算部１３２と１個の端子１４１が設けられている。
【００３３】
信号演算部１３２は、信号演算装置１９１により構成されている。信号源１７１乃至１７３は、例えば、それぞれ、12.5Hz、10Hz、または8.33Hzの周波数のクロックを生成し、信号１１１乃至１１３として信号演算装置１９１に供給する。信号演算装置１９１は、信号源１７１乃至１７３から供給された信号１１１乃至１１３を所定の方式で演算することで（例えば、論理和演算や加算演算することで）、１つの信号１２１を生成し（元の信号１１１乃至１１３の周波数成分を含む１つの信号を演算、生成し）、１つの端子１４１に供給する。検査用の信号を外部に出力するための端子１４１は、信号演算装置１９１から供給された信号１２１を、図示せぬコード等を介して端子１４１と接続されている信号検査装置１０２に出力する。
【００３４】
信号検査装置１０２は、信号解析部１５１と表示部１５２により構成されている。信号解析部１５１は、検査対象としての半導体回路１０１より入力された信号１２１を所定の変換方法、例えば、離散フーリエ変換（DFT:Discrete Fourier Transform）などにより解析し、その解析結果を表示部１５２に供給する。
【００３５】
表示部１５２は、CRT（Cathode-Ray Tube）、LCD（Liquid Crystal Display）などにより構成されるディスプレイ（図示せず）を有しており、信号解析部１５１から供給された解析結果を表示する。検査者は、この表示を見て、半導体回路１０１の合否を判定する。
【００３６】
図４は、半導体回路１０１の具体的な例を示している。この例では、信号源１７１乃至１７３は、PLL（Phase Locked Loop）２０１乃至PLL２０３により構成され、信号演算装置１９１は、OR回路２２１により構成されている。
【００３７】
PLL２０１乃至PLL２０３は、それぞれ、固有の周波数をもつクロックを生成し、信号１１１乃至１１３として、OR回路２２１に供給する。OR回路２２１は、PLL２０１乃至PLL２０３から供給された信号１１１乃至１１３の論理和を演算し、その論理結果として１つの信号１９１を生成し、端子１４１に供給する。
【００３８】
次に、図５のフローチャートを参照して、図４の半導体回路検査システム８１の半導体回路検査処理について説明する。
【００３９】
ステップＳ１において、PLL２０１乃至PLL２０３は、それぞれ、ディジタルの信号１１１乃至１１３を生成する。ステップＳ２において、OR回路２２１は、PLL２０１乃至PLL２０３から供給された３つの信号１１１乃至１１３の論理和を演算し、１つの信号１９１を生成する。
【００４０】
図６を参照して、OR回路２２１における論理和の演算について説明する。
【００４１】
図６の第１列乃至第３列は、それぞれ、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３の、各サンプリング時点（番号０乃至１０２３で示されるサンプリング時点）における論理値が示されており、第４列は、OR回路２２１において演算して得られた信号１９１の論理値が示されている。
【００４２】
例えば、第１行目に示されるように、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３の論理値が、それぞれ、「１」，「１」，および「１」である場合、OR回路２２１の論理和演算より生成された信号１９１の論理値は、「１」となる。また、例えば、第７行目に示されるように、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３の論理値が、それぞれ、「０」，「０」，および「０」である場合、OR回路２２１の論理和演算より生成された信号１９１の論理値は、「０」となる。
【００４３】
さらに、例えば、第６行目に示されるように、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３のうちの少なくとも１つの論理値が「１」である場合、OR回路２２１の論理和演算より生成された信号１９１の論理値は、「１」となる。
【００４４】
このようにして、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３の３つの信号を圧縮することなく、信号１１１乃至１１３の周波数成分を保持する単一の検査用の信号（すなわち、信号１９１）を生成することができる。従って、その検査用の信号を出力する端子を１つの端子（図４の例の場合、端子１４１）とすることが可能となる。すなわち、半導体回路１０１の内部の信号源の数が、例えば、１０個であったとしても、テスト用端子の数を１つにすることができる。
【００４５】
ステップＳ３において、端子１４１は、OR回路２２１から供給された信号１９１を信号解析部１５１に出力する。
【００４６】
ステップＳ４において、信号解析部１５１は、端子１４１より入力された信号１９１を、所定の変換方法、例えば、離散フーリエ変換などにより解析する。
【００４７】
ここで、信号解析部１５１において行われる離散フーリエ変換について説明する。離散フーリエ変換は、直交変換の１つであり、入力された時系列的波形をいくつかの基本周波数に変換する変換方法である。この離散フーリエ変換を用いることにより、ある有限の時間軸上で表された信号にどのような周波数成分が含まれているかを解析することができる。すなわち、離散フーリエ変換を用いることにより、ある有限の時間軸上で表された信号に含まれる周波数成分の信号強度がどれくらいの強度であるかを解析することができる。
【００４８】
信号解析部１５１において行われる離散フーリエ変換処理では、まず、端子１４１より入力された、PLL２０１乃至PLL２０３の信号１１１乃至１１３の周波数成分を含む信号１９１が、所定の時間ごとに（サンプリング周期Tsで）、N回サンプリングされる。
【００４９】
次に、サンプリング周期TsでN回サンプリングされたときのサンプリングデータ（図６の例の場合、第４列目の信号１９１の論理値）、すなわち、N個のデータを有する離散データ系列x(n)(n=0,1,2・・・,N-1)に基づいて、N個の複素フーリエ級数X(i)(i=0,1,2,・・・,N-1)が式(1)によりそれぞれ求められる。
【数１】
2005098809.tif 000003
【００５０】
式(1)により複素フーリエ級数X(i)が求められたとき、元の離散データ系列x(n)が式(2)によりそれぞれ求められる。この式(2)により求められた元の離散データ系列x(n)とは、周波数n/（N Ts）(n=0,1,2,・・・,N-1)により表されるN個の基本周波数の離散フーリエ変換出力である。
【数２】
2005098809.tif 000004
【００５１】
さらに、離散フーリエ変換では、式(1)により求められた複素フーリエ級数X(i)を用いて、式(3)および式(4)により、離散フーリエ変換出力の絶対値|X(i)|(i=0,1,2,・・・,N-1)が求められる。また、離散フーリエ変換では、式(3)および式(4)により求められた絶対値|X(i)|を２乗することにより、ある有限の時間軸上で表された信号に含まれる周波数0乃至周波数n/（（N-1） Ts）により表されるN個の基本周波数の信号強度（いわゆるスペクトル強度）が求められる。
【数３】
2005098809.tif 000005
【数４】
2005098809.tif 000006
【００５２】
図６の第５列目には、サンプリング周期TsでN回サンプリングした場合における、サンプリングデータの番号であるサンプリング番号０乃至Nが順次示されている。図６の例の場合、１０２４回サンプリングが行われているので、サンプリング番号０乃至１０２３が順次示されている。また、図６の第６列乃至第９列目においては、信号解析部１５１で離散フーリエ変換が行われた際の計算過程における「離散フーリエ変換出力」、「絶対値」、「信号強度」、および「周波数」が、それぞれ示されている。
【００５３】
第６列目の「離散フーリエ変換出力」は、周波数n/（N Ts）により表されるN個の基本周波数の離散フーリエ変換出力を意味しており、式(2)により求められたx(n)の数値である。例えば、第６列目の第２行目においては、「離散フーリエ変換出力」は「2.00848159008397-6.1325196866612E-002i」とされ、実数部と虚数部により構成されている。実数部は正弦関数、虚数部は余弦関数となる。
【００５４】
第７列目の「絶対値」は、第６列目の「離散フーリエ変換出力」の実数部を正弦関数で表した場合における振幅を意味しており、式(3)により求められた絶対値|X(i)|である。例えば、第７列目の第２行目においては、「絶対値」は「2.009418」である。
【００５５】
第８列目の「信号強度」は、周波数０乃至周波数n/（（N-1） Ts）により表されるN個の基本周波数の信号強度を意味しており、第７列目の「絶対値」を２乗した数値である。この値がスペクトル強度となる。例えば、第８列目の第２行目においては、「信号強度」は「4.037759」であり、第７列目の第２行目の絶対値「2.009418」を２乗した値となっている。
【００５６】
第９列目の「周波数」は、周波数０乃至周波数n/（（N-1） Ts）により表されるN個の基本周波数成分の強度を意味している。例えば、第９列目の第２行目においては、「周波数」は「0.097656」である。
【００５７】
なお、図６の例の場合、上述したように、離散フーリエ変換における１回あたりのサンプリングデータ数Nは、例えば、１０２４個（すなわち、０乃至１０２３）であり、また、サンプリング周期Tsは、１/１００秒であり、従って、周波数０乃至周波数n/（（N-1） Ts）により表される１０２４個の基本周波数成分の強度は、図６に示されるように、それぞれ、0至99.90234となる。
【００５８】
ステップＳ５において、表示部１５２は、信号解析部１５１から供給された解析結果を表示する。
【００５９】
図７は、ステップＳ５におけるおける表示部１５２の第１の表示例を示す。
【００６０】
図７の表示例では、周波数8.33MHz,10MHz,12.5MHzにおいて顕著な信号強度のピークが表示されている。従って、信号１１１乃至１１３の周波数は、それぞれ、12.5MHz,10MHz,および8.33MHzであると特定することができる。
【００６１】
なお、図７に示されるように、表示部１５２に表示されている周波数成分には、PLL２０１乃至PLL２０３により生成された信号１１１乃至１１３の周波数12.5MHz,10MHz,および8.33MHz以外の周波数成分も含まれている。これは、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１１１乃至１１３の線形性がOR回路２２１により保持されなくなったこと、並びに、信号１１１乃至１１３が矩形波であることに起因している。
【００６２】
図９の第２の表示例の場合、例えば、図４のPLL２０２が故障しているために、10MHzの周波数をもつ信号１１２を生成することができず、図８に示されるように、PLL２０２からOR回路２２１に供給される信号１１２の論理値が、常に「０」に固定されているとする。この場合、PLL２０２により生成される信号１１２は、その論理値が「１」でなければならないときも「０」となってしまうため、OR回路２２１から端子１４１に供給される信号１９１は、その論理値が「１」にならなければならないとき、「０」になってしまう。その結果、図９に示されるように、信号解析部１５１において離散フーリエ変換を施したとしても、周波数10MHzにおいて顕著な信号強度のピークが表示されなくなってしまう。
【００６３】
従って、図９の例の場合、表示部１５２に表示される信号強度により、半導体回路１０１の内部の信号源としてのPLL２０２が故障していることが判る。
【００６４】
また、逆に、図１１の第３の表示例の場合、例えば、図４のPLL２０２は故障しているため、10MHzの周波数をもつ信号１１２を生成することができず、図１０に示されるように、信号１１２の論理値が常に「１」に固定されているとする。この場合、PLL２０２により生成される信号１１２の論理値は、「０」でなければならないときも「１」となってしまうため、信号１９１の論理値が常に「１」に固定されてしまうことになる。その結果、図１１に示されるように、信号解析部１５１において離散フーリエ変換を施したとしても、いずれの周波数（例えば、図６の例の場合、8.33MHz,10MHz,12.5MHz）においても顕著な信号強度のピークが表示されなくなってしまう。
【００６５】
従って、図１１の例の場合、表示部１５２に表示される信号強度により、少なくとも、半導体回路１０１の内部において、いずれかの信号源（例えば、PLL２０１乃至PLL２０３）が故障していると容易に判断することができる。
【００６６】
以上のように、図４の半導体回路検査システム８１によれば、半導体回路１０１の複数の信号を検査する際に使用されるテスト用端子の数を、その信号を圧縮、伸張することなく１つにすることができ、かつ、複数の信号を同時に検査することができる。従って、半導体回路１０１の内部においてどの信号源が故障しているのかを短時間で容易に検査することができ、半導体回路１０１の内部の信号源を検査するための検査時間を短縮することができる。
【００６７】
なお、図７、図９、および図１１における第１乃至第３の表示例においては、図６の解析結果における信号強度のみを表示するようにしたが、図６の解析結果をすべて表示するようにしてもよい。これにより、図１１の例の場合においても、半導体回路１０１の内部における故障している信号源がどの信号源であるかを容易に検査することが可能となる。
【００６８】
また、図４の半導体回路検査システム８１においては、半導体回路１０１の内部の複数の信号の検査において用いられるテスト用端子の数を、半導体回路１０１の内部の信号源の数にかかわらず、１つにすることができるので、半導体回路検査システム８１の回路構成をより簡単にすることができる。
【００６９】
また、PLL２０１乃至PLL２０３が出力する信号１１１乃至１１３を適宜選択し、時分割で検出動作を行うわけではなく、処理が同時に行われるので、迅速な処理が可能となる。
【００７０】
なお、論理和演算の場合、フーリエ変換の重ね合わせの原理が成立しないので、フーリエ変により得られた結果は、厳密には、原信号の周波数成分に対応しないのであるが、実用的には、対応するものとして扱うことができる。
【００７１】
図１２は、本発明を適用した半導体回路検査１０１の他の構成を表している。この例では、信号演算装置１９１が、加算回路２６１により構成されている。
【００７２】
加算回路２６１は、全加算器であり、PLL２０１乃至PLL２０３から供給された信号１１１乃至１１３（それぞれ、１ビットのディジタル信号）を全加算して、２ビットの信号２２１を生成し、下位１ビットの信号２２１−１と上位１ビットの信号２２１−２を、それぞれ、端子２４１−１と端子２４１−２に供給する。端子２４１−１と端子２４１−２は、加算回路２６１から供給された信号２２１−１と信号２２１−２を、それぞれ、信号解析部１５１に出力する。
【００７３】
次に、図１３のフローチャートを参照して、図１２の半導体回路検査システム８１の半導体回路検査処理について説明する。なお、図１３のステップＳ２１乃至Ｓ２５における処理は、図５のステップＳ１乃至Ｓ５における処理と基本的には同様であり、ステップＳ２２における演算処理の方法がステップＳ２における場合と異なっている。
【００７４】
すなわち、ステップＳ２１において、PLL２０１乃至PLL２０３は、それぞれ、信号１１１乃至１１３を生成し、加算回路２６１に供給する。ステップＳ２２において、加算回路２６１は、PLL２０１乃至PLL２０３から供給された信号１１１乃至１１３を全加算する。
【００７５】
図１４に示されるように、PLL２０１乃至PLL２０３から加算回路２６１に供給される信号１１１乃至１１３の論理値は、「１」または「０」で表される１ビットの値である。その結果、加算回路２６１の加算演算の値は２ビットになる。例えば、その第１行目に示されるように、信号１１１乃至１１３の論理値が、それぞれ、「１」，「１」，および「１」である場合、加算結果は、「１１」（１０進数の「３」）になる。また、例えば、第５行目に示されるように、信号１１１乃至１１３の論理値が、それぞれ、「０」，「１」，および「１」である場合、加算結果は、「１０」（１０進数の「２」）となる。
【００７６】
さらに、例えば、第６行目に示されるように、信号１１１乃至１１３の論理値が、それぞれ、「０」，「０」，および「１」である場合、加算結果は、「０１」（１０進数の「１」）となる。また、例えば、第７行目に示されるように、信号１１１乃至１１３の論理値が、それぞれ、「０」，「０」，および「０」である場合、加算結果は、「００」（１０進数の「０」）となる。ステップＳ２３において、これらの２ビットで表される検査用の信号２２１の下位１ビットの信号２２１−１は端子２４１−１に供給され、上位１ビットの信号２２１−２は端子２４１−２に供給される。
【００７７】
これにより、半導体回路１０１のテスト用端子の数（図１２の例の場合、端子２４１−１と端子２４１−２）を、半導体回路１０１の内部の信号源（図１２の例の場合、PLL２０１乃至PLL２０３）の数を２ビットで表現した場合におけるビット数の数にすることできる。図１２の例の場合、信号源としてのPLL２０１乃至PLL２０３）の数は３個（２ビット表現で「１１」）なので、その数よりも１つ少ない２つ（図１２の例の場合、端子２４１−１と端子２４１−２）にすることができる。
【００７８】
すなわち、PLLの数nが３個以上のとき、端子の数を減らすことができる。
【００７９】
その他の処理は、図５における場合と同様である。
【００８０】
図１５は、ステップＳ２５における表示部１５２の表示例を示す。
【００８１】
図１５の表示例では、例えば、周波数8.33MHz,10MHz,12.5MHzにおいて顕著な信号強度のピークが表示されている。従って、PLL２０１乃至PLL２０３が出力する信号１１１乃至１１３の周波数は、それぞれ、12.5MHz,10MHz,および8.33MHzであると特定することができる。
【００８２】
なお、図１５に示されるように、表示部１５２に表示されている周波数成分には、図４の半導体回路システム８１を適用した場合おける表示部１５２に比べ、PLL２０１乃至PLL２０３により生成された信号１乃至３の周波数12.5MHz,10MHz,および8.33MHz以外の周波数のものはそれほど含まれていない。これは、PLL２０１乃至PLL２０３からOR回路２２１に供給された信号１乃至３の線形性が加算回路２６１により保持されていることに起因している。
【００８３】
以上のように、図１２の半導体回路検査システム８１によれば、半導体回路１０１の複数の信号を検査する際に使用されるテスト用端子の数を、その信号を圧縮、伸張することなく削減することができ、かつ、複数の信号を同時に検査することができる。従って、半導体回路１０１の内部においてどの信号源が故障しているのかを短時間で容易に検査することができ、半導体回路１０１の内部の信号源を検査するための検査時間を短縮することができる。
【００８４】
また、図１２の半導体回路検査システム８１においては、表示部１５２に表示される周波数成分に信号源（すなわち、PLL２０１乃至PLL２０３）に固有の周波数以外の周波数は含まれにくいので、図４の半導体回路検査システム８１に比べ、半導体回路１０１内部においてどの信号源が故障しているのかをより精度よく検査することができる。
【００８５】
なお、本発明の実施の形態においては、ディジタル信号を生成する信号源としてPLL２０１乃至PLL２０３を用いたが、アナログ信号を生成する信号源を用いてもよい。また、本発明の実施の形態においては、信号演算部１３２を半導体回路１０１の内部に設け、信号解析装置１５１を半導体回路１０１の外部に設けるようにしたが、信号演算部１３２と信号解析装置１５１の両方を半導体回路１０１の内部に設けるようにしてもよい。
【００８６】
また、本発明を適用することにより半導体回路内部の複数の信号源のうちのいくつが故障したか即座に知ることが可能であるため、Burn-in試験時に故障の有無をさらに行う必要がなく、本発明は、モニタ信号として有効である。
【００８７】
さらに、本発明は、半導体回路に限らず、外部から直接アクセスすることができない各種の被検査装置を検査する場合に適用することができる。
【００８８】
半導体回路検査システム８１は、例えば、図１６に示されるようなパーソナルコンピュータにより構成することが可能である。
【００８９】
図１６において、CPU３０１は、ROM３０２に記憶されているプログラム、または記憶部３０８からRAM３０３にロードされたプログラムに従って各種の処理を実行する。RAM３０３にはまた、CPU３０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【００９０】
CPU３０１、ROM３０２、およびRAM３０３は、バス３０４を介して相互に接続されている。このバス３０４にはまた、入出力インタフェース３０５も接続されている。
【００９１】
入出力インタフェース３０５には、キーボード、マウスなどよりなる入力部３０６、CRT、LCDなどよりなるディスプレイ、並びにスピーカなどよりなる出力部３０７、ハードディスクなどより構成される記憶部３０８、モデム、ターミナルアダプタなどより構成される通信部３０９が接続されている。通信部３０９は、半導体回路１０１との通信の他、インターネット（図示せず）を含むネットワークを介しての通信処理を行う。
【００９２】
入出力インタフェース３０５にはまた、必要に応じてドライブ３１０が接続され、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、或いは半導体メモリ３２４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部３２８にインストールされる。
【００９３】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図１６に示されるように、磁気ディスク３２１（フロッピディスクを含む）、光ディスク３２２（CD-ROM(Compact Disk-Read Only Memory),DVD(Digital Versatile Disk)を含む）、光磁気ディスク３２３（MD（Mini-Disk）を含む）、もしくは半導体メモリ３２４などよりなるパッケージメディア、または、プログラムが一時的もしくは永続的に格納されるROM３０２や、記憶部３０８を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインタフェースを介して、ローカルエリアネットワーク、インターネット、ディジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
【００９４】
なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【図面の簡単な説明】
【００９５】
【図１】従来の半導体回路検査システムの構成例を示すブロック図である。
【図２】従来の半導体回路検査システムの他の構成例を示すブロック図である。
【図３】本発明を適用した半導体回路検査システムの構成例を示すブロック図である。
【図４】本発明を適用した半導体回路検査システムの構成例を示すブロック図である。
【図５】図４の半導体回路検査システムにおける半導体回路検査処理を説明するフローチャートである。
【図６】図４の信号解析部における解析結果の例を示す図である。
【図７】図４の表示部に表示される解析結果の表示例を示す図である。
【図８】OR回路に入出力される信号のもつ論理値の例を示す図である。
【図９】図４の表示部に表示される解析結果の表示例を示す図である。
【図１０】OR回路に入出力される信号のもつ論理値の他の例を示す図である。
【図１１】図４の表示部に表示される解析結果の表示例を示す図である。
【図１２】本発明を適用した半導体回路検査システムの構成例を示すブロック図である。
【図１３】図１２の半導体回路検査システムにおける半導体回路検査処理を説明するフローチャートである。
【図１４】図１２の信号解析部における解析結果の例を示す図である。
【図１５】図１２の表示部に表示される解析結果の表示例を示す図である。
【図１６】パーソナルコンピュータの構成例を示すブロック図である。
【符号の説明】
【００９６】
８１  半導体回路検査システム，  １０１  半導体回路，  １０２  信号検査装置，  １３１  信号生成部，  １３２  信号演算部，  １４１  端子，  １５１  信号解析部，  １５２  表示部，  １７１乃至１７３  信号源，  １９１  信号演算装置，  ２０１乃至２０３  PLL，  ２２１  OR回路，  ２４１−１  端子，  ２４１−２  端子,  ２６１  加算回路
【図１】
2005098809.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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