(57)【要約】【課題】  従来での半導体装置では、固定電位絶縁電極と金属層とをオーミックコンタクトさせるが、その接続状態により、固定電位絶縁電極の電位が安定せず、特に、半導体装置のＯＦＦ動作に問題があった。【解決手段】  本発明の半導体装置では、金属層と接続する固定電位絶縁電極５の接続領域に突起領域１６を形成し、オーミックコンタクトする領域を増大させている。そのことで、本発明では、固定電位絶縁電極と金属層とのオーミックコンタクト性が向上し、固定電位絶縁電極を、確実に接地することができる。その結果、チャネル領域８の遮断性が向上し、半導体装置のＯＦＦ動作が安定化する。【選択図】    図３
2005079320.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域を構成する一導電型の半導体層と、
実質、等間隔をなして互いに平行となるように、前記半導体層表面から形成された複数のトレンチと、
前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、
前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、
前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、
前記多結晶シリコンはその表面で金属層とオーミック接続し、前記多結晶シリコンの接続表面には、突起領域を有していることを特徴とする半導体装置。
【請求項２】
前記突起領域及び前記突起領域の近傍領域の前記多結晶シリコンには、酸化物質が含有されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記多結晶シリコンは、前記酸化物質を介して２層の積層構造であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記酸化物質は、シリコン酸化膜であることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
素子形成領域となる半導体層と、
前記半導体層の主表面に露出する電流通過領域及び制御領域と、
前記主表面上で、前記電流通過領域及び前記制御領域のそれぞれとオーミック接続する金属層とを具備し、
前記制御領域は多結晶シリコンから成り、該多結晶シリコンの接続表面には、突起領域を有していることを特徴とする半導体装置。
【請求項６】
前記制御領域は、前記半導体層の主表面から形成されたトレンチに前記多結晶シリコンが堆積されて成ることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記突起領域及び前記突起領域の近傍領域の前記多結晶シリコンには、酸化物質が含有されていることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
一導電型の半導体層を形成する工程と、
実質、等間隔をなして互いに平行となるように複数のトレンチを、前記半導体層表面から形成し、該トレンチの内壁を覆うように酸化膜を形成する工程と、
前記トレンチに対し複数層の多結晶シリコンを堆積する工程と、
前記多結晶シリコンをエッチングし、前記トレンチ内に堆積した前記多結晶シリコン上面に突起領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記多結晶シリコンを形成する工程では、前記トレンチに対し第１層目の多結晶シリコンを堆積し、該第１層目の多結晶シリコンに逆導電型の不純物を導入した後、第２層目の多結晶シリコンを堆積することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１層目の多結晶シリコン表面に、膜厚が５〜２０Åのシリコン酸化膜を形成することを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記突起領域を形成する工程では、前記シリコン酸化膜を有する領域と多結晶シリコンからなる領域とのエッチングレート差を利用し、前記突起領域を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記トレンチ内を充填する前記多結晶シリコン表面と一導電型のソース領域表面とを金属層で接続する工程とを有し、
前記金属層を形成する工程では、前記突起領域と前記金属層とをオーミック接続させることを特徴とする請求項８から請求項１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の半導体装置は、多結晶シリコンから形成される固定電位絶縁電極と金属層とのオーミック接続性を向上させる素子に関する。
【背景技術】
【０００２】
従来の半導体装置において、ノーマリ・オフ型で、制御性に優れ、低オン抵抗で、スイッチング速度及び動作の信頼性を向上させ、更に微細化、高耐圧化を実現した素子構造が知られている（例えば、特許文献１参照）。
【０００３】
図９及び図１０を参照して、従来における半導体装置の構造の一例を示す。図９（Ａ）は素子の斜視図であり、図９（Ｂ）は上面図である。図１０（Ａ）は図９（Ｂ）のＤ−Ｄ線方向の断面図であり、図１０（Ｂ）は図９（Ｂ）のＥ−Ｅ線方向の断面図である。
【０００４】
先ず、図９（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その内壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１（図１０参照）がオーミックコンタクトし、両者の電位が同電位に固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２の固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであり、チャネル領域５８表面に形成されるソース領域５４と固定電位絶縁電極５５とがＡｌ層６１を介して同電位に保たれる。そのため、チャネル領域５８には、仕事関数差により、周囲の固定電位絶縁電極５５より空乏層が形成される。そして、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成され、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図９（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ゲート領域５９からドレイン領域５３へ自由キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。
【０００７】
図１０（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
【特許文献１】特開平１１−４０８０２号公報（第１３−１４頁、第１６−第１７図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来における半導体装置では、ドレイン電極Ｄに正の高電圧を印加し、ソース電極Ｓを接地した状態で、ゲート電極Ｇを接地することで、または、ゲート電極Ｇに負の電圧を印加することで、ＯＦＦ動作を成す。そして、この半導体装置のＯＦＦ動作では、Ｎ型のチャネル領域５８とＰ型の固定電位絶縁電極５５との仕事関数差によりチャネル領域５８が擬似的なＰ型領域となる。そのことで、ドレイン領域５３に正の高電圧が印加され、チャネル領域５８が接地状態となることで、擬似的なＰ型領域となるチャネル領域５８とＮ型領域のドレイン領域３とが逆バイアス状態となり、半導体装置はＯＦＦ動作を成す。
【０００９】
一方、半導体装置をＯＮ動作とするためには、ゲート電極Ｇに正の電圧を印加し、ゲート領域５９から自由キャリア（正孔）を注入し、チャネル領域５８をＮ型領域にする。そして、チャネル領域５８およびドレイン領域５３では、注入された自由キャリア（正孔）により伝導度変調を起こし、低抵抗状態を成す。つまり、半導体装置はゲート領域５９から注入する自由キャリア（正孔）によりＯＮ動作、ＯＦＦ動作を行っているので、ゲート領域５９からの自由キャリア（正孔）の注入量により直流信号電流増幅率が左右される。
【００１０】
しかしながら、従来の半導体装置では、図１０（Ａ）及び図１０（Ｂ）に示す如く、Ａｌ層６１とオーミック接続する固定電位絶縁電極５５の接続表面は、実質、平坦面となるように形成さている。そして、ポリシリコンから成る固定電位絶縁電極５５とＡｌ層６１とオーミック接続性が良好でない場合には、固定電位絶縁電極５５が浮いてしまう。そのことで、固定電位絶縁電極５５が、ソース電極Ｓの電位と同電位に保つことが出来なくなり、半導体装置のＯＦＦ動作、つまり、チャネル領域５８での空乏層による遮断性が劣化するという問題があった。
【００１１】
本発明は、固定電位絶縁電極とＡｌ層とのオーミック接続性を向上させる半導体装置であり、固定電位絶縁電極の接続表面に突起領域を形成し、固定電位絶縁電極とＡｌ層との接触面積を増大させることで、両者のオーミック接続性を向上させ、固定電位絶縁電極をより確実に、ソース領域と同電位に保つことを目的とする。
【課題を解決するための手段】
【００１２】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体層と、実質、等間隔をなして互いに平行となるように、前記半導体層表面から形成された複数のトレンチと、前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、前記多結晶シリコンはその表面で金属層とオーミック接続し、前記多結晶シリコンの接続表面には、突起領域を有していることを特徴とする。従って、本発明の半導体装置では、多結晶シリコンから成る固定電位絶縁電極の接続表面に突起領域を形成することで、固定電位絶縁電極と金属層との接続面積を増大させ、オーミック接続性を向上させることができる。
【００１３】
また、本発明の半導体装置では、前記突起領域及び前記突起領域の近傍領域の前記多結晶シリコンには、酸化物質が含有されていることを特徴とする。従って、本発明の半導体装置では、該酸化物質を含有する領域と含有しない領域とのエッチングレート差を利用することで、固定電位絶縁電極の接続表面に突起領域が形成される。
【００１４】
また、本発明の半導体装置の製造方法では、一導電型の半導体層を形成する工程と、実質、等間隔をなして互いに平行となるように複数のトレンチを、前記半導体層表面から形成し、該トレンチの内壁を覆うように酸化膜を形成する工程と、前記トレンチに対し複数層の多結晶シリコンを堆積する工程と、前記多結晶シリコンをエッチングし、前記トレンチ内に堆積した前記多結晶シリコン上面に突起領域を形成する工程を有することを特徴とする。従って、本発明の半導体装置の製造方法では、多層の多結晶シリコンをエッチバックし、トレンチ形成領域内の多結晶シリコン表面に突起領域を形成することができる。
【００１５】
また、本発明の半導体装置の製造方法では、前記多結晶シリコンを形成する工程では、前記トレンチに対し第１層目の多結晶シリコンを堆積し、該第１層目の多結晶シリコンに逆導電型の不純物を導入した後、第２層目の多結晶シリコンを堆積することを特徴とする。従って、本発明の半導体装置の製造方法では、第１層目の多結晶シリコンに対して、不純物を導入し、該導入された不純物が、第２層目の多結晶シリコンに拡散するので、拡散の為の熱処理時間を短縮することできる。
【００１６】
また、本発明の半導体装置の製造方法では、前記突起領域を形成する工程では、前記シリコン酸化膜を有する領域と多結晶シリコンからなる領域とのエッチングレート差を利用し、前記突起領域を形成することを特徴とする。従って、本発明の半導体装置の製造方法では、第１及び第２の多結晶シリコンにおける酸化膜を含有する領域と酸化膜を含有しない領域とのエッチングレート差を利用し、突起領域を形成することができる。
【発明の効果】
【００１７】
上述したように、第１に、本発明の半導体装置では、固定電位絶縁電極は、その表面で金属層とオーミックコンタクトしている。そして、固定電位絶縁電極の接続表面には、突起領域が形成されており、該突起領域も金属層とオーミックコンタクトしている。そのことで、本発明の半導体装置では、固定電位絶縁電極と金属層との接続面積を増大でき、オーミックコンタクト性を向上できる。その結果、本発明の半導体装置では、固定電位絶縁電極が確実に接地状態となることで、半導体装置のＯＦＦ動作をより確実に成すことができる。
【００１８】
第２に、本発明の半導体装置の製造方法では、トレンチ内に多層の多結晶シリコンを積層し、その境界面には、シリコン酸化膜を形成する。そして、トレンチ内に固定電位絶縁電極を形成する際に、多結晶シリコンをエッチバックするが、本発明では、このエッチバックの際に、多結晶シリコンから成る領域とシリコン酸化膜とを含有する領域とのエッチングレート差を利用する。そのことで、本発明では、固定電位絶縁電極の接続表面に突起領域を形成することができる。
【００１９】
第３に、本発明の半導体装置の製造方法では、第１層目の多結晶シリコンを積層した後に、Ｐ型不純物を導入し、拡散する。その後、第２層目の多結晶シリコンを積層する。そのことで、第２層目の多結晶シリコンでは、第１層目の多結晶シリコンを拡散源として、不純物を拡散することができる。その結果、第１層目の多結晶シリコンに対し、第２層目の多結晶シリコン表面から熱拡散を行う必要はなく、拡散時間を大幅に短縮できるので、熱処理の合理化を図ることができる。
【００２０】
第４に、本発明の半導体装置の製造方法では、第３の効果に述べたように、第１層目の多結晶シリコンに、Ｐ型不純物を導入した後に、第２層目の多結晶シリコンを堆積する。そのことで、チャネル領域での遮断状態を形成するのに重要である固定電位絶縁電極において、トレンチ内壁に形成された酸化膜近傍の多結晶シリコンのＰ型不純物濃度を濃くすることができる。その結果、空乏層が確実に形成され、半導体装置のＯＦＦ動作をより確実に成すことができる。
【００２１】
第５に、本発明の半導体装置の製造方法では、第３の効果に述べたように、多結晶シリコン内での拡散深さを縮めることで、熱処理時間を短縮できる。そのことで、固定電位絶縁電極での熱処理工程において、ソース領域、ゲート領域を構成する拡散領域の拡散を抑制できるので、素子の微細化を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明における半導体装置及びその製造方法の一実施の形態について、図１〜図８を参照にして詳細に説明する。
【００２３】
先ず、図１から図４を参照とし、本実施の形態の半導体装置について、以下に説明する。
【００２４】
図１（Ａ）は本発明の半導体装置の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、等間隔をなして互いに平行な複数のトレンチ７がエピタキシャル層２の表面から形成されている。そして、基板１はドレイン取り出し領域として用いられており、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が導入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型の多結晶シリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。
【００２５】
図１（Ａ）及び図１（Ｂ）に示す如く、本実施の形態では、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、ゲート領域９の長手方向、つまり、Ｙ軸方向に延在し、１つのセルを形成する２本のゲート領域９間には、１本のソース領域４が形成されている。そして、本実施の形態では、ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置し、それぞれのゲート領域９から等距離に配置される。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に、つまり、Ｘ軸方向に延在し、形成されている。そして、トレンチ７の両端はそれぞれゲート領域９とその形成領域の一部を重畳させ、且つ、トレンチ７はＹ軸方向に一定間隔でゲート領域９間に形成されている。
【００２６】
次に、図２を参照として本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。
【００２７】
図２（Ａ）に示す如く、エピタキシャル層２に関し、主に、ソース領域４の下方に位置し、トレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。
【００２８】
一方、図２（Ａ）では図示していないが、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御するので、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
【００２９】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００３０】
図３（Ａ）は本発明の半導体装置である固定電位絶縁電極の断面図であり、図３（Ｂ）は該固定電位絶縁電極の斜視図である。
【００３１】
図３（Ａ）に示す如く、本実施の形態では、Ａｌ層１１とオーミックコンタクトする固定電位絶縁電極５の接続表面に突起領域１６を有している。この突起領域１６の形成方法は、半導体装置の製造方法にて後述するが、図３（Ｂ）に示す如く、突起領域１６は、トレンチの延在方向と平行に形成されている。そして、コンタクト領域１３（図２（Ｂ）参照）から露出する領域では、突起領域１６は固定電位絶縁電極５の接続表面にほぼ平行に２列形成されている。上述したように、固定電位絶縁電極５はＡｌ層１１（図２（Ａ）参照）とオーミックコンタクトするが、その接続表面に形成された突起領域１６もＡｌ層１１とオーミックコンタクトする。そして、固定電位絶縁電極５の接続領域では、突起領域１６が配置されていることで、Ａｌ層１１と固定電位絶縁電極５との接触面積を増大させることができる。
【００３２】
具体的には、本実施の形態では、固定電位絶縁電極５を構成する多結晶シリコンを積層構造とし、多結晶シリコンの境界面及びその近傍領域に突起領域１６が形成される。そして、該境界面には、シリコン酸化膜１７が形成されており、シリコン酸化膜１７の膜厚は、例えば、５〜２０Å程度である。この構造により、突起領域１６及び突起領域１６が形成されている下部の多結晶シリコンには、シリコン酸化膜１７が含有される。そして、本実施の形態では、シリコン酸化膜１７が含有される領域と多結晶シリコンから成る領域とのエッチングレート差により、突起領域１６は形成されている。
【００３３】
つまり、本実施の形態では、固定電位絶縁電極５の接続領域では、突起領域１６によりＡｌ層１１との接触面積を増大させることで、ソース領域４と同様に、固定電位絶縁電極５を確実に接地することができる。以下に、図４を用いて説明するが、本実施の形態の半導体装置では、ソース領域４と固定電位絶縁電極５とを同電位とし、更に、チャネル領域８と固定電位絶縁電極５とも、実質、同電位に保つことで、ＯＮ動作、ＯＦＦ動作をコントロールしている。本実施の形態では、Ａｌ層１１と固定電位絶縁電極５とのオーミックコンタクト性を向上させることで、固定電位絶縁電極５をより確実に接地することができる。その結果、本実施の形態の半導体装置では、上述したように、ＯＮ動作、ＯＦＦ動作を確実に成し、特に、ＯＦＦ動作におけるチャネル領域８の空乏層による遮断性を向上させることができる。
【００３４】
また、本実施の形態では、Ａｌ層１１との接続領域に突起領域１６を配置することで、微細な幅のトレンチ７内に形成された多結晶シリコンに対しても、オーミックコンタクト性を向上でき、更に、素子の微細化を実現することができる。
【００３５】
尚、本実施の形態では、シリコン酸化膜１７が、積層された多結晶シリコンの境界面に配置されている場合に関し、図３（Ａ）、（Ｂ）に図示したが、実際には、シリコン酸化膜１７が周囲の多結晶シリコンと混在した状態となっているように推測される。
【００３６】
次に、本発明の半導体素子の動作原理を説明する。
【００３７】
先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。
【００３８】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００３９】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、本発明の半導体装置は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時では、ドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓが接地され、ゲート電極Ｇが接地状態であるか、又は、ゲート電極Ｇに負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
【００４０】
ここで、図４を参照とし、上述した擬似的なＰ型領域について以下に説明する。図４（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図４（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００４１】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図４（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００４２】
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ３）程度、厚みは０．８〜１．４μｍ程度であるため、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００４３】
次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００４４】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇに所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００４５】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。するとドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００４６】
次に、図５から図８を参照とし、本実施の形態の半導体装置の製造方法について、以下に説明する。尚、以下の説明では、図１に示した半導体装置の構造で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００４７】
先ず、図５は、図１（Ｂ）のＣ−Ｃ線方向の断面図であり、ゲート領域９を構成するＰ型の拡散領域を形成する。Ｎ＋型の半導体基板１を準備し、その基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ２Ｃｌ２ガスとＨ２ガスを導入する。そのことにより、基板１上にＮ−型のエピタキシャル層２を成長させる。
【００４８】
そして、ゲート領域９を構成するＰ型の拡散領域を形成する。エピタキシャル層２表面に、公知のフォトリソグラフィ技術により、Ｐ型の拡散領域を形成する部分に開口部が設けられたシリコン酸化膜を選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０ｋｅＶ、導入量５．０×１０１５／ｃｍ２程度でイオン注入し、拡散する。
【００４９】
次に、図６は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、ソース領域４を構成するＮ型の拡散領域を形成する。エピタキシャル層２表面に、公知のフォトリソグラフィ技術により、Ｎ＋型の拡散領域を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１２０ｋｅＶ、導入量５．０×１０１５／ｃｍ２程度でイオン注入し、拡散する。その後、フォトレジストを除去する。
【００５０】
次に、図７は、図１（Ｂ）のＡ−Ａ方向の断面図であり、トレンチ７を形成し、多結晶シリコンを積層する。先ず、図７（Ａ）に示す如く、エピタキシャル層２の表面にシリコン酸化膜（図示せず）を全面に堆積する。そして、公知のフォトリソグラフィ技術によりトレンチ７を形成する部分に開口部が設けられるよう選択的にシリコン酸化膜を除去する。そして、例えば、完全異方性のドライエッチングにより、エピタキシャル層２表面からトレンチ７を形成する。その後、マスクとして使用したシリコン酸化膜を除去した後、シリコン表面を熱酸化し、シリコン表面に絶縁膜６を形成する。
【００５１】
次に、例えば、ＣＶＤ法により、エピタキシャル層２の上面及びトレンチ７内壁に、例えば、第１層目の多結晶シリコン２１を堆積する。この工程では、第１層目の多結晶シリコン２１をトレンチ７内壁の絶縁膜６から、例えば、５０００Å程度の厚みを有するように、堆積する。その後、多結晶シリコン２１に対し、多量のＰ型不純物、例えば、ホウ素（Ｂ）を導入し、拡散する。
【００５２】
次に、図７（Ｂ）に示す如く、例えば、ホウ素（Ｂ）が拡散されている第１層目の多結晶シリコン２１上面に、ＣＶＤ法により、第２層目の多結晶シリコン２２を、例えば、１４０００Å程度、堆積する。
【００５３】
このとき、本実施の形態では、第１層目の多結晶シリコン２１に対し、ホウ素（Ｂ）を導入し、拡散する工程と、ＣＶＤ法により、第２層目の多結晶シリコン２２を堆積する工程との間に、基板１をそれぞれの装置間を移動させる。そして、この移動時には、第１層目の多結晶シリコン２１は、大気中に曝され、その表面には、例えば、５〜２０Å程度の、薄膜から成るシリコン酸化膜１７が形成される。つまり、第２層目の多結晶シリコン２２は、第１層目の多結晶シリコン２１表面に形成されるシリコン酸化膜１７を覆うように形成される。尚、本実施の形態では、シリコン酸化膜１７を５〜２０Å程度形成する場合について説明したが、この場合に限定する必要は無い。本実施の形態では、後述するＰ型不純物が、第２層目の多結晶シリコン２２に拡散する程度の膜厚であれば、採用することができる。
【００５４】
そのことで、トレンチ７内を含め、基板１上面には、シリコン酸化膜１７を介して第１層目の多結晶シリコン２１と第２層目の多結晶シリコン２２とが、２層積層構造により形成される。
【００５５】
そして、本実施の形態では、第１層目の多結晶シリコン２１を積層した後に、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入し、拡散し、その上面を覆うように、第２層目の多結晶シリコン２２を積層する。そのことで、第２層目の多結晶シリコン２２では、不純物の導入工程を省略でき、第１層目の多結晶シリコン２１を拡散源として、Ｐ型不純物、例えば、ホウ素（Ｂ）を拡散することができる。
【００５６】
更に、本実施の形態では、トレンチ７内の多結晶シリコンに、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入し、拡散するが、第１層目の多結晶シリコン２１積層後に、不純物を導入し、拡散する。そのことで、第２層目の多結晶シリコン２２の上面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入し、第１層目の多結晶シリコン２１内まで拡散させる必要が無い。その結果、第１及び第２層目の多結晶シリコン２１、２２内に不純物を拡散させる熱処理時間を短縮することができる。そして、熱処理時間の短縮により、ソース領域４、ゲート領域９等の拡散領域の広がりを抑制することができるので、素子の微細化を実現できる。
【００５７】
更に、本実施の形態では、第１層目の多結晶シリコン２１に対して、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入することで、チャネル領域８の遮断性に起因する酸化膜６近傍の多結晶シリコンを高濃度領域とすることができる。そのことで、半導体装置のＯＦＦ動作時に、固定電位絶縁電極５から空乏層を確実に形成できるので、チャネル領域８での遮断性を向上させることができる。
【００５８】
次に、図８は、図１（Ｂ）のＡ−Ａ方向の断面図であり、図示の如く、第２層目の多結晶シリコン２２表面をエッチバックし、固定電位絶縁電極５を形成する。本実施の形態では、先ず、例えば、ＳＦ６＋Ｈｅ系のエッチャントを用いたドライエッチングを行い、その後、ＨＢｒ＋ＨＣｌ系のエッチャントを用いたドライエッチングを行うことで、第１及び第２の多結晶シリコン２１、２２を選択的に除去する。
【００５９】
このとき、本実施の形態では、先ず、上述したＳＦ６＋Ｈｅ系のエッチャントにより、一定時間エッチバックし、その後、ＨＢｒ＋ＨＣｌ系のエッチャントにより、終点検出方式のエッチバックを行う。そして、ＳＦ６＋Ｈｅ系のエッチャントを用いたエッチバックでは、エッチング時間の短縮を目的としており、ＨＢｒ＋ＨＣｌ系のエッチャントを用いたエッチバックでは、終点検出の他に、突起領域１６の形成を行う。特に、ＨＢｒ＋ＨＣｌ系のエッチャントを用いた場合、多結晶シリコンは１分間に３０００Å程度エッチバックされ、シリコン酸化膜は１分間に１２０Å程度エッチバックされる。
【００６０】
本実施の形態では、このエッチャント特性により、シリコン酸化膜１７が含有された領域と多結晶シリコン２１、２２からのみ成る領域では、そのエッチングレートに差が生じる。例えば、上述のＨＢｒ＋ＨＣｌ系のエッチャントに対し、シリコン酸化膜１７を含有する領域のエッチングレートは、１２０Å程度であり、一方、多結晶シリコンから成る領域のエッチングレートは、３０００Å程度である。そのことで、本実施の形態では、上述したエッチングレート差により、シリコン酸化膜１７を含有する領域のエッチバックが遅行し、固定電位絶縁電極５の表面には、突起領域１６が形成される。
【００６１】
その後、後工程の熱拡散工程を利用して、第１層目の多結晶シリコン２１内に導入されたＰ型不純物が、第２層目の多結晶シリコン２２内へと拡散され、固定電位絶縁電極５全体に分布する。そして、固定電位絶縁電極５を構成する多結晶シリコン内の不純物濃度は、例えば、１．０Ｅ２０（／ｃｍ３）程度となるように、第１層目の多結晶シリコン２１には、不純物の導入が行われる。尚、本実施の形態では、シリコン酸化膜２２の膜厚は、５〜２０Å程度であるため、不純物は、第１層目の多結晶シリコン２１から
第２層目の多結晶シリコン２２へと拡散する。
【００６２】
その後、Ａｌ層１０、１１、１５、シリコン酸化膜層１２、コンタクト領域１３、１４等を形成し、図１及び図２に示した半導体装置が完成する。
【００６３】
尚、本実施の形態では、例えば、固定電位絶縁電極はシリコン酸化膜を介して２層構造の場合について説明したが、この場合に限定する必要はない。例えば、多結晶シリコンを多層構造とし、その境界面にシリコン酸化膜を形成し、突起領域を多数列形成することも出来る。また、本実施の形態では、ソース領域、ゲート領域を形成した後にトレンチを形成する場合について説明したが、この場合に限定する必要はない。例えば、トレンチを形成した後に、ゲート領域、ソース領域を形成する場合でも良い。
【００６４】
更に、本実施の形態では、上述した半導体装置の構造に限定する必要は無い。例えば、縦型ＭＯＳトランジスタにおいて、トレンチ内に多結晶シリコンが堆積され、ゲート電極を構成する場合においても、該ゲート電極が金属層とオーミックコンタクトする領域に突起領域を形成することで、同様な効果を得ることができる。また、ＩＧＢＴ素子においても、同様である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図４】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図８】本発明の半導体装置の製造方法を説明するための断面図である。
【図９】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図１０】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【符号の説明】
【００６６】
１    基板
２    エピタキシャル層
３    ドレイン領域
４    ソース領域
５    固定電位絶縁電極
６    絶縁膜
７    トレンチ
８    チャネル領域
９    ゲート領域
１０  Ａｌ層
１１  Ａｌ層
１２  シリコン酸化膜
１３  コンタクト領域
１４  コンタクト領域
１５  Ａｌ層
１６  突起領域
１７  シリコン酸化膜
２１  第１層目の多結晶シリコン
２２  第２層目の多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005079320.tif 000008
【図７】
2005079320.tif 000009
【図８】
2005079320.tif 000010
【図９】
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【図１０】
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