(57)【要約】【課題】  主電流が縦方向に流れる半導体装置において、オン抵抗を小さく抑えながらアバランシシェ耐量を向上させる。【解決手段】  ドレイン領域１の一方の面側にチャネル領域１１が形成され、そのチャネル領域１１の一方の面側にソース領域１２が選択的に形成される。ゲート電極４は、ゲート酸化膜５を介してチャネル領域１１に隣接して設けられる。ソース電極６は、ソース領域１２およびチャネル領域１１の双方に接触するように形成される。小さなオン抵抗および高いアバランシェ耐量を実現するように、ソース領域１２とソース電極６との接触面積とチャネル領域１１とソース電極６との接触面積との比率が決められる。【選択図】      図２
2005079448.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域と、
上記ドレイン領域の一方の面側に形成されるチャネル領域と、
上記チャネル領域の一方の面側に選択的に形成されるソース領域と、
絶縁膜を介して上記チャネル領域に隣接して設けられるゲート電極と、
上記チャネル領域および上記ソース領域の双方に接触するソース電極と、
上記ドレイン領域の他方の面側に設けられるドレイン電極、
を備える半導体装置において、
上記ソース電極に接触する上記ソース領域の面積と上記ソース電極に接触する上記チャネル領域の面積との比率が、当該半導体装置のオン抵抗およびアバランシェ耐量の双方を考慮して決定される
ことを特徴とする半導体装置。
【請求項２】
ドレイン領域と、
上記ドレイン領域の一方の面側に形成されるチャネル領域と、
上記チャネル領域の一方の面側に選択的に形成されるソース領域と、
絶縁膜を介して上記チャネル領域に隣接して設けられるゲート電極と、
上記チャネル領域および上記ソース領域の双方に接触するソース電極と、
上記ドレイン領域の他方の面側に設けられるドレイン電極、
を備え、
上記ソース電極に接触する上記ソース領域の面積と上記ソース電極に接触する上記チャネル領域の面積との比率が、上記ゲート電極により上記チャネル領域内に形成されるチャネルを介して上記ソース電極から上記ドレイン電極に至る経路の抵抗値、および上記チャネル領域をベースとする寄生バイポーラトランジスタのベース抵抗の双方を考慮して決定される、
ことを特徴とする半導体装置。
【請求項３】
ドレイン領域と、
上記ドレイン領域の一方の面側に形成されるチャネル領域と、
上記チャネル領域の一方の面側に選択的に形成されるソース領域と、
絶縁膜を介して上記チャネル領域に隣接して設けられるゲート電極と、
上記チャネル領域および上記ソース領域の双方に接触するソース電極と、
上記ドレイン領域の他方の面側に設けられるドレイン電極、
を備え、
上記ソース電極に接触する上記ソース領域の面積ＳSRCと上記ソース電極に接触する上記チャネル領域の面積ＳCHとの比率が「０．５  ＜  ＳSRC／ＳCH  ＜  １」を満たす
ことを特徴とする半導体装置。
【請求項４】
第１の導電型の第１の半導体領域と、
上記第１の半導体領域の一方の面側に形成される第２の導電型の第２の半導体領域と、
上記第２の半導体領域の一方の面側に選択的に形成される第１の導電型の第３の半導体領域と、
絶縁膜を介して上記第２の半導体領域に隣接して設けられる第１の電極と、
上記第２の半導体領域および上記第３の半導体領域の双方に接触する第２の電極と、
上記第１の半導体領域の他方の面側に設けられる第３の電極、
を備える半導体装置において、
上記第２の電極に接触する上記第２の半導体領域の面積と上記第２の電極に接触する上記第３の半導体領域の面積との比率が、当該半導体装置のオン抵抗およびアバランシェ耐量の双方を考慮して決定される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主電流が縦方向に流れる半導体装置に係わり、特に、縦型のＭＯＳＦＥＴに係わる。
【背景技術】
【０００２】
図６（ａ）は、一般的な縦型ＭＯＳＦＥＴを上方から見た図である。また、図７は、図６（ａ）に示すＭＯＳＦＥＴのＡＡ断面図である。なお、ここでは、トレンチ型のＭＯＳＦＥＴを採り上げる。また、図６（ａ）では、ＭＯＳＦＥＴの上部に設けられる電極等を省略している。
【０００３】
このＭＯＳＦＥＴは、ドレイン領域１の一方の面側にチャネル領域２が形成され、さらにチャネル領域２の一方の面側に選択的にソース領域３が形成されている。また、チャネル領域２の表面からドレイン領域１に達するようにトレンチが形成され、そのトレンチを利用してゲート電極４が設けられている。尚、ゲート電極４とその周辺の半導体領域（ドレイン領域１、チャネル領域２、ソース領域３）との間には、ゲート酸化膜５が形成されている。さらに、ソース領域３およびチャネル領域２の双方に接触するようにソース電極６が形成されている。一方、ドレイン領域１の他方の面側には、ドレイン電極７が形成されている。なお、このような構成の半導体装置は、例えば、特許文献１、２に記載されている。
【０００４】
上記ＭＯＳＦＥＴでは、図６（ａ）に示すように、チャネル領域２の表面部にソース領域３が網目状に形成されている。すなわち、ソース電極６との接触面に着目すると、チャネル領域２は、ソース領域３の中に設けられた「窓」のように形成されている。なお、チャネル領域２、ソース領域３は、図６（ａ）に示す形状の他にも、図６（ｂ）に示すようなストライプ状に形成されることもある。
【０００５】
上記ＭＯＳＦＥＴにおいて、ゲート電極４に閾値以上の電位が与えられると、そのゲート電極４の近傍のチャネル領域２にＮチャネルが形成され、ドレイン領域１とソース領域３との間で電流が流れるようになる。すなわち、ＭＯＳＦＥＴがオン状態に制御される。
【特許文献１】特公平７−１２３１６５号公報（図１〜図２、１〜２ページ）
【特許文献２】特開平６−３１０７２７号公報（図１〜図４、段落００１２〜００１８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のような縦型ＭＯＳＦＥＴでは、一般に、図７に示すような寄生バイポーラトランジスタが形成されてしまう。そして、この寄生バイポーラトランジスタは、そのベース電位（ベース・エミッタ間電圧）が上昇するとオン状態となる。このため、この寄生バイポーラトランジスタのベース抵抗Ｒb （この寄生バイポーラトランジスタのベースとソース電極６との間の抵抗）の抵抗値が大きいと、ＭＯＳＦＥＴがアバランシェ状態となったときに抵抗Ｒb に発生する電位差が大きくなるため、寄生バイポーラトランジスタが動作しやすくなる。そして、この寄生バイポーラトランジスタが動作すると、寄生バイポーラトランジスタを介して大電流が流れ、ＭＯＳＦＥＴが破壊（アバランシェ破壊）するおそれがあった。
【０００７】
本発明の課題は、主電流が半導体基板に対して縦方向に流れる半導体装置において、オン抵抗を小さく抑えながらアバランシシェ耐量を向上させることである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ドレイン領域と、上記ドレイン領域の一方の面側に形成されるチャネル領域と、上記チャネル領域の一方の面側に選択的に形成されるソース領域と、絶縁膜を介して上記チャネル領域に隣接して設けられるゲート電極と、上記チャネル領域および上記ソース領域の双方に接触するソース電極と、上記ドレイン領域の他方の面側に設けられるドレイン電極、を備える構成であって、上記ソース電極に接触する上記ソース領域の面積と上記ソース電極に接触する上記チャネル領域の面積との比率が、当該半導体装置のオン抵抗およびアバランシェ耐量の双方を考慮して決定される。
【０００９】
本発明の他の態様の半導体装置は、上記構成を前提とし、上記ソース電極に接触する上記ソース領域の面積と上記ソース電極に接触する上記チャネル領域の面積との比率が、上記ゲート電極により上記チャネル領域内に形成されるチャネルを介して上記ソース電極から上記ドレイン電極に至る経路の抵抗値、および上記チャネル領域をベースとする寄生バイポーラトランジスタのベース抵抗の双方を考慮して決定される。
【００１０】
本発明の更に他の態様の半導体装置は、上記構成を前提とし、上記ソース電極に接触する上記ソース領域の面積ＳSRCと上記ソース電極に接触する上記チャネル領域の面積ＳCHとの比率が「０．５  ＜  ＳSRC／ＳCH  ＜  １」を満たすように形成される。
上記半導体装置のオン抵抗を小さくするためには、ソース電極に接触するソース領域の面積を大きくする必要がある。他方、上記半導体装置のアバランシェ耐量を高めるためには、この半導体装置内に形成される寄生バイポーラトランジスタのベース抵抗を小さくすることによってその寄生バイポーラトランジスタを動作しにくくすればよい。そして、上記寄生バイポーラトランジスタのベース抵抗を小さくするためには、ソース電極に接触するチャネル領域の面積を大きくする必要がある。このように、半導体装置のオン抵抗を小さくすることと、アバランシェ耐量を高くすることとは、トレードオフの関係にある。
【００１１】
本発明の半導体装置では、小さなオン抵抗および高いアバランシェ耐量を実現するために、上記トレードオフ関係を考慮し、ソース電極に接触するソース領域の面積とソース電極に接触するチャネル領域の面積との比率が適切に決定される。換言すれば、上記トレードオフ関係を考慮してソース電極に接触するソース領域の面積とソース電極に接触するチャネル領域の面積との比率を適切に決定することにより、小さなオン抵抗および高いアバランシェ耐量が実現される。
【００１２】
本発明のさらに他の態様の半導体装置は、第１の導電型の第１の半導体領域と、上記第１の半導体領域の一方の面側に形成される第２の導電型の第２の半導体領域と、上記第２の半導体領域の一方の面側に選択的に形成される第１の導電型の第３の半導体領域と、絶縁膜を介して上記第２の半導体領域に隣接して設けられる第１の電極と、上記第２の半導体領域および上記第３の半導体領域の双方に接触する第２の電極と、上記第１の半導体領域の他方の面側に設けられる第３の電極、を備える構成であって、上記第２の電極に接触する上記第２の半導体領域の面積と上記第２の電極に接触する上記第３の半導体領域の面積との比率が、当該半導体装置のオン抵抗およびアバランシェ耐量の双方を考慮して決定される。この半導体装置も、基本的に、上述の作用により上述の効果が得られる。
【発明の効果】
【００１３】
本発明によれば、主電流が縦方向に流れる半導体装置において、主電流経路のオン抵抗を抑えつつ、アバランシェ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の半導体装置の一実施形態に係る縦型のＭＯＳＦＥＴ（半導体装置）１００を上方から見た図である。また、図２（ａ）および図２（ｂ）は、それぞれ、図１に示すＭＯＳＦＥＴ１００のＡＡ断面図およびＢＢ断面図である。なお、ここでは、トレンチ型のＭＯＳＦＥＴを採り上げて説明する。また、図１では、ＭＯＳＦＥＴ１００の上部に設けられる電極等を省略している。
【００１５】
図１において、ドレイン領域（第１の半導体領域）１、ゲート電極（第１の電極）４、ゲート酸化膜（絶縁膜）５、ソース電極（第２の電極）６、及びドレイン電極（第３の電極）７は、基本的に、図６（ａ）を参照しながら説明した通りである。他方、チャネル領域（第２の半導体領域）１１は、ドレイン領域１の一方の面側に形成されている。また、ソース領域（第３の半導体領域）１２は、チャネル領域１１の一方の面側に選択的に形成されている。さらに、ゲート電極４は、ゲート酸化膜５を介してチャネル領域１１に隣接するように形成されている。そして、ソース電極６は、チャネル領域１１およびソース領域１２の双方に接触するように形成されている。
【００１６】
上記構成のＭＯＳＦＥＴ１００において、ゲート電極４に閾値以上の電位が与えられると、そのゲート電極４の近傍のチャネル領域１１にＮチャネル１３が形成され、ドレイン領域１とソース領域１２との間で電流が流れるようになる。すなわち、ＭＯＳＦＥＴ１００がオン状態に制御される。
【００１７】
ところで、一般に、ＭＯＳＦＥＴのオン抵抗は、出来るだけ小さいことが望ましい。ここで、ＭＯＳＦＥＴのオン抵抗とは、ＭＯＳＦＥＴがオン状態に制御されているときのドレイン・ソース間の抵抗値（ドレイン電極７からドレイン領域１、Ｎチャネル１３、ソース領域１２を介してソース電極６に至る主電流経路の抵抗値）をいうものとする。そして、このオン抵抗は、ソース領域１２とソース電極６との接触面積に依存する。すなわち、その接触面積が小さいとＭＯＳＦＥＴ１００のオン抵抗は大きくなり、その接触面積が大きいとＭＯＳＦＥＴ１００のオン抵抗は小さくなる。したがって、ＭＯＳＦＥＴ１００のオン抵抗を大きくしないためには、ソース領域１２とソース電極６との接触面積を、ある程度大きくする必要がある。
【００１８】
他方、縦型のＭＯＳＦＥＴは、構造的に、寄生バイポーラトランジスタが形成されてしまう。図２（ａ）に示す例では、Ｎ型のドレイン領域１、Ｐ型のチャネル領域１１、Ｎ型のソース領域１２を、それぞれコレクタ、ベース、エミッタとしたＮＰＮ型のバイポーラトランジスタが形成されている。ここで、この寄生バイポーラトランジスタは、ベース抵抗Ｒb （この寄生バイポーラトランジスタのベースとソース電極６との間の抵抗）に発生する電位差が所定値よりも大きくなったときにオン状態となる。
【００１９】
例えば、上記ＭＯＳＦＥＴを用いてインダクタンス負荷を動作させる場合、ＭＯＳＦＥＴのターンオフ時にそのインダクタンスに発生する逆起電圧により定格を越える大きな電圧がそのＭＯＳＦＥＴに印加されると、ＭＯＳＦＥＴはアバランシェ状態となる。このとき、ベース抵抗Ｒb の抵抗値が大きいと、その抵抗Ｒb に発生する電位差が大きくなり、寄生バイポーラトランジスタが動作する。そして、この寄生バイポーラトランジスタを介して大電流が流れると、ＭＯＳＦＥＴが破壊（アバランシェ破壊）してしまう。
【００２０】
このようなＭＯＳＦＥＴの破壊を回避するための方策の一つとして、ベース抵抗Ｒb の抵抗値を小さくすることによってアバランシェ耐量を高くする手法が知られている。ここで、ベース抵抗Ｒb の抵抗値は、図１〜図２に示すＭＯＳＦＥＴでは、チャネル領域１１とソース電極６との接触面積に依存する。すなわち、その接触面積が小さいと、ベース抵抗Ｒb の抵抗値が大きくなり、寄生バイポーラトランジスタが動作しやすくなるので、アバランシェ耐量は低下する。一方、その接触面積を大きくすれば、ベース抵抗Ｒb の抵抗値が小さくなり、寄生バイポーラトランジスタが動作しにくくなるので、アバランシェ耐量は高くなる。したがって、アバランシェ耐量を高くするためには、チャネル領域１１とソース電極６との接触面積を、ある程度大きくする必要がある。
【００２１】
このように、縦型ＭＯＳＦＥＴのオン抵抗を小さくするためには、ソース領域１２とソース電極６との接触面積を大きくする必要がある。一方、縦型ＭＯＳＦＥＴのアバランシェ耐量を高くするためには、チャネル領域１１とソース電極６との接触面積を大きくする必要がある。ところが、ＭＯＳＦＥＴ（特に、パワーＭＯＳＦＥＴ）は、通常、多数のＭＯＳＦＥＴセルを並列に接続することにより構成されており、各セルは、出来るだけ微小に形成されていることが望ましい。このため、各ＭＯＳＦＥＴセルを所定のサイズで形成する場合、ソース領域１２とソース電極６との接触面積を大きくすると、チャネル領域１１とソース電極６との接触面積がその分だけ小さくなり、反対に、チャネル領域１１とソース電極６との接触面積を大きくすると、ソース領域１２とソース電極６との接触面積はその分だけ小さくなる。すなわち、ＭＯＳＦＥＴのオン抵抗とアバランシェ耐量とは、トレードオフの関係にある。
【００２２】
図３は、チャネル領域１１およびソース領域１２の設計とＭＯＳＦＥＴの特性の関係を示す図である。ここでは、チャネル領域１１とソース電極６との接触面積ＳCHと、ソース領域１２とソース電極６との接触面積ＳSRCとの比率を表す「ＳSRC／ＳCH」をパラメータとして、ＭＯＳＦＥＴのオン抵抗及びアバランシェ耐量を示す。なお「ＳSRC／ＳCH」は、ソース電極６に接触するチャネル領域１１の面積を「１」としたときの、ソース電極６に接触するソース領域１２の面積を表す。
【００２３】
図３に示すように、オン抵抗を小さくするためには、面積比ＳSRC／ＳCHを大きくする必要がある。ただし、面積比ＳSRC／ＳCHを「０．５」以上とすれば、オン抵抗が十分に小さくなる。一方、アバランシェ耐量を高くするためには、面積比ＳSRC／ＳCHを小さくする必要がある。ただし、面積比ＳSRC／ＳCHを「１」以下とすれば、アバランシェ耐量が十分に高くなる。したがって、実施形態のＭＯＳＦＥＴでは、小さなオン抵抗および高いアバランシェ耐量を実現するために、下記の条件の下でチャネル領域１１およびソース領域１２の表面形状が設計される。
【００２４】
０．５  ＜  ＳSRC／ＳCH  ＜  １
なお、従来の縦型ＭＯＳＦＥＴは、一般に、「ＳSRC／ＳCH  ≧  １」であった。すなわち、従来の縦型ＭＯＳＦＥＴは、通常、ソース電極６に接触するチャネル領域１１の表面面積よりも、ソース電極６に接触するソース領域１２の表面面積の方が大きかった。
【００２５】
本発明に係るＭＯＳＦＥＴは、上述したように、オン抵抗およびアバランシェ耐量の双方を考慮して設計される。このとき、本発明に係るＭＯＳＦＥＴでは、ソース電極６に接触するチャネル領域１１の面積に対してソース領域１２の面積が相対的に小さく形成される。このため、図１〜図２に示す例では、各ＭＯＳＦＥＴセルのソース領域１２がチャネル領域１１内で互いに隔離されるように形成されている。
【００２６】
ただし、本発明において、ソース領域１２の形状は、特に限定されるものではない。また、本発明に係るＭＯＳＦＥＴは、トレンチ型に限定されるものでもなく、さらに、様々な変形も可能である。
図４（ａ）は、本発明の他の形態のＭＯＳＦＥＴを上方から見た図であり、図４（ｂ）は、図４（ａ）に示すＭＯＳＦＥＴのＣＣ断面図である。このＭＯＳＦＥＴは、図１〜図２に示したものと異なり、ソース領域１２が連続して形成されている。ただし、このソース領域１２は、チャネル領域１１とソース電極６との接触面積を広げるために、その一部が細く形成されている。すなわち、ソース領域１２は、その幅が「Ｗ１」である部分と「Ｗ２」である部分から構成されている。
【００２７】
図５（ａ）〜図５（ｃ）は、本発明のさらに他の実施形態のＭＯＳＦＥＴを示す図である。なお、図５（ａ）〜図５（ｃ）に示す断面図は、それぞれ、図１におけるＡＡ断面図およびＢＢ断面図に相当する。
図５（ａ）に示すＭＯＳＦＥＴでは、ソース電極６と接触すべきチャネル領域１１の表面領域に、チャネル領域１１と同じ導電型の高不純物濃度領域２１が形成されている。ここで、高不純物濃度領域２１を設けると、寄生バイポーラトランジスタのベース抵抗Ｒb が小さくなる。なお、高不純物濃度領域２１の不純物濃度は、ソース領域１２とほぼ同じであり、例えば１０19ｃｍ-3程度である。ちなみに、チャネル領域１１の不純物濃度は、例えば１０17ｃｍ-3程度である。
【００２８】
図５（ｂ）は、プレーナ型のＭＯＳＦＥＴを示す図である。プレーナ型のＭＯＳＦＥＴでは、よく知られているように、ゲート電極２２はゲート酸化膜を介してチャネル領域１１の上部に設けられる。プレーナ型のＭＯＳＦＥＴにおいても、オン抵抗およびアバランシェ耐量の双方を考慮して、ソース電極６と接触するソース領域１２およびチャネル領域１１の面積が決められる。
【００２９】
図５（ｃ）は、チャネル領域１１の表面領域に高不純物濃度領域２１を設けたプレーナ型のＭＯＳＦＥＴを示す図である。高不純物濃度領域２１については、図５（ａ）を参照しながら説明した通りである。
なお、上述の実施例では、Ｎ型のＭＯＳＦＥＴを示したが、本発明はＰ型のＭＯＳＦＥＴにも適用可能である。
【００３０】
また、上述の実施例では、ＭＯＳＦＥＴを採り上げて説明したが、本発明はこれに限定されるものではない。すなわち、本発明は、主電流が半導体基板に対して縦方向に流れる半導体装置（主に、パワー半導体素子）に適用可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体装置の一実施形態に係る縦型ＭＯＳＦＥＴを上方から見た図である。
【図２】（ａ）および（ｂ）は、図１に示すＭＯＳＦＥＴの断面図である。
【図３】チャネル領域およびソース領域の設計とＭＯＳＦＥＴの特性の関係を示す図である。
【図４】他の実施形態のＭＯＳＦＥＴを示す図である。
【図５】さらに他の実施形態のＭＯＳＦＥＴを示す図である。
【図６】（ａ）および（ｂ）は、一般的な縦型ＭＯＳＦＥＴを上方から見た図である。
【図７】図６（ａ）に示すＭＯＳＦＥＴの断面図である。
【符号の説明】
【００３２】
１        ドレイン領域
２、１１  チャネル領域
３、１２  ソース領域
４、２２  ゲート電極
５        ゲート酸化膜
６        ソース電極
７        ドレイン電極
１３      チャネル
２１      高不純物濃度領域
１００    ＭＯＳＦＥＴ（半導体装置）
【図１】
2005079448.tif 000003
【図２】
2005079448.tif 000004
【図３】
2005079448.tif 000005
【図４】
2005079448.tif 000006
【図５】
2005079448.tif 000007
【図６】
2005079448.tif 000008
【図７】
2005079448.tif 000009