(57)【要約】【課題】高アスペクト比のトレンチをエピタキシャル層で埋めるプロセスをおこなわずに、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層よりなる繰り返しｐｎ接合構造を作製すること。【解決手段】ｎ型半導体基板１の表面上にｐ型エピタキシャル層２をエピタキシャル成長させる。異方性エッチングによりｐ型エピタキシャル層２の一部を除去して、柱状のｐ型半導体領域３を形成する。柱状のｐ型半導体領域３の幅は、その高さよりも小さい。柱状のｐ型半導体領域３のピッチは、柱状のｐ型半導体領域３の幅よりも大きい。柱状のｐ型半導体領域３およびｎ型半導体基板１の上にｎ型エピタキシャル層４をエピタキシャル成長法させる。そして、ｎ型エピタキシャル層４の、柱状のｐ型半導体領域３上の部分を除去することにより、繰り返しｐｎ接合構造を作製する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の半導体層の表面上に第１導電型の第２の半導体層をエピタキシャル成長させる工程と、
前記第２の半導体層の一部を除去して前記第１の半導体層の一部を露出させるとともに前記第２の半導体層を複数の柱状に残す工程と、
前記第１の半導体層の露出面から第２導電型の第３の半導体層をエピタキシャル成長させて、前記第２の半導体層が除去された部分を該第３の半導体層で埋める工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
さらに、前記第３の半導体層をエピタキシャル成長させた後、前記第３の半導体層の、柱状の前記第２の半導体層上に積層された部分を除去する工程を有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
柱状の前記第２の半導体層の幅が該第２の半導体層の高さよりも小さくなるように、前記第２の半導体層の一部を除去することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
柱状の前記第２の半導体層の幅が該第２の半導体層のピッチよりも小さくなるように、前記第２の半導体層の一部を除去することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
ドライエッチング処理またはウェットエッチング処理による異方性エッチングをおこなって、前記第２の半導体層を柱状に残すことを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に関し、特にｐ型半導体領域とｎ型半導体領域とが交互に繰り返し配置され、かつｐ型半導体領域とｎ型半導体領域との接合面が基板表面に対して垂直な方向に延びる構造（以下、繰り返しｐｎ接合構造とする）を備えた半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来の高耐圧半導体素子は、高い降伏電圧を得るために主電流経路に高比抵抗のドリフト領域を設けており、高耐圧のものほどこの部分の電圧降下が大きくなるので、オン電圧が高くなるという問題がある。この問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に積層した繰り返しｐｎ接合構造で構成し、オフ状態の時は空乏化して耐圧を負担するようにした半導体素子が公知である（たとえば、特許文献１、特許文献２参照。）。
【０００３】
上述した繰り返しｐｎ接合構造を有する半導体素子を作製するため、図８および図９に示すように、ｎ型（またはｐ型）の半導体基板１０１にトレンチ１０２を形成し、エピタキシャル成長をおこなってトレンチ１０２をｐ型（またはｎ型）のエピタキシャル層１０３で埋める方法が検討されている。しかし、この方法では、トレンチ１０２が完全に埋まる前に、トレンチ開口部が塞がってしまい、トレンチ１０２内に埋め込まれたエピタキシャル層１０３の中に空隙１０４が残ったり、結晶欠陥が生じたりしやすいという欠点がある。
【０００４】
空隙や結晶欠陥などの埋め込み不良領域がエピタキシャル層１０３中に存在すると、図１０に示すように、エピタキシャル層１０３の深さ方向の不純物濃度プロファイルが不均一になる。そのため、作製された半導体素子の特性が不安定になってしまう。なお、図１０には、ボロン（Ｂ）の不純物濃度プロファイルが示されている。
【０００５】
トレンチを埋めるエピタキシャル層中に空隙が残らないようにするため、つぎのような製造方法が提案されている。トレンチ内に１回目のエピタキシャル成長をおこなった後、成長したエピタキシャル膜の一部を除去することによりトレンチの開口部を広げる。そして、２回目のエピタキシャル成長をおこない、トレンチを埋めることによって、繰り返しｐｎ接合構造を得る（たとえば、特許文献３参照。）。
【０００６】
ところで、本出願人は、選択エピタキシャル成長法により半導体基板上に櫛形の断面形状を有する凹凸構造を形成し、さらにその凹凸構造を選択エピタキシャル成長法によりエピタキシャル層で埋める方法を提案している（たとえば、特許文献４参照。）。この方法によれば、トレンチの開口幅に対する深さの比（アスペクト比）が高いトレンチ構造を形成する必要がない。
【０００７】
【特許文献１】特公平２−５４６６１号公報
【特許文献２】米国特許第５２１６２７５号明細書
【特許文献３】特開２００１−１９６５７３号公報
【特許文献４】特開２００２−２０３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
トレンチ構造をエピタキシャル層で埋める方法により作製される半導体素子を高耐圧化するには、トレンチのアスペクト比を１０以上にする必要があるが、このような、いわゆる高アスペクト比のトレンチをエピタキシャル成長法により埋め込む場合には、トレンチ内を埋めるエピタキシャル層中に結晶欠陥や空隙が非常にできやすい。そのため、エピタキシャル層の深さ方向の不純物濃度プロファイルが不均一になりやすいという問題点がある。そのような問題があるため、高アスペクト比のエピタキシャル層を有する高耐圧半導体素子を得ることは困難である。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、高アスペクト比のトレンチをエピタキシャル層で埋めるプロセスをおこなわずに、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層よりなる繰り返しｐｎ接合構造を作製することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、第１の半導体層の表面上に第１導電型の第２の半導体層をエピタキシャル成長させる工程と、前記第２の半導体層の一部を除去して前記第１の半導体層の一部を露出させるとともに前記第２の半導体層を複数の柱状に残す工程と、前記第１の半導体層の露出面から第２導電型の第３の半導体層をエピタキシャル成長させて、前記第２の半導体層が除去された部分を該第３の半導体層で埋める工程と、を含むことを特徴とする。
【００１１】
また、請求項２の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、さらに、前記第３の半導体層をエピタキシャル成長させた後、前記第３の半導体層の、柱状の前記第２の半導体層上に積層された部分を除去する工程を有することを特徴とする。
【００１２】
また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、柱状の前記第２の半導体層の幅が該第２の半導体層の高さよりも小さくなるように、前記第２の半導体層の一部を除去することを特徴とする。
【００１３】
また、請求項４の発明にかかる半導体素子の製造方法は、請求項３に記載の発明において、柱状の前記第２の半導体層の幅が該第２の半導体層のピッチよりも小さくなるように、前記第２の半導体層の一部を除去することを特徴とする。
【００１４】
また、請求項５の発明にかかる半導体素子の製造方法は、請求項１〜４のいずれか一つに記載の発明において、ドライエッチング処理またはウェットエッチング処理による異方性エッチングをおこなって、前記第２の半導体層を柱状に残すことを特徴とする。
【００１５】
上述した発明によれば、第１の半導体層の表面にエピタキシャル成長した第２の半導体層をパターニングにより柱状に成形するので、空隙や結晶欠陥がなく、また不純物濃度プロファイルが均一な柱状の第２の半導体層が得られる。
【発明の効果】
【００１６】
本発明にかかる半導体素子の製造方法によれば、第１の半導体層上に、空隙や結晶欠陥がなく、また不純物濃度プロファイルが均一な第１導電型の第２の半導体層を柱状に形成し、隣り合う柱状の第２の半導体層間を、エピタキシャル成長させた第２導電型の第３の半導体層で埋めるので、高アスペクト比のトレンチをエピタキシャル層で埋めるプロセスをおこなわずに、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層を形成することができる。したがって、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層よりなる繰り返しｐｎ接合構造を作製することができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、本発明は、繰り返しｐｎ接合構造の製造方法にかかわるものであるため、ソースやドレインの構造およびそれらの製造プロセス等については任意であり、以下の説明および添付図面では省略する。したがって、本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等に適用される。また、以下の説明では、第１導電型をｐ型とし、第２導電型をｎ型とするが、その逆の場合も同様である。
【００１８】
実施の形態１．
図１〜図５は、本発明の実施の形態１にかかる半導体素子の製造方法を説明するための要部断面図である。図２に示すように、第１の半導体層となるｎ型半導体基板１を用意する。そして、図３に示すように、エピタキシャル成長法によりｎ型半導体基板１の表面上に第２の半導体層となるｐ型エピタキシャル層２を積層する。特に限定しないが、たとえばｐ型エピタキシャル層２の厚さは１０μｍである。
【００１９】
ついで、図４に示すように、ＲＩＥ（反応性イオンエッチング）等の異方性エッチングをおこない、ｐ型エピタキシャル層２の一部を除去して、ｎ型半導体基板１上に起立する複数の柱状のｐ型半導体領域３を形成する。その際、柱状のｐ型半導体領域３の幅が、その高さよりも小さくなるようにする。また、柱状のｐ型半導体領域３のピッチが、柱状のｐ型半導体領域３の幅よりも大きくなるようにする。つまり、ｐ型エピタキシャル層２の一部を除去することにより、隣り合う柱状のｐ型半導体領域３の間に、アスペクト比が１０よりも低い、いわゆる低アスペクト比のトレンチに相当する溝が形成されるようにする。
【００２０】
ここで、柱状のｐ型半導体領域３の幅とは、ｎ型半導体基板１の表面に平行な面が柱状のｐ型半導体領域３を横切ることによりできる柱状のｐ型半導体領域３の断面形状において、短い方の辺の長さのことである。柱状のｐ型半導体領域３の高さとは、柱状のｐ型半導体領域３の、ｎ型半導体基板１の表面に垂直な方向の長さのことである。特に限定しないが、たとえば柱状のｐ型半導体領域３の幅は１μｍであり、高さは１０μｍである。したがって、ＲＩＥ等によりｐ型エピタキシャル層２が除去された部分では、ｎ型半導体基板１が露出する。また、柱状のｐ型半導体領域３のピッチとは、隣り合う柱状のｐ型半導体領域３の間の長さのことである。特に限定しないが、たとえば柱状のｐ型半導体領域３のピッチは５μｍである。
【００２１】
ついで、図１に示すように、柱状のｐ型半導体領域３およびｎ型半導体基板１の上にエピタキシャル成長法により第３の半導体層となるｎ型エピタキシャル層４を積層し、ｐ型エピタキシャル層２が除去された部分をｎ型エピタキシャル層４で埋める。ついで、図５に示すように、ｎ型エピタキシャル層４の、柱状のｐ型半導体領域３上の部分を除去し、ｐ型半導体領域３、およびｐ型エピタキシャル層２が除去された部分を埋めるｎ型半導体領域５の表面を平坦化する。このようにして、ｐ型半導体領域３とｎ型半導体領域５とからなる繰り返しｐｎ接合構造ができあがる。
【００２２】
ここで、エピタキシャル成長法として、ＬＰＥ（液相成長）法、ＣＶＤ（気相成長）法、ＭＢＥ（分子線エピタキシー）法または原子線エピタキシー法を採用することができる。エピタキシャル成長用の材料として、モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）、ＨＣｌ、Ｈ2、ＰＨ3、ＡｓＨ3、Ｂ2Ｈ6などを用いることができる。
【００２３】
また、ｐ型エピタキシャル層２の一部を除去して柱状のｐ型半導体領域３を形成するためのエッチング方法として、ドライエッチング処理またはウェットエッチング処理による異方性エッチングを採用することができる。異方性エッチング用の材料として、ＣＦ4、ＨＢｒ、ＳＦ6、ＨＣｌ、ＮＦ3、ＨＦなどを用いることができる。また、ｎ型エピタキシャル層４を除去する方法として、ＣＭＰ（化学機械研磨）等の研磨法やドライエッチングによるエッチバック法などを採用することができる。
【００２４】
ところで、繰り返しｐｎ接合構造を有する半導体素子において耐圧を確保しつつ低オン抵抗を得るためには、繰り返しｐｎ接合構造を構成するｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるようにする必要がある。したがって、図５に示すように、ｎ型半導体領域５の幅（柱状のｐ型半導体領域３のピッチ）がｐ型半導体領域３の幅よりも広い場合には、ｎ型半導体領域５の不純物濃度をｐ型半導体領域３の不純物濃度よりも低くする。特に図示しないが、ｎ型半導体領域５の幅とｐ型半導体領域３の幅を同じにしてもよい。この場合には、ｎ型半導体領域５の不純物濃度とｐ型半導体領域３の不純物濃度は同じである。
【００２５】
実施の形態１によれば、ｎ型半導体基板１の表面にエピタキシャル成長したｐ型エピタキシャル層２をパターニングにより柱状に成形するので、空隙や結晶欠陥がなく、不純物濃度プロファイルが均一なｐ型半導体領域３が得られる。また、ｐ型エピタキシャル層２が除去された部分が低アスペクト比のトレンチに相当するので、通常のエピタキシャル成長法でも、そのｐ型エピタキシャル層２の除去部分を、空隙や結晶欠陥がなく、不純物濃度プロファイルが均一なｎ型エピタキシャル層４で埋めることができる。
【００２６】
したがって、結晶欠陥や空隙がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層よりなる繰り返しｐｎ接合構造を作製することができる。図６に、本実施の形態１により製造した深さ方向の寸法が１０μｍであるｐ型エピタキシャル層を有する半導体素子について、本発明者が調べたｐ型エピタキシャル層中の不純物（ボロン）の深さ方向の濃度プロファイルを示す。図６より、深さ方向に均一な不純物濃度プロファイルが得られていることがわかる。
【００２７】
実施の形態２．
図７は、本発明の実施の形態２にかかる半導体素子の製造方法を説明するための要部断面図である。図７に示すように、実施の形態２は、実施の形態１の製造方法において、ｎ型半導体基板１の表面に成長させたｐ型エピタキシャル層２の一部をエッチングにより除去する際に、柱状のｐ型半導体領域６の側壁をテーパー状にエッチングして、柱状のｐ型半導体領域６が、ｎ型半導体基板１に近いほど太くなるようにしたものである。その他の工程は実施の形態１と同じである。
【００２８】
実施の形態２によれば、柱状のｐ型半導体領域６が、ｎ型半導体基板１に近いほど太いので、柱状のｐ型半導体領域６の高さが実施の形態１よりも高くても、柱状のｐ型半導体領域６を形成した後のエピタキシャル成長工程などにおいて柱状のｐ型半導体領域６が倒れるのを防ぐことができる。したがって、実施の形態１よりも深い繰り返しｐｎ接合構造を作製することができる。たとえば、ｎ型半導体基板１の表面にｐ型エピタキシャル層２を５０μｍの厚さになるように成長させ、柱状のｐ型半導体領域６の側壁を図７に示すようにテーパー状にエッチングすることによって、深さが５０μｍである繰り返しｐｎ接合構造を作製することができる。
【００２９】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、ｐ型エピタキシャル層２の厚さ、柱状のｐ型半導体領域３，６の幅や高さやピッチなどの値は一例であり、これに限定されるものではない。また、第１の半導体層である半導体基板と、その表面にエピタキシャル成長させる第２の半導体層の導電型を同じにしてもよい。この場合には、第２の半導体層を除去した部分を埋める第３の半導体層の導電型を、第１の半導体層である半導体基板と異なる導電型とすればよい。また、実施の形態ではシリコン半導体を例にして説明したが、本発明は、ＳｉＣなどの化合物半導体にも適用可能である。
【産業上の利用可能性】
【００３０】
以上のように、本発明にかかる半導体素子の製造方法は、繰り返しｐｎ接合構造を備えたＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の高耐圧半導体素子を製造するのに有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１を説明するための要部断面図である。
【図２】本発明の実施の形態１を説明するための要部断面図である。
【図３】本発明の実施の形態１を説明するための要部断面図である。
【図４】本発明の実施の形態１を説明するための要部断面図である。
【図５】本発明の実施の形態１を説明するための要部断面図である。
【図６】本発明の実施の形態１により製造された繰り返しｐｎ接合構造のエピタキシャル層の不純物濃度プロファイルを示す特性図である。
【図７】本発明の実施の形態２を説明するための要部断面図である。
【図８】従来の製造方法を説明するための要部断面図である。
【図９】従来の製造方法を説明するための要部断面図である。
【図１０】従来法により製造された繰り返しｐｎ接合構造のエピタキシャル層の不純物濃度プロファイルを示す特性図である。
【符号の説明】
【００３２】
１  第１の半導体層（ｎ型半導体基板）
２  第２の半導体層（ｐ型エピタキシャル層）
３，６  第２の半導体層（柱状のｐ型半導体領域）
４  第３の半導体層（ｎ型エピタキシャル層）
【図１】
2005142336.tif 000003
【図２】
2005142336.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005142336.tif 000009
【図８】
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【図９】
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【図１０】
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