(57)【要約】【課題】ＡＤ変換の精度を向上させる。【解決手段】アナログ値をデジタル値に変換するための基準電圧を各接続部に発生する直列抵抗体と、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが並列に組み合わされて構成され前記接続部ごとに設けられる半導体スイッチと、を有し、前記ＰＭＯＳＦＥＴが有する第１のゲート電極に第１の電圧を印加して導通させ、且つ、前記ＮＭＯＳＦＥＴが有する第２のゲート電極に前記第１の電圧よりも高い第２の電圧を印加して導通させて、前記半導体スイッチより出力される前記基準電圧と前記アナログ値とを比較した結果に基づいて前記デジタル値を生成するＡＤコンバータであって、前記第１のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第２のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う制御回路を有することとする。【選択図】    図１
2005142932.tif 000002
【特許請求の範囲】
【請求項１】
アナログ値をデジタル値に変換するための基準電圧を各接続部に発生する直列抵抗体と、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが並列に組み合わされて構成され前記接続部ごとに設けられる半導体スイッチと、を有し、前記ＰＭＯＳＦＥＴが有する第１のゲート電極に第１の電圧を印加して導通させ、且つ、前記ＮＭＯＳＦＥＴが有する第２のゲート電極に前記第１の電圧よりも高い第２の電圧を印加して導通させて、前記半導体スイッチより出力される前記基準電圧と前記アナログ値とを比較した結果に基づいて前記デジタル値を生成するＡＤコンバータであって、
前記第１のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第２のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う制御回路を有することを特徴とするＡＤコンバータ。
【請求項２】
前記制御回路は、
前記半導体スイッチを導通させるための制御電圧が入力され、当該入力の極性を反転させた出力を前記第１のゲート電極に印加させる第１のインバータと、
前記第１のインバータの出力が入力され、当該入力の極性を反転させた出力を前記第２のゲート電極に印加させる第２のインバータと、
前記第１のインバータの負極側に前記第１の電圧より降圧された第３の電圧を印加する降圧回路、又は、前記第２のインバータの正極側に前記第２の電圧より昇圧された第４の電圧を印加する昇圧回路、の少なくともいずれか一方と、  
を有することを特徴とする請求項１に記載のＡＤコンバータ。  
【請求項３】
前記制御回路は、
前記半導体スイッチを導通させるための制御電圧が入力され、当該入力の極性を反転させた出力を前記第２のゲート電極に印加させる第１のインバータと、
前記第１のインバータの出力が入力され、当該入力の極性を反転させた出力を前記第１のゲート電極に印加させる第２のインバータと、
前記第２のインバータの負極側に前記第１の電圧より降圧された第３の電圧を印加する降圧回路、又は、前記第１のインバータの正極側に前記第２の電圧より昇圧された第４の電圧を印加する昇圧回路、の少なくともいずれか一方と、  
を有することを特徴とする請求項１に記載のＡＤコンバータ。
【請求項４】
前記昇圧回路は、容量素子と、
一方の端子には前記第２の電圧、他方の端子には前記容量素子の一方の端子、制御電極には一方又は他方のレベルとなる制御信号がそれぞれ入力され、当該制御信号が前記一方のレベルとなるとき導通する第１のスイッチング素子と、
一方の端子には前記容量素子の他方の端子、他方の端子には前記第１の電圧、制御電極には前記制御信号がそれぞれ入力され、当該制御信号が前記一方のレベルとなるとき導通する第２のスイッチング素子と、
一方の端子には出力端子、他方の端子には前記容量素子の前記一方の端子、制御電極には前記制御信号がそれぞれ入力され、当該制御信号が前記他方のレベルとなるとき導通する第３のスイッチング素子と、
一方の端子には前記容量素子の前記他方の端子、他方の端子には前記第２の電圧、制御電極には前記制御信号がそれぞれ入力され、当該制御信号が前記他方のレベルとなるとき導通する第４のスイッチング素子と、
前記第１のスイッチング素子の前記一方の端子と前記第３のスイッチング素子の前記一方の端子との間に接続されるとともに、前記出力端子の初期電圧を確定するための第５のスイッチング素子と、
を有することを特徴とする請求項２又は３に記載のＡＤコンバータ。
【請求項５】
請求項１に記載のＡＤコンバータは、前記デジタル値のビット数分、前記アナログ値と選択された前記基準電圧とを逐次比較した結果に基づいて前記デジタル値を生成する逐次比較型であることを特徴とするＡＤコンバータ。
【請求項６】
アナログ値をデジタル値に変換するための基準電圧を各接続部に発生する直列抵抗体と、第１のＰＭＯＳＦＥＴ及び第１のＮＭＯＳＦＥＴが並列に組み合わされて構成され前記接続部ごとに設けられる第１の半導体スイッチと、を有し、当該デジタル値のビット数分、前記第１のＰＭＯＳＦＥＴが有する第１のゲート電極に第１の電圧を印加して導通させ、且つ、前記第１のＮＭＯＳＦＥＴが有する第２のゲート電極に前記第１の電圧よりも高い第２の電圧を印加して導通させて、前記第１の半導体スイッチより出力される前記基準電圧と前記アナログ値とを逐次比較した結果に基づいて前記デジタル値を生成するＡＤコンバータであって、
前記第１の半導体スイッチを前記接続部の数分有するとともに、同時に導通／非導通とさせる前記第１の半導体スイッチごとにグループ分けを行った第１のスイッチ群と、
前記グループが有する前記第１の半導体スイッチの数のうち最大数分、第２のＰＭＯＳＦＥＴ及び第２のＮＭＯＳＦＥＴが並列に組み合わされて構成された第２の半導体スイッチを有し、前記第２の半導体スイッチは、前記グループが有する前記第１の半導体スイッチの各出力が並列に入力されるとともに、前記第２のＰＭＯＳＦＥＴが有する第３のゲート電極に前記第１の電圧を印加して導通させ、且つ、前記第２のＮＭＯＳＦＥＴが有する第４のゲート電極に前記第２の電圧を印加して導通させて、当該入力を出力する第２のスイッチ群と、
前記第２の半導体スイッチの出力と、前記アナログ値とを比較する比較器と、
前記比較器の出力に基づいて前記デジタル値の各ビットを順次生成するエンコーダと、
前記第１のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第２のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う第１の制御回路と、
前記第３のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第４のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う第２の制御回路と、
を有することを特徴とするＡＤコンバータ。
【請求項７】
第３のＰＭＯＳＦＥＴ及び第３のＮＭＯＳＦＥＴが並列に組み合わされて構成され、前記第２の半導体スイッチの出力が入力されるとともに、第３のＰＭＯＳＦＥＴが有する第５のゲート電極に前記第１の電圧を印加して導通させ、且つ、前記第３のＮＭＯＳＦＥＴが有する第６のゲート電極に前記第２の電圧を印加して導通させて、当該入力を出力する第３の半導体スイッチと、
第４のＰＭＯＳＦＥＴ及び第４のＮＭＯＳＦＥＴが並列に組み合わされて構成され、前記アナログ値が入力されるとともに、第４のＰＭＯＳＦＥＴが有する第７のゲート電極に前記第１の電圧を印加して導通させ、且つ、前記第４のＮＭＯＳＦＥＴが有する第８のゲート電極に前記第２の電圧を印加して導通させて、当該入力を出力する第４の半導体スイッチと、
一方の端子には前記第３及び前記第４の半導体スイッチの出力が交互に入力され、他方の端子側の電圧レベルを前記比較器に出力する容量素子と、
前記第５のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第６のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う第３の制御回路と、
前記第７のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第８のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う第４の制御回路と、を有すること、を特徴とする請求項６に記載のＡＤコンバータ。
【請求項８】
前記直列抵抗体を所定数折り返して配線してあること、を特徴とする請求項６に記載のＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤコンバータに関する。
【背景技術】
【０００２】
ＡＤコンバータは、逐次比較型、一括比較型などの種類があり、さらには、積分器を用いるタイプ、直列抵抗体（一般に、ラダー抵抗と称される。）を用いるタイプなどに分類される。以下では、直列抵抗体を用いたＡＤコンバータについて簡単に説明する。
【０００３】
ＡＤコンバータは、その分解能（例えばｍビット）に応じて、２↑ｍ個（↑はべき乗）の抵抗を直列接続した直列抵抗体を有する。直列抵抗体の一端には、電源電圧ＶＤＤを接続し、他端には接地電圧ＧＮＤを接続してある。また、直列抵抗体を構成する抵抗の各接続部には、ＰＭＯＳ及びＮＭＯＳＦＥＴが並列に組み合わさって構成されたトランスファーゲート（若しくはトランスミッションゲートと称される。以下、ＴＧと称する。）が接続される。
【０００４】
ＴＧは、ＰＭＯＳ及びＮＭＯＳＦＥＴのそれぞれのゲート電極に対して互いに逆極性且つ同一レベルの電圧を印加させることで、ＰＭＯＳ及びＮＭＯＳＦＥＴがともに導通状態になったとき、自身と接続される直列抵抗体の接続部でのアナログ電圧を外部に出力する所謂ＣＭＯＳアナログスイッチとして機能する。
【０００５】
ＡＤコンバータは、これらのＴＧの導通／非導通を制御し、さらには、導通させたＴＧより出力される直列抵抗体の接続部でのアナログ電圧（基準電圧）と、デジタル値へと変換を行うアナログ値と、の比較結果に基づいて、当該アナログ値をデジタル値に変換するのである（例えば、以下に示す特許文献１参照）。
【特許文献１】特開平６−１２０８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年、半導体集積回路における動作電圧の低電圧化への移行が加速しており、ＡＤコンバータならびにそれが有するＴＧについても低電圧動作させるように設計・開発が押し進められている。しかしながら、ＴＧを低電圧動作させた場合、ＴＧの導通時の電流が流れにくくなり、ＴＧのＯＮインピーダンスが増加する問題点が発生することとなる。さらに、増加したＴＧのＯＮインピーダンスと配線容量との積による時定数によって、直列抵抗体の接続部より選択された基準電圧の波形が鈍ってしまい、当該基準電圧が確定する前にアナログ値との誤った比較が行われてＡＤ変換の精度が悪化するおそれもある。
【０００７】
特に、基準電圧の波形が鈍るという問題点は、基準電圧として電源電圧ＶＤＤの１／２（以下、１／２ＶＤＤと称する。）が選択される場合、すなわち、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓがともに１／２ＶＤＤ付近となる場合において、より顕著となって現れることとなる。  
本発明は、前述した課題に鑑みてなされたものであり、ＡＤ変換の精度を向上させたＡＤコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前述した課題を解決するための主たる本発明は、アナログ値をデジタル値に変換するための基準電圧を各接続部に発生する直列抵抗体と、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが並列に組み合わされて構成され前記接続部ごとに設けられる半導体スイッチと、を有し、前記ＰＭＯＳＦＥＴが有する第１のゲート電極に第１の電圧を印加して導通させ、且つ、前記ＮＭＯＳＦＥＴが有する第２のゲート電極に前記第１の電圧よりも高い第２の電圧を印加して導通させて、前記半導体スイッチより出力される前記基準電圧と前記アナログ値とを比較した結果に基づいて前記デジタル値を生成するＡＤコンバータであって、前記第１のゲート電極に印加する前記第１の電圧を降圧すること、又は、前記第２のゲート電極に印加する前記第２の電圧を昇圧すること、の少なくともいずれか一方を行う制御回路を有することとする。
【発明の効果】
【０００９】
本発明によれば、ＡＤ変換の精度を向上させたＡＤコンバータを提供することができる。
【発明を実施するための最良の形態】
【００１０】
＜ＡＤコンバータの構成＞
図１を参照しつつ、本発明の一実施形態に係るＡＤコンバータについて説明する。なお、以下に説明する本実施形態では、ＡＤコンバータは逐次比較型ＡＤコンバータとし、アナログ電圧ＶＡを８ビットのデジタル値（Ｄ７〜Ｄ０）に変換するものとする。
【００１１】
図１において、逐次比較型ＡＤコンバータは、直列抵抗体１０、第１のスイッチ群２５、第２のスイッチ群３５、アナログスイッチ４０、５０、容量素子６０、コンパレータ７０、エンコーダ８０を有する。
【００１２】
直列抵抗体１０は、一方の端子には電源電圧ＶＤＤ、他方の端子には接地電位ＧＮＤが接続されており、後述のコンパレータ７０において、アナログ電圧ＶＡと比較させる基準電圧について各接続部に発生させるものである。本実施形態では、逐次比較型ＡＤコンバータは、８ビットの分解能を有するので、直列抵抗体１０は、抵抗値Ｒを有する２５６（＝２↑８）個の抵抗を、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列接続し、２５５個（＝２↑８−１）の各接続部の分圧電圧を基準電圧として発生させる。
【００１３】
ところで、直列抵抗体１０が有する抵抗の個数は、逐次比較型ＡＤコンバータの分解能に応じて、べき乗の単位で増加することとなるので、直列抵抗体１０を縦長に配置することは現実的に困難なものとなる。そこで、直列抵抗体１０は、図１に示すように、所定数（図１に示す例では３回）折り返して配置することが好ましい。直列抵抗体１０を折り返して配置することによって、その配置面積を凝縮するとともに他の回路素子の配置を容易とさせる。さらには、直列抵抗体１０を縦長に配置した場合と比べて、両端のエッチング誤差などによる分圧比の変動が生じにくくなる。
【００１４】
第１のスイッチ群２５は、直列抵抗体１０の各接続部と１対１に設けられるトランスファーゲート（以下、ＴＧと称する。『第１の半導体スイッチ』）２１の集合体である。また、第１のスイッチ群２５では、ＴＧ２１を選択するための制御電圧Ａの本数を節約して各回路素子の配置を容易にするために、同一の制御電圧Ａに基づいて共に導通若しくは非導通の状態とさせるべく制御を行うＴＧ２１ごとにグループ分けを行う。つまり、当該グループ２０は、制御電圧Ａの本数に１対１に対応しており、制御電圧Ａの本数をｎ本とした場合、当該グループ２０はｎ組存在することとなる。
【００１５】
本実施形態では、制御電圧Ａ（Ａ１〜Ａ６４）の本数は"６４"本とし、第１のスイッチ群２５は、制御電圧Ａ１に基づいて"３"個のＴＧ（２１ａ、２１ｂ、２１ｃ）についての一括した導通／非導通の制御がなされるグループ２０ａや、制御電圧Ａ６４に基づいて"４"個のＴＧ２１についての一括した導通／非導通の制御がなされるグループ２０ｂなど、計"６４"組のグループ２０が存在する。
【００１６】
ここで、制御電圧Ａ１に属するグループ２０ａを例に挙げて、第１のスイッチ群２５が有する各グループ２０内の構成について、さらに詳細に説明する。なお、ここでは、制御電圧Ａのレベルが"０"の論理値を示すとき、各ＴＧ（２１ａ、２１ｂ、２１ｃ）は導通し、制御電圧Ａのレベルが"１"の論理値を示すとき、各ＴＧ（２１ａ、２１ｂ、２１ｃ）は非導通となることとする。
【００１７】
グループ２０ａは、制御電圧Ａ１に基づいて一括した導通／非導通の制御がなされる"３"個のＴＧ（２１ａ、２１ｂ、２１ｃ）と、インバータ２２と、インバータ２３により構成される。
【００１８】
ＴＧ（２１ａ、２１ｂ、２１ｃ）は、それぞれ、ＰＭＯＳＦＥＴ（『Ｐ型スイッチング素子』）及びＮＭＯＳＦＥＴ（『Ｎ型スイッチング素子』）が並列に組み合わされて構成される。インバータ２２は、後述のエンコーダ８０から供給される制御電圧Ａが印加され、その論理を反転させた出力が、インバータ２３及びＴＧ（２１ａ、２１ｂ、２１ｃ）が有するＰＭＯＳＦＥＴのゲート電極（『第１のゲート電極』）に印加される。インバータ２３は、インバータ２２の出力が印加され、その論理を反転させた出力、すなわち制御電圧Ａと同じ論理値を示す電圧が、ＴＧ（２１ａ、２１ｂ、２１ｃ）が有するＮＭＯＳＦＥＴのゲート電極（『第２のゲート電極』）に印加される。
【００１９】
つまり、インバータ２２及びインバータ２３は、ＴＧ（２１ａ、２１ｂ、２１ｃ）が有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを共に導通若しくは非導通の状態とさせるべく、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート電極に互いに論理の反転した制御電圧を印加させるための制御回路として機能する。
【００２０】
第２のスイッチ群３５は、第１のスイッチ群２５の各グループ２０が有するＴＧ２１の個数のうち最大の数分、アナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）を有する。本実施形態では、グループ２０ａが"３"個のＴＧ（２１ａ、２１ｂ、２１ｃ）を有する以外、その他のグループ２０は"４"個のＴＧ２１を有するので、第１のスイッチ群２５の各グループ２０が有するＴＧ２１の個数のうち最大の数は"４"個となる。よって、第２のスイッチ群３５は、"４"個のアナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）、すなわち"４"個のＴＧ（『第２の半導体スイッチ』）３１を有することとなる。
【００２１】
アナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）の各ＴＧ３１には、第１のスイッチ群２５の各グループ２０が有するＴＧ２１の各出力が並列に入力される。例えば、アナログスイッチ３０ａのＴＧ３１には、第１のスイッチ群２５のグループ２０ごとに、そのグループ２０が有するいずれか一つのＴＧ２１の出力が、ノードＸ（図１参照）を介して入力される。同様に、アナログスイッチ３０ｂのＴＧ３１には、第１のスイッチ群２５のグループ２０ごとに、アナログスイッチ３０ａのＴＧ３１の場合とは異なるＴＧ２１の出力が、ノードＹ（図１参照）を介して入力される。その他、アナログスイッチ（３０ｃ、３０ｄ）の場合も同様である。つまり、制御電圧Ａに基づいて第１のスイッチ群２５のいずれか一つのグループ２０が選択された場合に、その選択されたグループ２０が有するＴＧ２１の各出力が、アナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）の各ＴＧ３１にそれぞれ並列に入力されることとなる。
【００２２】
また、アナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）は、それぞれ、ＴＧ３１、インバータ３２、インバータ３３を有しており、第１のスイッチ群２５が有するアナログスイッチ（２１、２２、２３）の場合と同様な構成となる。さらに、アナログスイッチ（３０ａ、３０ｂ、３０ｃ、３０ｄ）は、各ＴＧ３１のいずれか一つを選択するための制御電圧Ｂ（『第２の制御信号』）に基づいて、それぞれ独立した導通／非導通の制御を行う。つまり、第２のスイッチ群３５において、制御電圧Ａに基づいて第１のスイッチ群２５のいずれか一つのグループ２０が選択された後、その選択されたグループ２０が有するＴＧ２１の各出力のうちいずれか一つを制御電圧Ｂに基づいて選択することとなる。
【００２３】
アナログスイッチ４０は、コンパレータ７０において、容量素子６０の両端子間の電位差が保持される性質を利用した比較処理（以下、チョッパ型方式と称する。）を行う場合に必要なアナログスイッチである。なお、アナログスイッチ４０は、第１のスイッチ群２５が有するアナログスイッチ（２１、２２、２３）の場合と同様に、ＴＧ４１、インバータ４２、インバータ４３を有しており、制御電圧Ａ、Ｂに基づいて選択された第２のスイッチ群のうちいずれか一つのアナログスイッチ３０の出力が入力される。そして、制御電圧Ｃに基づいて、ＴＧ４１についての導通／非導通の制御が行われる。
【００２４】
アナログスイッチ５０は、アナログスイッチ４０と同様に、チョッパ型方式を採用する場合に必要なアナログスイッチである。なお、アナログスイッチ５０は、第１のスイッチ群２５が有するアナログスイッチ（２１、２２、２３）と同様に、ＴＧ、第１のインバータ、第２のインバータ（いずれも不図示）を有しており、アナログスイッチ５０には、外部よりアナログ電圧ＶＡが入力される。そして、制御電圧Ｄに基づいて、ＴＧ（不図示）についての導通／非導通の制御を行う。
【００２５】
容量素子６０は、アナログスイッチ４０の出力又はアナログスイッチ５０の出力が入力されたとき、充放電が行われる。そして、つぎの充放電が行われるまで、所定の容量値Ｃに基づいた両端子間の所定の電位差を保持する。
【００２６】
コンパレータ（『比較器』）７０は、容量素子６０のコンパレータ７０側の電圧レベルに基づいて、アナログ電圧ＶＡと、選択された基準電圧と、の１／２近似法による順次比較を行うものである。
【００２７】
エンコーダ８０は、１／２近似法に基づいて、制御電圧Ａ、Ｂ、Ｃ、Ｄを所定のタイミングで順次生成する。そして、コンパレータ７０の比較出力に基づいて、８ビットのデジタル値の各ビット（Ｄ７〜Ｄ０）を順次求めていき、レジスタ９０へ格納する。以下、エンコーダ８０のより詳細な動作を説明する。
【００２８】
まず、エンコーダ８０は、最初の基準電圧としての電源電圧ＶＤＤの１／２（以下、１／２ＶＤＤと称する。）を、直列抵抗体１０の各接続部から選択すべく、１／２ＶＤＤに対応した第１のスイッチ群２５のグループ２０並びにアナログスイッチ３０を、制御電圧Ａ、Ｂによって順次導通させる。
【００２９】
そして、アナログスイッチ５０が導通且つアナログスイッチ４０を非導通とさせて、アナログスイッチ５０の出力（アナログ電圧ＶＡ）を容量素子６０の一方の端子（アナログスイッチ４０側）に入力させる。この後、容量素子６０の他方の端子（コンパレータ７０側）の電圧レベルが、１／２ＶＤＤとして確定される。
【００３０】
つぎに、アナログスイッチ５０を非導通且つアナログスイッチ４０を導通とさせて、容量素子６０の一方の端子（アナログスイッチ４０側）及び他方の端子（コンパレータ７０側）との電位差を保持したまま、容量素子６０の一方の端子（アナログスイッチ４０側）の電位を変化させる。この結果、容量素子６０の他方の端子（コンパレータ７０側）の電圧レベルは、（アナログ電圧ＶＡ−１／２ＶＤＤ）に確定される。エンコーダ８０は、容量素子６０の他方の端子（コンパレータ７０側）の電圧レベルに基づいて、１／２近似法による最初の比較を行うこととなる。
【００３１】
ここで、例えば、アナログ電圧ＶＡが１／２ＶＤＤより大きい場合、「１」の比較結果をレジスタ９０の最上位ビットＤ７に保持させることとなる。そして、アナログ電圧ＶＡが（１／２ＶＤＤ〜ＶＤＤ）の間にあることが判明したので、（１／２ＶＤＤ〜ＶＤＤ）の中間電圧３／４ＶＤＤをつぎの基準電圧として設定する。以後は、同様の動作をレジスタ９０の最下位ビットＤ０まで繰り返し、８ビットのデジタル値を生成することとなる。
【００３２】
以上が、本発明の実施形態に係る逐次比較型ＡＤコンパレータの構成の概要である。なお、前述した実施形態において、チョッパ型方式を採用せずに、コンパレータ７０が、単純に、制御電圧Ａ及びＢに基づいて選択されたアナログスイッチ３０の出力と、アナログ電圧ＶＡと、の比較を行うようにしてもよい。この場合、アナログスイッチ４０、アナログスイッチ５０及び容量素子６０を有する必要がなくなる。
【００３３】
＜本発明に係る昇圧／降圧＞
＝＝＝  概要  ＝＝＝
前述したように、図１に示した逐次比較型ＡＤコンバータでは、各回路素子の配置を容易にさせるべく、直列抵抗体１０を折り返し配線し、制御電圧Ａの本数を減少させるなどの工夫をした。この結果、直列抵抗体１０の各接続部から所望の基準電圧を選択してコンパレータ７０において比較を行う場合、選択した基準電圧が、少なくともＴＧ（２１、３１）や、直列抵抗体１０からＴＧ３１までの間の各配線を介して、コンパレータ７０に入力されることとなる。よって、従来の場合、ＴＧ（２１、３１）のＯＮインピーダンスと、直列抵抗体１０からＴＧ３１までの間の各配線容量の積で求まる時定数によって、選択した基準電圧の波形が鈍ってしまい、コンパレータ７０へ伝搬する際に遅延が生じることとなる。また、逐次比較型ＡＤコンバータでは、デジタル値のビット数に応じた回数分、基準電圧の選択並びにアナログ電圧ＶＡとの比較が行われるので、デジタル値の各ビットを生成する際の基準電圧の伝搬遅延が累積されて現れることとなる。
【００３４】
さらに、図１に示した逐次比較型ＡＤコンバータでは、チョッパ型方式を採用するので、容量素子６０は勿論のこと、アナログスイッチ４０やアナログスイッチ５０を有することとなる。そこで、直列抵抗体１０の各接続部より選択された基準電圧は、さらに、アナログスイッチ４０が有するＴＧ４１や、ＴＧ３１からＴＧ４１までの間の配線を介して、コンパレータ７０に入力されることとなる。このため、従来の場合、ＴＧ４１のＯＮインピーダンスと、ＴＧ３１からＴＧ４１までの間の配線容量の積で求まる時定数によって、さらに基準電圧の伝搬遅延が生じることとなる。また、アナログ電圧ＶＡについても、アナログスイッチ５０がＴＧ（不図示）を有する以上、そのＴＧのＯＮインピーダンスに基づく配線遅延によって、アナログ電圧ＶＡの伝搬遅延が生じることは言うまでもない。
【００３５】
また、従来の場合、１／２近似法に基づいて最初の基準電圧１／２ＶＤＤが選択され、ＴＧ（２１、３１、４１）が有するＰＭＯＳ及びＮＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓがともに１／２ＶＤＤ付近となるとき、とりわけ、ＴＧ（２１、３１、４１）の導通時の電流が流れにくくＯＮインピーダンスが高くなるので（図５中に示すＡ点参照）、前述した基準電圧の伝搬遅延は顕著となって現れる。
【００３６】
そこで、本発明では、ＴＧ２１、ＴＧ３１、ＴＧ４１、さらには、アナログスイッチ５０が有するＴＧ（不図示）について、ＮＭＯＳＦＥＴを導通させる際にそのゲート電極（『第２の電極』）へ印加する電圧レベルを、電源電圧ＶＤＤからＰＭＯＳＦＥＴの電圧降下分を差し引いた値（『第２の電圧』）よりも高くなるように昇圧回路（後述）を介して昇圧することとする。つまり、ＴＧ（２１、３１、４１など）のＮＭＯＳＦＥＴのゲート電極に印加する電圧レベルは、直列抵抗体１０やコンパレータ７０などの動作電圧として用いられる電源電圧ＶＤＤ付近よりも高くする。
【００３７】
このことによって、図５に示すように、ＴＧ（２１、３１、４１）のＮＭＯＳＦＥＴのドレイン・ソース電流が昇圧前と比べて多く流れるため、特に、電源電極１／２ＶＤＤ付近のＯＮインピーダンスが低くなる（図５中に示すＢ点参照）。そして、この結果として、基準電圧の伝搬遅延が改善され、ひいては、ＡＤ変換の精度が向上することとなる。なお、アナログスイッチ５０が有するＴＧ（不図示）について、ＮＭＯＳＦＥＴを導通させる際にそのゲート電極に印加する電圧レベルを昇圧することで、同様に、アナログ電圧ＶＡの伝搬遅延が改善されることは言うまでもない。
【００３８】
さらに、本発明において、ＴＧ２１、ＴＧ３１、ＴＧ４１、さらには、アナログスイッチ５０が有するＴＧ（不図示）について、ＰＭＯＳＦＥＴを導通させる際にそのゲート電極（『第１の電極』）へ印加する制御電圧／Ａ、／Ｂ、／Ｃ、／Ｄの電圧レベルを、接地電位ＧＮＤからＮＭＯＳＦＥＴの電圧降下分足し合わせた値（『第１の電圧』）よりも低くなるように降圧回路を介して降圧することとする。つまり、制御電圧／Ａ、／Ｂ、／Ｃ、／Ｄは、直列抵抗体１０やコンパレータ７０などの接地電位ＧＮＤ付近よりも低い電圧レベルとする。
【００３９】
このことによって、ＮＭＯＳＦＥＴを導通させる際にそのゲート電極に印加する電圧レベルを昇圧する場合と同様に、ＰＭＯＳＦＥＴのドレイン・ソース電流が降圧前と比べて多く流れるため、電源電極１／２ＶＤＤ付近のＯＮインピーダンスを低くする効果が得られることとなる。
【００４０】
なお、本発明では、ＮＭＯＳＦＥＴを導通させる際にそのゲート電極に印加する電圧レベルを昇圧する場合と、ＰＭＯＳＦＥＴを導通させる際にそのゲート電極に印加する電圧レベルを降圧する場合を、それぞれ単独で実施しても勿論よいが、両方の場合を実施したときには相乗効果が得られることとなる。
【００４１】
＝＝＝  ＴＧとその周辺回路の第１の構成例  ＝＝＝
図２は、本発明に係るＴＧとその周辺回路の構成の一例を示す図である。なお、同図に示す例では、制御電圧ＣＴＬが"１"の論理値を示すとき、ＴＧ１００は導通状態となり、制御電圧ＣＴＬが"０"の論理値を示すとき、ＴＧ１００は非導通状態となるように、ＴＧ１００の周辺回路には論理が組み込まれることとする。
【００４２】
ＴＧ１００は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが並列に組み合わされて構成され、図１に示した、ＴＧ２１、ＴＧ３１、ＴＧ４１、さらには、アナログスイッチ５０が有するＴＧ（不図示）に該当するものである。
【００４３】
インバータ（請求項２に記載する『第１のインバータ』）１１０は、インバータ２２、３２、４２、さらには、アナログスイッチ５０が有するインバータ（不図示）に該当するものである。インバータ１１０は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列に組み合わせて構成される。また、インバータ１１０に制御電圧ＣＴＬが入力されると、その入力の論理（極性）を反転させた出力が、ＴＧ１００のＰＭＯＳＦＥＴのゲート電極に印加されることとなる。なお、インバータ１１０は、通常の電源電圧ＶＤＤによって動作するので、論理値"１"の出力の場合、その出力の電圧レベルは、電源電圧ＶＤＤのままである。
【００４４】
インバータ（請求項２に記載する『第２のインバータ』）１２０は、インバータ２３、３３、４３、さらには、アナログスイッチ５０が有するインバータ（不図示）に該当するものである。インバータ１２０は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列に組み合わせて構成される。インバータ１２０にインバータ１１０の出力が入力されると、この入力の論理（極性）を反転させた出力が、ＴＧ１００のＮＭＯＳＦＥＴのゲート電極に印加されることとなる。
【００４５】
また、インバータ１２０が有するＰＭＯＳＦＥＴの正極側には、通常の電源電圧ＶＤＤよりも高く昇圧された昇圧回路の出力Ｖｕｐが接続される。よって、インバータ１２０が論理値"１"を出力する場合、その出力の電圧レベルは、ＰＭＯＳＦＥＴの電圧降下分を無視した場合、昇圧回路の出力Ｖｕｐ（『第４の電圧』）を示すこととなる。
【００４６】
以上が、ＮＭＯＳＦＥＴを導通させる場合、ＮＭＯＳＦＥＴのゲート電極に印加する電圧レベルを昇圧させるための構成である。なお、ＰＭＯＳＦＥＴを導通させる場合、ＰＭＯＳＦＥＴのゲート電極に印加する電圧レベルを降圧させるには、インバータ１１０の負極側の電圧レベルを変更すればよい。具体的には、インバータ１１０が有するＮＭＯＳＦＥＴの負極側に、接地電位ＧＮＤよりも低く降圧された降圧回路の出力（『第３の電圧』）を接続することとなる。
【００４７】
＝＝＝  ＴＧとその周辺回路の第２の構成例  ＝＝＝
図３は、本発明に係るＴＧとその周辺回路の構成のその他の例を示す図である。なお、同図に示す例では、制御電圧／ＣＴＬが"１"の論理値を示すとき、ＴＧ１００は非導通状態となり、制御電圧／ＣＴＬが"０"の論理値を示すとき、ＴＧ１００は非導通状態となるように、ＴＧ１００の周辺回路には論理が組み込まれることとする。このため、図１及び図２に示したＴＧ（２１、３１、４１、１００など）の周辺回路とは構成が異なる。
【００４８】
ＴＧ２００は、図２に示したＴＧ１００と同様である。  
インバータ（請求項３に記載する『第１のインバータ』）２１０は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列に組み合わせて構成される。また、インバータ２１０に制御電圧／ＣＴＬが入力されると、その入力の論理を反転させた出力が、ＴＧ２００のＮＭＯＳＦＥＴのゲート電極に印加されることとなる。なお、インバータ２１０が有するＰＭＯＳＦＥＴの正極側の端子には、通常の電源電圧ＶＤＤよりも高く昇圧された昇圧回路の出力Ｖｕｐが接続される。よって、インバータ２１０が論理値"１"を出力する場合、その出力の電圧レベルは、ＰＭＯＳＦＥＴの電圧降下分を無視した場合、昇圧回路の出力Ｖｕｐ（『第４の電圧』）を示すこととなる。
【００４９】
インバータ（請求項３に記載する『第２のインバータ』）２２０は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列に組み合わせて構成される。また、インバータ２２０にインバータ２１０の出力が入力されると、この入力の論理を反転させた出力が、ＴＧ２００のＰＭＯＳＦＥＴのゲート電極に印加されることとなる。なお、インバータ２２０は、通常の電源電圧ＶＤＤによって動作する。このため、インバータ２１０より昇圧された昇圧回路の出力Ｖｕｐが入力された場合であっても、インバータ２２０が通常の電源電圧ＶＤＤによって動作する以上、論理値"１"を示す出力の電圧レベルは、電源電圧ＶＤＤのままである。
【００５０】
以上が、ＮＭＯＳＦＥＴを導通させる場合、ＮＭＯＳＦＥＴのゲート電極に印加する電圧レベルを昇圧させるための構成である。なお、ＰＭＯＳＦＥＴを導通させる場合、ＰＭＯＳＦＥＴのゲート電極に印加する電圧レベルを降圧させるには、インバータ２２０の負極側の電圧レベルを変更すればよい。具体的には、インバータ２２０が有するＮＭＯＳＦＥＴの負極側に、接地電位ＧＮＤよりも低く降圧された降圧回路の出力（『第３の電圧』）を接続することとなる。
【００５１】
＜昇圧回路の構成＞
図４は、本発明の実施形態に係る昇圧回路の構成を示す図である。  
同図に示す昇圧回路は、リングオシレータ３０１、インバータ（３０２、３０６）、アナログスイッチ（３０３、３０４、３０７、３０８）、容量素子３０５、アナログスイッチ３０９、を有する。
【００５２】
リングオシレータ３０１は、直列に接続した複数のインバータによるループ状の回路を形成することで、クロック信号などのパルス信号を発生する発振回路である。なお、リングオシレータ３０１以外にも、ＣＲ発振器や水晶発振器を代用することも可能である。  
インバータ３０２は、アナログスイッチ３０３及びアナログスイッチ３０４の論理（正論理ｏｒ負論理）に応じて設けられたものである。同様に、インバータ３０６は、アナログスイッチ３０７及びアナログスイッチ３０８の論理（正論理ｏｒ負論理）に応じて設けられたものである。なお、以下では、アナログスイッチ（３０３、３０４、３０７、３０８）は、正論理を採用することとする。  
アナログスイッチ（『第１のスイッチング素子』）３０３は、一方の端子に電源電圧ＶＤＤ（『第２の電圧』）、他方の端子には容量素子３０５の電源電圧ＶＤＤ側の端子を接続させる。また、アナログスイッチ（『第２のスイッチング素子』）３０４は、一方の端子に容量素子３０５の接地電位ＧＮＤ側の端子、他方の端子に接地電位ＧＮＤ（『第１の電圧』）を接続させる。
【００５３】
ここで、リングオシレータ３０１の出力が論理値"０"のとき、インバータ３０２を介して論理を反転させた論理値"１"が、アナログスイッチ３０３及びアナログスイッチ３０４に入力され、アナログスイッチ３０３及びアナログスイッチ３０４は共に導通した状態となる。なお、アナログスイッチ３０７及びアナログスイッチ３０８は、インバータ３０６を介して論理値"０"が入力されることになるので、非導通の状態である。そして、容量素子３０５では１回目の充電がなされ、容量素子３０５のアナログスイッチ３０３側の端子の電圧レベルは電源電圧ＶＤＤとなり、容量素子３０５のアナログスイッチ３０４側の端子の電圧レベルは接地電位ＧＮＤとなる。
【００５４】
アナログスイッチ（『第３のスイッチング素子』）３０７は、一方の端子に昇圧回路の出力端子、他方の端子には容量素子３０５の電源電圧ＶＤＤ側の端子を接続させる。また、アナログスイッチ（『第４のスイッチング素子』）３０８は、一方の端子に容量素子３０５の接地電位ＧＮＤ側の端子、他方の端子に電源電圧ＶＤＤを接続させる。
【００５５】
ここで、リングオシレータ３０１の出力が論理値"０"から論理値"１"へと切り替わったとき、インバータ３０２及びインバータ３０６を介して、リングオシレータ３０１の出力と同様の論理値"１"が、アナログスイッチ３０７及びアナログスイッチ３０８に入力される。よって、アナログスイッチ３０７及びアナログスイッチ３０８は非導通の状態から導通した状態へと遷移する。一方、アナログスイッチ３０３及びアナログスイッチ３０４は、論理値"０"が入力されるので、導通した状態から非導通の状態へ遷移し、容量素子３０５では、２回目の充電がなされる。この２回目の充電において、容量素子３０５のアナログスイッチ３０８側の端子の電圧レベルは、電源電圧ＶＤＤである。一方、容量素子３０５のアナログスイッチ３０７側の端子の電圧レベルは、１回目の充電での容量素子３０５の両端子間の電位差ＶＤＤ分シフトすることで、電源電圧ＶＤＤの２倍となる。
【００５６】
つまり、昇圧回路は、２回目の充電がなされた後、容量素子３０５のアナログスイッチ３０７側の端子に発生した２倍の電源電圧ＶＤＤを、電源電圧ＶＤＤの昇圧電圧とし、出力端子Ｖｕｐを介して、図２に示したインバータ１２０が有するＰＭＯＳＦＥＴ側の端子や、図３に示したインバータ２１０が有するＰＭＯＳＦＥＴ側の端子に入力するのである。
【００５７】
アナログスイッチ（『第５のスイッチング素子』）３０９は、一方の端子にアナログスイッチ３０３側の電源電圧ＶＤＤ側の端子、他方の端子にはアナログスイッチ３０７の電源電圧ＶＤＤ側の端子を接続させ、さらに、ゲート電極には、電源電圧ＶＤＤが直接印加させる。よって、容量素子３０５へ２回目の充電が行われるまでは、ゲート・ソース間電圧Ｖｇｓは電源電圧ＶＤＤとなるので、アナログスイッチ３０９は導通した状態となる。また、容量素子３０５への２回目の充電が行われたとき、ゲート・ソース間電圧Ｖｇｓは負の"−ＶＤＤ"となるので、アナログスイッチ３０９は非導通の状態へと切り替わる。すなわち、アナログスイッチ３０９を備えたことによって、容量素子３０５における１回目の充電が行われる前に、出力端子Ｖｕｐにおける電圧レベルの初期値は、不安定なものとならずに、電源電圧ＶＤＤという安定した出力が得られるのである。
【００５８】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【００５９】
例えば、前述した実施形態では、逐次比較型ＡＤコンバータに本発明を適用した場合について説明したが、例えば、逐次比較型と同様なＴＧを有する一括比較型ＡＤコンバータやその他のＡＤコンバータに適用した場合であっても、ＴＧのＯＮインピーダンスを低減し、ひいてはＡＤ変換の精度を向上するという同様な効果が得ることとなる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係るＡＤコンバータの構成を示す図である。
【図２】本発明の実施形態に係るトランスファーゲートとその周辺回路の構成を示す図である。
【図３】本発明の実施形態に係る昇圧回路の構成の一例を示す図である。
【図４】本発明の実施形態に係る昇圧回路の構成のその他の例を示す図である。
【図５】ＮＭＯＳＦＥＴのゲート電圧を昇圧したときの特性の変化について説明する図である。
【符号の説明】
【００６１】
１０  直列抵抗体
２０  グループ
２５  第１のスイッチ群
３５  第２のスイッチ群
３０、４０、５０  アナログスイッチ
６０  容量素子
７０  コンパレータ
８０  エンコーダ
９０  レジスタ
２１、３１、４１、１００、２００  トランスファーゲート
２２、２３、３２、３３、４２、４３、１１０、１２０  インバータ
２１０、２２０  インバータ
３０１  リングオシレータ
３０２、３０６  インバータ
３０５  容量素子
３０３、３０４、３０７、３０８、３０９  アナログスイッチ
【図１】
2005142932.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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