(57)【要約】【課題】  高速化処理する場合であっても、輻射ノイズを低減することができる表示装置を提供することを目的とする。【解決手段】  タイミング制御回路１１とフレーム・メモリ１２と間のデータ伝送において、１サイクルごとに表示画素データが伝送される。比較判定部２１は、データ変化の１サイクルを基準として、伝送される表示画素データと、１サイクル前に伝送される対応する表示画素データと比較する。表示画素データのビット変化率が閾値より大きい場合、ビット反転加工部２２がビット反転処理を行い、フラグ付加部２３によってフラグを付されたデータが、フレーム・メモリ１２に格納される。【選択図】  図２
2005142937.tif 000002
【特許請求の範囲】
【請求項１】
画像データのデータ処理を行う、表示装置の制御回路であって、
外部から画像データを取得する手段と、
前記取得した画像データの単位データを、１サイクル毎にメモリに順次伝送する伝送手段と、
前記伝送手段によって伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて前記伝送手段によって伝送される単位データとを比較し、ビット変化量を得る比較手段と、
前記比較手段によって得られたビット変化量に従って、前記第２サイクルの単位データのビット反転処理を実行するビット反転処理手段と、
を有する制御回路。
【請求項２】
前記伝送手段は、前記単位データと共にビット反転処理の有無を示すフラグを伝送する、請求項１に記載の制御回路。
【請求項３】
前記メモリから読み出した単位データのビット反転処理を、前記単位データと共に読み出されたフラグに従って実行する手段をさらに備える、請求項２に記載の制御回路。
【請求項４】
前記ビット反転処理手段は、前記決定されたビット変化量が所定値よりも大きい場合にビット反転処理を実行する、請求項１に記載の制御回路。
【請求項５】
前記伝送手段によって１サイクルで伝送されるデータは、それぞれが異なるグループに属する複数の単位データを有しており、
前記比較手段は、前記グループのそれぞれにおいて単位データ間の処理を実行し、
前記ビット反転処理手段は、前記比較手段によって得られた各グループにおけるビット変化量に従って、１サイクルで伝送されるデータのビット反転処理を実行する、
請求項１に記載の制御装置。
【請求項６】
画像データのデータ処理を行う表示装置の制御回路におけるデータ処理方法であって、
外部から画像データを取得するステップと、
前記取得した画像データの単位データを第１サイクルにおいてメモリに伝送するステップと、
前記伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて伝送される単位データとを比較し、ビット変化量を得るステップと、
前記ビット変化量に基づき、前記第２サイクルの単位データのビット反転処理を実行するステップと、
前記ビット反転処理された前記第２サイクルの単位データを前記メモリに伝送するステップと、
を有する制御回路におけるデータ処理方法。
【請求項７】
画像を表示する表示パネルと、
前記表示パネルを駆動する駆動回路と、
前記駆動回路に画像表示信号を出力する制御回路と、
前記制御回路における画像表示データのデータ処理のために、画像表示データを記憶するメモリと、を備え、
前記制御回路は、
外部から画像データを取得する手段と、
前記取得した画像データの単位データを、１サイクル毎にメモリに順次伝送する伝送手段と、
前記伝送手段によって伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて前記伝送手段によって伝送される単位データとを比較し、ビット変化量を得る比較手段と、
前記比較手段によって得られたビット変化量に従って、前記第２サイクルの単位データのビット反転処理を実行するビット反転処理手段と、
を有する、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の制御回路、そのデータ処理方法及び制御回路を有する表示装置に関し、特に、画像データ処理のためメモリとの間でデータ伝送を行う制御回路、そのデータ処理方法及び制御回路を有する表示装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、その他各種モニタ用の画像表示装置として、液晶表示装置の普及は目覚しいものがある。典型的な液晶表示装置の一つは、液晶表示パネルと、その背面に配置されたバックライト・ユニットとを有する。液晶表示パネルは、バックライト・ユニットからの透過光を制御することにより、画像表示を行う。液晶表示パネルは、マトリクス状に配置された複数の画像信号線（ソース線）と複数の走査線（ゲート線）を有する。液晶表示パネルにおいて、複数の画素が、画像信号線と走査線の各交点に対応して形成されている。画像信号線は画像信号線駆動回路によって駆動され、走査線は走査線駆動回路によって駆動される。画像信号線駆動回路及び走査線駆動回路は、制御回路部からの表示信号及び制御信号に従って、液晶表示パネルを駆動する。
【０００３】
昨今、液晶表示装置の用途は多様化し、ＴＶ向けにも多く使用されるようになってきている。そのため、液晶表示装置に対して、動画に対する表示の美しさ、鮮明さがますます追及されるようになっている。その改善方法の一つとして、オーバードライブ方式が知られている。オーバードライブ方式は、１フレーム前の画像データと現在の画像データを比較し、この差分値の割合によって表示データを最適値に加工する。これによって、液晶の応答速度を擬似的に向上させ、液晶表示装置の動画表示を改善することができる。
【０００４】
オーバードライブ方式による表示を行う液晶表示装置において、制御回路部は、タイミング制御回路と、画像データを記憶するフレーム・メモリとを備えている。タイミング制御回路は、ホストから入力された現在の画像データと、フレーム・メモリに一時保管された１フレーム前の画像データとを比較し、最適な表示データを生成して、画像信号線駆動回路に出力する。例えば、タイミング制御回路は、ホストから入力された現画像の各表示画素データと、フレーム・メモリに記憶されている１フレーム前の対応表示画素データを比較する。比較の結果、表示画素データに変化があった場合、データ変化の差分値を演算する。タイミング制御回路は、この差分値の割合によって画像信号線駆動回路に供給する表示画素データを最適値に加工し、加工した画素データを出力する。
【０００５】
このようなオーバードライブ方式では、前フレームの画像データと現画像データとが比較判断するため、フレーム・メモリへの１フレームの画像データの書き込み、及び読み出し処理が行われる。タイミング制御回路は、フレーム・メモリとのデータ転送を制御するインターフェース回路を備えており、フレーム・メモリとの間において、画像データのほか、アドレス・データ、制御信号などがこれらの間を伝送される。フレーム・メモリは、入力された現画像データと１フレーム前の画像データの処理のために常に動作しており、１フレーム間にライト（読み込み）動作とリード（書き込み）動作を実施しなければならない。それゆえ、その動作速度も入力表示データの周波数と同等またはそれ以上の動作速度が必要となっている。
【０００６】
一方、タイミング制御回路への入力画像データの周波数は、液晶の解像度に比例し、高解像度になるにつれて高速となる。一般に、データ伝送速度の高速化は、データの立ち上がり／立ち下がり変化が急峻になり、さらには、急峻な立ち上がり／立ち下がり変化が同タイミングにてデータ・バス内の多くのビットで発生すれば、データ変化による不要輻射ノイズは増大する。
【０００７】
この他の画像データ処理に関する技術として、送られてきたビデオデータとその同じ表示位置の前フレームデータとをそれぞれ比較し、変化のあったところのラインデータを検出し、そのラインデータを部分的に表示器に入力し、書き換える液晶表示装置において、解像度の増大によるメモリ容量やアクセス量の増加に起因する問題を解消するための技術が提案されている（例えば、特許文献１参照）。表示装置は検出手段を備え、表示対象である映像信号中の少なくとも１フレーム間での動きを検出する。
【０００８】
動きの検出の対象となるピクセルは、ピクセルまたは走査ラインの所定数毎に設定され、設定されたピクセルについて動きが検出される。検出手段は、現在の映像信号に対しその少なくとも１フレーム前のものを記憶するメモリを有している。検出対象ピクセルに対応するデータを、現在の映像信号から抽出するとともに、これに同期してメモリから順次読み出し両者を比較する。これにより、ピクセル単位で比較するそれまでの技術に比べ、解像度の増大によるメモリ容量やアクセス量の増加を低減することができる。
【０００９】
【特許文献１】特開平９−２５１２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のように、液晶駆動回路を制御する制御回路において、動画表示の改善などのために画像データ処理を行う場合、メモリと制御回路との間の画像データの伝送に伴う輻射ノイズが発生するという問題がある。この輻射ノイズは、解像度の増大によってデータ伝送速度が増加するにしたがって、さらに顕著なものとなっていく。従って、本発明の目的は、データ伝送に伴う輻射ノイズを低減することである。本発明の他の目的は、画像データ処理を行う制御回路を有する表示装置において、輻射ノイズを効果的に低減することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様は、画像データのデータ処理を行う表示装置の制御回路であって、外部から画像データを取得する手段と、前記取得した画像データの単位データを、１サイクル毎にメモリに順次伝送する伝送手段と、前記伝送手段によって伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて前記伝送手段によって伝送される単位データとを比較し、ビット変化量を得る比較手段と、前記比較手段によって得られたビット変化量に従って、前記第２サイクルの単位データのビット反転処理を実行するビット反転処理手段と、を有する。この構成を有することによって、輻射ノイズを低減することができる。
【００１２】
前記伝送手段は、前記単位データと共にビット反転処理の有無を示すフラグを伝送することが好ましい。あるいは、前記メモリから読み出した単位データのビット反転処理を、前記単位データと共に読み出されたフラグに従って実行する手段をさらに備えることが好ましい。これによって、画像データのデータ処理のためにビット反転を効果的に行うことができる。
【００１３】
前記ビット反転処理手段は、前記決定されたビット変化量が所定値よりも大きい場合にビット反転処理を実行することが好ましい。これによって、効果的に輻射ノイズを低減することができる。
【００１４】
前記伝送手段によって１サイクルで伝送されるデータは、それぞれが異なるグループに属する複数の単位データを有しており、前記比較手段は、前記グループのそれぞれにおいて単位データ間の処理を実行し、前記ビット反転処理手段は、前記比較手段によって得られた各グループにおけるビット変化量に従って、１サイクルで伝送されるデータのビット反転処理を実行することができる。これによって、輻射ノイズを低減のために効率的なデータ処理を行うことができる。
【００１５】
本発明の第２の態様は、画像データのデータ処理を行う表示装置の制御回路におけるデータ処理方法であって、外部から画像データを取得するステップと、前記取得した画像データの単位データを第１サイクルにおいてメモリに伝送するステップと、前記伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて伝送される単位データとを比較し、ビット変化量を得るステップと、前記ビット変化量に基づき、前記第２サイクルの単位データのビット反転処理を実行するステップと、前記ビット反転処理された前記第２サイクルの単位データを前記メモリに伝送するステップと、を有する。この構成を有することによって、輻射ノイズを低減することができる。
【００１６】
本発明の第３の態様は表示装置であって、画像を表示する表示パネルと、前記表示パネルを駆動する駆動回路と、前記駆動回路に画像表示信号を出力する制御回路と、前記制御回路における画像表示データのデータ処理のために、画像表示データを記憶するメモリと、を備え、前記制御回路は、外部から画像データを取得する手段と、前記取得した画像データの単位データを、１サイクル毎にメモリに順次伝送する伝送手段と、前記伝送手段によって伝送される第１サイクルの単位データと、前記第１サイクルの次の第２サイクルにおいて前記伝送手段によって伝送される単位データを比較し、ビット変化量を得る比較手段と、前記比較手段によって得られたビット変化量に従って、前記第２サイクルの単位データのビット反転処理を実行するビット反転処理手段とを有する。この構成を有することによって、輻射ノイズを低減することができる。
【発明の効果】
【００１７】
本発明によれば、データ伝送に伴う輻射ノイズを低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００１９】
実施の形態１．
図１を用いて、本実施の形態に係る液晶表示装置の全体構成について説明する。図１は、本発明が適用可能な液晶表示装置の一構成例を示すブロック図である。図１において、符号１によって液晶表示装置が全体的に示され、１０はテレビチューナ、ビデオ、パーソナルコンピュータ等の外部入力装置、１１はタイミング制御回路、１２はフレーム・メモリ、１３は画像信号線駆動回路、１４は走査線駆動回路、１５は液晶表示パネル、１６は電源回路である。タイミング制御回路１１、画像信号線駆動回路１３、走査線駆動回路１４には、電源ライン１６１、１６２、１６３を介して、電源１６から必要な電源電圧が供給される。
【００２０】
外部装置１０は、画像データ／制御信号１０１をタイミング制御回路１１に入力する。タイミング制御回路１１は、画像データ１１０をフレーム・メモリ１２に転送する。ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ等から構成されたフレーム・メモリ１２は、この転送された画像データを一時的に格納する。タイミング制御回路１１は、後述するように、フレーム・メモリ１２に一時的に記憶された過去の画像データを使用して現在の画像データの加工処理を行う。加工処理された画像データは、液晶表示パネル１５に伝送される。
【００２１】
液晶表示パネル１５は、典型的には、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示パネル１５は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（Thin Film Transistor）である。
【００２２】
カラー液晶表示装置は、対向基板上にＲＧＢのカラー・フィルター層を有している。液晶表示パネル１５の表示領域内の各画素は、ＲＧＢいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。走査線駆動回路１４から入力されるゲート電圧によって選択された各画素は、画像信号線駆動回路１３から入力される画像表示信号電圧に基づき液晶に電界を印加する。
【００２３】
タイミング制御回路１１は、画像信号線駆動回路１３、走査線駆動回路１４を動作させるため、画像データ／制御信号１１１を画像信号線駆動回路１３に出力し、制御信号１１２を走査線駆動回路１４に出力する。走査線駆動回路１４は制御信号を走査電圧に変換して、液晶表示パネル１５上の走査線に出力し、走査線駆動回路１４によって階調電圧を印加する画素ラインを選択状態にする。画像信号線駆動回路１３は、１水平ライン分の画素について転送された画像データを階調電圧に変換し、制御信号に基づいて液晶表示パネル１５上の信号線に出力する。上記動作がライン毎に順次行われることによって、１フレーム分の画像データに対応した階調電圧が液晶表示パネル１５の各画素に印加され、液晶表示パネル１５の画面上に画像が表示される。尚、本発明は、上記以外の様々なタイプの液晶表示装置、あるいは、有機ＥＬ表示装置、無機ＥＬ表示装置などの他の表示装置にも適用することができる。
【００２４】
続いて、図２を用いて、タイミング制御回路１１の論理構成について詳細に説明する。図２は、タイミング制御回路１１の論理構成例を示すブロック図である。タイミング制御回路１１とフレーム・メモリ１２と間のデータ伝送において、１サイクル（クロック）ごとに単位データが伝送される。タイミング制御回路１１は、データ変化の１サイクルを基準として、伝送される単位データと１サイクル前の対応する単位データと比較し、比較結果に応じて必要な加工処理を行った単位データをフレーム・メモリ１２に格納する。
【００２５】
なお、以下では、タイミング制御回路１１は、１サイクルに伝送される単位データを１画素分の表示画素データとし、これを基準にライト動作・リード動作を行うものとして説明する。さらに、説明の便宜上、一例として、この１画素分の表示画素データを８ビット、すなわち、タイミング制御回路１１は、８ビット単位でライト動作・リード動作を行うものとして説明する。尚、これに限らず、基準となるデータ変化の最小サイクルは任意に設定可能である。例えば、ＲＧＢ３色の２５６階調を表示可能な２４ビット単位でデータ処理を行うように構成してもよい。あるいは、必要に応じて、表示画像データを圧縮し、圧縮された単位でデータ処理を行うようにしてもよい
【００２６】
図２に示すように、タイミング制御回路１１は、比較判定部２１、ビット反転加工部２２、フラグ付加部２３、フラグ判定部２４、ビット反転整形部２５、フラグ除去部２６、補正演算部２７、外部入力・インターフェース部２８、フレーム・メモリ・インターフェース部２９、液晶駆動回路インターフェース部３０（これらインターフェース部をＩ／Ｆと略す）、ライン・メモリ３１、ライン・メモリ３２を備えている。また、図２において、４１〜４９はデータ・バスであって、そのうち、４１〜４８はデータ・ライン、４９はフラグ・ラインである。５０はアドレス・バス、５１は制御信号バスである。
【００２７】
比較判定部２１は、画像データにおけるサイクル前後の二つの表示画素データ８ビットを比較してサイクル前後のデータ変化率を算出し、このデータ変化率に基づいてサイクル後の８ビットを加工するか否かを判定する。ビット反転加工部２２は、表示画素データ８ビットの各ビットを極性反転する。フラグ付加部２３は、表示画素データ８ビットに、この８ビットが極性反転されたか否かを示す１ビットのフラグを付加する。
【００２８】
フラグ判定部２４は、表示画素データ８ビットが極性反転されたか否かを、この８ビットに付加されたフラグに基づいて判定する。ビット反転整形部２５は、極性反転された表示画素データ８ビットを再度極性反転する。フラグ除去部２６は、表示画素データ８ビットに付加されたフラグを取り除く。補正演算部２７は、オーバードライブのためのデータ処理を行う。具体的には、現在の表示画素データと１フレーム前の表示画素データとを比較し、この差分値の割合によって表示画素データを最適値に加工する。加工された表示画素データは、画像信号線駆動回路１３に出力される。尚、本発明は、オーバードライブのための画像データ処理に限らず、他のデータ処理のためにメモリとの間においてデータ伝送を行う表示装置の制御回路に適用することが可能である。
【００２９】
外部入力Ｉ／Ｆ２８は、外部入力装置１０から入力された画像データを処理するインターフェースである。フレーム・メモリＩ／Ｆ２９は、フレーム・メモリ１２との間で画像データ、制御信号の入出力処理を行う。液晶駆動回路Ｉ／Ｆ３０は、画像データ、制御信号をインターフェース処理して、画像信号線駆動回路１３、走査線駆動回路１４に出力する回路である。ライン・メモリ３１は、外部入力装置１０から入力された１ライン分の表示画素データを一時的に記憶する。ライン・メモリ３１において、入力された新しい表示画素データによって、古い表示画素データが順次書き換えられる。
【００３０】
ライン・メモリ３２は、フレーム・メモリ１２から入力され、必要な整形処理がなされた表示画素データ１ライン分を一時的に記憶する。ライン・メモリ３２において、入力された新しい表示画素データによって、古い表示画素データが順次書き換えられる。データ・ライン４１〜４８は、表示画素データ８ビットの各１ビットのデータを伝送するラインである。フラグ・ライン４９は、１ビットのフラグを伝送するラインである。アドレス・バス５０は、表示画素データ８ビットが格納されるフレーム・メモリ１２におけるアドレス・データを伝送する。制御信号バス５１は、制御信号を伝送する。
【００３１】
次に、本発明にかかるタイミング制御回路１１の全体動作について、図３を参照して説明する。フレーム・メモリ１２に、既に１フレーム前における表示画像データが記憶されているとする。まず、外部入力装置１０から、現フレーム内の１画素に対応する表示画素データが入力される（Ｓ３０１）。入力された表示画素データは、ライン・メモリ３１に記憶される。次に、フレーム・メモリ１２から対応する位置の表示画素データが読み出され（Ｓ３０２）、表示フラグ判定部２４、ビット反転整形部２５、及びフラグ除去部２６によって必要な整形処理がなされる（Ｓ３０３）。整形処理については後に説明される。整形処理がなされた画素データはライン・メモリ３２に記憶される。
【００３２】
上記処理は、ライン・メモリ３１，３２に１ライン分の表示画素データが記憶されるまで繰り返される。ライン・メモリ３１，３２に１ライン分の表示画素データが記憶されると（Ｓ３０４）、補正演算部２７は、オーバードライブのための表示画素データの補正演算処理をライン・メモリ上の各画素データについて実行する（Ｓ３０５）。オーバードライブは、液晶デバイスにてステップ入力に対する応答特性の改善を図るために、入力変化の最初のフレームにて目的電圧よりも高い電圧を与える駆動方法である。補正演算部２７は、外部から入力された現表示画素データとフレーム・メモリ１２から読み出され、必要な整形処理がなされた前表示画素データとを比較し、この差分値の割合によって表示画素データを補正演算処理し、応答特性の改善のための最適値に加工する。
【００３３】
加工された表示画素データは、液晶駆動回路Ｉ／Ｆ３０から画像信号線駆動回路１３に出力され（Ｓ３０６）、同時にフレーム・メモリ１２への書き込み処理が行われる（Ｓ３０７）。フレーム・メモリ１２への書き込み処理では、液晶駆動回路Ｉ／Ｆ３０から１画素ごとの表示画素データが順次読み出され、比較判定部２１、ビット反転加工部２２及びフラグ付加部２３によって表示画素データは必要な加工処理がなされる。加工処理については、後に説明される。必要な加工処理がなされた表示画素データは、順次、フレーム・メモリ１２に記憶される。上記の画像信号線駆動回路１３への出力とフレーム・メモリ１２への書き込み処理は１ライン分の表示画素データについて繰り返される。尚、タイミング制御回路１１における各処理は、必要に応じて並行処理されている。
【００３４】
フレーム・メモリ１２への表示画素データ書き込み処理に並行して、外部入力装置１０から、現フレーム内の１画素に対応する新たな表示画素データが、順次入力される。入力データはライン・メモリ３１に記憶され、１ライン分記憶されると、現表示画素データの前表示画素データによる補正演算処理、画像信号線駆動回路１３への表示画素データ出力処理、及び、フレーム・メモリ１２への書き込みが実行される。このような流れで上記処理は１ラインごとに１画面分実行される。尚、入力される表示画素データのデータ処理を遅れなく行うため、フレーム・メモリ１２とフレーム・メモリＩ／Ｆ２９との間のデータ伝送は、外部入力装置１０からの伝送速度の２倍以上の速さで行われる。
【００３５】
上記のように、タイミング制御回路１１は、１ライン分の表示画素データのフレーム・メモリ１２への書き込み処理において、表示画素データを加工処理する。さらに、フレーム・メモリ１２から読み出した表示画素データを正規の状態に整形する処理を実行する。フレーム・メモリ１２から読み出される表示画素データは、入力された表示画素データの内の８ビットを極性反転されたデータ、若しくはされてないデータに、フラグ１ビットを付加して９ビットに拡張されている。また、正規の状態とは、この９ビットに拡張された状態に対して、外部入力装置１０からの入力時における加工前の表示画素データ８ビットの状態のことである。
【００３６】
これら加工動作、整形動作について順に詳細に説明する。まず、図４及び図５を用いて、本発明にかかるタイミング制御回路１１の書き込み時における加工動作について説明する。図４は、このタイミング制御回路１１の加工動作を示すフローチャートである。ここで、図５に示されたタイミングチャートを適宜参照しながら説明する。図４に示すように、フレーム・メモリ１２への１ライン分の画像データ書き込み処理において、タイミング制御回路１１の比較判定部２１に、液晶駆動回路Ｉ／Ｆ３０から、現表示画素データが順次入力される（Ｓ４０１）。本例において、表示画素データは８ビットとして示されている。図４の例において、ＡＡＨ、ＦＦＨ、００Ｈ、７ＦＨ（語尾の各Ｈは８進数であることを示している）の８ビットの各表示画素データが、左から右への順に入力される様子が示されている。
【００３７】
比較判定部２１は、現表示画素データ８ビットが入力されると、表示画素データ８ビットに対して１サイクル前の加工処理が終了した表示画素データとを比較する（Ｓ４０２）。１サイクル前の加工処理された表示画素データは、ビット反転加工部２２によって加工されたデータ、もしくはされないことが決定されたデータであり、フラグ付加部２３によってフラグを付加される前の８ビットの表示画素データである。例えば、図５に示すように、加工前の表示画素データ００Ｈをビット反転加工する場合、比較判定部２１は、この表示画素データ００Ｈと、１サイクル前にビット反転加工されフラグを付されていない表示画素データＦＦＨとを比較する。
【００３８】
比較判定部２１は、表示画素データ８ビットと、１サイクル前の加工された表示画素データ８ビットとをビット単位で比較し、何ビットが変化しているか（これをデータ変化率と呼ぶ）を算出する。具体的には、比較判定部２１は、入力された加工前の表示画素データ００Ｈ（２進数で００００００００）と加工後の表示画素データＦＦＨ（２進数で１１１１１１１１）とをビットごとに比較する。すると、全８ビットが変化しているので、データ変化率１００％を算出する。比較判定部２１は、データ変化率と予め設定されている閾値を比較し、大小関係を決定する。
【００３９】
例えば、本例において、データ変化率が設定閾値より大きい場合、加工前の表示画素データ８ビットの全ビットは、ビット反転加工部２２によって極性反転させる（Ｓ４０３）。ビット反転された表示画素データは、ビット反転加工部２２からフラグ付加部２３に入力される。例えば、閾値を５０％すると、上記表示画素データ００Ｈを加工する場合には、データ変化率１００％は５０％を超えているため、表示画素データ００ＨをＦＦＨに極性反転する。
【００４０】
また、データ変化率が設定閾値以下の場合には、外部から入力された表示画素データ８ビットのまま、反転処理を行うことなくフラグ付加部２３に入力される。例えば、上記表示画素データ００Ｈに替えて、表示画素データＢＡＨ（２進数で１０１１１０１０）の場合には、データ変化率が３７．５％であり、５０％以下であるから、反転処理されることなく表示画素データＢＡＨがフラグ付加部２３に入力される。
【００４１】
フラグ付加部２３は、この入力された表示画素データ８ビットに反転処理を示すためのフラグを１ビット付加し、表示画素データ８ビットを表示画素データ９ビットに拡張する（Ｓ４０４）。フラグは、加工された表示画素データ８ビットが極性反転されたものか否かを示し、例えば、極性反転されているときには“１”、極性反転されていないときには“０”の値を有する。加工後の表示画素データが００Ｈの場合には、フラグ付加後の表示画素データは２進数１１１１１１１１１（右端の１桁がフラグ）に拡張され、加工後の表示画素データＢＡＨの場合には、フラグ付加後の表示画素データは２進数１０１１１０１００（右端の１桁がフラグ）となる。
【００４２】
この拡張された表示画素データ９ビットは、フレーム・メモリＩ／Ｆ２９を介して、フレーム・メモリ１２に伝送される（Ｓ４０５）。このとき、アドレス・バス５０は、拡張された表示画素データ９ビットの内の有効表示画素データ８ビットを書き込むアドレスが指定される。また、制御信号バス５１を介して、フレーム・メモリ１２に制御信号が入力される。フレーム・メモリ１２への現表示画素データの伝送において、データ・ライン４１〜４８の内、１サイクル前の表示画素データ８ビットから値が変化するビットに対応するデータ・ラインについてのみ、レベル・スイッチングがなされる。
【００４３】
例えば、上記例によれば、液晶駆動回路Ｉ／Ｆ３０からの表示画素データ００Ｈが反転され、表示画素データＦＦＨがフレーム・メモリ１２に出力される。１サイクル前に表示画素データＦＦＨが出力されているため、データ・ライン４１〜４８のそれぞれはＨｉｇｈレベルとなっている。従って、データ・ライン４１〜４８の状態を変化させることなく、表示画素データＦＦＨを伝送することができる。このとき、フラグ・ライン４９はＨｉｇｈレベルとなる。
【００４４】
あるいは、表示画素データＢＡＨの例において、表示画素データは反転加工されることなく、フレーム・メモリ１２に伝送される。１サイクル前に表示画素データＦＦＨがフレーム・メモリ１２に出力されているため、データ・ライン４２、４６、４８のみをＨｉｇｈレベルからＬｏｗレベルに変化させ、他のラインのレベルは維持される。フラグ・ライン４９はＬｏｗのレベルとなる。
【００４５】
以上の処理は、液晶駆動回路Ｉ／Ｆ３０からフレーム・メモリ１２へ書き込まれる１ライン分の表示画素データのそれぞれについて実行される。本形態において、フレーム・メモリ１２への表示画素データの書き込み処理において、各表示画素データは、フレーム・メモリ１２へ書き込まれた１サイクル前の表示画素データに対して、変化率と閾値とを比較して必要な反転加工処理がなされる。特に、各ビットの変化の合計が小さくなるように反転加工処理することによって、フレーム・メモリ１２へデータ伝送するデータ・バスにおいて、表示画素データを順次書き込みする際の電位レベル変化を低減することができる。その結果、全ての表示画素データの加工を行うことなくフレーム・メモリ１２へ書き込む場合と比較して、データ・バスのレベル変化によって発生する輻射ノイズが低減される。
【００４６】
続いて、図６を参照して、フレーム・メモリ１２から読み出された表示画素データに関する、タイミング制御回路１１の整形処理について説明する。図６は、このタイミング制御回路１１の整形処理を説明するフローチャートである。図６に示すように、フラグを付加されて拡張された表示画素データ９ビットは、フレーム・メモリＩ／Ｆ２９を介してフラグ判定部２４に入力される（Ｓ６０１）。
【００４７】
フラグ判定部２４は、拡張された表示画素データ９ビットのフラグに基づいて、この表示画素データ８ビットの各ビットが極性反転されたものか否かを判定する（Ｓ６０２）。本例においては、フラグ判定部２４は、フラグ１ビットが“１”となっている場合には極性反転されたと決定し、“０”となっている場合には極性反転されていないと決定する。フラグ判定部２４が、表示画素データ８ビットは極性反転されていると決定した場合、ビット反転整形部２５は、この拡張された表示画素データ９ビットにおける表示画素データ８ビットの各ビットを極性反転する（Ｓ６０３）。また、表示画素データ８ビットのそれぞれが極性反転されていないと決定された場合には、ビット反転整形部２５によるビット反転処理は行われない。
【００４８】
フラグ除去部２６は、全ビット反転されたもしくは全ビット反転されなかった１フレーム前の拡張された表示画素データ９ビットのフラグを取り除き（Ｓ６０４）、拡張された表示画素データ９ビットを表示画素データ８ビットの正規の状態（外部からの入力時における表示画素データ８ビットの状態）に整形する。この本来の表示画素データ８ビットは、フラグ除去部２６からライン・メモリ３２に入力される。
【００４９】
補正演算部２７には、ライン・メモリ３１から読み出された現表示画素データ８ビットが入力される（Ｓ６０５）。ライン・メモリ３２からの前表示画素データ８ビットは、上記現画像入力データに対して１フレーム前の同一画素に対応する表示画素データある。タイミング制御回路１１は、前後する二つのフレームにおいて同一画素の階調を制御する表示画素データ８ビットによって、補正演算処理を行う。補正演算部２７は、現画像入力データの表示画素データ８ビット、１フレーム前の表示画素データ８ビットを比較し、それら表示画素データ８ビット間のデータ変化の差分値を演算する。補正演算部２７は、この差分値の割合によって、画像信号線駆動回路１３出力される表示画素データ８ビットを最適値に補正し（Ｓ６０６）、この補正した表示画素データ８ビットを画像信号線駆動回路１３へ出力する（Ｓ６０７）。
【００５０】
本実施形態によれば、不要輻射ノイズを効果的に低減することが可能である。さらに、不要輻射ノイズ対策に不要輻射ノイズ対策部品を追加する必要がなく、コスト低減も図ることができる。尚、ビット反転処理の決定に使用される閾値は、設計によって適切なものが選択される。特に、データ変化率の閾値を半分の５０％と設定することにより、同時刻に変化するデータ変化量を５０％以下に抑えることができ、不要放射ノイズへの抑制もほぼ半減させ、十分な効果を引き出すことが可能である。
【００５１】
タイミング制御回路１１とフレーム・メモリ１２との間のデータ・バス幅が３２ビット等の多ビットである場合、ビットを複数グループに分割し、そのグループ毎に、データ変化率の設定、判定、及び全ビット反転処理を行うことができる。つまり、１サイクルで伝送されるデータを、ビット・ラインに対応する複数のデータに分割する。同一のビット・ラインで各サイクルにおいて伝送されるデータは、同一のグループ属する。データ変化率の設定、判定、及び全ビット反転処理は、各グループにおけるサイクル前後データ間で行われる。一例として、サブピクセルＲＧＢ各８ビットからなる、１フルピクセル２４ビットの画像データを考える。さらに、画像データ２４ビットを１６ビットに圧縮し、２フルピクセルに相当する３２ビット・データをフレーム・メモリ１２との間において伝送処理する場合について説明する。
【００５２】
３２ビット・データを、各１６ビットの２つのグループに分割する。フレーム・メモリ１２への書き込み処理において、各１６ビット・データについてデータ変化率を算出し、必要な場合にビット反転加工処理を行う。１６ビット・データの比較は、同一ビット・ラインにおいて伝送されるサイクル前後のデータ間で行われる。フラグは、１６ビット・データそれぞれに対応して３２ビット・データに付加される。従って、画像データは、３２ビットから、フラグ２ビットを付加した３４ビットに拡張される。拡張された表示画像データは、上記記載の処理と同様にしてフレーム・メモリ１２へ書き込まれる。
【００５３】
図６を参照して具体例について説明する。図６においては、１６ビット・データを各８ビット・データの２つのグループに分割する例が示されている。加工前の１６ビット・データは、グループＡとグループＢに分割されている。加工前のグループＡにおける８ビット・データは、１サイクル前のグループＡの８ビット・データと比較され、変化率が計算される。
【００５４】
例えば、図６において、グループＡの“００Ｈ”は、１サイクル前にフレーム・メモリ１２に伝送されたグループＡの“ＦＦＨ”と比較される。変化率が閾値以上であるため、“００Ｈ”は、“ＦＦＨ”に全ビット反転処理される。さらに、グループＢの“００Ｈ”は、１サイクル前にフレーム・メモリ１２に伝送されたグループＢの“ＦＦＨ”と比較される。変化率が閾値以上であるため、“００Ｈ”は、“ＦＦＨ”に全ビット反転処理される。フラグは、各グループの全ビット反転処理の有無を示すため、２ビット用意されている。
【００５５】
フレーム・メモリ１２からの読み出し処理において、フラグ判定処理及びビット反転整形処理は、グループごとに行われる。３２ビット・データを１６ビットの２つのグループに分割した場合を例とすれば、各１６ビット・データに対応するフラグを参照することによって、各グループの全ビット反転処理の有無を決定することができる。
【００５６】
例えば、一方のグループのみが全ビット反転処理されている場合は、３２ビット・データのうち、そのグループの１６ビットのみが全ビット反転処理なされる。双方のグループが全ビット反転処理されて記憶されていた場合は、３２ビット・データ全てが全ビット反転処理される。このように、ビットを複数のグループに分割し、グループごとにデータ変化率を設定することによって、不要輻射ノイズが低減でき、輻射ノイズを低減のために効率的なデータ処理を行うことができる。あるいは、同時刻変化による電源のリプル対策も行うことができる。尚、分割されるグループの数、あるいは、各グループのビット数やデータ変化率閾値などは、各グループについて別々に適切な値に設定することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態における液晶表示装置の一構成例を示すブロック図である。
【図２】本発明の実施の形態における制御回路の一構成例を示すブロック図である。
【図３】本発明の実施の形態における制御回路のデータ処理を説明するフローチャートである。
【図４】本発明の実施の形態における制御回路による、フレーム・メモリへの表示画像データの書き込み処理を説明するフローチャートである。
【図５】本発明の実施の形態における制御回路による、フレーム・メモリへの表示画像データの書き込み処理を説明するタイミングチャートである。
【図６】本発明の実施の形態における制御回路による、フレーム・メモリからの表示画像データの読み出し処理を説明するフローチャートである。
【図７】本発明の他の実施の形態における制御回路による、フレーム・メモリへの表示画像データの書き込み処理を説明するタイミングチャートである。
【符号の説明】
【００５８】
１  液晶表示装置、１１  タイミング制御回路、１２  フレーム・メモリ、１３  画像信号線駆動回路、１４  走査線駆動回路、１５  液晶表示パネル、１６  電源回路、  ２１  比較判定部、２２  ビット反転加工部、２３  フラグ付加部、２４  フラグ判定部、２５  ビット反転整形部、２６  フラグ除去部、２７  補正演算部、２８  外部入力・インターフェース部、２９  フレーム・メモリ・インターフェース部、３０  液晶駆動回路インターフェース部、３１  ライン・メモリ、３２  ライン・メモリ、  ４１−４８  データ・ライン、４９  フラグ・ライン、５０  アドレス・バス、５１  制御バス、１６１、１６２、１６３  電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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