(57)【要約】【課題】  出力波形のトランジェントに鈍りが生じないＮＭＯＳインバータ回路を提供する。【解決手段】  インバータ回路は、４個のＮＭＯＳ型のトランジスタで構成されている。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードＢに接続している。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第３トランジスタＴｒ３は、ドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタ閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタ閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも４個のＮＭＯＳ型のトランジスタで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、
第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが中間ノードに接続し、
第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、ゲートが第２高電位と第４トランジスタ閾電圧との和より高い第３高電位側に接続していることを特徴とするインバータ回路。
【請求項２】
前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタであることを特徴とする請求項１記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＮＭＯＳ型のトランジスタで構成されたインバータ回路に関する。より詳しくは、ＮＭＯＳインバータ回路で出力波形のトランジェントの鈍りを改善する技術に関する。
【背景技術】
【０００２】
一般に、インバータ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせたＣＭＯＳ回路で構成されている。これに対し、低コスト化の為例えばＮＭＯＳの片側チャネルのみでインバータを構成する回路も知られている。この様なＮＭＯＳインバータ回路は例えば特許文献１に開示されている。
【特許文献１】特開平５−２２４６２９号公報
【０００３】
図３は従来のＮＭＯＳインバータ回路の一例を示す回路図である。図示する様にこのインバータ回路は２個のＮＭＯＳトランジスタで構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力信号をＶｏｕｔで表わしてある。又出力ノードに接続された負荷容量をＣｏｕｔで表わしてある。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードに接続し、ゲートが第２高電位Ｖｃｃ２側に接続している。ここで第２高電位Ｖｃｃ２は、第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高く設定されており、第１トランジスタＴｒ１は常時オン状態にある。第２トランジスタＴｒ２はドレインが出力ノードに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。
【０００４】
図４は、図３に示した従来のＮＭＯＳインバータ回路の動作説明に供するタイミングチャートである。入力信号波形Ｖｉｎと出力信号波形Ｖｏｕｔを表わしている。タイミングＴ１で入力信号Ｖｉｎがロー（Ｌ）レベルになると、第２トランジスタＴｒ２がオフする。この結果出力ノードは常時オン状態にあるトランジスタＴｒ１によって第１高電位Ｖｃｃ１までプルアップされる。従って出力信号Ｖｏｕｔはハイ（Ｈ）レベルとなる。次のタイミングＴ２では入力信号ＶｉｎがＬからＨに切り替わる。この結果第２トランジスタＴｒ２はオン状態となり、ドレイン電流Ｉ２が流れ出す。これにより出力ノードはローレベルに向かってプルダウンされる。常時オン状態にある第１トランジスタＴｒ１に流れるドレイン電流Ｉ１と負荷容量Ｃｏｕｔから放電した電流Ｉｏｕｔの和が第２トランジスタＴｒ２に流れるドレイン電流Ｉ２と釣り合ったところで出力ノードのローレベル電位が固定される。通常低電位Ｖｓｓまで下がる前に電流が流れなくなるので、出力信号ＶｏｕｔのローレベルはＶｓｓよりもΔＶｘ分だけ高くなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
出力信号ＶｏｕｔがＬからＨに切り替わる場合、Ｖｓｓ側のトランジスタＴｒ２がオフする為、トランジスタＴｒ１の動作点に見合った電流が負荷容量Ｃｏｕｔに流れ込み、比較的出力の立ち上がりは早い。逆に出力信号ＶｏｕｔがＨからＬに遷移する時は、トランジスタＴｒ２が導通してＶｓｓ付近までＣｏｕｔを放電するが、この時トランジスタＴｒ１はオンしたままの為、トランジスタＴｒ２に流れる電流Ｉ２はＣｏｕｔの放電電流ＩｏｕｔとトランジスタＴｒ１のオン電流Ｉ１との和になる。この為、出力信号ＶｏｕｔがＨからＬに遷移する時の立ち下がり時間は長くなってしまう。これにより、出力信号Ｖｏｕｔの立ち下がり波形が鈍るという問題がある。
【０００６】
この立ち下がりトランジェントの鈍りを改善する為、トランジスタＴｒ１のチャネル幅を小さくして電流供給能力を抑えることが考えられる。しかしこれでは逆に出力信号がＬからＨに立ち上がる時の時間が長くなってしまい、立ち上がりトランジェントが鈍るという副作用が生じる。又、トランジスタＴｒ２のチャネル幅を大きくして、トランジスタＴｒ２の電流駆動能力を大きくすることも考えられる。しかしながらこれではインバータ回路のレイアウト面積が大きくなってしまう。
【課題を解決するための手段】
【０００７】
上述した従来の技術の課題に鑑み、本発明は出力波形のトランジェントに鈍りが生じないＮＭＯＳインバータ回路を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明は、少なくとも４個のＮＭＯＳ型のトランジスタで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが中間ノードに接続し、第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、ゲートが第２高電位と第４トランジスタ閾電圧との和より高い第３高電位側に接続していることを特徴とする。好ましくは、前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタである。
【発明の効果】
【０００８】
本発明によれば、ＮＭＯＳ型のインバータ回路を前段と後段に分けた２段構成としている。後段は従来と同様に第１トランジスタ及び第２トランジスタで構成し、前段は追加した第３トランジスタ及び第４トランジスタで構成している。そして前段側の出力点となる中間ノードを後段側の第１トランジスタのゲートに接続している。係る構成により、トランジスタＴｒ２ばかりでなく、トランジスタＴｒ１も中間ノードから出力される信号に応じてオン／オフ駆動される。本発明に係るＮＭＯＳインバータ回路は後段（出力段）を構成する一対のトランジスタが両方とも完全にオン／オフスイッチングされるので、出力波形のトランジェントの鈍りを改善することができる。従って、大きな出力負荷を駆動する場合であっても、出力段のトランジスタサイズを大きくする必要はない。本発明により、片側チャネルのみのスイッチングインバータが実現でき、大きな負荷容量が接続されていても出力信号パルスの立ち上がり及び立ち下がりが速くなる。又、インバータ回路のレイアウトの省面積化が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係るインバータ回路の構成を示す回路図である。図示する様に本インバータ回路は、少なくとも４個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ４で構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力ノードをＡで表わし、これに負荷容量Ｃｏｕｔが接続されている。又出力信号をＶｏｕｔで表わしてある。
【００１０】
第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードに接続している。尚図では中間ノード及びトランジスタＴｒ１のゲートをＢで表わしてある。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。尚図では入力ノード及び第２トランジスタＴｒ２のゲートをＣで表わしてある。第１トランジスタＴｒ１と第２トランジスタＴｒ２の直列接続が本インバータ回路の出力段を構成し、Ｖｃｃ１側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。
【００１１】
第３トランジスタＴｒ３はドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。又第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタＴｒ４閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。トランジスタＴｒ４のゲートには常時閾電圧以上の電位Ｖｃｃ３が印加されているので、トランジスタＴｒ４は常時オン状態にある。このトランジスタＴｒ４とＴｒ３の直列接続が本インバータ回路の前段（入力段）に当り、Ｖｃｃ２側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。係るインバータ回路を構成するＮＭＯＳ型の４個のトランジスタＴｒ１〜Ｔｒ４は、例えば絶縁基板上に形成されたアモルファスシリコン薄膜又はポリシリコン薄膜を活性層とする薄膜トランジスタ（ＴＦＴ）である。
【００１２】
図２は、図１に示したインバータ回路の動作説明に供するタイミングチャートである。本タイミングチャートは、入力信号波形Ｖｉｎに対応させて各ノードＡ，Ｂ，Ｃの電位変化を描いている。尚出力ノードＡの電位変化は出力信号Ｖｏｕｔの波形そのものであり、入力ノードＣの電位変化は入力信号Ｖｉｎの波形そのものである。
【００１３】
まずタイミングＴ１で入力信号Ｖｉｎがローレベル（Ｌ）になる。これによりトランジスタＴｒ３がオフするので、中間ノードＢの電位は常時オン状態にあるトランジスタＴｒ４によってＶｃｃ２までプルアップされ、ハイレベル（Ｈ）となる。中間ノードＢがＨになるので出力段側のトランジスタＴｒ１がオンする一方、トランジスタＴｒ２は入力信号ＶｉｎがＬなのでオフとなる。この様にＴｒ１がオンでＴｒ２がオフとなるので、出力ノードＡの電位はＶｃｃ１までプルアップされＨとなる。
【００１４】
次にタイミングＴ２になると入力信号ＶｉｎがＬからＨに切り替わる。これにより前段側のトランジスタＴｒ３がオンして、中間ノードＢのノードをＶｓｓ付近までプルダウンする。但しＴｒ４は引続きオン状態を維持しているので中間ノードＢの立ち下がりは比較的なだらかであり且つＶｓｓよりもΔＶｘ分だけ上のレベルで停止し、これがローレベルＬとなる。中間ノードＢがＬに立ち下がることから後段側のトランジスタＴｒ１はオフになる。中間ノードＢの電位がトランジスタＴｒ１の閾電圧より下回った時点でＴｒ１は直ちにオフするので、その立ち下がりは比較的早い。一方トランジスタＴｒ２はＶｉｎがＨになるのでオンする。この様に出力段のトランジスタＴｒ１がオフしＴｒ２がオンするので、出力ノードＡの電位はＶｓｓ近傍までプルダウンされる。精密には、出力信号ＶｏｕｔのローレベルはＶｓｓには完全に一致せず、幾分誤差ΔＶｙが含まれる。しかしながら、ΔＶｙはΔＶｘに比べれば小さく、ほとんど無視できる程度である。
【００１５】
この様に本発明のインバータ回路は、Ｔｒ１のゲートを中間ノードに接続することで、Ｔｒ２ばかりでなくＴｒ１も相補的にオン／オフしている。完全なオン／オフ駆動を実現したことで、出力信号Ｖｏｕｔのトランジェント波形の鈍りを大幅に改善することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るインバータ回路の回路図である。
【図２】図１に示したインバータ回路の動作説明に供するタイミングチャートである。
【図３】従来のインバータ回路の一例を示す回路図である。
【図４】図３に示した従来のインバータ回路の動作説明に供するタイミングチャートである。
【符号の説明】
【００１７】
Ｔｒ１・・・第１トランジスタ、Ｔｒ２・・・第２トランジスタ、Ｔｒ３・・・第３トランジスタ、Ｔｒ４・・・第４トランジスタ、Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、Ｃｏｕｔ・・・負荷容量、Ｖｃｃ１・・・第１高電位、Ｖｃｃ２・・・第２高電位、Ｖｃｃ３・・・第３高電位、Ｖｓｓ・・・低電位
【図１】
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【図２】
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【図３】
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【図４】
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