(57)【要約】【課題】本発明は、Ｓｉ基板の表面にＳｉＧｅ層とＳｉ層とが積層されてなる構造の積層基板を用いたＣＭＯＳトランジスタにおいて、より高性能化を図ることができるようにすることを最も主要な特徴としている。【解決手段】たとえば、Ｓｉ基板１２上にＳｉＧｅ層１３を介して歪Ｓｉ層１４が積層された積層基板１１の、その表面の、素子分離絶縁領域２１によって画定された第１の領域には、第１の膜厚を有する歪Ｓｉ層１４ａを備えるＮＭＯＳトランジスタが形成されている。一方、素子分離絶縁領域２１によって画定された上記積層基板１１の第２の領域には、上記歪Ｓｉ層１４ａよりも膜厚の薄い、第２の膜厚を有する歪Ｓｉ層１４ｂを備えるＰＭＯＳトランジスタが形成されてなる構成となっている。【選択図】      図１
2005142431.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の格子定数をもつ第１の半導体層、および、この第１の半導体層上に第２の格子定数をもつ第２の半導体層を、前記第１の半導体層と格子整合するようにエピタキシャル成長させた積層基板と、
前記積層基板の第１の領域に設けられ、前記第２の半導体層が、第１の膜厚を有する第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記積層基板の第２の領域に設けられ、前記第２の半導体層が、前記第１の膜厚よりも薄い、第２の膜厚を有する第２導電型のＭＯＳトランジスタと
を具備したことを特徴とする半導体装置。
【請求項２】
前記第１の半導体層は、化合物の組成に傾斜がある格子歪み緩衝層と、この格子歪み緩衝層上に積層された、前記化合物の組成が一定である格子歪み緩和層とを含み、
前記格子歪み緩和層はＳｉ1-x Ｇｅx （０≦ｘ＜１）層であり、
前記格子歪み緩衝層は、そのＧｅの組成が、前記半導体基板に近づくにつれて徐々にＧｅ濃度が低くなるＳｉＧｅ0 →x 層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記格子歪み緩和層および前記格子歪み緩衝層は、前記第２の領域におけるＧｅ濃度が、前記第１の領域におけるＧｅ濃度よりも高いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の表面に、第１の半導体層およびこの第１の半導体層上に積層された第２の半導体層を有してなる積層基板の、前記第２の半導体層の表面部を酸化させる第１の工程と、
酸化によって前記第２の半導体層の表面部に形成された酸化膜を除去する第２の工程と、
前記積層基板上の、第１の領域に対応する前記第２の半導体層の表面部に酸化防止膜を形成する第３の工程と、
前記酸化防止膜をマスクに、前記積層基板上の、前記第１の領域を除く、第２の領域に対応する前記第２の半導体層の表面部を酸化させる第４の工程と、
酸化によって前記第２の領域に対応する前記第２の半導体層の表面部に形成された酸化膜を除去する第５の工程と、
前記積層基板上の前記第１の領域に、第１の膜厚を有する前記第２の半導体層を備えた第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、前記積層基板上の前記第２の領域に、前記第１の膜厚よりも薄い、第２の膜厚を有する前記第２の半導体層を備えた第２導電型のＭＯＳトランジスタを形成する第６の工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面に、第１の半導体層およびこの第１の半導体層上に積層された第２の半導体層を有する積層基板の、前記第２の半導体層の表面部を酸化させる第１の工程と、
酸化によって前記第２の半導体層の表面部に形成された酸化膜を除去する第２の工程と、
前記積層基板上の、少なくとも第１の領域に対応する前記第２の半導体層だけを選択成長させる第３の工程と、
前記積層基板上の前記第１の領域に、前記選択成長により第１の膜厚を有する前記第２の半導体層を備えた第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、前記第１の領域を除く、前記積層基板上の第２の領域に、前記第１の膜厚よりも薄い、第２の膜厚を有する前記第２の半導体層を備えた第２導電型のＭＯＳトランジスタを形成する第４の工程と
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、シリコン（Ｓｉ）基板の表面にシリコンゲルマニウム（ＳｉＧｅ）層とＳｉ層（歪Ｓｉ層）とが積層されてなる構造の積層基板を用いた、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関するものである。
【背景技術】
【０００２】
近年、Ｓｉ基板の表面にＳｉＧｅ層とＳｉ層とが積層されてなる構造の積層基板を用いて、ＣＭＯＳトランジスタを形成する技術が提案されている（たとえば、特許文献１参照）。上記積層基板において、ＳｉＧｅ層上に積層されるＳｉ層は、ＳｉＧｅ層からの応力を受けて結晶構造が歪むため、歪Ｓｉ層と呼ばれている。
【０００３】
通常、半導体デバイスの製造に歪Ｓｉ層を採用する場合、酸化による歪Ｓｉ層の消費およびＳｉＧｅ層からのＧｅの拡散による歪Ｓｉ層の減少を防ぐために、歪Ｓｉ層の膜厚は厚いほど良いとされている。しかし、歪Ｓｉ層における歪みの度合い（歪み応力）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などを形成する際の、酸化およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのプロセスを経ていくにしたがって、ＳｉＧｅ層から遠くなるほど減少することが実験で確認されている。
【０００４】
歪Ｓｉ層の歪み応力は、ＳｉＧｅ層のＧｅ濃度にほぼ比例する。この歪み応力の緩和（減少）を防ぐには、歪Ｓｉ層の膜厚を薄くすればよいことが実験から得られている。しかしながら、歪み応力に対する電子および正孔の移動度向上の振る舞い（変化の様子）が異なることにより、緩和を防ぐための歪Ｓｉ層の膜厚は、ｎチャネルＭＯＳ（以下、ＮＭＯＳ）トランジスタとｐチャネルＭＯＳ（以下、ＰＭＯＳ）トランジスタとで違ってくる。つまり、歪Ｓｉ層の膜厚を薄くしたとしても、歪Ｓｉ層の膜厚をＮＭＯＳトランジスタとＰＭＯＳトランジスタとで同一にした場合には、ＭＯＳＦＥＴの性能を最大限に引き出すことができない。
【０００５】
また、ＳｉＧｅ層中とＳｉ層中とでは、ボロン（Ｂ），ヒ素（Ａｓ），リン（Ｐ）などの不純物の拡散係数が異なる。たとえば、ｐ型を形成するＢなどの不純物の拡散係数は、ＳｉＧｅ層中では小さくなることが知られている（Ｓｉ層中に比べて、１／３〜１／５程度）。これに対し、ｎ型を形成するＡｓやＰなどの不純物の拡散係数は、ＳｉＧｅ層中では大きくなることが知られている（Ｓｉ層中に比べて、５倍〜８倍程度）。したがって、ＳｉＧｅ層＋Ｓｉ層（歪Ｓｉ層）の積層構造をもつ積層基板を用いた場合に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで歪Ｓｉ層の膜厚を同一にすると、ＮＭＯＳトランジスタではショートチャネル効果がより顕著に現れる。その一方で、ＰＭＯＳトランジスタでは、閾値の低下が起こりにくくなってしまう。
【０００６】
さらに、上層の金属配線に接続されるコンタクトと拡散層上のシリサイド化合物とをつなぐ基板コンタクトを例に、コンタクト抵抗について考えると、基板コンタクトは、金属（ヴィア）−半導体（シリサイド化合物）のショットキー接合である。よって、その接合をオーミック接合とするためには、ＮＭＯＳトランジスタの場合はφ［金属］＜φ［半導体］とし、ＰＭＯＳトランジスタの場合はφ［金属］＞φ［半導体］とした方が良いことがわかる（ただし、φは仕事関数）。ところが、歪Ｓｉ層の膜厚が同一の場合、ＮＭＯＳトランジスタの基板コンタクトおよびＰＭＯＳトランジスタの基板コンタクトをともにオーミックに接合するのが難しくなる。
【特許文献１】特開２００２−２８０５６８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、ＳｉＧｅ層＋歪Ｓｉ層の積層構造をもつ積層基板を用いてＭＯＳＦＥＴを形成する場合において、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの歪Ｓｉ層の膜厚を同一にすると、ＭＯＳＦＥＴの性能を最大限に引き出すことができないなどの問題があった。
【０００８】
この発明は、積層基板上にそれぞれ形成されるＭＯＳトランジスタの種類に応じて歪Ｓｉ層の膜厚を最適化でき、高性能化を図ることが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、半導体基板上に、第１の格子定数をもつ第１の半導体層、および、この第１の半導体層上に第２の格子定数をもつ第２の半導体層を、前記第１の半導体層と格子整合するようにエピタキシャル成長させた積層基板と、前記積層基板の第１の領域に設けられ、前記第２の半導体層が、第１の膜厚を有する第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記積層基板の第２の領域に設けられ、前記第２の半導体層が、前記第１の膜厚よりも薄い、第２の膜厚を有する第２導電型のＭＯＳトランジスタとを具備したことを特徴とする半導体装置が提供される。
【００１０】
また、本願発明の一態様によれば、半導体基板の表面に、第１の半導体層およびこの第１の半導体層上に積層された第２の半導体層を有してなる積層基板の、前記第２の半導体層の表面部を酸化させる第１の工程と、酸化によって前記第２の半導体層の表面部に形成された酸化膜を除去する第２の工程と、前記積層基板上の、第１の領域に対応する前記第２の半導体層の表面部に酸化防止膜を形成する第３の工程と、前記酸化防止膜をマスクに、前記積層基板上の、前記第１の領域を除く、第２の領域に対応する前記第２の半導体層の表面部を酸化させる第４の工程と、酸化によって前記第２の領域に対応する前記第２の半導体層の表面部に形成された酸化膜を除去する第５の工程と、前記積層基板上の前記第１の領域に、第１の膜厚を有する前記第２の半導体層を備えた第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、前記積層基板上の前記第２の領域に、前記第１の膜厚よりも薄い、第２の膜厚を有する前記第２の半導体層を備えた第２導電型のＭＯＳトランジスタを形成する第６の工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【００１１】
さらに、本願発明の一態様によれば、半導体基板の表面に、第１の半導体層およびこの第１の半導体層上に積層された第２の半導体層を有する積層基板の、前記第２の半導体層の表面部を酸化させる第１の工程と、酸化によって前記第２の半導体層の表面部に形成された酸化膜を除去する第２の工程と、前記積層基板上の、少なくとも第１の領域に対応する前記第２の半導体層だけを選択成長させる第３の工程と、前記積層基板上の前記第１の領域に、前記選択成長により第１の膜厚を有する前記第２の半導体層を備えた第１導電型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、前記第１の領域を除く、前記積層基板上の第２の領域に、前記第１の膜厚よりも薄い、第２の膜厚を有する前記第２の半導体層を備えた第２導電型のＭＯＳトランジスタを形成する第４の工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【００１２】
上記の構成とした場合、たとえば、ＳｉＧｅ層＋歪Ｓｉ層の積層構造をもつ同一の積層基板上にそれぞれ形成される、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの歪Ｓｉ層の膜厚を異ならせることが可能となる。これにより、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの歪Ｓｉ層の膜厚をそれぞれ最適化できるようになるものである。
【発明の効果】
【００１３】
この発明によれば、積層基板上にそれぞれ形成されるＭＯＳトランジスタの種類に応じて歪Ｓｉ層の膜厚を最適化でき、高性能化を図ることが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
［一実施形態］
図１は、この発明の一実施形態にしたがった、半導体装置の基本構成を示すものである。ここでは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）トランジスタを例に説明する。また、シリコン（Ｓｉ）基板上に絶縁層を介さずにシリコンゲルマニウム（ＳｉＧｅ）層が形成された、いわゆるバルク型の積層基板を用いた場合について説明する。
【００１６】
図１に示すように、積層基板１１の表面部には、選択的にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁領域２１が形成されている。上記積層基板１１は、半導体基板としてのＳｉ基板１２上に、第１の格子定数をもつ第１の半導体層であるＳｉＧｅ層１３を介して、第２の格子定数をもつ歪Ｓｉ層（第２の半導体層）１４がエピタキシャル成長されてなる構成とされている。上記ＳｉＧｅ層１３は、たとえば、Ｇｅ濃度（０→ｘ）が０％〜２０％程度とされたＳｉＧｅ0 →x 層（格子歪み緩衝層）１３ａ、および、このＳｉＧｅ0 →x 層１３ａ上に積層された格子歪み緩和層としてのＳｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂによって構成されている。上記ＳｉＧｅ0 →x 層１３ａのＧｅ組成は、上記Ｓｉ基板１２に近づくにつれてＧｅ濃度が徐々に薄くなるような傾斜をもつことで、格子歪みの緩衝層となっている。
【００１７】
上記素子分離絶縁領域２１によって画定された上記積層基板１１の第１の領域には、第１導電型のＭＯＳトランジスタであるｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタが形成されている。上記ＮＭＯＳトランジスタは、第１の膜厚を有する上記歪Ｓｉ層１４ａを備えている。上記歪Ｓｉ層１４ａの上方、つまり上記積層基板１１の表面上には、選択的に、ゲート酸化膜３１ａを介して、ゲート電極３２ａが設けられている。上記ゲート電極３２ａおよび上記ゲート酸化膜３１ａの側壁部分には、サイドウォール３３ａが形成されている。また、上記ゲート電極３２ａの形成位置を除く、上記積層基板１１の表面部には、ソースまたはドレインとなるエクステンション領域３４ａおよび拡散層領域３５ａが形成されている。
【００１８】
一方、上記素子分離絶縁領域２１によって画定された上記積層基板１１の第２の領域には、第２導電型のＭＯＳトランジスタであるｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタが形成されている。上記ＰＭＯＳトランジスタは、第２の膜厚を有する上記歪Ｓｉ層１４ｂを備えている。上記歪Ｓｉ層１４ｂの上方、つまり上記積層基板１１の表面上には、選択的に、ゲート酸化膜３１ｂを介して、ゲート電極３２ｂが設けられている。上記ゲート電極３２ｂおよび上記ゲート酸化膜３１ｂの側壁部分には、サイドウォール３３ｂが形成されている。また、上記ゲート電極３２ｂの形成位置を除く、上記積層基板１１の表面部には、ソースまたはドレインとなるエクステンション領域３４ｂおよび拡散層領域３５ｂが形成されている。
【００１９】
本実施形態の場合、上記ＰＭＯＳトランジスタにおける上記歪Ｓｉ層１４ｂの膜厚は、チャネル領域の形成が可能で、かつ、上記歪Ｓｉ層１４ｂと上記Ｓｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂとの界面に発生している界面準位の影響を防ぐことが可能な厚さ、たとえば、約３ｎｍ（好ましくは、２ｎｍ〜５ｎｍ程度）とされている。これに対し、上記ＮＭＯＳトランジスタにおける上記歪Ｓｉ層１４ａの膜厚は、たとえば、上記歪Ｓｉ層１４ｂよりも厚く、しかも、上記Ｓｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂの上にエピタキシャル成長させた歪Ｓｉ層１４ａの臨界膜厚（ｃｒｉｔｉｃａｌ  ｔｈｉｃｋｎｅｓｓ  ｔc ）以上の厚さとなっている。上記歪Ｓｉ層１４ａの臨界膜厚ｔc はＧｅ濃度（Ｇｅ  ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｘ）によって異なり、たとえば図２に示すように、Ｇｅ濃度が２０％（ｘ＝０．２）のときの臨界膜厚ｔc は約１５ｎｍである。したがって、上記Ｓｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂのＧｅ濃度が２０％の場合、上記歪Ｓｉ層１４ａは１５ｎｍ以下の膜厚を有して形成される。
【００２０】
次に、上記した構成のＣＭＯＳトランジスタの製造方法について説明する。ここでは、Ｓｉ基板１２上にあらかじめＳｉＧｅ層１３および歪Ｓｉ層１４が形成されてなる積層基板１１に対し、ゲート電極３２ａ，３２ｂの形成前（Ｓａｃ−Ｏｘ後）に、酸化によって歪Ｓｉ層１４の膜厚を制御する場合を例に説明する。
【００２１】
まず、Ｓｉ基板１２上にあらかじめＳｉＧｅ層１３および歪Ｓｉ層１４が積層されてなる、ウェーハ状の積層基板１１を準備する（図３参照）。そして、その積層基板１１に対し、素子分離絶縁領域（図示していない）を形成するとともに、ウェーハ面内での酸化が一様になるように酸化を行う（図４参照）。このとき、歪Ｓｉ層１４の膜厚が、たとえばＮＭＯＳトランジスタの歪Ｓｉ層１４ａの膜厚（第１の膜厚）になるように、後のＭＯＳＦＥＴを形成する際の酸化によるＳｉの消費などを考慮して、酸化（ＳｉＯ2 ）膜２２の膜厚を制御する。
【００２２】
次いで、上記ＳｉＯ2 膜２２をすべて除去した後（図５参照）、上記ＮＭＯＳトランジスタを形成する、第１の領域に対応する上記積層基板１１の上面に、酸化耐性がある膜、たとえばシリコン窒化（ＳｉＮ）膜２３からなるマスクを形成する（図６参照）。その後、非マスク部（第２の領域）の歪Ｓｉ層１４の膜厚が、たとえばＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚（第２の膜厚）になるように、後のＭＯＳＦＥＴを形成する際の酸化によるＳｉの消費などを考慮して、酸化時のＳｉＯ2 膜２４の膜厚を制御する。
【００２３】
次いで、上記ＳｉＮ膜２３および上記ＳｉＯ2 膜２４を除去する。これにより、たとえば図７に示すように、歪Ｓｉ層１４ａ，１４ｂの膜厚が領域によって異なる構造の積層基板１１が得られる。なお、同様の処理を繰り返すことによって、上記歪Ｓｉ層１４ａ，１４ｂは、さらに膜厚を大きく異ならせることが可能である。こうして得られた積層基板１１に対し、上記歪Ｓｉ層１４ａが形成された第１の領域にＮＭＯＳトランジスタを、また、上記歪Ｓｉ層１４ｂが形成された第２の領域にＰＭＯＳトランジスタを、それぞれ既存のＭＯＳＦＥＴの製造プロセスにしたがって形成することで、図１に示した構成のＣＭＯＳトランジスタが完成する。
【００２４】
ここで、歪Ｓｉ層１４ａの膜厚が厚いＮＭＯＳトランジスタと歪Ｓｉ層１４ｂの膜厚が薄いＰＭＯＳトランジスタとを同一の積層基板１１上に形成する場合において、歪Ｓｉ層１４中およびＳｉＧｅ層１３中における不純物の拡散について説明する。ヒ素（Ａｓ）やリン（Ｐ）などのｎ型となる不純物の、ＳｉＧｅ層１３中における拡散係数は、歪Ｓｉ層１４中に比べて、５倍〜８倍になるといわれている。一方、ボロン（Ｂ）などのｐ型となる不純物の拡散係数は、１／３〜１／５になることが報告されている。したがって、ＮＭＯＳトランジスタの場合には、歪Ｓｉ層１４ａの膜厚を厚くすることによって、エクステンション領域３４ａの形成部に注入した不純物が、拡散係数の大きくなるＳｉＧｅ層１３中にまで拡散するのを抑制できるようになる。つまり、ＮＭＯＳトランジスタの歪Ｓｉ層１４ａの膜厚はできるだけ厚くした方が、ショートチャネル効果の抑制には都合がよい。逆に、ＰＭＯＳトランジスタの場合は、歪Ｓｉ層１４ｂの膜厚を薄くした方がショートチャネル効果の抑制には都合がよい。
【００２５】
上記したように、ＮＭＯＳトランジスタの歪Ｓｉ層１４ａの膜厚は厚く、ＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚は薄くなるように形成することによって、ショートチャネル効果を改善することが可能となる。その結果、チャネル領域およびヘイロ（Ｈａｌｏ）領域の形成のためのイオン注入において、ドーズ量を減らすことができ、電流駆動力を向上させることが可能となる。つまり、ＳｉＧｅ層１３の方が歪Ｓｉ層１４よりもｎ型不純物の拡散係数が大きいため、本来ならば、ＳｉＧｅ層１３中におけるエクステンション領域３４ａのプロファイルの方が、エクステンション領域３４ｂの場合よりも延びやすい。しかし、歪Ｓｉ層１４ａ，１４ｂの膜厚を異ならせることで、ＳｉＧｅ層１３中に形成されるエクステンション領域３４ａ，３４ｂのサイズは、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方が大きくなる。したがって、ＳｉＧｅ層１３中での拡散が速い不純物を用いるＮＭＯＳトランジスタと、ＳｉＧｅ層１３中での拡散が遅い不純物を用いるＰＭＯＳトランジスタとにおいて、同様に浅い接合形成が可能となる結果、ショートチャネル効果に対して、より強くなる。これにより、不純物のドーズ量を減らすことができ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの上昇を抑え、かつ、不純物散乱による飽和電流の劣化を防ぐことが可能となる。
【００２６】
また、ＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚を薄くした場合、歪Ｓｉ層１４ｂの歪み応力に対する正孔の移動量向上の劣化をより抑制することが可能となる。つまり、ＭＯＳＦＥＴを形成する際のプロセスを経ていくにしたがって徐々に緩和（減少）していく、歪Ｓｉ層１４における歪みの度合い（応力）は、歪Ｓｉ層１４の膜厚を薄くすることによって緩和し難くすることができる。しかも、歪Ｓｉ層１４の歪み応力によるモビリティの向上率は、正孔と電子とで異なる。よって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、歪み応力の緩和を抑えるための歪Ｓｉ層１４ａ，１４ｂの膜厚が異なる。
【００２７】
本実施形態において、たとえば、上記ゲート電極３２ａ，３２ｂのゲート長を５０ｎｍ、上記サイドウォール３３ａ，３３ｂの側壁長を５０ｎｍとする。すると、ゲート電極３２ａ，３２ｂとその左右のサイドウォール３３ａ，３３ｂとからなるゲート部の長さは、それぞれ、１５０ｎｍとなる。また、上記サイドウォール３３ａ，３３ｂの形成時に、上記ゲート部を除く部位の歪Ｓｉ層１４ａ，１４ｂが、すべてオーバーエッチングにより除去されると仮定する。この条件において、たとえば、上記歪Ｓｉ層１４ａの膜厚（ｈ）を１５ｎｍとすると、ｌ／ｈ＝５となる（２ｌ＝１５０ｎｍ）。この場合、図８（ｂ）より、その歪み緩和率（ｒｅｌａｘａｔｉｏｎ）は０．３８となる。因みに、図８（ｂ）は、図８（ａ）に示したヘテロ構造をもつ基板（β  ｓｔｒｕｃｔｕｒｅ）において、エピタキシャル成長させた層を加工した際の、上記エピタキシャル成長層中における応力分布を示した図である。また、この場合の、ＮＭＯＳトランジスタにおける電子の移動度向上率は１．５、正孔の移動度向上率は１．２５になる（図９中のＡ参照）。
【００２８】
一方、上記した条件において、たとえば、ＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚（ｈ）を７．５ｎｍとすると、ｌ／ｈ＝１０となる。この場合、図８（ｂ）より、その歪み緩和率は０．１６となる。また、この場合の、ＰＭＯＳトランジスタにおける正孔の移動度向上率は、１．５になる（図９中のＢ参照）。つまり、歪Ｓｉ層１４ｂの膜厚を薄くすることによって歪み緩和率が減少し、その結果、特に正孔に対する移動度向上率の劣化が防げられるようになる。
【００２９】
上記したように、プロセスを経るにしたがって歪Ｓｉ層１４の歪み応力は緩和されるが、歪Ｓｉ層１４ｂの膜厚を十分に薄くすることによって、電子，正孔の移動度向上率の劣化を抑制できるようになる（特に、正孔の移動度向上率の劣化を抑制することが可能となる）。また、ＰＭＯＳトランジスタの場合、歪Ｓｉ層１４ｂの膜厚を充分に薄くすることで、上記歪Ｓｉ層１４ｂのその下のＳｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂ中に反転層が形成されるようにすることも可能である。これにより、正孔の移動度向上率が高いＳｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂを、チャネル領域とすることもできる。このように、ＰＭＯＳトランジスタについては、正孔の移動度が高いＳｉ1-x Ｇｅx （０≦ｘ＜１）層１３ｂ中にチャネル領域を誘起することも可能となる結果、より駆動電流を大きくできる。
【００３０】
なお、ＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚をより薄くすることで、プロセスの経過にしたがって減少する歪み応力の緩和量が、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで同程度になるように制御することも可能である。
【００３１】
詳述したように、本実施形態の構成によれば、ＳｉＧｅ層＋歪Ｓｉ層の積層構造をもつ同一の積層基板上にそれぞれ形成される、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの歪Ｓｉ層の膜厚を異ならせることが可能となる。すなわち、ＮＭＯＳトランジスタの歪Ｓｉ層の膜厚は、ＰＭＯＳトランジスタの歪Ｓｉ層の膜厚よりも厚く、ＰＭＯＳトランジスタの歪Ｓｉ層の膜厚は、ＮＭＯＳトランジスタの歪Ｓｉ層の膜厚よりも薄くなるようにしている。これにより、歪Ｓｉ層中の応力緩和の量を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで変えることが可能となる結果、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの歪Ｓｉ層の膜厚を、それぞれ最適化することによって、高性能なＣＭＯＳトランジスタを製造できるようになる。
【００３２】
図１０は、図１に示した構成のＣＭＯＳトランジスタにおいて、さらに基板コンタクトを形成するようにした場合を例に示すものである。なお、同一部分には同一符号を付し、ここでの詳細な説明は割愛する。
【００３３】
たとえば図１０に示すように、ＮＭＯＳトランジスタの拡散層領域３５ａ，３５ａの表面部には、それぞれ、シリサイド層４１ａ，４１ａが形成されている。同様に、ＰＭＯＳトランジスタの拡散層領域３５ｂ，３５ｂの表面部には、それぞれ、シリサイド層４１ｂ，４１ｂが形成されている。そして、上記シリサイド層４１ａ，４１ａのいずれか一方（もしくは、両方）、および、上記シリサイド層４１ｂ，４１ｂのいずれか一方（もしくは、両方）には、それぞれ、金属配線層（図示していない）との接続のための、基板コンタクトとしてのヴィア（たとえば、タングステン（Ｗ））４２ａ，４２ｂが接続されている。
【００３４】
上記の構成においては、たとえば図１１に示すように、ＮＭＯＳトランジスタの歪Ｓｉ層１４ａの膜厚を厚くすることにより、歪Ｓｉ層１４ａ中のシリサイド化合物（半導体）と金属（ヴィア４２ａ）とのショットキー接合を形成しやすくなる（含まれているＧｅ濃度が低いシリサイド層とヴィアとの接合であることによる）。そのため、ＮＭＯＳトランジスタの場合には、上記シリサイド層４１ａおよび上記ヴィア４２ａの相互をオーミックに接合するための、φ［金属］＜φ［半導体］の関係を達成しやすい（ただし、φは仕事関数）。これに対し、歪Ｓｉ層１４ｂの膜厚を薄くしたＰＭＯＳトランジスタの場合は、たとえば図１２に示すように、ＳｉＧｅ層１３中のシリサイド化合物（半導体）と金属（ヴィア４２ｂ）とのショットキー接合を形成しやすくなる（含まれているＧｅ濃度が高いシリサイド層とヴィアとの接合であることによる）。そのため、上記シリサイド層４１ａおよび上記ヴィア４２ａの相互をオーミックに接合するための、φ［金属］＞φ［半導体］の関係を達成しやすい。
【００３５】
また、上記シリサイド層４１ａ，４１ｂと上記ヴィア４２ａ，４２ｂとの接合部においては、ＮＭＯＳトランジスタのシリサイド部のＧｅ濃度が小さく、ＰＭＯＳトランジスタのシリサイド部のＧｅ濃度が高くなるようにする。これにより、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにおける、上記シリサイド層４１ａ，４１ｂと上記ヴィア４２ａ，４２ｂとの接合部のコンタクト抵抗を小さすることが可能となる。つまり、ＰＭＯＳトランジスタにおけるＳｉＧｅ層１３中のＧｅ濃度が、ＮＭＯＳトランジスタにおけるＳｉＧｅ層１３中のＧｅ濃度よりも高くなるように制御する。
【００３６】
ここで、上述した図９を参照して、歪みの度合い（＝ＳｉＧｅ層中のＧｅ濃度）に対する、正孔および電子の移動度向上率との関係について、さらに説明する。同図からも明らかなように、たとえば、ＳｉＧｅ層１３中のＧｅ濃度を２０％以上に上げた場合、電子の移動度向上率は飽和するが、正孔の移動度向上率はＧｅ濃度にほぼ比例して増加する。その一方で、ＳｉＧｅ層１３中のＧｅ濃度を上げると、ＭＯＳＦＥＴを形成する際のさまざまなウェット処理によって、ＳｉＧｅが溶解する。
【００３７】
そこで、ＳｉＧｅが溶解しない濃度範囲内で、ＰＭＯＳトランジスタのＳｉＧｅ層１３中のＧｅ濃度を、ＮＭＯＳトランジスタのＳｉＧｅ層１３中のＧｅ濃度よりも高くなるように制御する。これにより、さらなる正孔の移動度の向上に加え、上記コンタクト抵抗の低抵抗化が可能となる。
【００３８】
なお、上記した実施形態においては、酸化によって歪Ｓｉ層１４の膜厚を制御する、つまり、膜厚の異なる歪Ｓｉ層１４ａ，１４ｂを酸化により形成するようにした場合を例に説明した。これに限らず、たとえば図１３〜図１５に示すように、Ｓｉをエピタキシャル成長させる際に、歪Ｓｉ層１４のウェーハ面内での膜厚が部分的に異なるように制御することによっても、第１の領域における歪Ｓｉ層１４ａの膜厚と第２の領域における歪Ｓｉ層１４ｂの膜厚とを変えることができる。
【００３９】
すなわち、Ｓｉ基板１２上にあらかじめＳｉＧｅ層１３および歪Ｓｉ層１４が積層されてなるウェーハ状の積層基板１１に対し（図３参照）、ウェーハ面内での酸化が一様になるように酸化を行う（図１３参照）。このとき、歪Ｓｉ層１４の膜厚が、たとえばＰＭＯＳトランジスタの歪Ｓｉ層１４ｂの膜厚（第２の膜厚）になるように、後のＭＯＳＦＥＴを形成する際の酸化によるＳｉの消費などを考慮して、酸化（ＳｉＯ2 ）膜２２ａの膜厚を制御する。次いで、上記ＳｉＯ2 膜２２ａをすべて除去した後（図１４参照）、上記ＮＭＯＳトランジスタを形成する、第１の領域に対応する上記積層基板１１の上面のみに選択的にＳｉをエピタキシャル成長させる（図１５参照）。その際、上記第１の領域における歪Ｓｉ層１４ａの膜厚が、たとえばＮＭＯＳトランジスタの歪Ｓｉ層１４ａの膜厚（第１の膜厚）になるように、後のＭＯＳＦＥＴを形成する際の酸化によるＳｉの消費などを考慮して、エピタキシャル成長させるＳｉの膜厚を制御する。これにより、たとえば図７に示したのと同様に、歪Ｓｉ層１４ａ，１４ｂの膜厚が領域によって異なる構造の積層基板１１が得られる。
【００４０】
こうして得られた積層基板１１に対し、上記歪Ｓｉ層１４ａが形成された第１の領域にＮＭＯＳトランジスタを、また、上記歪Ｓｉ層１４ｂが形成された第２の領域にＰＭＯＳトランジスタを、それぞれ既存のＭＯＳＦＥＴの製造プロセスにしたがって形成することで、図１に示した構成のＣＭＯＳトランジスタが完成する。
【００４１】
また、バルク型の積層基板１１を例に説明したが、たとえば図１６に示すようなＳＧＯＩ基板（積層基板）１１ａを用いることも可能である。上記ＳＧＯＩ基板１１ａは、たとえば、Ｓｉ基板１２上にＢＯＸ（Ｏｘｉｄｅ）層５１を介して、上記ＳｉＧｅ層１３および上記歪Ｓｉ層１４が積層されてなる構成となっている。
【００４２】
また、上記ＳｉＧｅ層１３としては、Ｇｅ濃度が一定のものであってもよいし、段階的に変化したものであってもよい。また、ＳｉＧｅ層１３は、カーボン（Ｃ）を含むものであってもよい。
【００４３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態にしたがった半導体装置の基本構成を、ＣＭＯＳトランジスタを例に示す断面図。
【図２】図１のＣＭＯＳトランジスタにおいて、Ｓｉ1-x Ｇｅx （０≦ｘ＜１）層のＧｅ濃度と歪Ｓｉ層の臨界膜厚との関係を説明するために示す図。
【図３】図１のＣＭＯＳトランジスタの製造方法について説明するために示す工程断面図。
【図４】図１のＣＭＯＳトランジスタの製造方法について説明するために示す工程断面図。
【図５】図１のＣＭＯＳトランジスタの製造方法について説明するために示す工程断面図。
【図６】図１のＣＭＯＳトランジスタの製造方法について説明するために示す工程断面図。
【図７】図１のＣＭＯＳトランジスタの製造方法について説明するために示す工程断面図。
【図８】図１のＣＭＯＳトランジスタにおいて、歪Ｓｉ層の膜厚と歪み緩和量との関係を説明するために示す図。
【図９】図１のＣＭＯＳトランジスタにおいて、ＳｉＧｅ層のＧｅ濃度に対する正孔および電子の移動度向上率の変化の様子を説明するために示す図。
【図１０】図１のＣＭＯＳトランジスタにおいて、基板コンタクトを形成するようにした場合を例に示す断面図。
【図１１】基板コンタクトのコンタクト抵抗について説明するために示す、ＮＭＯＳトランジスタの断面図。
【図１２】基板コンタクトのコンタクト抵抗について説明するために示す、ＰＭＯＳトランジスタの断面図。
【図１３】図１のＣＭＯＳトランジスタの、他の製造方法について説明するために示す工程断面図。
【図１４】図１のＣＭＯＳトランジスタの、他の製造方法について説明するために示す工程断面図。
【図１５】図１のＣＭＯＳトランジスタの、他の製造方法について説明するために示す工程断面図。
【図１６】図１のＣＭＯＳトランジスタに適用される、積層基板の他の構成例を示す断面図。
【符号の説明】
【００４５】
１１…積層基板、１１ａ…ＳＧＯＩ基板、１２…Ｓｉ基板、１３…ＳｉＧｅ層、１３ａ…ＳｉＧｅ0 →x 層、１３ｂ…Ｓｉ1-x Ｇｅx （０≦ｘ＜１）層、１４，１４ａ，１４ｂ…歪Ｓｉ層、２１…素子分離絶縁領域、２２，２２ａ，２４…酸化膜、２３…シリコン窒化膜、３１ａ，３１ｂ…ゲート酸化膜、３２ａ，３２ｂ…ゲート電極、３３ａ，３３ｂ…サイドウォール、３４ａ，３４ｂ…エクステンション領域、３５ａ，３５ｂ…拡散層領域、４１ａ，４１ｂ…シリサイド層、４２ａ，４２ｂ…ヴィア、５１…ＢＯＸ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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