(57)【要約】【課題】  マスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法を提供する。【解決手段】  本発明に係る半導体装置の作製方法は、ソース・ドレイン領域１０，１１、ＬＤＤ領域１６，１７を有する半導体層３、ゲート絶縁膜５及びゲート電極６を形成し、その上に第１及び第２の層間絶縁膜２４，２５を形成し、これら層間絶縁膜に、ソース・ドレイン領域上に位置するコンタクトホール２５ａ，２５ｃを形成すると共にゲート電極、ＬＤＤ領域の上に位置する開孔部２５ｂを形成し、開孔部内にゲート電極、ＬＤＤ領域を覆うように透明性導電膜からなる第２ゲート電極２６ｂを形成すると共に第２の層間絶縁膜上に画素電極２６ａを形成し、コンタクトホール内の前記ゲート絶縁膜を除去し、ソース領域及びドレイン領域それぞれに接続された配線２７，２８を形成することを特徴とする。【選択図】        図１
2005123360.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項２】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項４】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項５】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項５において、前記第２の開孔部を形成する際、前記第２の層間絶縁膜に更に第３の開孔部を形成し、前記画素電極を形成する際、前記第３の開孔部内に前記導電膜からなる第１の容量電極を形成し、前記配線を形成する際、前記第３の開孔部内に第２の容量電極を形成することにより、前記第１及び第２の容量電極を備えた容量部を形成することを特徴とする半導体装置の作製方法。
【請求項７】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項８】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項９】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された前記第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項１１】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１、３、８及び１２のいずれか一項において、前記配線を形成する際、該配線が前記第２ゲート電極上にも形成されることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項８又は１２において、前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記画素電極及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することを特徴とする半導体装置の作製方法。
【請求項１５】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された且つ前記配線に接続されたソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項９又は１５において、前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記配線及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することを特徴とする半導体装置の作製方法。
【請求項１７】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１０又は１７において、前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記画素電極及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することを特徴とする半導体装置の作製方法。
【請求項１９】
請求項５、１０、１７のいずれか一項において、前記第１の層間絶縁膜に耐熱性材料膜を用い、前記第１の層間絶縁膜を形成した後に、熱活性化処理を施すことを特徴とする半導体装置の作製方法。
【請求項２０】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項２１】
請求項１０又は１４において、前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記配線及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することを特徴とする半導体装置の作製方法。
【請求項２２】
請求項８乃至請求項２０のいずれか一項において、前記ソース領域及び前記ドレイン領域に不純物を導入し、前記ＬＤＤ領域に不純物を導入した後に、前記ソース領域、前記ドレイン領域及び前記ＬＤＤ領域をレーザ照射又は熱処理により活性化することを特徴とする半導体装置の作製方法。
【請求項２３】
請求項１乃至請求項２２のいずれか一項において、前記ゲート電極がＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜により形成されていることを特徴とする半導体装置の作製方法。
【請求項２４】
請求項３乃至請求項２２のいずれか一項において、前記第１の層間絶縁膜が窒化珪素膜であり、前記第２の層間絶縁膜が有機樹脂であることを特徴とする半導体装置の作製方法。
【請求項２５】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする半導体装置。
【請求項２６】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする半導体装置。
【請求項２７】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする半導体装置。
【請求項２８】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された前記第２の導電膜からなる画素電極と、
を具備することを特徴とする半導体装置。
【請求項２９】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする半導体装置。
【請求項３０】
ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする半導体装置。
【請求項３１】
第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする半導体装置。
【請求項３２】
請求項２５、２７及び３１のいずれか一項において、前記配線が前記第２ゲート電極上にも形成されることを特徴とする半導体装置。
【請求項３３】
第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする半導体装置。
【請求項３４】
第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする半導体装置。
【請求項３５】
請求項２２又は２６において、前記第１の層間絶縁膜に耐熱性材料膜を用いることを特徴とする半導体装置の作製方法。
【請求項３６】
第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に係わり、特にマスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
液晶表示装置を構成する基板にはトランジスタが配置される。トランジスタには、表示するために必要な画素トランジスタとそれを駆動する駆動回路トランジスタがある。画素トランジスタにはオフ電流を低減するために、ＬＤＤ(lightly doped drain)構造のトランジスタが用いられる。駆動回路トランジスタには負荷電流が高く、高信頼性を得ると共に高いオン電流を得るために、ゲートオーバーラップＬＤＤ構造（ＧＯＬＤ構造）のトランジスタが用いられる。
【０００３】
また、大型パネルを作製しようとした場合、画素部のソース線、ゲート線に低抵抗配線を用いる必要がある。そのため、低抵抗配線をゲート電極として使用するか、別途低抵抗配線を作り込むプロセスとしていた。
【０００４】
【特許文献１】特開２００１−２９０１７１号公報（６〜１０頁、図１〜５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、プロセス簡略化のためにＮチャネル型トランジスタのみで透過型液晶パネルを作製しようとした場合、上述したようにＧＯＬＤ構造、ＬＤＤ構造のトランジスタを同時に作り込もうとすると、マスク枚数が少なくとも６枚必要であった。
【０００６】
また、ゲート電極材料として低抵抗のＡｌを用いた場合、Ａｌの耐熱性が低いため、トランジスタの不純物領域を形成した後に高い温度で熱処理をかけられず、不純物領域を活性化しにくい。さらに、ＬＤＤ領域上まで覆うようなＧＯＬＤ構造のゲート電極を形成すると、そのゲート電極で覆われているＬＤＤ領域の部分をレーザで活性化することも困難である。しかし、活性化を行わないとトランジスタの信頼性が低下することがある。
【０００７】
また、ゲート電極に耐熱性材料を用いて不純物領域を十分に熱活性化した後、低抵抗配線を使ってＧＯＬＤ構造を作製することも可能である。しかし、この場合でもマスク枚数が少なくとも６枚必要となり、マスク枚数を低減することが困難である。
今後、製造コストを削減するためには、さらにマスク枚数を低減することが求められる。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、マスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００１０】
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第１の開孔部を形成する際、加工を２回に分けて行っている。１回目の加工で層間絶縁膜を加工し、２回目の加工でゲート絶縁膜を加工している。このように２回に分けることにより、１回目の加工時にＧＯＬＤ構造を形成するための第２の開孔部を同時に加工することができる。そして、第２ゲート電極を形成した後に２回目の加工を行うため、２回目の加工時に加工用マスクを必要とせず、第２ゲート電極及び層間絶縁膜をマスクとしてゲート絶縁膜を加工することが可能となる。その結果、第１の開孔部を１回で加工する場合に比べてマスクの枚数を減らすことができる。
【００１１】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００１２】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００１３】
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第１の開孔部を形成する際、加工を２回に分けて行っている。１回目の加工で第１及び第２の層間絶縁膜を加工し、２回目の加工でゲート絶縁膜を加工している。このように２回に分けることにより、１回目の加工時にＧＯＬＤ構造を形成するための第２の開孔部を同時に加工することができる。そして、第２ゲート電極を形成した後に２回目の加工を行うため、２回目の加工時に加工用マスクを必要とせず、第２ゲート電極及び第２の層間絶縁膜をマスクとしてゲート絶縁膜を加工することが可能となる。その結果、第１の開孔部を１回で加工する場合に比べてマスクの枚数を減らすことができる。
【００１４】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００１５】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００１６】
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第１の開孔部を加工する際、加工を２回に分けて行っている。１回目の加工で第２の層間絶縁膜を加工し、２回目の加工で第１の層間絶縁膜及びゲート絶縁膜を加工している。このように２回に分けることにより、１回目の加工時にＧＯＬＤ構造を形成するための第２の開孔部を同時に加工することができる。そして、第２ゲート電極を形成した後に２回目の加工を行うため、２回目の加工時に加工用マスクを必要とせず、第２ゲート電極及び第２の層間絶縁膜をマスクとして第１の層間絶縁膜及びゲート絶縁膜を加工することが可能となる。その結果、第１の開孔部を１回で加工する場合に比べてマスクの枚数を減らすことができる。
【００１７】
また、本発明に係る半導体装置の作製方法においては、前記第２の開孔部を形成する際、前記第２の層間絶縁膜に更に第３の開孔部を形成し、前記画素電極を形成する際、前記第３の開孔部内に前記導電膜からなる第１の容量電極を形成し、前記配線を形成する際、前記第３の開孔部内に第２の容量電極を形成することにより、前記第１及び第２の容量電極を備えた容量部を形成することも可能である。
【００１８】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００１９】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００２０】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された前記第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００２１】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００２２】
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記ＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００２３】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００２４】
また、本発明に係る半導体装置の作製方法においては、前記配線を形成する際、該配線が前記第２ゲート電極上にも形成されることも可能である。特に、第２ゲート電極として透明性導電膜を用いた場合に、第２ゲート電極上に形成した配線がＴＦＴへの光の照射を防止するための遮光膜として機能する効果が得られる。
【００２５】
また、本発明に係る半導体装置の作製方法においては、前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記画素電極及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
【００２６】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、該第１の層間絶縁膜及び該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された且つ前記配線に接続されたソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００２７】
また、本発明に係る半導体装置の作製方法においては、前記第１の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記配線及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
【００２８】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる画素電極を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
【００２９】
また、本発明に係る半導体装置の作製方法においては、前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記画素電極及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
【００３０】
また、本発明に係る半導体装置の作製方法においては、前記第１の層間絶縁膜に耐熱性材料膜を用い、前記第１の層間絶縁膜を形成した後に、熱活性化処理を施すことも可能である。
【００３１】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第１の半導体層及び前記第２の半導体層それぞれのＬＤＤ領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜をエッチング加工することにより、該第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第１の開孔部を形成すると共に前記第１の半導体層のＬＤＤ領域上に位置する第２の開孔部を形成し、
前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内にゲート電極及びＬＤＤ領域を覆うように該第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第２の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第２の層間絶縁膜上に該第２の導電膜からなる画素電極を形成することを特徴とする。
【００３２】
また、本発明に係る半導体装置の作製方法においては、前記第１の開孔部内の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第２ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第２ゲート電極、前記配線及び前記第２の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
【００３３】
また、本発明に係る半導体装置の作製方法においては、前記ソース領域及び前記ドレイン領域に不純物を導入し、前記ＬＤＤ領域に不純物を導入した後に、前記ソース領域、前記ドレイン領域及び前記ＬＤＤ領域をレーザ照射又は熱処理により活性化することも可能である。
【００３４】
また、本発明に係る半導体装置の作製方法においては、前記ゲート電極がＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜により形成されていることが好ましい。
【００３５】
また、本発明に係る半導体装置の作製方法においては、前記第１の層間絶縁膜が窒化珪素膜であり、前記第２の層間絶縁膜が有機樹脂であることが好ましい。
【００３６】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
【００３７】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする。
【００３８】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
【００３９】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された前記第２の導電膜からなる画素電極と、
を具備することを特徴とする。
【００４０】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
【００４１】
本発明に係る半導体装置は、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記ＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする。
【００４２】
本発明に係る半導体装置は、第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
【００４３】
また、本発明に係る半導体装置においては、前記配線が前記第２ゲート電極上にも形成されることも可能である。
【００４４】
本発明に係る半導体装置は、第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする。
【００４５】
本発明に係る半導体装置は、第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
【００４６】
また、本発明に係る半導体装置においては、前記第１の層間絶縁膜に耐熱性材料膜を用いることも可能である。
【００４７】
本発明に係る半導体装置は、第１の半導体層及び第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、  
前記第１の半導体層及び前記第２の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第２の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第２の層間絶縁膜に形成され、前記第１の半導体層のＬＤＤ領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記ＬＤＤ領域を覆うように配置された第１の導電膜からなる第２ゲート電極と、
前記第２の層間絶縁膜上に形成された該第１の導電膜からなる配線と、
前記コンタクトホール内及び前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
前記第２の層間絶縁膜上に形成された該第２の導電膜からなる画素電極と、
を具備することを特徴とする。
【発明の効果】
【００４８】
以上説明したように本発明によれば、マスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法を提供することができる。
【発明を実施するための形態】
【００４９】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）〜（Ｅ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【００５０】
まず、図１（Ａ）に示すように、ガラス基板１を用意し、このガラス基板１の上に酸化窒化シリコン膜等からなる下地絶縁膜２を形成する。なお、下地絶縁膜２は、ガラス基板１中に含まれるアルカリ金属が半導体層中に拡散しないようにバリア膜（可動イオン防止膜）として形成するものであり、例えば膜厚５０〜１００ｎｍのＳｉＮ膜およびその上に応力緩和層としての膜厚５０〜１００ｎｍのＳｉＯ２膜をＣＶＤ法またはスパッタ法で形成したものを使用する。また、前記ＳｉＮ膜に代えて酸素を含有した窒化珪素膜（ＳｉＮＯ膜）を用いても良いし、前記ＳｉＯ２膜に代えて窒素を含有した酸化珪素膜（ＳｉＯＮ膜）またはＴＥＯＳ膜を用いても良い。また、ガラス基板に代えて石英基板を使用しても良い。
【００５１】
次に、下地絶縁膜２の上に４０〜１００ｎｍの非晶質珪素膜をプラズマＣＶＤ法、減圧ＣＶＤ法もしくはスパッタ法を用いて成膜する。
【００５２】
次いで、非晶質珪素膜の上に、金属元素を含む溶液、例えば重量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーでスピンコート法により塗布して触媒元素含有層（図示せず）を形成する。なお、ここでは、ニッケルを含む溶液を用いているが、他の金属元素を含む溶液を用いることも可能である。他の金属元素としては、鉄、コバルト、ルテニウム、パラジウム、オスミウム、イリジウム、白金、銅、金などの群より選ばれた１種または複数種を用いることも可能である。
【００５３】
この後、例えば５５０℃の温度、１時間の加熱時間で基板１を加熱処理することにより、非晶質珪素膜が含有する水素を放出させる。次に、基板１を５００〜６５０℃の温度で１〜２４時間の加熱時間（例えば５５０℃で４時間の加熱時間）で加熱することにより、下地絶縁膜２上に結晶性珪素膜を形成する。この際の加熱方法はレーザ照射によるものであっても良い。
【００５４】
次に、結晶性珪素膜の結晶性をよりよくするために、結晶性珪素膜にレーザ光を照射する。
【００５５】
この後、結晶性珪素膜上にレジスト膜（図示せず）を塗布し、このレジスト膜を露光、現像することにより、結晶性珪素膜上には第１のレジストパターンが形成される。次いで、第１のレジストパターンをマスクとして結晶性珪素膜をエッチング加工することにより、下地絶縁膜２上には該結晶性珪素膜からなる島状の半導体層（活性層）３，４が形成される。
【００５６】
次いで、半導体層３，４および下地絶縁膜２の上にプラズマＣＶＤ法またはスパッタ法によりＳｉＯＮ膜からなるゲート絶縁膜５を形成する。次いで、半導体層３，４のソース領域及びドレイン領域１０〜１５に高濃度不純物をドーピングする。次いで、ゲート絶縁膜５の上に第１の導電膜を成膜する。第１の導電膜はＡｌまたはＡｌ合金からなる膜で形成されていても良いし、ＡｌまたはＡｌ合金からなる膜を含む積層構造膜であっても良い。尚、第１の導電膜を形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。
【００５７】
この後、第１の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜（図示せず）を露光、現像することにより、第１の導電膜上には第２のレジストパターンが形成される。次に、第２のレジストパターンをマスクとして第１の導電膜を選択的にエッチングする。これにより、半導体層３上にはゲート絶縁膜５を介して第１の導電膜からなるゲート電極６が形成され、半導体層４上にはゲート絶縁膜５を介して第１の導電膜からなるゲート電極７〜９が形成され、図示せぬ領域にゲート配線が形成される。尚、ゲート電極及びゲート配線にＡｌまたはＡｌ合金もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜を用いることにより、本実施の形態による半導体装置を大型パネルに適用することが可能となる。次いで、第２のレジストパターンを除去する。
【００５８】
次いで、ＬＤＤ領域１６〜２３を形成するための低濃度不純物を半導体層３，４にドーピングする。尚、ＬＤＤ領域は少なくともドレイン領域側に形成されていれば良い。
【００５９】
次いで、ソース及びドレイン領域１０〜１５、ＬＤＤ領域１６〜２３にレーザを照射して活性化を行う。尚、本実施の形態では、ゲート電極６〜９に耐熱性の低いＡｌまたはＡｌ合金もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜を用いているため、レーザアニール法により半導体層に導入した不純物の活性化を行っているが、耐熱性の高い材料をゲート電極に用いれば、レーザアニール法以外の方法、例えば、炉アニール法、ランプアニール法などの熱処理法を用いて不純物の活性化を行うことが可能である。そして、この熱処理により、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングを行うことができる。
【００６０】
次いで、ゲート電極６〜９及びゲート絶縁膜５を含む全面上に窒化珪素膜（ＳｉＮ膜）からなる第１の層間絶縁膜２４を成膜する。次いで、第１の層間絶縁膜２４の上に有機樹脂（例えばアクリル）などの自己平坦性のある第２の層間絶縁膜２５を形成する。
【００６１】
この後、図１（Ｂ）に示すように、第２の層間絶縁膜２５の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜２５上には第３のレジストパターンが形成される。次いで、第３のレジストパターンをマスクとして第１及び第２の層間絶縁膜２４，２５をエッチング加工する。これにより、第１及び第２の層間絶縁膜２４，２５には、ソース及びドレイン領域１０〜１２，１４の上方に位置するコンタクトホール２５ａ，２５ｃ〜２５ｅが形成され、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂが形成される。開孔部２５ｂはＧＯＬＤ構造を形成するための開孔である。コンタクトホール２５ａ，２５ｃ〜２５ｅ及び開孔部２５ｂによりゲート絶縁膜５が露出する。
【００６２】
次に、図１（Ｃ）に示すように、第３のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第２の層間絶縁膜２５の上にＩＴＯなどの透明性導電膜を形成する。次いで、この透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第４のレジストパターンが形成される。次いで、第４のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、第２の層間絶縁膜２５の上には透明性導電膜からなる画素電極２６ａが形成され、開孔部２５ｂ内にはゲート電極６及びＬＤＤ領域１６，１７を覆うように透明性導電膜からなる第２ゲート電極２６ｂが形成される。第２ゲート電極２６ｂはゲート電極６と接触している。ゲート電極６及び第２ゲート電極２６ｂによってＧＯＬＤ構造が形成される。
【００６３】
この後、図１（Ｄ）に示すように、第２ゲート電極２６ｂ及び第２の層間絶縁膜２５をマスクとしてゲート絶縁膜５をエッチング加工する。この際、第４のレジストパターンを除去せずに、第４のレジストパターンもマスクとしてゲート絶縁膜５をエッチング加工しても良いし、第４のレジストパターンを除去した後に、第４のレジストパターンはマスクとせずにゲート絶縁膜５をエッチング加工しても良い。このエッチング加工により、コンタクトホール２５ａ，２５ｃ〜２５ｅの底部のゲート絶縁膜５がエッチング除去され、コンタクトホール２５ａ，２５ｃ〜２５ｅによりソース及びドレイン領域１０〜１２，１４が露出する。このエッチングの際、画素電極２６ｂをエッチングマスクにしているため、画素電極下の光透過部の層間絶縁膜はエッチングダメージを受けず、光透過部の層間絶縁膜の表面が荒れることがない。これにより、画素の光透過性が低下することを抑制できる。
【００６４】
次に、図１（Ｅ）に示すように、コンタクトホール内及び第２ゲート電極２６ｂを含む全面上にＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜からなる第２の導電膜を形成する。次いで、第２の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして第２の導電膜をエッチング加工することにより、コンタクトホール内及び第２層間絶縁膜２５上には配線２７〜３０が形成され、第２ゲート電極２６ｂ上には配線層３１が形成される。配線２７〜３０の各々は、コンタクトホールの底部でソース及びドレイン領域１０〜１２，１４に電気的に接続され、配線３０は画素電極２６ａに電気的に接続される。
【００６５】
このようにして駆動回路部３２にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３３にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。
【００６６】
上記実施の形態１によれば、ソース及びドレイン領域１０〜１２，１４に接続するための配線を形成するコンタクトホール２５ａ，２５ｃ〜２５ｅをエッチング加工する際、エッチング加工を２回に分けて行っている。１回目のエッチング加工で第１及び第２の層間絶縁膜２４，２５をエッチングし、２回目のエッチング加工でゲート絶縁膜５をエッチングしている。このように２回に分けることにより、１回目のエッチング加工時にＧＯＬＤ構造を形成するための開孔部２５ｂを同時にエッチング加工することができる。そして、第２ゲート電極２６ｂを形成した後に２回目のエッチング加工を行うため、２回目のエッチング加工時にエッチングマスク（レジストパターン）を必要とせず、第２ゲート電極２６ｂ及び第２の層間絶縁膜２５をマスクとしてゲート絶縁膜５をエッチング加工することが可能となる。その結果、コンタクトホール２５ａ，２５ｃ〜２５ｅを１回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
【００６７】
尚、上記実施の形態１では、画素部３３に形成するＬＤＤ構造の薄膜トランジスタをダブルゲート構造としているが、ダブルゲート構造に限定されるものではなく、シングルゲート構造であっても良い。
また、上記実施の形態１では、画素電極及び第２ゲート電極を透明性導電膜により形成しているが、透明性導電膜を用いるのが好ましいのは透過型液晶の場合であり、反射型液晶の場合には反射率の高い導電膜（例えば、Ａｌなど）を用いることが好ましい。
【００６８】
また、上記実施の形態１では、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂを形成しているが、開孔部２５ｂは少なくともＬＤＤ領域の上方に位置していれば良く、必ずしもゲート電極６の上方に位置する必要はない。
また、上記実施の形態１では、第１の層間絶縁膜２４に窒化珪素膜を適用し、第２の層間絶縁膜２５に有機樹脂を適用しているが、図１（Ｂ）に示す工程でゲート絶縁膜５とのエッチング選択比をとることができ、ゲート絶縁膜５がエッチングストッパーとして作用するのであれば、第１及び第２の層間絶縁膜の材質を適宜変更することも可能である。
【００６９】
また、上記実施の形態１では、ＧＯＬＤ構造の第２ゲート電極２６ｂの端部を第２の層間絶縁膜２５の表面まで延在しているが、第２ゲート電極２６ｂがＬＤＤ領域上に配置されていれば、第２ゲート電極２６ｂの端部を第２の層間絶縁膜２５の表面まで延在しなくても良い。
【００７０】
また、上記実施の形態１では、第２ゲート電極２６ｂ上に配線層３１を残しているが、この配線層３１は必ずしも残す必要はない。ただし、第２ゲート電極２６ｂ上に配線層３１を残すことで、特に第２ゲート電極２６ｂとして透明性導電膜を用いた場合に、ＴＦＴへの光の照射を防止するための遮光膜として機能するとの効果もある。
【００７１】
また、上記実施の形態１では、駆動回路部３２にＧＯＬＤ構造の薄膜トランジスタを形成しているが、駆動回路部３２にＧＯＬＤ構造の薄膜トランジスタ及びＬＤＤ構造の薄膜トランジスタの両方を形成することも可能である。
【００７２】
また、上記実施の形態１では、一導電型（例えばＮチャネル型）の薄膜トランジスタのみをガラス基板１上に形成する半導体装置の作製方法について説明しているが、Ｐチャネル型の薄膜トランジスタを加えてＣＭＯＳをガラス基板上に形成することも可能であり、この場合はＰチャネル型薄膜トランジスタの不純物領域を形成するためのマスクが１枚増えることになる。
【００７３】
（実施の形態２）
図２（Ａ）〜（Ｅ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図であり、図１と同一部分には同一符号を付し、同一部分の説明は省略する。
【００７４】
図２（Ａ）に示すゲート電極６〜９及びゲート絶縁膜５を含む全面上に窒化珪素膜（ＳｉＮ膜）からなる第１の層間絶縁膜２４を成膜する工程までは実施の形態１と同様であるので、説明を省略する。
【００７５】
次に、第１の層間絶縁膜２４の上に有機樹脂からなる第２の層間絶縁膜３４を形成する。
【００７６】
この後、図２（Ｂ）に示すように、第２の層間絶縁膜３４の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜３４上には第３のレジストパターンが形成される。次いで、第３のレジストパターンをマスクとして第２の層間絶縁膜３４をエッチング加工する。これにより、第２の層間絶縁膜３４には、ソース及びドレイン領域１０〜１２，１４の上方に位置するコンタクトホール２５ａ，２５ｃ〜２５ｅが形成され、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂが形成され、ゲート電極９の上方に位置する開孔部２５ｆが形成される。開孔部２５ｂはＧＯＬＤ構造を形成するための開孔である。コンタクトホール２５ａ，２５ｃ〜２５ｅ及び開孔部２５ｂ，２５ｆにより第１の層間絶縁膜２４が露出する。
開孔部２５ｆは画素容量をスタック化して増大させるための開孔である。つまり、この開孔部２５ｆ内に追加の容量部を形成することが可能であり、例えば、ゲート電極９、第１の層間絶縁膜２４、後述する画素電極２６ｃ及び配線層３１ｂを用いて追加の容量部を形成することにより画素容量を増大させることが可能となる。
【００７７】
尚、本実施の形態で第２の層間絶縁膜３４に感光性材料である有機樹脂を用いても良い。感光性材料を用いれば、第２の層間絶縁膜３４の上にレジストパターンを形成する必要がなくなり、第２の層間絶縁膜３４を直接露光、現像することによりコンタクトホール２５ａ，２５ｃ〜２５ｅ及び開孔部２５ｂ，２５ｆを形成することが可能となる。その上、第１の層間絶縁膜２４が全くエッチングされることがない。
【００７８】
次に、図２（Ｃ）に示すように、前記第３のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第２の層間絶縁膜３４の全面上にＩＴＯなどの透明性導電膜を形成する。次いで、この透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第４のレジストパターンが形成される。次いで、第４のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、第２の層間絶縁膜３４の上には透明性導電膜からなる画素電極２６ｃが形成され、開孔部２５ｂ内の第１の層間絶縁膜２４上にはゲート電極６及びＬＤＤ領域１６，１７を覆うように透明性導電膜からなる第２ゲート電極２６ｂが形成される。ゲート電極６及び第２ゲート電極２６ｂによってＧＯＬＤ構造が形成される。
【００７９】
この後、図２（Ｄ）に示すように、第２ゲート電極２６ｂ及び第２の層間絶縁膜３４をマスクとして第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工する。この際、第４のレジストパターンを除去せずに、第４のレジストパターンもマスクとして第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工しても良いし、第４のレジストパターンを除去した後に、第４のレジストパターンはマスクとせずに第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工しても良い。このエッチング加工により、コンタクトホール２５ａ，２５ｃ〜２５ｅの底部の第１の層間絶縁膜２４及びゲート絶縁膜５がエッチング除去され、コンタクトホール２５ａ，２５ｃ〜２５ｅによりソース及びドレイン領域１０〜１２，１４が露出する。このエッチングの際、画素電極２６ｃをエッチングマスクにしているため、画素電極下の光透過部の層間絶縁膜はエッチングダメージを受けず、光透過部の層間絶縁膜の表面が荒れることがない。これにより、画素の光透過性が低下することを抑制できる。
【００８０】
次に、図２（Ｅ）に示すように、コンタクトホール内及び第２ゲート電極２６ｂを含む全面上にＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜からなる第２の導電膜を形成する。次いで、第２の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして第２の導電膜をエッチング加工することにより、コンタクトホール内及び第２層間絶縁膜２５上には配線２７〜３０が形成され、第２ゲート電極２６ｂ上には配線層３１ａが形成され、画素電極２６ｃ上には配線層３１ｂが形成される。配線２７〜３０の各々は、コンタクトホールの底部でソース及びドレイン領域１０〜１２，１４に電気的に接続され、配線３０は画素電極２６ａに電気的に接続される。配線層３１ａは、第２ゲート電極２６ｂ及び第１の層間絶縁膜２４に形成されたコンタクトホールによってゲート電極６に電気的に接続される。即ち、第２ゲート電極６は配線層３１ａによってゲート電極６に電気的に接続される。
【００８１】
このようにして駆動回路部３２にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３３にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。
【００８２】
上記実施の形態２によれば、ソース及びドレイン領域１０〜１２，１４に接続するための配線を形成するコンタクトホール２５ａ，２５ｃ〜２５ｅをエッチング加工する際、エッチング加工を２回に分けて行っている。１回目のエッチング加工で第２の層間絶縁膜３４をエッチングし、２回目のエッチング加工で第１の層間絶縁膜２４及びゲート絶縁膜５をエッチングしている。このように２回に分けることにより、１回目のエッチング加工時にＧＯＬＤ構造を形成するための開孔部２５ｂを同時にエッチング加工することができる。そして、第２ゲート電極２６ｂを形成した後に２回目のエッチング加工を行うため、２回目のエッチング加工時にエッチングマスク（レジストパターン）を必要とせず、第２ゲート電極２６ｂ及び第２の層間絶縁膜２５をマスクとして第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工することが可能となる。その結果、コンタクトホール２５ａ，２５ｃ〜２５ｅを１回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
【００８３】
尚、上記実施の形態２では、第１の層間絶縁膜２４に窒化珪素膜を適用し、第２の層間絶縁膜２５に有機樹脂を適用しているが、図２（Ｂ）に示す工程で第１の層間絶縁膜２４とのエッチング選択比をとることができ、第１の層間絶縁膜２４がエッチングストッパーとして作用するのであれば、第１及び第２の層間絶縁膜の材質を適宜変更することも可能である。例えば、第１の層間絶縁膜２４に耐熱性の高い材料膜（例えば酸化珪素膜等）を適用し、第２の層間絶縁膜２５に窒化珪素膜と有機樹脂膜の積層膜を適用することも可能であり、この場合、ゲート電極６〜９を第１の層間絶縁膜で覆って保護した状態で熱活性化処理を施すことで、ゲート電極の酸化を防ぐことができる。
【００８４】
また、上記実施の形態２では、画素電極２６ｃ上に配線層３１ｂを残しているが、この配線層３１ｂは必ずしも残す必要はない。
【００８５】
（実施の形態３）
図３〜図５は、本発明の実施の形態３による半導体装置の作製方法を示す断面図である。
【００８６】
図３（Ａ）に示すゲート絶縁膜５を形成する工程までは実施の形態１と同様であるので、説明を省略する。
【００８７】
次いで、ゲート絶縁膜５の上にタングステン膜からなる第１の導電膜をスパッタ法により成膜する。次いで、第１の導電膜上にＡｌ−Ｓｉ合金膜からなる第２の導電膜をスパッタ法により成膜する。なお、第１の導電膜を形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。
【００８８】
この後、第２の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜上には第２のレジストパターンが形成される。次に、第２のレジストパターンを後退させながら第１及び第２の導電膜をテーパー形状にエッチングする。この後、第２のレジストパターンをマスクとして第２の導電膜のみを選択的にエッチングする。これにより、第１の導電膜６ａ，７ａ，８ａを露出させるように第２の導電膜６ｂ，７ｂ，８ｂが加工される。次いで、第２のレジストパターンを除去する。
【００８９】
次いで、第１及び第２の導電膜６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂをマスクとしてソースおよびドレイン領域を形成するための高濃度の不純物、例えばリンを半導体層３，４にドーピングする。このようにして薄膜トランジスタを形成する領域の半導体層３，４のソースおよびドレイン領域１０〜１４には不純物が導入される。なお、上記のソースおよびドレイン領域を形成するための不純物のドーピング時に、第１の導電膜の露出部分の下の半導体層にも同時にドーピングを行ってＬＤＤ領域を形成しても良いが、別工程でＬＤＤ領域へのドーピングを行った方が制御性が良いため、本実施の形態では第１の導電膜の露出部分の下の半導体層には殆どドーピングが行われない条件とした。
【００９０】
この後、図３（Ｂ）に示すように、第２の導電膜６ｂ，７ｂ，８ｂをマスクとして第１の導電膜６ａ，７ａ，８ａをエッチングすることにより、第１の導電膜の露出した部分が除去され、第１および第２の導電膜からなるゲート電極６〜８が形成される。次に、ゲート電極６〜８をマスクとしてＬＤＤ領域を形成するための低濃度の不純物、例えばリンを半導体層３，４にドーピングする。これにより、薄膜トランジスタの各々のチャネル領域は各々のゲート電極６〜８とほぼ同じ寸法となり、ＬＤＤ領域１６〜２１もゲート電極に対して自己整合的に形成される。尚、ＬＤＤ領域は少なくともドレイン領域側に形成されていれば良い。
【００９１】
次いで、ソース及びドレイン領域１０〜１４、ＬＤＤ領域１６〜２１にレーザを照射して活性化を行う。尚、本実施の形態では、ゲート電極を構成する第２の導電膜６ｂ，７ｂ，８ｂに耐熱性の低いＡｌまたはＡｌ合金を用いているため、レーザアニール法により半導体層に導入した不純物の活性化を行っているが、耐熱性の高い材料をゲート電極に用いれば、レーザアニール法以外の方法、例えば、炉アニール法、ランプアニール法などの熱処理法を用いて不純物の活性化を行うことが可能である。そして、この熱処理により、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングを行うことができる。
【００９２】
次に、図３（Ｃ）に示すように、ゲート電極６〜８及びゲート絶縁膜５を含む全面上に水素を含有した第１の層間絶縁膜２４として例えば窒化珪素膜（ＳｉＮ膜）をプラズマＣＶＤ法により成膜した後、４１０℃以上の水素化の熱処理を行う。これにより、半導体層の結晶欠陥部を水素終端することができる。
【００９３】
この後、図４（Ａ）に示すように、第１の層間絶縁膜２４の上に有機樹脂（例えばアクリル）などの自己平坦性のある第２の層間絶縁膜２５を形成する。
【００９４】
次に、図４（Ｂ）に示すように、第２の層間絶縁膜２５の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜２５上には第３のレジストパターンが形成される。次いで、第３のレジストパターンをマスクとして第１及び第２の層間絶縁膜２４，２５をエッチング加工する。これにより、第１及び第２の層間絶縁膜２４，２５には、ソース及びドレイン領域１０〜１２，１４の上方に位置するコンタクトホール２５ａ，２５ｃ〜２５ｅが形成され、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂが形成される。開孔部２５ｂはＧＯＬＤ構造を形成するための開孔である。コンタクトホール２５ａ，２５ｃ〜２５ｅ及び開孔部２５ｂによりゲート絶縁膜５が露出する。
【００９５】
次に、図４（Ｃ）に示すように、第３のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第２の層間絶縁膜２５の上にＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜からなる第３の導電膜を成膜する。次いで、第３の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜上には第４のレジストパターン３５が形成される。次いで、第４のレジストパターン３５をマスクとして第３の導電膜をエッチング加工することにより、開孔部２５ｂ内にはゲート電極６及びＬＤＤ領域１６，１７を覆うように第３の導電膜からなる第２ゲート電極３６ａが形成され、第２の層間絶縁膜２５上には配線３６ｂ〜３６ｄが形成される。第２ゲート電極３６ａはゲート電極６と接触している。ゲート電極６及び第２ゲート電極３６ａによってＧＯＬＤ構造が形成される。
【００９６】
この後、図５（Ａ）に示すように、第４のレジストパターン３５及び第２の層間絶縁膜２５をマスクとしてゲート絶縁膜５をエッチング加工する。これにより、コンタクトホール２５ａ，２５ｃ〜２５ｅの底部のゲート絶縁膜５がエッチング除去され、コンタクトホール２５ａ，２５ｃ〜２５ｅによりソース及びドレイン領域１０〜１２，１４が露出する。
【００９７】
次に、図５（Ｂ）に示すように、第４のレジストパターン３５を除去する。尚、前記エッチング除去工程の変形例として、第４のレジストパターンを除去した後に、第４のレジストパターンはマスクとせずにゲート絶縁膜５をエッチング除去しても良い。
この後、図５（Ｃ）に示すように、コンタクトホール内及び第２ゲート電極３６ａを含む全面上にＩＴＯなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、コンタクトホール内及び第２の層間絶縁膜２５上には透明性導電膜からなるソース電極及びドレイン電極２７ａ〜３０ａが形成され、第２の層間絶縁膜２５上には該透明性導電膜からなる画素電極が形成される。ソース電極及びドレイン電極２７ａ〜３０ａの各々は、コンタクトホールの底部でソース及びドレイン領域１０〜１２，１４に電気的に接続され、ソース電極及びドレイン電極２７ａ〜２９ａそれぞれは配線３６ｄ，３６ｂ，３６ｃに電気的に接続される。
【００９８】
このようにして駆動回路部３２にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３３にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。
【００９９】
上記実施の形態３によれば、ソース及びドレイン領域１０〜１２，１４に接続するためのソース電極及びドレイン電極を形成するコンタクトホール２５ａ，２５ｃ〜２５ｅをエッチング加工する際、エッチング加工を２回に分けて行っている。１回目のエッチング加工で第１及び第２の層間絶縁膜２４，２５をエッチングし、２回目のエッチング加工でゲート絶縁膜５をエッチングしている。このように２回に分けることにより、１回目のエッチング加工時にＧＯＬＤ構造を形成するための開孔部２５ｂを同時にエッチング加工することができる。そして、第２ゲート電極３６ａを形成した後に２回目のエッチング加工を行うため、２回目のエッチング加工時にエッチングマスク（レジストパターン）を必要とせず、第２ゲート電極３６ａ及び第２の層間絶縁膜２５をマスクとしてゲート絶縁膜５をエッチング加工することが可能となる。その結果、コンタクトホール２５ａ，２５ｃ〜２５ｅを１回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
【０１００】
尚、上記実施の形態３では、画素部３３に形成するＬＤＤ構造の薄膜トランジスタをダブルゲート構造としているが、ダブルゲート構造に限定されるものではなく、シングルゲート構造であっても良い。
また、上記実施の形態３では、画素電極、ソース電極及びドレイン電極を透明性導電膜により形成しているが、透明性導電膜を用いるのが好ましいのは透過型液晶の場合であり、反射型液晶の場合には反射率の高い導電膜（例えば、Ａｌなど）を用いることが好ましい。
【０１０１】
また、上記実施の形態３では、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂを形成しているが、開孔部２５ｂは少なくともＬＤＤ領域の上方に位置していれば良く、必ずしもゲート電極６の上方に位置する必要はない。
また、上記実施の形態３では、第１の層間絶縁膜２４に窒化珪素膜を適用し、第２の層間絶縁膜２５に有機樹脂を適用しているが、図４（Ｂ）に示す工程でゲート絶縁膜５とのエッチング選択比をとることができ、ゲート絶縁膜５がエッチングストッパーとして作用するのであれば、第１及び第２の層間絶縁膜の材質を適宜変更することも可能である。
【０１０２】
また、上記実施の形態３では、ＧＯＬＤ構造の第２ゲート電極３６ａの端部を第２の層間絶縁膜２５の表面まで延在しているが、第２ゲート電極３６ａがＬＤＤ領域上に配置されていれば、第２ゲート電極３６ａの端部を第２の層間絶縁膜２５の表面まで延在しなくても良い。
【０１０３】
また、上記実施の形態３では、駆動回路部３２にＧＯＬＤ構造の薄膜トランジスタを形成しているが、駆動回路部３２にＧＯＬＤ構造の薄膜トランジスタ及びＬＤＤ構造の薄膜トランジスタの両方を形成することも可能である。
【０１０４】
また、上記実施の形態３では、一導電型（例えばＮチャネル型）の薄膜トランジスタのみをガラス基板１上に形成する半導体装置の作製方法について説明しているが、Ｐチャネル型の薄膜トランジスタを加えてＣＭＯＳをガラス基板上に形成することも可能であり、この場合はＰチャネル型薄膜トランジスタの不純物領域を形成するためのマスクが１枚増えることになる。
【０１０５】
（実施の形態４）
図６（Ａ）〜（Ｃ）は、本発明の実施の形態４による半導体装置の作製方法を示す断面図であり、図５と同一部分には同一符号を付し、同一部分の説明は省略する。
【０１０６】
実施の形態３における図３（Ａ）〜（Ｃ）及び図４（Ａ）に示す工程は本実施の形態においても同様であるので、説明を省略する。
【０１０７】
図６（Ａ）に示すように、第２の層間絶縁膜２５の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜２５上には第３のレジストパターンが形成される。次いで、第３のレジストパターンをマスクとして第２の層間絶縁膜２５をエッチング加工する。これにより、第２の層間絶縁膜２５には、ソース及びドレイン領域１０〜１２，１４の上方に位置するコンタクトホール２５ａ，２５ｃ〜２５ｅが形成され、ゲート電極６及びＬＤＤ領域１６，１７の上方に位置する開孔部２５ｂが形成される。開孔部２５ｂはＧＯＬＤ構造を形成するための開孔である。コンタクトホール２５ａ，２５ｃ〜２５ｅ及び開孔部２５ｂにより第２の層間絶縁膜２４が露出する。
【０１０８】
次に、第３のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第２の層間絶縁膜２５の上にＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜からなる第３の導電膜を成膜する。次いで、第３の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜上には第４のレジストパターン３５が形成される。次いで、第４のレジストパターン３５をマスクとして第３の導電膜をエッチング加工することにより、開孔部２５ｂ内にはゲート電極６及びＬＤＤ領域１６，１７を覆うように第３の導電膜からなる第２ゲート電極３６ａが形成され、第２の層間絶縁膜２５上には配線３６ｂ〜３６ｄが形成される。第２ゲート電極３６ａはゲート電極６上に第１の層間絶縁膜２４を介して配置される。ゲート電極６及び第２ゲート電極３６ａによってＧＯＬＤ構造が形成される。
【０１０９】
この後、第４のレジストパターン３５及び第２の層間絶縁膜２５をマスクとして第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工する。これにより、コンタクトホール２５ａ，２５ｃ〜２５ｅの底部の第１の層間絶縁膜２４及びゲート絶縁膜５がエッチング除去され、コンタクトホール２５ａ，２５ｃ〜２５ｅによりソース及びドレイン領域１０〜１２，１４が露出する。これと共に、ゲート電極６上の第１の層間絶縁膜２４がエッチング除去され、ゲート電極６の上面の一部が露出される。
【０１１０】
次に、図６（Ｂ）に示すように、第４のレジストパターン３５を除去する。尚、前記エッチング加工工程の変形例として、第４のレジストパターンを除去した後に、第４のレジストパターンはマスクとせずに第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング除去しても良い。
【０１１１】
この後、図６（Ｃ）に示すように、コンタクトホール内及び第２ゲート電極３６ａを含む全面上にＩＴＯなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、コンタクトホール内及び第２の層間絶縁膜２５上には透明性導電膜からなるソース電極及びドレイン電極２７ａ〜３０ａが形成され、第２ゲート電極３６ａ上には電極層３０ｂが形成され、第２の層間絶縁膜２５上には該透明性導電膜からなる画素電極が形成される。ソース電極及びドレイン電極２７ａ〜３０ａの各々は、コンタクトホールの底部でソース及びドレイン領域１０〜１２，１４に電気的に接続され、ソース電極及びドレイン電極２７ａ〜２９ａそれぞれは配線３６ｄ，３６ｂ，３６ｃに電気的に接続される。電極層３０ｂは、第２ゲート電極３６ａ及び第１の層間絶縁膜２４に形成されたコンタクトホールによってゲート電極６に電気的に接続される。即ち、第２ゲート電極６は電極層３０ｂによってゲート電極６に電気的に接続される。
【０１１２】
このようにして駆動回路部３２にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３３にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。
【０１１３】
上記実施の形態４によれば、ソース及びドレイン領域１０〜１２，１４に接続するためのソース電極及びドレイン電極を形成するコンタクトホール２５ａ，２５ｃ〜２５ｅをエッチング加工する際、エッチング加工を２回に分けて行っている。１回目のエッチング加工で第２の層間絶縁膜２５をエッチングし、２回目のエッチング加工で第１の層間絶縁膜２４及びゲート絶縁膜５をエッチングしている。このように２回に分けることにより、１回目のエッチング加工時にＧＯＬＤ構造を形成するための開孔部２５ｂを同時にエッチング加工することができる。そして、第２ゲート電極３６ａを形成した後に２回目のエッチング加工を行うため、２回目のエッチング加工時にエッチングマスク（レジストパターン）を必要とせず、第２ゲート電極３６ａ及び第２の層間絶縁膜２５をマスクとして第１の層間絶縁膜２４及びゲート絶縁膜５をエッチング加工することが可能となる。その結果、コンタクトホール２５ａ，２５ｃ〜２５ｅを１回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
【０１１４】
尚、上記実施の形態４では、第１の層間絶縁膜２４に窒化珪素膜を適用し、第２の層間絶縁膜２５に有機樹脂を適用しているが、第１の層間絶縁膜２４とのエッチング選択比をとることができ、第１の層間絶縁膜２４がエッチングストッパーとして作用するのであれば、第１及び第２の層間絶縁膜の材質を適宜変更することも可能である。
【０１１５】
また、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ＴＦＴの構造は上記実施の形態に限定されるものではなく、図７に示すような逆スタガ型のＴＦＴに本発明を適用することも可能である。
【０１１６】
図７に示す逆スタガ型のＴＦＴはガラス基板１を有しており、このガラス基板１の上にはゲート電極６が形成されている。ゲート電極６を含む全面上にゲート絶縁膜５が形成されており、このゲート絶縁膜５上には島状の半導体層３が形成されている。この半導体層３にはソース領域１０、ドレイン領域１１、ＬＤＤ領域１６，１７が形成されている。半導体層３上にはゲート電極６の上方に位置するＳｉＯ２膜３７が形成されている。ＳｉＯ２膜３７を含む全面上には第１の層間絶縁膜２４が形成されており、第１の層間絶縁膜２４の上には第２の層間絶縁膜３４が形成されている。第２の層間絶縁膜３４にはゲート電極６の上方に位置する開孔部が形成されており、第１及び第２の層間絶縁膜２４，３４にはドレイン領域１１上に位置するコンタクトホールが形成されている。第２の層間絶縁膜３４上にはＩＴＯなどの導電膜からなる画素電極２６ａが形成されており、前記開孔部内及び第２の層間絶縁膜３４上にはＩＴＯなどの導電膜からなる第２ゲート電極２６ｂが形成されている。コンタクトホール内及び第２の層間絶縁膜３４上には配線３０が形成されており、この配線３０はドレイン領域１１及び画素電極２６ａに電気的に接続されている。
【図面の簡単な説明】
【０１１７】
【図１】（Ａ）〜（Ｅ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【図２】（Ａ）〜（Ｅ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の作製方法を示す断面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の作製方法を示すものであり、（Ａ）は、図３（Ｃ）の次の工程を示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の作製方法を示すものであり、（Ａ）は、図４（Ｃ）の次の工程を示す断面図である。
【図６】（Ａ）〜（Ｃ）は、本発明の実施の形態４による半導体装置の作製方法を示す断面図である。
【図７】本発明の変形例による逆スタガ型ＴＦＴを示す断面図である。
【符号の説明】
【０１１８】
１…ガラス基板
２…下地絶縁膜
３，４…半導体層（活性層）
５…ゲート絶縁膜
６〜９…ゲート電極
６ａ，７ａ，８ａ…第１の導電膜
６ｂ，７ｂ，８ｂ…第２の導電膜
１０〜１５…ソースおよびドレイン領域
１６〜２３…ＬＤＤ領域（低濃度不純物領域）
２４…第１の層間絶縁膜
２５…第２の層間絶縁膜
２５ａ，２５ｃ〜２５ｅ…コンタクトホール
２５ｂ…開孔部
２６ａ，２６ｃ…画素電極
２６ｂ…第２ゲート電極
２７〜３０…配線
２７ａ〜３０ａ…ソース電極及びドレイン電極
３０ｂ…電極層
３１，３１ａ，３１ｂ…配線層
３２…駆動回路部
３３…画素部
３４…第２の層間絶縁膜
３５…第４のレジストパターン
３６ａ…第２ゲート電極
３６ｂ〜３６ｄ…配線
３７…ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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