(57)【要約】【課題】  ゲート絶縁膜の残膜のばらつきを抑制し、シート抵抗のばらつきを低減することができる半導体装置の製造方法を提供する。【解決手段】  絶縁基板上に半導体薄膜及びゲート絶縁膜を積層して形成する工程Ｓ１と、前記ゲート絶縁膜上にゲート電極層を金属膜を積層して形成する工程Ｓ２と、前記ゲート電極層上に第１のレジストパターンを形成し、第１のエッチングによりゲート電極を形成する工程Ｓ３と、前記第１のエッチングにより生じた前記絶縁膜の残膜の厚みのばらつきを低減するために、前記絶縁膜の残膜の薄い領域をマスクする第２のレジストパターンを形成し、前記絶縁膜の残膜の厚みの厚い領域を第２のエッチングにより所定の厚みにエッチングする工程Ｓ４と、前記半導体薄膜に、前記絶縁膜の残膜越しに不純物を注入する工程Ｓ５とを含むことを特徴とする半導体装置の製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に半導体薄膜及びゲート絶縁膜を積層して形成する工程と、
前記ゲート絶縁膜上にゲート電極層を金属膜を積層して形成する工程と、
前記ゲート電極層上に第１のレジストパターンを形成し、第１のエッチングによりゲート電極を形成する工程と、
前記第１のエッチングにより生じた前記絶縁膜の残膜の厚みのばらつきを低減するために、前記絶縁膜の残膜の薄い領域をマスクする第２のレジストパターンを形成し、前記絶縁膜の残膜の厚みの厚い領域を第２のエッチングにより所定の厚みにエッチングする工程と、
前記半導体薄膜に、前記絶縁膜の残膜越しに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のレジストパターンは、中心が前記絶縁基板の中心とほぼ一致する一つの輪状のレジストパターンを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のレジストパターンは、前記絶縁基板の面積の２０％以上、４０％以下をマスクすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のエッチングによりエッチングされた領域の絶縁膜の残膜の厚さが、３０ｎｍ以上、６０ｎｍ以下となることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも半導体薄膜に不純物を注入する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を有する薄膜半導体装置であるＴＦＴ基板は、アクティブマトリックス駆動方式の液晶表示装置において液晶を駆動するための駆動基板として用いられる。液晶表示装置は、薄型で低消費電力という特徴を有し、その中でもＴＦＴを用いた液晶表示装置は、コントラストが高く、応答速度が速いなどの長所を有する。そのため、ＴＦＴを用いた液晶表示装置は、主にパーソナルコンピュータなどの表示部及び携帯用のテレビジョン装置などに使用されており、近年、その市場規模は大きく伸びている。
【０００３】
薄膜半導体装置を製造するためには、ゲート絶縁膜を挟んでゲート電極と半導体薄膜の積層構造を絶縁基板上に形成する工程と、イオン打込み法などによって前記半導体薄膜の一部または全部に不純物を注入する工程を必要とする。
【０００４】
そして、半導体薄膜に不純物を注入する工程においては、不純物を注入する量（ドーズ量）を領域毎に変化させ、半導体薄膜にソース領域及びドレイン領域となる高不純物濃度領域、ＬＤＤ（Lightly Doped Drain）構造のＴＦＴにおけるＬｏｆｆ領域または、ＧＯＬＤ（Gate-Drain Overlapped Device）構造のＴＦＴにおけるＬｏｖ領域となる低不純物濃度領域及びチャネル領域を形成させる必要がある。
【０００５】
さらに、半導体装置の信頼性を向上させるためには、基板上に形成されるすべてのＴＦＴを構成する上記高不純物濃度領域及び低不純物濃度領域のシート抵抗が、それぞれ均一になるようにしなければならない。シート抵抗のばらつきを招く主な原因は、上記各領域に含まれる不純物濃度のばらつきである。従って、上記半導体薄膜に打ち込まれる不純物の濃度が均一に分布するように制御することにより、半導体装置の信頼性を向上させることができる。
【０００６】
しかしながら、上記半導体薄膜の不純物濃度の制御、特に、低不純物濃度領域において不純物濃度を均一に制御することは困難である。例えば、ＬＤＤ構造を有する半導体薄膜のＬｏｆｆ領域を形成する際、１０12〜１０13／ｃｍ2オーダの比較的低ドーズ量で不純物をドーピングする必要があるが、従来のドーピング装置を用いて上記低ドーズ量の制御は非常に困難であり、不純物濃度のばらつきが大きくなってしまう。
【０００７】
このようなドーピング装置に起因するばらつきを解消する方法として、ドーパントガスに含まれる不純物濃度を制御し、半導体薄膜にドープされる不純物濃度のばらつきを低減させる技術が開示されている（例えば、特許文献１を参照。）。
【０００８】
一般的に半導体薄膜に直接不純物イオンを注入する際、不純物を含むドーパントガスの希釈ガスに対する混合比が０．１％〜１０％に調製された原料ガスをイオン化し、不純物イオンを半導体薄膜に注入する。これに対して、特許文献１に開示された方法によると、ドーパントガスに対する不純物の混合比が０．１％未満に調製された原料ガスを用いて不純物イオンを注入することにより、半導体薄膜に注入される不純物イオン濃度のばらつきを低減できることが報告されている。
【特許文献１】特開平１０−１２８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１記載の薄膜半導体装置の製造方法では、原料ガスに不純物濃度の低いガスを用いて半導体薄膜に不純物イオンを注入することで、ドーピング装置に起因する不純物イオン濃度のばらつきを低減することが報告されている。しかしながら、不純物をドーピングする際、ドーパントガスの制御のみでは不純物濃度の均一化が不十分な場合もある。
【００１０】
例えば、ゲート絶縁膜などの絶縁膜越しに半導体薄膜に対して不純物を打ち込む必要があるような構造を有するＴＦＴにおいては、不純物のばらつきの原因として、ドーピング装置やドーパントガス以外に絶縁膜の膜厚のばらつきが挙げられる。つまり、基板の面積が大きい場合（例えば、６２０ｍｍ×７５０ｍｍや７３０ｍｍ×９２０ｍｍなど）、同一基板面内においてゲート絶縁膜（以下、「ＧＩ膜」ともいう。）の厚みや、ゲート電極作成時のエッチング後のゲート絶縁膜の残膜（以下、「ＧＩ残膜」ともいう。）の厚みにばらつきが生じる場合がある。
【００１１】
特に、ＧＩ膜上に形成されたゲート電極層をエッチングしてゲート電極を形成する工程において、ゲート電極層とともにＧＩ膜の表面もエッチングされるが、このＧＩ膜のエッチング量は同一基板内でも大きくばらつき、これを制御することは極めて困難である。このようにＧＩ残膜の膜厚にばらつきが生じた状態で、ＧＩ残膜越しに半導体薄膜に不純物を打ち込んだ場合、膜厚のばらつきが不純物濃度のばらつきに反映されてしまう。そのため、ＬＤＤ構造を有する半導体装置のＬｏｆｆ領域におけるシート抵抗は、数十ｋΩ／□〜数百ｋΩ／□と大きくばらついてしまい、信頼性の高い半導体装置を得ることができないといった問題があった。
【００１２】
本発明の目的は、同一基板内でのゲート絶縁膜の残膜のばらつきを抑制し、シート抵抗のばらつきを低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、ゲート電極をフォトリソグラフィとエッチングで形成する際、同一基板内で生じるＧＩ残膜の厚みのばらつきを均一化した後、半導体薄膜に不純物を打ち込むことにより半導体薄膜内の不純物濃度のばらつきを抑制するようにしたものである。
【００１４】
本発明は、絶縁基板上に半導体薄膜及びゲート絶縁膜を積層して形成する工程と、前記ゲート絶縁膜上にゲート電極層を金属膜を積層して形成する工程と、前記ゲート電極層上に第１のレジストパターンを形成し、第１のエッチングによりゲート電極を形成する工程と、前記第１のエッチングにより生じた前記絶縁膜の残膜の厚みのばらつきを修正するために、前記絶縁膜の残膜の薄い領域をマスクする第２のレジストパターンを形成し、前記絶縁膜の残膜の厚みの厚い領域を第２のエッチングにより所定の厚みにエッチングする工程と、前記半導体薄膜に、前記絶縁膜の残膜越しに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００１５】
本発明に係る半導体装置の製造方法において、前記第２のレジストパターンは、中心が前記絶縁基板の中心とほぼ一致する一つの輪状のレジストパターンを含むように構成することもできる。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記第２のレジストパターンは、前記絶縁基板の面積の２０％以上、４０％以下をマスクするように構成することもできる。
【００１７】
さらに、本発明に係る半導体装置の製造方法において、前記第２のエッチングによりエッチングされた領域の絶縁膜の残膜の厚さが、３０ｎｍ以上、６０ｎｍ以下となるように構成することが好ましい。
【発明の効果】
【００１８】
本発明によれば、半導体装置の製造方法において、ゲート電極を形成する際に生じるゲート絶縁膜の残膜の厚みのばらつきを低減することができる。これにより、ゲート絶縁膜の残膜越しに半導体薄膜へ不純物を注入する際、残膜の厚みに由来するドーズ量のばらつきを低減することができる。その結果、半導体薄膜のソース領域、ドレイン領域及びＬｏｆｆ領域におけるシート抵抗のばらつきをそれぞれ低減することができ、高い品位と信頼性を兼ね備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の半導体装置の製造方法を示すフローチャートである。製造ステップＳ１は、絶縁基板上に半導体薄膜、及びゲート絶縁膜（ＧＩ膜）を積層して形成する工程である。製造ステップＳ２は、ＧＩ膜上にゲート電極層を積層して形成する工程である。製造ステップＳ３は、ゲート電極層上に第１のレジストパターンを形成し、第１のエッチングによりゲート電極を形成する工程である。製造ステップＳ４は、ＧＩ膜の残膜（ＧＩ残膜）上に第２のレジストパターンを形成し、ＧＩ残膜の厚い部分を第２のエッチングにより厚みのばらつきを低減するする工程である。製造ステップＳ５は、半導体薄膜に不純物を注入し、低不純物濃度領域及び高不純物濃度領域を形成する工程である。製造ステップＳ６は、ソース電極及びドレイン電極を形成する工程である。
【００２０】
図２は、本発明に一実施形態に係る薄膜トランジスタ基板１（以下、「ＴＦＴ基板１」ともいう。）の概略断面図である。図２に示すＴＦＴ基板１は、図１に示す製造工程により製造される。
【００２１】
図２に示すＴＦＴ基板１は、キャリアが伝導電子であるＮ型ＬＤＤ（Lightly Doped Drain）構造を備える。ＴＦＴ基板１は、ガラス等からなる絶縁基板１１上に半導体薄膜１０を有する。半導体薄膜１０は、チャネル領域１０ａと、ソース領域１０ｂと、ドレイン領域１０ｃを備え、上記チャネル領域１０ａとソース領域１０ｂの間、及びチャネル領域１０ａとドレイン領域１０ｃの間にはそれぞれＬｏｆｆ領域１０ｄが形成されている。
【００２２】
上記半導体薄膜１０上には、ゲート絶縁膜の残膜１６を介してゲート電極１５が配設され、さらに上記ゲート電極１５及びＧＩ残膜１６上に層間膜２１が積層して形成されている。上記ソース領域１０ｂには、コンタクトホールを通してソース電極２５が接続されている。また、ドレイン領域１０ｃには、コンタクトホールを通してドレイン電極２６が接続されている。
【００２３】
以下、上記半導体装置の製造方法について、各工程毎に図面を用いて詳しく説明する。
【００２４】
図３は、図１の製造ステップＳ１のうち、絶縁基板１１上に半導体薄膜１０が形成された状態を示す概略断面図である。上記絶縁基板１１は、ガラス等の絶縁材料で形成されている。半導体薄膜１０には、例えばポリシリコン膜（poly-Si膜）やＣＧシリコン膜（Continuous Grain-Si膜）を用いることができる。
【００２５】
ポリシリコン膜は、以下のように形成される。まず、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法、またはＬＰＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法により、アモルファスシリコン膜を絶縁基板１１上に形成する。このアモルファスシリコン膜をフォトリソグラフィ法によって所望の形状に成形した後、加熱による固相成長やレーザ照射などの結晶化の手法を用いてポリシリコン膜に変化させる。
【００２６】
また、ＣＧシリコン膜は、以下のように形成される。まず、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法等により、絶縁基板１１上にアモルファスシリコン膜を形成する。このアモルファスシリコン膜に触媒（ニッケル等）を用いて核形成を行った後、加熱による固相成長やレーザ照射による結晶化の手法を用いてＣＧシリコン膜に変化させる。
【００２７】
図４は、図１の製造ステップＳ１において、半導体薄膜１０上にゲート絶縁膜１２を形成した状態を示す概略断面図である。ゲート絶縁膜１２には、例えば二酸化ケイ素（ＳｉＯ2）膜などを用いることができる。二酸化ケイ素膜は、ＣＶＤ法等によって形成することができる。上記ゲート絶縁膜１２は、当初、９０〜１１０ｎｍの均一な厚さに形成される。
【００２８】
図５は、図１の製造ステップＳ２において、ゲート絶縁膜１２上にゲート電極層１３を形成する工程を示す概略断面図である。まず、図５（ａ）に示すように、ゲート絶縁膜１２上に、ゲート電極層１３を形成する。ゲート電極層１３には、例えば、アルミニウム（Ａｌ）膜やタングステン／窒化タンタル（Ｗ／ＴａＮ）膜などを用いることができる。Ａｌ膜は、ＣＶＤ法などによって形成される。またタングステン／窒化タンタル（Ｗ／ＴａＮ）膜は、スパッタ法などによって形成される。
【００２９】
具体的に、タングステン／窒化タンタル（Ｗ／ＴａＮ）膜をドライエッチングしてゲート電極１５を形成する工程について説明する。上記ＧＩ膜１２上にスパッタ法によってタングステン層を３７０ｎｍ、窒化タンタル層を３０ｎｍの厚みに積層堆積させゲート電極層１３とした。
【００３０】
次に、上記ゲート電極層１３上に均一なレジスト層（図示せず）を形成し、露光装置でレジスト層にゲート電極のパターンを転写する。レジスト層を現像することにより、図５（ｂ）に示すような第１のレジストパターン１４を形成する。次に、図５（ｃ）に示すように、ドライエッチングなどによって第１のエッチングを行い、不要領域のゲート電極層１３を除去し、ゲート電極１５を形成させる。第１のエッチングは、まず、温度６０〜７０℃においてＯ2ガスを用い、１８０〜２００秒の時間でタングステン層のテーパー部を形成させ、次に温度７０〜８０℃においてＣＦ4ガス及びＣｌ2ガスを用い、６０〜７０秒の時間で窒化タンタル層のエッチングを行った。
【００３１】
この段階で絶縁基板１１の表面に残ったＧＩ残膜１６の厚みを調べてみると、ＧＩ残膜１６の厚みのばらつきがある傾向をもって分布していることがわかる。図６は、第１のエッチング後の絶縁基板１１全体の平面図である。絶縁基板１１の表面には、上記方法によって形成された半導体薄膜１０とゲート電極１５が格子状に多数形成されており、それらの上面をＧＩ残膜１６が覆っている。基板上には、その中心が絶縁基板１１の中心とほぼ合致する輪状にＧＩ残膜の厚みの薄い領域１７ａと、その輪状の領域の内側及び外側にＧＩ残膜の厚みの厚い領域１７ｂが分布している。
【００３２】
また、図示はしないが、まれにＧＩ残膜の厚みの薄い領域が基板１１の中心付近に位置する円状に分布し、その円状の領域の外側にＧＩ残膜の厚みの厚い領域が分布している場合もある。
【００３３】
図７は、上記第１のエッチングが完了した状態における、ＧＩ残膜の厚い領域と薄い領域の断面図である。図７の（ａ）は、図６に示したＧＩ残膜の厚みの薄い領域１７ａ内に形成された半導体薄膜１０近傍の断面図である。図７の（ｂ）は、図６に示したＧＩ残膜の厚みの厚い領域１７ｂ内に形成された半導体薄膜１０近傍の断面図である。上記条件で第１のエッチングを行った場合、ＧＩ残膜の厚みの薄い領域１７ａの膜厚ｄ1は約３０ｎｍであり、一方、ＧＩ残膜の厚みの厚い領域１７ｂの膜厚ｄ2は約７０ｎｍである。このように、第１のエッチングによりＧＩ残膜１６には、約４０ｎｍのばらつきが生じていた。
【００３４】
このようにＧＩ残膜の厚みのばらつきが輪状に分布する原因は、正確には解明されていないが、ドライエッチングに使用されるエッチングガスの流れが原因の一つであると考えられている。
【００３５】
このように、ＧＩ残膜１６の厚みにばらつきがある状態で、ＧＩ残１６膜越しに半導体薄膜１０へ不純物を注入すると、ＧＩ残膜の薄い領域１７ａ内に位置する半導体薄膜１０ａには比較的多量の不純物が注入され、ＧＩ残膜の厚い領域１７ｂ内に位置する半導体薄膜１０ｂには比較的少量の不純物しか注入されないことになる。その結果、同一基板内において、キャリア濃度がばらつきシート抵抗の異なる半導体膜が混在することとなり、惹いてはＴＦＴの信頼性を低下させることになる。
【００３６】
そこで、本発明では、不純物を半導体薄膜１０に注入する前に上記ＧＩ残膜１６の厚みのばらつきを低減することで、半導体薄膜１０へ注入される不純物の濃度のばらつきを均一にする。
【００３７】
図７の（ｃ）に示すように、ＧＩ残膜の厚みの薄い領域１７ａをマスクする第２のレジストパターン１９を形成する。即ち、第２のレジストパターン１９は、図６に示す輪状の領域に対応した輪状の形状に形成される。
【００３８】
また、第２のレジストパターン１９は、上記ゲート電極１５を形成する際に用いた第１のレジストパターンと上記輪状の領域に対応した形状のレジストパターンを組み合わせたものであることが好ましい。このように第１のレジストパターンを組み合わせた第２のレジストパターンを用いることにより、第２のエッチング処理によってゲート電極がエッチングされてしまうのを防ぐことができる。
【００３９】
このように形成された第２のレジストパターンは、基板全体の面積のの２０〜４０％となる。
【００４０】
第２のレジストパターン１９を形成した後、ＧＩ残膜の厚みの厚い領域１７ｂのみを第２のエッチングにより、所定の厚みとなるようにエッチングする。具体的には、第２のエッチングにより、厚みの厚いＧＩ残膜と厚みの薄いＧＩ残膜との厚みの差が±１５ｎｍ以下となるようにエッチングする。第２のエッチングは、温度７０〜８０℃においてＣＦ4ガス及びＣｌ2ガスを用い、数秒間行う。これにより、ＧＩ残膜１６の基板面内のばらつきを低減することができる。
【００４１】
第２のエッチングの後、図５（ｄ）に示すように、第１のレジストパターン１４及び第２のレジストパターン１９をアッシング（灰化）などにより除去し、ゲート電極１５を形成する。
【００４２】
このように、第２のレジストパターン１９を用いることによって、ＧＩ残膜１６の厚みのばらつきを基板全面にわたって低減することができる。従って、後に説明する半導体薄膜への不純物注入工程において、不純物濃度のばらつきをも低減することができる。
【００４３】
図８は、図１の製造ステップＳ５である低不純物濃度領域及び高不純物濃度領域を形成する工程を示す。まず、図８（ａ）に示すように、ゲート電極１５をマスクに利用して、不純物であるドナーをＧＩ残膜越しに半導体薄膜１０へ注入する。不純物であるドナーは、例えばリン（Ｐ）等であって、図の矢符１８方向にイオン打込み法によって１×１０13／ｃｍ2以下のドーズ量で注入される。これにより、半導体薄膜１０にゲート電極１５の直下に位置するチャネル領域１０ａ及び不純物注入領域１０ｅが形成される。
【００４４】
次に、図８（ｂ）に示すように、上記チャネル領域１０ａと隣接する不純物注入領域１０ｅを遮蔽するように、ゲート電極１５の周辺にマスク２２ａを形成する。マスク２２ａは、従来のフォトリソグラフィ法により形成することができる。
【００４５】
続いて、図８（ｃ）に示すように、矢符２０方向に再びドナーイオンを１×１０15〜１×１０16／ｃｍ2のドーズ量でＧＩ残膜１６越しに半導体薄膜１０へ注入する。これにより、上記不純物注入領域１０ｅにおいてマスク２２ａで遮蔽されていない領域の不純物濃度は上昇する。マスク２２ａで遮蔽された領域は低不純物濃度領域１０ｆとなり、遮蔽されていない領域は高不純物濃度領域１０ｇとなる。
【００４６】
続いて、図８の（ｄ）に示すように、マスク２２ａをアッシングなどにより除去する。
【００４７】
このようにして、半導体薄膜１０には、不純物が注入されていないチャネル領域１０ａと、それぞれ不純物濃度が均一な低不純物濃度領域１０ｆ、及び高不純物濃度領域１０ｇが形成される。
【００４８】
図９は、図１の製造ステップＳ６において、上記高不純物濃度領域１０ｇに電極を接続するために用いられるコンタクトホール２３を形成する工程を示す。まず、図９の（ａ）に示すように、基板全面にわたりゲート電極１５及びＧＩ残膜１６上に層間膜２１を形成する。層間膜２１は、例えば二酸化ケイ素（ＳｉＯ2）膜や窒化ケイ素（ＳｉＮx）膜などを用いることができる。ＳｉＯ2膜やＳｉＮx膜は、ＣＶＤ法などによって形成され、その厚みは概ね９００ｎｍ程度が適当である。
【００４９】
次に、図９の（ｂ）に示すように、上記層間膜２１上にレジスト層を形成し、該レジスト層にコンタクトホールのパターンを露光装置で転写する。コンタクトホールのパターンを現像しマスク２２ｂを形成する。
【００５０】
続いて、図９の（ｃ）に示すように、ドライエッチング等により上記層間膜２１及びＧＩ残膜１６を貫通し、半導体薄膜１０の高不純物濃度領域１０ｇに到るコンタクトホール２３を形成する。
【００５１】
続いて、図９の（ｄ）に示すように、上記コンタクトホール用のマスク２２ｂをアッシングなどにより除去してコンタクトホール２３が完成する。
【００５２】
図１０は、図１の製造ステップＳ６において、ソース電極２５及びドレイン電極２６を形成する工程を示す。まず、図１０（ａ）に示すように、コンタクトホール２３を埋めるように層間膜２１上にソース・ドレイン電極層２４を形成させる。ソース・ドレイン電極層２４は、例えば、アルミニウム（Ａｌ）膜などを用いることができる。Ａｌ膜は、ＣＶＤ法などによって形成される。
【００５３】
次に、図１０（ｂ）に示すように、ソース・ドレイン電極層２４の不要領域を化学機械研磨法（ＣＭＰ法：Chemical Mechanica Polishing）などにより除去し、ソース電極２５及びドレイン電極２６を形成する。ソース電極２５及びドレイン電極２６は、それぞれ上記半導体薄膜１０に形成された高不純物濃度領域１０ｇに接続されており、ソース電極２５と接続されている高不純物濃度領域１０ｇがソース領域１０ｂとして機能し、ドレイン電極２６と接続されている高不純物濃度領域１０ｇがドレイン領域１０ｃとして機能する。一方、半導体薄膜１０の低不純物濃度領域１０ｆは、ＬＤＤ構造のＬｏｆｆ領域１０ｄとして機能する。
【００５４】
本実施形態に係る半導体装置の製造方法によれば、ゲート電極を形成する際に生じるゲート絶縁膜の残膜の厚みのばらつきを均一化することができる。これにより、ゲート絶縁膜の残膜越しに半導体薄膜へ不純物を注入する際、残膜の厚みに由来するドーズ量のばらつきを低減することができる。その結果、半導体薄膜のソース領域、ドレイン領域及びＬｏｆｆ領域におけるシート抵抗のばらつきをそれぞれ低減することができ、高い品位と信頼性を兼ね備えた半導体装置を実現することができる。
【００５５】
また、本発明の実施の形態である半導体装置の製造方法によれば、ＴＦＴの歩留まりを向上させることができ、半導体装置のコストを低減することも可能となる。
【００５６】
本発明の他の実施形態として、Ｎ型ＧＯＬＤ構造のＴＦＴについて同様に用いることができる。また、上記半導体装置の製造方法において、半導体薄膜に注入されるドナーに替えてアクセプタを用いることにより、キャリアが正孔であるＰ型のＴＦＴを製造することも可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態である半導体装置の製造方法を示すフローチャートである。
【図２】本発明に係る半導体装置の製造方法により製造された薄膜トランジスタ基板の概略断面図である。
【図３】絶縁基板上に半導体薄膜が形成された状態を示す概略断面図である。
【図４】半導体薄膜上にゲート絶縁膜を形成した状態を示す概略断面図である。
【図５】ゲート絶縁膜上にゲート電極層を形成する工程を示す概略断面図である。
【図６】第１のエッチング後の絶縁基板全体の平面図である。
【図７】第１のエッチングが完了した状態における、ＧＩ残膜の厚い領域と薄い領域の断面図である。
【図８】低不純物濃度領域及び高不純物濃度領域を形成する工程を示す概略断面図である。
【図９】コンタクトホールを形成する工程を示す概略断面図である。
【図１０】ソース電極及びドレイン電極を形成する工程を示す概略断面図である。
【符号の説明】
【００５８】
１  薄膜トランジスタ基板（ＴＦＴ基板）
１０  半導体薄膜
１１  絶縁基板
１２  ゲート絶縁膜
１３  ゲート電極層
１４  第１のレジストパターン
１５  ゲート電極
１６  ゲート絶縁膜の残膜（ＧＩ残膜）
１９  第２のレジストパターン
２１  層間膜
２３  コンタクトホール
２５  ソース電極
２６  ドレイン電極
【図１】
2005079531.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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