(57)【要約】【課題】接触抵抗及びセレクトゲートラインの面抵抗を減少させて素子の動作速度を向上させ、コンタクト面積を減少させて集積度を増加させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】素子分離領域には素子分離膜が形成され、活性領域にはワードライン又はセレクトラインを形成するための第１ポリシリコン層が所定のパターンで形成された半導体基板を提供する段階と、全体上部に誘電体膜を形成する段階と、セレクトラインを形成するための第１ポリシリコン層上の誘電体膜を除去する段階と、全体上部に第２ポリシリコン層及び伝導性物質層を形成する段階と、パターニング工程を行ってセレクトライン及びワードラインを形成する段階とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
素子分離領域には素子分離膜が形成され、活性領域にはワードライン又はセレクトラインを形成するための第１ポリシリコン層が所定のパターンで形成された半導体基板を提供する段階と、
全体上部に誘電体膜を形成する段階と、
前記セレクトラインを形成するための前記第１ポリシリコン層上の前記誘電体膜を除去する段階と、
全体上部に第２ポリシリコン層及び伝導性物質層を形成する段階と、
パターニング工程を行ってセレクトライン及びワードラインを形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項２】
前記誘電体膜を除去する工程により、周辺回路領域に形成された誘電体膜も共に除去される請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１ポリシリコン層の抵抗を低めるために、前記誘電体膜が除去されて露出した前記第１ポリシリコン層に不純物を注入する段階をさらに含む請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記伝導性物質層をＷ、ＷＳｉｘ、ＣｏＳｉｘ又はＴｉＳｉｘで形成される請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
フローティングゲート用物質層、誘電体膜及びコントロールゲート用物質層の積層構造からなる多数のワードライン、ドレインセレクトライン及びソースセレクトラインが形成された半導体基板を提供する段階と、
全体上部に層間絶縁膜を形成する段階と、
前記ドレインセレクトライン及び前記ソースセレクトラインの前記フローティングゲート用物質層が露出するようにコンタクトホールを形成する段階と、
前記コンタクトホールを伝導性物質層で埋め込んでコンタクトプラグを形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項６】
前記コンタクトプラグを形成する前に、
前記フローティングゲート用物質層の抵抗を低めるために、前記コンタクトホールを介して露出した前記フローティングゲート用物質層に不純物を注入する段階をさらに含む請求項５記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記コンタクトプラグがポリシリコン又は金属物質で形成される請求項５記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ＮＡＮＤ型の構造を有するフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、実際データを記憶するためのセルと、セルが動作するようにセルに外部電圧を伝達するための周辺トランジスタとを含んでなる。
【０００３】
半導体メモリ素子にはＮＡＮＤ型フラッシュメモリ素子がある。ＮＡＮＤ型フラッシュメモリ素子に含まれた多数のメモリセルトランジスタは、ストリング(string)という構造で連結されている。このようなストリングを選択するためには選択トランジスタ(Select transistor)が必要である。
【０００４】
セレクトトランジスタの種類は２つに区分することができる。その一つは、一般ＭＯＳＦＥＴでドレインの役割を行うように、セルトランジスタの電流を供給するためのドレインセレクトトランジスタである。ドレインセレクトトランジスタのゲートは、電気的に互いに連結されてゲートラインが形成され、このようなゲートラインがドレインセレクトラインになる。もう一つは、一般ＭＯＳＦＥＴでソースの役割を行うソースセレクトトランジスタである。ソースセレクトトランジスタのゲートは電気的に互いに連結されてゲートラインを形成する。このようなゲートラインがソースセレクトラインになる。
【０００５】
図１は一般的なＮＡＮＤ型フラッシュメモリセルアレイを説明するためのレイアウト図である。
【０００６】
図１を参照すると、半導体基板の所定の領域に、互いに平行に複数の活性領域１０１が形成される。活性領域１０１には不純物が注入される。一方、半導体基板上には、活性領域１０１と垂直の方向にドレインセレクトラインＤＳＬ(Drain Select Line)と、ワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎと、ソースセレクトラインＳＳＬ(Source Select Line)等のゲートラインとが形成される。
【０００７】
このようにＮＡＮＤ型フラッシュメモリセルアレイは、活性領域１０１、ドレインセレクトラインＤＳＬ及びソースセレクトラインＳＳＬを含んでなる。
【０００８】
一方、このようなセレクトトランジスタがフラッシュメモリセルの製造過程で同時に形成されるので、セレクトトランジスタが正常的に動作するためには、フローティングゲートに相当する第１ポリシリコン層にバイアスが印加されなければならない。このようにフローティングゲートに相当する第１ポリシリコン層に電圧を印加するためにコンタクト工程が行われた。
【０００９】
ＮＡＮＤ型フラッシュセルの場合、セルの動作速度は、コンタクトを用いて形成したセレクトトランジスタの抵抗値に敏感である。現在、コンタクトを用いて形成したセレクトトランジスタは第１ポリシリコン層の抵抗のみからなっており、ポリシリコン層の抵抗は７０Ω／シート〜１００Ω／シート程度である。写真工程の発展によってセルのサイズが減少すると、セルの高さも制限的にならざるを得ない。このような技術の発展によってポリシリコン層の高さも一緒に減少されなければならないので、セレクトトランジスタの抵抗は引き続き増加するしかない。
【００１０】
結局、ポリシリコン層の抵抗が非常に高いため、一定の間隔を置いてコンタクト１０２を形成してバイアスをさらに印加しなければならない。これはドレインセレクトラインＤＳＬ又はソースセレクトラインＳＳＬに同一に適用される。このようにコンタクト１０２を形成するためには、ワードライン方向にコンタクト１０２を形成するための領域が追加されるべきである。このため、メモリチップサイズが増加し、ウェーハ当たり生産されるダイの個数が減少する。また、写真工程で工程マージンを確保するには、セレクトトランジスタと隣接セルとの間隔を増加させなければならないため、ビットライン方向への追加領域が必要となって、ウェーハ当たり生産されるダイの個数はさらに減少する。
【００１１】
一方、漏洩電流によるセルの動作特性の低下を防止するためには、セレクトトランジスタのしきい値電圧を高くしなければならない。このように、トランジスタのしきい値電圧をメモリセルのしきい値電圧より高くするためには、イオン注入調節のためのイオン注入工程をさらに行わなければならない。よって、工程段階が増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
これに対し、本発明では、フローティングゲート用ポリシリコン層形成工程、誘電体膜形成工程及びコントロールゲート用ポリシリコン層形成工程によってフラッシュメモリセルとセレクトトランジスタを製造する過程において、誘電体膜を形成した後、セレクトトランジスタが形成される領域の誘電体膜を除去して、フローティングゲート用ポリシリコン層とコントロールゲート用ポリシリコン層とが電気的に連結されたセレクトゲートラインを形成するフラッシュメモリ素子の製造方法を提示する。
【００１３】
また、本発明では、フローティングゲート用ポリシリコン層形成工程、誘電体膜形成工程及びコントロールゲート用ポリシリコン層形成工程によってフラッシュメモリセルとセレクトトランジスタを製造し、全体上部に層間絶縁膜を形成した後、コンタクトを形成する過程でセレクトトランジスタが形成される領域のフローティングゲート用ポリシリコン層上の誘電体膜及びコントロールゲート用ポリシリコン層を全て除去することにより、フローティングゲート用ポリシリコン層とコンタクトプラグを電気的に直接連結する、フラッシュメモリ素子の製造方法も提示する。
【００１４】
本発明の目的は、接触抵抗及びセレクトゲートラインの面抵抗を減少させて素子の動作速度を向上させ、コンタクト面積を減少させて集積度を増加させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、素子分離領域には素子分離膜が形成され、活性領域にはワードライン又はセレクトラインを形成するための第１ポリシリコン層が所定のパターンで形成された半導体基板を提供する段階と、全体上部に誘電体膜を形成する段階と、セレクトラインを形成するための第１ポリシリコン層上の誘電体膜を除去する段階と、全体上部に第２ポリシリコン層及び伝導性物質層を形成する段階と、パターニング工程を行ってセレクトライン及びワードラインを形成する段階とを含む。
【００１６】
また、誘電体膜を除去する工程により、周辺回路領域に形成された誘電体膜も共に除去することができる。
【００１７】
また、第１ポリシリコン層の抵抗を低めるために、誘電体膜が除去されて露出した第１ポリシリコン層に不純物を注入する段階をさらに含むことができる。
【００１８】
また、伝導性物質層をＷ、ＷＳｉｘ、ＣｏＳｉｘ又はＴｉＳｉｘで形成することができる。
【００１９】
また、本発明の他の実施例に係るフラッシュメモリ素子の製造方法は、フローティングゲート用物質層、誘電体膜及びコントロールゲート用物質層の積層構造からなる多数のワードライン、ドレインセレクトライン及びソースセレクトラインが形成された半導体基板を提供する段階と、全体上部に層間絶縁膜を形成する段階と、ドレインセレクトライン及びソースセレクトラインのフローティングゲート用物質層が露出するようにコンタクトホールを形成する段階と、コンタクトホールを伝導性物質層で埋め込んでコンタクトプラグを形成する段階とを含む。
【００２０】
また、コンタクトプラグを形成する前に、フローティングゲート用物質層の抵抗を低めるために、コンタクトホールを介して露出したフローティングゲート用物質層に不純物を注入する段階をさらに含むことができる。
【００２１】
また、コンタクトプラグはポリシリコン又は金属物質で形成することができる。
【発明の効果】
【００２２】
本発明は、セレクトラインで誘電体膜を除去した後全てのポリシリコン層を物理的／電気的に直接連結し、或いはフローティングゲート用ポリシリコン層上の全ての物質を除去した後フローティングゲート用ポリシリコン層とコンタクトプラグを直接連結することにより、セレクトラインの接触抵抗及び面抵抗を減少させ、コンタクト工程を省略しながらコンタクト面積を除去して工程段階を減少させると同時に集積度を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２４】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
【００２５】
図２は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。
【００２６】
図２を参照すると、本発明の実施例に係るフラッシュメモリ素子のセルアレイは、互いに平行に形成された複数の素子分離膜３０５と、多数のワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎと、ドレインセレクトラインＤＳＬと、ソースセレクトラインＳＳＬと、ソース／ドレイン領域とを含む。ワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎとセレクトラインＤＳＬ及びＳＳＬは素子分離膜３０５に対して垂直方向に形成される。
【００２７】
ここで、ワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎとセレクトラインＤＳＬ及びＳＳＬは同一の工程で同時に形成され、フローティングゲート用ポリシリコン層／誘電体膜／コントロールゲート用ポリシリコン層の積層構造が含まれる。
【００２８】
一方、セレクトラインＤＳＬ及びＳＳＬは、フローティングゲート用ポリシリコン層とコントロールゲート用ポリシリコン層との間の誘電体膜を除去して、フローティングゲート用ポリシリコン層とコントロールゲート用ポリシリコン層が直接接触するように形成される。
【００２９】
これにより、セレクトラインＤＳＬ及びＳＳＬの接触抵抗を減らすことができる。また、フローティングゲート用ポリシリコン層にバイアスを印加するために行ったコンタクト工程を省略することができ、コンタクトを形成するための面積が不要になるため、セレクトラインＤＳＬ又はＳＳＬの間隔を狭くすることができて集積度を向上させることができる。
【００３０】
次に、上記構造を有するフラッシュメモリ素子の製造方法を説明する。
【００３１】
図３Ａ〜図４Ｃは本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するために図２の線Ａ−Ａ’線に沿って切り取った状態を順次示した素子の断面図である。
【００３２】
図３Ａを参照すると、イオン注入工程によってウェルが形成され、トランジスタのしきい値電圧を調節するためのイオン注入層が形成された半導体基板３０１上にゲート酸化膜３０２、フローティングゲート用第１ポリシリコン層３０３及びハードマスク３０４を順次蒸着する。ここで、ハードマスク３０４は窒化膜で形成することができる。次に、エッチング工程でハードマスク３０４、第１ポリシリコン層３０３及びゲート酸化膜３０２を順次パターニングする。その後、第１ポリシリコン層３０３に隣接した基板３０１の露出した領域（素子分離領域）を所定の深さにエッチングしてトレンチを形成する。
【００３３】
その後、トレンチが完全に埋め込まれるように化学気相蒸着法(Chemical Vapor Deposition)で絶縁層を形成する。次に、ハードマスク３０４上の絶縁層を除去し、トレンチにのみ絶縁層を残留させて素子分離膜３０５を形成する。この際、ハードマスク３０４上の絶縁層は化学的機械的研磨工程で除去することができる。
【００３４】
図３Ｂを参照すると、ハードマスク（図３Ａの３０４）を除去する。この際、ハードマスクが除去されることにより、素子分離膜３０５の上部が突出した形で露出する。次に、露出した上部の周りを一部エッチングして素子分離膜３０５の上部幅を減らす。これにより、突出した素子分離膜３０５の間隔が増加する。
【００３５】
図３Ｃを参照すると、全体上部にフローティングゲート用第２ポリシリコン層３０６を形成する。次に、素子分離膜３０５の突出部の表面に露出するまで化学的機械的研磨工程を行う。これにより、第２ポリシリコン層３０６は、素子分離膜３０５の突出部によって隔離され、第１ポリシリコン層３０３及び素子分離膜３０５の縁部上のみに自己整列方式で残留する。
【００３６】
図４Ａを参照すると、全体上部に誘電体膜３０７を形成する。
【００３７】
図４Ｂを参照すると、セレクトライン（図２のＤＳＬ及びＳＳＬ）領域の第２ポリシリコン層３０６上に形成された誘電体膜（図４Ｂの３０７）を除去する。これにより、誘電体膜はセレクトライン（図２のＤＳＬ及びＳＳＬ）領域を除いた残り領域のみに残留する。
【００３８】
この際、第２ポリシリコン層３０６上に形成された誘電体膜（図４Ｂの３０７）を除去しながら、周辺回路領域（図示せず）に形成された誘電体膜も共に除去することができる。誘電体膜はドライエッチング又はウェットエッチングで除去することができる。
【００３９】
一方、誘電体膜が除去されて第２ポリシリコン層３０６上に形成される開口部は、短軸と長軸の比率が１：２以上となるようにすることが好ましい。
【００４０】
その後、第２ポリシリコン層３０６の面抵抗をより減少させるために、誘電体膜が除去されて露出したセレクトライン（図２のＤＳＬ及びＳＳＬ）領域の第２ポリシリコン層３０６に不純物を注入することができる。
【００４１】
図４Ｃを参照すると、全体上部にコントロールゲート用第３ポリシリコン層３０８及びタングステンシリサイド層３０９を形成する。この際、コントロールゲート用物質として、第３ポリシリコン層３０８及びタングステンシリサイド層３０９の代わりにＷ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの伝導性物質のみを蒸着してコントロールゲートを形成することもできる。また、第３ポリシリコン層３０８を形成し、その上部にＷ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの伝導性物質を蒸着することもできる。
【００４２】
次に、ワードライン及びセレクトラインが定義されたエッチングマスクを用いたエッチング工程でタングステンシリサイド層３０９、第３ポリシリコン層３０８、誘電体膜３０７、第２ポリシリコン層３０６及び第１ポリシリコン層３０３をパターニングしてセレクトライン（図２のＤＳＬ及びＳＳＬ）及びワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ1〜ＷＬｂｎを形成する。
【００４３】
これにより、ワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎが、第１及び第２ポリシリコン層３０３及び３０６からなるフローティングゲートと、誘電体膜３０７と、第３ポリシリコン層３０８及びタングステンシリサイド層３０９からなるコントロールゲートの構造で形成される。
【００４４】
同時に、第１〜第３ポリシリコン層３０３、３０６及び３０８が物理的／電気的に直接連結されたセレクトライン（図２のＤＳＬ及びＳＳＬ）が形成される。このようにセレクトライン（図２のＤＳＬ及びＳＳＬ）領域の誘電体膜を選択的に除去し、第１〜第３ポリシリコン層３０３、３０６及び３０８を物理的／電気的に直接連結させてセレクトライン（図２のＤＳＬ及びＳＳＬ）を形成することにより、セレクトライン（図２のＤＳＬ及びＳＳＬ）の面抵抗及び接触抵抗を減少させることができる。
【００４５】
その後、イオン注入工程で半導体基板３０１に不純物を注入してセレクトライン（図２のＤＳＬ及びＳＳＬ）及びワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎの周辺の活性領域にソース／ドレインを形成する。
【００４６】
次に、本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明する。
【００４７】
図５は本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。図４を参照すると、本発明の他の実施例に係るフラッシュメモリ素子のセルアレイは、図２に示したアレイと類似である。但し、セレクトラインＤＳＬ及びＳＳＬをワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎと同一のフローティングゲート用ポリシリコン層／誘電体層／コントロールゲート用ポリシリコン層の積層構造で形成し、セレクトラインＤＳＬ及びＳＳＬ上にコンタクトを形成する過程でコンタクトプラグとフローティングゲート用ポリシリコン層が直接接触できるように、コントロールゲート用ポリシリコン層と誘電体膜までエッチングする。
【００４８】
これにより、セレクトラインＤＳＬ及びＳＳＬとコンタクトプラグの接触抵抗を減らすことができる。また、フローティングゲート用ポリシリコン層にバイアスを印加するために行ったコンタクト工程を省略することができ、コンタクトを形成するための面積が不要になるため、セレクトラインＤＳＬ又はＳＳＬの間隔を狭くすることができて集積度を向上させることができる。
【００４９】
次に、上記の構造を有するフラッシュメモリ素子の製造方法を説明する。
【００５０】
図６Ａ〜図７Ｃは本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するために図５の線Ａ−Ａ’に沿って切り取った状態を順次示した素子の断面図である。
【００５１】
図６Ａ〜図６Ｃでは図３Ａ〜図３Ｃと同一の方法で工程が行われるので、その説明を省略する。
【００５２】
図７Ａを参照すると、素子分離領域には素子分離膜５０５が形成され、素子分離膜５０５間の活性領域には第１及び第２ポリシリコン層５０３及び５０６が形成された状態で、全体上部に誘電体膜５０７、コントロールゲート用第３ポリシリコン層５０８及びタングステンシリサイド層５０９を順次形成する。この際、セレクトライン（図５のＤＳＬ及びＳＳＬ）領域にも誘電体膜が形成される。
【００５３】
一方、コントロールゲート用物質として、第３ポリシリコン層５０８及びタングステンシリサイド層５０９の代わりにＷ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの伝導性物質のみを蒸着してコントロールゲートを形成することもできる。また、第３ポリシリコン層５０８を形成し、その上部にＷ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの伝導性物質を蒸着することもできる。
【００５４】
次いで、ワードライン及びセレクトラインが定義されたエッチングマスクを用いたエッチング工程でタングステンシリサイド層５０９、第３ポリシリコン層５０８、誘電体膜５０７、第２ポリシリコン層５０６及び第１ポリシリコン層５０３をパターニングしてセレクトライン（図４のＤＳＬ及びＳＳＬ）及びワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎを形成する。
【００５５】
その後、イオン注入工程で半導体基板５０１に不純物を注入してセレクトライン（図２のＤＳＬ及びＳＳＬ）及びワードラインＷＬａ１〜ＷＬａｎ、ＷＬｂ１〜ＷＬｂｎの周辺の活性領域にソース／ドレインを形成する。次いで、全体上部に層間絶縁膜５１０にコンタクトホー５１-を形成する。
【００５６】
図７Ｂを参照すると、エッチング工程で層間絶縁膜５１０にコンタクトホールを形成する。この際、セレクトライン（図５のＤＳＬ及びＳＳＬ）上にコンタクトホール５１１を形成する場合には、層間絶縁膜５１０だけでなく、タングステンシリサイド層５０９、第３ポリシリコン層５０８及び誘電体膜５０７までエッチングして第２ポリシリコン層５０６を露出させる。これにより、セレクトライン（図５のＤＳＬ及びＳＳＬ）が形成された領域では、第２ポリシリコン層５０６が露出するコンタクトホール５１１が形成される。コンタクトホール５１１は短軸と長軸の比率が１：２以上となるようにすることが好ましい。
【００５７】
その後、第２ポリシリコン層５０６の面抵抗をさらに減少させるために、コンタクトホール５１１を介して露出したセレクトライン（図２のＤＳＬ及びＳＳＬ）領域の第２ポリシリコン層５０６に不純物を注入することができる。
【００５８】
図７Ｃを参照すると、コンタクトホール（図７Ｂの５１１）を伝導性物質で埋め込んでコンタクトプラグ５１２を形成する。この際、コンタクトプラグ５１２はポリシリコン又は金属物質で形成することができる。これにより、コンタクトプラグ５１２が第２ポリシリコン層５０６と物理的／電気的に直接連結される。このようにコンタクトプラグ５１２と第２ポリシリコン層５０６を物理的／電気的に直接連結させることにより、セレクトライン（図５のＤＳＬ及びＳＳＬ）の面抵抗及び接触抵抗を減少させることができる。    
【００５９】
図８及び図９はセレクトトランジスタのゲート面抵抗を比較するための特性グラフである。
【００６０】
図８を参照すると、従来の場合には面抵抗(Sheet resistance)が７０〜１１０Ω／□であった。ところが、図９を参照すると、本発明の場合には面抵抗を１４〜２０Ω／□程度と低くすることができる。
【図面の簡単な説明】
【００６１】
【図１】一般的なＮＡＮＤ型フラッシュメモリセルアレイを説明するためのレイアウト図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するために図２の線Ａ−Ａ’に沿って切り取った状態を順次示した素子の断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するために図２の線Ａ−Ａ’に沿って切り取った状態を順次示した素子の断面図である。
【図５】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。
【図６】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するために図４の線Ａ−Ａ’に沿って切り取った状態を順次示した素子の断面図である。
【図７】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するために図４の線Ａ−Ａ’に沿って切り取った状態を順次示した素子の断面図である。
【図８】セレクトトランジスタのゲート面抵抗を比較するための特性グラフである。
【図９】セレクトトランジスタのゲート面抵抗を比較するための特性グラフである。
【符号の説明】
【００６２】
１０１    活性領域
１０２    コンタクト
３０１、５０１    半導体基板
３０２、５０２    ゲート酸化膜
３０３、５０３    第１ポリシリコン層
３０４、５０４    ハードマスク
３０５、５０５    素子分離膜
３０６、５０６    第２ポリシリコン層
３０７、５０７    誘電体膜
３０８、５０８    第３ポリシリコン層
３０９、５０９    シリサイド層
５１０    層間絶縁膜
５１１    コンタクトホール
５１２    コンタクトプラグ
【図１】
2005079575.tif 000003
【図２】
2005079575.tif 000004
【図３】
2005079575.tif 000005
【図４】
2005079575.tif 000006
【図５】
2005079575.tif 000007
【図６】
2005079575.tif 000008
【図７】
2005079575.tif 000009
【図８】
2005079575.tif 000010
【図９】
2005079575.tif 000011