(57)【要約】【課題】  チャージポンプおよび電圧制御発振器を正常に動作させるＰＬＬ周波数シンセサイザを実現する。【解決手段】  電圧制御によって発振周波数が制御される電圧制御発振器１と、電圧制御発振器１の出力信号が所望の位相および周波数かどうかを判断する位相・周波数比較器３と、位相・周波数比較器３の出力信号に対応する電圧を生成し、該電圧を出力するチャージポンプ４と、チャージポンプ４の出力電圧をフィルタリングし、電圧制御発振器１の制御電圧を出力するループフィルタ５とを備えるＰＬＬ周波数シンセサイザにおいて、チャージポンプ４の出力電圧を基に、電圧制御発振器１の発振周波数帯域を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧制御によって発振周波数が制御される電圧制御発振器と、
電圧制御発振器の出力信号が所望の位相および周波数かどうかを判断する位相・周波数比較器と、
位相・周波数比較器の出力に対応した電圧を出力するチャージポンプと、
チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するループフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、
チャージポンプの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
電圧制御によって発振周波数が制御される電圧制御発振器と、
電圧制御発振器の出力信号が所望の位相および周波数かどうかを判断する位相・周波数比較器と、
位相・周波数比較器の出力に対応した電圧を出力するチャージポンプと、
チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するループフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、
ループフィルタの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項３】
前記電圧制御発振器の出力信号を任意の分周比に分周する分周器を備えており、
前記位相・周波数比較器は、前記分周器の出力と、所定の参照信号との位相および周波数を比較することを特徴とする請求項１または２に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記電圧制御発振器の出力信号を任意の分周比に分周する分周器と、
所定の参照信号を任意の分周比に分周する参照信号分周器とを備えており、
前記位相・周波数比較器は、前記分周器の出力と、参照信号分周器の出力との位相および周波数を比較することを特徴とする請求項１または２に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記チャージポンプの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、
ロック検出器の出力する周波数帯域制御信号を基に、電圧制御発振器の発振周波数帯域を制御することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
前記ループフィルタの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、
ロック検出器の出力する周波数帯域制御信号を基に、電圧制御発振器の発振周波数帯域を制御することを特徴とする請求項２に記載のＰＬＬ周波数シンセサイザ。
【請求項７】
前記検出電圧が前記２つの閾値電圧の間にあるとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を固定し、前記検出電圧が前記２つの閾値電圧の間にないとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を変更することを特徴とする請求項５または６に記載のＰＬＬ周波数シンセサイザ。
【請求項８】
前記２つの閾値電圧が、電圧制御発振器の発振周波数の設定変更時と、電圧制御発振器が設定周波数を発振している通常動作時とで変更されることを特徴とする請求項５または６に記載のＰＬＬ周波数シンセサイザ。
【請求項９】
前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる遅延素子と、判断素子の出力と遅延素子の出力との論理積をとる論理素子とを備えており、論理素子の出力信号を前記周波数制御信号とすることを特徴とする請求項５または６に記載のＰＬＬ周波数シンセサイザ。
【請求項１０】
前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる複数の遅延素子と、全遅延素子の出力の論理積をとる論理素子とを備えており、各遅延素子が判断素子の出力を遅延させる遅延時間が異なっており、前記論理素子の出力信号を前記周波数制御信号とすることを特徴とする請求項５または６に記載のＰＬＬ周波数シンセサイザ。
【請求項１１】
前記遅延素子が、複数のインバータ素子を含むことを特徴とする請求項９または１０に記載のＰＬＬ周波数シンセサイザ。
【請求項１２】
前記遅延素子が、抵抗およびコンデンサを含むことを特徴とする請求項９または１０に記載のＰＬＬ周波数シンセサイザ。
【請求項１３】
前記遅延素子が、フリップフロップ回路を含むことを特徴とする請求項９または１０に記載のＰＬＬ周波数シンセサイザ。
【請求項１４】
ＭＯＳトランジスタを備えており、該ＭＯＳトランジスタのドレイン−ソース間に一定電流を流し込み、該ＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段を備えることを特徴とする請求項５〜７の何れか１項に記載のＰＬＬ周波数シンセサイザ。
【請求項１５】
前記閾値電圧生成手段は、前記ＭＯＳトランジスタのゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、該ソースフォロワーアンプの出力を前記閾値電圧とすることを特徴とする請求項１４に記載のＰＬＬ周波数シンセサイザ。
【請求項１６】
複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段とを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段が備えられていることを特徴とする請求項８に記載のＰＬＬ周波数シンセサイザ。
【請求項１７】
前記閾値電圧生成手段は、ＭＯＳトランジスタごとにゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、前記選択手段が選択したＭＯＳトランジスタに接続されたソースフォロワーアンプの出力を前記閾値電圧とすることを特徴とする請求項１６に記載のＰＬＬ周波数シンセサイザ。
【請求項１８】
複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられていることを特徴とする請求項８に記載のＰＬＬ周波数シンセサイザ。
【請求項１９】
複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択した選択ＭＯＳトランジスタにのみ前記定電流源から定電流を流し、選択ＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられていることを特徴とする請求項８に記載のＰＬＬ周波数シンセサイザ。
【請求項２０】
請求項１〜１９の何れか１項に記載のＰＬＬ周波数シンセサイザが集積化されたことを特徴とする半導体集積回路。
【請求項２１】
請求項１〜１９の何れか１項に記載のＰＬＬ周波数シンセサイザを備えていることを特徴とするチューナ。
【請求項２２】
請求項２１に記載のチューナを備えていることを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器を制御するＰＬＬ周波数シンセサイザ、該ＰＬＬ周波数シンセサイザが集積化された半導体集積回路、該ＰＬＬ周波数シンセサイザを備えるチューナおよび受信機に関するものである。
【背景技術】
【０００２】
従来から、衛星放送用チューナやケーブルテレビ用チューナ等には、局部発振源としてＰＬＬ(phase locked loop)周波数シンセサイザが用いられている。ＰＬＬ周波数シンセサイザは、正確な周波数を発振し、かつ周波数が等間隔ずつ異なった多数の周波数に容易に設定が可能な回路である。
【０００３】
ＰＬＬ周波数シンセサイザを構成する一般的な回路要素として、電圧制御によって発振周波数が制御できる電圧制御発振器、電圧制御発振器の出力を外部制御信号によって設定される任意の分周比に分周する分周器、分周器の出力と参照信号との位相ならびに周波数を比較する位相・周波数比較器と、位相・周波数比較器の出力を後述のループフィルタを通して電圧制御発振器の制御端子に電圧の形で出力するチャージポンプ、チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するループフィルタがある。
【０００４】
上記電圧制御発振器に、スイッチドキャパシタ回路のようなＶＣＯ回路からの信号により、複数個の発振周波数帯域を制御する構成を用いる場合には、電圧制御発振器が所望の周波数で発振しているか否かを判断するロック検出回路を用いることがある。
【０００５】
ロック検出回路の従来例が特許文献１に開示されている。特許文献１には、参照信号と電圧制御発振器の出力との位相差を検出する位相比較器の出力、もしくは、参照信号と電圧制御発振器の出力との位相差を検出する位相比較器の出力とチャージポンプの出力電圧を用いて、ロック検出を行う。
【０００６】
ロックしている状態では、電圧制御発振器の状態を保持し続ける一方、ロックしていない状態では、電圧制御発振器を制御するカウンタ値を変更することにより、発振周波数帯域を変更し、ロックするような動作をする。
【０００７】
ＰＬＬのロック検出回路の先行文献として、特許文献２がある。特許文献２では、ウインドウコンパレータの上限の設定電圧を雑音レベルが重畳された出力信号の出力レベルよりも高く設定し、下限の設定電圧は雑音レベルが重畳された出力信号の出力レベルよりも低く設定することにより、雑音成分を含んでいる場合でも、確実にロック信号を検出できる構成になっている。
【特許文献１】米国特許第５６４８７４４号明細書
【特許文献２】実開平２−１３８９３０号公報（公開日１９９０年１１月２０日）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ周波数シンセサイザにおけるチャージポンプは、一般に、トランジスタにより構成されている。
【０００９】
一般的な回路では、トランジスタの動作が安定したＤＣ動作点（バイポーラでは線形領域、ＭＯＳＦＥＴでは飽和領域）を使用するように設計が行われる。使用するＤＣ動作点が所望の場合でない場合、設計者が望まない状態でトランジスタが動作するため、誤動作等を引き起こす。そのため、正常に動作するＤＣ動作点で動作させることが必要になってくる。
【００１０】
そのため、チャージポンプにおいても、正常に動作する正常動作出力電圧範囲というものがあり、その正常動作出力電圧範囲でチャージポンプを使用することが望ましい。正常動作範囲以外でチャージポンプを使用すると、チャージポンプ電流値が所望の値と異なる場合や、流し込む電流値と流しだす電流値が異なりアンバランスになる場合がある。
【００１１】
同様に、電圧制御発振器にも正常に動作する制御電圧の範囲（正常動作制御電圧範囲）というものがあり、その正常動作範囲で電圧制御発振器を使用することが望ましい。正常動作範囲以外で電圧制御発振器を使用すると、制御電圧によりＶＣＯ感度が大きく変わるといった不具合が発生する。すなわち、電圧制御発振器の発振周波数帯域の上限や下限付近の周波数では、電圧制御発振器の周波数制御感度（制御電圧の変化に対する周波数の変化の割合）が小さいため、発振周波数の制御精度が悪くなる。これらの不具合により、ロック状態は保つものの、ループの伝達関数のパラメータ値が変わり、ループ帯域幅が設計値と異なるなどの不具合を発生する。
【００１２】
しかしながら、従来の技術では、チャージポンプまたは電圧制御発振器が各正常動作範囲以外で動作していても、参照信号と分周信号の位相差がない場合は、当然ながらロックしている旨の信号がロック検出回路から出力される。
【００１３】
つまり、チャージポンプや電圧制御発振器が各正常動作範囲以外で動作していても、ロックしている旨の信号がロック検出回路から出力され、電圧制御発振器の状態を変化させることが困難であり、使用者が望む動作をしないことがある。
【００１４】
また、任意の分周比を意図的に動作中に変化させることにより、平均的な分周比を整数値ではなく、分数値にするＰＬＬ周波数シンセサイザ（Fractional N型）が存在する。このようはタイプのＰＬＬ周波数シンセサイザは、時間平均でみれば所望の周波数で発振していても、位相・周波数比較器の動作を、瞬間的に見ると、位相・周波数が一致していないために、位相・周波数比較器は、位相が一致していない旨の信号を出力する。そのため、位相・周波数比較器の出力をもって、ロックしているか否かの判断は困難である。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チャージポンプおよび電圧制御発振器を正常に動作させるＰＬＬ周波数シンセサイザ、半導体集積回路、チューナ、および受信機を実現することにある。
【課題を解決するための手段】
【００１６】
本発明のＰＬＬ周波数シンセサイザは、上記の課題を解決するために、電圧制御によって発振周波数が制御される電圧制御発振器と、電圧制御発振器の出力信号が所望の位相および周波数かどうかを判断する位相・周波数比較器と、位相・周波数比較器の出力に対応した電圧を出力するチャージポンプと、チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するループフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、チャージポンプの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御することを特徴としている。
【００１７】
また、本発明のＰＬＬ周波数シンセサイザは、上記の課題を解決するために、電圧制御によって発振周波数が制御される電圧制御発振器と、電圧制御発振器の出力信号が所望の位相および周波数かどうかを判断する位相・周波数比較器と、位相・周波数比較器の出力に対応した電圧を出力するチャージポンプと、チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するループフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、ループフィルタの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御することを特徴としている。
【００１８】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記電圧制御発振器の出力信号を任意の分周比に分周する分周器を備えており、前記位相・周波数比較器は、前記分周器の出力と、所定の参照信号との位相および周波数を比較することを特徴としている。
【００１９】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記電圧制御発振器の出力信号を任意の分周比に分周する分周器と、所定の参照信号を任意の分周比に分周する参照信号分周器とを備えており、前記位相・周波数比較器は、前記分周器の出力と、参照信号分周器の出力との位相および周波数を比較することを特徴としている。
【００２０】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記チャージポンプの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、ロック検出器の出力する周波数帯域制御信号を基に、電圧制御発振器の発振周波数帯域を制御することを特徴としている。
【００２１】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ループフィルタの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、ロック検出器の出力する周波数帯域制御信号を基に、電圧制御発振器の発振周波数帯域を制御することを特徴としている。
【００２２】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記検出電圧が前記２つの閾値電圧の間にあるとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を固定し、前記検出電圧が前記２つの閾値電圧の間にないとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を変更することを特徴としている。
【００２３】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記２つの閾値電圧が、電圧制御発振器の発振周波数の設定変更時と、電圧制御発振器が設定周波数を発振している通常動作時とで変更されることを特徴としている。
【００２４】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる遅延素子と、判断素子の出力と遅延素子の出力との論理積をとる論理素子とを備えており、論理素子の出力信号を前記周波数制御信号とすることを特徴としている。
【００２５】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる複数の遅延素子と、全遅延素子の出力の論理積をとる論理素子とを備えており、各遅延素子が判断素子の出力を遅延させる遅延時間が異なっており、前記論理素子の出力信号を前記周波数制御信号とすることを特徴としている。
【００２６】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、複数のインバータ素子を含むことを特徴としている。
【００２７】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、抵抗およびコンデンサを含むことを特徴としている。
【００２８】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、フリップフロップ回路を含むことを特徴としている。
【００２９】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、ＭＯＳトランジスタを備えており、該ＭＯＳトランジスタのドレイン−ソース間に一定電流を流し込み、該ＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段を備えることを特徴としている。
【００３０】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記閾値電圧生成手段は、前記ＭＯＳトランジスタのゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、該ソースフォロワーアンプの出力を前記閾値電圧とすることを特徴としている。
【００３１】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段とを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段を備えたことを特徴としている。
【００３２】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記閾値電圧生成手段は、ＭＯＳトランジスタごとにゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、前記選択手段が選択したＭＯＳトランジスタに接続されたソースフォロワーアンプの出力を前記閾値電圧とすることを特徴としている。
【００３３】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられていることを特徴としている。
【００３４】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択した選択ＭＯＳトランジスタにのみ前記定電流源から定電流を流し、選択ＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられていることを特徴としている。
【００３５】
本発明の半導体集積回路は、上記ＰＬＬ周波数シンセサイザが集積化されたことを特徴としている。
【００３６】
本発明のチューナは、上記ＰＬＬ周波数シンセサイザを備えていることを特徴としている。
【００３７】
本発明の受信機は、上記チューナを備えていることを特徴としている。
【発明の効果】
【００３８】
本発明のＰＬＬ周波数シンセサイザは、以上のように、チャージポンプの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御する構成である。
【００３９】
そのため、該出力電圧が、チャージポンプが正常に動作する正常動作出力電圧範囲かどうかを判断することができる。チャージポンプが正常に動作する正常動作出力電圧範囲でない場合、チャージポンプ電流値が所望の値と異なる問題や、流し込む電流値と流しだす電流値が異なりアンバランスになる問題が起こりうるが、このような問題が生じる前に、電圧制御発振器の発振周波数帯域を制御することができる。これにより、チャージポンプが正常に動作する正常動作出力電圧範囲内で、チャージポンプを動作することができる。
【００４０】
また、チャージポンプの出力電圧は、電圧制御発振器の制御電圧と対応している。そのため、チャージポンプの出力電圧により、電圧制御発振器が正常に動作しているか否かを判断することができる。そして、チャージポンプの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御するため、電圧制御発振器が正常に動作していない場合、電圧制御発振器の発振周波数帯域を変更することができる。これにより、電圧制御発振器を正常に動作させることができる。
【００４１】
以上のように、上記構成によれば、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができるＰＬＬ周波数シンセサイザを提供することができる効果を奏する。
【００４２】
また、本発明のＰＬＬ周波数シンセサイザは、以上のように、ループフィルタの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御する構成である。
【００４３】
ループフィルタは、チャージポンプの出力電圧をフィルタリングし、電圧制御発振器の制御電圧を出力するためのものである。そのため、ループフィルタの出力電圧は、チャージポンプの出力電圧に対応しており、電圧制御発振器の制御電圧にあたる。
【００４４】
そのため、ループフィルタの出力電圧を基に、電圧制御発振器の発振周波数帯域を制御することにより、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができるＰＬＬ周波数シンセサイザを提供することができる効果を奏する。
【００４５】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記電圧制御発振器の出力信号を任意の分周比に分周する分周器を備えており、前記位相・周波数比較器は、前記分周器の出力と、所定の参照信号との位相および周波数を比較する構成である。
【００４６】
それゆえ、ＰＬＬ周波数シンセサイザの発振周波数として、参照信号の分数比倍の周波数を設定することができるという効果を奏する。
【００４７】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記電圧制御発振器の出力信号を任意の分周比に分周する分周器と、所定の参照信号を任意の分周比に分周する参照信号分周器とを備えており、前記位相・周波数比較器は、前記分周器の出力と、参照信号分周器の出力との位相および周波数を比較する構成である。
【００４８】
分周器の分周比をＮ、参照信号分周器の分周比をＭとすると、ＰＬＬ周波数シンセサイザの発振周波数として、参照信号のＮ／Ｍ倍の周波数を設定することができる。また、発振周波数の周波数ステップは、位相・周波数比較器が比較する参照信号分周器の出力により決定される。そのため、参照信号分周器の分周比Ｍを変更することにより容易に周波数ステップを変更することができる。
【００４９】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記チャージポンプの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、ロック検出器の出力信号を基に、電圧制御発振器の発振周波数帯域を制御する構成である。
【００５０】
また、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ループフィルタの出力電圧を検出し、検出した検出電圧が任意の２つの閾値電圧の間にあるか否かを判断し、電圧制御発振器の発振周波数帯域を制御する周波数帯域制御信号を出力するロック検出器を備えており、ロック検出器の出力信号を基に、電圧制御発振器の発振周波数帯域を制御する構成である。
【００５１】
それゆえ、検出電圧と、２つの閾値電圧とを比較する比較的簡易な構成のロック検出器を備えることで、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができるＰＬＬ周波数シンセサイザを提供することができる効果を奏する。
【００５２】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記検出電圧が前記２つの閾値電圧の間にあるとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を固定し、前記検出電圧が前記２つの閾値電圧の間にないとロック検出器により判断された場合に、電圧制御発振器の発振周波数帯域を変更する構成である。
【００５３】
ロック検出器が検出する検出電圧（チャージポンプの出力電圧、または、ループフィルタの出力電圧）の上限または下限付近では、通常、電圧制御発振器の周波数制御感度（制御電圧の変化に対する周波数の変化の割合）が小さいため、発振周波数の制御精度が悪くなる。上記構成によれば、検出電圧が前記２つの閾値電圧の間にない場合、つまり、検出電圧がチャージポンプまたはループフィルタの出力電圧の上限または下限付近の場合、電圧制御発振器の発振周波数帯域を変更し、発振周波数の制御精度を向上させることができるという効果を奏する。
【００５４】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記２つの閾値電圧が、電圧制御発振器の発振周波数の設定変更時と、電圧制御発振器が設定周波数を発振している通常動作時とで変更される構成である。
【００５５】
それゆえ、発振周波数帯域が固定され、安定して設定周波数で発振しているＰＬＬ周波数シンセサイザにおいて、温度・電源電圧変動によって起こりうるＰＬＬ周波数シンセサイザの状態の遷移、つまり、発振周波数帯域の遷移をなくすことができる。これにより、使用者が望まない状態での状態の遷移をなくすことができるという効果を奏する。
【００５６】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる遅延素子と、判断素子の出力と遅延素子の出力との論理積をとる論理素子とを備えており、論理素子の出力信号を前記周波数制御信号とする構成である。
【００５７】
また、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記ロック検出器は、前記検出電圧が前記２つの閾値電圧の間にあるか否かを判断する判断素子と、該判断素子の出力を遅延させる複数の遅延素子と、全遅延素子の出力の論理積をとる論理素子とを備えており、各遅延素子が判断素子の出力を遅延させる遅延時間が異なっており、前記論理素子の出力信号を前記周波数制御信号とする構成である。
【００５８】
それゆえ、パルス状のノイズが検出電圧に加わっても、該ノイズによる検出電圧の変化の影響を受けることがない。これにより、該ノイズにより発振周波数帯域が変動することがなく、ＰＬＬ周波数シンセサイザのノイズ耐性を向上することができるという効果を奏する。
【００５９】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、複数のインバータ素子を含む構成である。
【００６０】
それゆえ、遅延素子を比較的簡単な構成で実現できる。これにより、遅延素子に要するコストを低減できる。
【００６１】
また、ＰＬＬ周波数シンセサイザを半導体集積回路とする場合、インバータ素子を半導体集積集積回路上で容易に実現できる。さらに、インバータをダミーとして配置しておくことにより、メタル修正のみで遅延時間を変更することができるという効果を奏する。
【００６２】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、抵抗およびコンデンサを含む構成である。
【００６３】
それゆえ、遅延素子を比較的簡単な構成で実現できる。これにより、遅延素子に要するコストを低減できる。
【００６４】
また、ＰＬＬ周波数シンセサイザを半導体集積回路とする場合、インバータ素子を半導体集積集積回路上で容易に実現できる。さらに、抵抗やコンデンサをダミーとして配置しておくことにより、メタル修正のみで遅延時間を変更することができるという効果を奏する。
【００６５】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記遅延素子が、フリップフロップ回路を含む構成である。
【００６６】
それゆえ、プロセスばらつき等による遅延時間のばらつきを抑えることができ、精度のよい安定した遅延時間を得ることができる。またフリップフロップ回路をダミーとして配置しておけば、メタル修正のみで遅延時間を変更することができる。
【００６７】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、ＭＯＳトランジスタを備えており、該ＭＯＳトランジスタのドレイン−ソース間に一定電流を流し込み、該ＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段を備える構成である。
【００６８】
ＭＯＳトランジスタの特性として、ドレイン電圧がゲート電圧（Ｖｇｓ）よりトランジスタしきい電圧（Ｖｔｈ）以下になると、飽和領域の領域から線形領域の動作になり、ドレイン電圧によりドレイン電流が大きく変わることが知られている。そのため、一般的にＭＯＳトランジスタは、線形領域ではなく、飽和領域で動作させる。飽和領域で動作させるためには、ドレイン電圧をゲート電圧からトランジスタしきい電圧を引いた値Ｖｇｓ−Ｖｔｈより高くする必要ある。
【００６９】
それゆえ、ＭＯＳトランジスタのゲート電圧を基に、閾値電圧を生成するため、ＭＯＳトランジスタのゲート電圧が飽和領域で動作できるか否かのトランジスタしきい電圧を閾値電圧として容易に利用することができる。また、閾値電圧を外部からＰＬＬ周波数シンセサイザに与える必要がない。さらに、トランジスタしきい電圧を利用するため、製造ばらつきによる閾値電圧への影響を低減できるという効果を奏する。
【００７０】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記閾値電圧生成手段は、前記ＭＯＳトランジスタのゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、該ソースフォロワーアンプの出力を前記閾値電圧とする構成である。
【００７１】
それゆえ、所望の閾値電圧に合わせて、ＭＯＳトランジスタのゲート電圧をレベルシフトすることができるという効果を奏する。
【００７２】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段とを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を基に、前記閾値電圧を生成する閾値電圧生成手段を備えた構成である。
【００７３】
それゆえ、閾値電圧を外部から与える必要がない。また、設定変更時または通常動作時に応じて、閾値電圧を自動で変更することができるという効果を奏する。
【００７４】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、前記閾値電圧生成手段は、ＭＯＳトランジスタごとにゲート電圧をレベルシフトするためのソースフォロワーアンプを備えており、前記選択手段が選択したＭＯＳトランジスタに接続されたソースフォロワーアンプの出力を前記閾値電圧とする構成である。
【００７５】
それゆえ、所望の閾値電圧に合わせて、ＭＯＳトランジスタのゲート電圧をレベルシフトすることができるという効果を奏する。
【００７６】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択したＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられている構成である。
【００７７】
それゆえ、ソースフォロワーアンプが一つであるため、ソースフォロワーアンプに要する消費電力を低減することができるという効果を奏する。
【００７８】
さらに、本発明のＰＬＬ周波数シンセサイザは、上記の構成に加えて、複数個の異なるサイズのＭＯＳトランジスタと、各ＭＯＳトランジスタに定電流を流し込むための定電流源と、複数個のＭＯＳトランジスタの中から、設定変更時または通常動作時に応じてＭＯＳトランジスタを選択する選択手段と、入力された電圧をレベルシフトするためのソースフォロワーアンプとを備えており、前記選択手段が選択した選択ＭＯＳトランジスタにのみ前記定電流源から定電流を流し、選択ＭＯＳトランジスタのゲート電圧を前記ソースフォロワーアンプに入力し、前記ソースフォロワーアンプの出力を前記閾値電圧として生成する閾値電圧生成手段が備えられている構成である。
【００７９】
それゆえ、選択手段が選択した選択ＭＯＳトランジスタ分だけ定電流源を用意すればよい。これにより、閾値電圧生成手段に要する消費電力を低減することができる。
【００８０】
本発明の半導体集積回路は、上記ＰＬＬ周波数シンセサイザが集積化された構成である。
【００８１】
これにより、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができる半導体集積回路を実現できる。さらに、ＰＬＬ周波数シンセサイザを小型化、低コスト化、安定化を実現できるという効果を奏する。
【００８２】
本発明のチューナは、上記ＰＬＬ周波数シンセサイザを備えている構成である。
【００８３】
これにより、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができるチューナを実現できるという効果を奏する。
【００８４】
本発明の受信機は、上記ＰＬＬ周波数シンセサイザを備えている構成である。
【００８５】
これにより、チャージポンプおよび電圧制御発振器が正常に動作する状態で、所望の設定周波数を発振させることができる受信機を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００８６】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図３に基づいて説明すると以下の通りである。図１のブロック図は、第１の実施形態であるＰＬＬ周波数シンセサイザの構成を示している。
【００８７】
ＰＬＬ周波数シンセサイザは、電圧制御発振器（ＶＣＯ）１、分周器２、位相・周波数比較器３、チャージポンプ４、ループフィルタ５、ロック検知器６、ＶＣＯ制御器７を備えている。なお、本実施形態のＰＬＬ周波数シンセサイザは、半導体集積回路に集積化されている。半導体集積回路に集積されているため、ＰＬＬ周波数シンセサイザは、小型化、低コスト化、安定化を図ることができる。
【００８８】
電圧制御発振器１は、電圧制御によって、発振周波数を変更することができるものである。制御電圧は、チャージポンプ４からループフィルタ５を介して入力される。なお、本実施形態において、電圧制御発振器１は、制御電圧と発振周波数特性とが正の関係であり、制御電圧が上がれば、発振周波数が上がるようになっている。
【００８９】
また、電圧制御発振器１は、特許文献１に記載のような、複数の可変容量素子を備えており、該可変容量素子の組み合わせにより、複数個の発振周波数帯域を有している。そして、電圧制御発振器１は、ＶＣＯ制御器７からの信号により選択された一つの発振周波数帯域で発振する。
【００９０】
また、上述したように、電圧制御発振器１の発振周波数帯域の上限や下限付近の周波数では、電圧制御発振器１の周波数制御感度（制御電圧の変化に対する周波数の変化の割合）が小さいため、発振周波数の制御精度が小さくなる。そのため、電圧制御発振器１は、発振周波数の制御を精度良く行うことができ、発振周波数帯域よりも狭い周波数帯域に対応した、正常動作制御電圧範囲を有している。
【００９１】
分周器２は、電圧制御発振器１の出力周波数を、外部信号によって設定される任意の分周比（Ｎ）に分周する。したがって、電圧制御発振器１がある周波数（ｆｖｃｏ）で発振している場合、分周器２から出力される周波数は、ｆｖｃｏ／Ｎとなる。
【００９２】
位相・周波数比較器３は、分周器２の出力信号の位相および周波数と、参照信号の位相および周波数（参照周波数（ｆｒｅｆ））とを比較する。参照信号は、通常、図示しない水晶発振器より入力される。
【００９３】
分周器２の出力信号の位相が参照信号の位相より進んでいる場合、位相・周波数比較器３は、電圧制御発振器１の発振周波数を下げる旨のダウン信号をチャージポンプ４に出力する。一方、分周器２の出力信号の位相が参照信号の位相より遅れている場合、位相・周波数比較器３は、電圧制御発振器１の発振周波数を上げる旨のアップ信号をチャージポンプ４に出力する。
【００９４】
チャージポンプ４は、位相・周波数比較器３の出力信号を、後段のループフィルタ５を通して、電圧制御発振器１の制御端子に制御電圧の形で出力するものである。チャージポンプ４は、電圧制御発振器１の発振周波数を下げる旨のダウン信号が入力されると、ループフィルタ５に対して、電流を引き抜く動作をする。一方、チャージポンプ４は、電圧制御発振器１の発振周波数を上げる旨のアップ信号が入力されると、ループフィルタ５に対して、電流を流し込む動作をする。
【００９５】
チャージポンプ４の出力電圧は、最低レベル（ＧＮＤ電圧）から最高レベル（ＶＤＤ電圧）まで取りうる。しかしながら、最低レベルや最高レベル付近の電圧を出力する場合、チャージポンプ電流値が所望の値と異なる場合や、流し込む電流値と流しだす電流値が異なりアンバランスになる場合が生じ、ＰＬＬ周波数シンセサイザに不具合が発生することがある。そのため、チャージポンプ４の出力電圧範囲は、このような不具合が発生せず、最低レベル（ＧＮＤ電圧）から最高レベル（ＶＤＤ電圧）までの電圧範囲よりも狭い、正常動作出力電圧範囲を有している。
【００９６】
ループフィルタ５は、チャージポンプ４の出力電圧をフィルタリングし、電圧制御発振器１の制御電圧を出力する。ループフィルタ５は、チャージポンプ４により電流が引き抜かれると、電圧制御発振器１への制御電圧を下げる。一方、チャージポンプ４により電流が流し込まれると、電圧制御発振器１への制御電圧を上げる。
【００９７】
ロック検出器６は、ＰＬＬ周波数シンセサイザが所望の安定した状態（ロック状態）で動作をしているかどうかを判断するためのものである。そして、判断結果の信号を後段のＶＣＯ制御器７に出力する。
【００９８】
なお、ここで、安定した状態（ロック状態）とは、電圧制御発振器１が上記正常動作制御電圧範囲内で動作しており、かつ、チャージポンプ４が上記正常動作出力電圧範囲で動作している状態である。つまり、電圧制御発振器１およびチャージポンプ４が正常に動作しており、ＰＬＬ周波数シンセサイザが設定した周波数で安定して動作している状態である。
【００９９】
ロック検出器６は、具体的には、チャージポンプ４の出力電圧をモニタリングする電圧モニタであり、モニタリングした電圧ＶＭに基づいて、ＰＬＬ周波数シンセサイザが安定状態（ロック状態）の動作をしているか、不安定状態（アンロック状態）の動作をしているかを判断する。
【０１００】
ロック検出器６は、ＰＬＬ周波数シンセサイザがロック状態であると判断すると、ロック信号（周波数帯域制御信号）をＶＣＯ制御器７に出力し、アンロック状態であると判断すると、アンロック信号（周波数帯域制御信号）をＶＣＯ制御器７に出力する。
【０１０１】
図２は、ロック検出器６の詳細な構成を示す回路図である。ロック検出器６は、モニタリングした電圧ＶＭと外部から与えられた所定の電圧である高閾値電圧ＶＨとを比較し、比較結果に応じて、ロックＨ信号（周波数帯域制御信号）またはアンロックＨ信号（周波数帯域制御信号）を出力する高閾値電圧比較部６１Ｈと、電圧ＶＭと外部から与えられた所定の電圧である低閾値電圧ＶＬとを比較し、比較結果に応じて、ロックＬ信号（周波数帯域制御信号）またはアンロックＬ信号（周波数帯域制御信号）を出力する低閾値電圧比較部６１Ｌとを備えている。
【０１０２】
高閾値電圧比較部６１Ｈは、コンパレータ６２Ｈと、コンパレータ６２Ｈの出力信号を所定のタイミングで後段のＶＣＯ制御器７に出力するフリップフロップ６３Ｈとを備えている。
【０１０３】
同様に、低閾値電圧比較部６１Ｌは、コンパレータ６２Ｌと、コンパレータ６２Ｌの出力信号を所定のタイミングで後段のＶＣＯ制御器７に出力するフリップフロップ６３Ｌとを備えている。
【０１０４】
コンパレータ６２Ｈには、＋端子にモニタリングしたチャージポンプ４の出力電圧ＶＭが、−端子に外部から所定の高閾値電圧ＶＨが入力される。
【０１０５】
ここで、高閾値電圧ＶＨは、電圧制御発振器１の上記正常動作制御電圧範囲に対応するチャージポンプ４の電圧範囲と、チャージポンプ４の上記正常動作出力電圧範囲とを満たす電圧範囲の上限値に設定されている。よって、モニタリング電圧ＶＭが高閾値電圧ＶＨよりも低い場合、電圧制御発振器１およびチャージポンプ４が正常に動作している状態であり、安定状態（ロック状態）である。
【０１０６】
そのため、コンパレータ６２Ｈは、電圧ＶＭが高閾値電圧ＶＨよりも高い場合、ＰＬＬ周波数シンセサイザがアンロック状態であると判断し、ｈｉｇｈレベル信号であるアンロックＨ信号を出力する。一方、コンパレータ６２Ｈは、電圧ＶＭが高閾値電圧ＶＨよりも低い場合、ＰＬＬ周波数シンセサイザがロック状態であると判断し、ｌｏｗレベル信号であるロックＨ信号を出力する。
【０１０７】
また、コンパレータ６２Ｌは、−端子にモニタリングしたチャージポンプ４の出力電圧ＶＭが、＋端子に外部から所定の低閾値電圧ＶＬが入力される。
【０１０８】
ここで、低閾値電圧ＶＬは、電圧制御発振器１の上記正常動作制御電圧範囲に対応するチャージポンプ４の電圧範囲と、チャージポンプ４の上記正常動作出力電圧範囲とを満たす電圧範囲の下限値に設定されている。よって、モニタリング電圧ＶＭが低閾値電圧ＶＬよりも高い場合、電圧制御発振器１およびチャージポンプ４が正常に動作している状態であり、安定状態（ロック状態）である。
【０１０９】
そのため、コンパレータ６２Ｌは、電圧ＶＭが低閾値電圧ＶＬよりも高い場合、ＰＬＬ周波数シンセサイザがロック状態であると判断し、ｌｏｗレベル信号であるロックＬ信号を出力する。一方、電圧ＶＭが低閾値電圧ＶＬよりも低い場合、ＰＬＬ周波数シンセサイザがアンロック状態であると判断し、ｈｉｇｈレベル信号であるアンロックＬ信号を出力する。
【０１１０】
そして、フリップフロップ６３Ｈは、外部から与えられる検出クロック信号（検出ＣＬＫ）のタイミングに合わせて、アンロックＨ信号あるいはロックＨ信号を出力する。また、同様に、フリップフロップ６３Ｌは、検出ＣＬＫのタイミングに合わせて、アンロックＬ信号あるいはロックＬ信号を出力する。
【０１１１】
図３は、チャージポンプ４の出力電圧範囲ＧＮＤ〜ＶＤＤと、２つの所定の閾値電圧ＶＨ，ＶＬと、ロック検出器６が出力する信号との関係を示している。図のように、チャージポンプ４の出力電圧が、電圧ＶＨよりも高く、電圧ＶＤＤ以下の場合、ロック検出器６は、アンロックＨ信号およびロックＬ信号を出力する。また、チャージポンプ４の出力電圧が、電圧ＶＬよりも低く、電圧ＧＮＤ以上の場合、ロック検出器６は、アンロックＬ信号およびロックＨ信号を出力する。さらに、チャージポンプ４の出力電圧が、電圧ＶＬ〜電圧ＶＨの範囲内であるとき、ロック検出器６は、ロックＬ信号およびロックＨ信号を出力する。
【０１１２】
ＶＣＯ制御器７は、ロック検出器６の出力をもとに、ＰＬＬ周波数シンセサイザの状態が所望の動作をするように、発振に寄与する回路パラメータを制御し、電圧制御発振器１の発振周波数帯域を変更するように制御する。具体的には、ＶＣＯ制御回路７は、電圧制御発振器１内の図示しない可変容量素子を、ロック検出器６の出力にしたがって選択変更し、電圧制御発振器１の発振周波数帯域を変更する。
【０１１３】
ＶＣＯ制御回路７は、ロック検出器６からアンロックＬ信号を受けると、電圧制御発振器１の発振周波数帯域を低くし、アンロックＨ信号を受けると、電圧制御発振器１の発振周波数帯域を高くする。
【０１１４】
すなわち、チャージポンプ４の出力電圧が２つの任意の閾値電圧のうちの電圧の低い低閾値電圧ＶＬより低い場合には、電圧制御発振器１の制御電圧が上がるように、ＶＣＯ制御回路７は、電圧制御発振器１の発振周波数帯域を低くする。一方、チャージポンプ４の出力電圧が２つの任意の閾値電圧のうち電圧の高い高閾値電圧ＶＨより高い場合には、電圧制御発振器１の制御電圧が下がるように、ＶＣＯ制御回路７は、電圧制御発振器１の発振周波数帯域を高くする。
【０１１５】
また、ロックＬ信号およびロックＨ信号を受けた場合には、ＶＣＯ制御回路７は、電圧制御発振器１の発振周波数帯域をそのままの帯域で維持する。
【０１１６】
次に、本実施形態のＰＬＬ周波数シンセサイザの動作について具体的に説明する。例として、参照信号の周波数を１０ＭＨｚ、発振設定周波数を１０００ＭＨｚ、分周比Ｎを１００とする。また、電圧制御発振器１は、発振周波数帯域として、１０５０〜１２５０ＭＨｚ、９８０〜１１８０ＭＨｚ、９００〜１１００ＭＨｚを有しており、最初１０５０〜１２５０ＭＨｚに設定されていたものとする。
【０１１７】
また、発振周波数帯域が９８０〜１１８０ＭＨｚに対して、設定周波数１０００ＭＨｚは、発振周波数帯域の下限付近であり、電圧制御発振器１の周波数制御感度が小さく、発振周波数の制御精度が小さいとする。
【０１１８】
まず、設定周波数１０００ＭＨｚで発振させる外部信号が、ＰＬＬ周波数シンセサイザに入力される。このとき、電圧制御発振器１の発振周波数が１１５０ＭＨｚであると仮定すると、分周器２から出力される周波数は、ｆｖｃｏ／Ｎなので、１１．５ＭＨｚとなる。
【０１１９】
位相・周波数比較器３は、参照周波数１０ＭＨｚと、分周器２の出力周波数の１１．５ＭＨｚを比較する。この場合、分周器２からの出力信号の位相の方が進んでいるので、電圧制御発振器１の周波数を下げる旨の信号（ダウン信号）を出力する。
【０１２０】
位相・周波数比較器３からのダウン信号をうけたチャージポンプ４は、ループフィルタ５に電流を引き抜く動作をし、電圧制御発振器１の発振周波数を下げる。そして、電圧制御発振器１は、発振周波数帯域の下限である１０５０ＭＨｚまで発振周波数を下げる。このとき、分周器２から出力される周波数は１０．５ＭＨｚなので、位相・周波数比較器３は、さらに電圧制御発振器１の発振周波数を下げる旨のダウン信号を出力する。しかしながら、電圧制御発振器１は、発振周波数帯域の下限の周波数で発振しているので、これ以下の周波数を発振できず、常に１０５０ＭＨｚで発振し続ける。このとき、チャージポンプ４の出力電圧は、最低レベルＧＮＤ電圧を出力し続ける。
【０１２１】
ここで、検出ＣＬＫ信号がロック検出器６に入力されると、チャージポンプ４の出力電圧であるＧＮＤ電圧が低閾値電圧ＶＬよりも低いため、ロック検出器６は、アンロックＬ信号を出力する。ロック検出器６の出力を受けたＶＣＯ制御器７は、電圧制御発振器１の発振周波数帯域を低くする。
【０１２２】
変更後の発振周波数帯域が９８０〜１１８０ＭＨｚであるとすると、設定周波数は発振周波数帯域内であるので、設定通りに、電圧制御発振器１は１０００ＭＨｚで発振する。そのため、位相・周波数比較器３は、ダウン信号、アップ信号のいずれも出力しない。
【０１２３】
しかしながら、このとき、設定周波数１０００ＭＨｚが発振周波数帯域の下限付近であるため、チャージポンプ４の出力電圧は、最低レベルＧＮＤ電圧よりも高いものの、チャージポンプ４および電圧制御発振器１が正常に動作する範囲の下限値である低閾値電圧ＶＬよりも低くなる。すなわち、チャージポンプ４および電圧制御発振器１は、正常な動作のできる範囲外であり、安定して発振できない不具合が生じる可能性がある。このため、ロック検出器６は、アンロック状態であると判断し、アンロックＬ信号を出力する。
【０１２４】
ロック検出器６の出力を受けたＶＣＯ制御器７は、さらに、発振周波数帯域を下げるように、電圧制御発振器１を制御する。制御後、発振周波数帯域が９００〜１１００ＭＨｚに変更されたものとする。
【０１２５】
設定周波数は発振周波数帯域内であるので、設定通りに、電圧制御発振器１は１０００ＭＨｚで発振する。そのため、位相・周波数比較器３は、ダウン信号、アップ信号のいずれも出力しない。
【０１２６】
また、設定周波数は、発振周波数帯域の上限あるいは下限付近ではないため、電圧制御発振器１およびチャージポンプ４は正常に動作することができる。つまりチャージポンプ４の出力電圧は、正常動作電圧範囲ＶＨ〜ＶＬの範囲内となる。
【０１２７】
これにより、ロック検出器６は、ロックＬ信号およびロックＨ信号を出力し、ＶＣＯ制御器７は、電圧制御発振器１の発振周波数帯域を固定する。このとき、ＰＬＬ周波数シンセサイザは、安定状態を維持しながら、所望の周波数１０００ＭＨｚを発振し続けることができる。
【０１２８】
以上のように、本実施形態のＰＬＬ周波数シンセサイザは、ロック検出器６が、チャージポンプ４の出力電圧をモニタリングすることで、電圧制御発振器１およびチャージポンプ４は正常に動作することができる状態か否かを判断できる。そして、電圧制御発振器１およびチャージポンプ４は正常に動作することができない状態の場合、ロック検出器６の出力信号に従って、ＶＣＯ制御器７が、電圧制御発振器１の発振周波数帯域を変更する。このフィードバック構成により、電圧制御発振器１およびチャージポンプ４は正常に動作することのできる状態で、ＰＬＬ周波数シンセサイザは、使用者の設定した周波数で従来よりも安定して発振することができる。
【０１２９】
〔第２の実施の形態〕
図４のブロック図は、本実施形態のＰＬＬ周波数シンセサイザの構成を示している。なお、説明の便宜上、前記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。第１の上記実施形態との違いは、ロック検出器６が、チャージポンプ４の出力電圧ではなく、ループフィルタ５の出力電圧をモニタリングする点である。
【０１３０】
ループフィルタ５は、上述したように、チャージポンプ４の出力電圧をフィルタリングし、電圧制御発振器１の制御電圧を出力する。
【０１３１】
そこで、ロック検出器６に与えられる閾値電圧ＶＨおよびＶＬを、電圧制御発振器１およびチャージポンプ４が正常に動作できる状態におけるループフィルタ５の出力電圧範囲の上限値および下限値に設定する。これにより、ロック検出器６は、ループフィルタ５の出力電圧をモニタリングし、第１の実施形態と同様に、モニタリングした電圧ＶＭと高閾値電圧ＶＨならびに低閾値電圧ＶＬとを比較することで、電圧制御発振器１およびチャージポンプ４が正常に動作しているかどうかを判断することができる。
【０１３２】
すなわち、第１の実施形態と同様に、ロック検出器６は、電圧制御発振器１およびチャージポンプ４が正常に動作しているときにロック信号のみを出力し、正常に動作しないときにはアンロック信号（アンロックＨ信号またはアンロックＬ信号）を出力する。
【０１３３】
そして、ＶＣＯ制御器７は、ロック検出器６の出力信号を基に、電圧制御発振器１の発振周波数帯域の変更もしくは維持を行う。
【０１３４】
この結果、ＰＬＬ周波数シンセサイザは、位相・周波数比較器３の出力信号を基にロック検出を行う従来の構成に比較して、より安定した状態で設定周波数を発振することができる。
【０１３５】
例えば、ループフィルタ５がアクティブフィルタである場合、ループフィルタの入力電圧範囲（すなわち、チャージポンプ４の出力電圧範囲）と出力電圧範囲とが異なる。このような場合であっても、電圧制御発振器１およびチャージポンプ４が正常に動作するループフィルタ５の出力電圧範囲の上限値および下限値を２つの閾値電圧ＶＨ，ＶＬとして設定し、該閾値電圧をロック検出器６に与えてやれば、ロック検出器６は、ループフィルタ５の出力電圧をモニタリングすることで、電圧制御発振器１およびチャージポンプ４が正常に動作し、ＰＬＬ周波数シンセサイザが安定状態であるかどうかを判断することができる。
【０１３６】
例として、ループフィルタの入力電圧範囲が０〜５Ｖであり、ループフィルタの出力電圧範囲が０〜２０Ｖであるとする。電圧制御発振器１およびチャージポンプ４が正常な動作をする電圧範囲が２〜１８Ｖと仮定すると、高閾値電圧ＶＨとして１８Ｖが、低閾値電圧ＶＬとして２Ｖが、ロック検出器６のコンパレータ６２Ｈ，６２Ｌに与えられる。高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌは、モニタリング電圧ＶＭと閾値電圧とを比較する。これにより、上記実施形態と同様に、ロック検出器６は、電圧制御発振器１およびチャージポンプ４が正常な動作をする安定状態か否かを判断できる。
【０１３７】
〔第３の実施形態〕
上記第１、第２の実施形態において、分周器２は、外部からの制御信号によって設定される任意の分周比（Ｎ）で電圧制御発振器の出力を分周する。ここで、Ｎが整数の場合、Integer−Ｎ型ＰＬＬ周波数シンセサイザ、Ｎが分数である場合、Fractional−Ｎ型ＰＬＬ周波数シンセサイザと呼ばれる。
【０１３８】
一般的には、回路構成が比較的簡単なInteger-N型ＰＬＬ周波数シンセサイザが用いられることが多い。Integer-N型ＰＬＬ周波数シンセサイザの場合、設定周波数が参照周波数の整数倍であるときだけ、安定して発振することができる。従って、参照周波数の整数倍の周波数のみ設定周波数として設定できる。
【０１３９】
しかしながら、一般に、参照信号は、水晶発振器により出力されており、水晶発振器は所定周波数の信号を発生する。そのため、該所定周波数の整数倍以外の周波数で発振させたい場合や、所定周波数とは異なる周波数ステップに変更したい場合であっても、対応できない。そこで、本実施形態は、このような場合に適した構成である。
【０１４０】
図５のブロック図は、本実施形態のＰＬＬ周波数シンセサイザの構成例を示している。上記第１の実施形態と異なる点は、参照周波数を分周する参照周波数分周器（参照信号分周器）８が位相・周波数比較器３の前段に付加されたことである。
【０１４１】
また、図６のブロック図は、本実施形態のＰＬＬ周波数シンセサイザの別の構成例を示している。図５に示した構成例との違いは、ロック検出器６がチャージポンプの出力電圧ではなく、ループフィルタ５の出力電圧をモニタリングする点であり、該違いについては、第２の実施形態において上述したとおりである。
【０１４２】
参照周波数分周器８は、外部から設定される分周比（Ｍ）で参照周波数を分周し、位相・周波数比較器３に出力する。位相・周波数比較器３は、ｆｒｅｆ／Ｍと、ｆｖｃｏ／Ｎとを比較し、位相差を判断する。したがって、設定周波数が、参照周波数ｆｒｅｆのＮ／Ｍ倍と分数倍であっても、電圧制御発振器１は、安定して発振することができ、ロック検出器６はロック状態と判断することができる。
【０１４３】
また、水晶周波数が１０ＭＨｚで、周波数ステップを１ＭＨｚとする場合、分周比Ｍを１０に設定すればよい。これにより、位相・周波数比較器３に入力されるｆｒｅｆ／Ｍは、１ＭＨｚとなり、設定周波数は、ＮＭＨｚステップで発振することができる。
【０１４４】
〔第４の実施形態〕
本実施形態では、ロック検出器６が上記高閾値電圧ＶＨおよび低閾値電圧ＶＬを生成する構成を有している。
【０１４５】
図７は、本実施形態のロック検出器６の構成を示すブロック図である。図のように、ロック検出器６は、上記高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌのほかに、閾値電圧生成部６４を備えている。
【０１４６】
図８は、閾値電圧生成部６４の具体的構成を示す電気回路図である。図で示されるように、閾値電圧生成部６４は、カレントミラー電圧を発生するためのｎ型のＭＯＳＦＥＴ６４１と、２個のｎ型のＭＯＳＦＥＴ６４２−１，６４２−２と、ＭＯＳＦＥＴ６４２−１，６４２−２から出力された電圧をレベルシフトするための２個のソースフォロワーアンプ６４３−１，６４３−２と、ＭＯＳＦＥＴ６４１とＭＯＳＦＥＴ６４２−１，６４２−２とに一定の電流を流し込むための３個の定電流源６４０とからなる。
【０１４７】
ソースフォロワーアンプ６４３−１，６４３−２のそれぞれは、ＭＯＳＦＥＴ２０と同じサイズである２個のｎ型のＭＯＳＦＥＴを備えている。すなわち、図８に示されるように、ソースフォロワーアンプ６４３−１は、ＭＯＳＦＥＴ６４３−１ａ，６４３−１ｂを、ソースフォロワーアンプ６４３−２は、ＭＯＳＦＥＴ６４３−２ａ，６４３−２ｂを備えている。そして、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのソース端子が、それぞれＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂのドレイン端子に接続されている。
【０１４８】
ＭＯＳＦＥＴ６４１、６４２−１，６４２−２、６４３−１ｂ，６４３−２ｂの各ソース端子は、共通に接地されている。また、ＭＯＳＦＥＴ６４１、６４２−１，６４２−２は、ドレイン端子とゲート端子とが短絡されている。
【０１４９】
ＭＯＳＦＥＴ６４１のゲート端子と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂのゲート端子とが接続されており、ＭＯＳＦＥＴ６４１と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂとは、カレントミラー回路を構成している。
【０１５０】
また、ＭＯＳＦＥＴ６４２−１，６４２−２のゲート端子は、それぞれＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのゲート端子と接続されている。
【０１５１】
ＭＯＳＦＥＴ６４１のチャンネルサイズは、チャンネル幅ｗ、チャンネル長ｌである。また、ＭＯＳＦＥＴ６４２−１，６４２−２は、それぞれ異なるサイズのチャンネルを有しており、ＭＯＳＦＥＴ６４２−１は、チャンネル幅ｗ、チャンネル長ｎ×ｌ、ＭＯＳＦＥＴ６４２−２は、チャンネル幅ｗ、チャンネル長ｍ×ｌである。
【０１５２】
一般に、ＭＯＳＦＥＴの特性として、ドレイン電圧がゲート電圧（Ｖｇｓ）よりトランジスタしきい電圧（Ｖｔｈ）以下になると、飽和領域の領域から線形領域の動作になり、ドレイン電圧によりドレイン電流が大きく変わることが知られている。そのため、一般的にＭＯＳＦＥＴは、線形領域ではなく、飽和領域でＭＯＳＦＥＴを動作させる。飽和領域で動作させるためには、ドレイン電圧をゲート電圧からトランジスタしきい電圧Ｖｔｈを引いた値（Ｖｇｓ−Ｖｔｈ）より高くする。
【０１５３】
よって、ＭＯＳＦＥＴ６４１のゲートーソース間電圧をＶｇｓ１とすると、ＭＯＳＦＥＴ２１−１のゲートーソース間電圧Ｖｇｓ２およびＭＯＳＦＥＴ２１−２のゲートーソース間電圧Ｖｇｓ３は、以下のようになる。
【０１５４】
【数１】
2005210629.tif 000003
【０１５５】
また、ＭＯＳＦＥＴ６４１と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂとは、同じサイズであり、カレントミラー回路を構成しているため、ＭＯＳＦＥＴ６４１の流れる電流と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂのそれぞれに流れる電流とは等しい。さらに、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａに流れる電流もＭＯＳＦＥＴ６４１に流れる電流に等しいので、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのゲート−ソース間電圧はＶｇｓ１となる。そのため、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのゲート端子に入力された電圧Ｖｇｓ２，Ｖｇｓ３からＶｇｓ１だけシフトさせた電圧を、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのソース端子から出力することができる。
【０１５６】
すなわち、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａのソース端子の電圧は、以下の式のように表される。なお、Ｖｇｓ１−Ｖｔｈ＝Ｖｄｓａｔとする。
【０１５７】
【数２】
2005210629.tif 000004
【０１５８】
例えば、ｎ＝９の場合、Ｖｇｓ２−Ｖｇｓ１＝２（Ｖｇｓ１−Ｖｔｈ）＝２Ｖｄｓａｔとなる。
【０１５９】
このように、ＭＯＳＦＥＴ６４３−１，６４３−２のゲート電圧をレベルシフトした電圧は、ＭＯＳＦＥＴ６４３−１，６４３−２のチャンネルサイズにより設定される。そこで、高閾値電圧ＶＨおよび低閾値電圧ＶＬとなるように、ＭＯＳＦＥＴ６４３−１，６４３−２のチャンネルサイズを決定する。これにより、閾値電圧生成部６４は、上記高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌに、高閾値電圧ＶＨおよび低閾値電圧ＶＬを出力することができる。
【０１６０】
よって、ＰＬＬ周波数シンセサイザに外部から高閾値電圧ＶＨおよび低閾値電圧ＶＬを与える必要がない。
【０１６１】
〔第５の実施形態〕
上記実施形態では、常に２つの閾値電圧（高閾値電圧ＶＨおよび低閾値電圧ＶＬ）が同じである構成とした。この場合、ロック検出器６がロック信号を出力し、チャージポンプ４および電圧制御発振器１が正常に動作しているＰＬＬ周波数シンセサイザにおいて、周囲の温度変動や、電源電圧変動によって、ロック検出器６のモニタリング電圧ＶＭが変動することがある。このとき、ロック検出器６がアンロック信号を出力し、使用者が望まないところで、ＰＬＬ周波数シンセサイザの状態が遷移することがある。
【０１６２】
例えば、モニタリング電圧ＶＭ（つまり、チャージポンプ４またはループフィルタ５の出力電圧）が低閾値電圧ＶＬよりわずかに高い場合、高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１ＬはロックＬ信号およびロックＨ信号を出力する。これにより、電圧制御発振器１の発振周波数帯域は固定され、ＰＬＬ周波数シンセサイザは、安定状態となる（ロックされる）。
【０１６３】
その後、モニタリング電圧ＶＭが一定であれば問題ないが、周囲の温度や電源電圧の変動により、モニタリング電圧ＶＭが変化することがある。これにより、モニタリング電圧ＶＭが低閾値電圧ＶＬよりわずかに低くなると、低閾値電圧比較部６１Ｌは、アンロックＬ信号を出力する。このため、使用者が望まないところで、電圧制御発振器１の発振周波数帯域が遷移してしまう。
【０１６４】
本実施形態のＰＬＬ周波数シンセサイザは、このような問題点を解消するためのものである。図９は、本実施形態が備えるロック検出器６の構成を示すブロック図である。図に示されるように、ロック検出器６は、高閾値電圧生成部６４Ｈおよび低閾値電圧生成部６４Ｌを備えている点で、上記実施形態と異なる。
【０１６５】
高閾値電圧生成部６４Ｈと低閾値電圧生成部６４Ｌとは、出力する電圧値が異なるだけで、同様の回路構成を有する。そのため、ここでは、高閾値電圧生成部６４Ｈについてのみ詳しく説明する。
【０１６６】
図１０は、本実施形態における高閾値電圧生成部６４Ｈの回路を示す回路図である。図１０で示されるように、高閾値電圧生成部６４Ｈは、カレントミラー電圧を発生するためのＭＯＳＦＥＴ６４０と、複数個（（ａ−１）個）の高閾値電圧ＶＨ（ＶＨ１，ＶＨ２，…）を発生するための複数個（（ａ−１）個）のＭＯＳＦＥＴ６４２（６４２−１，６４２−２，…）と、ＭＯＳＦＥＴ６４２から出力された電圧をレベルシフトするための複数個（（ａ−１）個）のソースフォロワーアンプ６４３（６４３−１，６４３−２，…）と、ＭＯＳＦＥＴ６４１とＭＯＳＦＥＴ６４２とに一定の電流を流し込むための複数個（ａ個）の定電流源６４０と、ソースフォロワーアンプ６４３（６４３−１，６４３−２，…）の出力端子のいずれか一つと高閾値電圧比較部６１Ｈのコンパレータ６２Ｈの−端子とを接続するスイッチ５１と、ＳＷ制御部６６０からなる。
【０１６７】
ソースフォロワーアンプ６４３の各々は、ＭＯＳＦＥＴ６４１と同じサイズである２個のＭＯＳＦＥＴを備えている。すなわち、図８に示されるように、ソースフォロワーアンプ６４３−１は、ＭＯＳＦＥＴ６４３−１ａ，６４３−１ｂを、ソースフォロワーアンプ６４３−２は、ＭＯＳＦＥＴ６４３−２ａ，６４３−２ｂを備えている。そして、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のソース端子が、それぞれＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂ，…のドレイン端子に接続されている。
【０１６８】
ＭＯＳＦＥＴ６４１、６４２−１，６４２−２，…、６４３−１ｂ，６４３−２ｂ，…の各ソース端子は、共通に接地されている。また、ＭＯＳＦＥＴ６４１、６４２−１，６４２−２，…は、ドレイン端子とゲート端子とが短絡されている。
【０１６９】
ＭＯＳＦＥＴ６４１のゲート端子と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂ，…のゲート端子とが接続されており、ＭＯＳＦＥＴ６４１と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂ，…とは、カレントミラー回路を構成している。
【０１７０】
また、ＭＯＳＦＥＴ６４２−１，６４２−２，…のゲート端子は、それぞれＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のゲート端子と接続されている。
【０１７１】
ＭＯＳＦＥＴ６４１のチャンネルサイズは、チャンネル幅ｗ、チャンネル長ｌである。また、ＭＯＳＦＥＴ６４２−１，６４２−２，…は、それぞれ異なるサイズのチャンネルを有しており、ＭＯＳＦＥＴ６４２−１は、チャンネル幅ｗ、チャンネル長ｎ×ｌ、ＭＯＳＦＥＴ６４２−２は、チャンネル幅ｗ、チャンネル長ｍ×ｌである。
【０１７２】
よって、ＭＯＳＦＥＴを飽和領域で動作させるときのトランジスタしきい電圧をＶｔｈとし、ＭＯＳＦＥＴ６４１のゲートーソース間電圧をＶｇｓ１とすると、ＭＯＳＦＥＴ６４２−１のゲートーソース間電圧Ｖｇｓ２およびＭＯＳＦＥＴ６４２−２のゲートーソース間電圧Ｖｇｓ３は、上記第４の実施形態と同様に、上式（１）のようになる。
【０１７３】
また、ＭＯＳＦＥＴ６４１と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂ，…とは、同じサイズであり、カレントミラー回路を構成しているため、ＭＯＳＦＥＴ６４１の流れる電流と、ＭＯＳＦＥＴ６４３−１ｂ，６４３−２ｂ，…のそれぞれに流れる電流とは等しい。さらに、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…に流れる電流もＭＯＳＦＥＴ６４１の流れる電流に等しいので、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のゲート−ソース間電圧はＶｇｓ１となる。そのため、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のゲート端子に入力された電圧Ｖｇｓ２，Ｖｇｓ３，…からＶｇｓ１だけシフトさせた電圧を、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のソース端子から出力することができる。
【０１７４】
すなわち、ＭＯＳＦＥＴ６４３−１ａ，６４３−２ａ，…のソース端子の電圧は、上記第４の実施形態と同様に、上式（２）のように表される。
【０１７５】
このように、ＭＯＳＦＥＴ６４２−１，６４２−２，…のチャンネルサイズを変えることで、ＭＦＥＴ６４２の個数（ａ−１個）分だけ異なる複数の電圧を生成することができる。
【０１７６】
ＳＷ制御部６６０は、外部からの制御信号に基づいて、ソースフォロワーアンプ６４３を選択し、選択したソースフォロワーアンプの出力端子と、コンパレータ６２Ｈ（図９参照）の−端子とを接続する。
【０１７７】
これにより、高閾値電圧生成部６４Ｈは、複数の高閾値電圧ＶＨを生成し、その中からひとつの高閾値電圧を、外部からの制御信号に基づいて、高閾値電圧比較部６１Ｈに出力する。すなわち、外部からの制御信号により、高閾値電圧比較部６１Ｈに出力される高閾値電圧ＶＨの値が変更される。
【０１７８】
同様に、外部からの制御信号により、低閾値電圧比較部６１Ｌに出力される低閾値電圧ＶＬの値が変更される。
【０１７９】
本実施形態では、例えば、図１１に示されるように、外部から周波数の設定変更を表す設定周波数変更信号が入力されると（設定変更時）、ＳＷ制御部６６０は、電圧ＶＨ１を出力するソースフォロワーアンプ６４３を選択し、選択したソースフォロワーアンプ６４３の出力端子とコンパレータ６２Ｈの−端子とを接続する。これにより、電圧ＶＨ１が高閾値電圧として高閾値電圧比較部６１Ｈに出力される。
【０１８０】
ここで、電圧ＶＨ１は、電圧制御発振器１の正常動作制御電圧範囲に対応するチャージポンプ４の電圧範囲と、チャージポンプ４の上記正常動作出力電圧範囲とを満たす電圧範囲の上限値よりも所定値だけ低い値の電圧である。
【０１８１】
また、外部から周波数設定の制御信号が入力されると、ＳＷ制御部６６０は、電圧ＶＬ１を出力するソースフォロワーアンプ６４３を選択し、選択したソースフォロワーアンプ６４３の出力端子とコンパレータ６２Ｌの＋端子とを接続する。これにより、電圧ＶＬ１が低閾値電圧として低閾値電圧比較部６１Ｌに出力される。
【０１８２】
ここで、低閾値電圧ＶＬ１は、電圧制御発振器１の正常動作制御電圧範囲に対応するチャージポンプ４の電圧範囲と、チャージポンプ４の正常動作出力電圧範囲とを満たす電圧範囲の下限値よりも所定値だけ高いに設定されている。
【０１８３】
高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌは、モニタリングした電圧ＶＭと高閾値電圧ＶＨ１および低閾値電圧ＶＬ１との比較を行い、ＶＣＯ制御器７にロック信号（すなわち、ロックＨ信号およびロックＬ信号）、あるいはアンロック信号（すなわち、ロックＨ信号およびアンロックＬ信号、または、ロックＬ信号およびアンロックＨ信号）を出力する。
【０１８４】
ＶＣＯ制御器７がロック信号を受ける場合、ロック検出器６がモニタリングする電圧ＶＭが電圧ＶＬ１〜ＶＨ１の範囲内であり、ＰＬＬ周波数シンセサイザは、電圧制御発振器１およびチャージポンプ４が正常に動作する状態で、所望の周波数で発振している。したがって、ＶＣＯ制御器７は、電圧制御発振器１の発振周波数帯域を固定する。
【０１８５】
一方、ＶＣＯ制御器７は、アンロック信号を受けると、該信号に応じて、発振周波数帯域を変更する。これにより、ロック検出器６がモニタリングする電圧ＶＭが、電圧ＶＬ１〜ＶＨ１の範囲内となり、ロック検出器６は、ロック信号を出力する。これにより、ＶＣＯ制御器７は、電圧制御発振器１の発振周波数帯域を固定し、電圧制御発振器１およびチャージポンプ４が正常に動作する状態で、ＰＬＬ周波数シンセサイザは、所望の周波数で発振する。
【０１８６】
次に、ロックＬ信号およびロックＨ信号が出力された時点から所定の時間が経過後（つまり、通常動作時）、高閾値電圧生成部６４Ｈおよび低閾値電圧生成部６４Ｌおよびには、外部から通常動作モード信号が入力される。
【０１８７】
通常動作モード信号を受けると、ＳＷ制御部６６０は、チャージポンプおよび電圧制御発振器が正常に動作するときのロック検出器６がモニタリングする電圧範囲の上限値および下限値を出力するソースフォロワーアンプ６４３を選択する。すなわち、図１１で示されるように、高閾値電圧生成部６４Ｈは、高閾値電圧ＶＨとして電圧ＶＨ２を高閾値電圧比較部６１Ｈに出力するとともに、低閾値電圧生成部６４Ｌは、低閾値電圧ＶＬとして電圧ＶＬ２を低閾値電圧比較部６１Ｌに出力する。
【０１８８】
これにより、温度や電源電圧の変動により、モニタリング電圧ＶＭがわずかに変動しても、チャージポンプ４および電圧制御発振器１が正常に動作する電圧範囲ＶＨ２〜ＶＬ１外になることがなく、上記のような、使用者が望まないところで電圧制御発振器１の発振周波数帯域が遷移してしまう問題を解消することができる。
【０１８９】
なお、本実施形態において、ＭＯＳＦＥＴとしてＮ型のＭＯＳＦＥＴを使用する構成としたが、Ｐ型のＭＯＳＦＥＴを使用しても閾値電圧を生成することができる。
【０１９０】
また、ＭＯＳＦＥＴ６４２のゲート電圧をレベルシフトする必要がない場合、ソースフォロワーアンプ６４３を省略してもよい。
【０１９１】
〔第６の実施形態〕
本実施形態は、複数の閾値電圧を生成する回路において、上記第５の実施形態に比べて、消費電力を低減させる好ましい構成を有している。
【０１９２】
図１２は、本実施形態における高閾値電圧生成部６４Ｈの構成を示す電気回路図である。低閾値電圧生成部６４Ｌについても、高閾値電圧生成部６４Ｈと同様の構成を備えている。なお、他の構成については、上記実施形態と同一であるため、説明を省略する。
【０１９３】
図１２に示すように、本実施形態における高閾値電圧生成部６４Ｈは、上記第５の実施形態と同様に、カレントミラー電圧を発生するためのＭＯＳＦＥＴ６４１と、複数個（（ａ−１）個）の高閾値電圧ＶＨ（ＶＨ１，ＶＨ２，…）を発生するための複数個（（ａ−１）個）のＭＯＳＦＥＴ６４２（６４２−１，６４２−２，…）と、ＭＯＳＦＥＴ６４１とＭＯＳＦＥＴ６４２とに一定の電流を流し込むための複数個（ａ個）の定電流源６４０とを有している。
【０１９４】
上記実施形態と異なる点は、ＭＯＳＦＥＴ６４２のゲート電圧をレベルシフトするためのソースフォロワーアンプ６４３が一つであり、スイッチ６５１の代わりに、ＭＯＳＦＥＴ６４２−１，６４２−２，…のゲート端子の何れか一つとソースフォロワーアンプ６４３とを接続するためのスイッチ６５２−１，６５２−２，…が備えられている点である。
【０１９５】
ソースフォロワーアンプ６４３は、ＭＯＳＦＥＴ６４１と同サイズの２つのトランジスタであるＮ型のＭＯＳＦＥＴからなる。すなわち、図１２に示されるように、ソースフォロワーアンプ６４３は、ＭＯＳＦＥＴ６４３ａ，６４３ｂを備えており、ＭＯＳＦＥＴ６４３ａのソース端子がＭＯＳＦＥＴ６４３ｂのドレイン端子に接続されている。また、ＭＯＳＦＥＴ６４３ｂのソース端子は、ＭＯＳＦＥＴ６４１、６４２−１，６４２−２，…の各ソース端子と共通に接地されており、ＭＯＳＦＥＴ６４３ｂのゲート端子は、ＭＯＳＦＥＴ６４１のゲート端子と接続されている。また、スイッチ６５２−１，６５２−２，…は、ＭＯＳＦＥＴ６４３ａのゲート端子に接続されている。
【０１９６】
ＳＷ制御部６６０は、ＰＬＬ周波数シンセサイザの動作状態を表す外部からの制御信号に基づいて、（ａ−１）個のＭＯＳＦＥＴ６４２のゲート端子から一つの端子を選択し、選択したゲート端子と、高閾値電圧比較部６１Ｈとを接続するようにスイッチ６５２−１，６５２−２，…の開閉制御を行う。これにより、高閾値電圧生成部６４Ｈは、ＰＬＬ周波数シンセサイザの動作状態に応じて、最適の高閾値電圧ＶＨを生成し、高閾値電圧比較部６１Ｈに出力することができる。
【０１９７】
以上のように、本実施形態の高閾値電圧生成部６４Ｈでは、ソースフォロワーアンプ６４３が一つだけであるため、ソースフォロワーアンプ６４３に要する消費電力を低減することができるとともに、回路面積を低減することができる。
【０１９８】
なお、本実施形態において、ＭＯＳＦＥＴとしてＮ型ＭＯＳＦＥＴを使用する構成としたが、Ｐ型のＭＯＳＦＥＴを使用しても閾値電圧を生成することができる。
【０１９９】
また、ＭＯＳＦＥＴ６４２のゲート電圧をレベルシフトする必要がない場合、ソースフォロワーアンプ６４３を省略してもよい。
【０２００】
〔第７の実施形態〕
本実施形態は、複数の閾値電圧を生成する回路において、上記第６の実施形態に比べて、さらに消費電力を低減させる好ましい構成を有している。
【０２０１】
図１３は、本実施形態における高閾値電圧生成部６４Ｈの構成を示す回路図である。また、低閾値電圧生成部６４Ｌも同様の構成を有している。なお、他の構成については、上記実施形態と同一であるため、説明を省略する。
【０２０２】
図１２に示すように、本実施形態における高閾値電圧生成部６４Ｈは、上記実施形態と同様に、カレントミラー電圧を発生するためのＭＯＳＦＥＴ６４１と、複数個（（ａ−１）個）の高閾値電圧ＶＨ（ＶＨ１，ＶＨ２，…）を発生するための複数個（（ａ−１）個）のＭＯＳＦＥＴ６４２（６４２−１，６４２−２，…）と、ＭＯＳＦＥＴ６４２のゲート電圧をレベルシフトするための一つのソースフォロワーアンプ６４３とを有している。
【０２０３】
上記実施形態と異なる点は、ＭＯＳＦＥＴ６４１とＭＯＳＦＥＴ６４２とに一定の電流を流し込むための定電流源６４０の個数が２個である点、スイッチ６５２−１，６５２−２，…の代わりに、ＭＯＳＦＥＴ６４２−１，６４２−２，…のそれぞれのゲート端子を、ソースフォロワーアンプ６４３に接続するか、接地するかを切り替えるスイッチ６５４−１，６５４−２，…が備えられている点、および、定電流源６４０とＭＯＳＦＥＴ６４２−１，６４２−２，…とを接続／非接続するためのスイッチ６５３−１，６５３−２，…が備えられている点である。
【０２０４】
ＳＷ制御部６６０は、外部からの制御信号に基づいて、（ａ−１）個のＭＯＳＦＥＴ６４２の中から所望のＭＯＳＦＥＴを一つ選択し、選択したＭＯＳＦＥＴのドレイン端子と定電流源とを接続するようにスイッチ６５３−１，６５３−２，…の開閉制御を行う。また同時に、選択したＭＯＳＦＥＴのゲート端子と高閾値電圧比較部６１Ｈとを接続するようにスイッチ６５４−１，６５４−２，…の開閉制御を行う。これにより、高閾値電圧生成部は、ＰＬＬ周波数シンセサイザの動作状態に応じて、最適の高閾値電圧ＶＨを生成し、高閾値電圧比較部６１Ｈに出力することができる。
【０２０５】
以上のように、本実施形態の高閾値電圧生成部６４Ｈでは、定電流源６４０が一つだけであるため、消費電力を低減することができる。
【０２０６】
なお、本実施形態において、ＭＯＳＦＥＴとしてＮ型ＭＯＳＦＥＴを使用する構成としたが、Ｐ型のＭＯＳＦＥＴを使用しても閾値電圧を生成することができる。
【０２０７】
また、ＭＯＳＦＥＴ６４２のゲート電圧をレベルシフトする必要がない場合、ソースフォロワーアンプ６４３を省略してもよい。
【０２０８】
〔第８の実施形態〕
電気回路においては、外部の回路構成等により、ノイズの影響を受ける場合がある。上記実施形態においても、ロック検出器６のモニタリング電圧ＶＭにパルス状のノイズが入ることがある。上記実施形態においては、該ノイズの影響をうけて、ロック検出器６が、アンロック状態であると判断し、使用者が望まないところで、電圧制御発振器１の発振周波数帯域が安定しなくなることがある。本実施形態は、このようなノイズの影響を受けない好ましい構成を有するＰＬＬ周波数シンセサイザである。
【０２０９】
本実施形態のＰＬＬ周波数シンセサイザは、上記実施形態のロック検出器６の高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌに遅延素子および論理素子を備える点において、上記実施形態と異なっている。
【０２１０】
図１４は、本実施形態が備えるロック検出器６の構成を示す電気回路図である。図１４で示されるように、高閾値電圧比較部６１Ｈは、コンパレータ６２Ｈの後段に、コンパレータの出力を遅延させる遅延素子６６Ｈと、コンパレータの出力とその出力を遅延素子６６Ｈで遅延させた信号の論理積をとる論理素子６７Ｈとを備えている。そして、論理素子６７Ｈの出力が、フリップフロップ６３Ｈに入力される。低閾値電圧比較部６１Ｌも同様の構成を有する。
【０２１１】
図１５は、本実施形態における遅延素子６６Ｈおよび６６Ｌの具体的な構成を示す。図１５に示されるように、遅延素子６６Ｈおよび６６Ｌは、複数個のインバータからなるインバータ群６６−１で構成されており、これにより、信号が遅延される。このように、遅延素子６６Ｈおよび６６Ｌは、比較的簡単な構成を有しており、遅延素子６６Ｈおよび６６Ｌに必要な回路面積およびコストを削減することができる。
【０２１２】
また、インバータ群６６−１は、半導体集積集積回路上で容易に実現できる。さらに、回路上にインバータをダミーとして配置しておくことにより、メタル修正のみで遅延時間を変更することができる。
【０２１３】
図１６は、モニタリング電圧ＶＭがノイズの影響をうけたときのタイミングチャートを示している。図１６において、上からロック検出器６がモニタリングするモニタリング電圧ＶＭ、コンパレータ６２Ｌの出力信号、遅延素子６６Ｌの出力信号、論理素子６７Ｌの出力信号、検出クロックＣＬＫ信号を表している。
【０２１４】
図のように、モニタリング電圧ＶＭが他のデジタル回路からのノイズの影響を受け、パルス状に電圧が降下し、低閾値電圧ＶＬよりも低くなっている。これにより、コンパレータ６２Ｌは、ｈｉｇｈレベルの信号を出力する。また、遅延素子６６Ｌは、該ｈｉｇｈレベルの信号を遅延させる。そして、論理素子６７Ｌは、コンパレータ６２Ｌの出力信号と、遅延素子６６Ｌの出力信号の論理積をとるため、パルス状のような一時的な電圧の降下による信号は、フリップフロップ６３Ｌには出力されない。したがって、パルス状のノイズによって、ロック検出器６は、アンロックＬ信号を出力することがないので、パルス状のノイズの影響を無視することができる。
【０２１５】
これにより、ＰＬＬ周波数シンセサイザは、ノイズの影響を受けずに、安定した動作を行うことができる。
【０２１６】
〔第９の実施形態〕
本実施形態は、上記第８の実施形態における遅延素子６６Ｈおよび６６Ｌとは異なる構成を有する。図１７は、本実施形態が有する遅延素子６６Ｈおよび６６Ｌの構成を示す電気回路図である。
【０２１７】
図１７で示されるように、遅延素子６６Ｈおよび６６Ｌは、抵抗およびコンデンサからなるＣＲ素子６６−２により構成されており、該抵抗および容量により、信号が遅延される。このように、遅延素子６６Ｈおよび６６Ｌの構成が簡単であるため、遅延素子６６Ｈおよび６６Ｌに要する回路面積およびコストを低減することができる。
【０２１８】
また、回路上に複数個の抵抗やコンデンサをダミーとして配置しておけば、メタル修正のみで遅延時間を変更することができる。
【０２１９】
その他、遅延素子６６Ｈおよび６６Ｌとしては、フリップフロップを用いることもできる。また、遅延素子６６Ｈおよび６６Ｌとして、上記インバータ６６−１、抵抗およびコンデンサからなるＣＲ素子６６−２、およびフリップフロップ回路の全てを含む構成や、これらの組み合わせにより構成されていてもよい。
【０２２０】
〔第１０の実施形態〕
本実施形態は、パルス状のノイズによる誤動作を防止するための別の構成形態である。図１８は、本実施形態が有するロック検出器６の構成を示す電気回路図である。
【０２２１】
図１８で示されるように、コンパレータ６２Ｈおよび６２Ｌの後段には、連続して接続された複数のシフトレジスタ用のフリップフロップ６８（６８Ｈ−１，６８Ｈ−２，…および６８Ｌ−１，６８Ｌ−２，…）が備えられている。フリップフロップ６８Ｈ−１，６８Ｈ−２，…の出力はすべて論理素子６７Ｈに、フリップフロップ６８Ｌ−１，６８Ｌ−２，…の出力はすべて論理素子６７Ｌに入力される。
【０２２２】
各フリップフロップ６８Ｈ−１，６８Ｈ−２，…，６８Ｌ−１，６８Ｌ−２，…は、遅延クロック信号（遅延ＣＬＫ）のタイミングに応じて、コンパレータ６２Ｈおよび６２Ｌからの出力信号を遅延させる。すべてのフリップフロップ６８Ｈ−１，６８Ｈ−２，…（または、フリップフロップ６８Ｌ−１，６８Ｌ−２，…）の出力が全てｈｉｇｈレベルの信号、つまり、アンロックＨ信号（または、アンロックＬ信号）であるときに、フリップフロップ６３Ｈ（または、６３Ｌ）はアンロックＨ信号（または、アンロックＬ信号）を出力する。パルス状のノイズの場合、すべてのフリップフロップの出力が全てｈｉｇｈレベルとはならないので、高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌは、アンロック信号を出力しない。
【０２２３】
これにより、電圧制御発振器１の発振周波数帯域は、パルス状のノイズの影響をうけない。すなわち、ＰＬＬ周波数シンセサイザは、ノイズの影響を受けずに、安定した動作を行うことができる。
【０２２４】
また、フリップフロップ６８Ｈ−１，６８Ｈ−２，…，６８Ｌ−１，６８Ｌ−２，…は、遅延時間が遅延ＣＬＫに従うため、遅延時間の精度が上記インバータ群６６−１やＣＲ素子６６−２に比較して優れている。
【０２２５】
なお、本実施形態では、高閾値電圧比較部６１Ｈおよび低閾値電圧比較部６１Ｌのそれぞれにおいて、フリップフロップを複数備え、全てのフリップフロップの出力を論理素子に入力させる構成とした。しかしながら、複数備えるフリップフロップ６８Ｈ−１，６８Ｈ−２，…，６８Ｌ−１，６８Ｌ−２，…の代わりに、上記インバータ群６６−１やＣＲ素子６６−２を複数備える構成であってもよい。また、上記インバータ群６６−１、ＣＲ素子６６−２、フリップフロップ６８を組み合わせてもよい。
【０２２６】
〔第１１の実施形態〕
図１９は、上記第１〜第１０の実施形態のＰＬＬ周波数シンセサイザを構成要素として含むチューナの一構成例を示している。
【０２２７】
ＲＦフィルタ９１は、ＲＦ入力から不要な成分を除去して、後の処理を施す必要がある成分のみを通過させる。ＲＦアンプ９２は、ＲＦフィルタ９１からの信号を制御信号（ＲＦ  ＡＧＣ信号）に基づいて制御したゲインで増幅する回路である。ミキサ９３は、ＰＬＬ周波数シンセサイザ９４で発生した局部発振信号とＲＦアンプ９２を経た信号とを混合する。ミキサ９３では、ＲＦアンプ９２からのＲＦ入力の周波数とＰＬＬ周波数シンセサイザ９４の局部発振周波数とが掛け合わされる。
【０２２８】
ＰＬＬ周波数シンセサイザ９４は、前述の第１〜第１０の何れか一つの実施形態のＰＬＬ周波数シンセサイザによって構成され、指定された発振周波数の局部発振信号を発生する。イメージ除去フィルタ９５は、ミキサ９３より入力された信号の周波数のうち不要なイメージ成分を除去する。ＩＦフィルタ９５は、イメージ除去フィルタ９５より入力された信号からさらに不要な周波数成分を除去する。ＩＦアンプ９７は、ＩＦフィルタ９６を経た信号を制御信号（ＩＦ  ＡＧＣ信号）に基づいて制御したゲインで増幅する。
【０２２９】
上記のように構成されるチューナでは、ＰＬＬ周波数シンセサイザ９４で発生した局部発振周波数と入力周波数とが掛け合わされ、イメージ除去フィルタ９５およびＩＦフィルタ９６による処理の後、ＩＦアンプ９７から出力される。
【０２３０】
ＰＬＬ周波数シンセサイザ９４は、前述したように、そのチャージポンプおよび電圧制御発振器が正常に動作する状態で発振周波数を発生するため、チューナも安定した状態で動作することができる。
【０２３１】
〔第１２の実施形態〕
図２０は、第１１の実施形態のチューナを構成要素として含む受信機の一構成例を示している。
【０２３２】
本受信機は、アンテナ１０１、チューナ１０２、およびＯＦＤＭ（Orthogonal Frequency Division Multiplex）復調器１０４を備えている。
【０２３３】
チューナ１０２は、前述の第１１の実施形態のチューナによって構成される。このチューナ１０２は、アンテナ１０１で受信したＲＦ入力（例えば、ＵＨＦ帯の地上デジタルテレビ用のＲＦ入力）から指定されたチャンネルの信号を選択して、選択した信号をＩＦ出力に変換する。
【０２３４】
ＯＦＤＭ復調器１０４は、チューナからのＩＦ出力を復調するためのものである。アンテナ１０１が受信する信号が地上デジタルテレビ用のＲＦ入力の場合、ＯＦＤＭ復調器１０４は、地上デジタルテレビ放送の多重化フォーマット信号であるＴＳ（Transport Stream）出力を出力する。
【０２３５】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２３６】
本発明の周波数シンセサイザによれば、チャージポンプおよび電圧制御発振器が正常に動作する状態で、設定周波数を発振することができる。これにより、所望の周波数で安定して信号を出力する必要のある装置であれば適用する本発明を適用することが可能である。
【図面の簡単な説明】
【０２３７】
【図１】本発明の第１の実施形態に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図２】第１の実施形態に係るＰＬＬ周波数シンセサイザが備えるロック検出器の構成を示すブロック図である。
【図３】上記ロック検出器のモニタリングする電圧範囲と、ＶＣＯ制御器の出力信号との関係を示す図である。
【図４】本発明の第２の実施形態に係るＰＬＬ周波数シンセサイザの一構成例を示すブロック図である。
【図５】本発明の第３の実施形態に係るＰＬＬ周波数シンセサイザの一構成例を示すブロック図である。
【図６】本発明の第３の実施形態に係るＰＬＬ周波数シンセサイザの他の構成例を示すブロック図である。
【図７】本発明の第４の実施形態に係るＰＬＬ周波数シンセサイザが備えるロック検出器の構成を示すブロック図である。
【図８】本発明の第４の実施形態に係るロック検出器の閾値電圧生成部の構成を示す電気回路図である。
【図９】本発明の第５の実施形態に係るＰＬＬ周波数シンセサイザが備えるロック検出器の構成を示すブロック図である。
【図１０】本発明の第５の実施形態に係るロック検出器の高閾値電圧生成部構成を示す電気回路図である。
【図１１】設定変更時および通常動作時における、上記ロック検出器のモニタリングする電圧範囲と、ＶＣＯ制御器の出力信号との関係を示す図である。
【図１２】本発明の第６の実施形態に係るロック検出器の高閾値電圧生成部構成を示す電気回路図である。
【図１３】本発明の第７の実施形態に係るロック検出器の高閾値電圧生成部構成を示す電気回路図である。
【図１４】本発明の第８の実施形態に係るＰＬＬ周波数シンセサイザが備えるロック検出器の構成を示すブロック図である。
【図１５】上記ロック検出器が備える遅延素子の構成を示す電気回路図である。
【図１６】上記ロック検出器における各構成の動作を示すタイミングチャートである。
【図１７】本発明の第９の実施形態に係るＰＬＬ周波数シンセサイザが備える遅延素子の構成を示す電気回路図である。
【図１８】本発明の第１０の実施形態に係るＰＬＬ周波数シンセサイザが備えるロック検出器の構成を示すブロック図である。
【図１９】本発明の第１１の実施形態に係るチューナの構成を示すブロック図である。
【図２０】本発明の第１２の実施形態に係る受信機の構成を示すブロック図である。
【符号の説明】
【０２３８】
１    電圧制御発振器
２    分周器
３    位相・周波数比較器
４    チャージポンプ
５    ループフィルタ
６    ロック検出器
７    ＶＣＯ制御器
８    参照周波数分周器
６２Ｈ・６２Ｌ    コンパレータ（判断素子）
６４    閾値電圧生成部（閾値電圧生成手段）
６４Ｈ    高閾値電圧生成部（閾値電圧生成手段）
６４Ｌ    低閾値電圧生成部（閾値電圧生成手段）
６６Ｈ・６６Ｌ    遅延素子
６６−１    インバータ（遅延素子）
６６−２    ＣＲ素子（遅延素子）
６７Ｈ・６７Ｌ    論理素子
６８Ｈ−１・６８Ｈ−２・６８Ｌ−１・６８Ｌ−２  フリップフロップ（遅延素子）
６４０    定電流源
６４２（６４２−１，６４２−２，…）    ＭＯＳＦＥＴ（ＭＯＳトランジスタ）
６４３（６４３−１，６４３−２）    ソースフォロワーアンプ
６６０    ＳＷ制御部（選択手段）
【図１】
2005210629.tif 000005
【図２】
2005210629.tif 000006
【図３】
2005210629.tif 000007
【図４】
2005210629.tif 000008
【図５】
2005210629.tif 000009
【図６】
2005210629.tif 000010
【図７】
2005210629.tif 000011
【図８】
2005210629.tif 000012
【図９】
2005210629.tif 000013
【図１０】
2005210629.tif 000014
【図１１】
2005210629.tif 000015
【図１２】
2005210629.tif 000016
【図１３】
2005210629.tif 000017
【図１４】
2005210629.tif 000018
【図１５】
2005210629.tif 000019
【図１６】
2005210629.tif 000020
【図１７】
2005210629.tif 000021
【図１８】
2005210629.tif 000022
【図１９】
2005210629.tif 000023
【図２０】
2005210629.tif 000024