(57)【要約】【課題】  レイアウト設計に際し、リピータを追加するだけ以上のタイミング改善効果が得られるようにすること。【解決手段】  マクロ接続多入力複合セルとして、８つの２入力ＡＮＤゲートと１つの８入力ОＲゲートとの一体化構成のものを想定した場合、本発明によらない場合、図（Ａ）に示すように、その多入力複合セル４１全体は通常セル配置領域におかれる。しかしながら、本発明による場合には、図（Ｂ）に示すように、その多入力複合セル４１全体は通常セル配置領域にはおかれなく、例えば４つの２入力ＡＮＤゲートはリピータとしてマクロ間に分散配置されるも、残りは、４つの２入力ＡＮＤゲートと、１つの４入力ОＲゲートと、１つの３入力ОＲゲートと、１つの２入力ОＲゲートとからなるものとして、通常セル配置領域におかれる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数マクロを含む半導体装置であって、
レイアウト設計の際でのマクロ境界タイミング改善の一環として、少なくとも、３入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続１段目のセルがリピータとしてマクロ間に配置されてなる
半導体装置。
【請求項２】
回路情報に基づき回路配置及び配線をコンピューターで行うレイアウト設計を経るようにして製造されてなる、複数マクロを含む半導体装置であって、
少なくとも、使用するプロセス、ライブラリからリピータ挿入間隔を与えるステップと、
マクロ境界に隣接してその外側に特定セル以外の配置禁止領域で、且つ段階的なサイズ可変領域を設定するステップと、
マクロに接続されるセルに接続マクロ同定のためのタグを付すステップと、
配置前のパスタイミング情報を提供するステップと、
上記タイミング情報に対して前記タグが付されたセルと該セルに接続されるマクロに、設定乗数を乗じることにより、マクロ周りのレイアウト変化がパスタイミングに与える影響の見積もりをレイアウト前に行うステップと、
上記見積りにより上記タグが付されたセルを３入力以下の単純セルに分解するステップと、
分解されたマクロ接続１段目のセルと、該セル以外にデザインルールチェック用リピータとしての必要なセルを含めて、マクログループ領域内へのセルの挿入数及び挿入位置を見積もるステップと、
上記セルの挿入数及び挿入位置による関連マクロ間隔拡大のために、マクログループ領域内で外側マージンを削って外側に向かってマクロの移動を行うステップと、
上記マクロの移動により空いたマクロ間に、上記分解されたマクロ接続１段目のセルをリピータとして配置するステップと
を含む、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造されてなる
半導体装置。
【請求項３】
複数マクロを含む半導体装置の製造方法であって、
マクロ境界タイミング改善の一環として、少なくとも、３入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続１段目のセルがリピータとしてマクロ間に配置される、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造される
半導体装置の製造方法。
【請求項４】
回路情報に基づき回路配置及び配線をコンピューターで行うレイアウト設計を経るようにして製造される、複数マクロを含む半導体装置の製造方法であって、
少なくとも、使用するプロセス、ライブラリからリピータ挿入間隔を与えるステップと、
マクロ境界に隣接してその外側に特定セル以外の配置禁止領域で、且つ段階的なサイズ可変領域を設定するステップと、
マクロに接続されるセルに接続マクロ同定のためのタグを付すステップと、
配置前のパスタイミング情報を提供するステップと、
上記タイミング情報に対して前記タグが付されたセルと該セルに接続されるマクロに、設定乗数を乗じることにより、マクロ周りのレイアウト変化がパスタイミングに与える影響の見積もりをレイアウト前に行うステップと、
上記見積りにより上記タグが付されたセルを３入力以下の単純セルに分解するステップと、
分解されたマクロ接続１段目のセルと、該セル以外にデザインルールチェック用リピータとしての必要なセルを含めて、マクログループ領域内へのセルの挿入数及び挿入位置を見積もるステップと、
上記セルの挿入数及び挿入位置による関連マクロ間隔拡大のために、マクログループ領域内で外側マージンを削って外側に向かってマクロの移動を行うステップと、
上記マクロの移動により空いたマクロ間に、上記分解されたマクロ接続１段目のセルをリピータとして配置するステップと
を含む、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数マクロを含む半導体装置に係り、特に３入力以下の単純セルに分解されたマクロ接続セルのうち、マクロ接続１段目のセルがリピータとしてマクロ間に配置されてなる半導体装置及び製造方法に関する。
【背景技術】
【０００２】
これまでのレイアウト設計においては、マクロ（ＲＡＭ等の大規模機能ブロック）とそれに接続される多入力複合セルのパスタイミング改善に際し、接続セルの配置によってタイミング改善が図られようとしている。
【０００３】
因みに、特許文献１には、階層的にブロックを生成しながらレイアウトを生成する際に、下位下層の機能ブロック内の一部の論理セルを仮配置としておき、下位下層の機能ブロックを組み上げて上位階層の機能ブロックを生成する際に、仮配置の論理セルを最適化する、レイアウト設計の自動配置配線方法が開示されている。また、特許文献２では、グループの入力端子及び出力端子に近く、かつクリティカルパスに関連する論理セルはより外側の分割領域に配置され、入力端子及び出力端子からの段数が大きい論理セルは、より内側の分割領域に配置されることによって、回路構成が反映された自動配置が可能とされている。
【特許文献１】特開平９―１９９５９８号公報
【特許文献２】特開２００１―６８５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数マクロ間に接続セルをそのまま配置しようとすれば、マクロ間隔に余裕を持たせる必要があり、これがために、複数マクログループ領域が大きく膨らんでしまい、結果としてチップサイズが大きくなるという不具合があった。また、チップサイズの増加を抑えるべく、マクロ間を狭めれば、多入力複合セルが隙間に配置不可能となり、接続マクロピンと距離的に離されて配置されることになる。この場合、パス遅延改善のためにリピータバッファが挿入されることで、パストータルとしての遅延が改善されていたが、あくまでも、セルの論理段数を単純に追加する方向での改善であり、より高い改善レベルの方法が求められている。
【０００５】
更に、タイミング的に多入力複合セルを分解した方がよいと判断して分解するケースがあったが、単純なスピード改善、配置混雑改善の目的でマクロ間隔は固定のままであり、リピータ追加による効果の改善は行われていなかった。更にまた、最初にネットを作成する段階で多入力複合セルを使用しないという方法もあるが、セルの配置には関係なく最初のネット生成の段階で多入力複合セルの使用の有無が設定されるため、配置可能な場所には使用したいというリクエストを満たせなかった。
【０００６】
本発明の目的は、マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られるように、レイアウト設計されてなる半導体装置、更には、その半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による半導体装置には複数マクロが含まれているが、その半導体装置は、レイアウト設計の際でのマクロ境界タイミング改善の一環として、少なくとも、３入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続１段目のセルがリピータとしてマクロ間に配置されるように、構成されたものである。
【０００８】
マクロ接続多入力複合セル、即ち、マクロに接続されている多入力複合セルは、そのまま、マクロ間に配置されることはなく、３入力以下の単純セルに分解された上、その一部としてのマクロ接続１段目のセル、換言すれば、マクロに接続される１段目のセルのみがリピータとしてマクロ間に配置されるから、マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を徒に大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られることになる。
【発明の効果】
【０００９】
マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られるように、レイアウト設計されてなる半導体装置、更には、その半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施の形態を図１から図５により説明するが、その具体的説明に先立って、本発明に係るレイアウト設計の概要について説明すれば、以下のようである。
即ち、複数マクロを含む半導体装置のレイアウトにおいては、複数マクロは、マクロ間がパスタイミング改善のためのリピータセル挿入可能なレベルが確保されつつ、詰められた状態として配置されているが、与えられたネットのレイアウト前のパスタイミングにおいて、マクロに接続されるセルとマクロの遅延に係数を乗じ変化を見積もることで、レイアウト前にマクロ境界タイミングの影響が判断可能となっている。したがって、必要な場合には、マクロに接続されている多入力複合セルを３入力以下の単純セルに分解した上、マクロに接続される１段目の単純セルのみがリピータとしてマクロ間に挿入配置されるようにすれば、マクロ間が大きく広げられることなく、且つ単純バッファ挿入に比し大きなタイミング改善効果が得られるというものである。
【００１１】
更に、処理順序上、最も望ましいと考えられる、一般的なレイアウト処理について説明すれば、図５にその概要処理フローを示す。これによる場合、先ず簡単にセルの配置が行われ、クロック遅延ゼロでセットアップ条件の収束（fix：収束の意）を目指す処理が行われる（処理５１）。このフェーズでは、セルのドライブ能力アップ、fanout,transition制約が満たされるべく、バッファの挿入が行われ、配線されていない状態で見積り上の配線距離が短く、且つ必要な配線領域が確保されるように、混雑度を考慮した配置が行われる。
【００１２】
次に、クロックトリーが張られるフェーズでは、フェーズディレイ、スキュー（skew）等の制約が満たされるべく、処理される（処理５２）。因みに、（クロックトリー）フェーズディレイとは、クロックソースから末端までのクロック遅延が適切な値になるように、トリー（tree）が組まれるが、そのクロックソースから末端までの全体遅延のことを指す。
【００１３】
その後のフェーズは、ホールドバイオレーションを収束させるためのフェーズとされ、クロックトリーの調整や、データラインへのバッファ挿入等が行われる（処理５３）。以上のようにして、各種タイミング制約が満たされた後は、レイアウト設計の段階として、ＤＲＣ（ＤＲＣ：design rule check）やＬＶＳ（ＬＶＳ：layout versus schematic）、タイミング検証の処理が行われる（処理５４）。このように、タイミング収束に向けて、以上の何段階かのフェーズがあり、フェーズ毎に初期配置に対して変化が加わっていくことになる。
【００１４】
さて、本発明について具体的に説明すれば、本発明に係るレイアウト設計の一例での処理フローを図１に示す。これによる場合、先ず使用するプロセス、ライブラリ等からリピータ挿入間隔が手動で指定された上、複数マクロの相対的位置関係が指定される（処理１０１，１０２）。その後、相対的位置関係が指定されたマクログループ全体の領域は通常セル配置領域とは別に指定され、通常のセル配置禁止領域として設定されるが、領域指定後は、マクログループ領域内のマクロと通常セルを接続するための領域のポート位置が設定される（処理１０３）。これにより意図しない方向から、配線が迂回することが避けられる。
マクログループ領域と通常セル配置領域との境界部分のサイズマージンは、マクロポート数から適当な割合により見積もられる。
【００１５】
その後は、ネットの解析フェーズに移り、複数マクロと接続されるセルには、それら複数マクロを示すタグ（tag）が付される（処理１０４）。具体的に、例えば、図２（Ａ）に示すように、２つのマクロ（Macro 1，Macro2）２１，２２が存在し、これらマクロ２１，２２それぞれからの出力信号が、図２（Ｂ）に示すように、２入力のセル（cell o1）２３に入力される場合を想定すれば、そのセル２３に付されるタグは、その内容として、マクロ２１，２２それぞれを示すM1，M2が設定される。
【００１６】
セルにタグが付された後は、そのセルとマクロが接続されるネット名と領域ポート名の対応が検索され、最初のマクロ配置に対して領域ポートとの距離が相対的な座標等を使って計算され、更に、その計算値と最初に設定されたリピータ挿入間隔との比較から、リピータ（リピータバッファ）挿入数（挿入数がゼロの場合も含む）が座標計算により判定される（処理１０５）。その判定結果としては、挿入数がゼロと判定される場合もあり得るものとなっている（処理１０６）。
【００１７】
次に、レイアウト前の理想状態でのパスタイミング（パスのスピード、遅延）が与えられた上、与えられたパスタイミングの中でタグ付きセルと接続マクロの遅延に特定の係数を乗じて、マクロ接続タイミングパスが如何に変化するかを見積もり、設定値を超えるか否かが判定される（処理１０７，１０８）。この判定で、もしも、設定値を超えないと判定された場合は、従来の処理通りにリピータバッファが必要に応じて挿入される（処理１０９）。しかしながら、設定値を超えていると判定された場合には、初めて本発明による処理が、以降、行われるようになっている。例えば、一例として、マクロの出力遅延、接続セルの遅延を２倍とした際に、その部分のパス遅延が全体の中でワーストになる場合は、レイアウト後もそのパスに注意を払う必要があり、レイアウト前段階で、その部分は本発明による処理対象箇所とされる。逆に、係数を乗じた後も、ワーストパスグループにならなければ、本発明による処理対象とされることはなく、従来の処理でも問題のない箇所とされる。
【００１８】
以上のように、最終的にマクロ領域の面積増加を抑えるために、処理対象セルの絞込みが行われる。また、複数マクロに接続されるセルがマクロによりパスタイミングが大きく異なる場合には、特定のマクロとの配置関係が問題となり、その他のマクロとは問題がない場合がある。このような状況を区別するために、既述の接続マクロタグ以外に、タイミングのプライオリティによるタグも付加されるようにする（処理１１０）。即ち、マクロに接続されている多入力複合セルに対しては、何れのマクロと接続されているのかを示す接続マクロタグ以外に、それらマクロのうち、何れのマクロとの接続パスがタイミング的に厳しいのか、または接続されているマクロそれぞれについて、タイミングの厳しい順番の情報が、プライオリティによるタグの内容として設定される。
【００１９】
その後、タグ付き多入力複合セルは所定のルール下に分解処理される（処理１１１）。ルールの例として、図３（Ａ）〜（Ｄ）それぞれに示されている多入力複合セル３０１，３１１，３２１，３３１は、マクロの出力側に接続されるセルが３入力以下のセル（望ましくは、２入力セル）になるべく、分解処理される。因みに、図３（Ａ）に示す多入力複合セル（２つの２入力ＡＮＤゲートと１つの２入力ОＲゲートから一体構成）３０１は、３つの要素である２入力ＡＮＤゲート３０２、２入力ＡＮＤゲート３０３、ОＲゲート３０４に分解される。また、図３（Ｂ）に示す多入力複合セル（４入力１出力セレクタ（２ビット分の選択制御信号線は図示省略））３１１は、３つの要素である２入力１出力セレクタ（１ビット分の選択制御信号線は図示省略）３１２、２入力１出力セレクタ（１ビット分の選択制御信号線は図示省略）３１３、２入力１出力セレクタ（１ビット分の選択制御信号線は図示省略）３１４に分解される。
【００２０】
更に、図３（Ｃ）に示す多入力複合セル（４入力ОＲゲート）３２１は、３つの要素である２入力ОＲゲート３２２、２入力ОＲゲート３２３、２入力ОＲゲート３２４に分解される。更にまた、図３（Ｄ）に示す多入力複合セル（２つの２入力ＡＮＤゲートと１つの２入力ОＲゲートから一体構成）３３１は、タイミング上、ハイプライオリティの２入力ＡＮＤゲート３３２と、ロープライオリティの３入力複合ゲート（１つの２入力ＡＮＤゲートと１つの２入力ОＲゲートとから一体構成）３３３とに分解されている。以上のように、マクロ出力側に接続されるセルが３入力以下のセルとして分解されているが、このように３入力以下のセルに分解されているのは、そのドライブ能力を上げ、リピータの代りとしてマクログループ領域内に配置されるようにすれば、配置配線領域の増加が抑制され得るからである。これにより１入力セルであるバッファのリピータとしての挿入に比し、面積の増加が大きくなるが、大きな増加にならないことは明らかである。
【００２１】
さて、再び図１に戻り説明を続行すれば、以上のようにして、多入力複合セルが分解されているが、分解されたセルのうち、マクロに繋がるセルには、再度タグが付け直される（処理１１２）。このタグの付け直しに際し、２入力１出力セレクタに対しては、２つのマクロに係るタグが付けられる場合があるが、通常は、１つのセルに対し１つのマクロに係るタグが付けられる。また、２つのマクロに係るタグが付けられていて、１つだけがタイミング的にプライオリティが高い場合には、既述の図３（Ｄ）に示されているように、プライオリティの高い部分だけが他から切り離され、残りを複合ゲート状態として残すことも可能である。
【００２２】
その後、最終タグ付きセル数と最初に見積もられたリピータ挿入数との差分については、リピータバッファが挿入されるとして、そのリピータ数とタグ付きセルのサイズ、配線数からマクロ間隔を決定する（処理１１３）。次に、見積もられたマクロ間隔になるように、マクログループ領域内のマクロを外側に移動させるが、その際に、領域の一番外側のサイズ可変領域が削られるようにして、マクログループ領域のサイズが拡大しないようにする（処理１１４）。このようにして、マクロを移動させた後は、最終位置に対してマクログループ領域ポートとマクロポートの間にタグ付きセルが配置されるが、その配置位置はマクロ位置からマクログループポートに向かって、指定されたリピータ挿入間隔以内の位置に挿入される（処理１１５）。２つのマクロに接続される２入力１出力セレクタの場合には、２つのマクロとマクログループポートの関係において、マクログループ領域ポートに遠いマクロからマクログループ領域ポートに向かって、リピータ挿入間隔以内の位置に配置される。
【００２３】
以上、本発明に係るレイアウト設計の処理フローについて説明した。ここで、本発明によらないレイアウト設計結果を図４（Ａ）に、また、本発明に係るレイアウト設計結果を図４（Ｂ）に示す。図４（Ａ）に示すように、マクロに接続される多入力複合セルとして、本例では、８つの２入力ＡＮＤゲートと１つの８入力ОＲゲートとの一体化構成のものが想定されているが、本発明によらない場合、その多入力複合セル全体は通常セル（standardcell）配置領域におかれるものであることが判る。しかしながら、本発明による場合には、その多入力複合セル全体が通常セル配置領域にはおかれることはなく、４つの２入力ＡＮＤゲートはリピータとしてマクロ間に分散配置されるも、残りは、４つの２入力ＡＮＤゲートと、１つの４入力ОＲゲートと、１つの３入力ОＲゲートと、１つの２入力ОＲゲートとからなるものとして、通常セル配置領域におかれるようになっている。
【００２４】
以上の処理により、特にマクロ境界において、遅延が大きくレイアウトビリティの低い多入力複合セルが単純３入力以下のセルとそれ以外のセルとに分解され、単純３入力以下のセルをリピータの代りとすることで、もともと、ネット上に存在していた多入力複合セルの遅延が分解されて、その一部の遅延をリピータ追加部分と共有させることで、単純なバッファ追加による方法よりも大きな遅延改善効果が得られることになる。また、この方法によりタイミングの厳しいマクロ周辺の多入力複合セルが分解されることで、リピータの代り以外の分解セルは通常セル配置領域におかれるが、ネットの繋がりを考慮してマクログループ領域境界付近に配置されたとしても、元よりも小さなサイズに分解されていることで、レイアウトビリティが良くなる。更に、レイアウト前のマクロ部分のタイミング見積り、多入力複合セルの分解見積り、分解セルの接続マクロに対する配置位置見積りによりマクロ間隔が調整されるため、マクロ部分のレイアウト試行錯誤による時間ロスが改善されることになる。
【００２５】
以上、本発明による効果を要約すれば、単純なリピータ挿入とは異なり、既に存在しているマクロ周りの多入力複合セルのワーストパスへの影響をレイアウト前に判断し、影響ある場合には、多入力複合セルを分解し、この分解により得られる単純な３入力以下のセルをリピータとしてマクログループ領域内に挿入することによって、マクロ間の隙間の増加を抑えながらも、マクロが絡むワーストパスの遅延を、単純にリピータバッファを追加するよりは、セル分解効果によりセル遅延を速くすることができる。また、ワーストパス絡みのマクロ周りの多入力複合セルが分解されることで、マクロ周りのレイアウト性がよくなり、混雑度の増加も抑えやすくなる。
【００２６】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るレイアウト設計の一例での処理フローを示す図である。
【図２】複数マクロと接続されるセルへのタグの付与を説明するための図である。
【図３】多入力複合セルの分解処理例を示す図である。
【図４】本発明によらないレイアウト設計結果と本発明によるそれとの対比を示す図である。
【図５】最も望ましいと考えられる、一般的なレイアウト処理の概要処理フローを示す図である。
【符号の説明】
【００２８】
４１，３０１，３１１，３２１，３３１…多入力複合セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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