(57)【要約】【課題】  基板上にダブルゲート構造のＭＩＳＦＥＴを形成する際に、ゲート電極の仕事関数を細かく調整して所望のしきい値電圧を得る。【解決手段】  ＭＩＳＦＥＴが形成される領域を挟むように素子間ブロック４ａ〜４ｄを形成して、ＭＩＳＦＥＴのフィン（半導体部）８ａ〜８ｃと素子間ブロック４ａ〜４ｄの間に幅ｄ０、ｄ１、ｄ２の溝を形成し、その溝を埋めるように複数種類の金属を堆積し、溝内で合金化した後パターンニングする。幅ｄ０、ｄ１、ｄ２によって溝内に堆積される金属Ａ、Ｂの比率を変えられるので、所望の比率が得られるように幅ｄ０、ｄ１、ｄ２を定めれば、溝内に所望の組成の金属層を形成することができる。しきい値電圧は、ゲート電極のゲート絶縁膜に接する部位の仕事関数によって決まり、仕事関数は合金の組成によって決まるため、溝幅の設定によりしきい値を所望の値に制御することができる。【選択図】          図２
2005268553.tif 000002
【特許請求の範囲】
【請求項１】
支持基板に支持された絶縁層の上に、
対向する二側面を有する１以上の半導体部と、該半導体部の高さ以上の高さを有する２以上の素子間ブロックとを、前記各半導体部が２つの素子間ブロックにより間隔ｄをおいて挟まれた構造となるように形成し、
前記半導体部の少なくとも前記二側面を覆うゲート絶縁膜を形成し、
前記構造の上に、第１の金属Ａをｄ／２以下の所定の厚さになるまで堆積し、
堆積された金属Ａの上に、該金属Ａと異なる第２の金属Ｂを堆積し、
堆積された前記金属Ａと前記金属Ｂを反応させることにより、前記半導体部と前記素子間ブロックの間に、前記金属Ａと前記金属Ｂの組成比をｘとしたときにＡｘＢ１−ｘ（０＜ｘ≦１）で表される材料からなる幅ｄの金属層を形成し、
前記金属層をパターンニングすることにより、前記ゲート絶縁膜に少なくとも前記二側面で接するようなゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体部および素子間ブロックを形成する際に、前記間隔ｄを複数種類設定し、
前記絶縁層の上に、前記幅および前記合金の組成が異なる複数種類のゲート電極を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体部および素子間ブロックを、複数の半導体部が間隔ｓで並び、両最端に位置する半導体部の一側面側に該半導体部と間隔ｄをおいて前記素子間ブロックが配置された構造となるように形成し、
前記半導体部と半導体部の間に、前記金属Ａと前記金属Ｂの組成比をｙとしたときにＡｙＢ１−ｙ（０＜ｙ≦１）で表される材料からなる幅ｓの金属層を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
支持基板に支持された絶縁層の上に、
対向する二側面を有する１以上の半導体部、該半導体部の少なくとも前記二側面を覆うように形成されたゲート絶縁膜、および該ゲート絶縁膜に少なくとも前記二側面で接するように形成されたゲート電極を備えた１以上のＭＩＳＦＥＴと、
前記各ＭＩＳＦＥＴを挟むように配置され、該ＭＩＳＦＥＴの半導体部の高さ以上の高さを有する２以上の素子間ブロックとを備え、
前記各ＭＩＳＦＥＴの前記ゲート電極は、前記半導体部と前記素子間ブロックに挟まれた幅ｄの部位を備え、
該部位は、第１の金属Ａと該金属Ａと異なる第２の金属Ｂの組成比をｘとしたときにＡｘＢ１−ｘ（０＜ｘ≦１）で表される材料からなることを特徴とする半導体装置。
【請求項５】
前記絶縁層の上に、前記部位の幅ｄおよび前記組成比ｘが異なるゲート電極を備えた複数種類のＭＩＳＦＥＴが配置されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記各ＭＩＳＦＥＴは２以上の半導体部を備え、
前記各ＭＩＳＦＥＴの前記ゲート電極は、前記２以上の半導体部に挟まれた幅ｓの部位をさらに備え、
該部位は、前記金属Ａと前記金属Ｂの組成比をｙとしたときにＡｙＢ１−ｙ（０＜ｙ≦１）で表される材料からなることを特徴とする請求項４または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と、その方法により製造された半導体装置に関する。詳しくは、基板上に所望のしきい値電圧のトランジスタを形成する方法と、そのために必要な半導体装置の構造に関する。
【背景技術】
【０００２】
現在、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極材料としては、高濃度の不純物を含むポリシリコンが、もっともよく用いられている。しかし、ゲート電極がポリシリコンからなる構造では、ゲート電極とゲート絶縁膜の界面に空乏層が生じて実効的なゲート絶縁膜厚が増加することから駆動力が低下するという問題が指摘されている。トランジスタの微細化が進み、ゲート絶縁膜がより薄くなると、空乏層は相対的に厚くなるため、駆動力低下の問題は、より深刻なものとなる。
【０００３】
上記事情から、近年、ゲート電極の材料として金属を用いることが検討されている。金属からなるゲート電極の場合には、トランジスタのしきい値電圧はゲート電極の材料となる金属の仕事関数によって決まる。このため、適切な仕事関数の金属を選択すれば、トランジスタのしきい値電圧を所望の値に制御できると考えられている。特に、同じ基板上に仕事関数が異なる金属からなる複数種類のゲート電極を形成できれば理想的である。
【０００４】
しかし、基板上の異なる領域に異なる金属材料をそれぞれ堆積しようとするとマスクを用いたエッチング処理を何度も繰り返さなければならず、プロセスが煩雑になる。また、エッチングの回数が多いと加工精度が悪くなり、またゲート絶縁膜が受けるエッチングダメージも大きくなるため、信頼性の面でも問題がある。
【０００５】
これに対し、ＪａｅＨｏｏｎ  Ｌｅｅらは、非特許文献１の中で、次のような方法を提案している。まず、基板にゲート絶縁膜を形成した後に第１の金属（以下、金属Ａと称する）を蒸着する。続いて、その上に第１の金属と仕事関数が異なる第２の金属（以下、金属Ｂと称する）を蒸着する。次に、エッチング処理によりＰＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳトランジスタ領域と称する）の金属Ｂを除去する。続いて、アニールにより、ＮＭＯＳトランジスタを形成する領域（以下、ＮＭＯＳトランジスタ領域と称する）に残った金属Ｂをその下の金属Ａと反応させる。これにより、ＰＭＯＳトランジスタ領域には金属Ａの層が、またＮＭＯＳトランジスタ領域には金属Ａと金属Ｂの合金ＡｘＢ１−ｘ（０＜ｘ＜１）の層が形成される。
【０００６】
この方法では、ＰＭＯＳトランジスタのしきい値電圧は、ＰＭＯＳトランジスタのゲート電極材料として適切な金属Ａを選択することによって、所望の値に設定できる。また、ＮＭＯＳトランジスタのしきい値電圧は、金属Ａと金属Ｂの適切な組み合わせを選択し、金属Ａと金属Ｂの膜厚を調整して所望の組成の合金ＡｘＢ１−ｘからなるゲート電極を形成することによって所望の値に設定できる。この方法では、ゲート絶縁膜上に金属Ａが蒸着された後は、ゲート絶縁膜がエッチング液などに晒されることはないため、エッチングの過程でゲート絶縁膜がダメージを受けることもない。
【０００７】
一方、ＭＯＳＦＥＴのゲート電極の他の問題点として、短チャネル効果の問題が知られている。トランジスタの微細化が進み、ゲート長が短くなると、短チャネル効果の問題は、より深刻なものとなる。
【０００８】
この問題を解決する方法の１つとして、久本らは、薄膜（フィン、ひれ）状のチャネル（以下、フィン型チャネル）構造と、そのフィン型チャネルを両側から挟むようにゲート電極を形成するダブルゲート構造を提案している（非特許文献２など）。ダブルゲート構造のフィン型チャネルＦＥＴは、短チャネル効果を抑制しやすく、寄生容量も少ない。また、Ｓパラメータ（Ｓ−ｆａｃｔｏｒ）も小さいことから、将来のデバイスとして期待されている。
【０００９】
ダブルゲート構造のフィン型チャネルＦＥＴを製造する方法としては、非特許文献２に示されているように、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のシリコン膜を加工して基板に垂直なフィンを形成し、その両側面にゲート絶縁膜を蒸着し、続いてフィンをまたぐようにゲート電極を形成する方法が提案されている。
【００１０】
【非特許文献１】ＪａｅＨｏｏｎ Ｌｅｅ，Ｈｕｉｃａｉ Ｚｈｏｎｇ，Ｙｏｕ−Ｓｅｏｋ Ｓｕｈ，Ｇｒｅｇ Ｈｅｕｓｓ，Ｊａｓｏｎ Ｇｕｒｇａｎｕｓ，Ｂｅｉ Ｃｈｅｎ， ａｎｄ Ｖｅｅｎａ Ｍｉｓｒａ，  “Ｔｕｎａｂｌｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｄｕａｌ Ｍｅｔａｌ Ｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｂｕｌｋ ａｎｄ Ｎｏｎ−Ｂｕｌｋ ＣＭＯＳ”，Ｉｎ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ, ＩＥＥＥ，２００２．１２，ｐ３５９−３６２
【００１１】
【非特許文献２】久本大，「平坦構造からの飛躍：Ｆｉｎ型チャネルＦＥＴ構造の必然性」，応用物理，応用物理学会，２００３年発行，第７２巻，第９号，ｐ．１１３６−１１４２
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＳＯＩ基板のシリコン膜の下には絶縁膜（埋込酸化膜）が存在するため、ＳＯＩシリコン膜に注入できる不純物数には制約がある。このため、ＳＯＩ基板を用いて半導体装置を製造する場合には、バルクトランジスタのように基板の不純物濃度でしきい値電圧を調整することはできず、ゲート電極の仕事関数でしきい値電圧を調整するしかない。しかし、後に詳細に説明するように、現在提案されているフィン型チャネルＦＥＴの構造では、ゲート電極の仕事関数の調整が非常に難しい。このため、しきい値電圧の制御の問題は、今後解決していかなければならない困難な問題として認識されている。
【００１３】
本発明は上記事情に鑑みて、基板上にダブルゲート構造のフィン型チャネルＦＥＴを形成する際に、ゲート電極の仕事関数を細かく調整して所望のしきい値電圧を得る方法を提案することを目的とする。また、その方法により、高性能かつ高品質な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、支持基板に支持された絶縁層の上に複数のＭＩＳＦＥＴを形成する方法であり、次の工程を含む。
【００１５】
まず、絶縁層上に、対向する二側面を有する１以上の半導体部と、その半導体部と同じ高さ、もしくはその半導体部よりも高い２以上の素子間ブロックを形成する。半導体部と素子間ブロックは、各半導体部が２つの素子間ブロックにより間隔ｄをおいて挟まれた構造となるように形成する。
【００１６】
次に、半導体部の表面にゲート絶縁膜を形成する。ゲート絶縁膜は、少なくとも前記二側面を覆うように形成する。但し、半導体部の上面など他の面も覆うようなゲート絶縁膜を形成してもよい。
【００１７】
次に、上記構造の上に、第１の金属Ａをｄ／２以下の所定の厚さになるまで堆積し、さらに、その堆積された金属Ａの上に、金属Ａと異なる第２の金属Ｂを堆積する。続いて、堆積された金属Ａと金属Ｂを反応させることにより、半導体部と素子間ブロックの間に、金属Ａと金属Ｂの組成比をｘとしたときにＡｘＢ１−ｘ（０＜ｘ≦１）で表される材料からなる幅ｄの金属層を形成する。続いて、その金属層をパターンニングすることにより、ゲート絶縁膜に少なくとも前記二側面で接するようなゲート電極を形成する。
【００１８】
金属Ａと金属Ｂは、単体で、もしくは合金化することにより、ゲート電極の仕事関数として所望の仕事関数が得られるような金属とする。その条件が満たされていれば金属の種類は特に限定されない。金属Ａ、Ｂの組み合わせ例としては、例えば、ルテニウムとタンタルが考えられる。
【００１９】
半導体部および素子間ブロックを形成する際に間隔ｄを複数種類設定して、絶縁層の上に、幅および合金の組成が異なる複数種類のゲート電極を形成すれば、同一基板上に異なる種類のトランジスタを形成することができる。
【００２０】
また、半導体部および素子間ブロックを、複数の半導体部が間隔ｓで並び、両最端に位置する半導体部の一側面側に半導体部と間隔ｄをおいて素子間ブロックが配置された構造となるように形成し、半導体部と半導体部の間に、金属Ａと金属Ｂの組成比をｙとしたときにＡｙＢ１−ｙ（０＜ｙ≦１）で表される材料からなる幅ｓの金属層を形成してもよい。
【００２１】
また、本発明の半導体装置は、上記製造方法により製造される半導体装置であって、支持基板に支持された絶縁層の上に、次の構造を形成したものである。この半導体装置は、対向する二側面を有する１以上の半導体部、その半導体部の少なくとも前記二側面を覆うように形成されたゲート絶縁膜、およびそのゲート絶縁膜に少なくとも前記二側面で接するように形成されたゲート電極を備えた１以上のＭＩＳＦＥＴと、各ＭＩＳＦＥＴを挟むように配置され、そのＭＩＳＦＥＴの半導体部の高さ以上の高さを有する２以上の素子間ブロックとを備える。各ＭＩＳＦＥＴの前記ゲート電極は、半導体部と素子間ブロックに挟まれた幅ｄの部位を備え、その部位は、第１の金属Ａと、その金属Ａと異なる第２の金属Ｂの組成比をｘとしたときにＡｘＢ１−ｘ（０＜ｘ≦１）で表される材料からなる。
【００２２】
前記絶縁層の上には、前記部位の幅ｄおよび前記組成比ｘが異なるゲート電極を備えた複数種類のＭＩＳＦＥＴが配置されていてもよい。
【００２３】
また、各ＭＩＳＦＥＴは２以上の半導体部を備え、各ＭＩＳＦＥＴのゲート電極は、前記２以上の半導体部に挟まれた幅ｓの部位をさらに備えていてもよい。前記部位は、金属Ａと金属Ｂの組成比をｙとしたときにＡｙＢ１−ｙ（０＜ｙ≦１）で表される材料からなる。幅ｄと幅ｓが同じ場合には、組成比ｘと組成比ｙは同じになる。
【発明の効果】
【００２４】
本発明の半導体装置の製造方法では、ＭＩＳＦＥＴが形成される領域を挟むように素子間ブロックを形成することによって、まず、ＭＩＳＦＥＴの半導体部と素子間ブロックの間に幅ｄの溝を形成し、その溝を埋めるように複数種類の金属を堆積し、溝内で合金化する。この方法では、溝幅を調整することによって溝内に堆積される金属Ａ、Ｂの比率を変えられるので、所望の比率が得られるように溝幅ｄを定めれば、溝内に所望の組成の合金を形成することができる。
【００２５】
トランジスタのしきい値は、ゲート電極のゲート絶縁膜に接する部位の仕事関数によって決まり、その部位の仕事関数は溝内に形成される合金の組成によって決まるので、上記製造方法によれば、溝幅の設定という簡単なプロセスで、トランジスタのしきい値を所望の値に制御することができる。また、ゲート絶縁膜がエッチングによるダメージを受けることもないため、高性能かつ信頼性の高い半導体装置を製造することができる。
【００２６】
この方法では、半導体部と素子間ブロックの間隔ｄを何種類か設定することによって、
同一基板上に、しきい値電圧が異なるトランジスタ（例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）を容易に形成することができる。
【００２７】
また、複数の半導体部を並べ、半導体部と半導体部の間にもゲート電極の部位が配置されるようにすれば、高い駆動力を得ることができる。
【００２８】
また、本発明の半導体装置では、ゲート電極のゲート絶縁膜に接する部位は、半導体部と素子間ブロックの間を埋めるように設けられている。半導体部と素子間ブロックの間隔は現在の加工技術で正確に制御できるので、量産プロセスにおいても、特性のばらつきが少なく、品質のよい半導体装置が得られる。ばらつきが少なければ回路設計をする場合に、ばらつきを考慮したマージンをとる必要がなくなるため、本発明の半導体装置を用いれば、より高速な回路を設計することが可能になる。
【００２９】
しきい値電圧が異なる複数種類のＭＩＳＦＥＴが配置された構造とすれば、半導体装置の利用範囲はさらに広がる。また、半導体部が複数並んだ構造とすれば、高い駆動力を得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の半導体装置の製造方法および本発明の半導体装置について、具体例を示しながら詳細に説明する。
【００３１】
（実施の形態１）
図１Ａ、図１Ｂ，図１Ｃ、図１Ｄ、図１Ｅ、図１Ｆ、図１Ｇおよび図１Ｈは、フィン型チャネルＦＥＴを製造するプロセスの、各工程における基板断面図を表す図である。
図１Ａは、プロセス開始前のＳＯＩ基板を表している。ＳＯＩ基板は、支持体１上に絶縁層２が配置され、その上にシリコン層３が配置された構造の基板である。本実施の形態では、シリコン層３の厚さは約１００ｎｍである。また、絶縁層２は、厚さ約１００ｎｍのシリコン酸化膜である。
【００３２】
はじめに、図１Ｂに示すように、シリコン層３に、シリコン酸化膜からなる素子間ブロック４ａ、４ｂ、４ｃおよび４ｄをストライプ状に埋め込む。具体的には、まず、ＳＯＩ基板のシリコン層３の上に、ホトレジストプロセスによりレジストマスクを形成する。次に、そのレジストマスクを用いたエッチングプロセスにより、シリコン層３の一部を選択的に除去する。レジストマスクを除去した後、シリコン層３が除去された部分に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン酸化膜を埋め込む。最後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、シリコン層３の表面を研磨し、平坦化する。
【００３３】
これにより、図に示されるように、絶縁層２の上に、素子間ブロック４ａ、４ｂ、４ｃおよび４ｄとシリコンブロック５が、ストライプ状に交互に配置された構造が得られる。なお、素子間ブロック４ａ、４ｂ、４ｃおよび４ｄを埋め込む位置は、後述するフィンと素子間ブロックとの距離に応じて決定した位置とする。素子間ブロック４ａ、４ｂ、４ｃおよび４ｄのストライプ幅は、上面に必要なパターンを形成できる程度の幅であればよく、特に限定されない。
【００３４】
次に、図１Ｃに示すように、図１Ｂのシリコンブロック５を加工して、素子間ブロック４ａ、４ｂ、４ｃおよび４ｄと同じ高さ、もしくは素子間ブロックより高さが低い縦薄膜シリコン層２８を形成する。具体的には、上記平坦化された面にＣＶＤによりシリコン酸化膜を約２０ｎｍ堆積し、さらにその上に、ホトレジストプロセスによりレジストマスクを形成する。
【００３５】
次に、そのレジストマスクを用いたエッチングプロセスにより、シリコン酸化膜を細線状にパターンニングする。レジストマスクを除去した後、パターンニングされたシリコン酸化膜をハードマスクとして用いて、シリコンブロック５を細線状に加工する。本実施の形態では、シリコンブロック５を加工した後も、その上のハードマスクは除去せず、スペーサ６として残しておく。これにより、図に示されるように、素子間ブロック４ａと４ｂの間、素子間ブロック４ｂと４ｃの間、素子間ブロック４ｃと４ｄの間に、それぞれ縦薄膜シリコン層２８（半導体部）が所定の間隔をあけて配置された構造が得られる。
【００３６】
本実施の形態では、縦薄膜シリコン層２８の幅は約２０ｎｍである。また、素子間ブロック４ａ、４ｂと縦薄膜シリコン層２８の距離ｄ０は２０ｎｍ、素子間ブロック４ｂ、４ｃと縦薄膜シリコン層２８の距離ｄ１は３０ｎｍ、素子間ブロック４ｃ、４ｄと縦薄膜シリコン層２８の距離ｄ２は４０ｎｍである。言い換えれば、前述のプロセスでは、各素子間ブロックと縦薄膜シリコン層２８の距離が、そのような距離となるようにマスクのパターンを決定する。
【００３７】
次に、図１Ｄに示すように、縦薄膜シリコン層２８とスペーサ６の表面に、ＣＶＤによりゲート絶縁膜７となる極薄のシリコン酸化膜を形成する。あるいは、縦薄膜シリコン層２８の表面を酸化させることにより、縦薄膜シリコン層２８の側面にのみゲート絶縁膜を形成してもよい。なお、以下の説明では、縦薄膜シリコン層２８、スペーサ６、ゲート絶縁膜７を合わせて、フィン８ａ、８ｂ、８ｃと称するものとする。
【００３８】
次に、ＣＶＤにより、図１Ｅに示すように、素子間ブロック４ａ、４ｂ、４ｃおよび４ｄと、フィン８ａ、８ｂおよび８ｃとを覆う、厚さｔＡのルテニウム（Ｒｕ）膜９を堆積する。
【００３９】
本実施の形態では、ルテニウム膜９の厚さｔＡは１０ｎｍである。ルテニウム膜９の厚さを、素子間ブロックとシリコンブロック５の距離と比較した場合、本実施の形態では、ｄ０＝２ｔＡ、ｄ１＞２ｔＡ、ｄ２＞２ｔＡの関係が成り立つ。したがって、ルテニウム膜９を蒸着した場合、素子間ブロック４ａ、４ｂとフィン８ａの間はルテニウム膜９により完全に埋められ、ルテニウム層１２となる。一方、素子間ブロック４ｂ、４ｃとフィン８ｂの間、および素子間ブロック４ｃ、４ｄとフィン８ｃの間は、ルテニウム膜９の蒸着後も隙間が残る。
【００４０】
次に、図１Ｆに示すように、ルテニウム膜９の上に、厚さｔＢのタンタル（Ｔａ）膜１０を蒸着により形成する。但し、タンタル膜１０の厚さｔＢは、ルテニウム膜９の蒸着後に残った隙間が完全に埋まるような厚さとする。
【００４１】
続いて、アニールによりルテニウム膜９とタンタル膜１０を熱反応させる。これにより、図１Ｇに示すように、フィン８ｂ、８ｃの両脇にはルテニウムとタンタルの合金層１３，１４が、また、各素子間ブロックやフィンの上にも、ルテニウムとタンタルの合金層１１が形成される。
【００４２】
ここで、合金ＲｕｘＴａ１−ｘの組成ｘは、合金層１３、合金層１４および合金層１１で、それぞれ異なる。但し、本実施の形態では、ｄ２＝２・（ｔＡ＋ｔＢ）の関係が成り立っているため、合金層１４を構成する合金と合金層１１を構成する合金の組成は同じになる。
【００４３】
合金に含まれるタンタルの割合は、素子間ブロックとフィンとの距離が長いほど多くなる。本実施の形態では、ｄ１＜ｄ２であるため、合金層１４よりも合金層１３のほうが、ｘの値は大きい。
【００４４】
次に、合金層１１の上に、ホトレジストプロセスによりレジストマスクを形成する。そのレジストマスクを用いてエッチングを行い、図１Ｈに示すように、合金層１１の一部を除去する。さらにスペーサ６と、合金層１３、１４と、ルテニウム層１２の一部を除去する。このようなパターンニング処理により、ゲート電極２９，３０および３１が形成される。
【００４５】
図２は、ゲート電極２９，３０および３１が形成された状態の基板の構造を示す概略図である。図に示すように、上記一連のプロセスにより、支持体１上の絶縁層２の上に、素子間ブロック４ａ、４ｂ、４ｃ、４ｄとフィン８ａ、８ｂ、８ｃが交互に配置され、各素子間ブロックとフィンの間でゲート絶縁膜と接する部位を有するゲート電極２９，３０および３１が形成された構造が得られる。フィン８ａ、８ｂ、８ｃの、ゲート電極２９，３０、３１の前記部位に挟まれた領域が、フィン型チャネルとなる。
【００４６】
次に、図２に示した状態の基板の上に、ホトレジストプロセスによりレジストマスクを形成し、フィン８ａ、８ｂ、８ｃの、ゲート電極２９，３０および３１を挟んで一方の側に、イオン打ち込みにより不純物としての砒素（Ａｓ）を導入し、ソース１５を形成する。
【００４７】
一旦レジストマスクを除去した後、同様のプロセスにより、フィン８ａ、８ｂ、８ｃの、ゲート電極２９，３０および３１を挟んで反対の側に、イオン打ち込みにより不純物としてのボロン（Ｂ）を導入し、ドレイン１６を形成する。
【００４８】
次に、上記構造の上に、ＣＶＤによりシリコン酸化膜を堆積した後、そのシリコン酸化膜をＣＭＰにより平坦化し、層間絶縁膜を形成する。さらに、ホトレジストプロセスとエッチングによりコンタクト用の穴を形成し、その穴にタングステンを埋め込んだ後に、その表面をＣＭＰにより平坦化し、コンタクトを形成する。最後に、基板表面にアルミニウムを蒸着し、ホトレジストプロセスとエッチングによるパターンニングを行い、配線を形成する。以上のプロセスにより、ダブルゲート構造のフィン型チャネルＦＥＴが完成する。
【００４９】
この際、前述のように、ゲート電極２９の、ゲート絶縁膜に接する部位は、ルテニウムのみからなる。また、ゲート電極３０、３１の、ゲート絶縁膜に接する部位は、ルテニウムとタンタルの合金からなるが、その組成は異なる。すなわち、上記フィン型チャネルＦＥＴのゲート電極２９、３０、３１は、材料または組成が異なるため、仕事関数もそれぞれ異なる。これは、ゲート電極２９を備えたトランジスタ、ゲート電極３０を備えたトランジスタ、ゲート電極３１を備えたトランジスタのしきい値電流が、それぞれ異なることを意味する。
【００５０】
上記プロセスの説明から明らかであるように、ゲート電極３０、３１の合金の組成ｘは、素子間ブロックとフィンの距離によって決まる。そして、素子間ブロックとフィンの距離は、従来から知られているエッチングプロセスでも十分正確に制御することができる。したがって、上記方法によれば、素子間ブロックとフィンの距離を所望の距離に正確に設定することで、ゲート電極３０、３１のゲート絶縁膜に接する部位の組成ｘを、それぞれ所望の値に設定することができる。
【００５１】
これは、ゲート電極の材料を適切に選択し、さらに基板加工時に素子間ブロックとフィンの距離を適切な距離に設定すれば、各ゲート電極を含むトランジスタのしきい値電流を、所望の値に設定できるということである。すなわち、上記方法によれば、従来から知られている加工技術のみで、同一基板上に形成する複数のトランジスタのしきい値電流を自由に制御することが可能になる。
【００５２】
また、エッチングの精度が一定に保たれている限り、常に同じ組成のゲート電極を形成することができるので、常に同じ特性のＦＥＴを製造することができる。
【００５３】
また、より多くの（４以上の）仕事関数が異なるゲート電極を形成する場合でも、素子間ブロック層を形成する間隔を４種類以上とするだけでよいので、工程数が変化することはない。このように、上記方法によれば、同一基板上に、しきい値電流が異なるトランジスタを、その種類の数に関わらず、簡単なプロセスで形成することができる。
【００５４】
なお、ここで、本実施の形態の方法の特徴および効果を一層明確にするために、従来から提案されているフィン型チャネルＦＥＴの構造と、上記プロセスにより製造されたＦＥＴの構造を比較する。図３は、非特許文献２の中で久本らが提案しているフィン型チャネルＦＥＴの構造概略を示す図である（図２と同様、ゲート電極を形成した直後の基板を示しており、完成されたＦＥＴを示すものではない。）。但し、この構造で、しきい値電流をトランジスタごとに異ならせる方法については、現状有効な提案はなされていない。
【００５５】
図３に示すように、従来から提案されている構造は、絶縁膜２上に、ゲート電極３３を、フィン３２を跨ぐように形成するというものである。この構造で、各ゲート電極を、それぞれ仕事関数が異なる材料で構成しようとすれば、マスクを用いたエッチングプロセスを繰り返さなければならないことは明らかである。
【００５６】
また、この構造では、非特許文献１に示されている方法を応用しようとしても、やはりエッチングプロセスを繰り返すことになる。合金の組成をゲート電極ごとに所望の組成とするためには、ゲート電極ごとに膜厚を正確に制御しなければならないが、図３の構造では、マスクを用いて、領域ごとにエッチング時間を異ならせてエッチングする以外に、同一基板上に膜厚が異なる層を形成することができないからである。これは、同一基板上にしきい値電流が異なる複数種類のトランジスタを形成するためには、ホトレジストプロセスとエッチングプロセスを、その種類と同じ回数だけ繰り返さなければならないことを意味する。
【００５７】
さらに言えば、図３の構造では、フィン３２の側面に形成される膜の厚みを一定にすることは極めて難しい。特にフィンが比較的高い場合には、側面上部と側面下部でエッチング量が異なってしまう場合もある。このため、エッチングプロセスを繰り返しても、結局合金の組成を正確に制御できない可能性が高く、製造された半導体装置の特性も大きくばらつくことが予想される。
【００５８】
すなわち、図３の構造では、同一基板上にしきい値電流の異なる複数種類のトランジスタを形成することは非常に困難であり、また十分な品質の半導体装置を提供できるとも考えられない。しきい値電流の制御について、現状有効な提案がなされていないのは、このように図３の構造が、解決困難な種々の問題を抱えているからであると考えられる。
【００５９】
これに対し、本実施の形態の半導体装置およびその製造方法は、従来から提案されている構造とは異なる構造を採用することによって、従来の構造が抱えていたプロセス上の問題をすべて解決するものであり、その有用性が高いことは明らかである。
【００６０】
なお、上記例はフィンの側面にフィンを挟み込むようにゲート電極の部位が配置されたダブルゲート構造のＦＥＴであるが、上記プロセスは、スペーサ６がない構造（いわゆるトライゲート構造）を形成する方法としても適用可能である。言い換えれば、上記例において、スペーサ６は必ずしも必要ではない。
【００６１】
（実施の形態２）
次に、本発明の他の実施の形態として、個々のトランジスタの占有面積が上記実施の形態よりもより小さいフィン型チャネルＦＥＴと、その製造プロセスを示す。図４Ａ、図４Ｂ，図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆおよび図４Ｇは、本実施の形態のフィン型チャネルＦＥＴを製造するプロセスの、各工程における基板断面図を表す図である。
【００６２】
図４Ａは、プロセス開始前のＳＯＩ基板を表している。実施の形態１と同様、ＳＯＩ基板は、支持体１上に絶縁層２が配置され、その上にシリコン層３が配置された構造の基板である。また、シリコン層３の厚さは約１００ｎｍであり、絶縁層２は、厚さ約１００ｎｍのシリコン酸化膜である。
【００６３】
はじめに、実施の形態１と同様の方法により、シリコン層３にシリコン酸化膜をストライプ状に埋め込み、図４Ｂに示すように、絶縁層２の上に、素子間ブロック４ｅ、４ｆおよび４ｇとシリコンブロック５がストライプ状に交互に配置された構造を形成する。本実施の形態では、後述するように、素子間ブロックの間に複数のフィンを形成するため、シリコンブロック５の幅は、一般的には実施の形態１よりも大きくなる。
【００６４】
次に、実施の形態１と同様の方法によりシリコンブロック５を加工して、素子間ブロック４ｅ、４ｆおよび４ｇと同じ高さ、もしくは素子間ブロックより高さが低く、約２０ｎｍの幅を有する縦薄膜シリコン層２８を形成する。但し、本実施の形態では、素子間ブロック４ｅと素子間ブロック４ｆの間には、５つの縦薄膜シリコン層２８を形成する。この際、素子間ブロック４ｅあるいは素子間ブロック４ｆと、縦薄膜シリコン層２８との距離ｄ０は、約２０ｎｍである。また、縦薄膜シリコン層２８同士の距離ｓ０も約２０ｎｍである。また、素子間ブロック４ｆと素子間ブロック４ｇの間には、３つの縦薄膜シリコン層２８を形成する。この際、素子間ブロック４ｆあるいは素子間ブロック４ｇと、縦薄膜シリコン層２８との距離ｄ１は、約４０ｎｍである。また、縦薄膜シリコン層２８同士の距離ｓ１も約４０ｎｍである。
【００６５】
次に、図４Ｄに示すように、縦薄膜シリコン層２８とスペーサ６の表面に、ＣＶＤによりゲート絶縁膜７となる極薄のシリコン酸化膜を形成する。あるいは、縦薄膜シリコン層２８の表面を酸化させることにより、縦薄膜シリコン層２８表面にのみゲート絶縁膜７を形成してもよい。なお、以下の説明では、縦薄膜シリコン層２８、スペーサ６、ゲート絶縁膜７を合わせて、フィン８ｄ、８ｅとする。
【００６６】
次に、ＣＶＤにより、図４Ｅに示すように、素子間ブロック４ｅ、４ｆ、４ｇ、５枚のフィン８ｄおよび３枚のフィン８ｅを覆う、厚さｔＡのルテニウム（Ｒｕ）膜９を堆積する。本実施の形態では、ルテニウム膜９の厚さｔＡは１０ｎｍである。
【００６７】
ルテニウム膜９の厚さを、素子間ブロックとシリコンブロック５の距離と比較した場合、本実施の形態では、ｄ０＝２ｔＡ、ｓ０＝２ｔＡ、ｄ１＞２ｔＡ、ｓ０＞２ｔＡの関係が成り立つ。したがって、ルテニウム膜９を蒸着した場合、素子間ブロック４ｅと素子間ブロック４ｆの間、正確には素子間ブロック４ｅとフィン８ｄの間、フィン８ｄ同士の間、フィン８ｄと素子間ブロック４ｆの間は、ルテニウム膜９により完全に埋められ、ルテニウム層１２が形成される。
【００６８】
一方、素子間ブロック４ｆと素子間ブロック４ｇの間、正確には素子間ブロック４ｆとフィン８ｅの間、フィン８ｅ同士の間、フィン８ｅと素子間ブロック４ｇの間は、ルテニウム膜９の蒸着後も隙間が残る。
【００６９】
次に、図４Ｆに示すように、ＣＶＤにより、ルテニウム膜９の上に、厚さｔＢのタンタル（Ｔａ）膜１０を堆積する。タンタル膜１０の厚さｔＢは、ルテニウム膜９の蒸着後に残った隙間が完全に埋まるような厚さとする。
【００７０】
続いて、アニールによりルテニウム膜９とタンタル膜１０を熱反応させる。これにより、図４Ｇに示すように、フィン８ｅの両脇にはルテニウムとタンタルの合金層１７が形成される。また、各素子間ブロックやフィンの上にも、ルテニウムとタンタルの合金層１１が形成される。本実施の形態では、ｄ１＝２・（ｔＡ＋ｔＢ）、ｓ１＝２・（ｔＡ＋ｔＢ）の関係が成り立っているため、合金層１７と合金層１１の合金ＲｕｘＴａ１−ｘの組成ｘは同じになる。
【００７１】
次に、実施の形態１と同様のホトレジストプロセスおよびエッチングプロセスにより合金層１１をパターンニングし、ゲート電極を形成する。図５は、ゲート電極が形成された状態の基板の構造を示す概略図である。図に示すように、上記一連のプロセスにより、支持体１上の絶縁層２の上に、素子間ブロック４ｅ、４ｆ、４ｇとフィン８ｄ、８ｅが交互に配置され、ゲート電極が、各素子間ブロックとフィンの隙間の一部、さらにはフィンとフィンの隙間の一部を埋めるように形成された部位を備えた構造が得られる。フィン８ｄ、８ｅの、ゲート電極に挟まれた領域が、フィン型チャネルとなる。
【００７２】
次に、実施の形態１と同様、イオン打ち込みにより、フィン８ｄ、８ｅの、ゲート電極を挟んで一方の側に砒素（Ａｓ）を導入し、ソース１５を形成する。また、フィン８ｄ、８ｅの、ゲート電極を挟んで他方の側にはボロン（Ｂ）を導入してドレイン１６を形成する。
【００７３】
次に、上記基板の上に、層間絶縁膜を形成する。図６は、層間絶縁膜１８が形成された状態を表す図である。層間絶縁膜１８は、イオン打ち込み後の基板上に、ＣＶＤによりシリコン酸化膜を堆積した後、そのシリコン酸化膜をＣＭＰにより平坦化することによって形成する。
【００７４】
次に、図７に示すように、ホトレジストプロセスとエッチングにより、層間絶縁膜１８の一部を加工して局所配線用の溝１９、２０，２１を形成する。さらに、図８に示すように、ホトレジストプロセスとエッチングにより、コンタクト用の溝２２，２３，２４を形成する。
【００７５】
続いて、そのコンタクト用の溝２２，２３，２４が形成された基板上に、ＣＶＤによりタングステン（Ｗ）を堆積し、ＣＭＰにより表面を平坦化する。これにより、図９に示すように、ゲートコンタクト２５、ソースコンタクト２６、ドレインコンタクト２７が形成される。
【００７６】
その後、基板表面にアルミニウムを蒸着し、ホトレジストプロセスとエッチングによるパターンニングを行い、配線を形成する。以上のプロセスにより、ダブルゲート構造のフィン型チャネルＦＥＴが完成する。
【００７７】
本実施の形態のフィン型チャネルＦＥＴは、前述のように、複数のフィンを並べ、各フィンのゲート、ソース、ドレインを共通の配線（コンタクト）により接続して１つのトランジスタを構成したものである。このような構造とすることにより、トランジスタの占有面積を小さくすることができ、また、高い駆動力を得ることができる。
【００７８】
本実施の形態では、ゲート電極の合金の組成ｘは、素子間ブロックとフィンの距離、およびフィンとフィンの距離によって決まる。フィンとフィンの距離は、素子間ブロックとフィンの距離と同様の方法により、正確に制御することができるので、ゲート電極のそれぞれの組成ｘは、実施の形態１の場合と同様、所望の値に設定することができる。これは、同一基板上に形成する複数種類のトランジスタのしきい値電流を自由に制御できるということである。
【００７９】
実施の形態１と同様、エッチングの精度が一定に保たれている限り、常に同じ組成のゲート電極を形成することができるので、常に同じ特性のＦＥＴを製造することができる。
【００８０】
また、より多種類のトランジスタを形成したい場合、あるいはフィン数を増やして、さらに高い駆動力を得たい場合などには、素子間ブロック層を形成する間隔を調整するだけでよく、工程数が増加することはない。このように、本実施の形態の方法によれば、同一基板上に、しきい値電流が異なるトランジスタを、その種類の数に関わらず、簡単なプロセスで形成することができ、また基板上のトランジスタの占有面積を小さくすることができる。
【００８１】
なお、各フィンのゲート、ソース、ドレインを共通の配線により接続した半導体装置について説明したが、例えばゲートのみを共通配線とし、ソース、ドレインは個別に配線してもよい。
【図面の簡単な説明】
【００８２】
【図１Ａ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（ＳＯＩ基板を表す図）
【図１Ｂ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（素子間ブロックの形成工程について説明するための図）
【図１Ｃ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（フィン構造を形成する工程について説明するための図）
【図１Ｄ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（ゲート絶縁膜の形成工程について説明するための図）
【図１Ｅ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（第１の金属を堆積した状態を示す図）
【図１Ｆ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（第２の金属を堆積した状態を示す図）
【図１Ｇ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（アニールによる合金化について説明するための図）
【図１Ｈ】実施の形態１の半導体装置の製造工程における基板断面図を表す図（ゲート電極のパターンニングについて説明するための図）
【図２】ゲート電極が形成された状態の基板の構造を示す概略図
【図３】従来提案されているＦＥＴの構造を示す図
【図４Ａ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（ＳＯＩ基板を表す図）
【図４Ｂ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（素子間ブロックの形成工程について説明するための図）
【図４Ｃ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（フィン構造を形成する工程について説明するための図）
【図４Ｄ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（ゲート絶縁膜の形成工程について説明するための図）
【図４Ｅ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（第１の金属を堆積した状態を示す図）
【図４Ｆ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（第２の金属を堆積した状態を示す図）
【図４Ｇ】実施の形態２の半導体装置の製造工程における基板断面図を表す図（アニールによる合金化について説明するための図）
【図５】ゲート電極が形成された状態の基板の構造を示す概略図
【図６】層間絶縁膜形成後の基板を表す図
【図７】局所配線用溝を形成した状態を示す図
【図８】コンタクト用溝を形成した状態を示す図
【図９】完成した半導体装置（チップ）の構造概要を示す図。
【符号の説明】
【００８３】
１  支持体、  ２  絶縁膜、  ３  シリコン層、  ４ａ−４ｇ  素子間ブロック、  
５  シリコンブロック、  ６  スペーサ、  ７  ゲート絶縁膜、  ８ａ−８ｅ  フィン、
９  ルテニウム膜、  １０  タンタル膜、  １１，１３，１４，１７  合金層、
１２  ルテニウム層、  １５  ソース、  １６  ドレイン、  １８  層間絶縁膜、
１９，２２，２３，２４  溝、  ２５  ゲートコンタクト、  ２６  ソースコンタクト、
２７  ドレインコンタクト、  ２８  縦薄膜シリコン層、  
２９，３０，３１，３３  ゲート電極、  ３２  フィン
【図１Ａ】
2005268553.tif 000003
【図１Ｂ】
2005268553.tif 000004
【図１Ｃ】
2005268553.tif 000005
【図１Ｄ】
2005268553.tif 000006
【図１Ｅ】
2005268553.tif 000007
【図１Ｆ】
2005268553.tif 000008
【図１Ｇ】
2005268553.tif 000009
【図１Ｈ】
2005268553.tif 000010
【図２】
2005268553.tif 000011
【図３】
2005268553.tif 000012
【図４Ａ】
2005268553.tif 000013
【図４Ｂ】
2005268553.tif 000014
【図４Ｃ】
2005268553.tif 000015
【図４Ｄ】
2005268553.tif 000016
【図４Ｅ】
2005268553.tif 000017
【図４Ｆ】
2005268553.tif 000018
【図４Ｇ】
2005268553.tif 000019
【図５】
2005268553.tif 000020
【図６】
2005268553.tif 000021
【図７】
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【図８】
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【図９】
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