(57)【要約】【課題】絶縁体上に単結晶シリコン層が形成されるような形でＳＰＥＲ技術を用いる一方で、ＳＯＩ上に半導体基板およびデバイスを生成する製造処理を提供する。【解決手段】  半導体デバイスの製造方法は、デバイスに、絶縁層上に位置する単結晶半導体層を伴うデバイスを設ける工程を含む。この方法は、以下の工程により特徴付けられる。半導体層上にマスクを設けて第１シールド部分および第１非シールド部分を設ける工程。第１非シールド部分をアモルファス化して単結晶半導体層の第１アモルファス化部分を生成する工程。第１アモルファス化部分に第１ドーパントを注入する工程。第１シールド部分を単結晶シードとして使用する一方で、第１固相エピタキシャル再成長処置を半導体デバイスに適用する工程。【選択図】図４
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【特許請求の範囲】
【請求項１】
デバイスに、絶縁層（５）上に位置する単結晶半導体層（３）を設ける工程を含む、半導体デバイス（１）の製造方法であって、
前記半導体層（３）上にマスク（９）を設けて第１シールド部分および第１非シールド部分を設ける工程と、
第１非シールド部分をアモルファス化して前記単結晶半導体層（３）の第１アモルファス化部分（３ｂ）を生成する工程と、
前記第１アモルファス化部分（３ｂ）に第１ドーパント（７）を注入する工程と、
前記第１シールド部分を単結晶シードとして使用する一方、第１固相エピタキシャル再成長処置を前記半導体デバイス（１）に適用する工程とを含むことを特徴とする方法。
【請求項２】
前記半導体層（３）上に第２マスク（１５）を設けて第２シールド部分および第２非シールド部分を設ける工程であって、前記第２非シールド部分の少なくとも一部は実質的に前記第１シールド部分と一致している工程と、
前記第２非シールド部分の少なくとも一部をアモルファス化して第２アモルファス化部分（３ｅ）を生成する工程と、
前記第２アモルファス化部分（３ｅ）内に第２ドーパント（７＊）を注入する工程と、
第２固相エピタキシャル再成長処置を前記半導体デバイス（１）に適用する工程とをさらに含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記半導体層（１）が１０ｎｍから１００ｎｍの厚みを有することを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記絶縁層（５）が二酸化珪素（ＳｉＯ２）であることを特徴とする、請求項１〜３のいずれか１つに記載の方法。
【請求項５】
前記アモルファス化が、Ｇｅ、ＧｅＦ２、およびＳｉの組から選択される粒子で実行されることを特徴とする、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
前記アモルファス化および前記注入がＡｓで同時に実行されることを特徴とする、請求項１〜４のいずれか１つに記載の方法。
【請求項７】
前記第１固相エピタキシャル再成長処置が、１秒から１分の期間の間に、５５０℃から７５０℃の間の温度でアニーリングする工程を含んでいることを特徴とする、請求項１〜６のいずれか１つに記載の方法。
【請求項８】
前記第２固相エピタキシャル再成長処置が、１秒から１分の期間の間に、５５０℃から７５０℃の間の温度でアニーリングする工程を含んでいることを特徴とする、請求項２〜７のいずれか１つに記載の方法。
【請求項９】
請求項１〜８のいずれか１つに記載の方法により製造された半導体デバイス（１）。
【請求項１０】
請求項９に記載の半導体デバイス（１）を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁体層上に、単結晶半導体層を伴うデバイスを提供することを含む半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
現在、シリコンオンインシュレータ（ＳＯＩ）ウエハ、あるいは基板上に、半導体デバイスを製造することが知られている。しかしながら、問題は、絶縁体上でシリコンが成長する間の、多結晶Ｓｉ結晶の形成であろう。多結晶質結晶の形成は、絶縁体上のシリコン層内に製造された、トランジスタおよび他のデバイスのパフォーマンスを途絶させる場合がある。一般に、これは、シリコン層が成長する以前に、１つ以上の単結晶シリコンシードを提供することにより解決される。一例は、特許文献１に見出すことができる。半導体デバイスの製造における近年の進展は、固相エピタキシャル再成長（ＳＰＥＲ）の使用である。ＳＰＥＲの例は、特許文献２に提供されている。この従来技術文書によると、ＳＰＥＲは、アモルファス化されたシリコンを再結晶させて実質的に一様な結晶化したシリコンにするために、前もってアモルファス化（すなわち、プレアモルファス化）したシリコンを５５０℃から６５０℃で加熱する必要がある。
【特許文献１】米国特許第５，９４８，１６２号明細書
【特許文献２】米国特許第６，０６３，６８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、絶縁体上に単結晶シリコン層が生成されるような形でＳＰＥＲ技術を用いる一方で、ＳＯＩ上に半導体基板およびデバイスを生成する製造処理を提供することである。
【課題を解決するための手段】
【０００４】
したがって、本発明は、以下のように特徴付けられる。
第１シールド部分および第１非シールド部分を提供するために、前記半導体層上にマスクを提供すること；
前記単結晶半導体層の第１アモルファス化部分を生成するために、第１非シールド部分をアモルファス化すること；
前記第１アモルファス化部分に、第１ドーパントを注入すること；
前記第１シールド部分を単結晶シードとして使用する一方で、第１固相エピタキシャル再成長処置を前記半導体デバイスに適用すること。
【０００５】
１つの実施例では、上述の方法は、さらに、以下のように特徴付けられる。
第２シールド部分および第２非シールド部分を提供するよう、前記半導体層上に第２マスクを提供すること、前記第２非シールド部分の少なくとも若干は、実質的に前記第１シールド部分と一致している；
第２アモルファス化部分を生成するために、前記第２非シールド部分の少なくとも若干をアモルファス化すること；
前記第２アモルファス化部分内に第２ドーパントを注入すること、第２固相エピタキシャル再成長処置を前記半導体デバイスに適用すること。
【発明の効果】
【０００６】
本発明は、エピタキシャル再成長後に、完全に上質の、単結晶シリコンを提供する。この技術は、既存の半導体製作処理へ、継ぎ目なく統合可能であり、ＳＯＩウエハへ容易に適用可能である。特に、本発明は、薄膜を扱う際に、有利に使用可能である。
【０００７】
ＳＰＥＲの代わりに、液相エピタキシャル再成長、あるいはラピッドサーマルアニーリングのような、接合形成に使用する他の技術が使用可能である。
【発明を実施するための最良の形態】
【０００８】
本発明は、ここで、本発明に従う半導体装置の製作の異なるステップを示した、添付図面図１から図７を参照して説明される。図面内の同一参照番号は同一部品を示している。
【０００９】
図１は、容易に利用可能なシリコンオンインシュレータ（ＳＯＩ）デバイス１を示している。ＳＯＩデバイス１は、絶縁層５上に形成された単結晶シリコン層３を含んでいる。ＳＯＩデバイス１は、エピタキシャル成長など、任意の現在既知の技術を用いて製造されてもよい。絶縁層５の下には、例えば半導体で製造された、基板（図示せず）が提供されていてもよい。シリコン層３は、厚みｄを有している。
【００１０】
図２では、第１マスク９は、単結晶シリコン層３上に位置決めされる。ＳＯＩデバイス１および第１マスク９のアセンブリは、粒子７を伴う注入処置（ボンバードメント）に対して曝されている。粒子７は、例えば、Ｇｅ、ＧｅＦ２、およびＳｉを包括する組の少なくとも１つを含んでいてもよい。しかしながら、また、キセノン（Ｘｅ）、アルゴン（Ａｒ）あるいはインジウム（Ｉｎ）、砒素（Ａｓ）、燐  （Ｐ）  のような原子、あるいはイオンが適用されてもよい。粒子７は、層３のアモルファス化を引き起こす。しかしながら、層３が第１マスク９によりシールドされている箇所では、いかなるアモルファス化も起こらない。層３のアモルファス化部分は図２に参照数字３ｂで示されており、単結晶のまま残った部分は図２に参照数字３ａで示されている。粒子７は、層３ｂ全体、すなわち、層３の厚みｄを越えて、絶縁層５とのインタフェースまで浸透する。注入パラメータは、活性領域、接合部、あるいはトランジスタチャンネルの所望の特性に対して、適切に選択されるべきである。しかしながら、アモルファス化パラメータは、Ｓｉ／ＳｉＯ２インタフェース（すなわち、シリコン層３と絶縁層５との間のインタフェース）へ最小限の損傷しか与えないように調整されるべきである。適当なパラメータは、線量が１０１５原子／ｃｍ２、かつエネルギーが２〜３０ｋｅＶのＧｅでもよい。
【００１１】
続いて、図３に示したように、ＳＯＩデバイス１と第１マスク９のアセンブリは、粒子１１によるドーパント処置へ曝される。粒子１１は適当なドーパントを含んでいる。ドーパントは、後者のアモルファス化特性により、部分３ｂ内へ容易に吸収されことになる。ドーパントを伴う部分３ｂは、図３内に参照数字３ｃで示されている。これに反して、制限されたドーパント線量は、単結晶部分３ａを浸透することになる。これにより、ドーパント  （アモルファス）部分３ｃと単結晶部分３ａとの間で、非常に鋭く、有利な移行が可能となることに留意されたい。
【００１２】
図４では、前の処理ステップで存在していた第１マスク９が除去されている。その後、ＳＯＩデバイス１はアニーリングされる。使用される典型的な温度は、１秒から１分の典型的な時間において、５５０℃から７５０℃の間で変化する。これにより、いわゆる「エピタキシャル再成長」が生成される。単結晶部分３ａが存在しているので、層３の隣接する被ドーピング部分３ｃは、アニーリングの後にさらに単結晶となる。こうした関係で、単結晶部分３ａは「シード」とも呼ばれている。したがって、ＳＯＩデバイス１は、アニーリング後に、再び単結晶層３を含むことになる。現段階で単結晶である被ドーピング部分３ｃは、図４に参照数字３ｄで示されている。半導体デバイスでは、部分３ｄのうちの１つは、例えば、ソースとして機能し、さらに他のものはドレインとして機能する。
【００１３】
図５では、ＳＯＩデバイスの（被ドーピング、単結晶）部分３ｄは、第２マスク１５により覆われている。続いて、アセンブリは、上で図２に関連して説明したように用いられる粒子７と同等の、粒子７＊を伴う注入処置（ボンバードメント）に対して再び曝される。今回は、アセンブリは粒子７＊に対してシールドされていないので、層３の部分３ａはアモルファス化される。第２マスク５を、正確に部分３ｄ上に配置することは、困難であろう。例えば、図５において２つの小さな矢印で示したような、部分３ｄ対する第２マスク５の右への僅かなシフトは、後者の若干の部分にアモルファス化を引き起こす場合もある。図５では、これは破線で示されている。また、マスク１５の下では、粒子７＊の拡散も若干起こると思われる。これにより、この層内のアモルファスと単結晶部分との間の移行は、さほど急激ではなくなる。この拡散効果はまた、図２の部分３ａと部分３ｂとの間の移行の「急激さ」に、その影響を与える。層３の全厚みｄを越える部分３ａのアモルファス化は、アモルファス部分３ｅの形成をもたらす。
【００１４】
図６では、ＳＯＩデバイス１および第２マスク１５のアセンブリは、粒子１７による、他のドーパント処置に曝される。粒子１７は、層３のアモルファス部分３ｅに浸透することになる。結果として、被ドーピング部分３ｆが生じことになる。この部分３ｆは、まだアモルファスのままである。
【００１５】
マスク１５の除去後、ＳＯＩデバイスは、再びアニーリングされる（エピタキシャル再成長）。適当な時間はおよそ１分間であり、さらに、適温は５５０℃と７５０℃との間であろう。今回は、アモルファス部分３ｆに隣接する単結晶部分３ｄは、シードとして機能する。ＳＯＩデバイス１のアニーリング後に、結果として、アモルファス部分３ｆから、単結晶被ドーピング部分３ｇが生じることになる。この部分３ｇは、図７に示されている。代替的に、図５に関連して説明したような粒子７＊による注入処置（ボンバードメント）、および、図６に関連して説明したような粒子１７によるドーパント処置は、省略可能である。層３がすでにドーピングの適切なタイプおよびレベルを有している場合は、後者が可能である。
【００１６】
図７には、被ドーピング部分３ｇ上へ付着されたゲート酸化物１７０が示されている。ゲート酸化物１７０の上には、ゲート１９が形成される。当業者には明白なように、層とワイヤの適当な接続は、通常、トランジスタである半導体デバイスの製造を完了するために必要である。
【００１７】
図３に関連して説明したように、ドーパント処置で使用される典型的な粒子は、エネルギーが５ｋｅＶ未満、および線量が１０１５原子／ｃｍ２のホウ素（Ｂ）である。図５のドーパント処置では、エネルギーが７０ｋｅＶ未満、および線量が１×１０１４〜３×１０１５原子／ｃｍ２の燐（Ｐ）である。他のオプションは、エネルギーが１０ｋｅＶ未満、および線量が１×１０１４〜３×１０１５原子／ｃｍ２の砒素（Ａｓ）である。しかしながら、当業者に知られているように、ドーパントの他のいかなる適当な組合せも使用可能であろう。さらには、図３のＳＯＩデバイス内には、（ＭＯＳ）トランジスタ以外のデバイスも製造可能である。
【００１８】
アモルファス化およびドーピングの処理ステップは、上述のように、砒素（Ａｓ）などの自己アモルファス化ドーパントが使用されている場合、単一の処理ステップに統合可能である。
【００１９】
本発明は、シリコンオンインシュレータに関連して説明されてきたが、その原則は、他の既知の、絶縁体上の半導体材料にも同等に良好に適用可能である。
【図面の簡単な説明】
【００２０】
【図１】ＳＯＩデバイスを示す縦断面図である。
【図２】単結晶シリコン層上に第一マスクを配置し、粒子７の注入処理を行う状態を示す縦断面図である。
【図３】単結晶シリコン層上に第一マスクを配置し、粒子１１の注入処理を行う状態を示す縦断面図である。
【図４】図３の処理後に、第一マスクを除去した状態を示す縦断面図である。
【図５】ＳＯＩデバイスの部分３ｄが第２マスクで覆われ、粒子７＊の注入処理を行う状態を示す縦断面図である。
【図６】ＳＯＩデバイスおよび第２マスクのアセンブリに粒子１７の注入処理を行う状態を示す縦断面図である。
【図７】被ドーピング部分上にゲート酸化物を付着させた状態を示す縦断面図である。
【符号の説明】
【００２１】
１  ＳＯＩデバイス、３  シリコン層、５  絶縁層、７  粒子、９  第１マスク、１５  第２マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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