(57)【要約】【課題】基板と基板上のＮ(X) Ｙ(1-X) ＡｌＯ3 の層とを備える部材を提供する。【解決手段】Xはゼロより大きく１より小さいモル分率であり、Ｎは、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ、およびＬｕから選択された元素である。この部材は、層１５によって基板１０から電気的に分離された電極１４をさらに備える電子デバイスであってもよい。特に、この層１５の誘電性特性により、この層１５は、必ずしもそれ専用というわけではないが、電界効果型トランジスタ・デバイスのゲート電極を電気的に分離するために著しく有用になる。この層１５は、分子線エピタキシによって基板１０上に形成されてもよい。【選択図】      図６
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【特許請求の範囲】
【請求項１】
基板と、前記基板上のＮ(X) Ｙ(1-X) ＡｌＯ3 の層とを備え、
Xはゼロより大きく１より小さいモル分率であり、Ｎは、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕから選択された元素である部材。
【請求項２】
ＮはＬａである請求項１に記載の部材。
【請求項３】
前記層は、菱面体晶系ペロブスカイト型構造を有する請求項１または２に記載の部材。
【請求項４】
前記層は、１５〜３５の平均誘電率値を有する請求項３に記載の部材。
【請求項５】
Xは、０．０７より大きい請求項２〜４のいずれかに記載の部材。
【請求項６】
Xは、０．４より小さい請求項５に記載の部材。
【請求項７】
前記層によって前記基板から電気的に分離された電極をさらに備える請求項１〜６のいずれかに記載の部材。
【請求項８】
請求項７に記載の部材を備える電子デバイス。
【請求項９】
請求項７に記載の部材を備える電界効果型トランジスタ・デバイスであって、前記電極は前記電界効果型トランジスタ・デバイスのゲートである電界効果型トランジスタ・デバイス。
【請求項１０】
分子線エピタキシによって前記基板上に前記層を形成する工程を含む、請求項１〜７のいずれかに記載の部材を製造する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には誘電体材料に関し、特に、半導体スイッチ・デバイス用の誘電体材料に関する。
【０００２】
【従来の技術】
超ＬＳＩ（ＶＬＳＩ）アプリケーション用の従来の半導体スイッチ・デバイスは、ＣＭＯＳスイッチを含む。ＣＭＯＳスイッチは、典型的に、ソース電極とドレイン電極との間のシリコン基板に広がる導通チャネルを有する電界効果型トランジスタを含む。ゲート電極が、当該ソース電極およびドレイン電極間の基板上に配置される。一般的に、ゲート電極は、二酸化シリコンのゲート誘電体層によってチャネルから絶縁される。動作時において、ソース電極およびドレイン電極間のチャネルを通る電流の流量が、ゲート電極への電圧の印加によって制御される。
【０００３】
今までのところ、ＣＭＯＳ技術に基づくマイクロプロセッサの性能は、時の経過とともにかなり急激に増大してきた。マイクロプロセッサの性能のこの継続的な増大は、ＣＭＯＳデバイスのフィーチャ・サイズの継続的な縮小によって少なくとも部分的に促進されてきた。ゲート誘電体の厚さは、フィーチャ・サイズの縮小に対応して縮小される。しかしながら、フィーチャ・サイズが０．１マイクロメータを越えて縮小されるとき、ゲート誘電体の厚さが非常に薄くなるため、二酸化シリコンがゲート誘電体材料として使われているゲート／チャネル間で電気的破壊が発生する。破壊と同時に、ゲート誘電体層は電気的に導電性になる。明らかに、この結果は望ましくなく、そして、ゲート誘電体材料として二酸化シリコンを用いるＣＭＯＳデバイスをスケール（scale）できる範囲に下限を設ける。したがって、デバイスのフィーチャ・サイズの継続的な縮小を可能にして、マイクロプロセッサの性能の継続的な増大を可能にするような、二酸化シリコンの代わりの誘電体材料を提供することが望ましい。二酸化シリコンは、約４．０の静電誘電率（ｋ）を有する。二酸化シリコンよりも大幅に高いｋ値を有するゲート誘電体材料を提供することが望ましい。このような材料は、現在のＣＭＯＳ半導体技術を存続させながら、二酸化シリコンで現在可能なものよりも薄いゲート誘電体層を可能にする。約２ｎｍ以下の厚さのゲート誘電体層が好ましい。
【０００４】
二酸化シリコンに取って代わる代替のゲート誘電体材料として研究されてきた１つの材料がＡｌ2 Ｏ3 である。Ａｌ2 Ｏ3 に関するｋ値は約１０である。一方、Ａｌ2 Ｏ3 に付随する問題は、それが、二酸化シリコンと比較した電荷キャリア移動度の著しい低下を導入するということである。ゲート誘電体材料としてのＡｌ2 Ｏ3 に付随する他の問題は、それがホウ素拡散の影響を受けやすいということである。ホウ素は、オーミックコンタクト等を製造するためにＣＭＯＳデバイスにおいてドーパントとして普通に使われている。ゲート誘電体層へのホウ素の拡散は、ゲート誘電体層の誘電性特性の望ましくない劣化を引き起こす。加えて、二酸化シリコンの層が、Ａｌ2 Ｏ3 とシリコンとの間の界面において典型的に形成される。この二酸化シリコン層は、有効なｋ値をさらに小さくする。これらの問題は、ＣＭＯＳデバイス用のゲート誘電体材料である二酸化シリコンの代わりとしてＡｌ2 Ｏ3 を研究するさらなる努力を、一般的に思いとどまらせてきた。
【０００５】
【発明が解決しようとする課題】
本発明によれば、基板と、基板上のＮ(X) Ｙ(1-X) ＡｌＯ3 の層とを備え、Xはゼロより大きく１より小さいモル分率であり、Ｎは、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕから選択された元素である部材を提供する。
【０００６】
【課題を解決するための手段】
本発明の好適な実施形態において、ＮはＬａである。この層は、好ましくは菱面体晶系ペロブスカイト型構造（rhombohedral perovskite structure）を有する。本発明の特に好適な実施形態において、この層は、１５〜３５の平均誘電率値を有する。モル分率Xは、好ましくは０．０７より大きい。一方、本発明の特に好適な実施形態において、Xは、０．４より小さい。本発明の一部の応用においては、この層によって基板から電極を電気的に分離してもよい。このような応用の例は、導通チャネルからゲート電極を分離するのにこの層が特に適合する電界効果型トランジスタのような電子デバイスを含む。分子線エピタキシによって基板上にこの層を形成してもよい。
【０００７】
本発明の好適な実施形態において、ＬａＡｌ酸化物とＹＡｌ酸化物との合金を含むゲート誘電体材料が提供される。菱面体晶系結晶形（rhombohedral form）のこの合金は、約２５〜３０の平均ｋ値を有益に有する。さらに、このような結晶形のこの合金は、比較的高い空間的異方性を有する。比較的高い空間的異方性は、チャネルと直交して延びる方向に約５０の極めて高いｋ値を生じさせる。この方向を以下“Ｚ方向”と呼ぶ。加えて、この合金は、Ｚ方向と直交する面内に十分にハードなフォノンを与える。このようなフォノンは、フォノン散乱による移動度の低下を防止する。さらに、この合金は、熱力学的安定性の向上を示し、シリコンとの良好な界面特性を示す。
【０００８】
添付図面を参照して、本発明の好適な実施の形態を、例のみとして以下に説明する。
【０００９】
【発明の実施の形態】
Ａｌ2 Ｏ3 とＹ2 Ｏ3 との化学量合金（stoichiometric alloy）が、斜方晶系ペロブスカイト型構造（orthorhombic perovskite structure）と約１５のｋ値とを有する、結晶構造の固溶体ＹＡｌＯ3 （ＹＡＰ）を生じさせるということが実験により示された。ＹＡｌＯ3 は、おそらく等方性である。加えて、Ｙ2 Ｏ3 ／Ｓｉ（１００）界面は、良好な電気的特性を有する。これに対して、Ａｌ2 Ｏ3 とＬａ2 Ｏ3 との化学量合金は、菱面体晶系ペロブスカイト型構造と約２６のｋ値とを有する、結晶構造の固溶体ＬａＡｌＯ3 （ＬＡＲ）を生じさせる。ＬａＡｌＯ3 は、おそらく高度に異方性である。一方、Ｌａ2 Ｏ3 ／Ｓｉ（１００）界面は、良好な電気的特性を有さない。これにもかかわらず、ＹＡｌＯ3 とＬａＡｌＯ3 との合金が驚くほど好ましい誘電体特性を有することが確認された。この特性を以下に詳細に述べる。
【００１０】
図１を参照すると、曲線１は、Ｌａ濃度の関数としての斜方晶系ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 の理論上の平均ｋ値を示す。曲線２は、Ｌａ濃度の関数としての菱面体晶系ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 の理論上のｋ値を示す。曲線１および２は、菱面体晶系構造のｋ値が組成範囲（composition range）の全体にわたって斜方晶系構造のｋ値よりはるかに大きいことを示す。
【００１１】
図２を参照すると、曲線３は、Ｌａ濃度の関数としてのペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3のＺ方向の実際のｋ値の変化を示す。Ｌａの比較的低い濃度、すなわち約７％未満では、Ｌａ(X) Ｙ(1-X) ＡｌＯ3 の菱面体晶系構造は不安定である。したがって、約７％のＬａ濃度未満では、Ｌａ(X) Ｙ(1-X) ＡｌＯ3 は斜方晶系構造になる。曲線３によって示されるように、斜方晶系結晶形のＬａ(x) Ｙ(1-x) ＡｌＯ3 は、Ｚ方向において比較的低いｋ値を示す。一方、約７％のＬａ濃度において、Ｌａ(X) Ｙ(1-X) ＡｌＯ3 の菱面体晶系結晶形が安定する。曲線３によって示されるように、菱面体晶系結晶形のＬａ(X) Ｙ(1-X) ＡｌＯ3 は、Ｚ方向において著しく高いｋ値を示す。したがって、約７％のＬａ濃度におけるＬａ(X) Ｙ(1-X) ＡｌＯ3 の斜方晶系相と菱面体晶系相との間の転移に対応する曲線３に大きい段がある。曲線３は、イットリウムに豊む菱面体晶系ペロブスカイトがＺ方向において高度に異方性の誘電性特性を示すということを表す。
【００１２】
上述の菱面体晶系相と斜方晶系相との間の転移についてのさらなる理解を、図３から得ることができる。図３において、曲線４は、Ｌａ濃度の関数としてのＬａ(X) Ｙ(1-X) ＡｌＯ3 の菱面体晶系相と斜方晶系相との間の凝集エネルギの差ΔＥcoh を示す。比較的低いＬａ濃度、すなわち約７％のＬａ濃度未満において、ΔＥcoh は、斜方晶系構造の安定性に対応してプラスである。一方、より高いＬａ濃度、すなわち約７％のＬａ濃度以上では、ΔＥcoh は、菱面体晶系構造の安定性に対応してマイナスである。曲線４のゼロとの交点は、Ｚ方向における約５０のｋ値に対応する。Ｙに豊む菱面体晶系Ｌａ(X) Ｙ(1-X) ＡｌＯ3 のＺ方向での驚くほど高い誘電性特性のさらなる例示を図４に与える。図４において、曲線５は菱面体晶系Ｌａ(X) Ｙ(1-X) ＡｌＯ3 に対応し、曲線６は斜方晶系Ｌａ(X) Ｙ(1-X) ＡｌＯ3 に対応する。
【００１３】
７０〜９０％の範囲のＹ濃度と３０〜１０％の範囲の対応するＬａ濃度とを有する四元Ｌａ(X) Ｙ(1-X) ＡｌＯ3 合金が、現在まで研究された他の誘電体酸化物と比べて特に好ましい特性を有する。多結晶構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 は、驚くほど高い誘電率，熱力学的安定性，そしてシリコンとの界面における良好な電気的特性を示す。誘電体性能を最適にするために、Ｌａ(X) Ｙ(1-X) ＡｌＯ3 を好ましくはエピタキシャルに成長させる。分子線エピタキシが特に好ましい成長手法の１つである。一方で、他の成長手法を使用できることが理解できる。エピタキシャル成長が好ましい、というのは、このようにして作られた多結晶構造がソフトフォノン（soft-phonon）をエピタキシャル成長の方向に制限するからである。このような制限がない場合には、誘電体スクリーニング（screening）と面内の電子のフォノン散乱とが性能を劣化させる。一方、本発明がアモルファス構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 にまで及ぶということが理解できる。
【００１４】
図５を参照すると、Ｌａ0.1 Ｙ0.9 ＡｌＯ3 の原子構造がそこに表される。原子席（atomic site）７は、酸素原子によって占められた場所を示す。原子席８は、アルミニウム原子によって占められた場所を示す。原子席９は、９０％の確率でイットリウム原子かまたは１０％の確率でランタン原子によって占められた場所を示す。
【００１５】
図６を参照すると、本発明を実施するＣＭＯＳ電界効果型トランジスタ（ＦＥＴ）の一例は、シリコン基板１０を含む。導通チャネル１１が、ソース（Ｓ）電極１２とドレイン（Ｄ）電極１３との間の基板１０を通して広がる。ゲート（Ｇ）電極１４が、ソース電極１２とドレイン電極１３との間の基板１０上に配置される。本発明の特に好ましい実施形態において、ソース電極１２とドレイン電極１３とは、オーミックコンタクトを有する。ゲート電極１４は、ゲート誘電体層１５によってチャネル１１から電気的に絶縁される。ゲート誘電体層１５は、好ましくはほぼ１０％のＬａ濃度を有する菱面体晶系ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 （Xはモル分率）から作られる。動作時において、ソース電極１２とドレイン電極１３との間のチャネル１１を通る電流の流量は、ゲート電極１４への電圧の印加によって制御される。本発明を、ｎチャネルＦＥＴデバイスとｐチャネルＦＥＴデバイスとの双方に適用できることが理解できる。
【００１６】
誘電体材料としてのＬａ(X) Ｙ(1-X) ＡｌＯ3 に関連して、本発明の好適な実施の形態を上述した。しかしながら、本発明は、Ｌａ(X) Ｙ(1-X) ＡｌＯ3 におけるＬａの含有に制限されない。本発明は、ランタニド系列の他の元素によるＬａ(X) Ｙ(1-X) ＡｌＯ3 内のＬａの置換を同様に意図している。したがって、本発明の他の実施の形態において、Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，およびＬｕのうちのいずれかをＬａ(X) Ｙ(1-X) ＡｌＯ3 内のＬａと置換することができる。
【００１７】
さらに、電界効果型トランジスタ・デバイスに関連して本発明の好適な実施の形態を上述したが、基板上に誘電体材料が配置される他の部材に本発明を同様に適用できることが理解できる。このような部材は、例えばキャパシタのような電気的電荷蓄積デバイス（electrical charge storing device）を含む。他の多くの応用が可能である。
【００１８】
要するに、基板と、この基板上のＮ(X) Ｙ(1-X) ＡｌＯ3 の層とを備え、Xはゼロより大きく１より小さいモル分率であり、Ｎは、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，およびＬｕから選択された元素である部材を、本発明の例としてここに述べた。この部材は、当該層によって基板から電気的に分離された電極をさらに備える電子デバイスであってもよい。特に、この層の誘電性特性により、この層は、必ずしもそれ専用というわけではないが、電界効果型トランジスタ・デバイスのゲート電極を電気的に分離するために著しく有用になる。この層は、分子線エピタキシによって基板上に形成されてもよい。
【００１９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）基板と、前記基板上のＮ(X) Ｙ(1-X) ＡｌＯ3 の層とを備え、Xはゼロより大きく１より小さいモル分率であり、Ｎは、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕから選択された元素である部材。
（２）ＮはＬａである上記（１）に記載の部材。
（３）前記層は、菱面体晶系ペロブスカイト型構造を有する上記（１）または（２）に記載の部材。
（４）前記層は、１５〜３５の平均誘電率値を有する上記（３）に記載の部材。
（５）Xは、０．０７より大きい上記（２）〜（４）のいずれかに記載の部材。
（６）Xは、０．４より小さい上記（５）に記載の部材。
（７）前記層によって前記基板から電気的に分離された電極をさらに備える上記（１）〜（６）のいずれかに記載の部材。
（８）上記（７）に記載の部材を備える電子デバイス。
（９）上記（７）に記載の部材を備える電界効果型トランジスタ・デバイスであって、前記電極は前記電界効果型トランジスタ・デバイスのゲートである電界効果型トランジスタ・デバイス。
（１０）分子線エピタキシによって前記基板上に前記層を形成する工程を含む、上記（１）〜（７）のいずれかに記載の部材を製造する方法。
【図面の簡単な説明】
【図１】斜方晶系および菱面体晶系ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 についてのランタンのパーセンテージモル分率に対する理論上の平均ｋ値のグラフである。
【図２】ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 についてのランタンのパーセンテージモル分率に対するＺ方向の実際のｋ値のグラフである。
【図３】ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 についてのランタンのパーセンテージモル分率に対する凝集エネルギの差のグラフである。
【図４】斜方晶系および菱面体晶系ペロブスカイト型構造のＬａ(X) Ｙ(1-X) ＡｌＯ3 についてのランタンのパーセンテージモル分率に対するＺ方向の理論上のｋ値のグラフである。
【図５】菱面体晶系Ｌａ0.1 Ｙ0.9 ＡｌＯ3 の原子構造の等角図である。
【図６】ＣＭＯＳ電界効果型トランジスタの断面図である。
【符号の説明】
７，８，９  原子席
１０  シリコン基板
１１  導通チャネル
１２  ソース電極
１３  ドレイン電極
１４  ゲート電極
１５  ゲート誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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