(57)【要約】【課題】  無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器を提供すること。【解決手段】  入力される差動信号４０を増幅する差動増幅段回路４１と、この差動増幅段回路４１から出力される内部信号４２，４３に応じて動作する出力段回路４４とを有する。そして、出力段回路４４は、正側電源ＶＤＤと当該出力段回路４４の出力端子４５との間に接続され、内部信号４２，４３に応じて電流駆動する第１の駆動素子４６と、負側電源ＶＳＳと出力端子４５との間に接続され、内部信号４２，４３に応じて電流駆動する第２の駆動素子４７とを備え、第１の駆動素子４６は、各々閾値電圧が異なる２種類以上の能動素子Ｐ１，Ｐ１が並列に接続されて構成され、第２の駆動素子４７は、各々閾値電圧が異なる２種類以上の能動素子Ｎ１，Ｎ１が並列に接続されて構成されるようにする。【選択図】      図１
2005123716.tif 000002
【特許請求の範囲】
【請求項１】
入力される差動信号を増幅する差動増幅段回路と、この差動増幅段回路から出力される増幅信号に応じて動作する出力段回路とを有する差動増幅器において、
前記出力段回路は、
正側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第１の駆動回路と、
負側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第２の駆動回路とを備え、
前記第１及び第２の駆動回路の少なくとも１つは、各々閾値電圧が異なる２種類以上の能動素子が並列に接続されてなる
ことを特徴とする差動増幅器。
【請求項２】
前記第１及び第２の駆動回路は、プッシュ・プル動作を行う
ことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第１及び第２の駆動回路の少なくとも１つにおいて並列に接続されてなる２種類以上の能動素子の何れかが、前記出力端子における出力信号が無い無信号出力状態時に、オフの状態になっている
ことを特徴とする請求項１または請求項２に記載の差動増幅器。
【請求項４】
前記第１及び第２の駆動回路の少なくとも１つにおいて並列に接続されてなる２種類以上の能動素子は、閾値電圧の絶対値の大きな能動素子の素子サイズが、閾値電圧の絶対値の小さな能動素子の素子サイズより大きくなされている
ことを特徴とする請求項１から３の何れか１項に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術によって製造される差動増幅器において、特に、無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器に関する。
【背景技術】
【０００２】
現在、差動増幅器を用いてアナログ信号の信号処理や信号出力を行う装置として、例えば音楽再生機器のアナログ信号出力を行うことによってスピーカやヘッドホン等の低インピーダンス素子を駆動するための装置がある。この種の装置においては、大きな駆動能力を有して大きな音を鳴らすことが求められており、また電力の無駄使いを無くすためにも、その中でも特にポータブル音楽再生機器では電源を供給する電池の寿命を少しでも延ばすために、消費電力を少なくすることが望まれている。
【０００３】
例えば、音楽の曲間や曲前曲後の無音時に無駄な電力を消費しないことは極めて重要であり、この無信号出力時の消費電流を仕様に定義して製造販売される半導体デバイスは、その電流値を少なく、また個体間のバラツキを小さくすることが望まれている。
従来からこのような分野に用いられる差動増幅器においては、差動増幅器の出力段回路を、相補型のトランジスタを出力段回路の出力端子と正側電源の間、及び、出力端子と負側電源との間に配置し、出力電流のソース時（出力端子から外部に電流を流しだす時）とシンク時（出力端子に外部から電流が流れ込む時）でそれぞれの半導体素子を、プッシュ・プル動作（後述にて説明）させるものが知られている。
【０００４】
例えば、第１の従来例として下記非特許文献１に記載のものがある。この非特許文献１の差動増幅器は、図７に示すように、ＭＯＳトランジスタＱ１〜Ｑ１０及びコンデンサＣ１を備えて構成されており、差動段のトランスコンダクタンスアンプにより発生した差動電流を出力段回路にミラーして出力段回路トランジスタＱ９，Ｑ１０をプッシュ・プル動作させる構成となっている。更に、その駆動能力を改善した例も示されている。
【０００５】
また、第２の従来例として下記特許文献１に記載のものがある。この特許文献１の差動増幅器は、図８に示すように、ＭＯＳトランジスタＱ１１〜Ｑ３５、コンデンサＣ２〜Ｃ４、及び抵抗器Ｒ１を備えて構成されており、差動段で発生した差動電流を電圧変換してより大きな振幅にして出力段回路の相補型トランジスタＱ３４，Ｑ３５をプッシュ・プル動作させることで、第１の従来例より大きな駆動力を得やすい構成とされている。
【０００６】
また、第３の従来例として下記特許文献２に記載のものがある。この特許文献２の差動増幅器は、図９に示すように、ＭＯＳトランジスタＱ３６〜Ｑ５０を備えて構成されており、出力段回路の相補型トランジスタＱ４９，Ｑ５０をプッシュ・プルさせる場合に、出力電流ソース時及びシンク時で、駆動トランジスタＱ４９，Ｑ５０が最大限の駆動可能能力を得るためゲート電位を電源電圧まで振ることが可能な構成とされている。
【０００７】
これらの第１〜第３の従来例に共通する差動増幅器の回路構成を図１０に示し、その説明を行う。
図１０において、入力差動信号６０は差動増幅段回路６１で増幅され、この増幅された内部信号６２，６３が出力段回路６４へ出力され、それら信号６２，６３によって出力段回路６４が動作される。出力段回路６４は、正側電源ＶＤＤと出力段回路６４の出力端子６５との間に第１の駆動素子６６が接続され、また、負側電源ＶＳＳと出力端子６５との間に第２の駆動素子６７が接続されて構成されている。
【０００８】
駆動素子６６としてＰ型のＭＯＳトランジスタＰ３を用い、駆動素子６７としてＮ型のＭＯＳトランジスタＮ３を用いた。また、ＭＯＳトランジスタＰ３のゲート端子には内部信号６２が供給され、ＭＯＳトランジスタＮ３のゲート端子には内部信号６３が供給される。
このような駆動素子６６と駆動素子６７はプッシュ・プル動作を行う。このプッシュ・プル動作について説明する。出力電流のソース時は、駆動素子６６が電流駆動力を上げ、駆動素子６７が電流駆動力を下げ、両者の差分電流をソース電流として流出させる。また出力電流のシンク時は、駆動素子６６が電流駆動力を下げ、駆動素子６７が電流駆動力を上げ、両者の差分電流をシンク電流として流入させる。つまり、２つの駆動素子６６，６７が相反する方向の動作（プッシュとプルの関係に相当する動作）を行うことで効率よく電流を流出・流入させることをプッシュ・プル動作という。
【０００９】
また、無信号出力状態では、ＭＯＳトランジスタＰ３とＮ３はオンになっており、Ｐ３を流れる電流が全てＮ３を流れ、出力端子６５からの入出力電流がない状態となっている。
正極性の大信号を出力するために大電流をソースする場合は、内部信号６２及び６３が下降し、ＭＯＳトランジスタＰ３が強くオンになる。
負極性の大信号を出力するために大電流をシンクする場合は、内部信号６２及び６３が上昇し、ＭＯＳトランジスタＮ３が強くオンになる。
このような従来例における入力差動信号６０の入力電圧と、出力端子６５からの出力電流との関係を、図１１に示す。
曲線Ｉ−Ｐ３、Ｉ−Ｎ３は、それぞれＭＯＳトランジスタＰ３、Ｎ３を流れる電流を示し、その総和が出力電流Ｉ−ｔｏｔａｌ２となる。
【００１０】
グラフ中央の「無信号出力状態」と指されているところでは、ＭＯＳトランジスタＰ３とＮ３がＯＮとなっており流れる電流が等しく、その差である出力電流はゼロとなっている。正極性の大信号を出力するのは、入力電圧が左側の方向に向かった場合であり、この状態ではＭＯＳトランジスタＰ３の電流駆動力が支配的になる。一方、負極性の大信号を出力するのは、入力電圧が右側の方向に向かった場合であり、この状態ではＭＯＳトランジスタＮ３の電流駆動力が支配的になる。
【非特許文献１】Marc.G.Degrauwe他、「Adaptive Biasing COMSAmplifiers」、IEEE journal of solid-state circuits Vol.SC-17 No.3  P522、1982年6月。
【特許文献１】特開平０５−１９１１６２号公報
【特許文献２】特開平１１−１６３６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来の差動増幅器においては、上記の第１の従来例、第２の従来例、第３の従来例の順で、第３の従来例側が出力の駆動能力が大きくできるようになるが、大信号出力時十分な駆動力（出力電流の供給能力）を得るためには、差動増幅器の出力段回路トランジスタサイズを十分大きくする必要があり、また、無信号出力時の消費電流を少なくするためには、各素子のＶＯＮ｛（ソース・ゲート端子間電圧）−（閾値電圧）｝を小さくする必要がある。
【００１２】
しかし、大信号出力トランジスタは半導体基板上でＭＯＳトランジスタとして作成した際に広い面積を占有するため、半導体上の電源線による電圧降下の影響がトランジスタの場所ごとに異なってしまう。このため、トランジスタのソース電位が異なり、ゲート電位が一定でもゲート・ソース間電圧が異なる等の理由で、ＶＯＮが変わり、トランジスタの動作状態にバラツキが生じやすくなる。この結果、無信号出力時の消費電流のバラツキが大きいという問題がある。
【００１３】
また、消費電流のバラツキを考慮した回路設計は極めて難しいだけではなく、僅かなＶＯＮの違いでも、ＶＯＮが小さい場合にはデバイス個体（差動増幅器固体）毎の無信号出力時の消費電流が大きくバラツキ、無信号出力時の消費電流が多くなってしまった個体は規格外品として商品価値が無くなり、また無信号出力時の消費電流が少なくなってしまった固体は出力段回路の駆動力不足のため無信号出力時に発振してしまう。
【００１４】
このため、十分な駆動力を有する大きな出力駆動用トランジスタに比較的大き目のＶＯＮを与えるようにするため、無信号出力時の消費電流を多目にせざるを得ないという問題が生じる。
ここで、何故ＶＯＮの小さなトランジスタはＶＯＮの変化に感度が高いかを、一例を上げて分かりやすく説明する。あるＭＯＳトランジスタのＶＯＮが０．３Ｖで１ｍＡの電流を流しているとすると、仮にソース電位が一定のままゲート電位が０．１Ｖ上昇するとＶＯＮは０．４Ｖとなり、飽和状態のＭＯＳトランジスタでは電流がＶＯＮの２乗に比例する。このため、ＶＯＮが（４／３）倍になったため電流はその２乗の（１６／９）倍である約１．７８ｍＡになる。
【００１５】
これが、駆動力を大きくするために大きなサイズのＭＯＳトランジスタが使われるとし、ＶＯＮが０．２Ｖで同様に１ｍＡの電流を流しているとすると、同様にゲート電位が０．１Ｖ上昇するとＶＯＮは０．３Ｖとなり、電流はＶＯＮが１．５倍になったため電流は２．２５倍の２．２５ｍＡになる。
このように素子サイズが大きいためにＶＯＮが小さくなっているトランジスタほど電流量はゲート電位の変動を受けやすい。
【００１６】
次に、ゲート電位が０．１Ｖ下降する場合は、前例前者ＶＯＮが０．３Ｖで１ｍＡのＭＯＳトランジスタのＶＯＮは０．２Ｖとなり電流は（４／９）倍の約０．４４ｍＡになる。前例後者ＶＯＮが０．２Ｖで１ｍＡのＭＯＳトランジスタのＶＯＮは０．１Ｖとなり電流は０．２５倍の約０．２５ｍＡとなり、やはりＶＯＮが小さくなっているトランジスタほど電流量はゲート電位の変動を受けやすい。
本発明は、このような課題に鑑みてなされたものであり、無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の請求項１による差動増幅器は、入力される差動信号を増幅する差動増幅段回路と、この差動増幅段回路から出力される増幅信号に応じて動作する出力段回路とを有する差動増幅器において、前記出力段回路は、正側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第１の駆動回路と、負側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第２の駆動回路とを備え、前記第１及び第２の駆動回路の少なくとも１つは、各々閾値電圧が異なる２種類以上の能動素子が並列に接続されてなることを特徴としている。
【００１８】
この構成によれば、出力段回路の出力端子における入出力電流が無い無信号出力状態でも、閾値電圧が小さい能動素子によって大きなＶＯＮ｛（ソース・ゲート端子間電圧）−（閾値電圧）｝が与えられる状態となる。閾値電圧が小さい能動素子では、無信号出力状態の消費電流の個体間バラツキが小さくなるので、電流が少なくなりすぎて発振等の不具合を発生するリスクが減る。このため、無信号出力時の消費電流を少なく設定することが可能になり、製造される多数個の個体の平均値としての無信号出力時の消費電流が少ない差動増幅器を製造することができる。
【００１９】
また、本発明の請求項２による差動増幅器は、請求項１において、前記第１及び第２の駆動回路は、プッシュ・プル動作を行うことを特徴としている。
この構成によれば、出力端子から外部に電流を流しだす時は、例えば第１の駆動回路が電流駆動力を上げ、第２の駆動回路が電流駆動力を下げ、両者の差分電流をソース電流として流出させる。一方、出力端子に外部から電流が流れ込む時は、第１の駆動回路は電流駆動力を下げ、第２の駆動回路は電流駆動力を上げ、両者の差分電流をシンク電流として流入させる。つまり、２つの駆動回路が相反する方向の動作（プッシュ・プル動作）を行うことで効率よく電流を流出・流入させることができる。
【００２０】
また、本発明の請求項３による差動増幅器は、請求項１または２において、前記第１及び第２の駆動回路の少なくとも１つにおいて並列に接続されてなる２種類以上の能動素子の何れかが、前記出力端子における出力信号が無い無信号出力状態時に、オフの状態になっていることを特徴としている。
この構成によれば、並列接続されたある能動素子がオン状態となっている場合でも、何れか１つの能動素子がオフ状態となっているので、このオフの能動素子を出力端子側に配置すれば、無信号出力状態の消費電流を少なくすることができる。
【００２１】
また、本発明の請求項４による差動増幅器は、請求項１から３の何れか１項において、前記第１及び第２の駆動回路の少なくとも１つにおいて並列に接続されてなる２種類以上の能動素子は、閾値電圧の絶対値の大きな能動素子の素子サイズが、閾値電圧の絶対値の小さな能動素子の素子サイズより大きくなされていることを特徴としている。
この構成によれば、出力段回路の出力端子における入出力電流が無い無信号出力状態でも、素子サイズが小さい能動素子によって大きなＶＯＮが与えられる状態となる。素子サイズが小さい能動素子では、無信号出力状態の消費電流の個体間バラツキが小さくなるので、電流が少なくなりすぎて発振等の不具合を発生するリスクが減る。このため、無信号出力時の消費電流を少なく設定することが可能になり、製造される多数個の個体の平均値としての無信号出力時の消費電流が少ない差動増幅器を製造することができる。
【発明の効果】
【００２２】
以上説明したように本発明の差動増幅器によれば、出力段回路の出力端子における入出力電流が無い無信号出力状態でも、閾値電圧が小さい能動素子によって大きなＶＯＮが与えられる状態となるようにした。これによって、閾値電圧が小さい能動素子では、無信号出力状態の消費電流の個体間バラツキが小さくなるので、電流が少なくなりすぎて発振等の不具合を発生するリスクが減る。このため、無信号出力時の消費電流を少なく設定することが可能になり、製造される多数個の個体の平均値としての無信号出力時の消費電流が少ない差動増幅器を製造することができる。
言い換えれば、無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器を提供することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照して説明する。
（実施の形態）
図１は、本発明の実施の形態に係る差動増幅器の回路構成図である。
図１に示す差動増幅器においては、入力差動信号４０が差動増幅段回路４１で増幅され、この増幅された内部信号４２，４３が出力段回路４４へ出力され、それら信号４２，４３によって出力段回路４４が動作されるようになっている。出力段回路４４は、正側電源ＶＤＤと出力段回路４４の出力端子４５との間に第１の駆動素子４６が接続され、また、負側電源ＶＳＳと出力端子４５との間に第２の駆動素子４７が接続されて構成されている。
【００２４】
第１の駆動素子４６は、Ｐ型のＭＯＳトランジスタＰ１とＰ２の並列接続で構成されており、Ｐ２の閾値電圧の絶対値はＰ１の閾値電圧の絶対値より大きい関係にある。またＭＯＳトランジスタＰ１とＰ２のゲート端子にはともに内部信号４２が供給されるようになっている。
第２の駆動素子４７は、Ｎ型のＭＯＳトランジスタＮ１とＮ２の並列接続で構成されており、Ｎ２の閾値電圧の絶対値はＮ１の閾値電圧の絶対値より大きい関係にある。またＭＯＳトランジスタＮ１とＮ２のゲート端子にはともに内部信号４３が供給されるようになっている。
【００２５】
また、駆動素子４６と駆動素子４７は、プッシュ・プル動作を行う。即ち、出力電流のソース時（出力端子から外部に電流を流しだす時）、駆動素子４６は電流駆動力を上げ、駆動素子４７は電流駆動力を下げ、両者の差分電流をソース電流として流出させる。また出力電流のシンク時（出力端子に外部から電流が流れ込む時）、駆動素子４６は電流駆動力を下げ、駆動素子４７は電流駆動力を上げ、両者の差分電流をシンク電流として流入させる。つまり２つの駆動素子４６，４７が相反する方向の動作（プッシュ・プル動作）を行うことで効率よく電流を流出・流入させる。
【００２６】
また、無信号出力状態では、内部信号４２はＭＯＳトランジスタＰ１をオンできるが、ＭＯＳトランジスタＰ２はオンできない程度の電位に設定され、Ｐ１がオンでＰ２がオフとなっている。同様に、内部信号４３はＭＯＳトランジスタＮ１をオンできるが、ＭＯＳトランジスタＮ２はオンできない程度の電位に設定され、Ｎ１がオンでＮ２がオフとなっている。
ここで、ＭＯＳトランジスタＰ１を流れる電流が全てＮ１を流れ、出力端子４５からの入出力電流がない状態となっている。
また、ＭＯＳトランジスタＰ２はＰ１に比べて素子サイズが大きく、ＭＯＳトランジスタＮ２はＮ１に比べて素子サイズが大きい関係にある。
正極性の大信号を出力端子４５から出力するために大電流をソースする場合は、内部信号４２及び４３が下降し、ＭＯＳトランジスタＰ１及びＰ２が強くオンになるが、Ｐ２がＰ１に対して大きくなっているため、駆動電流の大半がＰ２によって与えられるようになっている。
【００２７】
負極性の大信号を出力端子４５から出力するために大電流をシンクする場合は、内部信号４２及び４３が上昇し、ＭＯＳトランジスタＮ１及びＮ２が強くオンになるが、Ｎ２がＮ１に対して大きくなっているため、駆動電流の大半がＮ２によって与えられるようになっている。
このような本実施の形態の差動増幅器における入力差動信号４０の入力電圧と、出力端子４５からの出力電流との関係を図２に示す。
曲線Ｉ−Ｐ１、Ｉ−Ｐ２、Ｉ−Ｎ１、Ｉ−Ｎ２は、それぞれＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を流れる電流を表し、その総和が曲線Ｉ−ｔｏｔａｌ１で表す出力電流となる。
グラフ中央の「無信号出力状態」と指されているところでは、ＭＯＳトランジスタＰ１とＮ１がＯＮとなっており、Ｐ２とＮ２はオフとなっているが、Ｐ１とＮ１を流れる電流が等しく、その差である出力電流Ｉ−ｔｏｔａｌ１はゼロとなっている。
【００２８】
ＭＯＳトランジスタＰ１、Ｎ１は、小さ目のトランジスタで大き目のＶＯＮが与えられており、ゲート端子電圧の変化に対する電流変化の感度は低くなっている。正極性の大信号を出力するのは入力電圧が左側の方向に向かった場合でありＰ２の電流駆動力が支配的になる。また負極性の大信号を出力するのは入力電圧が右側の方向に向かった場合でありＮ２の電流駆動力が支配的になる。
【００２９】
従来例と比較して本実施の形態の差動増幅器では、従来例のトランジスタＰ３と本実施の形態のトランジスタＰ２を同じ大きさにすることは可能であり、また従来例のトランジスタＮ３と本実施の形態のトランジスタＮ２を同じ大きさにすることは可能であるので、同等の駆動力を有することができる。
しかし、従来例の差動増幅器では無信号出力状態では、大きなトランジスタＰ３，Ｎ３で小さなＶＯＮが与えられる状態となっており、本実施の形態の差動増幅器では無信号出力状態では、小さなトランジスタＰ１，Ｎ１で大きなＶＯＮが与えられる状態となっており、前述の「背景技術」において原理を説明したとおり、本実施の形態の方が無信号出力状態の消費電流の個体間バラツキが小さくなる。
【００３０】
また、無信号出力時の消費電流の個体間バラツキが小さいので、電流が少なくなりすぎて発振等の不具合を発生するリスクが減るため、無信号出力時の消費電流を少なく設定することが可能になり、製造される多数個の個体の平均値としての無信号出力時の消費電流が少ない差動増幅器を製造することができるようになる。
以上、本発明を実施するための最良の形態について述べてきたが、本発明の差動増幅器を構成する素子、あるいは出力段回路を構成する駆動素子はＭＯＳトランジスタで実現される場合のみならず、バイポーラトランジスタにより実現される物であっても良いし、ＭＯＳトランジスタとバイポーラトランジスタの混合により実現されるものであっても良い。
【００３１】
また、本発明における閾値電圧の異なる駆動素子は、拡散イオン濃度の差によって形成されるものであっても良いし、あるいは拡散されるイオン種の違い、複数種の配合されるイオン種の割合の違い、基盤のイオン濃度の違い、トランジスタのゲート端子長の違い、ゲート端子幅の違い、ゲート端子膜厚の違い等によって与えられるものであってもよい。
また、請求項４で述べられている素子サイズとは、素子の駆動能力のことを意図し、大きな素子とは大きな駆動力を有する素子ということである。ＭＯＳトランジスタの場合は、一例として電流通過方向のチャンネルの幅を「Ｗ」、電流通過方向のチャンネル長を「Ｌ」とするとＷ／Ｌという比率が大きい方が、駆動能力が大きくなるので素子サイズの大きな素子ということができる。
【００３２】
従って、同じ「Ｌ」の素子同士である場合には「Ｗ」が大きな方の素子が素子サイズの大きな素子であり、同じ「Ｗ」の素子同士である場合には「Ｌ」が小さい方が大きな素子サイズとなる。バイポーラトランジスタの場合は、一例としてエミッタ面積に比例した駆動能力を有するときには、エミッタ面積の広い素子が大きな素子といえる。
次に、このような本実施の形態の差動増幅器を、より具体的に実現した実施例を説明する。
【００３３】
（第１の実施例）
図３は、本発明の第１の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図７に示した従来例の差動増幅器を改良したものである。
図３に示す差動増幅器は、ＭＯＳトランジスタＱ５１〜Ｑ６２及びコンデンサＣ５を備えて構成されており、出力段回路には閾値電圧の低いＰ型のトランジスタＱ６２と閾値電圧の高いＰ型のトランジスタＱ６０が並列接続され、また閾値電圧の低いＮ型のトランジスタＱ６１と閾値電圧の高いＮ型のトランジスタＱ５９が並列接続されている。無信号出力時はＱ６２とＱ６１がオン、Ｑ６０とＱ５９がオフとなるようになされている。出力段回路の無信号出力時の消費電流はＱ６２とＱ６１で少なく設定され、大信号駆動時はＱ６０あるいはＱ５９で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているＱ６２とＱ６１に適切なバイアス電位を設定するために、Ｑ５４とＱ６２は同じ閾値電圧の素子となっており、Ｑ５７とＱ６１も同じ閾値電圧の素子となっている。
【００３４】
（第２の実施例）
図４は、本発明の第２の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図８に示した従来例の差動増幅器を改良したものである。
図４に示す差動増幅器は、ＭＯＳトランジスタＱ６３〜Ｑ８９、コンデンサＣ６〜Ｃ８、及び抵抗器Ｒ２を備えて構成されており、出力段回路には閾値電圧の低いＰ型のトランジスタＱ８８と閾値電圧の高いＰ型のトランジスタＱ８９が並列接続され、また閾値電圧の低いＮ型のトランジスタＱ８６と閾値電圧の高いＮ型のトランジスタＱ８７が並列接続されている。無信号出力時はＱ８８とＱ８６がオン、Ｑ８９とＱ８７がオフとなるようになされている。出力段回路の無信号出力時の消費電流はＱ８８とＱ８６で少なく設定され、大信号駆動時はＱ８９あるいはＱ８７で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているＱ８８とＱ８６に適切なバイアス電位を設定するために、Ｑ７７、Ｑ７８、Ｑ８８は同じ閾値電圧の素子となっており、Ｑ８０、Ｑ８１、Ｑ８６も同じ閾値電圧の素子となっている。
【００３５】
（第３の実施例）
図５は、本発明の第３の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図９に示した従来例の差動増幅器を改良したものである。
図５に示す差動増幅器は、ＭＯＳトランジスタＱ９０〜Ｑ１０６を備えて構成されており、出力段回路には閾値電圧の低いＰ型のトランジスタＱ１０５と閾値電圧の高いＰ型のトランジスタＱ１０６が並列接続され、また閾値電圧の低いＮ型のトランジスタＱ１０３と閾値電圧の高いＮ型のトランジスタＱ１０４が並列接続されており、無信号出力時はＱ１０５とＱ１０３がオン、Ｑ１０６とＱ１０４がオフとなるようになされている。出力段回路の無信号出力時の消費電流はＱ１０５とＱ１０３で少なく設定され、大信号駆動時はＱ１０６あるいはＱ１０４で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているＱ１０５とＱ１０３に適切なバイアス電位を設定するために、Ｑ１００とＱ１０５は同じ閾値電圧の素子となっている。
【００３６】
（第４の実施例）
図６は、本発明の第４の実施例による差動増幅器の回路構成図であり、上記の第１の実施例の差動増幅器を改良したものである。
図６に示す差動増幅器は、ＭＯＳトランジスタＱ１０７〜Ｑ１２６とコンデンサＣ９，Ｃ１０を備えて構成されており、出力段回路を２組有し、互いに相反する極性動作を行うことで全差動信号出力を得られるようになっている。このような差動増幅器と同等の回路は、全差動回路でも実現可能となっている。
ＯＵＴ＿Ｐを出力とする出力段回路には、閾値電圧の低いＰ型のトランジスタＱ１２３と閾値電圧の高いＰ型のトランジスタＱ１２４が並列接続され、また閾値電圧の低いＮ型のトランジスタＱ１２５と閾値電圧の高いＮ型のトランジスタＱ１２６が並列接続されている。
【００３７】
ＯＵＴ＿Ｎを出力とする他方の出力段回路には、閾値電圧の低いＰ型のトランジスタＱ１１０と閾値電圧の高いＰ型のトランジスタＱ１０９が並列接続され、また閾値電圧の低いＮ型のトランジスタＱ１０８と閾値電圧の高いＮ型のトランジスタＱ１０７が並列接続されている。
無信号出力時はＱ１２３、Ｑ１２５、Ｑ１１０、Ｑ１０８がオン、Ｑ１２４、Ｑ１２６、Ｑ１０９、Ｑ１０７がオフとなっている。出力段回路の無信号出力時の消費電流はＱ１２３とＱ１２５及びＱ１１０とＱ１０８で少なく設定され、大信号駆動時はＱ１２４とＱ１０７、あるいはＱ１２６とＱ１０９で大駆動電流を得ることができる。
【００３８】
また、無信号出力時に出力段回路でオンとなっているＱ１１０、Ｑ１０８、Ｑ１２３、Ｑ１２５に適切なバイアス電位を設定するために、Ｑ１１０、Ｑ１１３、Ｑ１１９、Ｑ１２０、Ｑ１２２、Ｑ１２３は同じ閾値電圧の素子となっており、Ｑ１０８、Ｑ１１４、Ｑ１２１、Ｑ１２５も同じ閾値電圧の素子となっている。
なお、本例の全差動回路の場合、出力の動作中点電圧を適正に維持するため、動作中点電圧を検出し、バイアス電流を制御するいわゆるコモンモードフィードバック回路も用いることが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態に係る差動増幅器の回路構成図である。
【図２】本実施の形態の差動増幅器における入力差動信号の入力電圧と、出力端子からの出力電流との関係を示す図である。
【図３】本発明の第１の実施例による差動増幅器の回路構成図である。
【図４】本発明の第２の実施例による差動増幅器の回路構成図である。
【図５】本発明の第３の実施例による差動増幅器の回路構成図である。
【図６】本発明の第４の実施例による差動増幅器の回路構成図である。
【図７】第１の従来例による差動増幅器の回路構成図である。
【図８】第２の従来例による差動増幅器の回路構成図である。
【図９】第３の従来例による差動増幅器の回路構成図である。
【図１０】第１〜第３の従来例に共通する差動増幅器の回路構成を示す図である。
【図１１】従来例の差動増幅器における入力差動信号の入力電圧と、出力端子からの出力電流との関係を示す図である。
【符号の説明】
【００４０】
４０  入力差動信号
４１  差動増幅段回路
４２，４３  内部信号
４４  出力段回路
４５  出力端子
４６  第１の駆動素子
４７  第２の駆動素子
ＶＤＤ  正側電源
ＶＳＳ  負側電源
Ｐ１，Ｐ２  Ｐ型のＭＯＳトランジスタ
Ｎ１，Ｎ２  Ｎ型のＭＯＳトランジスタ
Ｉ−Ｐ１  ＭＯＳトランジスタＰ１を流れる電流を表す曲線
Ｉ−Ｐ２  ＭＯＳトランジスタＰ２を流れる電流を表す曲線
Ｉ−Ｐ３  ＭＯＳトランジスタＰ３を流れる電流を表す曲線
Ｉ−Ｐ４  ＭＯＳトランジスタＰ４を流れる電流を表す曲線
Ｉ−ｔｏｔａｌ１  ＭＯＳトランジスタＰ１〜Ｐ４の電流の総和を表す曲線
Ｑ５１，Ｑ５２、Ｑ５５，Ｑ５６，Ｑ５７，Ｑ５９，Ｑ６１，Ｑ６３，Ｑ６４，Ｑ６５，Ｑ６６，Ｑ６７，Ｑ６８，Ｑ６９，Ｑ７４，Ｑ７５，Ｑ７６，Ｑ８０，Ｑ８１，Ｑ８２，Ｑ８６，Ｑ８７，Ｑ９０，Ｑ９１，Ｑ９５，Ｑ９７，Ｑ９８，Ｑ１０１，Ｑ１０３，Ｑ１０４，Ｑ１０７，Ｑ１０８，Ｑ１１４，Ｑ１１５，Ｑ１１６，Ｑ１１７，Ｑ１１８，Ｑ１２１，Ｑ１２５，Ｑ１２６  Ｎ型のＭＯＳトランジスタ
Ｑ５３，Ｑ５４，Ｑ５８，Ｑ６０，Ｑ６２，Ｑ７０，Ｑ７１，Ｑ７２，Ｑ７３，Ｑ７７，Ｑ７８，Ｑ７９，Ｑ８３，Ｑ８４，Ｑ８５，Ｑ８８，Ｑ８９，Ｑ９２，Ｑ９３，Ｑ９４，Ｑ９６，Ｑ９９，Ｑ１００，Ｑ１０２，Ｑ１０５，Ｑ１０６，Ｑ１０９，Ｑ１１０，Ｑ１１３，Ｑ１１９，Ｑ１２０，Ｑ１２２，Ｑ１２３，Ｑ１２４  Ｐ型のＭＯＳトランジスタ
Ｃ５〜Ｃ１０  コンデンサ
Ｒ２  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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