(57)【要約】【課題】加熱処理に用いられる光の吸収効率の向上および均一化が図られて、加熱むらや熱応力の発生を抑制された半導体基板を具備してなり、品質、信頼性、および歩留まりが向上された半導体装置を提供する。【解決手段】半導体基板１の表層部に、電気的に不活性な第１の不純物を全面的に注入した後、キセノンフラッシュランプによる加熱処理を施す。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板の一主面に電気的に不活性な第１の不純物を全面的に注入する工程と、
前記第１の不純物が注入された前記半導体基板に光による加熱処理を施す工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記加熱処理を施す工程の前に所定の導電型を有する電気的に活性な第２の不純物を前記半導体基板に注入し、前記第１の不純物および前記第２の不純物が注入された前記半導体基板に前記加熱処理を施すことにより、前記第２の不純物を活性化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の一主面上にゲート絶縁膜を有するゲート電極を設ける工程と、
前記ゲート電極が設けられた前記半導体基板の一主面に電気的に不活性な第１の不純物を全面的に注入するとともに、前記ゲート電極をマスクとして、前記半導体基板の前記ゲート電極に隣接する領域に、所定の導電型を有する電気的に活性な第２の不純物を注入する工程と、
前記第１の不純物および前記第２の不純物が注入された前記半導体基板に光による加熱処理を施すことにより前記第２の不純物を活性化させて、前記所定の導電型を有する浅いソース・ドレイン拡散層を形成する工程と、
前記ゲート電極の周囲にゲート側壁膜を設ける工程と、
前記ゲート側壁膜が設けられた前記半導体基板の一主面に前記第１の不純物を全面的に注入するとともに、前記ゲート電極および前記ゲート側壁膜をマスクとして、前記半導体基板の前記ゲート側壁膜に隣接する領域に、前記第２の不純物を注入する工程と、
前記第１の不純物および前記第２の不純物が注入された前記半導体基板に前記加熱処理を施すことにより前記第２の不純物を活性化させて、前記所定の導電型を有するとともに、前記浅いソース・ドレイン拡散層に連続する深いソース・ドレイン拡散層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の不純物を、前記半導体基板の表層部に１×１０１９ｃｍ−３以上の濃度でイオン注入することを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の不純物として、ＩＶ−Ｂ族の元素のうち少なくとも１種類の元素を用いることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物として、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂのうち少なくとも１種類の元素を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に前記加熱処理を施す前に前記半導体基板を６００℃以下の所定の温度に予備加熱するとともに、発光時間が１００ｍｓｅｃ以下、かつ、照射エネルギー密度が１００Ｊ／ｃｍ２以下のフラッシュランプアニール法により前記半導体基板に前記加熱処理を施すことを特徴とする請求項１〜６のうちのいずれかに記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の予備加熱を、ホットプレート、加熱ランプ、およびレーザー光線のうちの少なくとも１つを用いて行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記加熱ランプとして、水素ランプ、キセノンランプ、およびハロゲンランプのいずれかを用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
電気的に不活性な第１の不純物が全面的に注入された後、光による加熱処理が施された半導体基板を具備することを特徴とする半導体装置。
【請求項１１】
前記半導体基板は、前記第１の不純物および所定の導電型を有する電気的に活性な第２の不純物が注入された後、前記加熱処理が施されて前記第２の不純物が活性化されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
電気的に不活性な第１の不純物が全面的に注入されるとともに所定の導電型を有する電気的に活性な第２の不純物が注入された後、光による加熱処理が施されて前記第２の不純物が活性化されることにより、前記所定の導電型を有するソース・ドレイン拡散層が形成された半導体基板と、
ゲート絶縁膜およびゲート側壁膜を有して前記ソース・ドレイン拡散層上に設けられたゲート電極と、
を具備することを特徴とする半導体装置。
【請求項１３】
前記第１の不純物が、前記半導体基板の表層部に１×１０１９ｃｍ−３以上の濃度でイオン注入されたことを特徴とする請求項１０〜１２のうちのいずれかに記載の半導体装置。
【請求項１４】
前記第１の不純物は、ＩＶ−Ｂ族の元素のうちの少なくとも１種類の元素であることを特徴とする請求項１０〜１３のうちのいずれかに記載の半導体装置。
【請求項１５】
前記第１の不純物は、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂのうちの少なくとも１種類の元素であることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、加熱処理が施される半導体基板を具備する半導体装置およびその製造方法に係り、特に加熱処理によって表層部に不純物の拡散領域等が形成される半導体基板を具備する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの性能向上は、その集積度を高めること、すなわち半導体を構成する素子の微細化を図ることにより実現できる。近年、集積回路は益々大規模化しており、これに伴って素子の微細化もさらに勢いを増して進んでいる。そして、素子寸法が縮小化されるのに伴い、浅いｐｎ接合の形成はその重要性を増している。
【０００３】
浅い不純物拡散領域を形成する方法としては、例えばシリコン（Ｓｉ）基板中に所定のイオンを低加速エネルギーで注入した後、Ｓｉ基板に最適化されたアニール処理を施す方法が一般的である（例えば特許文献１〜６参照）。しかしながら、イオン注入で一般に使用されているｐ型ドーパントであるボロン（Ｂ）、あるいはｎ型ドーパントであるリン（Ｐ）や砒素（Ａｓ）は、Ｓｉ基板中の拡散係数が大きい。このため、不純物を活性化させるための加熱処理に、たとえアニールに要する時間が短くて済む、ハロゲンランプを用いる急速熱アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ＲＴＡ）処理を採用しても、不純物がＳｉ基板中の内方および外方に拡散してしまう。このため、イオン注入された不純物において所望の分布プロファイルを得ることが困難である。また、不純物拡散を抑制するためにアニール温度を下げると、不純物の活性化率が大きく低下する問題が起きる。このように、一般のＲＴＡ処理では、例えば接合深さが２０ｎｍ以下の浅い低抵抗拡散層を形成することは困難である。
【０００４】
そこで近年、これらの課題を解決するために、不純物の活性化に必要なエネルギーを瞬時に供給する手法として、レーザーアニールおよびフラッシュランプアニールが検討されている。しかしながら、レーザー光線は指向性が良いため、干渉が起こり易く、かつ、照射エリアも限定される。このため、大面積を有するウェーハ（基板）に対する照射エネルギーの均一性および再現性を保つことが難しい。また、レーザー光線は強度の調整が難しく、アニールに適する強度を得難い。このため、単位時間あるいは単位面積当たりのエネルギー密度が高くなり過ぎて、半導体基板表面を溶かしてしまうおそれがある。このように、一般のレーザーアニール法では、不純物活性化処理後の半導体基板表面のモフォロジーが劣化するおそれが指摘されている。
【０００５】
他方、最近注目されているフラッシュランプアニール法では、熱源であるＸｅフラッシュランプの発光が、数１００μｍｓｅｃ〜数ｍｓｅｃの極めて短い時間内で完了する。これにより、半導体層に注入された不純物イオンの分布を殆ど変化させることなく、不純物イオンを活性化させることが可能である。また、大面積を有する半導体基板全面に対して加熱処理を一括して施すことができ、スループットが高い。しかしながら、フラッシュランプアニール法では、広い照射面積および高速昇降温可能という特徴が、半導体基板に大きな熱応力を生じさせることが懸念される。特に、ｐｏｌｙ−Ｓｉ、ＳｉＯ２、ＳｉＮ等の複数種類の膜によって表面上にパターンが構成されたウェーハの場合には、各膜種間で加熱むらが発生し易い。このような加熱むらが発生すると、転位や欠陥等の損傷がウェーハに生じ易い。これにより、生産歩留まりが低下し易い。このような場合、基板予備加熱温度あるいはフラッシュランプの照射エネルギーを下げることにより、基板への損傷を回避することはできるが、不純物の十分な活性化は期待できなくなる。このように、一般のフラッシュランプアニール法では、半導体素子の製造過程におけるプロセスウィンドウ（プロセスマージン）が狭いことが問題となっている。
【０００６】
【特許文献１】
特開２００２−１４１２９８号公報
【０００７】
【特許文献２】
特開２００２−２４６３２８号公報
【０００８】
【特許文献３】
特開２００２−１９８３２２号公報
【０００９】
【特許文献４】
特開２００２−１７５７７２号公報
【００１０】
【特許文献５】
特開平１０−２６７７２号公報
【００１１】
【特許文献６】
ＵＳＰ６，４１７，５１５号公報
【００１２】
【発明が解決しようとする課題】
前述したように、基板の表層部に不純物拡散層を形成する場合、加熱処理の方法に拘らず基板に様々な問題が生じるおそれがある。特に、熱応力による変形や損傷が基板に生じたり、加熱むらによる品質劣化が基板等に生じたりする問題は、基板に不純物拡散層を形成する場合に限らず、基板に加熱処理を施す際にいつでも起こり得る。
【００１３】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られ、加熱むらや熱応力の発生を抑制されて光による加熱処理が施された半導体基板を具備し、品質、信頼性、および歩留まりが向上された半導体装置を提供することにある。また、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られて加熱むらや熱応力の発生を抑制された半導体基板に、光による加熱処理により良質なソース・ドレイン拡散層が形成されて、品質および信頼性が向上されたトランジスタを具備するとともに、歩留まりが向上された半導体装置を提供することにある。それとともに、それらのような半導体装置を効率良く容易に製造できる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板の一主面に電気的に不活性な第１の不純物を全面的に注入する工程と、前記第１の不純物が注入された前記半導体基板に光による加熱処理を施す工程と、を含むことを特徴とするものである。
【００１５】
この半導体装置の製造方法においては、半導体基板に光による加熱処理を施すのに先立って、電気的に不活性な第１の不純物を半導体基板に全面的に注入する。すなわち、半導体基板に光による加熱処理を施すのに先立って、半導体基板等の導電型および導電率に影響を及ぼすおそれが殆ど無い第１の不純物を、半導体基板に全面的に注入する。これにより、半導体基板等の電気的特性を殆ど劣化させること無く、半導体基板の光の吸収係数や屈折率を全面的に略均一化した状態で、半導体基板に光による加熱処理を施すことができる。すなわち、半導体基板等の電気的特性を殆ど劣化させること無く、加熱効率の差を殆ど無くして、加熱むらや局所的な加熱による熱応力の発生を抑制した状態で半導体基板に光による加熱処理を施すことができる。また、半導体基板に第１の不純物を注入することによって半導体基板をアモルファス化させ、光の吸収効率（吸収量）を増大させることができる。これにより、加熱処理に必要な光の照射エネルギーを低減させ、半導体基板内に発生する熱応力を抑制して光による加熱処理を施すことができる。
【００１６】
このように、本発明の一態様に係る半導体装置の製造方法は、半導体基板等の電気的特性を殆ど劣化させること無く、かつ、半導体基板に熱応力による変形や損傷が生じたり、加熱むらなどによる品質劣化が生じたりするおそれを殆ど無くして、光による加熱処理を半導体基板に効率良く容易に施すことができる。
【００１７】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板の一主面上にゲート絶縁膜を有するゲート電極を設ける工程と、前記ゲート電極が設けられた前記半導体基板の一主面に電気的に不活性な第１の不純物を全面的に注入するとともに、前記ゲート電極をマスクとして、前記半導体基板の前記ゲート電極に隣接する領域に、所定の導電型を有する電気的に活性な第２の不純物を注入する工程と、前記第１の不純物および前記第２の不純物が注入された前記半導体基板に光による加熱処理を施すことにより前記第２の不純物を活性化させて、前記所定の導電型を有する浅いソース・ドレイン拡散層を形成する工程と、前記ゲート電極の周囲にゲート側壁膜を設ける工程と、前記ゲート側壁膜が設けられた前記半導体基板の一主面に前記第１の不純物を全面的に注入するとともに、前記ゲート電極および前記ゲート側壁膜をマスクとして、前記半導体基板の前記ゲート側壁膜に隣接する領域に、前記第２の不純物を注入する工程と、前記第１の不純物および前記第２の不純物が注入された前記半導体基板に前記加熱処理を施すことにより前記第２の不純物を活性化させて、前記所定の導電型を有するとともに、前記浅いソース・ドレイン拡散層に連続する深いソース・ドレイン拡散層を形成する工程と、を含むことを特徴とするものである。
【００１８】
この半導体装置の製造方法においては、半導体基板に光による加熱処理を施して浅いソース・ドレイン拡散層および深いソース・ドレイン拡散層を形成するのに先立って、電気的に不活性な第１の不純物を半導体基板に全面的に注入するとともに、半導体基板の所定の領域に電気的に活性な第２の不純物を注入する。すなわち、半導体基板に光による加熱処理を施して浅いソース・ドレイン拡散層および深いソース・ドレイン拡散層を形成するのに先立って、半導体基板等の導電型および導電率に影響を及ぼすおそれが殆ど無い第１の不純物を半導体基板に全面的に注入するとともに、半導体基板の所定の領域に電気的に活性な第２の不純物を注入する。これにより、半導体基板等の電気的特性を殆ど劣化させること無く、半導体基板の光の吸収係数や屈折率を全面的に略均一化した状態で、半導体基板に光による加熱処理を施して、ソース・ドレイン拡散層を形成することができる。すなわち、半導体基板等の電気的特性を殆ど劣化させること無く、加熱効率の差を殆ど無くして、加熱むらや局所的な加熱による熱応力の発生を抑制した状態で半導体基板に光による加熱処理を施して、ソース・ドレイン拡散層を形成することができる。
【００１９】
また、半導体基板に第１の不純物を注入することによって半導体基板をアモルファス化させ、光の吸収効率（吸収量）を増大させることができる。これにより、加熱処理に必要な光の照射エネルギーを低減させ、半導体基板内に発生する熱応力を抑制して光による加熱処理を施して、ソース・ドレイン拡散層を形成することができる。すなわち、半導体基板内に発生する熱応力を抑制しつつ、電気的に活性な第２の不純物を効率良く活性化させて、良質なソース・ドレイン拡散層を形成することができる。
【００２０】
このように、本発明の他の態様に係る半導体装置の製造方法は、半導体基板等の電気的特性を殆ど劣化させること無く、かつ、半導体基板に熱応力による変形や損傷が生じたり、加熱むらによる品質劣化が生じたりするおそれを殆ど無くして、光による加熱処理により半導体基板に良質なソース・ドレイン拡散層を効率良く容易に形成することができる。
【００２１】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、電気的に不活性な第１の不純物が全面的に注入された後、光による加熱処理が施された半導体基板を具備することを特徴とするものである。
【００２２】
この半導体装置においては、半導体基板に光による加熱処理が施されるのに先立って、電気的に不活性な第１の不純物が半導体基板に全面的に注入されている。すなわち、半導体基板に光による加熱処理を施すのに先立って、半導体基板等の導電型および導電率に影響を及ぼすおそれが殆ど無い第１の不純物が、半導体基板に全面的に注入されている。これにより、半導体基板等は、その電気的特性が殆ど劣化されること無く、光の吸収係数や屈折率が全面的に略均一化された状態で光による加熱処理が施される。すなわち、半導体基板等は、その電気的特性を殆ど劣化されること無く、加熱効率の差を殆ど無くされて、加熱むらや局所的な加熱による熱応力の発生を抑制された状態で光による加熱処理が施される。また、半導体基板は、第１の不純物が注入されることによってアモルファス化され、光の吸収効率（吸収量）が増大する。これにより、加熱処理に必要な光の照射エネルギーを低減させて、半導体基板内に発生する熱応力を抑制することができる。
【００２３】
このように、本発明の他の態様に係る半導体装置は、これが備える半導体基板等の電気的特性が殆ど劣化されたり、熱応力による変形や損傷が生じたり、あるいは加熱むらによる品質劣化が生じたりするおそれを殆ど無くされて光による加熱処理が施されており、品質、信頼性、および歩留まりが向上されている。
【００２４】
さらに、前記課題を解決するために、本発明の他の態様に係る半導体装置は、電気的に不活性な第１の不純物が全面的に注入されるとともに所定の導電型を有する電気的に活性な第２の不純物が注入された後、光による加熱処理が施されて前記第２の不純物が活性化されることにより、前記所定の導電型を有するソース・ドレイン拡散層が形成された半導体基板と、ゲート絶縁膜およびゲート側壁膜を有して前記ソース・ドレイン拡散層上に設けられたゲート電極と、を具備することを特徴とするものである。
【００２５】
この半導体装置においては、半導体基板に電気的に不活性な第１の不純物が全面的に注入されるとともに、所定の導電型を有する電気的に活性な第２の不純物が注入された後、光による加熱処理が施されて第２の不純物が活性化され、ソース・ドレイン拡散層が形成されている。すなわち、半導体基板に光による加熱処理が施されてソース・ドレイン拡散層が形成されるのに先立って、半導体基板等の導電型および導電率に影響を及ぼすおそれが殆ど無い第１の不純物を半導体基板に全面的に注入されるとともに、半導体基板の所定の領域に電気的に活性な第２の不純物を注入されている。これにより、半導体基板等は、その電気的特性が殆ど劣化されること無く、光の吸収係数や屈折率が全面的に略均一化された状態で光による加熱処理が施されて、ソース・ドレイン拡散層が形成される。すなわち、半導体基板等は、その電気的特性を殆ど劣化されること無く、加熱効率の差を殆ど無くされて、加熱むらや局所的な加熱による熱応力の発生を抑制された状態で光による加熱処理が施されて、ソース・ドレイン拡散層が形成される。
【００２６】
また、半導体基板は、第１の不純物が注入されることによってアモルファス化され、光の吸収効率（吸収量）が増大する。これにより、加熱処理に必要な光の照射エネルギーを低減させて、半導体基板内に発生する熱応力を抑制することができる。すなわち、半導体基板内に発生する熱応力が抑制されつつ、電気的に活性な第２の不純物が効率良く活性化されて、良質なソース・ドレイン拡散層が形成されている。
【００２７】
このように、本発明の他の態様に係る半導体装置は、これが備える半導体基板等の電気的特性を殆ど劣化させること無く、かつ、半導体基板に熱応力による変形や損傷が生じたり、加熱むらによる品質劣化が生じたりするおそれを殆ど無くされて光による加熱処理が施されて、良質なソース・ドレイン拡散層が形成されている。
【００２８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２９】
図１〜図３は、本発明の一実施形態に係る半導体装置の製造方法を示す工程断面図である。図４は、従来技術に係る加熱処理が施された比較例としてのシリコン基板の断面を示すＴＥＭ写真である。図５は、一実施形態に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件を示す図である。図６は、比較例に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件を示す図である。
【００３０】
本実施形態では、半導体基板に放射光エネルギーによる加熱処理工程を行う前に、電気的不活性な不純物を半導体基板の全面に対して少なくとも１回イオン注入する。この際、電気的不活性な不純物として、例えばＣ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂ等のＩＶ−Ｂ族の元素のうち少なくとも１種類の元素を用いる。これにより、半導体基板の転位、欠陥、モフォロジー劣化等のダメージを防ぐ。以下、半導体基板上にＣＭＯＳトランジスタを製造する場合を例に挙げて、具体的に説明する。
【００３１】
先ず、図１（ａ）に示すように、通常のＣＭＯＳトランジスタの製造方法に従って、半導体基板（シリコン基板）１のｎＭＯＳ領域１ａに図示しないｐ型ｗｅｌｌ層を、またｐＭＯＳ領域１ｂに同じく図示しないｎ型ｗｅｌｌ層をそれぞれ形成する。続けて、ｎＭＯＳ領域１ａおよびｐＭＯＳ領域１ｂに素子分離領域２を形成する。この後、素子分離領域２が形成されたシリコン基板（Ｓｉ基板）１の表面を覆って、例えばシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜３を設ける。
【００３２】
次に、図１（ｂ）に示すように、ゲート絶縁膜３上の所定の位置にゲート電極となる多結晶シリコン膜（ポリシリコン膜）４を成膜する。続けて、例えばＲＩＥ法によりゲート電極４およびゲート絶縁膜３を選択的に加工して、所定の形状に形成する。これにより、シリコン基板１のｎＭＯＳ領域１ａ上およびｐＭＯＳ領域１ｂ上に、ゲート電極４が１個ずつ形成される。
【００３３】
次に、図１（ｃ）に示すように、各ゲート電極４の上部およびシリコン基板１の表層部に、シリコン基板１の導電型および導電率に影響を及ぼすおそれが殆ど無い、電気的に不活性な第１の不純物としてのゲルマニウム（Ｇｅ）を全面的にイオン注入する。この際、ゲルマニウムイオン（Ｇｅ＋）は、その加速エネルギーを約１ｋｅＶに、またドーズ量を約５×１０１４ｃｍ−２に設定される。また、注入されるゲルマニウムの濃度は、１×１０１９ｃｍ−３以上に設定される。これにより、ゲート電極４の上部およびシリコン基板１の表層部に、第１のＧｅ注入領域５が形成される。
【００３４】
次に、図２（ａ）に示すように、Ｇｅ注入領域５が形成されたｐＭＯＳ領域１ｂおよびｐＭＯＳ領域１ｂ上のゲート電極４を覆って、レジスト膜６を成膜する。続けて、Ｇｅ注入領域５が形成されたｎＭＯＳ領域１ａ上のゲート電極４をマスクとして、シリコン基板１のｎＭＯＳ領域１ａの表層部に、第２の不純物としてのｎ型不純物となる砒素（Ａｓ）をイオン注入する。この際、砒素イオン（Ａｓ＋）は、その加速エネルギーを約１ｋｅＶに、またドーズ量を約１×１０１５ｃｍ−２に設定される。このイオン注入により、ゲート電極４に隣接するｎＭＯＳ領域１ａの表層部に、Ａｓを含有するｎ型の浅い不純物領域７が形成される。この後、ｐＭＯＳ領域１ｂ上のレジスト膜６をエッチングなどにより除去する。
【００３５】
次に、図２（ｂ）に示すように、表層部にｎ型不純物を含有する浅い不純物領域７が形成されたｎＭＯＳ領域１ａおよびｎＭＯＳ領域１ａ上のゲート電極４を覆って、レジスト膜８を成膜する。続けて、Ｇｅ注入領域５が形成されたｐＭＯＳ領域１ｂ上のゲート電極４をマスクとして、シリコン基板１のｐＭＯＳ領域１ｂの表層部に、第２の不純物としてのｐ型不純物となるホウ素（Ｂ）をイオン注入する。この際、ホウ素イオン（Ｂ＋）は、その加速エネルギーを約０．２ｋｅＶに、またドーズ量を約１×１０１５ｃｍ−２に設定される。このイオン注入により、ゲート電極４に隣接するｐＭＯＳ領域１ｂの表層部に、Ｂを含有するｐ型の浅い不純物領域９が形成される。この後、ｎＭＯＳ領域１ａ上のレジスト膜８をエッチングなどにより除去する。
【００３６】
次に、図２（ｃ）に示すように、シリコン基板１を予め約４００℃まで加熱（基板予備加熱）した状態で、シリコン基板１および各ゲート電極４の表面に向けて図示しないキセノン（Ｘｅ）フラッシュランプの光を照射する。これにより、シリコン基板１等にアニール処理を施す。このアニール処理により、ｎＭＯＳ領域１ａの表層部にイオン注入されたｎ型不純物（Ａｓ）、およびｐＭＯＳ領域１ｂの表層部にイオン注入されたｐ型不純物（Ｂ）が、それぞれが活性化される。それとともに、ｎＭＯＳ領域１ａの表層部に形成された浅い不純物領域７、およびｐＭＯＳ領域１ｂの表層部に形成された浅い不純物領域９の、それぞれの内部の結晶欠陥が修復される。この結果、ｎＭＯＳ領域１ａの表層部に、ゲート電極４に隣接するｎ型の浅いソース・ドレイン拡散層（エクステンション領域）１０を得る。それとともに、ｐＭＯＳ領域１ｂの表層部に、ゲート電極４に隣接するｐ型浅いソース・ドレイン拡散層１１を得る。なお、本実施形態では、前述した基板予備加熱を、図示しないホットプレートにより行うこととする。
【００３７】
次に、図３（ａ）に示すように、例えばＣＶＤ法により、浅いソース・ドレイン拡散層１０，１１が形成されたシリコン基板１および各ゲート電極４の表面を覆って、シリコン窒化膜（ＳｉＮ膜）１２およびシリコン酸化膜（ＳｉＯ２膜）１３を順次堆積させる。続けて、例えばＲＩＥ法により、ＳｉＮ膜１２およびＳｉＯ２膜１３を各ゲート電極４の側部付近にのみ選択的に残置させる。これにより、各ゲート電極４の側部を覆って、ＳｉＮ膜１２およびＳｉＯ２膜１３の２層構造からなる側壁スペーサ（ゲート側壁膜）１４が設けられる。
【００３８】
次に、図３（ｂ）に示すように、側壁スペーサ１４が設けられた各ゲート電極４の上部およびシリコン基板１の表層部などに、Ｇｅを全面的にイオン注入する。この際、ゲルマニウムイオン（Ｇｅ＋）は、その加速エネルギーを約１ｋｅＶに、またドーズ量を約５×１０１４ｃｍ−２に設定される。また、注入されるゲルマニウムの濃度は、１×１０１９ｃｍ−３以上に設定される。これにより、各ゲート電極４の上部およびシリコン基板１の表層部などに、第２のＧｅ注入領域１５が形成される。
【００３９】
次に、図３（ｃ）に示すように、各ゲート電極４および側壁スペーサ１４などをマスクとして、第２のＧｅ注入領域１５が形成されたシリコン基板１のｎＭＯＳ領域１ａおよびｐＭＯＳ領域１ｂのそれぞれの表層部に、第３の不純物をイオン注入する。具体的には、ｎＭＯＳ領域１ａには、ｎ型不純物となるリン（Ｐ）をイオン注入する。この際、リンイオン（Ｐ＋）は、その加速エネルギーを約１５ｋｅＶに、またドーズ量を約５×１０１５ｃｍ−２に設定される。このイオン注入により、ｎＭＯＳ領域１ａの表層部のゲート電極４の端部から離間した位置に、Ｐを含有する深いｎ型の不純物領域１６が形成される。また、このイオン注入により、ｎＭＯＳ領域１ａ上のゲート電極４および側壁スペーサ１４の上部にも、Ｐがイオン注入される。
【００４０】
また、ｐＭＯＳ領域１ｂには、ｐ型不純物となるホウ素（Ｂ）をイオン注入する。この際、ホウ素イオン（Ｂ＋）は、その加速エネルギーを約４ｋｅＶに、またドーズ量を約５×１０１５ｃｍ−２に設定される。このイオン注入により、ｐＭＯＳ領域１ｂの表層部のゲート電極４の端部から離間した位置に、Ｂを含有する深いｐ型の不純物領域１７が形成される。また、このイオン注入により、ｐＭＯＳ領域１ｂ上のゲート電極４および側壁スペーサ１４の上部にも、Ｂがイオン注入される。
【００４１】
次に、図３（ｄ）に示すように、シリコン基板１を予め約４００℃まで加熱（基板予備加熱）した状態で、シリコン基板１および各ゲート電極４の表面に向けて図示しないキセノン（Ｘｅ）フラッシュランプの光を照射する。これにより、シリコン基板１等にアニール処理を施す。この際、アニール条件として、Ｘｅフラッシュランプの発光時間（照射時間）、すなわちＸｅフラッシュランプのパルス幅を約１ｍｓに、また照射エネルギー密度を約３５Ｊ／ｃｍ２に設定する。このアニール処理により、ｎＭＯＳ領域１ａの表層部にイオン注入されたｎ型不純物（Ｐ）、およびｐＭＯＳ領域１ｂの表層部にイオン注入されたｐ型不純物（Ｂ）が、それぞれが活性化される。それとともに、ｎＭＯＳ領域１ａの表層部に形成されたｎ型の深い不純物領域１６、およびｐＭＯＳ領域１ｂの表層部に形成されたｐ型の深い不純物領域１７の、それぞれの内部の結晶欠陥が修復される。この結果、ｎＭＯＳ領域１ａの表層部のゲート電極４の端部から離間した位置に、ｎ型の深いソース・ドレイン拡散層１８が形成される。それとともに、ｐＭＯＳ領域１ｂの表層部のゲート電極４の端部から離間した位置に、ｐ型の深いソース・ドレイン拡散層１９が形成される。なお、本実施形態では、前述した基板予備加熱を、図示しないホットプレートにより行うこととする。
【００４２】
以後、図示および詳しい説明は省略するが、例えば常圧ＣＶＤ法により、成膜温度を約４００℃に設定して、各ゲート電極４を覆って、シリコン基板１の表面上に全面的に層間絶縁膜としてのシリコン酸化膜（ＳｉＯ２膜）を形成する。この後、シリコン酸化膜中の所定の箇所に図示しないコンタクトホール等を開孔したり、ソース・ドレイン電極や配線等を形成したりする。これにより、ｎＭＯＳトランジスタ２０ａおよびｐＭＯＳトランジスタ２０ｂからなる所望のＣＭＯＳトランジスタ２０を得る。この後、さらに所定の工程を経て、ＣＭＯＳトランジスタ２０を備える所望の半導体装置を得る。
【００４３】
次に、以上説明した本実施形態に係る加熱処理が施された半導体基板と、本実施形態に対する比較例として従来技術に係る加熱処理が施された半導体基板とを比較する。比較例としての半導体基板（シリコン基板）は、前述した本実施形態と異なり、図１（ｃ）および図３（ｂ）に示したＧｅ等のＩＶ−Ｂ族元素の全面的なイオン注入工程が省略されている。そして、Ａｓ、Ｂ、Ｐ等がイオン注入された後、直ちにＸｅフラッシュランプの光線が本実施形態と同等の条件下で照射されている。
【００４４】
図４に、比較例のサンプルとして、シリコン基板１０１の断面を図示しない微分干渉顕微鏡および透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ：ＴＥＭ）によって観察した写真を示す。シリコン基板１０１の表層部には、能動領域（Ａｃｔｉｖｅ  ａｒｅａ）１０２と、シリコン酸化膜（ＳｉＯ２膜）１０３が埋め込まれた浅溝の素子分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域１０４とからなる、ライン・アンド・スペースパターン（Ｌｉｎｅ／Ｓｐａｃｅ  ｐａｔｔｅｒｎ）が形成されている。図４に示す写真によれば、シリコン基板１０１は、転移、積層欠陥、溶融に伴う表面平坦度の劣化など、様々な損傷を受けていることが分かる。これに対して、本実施形態に係る半導体基板（シリコン基板）１のサンプルは、本発明者らが行った観察によれば、図示は省略するが、比較例のシリコン基板１０１に見られるような損傷は確認されなかった。
【００４５】
図５に、本実施形態に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件（プロセスウィンドウ）を示す。また、図６には、比較例に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件（プロセスウィンドウ）を示す。これら図５および図６によれば、本実施形態および比較例ともに、基板予備加熱温度を高くするにつれて、不純物の活性化に必要な照射エネルギー密度を低く抑えることができることが分かる。ところが、基板予備加熱温度を高くするにつれて、転移、欠陥、あるいはクラックなどが基板中に発生する照射エネルギー密度も小さくなることが分かる。すなわち、本実施形態および比較例ともに、基板予備加熱温度を高くするにつれて、基板が損傷を受け易くなることが分かる。
【００４６】
ただし、図５および図６から明らかなように、本実施形態は、比較例に比べてプロセスウィンドウがはるかに広く、プロセスマージンが大きい。すなわち、本実施形態は、比較例に比べて基板が損傷を受け難く、かつ、不純物を活性化させ易い。また、シリコン基板の面内均一性について本発明者らが行った実験によれば、比較例では拡散層抵抗のばらつきが大きく、σ（標準偏差／平均値×１００％）が約１０％であった。これに対して、本実施形態では、σが１％未満に抑えられていることが分かった。以下、この理由について、詳しく考察する。
【００４７】
Ｘｅフラッシュランプは、シリコン（Ｓｉ）の吸収端よりも短波長側である可視光領域を主要な発光領域（ピーク波長領域：約３００〜５００ｎｍ）とする白色光ランプである。これに加えて、Ｘｅフラッシュランプは、ミリ秒オーダーで高速昇降温が可能である。このため、Ｘｅフラッシュランプによる加熱効率は、基板の表面状態、すなわち基板および基板上に成膜した膜の材質（光吸収係数）などに大きく依存する。前述した比較例では、単結晶のシリコン（Ｓｉ）からなるＳｉ基板１０１上に、素子分離領域１０４を構成するＳｉＯ２膜１０３、ゲート電極となる図示しないｐｏｌｙ−Ｓｉ層、ならびにゲート電極の側壁スペーサを構成する図示しないＳｉＯ２膜およびＳｉＮ膜などが存在している。このため、Ｓｉ基板１０１上の表面状態や光吸収係数などが場所によって異なっている。このような条件下でフラッシュランプアニールを行うと、異種材質間で局所的な温度むらが生じ、熱応力が局所的に発生する。また、Ｓｉ基板１０１と素子分離領域１０４を構成するＳｉＯ２膜１０３との屈折率の差異により、ＳｉＯ２膜１０３がレンズ効果を発揮して、Ｓｉ基板１０１を局所的に加熱するおそれもある。これらの理由により、前述した比較例では、Ｓｉ基板１０１に転位や積層欠陥等のダメージが入り易いと考えられる。
【００４８】
これに対して、本実施形態では、フラッシュランプアニールを行う前に、ＧｅをＳｉ基板１に全面的にイオン注入する。これにより、異種材料間で表面の光吸収係数が略均一化されて、加熱効率の差が縮まると考えられる。それとともに、ＳｉとＳｉＯ２との屈折率の差異も縮められて、局所的な加熱が抑制されると考えられる。これらにより、Ｓｉ基板１の面内における熱特性の均一性が向上されて、異種材料間での温度差による熱応力の発生が抑制されると考えられる。また、Ｓｉ基板１の表面は、Ｇｅがイオン注入されることによって光吸収量が増大する。この結果、エクステンション領域１０，１１およびソース・ドレイン領域１８，１９の不純物の活性化が効率良く行われる。これにより、不純物の活性化に必要な照射エネルギーを低減させることができる。ひいては、Ｓｉ基板１中に熱応力が発生するおそれをさらに抑制して、生産歩留まりを向上させることができる。また、良質な浅いソース・ドレイン拡散層１０，１１および良質な深いソース・ドレイン拡散層１８，１９を効率良く容易に形成して、品質および信頼性が向上されたＣＭＯＳトランジスタ２０を設けることができる。
【００４９】
また、レーザーアニール法では、基板にダメージを与えずに光源のエネルギーを基板に均一に吸収させるために、図示は省略するが、例えばｐｏｌｙ−Ｓｉ膜、Ｔｉ膜、あるいはＴｉＮ膜等の光吸収膜を基板上に設ける技術が従来から知られている。しかしながら、この方法は、光源から照射されるエネルギーを光吸収膜に一旦吸収させた後、そのエネルギーを下地の膜あるいは基板に熱伝導させて加熱するものである。このため、エネルギーの伝達にロスが多く、過剰なエネルギーが必要となるので、効率的な加熱処理を行うことが困難である。また、アニール終了後、役目を終えた光吸収膜を基板から剥離させる必要があるため、工程数の増加に繋がる。さらに、仮に基板からの光吸収膜の剥離工程が適正に実行されず、膜残りやオーバーエッチングなどが生じた場合には、その基板を備える製品の品質や信頼性の劣化を招くおそれが大きい。
【００５０】
これに対して、本実施形態では、シリコン基板１等に加熱処理を施すのに先立って、Ｇｅをシリコン基板１等に全面的にイオン注入する。Ｇｅは電気的に不活性であるため、他の物質の電気特性に悪影響を及ぼす心配が殆ど無い。それとともに、Ｇｅのイオン注入工程を、不純物拡散領域へ不純物をイオン注入する際のプリアモルファス化工程として、そのまま適用することができる。すなわち、本実施形態によれば、レーザーアニール法においても効率的な加熱処理を行うことが可能となり、光源の照射エネルギーを節約することができる。それとともに、浅い不純物拡散領域における不純物の適正なプロファイルを、容易に得ることができる。
【００５１】
このように、本実施形態によれば、加熱用の光源の種類に拘らず、転位、欠陥、スリップ、クラック、モフォロジー劣化、および溶融等のダメージを半導体基板１に殆ど与えること無く光線を用いる加熱処理を行って、基板１内に浅い不純物拡散層を高濃度で形成することができる。ひいては、基板１上に設けられるデバイス特性の面内均一性の改善、およびデバイスの製造プロセスの安定化などを図って、次世代ＬＳＩの性能を十分に発揮させることができる微細なＭＯＳトランジスタを、容易に製造することができる。
【００５２】
以上説明したように、この一実施形態によれば、光線を用いる加熱処理を行うのに先立って、シリコン基板１およびその上に設けられている様々な異種材料に、シリコン基板１の導電型および導電率に影響を及ぼすおそれが殆ど無い、電気的に不活性なＧｅを全面的にイオン注入する。これにより、シリコン基板１等の電気的特性を劣化させることなく、各種のデバイスパターン等を構成している複数の膜等の表層部における光の吸収係数を略均一化できる。この結果、各種素子の疎密などによる加熱むらや、そのような加熱むらにより発生する熱応力を抑制することができる。また、半導体基板１等の表層部は、電気的に不活性な不純物がドーピングされることによって、光吸収量すなわち光りの吸収効率が増大する。これにより、電気的に活性な不純物を活性化させる際に必要な光源の照射エネルギーを低減させることができる。この結果、半導体基板１内に熱応力が発生するおそれをさらに抑制して、半導体基板１を具備する半導体装置の品質、信頼性、および生産歩留まりを向上させることができる。
【００５３】
また、この一実施形態によれば、半導体基板１等のアニール処理を効率良く行うことができるので、プロセスウィンドウを広げることができる。すなわち、半導体基板１への加熱処理を含めた半導体装置の製造プロセスを安定化させることができる。さらに、電気的に活性な不純物を十分に活性化させて半導体素子の電気特性のばらつきを抑制できるとともに、半導体素子の微細化も容易になる。これにより、高性能、高品質、かつ信頼性が高いＣＭＯＳトランジスタ２０を高い集積度で製造することができる。
【００５４】
このように、本実施形態に係る半導体装置は、これが備える半導体基板に熱応力による変形や損傷が生じたり、加熱むらによる品質劣化が生じたりするおそれが殆ど無くされているとともに、半導体基板等の電気的特性の劣化が殆ど無いので、品質、信頼性、および歩留まりが向上されている。また、本実施形態に係る半導体装置の製造方法によれば、半導体基板等の電気的特性が劣化されたり、半導体基板に熱応力による変形や損傷が生じたり、あるいは半導体基板に加熱むらによる品質劣化が生じたりするおそれを殆ど無くして、品質、信頼性、および歩留まりが向上された半導体装置を容易に製造することができる。さらに、良質な浅いソース・ドレイン拡散層１０，１１および良質な深いソース・ドレイン拡散層１８，１９を効率良く容易に形成して、品質および信頼性が向上されたＣＭＯＳトランジスタ２０を具備するとともに、歩留まりが向上された半導体装置を効率良く容易に製造することができる。
【００５５】
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成または工程などの一部を種々様々な設定に変更したり、あるいはそれらの構成や工程などを適宜、適当に組み合わせて用いたりして実施することができる。
【００５６】
例えば、前述した一実施形態では、深いソース・ドレイン拡散層１８，１９を形成する際に、基板予備加熱温度を約４００℃に設定した。それとともに、Ｘｅフラッシュランプの照射エネルギー密度を約３５Ｊ／ｃｍ２に設定してアニール処理を行い、不純物を活性化させた。しかし、この場合の基板予備加熱温度および照射エネルギー密度は、その値には限定されない。本発明者らが行った実験によれば、基板予備加熱温度が約６００℃以下、かつ、照射エネルギー密度が約１００Ｊ／ｃｍ２以下であれば、基板予備加熱温度および照射エネルギー密度を適宜、適正な温度に設定しても、前述した一実施形態と同等の効果を得ることができることが分かっている。この際、フラッシュランプのパルス幅（発光時間、照射時間）も、約１ｍｓには限定されない。フラッシュランプのパルス幅は、約１００ｍｓ以下であれば適宜、適正な値に設定しても、前述した一実施形態と同等の効果を得ることができることが分かっている。
【００５７】
ただし、本発明者らが行った実験によれば、基板予備加熱温度を約２００〜５５０℃、フラッシュランプの照射エネルギー密度を約１０〜６０Ｊ／ｃｍ２の範囲内に設定すると、より良い効果を得ることができることが分かっている。具体的には、基板予備加熱温度を約５５０℃以下に設定することにより、アモルファス状態である不純物注入領域がフラッシュランプの照射前に中途半端に結晶化するのを抑制することができる。これにより、不純物注入領域内の残留欠陥の発生を防ぐことができる。また、基板予備加熱温度を２００℃以下に設定すると、不純物を十分に活性化させるために約６０Ｊ／ｃｍ２以上の照射エネルギー密度が必要となる。すると、Ｓｉ基板１内に熱によるダメージが発生し易くなる。したがって、基板予備加熱温度を約２００℃以上に設定することにより、Ｓｉ基板１内に熱によるダメージが発生するおそれを殆ど無くすことができる。その上で、フラッシュランプの照射エネルギー密度を約１０〜６０Ｊ／ｃｍ２内に設定することにより、熱によるＳｉ基板１内のダメージ発生を防ぐことができるとともに、フラッシュランプの寿命劣化を抑制することができる。
【００５８】
また、半導体基板１の予備加熱は、前述したホットプレートより行う必要は無い。例えば、各種加熱ランプ、あるいはレーザー光線などを用いても、ホットプレートと同様の効果を得ることができる。この際、加熱ランプとしては、例えば水素ランプ、キセノンランプ、あるいはハロゲンランプなどを用いることができる。
【００５９】
また、電気的に不活性な第１の不純物は、電気的に活性な第２の不純物（導電型を決定する不純物）をシリコン基板１にイオン注入する前に、シリコン基板１に全面的にイオン注入されるとは限らない。第２の不純物を活性化させる加熱処理を施す前であれば、第２の不純物をシリコン基板１にイオン注入した後に、第１の不純物をシリコン基板１に全面的にイオン注入しても、前述した一実施形態と同等の効果を得ることができる。また、第１の不純物のイオン注入は、１回の加熱処理に対して１回行うとは限らない。１回の加熱処理に対して、第１の不純物を複数回イオン注入することにより、前述した一実施形態と同等もしくはそれ以上の効果を得ることができる。また、第１の不純物は、Ｇｅには限定されない。電気的に不活性な第１の不純物としては、例えばＣ、Ｓｉ、Ｓｎ、あるいはＰｂ等、ＩＶ−Ｂ族の元素のうち少なくとも１種類の元素を用いれば、前述した一実施形態と同等の効果を得ることができる。また、第１の不純物のイオン注入を複数回行う場合、ＩＶ−Ｂ族の元素のうち少なくとも１種類の元素であれば、各回ごとに注入する不純物の種類を変えても前述した一実施形態と同等の効果を得ることができる。
【００６０】
また、電気的に不活性な第１の不純物をシリコン基板１にイオン注入する際の濃度は、前述した１×１０１９ｃｍ−３以上には限られない。シリコン基板１の表層部をアモルファス化できる濃度であれば、より高い濃度に設定しても構わない。本発明者らが行った実験によれば、第１の不純物をシリコン基板１にイオン注入する際の濃度を、前述した１×１０２０ｃｍ−３以上に設定することにより、シリコン基板１の表層部をより良質なアモルファス状態にできることが分かっている。なお、第１の不純物をシリコン基板１にイオン注入する際の加速条件は、ｐｎ接合のリーク特性を劣化させない範囲であれば適宜、適正な値に設定して構わない。
【００６１】
また、前述した一実施形態では、シリコン基板１上にＣＭＯＳトランジスタ２０を設ける場合を例に挙げて説明したが、それだけには限られない。例えば、シリコン基板１上にｎＭＯＳトランジスタ２０ａのみを設ける場合には、導電型を考慮する必要が無い。この場合、電気的に活性な不純物であるＡｓやＰ等のＶ−Ｂ族の元素のうち少なくとも１種類の元素のみをシリコン基板１に全面的にイオン注入しても構わない。また、シリコン基板１上にｐＭＯＳトランジスタ２０ｂのみを設ける場合にも、導電型を考慮する必要が無い。この場合、電気的に活性な不純物であるＢ等のＩＩＩ−Ｂ族の元素のうち少なくとも１種類の元素のみをシリコン基板１に全面的にイオン注入しても構わない。これらのように、導電型を考慮する必要が無い場合、導電型が同じであれば、電気的に活性な不純物をシリコン基板１に全面的にイオン注入しても、前述した一実施形態と同等の効果を得ることができる。
【００６２】
また、前述した一実施形態において、ｎＭＯＳ領域１ａに注入されるｎ型不純物となる元素は、ＡｓやＰには限られない。ｎ型不純物として、Ｖ−Ｂ族の元素のうち少なくとも１種類の元素を用いれば、前述した一実施形態と同等の効果を得ることができる。同様に、ｐＭＯＳ領域１ｂに注入されるｐ型不純物となる元素は、Ｂには限られない。ｐ型不純物として、ＩＩＩ−Ｂ族の元素のうち少なくとも１種類の元素を用いれば、前述した一実施形態と同等の効果を得ることができる。
【００６３】
また、浅いソース・ドレイン拡散層１０，１１を形成する際のアニール工程は、前述したフラッシュランプアニールには限定されない。フラッシュランプの代わりに、ハロゲンランプを用いたＲＴＡ処理でも前述した一実施形態と同等の効果を得ることができる。また、本発明者らが行った実験によれば、浅いソース・ドレイン拡散層１０，１１を形成する際のアニール条件として、基板温度を９００℃以下に、加熱時間を１０秒以下に設定すると、より良質な拡散層１０，１１を形成できることが分かっている。これは、シリコン基板１を短時間で高温に加熱することにより、不純物元素が基板１の深い位置まで拡散されること無く活性化されるとともに、不純物領域１０，１１中の結晶欠陥が回復されるためであると考えられる。
【００６４】
また、前述した一実施形態では、加熱光源（アニール装置）としてＸｅフラッシュランプを使ったフラッシュランプアニール法について説明したが、これに限定されるものでは無い。加熱光源としては、例えば水銀ランプ、水素ランプ、メタルハライドランプ、希ガスランプ、エキシマレーザー、あるいはＹＡＧレーザー等、近赤外領域から紫外領域に亘って発光する光源を用いることができる。また、従来のハロゲンランプを加熱光源として用いることができるのはもちろんである。
【００６５】
さらに、前述した一実施形態では、浅いソース・ドレイン拡散層１０，１１、すなわちエクステンション領域１０，１１の形成と、深いソース・ドレイン拡散層１８，１９の形成とを例に挙げて説明したが、これらに限定されるものでは無い。本発明は、チャネル領域の形成やゲート酸化膜の形成、あるいは極めて短時間の加熱処理が必要な、その他の様々な加熱工程にも十分に適用可能であるのはもちろんである。
【００６６】
【発明の効果】
本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に光による加熱処理を施すのに先立って、電気的に不活性な第１の不純物を半導体基板に全面的に注入する。これにより、半導体基板等の電気的特性が劣化されたり、熱応力による変形や損傷が生じたり、あるいは加熱むらによる品質劣化が生じたりするおそれを殆ど無くして、半導体基板に光による加熱処理を施すことができる。したがって、本発明の一態様に係る半導体装置の製造方法によれば、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られ、加熱むらや熱応力の発生を抑制されて光による加熱処理が施された半導体基板を具備し、品質、信頼性、および歩留まりが向上された半導体装置を効率良く容易に製造できる。
【００６７】
また、本発明の他の態様に係る半導体装置の製造方法によれば、半導体基板に光による加熱処理を施してソース・ドレイン拡散層を形成するのに先立って、電気的に不活性な第１の不純物を半導体基板に全面的に注入するとともに、半導体基板の所定の領域に電気的に活性な第２の不純物を注入する。これにより、半導体基板等の電気的特性が劣化されたり、熱応力による変形や損傷が生じたり、あるいは加熱むらによる品質劣化が生じたりするおそれを殆ど無くして、光による加熱処理により良質なソース・ドレイン拡散層を効率良く容易に形成することができる。したがって、本発明の他の態様に係る半導体装置の製造方法によれば、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られて加熱むらや熱応力の発生を抑制された半導体基板に、光による加熱処理により良質なソース・ドレイン拡散層を効率良く容易に形成して、品質および信頼性が向上されたトランジスタを具備するとともに、歩留まりが向上された半導体装置を効率良く容易に製造できる。
【００６８】
また、本発明の他の態様に係る半導体装置においては、これが備える半導体基板に電気的に不活性な第１の不純物が半導体基板に全面的に注入されて、半導体基板の光の吸収係数や屈折率が全面的に略均一化された後、半導体基板に加熱処理が施されている。すなわち、半導体基板等の電気的特性が劣化されたり、熱応力による変形や損傷が生じたり、あるいは加熱むらによる品質劣化が生じたりするおそれを殆ど無くされて、半導体基板に光による加熱処理が施されている。したがって、本発明の一態様に係る半導体装置は、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られ、加熱むらや熱応力の発生を抑制されて光による加熱処理が施された半導体基板を具備し、品質、信頼性、および歩留まりが向上されている。
【００６９】
さらに、本発明の他の態様に係る半導体装置においては、これが備える半導体基板に電気的に不活性な第１の不純物が全面的に注入されるとともに、所定の導電型を有する電気的に活性な第２の不純物が注入された後、光による加熱処理が施されて第２の不純物が活性化され、ソース・ドレイン拡散層が形成されている。すなわち、半導体基板等の電気的特性が劣化されたり、熱応力による変形や損傷が生じたり、加熱むらによる品質劣化が生じたりするおそれを殆ど無くされて、光による加熱処理により良質なソース・ドレイン拡散層が形成されている。したがって、本発明の他の態様に係る半導体装置は、電気的特性が殆ど劣化されること無く、加熱処理に用いられる光の吸収効率の向上および均一化が図られて加熱むらや熱応力の発生を抑制された半導体基板に、光による加熱処理により良質なソース・ドレイン拡散層が形成されて、品質および信頼性が向上されたトランジスタを具備するとともに、歩留まりが向上されている。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】従来技術に係る加熱処理が施された比較例としてのシリコン基板の断面を示すＴＥＭ写真。
【図５】一実施形態に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件を示す図。
【図６】比較例に係る基板予備加熱温度とフラッシュランプの照射エネルギー密度との関係における適正なプロセス条件を示す図。
【符号の説明】
１…シリコン基板（半導体基板）、３…ゲート絶縁膜（シリコン酸化膜、ＳｉＯ２膜）、４…ゲート電極（多結晶シリコン膜、ポリシリコン膜）、７…ｎ型の浅い不純物領域（ゲート電極に隣接する領域）、９…ｐ型の浅い不純物領域（ゲート電極に隣接する領域）、１０…ｎ型の浅いソース・ドレイン拡散層（ｎ型のエクステンション領域）、１１…ｐ型の浅いソース・ドレイン拡散層（ｐ型のエクステンション領域）、１２…シリコン窒化膜（ＳｉＮ膜、ゲート側壁膜）、１３…シリコン酸化膜（ＳｉＯ２膜、ゲート側壁膜）、１４…ゲート側壁膜（側壁スペーサ）、１６…ｎ型の深い不純物領域（ゲート側壁膜に隣接する領域）、１７…ｐ型の深い不純物領域（ゲート側壁膜に隣接する領域）、１８…ｎ型の深いソース・ドレイン拡散層、１９…ｐ型の深いソース・ドレイン拡散層、２０…ＣＭＯＳトランジスタ、２０ａ…ｎＭＯＳトランジスタ、２０ｂ…ｐＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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