(57)【要約】【課題】  高速に動作する回路に対しても適用可能な半導体集積回路におけるトランジスタの動的なボディ電位制御装置を提供する。【解決手段】  制御対象である第１ＭＯＳトランジスタのボディ端子(b1)に第２ＭＯＳトランジスタ(12)のドレイン端子(d2)が接続され、第１ＭＯＳトランジスタのゲート端子(g1)の前段にＤフリップフロップ回路(13)が接続され、第２ＭＯＳトランジスタのゲート端子(g2)には、第１ＭＯＳトランジスタのボディ・ソース間にＰＮ順方向電流が流れないように予め調整された電位（Ｖ ref-n）を与え、Ｄフリップフロップ回路(13)への入力信号(D1)を第２ＭＯＳトランジスタを介して第１ＭＯＳトランジスタのボディ端子(b1)に与えて動的な電位制御を行う。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ボディ電位が制御される第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのボディ端子にドレイン端子が接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート端子に接続された前段の回路素子とを備えた半導体集積回路におけるトランジスタの動的なボディ電位制御装置であって、
前記前段の回路素子は、入力信号をある遅延時間の後でそのまま出力する機能を有する回路素子であり、
前記第２のＭＯＳトランジスタのゲート端子には、前記第１のＭＯＳトランジスタのボディ・ソース間にＰＮ順方向電流が流れないように予め調整された電位が与えられ、
前記前段の回路素子への入力信号を前記第２のＭＯＳトランジスタを介して前記第１のＭＯＳトランジスタのボディ端子に与えることを特徴とするボディ電位制御装置。
【請求項２】
前記第１のＭＯＳトランジスタの前段に接続された回路素子はエッジトリガ型Ｄフリップフロップを有し、該Ｄフリップフロップの出力端子が前記第１のＭＯＳトランジスタのゲート端子に接続され、該Ｄフリップフロップの入力端子が前記第２のＭＯＳトランジスタのソース端子に接続された請求項１に記載のボディ電位制御装置。
【請求項３】
前記第１のＭＯＳトランジスタの前段に接続された回路素子は前段Ｄラッチと後段Ｄラッチとを備え、前記前段Ｄラッチの出力を前記第２のＭＯＳトランジスタのソース端子に入力して、前記前段Ｄラッチの出力信号を前記第２のＭＯＳトランジスタを介して前記第１のＭＯＳトランジスタのボディ電位制御に用いた請求項１に記載のボディ電位制御装置。
【請求項４】
前記エッジトリガ型Ｄフリップフロップの出力端子に接続された前記第１のＭＯＳトランジスタが複数個ある場合に、１つの前記第２のＭＯＳトランジスタを介して前記エッジトリガ型Ｄフリップフロップ入力信号を、前記複数個の第１のＭＯＳトランジスタのボディ領域に与えた請求項１または２記載のボディ電位制御装置。
【請求項５】
前記第１のＭＯＳトランジスタが複数個ある場合に、前記前段Ｄラッチの出力信号を１つの前記第２のＭＯＳトランジスタを介して前記複数個の第１のＭＯＳトランジスタの各ボディ端子に与えた請求項３記載のボディ電位制御装置。
【請求項６】
前記第１のＭＯＳトランジスタがエッジトリガ型Ｄフリップフロップ内部に設けられ、前記第１のＭＯＳトランジスタのボディ端子には、前記第２のＭＯＳトランジスタを介して前記エッジトリガ型Ｄフリップフロップへの入力信号が与えられる請求項１記載のボディ電位制御装置。
【請求項７】
前記Ｄフリップフロップが前段Ｄラッチと後段Ｄラッチとを備え、前記第１のＭＯＳトランジスタは前記後段Ｄラッチ内に設けられ、前記第１のＭＯＳトランジスタの前段に接続された前記回路素子が前記前段Ｄラッチであり、
前記前段Ｄラッチへの入力信号が前記第２のＭＯＳトランジスタを介して前記第１のＭＯＳトランジスタのボディ端子に与えられる請求項６記載のボディ電位制御装置。
【請求項８】
前記Ｄフリップフロップが前段Ｄラッチと後段Ｄラッチとを備え、前記第１のＭＯＳトランジスタは前記後段Ｄラッチ内に設けられ、前記第１のＭＯＳトランジスタの前段に接続された回路素子が前記後段Ｄラッチ内の遅延素子であり、
前記前段Ｄラッチからの出力信号が前記第２のＭＯＳトランジスタを介して前記第１のＭＯＳトランジスタのボディ端子に与えられる請求項６記載のボディ電位制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路におけるトランジスタの動的なボディ電位制御技術に関し、特に、ＭＯＳトランジスタのボディ領域の電圧を早い段階から制御することで半導体集積回路における動作速度の高速化を実現する動的なボディ電位制御技術の改良に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳ型トランジスタを備えた半導体集積回路において信号伝送等の動作速度の高速化と低消費電力化が益々要求されている。ＭＯＳトランジスタの動的なボディ電位の制御技術の基本的概念は、制御対象であるトランジスタがオンするとき（アクティブ時）にトランジスタの閾値電圧を下げて高速化を実現し、オフのとき（スタンバイ時）にはトランジスタの閾値電圧を上げてリーク電流を抑制する技術である。また、このようなリーク電流抑制技術は、出力負荷が大きい場合、低電源電圧動作時に特に有効であることが確認されている。
【０００３】
従来の動的なボディ電位の制御技術としては、制御対象であるトランジスタのゲート端子とボディ端子を接続した構成が提案されている（例えば、非特許文献１参照）。即ち、非特許文献１に開示の制御技術では、制御対象であるトランジスタのゲート端子には、例えば、エッジトリガ型Ｄフリップフロップが接続され、制御対象トランジスタのゲート信号をボディ領域に伝えることで、ボディ電位を制御して高速化を実現している。以下の説明では、ボディ領域またはボディ端子という用語は、ＳＯＩ（Silicon On Insulator）では、基板領域からは絶縁物質で分離された別個の端子領域のことを意味するものとする。
【０００４】
しかしながら、このような従来の制御技術では電源電圧の制約を受けるという問題があり、例えば、制御対象トランジスタがＮ型ＭＯＳトランジスタでは、ボディのＰ領域とソースのＮ領域とがＰＮ接合を形成する。このため、電位差がビルトイン電圧（約０．６Ｖ）以上の電源電圧を用いると、ＰＮ順方向に電流が流れるという問題があった。なお、制御対象トランジスタがＰ型ＭＯＳトランジスタでは、ボディのＮ領域とソースのＰ領域とがＰＮ接合を形成し、同様に、電位差がビルトイン電圧以上の電源電圧を用いると、ＰＮ順方向に電流が流れる。このように、非特許文献１に開示の制御技術では電源電圧の制約を受けるという問題点がある。
【０００５】
この問題点を解決するために、制御対象である第１のトランジスタのゲート端子とボディ端子の間に第２のトランジスタを接続した構成が提案されている（例えば、非特許文献２参照）。この非特許文献２に開示の制御技術では、ボディ・ソース間に第２のトランジスタを接続し、制御対象である第１のトランジスタのゲート信号を、第２のトランジスタを介してボディ領域（端子）に伝える構成を有している。これにより、第２のトランジスタのゲートに与える電圧を調整することにより、制御対象である第１のトランジスタのボディ・ソース間の電位差がビルトイン電圧以上にならないように調整している。
【０００６】
しかしこの制御技術では、第２のトランジスタを介して第１のトランジスタのボディ電位を制御しているため、第２のトランジスタによる負荷が増加して、第１のトランジスタのゲート端子における信号遷移の遅れが生じる問題がある。特に、高速に動作する回路において、第１のトランジスタの信号遷移にボディ電位の追従が遅れることにより、回路動作の高速化の観点から問題があった。
【０００７】
【非特許文献１】F. Assaderaghi, D. Sinisky, S. Parke, J.Boker, P. K. Ko, and C. Hu, "A Dynamic Threshold voltage MOSFET (DTMOS) for ultra-low voltage operation, "1994 IEDM, pp. 809-812, 1994
【非特許文献２】N. Lindert, T. Sugii, S. Tang, and C. Hu, "Dynamic threshold pass-transistor logic for improved delay at lower power supply voltages," IEEE Journal of Solid-State Circuits, vol. 34, no. 1, pp. 85-89, Jan. 1999
【発明の開示】
【発明が解決しようとする課題】
【０００８】
これら従来のボディ電位制御技術に共通する概念は、制御対象である第１のトランジスタの前段に接続されている回路に関係なく、第１のトランジスタのゲート信号を利用してボディ電位を制御する技術であるという点である。非特許文献１に開示の動的なボディ電位の制御方法では、単に制御対象である第１のトランジスタのゲート端子とボディ端子を接続した回路構成としたものであるため、電位差がビルトイン電圧以上の電源電圧を用いると、ボディ・ソース間に形成されるＰＮ接合部に、ＰＮ順方向に電流が流れてしまい、電源電圧の制約を受けるという課題があった。
【０００９】
また、非特許文献２に開示の制御方法では、ボディ・ソース間に第２のトランジスタを接続してボディ電位を制御しているため、高速で動作する回路への適用を考えた場合、ボディ電位の追従が遅れること等により、回路動作の高速化の効果が低減するという課題があった。
【００１０】
本発明は上記課題を解決するためになされたもので、制御対象である第１のトランジスタのボディ領域に伝える信号として、第１のトランジスタのゲート端子に接続された前段の回路素子への入力信号を用い、ボディ電位を早い段階から制御するものであり、高速に動作する回路に対しても適用可能な半導体集積回路において、トランジスタの動的なボディ電位の制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置は、ボディ電位が制御される第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのボディ端子にドレイン端子が接続された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲート端子に接続された前段の回路素子を備える。前段の回路素子は、入力信号をある遅延時間後にそのまま出力する機能を有する回路素子であり、第２のＭＯＳトランジスタのゲート端子には、第１のＭＯＳトランジスタのボディ・ソース間にＰＮ順方向電流が流れないように予め調整された電位を与え、前段の回路素子への入力信号を第２のＭＯＳトランジスタを介して第１のＭＯＳトランジスタのボディ端子に与えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、制御対象であるトランジスタのボディ電位を早い段階で上昇させ、その閾値電圧を下げて電流駆動力を高めることができるため、そのドレイン端子の電位は急速に変化し、これにより、回路動作の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付の図面を参照して本発明の実施の形態について説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。本発明に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御装置の基本形態は、制御対称である第１のＭＯＳトランジスタのボディ領域に伝える信号として、第１のＭＯＳトランジスタのゲート端子に接続された前段の回路素子への入力信号を用い、この入力信号をボディ電位制御用の第２のＭＯＳトランジスタを介して第１のＭＯＳトランジスタのボディ領域に伝えることにより、ボディ電位を早い段階から制御することを可能とするものである。
【００１４】
ここで、第１のＭＯＳトランジスタのゲート端子に接続された前段の回路素子としては、入力信号をある遅延時間の後にそのまま出力する遅延機能を有する回路素子であり、例えば、バッファ、好ましくは、ＤフリップフロップやＤラッチ回路などが適用可能である。なお、ＤフリップフロップやＤラッチ回路は動作周波数に依存する遅延をもつため、負荷である第２のＭＯＳトランジスタを追加した場合でも、基本的には前段の回路素子の遅延時間に影響を及ぼすことはない。しかし、前段の回路素子をバッファで構成した場合は、負荷である第２のＭＯＳトランジスタを追加したときに、前段の回路素子の遅延時間が増加することが考えられる。
【００１５】
従って、上記構成において、好ましくは、第１のＭＯＳトランジスタの前段に接続された回路素子は、エッジトリガ型ＤフリップフロップやＤラッチなどの動作周波数に依存する遅延機能を有する回路素子であり、このような前段の回路素子の出力端子が前記第１のＭＯＳトランジスタのゲート端子に接続され、回路素子の入力端子が第２のＭＯＳトランジスタのソース端子に接続されている。即ち、第２のＭＯＳトランジスタの追加によって負荷が増加するが、前段の回路素子がＤフリップフロップやＤラッチなどの動作周波数に依存する遅延をもつ回路素子で構成されている場合は、負荷増加による遅延がその周期内に収まれば遅延時間には影響しないため、バッファなどの単純な遅延素子よりもＤフリップフロップやＤラッチの回路素子で構成することが好ましい。
【００１６】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御を行う要部回路構成を示す。同図において、参照番号１１は制御対象である第１のＮ型ＭＯＳトランジスタ、１２はボディ電位制御用の第２のＮ型ＭＯＳトランジスタ、１３はエッジトリガ型Ｄフリップフロップで構成された前段の回路素子である。第１のトランジスタ１１のボディ端子ｂ１には第２のトランジスタ１２のドレイン端子ｄ２が接続され、エッジトリガ型Ｄフリップフロップ１３に対する入力信号D1の入力端子Ｄと第２のトランジスタ１２のソース端子ｓ２とが接続され、エッジトリガ型Ｄフリップフロップ１３からの出力信号Q1の出力端子Ｑは第１のトランジスタ１１のゲート端子ｇ１と接続されている。
【００１７】
また、第２のトランジスタ１２のゲート端子ｇ２には適切な値に調整された電位Ｖ ref-nが与えられている。即ち、このゲート制御電位Ｖ ref-nは、第１のトランジスタ１１のボディ端子ｂ１とソース端子ｓ１間の電位差がビルトイン電圧以下になるように予め調整されている。
【００１８】
なお、図示の構成では、第１および第２のトランジスタ１１，１２はＮ型ＭＯＳトランジスタを使用しているが、制御対象である第１のトランジスタはＰ型ＭＯＳトランジスタであってもよく、この場合は第２のトランジスタ１２もＰ型ＭＯＳトランジスタとする。
【００１９】
図１において、前段の回路素子であるＤフリップフロップ１３は、入力信号をある遅延時間の後でそのまま出力する機能を有する回路素子であれば任意の回路素子でよい。一方、第２のトランジスタ１２のボディ領域については、Ｎ型ＭＯＳトランジスタの場合は、ボディ領域は接地されてグランド（ＧＮＤ）電位に固定されているか、またはフローティングの状態である。第２のトランジスタ１２がＰ型ＭＯＳトランジスタの場合は、そのボディ領域は外部電源（図示せず）に接続され、外部電源電圧Ｖccに固定されているか、またはフローティング状態とされる。
【００２０】
なお、第１のトランジスタ１１のソース端子ｓ１、ドレイン端子ｄ１に接続される素子は任意である。即ち、本発明はＣＭＯＳ論理のみに適用されるだけではなく、パス・トランジスタ論理にも適用することができる。
【００２１】
図２（ａ），（ｂ）は、図１に示すボディ電位制御回路における動作波形を示すもので、以下、図２を参照して本実施の形態に係る回路構成の動作について説明する。ここで、Ｄフリップフロップ１３は、破線で示すクロック信号（clock）の立下りエッジに応答して入力データ(D1)の状態を出力(Q1)するＤフリップフロップとしている。
【００２２】
本実施の形態では、図２（ａ），（ｂ）において、時刻０からｔ１までのスタンバイ期間では、Ｄフリップフロップ１３の入力信号D1は０Ｖ、出力信号Q1も０Ｖ、第１トランジスタのドレインｄ１の初期値は外部電源電圧であるVccレベルに設定されており、ソースｓ１はＧＮＤ（固定電位）に接続されているものとする。一方、第２トランジスタ１２のゲート電圧Ｖ ref-nとしては適切な電位が与えられており、第２トランジスタ１２は常にオン状態であるとする。このとき第１トランジスタ１１のボディ端子ｂ１の電位はＤフリップフロップ１３の入力信号D1と等しい０Ｖである。
【００２３】
次に時刻ｔ１において、Ｄフリップフロップ１３の入力信号D1が０ＶからＶccに変化する。次に、時刻ｔ２におけるクロック信号clockの立下りに同期して、Ｄフリップフロップ１３からの出力信号Q1も０ＶからＶccレベルへと遷移する。このとき第１トランジスタ１１のボディ端子ｂ１の電位は、時刻ｔ１からのＤフリップフロップ１３の入力信号D1の信号遷移につれて上昇する。ただし、ボディ端子ｂ１の電位は、第２トランジスタ１２のゲート電位Ｖ ref-nからその閾値電圧Ｖthを引いた値（Ｖ ref-n − Ｖth）までしか上昇しない。そのため、第１トランジスタ１１のボディ端子ｂ１の電位がビルトイン電圧以下となるようにゲート電位Ｖ ref-nを設定することで、ＰＮ順方向電流を抑制することができる。
【００２４】
このように、第１トランジスタ１１のボディ電位を一つ前のクロック周期中に上昇させ、従来より早い段階でボディ電位を上昇させておくことで、Ｄフリップフロップ１３の出力信号Q1が遷移し始める時点では、すでに第１トランジスタ１１の閾値をボディ電位制御によって適した値に変化させておくことが可能となる。図２（ｂ）に示すように、第１トランジスタ１１のゲート信号（Q1）が遷移し始める前にボディ端子ｂ１の電位が上昇した状態であることから、トランジスタの基板バイアス効果により、第１トランジスタ１１の閾値電圧を下げて電流駆動力を高めている。その結果、第１トランジスタ１１のドレイン端子ｄ１の電位は、上記初期設定されたＶccレベルからソースｓ１のＧＮＤ電位レベルである０Ｖへと急速に立下がり、これにより、回路動作の高速化を実現している。ここで、閾値の変動値は、一般的なモデルでは、ボディ電位の変動値の平方根に比例した値である。
【００２５】
ここで、第２トランジスタ１２を用いてボディ電位の制御を行うため、負荷の増加によってＤフリップフロップ１３の入力信号D1の遷移が遅れることが考えられる。しかし、入力信号の遷移に対してＤフリップフロップのセットアップ時間に余裕があれば、Ｄフリップフロップの出力信号には影響を与えないので、信号D1の遅延は後段には影響を与えることはない。
【００２６】
なお、本実施の形態では、Ｄフリップフロップ１３は立下りエッジに応答するネガティブエッジ型Ｄフリップフロップを用いたが、本発明はこれに限定されるものではなく、立上がりエッジに応答するポジティブエッジ型Ｄフリップフロップを用いてもよい。また、Ｄフリップフロップの回路構成としては、相補のデータ入力信号を用いる２線式Ｄフリップフロップでもよい。
【００２７】
（実施の形態２）
図３は本発明の実施の形態２に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御を行う回路構成の要部を示す。同図において、エッジトリガ型Ｄフリップフロップ２３は、立上がりエッジに応答するポジティブエッジ型Ｄラッチ２４と立下がりエッジに応答するネガティブエッジ型Ｄラッチ２５とを備えた構成である。Ｄラッチ２４の出力端子Ｑ，ＱＢからの出力信号N2, N2BはＤラッチ２５の入力端子部Ｄ，ＤＢにそれぞれ入力されている。
【００２８】
第１のトランジスタ１１のボディ端子ｂ１には第２のトランジスタ１２のドレイン端子ｄ２が接続され、ネガティブエッジ型Ｄラッチ２５に対する入力信号Ｎ２の入力端子と第２のトランジスタ１２のソース端子ｓ２とが接続され、ネガティブエッジ型Ｄラッチ２５からの出力信号Ｑ２の出力端子Ｑは第１のトランジスタ１１のゲート端子ｇ１と接続されている。また、第２のトランジスタ１２のゲート端子ｇ２には電位Ｖ ref-nが与えられることは実施の形態１と同様であるので、簡単のためにその説明は省略している。
【００２９】
なお、図示の構成では、第１および第２のトランジスタ１１，１２はＮ型ＭＯＳトランジスタを使用しているが、Ｐ型ＭＯＳトランジスタであってもよい。
なお、本実施の形態では、Ｄフリップフロップ２３は立下りエッジに応答するネガティブエッジ型Ｄフリップフロップを用いたが、立上がりエッジに応答するポジティブエッジ型Ｄフリップフロップを用いてもよい。この場合、Ｄラッチ２４はネガティブエッジ型、Ｄラッチ２５はポジティブエッジ型のＤラッチとなる。
【００３０】
図４（ａ），（ｂ）は、図３に示すボディ電位制御回路における動作波形を示し、以下、図４を参照して本実施の形態に係る回路構成の動作について説明する。図４（ａ），（ｂ）において、時刻０からｔ21までの期間では、Ｄフリップフロップ２３の入力信号D2は０Ｖ、出力信号Q2も０Ｖ、Ｄラッチ２４の出力信号N2も０Ｖ、第１トランジスタ１１のドレインｄ１の初期値は外部電源電圧であるVccレベルに設定され、ソースｓ１はＧＮＤに接続されているとする。一方、第２トランジスタ１２のゲート電圧Ｖ ref-nは適切な電位が与えられ、第２トランジスタ１２は常にオン状態であるので、第１トランジスタ１１のボディ端子ｂ１の電位はＤラッチ２５の入力信号N2と等しい０Ｖである。
【００３１】
次に時刻ｔ21において、Ｄフリップフロップ２３の入力信号D2が０ＶからＶccに変化し、時刻ｔ22におけるクロック信号clockの立下りのすぐ後で０Ｖへと変化する。また、Ｄフリップフロップ２３からの出力信号Q2も時刻ｔ23においてクロック信号clockの立下りに同期して０ＶからＶccレベルへと遷移する。一方、Ｄフリップフロップ２３内のＤラッチ２４の出力信号N2は、時刻ｔ21'においてクロック信号clockの立上がりに同期して０ＶからＶccに変化する。
【００３２】
このとき、第１トランジスタ１１のボディ端子ｂ１の電位は、時刻ｔ21'からのＤラッチ２４の出力信号N2の遷移につれて上昇する。ただし、ボディ端子ｂ１の電位がビルトイン電圧以下となるように、第２トランジスタ１２のゲート電位Ｖ ref-nを調整することで、ＰＮ順方向電流を抑制することができる。
このように、本実施の形態では、Ｄフリップフロップ内の前段のラッチの出力信号（即ち、後段のラッチの入力信号）をボディ電位制御に使用し、クロック半周期分早い段階で第１トランジスタ１１のボディ電位制御を開始し、第１トランジスタ１１のボディ電位を早い段階で上昇させておくことが可能となる。
【００３３】
図４（ｂ）に示すように、第１トランジスタ１１のゲート信号（Ｑ２）が遷移し始める前にボディ端子ｂ１の電位が上昇した状態であることから、トランジスタの半導体基板バイアス効果により、第１トランジスタ１１の閾値電圧を下げて電流駆動力を高めている。その結果、第１トランジスタ１１のドレイン端子ｄ１の電位は、上記初期設定されたＶccレベルからソースｓ１が接続されたＧＮＤ電位レベルである０Ｖへと急速に立下がり、これにより、回路動作の高速化を実現している。
【００３４】
Ｄフリップフロップの入力信号をボディ電位の制御に用いる実施の形態１では、Ｄフリップフロップのデータ入力信号がクロック１周期の期間で変化する回路などでは、図４に示すような波形となることから、有効にボディ電位の制御が行えない場合がある。これに対し、本実施の形態２では、Ｄフリップフロップ内の前段のＤラッチの出力信号をボディ電位の制御に用いることで、ボディ電位の制御をＤフリップフロップの入力信号を用いる場合よりも遅らせて実現している。
【００３５】
（実施の形態３）
図５は本発明の実施の形態３に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御を行う回路構成の要部を示す。同図において、エッジトリガ型Ｄフリップフロップ１３は、実施の形態１と同様の構成である。実施の形態１と異なる点は、制御対象である第１のトランジスタを複数のＮ型ＭＯＳトランジスタ１１ａ，１１ｂ，…，１１ｎからなる第１のトランジスタ群３１と、第２のＮ型ＭＯＳトランジスタ３２とを備え、Ｄフリップフロップ１３の出力信号が上記複数のＮ型ＭＯＳトランジスタ１１ａ，１１ｂ，…，１１ｎの各ゲート端子ｇ1a, ｇ1b, ..., ｇ1nに入力されることである。
【００３６】
即ち、ＣＭＯＳ論理回路や、パス・トランジスタ論理回路のゲート信号を共通とするトランジスタ部分へ適用したものである。その他の接続関係等の条件については実施の形態１と同様であるので、ここではその説明を省略する。また、図５の回路の動作波形についても実施の形態１の図２に示す波形と同様であるので、ここではその説明を省略する。
【００３７】
なお、第１のトランジスタ群３１の各トランジスタと第２のトランジスタ３２はＰ型ＭＯＳでもよいことは実施の形態１と同様である。ただし、第１のトランジスタ群３１の各トランジスタがＮ型ＭＯＳとＰ型ＭＯＳで構成されている場合は、第２のトランジスタ３２はＮ型ＭＯＳとＰ型ＭＯＳの２つのトランジスタを用いてボディ電位の制御を行う。
【００３８】
このように本実施の形態によれば、複数の制御対象第１のトランジスタ群を１つの第２トランジスタを用いてボディ電位を制御しているので、回路面積の増大による負荷・消費電力の増大を防止できる効果がある。
【００３９】
（実施の形態４）
図６は本発明の実施の形態４に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御を行う回路構成の要部を示す。本実施の形態４の構成は、図３に示す実施の形態２の構成と図５に示す実施の形態３の構成とを組合せた変形例である。
【００４０】
即ち、同図において、エッジトリガ型Ｄフリップフロップ２３は、立上がりエッジに応答するポジティブエッジ型Ｄラッチ２４と立下がりエッジに応答するネガティブエッジ型Ｄラッチ２５とを備え、Ｄラッチ２４の出力端子Ｑ，ＱＢからの出力信号N2, N2BはＤラッチ２５の入力端子Ｄ，ＤＢにそれぞれ入力されている。
【００４１】
一方、制御対象である第１のトランジスタは複数のＮ型ＭＯＳトランジスタ１１ａ，１１ｂ，…，１１ｎからなる第１のトランジスタ群４１として構成され、１つの第２のＮ型ＭＯＳトランジスタ４２を備えている。Ｄフリップフロップ２３の出力信号（即ち、Ｄラッチ２５からの出力信号）Q4が上記複数のＮ型ＭＯＳトランジスタ１１ａ，１１ｂ，…，１１ｎの各ゲート端子ｇ1a, ｇ1b, ..., ｇ1nに入力され、ネガティブエッジ型Ｄラッチ２５に対する入力信号Ｎ４は第２のトランジスタ４２のソース端子に入力されている。
【００４２】
接続関係等の条件については実施の形態２および３と同様であり、図６の回路の動作波形についても実施の形態２の図４に示す波形と同様であるので、ここではその説明を省略する。
【００４３】
なお、第１のトランジスタ群４１の各トランジスタと第２のトランジスタ４２はＰ型ＭＯＳでもよいことは実施の形態３と同様である。ただし、第１のトランジスタ群４１の各トランジスタがＮ型ＭＯＳとＰ型ＭＯＳで構成されている場合は、第２のトランジスタ４２はＮ型ＭＯＳとＰ型ＭＯＳの２つのトランジスタを用いてボディ電位の制御を行う。
【００４４】
このように本実施の形態によれば、複数の制御対象第１のトランジスタ群を１つの第２トランジスタを用いてボディ電位を制御しているので、回路面積の増大による負荷・消費電力の増大を防止できる効果がある。
【００４５】
また、Ｄフリップフロップのデータ入力信号がクロック１周期の期間で変化する回路などの場合であっても、本実施の形態では、Ｄフリップフロップ内の前段のＤラッチの出力信号をボディ電位の制御に用いることで、ボディ電位の制御をＤフリップフロップの入力信号を用いる場合よりも遅らせることにより、有効にボディ電位の制御を実現できる。
【００４６】
（実施の形態５）
図７は本発明の実施の形態５に係る半導体集積回路におけるトランジスタの動的なボディ電位の制御を行う要部回路構成を示す。同図において、参照番号５１は制御対象である第１のＮ型ＭＯＳトランジスタ、５２はボディ電位制御用の第２のＮ型ＭＯＳトランジスタ、５３はエッジトリガ型Ｄフリップフロップである。エッジトリガ型Ｄフリップフロップ５３は、立上がりエッジに応答するポジティブエッジ型Ｄラッチ５４と立下がりエッジに応答するネガティブエッジ型Ｄラッチ５５とを備える。
【００４７】
本実施の形態では、第１のトランジスタ５１がＤフリップフロップ５３内に設けられた後段のＤラッチ５５内部に搭載されている。ただし、図示はしていないが、ボディ電位制御対象である第１のトランジスタは前段のＤラッチ５４内部に搭載してもよい。
【００４８】
図７において、前段のＤラッチ５４には入力信号D5が与えられ、その出力端子Ｑ，ＱＢからの出力信号N5, N5Bは後段のＤラッチ５５に入力されている。第１のトランジスタ５１のボディ端子ｂ１にはボディ電位制御用の第２のトランジスタ５２のドレイン端子ｄ５が接続され、前段Ｄラッチ５４への入力信号D5は、第２トランジスタ５２のソース端子ｓ５およびドレイン端子ｄ５を介して第１のトランジスタ５１のボディ端子ｂ１に与えられる。
【００４９】
また、前段Ｄラッチ５４への入力信号D5および前段Ｄラッチ５４からの出力信号N5と同等の信号が、第１のトランジスタ５１のゲート端子ｇ１に与えられる。即ち、本実施の形態では、実施の形態１の構成とは異なり、第１のＭＯＳトランジスタ５１のゲート端子ｇ１とエッジトリガ型Ｄフリップフロップ５４の入力Ｄ５とは直接接続されてはいないが、両者の信号は遅延回路を挟んだ同等の信号である。その他の構成および動作については実施の形態１と同様であるので、その説明はここでは省略している。
【００５０】
このように、本実施の形態によれば、Ｄフリップフロップ内部の後段ラッチの第１トランジスタを制御対象トランジスタとし、Ｄフリップフロップへの入力信号によって第１トランジスタのボディ電位を早い段階で上昇させ、第１トランジスタの閾値電圧を下げて電流駆動力を高めることができる。その結果、第１トランジスタのドレイン端子ｄ１の電位は、ＶccレベルからＧＮＤ電位レベルへと急速に立下がるので、Ｄフリップフロップ回路動作の高速化が実現される。
【００５１】
なお、図示の構成では、第１および第２のトランジスタはＮ型ＭＯＳトランジスタを使用しているが、Ｐ型ＭＯＳトランジスタであってもよいこと、および、Ｄフリップフロップ５３は立下りエッジに応答するネガティブエッジ型Ｄフリップフロップを用いたが、立上がりエッジに応答するポジティブエッジ型Ｄフリップフロップを用いてもよいことは、実施の形態１と同様である。
【００５２】
図８は、図７に示すボディ電位制御回路構成の変形例を示すもので、第１のＭＯＳトランジスタ５１のボディ領域ｂ１に与えるボディ電位制御信号として、エッジトリガ型Ｄフリップフロップ内に設けられた前段のＤラッチ５４の出力信号N5を、第２のＭＯＳトランジスタ５２を介してボディ領域ｂ１に与える構成としている。この場合、第１のＭＯＳトランジスタの前段に接続された回路素子は、後段Ｄラッチ５５内に設けられた遅延素子（不図示）であると見なされる。これにより、図７の回路構成の場合と同様の効果が得られる。
【産業上の利用可能性】
【００５３】
本発明の活用例として、半導体集積回路におけるトランジスタの動的なボディ電位制御技術において、特に、ＭＯＳトランジスタのボディ領域の電圧を早い段階から制御することで、信号伝送等の動作速度の高速化を実現した半導体集積回路に適用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置の要部回路図である。
【図２】図１に示すボディ電位制御回路の動作を示す信号波形図で、（ａ）は前段回路素子の入力信号波形、（ｂ）は出力信号波形図である。
【図３】本発明の実施の形態２に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置の要部回路図である。
【図４】図３に示すボディ電位制御回路の動作を示す信号波形図で、（ａ）は前段Ｄラッチの入力信号波形、（ｂ）は出力信号波形図である。
【図５】本発明の実施の形態３に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置の要部回路図である。
【図６】本発明の実施の形態４に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置の要部回路図である。
【図７】本発明の実施の形態５に係る半導体集積回路におけるトランジスタの動的なボディ電位制御装置の要部回路図である。
【図８】図７に示す回路構成の変形例を示す図である。
【符号の説明】
【００５５】
１１  第１ＭＯＳトランジスタ、    １２  第２ＭＯＳトランジスタ、    １３，２３，５３  Ｄフリップフロップ、    ２４，２５  Ｄラッチ、    D1, D2, D3, D4, D5  フリップフロップ入力信号、    Q1, Q2, Q3, Q4, Q5  フリップフロップ出力信号、    N2, N4, N5  ラッチ出力信号、    b1  ボディ端子、    g1，g2  ゲート端子、    s1，s2  ソース端子、    d1，d2  ドレイン端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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