(57)【要約】【課題】動作信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】第１素子分離領域に囲まれた第１素子領域上に第１ゲート絶縁膜を介して形成され且つゲート幅方向端部が前記第１素子分離領域上にある第１ゲート電極を備えた第１ＭＯＳトランジスタと、第２素子分離領域に囲まれた第２素子領域上に、前記第１ゲート絶縁膜の少なくとも２倍の膜厚の第２ゲート絶縁膜を介して形成され且つゲート幅方向端部が前記第２素子分離領域上にある第２ゲート電極を備えた第２ＭＯＳトランジスタとを具備し、前記第１素子分離領域と前記第１ゲート絶縁膜とが接する位置から、前記第１素子分離領域の上面端部までの幅は、前記第２素子分離領域と前記第２ゲート絶縁膜とが接する位置から、前記第２素子分離領域の上面端部までの幅に等しい。【選択図】      図４
2005268619.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成された第１素子分離領域によって周囲を取り囲まれた第１素子領域上に、第１ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第１素子分離領域上に位置する第１ゲート電極を備えた第１ＭＯＳトランジスタと、
前記半導体基板中に形成され第２素子分離領域によって周囲を取り囲まれた第２素子領域上に、前記第１ゲート絶縁膜の少なくとも２倍の膜厚を有する第２ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第２素子分離領域上に位置する第２ゲート電極を備えた第２ＭＯＳトランジスタと
を具備し、前記第１、第２素子分離領域の上部は、前記半導体基板表面から突出し、且つ角部は湾曲して形成され、
前記第１素子分離領域と前記第１ゲート絶縁膜とが接する位置から、前記第１素子分離領域の上面端部までの幅は、前記第２素子分離領域と前記第２ゲート絶縁膜とが接する位置から、前記第２素子分離領域の上面端部までの幅に等しい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１素子分離領域上に位置する前記第１ゲート電極の一部領域の底面は、前記第１ゲート絶縁膜の上面よりも低く位置し、
前記第２素子分離領域上に位置する前記第２ゲート電極の一部領域の底面は、前記第２ゲート絶縁膜の上面よりも低く位置し、
前記第１ゲート電極における前記一部領域の底面から前記第１ゲート絶縁膜上面までの高さは、前記第２ゲート電極における前記一部領域の底面から前記第２ゲート絶縁膜上面までの高さに等しい
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１素子分離領域の上面は、前記第２素子分離領域の上面よりも低い
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１、第２素子分離領域の上面の差は、前記第１素子分離領域と前記第１ゲート絶縁膜とが接する位置から、前記第１素子分離領域の上面端部までの幅に等しい
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板中に形成された第１素子分離領域によって周囲を取り囲まれた第１素子領域上に、第１ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第１素子分離領域上に位置する第１ゲート電極を備えた第１ＭＯＳトランジスタと、
前記半導体基板中に形成された第２素子分離領域によって周囲を取り囲まれた第２素子領域上に、前記第１ゲート絶縁膜の少なくとも２倍の膜厚を有する第２ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第２素子分離領域上に位置する第２ゲート電極を備えた第２ＭＯＳトランジスタと
を具備し、前記第１、第２素子分離領域の上部は、前記半導体基板表面から突出して形成され、
前記第１素子分離領域と前記第１ゲート絶縁膜とが接する面と、前記第１素子分離領域の上部側面とは、同一平面上にあり、
前記第２素子分離領域と前記第２ゲート絶縁膜とが接する面と、前記第２素子分離領域の上部側面とは、同一平面上にある
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第１、第２ゲート絶縁膜の膜厚差は、少なくとも１０ｎｍ以上である
ことを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのソースにドレインが接続された第４ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第３ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第４ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
読み出し時において、前記セレクトゲート線のいずれかを選択する第１ロウデコーダと、
書き込み時において、前記ワード線のいずれかを選択すると共に、前記セレクトゲート線に負電位を与える第２ロウデコーダと
を更に備えることを特徴とする請求項１乃至６いずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第１ロウデコーダは、前記セレクトゲート線毎に設けられ、前記第１ＭＯＳトランジスタを含み、ロウアドレス信号をデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路と、
前記セレクトゲート線毎に設けられ、前記ロウアドレスデコード信号の電位を上昇させるレベルシフト回路と、
前記セレクトゲート線毎に設けられ、電流経路の一端が前記セレクトゲート線に接続され、他端が前記レベルシフト回路に接続された前記第２ＭＯＳトランジスタとを備える
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
同一行の前記第３ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記第４ＭＯＳトランジスタのソースを共通接続するソース線と、
前記ビット線のいずれかを選択するカラムデコーダと、
前記ソース線に電位を供給するソース線ドライバと
を更に備えることを特徴とする請求項７または８記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、第１、第２素子領域上に前記第１絶縁膜を残存させる工程と、
前記第１絶縁膜をマスクに用いて前記半導体基板をエッチングして、前記半導体基板中に複数の溝を形成する工程と、
前記第１素子領域上の前記第１絶縁膜を保護しつつ前記第２素子領域上の前記第１絶縁膜の側面をエッチングする工程と、
前記半導体基板上に第２絶縁膜を形成して、前記溝内を埋め込む工程と、
前記第１絶縁膜をストッパーに用いて、前記第２絶縁膜をエッチングする工程と、
前記第１絶縁膜を除去して、前記溝内に埋め込まれ且つ上部が前記半導体基板表面から突出し、前記第１、第２素子領域をそれぞれ取り囲む第１、第２素子分離領域を形成する工程と、
前記第１、第２素子領域上に、第１ゲート絶縁膜を形成する工程と、
前記第１素子領域上の前記第１ゲート絶縁膜及び第１素子分離領域を保護しつつ、前記第２素子領域上の前記第１ゲート絶縁膜を除去する工程と、
前記第１素子領域上の前記第１ゲート絶縁膜を保護しつつ、前記第２素子領域上に、前記第１ゲート絶縁膜より小さい膜厚を有する第２ゲート絶縁膜を形成する工程と、
前記第１、第２ゲート絶縁膜上にゲート電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１ゲート絶縁膜を除去する際、同時に前記第２素子分離領域の上面及び側面もエッチングされ、
前記第２素子領域上の前記第１絶縁膜の側面をエッチングする工程におけるエッチング量は、前記第１ゲート絶縁膜を除去する際にエッチングされる前記第２素子分離領域の側面のエッチング量に実質的に等しい
ことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記半導体基板上に前記第１絶縁膜を形成する前に、前記半導体基板上に第３絶縁膜を形成する工程と、
前記溝を形成した後、前記第１、第２素子領域上の前記第１絶縁膜の側面をエッチングする工程と、
前記第１絶縁膜を除去して第１、第２素子分離領域を形成した後、前記第３絶縁膜を除去する工程を更に備える
ことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第３絶縁膜を除去する際、同時に前記第１、第２素子分離領域の上面及び側面もエッチングされ、
前記第１ゲート絶縁膜を除去する際、同時に前記第２素子分離領域の上面及び側面もエッチングされ、
前記第１、第２素子領域上の前記第１絶縁膜の側面をエッチングする工程におけるエッチング量は、前記第３絶縁膜を除去する際における前記第１素子分離領域の側面のエッチング量に実質的に等しく、
前記第１素子領域上の前記第１絶縁膜を保護しつつ前記第２素子領域上の前記第１絶縁膜の側面をエッチングする工程におけるエッチング量は、前記第１ゲート絶縁膜を除去する際にエッチングされる前記第２素子分離領域の側面のエッチング量に実質的に等しい
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、第１、第２素子領域に前記第１絶縁膜を残存させる工程と、
前記第１絶縁膜をマスクに用いて前記半導体基板をエッチングして、前記半導体基板中に複数の溝を形成する工程と、
前記半導体基板上に第２絶縁膜を形成して、前記溝内を埋め込む工程と、
前記第１絶縁膜をストッパーに用いて、前記第２絶縁膜をエッチングする工程と、
前記第１絶縁膜を除去して、前記溝内に埋め込まれ且つ上部が前記半導体基板表面から突出し、前記第１、第２素子領域をそれぞれ取り囲む第１、第２素子分離領域を形成する工程と、
前記第２素子領域上及び前記第２素子分離領域上に、第３絶縁膜を形成する工程と、
前記第２素子領域及び前記第２素子分離領域を前記第３絶縁膜で保護しつつ、前記第１素子領域上に、第１ゲート絶縁膜を形成する工程と、
前記第２素子領域上の前記第３絶縁膜を除去する工程と、
前記第１素子領域上の前記第１ゲート絶縁膜及び第１素子分離領域を保護しつつ、前記第２素子領域上に、前記第１ゲート絶縁膜と異なる膜厚を有する第２ゲート絶縁膜を形成する工程と、
前記第１、第２ゲート絶縁膜上にゲート電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記半導体基板上に前記第１絶縁膜を形成する前に、前記半導体基板上に第４絶縁膜を形成する工程と、
前記溝を形成した後、前記第１、第２素子領域上の前記第１絶縁膜の側面をエッチングする工程と、
前記第１絶縁膜を除去して前記第１、第２素子分離領域を形成した後、前記第４絶縁膜を除去する工程を更に備える
ことを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第４絶縁膜を除去する際、同時に前記第１、第２素子分離領域の上面及び側面もエッチングされ、
前記第１、第２素子領域上の前記第１絶縁膜の側面をエッチングする工程におけるエッチング量は、前記第４絶縁膜を除去する際にエッチングされる前記第１、第２素子分離領域の側面のエッチング量に実質的に等しい
ことを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の少なくとも２倍以上である
ことを特徴とする請求項１０乃至１６いずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記第１、第２ゲート絶縁膜の膜厚差は、少なくとも１０ｎｍ以上である
ことを特徴とする請求項１７項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置及びその製造方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
しかし、上記従来のフラッシュメモリであると、複数種の電圧を使用するため、周辺回路は様々なゲート絶縁膜厚のＭＯＳトランジスタを含む。そして、これらのＭＯＳトランジスタを同一工程で形成しようとすると、ゲート電極の構造がＭＯＳトランジスタ間で異なってしまう。そのため、フラッシュメモリの動作信頼性が十分ではないという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板中に形成された第１素子分離領域によって周囲を取り囲まれた第１素子領域上に、第１ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第１素子分離領域上に位置する第１ゲート電極を備えた第１ＭＯＳトランジスタと、前記半導体基板中に形成され第２素子分離領域によって周囲を取り囲まれた第２素子領域上に、前記第１ゲート絶縁膜の少なくとも２倍の膜厚を有する第２ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第２素子分離領域上に位置する第２ゲート電極を備えた第２ＭＯＳトランジスタとを具備し、前記第１、第２素子分離領域の上部は、前記半導体基板表面から突出し、且つ角部は湾曲して形成され、前記第１素子分離領域と前記第１ゲート絶縁膜とが接する位置から、前記第１素子分離領域の上面端部までの幅は、前記第２素子分離領域と前記第２ゲート絶縁膜とが接する位置から、前記第２素子分離領域の上面端部までの幅に等しい。
【０００７】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板中に形成された第１素子分離領域によって周囲を取り囲まれた第１素子領域上に、第１ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第１素子分離領域上に位置する第１ゲート電極を備えた第１ＭＯＳトランジスタと、前記半導体基板中に形成された第２素子分離領域によって周囲を取り囲まれた第２素子領域上に、前記第１ゲート絶縁膜の少なくとも２倍の膜厚を有する第２ゲート絶縁膜を介在して形成され且つゲート幅方向端部が前記第２素子分離領域上に位置する第２ゲート電極を備えた第２ＭＯＳトランジスタとを具備し、前記第１、第２素子分離領域の上部は、前記半導体基板表面から突出して形成され、前記第１素子分離領域と前記第１ゲート絶縁膜とが接する面と、前記第１素子分離領域の上部側面とは、同一平面上にあり、前記第２素子分離領域と前記第２ゲート絶縁膜とが接する面と、前記第２素子分離領域の上部側面とは、同一平面上にある。
【０００８】
更に、この発明の第３の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、第１、第２素子領域に前記第１絶縁膜を残存させる工程と、前記第１絶縁膜をマスクに用いて前記半導体基板をエッチングして、前記半導体基板中に複数の溝を形成する工程と、前記第２素子領域上の前記第１絶縁膜の側面をエッチングする工程と、前記半導体基板上に第２絶縁膜を形成して、前記溝内を埋め込む工程と、前記第１絶縁膜をストッパーに用いて、前記第２絶縁膜をエッチングする工程と、前記第１絶縁膜を除去して、前記溝内に埋め込まれ且つ上部が前記半導体基板表面から突出し、前記第１、第２素子領域をそれぞれ取り囲む第１、第２素子分離領域を形成する工程と、前記第１、第２素子領域上に、第１ゲート絶縁膜を形成する工程と、前記第１素子領域上の前記第１ゲート絶縁膜及び第１素子分離領域を保護しつつ、前記第２素子領域上の前記第１ゲート絶縁膜を除去する工程と、前記第１素子領域上の前記第１ゲート絶縁膜を保護しつつ、前記第２素子領域上に、前記第１ゲート絶縁膜より小さい膜厚を有する第２ゲート絶縁膜を形成する工程と、前記第１、第２ゲート絶縁膜上にゲート電極を形成する工程とを具備する。
【０００９】
更に、この発明の第４の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、第１、第２素子領域に前記第１絶縁膜を残存させる工程と、前記第１絶縁膜をマスクに用いて前記半導体基板をエッチングして、前記半導体基板中に複数の溝を形成する工程と、前記半導体基板上に第２絶縁膜を形成して、前記溝内を埋め込む工程と、前記第１絶縁膜をストッパーに用いて、前記第２絶縁膜をエッチングする工程と、前記第２素子領域上及び前記第２素子分離領域上に、第３絶縁膜を形成する工程と、前記第２素子領域及び前記第２素子分離領域を前記第３絶縁膜で保護しつつ、前記第１素子領域上に、第１ゲート絶縁膜を形成する工程と、前記第２素子領域上の前記第３絶縁膜を除去する工程と、前記第１素子領域上の前記第１ゲート絶縁膜及び第１素子分離領域を保護しつつ、前記第２素子領域上に、前記第１ゲート絶縁膜より小さい膜厚を有する第２ゲート絶縁膜を形成する工程と、前記第１、第２ゲート絶縁膜上にゲート電極を形成する工程とを具備する。
【発明の効果】
【００１０】
この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１３】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、書き込み用デコーダ１４、セレクトゲートデコーダ１５、及びソース線ドライバ１６を備えている。
【００１４】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、各メモリセルトランジスタＭＴ毎に分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、フローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。しかしメモリセルトランジスタと異なり、同一行の選択トランジスタＳＴのフローティングゲートは共通接続され、且つフローティングゲートと制御ゲートとは電気的に接続されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１５】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴの制御ゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１６に接続されている。
【００１６】
カラムデコーダ１２は、読み出し時において、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１７】
書き込み用デコーダ１４は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択し、且つセレクトゲート線ＳＧ０〜ＳＧｍに負電位を与える。
【００１８】
セレクトゲートデコーダ１５は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１９】
センスアンプ１３は、セレクトゲートデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００２０】
ソース線ドライバ１６は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２１】
次に、書き込み用デコーダ１４及びセレクトゲートデコーダ１５の構成について、図２を用いて説明する。図２はフラッシュメモリ１０の一部領域回路図であり、特に書き込み用デコーダ１４及びセレクトゲートデコーダ１５の詳細を示す回路図である。
【００２２】
まず、セレクトゲートデコーダ１５の構成について説明する。セレクトゲートデコーダ１５は、ロウアドレスデコード回路２０、電圧変換回路２１、及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２０は、電源電圧Ｖcc１（＝１．２５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路２０は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２３】
電圧変換回路２１は、電源電圧Ｖcc２（＝２．５〜３．６Ｖ）で動作し、Ｖcc１レベルのロウアドレスデコード信号をＶcc２レベルに変換する。電源電圧Ｖcc２は、電圧変換回路２１は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたレベルシフト回路２５及びインバータ２６を備えている。レベルシフト回路２５は、ロウアドレスデコード信号の電圧レベルをＶcc２レベルに変換する。またインバータ２６は、レベルシフト回路２５の出力を反転する。
【００２４】
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２７を有している。ｎチャネルＭＯＳトランジスタ２７は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。そして、インバータ２６の出力が、ｎチャネルＭＯＳトランジスタ２７の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧｍに与えられる。なお、ｎチャネルＭＯＳトランジスタ２７のゲートには、制御信号ＺＩＳＯＧが入力される。
【００２５】
次に、書き込み用デコーダ１４の構成について説明する。書き込み用デコーダ１４は、ロウアドレスデコード回路３０及びスイッチ素子群３１を備えている。ロウアドレスデコード回路３０は、電源電圧Ｖpp（＝１２Ｖ）、ＶBB（＝−８Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬｍに与えられる。ロウアドレスデコード回路３０は、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤ回路３２及びインバータ３３を有している。ＮＡＮＤ回路３２は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３３がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２６】
スイッチ素子群３１は、ｎチャネルＭＯＳトランジスタ３４を有している。ｎチャネルＭＯＳトランジスタ３４は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。そして、その電流経路の一端がセレクトゲート線ＳＧ０〜ＳＧｍに接続されている。なお、ｎチャネルＭＯＳトランジスタ３４のゲートには、制御信号ＷＳＧが入力される。
【００２７】
図３は、図２に示すメモリセルアレイ１１、及びセレクトゲートデコーダ１５の一部領域の断面図である。図３では特に、１個のメモリセルＭＣ、インバータ２４、２６、及びＭＯＳトランジスタ２７についてのみ示している。
【００２８】
図示するように、半導体基板４０の表面内には、互いに離隔されたｎ型ウェル領域４１〜４３が形成されている。ｎ型ウェル領域４１は、メモリセルアレイ１１内のメモリセルＭＣ、及びセレクトゲートデコーダ１５内のｎチャネルＭＯＳトランジスタ２７を形成するためのものである。また、ｎ型ウェル領域４２、４３は、セレクトゲートデコーダ１５内のインバータ２６、２４をそれぞれ形成するためのものである。
【００２９】
ｎ型ウェル領域４１の表面内には、更にｐ型ウェル領域４４、４５が形成されている。そして、ｐ型ウェル領域４４、４５上に、それぞれメモリセルＭＣ、及びｎチャネルＭＯＳトランジスタ２７が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｐ型ウェル領域４４は書き込み用デコーダ１４に接続されている。また、ｎチャネルＭＯＳトランジスタ２７のソースはセレクトゲート線に接続されている。
【００３０】
インバータ２６は、ｐチャネルＭＯＳトランジスタ２８、及びｎチャネルＭＯＳトランジスタ２９を含んでいる。そして、ｎ型ウェル領域４２上に、ｐチャネルＭＯＳトランジスタ２８が形成され、ｐ型半導体基板４０上に、ｎチャネルＭＯＳトランジスタ２９が形成されている。また、ｎ型ウェル領域４２には電圧Ｖcc２が与えられる。ｐチャネルＭＯＳトランジスタ２８のソースも電圧Ｖcc２ノードに接続され、ドレインはｎチャネルＭＯＳトランジスタ２７のドレインに接続されている。また、ｎチャネルＭＯＳトランジスタ２９のソースはＧＮＤに接続され、ドレインはｎチャネルＭＯＳトランジスタ２７のドレインに接続されている。そして、ｐチャネルＭＯＳトランジスタ２８及びｎチャネルＭＯＳトランジスタ２９のゲートは、図示せぬレベルシフト回路２５に接続されている。
【００３１】
インバータ２４は、ｐチャネルＭＯＳトランジスタ４６、及びｎチャネルＭＯＳトランジスタ４７を含んでいる。そして、ｎ型ウェル領域４３上に、ｐチャネルＭＯＳトランジスタ４６が形成され、ｐ型半導体基板４０上に、ｎチャネルＭＯＳトランジスタ４７が形成されている。また、ｎ型ウェル領域４３には電圧Ｖcc１が与えられる。ｐチャネルＭＯＳトランジスタ４６のソースも電圧Ｖcc２ノードに接続され、ドレインはレベルシフト回路２５に接続されている。また、ｎチャネルＭＯＳトランジスタ４７のソースはＧＮＤに接続され、ドレインはレベルシフト回路２５に接続されている。そして、ｐチャネルＭＯＳトランジスタ４６及びｎチャネルＭＯＳトランジスタ４７のゲートは、図示せぬＮＡＮＤゲート２３に接続されている。
【００３２】
なお、ｐチャネルＭＯＳトランジスタ２７のゲート絶縁膜の膜厚は約１８ｎｍ、ｐチャネルＭＯＳトランジスタ２８及びｎチャネルＭＯＳトランジスタ２９のゲート絶縁膜の膜厚は約８ｎｍ、ｐチャネルＭＯＳトランジスタ４６及びｎチャネルＭＯＳトランジスタ４７のゲート絶縁膜の膜厚は約３ｎｍである。このように、各ＭＯＳトランジスタのゲート絶縁膜の膜厚が異なるのは、次のように、各ＭＯＳトランジスタの扱う電圧が異なるからである。すなわち、ｐチャネルＭＯＳトランジスタ２７は、書き込み時においてＶBB（−８Ｖ）という高電圧を取り扱う。またｐチャネルＭＯＳトランジスタ２８及びｎチャネルＭＯＳトランジスタ２９は、読み出し時においてレベルシフト回路２５で発生されたＶcc２（２．５〜３．６Ｖ）という比較的高い電圧を取り扱う。そして、ｐチャネルＭＯＳトランジスタ４６及びｎチャネルＭＯＳトランジスタ４７はＶcc１（１．２５〜１．６５Ｖ）という低電圧を取り扱うからである。
【００３３】
なお、以下ではｎチャネルＭＯＳトランジスタ２７が形成される領域（取り扱う電圧がＶBBレベルであり、ＭＯＳトランジスタのゲート絶縁膜厚ｄoxが１８ｎｍである領域）をＦＨＶ領域と呼ぶことにする。また、インバータ２６が形成される領域（取り扱う電圧がＶcc２レベルであり、ＭＯＳトランジスタのゲート絶縁膜厚ｄoxが８ｎｍである領域）をＦＬＶ領域と呼ぶことにする。更に、インバータ２４が形成される領域（取り扱う電圧がＶcc１レベルであり、ＭＯＳトランジスタのゲート絶縁膜厚ｄoxが３ｎｍである領域）をＬＶ領域と呼ぶことにする。
【００３４】
次に、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域におけるＭＯＳトランジスタの構造について、図４を用いて説明する。図４は、各領域におけるＭＯＳトランジスタの断面図であり、特にゲート幅方向に沿った断面図である。ここでは例として、ＦＨＶ領域に形成されたＭＯＳトランジスタ２７、ＦＬＶ領域に形成されたＭＯＳトランジスタ２９、及びＬＶ領域に形成されたＭＯＳトランジスタ４７について説明する。
【００３５】
図示するように、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域における半導体基板中４０には、それぞれ素子分離領域ＳＴＩ１、ＳＴＩ２、及びＳＴＩ３が形成されている。素子分離領域ＳＴＩ１〜ＳＴＩ３によってそれぞれ周囲を取り囲まれた素子領域ＡＡ１〜ＡＡ３上には、ゲート絶縁膜５０〜５２をそれぞれ介在してゲート電極５３が形成されている。ゲート電極５３は、その両端が素子分離領域上に位置するように形成されている。前述の通り、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域に形成されたゲート絶縁膜５０〜５２の膜厚ｄoxは、それぞれ１８ｎｍ、８ｎｍ、３ｎｍである。素子分離領域ＳＴＩ１〜ＳＴＩ３の上面は、半導体基板４０の表面から突出している。半導体基板４０表面（ゲート絶縁膜）から、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面までの高さをそれぞれｄ１、ｄ２、ｄ３とすると、ｄ１＞ｄ２＞ｄ３なる関係がある。
【００３６】
また、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面角部は丸められている。そして、ゲート絶縁膜５０〜５２と素子分離領域ＳＴＩ１〜ＳＴＩ３とが接する位置から、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面端部までの距離は、全て等しくされている。すなわち、ゲート絶縁膜５０と素子分離領域ＳＴＩ１とが接する位置から素子分離領域ＳＴＩ１上面端部までの距離をｄ４、ゲート絶縁膜５１と素子分離領域ＳＴＩ２とが接する位置から素子分離領域ＳＴＩ２上面端部までの距離をｄ５、ゲート絶縁膜５２と素子分離領域ＳＴＩ３とが接する位置から素子分離領域ＳＴＩ３上面端部までの距離をｄ６とすると、ｄ４＝ｄ５＝ｄ６なる関係がある。
【００３７】
次に、上記構成のフラッシュメモリ１０の動作について、簡単に説明する。  
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。以下、図１乃至図３を参照しつつ説明する。
【００３８】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ビット線には０Ｖが与えられ、逆に“０”データが格納されると、ビット線にはＶBB（−８Ｖ）が与えられる。
【００３９】
そして、書き込み用デコーダ１４が、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして書き込み用デコーダ１４は、Ｖpp（例えば１２Ｖ）を、選択ワード線に与える。すなわち、入力されたロウアドレス信号ＲＡ０〜ＲＡｉに応答して、ロウアドレスデコード回路３１が、ロウアドレス信号に対応するワード線に電圧Ｖppを出力する。また、制御信号ＷＳＧが“Ｈ”レベルとされ、全てのＭＯＳトランジスタ３４がオン状態とされる。そして、ＭＯＳトランジスタ３４の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧｍに負電圧ＶBBが与えられる。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。またメモリセルが形成されたｐ型ウェル領域４４には、書き込み用デコーダ１４から負電位ＶBBが与えられる。なお、制御信号ＺＩＳＯＧは“Ｌ”レベルとされており、全てのＭＯＳトランジスタ２７はオフ状態である。
【００４０】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（２０Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００４１】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。以下、図１乃至図３を用いて説明する。
【００４２】
まず、セレクトゲートデコーダ１５が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。すなわち、入力されたロウアドレス信号ＲＡ０〜ＲＡｉに応答して、対応するロウアドレスデコード回路２０（インバータ２４）のいずれかが、電圧Ｖcc１レベルのロウアドレスデコード信号を出力する。このロウアドレスデコード信号は、電圧変換回路２１でＶcc２レベルに変換される。そして、制御信号ＺＩＳＯＧが“Ｈ”レベルとされ、ＭＯＳトランジスタ２７がオン状態とされる。その結果、選択セレクトゲート線には“Ｈ”レベル（Ｖcc２）が与えられ、非選択セレクトゲート線には“Ｌ”レベル（０Ｖ）が与えられる。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また書き込み用デコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１６は、ソース線ＳＬの電位を０Ｖとする。なお、制御信号ＷＳＧは“Ｌ”レベルとされており、全てのＭＯＳトランジスタ３４はオフ状態である。
【００４３】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４４】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１３が増幅することによって読み出し動作が行われる。
【００４５】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００４６】
図２において、書き込み用デコーダ１４は、負電圧ＶBB（−８Ｖ）を、全てのワード線ＷＬ０〜ＷＬｍに与え、ｐ型ウェル領域４４に正電位Ｖpp（１２Ｖ）を与える。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００４７】
次に、上記構成のフラッシュメモリの製造方法について、特にセレクトゲートデコーダに着目して、図５乃至図２１を用いて説明する。図５乃至図２１は、本実施形態に係るフラッシュメモリの製造工程を順次示す断面図である。図１４、図２１を除く図５乃至図２０は、セレクトゲートデコーダのＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域における、ＭＯＳトランジスタのゲート幅方向に沿った断面図を示している。そして、図４に対応する。また、図１４、図２１では更に、ビット線方向に沿ったメモリセルアレイ領域の断面図も示している。
【００４８】
まず図５に示すように、半導体基板４０上に、例えば膜厚６ｎｍのパッド酸化膜６０を形成する。パッド酸化膜６０は、例えばＴＥＯＳ（Tetraorthosilicate glass）を用いたＣＶＤ（Chemical Vapor Deposition）法により形成したシリコン酸化膜である。引き続き、パッド酸化膜６０上に、例えば膜厚１００ｎｍのパッドシリコン窒化膜６１を、ＣＶＤ法により形成する。
【００４９】
次に図６に示すように、フォトリソグラフィ技術とエッチングとにより、シリコン窒化膜６１及びパッド酸化膜６０を図示するようにパターニングする。その結果、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域において、それぞれ素子領域ＡＡ１〜ＡＡ３を形成すべき領域にのみ、シリコン窒化膜６１及びパッド酸化膜６０が残存する。なお、図６では、各領域におけるシリコン窒化膜６１及びパッド酸化膜６０の幅が全て同一であるが、その幅は、ＦＨＶ領域で最も大きく、ＬＶ領域で最も小さくしても良い。これは、ＦＨＶ領域が最も高い電圧を取り扱い（トランジスタサイズ大）、ＬＶ領域が最も低い電圧を取り扱う（トランジスタサイズ小）からである。
【００５０】
次に図７に示すように、シリコン窒化膜６１をマスクに用いた例えばＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングにより、半導体基板４０をエッチングする。その結果、図示するような溝６２が形成される。
【００５１】
以上の図５乃至図７の工程は、メモリセルアレイ領域においても行われる。引き続き図８に示すように、メモリセルアレイ領域及びＦＨＶ領域において、半導体基板４０表面、パッド酸化膜６０側面、及びシリコン窒化膜６１表面上に、膜厚１５ｎｍ程度のシリコン酸化膜６３を、例えばＴＥＯＳを用いたＣＶＤ法により形成する。なお、シリコン酸化膜にかぎらず、シリコン窒化膜とエッチング選択比のとれる材料で有れば良い。そして、メモリセルアレイ領域及びＦＨＶ領域をシリコン酸化膜６３で保護しつつ、ＦＬＶ領域及びＬＶ領域におけるシリコン窒化膜６１側壁をエッチングする。
【００５２】
次に図９に示すように、ＦＬＶ領域における半導体基板４０表面、パッド酸化膜６０側面、及びシリコン窒化膜６３表面上に、膜厚１５ｎｍ程度のシリコン酸化膜６４を、例えばＴＥＯＳを用いたＣＶＤ法により形成する。シリコン酸化膜６４は、メモリセルアレイ領域及びＦＨＶ領域内にも形成して良い。なお、シリコン酸化膜にかぎらず、シリコン窒化膜とエッチング選択比のとれる材料で有れば良い。そして、メモリセルアレイ領域、ＦＨＶ領域、及びＦＬＶ領域をシリコン酸化膜６４で保護しつつ、ＬＶ領域におけるシリコン窒化膜６１側壁をエッチングする。
【００５３】
次に図１０に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法等により、半導体基板４０上にシリコン酸化膜６５を形成し、溝６２内を埋め込む。そして図１１に示すように、シリコン窒化膜６１をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）により、シリコン酸化膜６５を研磨する。その結果、図示するような素子分離領域ＳＴＩ１〜ＳＴＩ３が形成され、素子領域ＡＡ１〜ＡＡ３が完成する。すなわち、素子分離領域ＳＴＩ１〜ＳＴＩ３は、半導体基板４０表面から、その上部が突出した形状を有する。引き続き、シリコン窒化膜６１を除去して図１２の構造を得る。
【００５４】
次に図１３に示すように、例えばウェットエッチング法等により、パッド酸化膜６０を除去する。この際、シリコン酸化膜６５で形成された素子分離領域ＳＴＩ１〜ＳＴＩ３の一部もエッチングされる。すなわち、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面、側面、及び角部がエッチングされる。
【００５５】
以上の図１０乃至図１３の工程は、メモリセルアレイ領域においても行われる。次に図１４に示すように、メモリセルアレイ領域において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜６６、多結晶シリコン層６７、及びゲート間絶縁膜６８が形成される。なお、ゲート絶縁膜６６、多結晶シリコン層６７、及びゲート間絶縁膜６８は、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域にも形成されるが、これらの領域の各層は全て除去される。その後、メモリセルアレイ領域を例えばフォトレジスト６９で保護する。そして、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域の半導体基板４０中に、例えばイオン注入法により不純物を導入する。この不純物導入工程は、例えばＭＯＳトランジスタの閾値を制御するため等に行われる。この際、メモリセルアレイ領域はフォトレジスト６９によって保護されている。更に、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域における半導体基板４０表面に、例えば熱酸化法等により、１８ｎｍのゲート絶縁膜５０を形成する。
【００５６】
次に図１５に示すように、ＦＨＶ領域をフォトレジスト７０で保護する。そして図１６に示すように、例えばウェットエッチング法等により、ＦＬＶ領域及びＬＶ領域におけるゲート絶縁膜５０を除去する。勿論、フォトレジスト７０で保護されたＦＨＶ領域におけるゲート絶縁膜５０はエッチングされない。また、素子分離領域ＳＴＩ２、ＳＴＩ３の一部もエッチングされるが、素子分離領域ＳＴＩ１はエッチングされない。すなわち、素子分離領域ＳＴＩ２、ＳＴＩ３の上面、側面、及び角部が更にエッチングされる。
【００５７】
次に図１７に示すように、ＦＬＶ領域、及びＬＶ領域における半導体基板４０表面に、例えば熱酸化法等により、８ｎｍのゲート絶縁膜５１を形成する。
【００５８】
次に図１８に示すように、ＦＬＶ領域をフォトレジスト７１で保護する。そして図１９に示すように、例えばウェットエッチング法等により、ＬＶ領域におけるゲート絶縁膜５１を除去する。勿論、フォトレジスト７０、７１で保護されたゲート絶縁膜５０、５１はエッチングされない。また、素子分離領域ＳＴＩ３の一部もエッチングされるが、素子分離領域ＳＴＩ１、ＳＴＩ２はエッチングされない。すなわち、素子分離領域ＳＴＩ３の上面、側面、及び角部が更にエッチングされる。
【００５９】
次に図２０に示すように、ＬＶ領域における半導体基板４０表面に、例えば熱酸化法等により、３ｎｍのゲート絶縁膜５２を形成する。
【００６０】
以上の図１４乃至図２１の工程により、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域に、ＭＯＳトランジスタのゲート絶縁膜５０〜５２が完成する。この間、メモリセルアレイ領域はフォトレジスト６９で保護されている。その後は、メモリセルアレイ領域、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域上に、多結晶シリコン層５３を形成する。そしてメモリセルアレイ領域においては、多結晶シリコン層５３、ゲート間絶縁膜６８、及び多結晶シリコン層６７が、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極パターンにパターニングされる。メモリセルトランジスタＭＴにおける多結晶シリコン層６７は浮遊ゲートＦＧとして機能し、多結晶シリコン層５３は制御ゲートとして機能する。また選択トランジスタにおいては、多結晶シリコン層６７、５３は電気的に接続され、共にセレクトゲートとして機能する。またＦＨＶ領域、ＦＬＶ領域、ＬＶ領域においても、多結晶シリコン層５３は、ＭＯＳトランジスタのゲート電極パターンにパターニングされる。
【００６１】
その後は、半導体基板４０中に不純物が注入されることにより、各ＭＯＳトランジスタのソース・ドレイン領域が形成される。そして、層間絶縁膜及び金属配線層等が形成されることにより、フラッシュメモリ１０が完成する。
【００６２】
上記のように、本実施形態に係るフラッシュメモリであると、異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタにおいて、素子分離領域とゲート絶縁膜とが接する位置と、素子分離領域上面端部との間の距離を等しくすることが出来る。換言すれば、素子分離領域端部の位置を、異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタ間で等しくすることができる。従って、ＭＯＳトランジスタの特性を等しくすることが出来、フラッシュメモリの信頼性を向上できる。これは、図８及び図９で説明したように、シリコン窒化膜６４の側壁と、素子分離領域形成用の溝６２端部との位置関係を、ＭＯＳトランジスタ毎に変えているからである。この点について以下、図８及び図９の工程を省いた場合と比較しつつ、詳細に説明する。図２２乃至図２８は、上記実施形態に係る製造方法において、図８及び図９の工程を省いた場合の製造方法を順次示す断面図である。
【００６３】
まず、図７に示す構成を得た後、溝６２内をシリコン酸化膜６５で埋め込み、素子分離領域ＳＴＩ１〜ＳＴＩ３を形成する。その結果、図２２に示す構造が得られる。次に、シリコン窒化膜６１及びパッド酸化膜６０を除去する。図１３で説明したとおり、パッド酸化膜６０を除去する際には、素子分離領域ＳＴＩ１〜ＳＴＩ３の上部もエッチングされる。但し、素子分離領域ＳＴＩ１〜ＳＴＩ３がエッチングされる量は、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域間で同じである。従って、パッド酸化膜６０を除去した後も、図２３に示すように、素子分離領域ＳＴＩ１〜ＳＴＩ３の形状は各領域間で同じである。
【００６４】
次に図２４に示すように、膜厚１８ｎｍのゲート絶縁膜５０を形成する。そして図２５に示すように、ＦＨＶ領域を保護しつつ、ＦＬＶ領域及びＬＶ領域におけるゲート絶縁膜５０を除去する。この際、ＦＬＶ領域及びＬＶ領域では、ゲート絶縁膜５０と同時に素子分離領域ＳＴＩ２、ＳＴＩ３の上部もエッチングされる。その結果、素子分離領域ＳＴＩ１と、素子分離領域ＳＴＩ２、ＳＴＩ３とで、形状が異なる。より具体的には、素子分離領域ＳＴＩ２、ＳＴＩ３において、半導体基板４０面から突出している領域が、素子分離領域ＳＴＩ１に比べて小さくなる。
【００６５】
次に図２６に示すように、膜厚８ｎｍのゲート絶縁膜５１を形成する。そして図２７に示すように、ＦＨＶ領域及びＦＬＶ領域を保護しつつ、ＬＶ領域におけるゲート絶縁膜５１を除去する。この際、ＬＶ領域では、ゲート絶縁膜５１と同時に素子分離領域ＳＴＩ３の上部もエッチングされる。従って、素子分離領域ＳＴＩ３において半導体基板４０面から突出している領域は、更に小さくなる。その後、図２８に示すように、ＬＶ領域に膜厚３ｎｍのゲート絶縁膜５２が形成される。
【００６６】
このようにして形成された、それぞれ異なるゲート絶縁膜厚を有するＭＯＳトランジスタの断面構造は、図２９に示すようになる。すなわち、ゲート絶縁膜５０と素子分離領域ＳＴＩ１〜ＳＴＩ３とが接する位置から、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面端部までの距離は、ゲート絶縁膜厚が小さくなるにつれて、大きくなっている。すなわち、ゲート絶縁膜５０と素子分離領域ＳＴＩ１とが接する位置から素子分離領域ＳＴＩ１上面端部までの距離をｄ１００、ゲート絶縁膜５１と素子分離領域ＳＴＩ２とが接する位置から素子分離領域ＳＴＩ２上面端部までの距離をｄ１１０、ゲート絶縁膜５２と素子分離領域ＳＴＩ３とが接する位置から素子分離領域ＳＴＩ３上面端部までの距離をｄ１２０とすると、ｄ１００＜ｄ１１０＜ｄ１２０なる関係がある。また、素子分離領域ＳＴＩ２、ＳＴＩ３の上部角部は、深くまでエッチングされており、ＦＬＶ領域及びＬＶ領域では、ゲート電極５３の最も低い位置が、ゲート絶縁膜の上面よりも低くなっている。そしてその度合いはゲート絶縁膜厚が小さくなるにつれて大きくなる。すなわち、ゲート絶縁膜５１上面とゲート電極５３の最下部との差をｄ１３０、ゲート絶縁膜５２上面とゲート電極５３の最下部との差をｄ１４０とすれば、ｄ１３０＜ｄ１４０なる関係がある。
【００６７】
以上のように、図２２乃至図２８で説明した方法によると、素子分離領域ＳＴＩ１が、図２２に示す工程以降に晒されるエッチング回数は１回（パッド酸化膜６０のエッチング工程）だけである。これに対し、素子分離領域ＳＴＩ２は２回（パッド酸化膜６０のエッチング工程及びゲート絶縁膜５０のエッチング工程）である。更に素子分離領域ＳＴＩ３は３回（パッド酸化膜６０のエッチング工程及びゲート絶縁膜５０、５１のエッチング工程）である。すなわち、ゲート絶縁膜が形成される工程が後順位である程、当該領域における素子分離領域が晒されるエッチング工程数が増える。その結果、素子分離領域の特に角部は深くエッチングされる。従って、各領域において、ＭＯＳトランジスタのゲート電極の形状が異なる。よって、ゲート絶縁膜の膜厚が異なるＭＯＳトランジスタは、その特性も異なる場合があり、フラッシュメモリの動作信頼性を不安にさせる要因ともなりうる。
【００６８】
しかし本実施形態に係る工程であると、ゲート絶縁膜が後順位で形成される領域内の素子分離領域ＳＴＩ２、ＳＴＩ３は、ゲート絶縁膜剥離工程を鑑みて形成されている。すなわち、図８、図９の工程において、ゲート絶縁膜の形成される順位が後ろである領域ほど、シリコン窒化膜６１のエッチング量を大きくしている。このことは、換言すれば、ゲート絶縁膜の形成される順位が後ろである領域ほど、素子分離領域ＳＴＩ１、ＳＴＩ２、ＳＴＩ３の素子領域への突出量を大きくしていると言うことが出来る。図１２に示すように、最初にゲート絶縁膜が形成されるＦＨＶ領域では、素子分離領域ＳＴＩ１は素子領域ＡＡ１上に突出していない。しかし、ゲート絶縁膜が２番目に形成されるＦＬＶ領域では、素子分離領域ＳＴＩ２は素子領域ＡＡ２上に幅ｄ７だけ突出している。更に、ゲート絶縁膜が最後に形成されるＬＶ領域では、素子分離領域ＳＴＩ３は素子領域ＡＡ３上に幅ｄ８（＞ｄ７）だけ突出している。そして、幅ｄ７は、図１６においてゲート絶縁膜５０をエッチングする際に、同時にエッチングされる素子分離領域ＳＴＩ２のエッチング量に等しい。また幅ｄ８は、図１６においてゲート絶縁膜５０をエッチングする際、及び図１９においてゲート絶縁膜５１をエッチングする際に、同時にエッチングされる素子分離領域ＳＴＩ３のエッチング量に等しい。
【００６９】
従って、図１６で説明した工程でゲート絶縁膜５０を除去した際に、素子分離領域ＳＴＩ２の上部側面の位置は、素子分離領域ＳＴＩ１の上部側面の位置と等しくなる。すなわち、半導体基板４０と素子分離領域ＳＴＩ２との接触面から素子分離領域ＳＴＩ２上面端部までの幅が、ゲート絶縁膜５０と素子分離領域ＳＴＩ１との接触面から素子分離領域ＳＴＩ１上面端部までの幅に等しくなる。また、図１６でゲート絶縁膜５０を除去し、更に図１９でゲート絶縁膜５１を除去した際に、素子分離領域ＳＴＩ３の上部側面の位置は、素子分離領域ＳＴＩ１の上部側面の位置と等しくなる。すなわち、半導体基板４０と素子分離領域ＳＴＩ３との接触面から素子分離領域ＳＴＩ３上面端部までの幅が、ゲート絶縁膜５０と素子分離領域ＳＴＩ１との接触面から素子分離領域ＳＴＩ１上面端部までの幅に等しくなる。
【００７０】
以上のように、ＦＬＶ領域、ＬＶ領域では、ＦＨＶ領域よりもエッチング工程に晒される工程が多いが、素子分離領域にその際のマージンを持たせておくことで、素子分離領域の角部の形状を、全ての領域で等しく出来る。その結果、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域に形成されるＭＯＳトランジスタのゲート電極形状を、設計通りに形成することが出来、フラッシュメモリの動作信頼性を向上できる。
【００７１】
なお図３０乃至図３５は、上記第１の実施形態の第１変形例に係るフラッシュメモリの製造工程を順次示す断面図である。本変形例は、上記第１の実施形態において、素子分離領域ＳＴＩ１〜ＳＴＩ３上部側面が、ゲート絶縁膜端部と同一平面上に位置するように形成するためのものである。
【００７２】
まず、図７の構造を得る。次に図３０に示すように、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域におけるシリコン窒化膜６１側壁をエッチングする。この際のシリコン窒化膜６１のエッチング量は、図１２、図１３で説明したパッド酸化膜６０を除去する際に同時にエッチングされる素子分離領域ＳＴＩ１のエッチング量に等しい。
【００７３】
その後は、上記第１の実施形態と同様の工程を経る。すなわち図３１に示すように、ＦＨＶ領域をシリコン酸化膜６３で保護する。その状態で、ＦＬＶ領域及びＬＶ領域におけるシリコン窒化膜６１の側壁をエッチングする。この際のシリコン窒化膜６１のエッチング量は、ゲート絶縁膜５０を除去する際に同時にエッチングされる素子分離領域ＳＴＩ２のエッチング量に等しい。
【００７４】
次に図３２に示すように、ＦＨＶ領域及びＦＬＶ領域をシリコン酸化膜６４で保護する。その状態で、ＬＶ領域におけるシリコン窒化膜６１の側壁をエッチングする。この際のシリコン窒化膜６１のエッチング量は、ゲート絶縁膜５１を除去する際に同時にエッチングされる素子分離領域ＳＴＩ３のエッチング量に等しい。
【００７５】
次に、シリコン酸化膜６５で溝６２内を埋め込み、シリコン窒化膜６１をストッパーに用いたＣＭＰ法によりシリコン酸化膜６５を平坦化する。その後、シリコン窒化膜６１を除去する。その結果、図３３に示すような素子分離領域ＳＴＩ１〜ＳＴＩ３が完成する。素子分離領域ＳＴＩ１は、その上部の一部領域が素子領域ＡＡ１上に位置し、そのオーバーラップ幅はｄ９である。また素子分離領域ＳＴＩ２は、その上部一部領域が素子領域ＡＡ２上に位置し、そのオーバーラップ幅はｄ１０（＞ｄ９）である。更に素子分離領域ＳＴＩ３は、その上部一部領域が素子領域ＡＡ３上に位置し、そのオーバーラップ幅はｄ１１（＞ｄ１０）である。
【００７６】
次に図３４に示すように、パッド酸化膜６０を除去する。この際、素子分離領域ＳＴＩ１〜ＳＴＩ３の上部も同時にエッチングされる。その結果、素子分離領域ＳＴＩ１の上部側面は、素子領域ＡＡ１の端部と同一平面上に位置するようになる。その後は、上記第１の実施形態と同様に、ゲート絶縁膜５０〜５１の形成工程、及びゲート絶縁膜５０、５１のエッチング工程を行い、図３５の構造を得る。すなわち、素子分離領域ＳＴＩ１〜ＳＴＩ２の上部側面は、素子領域ＡＡ１〜ＡＡ３の端部と同一平面上に位置する。
【００７７】
図３６は、上記第１の実施形態の第２変形例に係るフラッシュメモリの断面図であり、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域の断面図である。図示するように、ゲート電極５３の一部は、ゲート絶縁膜５０〜５２の表面よりも低い位置にあっても良い。本構造は、上記第１の実施形態で説明した製造方法において、パッド酸化膜６０が厚い場合や、過度にエッチングを行った場合に得られる。しかし、このような場合であっても、図４で説明したｄ４＝ｄ５＝ｄ６なる関係は満たされる。また、ゲート絶縁膜５０〜５２表面とゲート電極５３底部との間の差ｄ１２〜ｄ１４は、全て同一となる。本構成のように、ゲート電極５３底部がゲート絶縁膜５０〜５２表面よりも低い場合であっても、その程度は各領域間において同一であるので、ＭＯＳトランジスタの特性バラツキの発生を抑制できる。
【００７８】
次にこの発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について説明する。本実施形態は、上記実施形態において、予めエッチングされる量を考慮して素子分離領域を形成する代わりに、マスク材を用いて素子分離領域がエッチングされることを防止するものである。本実施形態に係るフラッシュメモリのブロック構成及び動作は、上記第１の実施形態と同様であるので、説明は省略する。ここでは、セレクトゲートデコーダ１５に着目した、フラッシュメモリの製造方法について説明する。図３７乃至図４４は、この発明の第２の実施形態に係るフラッシュメモリの製造工程を順次示す断面図である。なお、図３８乃至図４３はＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域のみ示し、図３７及び図４４では、更にメモリセルアレイ領域についても示している。
【００７９】
まず、上記第１の実施形態で説明した工程により、図２３に示す構造を得る。次に、メモリセルアレイ領域において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜６６、多結晶シリコン層６７、及びゲート間絶縁膜６８が形成される。なお、ゲート絶縁膜６６、多結晶シリコン層６７、及びゲート間絶縁膜６８は、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域にも形成されるが、これらの領域の各層は全て除去される。
【００８０】
次に図３７に示すように、メモリセルアレイ領域、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域上に、例えばシリコン窒化膜８０をＣＶＤ法により形成する。メモリセルアレイ領域内のゲート絶縁膜６６、多結晶シリコン層６７、及びゲート間絶縁膜６８は、シリコン窒化膜８０によって完全に被覆される。その後、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域において、ＭＯＳトランジスタの閾値制御及びウェル領域形成のための、イオン注入工程を行う。イオン注入工程において、不純物を導入する必要が無い領域は、フォトレジストで被覆される。この際、メモリセルアレイ領域はシリコン窒化膜８０で保護されているので、フォトレジスト塗布工程やフォトレジスト剥離工程においてメモリセルアレイ領域がダメージを受けることが抑制される。
【００８１】
次に図３８に示すように、ＦＨＶ領域にゲート絶縁膜を形成するために、ＦＨＶ領域内のシリコン窒化膜８０を、フォトリソグラフィ技術とエッチングとにより除去する。すなわち、半導体基板上にフォトレジストを塗布する。次に、フォトリソグラフィ技術によってＦＨＶ領域上のフォトレジストを除去して、ＦＨＶ領域におけるシリコン窒化膜８０を露出させる。そして、例えばＨ３ＰＯ４等を用いたウェットエッチングにより、ＦＨＶ領域内のシリコン窒化膜８０を除去する。
【００８２】
次に図３９に示すように、ＦＨＶ領域における半導体基板４０上に、例えば熱酸化法等により、１８ｎｍのゲート絶縁膜５０を形成する。この際、メモリセルアレイ領域、ＦＬＶ領域、及びＬＶ領域はシリコン窒化膜８０によって保護されているので、これらの領域にはゲート絶縁膜５０は形成されない。
【００８３】
次に図４０に示すように、ＦＬＶ領域におけるシリコン窒化膜８０を除去し、またＦＨＶ領域上にフォトレジスト７０を形成する。そして図４１に示すように、ＦＬＶ領域における半導体基板４０上に、例えば熱酸化法等により、８ｎｍのゲート絶縁膜５１を形成する。この際、ＦＨＶ領域はフォトレジスト７０によって保護され、メモリセルアレイ領域及びＬＶ領域はシリコン窒化膜８０によって保護されているため、これらの領域にはゲート絶縁膜５１は形成されない。
【００８４】
次に図４２に示すように、ＬＶ領域におけるシリコン窒化膜８０を除去し、またＦＬＶ領域上にフォトレジスト７１を形成する。そして図４３に示すように、ＬＶ領域における半導体基板４０上に、例えば熱酸化法等により、３ｎｍのゲート絶縁膜５２を形成する。この際、ＦＨＶ領域及びＦＬＶ領域はフォトレジスト７０、７１によって保護され、メモリセルアレイ領域はシリコン窒化膜８０によって保護されているため、これらの領域にはゲート絶縁膜５２は形成されない。
【００８５】
以上の工程により、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域に、ＭＯＳトランジスタのゲート絶縁膜５０〜５２が完成する。その後は、メモリセルアレイ領域、ＦＨＶ領域、ＦＬＶ領域、及びＬＶ領域上に、多結晶シリコン層５３を形成する。そして図４４に示すように、メモリセルアレイ領域においては、多結晶シリコン層５３、ゲート間絶縁膜６８、及び多結晶シリコン層６７が、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極パターンにパターニングされる。またＦＨＶ領域、ＦＬＶ領域、ＬＶ領域においても、多結晶シリコン層５３は、ＭＯＳトランジスタのゲート電極パターンにパターニングされる。
【００８６】
上記のように、本実施形態に係るフラッシュメモリであると、ある膜厚のゲート絶縁膜を形成する際には、他の膜厚のゲート絶縁膜を形成すべき領域を、フォトレジストまたはシリコン窒化膜で保護している。従って、上記第１の実施形態と異なり、ゲート絶縁膜の形成順位が２番目、３番目以降である領域は、他の異なる膜厚のゲート絶縁膜のエッチング工程に晒されることがない。すなわち、各領域に形成された素子分離領域ＳＴＩ１〜ＳＴＩ３が晒されるエッチング回数は同じである。よって、素子分離領域ＳＴＩ１〜ＳＴＩ３の形状も同一となる。その結果、第１の実施形態と同様に、異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタにおいて、素子分離領域とゲート絶縁膜とが接する位置と、素子分離領域上面端部との間の距離を等しくすることが出来る（図４４において、ｄ４＝ｄ５＝ｄ６）。換言すれば、素子分離領域端部の位置及びゲート電極形状を、異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタ間で等しくすることができる。従って、ＭＯＳトランジスタの特性を等しくすることが出来、フラッシュメモリの信頼性を向上できる。また上記理由から、第１の実施形態と異なり、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面の位置も等しくなる。
【００８７】
図４５乃至図４８は、上記第２の実施形態の変形例に係るフラッシュメモリの製造工程を順次示す断面図である。本変形例は、上記第２の実施形態において、素子分離領域ＳＴＩ１〜ＳＴＩ３上部側面が、ゲート絶縁膜端部と同一平面上に位置するように形成するためのものである。
【００８８】
まず、上記第１の実施形態の第１変形例で説明した工程により、図３０の構成を得る。次に図４５に示すように、溝６２内をシリコン酸化膜６５で埋め込み、素子分離領域ＳＴＩ１〜ＳＴＩ３を形成する。そして、シリコン窒化膜６１を除去する。図示するように、素子分離領域ＳＴＩ１〜ＳＴＩ３は、その一部がそれぞれ素子領域ＡＡ１〜ＡＡ３上に位置し、その幅は全てｄ９であり、素子領域ＡＡ１〜ＡＡ３とのオーバーラップ量は全領域で等しい。なお、この幅ｄ９は、その後のパッド酸化膜６０をエッチングする際に、同時にエッチングされる素子分離領域ＳＴＩ１〜ＳＴＩ３のエッチング量に等しい。
【００８９】
次に図４７に示すように、パッド酸化膜６０をエッチングして除去する。その結果、素子分離領域ＳＴＩ１〜ＳＴＩ３の上部側壁は、素子領域ＡＡ１〜ＡＡ３端部と同一平面上に位置するようになる。その後は上記第２の実施形態で説明した工程により、ゲート絶縁膜５０〜５２を形成して図４８の構成を得る。
【００９０】
上記のように、この発明の第１、第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ゲート絶縁膜５０〜５２と素子分離領域ＳＴＩ１〜ＳＴＩ３とが接する位置から、素子分離領域ＳＴＩ１〜ＳＴＩ３の上面端部までの距離は、全て等しくされている。換言すれば、素子分離領域角部とゲート電極とが接触する領域の形状が、互いに異なる膜厚のゲート絶縁膜を有するＭＯＳトランジスタ間で同一にされている。更に言い換えれば、互いに異なる膜厚のゲート絶縁膜を有するＭＯＳトランジスタ間において、ゲート電極の構造を同一にすることが出来る。従って、互いに異なるゲート絶縁膜を有するＭＯＳトランジスタ間での特性バラツキを最小限に抑えることが出来、フラッシュメモリの動作信頼性を向上できる。
【００９１】
なお上記実施形態は、最も膜厚の大きいゲート絶縁膜と最も膜厚の小さいゲート絶縁膜との膜厚差が１００ｎｍ以上程度ある場合に、顕著な効果が得られるものである。
【００９２】
なお上記第１、第２の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図４９は、第１、第２の実施形態の第１変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
【００９３】
図示するように、メモリセルアレイ９０は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図４９では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第２の実施形態と同様である。
【００９４】
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１、第２の実施形態が適用可能である。
【００９５】
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図５０は、第１、第２の実施形態の第２変形例に係るフラッシュメモリのブロック図である。
【００９６】
図示するように、メモリセルアレイ９１は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第２の実施形態と同様である。
【００９７】
上記のようなフラッシュメモリの場合であっても、上記第１、第２の実施形態が適用可能である。
【００９８】
また、上記第１、第２の実施形態は、システムＬＳＩにも適用できる。図５１は、第１、第２の実施形態の第３変形例に係るシステムＬＳＩのブロック図である。
【００９９】
図示するように、システムＬＳＩ１００は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ９２が設けられている。またメモリ領域には、上記第１乃至第２の実施形態で説明したフラッシュメモリ１０、図５０を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ９１、及び図４９を用いて説明したＮＡＮＤ型フラッシュメモリ９０が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図５１に示すようにＣＰＵ９２と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ９２のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ９２がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ９１及びＮＡＮＤ型フラッシュメモリ９０と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１００】
なお、例えばロジック回路領域では、ＣＰＵ９２をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、９０、９１をバルクのシリコン基板上に形成しても良い。
【０１０１】
また上記第１、第２の実施形態ではセレクトゲートデコーダを例に挙げて説明したが、セレクトゲートデコーダにのみ限定されるものではない。例えばカラムデコーダ等にも用いることが出来る。更に、半導体記憶装置だけでなく、ゲート絶縁膜厚が異なる複数のＭＯＳトランジスタを備えた半導体装置全般に適用出来る。
【０１０２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１０３】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備える、書き込み用デコーダ、メモリセルアレイ、及びセレクトゲートデコーダの回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、及びセレクトゲートデコーダの断面図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの断面図。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１の製造工程の断面図。
【図６】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第２の製造工程の断面図。
【図７】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第３の製造工程の断面図。
【図８】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第４の製造工程の断面図。
【図９】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第５の製造工程の断面図。
【図１０】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第６の製造工程の断面図。
【図１１】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第７の製造工程の断面図。
【図１２】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第８の製造工程の断面図。
【図１３】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第９の製造工程の断面図。
【図１４】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１０の製造工程の断面図。
【図１５】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１１の製造工程の断面図。
【図１６】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１２の製造工程の断面図。
【図１７】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１３の製造工程の断面図。
【図１８】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１４の製造工程の断面図。
【図１９】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１５の製造工程の断面図。
【図２０】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１６の製造工程の断面図。
【図２１】この発明の第１の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１７の製造工程の断面図。
【図２２】セレクトゲートデコーダの第１の製造工程の断面図。
【図２３】セレクトゲートデコーダの第２の製造工程の断面図。
【図２４】セレクトゲートデコーダの第３の製造工程の断面図。
【図２５】セレクトゲートデコーダの第４の製造工程の断面図。
【図２６】セレクトゲートデコーダの第５の製造工程の断面図。
【図２７】セレクトゲートデコーダの第６の製造工程の断面図。
【図２８】セレクトゲートデコーダの第７の製造工程の断面図。
【図２９】セレクトゲートデコーダの断面図。
【図３０】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第１の製造工程の断面図。
【図３１】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第２の製造工程の断面図。
【図３２】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第３の製造工程の断面図。
【図３３】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第４の製造工程の断面図。
【図３４】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第５の製造工程の断面図。
【図３５】この発明の第１の実施形態の第１変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第６の製造工程の断面図。
【図３６】この発明の第１の実施形態の第２変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの断面図。
【図３７】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第１の製造工程の断面図。
【図３８】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第２の製造工程の断面図。
【図３９】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第３の製造工程の断面図。
【図４０】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第４の製造工程の断面図。
【図４１】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第５の製造工程の断面図。
【図４２】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第６の製造工程の断面図。
【図４３】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第７の製造工程の断面図。
【図４４】この発明の第２の実施形態に係るフラッシュメモリの備えるセレクトゲートデコーダの第８の製造工程の断面図。
【図４５】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第１の製造工程の断面図。
【図４６】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第２の製造工程の断面図。
【図４７】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第３の製造工程の断面図。
【図４８】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるセレクトゲートデコーダの第４の製造工程の断面図。
【図４９】この発明の第１、第２の実施形態の第１変形例に係るフラッシュメモリのブロック図。
【図５０】この発明の第１、第２の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図５１】この発明の第１、第２の実施形態の第３変形例に係るフラッシュメモリを備えたシステムＬＳＩのブロック図。
【符号の説明】
【０１０４】
１０、９０、９１…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４…書き込み用デコーダ、１５…セレクトゲートデコーダ、１６…ソース線ドライバ、２０、３０…ロウアドレスデコード回路、２１…電圧変換回路、２２、３１…スイッチ素子群、２３、３２…ＮＡＮＤゲート、２４、２６、３３…インバータ、２５…レベルシフト回路、２７、２９、４７、３４…ｎチャネルＭＯＳトランジスタ、２８、４６…ｐチャネルＭＯＳトランジスタ、４０…半導体基板、４１、４２、４３…ｎ型ウェル領域、４４、４５…ｐ型ウェル領域、５０〜５２、６６…ゲート絶縁膜、５３…ゲート電極、６０…パッド酸化膜、６１、８０…シリコン窒化膜、６２…溝、６３、６４、６５…シリコン酸化膜、６７…多結晶シリコン層、６８…ゲート間絶縁膜、６９、７０、７１…フォトレジスト、９２…ＣＰＵ、１００…システムＬＳＩ
【図１】
2005268619.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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