(57)【要約】  【課題】  トランジスタ・ボディ領域におけるフィンの厚さを小さくしたフィン型ＦＥＴトランジスタ構造を製造するためのプロセスを提供する。  【解決手段】  フィン型ＦＥＴ集積回路において、フィンは、ボディ領域におけるボディ厚さを小さくし、次いでボディの外側のＳ／Ｄ領域において厚く形成して、導電性を向上させる。厚くすることはエピタキシャル堆積によって行い、一方、ゲートの下部をゲート・カバー層によって被覆して、フィン・レベルでゲートが厚くなることを防止し、これにより、Ｓ／Ｄに対してゲートを短くすることができる。【選択図】  図２３
2005268782.tif 000002
【特許請求の範囲】
【請求項１】
フィン型ＦＥＴを形成する方法であって、
シリコン基板上に、フィン高さおよびフィン厚さを有する少なくとも１つのフィンを形成するステップと、
前記フィン高さよりも大きいゲート高さを有し、ボディ領域において前記フィンと交差するゲートを形成するステップと、
前記ゲートおよびフィンを覆ってコンフォーマル層を形成するステップと、
前記フィンのソース／ドレイン領域において前記コンフォーマル層が除去されるまで前記コンフォーマル層を直接エッチングし、これによって、前記フィン高さまで前記ゲートを覆ってゲート・カバーを形成するステップと、
前記ゲート・カバーによって前記１組のフィンから前記ゲートを分離しながら、前記フィン厚さを増大させるステップと、
を備えることを特徴とする方法。
【請求項２】
前記ゲート高さが、前記コンフォーマル層の前記エッチング・ステップの後に前記ゲート・カバーが前記フィン高さ以上の高さを有するようになっていることを特徴とする、請求項１に記載の方法。
【請求項３】
前記フィン型ＦＥＴを覆って少なくとも１つの一時的な層を堆積するステップと、
前記フィンのボディ領域において、前記一時的な層に、前記フィンと交差するダマシン・アパーチャを形成するステップと、
前記ダマシン・アパーチャ内にゲートを形成するステップと、
を更に備えることを特徴とする、請求項１に記載の方法。
【請求項４】
前記フィン型ＦＥＴを覆って少なくとも１つの一時的な層を堆積するステップと、
前記フィンのボディ領域において、前記一時的な層に、前記フィンと交差するダマシン・アパーチャを形成するステップと、
前記ダマシン・アパーチャ内にゲートを形成するステップと、
を更に備えることを特徴とする、請求項２に記載の方法。
【請求項５】
前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くするステップを更に備えることを特徴とする、請求項３に記載の方法。
【請求項６】
前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くするステップを更に備えることを特徴とする、請求項４に記載の方法。
【請求項７】
前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項３に記載の方法。
【請求項８】
前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項４に記載の方法。
【請求項９】
前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項５に記載の方法。
【請求項１０】
前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項６に記載の方法。
【請求項１１】
フィン型ＦＥＴであって、
シリコン基板上の、フィン高さおよびフィン厚さを有する少なくとも１つのフィンと、
前記フィン高さよりも大きいゲート高さを有し、ボディ領域において前記フィンと交差するように形成されたゲートと、
前記ゲートおよびフィンを覆って堆積されたコンフォーマル層をエッチングすることによって形成されたゲート・カバー層と、
前記コンフォーマル層が、前記フィンのソース／ドレイン領域において前記コンフォーマル層が除去されるまで直接エッチングされ、これによって、前記フィン高さまで前記ゲートを覆ってゲート・カバーを形成する、前記コンフォーマル層と、
前記ゲート・カバーによって前記１組のフィンから前記ゲートを分離（isolated）しながら、前記フィン厚さを増大させるエピタキシャル材料と、
を備えることを特徴とするフィン型ＦＥＴ。
【請求項１２】
前記ゲート高さが、前記コンフォーマル層の前記エッチング・ステップの後に前記ゲート・カバーが前記フィン高さ以上の高さを有するようになっていることを特徴とする、請求項１１に記載のフィン型ＦＥＴ。
【請求項１３】
前記フィンのボディ領域において、一時的な層に、前記フィンと交差するダマシン・アパーチャにおいて、前記ゲートが前記フィン型ＦＥＴのボディに対して自己アラインメントすることを特徴とする、請求項１１に記載のフィン型ＦＥＴ。
【請求項１４】
前記フィンのボディ領域において、一時的な層に、前記フィンと交差するダマシン・アパーチャにおいて、前記ゲートが前記フィン型ＦＥＴのボディに対して自己アラインメントすることを特徴とする、請求項１２に記載のフィン型ＦＥＴ。
【請求項１５】
前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くすることを特徴とする、請求項１３に記載のフィン型ＦＥＴ。
【請求項１６】
前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くすることを特徴とする、請求項１４に記載のフィン型ＦＥＴ。
【請求項１７】
前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項１３に記載のフィン型ＦＥＴ。
【請求項１８】
前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項１４に記載のフィン型ＦＥＴ。
【請求項１９】
前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項１５に記載のフィン型ＦＥＴ。
【請求項２０】
前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項１６に記載のフィン型ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、「フィン型ＦＥＴ（FinFET）」と呼ばれる、水平に配置したソースおよびドレイン領域間で半導体基板に対して垂直に延在するボディを有する電界効果トランジスタを製造する分野に関する。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor field effect transistor）技術は、今日用いられている最も有力な電子デバイス技術である。デバイスの世代間の性能向上は、一般に、デバイスのサイズを縮小し、その結果デバイス速度を上げることによって達成される。これは、一般に、デバイスの「スケーリング（scaling）」と呼ばれる。
【０００３】
超大規模集積（ＵＬＳＩ：ultra-large-scale integrated）回路は、一般に、１００万を超えるトランジスタ、更には数百万をも超えるトランジスタ等、多数のトランジスタを含み、これらが協働して電子構成要素のための様々な機能を実行する。トランジスタは、一般に、相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）であり、ソース領域とドレイン領域との間に配置されたゲート導体を含む。ゲート導体は、薄いゲート酸化物材料の上に設けられている。一般に、ゲート導体は、金属、ポリシリコン、またはポリシリコン／ゲルマニウム（ＳｉxＧｅ(1-x)）材料であり、ドレインとソースとの間のチャネル領域における電荷キャリアを制御して、トランジスタをオンおよびオフにする。トランジスタは、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴとすることができる。
【０００４】
バルク半導体型デバイスでは、ＭＯＳＦＥＴ等のトランジスタは、バルク基板の上面上に構築される。基板にドーピングしてソースおよびドレイン領域を形成し、ソースおよびドレイン領域間に導電層を設ける。導電層は、トランジスタのゲートとして動作する。ゲートは、ソースおよびドレイン領域間のチャネルにおける電流を制御する。トランジスタが小型化すると、トランジスタのボディ厚さ（または反転層の下の空乏層の厚さ）を縮小して、優れた短チャネル性能を達成するのは困難であるが、それを達成しなければならない。
【０００５】
ＭＯＳＦＥＴが１００ｎｍ未満のチャネル長まで小さくなると、従来のＭＯＳＦＥＴにいくつかの問題が生じる。特に、ＭＯＳＦＥＴのソースとドレインとの間の相互作用により、デバイスがオンまたはオフであることを制御するゲートの能力が低下する。この現象は、「短チャネル効果」（ＳＣＥ：short-channel-effect）と呼ばれる。
【０００６】
絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）ＭＯＳＦＥＴでは、絶縁体（通常は二酸化シリコンであるが、これに限定されるわけではない）が、デバイスのアクティブ領域の下にあるように形成されている。これは、従来の「バルク」ＭＯＳＦＥＴがシリコン基板上に直接形成され、従ってアクティブ領域の下にシリコンを有するのとは異なる。
【０００７】
従来のＳＯＩ型デバイスは、バルク半導体型デバイスに関して述べたＭＯＳＦＥＴと同様のトランジスタを含む薄膜半導体基板に取り付けられた絶縁性基板を含む。絶縁性基板は、一般に、下部の半導体ベース層の上に埋め込み絶縁層を含む。半導体基板の薄膜の性質および埋め込み絶縁層の絶縁特性のため、絶縁性基板上のトランジスタは優れた性能特徴を有する。完全空乏化（ＦＤ：fully depleted）ＭＯＳＦＥＴでは、ボディ厚さが非常に小さいので、空乏領域は垂直の長さが限られ（limited vertical extension）、このためリンク効果（link effect）が排除され、ホット・キャリア劣化（hot carrier degradation）が小さくなる。ＳＯＩデバイスの優れた性能は、優れた短チャネル性能（すなわち小型トランジスタのプロセス変動に対する耐性）、理想に近いサブスレショルド電圧変動（すなわち小さいオフ状態電流漏れ(low off-state current leakage)のために良い）、および高い飽和電流に現れている。ＳＯＩは、チャネル下の領域を介したＭＯＳＦＥＴのソースおよびドレイン間の望ましくない結合を低減させるので、有利である。多くの場合、これを達成するために、ＭＯＳＦＥＴチャネル領域におけるシリコン全体が確実にゲートによって反転されるかまたは空乏される（完全空乏化ＳＯＩ  ＭＯＳＦＥＴと呼ばれる）かのいずれかであり得るようにする。しかしながら、デバイスの大きさが縮小すると、これはますます難しくなる。なぜなら、ソースとドレインとの間の距離が小さくなり、従って、それらのチャネルとの相互作用がますます増大し、ゲート制御を低減させ、短チャネル効果（ＳＣＥ）を増大させるからである。
【０００８】
ダブルゲート（double-gate）ＭＯＳＦＥＴ構造は、デバイスに第２のゲートを配置し、チャネルの両側にゲートがあるようにするものであり、前途有望である。これによって、両側からチャネルのゲート制御が可能となり、ＳＣＥを低減させる。更に、双方のゲートを用いてデバイスをオンにした場合、２つの導電（「反転」）層が形成され、より多くの電流を流すことができる。ダブルゲート概念を拡大したものが、「サラウンド・ゲート（surround-gate）」または「ラップアラウンドゲート（wraparound-gate）」概念であり、この場合、ゲートが完全にまたはほとんど完全にチャネルを取り囲み、より良いゲート制御を与えるように、ゲートを配置する。
【０００９】
ダブルゲート電界効果トランジスタ（フィン型ＦＥＴ）では、デバイス・チャネルが、絶縁層（例えば酸化シリコン）上に立つ薄いシリコン・フィンを備え、ゲートはフィンの側面に接触している。このため、チャネルの側面上に反転層が形成され、チャネル膜は充分に薄く、２つのゲートがチャネル膜全体を制御し、ソースおよびドレインによるチャネル導電性の変化を制限するようになっている。
【００１０】
チャネル・フィン上のダブルゲートが、効果的にＳＣＥを抑制し、駆動電流を増大させる。更に、フィンは薄いので、ＳＣＥを抑制するためにフィンのドーピングは必要でなく、ドーピングされていないシリコンをデバイス・チャネルとして使用可能であり、このため、不純物散乱による移動度の低下が軽減する。更に、シリコン−ゲルマニウム合金または高融点金属または窒化チタン等のその化合物を用いることによって、ゲートの仕事関数を調節することにより、デバイスの閾値電圧を制御することができる。
【００１１】
一般に、小型のトランジスタを製造して、集積回路上の構成要素密度を高めることが望ましい。また、バイア、導電線、キャパシタ、抵抗、分離構造（isolation structures）、接点、相互接続（interconnects）等の集積回路構造の大きさを縮小することが望ましい。例えば、ゲート長を小さくした（ゲート導体の幅を小さくした）トランジスタを製造することは、大きな利点を有する可能性がある。幅を小さくしたゲート導体は、より接近させて形成することができ、これによってＩＣ上のトランジスタ密度を上げる。更に、幅を小さくしたゲート導体によって、いっそう小型のトランジスタを設計することができ、これによって、速度を上げ、トランジスタの電力要求を緩和する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
これまでは、集積回路上にトランジスタおよび他の構造を形成するため、リソグラフィ・ツールを用いている。例えば、リソグラフィ・ツールを利用して、ゲート導体、アクティブ線、導電線、バイア、ドープ領域（doped regions）、および集積回路に関連する他の構造を画定することができる。ほとんどの従来のリソグラフィ製造プロセスは、１００ｎｍ以上の寸法を有する構造または領域を画定することができるだけである。
【００１３】
従来のリソグラフィ製造プロセスの１つのタイプでは、基板または基板上の層を覆って、フォトレジスト・マスクを被覆する。フォトレジスト・マスクに、オーバーレイ・マスクを介して紫外光等の電磁放射を与えることによって、リソグラフィによりパターニングする。電子放射にさらされたフォトレジスト・マスクの部分は反応する（例えば硬化(cured)する）。フォトレジスト・マスクの硬化しない（uncured）部分を除去し、これによってオーバーレイマスクに対応したパターンをフォトレジスト・マスクに転写する。パターニングしたフォトレジスト・マスクを用いて、他のマスク層または構造をエッチングする。次いで、エッチングしたマスク層および構造を用いて、ドーピング領域、他の構造、バイア、線等を画定することができる。
【００１４】
集積回路上の構造または構造体の寸法が１００ｎｍまたは５０ｎｍ未満のレベルに達すると、リソグラフィ技法は構造体を精密かつ正確に画定することができない。例えば、上述のように、トランジスタに関連するゲート導体の幅（ゲート長）またはＳＯＩトランジスタに関連するアクティブ線の縮小は、著しく有利な効果を有する。将来のトランジスタ設計では、アクティブ線が５０ナノメートル未満の幅を有することが求められる可能性がある。
【００１５】
ダブルゲートＳＯＩ  ＭＯＳＦＥＴは、大きい駆動電流および短チャネル効果に対する高い耐性（immunity）に関する利点のため、著しい注目を集めている。ダブルゲートＭＯＳＦＥＴが駆動電流を増大させることができる理由は、ゲートが２つ以上の層によってアクティブ領域を取り囲むからである（例えば、ダブルゲート構造のため、有効な合計ゲート幅が大きくなる）。しかしながら、細く高密度なアクティブ領域をパターニングすることは難しい。ゲート導体に関して上述したように、従来のリソグラフィ・ツールは、１００ｎｍまたは５０ｎｍ未満の寸法を有する構造または構造体としてアクティブ領域を正確かつ精密に画定することができない。
【００１６】
このため、より小型で、より高密度に配置されたアクティブ領域またはアクティブ線を含む集積回路または電子デバイスに対する要望がある。更に、アクティブ領域またはアクティブ線を画定するために従来のリソグラフィ技法を利用しないＵＬＳＩ回路に対する要望がある。更に、１００ナノメートル未満および５０ナノメートル未満（例えば２０〜５０ｎｍ）の少なくとも１つの形状寸法を有するアクティブ領域またはアクティブ線を画定するための、リソグラフィでない手法に対する要望がある。更に、約２０〜５０ｎｍの幅を有するアクティブ線に関連した多数の面を有するゲート導体を用いたトランジスタを有するＳＯＩ集積回路に対する要望がある。
【００１７】
本発明は、従来の平面ＭＯＳＦＥＴ技術およびその結果として得られる構造の拡張である、フィン型ＦＥＴトランジスタ構造を製造するためのプロセスに関する。
【００１８】
本発明は、Ｓ／Ｄ領域におけるフィンに比べ、トランジスタ・ボディ領域におけるフィンの厚さを小さくした、フィン型ＦＥＴトランジスタ構造を製造するためのプロセスに関する。
【００１９】
本発明の特徴は、ダマシン・アパーチャに形成した自己アラインメント・ゲートである。
【００２０】
本発明の特徴は、ゲート下のトランジスタ・ボディは薄い値に維持しつつ、エピタキシャル・シリコン成長によってＳ／Ｄ領域のフィンを厚くすることである。
【００２１】
本発明の特徴は、フィンの側壁をきれいにし厚くする一方で、ゲートを覆うゲート・スペーサの形成を可能とするゲート・スペーサ・プロセスの使用である。
【課題を解決するための手段】
【００２２】
本発明は、トランジスタのボディ領域において局所的に薄くしたフィンを製造するためのプロセスを記載する。局所的に薄くしたフィンの利点は、薄いフィンの機械的安定性の高さ（フィンの大部分は薄い領域よりも厚く強いので）、イオン注入によるハローおよび拡張部の形成、および、ゲートの外側の厚いフィン・ボディのため、シリコンの全てがアモルファス化するわけではなく、従って、アモルファス化したシリコンが再結晶することが可能なことである。
【００２３】
本発明の特徴は、ゲート・スペーサ材料（例えば窒素）および他の材料をフィンの側壁から除去する一方で、ゲートを保護するゲート・スペーサ・プロセスである。望ましくないスペーサ材料をフィンの側壁から除去することは、ゲート・スペーサの長いオーバーエッチングを必要とするので非常に難しい。また、フィンの側壁をきれいにするこのオーバーエッチングは、ゲートの上および上部側面上のコンフォーマル（conformal）なゲート・スペーサを消滅させ、これによって、ポリシリコン・ゲート材料が露出する。フィンの側壁をきれいにすることは、ゲートの外側のフィン厚さを増大させて直列抵抗を小さくするために必要である。ゲートからのポリシリコンがフィンのレベルで露出すると、その領域でゲート上にエピタキシャル成長が生じ、これがシリサイド化の間にゲートおよびソース／ドレインの短絡を引き起こす可能性がある。
【発明を実施するための最良の形態】
【００２４】
ここで図１を参照すると、１組のフィン型ＦＥＴトランジスタを含む集積回路の一部が断面図で示されている。ウエハ１０は、バルク・シリコンまたはＳＯＩウエハとすることができる。ＳＯＩウエハが好適であるので、ここで例示する。基板１０の上に、従来のプロセスによって、埋め込み酸化物絶縁体（ＢＯＸ）層２０が形成されている。ＢＯＸ２０の上に、紙面に垂直に延在するシリコン３０のブロックが立っており、これがフィン型ＦＥＴのフィンを形成する。図１の断面図の面は、ソース／ドレイン（Ｓ／Ｄ）領域で切って見たものであり、図２は、以降のステップでトランジスタ・ゲートを配置する位置で切って見たものである。図３は、断面図１および２の位置を示す上面図である。断面図に示される水平寸法を、横断寸法と呼ぶ（そして、ブロック３０の水平寸法はフィンの厚さである）。説明の便宜のため、図３の上部を北と呼び、他の方向はこれに対応する。このため、図１は、北向きのフィンの北の端部で見た断面図である。以下の図では、断面ｎＡは１Ａと同じ位置であり、断面ｎＢは１Ｂと同じ位置である。
【００２５】
この例では、図示した１組の４つのフィンは、共通のゲートによって制御される。当業者は、所望ならば、別個のゲートを形成して１つ以上のフィンを制御可能であることを認めよう。本明細書中で用いる場合、「組」という言葉は、１つ以上を意味する。すなわち、１つのフィン型ＦＥＴは、１つ以上のフィンを有することができる。図は、フィン型ＦＥＴのためのシリコン・フィンを形成する、当業者に周知の従来の予備ステップの結果を示す。
【００２６】
シリコンまたは絶縁体上シリコン（ＳＯＩ）における細いフィン構造は、異なる方法で製造することができる、例えば、光リソグラフィの後に、異なるトリミング（trimming）技法（レジスト・トリミング、ハード・マスク・トリミング、酸化トリミング（これらのプロセスは、プラズマ・エッチングもしくはウエット・エッチングによるマスクの幅縮小、または酸化によるフィンの材料消費に基づく））、電子ビーム・リソグラフィ、または側壁像転写プロセス（sidewall image transfer processes）を行う。
【００２７】
ここに挙げる例では、この方法として側壁像転写プロセスを用いて、ＳＯＩに細いフィンを形成した。図１〜３は、埋め込み酸化物（ＢＯＸ：buried oxide）２０を有するバルク・ウエハ１０を示し、ＳＯＩ層３０は７０ｎｍである（ＳＯＩの可能な範囲は、１０ｎｍから２００ｎｍであるが、この範囲には限定されない）。層３０の表面を酸化させて、３００Åの熱酸化物３２（好ましい範囲は５０Å〜５００Å）を形成した。あるいは、いずれかの種類のＣＶＤプロセスを用いて酸化物を堆積することも可能である。
【００２８】
以下の記載では、図１〜３に示す構造を製造する、当業者に周知の従来の方法を例示する。他の方法も使用可能である。これらの初期ステップは、不必要な詳細を回避するため、図には示さない。最初に、ＣＶＤまたはスパッタ・プロセスによって、ウエハ表面に、後にフィン（フィン層３０の上の酸化物層３２）となる一時的アモルファス・シリコン（図示せず）を１５００Å（好適な範囲は５００Å〜３０００Å）堆積し、次いで、ハードマスクとしてＣＶＤ酸化物（図示せず）を５００Å（好適な範囲は１００Å〜２０００Å）堆積した。光リソグラフィおよびＲＩＥエッチング・プロセスを用いて、ＣＶＤ酸化物ハードマスクを形成し、ＣＶＤ酸化物ハードマスクを用いて、アモルファス・シリコン層、ＳＯＩの上の酸化物層３２上で停止して、後に続くコンフォーマル層（conformal layer）を支持する一時的構造を形成する。次いで、ＣＶＤプロセスを用いて、窒化物層（図示せず）を２００Å（好適な範囲は５０Å〜５００Å）コンフォーマルに堆積し、その後、ＲＩＥエッチング・プロセスを行って、アモルファス・シリコンの側面にＳｉＮスペーサ（側壁）を形成する。
【００２９】
次いで、プラズマ・エッチングまたはウエット・エッチングにより、アモルファス・シリコンを除去して、窒化物スペーサ構造を残す。スペーサ構造は、ハードマスクとして用いられて、下部の酸化物３２を構築し、その後、酸化物およびシリコン選択性プラズマ・エッチングまたはウエット・エッチング（例えば熱リン酸(hot phosphoric acid)）により除去することができる。次いで、構築した酸化物３２をハードマスクとして用いて、ＳＯＩ層にシリコン・フィン３０をエッチングし、この結果、図１〜３に示す例が得られる。次に、犠牲酸化物を熱成長させて、シリコン・フィン表面からＲＩＥの損傷を除去し、この時点で処理可能なフィン・ボディ・ドーピング注入のための遮蔽酸化物として作用する。フィン・ボディ・ドーピング注入は、フィン型ＦＥＴデバイスが機能するためには必要でないが、フィン型ＦＥＴ  Ｖｔを設定するために有用である場合がある。
【００３０】
犠牲酸化物をウエット・エッチングにより除去し、その後、前洗浄および熱酸化またはＣＶＤ堆積プロセスを用いたゲート酸化物処理を行う。上述のプロセスの具体的な例は、同時係属中の米国特許出願（出願番号１０／７３０２３４）に示されている。
【００３１】
本発明は、厚いソース／ドレイン領域を有するフィン型ＦＥＴデバイスのための、制御された、局所的に薄いボディ・フィンを形成するためのプロセスを記載する。このプロセスの利点は、高いアスペクト比のフィンを、充分な安定性および低い拡張部抵抗で加工可能なことである。このプロセスは、シリコン・フィンを局所的に薄くするためのエッチング・ウインドウを画定することに基づく。フィン・ボディの厚さ制御は、直接ＦＥＴ閾値の変動を引き起こすので、フィン型ＦＥＴ加工における最も重要な要素の１つである。
【００３２】
図４および５は、フィン側壁に沿って犠牲酸化物３４を形成した結果を示す。酸化物は、５０Åの厚さ（好適な範囲は１０Å〜２００Å）に、熱的に成長させるか、または堆積する。次いで、フィンの周囲に、ＣＶＤ窒化物４０をコンフォーマルに堆積する。この厚さは、フィン間の空間が窒化物によって充填されるように選択すると好ましく、窒化物の厚さ範囲は５０Å〜１０００Åとすることができる。図４および５は、ボディ領域およびＳ／Ｄ領域における同じ構造を示す。
【００３３】
図６および７は、酸化物５０によってフィンを取り囲んだ結果を示す。以降のステップで窒化物４０が除去されると、酸化物５０がアパーチャ領域を画定する。
【００３４】
ＣＶＤ酸化物５０を、フィンの上の窒化物レベルに堆積し平坦化する。酸化物の平坦化のため、ＣＭＰまたはエッチバック技法を使用可能である。
【００３５】
図６および７は、双方の断面図に同じ構造があることを示す。
【００３６】
図８および９は、酸化物５０の平坦化した表面４２の上部に、少なくともＢＯＸ２０から表面４２までの高さの厚さを有する第２のＣＶＤ酸化物を堆積した結果を示す。この高さは、プロセスの後の段階でゲート窒化物スペーサを加工するために必要である。また、図６〜９の酸化物堆積を１度の堆積プロセスで行い、その後で平坦化ステップを行うことも可能であるが、停止させる窒化物層４０を有しない欠点があり、そのため酸化物の合計厚さ制御は悪くなり得る。この結果として、Ｓ／Ｄ領域およびゲート領域において同じ構造が示されている。
【００３７】
図１１は、フィンを局所的に薄くすることになる領域を示す。領域の画定は、リソグラフィ（光もしくは電子ビーム）、または側壁像転写技法によって実行可能である。フィン型ＦＥＴゲート領域の外側の回路領域（例えばＳ／Ｄ領域）を保護するために、所定位置に適切なマスク（例えばレジスト）を置いて、最初に酸化物５５をＲＩＥによって窒化物４０までエッチングし、次いで、窒化物４０を、ＲＩＥによって酸化物５０に選択的に埋め込み酸化物２０までエッチングして、トランジスタ・ボディのためのアパーチャを残す（図１４の上面図に示す）。図１０は、アパーチャ・エッチング・プロセスによってＳ／Ｄ領域が影響を受けないことを示す。
【００３８】
図１３は、フィンの側壁の酸化物３４をウエット・エッチング（ＨＦ）によって除去し、局所的に薄くするプロセスを適用して薄いフィン３５を生成した後の図１１のボディ領域を示す。局所的に薄くすることは、シリコンのウエット・エッチング（ＮＨ４ＯＨ化学作用）、ドライ・エッチング（等方性プラズマ）、または局所的酸化およびウエットもしくはドライ・エッチング技法による酸化物の除去によって、実行可能である。図１２は、Ｓ／Ｄ領域が不変であることを示す。図１４が示す上面図において、アパーチャ５３内に薄いボディ領域３５がある。図１４の左および右にあるブロック５５は、アパーチャ５３の外側の酸化物５５の一部を示す。図１２に示すように、酸化物５５は、図に示される領域の端から端まで左右に延在する。図１４において、酸化物５５は、中央部で切って示され、番号３２で示すフィンの上面を遮らずに示す。なぜなら、この上面はフィン３０上の酸化物キャップを示すからである。図１２に示すように、フィンは、窒化物４０内に埋め込まれている。
【００３９】
この時点において、フィン型ＦＥＴ加工を続けるための２つの一般的な方法がある。１つは、リソグラフィによってアラインメントしたゲートを用いるものであり、もう１つは、自己アラインメントしたゲートを用いるものである。リソグラフィによってアラインメントしたゲートを用いたフローでは、この後、フィンが幅広である領域において、犠牲酸化物を成長させ、窒化物を剥離する。次いで、標準的なフィン型ＦＥＴ加工を行う。ゲートは、リソグラフィによって、薄いフィン領域の上に画定される。
【００４０】
以下の段落では、自己アラインメント・ゲートの好適な実施形態によるプロセス・フローを説明する。
【００４１】
図１６は、フィン型ＦＥＴゲート６０を形成した結果を示す。まず、フィン３５の側壁上に、厚さ１０Å（好適な範囲は５Å（すなわち可能な限り薄い酸化物）〜１００Å（フィンの厚さに依存する））で、ゲート酸化物（フィン３５の縁３６として示す）を熱的に成長させる。あるいは、同様のターゲット範囲で、ゲート酸化物を堆積することも可能である。次いで、図１４に示すダマシン・アパーチャ５３内に、ゲート導体６０（ポリシリコン、アモルファス・シリコン、金属）を堆積し、ＣＭＰまたはエッチバック技法を用いて、酸化物５５のレベルまで平坦化する。図１５は、図１２と同じであり、このステップにおける作業がアパーチャ５３に限定されることを示す。
【００４２】
図１７は、フィンが幅広である領域において、酸化物５５の酸化物エッチング（ＲＩＥ）を窒化物４０のレベルまで行い、窒化物４０の窒化物エッチング（ＲＩＥ）を埋め込み酸化物２０まで行った後の、Ｓ／Ｄ領域におけるフィン型ＦＥＴ構造を示す。エッチングの領域を、図１７および１９のカッコ５１で示す。双方のエッチング・プロセスは、ゲート導体（フィン３０）材料に選択的である。
【００４３】
以下のプロセス・ステップは、任意選択的であり、先行するステップにおいてＳ／Ｄ領域をきれいにした後に実行可能である。すなわち、ゲート側壁の酸化（ターゲット３５Å、好適な範囲は１０Å〜１００Å）、ＣＶＤ酸化物ライナ堆積（ターゲット５０Å、好適な範囲は１０Å〜５００Å）である。正しいＶｔを設定し、短チャネル効果を制御するため、ハローおよび拡張部イオン注入を処理する。
【００４４】
本発明に従って、デバイスの抵抗を小さくするため、Ｓ／Ｄ領域のフィン３０を、それらの初期値よりも厚くする。上述のように、厚くするプロセスの後、ゲートがソースまたはドレインよりも短くないことが必要である。以下のステップにより、ゲート６０の下部に、フィン３０の高さまで位置する分離誘電体層を生成する。
【００４５】
図２１に線６２で示す窒化物ライナを、ゲートおよびフィンの上に堆積し（ターゲット４００Å、好適な範囲は５０Å〜１０００Å）、ＲＩＥによってエッチングして、ゲート導体に沿って窒化物スペーサを形成する。
【００４６】
窒化物６２のエッチングは方向性を有するので、窒化物をフィンの側壁から除去するために長い窒化物オーバーエッチングが必要であり、従って、窒化物エッチングは酸化物に対して極めて選択的でなければならない。窒化物エッチングの方向性が低いと、エッチングの横方向の成分はフィンをもっと速くきれいにするが、ゲート６０上に必要なスペーサを残さない。
【００４７】
このため、スペーサのエッチングは、ゲート６０およびフィン３０の上部からスペーサ６２を除去し、次いで、上部から、フィンおよびゲートの垂直表面に密着しているコンフォーマル層の部分を除去する。上に規定したゲートとフィンとの間の高さの差は、この時点で機能する。窒化物はフィンから除去されるので、厚くするプロセスを阻止しない。その期間中、窒化物はゲート６０の上部からも除去される。従って、ゲート６０およびフィン３０の相対的な高さに関する条件とは、フィンをきれいにする場合、窒化物６２が、ソースおよびドレイン材料の上の高さまで、ゲート６０の北および南の側面に密着したままであることである。
【００４８】
図２０に示す結果は、窒化物ライナ（nitride liner）がＢＯＸまで完全にエッチングされたＳ／Ｄ領域の開口があることを示す。ゲートでは、窒化物ＲＩＥは同じ距離に達しているが、ゲートの方が高いので、シリコン・フィン３０よりも大きい高さを有する窒化物スペーサが残る。図２１の紙面の前に、窒化物ライナの上面を表す点線６２で示される窒化物ライナがあり、図１７および１９にカッコ５１で示すアパーチャの端から橋までＥ−Ｗに延在する。
【００４９】
図２２は、フィン３０を拡大するエピタキシャル（エピ）成長の結果を示す。コンフォーマル窒化物６２、３４を除去した後、ウエット・エッチング（ＨＦ）によってフィン側壁３０上の酸化物を除去し、次いで、選択的なシリコンまたはシリコン−ゲルマニウム・エピタキシを用いて、フィンをもっと幅広に成長させて、材料６５を生成する。これは、酸化物ブロック５０間のアパーチャを充填しフィン３０を取り囲んでいるものとして示されている。また、エピタキシャル成長は、ポリが露出しているゲート導体の上部でも生じる。エピタキシャル充填６５は、フィン３０上の酸化物３２の上部と同じレベルにあるものとして示すが、この高さは重要でない。エピ６５は、部分的にのみ、酸化物キャップ３２と垂直方向に重複している場合がある。
【００５０】
図２４は、上面図を示し、エピ６５がフィン３０（フィン３０は酸化物３２の下にあるので、番号３２で示す）間の領域を充填している。また、エピ６５は、ゲート６０のＮおよびＳ側にライナを形成する。ゲート６０はエピ６５の下にあるので、点線の輪郭で示す。また、図２４において、窒化物ライナ６２は、エピ６５の直下にある。図２３は、図２１と同じであるが、ゲート６０の上にエピ６５が加わっている。
【００５１】
次のステップは、ソース／ドレイン・イオン注入、シリサイド化、接点形成プロセス、およびメタライゼーションである。
【００５２】
上述のプロセスに続けて、J.Kedzierski等のIEEETransactions on Electron Devices ｖ．５０  ｎ．４、２００３年４月、９５２〜９５８ページに記載されたもの、または、当技術分野において周知の、フィン上にゲートを配置し、次いで標準的な最終処理を行う他のいずれかの従来技術の方法等、標準的なフィン型ＦＥＴプロセスを行う。
【００５３】
本発明について単一の好適な実施形態に関連して説明してきたが、当業者は、特許請求の精神および範囲内で本発明を様々な形態で実施可能であることを認めよう。
【図面の簡単な説明】
【００５４】
【図１】本発明を形成するプロセスにおける予備ステップを断面図で示し、ゲート形成前に形成されるフィンを示す。
【図２】本発明を形成するプロセスにおける予備ステップを断面図で示し、ゲート形成前に形成されるフィンを示す。
【図３】図１および２の位置を示す上面図である。
【図４】コンフォーマル・ライナの堆積後のフィンを示す。
【図５】コンフォーマル・ライナの堆積後のフィンを示す。
【図６】コンフォーマル・ライナの高さまでフィン領域を充填する堆積および平坦化ステップ  後のフィンを示す。
【図７】コンフォーマル・ライナの高さまでフィン領域を充填する堆積および平坦化ステップ  後のフィンを示す。
【図８】第２の酸化物層の堆積後の図６および７に対応する領域を示す。
【図９】第２の酸化物層の堆積後の図６および７に対応する領域を示す。
【図１０】トランジスタ・ゲートのためのダマシン・アパーチャの形成後の先の図を示す。
【図１１】トランジスタ・ゲートのためのダマシン・アパーチャの形成後の先の図を示す。
【図１２】トランジスタ・ボディ領域においてフィンを薄くした結果を示す。
【図１３】トランジスタ・ボディ領域においてフィンを薄くした結果を示す。
【図１４】トランジスタ・ボディ領域においてフィンを薄くした結果を示す。
【図１５】トランジスタ・ゲートを形成した結果を示す。
【図１６】トランジスタ・ゲートを形成した結果を示す。
【図１７】ゲート導体領域の外側の第２の酸化物層およびコンフォーマル・ラインをエッチングした結果を示す。
【図１８】ゲート導体領域の外側の第２の酸化物層およびコンフォーマル・ラインをエッチングした結果を示す。
【図１９】ゲート導体領域の外側の第２の酸化物層およびコンフォーマル・ラインをエッチングした結果を示す。
【図２０】ゲート上のコンフォーマル・ライナの堆積およびエッチングを行ってＳ／Ｄ領域においてフィンを露出させることを示す。
【図２１】ゲート上のコンフォーマル・ライナの堆積およびエッチングを行ってＳ／Ｄ領域においてフィンを露出させることを示す。
【図２２】Ｓ／Ｄ領域においてフィン上に付加的なシリコンをエピタキシャル堆積した後のフィンの端部および中央部における断面図を示す。
【図２３】Ｓ／Ｄ領域においてフィン上に付加的なシリコンをエピタキシャル堆積した後のフィンの端部および中央部における断面図を示す。
【図２４】図２２および２３の上面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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