(57)【要約】【課題】  低消費電力で回路規模の小さなＰＷＭ信号生成回路及び表示ドライバを提供すること。【解決手段】  第１の階調クロックパルス発生回路２００は、各タイミングレジスタ１１０に記憶されている値と第１のカウント値とを比較して第１の階調クロックパルスをセレクタ６００に出力し、演算回路５００は、第１のカウント値を演算して第２のカウント値を出力し、第２の階調クロックパルス発生回路３００は、各タイミングレジスタ１１０に記憶されている値と第２のカウント値とを比較して第２の階調クロックパルスをセレクタ６００に出力し、階調カウンタ７００は、セレクタ６００から１水平走査期間毎に選択出力された第１又は第２の階調クロックパルスＧＣＰ２に基づいて階調カウント値ＧＣＴを更新し、階調一致検出回路３０は、階調一致検出回路３０に入力される階調データと階調カウント値ＧＣＴとの関係が所定の関係を満たす場合、ＰＷＭ信号の電圧レベルを変化させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＰＷＭ信号生成のための階調クロックパルスのパルス変化タイミングを記憶する変化タイミング記憶回路と、第1の階調クロックパルス発生回路と、第２の階調クロックパルス発生回路と、セレクタと、タイミングカウンタと、演算回路と、階調カウンタと、階調一致検出回路とを有し、
前記変化タイミング記憶回路は、Ｎ個（Ｎは２以上の整数）のタイミングレジスタを含み、
前記Ｎ個のタイミングレジスタの各々は、ｍビット（ｍは２以上の整数）の所定の変化タイミング値を記憶し、
前記タイミングカウンタは、クロックに同期してインクリメント方向またはデクリメント方向のいずれか一方の方向で第１のカウント値を更新して出力し、
前記第１の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第１のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第１の階調クロックパルスとして前記セレクタに出力し、
前記演算回路は、前記第１のカウント値に対して演算処理を行い、前記一方の方向とは異なる他方の方向で更新される第２のカウント値を出力し、
前記第２の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第２のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第２の階調クロックパルスとして前記セレクタに出力し、
前記セレクタは、前記第1または第２の階調クロックパルス発生回路から出力される前記第１または第２の階調クロックパルスのいずれかを、1水平走査期間毎に交互に前記階調クロックパルスとして前記階調カウンタに出力し、
前記階調カウンタは、前記セレクタから出力された前記階調クロックパルスに基づいて、インクリメント方向またはデクリメント方向のいずれか一方の方向で階調カウント値を更新し、
前記階調一致検出回路は、階調一致検出回路に入力される階調データと前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号の電圧レベルを変化させることを特徴とするＰＷＭ信号生成回路。
【請求項２】
請求項１において、
前記変化タイミング記憶回路は、第１の減算回路を含み、
前記第１の減算回路は、前記変化タイミング値から第１の調整用データを減算し、その結果を前記タイミングレジスタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項３】
請求項２において、
前記第１の調整用データの値は１であることを特徴とするＰＷＭ信号生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記演算回路は、階調クロックパルスの変化タイミングの設定精度を決定する分解能値を記憶する分解能記憶回路と接続されることを特徴とするＰＷＭ信号生成回路。
【請求項５】
請求項４において、
前記演算回路は、加算回路と、第２の減算回路とを含み、
前記加算回路は、前記タイミングカウンタから出力される前記カウント値に第２の調整用データを加算し、その加算結果を前記第２の減算回路に出力し、
前記第２の減算回路は、前記分解能値から前記加算回路の出力値を減算し、その減算結果を前記第２のカウント値として前記第２の階調クロックパルス発生回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項６】
請求項５において、
前記第２の調整用データの値は１であることを特徴とするＰＷＭ信号生成回路。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記分解能値は２Ｍであることを特徴とするＰＷＭ信号生成回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の階調クロックパルス発生回路は、Ｎ個の第１タイミング一致検出回路を含み、
前記第２の階調クロックパルス発生回路は、Ｎ個の第２タイミング一致検出回路を含み、
前記変化タイミング記憶回路の前記Ｎ個のタイミングレジスタは、前記Ｎ個の第１タイミング一致検出回路、ならびに前記Ｎ個の第２タイミング一致検出回路に接続されることを特徴とするＰＷＭ信号生成回路。
【請求項９】
請求項８において、
前記第１の階調クロックパルス発生回路は、第１の論理和回路を含み、
前記第１の論理和回路は、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第１タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項１０】
請求項９において、
前記セレクタは、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも１個の第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記階調一致検出回路の出力先のデータ線駆動回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項１１】
請求項１０において、
前記少なくとも１個の第１タイミング一致検出回路に接続されている前記タイミングレジスタには、０の値が格納されていることを特徴とするＰＷＭ信号生成回路。
【請求項１２】
請求項８乃至１１のいずれかにおいて、
前記第２の階調クロックパルス発生回路は、第２の論理和回路を含み、
前記第２の論理和回路は、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第２タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項１３】
請求項１２において、
前記セレクタは、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも１個の第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記データ線駆動回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項１４】
請求項１３において、
前記少なくとも１個の第２タイミング一致検出回路に接続されている前記タイミングレジスタには、前記変化タイミング値のうちもっとも２Ｍに近い値が格納されていることを特徴とするＰＷＭ信号生成回路。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
前記階調一致検出回路は、
前記階調カウント値をｎビットの第１のデジタル信号として受け、前記階調データをｎビットの第２のデジタル信号として受け、前記ｎビットの第１のデジタル信号と前記ｎビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であり、
各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第ｎのトランジスタと、
各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第ｎ＋１〜第２ｎのトランジスタと、
前記第１、第ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージする第１のプリチャージ回路と、
前記第ｎ、第２ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、
前記第１のノードの電位を保持する保持回路と、
第Ｋ、第Ｋ＋ｎ（Ｋは１＜Ｋ＜ｎとなる自然数）のトランジスタのソース端子が接続される中間ノードに接続され、前記プリチャージ信号がアクティブになった場合に、前記中間ノードを前記第１の電源電位側にプリチャージする少なくとも１つの第２のプリチャージ回路とを含み、
少なくとも１つの前記第２のプリチャージ回路が、
Ｋが２≦Ｋ≦ｎ−２という関係になる中間ノードに接続されていることを特徴とするＰＷＭ信号生成回路。
【請求項１６】
請求項１乃至１５のいずれかに記載されているＰＷＭ信号生成回路と、複数のデータ線を駆動するデータ線駆動回路を有し、
前記データ線駆動回路は、前記ＰＷＭ信号を受け、前記ＰＷＭ信号に基づいてデータ線の階調を制御することを特徴とする表示ドライバ。
【請求項１７】
請求項１６において、
少なくとも１画面分の表示データを格納する表示データ記憶回路を有し、
前記階調一致検出回路は、前記表示データ記憶回路に格納されている表示データに含まれる前記階調データと、前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号を前記データ線駆動回路に出力することを特徴とする表示ドライバ。
【請求項１８】
請求項１６または１７において、
前記データ線駆動回路にラッチパルスを出力する第３の論理和回路を有し、
前記セレクタは、
１水平走査期間毎に前記第１及び第２の階調クロックパルス発生回路を交互に選択し、
前記第１の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第１タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、
前記第２の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第２タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、
前記第３の論理和回路は、入力された値を論理和演算し、その演算結果を前記データ線駆動回路に前記ラッチパルスとして出力することを特徴とする表示ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成回路及び表示ドライバに関する。
【背景技術】
【０００２】
表示パネルの中間階調を表現する回路にＰＷＭ（パルス幅変調）回路が知られている（特許文献１参照）。ＰＷＭはフレーム毎に、所望の階調値に応じたパルス幅で電圧駆動をすることにより階調表示を行うことができる。
【０００３】
ところが、ＰＷＭで多階調化を図る場合、パルス幅変調信号の変化点を設定するための基準となる階調クロックパルス信号（ＧＣＰ信号）を、より高い周波数で発生させる必要があり、消費電力の増大を招くという問題がある。
【０００４】
近年、携帯電話等の小型機器による高画質な表示パネルの需要が高まってきている。小型機器等に搭載された表示パネルを駆動する回路は、回路規模の縮小、低消費電力化、様々なパネルに対する柔軟な適応性などの課題を有する。
【特許文献１】特開２００３−１５０１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示パネルに適した階調設定を柔軟に設定でき、回路規模が小さく、低消費電力であるＰＷＭ信号生成回路及び表示ドライバを提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、ＰＷＭ信号生成のための階調クロックパルスのパルス変化タイミングを記憶する変化タイミング記憶回路と、第1の階調クロックパルス発生回路と、第２の階調クロックパルス発生回路と、セレクタと、タイミングカウンタと、演算回路と、階調カウンタと、階調一致検出回路とを有し、前記変化タイミング記憶回路は、Ｎ個（Ｎは２以上の整数）のタイミングレジスタを含み、前記Ｎ個のタイミングレジスタの各々は、ｍビット（ｍは２以上の整数）の所定の変化タイミング値を記憶し、前記タイミングカウンタは、クロックに同期してインクリメント方向またはデクリメント方向のいずれか一方の方向で第１のカウント値を更新して出力し、前記第１の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第１のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第１の階調クロックパルスとして前記セレクタに出力し、前記演算回路は、前記第１のカウント値に対して演算処理を行い、前記一方の方向とは異なる他方の方向で更新される第２のカウント値を出力し、前記第２の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第２のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第２の階調クロックパルスとして前記セレクタに出力し、前記セレクタは、前記第1または第２の階調クロックパルス発生回路から出力される前記第１または第２の階調クロックパルスのいずれかを、1水平走査期間毎に交互に前記階調クロックパルスとして前記階調カウンタに出力し、前記階調カウンタは、前記セレクタから出力された前記階調クロックパルスに基づいて、インクリメント方向またはデクリメント方向のいずれか一方の方向で階調カウント値を更新し、前記階調一致検出回路は、階調一致検出回路に入力される階調データと前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号の電圧レベルを変化させるＰＷＭ信号生成回路に関係する。これにより、消費電力を低減でき、回路規模を小さくすることができる。
【０００７】
また、本発明は、前記変化タイミング記憶回路は、第１の減算回路を含み、前記第１の減算回路は、前記変化タイミング値から第１の調整用データを減算し、その結果を前記タイミングレジスタに出力するようにしてもよい。
【０００８】
また、本発明において、前記第１の調整用データの値は１でもよい。
【０００９】
また、本発明に関する前記演算回路は、階調クロックパルスの変化タイミングの設定精度を決定する分解能値を記憶する分解能記憶回路と接続されるようにしてもよい。これにより、様々な表示パネルに柔軟に対応できる。
【００１０】
また、本発明に関する前記演算回路は、加算回路と、第２の減算回路とを含み、前記加算回路は、前記タイミングカウンタから出力される前記カウント値に第２の調整用データを加算し、その加算結果を前記第２の減算回路に出力し、前記第２の減算回路は、前記分解能値から前記加算回路の出力値を減算し、その減算結果を前記第２のカウント値として前記第２の階調クロックパルス発生回路に出力するようにしてもよい。これにより、第２の階調クロックパルス発生回路は、第２の階調クロックパルスを出力することができる。
【００１１】
また、本発明に関する前記第２の調整用データの値は１でもよい。
【００１２】
また、本発明に関する前記分解能値は２Ｍでもよい。
【００１３】
また、本発明では、前記第１の階調クロックパルス発生回路は、Ｎ個の第１タイミング一致検出回路を含み、前記第２の階調クロックパルス発生回路は、Ｎ個の第２タイミング一致検出回路を含み、前記変化タイミング記憶回路の前記Ｎ個のタイミングレジスタは、前記Ｎ個の第１タイミング一致検出回路、ならびに前記Ｎ個の第２タイミング一致検出回路に接続されるようにしてもよい。これにより、回路の大きさを小さくすることができる。
【００１４】
また、本発明では、前記第１の階調クロックパルス発生回路は、第１の論理和回路を含み、前記第１の論理和回路は、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第１タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力するようにしてもよい。
【００１５】
また、本発明に関する前記セレクタは、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも１個の第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記階調一致検出回路の出力先のデータ線駆動回路に出力するようにしてもよい。
【００１６】
また、本発明では、前記少なくとも１個の第１タイミング一致検出回路に接続されている前記タイミングレジスタには、０の値が格納されてもよい。これにより、セレクタによって第１の階調クロックパルスが階調カウンタに選択出力される場合、階調データが０の値であるときのＰＷＭ信号の電圧レベルの変化タイミングを自由に設定することができる。
【００１７】
また、本発明では、前記第２の階調クロックパルス発生回路は、第２の論理和回路を含み、前記第２の論理和回路は、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第２タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力するようにしてもよい。
【００１８】
また、本発明に関する前記セレクタは、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも１個の第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第２の論理和回路は、前記データ線駆動回路に出力するようにしてもよい。
【００１９】
また、本発明では、前記少なくとも１個の第２タイミング一致検出回路に接続されている前記タイミングレジスタには、前記変化タイミング値のうちもっとも２Ｍに近い値が格納されてもよい。これにより、セレクタによって第２の階調クロックパルスが階調カウンタに出力される場合、階調データがＮの値であるときのＰＷＭ信号の電圧レベルの変化タイミングを自由に設定することができる。
【００２０】
また、本発明に関する前記階調一致検出回路は、前記階調カウント値をｎビットの第１のデジタル信号として受け、前記階調データをｎビットの第２のデジタル信号として受け、前記ｎビットの第１のデジタル信号と前記ｎビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であって、各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第ｎのトランジスタと、各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第ｎ＋１〜第２ｎのトランジスタと、前記第１、第ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージする第１のプリチャージ回路と、前記第ｎ、第２ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、前記第１のノードの電位を保持する保持回路と、第Ｋ、第Ｋ＋ｎ（Ｋは１＜Ｋ＜ｎとなる自然数）のトランジスタのソース端子が接続される中間ノードに接続され、前記プリチャージ信号がアクティブになった場合に、前記中間ノードを前記第１の電源電位側にプリチャージする少なくとも１つの第２のプリチャージ回路とを含み、少なくとも１つの前記第２のプリチャージ回路が、Ｋが２≦Ｋ≦ｎ−２という関係になる中間ノードに接続されてもよい。これにより、階調データと階調カウント値との一致検出を行うことができる。
【００２１】
また、本発明に関する表示ドライバは、上記のいずれかに記載されているＰＷＭ信号生成回路と、複数のデータ線を駆動するデータ線駆動回路を有し、前記データ線駆動回路は、前記ＰＷＭ信号を受け、前記ＰＷＭ信号に基づいてデータ線の階調を制御することができる。
【００２２】
また、本発明に関する表示ドライバは、少なくとも１画面分の表示データを格納する表示データ記憶回路を有し、前記階調一致検出回路は、前記表示データ記憶回路に格納されている表示データに含まれる前記階調データと、前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号を前記データ線駆動回路に出力することができる。これによりデータ線駆動回路は、表示データに対応した階調でデータ線を駆動することができる。
【００２３】
また、本発明に関する表示ドライバは、前記データ線駆動回路にラッチパルスを出力する第３の論理和回路を有し、前記セレクタは、１水平走査期間毎に前記第１及び第２の階調クロックパルス発生回路を交互に選択し、前記第１の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第１タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、前記第２の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第２タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、前記第３の論理和回路は、入力された値を論理和演算し、その演算結果を前記データ線駆動回路に前記ラッチパルスとして出力することができる。これにより、階調データが０の値であるときのＰＷＭ信号の電圧レベルの変化タイミングを自由に設定できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２５】
１．電気光学装置及びＰＷＭ信号生成回路
図１は本実施形態に係るＰＷＭ（パルス幅変調）信号生成回路２を適用した電気光学装置１のブロック図である。電気光学装置１は、表示パネル１０、データ線駆動回路２０、階調一致検出回路３０、表示データ記憶回路４０、変化タイミング記憶回路１００、第１の階調クロックパルス発生回路２００、第２の階調クロックパルス発生回路３００、タイミングカウンタ４００、演算回路５００、セレクタ６００、階調カウンタ７００及び論理和回路ＯＲ３（第３の論理和回路）を含む。なお、表示ドライバ３は、ＰＷＭ信号生成回路２、データ線駆動回路２０及び表示データ記憶回路４０を含むが、表示データ記憶回路４０を含まない構成も可能である。
【００２６】
変化タイミング記憶回路１００は、Ｎ個のタイミングレジスタ１１０を含む。各タイミングレジスタ１１０はｍビットの情報を記憶できる。第１の階調クロックパルス発生回路２００はＮ個の第１タイミング一致検出回路２１０を含む。第２の階調クロックパルス発生回路３００はＮ個の第２タイミング一致検出回路３１０を含む。Ｎ個の第１タイミング一致検出回路２１０及びＮ個の第２タイミング一致検出回路３１０は、Ｎ個のタイミングレジスタ１１０と接続されている。以下の図において、同符号のものは同様の意味を示す。
【００２７】
第１の階調クロックパルス発生回路２００内の各第１タイミング一致検出回路２１０は、タイミングカウンタ４００から出力されるカウント値ＣＴ（広義には第１のカウント値）を受け、そのカウント値ＣＴとタイミングレジスタ１１０に記憶されている値（変化タイミング値）とを比較する。カウント値ＣＴとタイミングレジスタ１１０に記憶されている値（変化タイミング値）とが一致した場合、第１の階調クロックパルス発生回路２００は、階調パルスを発生する。タイミングカウンタ４００は、カウント値ＣＴを順次更新し、更新されたカウント値ＣＴを第１の階調クロックパルス発生回路２００及び演算回路５００に出力する。
【００２８】
即ち、第１の階調クロックパルス発生回路２００は、順次更新されるカウント値ＣＴとＮ個のタイミングレジスタ１１０の各々に記憶されている値（変化タイミング値）とが第１タイミング一致検出回路２１０によって一致検出される毎に、階調パルスを発生する。第１の階調クロックパルス発生回路２００によって発生されたＮ個の階調パルスのうち、（Ｎ−１）個の階調パルスは、第１の階調クロックパルスＧＣＰ１として、出力線ＧＱ１−２を介してセレクタ６００へ出力される。残りの１つの階調パルスＧＰ１−１は、第１の階調クロックパルスＧＣＰ１に含まれずに別系統（出力線ＧＱ１−１を介して）でセレクタ６００へ出力される。
【００２９】
演算回路５００はタイミングカウンタ４００からカウント値ＣＴを受け、そのカウント値ＣＴに演算処理を施し、その結果を反転カウント値ＩＣＴ（広義には第２のカウント値）として第２の階調クロックパルス発生回路３００に出力する。また、順次更新されるカウント値ＣＴに対応して、反転カウント値ＩＣＴは演算回路５００にて順次更新され、第２の階調クロックパルス発生回路３００へ出力される。
【００３０】
第２の階調クロックパルス発生回路３００内の各第２タイミング一致検出回路３１０は、演算回路５００から出力される反転カウント値ＩＣＴを受け、その反転カウント値ＩＣＴとタイミングレジスタ１１０に記憶されている値（変化タイミング値）とを比較する。反転カウント値ＩＣＴとタイミングレジスタ１１０に記憶されている値とが一致した場合、第２の階調クロックパルス発生回路３００は、階調パルスを発生する。
【００３１】
即ち、第２の階調クロックパルス発生回路３００は、順次更新される反転カウント値ＩＣＴとＮ個のタイミングレジスタ１１０の各々に記憶されている値とが第２タイミング一致検出回路３１０によって一致検出される毎に、階調パルスを発生する。第２の階調クロックパルス発生回路３００によって発生されたＮ個の階調パルスのうち、（Ｎ−１）個の階調パルスは、第２の階調クロックパルスＧＣＰ２として、出力線ＧＱ２−２を介してセレクタ６００へ出力される。残りの１つの階調パルスＧＰ２−１は、第２の階調クロックパルスＧＣＰ２に含まれずに別系統（出力線ＧＱ２−１を介して）でセレクタ６００へ出力される。
【００３２】
セレクタ６００は、第１の階調クロックパルス発生回路２００からの出力と、第２の階調クロックパルス発生回路３００からの出力とを、例えば１水平走査期間毎に交互に選択し、選択された階調クロックパルス発生回路から出力される第１又は第２の階調クロックパルスＧＣＰ１、ＧＣＰ２を階調クロックパルス（ＧＣＰ：Gray-Scale-Clock-Pulse）ＧＣＰ３として階調カウンタ７００及び論理和回路ＯＲ３に出力する。また、セレクタ６００は、選択された階調クロックパルス発生回路から出力される階調パルスＧＰ１−１または階調パルスＧＰ２−１を論理和回路ＯＲ３に出力する。論理和回路ＯＲ３は、入力されたパルスを論理和演算してデータ線駆動回路２０にラッチパルスＬＰとして出力する。
【００３３】
階調カウンタ７００は、入力された階調クロックパルスＧＣＰ３の電圧変化毎に階調カウント値ＧＣＴを例えばインクリメント方向（デクリメント方向でもよい）に更新し、更新された階調カウント値ＧＣＴを階調一致検出回路３０に順次出力する。
【００３４】
階調一致検出回路３０は、表示データ記憶回路に記憶されている表示データに含まれる階調データと、階調カウンタ７００から出力される階調カウント値ＧＣＴとを比較する。比較される双方の値が所定の関係を満たす場合、階調一致検出回路３０はデータ線駆動回路２０に出力するＰＷＭ信号の電圧レベルを変化させる。所定の関係については、後に述べる。
【００３５】
データ線駆動回路２０は、階調一致検出回路３０からのＰＷＭ信号を受け、論理和回路ＯＲ３からのラッチパルスＬＰに従って、表示パネル１０を駆動する。
【００３６】
以下、本実施形態を説明するために、その一例としてＮ＝１６の１６階調に対応したＰＷＭ信号生成回路について説明する。
【００３７】
２．ＰＷＭ信号生成回路
図２は本実施形態に係るＰＷＭ信号生成回路の一部を示すブロック図である。図２の回路は、分解能値を演算回路５００に出力する分解能記憶回路８００をさらに含む。１水平走査期間を所定の単位時間で分割したときの分割数が、分解能値に相当する。階調クロックパルスの電圧変化タイミングは、分解能値にも依存する。つまり、ＰＷＭ信号の変化タイミングをより高精度に設定したい場合は、分解能値を高く設定すればよい。
【００３８】
変化タイミング記憶回路１００は、１６個（広義にはＮ個）のタイミングレジスタ１１０を含み、第１の減算回路１２０をさらに含む。初期設定時、変化タイミング記憶回路１００の入力ＩＮ１には、階調クロックパルスＧＣＰ３の変化タイミング（ＰＷＭ信号の変化タイミング）を決定するための８ビット（広義にはｍビット）のデータが入力される。
【００３９】
第１の減算回路１２０は、変化タイミング記憶回路１００に入力されたｍビットのデータを減算処理してタイミングレジスタ１１０に出力する。具体的には、第１の減算回路１２０は、入力されたデータの値から１の値（広義には第１の調整用データ）を減算し、その減算結果をタイミングレジスタ１１０に出力する。変化タイミング記憶回路１００には、１６個のタイミングレジスタ１１０それぞれに対応する８ビットのデータが順次入力されるので、順次入力されたｍビットのデータは、それぞれが減算処理され、各タイミングレジスタ１１０に出力される。
【００４０】
１６個のタイミングレジスタ１１０の各々は、第１の階調クロックパルス発生回路２００及び第２の階調クロックパルス発生回路３００に接続される。
【００４１】
第１の階調クロックパルス発生回路２００は、各タイミングレジスタ１１０に記憶されている８ビットのデータの値と順次更新されるカウント値ＣＴとを比較し、双方が一致する毎に、階調パルスを発生する。
【００４２】
演算回路５００は、加算回路５１０と、第２の減算回路５２０とを含む。加算回路５１０は、タイミングカウンタ４００からカウント値ＣＴを受け、そのカウント値ＣＴに加算処理を施して第２の減算回路５２０に出力する。具体的には、加算回路５１０は、入力されたカウント値ＣＴに１の値（広義には第２の調整用データ）を加算し、その加算結果を第２の減算回路５２０に出力する。
【００４３】
第２の減算回路は、分解能記憶回路８００の出力値である分解能値から加算回路５１０の出力値を減算し、その減算結果を反転カウント値ＩＣＴとして第２の階調クロックパルス発生回路３００に出力する。例えば、１６階調を表現する場合において、１水平走査期間を２５６分割するときの分解能値は２５５の値である。このときカウント値ＣＴが１の値であれば、反転カウント値ＩＣＴは２５５−（１＋１）＝２５３である。カウント値ＣＴが更新される毎に、反転カウント値ＩＣＴは演算回路５００にて順次更新される。
【００４４】
第２の階調クロックパルス発生回路３００は、各タイミングレジスタ１１０に記憶されている８ビットのデータの値と順次更新される反転カウント値ＩＣＴとを比較し、双方が一致する毎に、階調パルスを発生する。
【００４５】
図３は、本実施形態に関する変化タイミング記憶回路１００内の１６個のタイミングレジスタ１１０を示す図である。符号ＲＥＧ０１〜ＲＥＧ１６は、それぞれタイミングレジスタ１１０を示す。各タイミングレジスタＲＥＧ０１〜ＲＥＧ１６には、入力ＩＮ２を介して８ビットのデータが入力される。各セレクト線Ｓ１〜Ｓ１６は、各タイミングレジスタＲＥＧ０１〜ＲＥＧ１６に１対１で接続される。例えば、タイミングレジスタＲＥＧ０１にデータを書き込む場合は、セレクト線Ｓ１がアクティブにされ、８ビットのデータがタイミングレジスタＲＥＧ０１に書き込まれる。
【００４６】
初期設定時、各タイミングレジスタＲＥＧ０１〜ＲＥＧ１６に８ビットのデータが書き込まれる。すなわち、各タイミングレジスタＲＥＧ０１〜ＲＥＧ１６には、階調クロックパルスＧＣＰ３の変化タイミング（ＰＷＭ信号の変化タイミング）を決定する情報が書き込まれる。各タイミングレジスタＲＥＧ０１〜ＲＥＧ１６の出力は、各出力線Ｑ１〜Ｑ１６に出力される。
【００４７】
図４は本実施形態に係る第１の階調クロックパルス発生回路２００のブロック図である。各第１タイミング一致検出回路２１０−１〜２１０−１６には、各タイミングレジスタ１１０に記憶されているデータが出力される各出力線Ｑ１〜１６が接続される。例えば第１タイミング一致検出回路２１０−１には出力線Ｑ１が接続される。また、各第１タイミング一致検出回路２１０−１〜２１０−１６には、入力ＩＮ３を介してタイミングカウンタ４００からのカウント値ＣＴが入力される。各第１タイミング一致検出回路２１０−１〜２１０−１６は、各出力線Ｑ１〜１６の出力値とカウント値ＣＴとを比較し、双方が一致した場合、階調パルスとしてパルスを出力する。つまり、順次更新されるカウント値ＣＴが各タイミングレジスタ１１０のいずれかに記憶されている８ビットのデータと一致する毎に、階調パルスが出力されることになる。
【００４８】
各第１タイミング一致検出回路２１０−１〜２１０−１６のうち、各第１タイミング一致検出回路２１０−２〜２１０−１６によって出力される階調パルスは、論理和回路ＯＲ１（広義には第１の論理和回路）に出力される。また、第１タイミング一致検出回路２１０−１によって出力される階調パルスＧＰ１−１は、別系統（出力線ＧＱ１−１を介して）でセレクタ６００に出力される。
【００４９】
論理和回路ＯＲ１は、入力された階調パルスを第１の階調クロックパルスＧＣＰ１としてセレクタ６００に出力線ＧＱ１−２を介して出力する。
【００５０】
図５は本実施形態に係る第２の階調クロックパルス発生回路３００のブロック図である。各第２タイミング一致検出回路３１０−１〜３１０−１６には、各タイミングレジスタ１１０に記憶されているデータが出力される各出力線Ｑ１〜１６が接続される。例えば第２タイミング一致検出回路３１０−１には出力線Ｑ１が接続される。また、各第２タイミング一致検出回路３１０−１〜３１０−１６には、入力ＩＮ４を介して演算回路５００からの反転カウント値ＩＣＴが入力される。各第２タイミング一致検出回路３１０−１〜３１０−１６は、各出力線Ｑ１〜１６の出力値と反転カウント値ＩＣＴとを比較し、双方が一致した場合、階調パルスとしてパルスを出力する。つまり、順次更新される反転カウント値ＩＣＴが各タイミングレジスタ１１０のいずれかに記憶されている８ビットのデータと一致する毎に、階調パルスが出力されることになる。
【００５１】
各第２タイミング一致検出回路３１０−１〜３１０−１６のうち、各第２タイミング一致検出回路３１０−１〜３１０−１５によって出力される階調パルスは、論理和回路ＯＲ２（広義には第２の論理和回路）に出力される。また、第２タイミング一致検出回路３１０−１６によって出力される階調パルスＧＰ２−１は、別系統（出力線ＧＱ２−１を介して）でセレクタ６００に出力される。
【００５２】
論理和回路ＯＲ２は、入力された階調パルスを第２の階調クロックパルスＧＣＰ２としてセレクタ６００に出力線ＧＱ２−２を介して出力する。
【００５３】
セレクタ６００は、第１の階調クロックパルス発生回路２００からの出力及び第２の階調クロックパルス発生回路３００からの出力を、１水平走査期間毎に交互に選択する。例えば、第１の階調クロックパルス発生回路２００からの出力が選択されたとき、セレクタ６００は、図４の論理和回路ＯＲ１からの第１の階調クロックパルスＧＣＰ１を図２の階調カウンタ７００及び図２の論理和回路ＯＲ３に出力する。また、第１の階調クロックパルス発生回路２００からの出力が選択されたとき、セレクタ６００は図４の第１タイミング一致検出回路２１０−１からの出力パルス（階調パルスＧＰ１−１）を図２の論理和回路ＯＲ３に出力する。
【００５４】
同様に、第２の階調クロックパルス発生回路３００が選択されたときは、セレクタ６００は図５の論理和回路ＯＲ２からの第２の階調クロックパルスＧＣＰ２を階調カウンタ７００及び論理和回路ＯＲ３に出力し、図５の第２タイミング一致検出回路３１０−１６の出力パルス（階調パルスＧＰ２−１）を論理和回路ＯＲ３に出力する。
【００５５】
つまり、階調カウンタ７００は、第１又は第２の階調クロックパルスＧＣＰ１、ＧＣＰ２のいずれかを対象に、パルスの立ち上がりをカウントする。本実施形態では、パルスの立ち上がりタイミングでカウントを更新しているが、パルスの立ち下がりタイミングでカウントを更新してもよい。
【００５６】
次に、本実施形態に係るカウント値ＣＴ、反転カウント値ＩＣＴ、階調クロックパルスＧＣＰ１、ＧＣＰ２及び階調カウント値ＧＣＴの関係を説明する。
【００５７】
図６は、本実施形態に係るカウント値ＣＴ、反転カウント値ＩＣＴ、階調クロックパルス（ＧＣＰ１−１、ＧＣＰ１−２、ＧＣＰ２−１、ＧＣＰ２−２）の関係を示すタイミング波形図である。階調クロックパルスＧＣＰ１−１は、階調クロックパルスＧＣＰ１のうち、第１タイミング一致検出回路２１０−２から出力されるパルスであり、階調クロックパルスＧＣＰ１−２は、階調クロックパルスＧＣＰ１のうち、第１タイミング一致検出回路２１０−３から出力されるパルスである。同様に、階調クロックパルスＧＣＰ２−１は、階調クロックパルスＧＣＰ２のうち、第２タイミング一致検出回路３１０−２から出力されるパルスであり、階調クロックパルスＧＣＰ２−２は、第２タイミング一致検出回路３１０−３から出力されるパルスである。図６では説明のため、カウント値ＣＴが１水平走査期間内に０〜１Ｆの３２段階で変化するように設定されているが、これに限定されない。本実施形態では、０〜３１の３２段階を表現するために、分解能記憶回路８００は分解能値として１Ｆ（１６進数）を記憶する。クロック信号ＣＬＫは、カウント値ＣＴを出力するための同期信号である。クロック信号ＣＬＫに同期してカウント値ＣＴが順次更新される。
【００５８】
第１タイミング一致検出回路２１０−２に接続されている図３のタイミングレジスタＲＥＧ０２には例えば１の値が書き込まれている。このとき、第１タイミング一致検出回路２１０−２は、図６のＡ１に示されているように、カウント値ＣＴが１になると、カウント値ＣＴとタイミングレジスタＲＥＧ０２の値とを一致判定し、その結果、Ａ２に示される階調パルスＰ１を出力する。
【００５９】
同様に、図３のタイミングレジスタＲＥＧ０３には例えば２の値が書き込まれているので、Ａ３に示されているようにカウント値ＣＴが２になると、Ａ４に示される階調パルスＰ２が出力される。
【００６０】
図６によると、カウント値ＣＴが０の値であるとき、反転カウント値ＩＣＴはＡ５に示されるように１Ｅ（１０進数では３０の値）である。これは、演算回路５００によって、０のカウント値ＣＴに演算処理が施された結果、反転カウント値ＩＣＴとして１Ｅの値が第２の階調クロックパルス発生回路３００へ出力される。まず、０のカウント値ＣＴが図２のタイミングカウンタ４００から演算回路５００の加算回路５１０に出力される。加算回路５１０は、０のカウント値ＣＴに１の値を加算し、加算結果（０＋１）を第２の減算回路５２０に出力する。第２の減算回路５２０は、分解能記憶回路８００から分解能値（例えば１Ｆ）を受け、分解能値（例えば１Ｆ）から加算回路５１０からの出力値（１の値）を減算し、その減算結果（１Ｆ−１＝１Ｅ）を反転カウント値ＩＣＴとして第２の階調クロックパルス発生回路３００に出力する。つまり、カウント値ＣＴが０のときの反転カウント値ＩＣＴは、１Ｅの値である。同様にカウント値ＣＴが１の値であるときは、反転カウント値ＩＣＴは、（１Ｆ−２＝１Ｄ）となる。
【００６１】
つまり、カウント値ＣＴがインクリメント方向に更新されると、反転カウント値ＩＣＴはカウント値ＣＴの更新方向とは反対の、デクリメント方向に更新される。本実施形態では、カウント値ＣＴがインクリメント方向に更新されるが、デクリメント方向に更新されてもよい。
【００６２】
タイミングレジスタＲＥＧ０２には例えば１の値が記憶されているので、第２タイミング一致検出回路３１０−２は更新された反転カウント値ＩＣＴがＡ６に示されるように１の値のときにＡ７に示されるパルスＭＰ１を出力する。また、タイミングレジスタＲＥＧ０３には例えば２の値が記憶されているので、第２タイミング一致検出回路３１０−３は更新された反転カウント値ＩＣＴがＡ８に示されるように２の値のときに、Ａ９に示されるパルスＭＰ２を出力する。
【００６３】
図７は、本実施形態に係る１水平走査期間の階調クロックパルスを示す図である。Ｂ１に示される階調パルスＰ０は、図４の第１タイミング一致検出回路２１０−１によって出力されるパルスである。図３のタイミングレジスタＲＥＧ０１に例えば０の値が書き込まれている場合、カウント値ＣＴがＢ２に示されるように０の値になると第１タイミング一致検出回路２１０−１はタイミングレジスタＲＥＧ０１の値とカウント値ＣＴとが一致していると判定してＢ１に示される階調パルスＰ０を出力する。このとき、階調パルスＰ０は前述の通り、第１の階調クロックパルスＧＣＰ１とは別系統（出力線ＧＱ１−１を介して）で階調パルスＧＰ１−１としてセレクタ６００へ出力される。各階調パルスＰ１〜Ｐ１５は、第１の階調クロックパルスＧＣＰ１としてセレクタ６００へ出力される。
【００６４】
Ｂ４に示されるパルスＭＰ１５は、図５の第２タイミング一致検出回路３１０−１６によって出力されるパルスである。図３のタイミングレジスタＲＥＧ１６に例えば１Ｃの値が書き込まれている場合、反転カウント値ＩＣＴがＢ３に示されるように１Ｃの値になると第２タイミング一致検出回路３１０−１６はタイミングレジスタＲＥＧ１６の値と反転カウント値ＩＣＴとが一致していると判定してＢ４に示されるパルスＭＰ１５を出力する。このとき、パルスＭＰ１５は前述の通り、第２の階調クロックパルスＧＣＰ２とは（出力線ＧＱ２−１を介して）で階調パルスＧＰ２−１としてセレクタ６００へ出力される。各パルスＭＰ１〜ＭＰ１４は、第２の階調クロックパルスＧＣＰ２としてセレクタ６００へ出力される。
【００６５】
図８は、本実施形態に係る第１の階調クロックパルス発生回路におけるラッチパルスＬＰと階調の関係を示す波形図である。データ線駆動信号ＤＳ１−０は、階調値０に対応するデータ線駆動信号である。同様にしてデータ線駆動信号ＤＳ１−１〜ＤＳ１−１５はそれぞれ階調値１〜階調値１５に対応するデータ線駆動信号である。データ線駆動信号の電圧レベルの変化タイミングで階調表現が行われる。図１の階調一致検出回路３０から出力されるＰＷＭ信号の電圧レベルが変化されるとラッチパルスＬＰの立ち上がりに同期して、データ線駆動信号の電圧レベルが変化する。
【００６６】
階調パルスＰ１が階調カウンタ７００へ出力されると、階調カウンタ７００は階調カウント値ＧＣＴを０の値から１の値に更新する。順次更新される階調カウント値ＧＣＴは、階調パルスＰ１５に対応する１５の値まで更新される。１６階調を表現するためにはＰＷＭ信号の電圧レベルの変化点を１６カ所用意する必要があるので、階調パルスＰ０は階調パルスＰ１〜Ｐ１５と共にラッチパルスＬＰとして出力される。また、ラッチパルスＬＰに階調パルスＰ０を含ませることで、階調値０に対応するＰＷＭ信号の電圧レベルの変化タイミングも任意に設定できる。
【００６７】
図９は、本実施形態に係る第２の階調クロックパルス発生回路３００におけるラッチパルスＬＰと階調の関係を示す波形図である。前述と同様にデータ線駆動信号ＤＳ２−０〜ＤＳ２−１５は、それぞれ階調値０〜階調値１５に対応するデータ線駆動信号である。図８の説明と同様の理由から、パルスＭＰ０〜ＭＰ１５がラッチパルスＬＰとして出力される。また、ラッチパルスＬＰにパルスＭＰ１５を含ませることで、階調値１５に対応するＰＷＭ信号の電圧レベルの変化タイミングも任意に設定できる。
【００６８】
例えば表示データ記憶回路４０に階調データとして階調値１３が記憶されている場合、階調一致検出回路３０は階調カウンタ７００から順次更新されて出力される階調カウント値ＧＣＴと階調データ（階調値１３）の値とを比較する。階調カウント値ＧＣＴが１３になったとき、階調一致検出回路３０はＰＷＭ信号の電圧レベルを変化させる。データ線駆動回路２０はＰＷＭ信号の電圧レベルの変化を受け、ラッチパルスＬＰに同期してデータ線駆動信号ＤＳ１−１３またはＤＳ２−１３のようにデータ線駆動信号の電圧レベルを変化させる。
【００６９】
図７の階調パルスＰ０と図７のパルスＭＰ０のそれぞれの立ち上がりタイミングを比較すると、双方の立ち上がりタイミングは、１水平走査期間の中間を軸に線対称の関係にある。階調パルスＰ１と階調パルスＭＰ１についても同様である。また図８のデータ線駆動信号ＤＳ１−０と図９のデータ線駆動信号ＤＳ２−０は、階調値０に対応する。つまり、図７の階調パルスＰ０と図７のパルスＭＰ０のそれぞれの立ち上がりタイミングが水平走査期間の中間を軸に線対称なため、データ線駆動信号ＤＳ１−０及びＤＳ２−０において、データ線駆動信号の電圧レベルのハイレベルである期間が同じである。同様にしてデータ線駆動信号ＤＳ１−１〜ＤＳ１−１５の対応する階調値は、それぞれデータ線駆動信号ＤＳ２−１〜ＤＳ２−１５の対応する階調値と同じである。同じ階調値に、２種類の互いに電圧変化タイミングが対称的であるデータ線駆動信号が用いられる理由を次に述べる。
【００７０】
図１０は、本実施形態に係るデータ線駆動信号の１水平走査期間毎の変化を示す波形図である。水平走査期間１Ｈでは、データ線駆動信号ＤＳＭの電圧レベルはハイレベルからローレベルに変化する。図１のセレクタ６００が第１の階調クロックパルスＧＣＰ１と第２の階調クロックパルスＧＣＰ２を交互に選択出力するので、水平走査期間２Ｈではデータ線駆動信号ＤＳＭの電圧レベルはローレベルからハイレベルに変化し、水平走査期間３Ｈではハイレベルからローレベルにデータ線駆動信号ＤＳＭの電圧レベルは変化する。このとき、水平走査期間２Ｈと、水平走査期間３Ｈの境界ではデータ線駆動信号ＤＳＭの電圧レベルは変化しないので、電圧レベルの切換回数を節約できる。つまり、消費電力の低減化が可能である。
【００７１】
３．階調一致検出回路
図１１は、本実施形態に係る階調一致検出回路３０の回路図である。本実施形態では、一例として階調一致検出回路３０は（ｎ＝６、Ｋ＝３）として構成されている。
【００７２】
プリチャージ信号ＰＲＥは例えば１水平走査期間毎に、ハイレベルから一時的にローレベルとなりその後ハイレベルに立ち上がる。これにより、トランジスタＴＲ１３、ＴＲ１５がオンになり、ノードＮＤ１及び中間ノードＭＤがプリチャージされる。ノードＮＤ１がプリチャージされると、保持回路３１はハイレベルな電圧を保持し、ＰＷＭ信号ＰＷＭＳをハイレベルにする。
【００７３】
トランジスタＴＲ１〜ＴＲ６の各ゲート電極には第１のデジタル信号の各ビットの信号ＣＡ０〜ＣＡ５が入力される。本実施形態では、階調カウンタ７００から順次更新される階調カウント値ＧＣＴが第１のデジタル信号として入力される。以下、階調カウント値ＧＣＴの各ビットの信号をそれぞれデジタル信号ＣＡ０〜ＣＡ５と呼ぶ。トランジスタＴＲ７〜ＴＲ１２の各ゲート電極には第２のデジタル信号の各ビットの信号ＤＩ０〜ＤＩ５が入力される。本実施形態では、表示データ記憶回路４０に記憶されている表示データに含まれる階調データの各ビットが反転されて第２のデジタル信号として入力される。以下、階調データの各ビットの反転された信号をそれぞれデジタル信号ＤＩ０〜ＤＩ５と呼ぶ。
【００７４】
ここで、階調データが「８」＝（０００１００）であるとすると、デジタル信号ＤＩ０〜ＤＩ５は（１１１０１１）となる。従って、デジタル信号ＤＩ３がゲート電極に入力されるトランジスタＴＲ１０だがオフとなり、トランジスタＴＲ７〜ＴＲ９、ＴＲ１１、ＴＲ１２はオンとなる。このような状態において、デジタル信号ＣＡ０〜ＣＡ５が（０００１００）になると、トランジスタＴＲ４がオンとなり、ノードＮＤ１からノードＮＤ２に至る経路が電気的に導通する。また、トランジスタＴＲ１４はオンしている。
【００７５】
これにより、ノードＮＤ２がローレベル（ＶＳＳ）になり、ＰＷＭ信号ＰＷＭＳはローレベルに立ち下がる。よって、階調一致検出回路３０は、階調データ「８」に対応するＰＷＭ信号をデータ線駆動回路２０へ出力できる。
【００７６】
上述のように階調一致検出回路３０は、第１のデジタル信号ＣＡ０〜ＣＡ５と第２のデジタル信号ＤＩ０〜ＤＩ５が所定の関係になった状態を検出することで、階調データと階調カウント値ＧＣＴとの一致検出を行う。「所定の関係になった状態」とは、例えば第１のデジタル信号の各ビットと第２のデジタル信号の各ビットとが相補的である状態である。つまり、各ビットの一方の値が「１」である場合には他方の値が「０」となり、一方の値が「０」である場合には他方の値が「１」となる相補的な関係である。例えばデジタル信号ＣＡ０〜ＣＡ５が（１０００００）である場合には信号ＤＩ０〜ＤＩ５が（０１１１１１）の時に、階調一致検出回路３０は、両者が相補的な関係にあることを検出する。また、例えばデジタル信号ＣＡ０〜ＣＡ５が（１１００００）である場合には、デジタル信号ＤＩ０〜ＤＩ５が（００１１１１）の時に、両者が相補的な関係であることを階調一致検出回路３０は検出する。
【００７７】
４．比較例との対比
図１２は、本実施形態に係る比較例の図である。タイミングレジスタ１０１にはＰＷＭ信号の電圧レベルの変化タイミングを決定する情報が入力ＩＮ５を介して書き込まれる。演算回路５０１は、入力５に入力されたＰＷＭ信号の電圧レベルの変化タイミングを決定する情報に対して演算処理を施し、タイミングレジスタ１０２に出力する。演算回路５０１は、１水平走査期間の中間位置を中心軸として、タイミングレジスタ１０１に入力される情報で決定される変化タイミングと、タイミングレジスタ１０２に入力される情報で決定される変化タイミングとが線対称になるような演算処理を、入力５に入力された情報に対して行う。
【００７８】
タイミングカウンタ４０１は、カウント値ＣＴを例えばインクリメント方向に更新して、各一致検出回路２０１、３０１に出力する。一致検出回路２０１は、カウント値ＣＴとタイミングレジスタ１０１に記憶されている値とを比較し、双方が一致している場合、階調パルスをセレクタ６０１に出力する。同様に、一致検出回路３０１は、カウント値ＣＴとタイミングレジスタ１０２に記憶されている値とを比較し、双方が一致している場合、階調パルスをセレクタ６０１に出力する。セレクタ６０１は、１水平走査期間毎に各一致検出回路２０１、３０１から出力される階調パルスを交互に選択して階調クロックパルスＧＣＰとして出力する。
【００７９】
１６階調を表現する場合、比較例は各タイミングレジスタ１０１、１０２に例えば１６個のレジスタを設けなければならない。つまり、合計３２個のレジスタが組み込まれることになる。ところが、本実施形態では、同様の１６階調を表現する場合、比較例の半分である１６個のレジスタが設けられる。レジスタの数を半分に抑えることができることは、回路面積を小さくすることができ、低消費電力と高画質化の両立に絶大な効果を発揮する。
【００８０】
本実施形態では一例として１６階調に対応したＰＷＭ信号生成回路が記載されているが、これに限定されない。仮に、６４階調に対応したＰＷＭ信号生成回路が要求される場合は、例えばＮ＝６４として設計を行えばよい。
【００８１】
近年の表示パネルの高画質化に伴い、高階調表現が可能な表示ドライバが求められているので、ＰＷＭ方式では階調数が上がれば、その分レジスタの数は増大する。ところが本実施形態はレジスタの数が比較例に比べて半分であるので、小型機器への搭載も容易であり、低消費電力の要望にも応えることができる。
【００８２】
また、他の態様として、例えば１６階調と６４階調の両方に対応したＰＷＭ信号生成回路を構成することも可能である。その場合は、１６階調用の変化タイミング記憶回路１００、第１の階調クロックパルス発生回路２００及び第２の階調クロックパルス発生回路３００と、６４階調用の変化タイミング記憶回路１００、第１の階調クロックパルス発生回路２００及び第２の階調クロックパルス発生回路３００とを組み合わせればよい。タイミングカウンタ４００のカウント値ＣＴの範囲が６４以上に設定されていれば、タイミングカウンタ４００は、１６階調と６４階調の両方に対して併用できる。
【００８３】
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【図面の簡単な説明】
【００８４】
【図１】本実施形態に係るＰＷＭ信号生成回路を適用した電気光学装置のブロック図。
【図２】本実施形態に係るＰＷＭ信号生成回路の一部を示すブロック図。
【図３】本実施形態に関する変化タイミング記憶回路１００内のタイミングレジスタを示す図。
【図４】本実施形態に係る第１の階調クロックパルス発生回路のブロック図。
【図５】本実施形態に係る第２の階調クロックパルス発生回路のブロック図。
【図６】本実施形態に係るカウント値、反転カウント値、階調クロックパルスの関係を示すタイミング波形図。
【図７】本実施形態に係る１水平走査期間の階調クロックパルスを示す図。
【図８】本実施形態に係る第１の階調クロックパルス発生回路におけるラッチパルスと階調の関係を示す波形図。
【図９】本実施形態に係る第２の階調クロックパルス発生回路におけるラッチパルスと階調の関係を示す波形図。
【図１０】本実施形態に係るデータ線駆動信号の水平走査期間毎の変化を示す波形図。
【図１１】本実施形態に係る階調一致検出回路の回路図。
【図１２】本実施形態に係る比較例の図。
【符号の説明】
【００８５】
１  電気光学装置、２  ＰＷＭ信号生成回路、１０  表示パネル、
２０  データ線駆動回路、３０  階調一致検出回路、４０  表示データ記憶回路、
１００  変化タイミング記憶回路、１１０  タイミングレジスタ、
１２０  第１の減算回路、２００  第１の階調クロックパルス発生回路、
２１０  第１タイミング一致検出回路、３００  第２の階調クロックパルス発生回路、
３１０  第２タイミング一致検出回路、４００  タイミングカウンタ、
５００  演算回路、５１０  加算回路、５２０  第２の減算回路、６００  セレクタ、
７００  階調カウンタ、８００  分解能記憶回路、
ＯＲ３  論理和回路（第３の論理和回路）、ＯＲ１  論理和回路（第１の論理和回路）、ＯＲ１  論理和回路（第２の論理和回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成16年10月14日(2004.10.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＷＭ信号生成のための階調クロックパルスのパルス変化タイミングを記憶する変化タイミング記憶回路と、第１の階調クロックパルス発生回路と、第２の階調クロックパルス発生回路と、セレクタと、タイミングカウンタと、演算回路と、階調カウンタと、階調一致検出回路とを有し、
前記変化タイミング記憶回路は、Ｎ個（Ｎは２以上の整数）のタイミングレジスタを含み、
前記Ｎ個のタイミングレジスタの各々は、ｍビット（ｍは２以上の整数）の所定の変化タイミング値を記憶し、
前記タイミングカウンタは、クロックに同期してインクリメント方向またはデクリメント方向のいずれか一方の方向で第１のカウント値を更新して出力し、
前記第１の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第１のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第１の階調クロックパルスとして前記セレクタに出力し、
前記演算回路は、前記第１のカウント値に対して演算処理を行い、前記一方の方向とは異なる他方の方向で更新される第２のカウント値を出力し、
前記第２の階調クロックパルス発生回路は、前記Ｎ個のタイミングレジスタの各々に記憶されている前記変化タイミング値と前記第２のカウント値とが一致判定される毎に階調パルスを発生し、順次発生される前記階調パルスを第２の階調クロックパルスとして前記セレクタに出力し、
前記セレクタは、前記第１または第２の階調クロックパルス発生回路から出力される前記第１または第２の階調クロックパルスのいずれかを、１水平走査期間毎に交互に前記階調クロックパルスとして前記階調カウンタに出力し、
前記階調カウンタは、前記セレクタから出力された前記階調クロックパルスに基づいて、インクリメント方向またはデクリメント方向のいずれか一方の方向で階調カウント値を更新し、
前記階調一致検出回路は、階調一致検出回路に入力される階調データと前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号の電圧レベルを変化させることを特徴とするＰＷＭ信号生成回路。
【請求項２】
請求項１において、
前記変化タイミング記憶回路は、第１の減算回路を含み、
前記第１の減算回路は、前記変化タイミング値から第１の調整用データを減算し、その結果を前記タイミングレジスタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項３】
請求項２において、
前記第１の調整用データの値は１であることを特徴とするＰＷＭ信号生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記演算回路は、階調クロックパルスの変化タイミングの設定精度を決定する分解能値を記憶する分解能記憶回路と接続されることを特徴とするＰＷＭ信号生成回路。
【請求項５】
請求項４において、
前記演算回路は、加算回路と、第２の減算回路とを含み、
前記加算回路は、前記タイミングカウンタから出力される前記第１のカウント値に第２の調整用データを加算し、その加算結果を前記第２の減算回路に出力し、
前記第２の減算回路は、前記分解能値から前記加算回路の出力値を減算し、その減算結果を前記第２のカウント値として前記第２の階調クロックパルス発生回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項６】
請求項５において、
前記第２の調整用データの値は１であることを特徴とするＰＷＭ信号生成回路。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記分解能値は２ｍであることを特徴とするＰＷＭ信号生成回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の階調クロックパルス発生回路は、Ｎ個の第１タイミング一致検出回路を含み、
前記第２の階調クロックパルス発生回路は、Ｎ個の第２タイミング一致検出回路を含み、
前記変化タイミング記憶回路の前記Ｎ個のタイミングレジスタは、前記Ｎ個の第１タイミング一致検出回路、ならびに前記Ｎ個の第２タイミング一致検出回路に接続されることを特徴とするＰＷＭ信号生成回路。
【請求項９】
請求項８において、
前記第１の階調クロックパルス発生回路は、第１の論理和回路を含み、
前記第１の論理和回路は、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第１タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項１０】
請求項９において、
前記セレクタは、前記Ｎ個の第１タイミング一致検出回路のうち、少なくとも１個の第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記階調一致検出回路の出力先のデータ線駆動回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項１１】
請求項１０において、
前記少なくとも１個の第１タイミング一致検出回路に接続されている前記タイミングレジスタには、０の値が格納されていることを特徴とするＰＷＭ信号生成回路。
【請求項１２】
請求項８乃至１１のいずれかにおいて、
前記第２の階調クロックパルス発生回路は、第２の論理和回路を含み、
前記第２の論理和回路は、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも（Ｎ−１）個の第２タイミング一致検出回路の出力を論理和演算し、その演算結果を前記セレクタに出力することを特徴とするＰＷＭ信号生成回路。
【請求項１３】
請求項１２において、
前記セレクタは、前記Ｎ個の第２タイミング一致検出回路のうち、少なくとも１個の第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記階調一致検出回路の出力先のデータ線駆動回路に出力することを特徴とするＰＷＭ信号生成回路。
【請求項１４】
請求項１３において、
前記少なくとも１個の第２タイミング一致検出回路に接続されている前記タイミングレジスタには、前記変化タイミング値のうちもっとも２ｍに近い値が格納されていることを特徴とするＰＷＭ信号生成回路。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
前記階調一致検出回路は、
前記階調カウント値をｎビットの第１のデジタル信号として受け、前記階調データをｎビットの第２のデジタル信号として受け、前記ｎビットの第１のデジタル信号と前記ｎビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であり、
各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第ｎのトランジスタと、
各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第ｎ＋１〜第２ｎのトランジスタと、
前記第１、第ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージする第１のプリチャージ回路と、
前記第ｎ、第２ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、
前記第１のノードの電位を保持する保持回路と、
第Ｋ、第Ｋ＋ｎ（Ｋは１＜Ｋ＜ｎとなる自然数）のトランジスタのソース端子が接続される中間ノードに接続され、前記プリチャージ信号がアクティブになった場合に、前記中間ノードを前記第１の電源電位側にプリチャージする少なくとも１つの第２のプリチャージ回路とを含み、
少なくとも１つの前記第２のプリチャージ回路が、
Ｋが２≦Ｋ≦ｎ−２という関係になる中間ノードに接続されていることを特徴とするＰＷＭ信号生成回路。
【請求項１６】
請求項１乃至１５のいずれかに記載されているＰＷＭ信号生成回路と、複数のデータ線を駆動するデータ線駆動回路を有し、
前記データ線駆動回路は、前記ＰＷＭ信号を受け、前記ＰＷＭ信号に基づいてデータ線の階調を制御することを特徴とする表示ドライバ。
【請求項１７】
請求項１６において、
少なくとも１画面分の表示データを格納する表示データ記憶回路を有し、
前記階調一致検出回路は、前記表示データ記憶回路に格納されている表示データに含まれる前記階調データと、前記階調カウント値との関係を比較し、前記階調データと前記階調カウント値との関係が所定の関係を満たす場合、前記ＰＷＭ信号を前記データ線駆動回路に出力することを特徴とする表示ドライバ。
【請求項１８】
請求項１６または１７において、
前記データ線駆動回路にラッチパルスを出力する第３の論理和回路を有し、
前記セレクタは、
１水平走査期間毎に前記第１及び第２の階調クロックパルス発生回路を交互に選択し、
前記第１の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第１タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第１タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、
前記第２の階調クロックパルス発生回路が選択された場合には、少なくとも一つの前記第２タイミング一致検出回路の出力を前記階調カウンタに出力せず、前記第３の論理和回路に出力し、他の前記第２タイミング一致検出回路の出力を前記階調カウンタ及び前記第３の論理和回路に出力し、
前記第３の論理和回路は、入力された値を論理和演算し、その演算結果を前記データ線駆動回路に前記ラッチパルスとして出力することを特徴とする表示ドライバ。