(57)【要約】【課題】  ＭＯＮＯＳ型不揮発性メモリ搭載半導体装置で、周辺回路に多電源のＭＯＳトランジスタを形成してもＳＴＩ領域（溝型素子分離領域）のエッジ部に生じる電界集中を抑制し、ＭＯＳトランジスタのキンク特性をなくす。【解決手段】  半導体基板１にＳＴＩ領域を形成する。次に、半導体基板１表面に、第1のシリコン酸化膜６、シリコン窒化膜７および第２のシリコン酸化膜８から成る積層膜を形成する。次に、メモリセル部のビット線形成領域上と周辺回路部および論理回路部のＳＴＩ領域上の積層膜を除去する。次に、ビット線形成領域にビット線拡散層９を形成する。次に、ビット線拡散層９上にシリコン酸化膜１０を形成するとともに周辺回路部および論理回路部のＳＴＩ領域と半導体基板表面との界面に丸め酸化処理を施す。これによってＳＴＩ領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生が抑えられる。【選択図】  図３
2005079430.tif 000002
【特許請求の範囲】
【請求項１】
複数のＭＯＮＯＳ型不揮発性メモリセルが形成されたメモリセル部と、前記メモリセル部を駆動するための周辺回路部および論理回路部とを、第１の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、
前記半導体基板に前記第１の溝型素子分離領域を形成するとともに前記周辺回路部および論理回路部の形成領域内に第２の溝型素子分離領域を形成する工程と、
次に、前記半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜から成る積層膜を形成する工程と、
次に、前記メモリセル部のビット線形成領域上と前記第１の溝型素子分離領域および前記第２の溝型素子分離領域上との前記積層膜を除去する工程と、
次に、前記ビット線形成領域にビット線拡散層を形成する工程と、
次に、前記ビット線拡散層上にビット線酸化膜を形成するとともに前記第１の溝型素子分離領域および前記第２の溝型素子分離領域と前記半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
複数のＭＯＮＯＳ型不揮発性メモリセルが形成されたメモリセル部と、前記メモリセル部を駆動するための周辺回路部および論理回路部とを、第１の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、
前記半導体基板に前記第１の溝型素子分離領域を形成するとともに前記周辺回路部および論理回路部の形成領域内に第２の溝型素子分離領域を形成する工程と、
次に、前記半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜から成る積層膜を形成する工程と、
次に、前記メモリセル部のビット線形成領域上の前記積層膜を除去する工程と、
次に、前記ビット線形成領域にビット線拡散層を形成する工程と、
次に、前記第１の溝型素子分離領域および前記第２の溝型素子分離領域上の前記積層膜を除去する工程と、
次に、前記ビット線拡散層上にビット線酸化膜を形成するとともに前記第１の溝型素子分離領域および前記第２の溝型素子分離領域と前記半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリと論理回路を混載した半導体装置の製造方法に係わり、特にビット線拡散層を有するＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型不揮発性メモリのメモリセル部と周辺回路および論理回路とがＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：溝型素子分離）領域で電気的に絶縁分離されて同一半導体基板上に混載された半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ型不揮発性メモリの複数のメモリセルからなるメモリセル部とそれを駆動する周辺回路や論理回路を同一半導体基板上に混載した半導体装置は、メモリセル領域とＳＴＩ（溝型素子分離）領域によって電気的に絶縁分離された周辺回路部や論理回路部から構成されており、周辺回路部や論理回路部は複数の電源電圧で使用されるトランジスタで構成されている。例えば、電源電圧１．８Ｖで駆動される第１のトランジスタと電源電圧３．３Ｖで駆動される第２のトランジスタである。これら異なる電源電圧を使用するトランジスタは同一半導体基板上にそれぞれ異なる膜厚のゲート酸化膜を具備している。
【０００３】
なお、周辺回路部とは、メモリセルに対して外部から電圧を印加し読み出しや書き換えを制御するための回路を意味し、一方、論理回路部とは、半導体装置のメモリ以外の機能ブロック、たとえばデジタル信号処理などの論理演算ブロックや入出力回路ブロックなどを意味する。周辺回路部や論理回路部内にも内部の素子を分離するためにＳＴＩ領域が形成されている。
【０００４】
以下に従来のメモリセル領域と周辺回路部や論理回路部を混載した半導体装置の製造方法について、図１４を参照しながら説明する。
【０００５】
図１４（ａ）に示すように、周辺回路部や論理回路部において、上記の異なる膜厚のゲート酸化膜は以下のようにして形成する。まず、メモリセル領域以外の半導体基板１表面のシリコン酸化膜を例えばフッ酸で一旦除去した後、半導体基板表面に酸化処理を施すことにより第２のトランジスタを構成する第２のゲート酸化膜１３を形成する。次に、第１のトランジスタ領域上に形成された第２のゲート酸化膜１３を同様にフッ酸で除去した後、再び第１のトランジスタ領域上の半導体基板表面に酸化処理を施すことにより第１のトランジスタを構成する第１のゲート酸化膜１４を形成する。
【０００６】
次に、図１４（ｂ）に示すように、上記の異なる膜厚のゲート酸化膜１３、１４を形成する際に、周辺回路および論理回路の第１のトランジスタ領域では２回フッ酸処理が施される（後述の図１１（ａ）と図１２（ａ）の工程中）ので、第１のトランジスタ領域の境界のＳＴＩ溝４内部に埋め込まれたシリコン酸化膜５も同じようにエッチングされ、ＳＴＩ端部のシリコン酸化膜５がシリコン表面よりも窪んだ形状となる。この状態で多結晶シリコン膜１５からなるゲート電極を形成すると、ＳＴＩ端部のゲート電極がＳＴＩ領域と交差する個所で発生する電界集中によって、低閾値電圧をもった寄生ＭＯＳトランジスタが生じ、ＭＯＳトランジスタのゲート電圧−ドレイン電流特性（サブスレッショルド特性）に低閾値電圧をもつ寄生ＭＯＳトランジスタのゲート電圧−ドレイン電流特性が合成されたキンク特性が生じる。これによって、半導体装置のスタンバイ電流が増大するなどの問題が生じる。
【０００７】
上記の寄生ＭＯＳトランジスタが生じる個所、すなわちＳＴＩ端部のゲート電極がＳＴＩ領域と交差する個所は、図１４の断面図では示されていない場所にあり、図１５に示すこの半導体装置の模式的な平面図を用いて説明する。図１４（ａ）は図１５のＡ−Ａ’部分の断面に相当する（ただし、図１４（ａ）はゲート電極形成前の状態である）。ＳＴＩ領域（ＳＴＩ埋め込みシリコン酸化膜５）は、周辺回路・論理回路領域の余白部分に相当し、第1のトランジスタの活性領域と第2のトランジスタの活性領域およびメモリセル領域を隔てて、電気的に絶縁している。いまＢ−Ｂ’断面について考えると、寄生ＭＯＳトランジスタは、第１のトランジスタではその活性領域とそのゲート電極１５Ｇ１が交差する個所２１、２２で生じる。第2のトランジスタ領域も同様の個所２３、２４に寄生ＭＯＳトランジスタが生じる。
【０００８】
なお、メモリセル領域と周辺回路部や論理回路部とを分離するＳＴＩ領域については、メモリセル領域に対して一定のマージンをもってＯＮＯ膜がカバーされているので、ＳＴＩ領域のメモリセル領域側の端部では影響は相対的に軽微である。しかし、一方のメモリセル領域外（周辺回路部や論理回路部）側の端部では上記と同様の問題がある。
【０００９】
上記の例では電源電圧１．８ＶのＭＯＳトランジスタと電源電圧３．３ＶのＭＯＳトランジスタが集積された半導体装置を示したが、同一半導体基板表面にさらに複数の電源電圧をもつＭＯＳトランジスタを形成する場合には、さらに複数種類の膜厚をもつゲート酸化膜を形成する必要が生じ、その度にゲート酸化とゲート酸化膜の除去を施す工程が繰り返されることになるので、ＳＴＩ端部におけるＳＴＩ内部に埋め込まれたシリコン酸化膜の落ち込みはより大きくなる。このような場合には、ＳＴＩ端部のゲート電極とＳＴＩ領域が交差するところで発生する電界集中はさらに大きくなるので、ＳＴＩ端部でゲート絶縁破壊が起きるなどの歩留まり低下や信頼性低下を引き起こす原因となる。
【００１０】
同様の課題を解決するためになされた例としては、スタックゲート型不揮発性メモリでＳＴＩの溝を絶縁膜で埋め込む前に周辺回路部の素子領域上端部のバーズビーク酸化膜をメモリセル部のそれよりも大きく形成する方法が開示されている（例えば、特許文献１参照）。
【００１１】
上記の問題を図７ないし図１３で示す従来の半導体装置の製造方法を示す工程概略断面図（図１５のＡ−Ａ’相当部分での断面）を参照しながら詳細に説明する。なお、従来例の工程概略断面図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
【００１２】
まず、図７（ａ）に示すように、半導体基板１の表面に薄い第１のシリコン酸化膜２をドライ酸化により例えば１０ｎｍ程度形成したのち、減圧ＣＶＤ法によりシリコン窒化膜３を１８０ｎｍ程度形成する。
【００１３】
次に、図７（ｂ）に示すように、半導体基板１の表面に光リソグラフィー法によって溝型素子分離領域を形成すべき領域が開口するような所望のレジストパターン１０１を形成し、これをエッチングマスクとして、反応性イオンエッチングによりシリコン窒化膜３およびシリコン酸化膜２をそれぞれ異方性エッチングする。
【００１４】
さらに、図７（ｃ）に示すように、レジストパターン１０１を、例えば酸素プラズマによるアッシング処理及び硫酸過水処理により除去したのち、シリコン窒化膜３をエッチングマスクとして反応性イオンエッチングにより半導体基板１を３００ｎｍ程度異方性エッチングして、半導体基板１に凹部の素子分離溝（ＳＴＩ溝）４を形成する。
【００１５】
次に、図８（ａ）に示すように、このＳＴＩ溝４に素子分離用の絶縁膜を埋め込むために、例えば高密度プラズマＣＶＤ法により、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇａｌａｓｓ）膜からなるシリコン酸化膜５を５５０ｎｍ程度半導体基板１に全面成膜する。
【００１６】
次に、図８（ｂ）に示すように、半導体基板１の表面を平坦にするためにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）法によって半導体基板１を研磨する。このとき、ＣＭＰ研磨時のＵＳＧ膜（シリコン酸化膜５）に対するシリコン窒化膜３との選択比はおよそ３とシリコン窒化膜３の方がＵＳＧ膜に比べて３倍研磨レートが低いのでシリコン窒化膜３はＣＭＰ研磨時のストッパー膜として働き、ＳＴＩ溝４内にシリコン酸化膜５（ＵＳＧ膜）が埋め込まれたＳＴＩ領域（溝型素子分離領域）が形成される。そのあと、半導体基板１上のシリコン窒化膜３およびシリコン酸化膜２を除去する。
【００１７】
次に、図８（ｃ）に示すように、ＭＯＮＯＳ型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜６を例えばドライ酸化で７ｎｍ程度形成する。さらに、シリコン窒化膜７を減圧ＣＶＤ法により１７ｎｍ程度堆積し、これを熱酸化することによりトップシリコン酸化膜８を形成し、ボトムシリコン酸化膜厚７ｎｍ、シリコン窒化膜厚７ｎｍ、トップシリコン酸化膜厚１３ｎｍの積層膜を形成する。
【００１８】
次に、図９（ａ）に示すように、ビット線を形成するためにビット線領域を開口するような所望のレジストパターン１０２を光リソグラフィー法により形成する。
【００１９】
次に、図９（ｂ）に示すように、レジストパターン１０２をエッチングマスクとしてトップシリコン酸化膜８、シリコン窒化膜７およびボトムシリコン酸化膜６を異方性エッチングにより除去する。
【００２０】
次に、図９（ｃ）に示すように、この状態で、ビット線拡散層９を形成するために例えば砒素を注入エネルギー３０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でイオン注入法により注入し、ビット線拡散層９を形成し、その後、レジストパターン１０２を除去する。
【００２１】
次に、図１０（ａ）に示すように、ビット線領域にシリコン酸化膜１０を例えばドライ酸化により２０ｎｍ程度酸化することにより形成する。このとき、シリコン窒化膜７は耐酸化マスクとして働くのでビット線領域以外は酸化されない。
【００２２】
次に、図１０（ｂ）に示すように、半導体基板１の表面にシリコン窒化膜１１を例えば減圧ＣＶＤ法により２０ｎｍ程度堆積し、さらにＣＶＤ法によりシリコン酸化膜１２を５０ｎｍ程度堆積する。
【００２３】
次に、図１０（ｃ）に示すように、メモリセル領域を少なくとも覆うようなレジストパターン１０３を光リソグラフィー法により形成し、これをエッチングマスクとしてメモリセル領域以外のシリコン酸化膜１２およびシリコン窒化膜１１を除去する。さらに、トップシリコン酸化膜８、シリコン窒化膜７およびボトムシリコン酸化膜６を下敷き膜としてイオン注入を行い、周辺回路領域のウエル３０を形成する。
【００２４】
次に、図１１（ａ）に示すように、トップシリコン酸化膜８を例えば２０：１フッ酸で除去したのち、シリコン窒化膜７を例えば熱燐酸で除去する。さらに、ボトムシリコン酸化膜６も同様に２０：１フッ酸で除去し、周辺回路領域の半導体基板１表面のシリコンを露出させる。
【００２５】
次に、図１１（ｂ）に示すように、レジストパターン１０３を除去したのち半導体基板１を例えばウエット酸化により９ｎｍ程度酸化することにより、周辺回路領域に第２のゲート酸化膜１３を形成する。このとき、メモリセル領域上は耐酸化膜であるシリコン窒化膜１１で覆われているので酸化されない。
【００２６】
次に、図１１（ｃ）に示すように、メモリセル領域を開口するようなレジストパターン１０４を形成し、これをエッチングマスクとしてメモリセル領域のシリコン酸化膜１２およびシリコン窒化膜１１を除去する。
【００２７】
次に、図１２（ａ）に示すように、レジストパターン１０４を除去し、周辺回路領域の第１のトランジスタ領域を開口するようなレジストパターン１０５を形成する。これをエッチングマスクとして、第２のゲート酸化膜１３を例えば２０：１フッ酸を用いて除去する。
【００２８】
次に、図１２（ｂ）に示すように、レジストパターン１０５を除去したのち、半導体基板表面を例えばランプ酸化により３．２ｎｍ程度酸化する。これにより第１のトランジスタ領域に膜厚３．２ｎｍの第１のゲート酸化膜１４を形成する。同時に第２のトランジスタ領域にも７．５ｎｍの第２ゲート酸化膜１３を形成する。
【００２９】
次に、図１２（ｃ）に示すように、半導体基板表面に例えば減圧ＣＶＤ法で多結晶シリコン膜１５を２００ｎｍ堆積したのち、メモリセル領域のワード線および周辺回路領域の周辺回路や論理回路を構成するＭＯＳトランジスタのゲート電極の形成用マスクとなる所望のレジストパターン１０６を形成する。
【００３０】
次に、図１３（ａ）に示すように、レジストパターン１０６をエッチングマスクとして多結晶シリコン膜１５をエッチングし、メモリセル領域にメモリセルのワード線１５Ｗを周辺回路領域にＭＯＳトランジスタのゲート電極１５Ｇを形成する。
【００３１】
次に、図１３（ｂ）に示すように、周辺回路領域のＭＯＳトランジスタのソース・ドレイン拡散層３１およびサイドウォール１６を形成する。
【００３２】
次に、図１３（ｃ）に示すように、例えばコバルトなどの金属膜を堆積し、ランプアニ−ルを行うことにより自己整合的にコバルトシリサイド層１７をＳＴＩ領域以外のシリコン表面、例えばメモリセル領域のワード線１５Ｗ上、周辺回路のＭＯＳトランジスタのゲート電極１５Ｇ上および拡散層３１上に形成する。次に、メタル下層間絶縁膜１８を堆積する。
【特許文献１】特開２００１−１５６１８号公報（第１０頁、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【００３３】
上記従来の半導体装置の製造方法では、周辺回路部に異なる電源電圧のＭＯＳトランジスタを形成するために、それぞれ異なる膜厚のゲート酸化膜１３、１４を形成する必要がある。このとき、まず第２のトランジスタ領域に第２のゲート酸化膜１３を形成した後、第１のトランジスタ領域を開口するようなレジストパターン１０５を形成し、これをエッチングマスクとして第１のトランジスタ領域に形成された第２のゲート酸化膜１３をフッ酸で一旦除去する必要がある。このとき、ＳＴＩ溝５内部に埋め込まれたシリコン酸化膜５もエッチングされることになり、図１４に示されるように、ＳＴＩエッジに局所的にシリコン酸化膜５の窪みが形成される。この窪みが残った状態で、多結晶シリコン膜１５からなるゲート電極１５Ｇ（図１３（ａ））を形成すると、ゲート電極１５ＧがＳＴＩ領域と交差する個所、すなわちゲート電極１５Ｇと直交して配置されたＳＴＩ領域（図示せず）と交差する個所において、ＳＴＩエッジの活性領域の側面と上記の窪みにカバーされたゲート電極によって、寄生ＭＯＳトランジスタが形成されることになる。特に、このＳＴＩ領域のエッジ部においては活性領域の表面および側面から電界がかかることにより電界集中が生じ、局所的に低閾値の寄生ＭＯＳトランジスタが生じる。このため、通常のＭＯＳトランジスタのサブスレッショルド特性に低閾値を持つ寄生ＭＯＳトランジスタのサブスレッショルド特性が合成されたようなキンク特性が現れることになり、半導体装置のスタンバイ電流が増加する。なお、図１４（ａ）は図１２（ｂ）と同じ状態を示す図であり、図１４（ｂ）は図１２（ｃ）の状態のときのＳＴＩ端部の拡大図である。
【００３４】
上記に示した従来の半導体装置の製造方法では、周辺回路に２電源系のＭＯＳトランジスタを備えた半導体装置の製造方法を例示したが、さらに複数の異なる電源電圧を持つ、多電源電圧のＭＯＳトランジスタを備えた半導体装置の場合には、その製造方法において、さらに複数種類の異なる膜厚のゲート酸化膜を形成する必要があるため、ゲート酸化工程とゲート酸化膜除去工程が増加し、ＳＴＩエッジに局所的に形成されるシリコン酸化膜５の窪みはさらに大きくなる。これによって、ＳＴＩ領域のエッジ部での電界集中はさらに大きくなり、ＭＯＳトランジスタのキンク特性はより顕著になる。このことが半導体装置のスタンバイ電流の増加を招き、さらにはＳＴＩ領域のエッジ部におけるゲート酸化膜の信頼性劣化を促進することになる。さらに悪い場合には、ゲート絶縁破壊などの初期不良を招き、歩留り低下の原因となることがある。
【００３５】
本発明は、上記事情に鑑みてなされたもので、周辺回路に多電源のＭＯＳトランジスタを形成してもＳＴＩ領域のエッジ部に生じる電界集中を抑制し、ＭＯＳトランジスタのキンク特性をなくすことにより、半導体装置のスタンバイ電流を抑えたり、ＳＴＩ領域のエッジ部でのゲート酸化膜の信頼性劣化や絶縁破壊の生じない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３６】
上記課題を解決するために、本発明の第１の半導体装置の製造方法は、複数のＭＯＮＯＳ型不揮発性メモリセルが形成されたメモリセル部と、メモリセル部を駆動するための周辺回路部および論理回路部とを、第１の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、半導体基板に第１の溝型素子分離領域を形成するとともに周辺回路部および論理回路部の形成領域内に第２の溝型素子分離領域を形成する工程と、次に、半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜から成る積層膜を形成する工程と、次に、メモリセル部のビット線形成領域上と第１の溝型素子分離領域および第２の溝型素子分離領域上との積層膜を除去する工程と、次に、ビット線形成領域にビット線拡散層を形成する工程と、次に、ビット線拡散層上にビット線酸化膜を形成するとともに第１の溝型素子分離領域および第２の溝型素子分離領域と半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする。
【００３７】
本発明の第２の半導体装置の製造方法は、複数のＭＯＮＯＳ型不揮発性メモリセルが形成されたメモリセル部と、メモリセル部を駆動するための周辺回路部および論理回路部とを、第１の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、半導体基板に第１の溝型素子分離領域を形成するとともに周辺回路部および論理回路部の形成領域内に第２の溝型素子分離領域を形成する工程と、次に、半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜から成る積層膜を形成する工程と、次に、メモリセル部のビット線形成領域上の積層膜を除去する工程と、次に、ビット線形成領域にビット線拡散層を形成する工程と、次に、第１の溝型素子分離領域および第２の溝型素子分離領域上の積層膜を除去する工程と、次に、ビット線拡散層上にビット線酸化膜を形成するとともに第１の溝型素子分離領域および第２の溝型素子分離領域と半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする。
【発明の効果】
【００３８】
本発明の第1の半導体装置の製造方法によれば、ビット線形成領域上の積層膜を除去する際に、溝型素子分離領域の積層膜も同時に除去しておき、ビット線形成領域にビット線酸化膜を形成する酸化処理工程において、同時にメモリセル領域以外の溝型素子分離領域のエッジ部に在るシリコン（半導体基板）も酸化されてバーズビークが入り込むので、溝型素子分離領域のエッジ部の活性領域が丸められる。これによって、周辺回路部や論理回路部にゲート酸化膜厚の異なる複数のＭＯＳトランジスタが形成されても、溝型素子分離領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、溝型素子分離領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、溝型素子分離領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
【００３９】
また、本発明の第２の半導体装置の製造方法によれば、ビット線拡散層を形成した後、溝型素子分離領域上の積層膜を除去し、その次のビット線形成領域にビット線酸化膜を形成する酸化処理工程において、同時にメモリセル領域以外の溝型素子分離領域のエッジ部に在るシリコン（半導体基板）も酸化されてバーズビークが入り込むので、溝型素子分離領域のエッジ部の活性領域が丸められる。これによって、周辺回路部や論理回路部にゲート酸化膜厚の異なる複数のＭＯＳトランジスタが形成されても、溝型素子分離領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、溝型素子分離領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、溝型素子分離領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について図面を用いて説明する。なお、実施形態を説明するための全図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
【００４１】
（第1の実施形態）
図１乃至図３は、本発明の第１の実施形態を示す半導体装置の製造方法を示す概略工程断面図（図１５のＡ−Ａ’相当部分での断面）である。
【００４２】
まず、図１（ａ）に示すように、従来の半導体装置の製造方法と同様の工程を経て、半導体基板１の主面上に凹部からなるＳＴＩ溝４を形成し、シリコン酸化膜５をＳＴＩ溝４内部に埋め込んでＳＴＩ領域を形成する。（従来技術の図７および図８参照）その後、半導体基板１表面に、ＭＯＮＯＳ型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜６を例えばドライ酸化で７ｎｍ程度形成する。さらに、シリコン窒化膜７を減圧ＣＶＤ法により１７ｎｍ程度堆積し、これを熱酸化することによりトップシリコン酸化膜８を形成し、ボトムシリコン酸化膜厚７ｎｍ、シリコン窒化膜厚７ｎｍ、トップシリコン酸化膜厚１３ｎｍから成る積層膜を形成する。なお、図示していないが、メモリセル領域と周辺回路部および論理回路部とを分離するＳＴＩ領域についても、周辺回路部のＳＴＩ領域と同様に形成される。
【００４３】
次に、図１（ｂ）に示すように、メモリセル部のビット線領域およびメモリセル領域外のＳＴＩ領域上を開口するような所望のレジストパターン１１０を光リソグラフィー法により形成する。
【００４４】
次に、図１（ｃ）に示すように、レジストパターン１１０をエッチングマスクとしてトップシリコン酸化膜８、シリコン窒化膜７およびボトムシリコン酸化膜６を異方性エッチングにより除去する。これにより、メモリセル部のビット線領域およびメモリセル領域以外のＳＴＩ領域上を開口し、半導体基板１を露出させる。
【００４５】
次に、図２（ａ）に示すように、メモリセル部のみを開口するようなレジストパターン１１１を同様に光リソグラフィーにより形成する。これを注入マスクとして、メモリセル部のビット線領域にビット線拡散層９を形成するために、例えば砒素を注入エネルギー３０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でイオン注入法により注入し、Ｎ型のビット線拡散層９を形成する。
【００４６】
次に、図２（ｂ）に示すように、レジストパターン１１１を、例えば酸素プラズマによるアッシング処理及を施すことにより除去し、メモリセル領域外のＳＴＩ領域の半導体基板を再び露出させる。その後、メモリセル部のビット線領域にシリコン酸化膜１０（ビット線酸化膜）を例えばドライ酸化により２０ｎｍ程度酸化することにより形成すると同時に、図３（ｂ）に示すように、ＳＴＩ領域のＳＴＩ領域のエッジ部のシリコンに丸め酸化処理を施す。このとき、シリコン窒化膜７は耐酸化マスクとして働くのでメモリセル部のビット線領域のシリコンおよびメモリセル領域以外のＳＴＩ領域のエッジ部のシリコン以外は酸化されない。なお、図３（ａ）は図２（ｂ）と同じ状態を示す図であり、図３（ｂ）はそのときのＳＴＩ領域のエッジ部の拡大図である。
【００４７】
次に、図２（ｃ）に示すように、半導体基板１の表面にシリコン窒化膜１１を例えば減圧ＣＶＤ法により２０ｎｍ程度堆積し、さらにＣＶＤ法によりシリコン酸化膜１２を５０ｎｍ程度堆積する。
【００４８】
以降の工程については図示しないが、従来の半導体装置の製造方法と同様の工程（従来技術の図１０（ｃ）乃至図１３参照）を経ることによって、本発明の第1の実施形態で示す半導体装置を完成する。
【００４９】
なお、図示していないが、論理回路部についても、周辺回路部と同様である。
【００５０】
以上説明したように、本発明の第1の実施形態で示した半導体装置の製造方法によれば、図１（ｃ）のように、ビット線領域上のボトムシリコン酸化膜６、シリコン窒化膜７およびトップシリコン酸化膜８を除去する際に、周辺回路部のＳＴＩ領域上のボトム酸化膜６、シリコン窒化膜７およびトップ酸化膜８も同時に除去しておき、図３（ｂ）に示すように、ビット線領域にシリコン酸化膜１０を形成する工程において、同時にメモリセル領域以外のＳＴＩ領域のエッジ部に在るシリコン（半導体基板１）も酸化されてバーズビークが入り込むので、ＳＴＩエッジの活性領域が丸められる。これによってＳＴＩ領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、ＳＴＩ領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、ＳＴＩ領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
【００５１】
（第２の実施形態）
図４乃至図６は、本発明の第２の実施形態を示す半導体装置の製造方法を示す概略工程断面図（図１５のＡ−Ａ’相当部分での断面）である。
【００５２】
まず、図４（ａ）に示すように、従来の半導体装置の製造方法と同様の工程を経て、半導体基板１の主面上に凹部からなるＳＴＩ溝４を形成し、シリコン酸化膜５をＳＴＩ溝４内部に埋め込んでＳＴＩ領域を形成する。（従来技術の図７および図８参照）その後、半導体基板１表面に、ＭＯＮＯＳ型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜６を例えばドライ酸化で７ｎｍ程度形成する。さらに、シリコン窒化膜７を減圧ＣＶＤ法により１７ｎｍ程度堆積し、これを熱酸化することによりトップシリコン酸化膜８を形成し、ボトムシリコン酸化膜厚７ｎｍ、シリコン窒化膜厚７ｎｍ、トップシリコン酸化膜厚１３ｎｍから成る積層膜を形成する。なお、図示していないが、メモリセル領域と周辺回路部および論理回路部とを分離するＳＴＩ領域についても、周辺回路部のＳＴＩ領域と同様に形成される。
【００５３】
次に、図４（ｂ）に示すように、従来の半導体装置の製造方法と同様の方法で、メモリセル部のビット線領域のみを開口するような所望のレジストパターン１０２を光リソグラフィー法により形成する。
【００５４】
次に、図４（ｃ）に示すように、従来の半導体装置の製造方法と同様の方法で、レジストパターン１０２をエッチングマスクとしてトップシリコン酸化膜８、シリコン窒化膜７およびボトムシリコン酸化膜６を異方性エッチングにより除去する。
【００５５】
次に、図５（ａ）に示すように、従来の半導体装置の製造方法と同様の方法で、ビット線拡散層９を形成するために例えば砒素を注入エネルギー３０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でイオン注入法により注入し、ビット線拡散層９を形成し、その後、レジストパターン１０２を除去する。
【００５６】
次に、図５（ｂ）に示すように、メモリセル領域以外のＳＴＩ領域上のみを開口するようなレジストパターン１２０を光リソグラフィー法により形成する。
【００５７】
次に、図５（ｃ）に示すように、レジストパターン１２０をエッチングマスクとしてメモリセル領域以外のＳＴＩ領域上のトップシリコン酸化膜８、シリコン窒化膜７およびボトムシリコン酸化膜６を異方性エッチングにより除去する。
【００５８】
次に、図６（ａ）に示すように、レジストパターン１２０を、例えば酸素プラズマによるアッシング処理及を施すことにより除去し、周辺回路部のＳＴＩ領域の半導体基板およびメモリセル部のビット線領域を再び露出させる。その後、メモリセル部のビット線領域にシリコン酸化膜１０（ビット線酸化膜）を例えばドライ酸化により２０ｎｍ程度酸化することにより形成すると同時に、図６（ｂ）に示すように、周辺回路部のＳＴＩ領域のエッジ部のシリコンに丸め酸化処理を施す。このとき、シリコン窒化膜７は耐酸化マスクとして働くのでメモリセル部のビット線領域のシリコンおよび周辺回路部のＳＴＩ領域のエッジ部のシリコン以外は酸化されない。
【００５９】
次に、図６（ｃ）に示すように、半導体基板１の表面にシリコン窒化膜１１を例えば減圧ＣＶＤ法により２０ｎｍ程度堆積し、さらにＣＶＤ法によりシリコン酸化膜１２を５０ｎｍ程度堆積する。
【００６０】
以降の工程については図示しないが、従来の半導体装置の製造方法と同様の工程（従来技術の図１０（ｃ）乃至図１３参照）を経ることによって、本発明の第２の実施形態で示す半導体装置を完成する。
【００６１】
なお、図示していないが、論理回路部についても、周辺回路部と同様である。
【００６２】
以上説明したように、本発明の第２の実施形態で示した半導体装置の製造方法によれば、ビット線拡散層９を形成した後、図５（ｃ）のように、周辺回路部のＳＴＩ領域上のボトムシリコン酸化膜６、シリコン窒化膜７およびトップシリコン酸化膜８を除去しておき、その次の工程のビット線領域にシリコン酸化膜１０を形成する工程において、図６（ｂ）に示すように、周辺回路部のＳＴＩ領域のエッジ部に在るシリコン（半導体基板１）も同時に酸化されてバーズビークが入り込み、ＳＴＩ領域のエッジ部の活性領域が丸められる。これによってＳＴＩ領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、ＳＴＩ領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、ＳＴＩ領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
【００６３】
以上、本発明を実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００６４】
本発明にかかる半導体装置の製造方法は、ＳＴＩ領域のエッジ部の活性領域が丸められ、これによってＳＴＩ領域のエッジ部において生じる寄生ＭＯＳトランジスタの電界集中が緩和され、キンク特性の発生を抑えることができ、ＭＯＮＯＳ型不揮発性メモリを搭載した半導体装置等に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図
【図４】本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図
【図５】本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図
【図７】従来の半導体装置の製造方法を示す工程概略断面図
【図８】従来の半導体装置の製造方法を示す工程概略断面図
【図９】従来の半導体装置の製造方法を示す工程概略断面図
【図１０】従来の半導体装置の製造方法を示す工程概略断面図
【図１１】従来の半導体装置の製造方法を示す工程概略断面図
【図１２】従来の半導体装置の製造方法を示す工程概略断面図
【図１３】従来の半導体装置の製造方法を示す工程概略断面図
【図１４】従来の半導体装置の製造方法により生じる課題を説明する概略断面図
【図１５】従来の半導体装置の製造方法により生じる課題を説明する概略平面図
【符号の説明】
【００６６】
１      半導体基板
４      素子分離溝（ＳＴＩ溝）
５      ＳＴＩ埋め込みシリコン酸化膜
６      ボトムシリコン酸化膜
７      第1のシリコン窒化膜
８      トップシリコン酸化膜
９      ビット線拡散層
１０    シリコン酸化膜
１１    第２のシリコン窒化膜
１３    第２のゲート酸化膜
１４    第１のゲート酸化膜
１５    多結晶シリコン膜
１５Ｇ  ゲート電極
１６    サイドウォール
１７    シリサイド層
１８    層間絶縁膜
３１    ソース・ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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