(57)【要約】【課題】  フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩのロジック回路におけるＭＯＳトランジスタのサブシュレッショルド特性劣化を低減し、さらに結晶欠陥起因の接合リーク不良を低減することによって、フラッシュＥＥＰＲＯＭ混載ロジックＬＳＩの高性能化を図る。【解決手段】  記憶素子領域１とこの記憶素子領域１の外部の周辺回路領域２とを備えた不揮発性半導体記憶装置の製造方法である。周辺回路形成領域を酸素の侵入を防止する膜２２、２３で覆ったうえで、記憶素子形成領域のトンネル酸化膜２８を形成する。【選択図】        図７
2005123348.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子領域とこの記憶素子領域の外部の周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法であって、周辺回路形成領域を酸素の侵入を防止する膜で覆ったうえで、記憶素子形成領域のトンネル酸化膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に素子分離形成用膜を形成する工程と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程と、記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程と、この素子分離形成用膜が選択的に除去された記憶素子形成領域に不揮発性半導体記憶素子のゲート絶縁膜を成長させる工程と、その後に記憶素子形成領域の外部の周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
ゲート絶縁膜の上に浮遊ゲート電極を形成し、前記浮遊ゲート電極の上に電極間絶縁膜を形成し、前記電極間絶縁膜の上に制御ゲート電極を形成して、浮遊ゲート電極型不揮発性半導体記憶素子を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
ゲート絶縁膜上にＭＯＮＯＳゲートシリコン窒化膜およびＭＯＮＯＳゲートシリコン酸化膜を順次形成し、前記ＭＯＮＯＳゲートシリコン酸化膜上に制御ゲート電極を形成して、ＭＯＮＯＳ型不揮発性半導体記憶素子を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
記憶素子形成領域にある素子分離形成用膜を選択的に除去する工程は、素子分離形成用膜および素子分離絶縁膜の上に第１の選択除去膜を形成する工程と、前記記憶素子形成領域上にある第１の選択除去膜を選択的に除去する工程と、周辺回路形成領域に残された第１の選択除去膜をマスクとして前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことを特徴とする請求項２から４までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
周辺回路形成領域にある素子分離形成用膜を選択的に除去する工程は、ゲート絶縁膜と素子分離形成用膜と素子分離絶縁膜との上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上に第２の選択除去膜を形成する工程と、前記周辺回路形成領域にある前記第２の選択除去膜を選択的に除去する工程と、前記記憶素子形成領域に残された前記第２の選択除去膜をマスクとして前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことを特徴とする請求項２または３記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
周辺回路形成領域にある素子分離形成用膜を選択的に除去する工程は、ゲート絶縁膜と素子分離形成用膜と素子分離絶縁膜との上にＭＯＮＯＳゲートシリコン窒化膜を堆積し、前記ＭＯＮＯＳゲートシリコン窒化膜の上に第３の選択除去膜を形成する工程と、前記周辺回路形成領域にある第３の選択除去膜を選択的に除去する工程と、前記記憶素子形成領域に残された第３の選択除去膜をマスクとして前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
選択除去膜をシリコン酸化膜にて形成するとともに、素子分離形成用膜を、半導体基板上に形成した熱酸化膜と、前記熱酸化膜上に堆積したシリコン窒化膜とで形成することを特徴とする請求項５から７までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上に素子分離形成用膜を形成する工程と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程と、記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程と、その後に前記半導体基板上に耐酸化膜を形成する工程と、記憶素子形成領域にある前記耐酸化膜を選択的に除去する工程と、この耐酸化膜が選択的に除去された記憶素子形成領域に不揮発性半導体記憶素子のゲート絶縁膜を成長させる工程と、その後に前記記憶素子形成領域の外部の周辺回路形成領域にある前記耐酸化膜を選択的に除去する工程とを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
ゲート絶縁膜の上に浮遊ゲート電極を形成し、前記浮遊ゲート電極の上に電極間絶縁膜を形成し、前記電極間絶縁膜の上に制御ゲート電極を形成して、浮遊ゲート電極型不揮発性半導体記憶素子を形成することを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
ゲート絶縁膜上にＭＯＮＯＳゲートシリコン窒化膜およびＭＯＮＯＳゲートシリコン酸化膜を順次形成し、前記ＭＯＮＯＳゲートシリコン酸化膜上に制御ゲート電極を形成して、ＭＯＮＯＳ型不揮発性半導体記憶素子を形成することを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
記憶素子形成領域にある耐酸化膜を選択的に除去する工程は、耐酸化膜の上に第４の選択除去膜を形成する工程と、前記記憶素子形成領域上にある第４の選択除去膜を選択的に除去する工程と、周辺回路形成領域に残された第４の選択除去膜をマスクとして前記記憶素子形成領域にある耐酸化膜を選択的に除去する工程とを含むことを特徴とする請求項９から１１までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
周辺回路形成領域にある耐酸化膜を選択的に除去する工程は、ゲート絶縁膜と耐酸化膜と素子分離絶縁膜との上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上に第５の選択除去膜を形成する工程と、前記周辺回路形成領域にある第５の選択除去膜を選択的に除去する工程と、記憶素子形成領域に残された第５の選択除去膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程とを含むことを特徴とする請求項９または１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
周辺回路形成領域にある耐酸化膜を選択的に除去する工程は、ゲート絶縁膜と耐酸化膜と素子分離絶縁膜との上にＭＯＮＯＳゲートシリコン窒化膜を堆積する工程と、前記ＭＯＮＯＳゲートシリコン窒化膜の上に第６の選択除去膜を形成する工程と、前記周辺回路形成領域にある第６の選択除去膜を選択的に除去する工程と、記憶素子形成領域に残された第６の選択除去膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程とを含むことを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
選択除去膜をシリコン酸化膜にて形成するとともに、耐酸化膜をシリコン窒化膜にて形成することを特徴とする請求項１２から１４までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
素子分離形成用膜を、半導体基板上に形成した熱酸化膜と、前記熱酸化膜上に堆積したシリコン窒化膜とで形成することを特徴とする請求項９から１５までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
素子分離形成用膜におけるシリコン窒化膜を、耐酸化膜を形成する前に除去するとともに、記憶素子形成領域にある熱酸化膜を、不揮発性半導体記憶素子のゲート絶縁膜を形成する前に除去することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
素子分離形成用膜におけるシリコン窒化膜を選択的に除去する工程は、燐酸ボイル法を用いた工程であることを特徴とする請求項８または１５または１６または１７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置の製造方法に関し、たとえば、制御ゲート電極および浮遊ゲート電極を有するスタックゲート型の記憶素子とロジック素子とが同一チップ上に集積された、不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの需要が大幅に拡大している。フラッシュＥＥＰＲＯＭとロジック回路とを混載する場合、技術的問題となるのは製造プロセスの整合性であり、両者の製造プロセスの整合性が悪ければ、両者の電気特性が劣化したり、高コストとなる。そこで、製造プロセスが異なるロジック回路とフラッシュＥＥＰＲＯＭとを整合性よく形成する方法が提案されている（例えば、特許文献１参照）。
【０００３】
図４８は、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの記憶素子と周辺回路素子との断面構成を概略的に示したものである。
図４８において、１は記憶素子領域、２は周辺回路領域で、それぞれゲート幅方向とゲート長方向とが示されている。３は記憶素子部、４は周辺回路素子部である。
【０００４】
図示のように、スタックゲート構造を有するフラッシュＥＥＰＲＯＭは、半導体基板１１に形成されたドレイン領域１７ａ、ソース領域１７ｂ間のチャネル領域上に形成されたトンネル酸化膜１３上に、浮遊ゲート電極１４、容量絶縁膜１５、制御ゲート電極１６が順次形成されている。また、浮遊ゲート電極１４は、ゲート幅方向における素子分離絶縁膜１２ａ上で１ビット単位に分離されている。
【０００５】
このフラッシュＥＥＰＲＯＭの書き込みは、ドレイン領域１７ａと制御ゲート電極１６とに高電圧を印加して、高電界状態になるドレイン領域１７ａの近傍のチャネル領域で発生するホットエレクトロンをトンネル酸化膜１３を介して浮遊ゲート電極１４へと注入する、チャネルホットエレクトロン方式により行われる。また、制御ゲート電極１６にのみ高電圧を印加して、トンネル効果により半導体基板１１からトンネル酸化膜１３を介して浮遊ゲート電極１４へと電子を注入する方式もある。消去の方式としては、半導体基板１１に高電圧を印加して、浮遊ゲート電極１４に蓄積した電子をトンネル効果によりトンネル酸化膜１３を介して半導体基板１１へと放出する方式や、同様の原理に基づき、ソース領域１７ｂへと電子を放出して消去する方式もある。
【０００６】
また、周辺回路素子は、半導体基板１１に形成されたドレイン領域１７ｃ、ソース領域１７ｄ間のチャネル領域上に形成されたゲート酸化膜１８上にゲート電極１９が形成されたＭＯＳトランジスタ構造になっている。１２ｄは素子分離絶縁膜である。ここでは１種類のＭＯＳトランジスタのみ記載しているが、１チップＬＳＩでは、低電圧ｎ型、ｐ型ＭＯＳトランジスタ、高電圧ｎ型、ｐ型ＭＯＳトランジスタで構成されている。
【０００７】
以下に、図４８に示した従来のスタックゲート型フラッシュＥＥＰＲＯＭと周辺回路とを同時に形成する製造方法について、図４９〜図５６の工程順断面概略図に従って説明する。
【０００８】
まず、図４９に示すように、ｐ型シリコンからなる半導体基板１０１を熱酸化することにより、半導体基板１０１の主面上に熱酸化膜１０２を形成する。次いで、公知のＣＶＤ（Chemical Vapor Deposition）法により、熱酸化膜１０２上にシリコン窒化膜１０３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる、素子分離膜形成用マスクパターン１０４を形成する。なお、１は記憶素子領域、２は周辺回路領域で、それぞれゲート幅方向とゲート長方向とが示されている。
【０００９】
次に、素子分離形成用マスクパターン１０４を用いて、シリコン窒化膜１０３、熱酸化膜１０２および半導体基板１０１に対して、公知の異方性ドライエッチングを施すことにより、図５０に示すように複数の素子分離溝１０１ａを形成する。これにより、記憶素子領域１には記憶素子部３を形成するとともに、周辺回路領域２には周辺回路素子部４を形成する。なお、図５０に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。次いで、素子分離形成用マスクパターン１０４を除去した後、公知のＣＶＤ法により、第１のシリコン酸化膜を、素子分離溝１０１ａが充填されるように全面にわたって堆積する。次いで、ＣＭＰ(Chemical Mechanical Polish)法により、第１のシリコン酸化膜の上面を研磨する。このとき、素子分離溝１０１ａに充填された第１のシリコン酸化膜を残すことにより、各素子分離溝１０１ａに素子分離絶縁膜１０５ａ、１０５ｂを形成する。
【００１０】
次に、熱リン酸によるウェットエッチングによりシリコン窒化膜１０３を全面除去する。さらにフッ酸によるウェットエッチングにより、熱酸化膜１０２も全面除去する。除去後の状態を図５１に示す。
【００１１】
次に、図５２に示すように、半導体基板１０１を熱酸化することにより、記憶素子部３にトンネル酸化膜１０８を形成する。次いで、公知のＣＶＤ法により第１の多結晶シリコン膜１０９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン１１０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン１１０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜１０５ａに対応した所定の第１の多結晶シリコン膜１０９の部分１０６を除去する。
【００１２】
次に、浮遊ゲート電極分離用マスクパターン１１０を除去し、図５３に示すように、公知のＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次堆積して絶縁膜１１１を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン１１２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の絶縁膜１１１、第１の多結晶シリコン膜１０９を順次除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４に形成されたトンネル酸化膜１０８を除去する。
【００１３】
次に、記憶素子領域１を覆うマスクパターン１１２を除去した後、半導体基板１０１を熱酸化することにより、図５４に示すように、周辺回路素子部４にゲート酸化膜１１３を形成する。次いで、公知のＣＶＤ法により第２の多結晶シリコン膜１１４を堆積する。次いで、公知のフォトレジスト技術により、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１１５を形成する。その後、このマスクパターン１１５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における、所定の第２の多結晶シリコン膜１１４、絶縁膜１１１、第１の多結晶シリコン膜１０９を除去することで、制御ゲート電極１１４ａ、容量絶縁膜１１１ａ、浮遊ゲート電極１０９ａを形成する。
【００１４】
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１１５を除去した後、公知のフォトレジスト技術により、図５５に示すように、周辺回路ゲート電極形成用マスクパターン１１６を形成する。次いで、このマスクパターン１１６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２の所定の第２の多結晶シリコン膜１１４を除去し、ゲート電極１１４ｂを形成する。
【００１５】
次に、周辺回路ゲート電極形成用マスクパターン１１６を除去し、図５６に示すように、制御ゲート電極１１４ａ、周辺回路ゲート電極１１４ｂをマスクとして、砒素（Ａｓ）イオンを注入することで、ドレインおよびソースとなる拡散層領域１１７を形成する。
【００１６】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、説明を省略する。
【特許文献１】特開２０００−１７４２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記に示す製造方法では、以下に示す２つの問題を有している。
第１に、図５０〜図５１における熱酸化膜１０２の除去および図５３におけるトンネル酸化膜１０８の除去は、いずれも等方性エッチングのため、周辺回路領域２におけるゲート幅端部の素子分離絶縁膜１０５ｂは、ゲート幅方向および深さ方向にも膜減りし、ゲート幅方向における半導体基板１０１の端部が露出する。その結果、図５４においてゲート酸化膜１１３を形成した際に、その端部でゲート酸化膜１１３が薄くなり、ＭＯＳトランジスタのサブシュレッショルド特性が劣化するという問題がある。なお、周辺回路素子が、ゲート酸化膜の膜厚が異なる数種類のＭＯＳトランジスタで構成されている場合は、特性劣化が顕著となる。
【００１８】
第２に、図５２における記憶素子へのトンネル酸化膜１０８の形成時に、周辺回路素子は半導体基板１０１が露出しているため熱酸化膜が形成される。このとき、露出している素子分離絶縁膜１０５ｂの上面から酸素が侵入し、半導体基板１０１の素子分離溝１０１ａの部分も酸化される。この酸化により、素子分離絶縁膜１０５ｂが膨張し、半導体基板１０１に圧縮応力が発生する。その残留応力は、周辺回路素子部４のゲート酸化工程でさらに大きくなり、半導体基板１０１内に結晶欠陥を発生させる。この結晶欠陥が半導体基板１０１と拡散層領域を横切った場合は、結晶欠陥部がリークパスとなる。その結果、接合リークが発生し、歩留まりが低下するという第２の問題がある。
【００１９】
以上に述べた２つの問題は、周辺回路素子を製造するプロセスに不揮発性半導体記憶素子を加えたために生じたものである。すなわち、第１の問題は周辺回路素子のトンネル酸化膜を除去する工程を加えたために生じ、第２の問題は記憶素子のトンネル酸化膜を成長する工程を加えたために生じている。
【００２０】
そこで本発明は、前記従来の問題を解決するものであって、周辺回路素子における電気特性劣化を防止することを第１の目的とし、結晶欠陥による接合リーク低減を第２の目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置のトンネル酸化膜の形成前に、周辺回路素子部を酸素の侵入を防止する膜で覆う。すなわち本発明は、記憶素子領域とこの記憶素子領域の外部の周辺回路領域とを備えた不揮発性半導体記憶装置を製造するに際し、周辺回路形成領域を酸素の侵入を防止する膜で覆ったうえで、記憶素子形成領域のトンネル酸化膜を形成するものである。
【００２２】
本発明の具体的な第１の製造方法は、半導体基板上に素子分離形成用膜を形成する工程と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程と、記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程と、この素子分離形成用膜が選択的に除去された記憶素子形成領域に不揮発性半導体記憶素子のゲート絶縁膜を成長させる工程と、その後に記憶素子形成領域の外部の周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むものである。
【００２３】
このような製造方法であると、記憶素子のゲート絶縁膜を形成する際に、記憶素子形成領域の外部にある周辺回路形成領域は、素子分離形成用膜で覆われているため、記憶素子を形成するプロセスの影響を受けることが緩和される。これにより、従来の問題であった周辺回路形成領域におけるゲート絶縁膜の薄膜化および半導体基板への応力増加を抑制できる。その結果、周辺回路素子における電気特性の劣化が抑制され、また結晶欠陥による接合リークが低減する。
【００２４】
本発明の具体的な第２の製造方法は、半導体基板上に素子分離形成用膜を形成する工程と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程と、記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程と、その後に前記半導体基板上に耐酸化膜を形成する工程と、記憶素子形成領域にある前記耐酸化膜を選択的に除去する工程と、この耐酸化膜が選択的に除去された記憶素子形成領域に不揮発性半導体記憶素子のゲート絶縁膜を成長させる工程と、その後に前記記憶素子形成領域の外部の周辺回路形成領域にある前記耐酸化膜を選択的に除去する工程とを含むものである。
【００２５】
このような製造方法であると、記憶素子のゲート絶縁膜を形成する際に、記憶素子形成領域の外部にある周辺回路形成領域は、耐酸化膜で覆われているため、記憶素子を形成するプロセスの影響を受けることを防止できる。これにより、従来の問題であった周辺回路形成領域におけるゲート絶縁膜の薄膜化および半導体基板への応力増加を完全に防止できる。その結果、周辺回路素子における電気特性の劣化が防止され、また結晶欠陥による接合リークが低減する。
【００２６】
本発明によれば、上記第１または第２の製造方法において、ゲート絶縁膜の上に浮遊ゲート電極を形成し、前記浮遊ゲート電極の上に電極間絶縁膜を形成し、前記電極間絶縁膜の上に制御ゲート電極を形成して、浮遊ゲート電極型不揮発性半導体記憶素子を形成することが好適である。
【００２７】
また本発明によれば、上記第１または第２の製造方法において、ゲート絶縁膜上にＭＯＮＯＳゲートシリコン窒化膜およびＭＯＮＯＳゲートシリコン酸化膜を順次形成し、前記ＭＯＮＯＳゲートシリコン酸化膜上に制御ゲート電極を形成して、ＭＯＮＯＳ型不揮発性半導体記憶素子を形成することが好適である。
【００２８】
また本発明によれば、上記第１の製造方法において、記憶素子形成領域にある素子分離形成用膜を選択的に除去する工程が、素子分離形成用膜および素子分離絶縁膜の上に第１の選択除去膜を形成する工程と、前記記憶素子形成領域上にある第１の選択除去膜を選択的に除去する工程と、周辺回路形成領域に残された第１の選択除去膜をマスクとして前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことが好適である。
【００２９】
また本発明によれば、上記第１の製造方法において、周辺回路形成領域にある素子分離形成用膜を選択的に除去する工程が、ゲート絶縁膜と素子分離形成用膜と素子分離絶縁膜との上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上に第２の選択除去膜を形成する工程と、前記周辺回路形成領域にある前記第２の選択除去膜を選択的に除去する工程と、前記記憶素子形成領域に残された前記第２の選択除去膜をマスクとして前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことが好適である。
【００３０】
また本発明によれば、上記第１の製造方法において、周辺回路形成領域にある素子分離形成用膜を選択的に除去する工程が、ゲート絶縁膜と素子分離形成用膜と素子分離絶縁膜との上にＭＯＮＯＳゲートシリコン窒化膜を堆積し、前記ＭＯＮＯＳゲートシリコン窒化膜の上に第３の選択除去膜を形成する工程と、前記周辺回路形成領域にある第３の選択除去膜を選択的に除去する工程と、前記記憶素子形成領域に残された第３の選択除去膜をマスクとして前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去する工程とを含むことが好適である。
【００３１】
また本発明によれば、上記第１の製造方法において、選択除去膜をシリコン酸化膜にて形成するとともに、素子分離形成用膜を、半導体基板上に形成した熱酸化膜と、前記熱酸化膜上に堆積したシリコン窒化膜とで形成することが好適である。
【００３２】
このように緻密な膜構成のシリコン窒化膜を用いると、周辺回路形成領域において、記憶素子を形成するプロセスの影響を受けることを防止できるため、周辺回路素子の性能劣化を低減することができる。
【００３３】
本発明によれば、上記第２の製造方法において、記憶素子形成領域にある耐酸化膜を選択的に除去する工程が、耐酸化膜の上に第４の選択除去膜を形成する工程と、前記記憶素子形成領域上にある第４の選択除去膜を選択的に除去する工程と、周辺回路形成領域に残された第４の選択除去膜をマスクとして前記記憶素子形成領域にある耐酸化膜を選択的に除去する工程とを含むことが好適である。
【００３４】
また本発明によれば、上記第２の製造方法において、周辺回路形成領域にある耐酸化膜を選択的に除去する工程が、ゲート絶縁膜と耐酸化膜と素子分離絶縁膜との上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上に第５の選択除去膜を形成する工程と、前記周辺回路形成領域にある第５の選択除去膜を選択的に除去する工程と、記憶素子形成領域に残された第５の選択除去膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程とを含むことが好適である。
【００３５】
また本発明によれば、上記第２の製造方法において、周辺回路形成領域にある耐酸化膜を選択的に除去する工程が、ゲート絶縁膜と耐酸化膜と素子分離絶縁膜との上にＭＯＮＯＳゲートシリコン窒化膜を堆積する工程と、前記ＭＯＮＯＳゲートシリコン窒化膜の上に第６の選択除去膜を形成する工程と、前記周辺回路形成領域にある第６の選択除去膜を選択的に除去する工程と、記憶素子形成領域に残された第６の選択除去膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程とを含むことが好適である。
【００３６】
また本発明によれば、上記第２の製造方法において、選択除去膜をシリコン酸化膜にて形成するとともに、耐酸化膜をシリコン窒化膜にて形成することが好適であり、かつ、素子分離形成用膜を、半導体基板上に形成した熱酸化膜と、前記熱酸化膜上に堆積したシリコン窒化膜とで形成することが好適である。
【００３７】
このように緻密な膜構成のシリコン窒化膜を用いると、周辺回路形成領域において、記憶素子を形成するプロセスの影響をうけることを防止できるため、周辺回路素子の性能劣化を抑制することができる。
【００３８】
また本発明によれば、上記第２の製造方法において、素子分離形成用膜におけるシリコン窒化膜を、耐酸化膜を形成する前に除去するとともに、記憶素子形成領域にある熱酸化膜を、不揮発性半導体記憶素子のゲート絶縁膜を形成する前に除去することが好適である。
【００３９】
また本発明によれば、上記第１または第２の製造方法において、素子分離形成用膜におけるシリコン窒化膜を選択的に除去する工程が、燐酸ボイル法を用いた工程であることが好適である。
【発明の効果】
【００４０】
以上から明らかなように、本発明の製造方法によれば、周辺回路領域におけるＭＯＳトランジスタのサブシュレッショルド特性劣化を低減でき、さらに結晶欠陥に起因する接合リーク不良を低減することができる。その結果、記憶素子の製造プロセスと周辺回路素子の製造プロセスとの整合性を改善することができ、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの高性能化に大きく寄与することができる。
【発明を実施するための最良の形態】
【００４１】
（第１の実施の形態）
本発明の第１の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００４２】
図１は、本発明の第１の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子との断面構成を示している。なお、図１に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域で、それぞれゲート幅方向とゲート長方向とが示されている。
【００４３】
まず、不揮発性半導体記憶装置の一記憶素子（メモリセル）について説明する。例えば、ｐ型シリコンからなる半導体基板１１の部分に選択的に素子分離絶縁膜１２ａが形成されている。また、素子分離絶縁膜１２ａの相互間の半導体基板１１上には、トンネル酸化膜１３を介して、ｎ型多結晶シリコン膜からなる浮遊ゲート電極１４が形成されている。浮遊ゲート電極１４上および素子分離絶縁膜１２ａ上には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる積層構造の容量絶縁膜１５を介して、ゲート幅方向に延在するように、ｎ型多結晶シリコン膜からなる制御ゲート電極１６が形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域１７がそれぞれ形成されている。これらによって、記憶素子部３が構成されている。
【００４４】
次に、周辺回路素子について説明する。ｐ型シリコンからなる半導体基板１１の部分に選択的に素子分離絶縁膜１２ｂが形成されている。素子分離絶縁膜１２ｂの相互間の半導体基板１１上にはゲート絶縁膜１８が形成されている。ここでは、ゲート絶縁膜１８のゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていない。また、ゲート絶縁膜１８上には、ｎ型多結晶シリコン膜からなるゲート電極１９が形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域１７がそれぞれ形成されている。これらによって、周辺回路素子部４が形成されている。
【００４５】
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図２〜図１３の工程順断面概略図に従って説明する。
【００４６】
ここでは、例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。すなわち、まず、図２に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
【００４７】
次に、素子分離膜形成用マスクパターン２４を用いて、図３に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術により、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成することによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図３に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
【００４８】
次いで、素子分離形成用マスクパターン２４を除去し、その後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
【００４９】
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方の領域が他の領域と比べて凸状に盛り上がる（図示せず）。次いで、堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、このマスクパターン２６を利用して、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図３に示すように、第１のシリコン窒化膜２３の上方における第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
【００５０】
次に、マスクパターン２６を除去した後、図４に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
【００５１】
次に、図５に示すように、公知のＣＶＤ法により膜厚が約１０ｎｍの第２のシリコン酸化膜２７を堆積した後、公知のフォトレジスト技術により、周辺回路領域２のみを覆うマスクパターン（図示せず）を形成する。その後、このマスクパターンを利用して、フッ酸によるウェットエッチングにより、記憶素子領域１における第２のシリコン酸化膜２７を除去する。次いで、周辺回路領域２を覆う上記のマスクパターン（図示せず）を除去した後、周辺回路領域２における第２のシリコン酸化膜２７をマスクとして、熱リン酸によるウェットエッチングにより記憶素子部３の第１のシリコン窒化膜２３を除去する。
【００５２】
次に、図６に示すように、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７をフッ酸によるウェットエッチングにより除去する。
次に、図７に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約１１ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン３０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン３０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜２５ａに対応した所定の第１の多結晶シリコン膜２９の部分４５を除去する。
【００５３】
次に、浮遊ゲート電極分離用マスクパターン３０を除去し、図８に示すように、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、積層絶縁膜３１を形成する。
【００５４】
次に、図９に示すように、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン３２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の積層絶縁膜３１、第１の多結晶シリコン膜２９を順次除去する。
【００５５】
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図１０に示すように、記憶素子領域１における積層絶縁膜３１をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路素子部４における第１のシリコン窒化膜２３を除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき、記憶素子領域１の積層絶縁膜３１における上部のシリコン酸化膜も除去される。
【００５６】
次に、図１１に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１の積層絶縁膜３１における露出したシリコン窒化膜の上面一部も酸化され、シリコン酸化膜が形成される。なお、ゲート絶縁膜３３は、熱酸化膜の形成後に、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を形成する。その後、このマスクパターン３５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における所定の部分の第２の多結晶シリコン膜３４、積層絶縁膜３１、第１の多結晶シリコン膜２９を除去することで、制御ゲート電極３４ａ、容量絶縁膜３１ａ、浮遊ゲート電極２９ａを形成する。
【００５７】
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を除去した後、図１２に示すように、公知のフォトレジスト技術により、周辺回路ゲート電極形成用マスクパターン３６を形成する。次いで、この周辺回路ゲート電極形成用マスクパターン３６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２における所定の第２の多結晶シリコン膜３４の部分を除去し、ゲート電極３４ｂを形成する。
【００５８】
次に、周辺回路ゲート電極形成用マスクパターン３６を除去し、図１３に示すように、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを、加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
【００５９】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
なお、本第１の実施の形態では、図１０に示すように周辺回路素子部４における第１のシリコン窒化膜２３を除去する際に、浮遊ゲート電極２９ａを形成するための第１の多結晶シリコン膜２９の上に形成されているところの、ＯＮＯ(Oxide-Nitride-Oxide)絶縁膜からなる積層絶縁膜３１をマスクとして利用したが、このために酸化膜の単層膜を使用しても良い。また、各膜の膜種およびエッチング方法も本第１の実施の形態に限定されるものではない。
【００６０】
以上説明したように、本発明の第１の実施の形態によると、図７に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第１のシリコン窒化膜２３が形成されている。すなわち、記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、図５３に示した従来の技術のようなトンネル酸化膜２８は形成されない。このため、従来必要とされていたトンネル酸化膜の除去のための周辺回路領域２へのウェットエッチング処理が不要となる。したがって、素子分離絶縁膜２５ｂの後退量が少なくなり、ゲート酸化膜の形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４においてゲート酸化膜３３の膜厚が均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
【００６１】
さらに、図６〜図７に示される周辺回路素子部４における第１のシリコン窒化膜２３は、トンネル酸化膜２８の形成時の酸素の侵入を低減する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
【００６２】
（第２の実施の形態）
本発明の第２の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００６３】
図１４は、本発明の第２の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子の断面構成を示している。図１４において、図１に示した構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
【００６４】
この第２の実施の形態に係る周辺回路素子のゲート絶縁膜１８におけるゲート幅方向の端部の膜厚は、ゲート幅方向の中央部よりも薄く形成されていないことを特徴とする。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図１５〜図２５の工程順断面概略図に従って説明する。なお、図１５〜図２５において、第１の実施の形態と同一の構成要素には同一の符号を付けている。
【００６５】
ここでは、図示のように、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
【００６６】
まず、図１５に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
【００６７】
次に、素子分離形成用マスクパターン２４を用いて、図１６に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術により、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成することによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図１６に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
【００６８】
次いで、素子分離形成用マスクパターン２４を除去し、その後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
【００６９】
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで、堆積した第１のシリコン酸化膜２５上に、各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図示のように、第１のシリコン窒化膜２３の上方における第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
【００７０】
次に、マスクパターン２６を除去した後、図１７に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
【００７１】
次に、図１８に示すように、熱リン酸を用いたウェットエッチングにより、第１のシリコン窒化膜２３を全面除去する。次いで、公知のＣＶＤ法により、膜厚が約２０〜５０ｎｍの第２のシリコン窒化膜３８、膜厚が約１０ｎｍの第３のシリコン酸化膜２７aを堆積する。さらに、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン（図示せず）を形成する。次いで、フッ酸によるウェットエッチングにより、記憶素子領域１における第３のシリコン酸化膜２７ａを除去する。次いで、周辺回路領域２を覆うマスクパターン（図示せず）を除去する。次いで、周辺回路領域２における第３のシリコン酸化膜２７ａをマスクとして、熱リン酸によるウェットエッチングにより、記憶素子領域１の第２のシリコン窒化膜３８を除去する。
【００７２】
次に、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７ａを、フッ酸によるウェットエッチングにより除去する。図１９は、その除去後の状態を示す。
【００７３】
次に、図２０に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約１１ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン３０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン３０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜２５ａに対応した所定の第１の多結晶シリコン膜２９の部分４５を除去する。
【００７４】
次に、浮遊ゲート電極分離用マスクパターン３０を除去し、図２１に示すように、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、積層絶縁膜３１を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン３２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の積層絶縁膜３１、第１の多結晶シリコン膜２９を順次除去する。
【００７５】
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図２２に示すように、記憶素子領域１における積層絶縁膜３１をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第２のシリコン窒化膜３８を除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の積層絶縁膜３１における上部のシリコン酸化膜も除去される。なお、図２１に示した記憶素子領域１を覆うマスクパターン３２を除去せずに、等方性ドライエッチングにより、周辺回路領域２における第２のシリコン窒化膜３８を除去し、さらにフッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去してもよい。
【００７６】
次に、図２３に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１の積層絶縁膜３１における露出したシリコン窒化膜の上面一部も酸化され、シリコン酸化膜が形成される。なお、ゲート絶縁膜３３は、熱酸化膜の形成後に、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を形成する。その後、このマスクパターン３５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における所定の部分の第２の多結晶シリコン膜３４、積層絶縁膜３１、第１の多結晶シリコン膜２９を除去することで、制御ゲート電極３４ａ、容量絶縁膜３１ａ、浮遊ゲート電極２９ａを形成する。
【００７７】
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を除去した後、図２４に示すように、公知のフォトレジスト技術により、周辺回路ゲート電極形成用マスクパターン３６を形成する。次いで、この周辺回路ゲート電極形成用マスクパターン３６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２における所定の第２の多結晶シリコン膜３４の部分を除去し、ゲート電極３４ｂを形成する。
【００７８】
次に、周辺回路ゲート電極形成用マスクパターン３６を除去し、図２５に示すように、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
【００７９】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
なお、本第２の実施の形態では、図２２に示すように周辺回路素子部４における第２のシリコン窒化膜３８を除去する際に、浮遊ゲート電極２９ａを形成するための第１の多結晶シリコン膜２９の上に形成されているところの、ＯＮＯ(Oxide-Nitride-Oxide)絶縁膜からなる積層絶縁膜３１をマスクとして利用したが、このために酸化膜の単層膜を使用しても良い。また、各膜の膜種およびエッチング方法も本第２の実施の形態に限定されるものではない。
【００８０】
以上説明したように、第２の実施の形態によると、図２０に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路領域２の全面には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第２のシリコン窒化膜３８が形成されている。これより、周辺回路素子部４には、従来のようにトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が低減する。
【００８１】
さらに、周辺回路領域２における第２のシリコン窒化膜３８は、トンネル酸化膜形成時の酸素の侵入を完全に防止する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
【００８２】
また、記憶素子部３における熱酸化膜２２を除去する際に、周辺回路領域２には第２のシリコン窒化膜３８が形成されているので、素子分離絶縁膜２５ｂの上面は膜減りしない。
【００８３】
（第３の実施の形態）
本発明の第３の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００８４】
図２６は、本発明の第３の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子との断面構成を示している。図２６において、図１に示す構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
【００８５】
この第３の実施の形態においては、半導体基板１１と記憶素子における制御ゲート電極１６との間に形成されている積層ゲート絶縁膜は、トンネル酸化膜１３、シリコン窒化膜１３ａ、シリコン酸化膜１３ｂで構成されている。また、周辺回路素子のゲート絶縁膜１８におけるゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていないことを特徴とする。
【００８６】
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図２７〜図３６の工程順断面概略図に従って説明する。なお、図２７〜図３６において、第１の実施の形態と同一の構成要素には同一の符号を付けている。
【００８７】
ここでは、図示のように、例えばｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に、記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
【００８８】
すなわち、まず、図２７に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
【００８９】
次に、素子分離形成用マスクパターン２４を用いて、図２８に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術を適用することにより、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成する。これによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図２８に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
【００９０】
次いで、素子分離形成用マスクパターン２４を除去した後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
【００９１】
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図示のように、第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
【００９２】
次に、マスクパターン２６を除去した後、図２９に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
【００９３】
次に、図３０に示すように、公知のＣＶＤ法により膜厚が約１０ｎｍの第２のシリコン酸化膜２７を堆積した後、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン形成し（図示せず）、フッ酸によるウェットエッチングにより、記憶素子領域１における第２のシリコン酸化膜２７を除去する。次いで、周辺回路領域２を覆うマスクパターン（図示せず）を除去した後、周辺回路領域２における第２のシリコン酸化膜２７をマスクとして、熱リン酸によるウェットエッチングにより記憶素子部３の第１のシリコン窒化膜２３を除去する。
【００９４】
次に、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７を、図３１に示すようにフッ酸によるウェットエッチングにより除去する。
次に、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、図３２に示すように、記憶素子部３に膜厚が約７ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約７ｎｍの第３のシリコン窒化膜３９、膜厚が約１０ｎｍの第４のシリコン酸化膜４０を順次堆積する。次いで、記憶素子領域１を覆うマスクパターン３２を形成し、その後、このマスクパターン３２を利用して、フッ酸によるウェットエッチングにより、周辺回路領域２における第４のシリコン酸化膜４０を除去する。
【００９５】
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図３３に示すように、記憶素子領域１における第４のシリコン酸化膜４０をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第３のシリコン窒化膜３９および周辺回路素子部４おける第１のシリコン窒化膜２３を除去する。
【００９６】
次に、図３４に示すように、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の第４のシリコン酸化膜４０も除去される。
【００９７】
次に、図３５に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に、膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１における第３のシリコン窒化膜３９の上面一部も酸化され、第５のシリコン酸化膜４１が形成される。なお、ゲート絶縁膜３３は、熱酸化膜形成後、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により、膜厚が約２５０ｎｍの、リン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により記憶素子の制御ゲート電極および周辺回路素子のゲート電極形成用マスクパターン４２を形成する。
【００９８】
次に、このマスクパターン４２を利用して、図３６に示すように、公知の異方性ドライエッチング技術により、所定の第２の多結晶シリコン膜３４を除去し、記憶素子部３に制御ゲート電極３４ａを形成するとともに、周辺回路素子部４にゲート電極３４ｂを形成する。次いで、マスクパターン４２を除去し、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
【００９９】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
以上説明したように、第３の実施の形態によると、図３２に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第１のシリコン窒化膜２３が形成されている。これにより、周辺回路素子部４には、従来のようなトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜の形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
【０１００】
さらに、周辺回路素子部４における第１のシリコン窒化膜２３は、トンネル酸化膜２８の形成時の酸素の侵入を低減する。これにより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
【０１０１】
（第４の実施の形態）
本発明の第４の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【０１０２】
図３７は、本発明の第４の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子の断面構成を示している。図３７において、図２６に示す構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
【０１０３】
この第４の実施の形態においては、周辺回路素子のゲート絶縁膜１８におけるゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていないことを特徴とする。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図３８〜図４７の工程順断面概略図に従って説明する。なお、図３８〜図４７において、第３の実施の形態と同一の構成要素には同一の符号を付けている。
【０１０４】
ここでは、図示のように、例えばｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に、記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
【０１０５】
すなわち、まず、図３８に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
【０１０６】
次に、素子分離形成用マスクパターン２４を用いて、図３９に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術を適用することにより、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成する。これによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図３９に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
【０１０７】
次いで、素子分離形成用マスクパターン２４を除去した後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
【０１０８】
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図３９に示すように、第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
【０１０９】
次に、マスクパターン２６を除去した後、図４０に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
【０１１０】
次に、図４１に示すように、熱リン酸によるウェットエッチングにより第１のシリコン窒化膜２３を全面除去する。次いで、公知のＣＶＤ法により、膜厚が約２０〜５０ｎｍの第２のシリコン窒化膜３８、膜厚が約１０ｎｍの第３のシリコン酸化膜２７aを堆積したうえで、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン（図示せず）を形成する。次いで、フッ酸によるウェットエッチングにより、記憶素子領域１における第３のシリコン酸化膜２７ａを除去する。次いで、周辺回路領域２を覆う上述のマスクパターン（図示せず）を除去する。次いで、周辺回路領域２における第３のシリコン酸化膜２７ａをマスクとして、熱リン酸によるウェットエッチングにより、記憶素子領域１の第２のシリコン窒化膜３８を除去する。
【０１１１】
次に、図４２に示すように、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７ａを、フッ酸によるウェットエッチングにより除去する。
次に、図４３に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約７ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約７ｎｍの第３のシリコン窒化膜３９、膜厚が約１０ｎｍの第４のシリコン酸化膜４０を順次堆積する。次いで、記憶素子領域１を覆うマスクパターン３２を形成した後、フッ酸によるウェットエッチングにより、周辺回路領域２における第４のシリコン酸化膜４０を除去する。
【０１１２】
次に、図４４に示すように、記憶素子領域１を覆うマスクパターン３２を除去した後、記憶素子領域１上にある第４のシリコン酸化膜４０をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第３のシリコン窒化膜３９および第２のシリコン窒化膜３８を除去する。
【０１１３】
次に図４５に示すように、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の第４のシリコン酸化膜４０も除去される。
【０１１４】
次に図４６に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１における第３のシリコン窒化膜３９の上面一部も酸化され、第５のシリコン酸化膜４１が形成される。なお、ゲート絶縁膜３３は、熱酸化膜形成後、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により、膜厚が約２５０ｎｍの、リン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により、記憶素子の制御ゲート電極および周辺回路素子のゲート電極形成用マスクパターン４２を形成する。
【０１１５】
次に、図４７に示すように、公知の異方性ドライエッチング技術により、所定の第２の多結晶シリコン膜３４を除去し、記憶素子部３に制御ゲート電極３４ａを形成するとともに、周辺回路素子部４にゲート電極３４ｂを形成する。次いで、マスクパターン４２を除去し、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
【０１１６】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
以上説明したように、第４の実施の形態によると、図４３に示すように記憶素子部３にトンネル酸化膜２８を形成する際において、周辺回路領域２の全面に、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第２のシリコン窒化膜３８が形成されている。これより、周辺回路素子部４には、従来のようなトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
【０１１７】
さらに、周辺回路領域２における第２のシリコン窒化膜３８は、トンネル酸化膜２８の形成時の酸素の侵入を完全に防止する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
【０１１８】
また、図４２に示すように記憶素子部３における熱酸化膜２２を除去する際に、周辺回路領域２には、第２のシリコン窒化膜３８が形成されているので、素子分離絶縁膜２５ｂの上面は膜減りしない。
【産業上の利用可能性】
【０１１９】
本発明の不揮発性半導体記憶装置およびその製造方法は、周辺回路におけるＭＯＳトランジスタのサブシュレッショルド特性の劣化を低減し、さらに結晶欠陥に起因する接合リーク不良を低減することができものであり、制御ゲート電極と浮遊ゲート電極を有するスタックゲート型の記憶素子とロジック素子とが同一チップ上に集積された不揮発性半導体記憶装置およびその製造方法等として有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図
【図３】図２の次の製造工程を示す断面図
【図４】図３の次の製造工程を示す断面図
【図５】図４の次の製造工程を示す断面図
【図６】図５の次の製造工程を示す断面図
【図７】図６の次の製造工程を示す断面図
【図８】図７の次の製造工程を示す断面図
【図９】図８の次の製造工程を示す断面図
【図１０】図９の次の製造工程を示す断面図
【図１１】図１０の次の製造工程を示す断面図
【図１２】図１１の次の製造工程を示す断面図
【図１３】図１２の次の製造工程を示す断面図
【図１４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図
【図１５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図
【図１６】図１５の次の製造工程を示す断面図
【図１７】図１６の次の製造工程を示す断面図
【図１８】図１７の次の製造工程を示す断面図
【図１９】図１８の次の製造工程を示す断面図
【図２０】図１９の次の製造工程を示す断面図
【図２１】図２０の次の製造工程を示す断面図
【図２２】図２１の次の製造工程を示す断面図
【図２３】図２２の次の製造工程を示す断面図
【図２４】図２３の次の製造工程を示す断面図
【図２５】図２４の次の製造工程を示す断面図
【図２６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図
【図２７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図
【図２８】図２７の次の製造工程を示す断面図
【図２９】図２８の次の製造工程を示す断面図
【図３０】図２９の次の製造工程を示す断面図
【図３１】図３０の次の製造工程を示す断面図
【図３２】図３１の次の製造工程を示す断面図
【図３３】図３２の次の製造工程を示す断面図
【図３４】図３３の次の製造工程を示す断面図
【図３５】図３４の次の製造工程を示す断面図
【図３６】図３５の次の製造工程を示す断面図
【図３７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図
【図３８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図
【図３９】図３８の次の製造工程を示す断面図
【図４０】図３９の次の製造工程を示す断面図
【図４１】図４０の次の製造工程を示す断面図
【図４２】図４１の次の製造工程を示す断面図
【図４３】図４２の次の製造工程を示す断面図
【図４４】図４３の次の製造工程を示す断面図
【図４５】図４４の次の製造工程を示す断面図
【図４６】図４５の次の製造工程を示す断面図
【図４７】図４６の次の製造工程を示す断面図
【図４８】従来の不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図
【図４９】従来の不揮発性半導体記憶装置の製造方法を示す断面図
【図５０】図４９の次の製造工程を示す断面図
【図５１】図５０の次の製造工程を示す断面図
【図５２】図５１の次の製造工程を示す断面図
【図５３】図５２の次の製造工程を示す断面図
【図５４】図５３の次の製造工程を示す断面図
【図５５】図５４の次の製造工程を示す断面図
【図５６】図５５の次の製造工程を示す断面図
【符号の説明】
【０１２１】
１      記憶素子領域
２      周辺回路領域
２１      半導体基板
２２      熱酸化膜
２３      第１のシリコン窒化膜
２５ａ    素子分離絶縁膜
２５ｂ    素子分離絶縁膜
２８      トンネル酸化膜
２９ａ    浮遊ゲート電極
３１ａ    容量絶縁膜
３４ａ    制御ゲート電極
【図１】
2005123348.tif 000003
【図２】
2005123348.tif 000004
【図３】
2005123348.tif 000005
【図４】
2005123348.tif 000006
【図５】
2005123348.tif 000007
【図６】
2005123348.tif 000008
【図７】
2005123348.tif 000009
【図８】
2005123348.tif 000010
【図９】
2005123348.tif 000011
【図１０】
2005123348.tif 000012
【図１１】
2005123348.tif 000013
【図１２】
2005123348.tif 000014
【図１３】
2005123348.tif 000015
【図１４】
2005123348.tif 000016
【図１５】
2005123348.tif 000017
【図１６】
2005123348.tif 000018
【図１７】
2005123348.tif 000019
【図１８】
2005123348.tif 000020
【図１９】
2005123348.tif 000021
【図２０】
2005123348.tif 000022
【図２１】
2005123348.tif 000023
【図２２】
2005123348.tif 000024
【図２３】
2005123348.tif 000025
【図２４】
2005123348.tif 000026
【図２５】
2005123348.tif 000027
【図２６】
2005123348.tif 000028
【図２７】
2005123348.tif 000029
【図２８】
2005123348.tif 000030
【図２９】
2005123348.tif 000031
【図３０】
2005123348.tif 000032
【図３１】
2005123348.tif 000033
【図３２】
2005123348.tif 000034
【図３３】
2005123348.tif 000035
【図３４】
2005123348.tif 000036
【図３５】
2005123348.tif 000037
【図３６】
2005123348.tif 000038
【図３７】
2005123348.tif 000039
【図３８】
2005123348.tif 000040
【図３９】
2005123348.tif 000041
【図４０】
2005123348.tif 000042
【図４１】
2005123348.tif 000043
【図４２】
2005123348.tif 000044
【図４３】
2005123348.tif 000045
【図４４】
2005123348.tif 000046
【図４５】
2005123348.tif 000047
【図４６】
2005123348.tif 000048
【図４７】
2005123348.tif 000049
【図４８】
2005123348.tif 000050
【図４９】
2005123348.tif 000051
【図５０】
2005123348.tif 000052
【図５１】
2005123348.tif 000053
【図５２】
2005123348.tif 000054
【図５３】
2005123348.tif 000055
【図５４】
2005123348.tif 000056
【図５５】
2005123348.tif 000057
【図５６】
2005123348.tif 000058