(57)【要約】【課題】大きな動作速度、小さなリーク電力を実現できる半導体集積回路、および適用ブロック毎に短時間で最適化が可能な半導体集積回路の作製方法を提供する。【解決手段】電源電位ＶDDと基準電位Ｖｓｓとの間の電流供給ラインに接続された論理回路１１と、論理回路１１と基準電位Ｖｓｓとの間にＮＭＯＳトランジスタからなるスイッチトランジスタ１２とを有し、パワーゲートであるスイッチトランジスタ１２のゲート幅Ｗが、パワーゲートとしてのスイッチトランジスタ１２が適用される半導体集積回路１０の通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１２の基礎特性（Vds-Ids特性）とに基づいて設定されている。【選択図】      図１
2005268694.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と、
上記論理回路への電力供給路に配置され、制御信号に応じて導通状態が制御されるパワーゲートと、を有し、
上記パワーゲートは、スイッチトランジスタを含み、当該スイッチトランジスタのゲート幅は、通常動作時の消費電力と、パワーゲートを適用することによって起こる速度劣化率の許容量と、上記スイッチトランジスタの基礎特性とに基づいて設定されている
半導体集積回路。
【請求項２】
上記スイッチトランジスタのゲート幅は、上記速度劣化率の許容量を許容される電圧降下値に換算した値と上記スイッチトランジスタの基礎特性とに関連付けて設定されている
請求項１記載の半導体集積回路。
【請求項３】
電源電位と、
基準電位と、
論理回路と、
上記論理回路と上記電源電位との間、および上記論理回路と上記基準電位との間のうちの少なくとも一方に配置され、制御信号に応じて導通状態が制御されるパワーゲートと、を有し、
上記パワーゲートは、スイッチトランジスタを含み、当該スイッチトランジスタのゲート幅は、通常動作時の消費電力と、パワーゲートを適用することによって起こる速度劣化率の許容量と、上記スイッチトランジスタの基礎特性とに基づいて設定されている
半導体集積回路。
【請求項４】
上記スイッチトランジスタのゲート幅は、上記速度劣化率の許容量を許容される電圧降下値に換算した値と上記スイッチトランジスタの基礎特性とに関連付けて設定されている
請求項３記載の半導体集積回路。
【請求項５】
上記論理回路とスイッチトランジスタとの接続部は、仮想電位に接続されている
請求項３記載の半導体集積回路。
【請求項６】
論理回路と、上記論理回路への電力供給路に配置され、制御信号に応じて導通状態が制御される所定の手順でゲート幅が設定されるスイッチトランジスタを含むパワーゲートと、を有する半導体集積回路の作製方法であって、
上記スイッチトランジスタのゲート幅の設定手順は、
通常動作時における消費電力を算出する第１ステップと、
パワーゲートを適用することによって起こる速度劣化率の許容量を定める第２ステップと、
上記速度劣化率の許容量を許容される電圧降下値に換算する第３ステップと、
上記電圧降下値と上記スイッチトランジスタの基礎特性とに関連付けて上記ゲート幅を設定する第４ステップと
を有する半導体集積回路の作製方法。
【請求項７】
上記第１ステップにおいては、実動作に近いパターンを用いて、かつ回路活性化率が十分高い条件で消費電流値を算出する
請求項６記載の半導体集積回路の作製方法。
【請求項８】
上記第３ステップにおいて、上記電圧降下値への換算は、電源電圧と回路速度の関係を基に行う
請求項６記載の半導体集積回路の作製方法。
【請求項９】
上記第４ステップにおいては、許容される平均電圧降下値を、スイッチトランジスタのドレインーソース間に生じる電位差の時間平均値として、ドレイン−ソース間の電位差固定の条件下で、上記論理回路が消費する電流を流すために十分な条件を、スイッチトランジスタの電圧−電流特性を基にして決定し、ゲート幅を設定する
請求項６記載の半導体集積回路の作製方法。
【請求項１０】
配置および配線後の物理的データを用いて、電圧降下の解析を行い、当初見積もった電圧降下値以下になるかを検証する第５ステップをさらに有する
請求項６記載の半導体集積回路の作製方法。
【請求項１１】
上記第５ステップにおいては、配置および配線後の物理的データを用いて、上記スイッチトランジスタを抵抗としてモデル化して電圧降下の解析を行う
請求項１０記載の半導体集積回路の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーゲートを適用した半導体集積回路およびその作製方法に係り、特に、パワーゲートに適用されるスイッチトランジスタのゲート幅の設定技術に関するものである。
【背景技術】
【０００２】
＜パワーゲートが適用される背景＞
ディープサブミクロン世代のＬＳＩでは、ＭＯＳトランジスタのしきい値の低下に伴い、ＬＳＩ全体の消費電力に占めるリーク電力の比率が大きくなることが問題となっている。このことは、携帯機器の使用時間への制約や冷却システムへの負荷増大につながるので、今後のＬＳＩ開発にとって低電力技術は必須である。
この状況を鑑みて、リーク電力削減のための低電力技術と期待されるのが、パワーゲートである。使用されるパワースイッチトランジスタの種類、ゲート電圧の与え方などの違いにより、ＭＴＣＭＯＳ（Multi Threshold MOS ）方式や、スーパーカットオフＣＭＯＳ（Super Cut Off CMOS）方式などとも呼ばれる。
【０００３】
＜パワーゲートの概要＞
パワーゲート回路技術は、ＶＤＤ（電源）−論理回路の間、論理回路−ＶＳＳ（グランド）の間、もしくはその両方にパワースイッチトランジスタ（Power Switch Transistor)を挿入することで実現される。
ＶＤＤ（電源）−論理回路の間にパワースイッチトランジスタを挿入する場合には、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタが挿入され、そのゲートが制御端子となる。
論理回路−ＶＳＳ（グランド）の間にパワースイッチトランジスタを挿入する場合には、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタが挿入され、そのゲートが制御端子となる。
パワースイッチトランジスタは、通常動作状態ではオン状態、スタンバイ状態ではオフ状態となるように制御される。
これにより、スタンバイ状態におけるリーク電力が削減される。
【０００４】
ところで、パワーゲート適用前後において、回路の特性が変化する。パワーゲートの適用には、以下の項目について特性を考慮する必要がある。これらの項目はパワースイッチゲート幅Ｗに大きく依存し、なおかつ各項目の間にはトレードオフ関係が存在する。このトレードオフ関係は、ゲート幅Ｗに比例して電流駆動能力が大きくなるというＭＯＳトランジスタの特性によって説明することができる（図９参照）
・動作速度に関しては、小さいＷほど速度劣化は大きくなる、
・スタンバイ状態のリーク電力削減効果に関しては、小さいＷほどリーク電力削減効果は大きい。
【０００５】
理想的な回路特性としては、大きな動作速度、小さなリーク電力を達成することが理想的であるが、上記２項目の間にはトレードオフが存在するので回路仕様に合わせた最適値Ｗを決定することが、重要である。
【０００６】
電源分離による低電力化と比較して、パワーゲートはより小さな回路単位に関して、なおかつより多数の回路ブロックに対して適用が可能である（図１０参照）。これは、パワーゲートの回路構造の単純さによるものである。電源分離では、ウェル（WELL）分離など対策が必要となるので、設計工数や面積オーバーヘッドが大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、パワースイッチトランジスタのゲート幅Ｗの値は、速度劣化とリーク電力削減効果を決定する重要な値であるにもかかわらず、被適用回路に対して最適化するための効率のよいＷ決定方法が存在していなかった。
従来は、適用する回路それぞれにパワースイッチトランジスタを付加した形でシミュレーションを実行することによりＷを決定するか、もしくは経験的なデータに基づきゲート幅Ｗの値を決定していた。
【０００８】
パワーゲートは、小さな回路単位で多数のブロックに適用できる事が利点の一つであるが、シミュレーションを用いる従来技術では適用ブロック毎の最適化に大きな時間を要するので、多数ブロックへの適用は実質的に難しい。
従来技術の、経験に基づいたゲート幅Ｗの決定という方法は、最適値に対するゲート幅Ｗの精度が悪くなりがちである。その結果として、過剰なＷを付加してしまいリーク削減効果を減少させたり、逆に小さなＷを付加してしまい速度劣化が大きくなりすぎたりしていた。このような状況では、パワーゲートの技術を生かしきれていない。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、大きな動作速度、小さなリーク電力を実現できる半導体集積回路、および適用ブロック毎に短時間で最適化が可能な半導体集積回路の作製方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点は、論理回路と、上記論理回路への電力供給路に配置され、制御信号に応じて導通状態が制御されるパワーゲートと、を有し、上記パワーゲートは、スイッチトランジスタを含み、当該スイッチトランジスタのゲート幅は、通常動作時の消費電力と、パワーゲートを適用することによって起こる速度劣化率の許容量と、上記スイッチトランジスタの基礎特性とに基づいて設定されている。
【００１１】
好適には、上記スイッチトランジスタのゲート幅は、上記速度劣化率の許容量を許容される電圧降下値に換算した値と上記スイッチトランジスタの基礎特性とに関連付けて設定されている。
【００１２】
本発明の第２の観点は、電源電位と、基準電位と、論理回路と、上記論理回路と上記電源電位との間、および上記論理回路と上記基準電位との間のうちの少なくとも一方に配置され、制御信号に応じて導通状態が制御されるパワーゲートと、を有し、上記パワーゲートは、スイッチトランジスタを含み、当該スイッチトランジスタのゲート幅は、通常動作時の消費電力と、パワーゲートを適用することによって起こる速度劣化率の許容量と、上記スイッチトランジスタの基礎特性とに基づいて設定されている。
【００１３】
好適には、上記スイッチトランジスタのゲート幅は、上記速度劣化率の許容量を許容される電圧降下値に換算した値と上記スイッチトランジスタの基礎特性とに関連付けて設定されている。
【００１４】
好適には、上記論理回路とスイッチトランジスタとの接続部は、仮想電位に接続されている。
【００１５】
本発明の第３の観点は、論理回路と、上記論理回路への電力供給路に配置され、制御信号に応じて導通状態が制御される所定の手順でゲート幅が設定されるスイッチトランジスタを含むパワーゲートと、を有する半導体集積回路の作製方法であって、上記スイッチトランジスタのゲート幅の設定手順は、通常動作時における消費電力を算出する第１ステップと、パワーゲートを適用することによって起こる速度劣化率の許容量を定める第２ステップと、上記速度劣化率の許容量を許容される電圧降下値に換算する第３ステップと、上記電圧降下値と上記スイッチトランジスタの基礎特性とに関連付けて上記ゲート幅を設定する第４ステップとを有する。
【００１６】
好適には、上記第１ステップにおいては、実動作に近いパターンを用いて、なおかつ回路活性化率が十分高い条件で消費電流値を算出する。
【００１７】
好適には、上記第３ステップにおいて、上記電圧降下値への換算は、電源電圧と回路速度の関係を基に行う。
【００１８】
好適には、上記第４ステップにおいては、許容される平均電圧降下値を、スイッチトランジスタのドレインーソース間に生じる電位差の時間平均値として、ドレイン−ソース間の電位差固定の条件下で、上記論理回路が消費する電流を流すために十分な条件を、スイッチトランジスタの電圧−電流特性を基にして決定し、ゲート幅を設定する。
【００１９】
好適には、配置および配線後の物理的データを用いて、電圧降下の解析を行い、当初見積もった電圧降下値以下になるかを検証する第５ステップをさらに有する。
【００２０】
好適には、上記第５ステップにおいては、配置および配線後の物理的データを用いて、上記スイッチトランジスタを抵抗としてモデル化して電圧降下の解析を行う。
【００２１】
本発明によれば、スイッチトランジスタのゲート幅の設定は、たとえば以下の手順で行われる。
たとえば、半導体集積回路の通常動作時における消費電力を算出する。この場合、消費電流値は想定される動作モードの中で最大になるものを使用する。ゲート幅を正確に見積もるためには、実動作に近いパターンを用いて、なおかつ回路活性化率が十分高い条件で消費電流値を算出する必要がある。
回路仕様として、パワーゲート適用によって起こる速度劣化率の許容値を定める。パワーゲート適用前の動作速度と比較した場合の、パワーゲート適用によって起こる速度劣化の許容値を、仕様として決める。
速度劣化の許容量を、たとえば許容される電圧降下値として換算する。たとえば速度劣化率の電圧降下値への換算は、電源電圧と回路速度の関係を基に行うことができる。
たとえば許容される平均電圧降下値を、スイッチトランジスタのドレインーソース間に生じる電位差の時間平均値として捉えなおす。
速度劣化許容値から決まる平均電圧降下値と等しい電位差が、スイッチトランジスタのドレイン−ソース間に印加されたものとして考え、ドレイン−ソース間の電位差固定の条件下で、ロジック回路が消費する電流を流すために十分な条件を、スイッチトランジスタの電圧−電流曲線を基にして決定し、ゲート幅を決定する。
【発明の効果】
【００２２】
本発明によれば、大きな動作速度、小さなリーク電力を実現できる。
また、適用ブロック毎に短時間で最適化が可能である。
すなわち、電力見積もりと、トランジスタの基礎特性のみで決定できることから、ゲート幅の決定に際して配置などの物理的な要因を考慮する必要がなく、設計の初期段階で決めることができる。
パワーゲート被適用回路の消費電流値、仕様として与えるパワーゲートによる速度劣化の許容値、パワースイッチトランジスタの基本特性のみ分かればゲート幅の値を決定できるので、追加工数が少なくて済む。
パワーゲート被適用回路の消費電流値の算出は、パワーゲート適用・非適用にかかわらず行われるので、これに関する追加工数はない。
パワーゲートによる速度劣化の許容値は、回路仕様として定めるものなので、実質的な作業はない。パワースイッチトランジスタの基本特性は、パワーゲート適用・非適用にかかわらず回路設計の際には必ず用意されるものなので、これに関しても追加工数はない。
ゲート幅Ｗ値の算出が容易なので、多数の回路ブロックへの適用可能である。また、スイッチトランジスタの基本特性を基にしてゲート幅の値を決定することから、高精度である。
パワーゲート適用による速度劣化の検証において、スイッチトランジスタを理想的な抵抗として見積もるので検証が容易である。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施形態を図面に関連付けて説明する。
【００２４】
＜第１実施形態＞
図１は、本発明に係るパワーゲートを適用した半導体集積回路の第１の実施形態を示す回路図である。
【００２５】
図１の半導体集積回路１０は、論理回路１１とパワーゲートとしてのスイッチトランジスタ１２により構成されている。図１の場合、スイッチトランジスタ１２は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより構成される。
論理回路１１は、電源電位ＶDDと基準電位Ｖｓｓとの間の電流供給ラインに接続され、論理回路１１と基準電位Ｖｓｓとの間にＮＭＯＳトランジスタからなるスイッチトランジスタ１２が挿入されている。具体的には、スイッチトランジスタ１２のソースが基準電位Ｖｓｓに接続され、ドレインが仮想基準電位ＶＶｓｓに接続され、仮想基準電位ＶＶｓｓが論理回路１１に接続されている。
スイッチトランジスタ１２のゲート端子が制御端子となり、制御信号ＣＮＴにより導通状態が制御される。具体的には、半導体集積回路１０が通常動作状態では導通状態（オン状態）となり、スタンバイ状態では非導通状態（オフ状態）となるように制御される。
そして、スイッチトランジスタ１２のゲート幅Ｗを、後で詳述するように、パワーゲートとしてのスイッチトランジスタ１２が適用される半導体集積回路１０の通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１２の基礎特性（Vds-Ids特性）とに基づいて設定することにより、大きな動作速度を実現し、しかも、スタンバイ状態におけるリーク電力を削減している。
【００２６】
図２（Ａ）〜（Ｃ）に、図１の半導体集積回路１０におけるパワーゲートの動作状態を示す。図２（Ａ）が制御信号を、図２（Ｂ）がパワーゲートに流れる電流の遷移を、図２（Ｃ）が仮想基準電位の遷移を示している。
【００２７】
制御信号ＣＮＴがハイレベル（電源電圧レベル）のときに、スイッチトランジスタ１２がオン状態となり、略一定の電流が流れる。
制御信号ＣＮＴがローレベル（０Ｖ）に切り替わると、スイッチトランジスタ１２がオフ状態に切り替わり、スイッチトランジスタ１２を流れる電流が、大幅に減少する。このとき、仮想電源ラインに電荷が蓄積され、電源電圧ＶDDより低い電位となる。
制御信号ＣＮＴがハイレベルに切り替わると、スイッチトランジスタ１２がオン状態に切り替わる。このとき仮想電源ラインに蓄積されていた電荷も含めてスイッチトランジスタ１２を流れる。したがって、従って、仮想電源ラインの電位の基準電位と略等しくなる。
【００２８】
図３は、本発明に係る半導体集積回路を設計するための集積回路設計装置の構成例を示すブロック図である。
【００２９】
この集積回路設計装置２０は、図３に示すように、コンピュータ２１と、プログラム記憶部２２と、データ記憶部２３と、表示装置２４と、インタフェース部２５とを有する。
【００３０】
コンピュータ２１は、プログラム記憶部２０に記憶される集積回路設計プログラムを読み出してこれを実行し、集積回路の設計にかかわる後述の処理、具体的には、パワーゲートのゲート幅の設定に関する演算等の各種処理を行う。
【００３１】
プログラム記憶部２２は、コンピュータ２１に実行させる集積回路設計プログラムを記憶する。
【００３２】
データ記憶部２３は、コンピュータ２１における処理の実行過程で用いられるデータや、実行結果データを記憶する。たとえば、ＲＴＬ電力見積値、仕様として与えるパワーゲートを適用することによって起こる速度劣化率の許容量、スイッチトランジスタがオン状態にあって電流が流れることによる電圧降下値（ＩＲ−Ｄｒｏｐ値ともいう）に換算するテーブル、パワースイッチトランジスタとして採用するトランジスタのＶｄｓ−Ｉｄｓ特性表、集積回路設計プログラムによって処理される回路データ等を記憶する。
【００３３】
表示部２４は、コンピュータ２１の制御に従ってＶｄｓ−Ｉｄｓ特性表等の所定の画像を表示する。たとえば、集積回路設計プログラムの実行に伴う種々の画像として、ユーザに命令の入力を促す画像や、シミュレーションの実行結果の画像等を表示する。
なお、Ｖｄｓはドレイン−ソース間電圧、Ｉｄｓはドレイン−ソース間に流れる電流を示している。
【００３４】
インタフェース部２５は、たとえばキーボードやマウスなど、コンピュータ２１にユーザからの情報を入力するための装置を含む。また、光ディスク装置やネットワークインタフェース装置など、集積回路設計装置２０において処理する回路データを入出力するための装置を含む。
【００３５】
以下に、半導体集積回路のおけるパワーゲートのゲート幅の設定手順を、図４および図５に関連付けて詳細に説明する。
図４は、本発明に係る半導体集積回路おけるパワーゲートのゲート幅の設定手順を示すフローチャートである。
図５は、本発明に係る半導体集積回路おけるパワーゲートのゲート幅の設定手順を模式的に示す図である。
【００３６】
ステップＳＴ１：パワーゲートを適用した半導体集積回路（被適用回路）の通常動作時における消費電流を算出する。
パワーゲート被適用回路の、パワーゲート適用前の状態における消費電流値を算出する。実用上は、消費電流値の算出はＲＴレベルにおけるシミュレーション結果を元にＥＤＡツールが算出する。
消費電流値は時間平均値として得られればよい。ＲＴレベルのシミュレーションを基にして消費電流値を算出するので、時間平均値として得られる以上の精度は望めないからである。
消費電流値は想定される動作モードの中で最大になるものを使用する。ゲート幅Ｗを正確に見積もるためには、実動作に近いパターンを用いて、なおかつ回路活性化率が十分高い条件で消費電流値を算出しなければならない。
【００３７】
ステップＳＴ２：回路仕様として、パワーゲート適用によって起こる速度劣化率の許容値を定める。
パワーゲート適用前の動作速度と比較した場合の、パワーゲート適用によって起こる速度劣化の許容値を、仕様として決める。
パワーゲート化は、トランジスタのスタック段数を増やすことと等価なので、速度劣化は避けられない問題である。
【００３８】
ステップＳＴ３：速度劣化の許容値を、許容される平均ＩＲ−ＤＲＯＰ値として換算する。
速度劣化率のＩＲ−ＤＲＯＰ値への換算は、電源電圧と回路速度の関係を基に行うことができる。
電源電圧と回路速度の関係は、パワーゲート適用／非適用によらず通常のＬＳＩ設計では標準的基礎データとして与えられるものである。
【００３９】
ステップＳＴ４：許容される平均ＩＲ−ＤＲＯＰ値を、パワースイッチトランジスタのドレインーソース間に生じる電位差の時間平均値として捉えなおす。
つまり、パワーゲート適用による速度劣化を、パワースイッチトランジスタにおける電圧降下の影響であると捉えなおす。この電圧降下は、ロジック回路から見るとＩＲ−ＤＲＯＰ（電圧降下）が発生していることに相当するとみなせる。
【００４０】
ステップＳＴ５：パワースイッチトランジスタの決定
速度劣化許容値から決まる平均ＩＲ−ＤＲＯＰ値と等しい電位差が、パワースイッチトランジスタのドレイン−ソース間に印加されたものとして考える。ドレイン−ソース間の電位差固定の条件下で、ロジック回路が消費する電流を流すために十分な条件を、トランジスタのＶｄｓ−Ｉｄｓ曲線を基にして決定する。
具体的には次の３項目を決定することになる。すなわち、（１）パワースイッチトランジスタの種類、（２）パワースイッチトランジスタのゲート電圧Vgs 、（３）ゲート幅Ｗ、である。
【００４１】
ステップＳＴ６：配置および配線（Ｐｌａｃｅ＆Ｒｏｕｔｅ：Ｐ＆Ｒ）
決定されたスイッチトランジスタで、物理設計を行う。
上述した（２）のパワースイッチトランジスタのゲート電圧Ｖｇｓで制御を行う回路構成で、（１）のパワースイッチトランジスタの種類、（３）のゲート幅Ｗを適用して配置および配線（Ｐ＆Ｒ）を行う。
【００４２】
ステップＳＴ７：検証
配置および配線（Ｐ＆Ｒ）後の物理的（Physical）データを用いて、ＩＲ−ＤＲＯＰ解析を行い、当初見積もったＩＲ−ＤＲＯＰ値以下になるかを検証する。
ＩＲ−ＤＲＯＰ解析は、パワースイッチトランジスタを含めた形で行う。パワースイッチトランジスタは、理想的な抵抗Ｒとしてモデル化する。このモデル化は、一般的にドレイン−ソース間電圧Ｖｄｓが電源電圧と比較して小さな領域では妥当な近似になっている。実用上も、パワーゲート適用による速度劣化を１０％以下に抑えることが想定されるので、このモデル化に問題はない。
【００４３】
以上説明したように、本実施形態に形態によれば、電源電位ＶDDと基準電位Ｖｓｓとの間の電流供給ラインに接続された論理回路１１と、論理回路１１と基準電位Ｖｓｓとの間にＮＭＯＳトランジスタからなるスイッチトランジスタ１２とを有し、パワーゲートであるスイッチトランジスタ１２のゲート幅Ｗが、パワーゲートとしてのスイッチトランジスタ１２が適用される半導体集積回路１０の通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１２の基礎特性（Vds-Ids特性）とに基づいて設定されているので、以下の効果を得ることができる。
【００４４】
大きな動作速度を実現でき、しかも、スタンバイ状態におけるリーク電力を削減することができる。
【００４５】
また、ＲＴレベルの電力見積もりと、トランジスタの基礎特性のみで決定できることから、ゲート幅Ｗの決定に際して配置などの物理的な要因を考慮する必要がなく、設計の初期段階で決めることができる。
パワーゲート被適用回路の消費電流値、仕様として与えるパワーゲートによる速度劣化の許容値、パワースイッチトランジスタの基本特性のみ分かればＷ値を決定できるので、追加工数が少なくて済む。
パワーゲート被適用回路の消費電流値の算出は、パワーゲート適用・非適用にかかわらず行われるので、これに関する追加工数はない。
パワーゲートによる速度劣化の許容値は、回路仕様として定めるものなので、実質的な作業はない。パワースイッチトランジスタの基本特性は、パワーゲート適用・非適用にかかわらず回路設計の際には必ず用意されるものなので、これに関しても追加工数はない。
ゲート幅Ｗ値の算出が容易なので、多数の回路ブロックへの適用可能である。また、スイッチトランジスタの基本特性を基にしてＷ値を決定するので、高精度である。
パワーゲート適用による速度劣化の検証において、スイッチトランジスタを理想的な抵抗として見積もるので検証が容易である。
【００４６】
以下に、本発明の変形例を列挙する。
上記設計フローを多数の回路ブロックに適用し、独立したパワーゲート回路を複数備えるＬＳＩとして構築できる。
上記設計フローをプログラム化することによって、設計の自動化が可能である。
トランジスタのＩonとＩoff の比が大きなトランジスタがスイッチトランジスタとして有利であることを、スイッチトランジスタを選択する際にあらかじめ考慮しておいてもよい。
パワーゲート適用による面積増加も考えに入れて、面積と速度劣化と電力削減効果のトレードオフを考慮して最適化する方法も考えられる。
トランジスタのソースバイアス効果を考慮して、遅延ペナルティ（Delay Penalty）を計算することにより、精度向上が可能である。
電源網におけるＩＲ−ＤＲＯＰマージン値と合わせて、最適化を行う事も可能である。
【００４７】
＜第２実施形態＞
図６は、本発明に係るパワーゲートを適用した半導体集積回路の第２の実施形態を示す回路図である。
図６においては、理解を容易にするために図１と同一構成部分は同一符号をもって表している。
【００４８】
図６の半導体集積回路１０Ａは、論理回路１１とパワーゲートとしてのスイッチトランジスタ１３により構成されている。図６の場合、スイッチトランジスタ１３は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより構成される。
論理回路１１は、電源電位ＶDDと基準電位Ｖｓｓとの間の電流供給ラインに接続され、論理回路１１と電源電位ＶDDとの間にＰＭＯＳトランジスタからなるスイッチトランジスタ１３が挿入されている。具体的には、スイッチトランジスタ１３のソースが電源電位ＶDDに接続され、ドレインが仮想電源電位ＶＶDDに接続され、仮想電源電位ＶＶDDが論理回路１１に接続されている。
スイッチトランジスタ１３のゲート端子が制御端子となり、制御信号ＣＮＴにより導通状態が制御される。具体的には、半導体集積回路１０Ａが通常動作状態では導通状態（オン状態）となり、スタンバイ状態では非導通状態（オフ状態）となるように制御される。
そして、スイッチトランジスタ１３のゲート幅Ｗを、上述したように、パワーゲートとしてのスイッチトランジスタ１３が適用される半導体集積回路１０Ａの通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１３の基礎特性（Vds-Ids特性）とに基づいて設定することにより、大きな動作速度を実現し、しかも、スタンバイ状態におけるリーク電力を削減している。
【００４９】
＜第３実施形態＞
図７は、本発明に係るパワーゲートを適用した半導体集積回路の第３の実施形態を示す回路図である。
図７においては、理解を容易にするために図１および図６と同一構成部分は同一符号をもって表している。
【００５０】
図７の半導体集積回路１０Ｂは、論理回路１１とパワーゲートとしてのスイッチトランジスタ１２，１３により構成されている。図７の場合、スイッチトランジスタ１２は、ＮＭＯＳトランジスタにより構成され、スイッチトランジスタ１３は、ＰＭＯＳトランジスタにより構成される。
論理回路１１は、電源電位ＶDDと基準電位Ｖｓｓとの間の電流供給ラインに接続され、論理回路１１と基準電位Ｖｓｓとの間にＮＭＯＳトランジスタからなるスイッチトランジスタ１２が挿入されている。具体的には、スイッチトランジスタ１２のソースが基準電位Ｖｓｓに接続され、ドレインが仮想基準電位ＶＶｓｓに接続され、仮想基準電位ＶＶｓｓが論理回路１１に接続されている。
そして、論理回路１１と電源電位ＶDDとの間にＰＭＯＳトランジスタからなるスイッチトランジスタ１３が挿入されている。具体的には、スイッチトランジスタ１３のソースが電源電位ＶDDに接続され、ドレインが仮想電源電位ＶＶDDに接続され、仮想電源電位ＶＶDDが論理回路１１に接続されている。
スイッチトランジスタ１２，１３のゲート端子が制御端子となり、制御信号ＣＮＴによりスイッチトランジスタ１２の導通状態が制御され、制御信号ＣＮＴの反転信号（逆相信号）ＸＣＮＴによりスイッチトランジスタ１３の導通状態が制御される。具体的には、半導体集積回路１０Ｂが通常動作状態では導通状態（オン状態）となり、スタンバイ状態では非導通状態（オフ状態）となるように制御される。
そして、スイッチトランジスタ１２，１３のゲート幅Ｗを、上述したように、パワーゲートとしてのスイッチトランジスタ１２，１３が適用される半導体集積回路１０Ｂの通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１２，１３の基礎特性（Vds-Ids特性）とに基づいて設定することにより、大きな動作速度を実現し、しかも、スタンバイ状態におけるリーク電力を削減している。
【００５１】
＜第４実施形態＞
図８は、本発明に係るパワーゲートを適用した半導体集積回路の第４の実施形態を示す回路図である。
図８においては、理解を容易にするために図７と同一構成部分は同一符号をもって表している。
【００５２】
図８の半導体集積回路１０Ｃは、論理回路１１とパワーゲートとしてのスイッチトランジスタ１２，１３により構成されている。図８の場合、スイッチトランジスタ１２は、ＮＭＯＳトランジスタにより構成され、スイッチトランジスタ１３は、ＰＭＯＳトランジスタにより構成される。
論理回路１１は、電源電位ＶDDと基準電位Ｖｓｓとの間の２つの第１および第２の電流供給ラインに接続され、第１の電流供給ラインにおいて論理回路１１と基準電位Ｖｓｓとの間にＮＭＯＳトランジスタからなるスイッチトランジスタ１２が挿入されている。具体的には、スイッチトランジスタ１２のソースが基準電位Ｖｓｓに接続され、ドレインが仮想基準電位ＶＶｓｓに接続され、仮想基準電位ＶＶｓｓが論理回路１１に接続されている。
そして、第２の電流供給ラインにおいて論理回路１１と電源電位ＶDDとの間にＰＭＯＳトランジスタからなるスイッチトランジスタ１３が挿入されている。具体的には、スイッチトランジスタ１３のソースが電源電位ＶDDに接続され、ドレインが仮想電源電位ＶＶDDに接続され、仮想電源電位ＶＶDDが論理回路１１に接続されている。
スイッチトランジスタ１２，１３のゲート端子が制御端子となり、制御信号ＣＮＴによりスイッチトランジスタ１２の導通状態が制御され、制御信号ＣＮＴの反転信号（逆相信号）ＸＣＮＴによりスイッチトランジスタ１３の導通状態が制御される。具体的には、半導体集積回路１０Ｃが通常動作状態では導通状態（オン状態）となり、スタンバイ状態では非導通状態（オフ状態）となるように制御される。
そして、スイッチトランジスタ１２，１３のゲート幅Ｗを、上述したように、パワーゲートとしてのスイッチトランジスタ１２，１３が適用される半導体集積回路１０Ｃの通常動作時の消費電力（消費電流）と、パワーゲートを適用することによって起こる速度劣化率の許容量と、スイッチトランジスタ１２，１３の基礎特性（Vds-Ids特性）とに基づいて設定することにより、大きな動作速度を実現し、しかも、スタンバイ状態におけるリーク電力を削減している。
【図面の簡単な説明】
【００５３】
【図１】本発明に係るパワーゲートを適用した半導体集積回路の第１の実施形態を示す回路図である。
【図２】図１の半導体集積回路におけるパワーゲートの動作状態を示す図である。
【図３】本発明に係る半導体集積回路を設計するための集積回路設計装置の構成例を示すブロック図である。
【図４】本発明に係る半導体集積回路おけるパワーゲートのゲート幅の設定手順を示すフローチャートである。
【図５】本発明に係る半導体集積回路おけるパワーゲートのゲート幅の設定手順を模式的に示す図である。
【図６】本発明に係るパワーゲートを適用した半導体集積回路の第２の実施形態を示す回路図である。
【図７】本発明に係るパワーゲートを適用した半導体集積回路の第３の実施形態を示す回路図である。
【図８】本発明に係るパワーゲートを適用した半導体集積回路の第４の実施形態を示す回路図である。
【図９】パワーゲートの適用において考慮すべき項目間にトレードオフ関係が存在することを説明するための図である。
【図１０】電源分離による低電力化と比較して、パワーゲートはより小さな回路単位に関して、なおかつより多数の回路ブロックに対して適用が可能であることを説明するための図である。
【符号の説明】
【００５４】
１０，１０Ａ〜１０Ｃ…半導体集積回路、１１…論理回路、１２，１３…パワーゲートとしてのパワースイッチトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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