(57)【要約】    【課題】  ツェナーザッピングの印加電流が基板にリークすることを防止し、ツェナーザップ後の金属抵抗値が安定となる製造方法を提供する。    【解決手段】  ツェナーザッピング用ダイオードを第１の拡散層５に構成し、この第１の拡散層５上に形成される第１の酸化膜６と、前記第１の拡散層５の周縁領域に形成された該第１の拡散層５より濃度の高い第２の拡散層８上に形成した第２の酸化膜９とをマスクとして用いて、素子分離領域となる第３の拡散層１０を自己整合で形成することにより、ツェナーザッピング時に発生する半導体基板１との寄生トランジスタを抑制し、電流経路を一定としてツェナーザップ後の金属配線２４の形状あるいは方向性を安定させる。【選択図】    図１
2005079153.tif 000002
【特許請求の範囲】
【請求項１】
外部から逆方向電圧を印加しツェナーザップ用ダイオードを短絡させるトリミング回路において、前記ツェナーザップ用ダイオードが第１の拡散層の領域内に構成され、前記第１の拡散層の周縁領域に第２の拡散層が形成され、前記第１の拡散層および第２の拡散層を除いた領域に形成された第３の拡散層が素子分離領域を構成する半導体装置の製造方法であって、
第１導電型の半導体基板上に窒化膜を形成する工程と、
前記半導体基板上に第１の開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、
前記第１のレジスト膜をマスクにイオン注入して前記半導体基板の表面に第２導電型の前記第１の拡散層を形成する工程と、
前記窒化膜をマスクに前記第１の拡散層の表面を選択的に酸化して第１の酸化膜を形成する工程と、
前記半導体基板上の前記第１の酸化膜と該第１の酸化膜の外縁領域を含む領域に設ける第２の開口部および該第２の開口部とは別の領域に設ける第３の開口部を有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、
前記第１の酸化膜と前記第２のレジスト膜をマスクにイオン注入して前記半導体基板の表面に前記第１の拡散層よりも濃度の高い第２導電型の前記第２の拡散層を形成する工程と、
前記窒化膜をマスクに前記第２の拡散層の表面を選択的に酸化して第２の酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記第１の酸化膜と前記第２の酸化膜をマスクにイオン注入して前記半導体基板の表面に第１導電型の前記第３の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ツェナーザップ用ダイオードの素子領域を前記第１の拡散層と該第１の拡散層の周縁領域に形成された第２の拡散層で構成し、第１のバイポーラトランジスタの内部コレクタを前記第１の拡散層と同じ不純物濃度および拡散深さで構成し、第２のバイポーラトランジスタのコレクタの内部を前記第２の拡散層と同じ不純物濃度および拡散深さで構成し、素子分離領域を前記第１の拡散層および第２の拡散層を除いた領域に形成された前記第３の拡散層で構成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーザップ用ダイオードの素子領域を有する半導体装置を製造する製造方法に関するものである。
【背景技術】
【０００２】
一般に、アナログ量の信号処理をする集積回路（以下、ＩＣと略す）にはバイポーラトランジスタ（以下、バイポーラＴｒと略す）が広く用いられている。ＩＣの特性は製造工程のばらつきによりＩＣ内部の抵抗値あるいはトランジスタの特性が設計値とずれることがある。製造工程のばらつきより極めて小さく高精度なＩＣの特性を実現する方法として、調整用の抵抗あるいは回路にツェナーダイオードを接続させて、ツェナーダイオードのＰＮ接合に逆方向の電力を印加し破壊させてトリミングを行うツェナーザッピング方法がある。このツェナーザッピングとしては、例えば、特許文献１に記載されたようなＩＣが用いられる。
【０００３】
図４は特許文献１に記載されている回路特性をトリミングする従来の半導体集積回路を示す回路図であり、３１はツェナーザッピング用ダイオード、３３は高電位側端子、３４は低電位側端子、３５，３６は周辺回路であって、高電位側端子３３に高電圧を印加して低電位側端子３４に低電圧を印加する、高電位側端子３３から低電位側端子３４へ定電流を印加し、ツェナーザッピング用ダイオード３１のアノードとカソード間のＰＮ接合を破壊させて、カソードの金属配線の一部を溶融させてアノードとカソード間を短絡させるようにしている。
【０００４】
以下、従来の半導体装置の製造方法について図３（ａ）〜（ｄ）を参照しながら説明する。
【０００５】
図３（ａ）〜（ｄ）はエピタキシャル層を成長しない（以下、エピ成長と略す）従来のツェナーザップ用ダイオードの製造方法を示す途中工程の断面図である。なお、この製造方法はほとんど周知の技術で製造されるので一部の工程断面図を省略している。また、図面が煩雑になるので一部のハッチングを省略している。
【０００６】
まず、Ｐ型シリコンからなる半導体基板１に熱酸化して下地酸化膜２とＣＶＤ法を用いて窒化膜３を形成する。その後、第１のレジスト膜４を塗布してホトリソグラフィ技術（以下、ホト技術と略す）により開口部を設けて、窒化膜３を選択的に除去する。その後、リンなどの不純物を用いて１００〜２００ｋｅＶの加速電圧で１×１０12〜１×１０13ｃｍ-2のドーズ量をイオン注入して、第１のＮ型拡散層５を形成する（図３（ａ））。この後、熱処理により第１のＮ型拡散層５は、その拡散深さが４〜６μｍで、表面濃度が３×１０15〜２×１０16ｃｍ-3になり、最終的にツェナーザップ用ダイオードの素子領域となる。
【０００７】
次に、窒化膜３を除去した後、第２のレジスト膜７ｂを塗布してホト技術により第１のＮ型拡散層５を除いた半導体基板１上にレジスト膜７ｂを開口し、ボロンをイオン注入して第３のＰ型拡散層１０を形成する（図３（ｂ））。この後、熱処理により第３のＰ型拡散層１０は、その拡散深さが２〜３μｍになり、最終的に素子分離になる。
【０００８】
次に、第３のレジスト膜１２を塗布してホト技術により所定領域を開口してボロンをイオン注入して、第１のＮ型拡散層５の表面にツェナーザップ用ダイオードのＰ型アノード１３を形成する（図３（ｃ））。
【０００９】
次に、下地酸化膜２を除去した後、ホト技術により所定領域を開口して砒素などをイオン注入して、Ｐ型アノード１３の表面にＮ＋型カソード１５を形成する。そしてボロンなどをイオン注入して、Ｐ型アノード１３表面にＰ＋型拡散層の外部アノード１６を形成する。その後、半導体基板１の表面に保護酸化膜１７を形成し、ＣＶＤ法によりフィールド酸化膜１８を形成する。最後に、カソード電極１９とアノード電極２０とを形成して、（図３（ｄ））に示すツェナーザップ用ダイオードが製造される。
【００１０】
以上のように形成されたツェナーザップ用ダイオードのカソード電極１９とアノード電極２０の間に高電圧を印加し、ツェナーザッピングが開始する電位差以上の電圧になると、Ｐ型アノード１３とＮ＋型カソード１５間のＰＮ接合が破壊して、カソードの金属配線の一部が溶融されてアノードとカソード間は金属配線２４で短絡される。
【００１１】
図５は、前記ツェナーザッピングが開始されるまでのカソード電圧と電流の関係を示したものである。この降伏電圧は約３．５Ｖであるが、さらに高電圧を印加し、カソード電流が２０〜３００ｍＡ流れる約３５Ｖよりツェナーザッピングがなされる。
【特許文献１】特開平７−２２５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記図３（ａ）〜（ｄ）にて説明した従来の技術では、カソード１５が降伏電圧以上となり、アノード１３にリーク電流が流れているのでツェナーザッピングが開始されるまで、アノード１３と半導体基板１間に寄生のバイポーラトランジスタが動作してツェナーザップの電流のうち一部がツェナーザップの素子領域５の表面を介して基板に流れ込む。この場合、破壊時の電流経路が一定しないのでアノード１３とカソード１５間を短絡させる金属配線２４の形状あるいは方向性にばらつきを生じる。すなわち、短絡された金属配線２４の形状は、模式的であるが図３（ｄ）に示すようにばらついたものとなる。
【００１３】
そのため、ツェナーザップ後の抵抗値もばらつきが残り精度の良い調整ができず、アナログ回路の特性を悪くする。従来例では、以上のようにさまざまな問題があった。
【００１４】
本発明は、前記の問題を解決するものであり、アノードとカソード間を短絡させる金属配線の形状あるいは方向性を安定することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記目的を達成するため、請求項１に記載の発明は、外部から逆方向電圧を印加しツェナーザップ用ダイオードを短絡させるトリミング回路において、前記ツェナーザップ用ダイオードが第１の拡散層の領域内に構成され、前記第１の拡散層の周縁領域に第２の拡散層が形成され、前記第１の拡散層および第２の拡散層を除いた領域に形成された第３の拡散層が素子分離領域を構成する半導体装置の製造方法であって、第１導電型の半導体基板上に窒化膜を形成する工程と、前記半導体基板上に第１の開口部を有する第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、前記第１のレジスト膜をマスクにイオン注入して前記半導体基板の表面に第２導電型の前記第１の拡散層を形成する工程と、前記窒化膜をマスクに前記第１の拡散層の表面を選択的に酸化して第１の酸化膜を形成する工程と、前記半導体基板上の前記第１の酸化膜と該第１の酸化膜の外縁領域を含む領域に設ける第２の開口部および該第２の開口部とは別の領域に設ける第３の開口部を有する第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、前記第１の酸化膜と前記第２のレジスト膜をマスクにイオン注入して前記半導体基板の表面に前記第１の拡散層よりも濃度の高い第２導電型の前記第２の拡散層を形成する工程と、前記窒化膜をマスクに前記第２の拡散層の表面を選択的に酸化して第２の酸化膜を形成する工程と、前記窒化膜を除去する工程と、前記第１の酸化膜と前記第２の酸化膜をマスクにイオン注入して前記半導体基板の表面に第１導電型の前記第３の拡散層を形成する工程を有することを特徴とする。
【００１６】
この構成によって、ツェナーザップ用ダイオードの素子領域となる第１の拡散層の上に形成した第１の酸化膜と、この第１の酸化膜の外縁部を含む領域の開口部に第１の拡散層より濃度の高い第２の拡散層を形成するため、ツェナーザップ時の寄生のバイポーラトランジスタを抑制することができ、ツェナーザップの電流が基板に流れることを防止し、安定したツェナーザッピングができる。
【００１７】
請求項２に記載の発明は、請求項１記載の半導体装置の製造方法において、ツェナーザップ用ダイオードの素子領域を第１の拡散層と該第１の拡散層の周縁領域に形成された第２の拡散層で構成し、第１のバイポーラトランジスタの内部コレクタを前記第１の拡散層と同じ不純物濃度および拡散深さで構成し、第２のバイポーラトランジスタのコレクタの内部を前記第２の拡散層と同じ不純物濃度および拡散深さで構成し、素子分離領域を前記第１の拡散層および第２の拡散層を除いた領域に形成された第３の拡散層で構成することを特徴とする。
【００１８】
この構成によって、高耐圧バイポーラトランジスタ（以下、バイポーラＴｒと略す）の内部コレクタは、ツェナーザップ用ダイオードの素子領域である第１の拡散層と同時に形成され、低耐圧バイポーラＴｒの内部コレクタはツェナーザップ用ダイオードの素子領域である第１の拡散層の周縁に構成する第２の拡散層と同時に形成されるため、新たな製造工程を付加しないで、安定なトリミングができるツェナーザップ用ダイオードと高耐圧バイポーラＴｒと低耐圧バイポーラＴｒとを同一基板に内蔵することができる。さらに、素子分離領域となる第３の拡散層は、第１の拡散層と第２の拡散層を除いた領域に自己整合で形成されるため、各素子面積を縮小することができる。
【発明の効果】
【００１９】
請求項１に記載の半導体装置の製造方法では、ツェナーザップ用ダイオードの素子領域となる第１の拡散層の上に形成した第１の酸化膜と、この第１の酸化膜の外縁部を含む領域の開口部に第１の拡散層より濃度の高い第２の拡散層を形成するため、ツェナーザップの電流が基板に流れ込むことを低減することができる。さらに、ツェナーザップの電流がダイオード周辺回路に回り込むことを防ぎ、周辺回路素子の破壊を防ぐことができる。
【００２０】
したがって、本発明によれば、安定なトリミングができるツェナーザップ用ダイオードを内蔵した優れた半導体装置の製造方法が実現する。
【００２１】
請求項２に記載の半導体装置の製造方法では、高耐圧Ｔｒの内部コレクタはツェナーザップ用ダイオードの素子領域である第１の拡散層と同時に形成され、低耐圧バイポーラＴｒの内部コレクタがツェナーザップ用ダイオードの素子領域である第１の拡散層の周縁に構成する第２の拡散層と同時に形成されるため、新たな製造工程を付加しないで、安定なトリミングができるツェナーザップ用ダイオードと高耐圧バイポーラＴｒと低耐圧バイポーラＴｒを同一基板に内蔵することができる。さらに、素子分離になる第３の拡散層は第１の拡散層と第２の拡散層を除いた領域に自己整合で形成されるため、各素子面積を縮小することができる。
【００２２】
したがって、本発明によれば、製造工程を付加することなく、高耐圧ＮＰＮＴｒと低耐圧ＮＰＮＴｒで構成されるアナログ回路に対して安定なトリミングを行うことができるツェナーザップ用ダイオードを内蔵した優れた半導体装置の製造方法が実現する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態を図面を参照して説明する。
【００２４】
（実施形態１）
図１（ａ）〜（ｅ）は本発明の実施形態１における半導体装置の製造方法を説明するための各途中工程を示す断面図である。なお、以下の説明において、従来例と共通の構成要素には同一符号を付して説明している。
【００２５】
まず、Ｐ型不純物を含む比抵抗が１０〜２０Ω・ｃｍで面方位が（１００）のシリコンからなる半導体基板１に、熱酸化により下地酸化膜２を約５０ｎｍの膜厚で形成し、ＣＶＤ法を用いて窒化膜３を約１００ｎｍの膜厚で形成する。その後、第１のレジスト膜４を塗布してホト技術により第１の開口部を設けて、窒化膜３を選択的に除去する。その後、１００〜２００ｋｅＶの加速電圧で１×１０12〜１×１０13ｃｍ-2のドーズ量のリンなどをイオン注入して第１のＮ型拡散層５を形成する（図１（ａ））。この後、１１００〜１２５０℃の熱処理により第１のＮ型拡散層５は、その拡散深さが４〜６μｍになり、ツェナーザップ用ダイオードの素子領域の一部となる。
【００２６】
次に、ＬＯＣＯＳ法を用いて第１のＮ型拡散層５の表面に第１の酸化膜６を１５０〜３００ｎｍの膜厚で形成する。その後、第２のレジスト膜７を塗布してホト技術により、第１の酸化膜６及びその周縁領域を含む領域に第２の開口部を設けて、第２の開口部の中に露出した窒化膜３を選択的に除去する。その後、第１の酸化膜６と第２のレジスト膜７をマスクに、６０〜１６０ｋｅＶの加速電圧で５×１０12〜３×１０13ｃｍ-2のドーズ量のリンなどをイオン注入して第２のＮ型拡散層８を形成する（図１（ｂ））。この後、熱処理により第２のＮ型拡散層８の拡散深さは２〜３μｍになり、第１のＮ型拡散層５と第２のＮ型拡散層８が最終的にツェナーザップ用ダイオードの素子領域となる。
【００２７】
次に、ＬＯＣＯＳ法を用いて第２のＮ型拡散層８の表面に第２の酸化膜９を１５０〜３００ｎｍの膜厚で形成した後、窒化膜３を熱燐酸を用いて除去する。その後、第１の酸化膜６と第２の酸化膜９をマスクに露出した下地酸化膜２だけを通して、５０ｋｅＶ以下の低い加速電圧でボロンをイオン注入して第３のＰ型拡散層１０を形成する（図１（ｃ））。この後、熱処理により第３のＰ型拡散層１０は、その拡散深さが２〜３μｍになり、最終的に素子分離になる。
【００２８】
次に、下地酸化膜２と第１の酸化膜６と第２の酸化膜９を全て除去した後、半導体基板１の表面に第３の酸化膜１１を１０〜２０ｎｍの膜厚で形成する。その後、第３のレジスト膜１２を選択的に開口して６０〜１００ｋｅＶの加速電圧で１×１０12〜１×１０13ｃｍ-2程度のドーズ量のボロンをイオン注入して、第１のＮ型拡散層５の表面にツェナーザップ用ダイオードのＰ型アノード１３を形成する。Ｐ型アノード１３の濃度プロファイルは、表面濃度が１×１０17〜９×１０18ｃｍ-3、深さが０．４〜０．８μｍである（図１（ｄ））。
【００２９】
次に、第３の酸化膜１２を除去した後、ホト技術を用いて選択的に砒素などをイオン注入して、Ｐ型アノード１３の表面にツェナーザップ用ダイオードのＮ＋型カソード１５を形成する。Ｎ＋型カソード１５の濃度プロファイルは、表面濃度が２×１０20〜８×１０21ｃｍ-3、深さが０．２〜０．４μｍである。そして、ボロンなどをイオン注入して、Ｐ型アノード１３の表面にＰ＋型拡散層の外部アノード１６を形成する。その後、半導体基板１の表面に保護酸化膜１７を形成し、ＣＶＤ法によりフィールド酸化膜１８を形成する。最後に、周知の技術を用いて、カソード電極１９とアノード電極２０を形成して、（図１（ｅ））に示すツェナーザップ用ダイオードが製造される。
【００３０】
以上のように構成された実施形態１の製造方法において、ツェナーザップ用ダイオードの素子領域の内部にあたる第１のＮ型拡散層５は、表面濃度が３×１０15〜２×１０16ｃｍ-3程度で、その拡散深さが４〜６μｍであるため、基板間の耐圧は高くなる。そして、第１のＮ型拡散層５の周縁領域に表面濃度が１×１０16〜８×１０16ｃｍ-3程度で、その拡散深さが２〜３μｍであって第２のＮ型拡散層８を形成しているため、アノード１３と基板１０間で、特に表面で動作する寄生ＰＮＰトランジスタの電流増幅率を低減する。
【００３１】
したがって、約１μｍ２のコンタクトサイズを有するカソード電極１９に１０〜４０Ｖの逆方向電圧を印加して１５０〜２５０ｍＡ電流である電力を数ｍｓ間供給し、Ｐ型アノード１３とＮ＋型カソード１５間のＰＮ接合を破壊させると、カソードの金属配線の一部が溶融して、アノード１３とカソード１５間は金属配線２４で短絡されツェナーザッピングされる。このとき、寄生のＰＮＰトランジスタ動作が抑えられておりツェナーザップの電流が表面を介して基板に流れ込まないため、接合破壊時の電流経路が安定して、アノード１３とカソード１５間を短絡させる金属配線２４の形状あるいは方向性にばらつきが生じない。
【００３２】
（実施形態２）
図２（ａ）〜（ｆ）は本発明の実施形態２における半導体装置の製造方法を説明するための各途中工程を示す断面図である。
【００３３】
まず、Ｐ型不純物を含む半導体基板１に、熱酸化により下地酸化膜２を約５０ｎｍの膜厚で形成し、ＣＶＤ法を用いて窒化膜３を約１００ｎｍの膜厚で形成する。その後、第１のレジスト膜４を塗布してホト技術により第１の開口部を設けて、窒化膜３を選択的に除去する。その後、１００〜２００ｋｅＶの加速電圧で１×１０12〜１×１０13ｃｍ-2のドーズ量のリンなどをイオン注入して第１のＮ型拡散層５を形成する（図２（ａ））。この後、１１００〜１２５０℃の熱処理により第１のＮ型拡散層５は、その拡散深さが４〜６μｍになり、最終的に高耐圧ＮＰＮＴｒのトランジスタ動作する内部コレクタになる。
【００３４】
次に、ＬＯＣＯＳ法を用いて第１のＮ型拡散層５の表面に第１の酸化膜６を１５０〜３００ｎｍの膜厚で形成する。その後、第２のレジスト膜７を塗布してホト技術により、第１の酸化膜６及びその周縁領域を含む領域に第２の開口部と、この第２の開口部とは別の領域に第３の開口部とを設けて、第２および第３の開口部の中に露出した窒化膜３を選択的に除去する。その後、第１の酸化膜６と第２のレジスト膜７とをマスクに、６０〜１６０ｋｅＶの加速電圧で５×１０12〜３×１０13ｃｍ-2のドーズ量のリンなどをイオン注入して第２のＮ型拡散層８，８ａを形成する（図２（ｂ））。この後、熱処理により第２のＮ型拡散層８，８ａの拡散深さは２〜３μｍになり、第２のＮ型拡散層８ａは最終的に低耐圧ＮＰＮＴｒのコレクタになる。第１のＮ型拡散層５と第２のＮ型拡散層８が最終的にツェナーザップ用ダイオードの素子領域となる。
【００３５】
次に、ＬＯＣＯＳ法を用いて第２のＮ型拡散層８，８ａの表面に第２の酸化膜９を１５０〜３００ｎｍの膜厚で形成した後、窒化膜３を熱燐酸を用いて除去する。その後、第１の酸化膜６と第２の酸化膜９とをマスクに露出した下地酸化膜２だけを通して、５０ｋｅＶ以下の低い加速電圧でボロンをイオン注入して第３のＰ型拡散層１０を形成する（図２（ｃ））。この後、熱処理により第３のＰ型拡散層１０は、その拡散深さが２〜３μｍになり、最終的に素子分離になる。
【００３６】
次に、下地酸化膜２と第１の酸化膜６と第２の酸化膜９とを全て除去した後、半導体基板１の表面に第３の酸化膜１１を１０〜２０ｎｍの膜厚で形成する。その後、第３のレジスト膜１２を選択的に開口して６０〜１００ｋｅＶの加速電圧で１×１０12〜１×１０13ｃｍ-2程度のドーズ量のボロンをイオン注入して、第１のＮ型拡散層５の表面にツェナーザップ用ダイオードのＰ型アノード１３を形成する。そして、これと同時に、第２のＮ型拡散層８ａの表面に低耐圧ＮＰＮＴｒのＰ型ベース１３ａと第１のＮ型拡散層５の表面に高耐圧ＮＰＮＴｒのＰ型ベース１３ｂを形成する（図２（ｄ））。
【００３７】
次に、第３の酸化膜１１を除去した後、第４のレジスト膜１４を選択的に開口して砒素などをイオン注入して、Ｐ型アノード１３の表面にツェナーザップ用ダイオードのＮ＋型カソード１５を形成する。そして、これと同時に、Ｐ型ベース１３ａ，１３ｂの表面に低耐圧ＮＰＮＴｒのＮ＋型エミッタ１５ａと高耐圧ＮＰＮＴｒのＮ＋型エミッタ１５ｂを形成し、さらに、第２のＮ型拡散層８ａの表面に低耐圧ＮＰＮＴｒのコレクタコンタクトをとるＮ＋型拡散層１５ｃを形成し，第１のＮ型拡散層５の表面に高耐圧ＮＰＮＴｒのコレクタコンタクトをとるＮ＋型拡散層１５ｄを形成する（図２（ｅ））。
【００３８】
次に、Ｐ型アノード１３表面にＰ＋型拡散層の外部アノード１６を形成する。これと同時に、Ｐ型ベース１３ａ，１３ｂの表面にＰ＋型拡散層の外部ベース１６ａ，１６ｂを形成する。その後、半導体基板１の表面に保護酸化膜１７を形成し、ＣＶＤ法によりフィールド酸化膜１８を形成する。
【００３９】
最後に、周知の技術を用いて、カソード電極１９とアノード電極２０とを形成して、低耐圧ＮＰＮＴｒにコレクタ電極２１ａとベース電極２２ａとエミッタ電極２３ａを形成して、そして高耐圧ＮＰＮＴｒにコレクタ電極２１ｂとベース電極２２ｂとエミッタ電極２３ｂを各々形成する。ここで、（図２（ｆ））に示すツェナーザップと低耐圧ＮＰＮＴｒと高耐圧ＮＰＮＴｒを同一基板に内蔵しているバイポーラ型の半導体装置が製造される。
【００４０】
以上のように構成された実施形態２の製造方法においても、ツェナーザップ用ダイオードは、第１のＮ型拡散層５に形成して、その周縁領域に表面濃度が１×１０16〜８×１０16ｃｍ-3程度で、その拡散深さが２〜３μｍであって第２のＮ型拡散層８を形成しているため、ツェナーザップの電流のうち一部が表面を介して基板に流れ込むのを低減されており、アノード１３とカソード１５の接合破壊時の電流経路が一定で安定したツェナーザッピングとなる。
【００４１】
また、高耐圧ＮＰＮＴｒの内部コレクタになる第１のＮ型拡散層５ｂは、ツェナーザップの素子領域である第１のＮ型拡散層５と同時に形成され、表面濃度が３×１０15〜２×１０16ｃｍ-3程度でその拡散深さが４〜６μｍであるため、コレクタ−基板間およびコレクタ−ベース間の耐圧は高くなる。この高耐圧ＮＰＮＴｒは、電源電圧が約１８Ｖまでの外部機器で用いるＩＣに利用することができる。低耐圧ＮＰＮＴｒの内部コレクタになる第２のＮ型拡散層８ａは、ツェナーザップの素子領域である第１のＮ型拡散層５の周縁に形成される第２のＮ型拡散層８と同時に形成され、表面濃度が１×１０16〜８×１０16ｃｍ-3程度でその拡散深さが２〜３μｍであり、電源電圧が約９ＶまでのＩＣに用いられる。
【００４２】
さらに、素子分離となる第３のＰ型拡散層１０は、第１のＮ型拡散層５ｂと第２のＮ型拡散層８，８ａに対して自己整合で形成されるため、従来例のようなマスク合わせマージンをとる必要はなく、素子面積を縮小することができる。
【００４３】
したがって、高耐圧ＮＰＮＴｒと低耐圧ＮＰＮＴｒで構成されるアナログ回路の抵抗値あるいは回路特性を安定にトリミングすることができるツェナーザップ用ダイオードを内蔵した半導体装置を製造できる。
【産業上の利用可能性】
【００４４】
本発明は、エピタキシャル層を成長しないでバイポーラトランジスタを搭載する半導体装置の製造方法に適用され、特に抵抗値あるいは回路特性を安定にトリミングできるようにする半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００４５】
【図１】（ａ）〜（ｅ）は本発明の実施形態１における半導体装置の製造方法を説明するための各途中工程を示す断面図
【図２−１】（ａ）〜（ｄ）は本発明の実施形態２における半導体装置の製造方法を説明するための各途中工程を示す断面図
【図２−２】（ｄ）〜（ｆ）は本発明の実施形態２における半導体装置の製造方法を説明するための各途中工程を示す断面図
【図３】（ａ）〜（ｄ）は従来の半導体装置の製造方法を説明するための各途中工程を示す断面図
【図４】回路特性をトリミングする従来の半導体集積回路を示す回路図
【図５】この種の半導体集積回路においてツェナーザッピングが開始されるまでのカソード電圧と電流の関係を説明するための図
【符号の説明】
【００４６】
１  半導体基板
２  下地酸化膜
３  窒化膜
４  第１のレジスト膜
５  第１のＮ型拡散層（ツェナーザップ用ダイオードの素子領域）
５ｂ  第１のＮ型拡散層（高耐圧ＮＰＮＴｒの内部コレクタ）
６  第１の酸化膜
７，７ｂ  第２のレジスト
８  第２のＮ型拡散層
８ａ  第２のＮ型拡散層（低耐圧ＮＰＮＴｒの内部コレクタ）
９  第２の酸化膜
１０  第３のＰ型拡散層（素子分離）
１１  第３の酸化膜
１２  第３のレジスト膜
１３  アノード
１３ａ，１３ｂ  ベース
１４  第４のレジスト膜
１５  カソード
１５ａ，１５ｂ  エミッタ
１５ｃ，１５ｄ  コレクタコンタクト
１６  外部アノード
１６ａ，１６ｂ  外部ベース
１７  保護酸化膜
１８  フィールド酸化膜
１９  カソード電極
２０  アノード電極
２１ａ，２１ｂ  コレクタ電極
２２ａ，２２ｂ  ベース電極
２３ａ，２３ｂ  エミッタ電極
２４  金属配線
【図１】
2005079153.tif 000003
【図２−１】
2005079153.tif 000004
【図２−２】
2005079153.tif 000005
【図３】
2005079153.tif 000006
【図４】
2005079153.tif 000007
【図５】
2005079153.tif 000008