(57)【要約】【課題】  電流対発生磁界の効率が良い磁気抵抗効果素子を有した半導体集積回路装置を提供すること。【解決手段】  磁化の向きが固定である第１磁性層と、磁化の向きが可変である第２磁性層（１）とを含む磁気抵抗効果素子を具備し、第２磁性層（１）を膜厚方向（５）に貫通し、第２磁性層（１）に対して書き込み磁界を与えるプラグ（３）を備え、ゼロ磁界下において、第２磁性層（１）のスピン配列を平行状態とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
磁化の向きが固定である第１磁性層と、磁化の向きが可変である第２磁性層とを含む磁気抵抗効果素子を具備し、
前記第２磁性層を膜厚方向に貫通し、前記第２磁性層に対して書き込み磁界を与えるプラグを備え、ゼロ磁界下において、前記第２磁性層のスピン配列が平行状態であることを特徴とする半導体集積回路装置。
【請求項２】
前記プラグは、前記第２磁性層の重心からずれた位置にあることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１磁性層に電気的に接続されたビット線と、
前記第２磁性層に電気的に接続された選択トランジスタとを、さらに備え、
前記ビット線は、前記第１磁性層、前記第２磁性層を介して、前記選択トランジスタに電気的に接続されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１磁性層に電気的に接続された選択トランジスタと、
前記第２磁性層に電気的に接続されたビット線とを、さらに備え、
前記ビット線は、前記第２磁性層、前記第１磁性層を介して、前記選択トランジスタに電気的に接続されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記第２磁性層は、磁壁トラップを含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、磁気抵抗効果素子を有した磁気半導体メモリに関する。
【背景技術】
【０００２】
次世代の不揮発性半導体メモリの一つとして、磁気半導体メモリが注目されている。そのメモリセルは、磁化の向きに応じて抵抗値が変化する磁気抵抗効果素子を含み、磁気抵抗効果素子を情報の記憶手段に利用する。磁気抵抗効果素子は、磁化の向きを固定した固着層（ピン層）と、磁化の向きを自由に変えることが可能な自由層（フリー層）とを含み、自由層の磁化の向きが、固着層の磁化の向きと平行（パラレル）であるか、反平行（アンチパラレル）であるかに応じて、その抵抗値を変化させる。この抵抗値の変化を、記憶情報の、例えば、“０”、“１”に対応させる。
【０００３】
さらに、近時の磁気半導体メモリにおいては、自由層と固着層との間にトンネル絶縁膜を設け、平行時の抵抗値と反平行時の抵抗値との差（ＭＲ比）をより大きくし、記憶情報が“０”であるか“１”であるかの判断を、より容易としたＴＭＲ（Tunneling Magneto-Resistive）素子が開発されるに至っている。そのような磁気半導体メモリを記載した公知文献としては、例えば、非特許文献１がある。
【非特許文献１】Roy Scheuerlein et al., “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, 2000 IEEE International Solid-State Circuits Conference, February 8, 2000, p128-p129.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
磁気半導体メモリは、次世代の不揮発性半導体メモリの一つとして注目されてはいるが、実用化に際しては、解決すべきいくつかの課題が残っている。
【０００５】
課題の一つが、情報を磁気抵抗効果素子に書き込む際の、書き込み電流が大きいことである。書き込み電流が大きくなる理由は種々あるが、実用上の観点から見た理由の一つは、自由層の磁化の向きを変えるのに必要な磁界（以下スイッチング磁界）が、ある程度の大きさを有していなければならないことにある。スイッチング磁界が小さいと、例えば、熱擾乱等に起因するスイッチング磁界の変動分をマージンとして吸収できず、動作中に、記憶情報が不慮に破壊されてしまう可能性が残る。このような事情から、スイッチング磁界は、実用上、ある程度の大きさを必要とする。
【０００６】
大きなスイッチング磁界を発生させるためには、大きな書き込み電流が必要である。大きな書き込み電流が必要になると、大きな駆動能力を持つトランジスタが必要になる。トランジスタに大きな駆動能力を持たせるには、十分に広いチャネル幅が必要である。これは、磁気半導体メモリの周辺回路の面積を増加させ、“大規模記憶容量、かつ小さなチップ”といった市場の要求を損ねてしまう。
【０００７】
また、大きな書き込み電流を流すために、半導体集積回路装置の配線に負担がかかりやすく、配線の信頼性、例えば、配線寿命に関する信頼性についても懸念される。
【０００８】
チップの面積増加や、大きな電流を流すことによる配線の信頼性劣化に関する事情を解消するためには、電流対発生磁界の効率を高め、小さい電流でより大きな磁界を発生させる、と良い。簡単には、配線の周囲を磁性体で囲み、この磁性体を、電流によって発生される磁界に沿って磁化させる。つまりヨークである。ヨークを持つ配線は、ヨークを持たない配線に比べ、小さい電流でより大きな磁界を発生させることができ、書き込み電流の低減が可能である。
【０００９】
しかしながら、ヨークを持つ配線を形成するためには、配線の周囲を磁性体で囲む必要があり、プロセスが複雑となり、製造上の難易度が増す。もちろん、磁性体を形成するために、製造工程数も増える。また、ヨークが配線に対して与える影響や、ヨークを持つ配線が集積回路に対して与える影響等、さらに、解明を進めなければならない要素もある。
【００１０】
この発明は上記事情に鑑み為されたもので、その目的は、電流対発生磁界の効率が高く、かつ製造も容易な磁気抵抗効果素子を有した半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、磁化の向きが固定である第１磁性層と、磁化の向きが可変である第２磁性層とを含む磁気抵抗効果素子を具備し、前記第２磁性層を膜厚方向に貫通し、前記第２磁性層に対して書き込み磁界を与えるプラグを備え、ゼロ磁界下において、前記第２磁性層のスピン配列が平行状態であることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、電流対発生磁界の効率が良い磁気抵抗効果素子を有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体集積回路装置が具備する自由層を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図である。
【００１５】
図１Ａ、及び図１Ｂに示すように、自由層（Free layer:ＦＲＥＥ）１は磁性体、例えば、強磁性体を含む磁性層である。自由層１はプラグ（以下書き込みプラグ）３を備える。書き込みプラグ３は、自由層１を、自由層１の膜厚方向（図１Ｂ中の矢印５）に沿って貫通する。自由層１のスピン配列の向き（磁気モーメント配列の向き）は、電流（以下書き込み電流）を書き込みプラグ３に流すことにより変化する。書き込み電流は自由層１に書き込み磁界を与える。書き込み磁界の向きは、書き込み電流を流す向きにより、右回り、及び左回りに変化する。この変化に応じて、自由層１のスピン配列の向きが変化する。自由層１は微細化が進むにつれて、自由層１自体が“一個の磁区（単磁区）”となる傾向が強まる。単磁区化の傾向が強まることで、自由層１のスピン配列の向きは、書き込み磁界を与える前、及び与えた後の“ゼロ磁界”下において、ある方向（例えば、図１Ａ中の矢印７）に沿って平行になる（交換相互作用:exchange interaction）。本明細書では、この状態を、“平行状態”と呼ぶ。さらに、本例では、平行状態を促進する方法の一つとして、書き込みプラグ３を、自由層１の重心９からずれた位置に形成する。重心９からずれた書き込みプラグ３に対して、書き込み電流を流したとき、自由層１のスピン配列の向きが反転する様子を、図２Ａ〜図２Ｅに示す。
【００１６】
図２Ａに示すように、ゼロ磁界下において、自由層１のスピン配列は平行状態である。本例では、スピン配列の向きは、紙面下側から紙面上側に向かう。
【００１７】
図２Ｂに示すように、書き込み電流１１を、書き込みプラグ３に対して流す。書き込み電流１１を紙面の表から裏に向かって流す、と仮定すると、“右ねじの法則”に従って、書き込みプラグ３を中心として右回りの磁界（右回りの書き込み磁界）が発生する。図２Ｂに示すように、書き込み電流１１を流した直後においては、書き込みプラグ３を中心として上部領域（Upper）、下部領域（Lower）、左部領域（Left）の磁化の向き（スピンの向き）は、右回りの書き込み磁界に対して、平行ないし直交する。つまり、自由層１自体が、“ヨーク”として機能しだす。
【００１８】
図２Ｃに示すように、書き込み電流１１が増すと、自由層１のヨークとして機能している部分が、さらに、伸び、ついには、右部領域（Right）の磁化の向きも反転するに至る。磁界印加時においては、自由層１のスピン配列は、書き込みプラグ３を中心として右回りの円環をとる。
【００１９】
図２Ｄに示すように、書き込み電流１１を遮断すると、自由層１のスピン配列は、交換相互作用により平行状態に戻ろうとする。交換相互作用により平行状態に戻ろうとする力は、自由層１に生ずる円環状のスピン配列がアンバランスになることで強まるであろうと考えられる。本例では、円環状のスピン配列を、このスピン配列の中心点を自由層１の重心９から偏心させることでアンバランスにする。偏心させる一例は、書き込みプラグ３を自由層１の重心９からずらして形成することである。アンバランスな円環状のスピン配列では、ゼロ磁界下においてより安定した方向をめざして再配列が始まる。本例の自由層１は、書き込みプラグ３を中心として、右部領域（Right）の占める割合が左部領域（Left）よりも大きい。従って、右部領域（Right）におけるスピン配列の向きが支配的となって再配列が始まる。右部領域（Right）のスピン配列の向きと、左部領域（Left）のスピン配列の向きとは１８０度違う。このため、右部領域（Right）と左部領域（Left）との間には磁壁が存在するのであるが、この磁壁は、右部領域（Right）におけるスピン配列が支配的になることにより、右部領域（Right）から左部領域（Left）に向かって徐々に追い込まれていく。
【００２０】
図２Ｅに示すように、最終的には、左部領域（Left）のスピンの向きも、右部領域（Right）に従って反転し、ゼロ磁界下において、自由層１のスピン配列は平行状態となる。本例では、スピン配列の向きは、図２Ａに示す状態とは１８０度反転し、紙面上側から紙面下側に向かう。つまり、スピン配列が反転する。
【００２１】
このような自由層１によれば、自由層１を膜厚方向に貫通し、自由層１に対して書き込み磁界を与える書き込みプラグ３を有しているので、書き込み磁界印加時において、自由層１自体がヨークを内包した構造にできる。自由層１自体がヨークを内包することで、書き込み電流対発生磁界の効率が高まり、より小さい書き込み電流１１で、スピン配列の向きを反転させることができる。
【００２２】
さらに、ゼロ磁界下において、自由層１のスピン配列が平衡状態となることによって、自由層１は、現状存在する典型的な磁気半導体メモリの磁気抵抗効果素子に応用できる、という利点を得ることができる。
【００２３】
さらに、ゼロ磁界下において、自由層１のスピン配列が平衡状態となる現象は、書き込み磁界印加時において、自由層１に生じた円環状のスピン配列にアンバランスを生じさせることにより、促進させることができる。
【００２４】
なお、スピン配列の熱擾乱安定性は、自由層１の膜厚ｔを増すことで向上できる。自由層１の膜厚を厚くしても、あるいは自由層１を多層化しても、書き込み電流値を大きくする必要は無い。従って、高度に微細化された磁気半導体メモリにおいても、十分な熱擾乱安定性を確保することが可能である。
【００２５】
次に、上記自由層１を利用した磁気抵抗効果素子の例について説明する。
【００２６】
図３はこの発明の第１実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図、図４は図３中の４−４線に沿う断面図である。
【００２７】
図３、及び図４に示すように、引き出し電極３１上には固着層（Pinned layer:ＰＩＮ）３３が形成されている。引き出し電極３１は非磁性体からなる導電層である。固着層３３は磁性体、例えば、強磁性体を含む磁性層である。固着層３３のスピン配列の向きはある方向に沿って固定である。
【００２８】
本例は、磁気抵抗効果素子の一例として、磁気トンネル接合（Magnetic Tunnel Junction:ＭＴＪ）を持つＭＴＪ素子を示す。固着層３３上にはトンネル絶縁膜３５が形成される。トンネル絶縁膜３５上には自由層１が形成される。自由層１、及びトンネル絶縁膜３５には、例えば、固着層３３に達する開口３７が形成される。開口３７は、自由層１の重心からずれた位置に形成される。開口３７内には、固着層３３に電気的に接続された書き込みプラグ３が形成される。書き込みプラグ３は、ビット線（ＢＬ）３９に電気的に接続される。自由層１の上面には、例えば、プラグ４１が電気的に接続される。プラグ４１は、配線４３に電気的に接続される。配線４３は、例えば、選択トランジスタに電気的に接続される。本例の書き込みプラグ３は、自由層１には接触しない。本例においては、データ書き込み時、及びデータ読み出し時における電気的な経路が、ビット線３９〜書き込みプラグ３〜引き出し電極３１〜固着層３３／トンネル絶縁膜３５／自由層１〜プラグ４１〜選択トランジスタの順で形成される。書き込みプラグ３が自由層１に接触していると、データ読み出し時において、ビット線３９が自由層１に短絡する。
【００２９】
なお、本例では、書き込みプラグ３を固着層３３に電気的に接続するが、書き込みプラグ３を引き出し電極３１に、直接に電気的に接続するようにしても良い。
【００３０】
次に、上記磁気抵抗効果素子を利用したメモリセルの例について説明する。
【００３１】
（第１実施形態：メモリセルの第１例）
図５はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第１例を示す等価回路図である。
【００３２】
図５に示すように、第１例に係るメモリセルは、等価回路として、１個の選択トランジスタ４５と、１個の磁気抵抗効果素子４７とを含む。この構造を、本明細書では、便宜上、１Ｔ１ＭＴＪ（1-Transistor/1-Magnetic Tunnel Junction）と呼ぶ。本例の選択トランジスタ４５のゲートは、ワード線ＷＬに電気的に接続され、そのソースはソース線ＳＬに電気的に接続され、そのドレインは磁気抵抗効果素子４７の自由層１に電気的に接続される。磁気抵抗効果素子４７は、図３及び図４に示した磁気抵抗効果素子と同様であり、その固着層３３はビット線ＢＬに接続される。
【００３３】
データを書き込むときには、選択トランジスタ４５をオンし、ビット線ＢＬをソース線ＳＬに接続する。この後、書き込みデータに応じて、ビット線ＢＬからソース線ＳＬに対して電流を流す、もしくはソース線ＳＬからビット線ＢＬに対して電流を流す。データを書き込むときに流す電流の値は、例えば、自由層１のスイッチング磁界以上の磁界を発生させる値にすれば良い。
【００３４】
データを読み出すときには、データを書き込むときと同様に、選択トランジスタ４５をオンし、ビット線ＢＬをソース線ＳＬに接続する。この後、例えば、ビット線ＢＬからソース線ＳＬに対して流れる電流量に応じて、読み出しデータが“０”であるか“１”であるかを判別する。ただし、データを読み出すときに流す電流の値は、例えば、自由層１のスイッチング磁界未満の磁界しか発生させない値とする。これにより、データを読み出すときに、データの不慮の反転を防止することができる。
【００３５】
図６はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第１例の一構造例を示す断面図である。
【００３６】
図６に示すように、半導体基板、例えば、Ｐ型シリコン基板５１上には、素子分離領域、例えば、二酸化シリコンを含むＳＴＩ（Shallow Trench Isolation）５３が形成される。ＳＴＩ５３は基板５１上に素子領域（Active Area）ＡＡを区画する。ＡＡ内には、選択トランジスタ４５が形成される。選択トランジスタは、ゲート絶縁膜５５、ゲート電極５７、Ｎ型領域５９（Ｎ型ソース領域５９Ｓ、Ｎ型ドレイン領域５９Ｄ）を含む。ゲート絶縁膜５５はＡＡ上に形成され、例えば、二酸化シリコンを含む絶縁膜からなる。ゲート電極５７はゲート絶縁膜５５上に形成され、メモリセルアレイのロウを指定するワード線ＷＬとして機能する。Ｎ型ソース領域５９Ｓは、第１層プラグ６３を介して、ソース線ＳＬに電気的に接続される。第１層プラグ６３は第１層層間絶縁膜６１内に形成され、基板５１、もしくは基板５１に形成されたＮ型領域５９と第１層金属層（Ｍ１）とを接続する。本例のソース線ＳＬは第１層金属層（Ｍ１）を利用して形成される。第１層層間絶縁膜６１、及び第１層金属層（Ｍ１）上には第２層層間絶縁膜６５が形成される。第２層層間絶縁膜６５上には第２層金属層（Ｍ２）が形成される。第２層プラグ６７は第２層層間絶縁膜６５内に形成され、第１層金属層（Ｍ１）と第２層金属層（Ｍ２）とを接続する。第２層層間絶縁膜６５、及び第２層金属層（Ｍ２）上には第３層層間絶縁膜６９が形成される。第３層層間絶縁膜６９上には引き出し電極３１、及び配線７１が形成され、引き出し電極３１上には磁気抵抗効果素子４７が形成される。配線７１は、引き出し電極３１と同じ導電層から形成された配線である。第３層プラグ７３は第３層層間絶縁膜６９内に形成され、第２層金属層（Ｍ２）と配線７１とを接続する。第３層層間絶縁膜６９、引き出し電極３１、配線７１、及び磁気抵抗効果素子４７上には第４層層間絶縁膜７５が形成される。第４層層間絶縁膜７５上には第３層金属層（Ｍ３）が形成される。第４層プラグ７７は第４層層間絶縁膜７５内に形成される。図６に示す構造においては、第４層プラグ７７は３種類ある。プラグ７７-１は、第３層金属層（Ｍ３）と固着層３３とを接続する。プラグ７７-２は、第３層金属層（Ｍ３）と自由層１とを接続する。プラグ７７-３は、第３層金属層（Ｍ３）と配線７１とを接続する。第４層層間絶縁膜７５、及び第３層金属層（Ｍ３）上には、第５層層間絶縁膜７９が形成される。第５層層間絶縁膜７９上には、第４層金属層（Ｍ４）が形成される。ビット線ＢＬは、第４層金属層（Ｍ４）を利用して形成される。第５層プラグ８１は、第３層金属層（Ｍ３）と第４層金属層（Ｍ４）とを接続する。
【００３７】
第１例に係るメモリセルは、メモリセル１個あたりの選択トランジスタ４５の数が１個であり、選択トランジスタ４５の数が最小である。従って、第１例に係るメモリセルからは、集積度を高め易い、という利点を得ることができる。
【００３８】
（第１実施形態：メモリセルの第２例）
図７はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第２例を示す等価回路図である。
【００３９】
図７に示すように、第２例に係るメモリセルが第１例に係るメモリセルと異なるところは、２Ｔ１ＭＴＪであることである。具体的には、第１例に係るメモリセルは選択トランジスタ４５が１個であるが、第２例に係るメモリセルは選択トランジスタ４５が読み出し選択トランジスタ４５Ｒ、及び書き込み選択トランジスタ４５Ｗの２個になる。読み出し選択トランジスタ４５Ｒのゲートは、読み出し選択ワード線“ＷＬ for Read”に電気的に接続され、書き込み選択トランジスタ４５Ｗのゲートは書き込み選択ワード線“ＷＬ for Write”に電気的に接続される。
【００４０】
データを書き込むときには、書き込み選択トランジスタ４５Ｗをオンし、読み出し選択トランジスタ４５Ｒをオフし、ビット線ＢＬをソース線ＳＬに接続する。この後、書き込みデータに応じて、ビット線ＢＬからソース線ＳＬに対して電流を流す、もしくはソース線ＳＬからビット線ＢＬに対して電流を流す。
【００４１】
データを読み出すときには、反対に、書き込み選択トランジスタ４５Ｗをオフし、読み出し選択トランジスタ４５Ｒをオンし、ビット線ＢＬを、固着層３３、トンネル絶縁膜３５、及び自由層１を介してソース線ＳＬに接続する。この後、例えば、ビット線ＢＬからソース線ＳＬに対して流れる電流量に応じて、読み出しデータが“０”であるか“１”であるかを判別する。
【００４２】
なお、データを書き込むときに流す電流の値、及びデータを読み出すときに流す電流の値は、第１例と同様で良い。
【００４３】
図８はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第２例の一構造例を示す断面図である。
【００４４】
図８において、図６と同様の部分については同様の参照符号を付し、重複説明は省略する。
【００４５】
第２例に係るメモリセルは、第１例に係るメモリセルに比較して、自由層を貫くプラグの真下に、さらにプラグを設けることで、ビット線ＢＬ〜ソース線ＳＬ間に流れる電流が、自由層の上下近傍で比較的直線的に流れる。これにより、書き込み時に磁場強度の空間分布が改善され、より安定した書き込み特性を実現する。
【００４６】
（第１実施形態：メモリセルの第３例）
図９はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第３例を示す等価回路図である。
【００４７】
図９に示すように、第３例に係るメモリセルは第２例に係るメモリセルと同様に、２Ｔ１ＭＴＪである。第３例に係るメモリセルが第２例に係るメモリセルと異なるところは、データを書き込むときの電流経路と、データを読み出すときの電流経路とを分離したことにある。具体的には、データを書き込むときの電流経路は、磁気抵抗効果素子４７を貫通することで、例えば、ＭＴＪを通過し、データを読み出すときの電流経路は、磁気抵抗効果素子４７の一端をビット線ＢＬに接続し、他端を読み出し選択トランジスタ４５Ｒに接続することで、例えば、ＭＴＪを経由する。
【００４８】
第３例に係るメモリセルの回路的な利点の一つは、データを書き込むときに使用するビット線と、データを読み出すときに使用するビット線とを分離することが可能であるし、もちろん共通にすることも可能である、ということである。
【００４９】
図１０はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第３例の一構造例を示す断面図である。
【００５０】
図１０において、図６と同様の部分については同様の参照符号を付し、重複説明は省略する。
【００５１】
図１０に示すように、第３例に係るメモリセルは、第４層プラグ７７のうち、書き込みプラグ３に対応する第４層プラグ７７-４が、磁気抵抗効果素子４７、及び引き出し電極３１を貫通し、ビット線ＢＬ（第３層金属層Ｍ３）から第２層金属層Ｍ２まで形成される。ビット線ＢＬは、書き込み選択トランジスタ４５Ｗのドレイン領域５９Ｄに、第４層プラグ７７-４、第２層金属層（Ｍ２）、第２層プラグ６７、第１層金属層（Ｍ１）、及び第１層プラグ６３を介して接続される。さらに、ビット線ＢＬは、磁気抵抗効果素子４７の自由層１に第４層プラグ７７-２を介して接続される。磁気抵抗効果素子４７の固着層３１は、読み出し選択トランジスタ４５Ｒのドレイン領域５９Ｄに、引き出し電極３１、第３層プラグ７３、第２層金属層（Ｍ２）、第２層プラグ６７、第１層金属層（Ｍ１）、及び第１層プラグ６３を介して接続される。
【００５２】
第３例に係るメモリセルは、例えば、データを書き込むときに使用するビット線と、データを読み出すときに使用するビット線とを分離することができる。この場合、読み出しビット線の寄生容量をより低減することが可能となり、高速読み出し可能なメモリを実現可能となる。
【００５３】
（第２実施形態）
図１１はこの発明の第２実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図、図１２は図１１中の１２−１２線に沿う断面図である。
【００５４】
図１１、及び図１２に示すように、第２実施形態における磁気抵抗効果素子４７が第１実施形態における磁気抵抗効果素子４７と異なるところは、自由層１の上方に、固着層３３を形成したことにある。つまり、第２実施形態では、自由層１、及び固着層３３の位置が第１実施形態と反対である。本明細書では、第１実施形態における構造をボトムピン構造と呼び、第２実施形態における構造をトップピン構造と呼ぶ。
【００５５】
ボトムピン構造は、固着層３３の上方に、円環状の自由層１を形成するので、固着層３３の大きさは、円環状の自由層１の大きさよりも大きくせざるを得ない。このため、磁気抵抗効果素子４７の平面面積は、自由層１の平面面積よりも大きくなる。
【００５６】
対して、トップピン構造は、自由層１の上方に、固着層３３を形成する。固着層３３は、自由層１のように、書き込みプラグ３を取り巻く形、いわば円環状に加工する必要は無い。固着層３３は、例えば、矩形とし、円環状の自由層１の上方に形成されれば良い。矩形の固着層３３の大きさを、円環状の自由層１の大きさよりも小さくすれば、磁気抵抗効果素子４７の平面面積は、自由層１の平面面積と同じ大きさで済む。
【００５７】
また、ボトムピン構造は、自由層１を書き込みプラグ３に接触できないため、開口３７の大きさに、アライメントマージンを設定しなければならない。
【００５８】
対して、トップピン構造は、自由層１を書き込みプラグ３に接触できるため、開口３７の大きさに、アライメントマージンを設定しなくてよい。
【００５９】
このように、トップピン構造に係る磁気抵抗効果素子は、ボトムピン構造に係る磁気抵抗効果素子に比べて、磁気抵抗効果素子の平面面積を縮小しやすい。従って、集積度を高めやすい、という利点を得ることができる。
【００６０】
次に、上記磁気抵抗効果素子を利用したメモリセルの例について説明する。
【００６１】
（第２実施形態：メモリセルの第１例）
図１３はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第１例を示す等価回路図である。
【００６２】
図１３に示すように、第２実施形態の第１例に係るメモリセルは、１Ｔ１ＭＴＪである。第２実施形態の第１例に係るメモリセルが、第１実施形態の第１例に係るメモリセルと異なるところは、磁気抵抗効果素子４７がトップピン構造であること、である。その他は、第１実施形態の第１例に係るメモリセルと同様である。
【００６３】
図１４はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第１例の一構造例を示す断面図である。
【００６４】
図１４において、図６と同様の部分については同様の参照符号を付し、重複説明は省略する。
【００６５】
（第２実施形態：メモリセルの第２例）
図１５はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第２例を示す等価回路図である。
【００６６】
図１５に示すように、第２実施形態の第２例に係るメモリセルは、２Ｔ１ＭＴＪである。第２実施形態の第２例に係るメモリセルは、磁気抵抗効果素子４７がトップピン構造であることが、第１実施形態の第２例に係るメモリセルと異なる。その他は、第１実施形態の第２例に係るメモリセルと同様である。
【００６７】
図１６はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第２例の一構造例を示す断面図である。
【００６８】
図１６において、図８と同様の部分については同様の参照符号を付し、重複説明は省略する。
【００６９】
第２例に係るメモリセルは、第１例に係るメモリセルに比較して、自由層を貫くプラグの真下に、さらにプラグを設けることで、ビット線ＢＬ〜ソース線ＳＬ間に流れる電流が、自由層の上下近傍で比較的直線的に流れる。これにより、書き込み時に磁場強度の空間分布が改善され、より安定した書き込み特性を実現する。
【００７０】
（第２実施形態：メモリセルの第３例）
図１７はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第３例を示す等価回路図である。
【００７１】
図１７に示すように、第２実施形態の第３例に係るメモリセルは、２Ｔ１ＭＴＪである。第２実施形態の第３例に係るメモリセルは、磁気抵抗効果素子４７がトップピン構造であることが、第１実施形態の第３例に係るメモリセルと異なる。その他は、第１実施形態の第３例に係るメモリセルと同様である。
【００７２】
図１８はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第３例の一構造例を示す断面図である。
【００７３】
図１８において、図１０と同様の部分については同様の参照符号を付し、重複説明は省略する。
【００７４】
第３例に係るメモリセルは、例えば、データを書き込むときに使用するビット線と、データを読み出すときに使用するビット線とを分離することができる。この場合、読み出しビット線の寄生容量をより低減することが可能となり、高速読み出し可能なメモリを実現可能となる。
【００７５】
（第２実施形態：メモリセルの第４例）
図１９はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第４例を示す等価回路図である。
【００７６】
図１９に示すように、第４例に係るメモリセルはトップピン構造の２Ｔ１ＭＴＪであり、ビット線ＢＬを、書き込み選択トランジスタ４５Ｗに磁気抵抗効果素子４７の固着層３３を介して接続したところが、第２実施形態の第３例と異なる。
【００７７】
第４例に係るメモリセルは、ビット線ＢＬと書き込み選択トランジスタ４５Ｗとの電気的な接続経路（プラグ）を、ビット線ＢＬと磁気抵抗効果素子４７との電気的な接続経路（プラグ）と共通にできる。従って、例えば、第２実施形態の第３例と比較して、ビット線ＢＬを、ビット線ＢＬの下方に形成された導電層に接続するプラグの数を減らすことができ、メモリセルの微細化に有利である。
【００７８】
図２０はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第４例の一構造例を示す断面図である。
【００７９】
図２０に示すように、第５層プラグ８１は第４層層間絶縁膜７５内に形成され、ビット線ＢＬを固着層３３に接続する。第４層プラグ７７-５（書き込みプラグ３）は、自由層３１の開口３７内、及び第３層層間絶縁膜６９内に形成され、固着層３３を第２層金属層（Ｍ２）に接続する。第４層プラグ７７-５は、開口３７内において、例えば、絶縁膜８３を介して自由層１と絶縁される。その他は、第２実施形態の第３例に係るメモリセルと同様である。
【００８０】
なお、第４層プラグ７７-５は、ビット線ＢＬを固着層３３に電気的に接続したが、引き出し電極を設け、ビット線ＢＬを引き出し電極に電気的に接続するようにしても良い。この場合、固着層３３は、引き出し電極に電気的に接続される。
【００８１】
（第３実施形態）
第１実施形態において、図２Ｄを参照して説明したように、書き込み電流を遮断した後、磁壁は、交換相互作用により、自由層１の右部領域（Right）から、その左部領域（Left）に向かって徐々に追い込まれる。しかし、本来、左部領域（Left）のスピン配列の向きは、図２Ａ〜図２Ｅに示した例に従うと、書き込み磁界と向きと平行である。自由層１自体が無磁場下で単磁区をとる場合は、交換相互作用により、左部領域（Left）のスピン配列の向きは、右部領域（Right）に従って反転し、互いに揃う。しかし、自由層１自体が単磁区の傾向が強いだけの場合には（例えば、自由層１が完全な単磁区にならない場合）、左部領域（Left）のスピン配列の向きが反転しないことも想定される。この場合には、磁壁が、例えば、左部領域（Left）と上部領域（Upper）との間、左部領域（Left）と下部領域（Lower）との間に残ることになる。
【００８２】
磁壁は、スピン配列の向きが１８０度反転する過程にある領域であり、磁壁内のスピン配列の向きは、右回り、もしくは左回りに、０°から１８０°に向かって徐々に変化している。磁壁はある程度の幅を有している。磁壁の幅を狭くする。さらには、磁壁が形成される領域を左部領域（Left）に近づけ、左部領域（Left）を狭くする。これらのような工夫を、自由層１に施すことで、左部領域（Left）におけるスピン配列の向きは、右部領域（Right）におけるスピン配列の向きに揃いやすくなる。第３実施形態は、これらのような工夫を自由層１に施す。
【００８３】
図２１Ａはこの発明の第３実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図、図２１Ｂは図２１Ａに示す自由層の平面図、図２２は図２１Ａ中の２２−２２線に沿う断面図、図２３は図２１Ａ中の２３−２３線に沿う断面図である。
【００８４】
図２１Ａ〜図２３に示すように、第３実施形態は、磁気抵抗効果素子の自由層１に、磁壁トラップ９１を設けたものである。磁壁トラップ９１の一例は、自由層１に設けた段差である。本例の磁壁トラップ９１は段差であり、自由層１に対して、ビット線ＢＬから半導体基板に向かう方向に凹となる凹部である。もちろん、段差は、半導体基板からビット線ＢＬに向かって凸となる凸部であっても良い。書き込み電流を遮断した後、磁壁は、磁壁トラップ９１にトラップされる。磁壁トラップ９１の幅を狭くし、さらには、磁壁トラップ９１により挟まれる領域を狭くすると、左部領域（Left）を狭くでき、かつ左部領域（Left）と上部領域（Upper）との距離、左部領域（Left）と下部領域（Lower）との距離も短くできる。これにより、左部領域（Left）におけるスピン配列の向きは、例えば、上部領域（Upper）、及び下部領域（Lower）からの交換相互作用により、上部領域（Upper）、及び下部領域（Lower）と揃う。従って、左部領域（Left）におけるスピン配列の向きは、右部領域（Right）におけるスピン配列の向きに揃う。
【００８５】
磁壁トラップ９１を形成する領域は書き込みプラグ３の近傍であり、磁壁をトラップしたい領域に形成される。磁壁トラップ９１を形成する領域の具体的な一例は、以下の通りである。
【００８６】
図２４は、この発明の第３実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の自由層の領域区分を示す平面図である。
【００８７】
図２４に示すように、書き込みプラグ３が、自由層１の重心９からずれた位置にある場合、自由層１は、自由層１の重心９を含む領域１０１と書き込みプラグ３を含む領域１０３との２つの領域に区分できる。自由層１を、領域１０１、及び領域１０３に区分する方向を、磁化容易軸（easy axis）とする。言い換えれば、自由層１を磁化容易軸に沿って区分したとき、自由層１は、自由層１の重心９を含む領域１０１と書き込みプラグ３を含む領域１０３との２つの領域に区分される。なお、磁化容易軸は、自由層１の、例えば、長軸方向に沿う。磁化容易軸に直交する方向が、磁化困難軸（hard axis）である。磁化困難軸は、自由層１の、例えば、短軸方向に沿う。また、書き込みプラグ３は、自由層１の重心９に対して、磁化困難軸に沿ってずれる。
【００８８】
さらに、領域１０３を磁化困難軸に沿って区分すると、磁化容易軸に沿って書き込みプラグ３に隣接する領域１０５と、書き込みプラグ３の、磁化容易軸に沿わない領域１０７、１０９との３つの領域に区分できる。
【００８９】
領域１０７は、例えば、図２Ａ〜図２Ｅに示した上部領域（Upper）であり、領域１０９は下部領域（Lower）である。領域１０１に含まれ、かつ領域１０７、１０９に含まれない領域１１１は、右部領域（Right）である。そして、領域１０３に含まれ、かつ磁化容易軸に沿って書き込みプラグ３に隣接する領域１０５は、左部領域（Left）である。
【００９０】
磁壁は、書き込み電流を遮断した後、領域１０１から領域１０３に向かって移動する。従って、磁壁トラップ９１は、領域１０３内に形成されれば良い。
【００９１】
さらに、磁壁トラップ９１を、領域１０３のうち、磁化容易軸に沿って書き込みプラグ３に隣接する領域１０５に形成すると、左部領域（Left）を、より狭くできる。自由層１におけるスピン配列の向きを、より一方向に強く揃えたいのであれば、磁壁トラップ９１は、領域１０５に形成すると良い。
【００９２】
第３実施形態によれば、磁壁トラップ９１を自由層１に設けるので、自由層１に生ずる磁壁の幅を狭くでき、自由層１のスピン配列の向きを一方向に揃えやすい、という利点を得ることができる。
【００９３】
（第４実施形態）
図２５Ａはこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の第１の構造例を示す平面図、図２５Ｂは図２５Ａに示す自由層の平面図、図２６Ａはこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の第２の構造例を示す平面図、図２６Ｂは図２６Ａに示す自由層の平面図である。
【００９４】
第４実施形態は、自由層１の、書き込み電流遮断後に磁壁が移動してくる領域を含む部分、本例では、左部領域（Left）を含む部分を、書き込みプラグ３に対して自己整合的に形成した例である。
【００９５】
図２５Ａ、及び図２５Ｂに示す第１の構造例は、例えば、第２実施形態の自由層１に対し、左部領域（Left）を含む部分を、書き込みプラグ３に対して自己整合的に形成した例である。
【００９６】
図２６Ａ、及び図２６Ｂに示す第２の構造例は、例えば、第２実施形態の、磁壁トラップ９１を有する自由層１に対し、左部領域（Left）を含む部分を、書き込みプラグ３に対して自己整合的に形成した例である。
【００９７】
以下、第４実施形態に係る磁気抵抗効果素子の製造方法を説明する。
【００９８】
図２７〜図３３はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図である。
【００９９】
まず、図２７に示すように、磁性層を、引き出し電極（BASE）３１上に形成し、自由層（FREE）１を形成する。次いで、膜１１１を、自由層１上に形成する。膜１１１は、書き込みプラグ３をダマシン（damascene）法を用いて形成するための、埋め込み孔形成用の膜である。膜１１１の材料は、書き込みプラグ３の材料に対してエッチング選択比をとることができる材料であれば良い。本例では、一例として、二酸化シリコン膜を用いる。もちろん、書き込みプラグ３は、ダマシン法以外の製造方法を用いて形成しても良い。
【０１００】
次に、図２８に示すように、例えば、写真蝕刻法を用いて、引き出し電極３１を露呈させる開口３７を、膜１１１、及び自由層１に形成する。
【０１０１】
次に、図２９に示すように、導電体層を、開口３７を有した膜１１１上に形成する。次いで、導電体層をケミカル-メカニカル研磨し、導電体層を開口３７内に残し、書き込みプラグ３を形成する（ダマシン法）。
【０１０２】
次に、図３０に示すように、膜１１１を除去し、書き込みプラグ３を柱状に残す。
【０１０３】
次に、図３１に示すように、膜１１３を、自由層１、及び書き込みプラグ３上に形成する。次いで、膜１１３を異方性エッチングし、膜１１３を書き込みプラグ３の側面上に、側壁状に残す。膜１１３の材料は、書き込みプラグ３の材料に対してエッチング選択比をとることができる材料であれば良い。本例では、一例として、窒化シリコン膜を用いるが、他の絶縁膜や導電膜を用いることも可能である。
【０１０４】
次に、図３２に示すように、マスク層１１５を自由層１上に形成し、自由層１の、例えば、右側領域を、マスク層１１５を用いて隠す。次いで、マスク層１１５をマスクに用いて、自由層１、及び引き出し電極３１をエッチングする。これにより、自由層１の、例えば、左部領域を含む部分が、書き込みプラグ３に対して自己整合的に形成される。
【０１０５】
次に、図３３に示すように、マスク層１１５を除去した後、トンネル絶縁膜３５を、自由層１の、例えば、右部領域上に形成し、磁性層３３をトンネル絶縁膜３５上に形成する。次いで、磁性層３３、及びトンネル絶縁膜３５を、磁気抵抗効果素子の形状に加工し、磁気抵抗効果素子４７を形成する。
【０１０６】
第４実施形態に係る磁気抵抗効果素子は、例えば、図２７〜図３３に示した製造方法によって形成することができる。
【０１０７】
第４実施形態によれば、左部領域（Left）を、書き込みプラグ３に対して自己整合的に形成するので、自由層１の平面面積を縮小でき、集積度を高めやすい、という利点を得ることができる。
【０１０８】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１０９】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０１１０】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０１１１】
また、実施形態は、この発明を磁気半導体メモリに適用した例に基づき説明したが、この発明は磁気半導体メモリに限られるものではなく、磁気半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１１２】
【図１】図１Ａはこの発明の第１実施形態に係る半導体集積回路装置が具備する自由層を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図である。
【図２】図２Ａ〜図２Ｅは図１に示す自由層の磁化の向きが反転する様子を示す平面図
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図
【図４】図４は図３中の４−４線に沿う断面図
【図５】図５はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第１例を示す等価回路図
【図６】図６はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第１例の一構造例を示す断面図
【図７】図７はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第２例を示す等価回路図
【図８】図８はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第２例の一構造例を示す断面図
【図９】図９はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第３例を示す等価回路図
【図１０】図１０はこの発明の第１実施形態に係る半導体集積回路装置が具備するメモリセルの第３例の一構造例を示す断面図
【図１１】図１１はこの発明の第２実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図
【図１２】図１２は図１１中の１２−１２線に沿う断面図
【図１３】図１３はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第１例を示す等価回路図
【図１４】図１４はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第１例の一構造例を示す断面図
【図１５】図１５はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第２例を示す等価回路図
【図１６】図１６はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第２例の一構造例を示す断面図
【図１７】図１７はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第３例を示す等価回路図
【図１８】図１８はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第３例の一構造例を示す断面図
【図１９】図１９はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第４例を示す等価回路図
【図２０】図２０はこの発明の第２実施形態に係る半導体集積回路装置が具備するメモリセルの第４例の一構造例を示す断面図
【図２１】図２１Ａはこの発明の第３実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一構造例を示す平面図、図２１Ｂは図２１Ａに示す自由層の平面図
【図２２】図２２は図２１Ａ中の２２−２２線に沿う断面図
【図２３】図２３は図２１Ａ中の２３−２３線に沿う断面図
【図２４】図２４はこの発明の第３実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の自由層の領域区分を示す平面図
【図２５】図２５Ａはこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の第１の構造例を示す平面図、図２５Ｂは図２５Ａに示す自由層の平面図
【図２６】図２６Ａはこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の第２の構造例を示す平面図、図２６Ｂは図２６Ａに示す自由層の平面図
【図２７】図２７はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図２８】図２８はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図２９】図２９はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図３０】図３０はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図３１】図３１はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図３２】図３２はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【図３３】図３３はこの発明の第４実施形態に係る半導体集積回路装置が具備する磁気抵抗効果素子の一製造方法例を示す断面図
【符号の説明】
【０１１３】
１…自由層、３…書き込みプラグ、９…重心、１１…書き込み電流、３１…引き出し電極、３３…固着層、３５…トンネル絶縁膜、３７…開口、３９…ビット線、４１…プラグ、４３…配線、４５…選択トランジスタ、４５Ｒ…読み出し用選択トランジスタ、４５Ｗ…書き込み用選択トランジスタ、９１…磁壁トラップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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