(57)【要約】      （修正有）【課題】多数の外部電極がグリッド状に二次元的に配置された半導体装置において、干渉する可能性の高い信号線同士をＩＣチップ本体及びパッケージ基板において離間させて、信号線間の干渉を低減させる。【解決手段】ノイズを放出し易い信号線とノイズの影響を受け易い信号線とをグループ１１、１２に分ける。ノイズを放出し易い信号線とノイズの影響を受け易い信号線は、まず、グループに応じて、ＩＣチップ本体１０において、ＩＣ側パッド１５群のうちの隔離されたＩＣ側パッドグループに接続される。さらに、パッケージ基板２０側において、やはりグループに応じて、グリッド状に二次元的に配置された外部電極２４群のうちの隔離された外部電極グループに接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ノイズを放出し易い信号線が接続されている回路部と、ノイズの影響を受け易い信号線が接続されている回路部とを含んで、一面の外縁部に矩形状に配列されているＩＣ側パッド群を有するＩＣチップ本体と、
絶縁基材と、該絶縁基材の一面側に、前記ＩＣ側パッドにそれぞれ対向して電気的に接続されている基板側パッド群と、前記絶縁基材の他面側に格子状に、且つ前記基板側パッド群に取り囲まれるように配置されて、前記他面側に突出した外部電極群と、前記絶縁基材の一面側から他面側に個々に貫通した多数の貫通孔を介して前記基板側パッド群と前記外部電極群とをそれぞれ接続する多数の配線とを有するパッケージ基板とを備え、
前記ノイズを放出し易い信号線は、前記ＩＣ側パッド群のうちの第１グループのＩＣ側パッドのそれぞれに接続され、前記ノイズの影響を受け易い信号線は、前記ＩＣ側パッド群のうちの第２グループのＩＣ側パッドのそれぞれに接続され、
前記第１グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第１グループの外部電極のそれぞれに接続され、前記第２グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第２グループの外部電極のそれぞれに接続され、
前記第１グループのＩＣ側パッドは、前記第２グループのＩＣ側パッドと離間されており、前記第１グループの外部電極は、前記第２グループの外部電極と離間されていることを特徴とする、半導体装置。
【請求項２】
前記第１グループのＩＣパッドと前記第２グループのＩＣパッドとの間にはインピーダンスの低い１つ以上の他のＩＣパッドを有し、前記第１グループの外部電極と前記第２グループの外部電極との間にはインピーダンスの低い１つ以上の他の外部電極を有することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１グループのＩＣ側パッドと、前記第２グループのＩＣ側パッドとは、前記ＩＣ側パッド群の異なる辺あるいはコーナーに位置していることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記第１グループの外部電極と、前記第２グループの外部電極とは、前記外部電極群の異なる辺で、且つ最外周もしくはそれに近接した場所に位置していることを特徴とする、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１グループの外部電極及び前記第２グループの外部電極の位置は、ノイズを放出し易い信号線であるほどまた、ノイズの影響を受け易い信号線であるほど前記外部電極群の最外周側に優先的に位置させることを特徴とする、請求項４記載の半導体装置。
【請求項６】
前記ノイズを放出し易い信号線が接続されている回路部は、クロック回路または大電流入出力回路であることを特徴とする、請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ノイズの影響を受け易い信号線が接続されている回路部は、高入力インピーダンスの増幅回路またはアナログ特性の要求される入出力回路であることを特徴とする、請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
アナログ回路とディジタル回路とが混載されていることを特徴とする、請求項１乃至５のいずれかに記載の半導体装置。
【請求項９】
前記外部電極は、ボール状電極であることを特徴とする、請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記パッケージ基板は、再配線層であることを特徴とする、請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体装置を実装したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル回路やアナログ回路が搭載され、多数の端子がグリッド状に二次元的に配置された半導体装置、及びこの半導体装置を実装した電子機器に関する。
【背景技術】
【０００２】
現在、半導体集積回路（ＩＣ）等の半導体装置が独立した半導体部品として製造されている。この半導体装置は、各種の電子機器に利用されている。この半導体装置は、半導体集積回路本体（以下、ＩＣチップ本体）が、外部への接続を行うための外部端子を持つように、パッケージされている。
【０００３】
このＩＣチップ本体には、多数の電極パッド（以下、パッド）が設けられている。これらパッドは、それぞれ外部端子に接続される。この外部端子への接続方法として、以前からのリード端子を用いた、フラットパック型のＱＦＰ（Quad Flat Package）、ＳＯＰ（Small Outline Package）等に代わって、近年ではボールグリッドアレイ（ＢＧＡ；Ball Grid Array）構造の接続方法が採用されることが多くなってきている。
【０００４】
また、このＢＧＡ構造の接続方法と、同様な接続方法を用いて、ＩＣチップ本体とほぼ同程度の外形寸法のチップサイズパッケージ（ＣＳＰ；Chip Sized Package）が実現されている。このＣＳＰでは、パッケージング用基板（以下、パッケージ基板）の片面にＩＣチップ本体の各パッドと対向するパッドを設ける。そのパッケージ基板の他面に格子状（グリッド状）に二次元に配置されたボール状の外部電極を設けている。そのパッケージ基板において、パッドと外部電極とが個々に接続されている（特許文献１参照）。
【０００５】
このＣＳＰでは、その外部電極が球状のはんだバンプとして形成され、且つ半導体装置下面の所定領域に二次元状に配置されている。したがって、ＣＳＰは、チップサイズに近い小型かつ薄型に形成することができ、また、ＣＳＰは、プリント配線基板へ表面実装を行うことができる。
【特許文献１】特開平１０−５０９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＱＦＰ構造等の半導体装置では、ＩＣチップ本体のパッドの配置位置がそのまま外部電極の配置位置に対応している。したがって、干渉を発生させたりあるいは受けたりする可能性の高い信号線が存在した場合に、ＩＣチップ本体の設計時にパッド位置を信号線間の干渉が低減するようにレイアウトするだけで、信号線間の干渉対策を採ることができた。
【０００７】
グリッドアレイ構造の接続方法を用いた半導体装置では、多数の外部電極が格子状に二次元的に配置される。この場合にも、干渉する可能性の高い信号線が存在する場合に、ＩＣチップ本体の設計時にパッドの配置位置を、信号線間の干渉が低減するように、互いに離間してレイアウトされる。しかし、ＩＣチップ本体のそれらパッドと、パッケージ基板の格子状に二次元的に配置された多数の外部電極との間の配線の状況によっては、離間してレイアウトされたパッドに接続される外部電極同士が接近してしまうことがある。したがって、干渉する可能性の高い信号線同士が、接近して配置されてしまうという問題があった。
【０００８】
そこで、本発明は、多数の外部電極がグリッド状に二次元的に配置された半導体装置において、干渉する可能性の高い信号線同士をＩＣチップ本体において及びパッケージ基板において共に離間させて、信号線間の干渉を低減することを目的とする。また、信号線間の干渉を低減した半導体装置を、プリント配線基板などに実装した電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の半導体装置は、ノイズを放出し易い信号線が接続されている回路部と、ノイズの影響を受け易い信号線が接続されている回路部とを含んで、一面の外縁部に矩形状に配列されているＩＣ側パッド群を有するＩＣチップ本体と、
絶縁基材と、該絶縁基材の一面側に、前記ＩＣ側パッドにそれぞれ対向して電気的に接続されている基板側パッド群と、前記絶縁基材の他面側に格子状に、且つ前記基板側パッド群に取り囲まれるように配置されて、前記他面側に突出した外部電極群と、前記絶縁基材の一面側から他面側に個々に貫通した多数の貫通孔を介して前記基板側パッド群と前記外部電極群とをそれぞれ接続する多数の配線とを有するパッケージ基板とを備え、
前記ノイズを放出し易い信号線は、前記ＩＣ側パッド群のうちの第１グループのＩＣ側パッドのそれぞれに接続され、前記ノイズの影響を受け易い信号線は、前記ＩＣ側パッド群のうちの第２グループのＩＣ側パッドのそれぞれに接続され、
前記第１グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第１グループの外部電極のそれぞれに接続され、前記第２グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第２グループの外部電極のそれぞれに接続され、
前記第１グループのＩＣ側パッドは、前記第２グループのＩＣ側パッドと離間されており、前記第１グループの外部電極は、前記第２グループの外部電極と離間されていることを特徴とする。
【００１０】
請求項２の半導体装置は、請求項１に記載の半導体装置において、前記第１グループのＩＣパッドと前記第２グループのＩＣパッドとの間にはインピーダンスの低い１つ以上の他のＩＣパッドを有し、前記第１グループの外部電極と前記第２グループの外部電極との間にはインピーダンスの低い１つ以上の他の外部電極を有することを特徴とする。
【００１１】
請求項３の半導体装置は、請求項１または２に記載の半導体装置において、前記第１グループのＩＣ側パッドと、前記第２グループのＩＣ側パッドとは、前記ＩＣ側パッド群の異なる辺あるいはコーナーに位置していることを特徴とする。
【００１２】
請求項４の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記第１グループの外部電極と、前記第２グループの外部電極とは、前記外部電極群の異なる辺で、且つ最外周もしくはそれに近接した場所に位置していることを特徴とする。
【００１３】
請求項５の半導体装置は、請求項４記載の半導体装置において、前記第１グループの外部電極及び前記第２グループの外部電極の位置は、ノイズを放出し易い信号線であるほどまた、ノイズの影響を受け易い信号線であるほど前記外部電極群の最外周側に優先的に位置させることを特徴とする。
【００１４】
請求項６の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、前記ノイズを放出し易い信号線が接続されている回路部は、クロック回路または大電流入出力回路であることを特徴とする。
【００１５】
請求項７の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、前記ノイズの影響を受け易い信号線が接続されている回路部は、高入力インピーダンスの増幅回路またはアナログ特性の要求される入出力回路であることを特徴とする。
【００１６】
請求項８の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、アナログ回路とディジタル回路とが混載されていることを特徴とする。
【００１７】
請求項９の半導体装置は、請求項１乃至８のいずれかに記載の半導体装置において、前記外部電極は、ボール状電極であることを特徴とする。
【００１８】
請求項１０の半導体装置は、請求項１乃至９のいずれかに記載の半導体装置において、前記パッケージ基板は、再配線層であることを特徴とする。
【００１９】
請求項１１の電子機器は、請求項１乃至１０のいずれかに記載の半導体装置を実装したことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、多数の外部電極がグリッド状に二次元的に配置された半導体装置において、ノイズを放出し易い信号線とノイズの影響を受け易い信号線とをグループに分ける。ノイズを放出し易い信号線とノイズの影響を受け易い信号線は、まず、ＩＣ側パッド群のうちの隔離されたＩＣ側パッドグループに接続される。また、ノイズを放出し易い信号線とノイズの影響を受け易い信号線は、外部電極群のうちの隔離された外部電極グループに接続される。これにより、干渉する可能性の高い信号線同士は、ＩＣチップ本体及びパッケージ基板において、それぞれ離間される。これにより、信号線間の干渉を低減することが出来る。信号線間の干渉が低減することにより、誤動作が少なくなり、また不要なノイズが減少する。
【００２１】
また、ノイズを放出し易い信号線であるほど、また、ノイズの影響を受け易い信号線であるほど外部電極群の最外周側に優先的に位置させる。これにより、格子状配線の配置に制限が加わる場合にも、干渉の程度に応じて、信号線を適切に配置することが出来る。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の半導体装置の実施の形態について、図を参照して説明する。図１〜図３は、本発明の実施例に係る半導体装置の構成を示す図である。図１は、本発明の半導体装置のＩＣチップ本体１０の構成を示す図であり、図２は、ＩＣチップ本体１０とともに用いられるパッケージ基板２０の構成を示す図である。このＩＣチップ本体１０とパッケージ基板２０とにより、本発明の半導体装置が構成される。
【００２３】
図１のＩＣチップ本体１０において、その内部に、ノイズを放出し易い信号線が接続されている回路部１１と、ノイズの影響を受け易い信号線が接続されている回路部１２と、大電流が流れる信号線が接続されている回路部１３とが設けられている。これらの回路部１１，１２，１３は、それぞれ離間して設けられることが望ましい。その他、図示しないが、多くの信号処理回路、入出力回路等が作り込まれていてもよい。
【００２４】
また、ＩＣチップ本体１０の一面（例えば、素子形成面）の外縁部に、複数のＩＣ側パッド１５からなるＩＣ側パッド群が矩形状に配列されている。この矩形状は、図１では正方形状であるが、長方形でも良いし、また一直線に並んでいなくても良い。ＩＣ側パッド群は、図１で、上辺に設けられ、Ｐ１１〜Ｐ１９で示されたＩＣ側パッド１５と、右辺に設けられ、Ｐ２１〜Ｐ２９で示されたＩＣ側パッド１５と、左辺に設けられ、Ｐ３１〜Ｐ３９で示されたＩＣ側パッド１５と、下辺に設けられ、Ｐ４１〜Ｐ４９で示されたＩＣ側パッド１５とを含んでいる。
【００２５】
回路部１１は、クロック回路（ＣＬＫ）１１−１、パルス幅変調回路（ＰＷＭ）１１−２等を含んでいる。これらクロック回路１１−１、パルス幅変調回路１１−２の信号線は、パルス信号が流れるから、ノイズを放出し易い信号線である。これらのノイズを放出し易い信号線は、ＩＣ側パッド群のうちの第１グループのＩＣ側パッド１５のそれぞれに接続される。この第１グループのＩＣ側パッド１５は、この例では上辺に位置するＰ１１，Ｐ１３，Ｐ１５，Ｐ１７である。
【００２６】
回路部１２は、例えばオーディオアンプ等の増幅回路（ＡＭＰ）１２−１、Ａ／Ｄ変換回路（ＡＤＣ）１２−２、Ｄ／Ａ変換回路（図示を省略している）等を含んでいる。これら増幅回路１２−１、Ａ／Ｄ変換回路１２−２等は高入力インピーダンスであり、これらの信号線は、ノイズの影響を受け易い信号線である。同様に、アナログ特性を要求されるアナログの出力回路もノイズの影響を受け易い信号線である。これらのノイズの影響を受け易い信号線は、ＩＣ側パッド群のうちの第２グループのＩＣ側パッド１５のそれぞれに接続される。この第２グループのＩＣ側パッド１５は、この例では右辺に位置するＰ２３，Ｐ２５，Ｐ２７，Ｐ２９である。
【００２７】
回路部１３は、例えば発光素子駆動回路等の駆動回路（ＤＲ）１３−１、電源回路（ＰＳ）１３−２等を含んでいる。これら駆動回路１３−１、電源回路１３−２等の信号線は、大電流が流れる信号線である。その信号線に流れる電流は、大きく且つ変動する。したがって、大電流が流れる信号線は、ノイズを放出し易い信号線でもある。これらの大電流が流れる信号線は、ＩＣ側パッド群のうちの第３グループのＩＣ側パッド１５のそれぞれに接続される。この第３グループのＩＣ側パッド１５は、この例では左辺の下部に位置するＰ３５，Ｐ３７と、下辺の左部に位置するＰ４１，Ｐ４３である。即ち、左辺と下辺とのコーナー部に、第３グループのＩＣ側パッド１５は位置している。
【００２８】
ＩＣ側パッド群のうちの第１グループ、第２グループ及び第３グループのＩＣ側パッド１５は、それぞれ離間されていればよい。したがって、各グループのＩＣ側パッド１５は、異なった辺や、異なったコーナ−部に配置されていればよい。
【００２９】
第１〜第３の各グループのＩＣ側パッド１５の間には、いずれのグループにも属さない、少なくとも１つ（望ましくは２つ以上）の他のＩＣパッドが配置されるように、離間させる。これらの他の信号パッドは、インピーダンスの低い信号パッドであることが良い。インピーダンスの低い信号パッドとしては、例えば、グランドや電源に接続されているもの、またはキャパシタを介してグランドに接続されたものが挙げられる。
【００３０】
図２のパッケージ基板２０には、プリント基板、フィルム基板、キャリアテープなどの基板用絶縁基材が用いられる。このパッケージ基板２０は、基板側パッド２１が設けられている一面側と、外部電極２４が設けられている他面側とを持っている。その一面側の基板側パッド２１は、ＩＣチップ本体１０のＩＣ側パッド１５とそれぞれ対応するように配置されており、各基板側パッド２１は各ＩＣ側パッド１５にバンプなどによって接合されている。
【００３１】
基板側パッド２１は、この例ではＩＣ側パッド１５と同じく１辺当たり９個であり、合計３６個が外縁部に設けられている。外縁部の基板側パッド２１に囲まれた領域に多数の外部電極２４が格子状（グリッド状）に配置されている。この外部電極２４は基板側パッド２１と対応しており、この例では３６個（＝６×６）である。
【００３２】
第１〜第３の各グループの基板側パッド２１間にも、第１〜第３の各グループのＩＣ側パッド１５間におけると同様に、いずれのグループにも属さない、少なくとも１つ（望ましくは２つ以上）の他の基板側パッドが配置されるように、離間させる。
【００３３】
各外部電極２４は、格子状の各々の位置において絶縁基材に空けられている貫通孔に一面側から他面側に向けて貫通し他面側において外部への接続ができるように、設けられている。この格子状に配置されている各外部電極２４に図のように、符号Ｂ１−１〜Ｂ６−６が付されている。この電極２４としては、半田ボールなどが形成されたボール状電極が良い。ボール状電極の場合には、格子状の外部電極はボールグリッドアレイ（ＢＧＡ）となる。勿論、ボール状電極以外のバンプ電極など他の外部電極でもよい。外部電極としてピンを用いてもよく、ピンを用いた場合にはピングリッドアレイ（ＰＧＡ）となる。
【００３４】
この各外部電極２４と各基板側パッド２１は、それぞれ配線２２によって一面側において相互に接続される。
【００３５】
図３は、図１，図２の構成を用いた半導体装置の構成を説明するための模式的な断面図である。図３において、ＩＣチップ本体１０の内部に図１に示した、ノイズを放出し易い信号線が接続されている回路部１１、ノイズの影響を受け易い信号線が接続されている回路部１２、大電流が流れる信号線が接続されている回路部１３等が作り込まれている。
【００３６】
そのＩＣチップ本体１０の表面にＩＣ側パッド１５が形成される。そのＩＣ側パッド１５にポスト状のバンプ１６が電気的に接触するように設けられている。
【００３７】
そして、パッケージ基板２０のパッド２１が、バンプ１６により、ＩＣチップ本体１０のＩＣ側パッド１５と接続されている。この各バンプ２１と各外部電極２４とが配線２２にて互いに接続される。外部電極２４は、一面側から他面側に貫通孔（ビアホール）２３を通って貫通している。バンプ１６は、パッド２１側に設けても良いし、またＩＣ側パッド１５とパッド２１の両側に設けても良い。
【００３８】
パッケージ基板２０では、各配線２２は、通常は、外部電極２４に接触しないように、また配線が容易になるように、外側の外部電極間を通ってより内側の外部電極へ接続される。従来では、各配線２２は、その配線がノイズを放出し易い信号線であるか、ノイズの影響を受け易い信号線であるか、あるいは、大電流が流れる信号線であるかなどに関わりなく、配線しやすいルートを経由するように設けられていた。
【００３９】
したがって、仮に、ＩＣチップ本体１０の信号線とＩＣ側パッド群の配置や接続において、図１に示したように、ノイズを放出し易い信号線と、ノイズの影響を受け易い信号線と、大電流が流れる信号線とを、離間させていたとしても、干渉を充分に低減することが出来ない場合があると言う問題があった。
【００４０】
この問題は、パッケージ基板２０におけるグリッド状に配置された外部電極２４への配線時に、例えば図２中に破線で示したように、ノイズを放出し易い信号線、例えばパルス幅変調回路１１−２の出力線（Ｐｉ５とＢ３−４間の信号線）と、ノイズの影響を受け易い信号線、例えば増幅回路１２−１の出力線（Ｐｉｉ５とＢ４−４間の信号線）とが接近してしまうことに、起因していた。この場合には、信号線間のクロストーク等の干渉によるノイズの影響が大きくなってしまう。
【００４１】
本発明では、まず、ＩＣ側パッド群のうちの第１グループのＩＣ側パッド１５が接合される基板側パッド２１は、グリッド状外部電極群のうちの最外周の１辺（例、上辺）の外部電極に接続されている。これにより、回路部１１の信号線は、例えばクロック回路１１−１の信号線を例にすると、クロック回路１１−１→ＩＣ側パッドＰ１１→基板側パッドＰｉ１→外部電極Ｂ１−２のように、接続されていく。
【００４２】
ＩＣ側パッド群のうちの第２グループのＩＣ側パッド１５が接合される基板側パッド２１は、グリッド状外部電極群のうちの最外周の１辺（例、右辺）の外部電極に接続されている。これにより、回路部１２の信号線は、例えば増幅回路１２−１の信号線を例にすると、増幅回路１２−１→ＩＣ側パッドＰ２３→基板側パッドＰｉｉ３→外部電極Ｂ３−６のように、接続されていく。
【００４３】
また、ＩＣ側パッド群のうちの第３グループのＩＣ側パッド１５が接合される基板側パッド２１は、グリッド状外部電極群のうちの最外周のコーナー（例、左辺と下辺のコーナー）の外部電極に接続されている。これにより、回路部１３の信号線は、例えば駆動回路１３−１の信号線を例にすると、駆動回路１３−１→ＩＣ側パッドＰ３５→基板側パッドＰｉｉｉ５→外部電極Ｂ３−１のように、接続されていく。各回路部１１，１２，１３の他の信号線も同様である。
【００４４】
第１〜第３の各グループの外部電極２４の間には、いずれのグループにも属さない、少なくとも１つ（望ましくは２つ以上）の他の外部電極が配置されるように、離間させる。これらの他の外部電極は、インピーダンスの低い外部電極であることが良い。インピーダンスの低い外部電極としては、例えば、グランドや電源に接続されているもの、あるいはキャパシタを介してグランドに接続されているものが挙げられる。
【００４５】
このように、本発明では、第１グループ、第２グループ及び第３グループの信号線に属する、ＩＣ側パッド１５と、基板側パッド２１と、外部電極２４はそれぞれ、他のグループのものと互いに隔離されている。これにより、干渉する可能性の高い信号線同士はＩＣチップ本体及びパッケージ基板においてそれぞれ離間されるから、信号線間の干渉を低減することが出来る。信号線間の干渉が低減することにより、誤動作が少なくなり、また不要なノイズが減少する。
【００４６】
また、第１グループ、第２グループ及び第３グループの信号線に属する、ＩＣ側パッド１５と、基板側パッド２１と、外部電極２４はそれぞれ、異なる辺に設けることがよい。また、第１グループ、第２グループ及び第３グループの信号線に属する、ＩＣ側パッド１５と、基板側パッド２１と、外部電極２４はそれぞれ、異なるコーナーに設けても良い。さらに、各グループに応じて、異なる辺及び異なるコーナーに設けてもよい。
【００４７】
また、第１〜第３グループの外部電極は、それぞれ外部電極群の異なる辺や異なるコーナーで、且つ最外周もしくはそれに近接した場所に位置するように配置する。また、第１〜第３グループの外部電極の外部電極の位置は、ノイズを放出し易い信号線であるほど、あるいは、ノイズの影響を受け易い信号線であるほど外部電極群の最外周側に優先的に位置させる。これにより、各グループに属する信号線数が多い場合には、ノイズを放出し易さや、ノイズの影響の受け易さによって、位置決めに優先度を設けることが出来る。また、ノイズを除去するためのフィルタ回路等の取り付けも容易になる。
【００４８】
図４は、パッケージ基板として、再配線層３０を用いた場合のＣＳＰの半導体装置の構成を説明するための模式的な断面図である。ＩＣチップ本体１０は図１のものと同様である。
【００４９】
図４において、再配線層３０は、次のように構成されている。ＩＣチップ本体１０の上に、ＩＣ側パッド１５（Ｐ１１〜Ｐ４９）に電気的に接触するように同位置に同数のバンプ（突起状電極）３１が配置されている。外部電極（ボール状電極）３３は、格子状に図２のＢ１−１〜Ｂ６−６と同じように配置されている（図４では、２個だけ示している）。それらバンプ３１は、格子状に配置されている外部電極３３に配線３２で、接続されている。図４の配線３２は、図２における配線２２と同様に、接続されている。
【００５０】
このＩＣチップ本体１０上に形成される再配線層３０において、バンプ３１が、ＩＣチップ本体１０上のＩＣチップ側パッド１５に電気的に接触するように設けられる。そして、ＩＣチップ本体１０上の他の部分に絶縁層３４が設けられる。この絶縁層３４は、ほぼバンプ３１の高さと同程度の厚みでよい。この絶縁層３４の上に、配線３２が設けられ、さらに外部電極３３が設けられる。
【００５１】
パッケージ基板として、再配線層３０を用いた本発明の半導体装置は、次のようになる。  ノイズを放出し易い信号線が接続されている回路部と、ノイズの影響を受け易い信号線が接続されている回路部とを含んで、一面の外縁部に矩形状に配列されているＩＣ側パッド群を有するＩＣチップ本体と、
絶縁層３４である絶縁基材と、該絶縁基材の多数の貫通孔を一面側から他面側に個々に貫通しており、前記絶縁基材の前記一面側で、前記ＩＣ側パッドにそれぞれ対向して電気的に接続されているバンプ群と、前記バンプ群に取り囲まれるように、格子状に配置されている外部電極群と、前記バンプ群と前記外部電極群とを前記絶縁基材の他面側でそれぞれ接続する多数の配線とを有する再配線層とを備え、
前記ノイズを放出し易い信号線は、前記ＩＣ側パッド群のうちの第１グループのＩＣ側パッドのそれぞれに接続され、前記ノイズの影響を受け易い信号線は、前記ＩＣ側パッド群のうちの第２グループのＩＣ側パッドのそれぞれに接続され、
前記第１グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第１グループの外部電極のそれぞれに接続され、前記第２グループのＩＣ側パッドのそれぞれは、前記外部電極群のうちの第２グループの外部電極のそれぞれに接続され、
前記第１グループのＩＣ側パッドは、前記第２グループのＩＣ側パッドと隔離されており、前記第１グループの外部電極は、前記第２グループの外部電極と隔離されていることを特徴とする、半導体装置。
【００５２】
このように基板として、再配線層３０を用いるとともに、図１，図２と同様な対応の配置を行うことにより、図１〜図３における半導体装置と同様の効果を得ることが出来る。さらに、ＩＣチップ本体１０を作り込む工程と再配線層３０を形成する工程を、一連の工程として行うことが出来る。
【００５３】
また、電子機器を構成するに際して、図１〜図３、及び図４に示されるような、信号線間の干渉を低減した半導体装置を、プリント配線基板やその他の基板などに実装する。これにより、信号線間の干渉を低減した誤動作の少ない電子機器を構成することが出来る。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置のＩＣチップ本体の構成を示す図
【図２】ＩＣチップ本体とともに用いられる基板２０の構成を示す図
【図３】図１，図２からなる半導体装置の構成を説明するための模式的な断面図
【図４】基板として再配線層を用いる場合の半導体装置の模式的な断面図
【符号の説明】
【００５５】
１０  ＩＣチップ本体
１１  ノイズを放出し易い信号線が接続されている回路部
１１−１  クロック回路
１１−２  パルス幅制御回路
１２  ノイズの影響を受け易い信号線が接続されている回路部
１２−１  増幅回路
１２−２  Ａ／Ｄ変換回路
１３  大電流が流れる信号線が接続されている回路部
１３−１  駆動回路
１３−２  電源回路
１５（Ｐ１１〜Ｐ４９）  ＩＣ側パッド
１６  バンプ
２０  パッケージ基板
２１（Ｐｉ１〜Ｐｉｖ９）  基板側パッド
２２  配線
２３  貫通孔
２４（Ｂ１−１〜Ｂ６−６）  外部電極（ボール状電極）
３０  再配線層
３１  バンプ
３２  配線
３３  外部電極
３４  絶縁層
【図１】
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【図２】
2005123591.tif 000004
【図３】
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【図４】
2005123591.tif 000006