(57)【要約】【課題】スキャンパスに故障が生じてもスキャンテスト可能なスキャン回路。【解決手段】テスト対象の組み合わせ回路２２と、組み合わせ回路２２と交互に配置されるスキャン回路１８０と、スキャン回路を構成するスキャン記憶素子１３〜２１と、第１のスキャン回路に挿入され、第１のスキャン記憶素子群ＳＧ１３と第２のスキャン記憶素子群ＳＧ１４を接続する第１の選択回路２３と、第２のスキャン回路に挿入され、第３のスキャン記憶素子群ＳＧ１６と第４のスキャン記憶素子群ＳＧ１７を接続する第２の選択回路２４と、スキャン記憶素子１３のスキャンアウトから第１の選択回路２３に至る第１の経路と、スキャン記憶素子１６のスキャンアウトから第１の選択回路２３に至る第２の経路３０とを備え、第１の選択回路２３において第１の経路と第２の経路３０を選択するスキャン回路を備える半導体集積回路。【選択図】図１
2005147749.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象となる複数の組み合わせ回路と、
前記組み合わせ回路に隣接し、且つ前記組み合わせ回路と交互に配置される複数のスキャン回路と、
前記スキャン回路を構成する複数個のスキャン記憶素子と、
前記複数のスキャン回路の内の第１のスキャン回路に挿入され、前記スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、
前記複数のスキャン回路の内の第２のスキャン回路に挿入され、前記スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、
前記第１のスキャン記憶素子群内に配置され、前記第１の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第１の経路と、
前記第３のスキャン記憶素子群内に配置され、前記第２の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第２の経路
とを備え、前記第１の選択回路において前記第１の経路と前記第２の経路を選択することを特徴とするスキャン回路を備える半導体集積回路。
【請求項２】
ルートドライバからなるクロックツリーを更に備え、前記クロックツリーの末端もしくは上位のルートドライバから制御される全てのスキャン記憶素子を、１つまたは複数の前記スキャン記憶素子群に配置することを特徴とする請求項１記載のスキャン回路を備える半導体集積回路。
【請求項３】
セットツリーおよびリセットツリーを更に備え、セット信号及びリセット信号で制御可能なスキャン記憶素子を、１つまたは複数の前記スキャン記憶素子群に配置することを特徴とする請求項１記載のスキャン回路を備える半導体集積回路。
【請求項４】
テスト対象となる複数の組み合わせ回路と、前記組み合わせ回路に隣接し、且つ前記組み合わせ回路と交互に配置される複数のスキャン回路と、前記スキャン回路を構成する複数個のスキャン記憶素子と、前記複数のスキャン回路の内の第１のスキャン回路に挿入され、前記スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、前記複数のスキャン回路の内の第２のスキャン回路に挿入され、前記スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、前記第１のスキャン記憶素子群内に配置され、前記第１の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第１の経路と、前記第３のスキャン記憶素子群内に配置され、前記第２の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第２の経路とを備え、前記第１の選択回路において前記第１の経路と前記第２の経路を選択するスキャン回路を備える半導体集積回路と、
前記スキャンパスに接続される入力バッファおよび出力バッファと、
前記入力バッファに接続されるスキャンシフト入力端子と、
前記出力バッファに接続されるスキャンシフト出力端子
とを備えることを特徴とするスキャン回路システム。
【請求項５】
テスト対象となる複数の組み合わせ回路と、前記組み合わせ回路に隣接し、且つ前記組み合わせ回路と交互に配置される複数のスキャン回路と、前記スキャン回路を構成する複数個のスキャン記憶素子と、前記複数のスキャン回路の内の第１のスキャン回路に挿入され、前記スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、前記複数のスキャン回路の内の第２のスキャン回路に挿入され、前記スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、前記第１のスキャン記憶素子群内に配置され、前記第１の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第１の経路と、前記第３のスキャン記憶素子群内に配置され、前記第２の選択回路の前段のスキャン記憶素子のスキャンアウトから前記第１の選択回路に至る第２の経路とを備え、前記第１の選択回路において前記第１の経路と前記第２の経路を選択するスキャン回路を備える半導体集積回路と、前記スキャンパスに接続される入力バッファおよび出力バッファと、前記入力バッファに接続されるスキャンシフト入力端子と、前記出力バッファに接続されるスキャンシフト出力端子とを備えるスキャン回路システムと、
前記スキャン回路システムによって発生されるテストパターンを入力し、テスト結果を前記スキャン回路システムに対してフィードバックするテスタと、
ルートドライバから構成され、前記スキャン回路システムに接続されるクロックツリー
とを備えることを特徴とするスキャンテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト容易化設計に関わるもので、特にスキャン回路のシフトテストを目的とした回路設計に適用される、スキャン回路を備える半導体集積回路、スキャン回路システムおよびスキャンテストシステムに関するものである。
【背景技術】
【０００２】
大規模かつ複雑なＬＳＩ回路をテストするためのテストパターンの作成作業は、ＬＳＩの設計期間の大きな部分を占める。設計機能検証のために作成したテストパターンから、故障検出率の高くなる組み合わせを選んで、製造試験に用いることもあるが、この場合問題になるのは、選択したテストパターンの品質が、製造試験に充分と考えられる故障検出率に達しないことが多いということである。機能検証用のテストパターンは、設計の範囲内において各機能が正しく実行されていることを基準として作成されるが、これは回路内の故障が検出されるかという基準とは異なるものである。また、大規模かつ複雑なＬＳＩ回路では、故障検出率を求めるための故障シミュレーションの実行に膨大な時間がかかるため、故障をサンプリングして故障シミュレーションを行ったり、論理シミュレーションで求められる各信号の活性化率をもとにパタンを選択したりする。これらの場合には、故障検出率が正確に求められないことになる。
【０００３】
「テスト容易化設計（デザイン・フォー・テスタビリティ（ＤＦＴ：Design for Testability））」とは、ＬＳＩ回路にできるだけ小規模のテスト回路を付加することによりそのテスト容易性を高め、テストパターンの作成期間やテストパターンサイズ、テスト時間、最終的な故障検出率を最適化するための技術である。テスト容易化設計の代表的な技術には、スキャン設計、メモリ・ビルト・イン・セルフ・テスト（ＢＩＳＴ:Built-in-self-test）、ロジックＢＩＳＴなどがある。
【０００４】
スキャン設計は、従来から広く用いられているテスト容易化設計技術である。順序回路内のすべてのレジスタ（フリップフロップ（Ｆ／Ｆ）あるいはラッチ）はスキャンレジスタと呼ばれる特殊なレジスタに置き換えられ、一つ以上のシフトレジスタ（スキャンパス）としてシリアルに接続される。この構造を用いて、通常は難しい回路内部のレジスタの制御・観測を、外部の入出力端子を用いて直接行なえるようになる。これにより、テストパターンの作成作業が大幅に単純化される。特にプログラムによるテストパターン自動生成（オートマティック・テストパターン・ジェネレーション（ＡＴＰＧ：Automatic Test Pattern Generation））を用いて、高い故障検出率を持つテストパターンを短期間で作成することが可能になる。
【０００５】
故障したＦ／Ｆを除く他のＦ／Ｆを全て使用すると共に、集積回路の判定不良を防止し、スキャンパスの読み出し・書込み時間を短縮するテスト回路については、既に開示されている（特許文献１参照）。また、スキャンパス上に少々の故障が存在しても、スキャンパス等の制御やテストパターンの観測を可能にする半導体集積回路についても既に開示されている（特許文献２参照）。
【０００６】
従来のスキャン回路を備える半導体集積回路は、図３１の接続概略図に示すように、スキャン回路１５０を構成する記憶素子１と、スキャンテストのテスト対象回路２と、スキャン回路１５０のシフト入力端子３と、スキャン回路１５０のシフト出力端子４と、スキャンパス５とから構成される。従来のスキャン回路を備える半導体集積回路のシフトテストでシフト接続に不良があった場合の概略図は、図３２に示されるように、故障解析の対象とならないスキャン記憶素子６と、故障解析の対象となるスキャン記憶素子７と、スキャンテストのテスト対象回路８と、故障部９とから構成される。従来のスキャン回路を備える半導体集積回路でクロックドライバに不良があった場合の概略図は、図３３に示すように、スキャン記憶素子１０と、スキャン記憶素子のうち、クロックツリーの末端の素子により動作制御され、故障の発生した記憶素子１１と、スキャンテストのテスト対象回路１２とから構成される。
【特許文献１】特開平４−２５０３７１号公報
【特許文献２】特開平１０−３１０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のスキャン設計は、複数の独立したスキャンパスから構成される。図３１に示された従来のスキャン回路を備える半導体集積回路は、スキャン回路のシフトテストの実行において、図３２の故障部９に示されるような異常があった場合、そのスキャンパスに属する全ての記憶素子７が故障解析の対象となる。記憶素子の数が数千個あった場合には、それら全てが故障解析の対象となり、故障解析は非常に困難であり問題である。即ち、従来の技術では、スキャンシフトテストで異常があった場合、そのスキャンパス全てが故障解析の対象となっていた。
【０００８】
また、従来のスキャン設計は、クロックツリーの構造を考慮せずに回路が構成されるので、クロックツリーの末端もしくは上位の素子から制御される。例えば、故障の発生したスキャン記憶素子１１が図３３に示す様に接続されるとする。この場合、クロックツリーに故障があった場合、図３３の全てのスキャンパスで異常が見つかり解析が困難となり問題である。即ち、従来の技術では、クロックツリーの構造を考慮せずに回路が構成されるので、クロックのドライバに不良があった場合、故障があるクロックのドライバに繋がるスキャン記憶素子を含む全てのスキャンパスで異常が発見され、故障解析が非常に困難となる。
【０００９】
更に、クロックツリーと同様の問題がセット信号及びリセット信号でも発生する。即ち、従来の技術では、セット信号およびリセット信号の構造に不良があった場合、それらに繋がるスキャン記憶素子を有するスキャンパス全てで異常が発見され、故障解析が非常に困難となる。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とする所は、解析費用や時間を削減することが出来るスキャン回路を備える半導体集積回路、スキャン回路システムおよびスキャンテストシステムを提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の特徴は、（イ）テスト対象となる複数の組み合わせ回路と、（ロ）組み合わせ回路に隣接し、且つ組み合わせ回路と交互に配置される複数のスキャン回路と、（ハ）スキャン回路を構成する複数個のスキャン記憶素子と、（ニ）複数のスキャン回路の内の第１のスキャン回路に挿入され、スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、（ホ）複数のスキャン回路の内の第２のスキャン回路に挿入され、スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、（へ）第１のスキャン記憶素子群内に配置され、第１の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第１の経路と、（ト）第３のスキャン記憶素子群内に配置され、第２の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第２の経路とを備え、（チ）第１の選択回路において第１の経路と第２の経路を選択するスキャン回路を備える半導体集積回路であることを要旨とする。
【００１２】
本発明の第２の特徴は、（イ）テスト対象となる複数の組み合わせ回路と、組み合わせ回路に隣接し、且つ組み合わせ回路と交互に配置される複数のスキャン回路と、スキャン回路を構成する複数個のスキャン記憶素子と、複数のスキャン回路の内の第１のスキャン回路に挿入され、スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、複数のスキャン回路の内の第２のスキャン回路に挿入され、スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、第１のスキャン記憶素子群内に配置され、前記第１の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第１の経路と、第３のスキャン記憶素子群内に配置され、第２の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第２の経路とを備え、第１の選択回路において第１の経路と第２の経路を選択するスキャン回路を備える半導体集積回路と、（ロ）スキャンパスに接続される入力バッファおよび出力バッファと、（ハ）入力バッファに接続されるスキャンシフト入力端子と、（ニ）出力バッファに接続されるスキャンシフト出力端子とを備えるスキャン回路システムであることを要旨とする。
【００１３】
本発明の第３の特徴は、（イ）テスト対象となる複数の組み合わせ回路と、組み合わせ回路に隣接し、且つ組み合わせ回路と交互に配置される複数のスキャン回路と、スキャン回路を構成する複数個のスキャン記憶素子と、複数のスキャン回路の内の第１のスキャン回路に挿入され、スキャン回路内の第１のスキャン記憶素子群と第２のスキャン記憶素子群を接続する第１の選択回路と、複数のスキャン回路の内の第２のスキャン回路に挿入され、スキャン回路内の第３のスキャン記憶素子群と第４のスキャン記憶素子群を接続する第２の選択回路と、第１のスキャン記憶素子群内に配置され、第１の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第１の経路と、第３のスキャン記憶素子群内に配置され、第２の選択回路の前段のスキャン記憶素子のスキャンアウトから第１の選択回路に至る第２の経路とを備え、第１の選択回路において第１の経路と第２の経路を選択するスキャン回路を備える半導体集積回路と、スキャンパスに接続される入力バッファおよび出力バッファと、入力バッファに接続されるスキャンシフト入力端子と、出力バッファに接続されるスキャンシフト出力端子とを備えるスキャン回路システムと、（ロ）スキャン回路システムによって発生されるテストパターンを入力し、テスト結果をスキャン回路システムに対してフィードバックするテスタと、（ハ）ルートドライバから構成され、スキャン回路システムに接続されるクロックツリーとを備えるスキャンテストシステムであることを要旨とする。
【発明の効果】
【００１４】
本発明のスキャン回路を備える半導体集積回路により、故障解析の対象を絞り込むことが可能となり、故障解析の費用や時間を削減することができる。又、スキャン回路を作成する際にこれらの処理を自動化し、設計や故障解析時間や故障解析の精度向上が可能となる。また、クロックツリーを構築するバッファの故障やセット／リセット信号の故障について、Ｆ／Ｆレベルでの絞込みが可能となる。また、シフトパス中の故障の解析が容易となる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態に係るスキャン回路１８０を備える半導体集積回路では、スキャンテストのシフトテスト用として、スキャンパス３８〜４０,４１〜４３（図４）の途中に選択回路２３〜２８を挿入して、スキャンパス３８〜４０,４１〜４３の全てのテスト対象となる記憶素子１３〜２１のシフトテスト経路を複数選択できるようにするため、経路の異なる複数のシフトテストを実施する。更に、スキャンパスの経路の選択回路２３〜２８と次の選択回路２３〜２８の間に、クロックツリー１００の末端もしくは上位のドライバから制御される記憶素子群４８〜５１を配置する。更に、上記と同様にセット及びリセット信号により制御されるテスト対象記憶素子５８〜５９,６２〜６３を同スキャンパス経路に構成する。また、これらのスキャン回路１８０を備える半導体集積回路を含むスキャン回路システム２００やこれらのスキャン回路を備える半導体集積回路を利用し、得た故障情報を使用し、故障個所の特定をするスキャンテストシステムおよびスキャンテスト方法を提供する。
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
[スキャン回路を備える半導体集積回路]
（第１の実施の形態）
（スキャン回路を備える半導体集積回路の基本構成）
本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路は、図１に示すように、テスト対象となる複数の組み合わせ回路２２と、組み合わせ回路２２に隣接し、且つ組み合わせ回路２２と交互に配置される複数のスキャン回路１８０と、スキャン回路１８０を構成する複数個のスキャン記憶素子であるＤタイプＦ／Ｆ１３〜２１と、複数のスキャン回路１８０の内の第１のスキャン回路に挿入され、スキャン回路内の第１のスキャン記憶素子群ＳＧ１３と第２のスキャン記憶素子群ＳＧ１４を接続する第１の選択回路２３と、複数のスキャン回路１８０の内の第２のスキャン回路に挿入され、スキャン回路内の第３のスキャン記憶素子群ＳＧ１６と第４のスキャン記憶素子群ＳＧ１７を接続する第２の選択回路２４と、前記第１のスキャン記憶素子群ＳＧ１３内に配置され、第１の選択回路２３の前段のスキャン記憶素子１３のスキャンアウトから第１の選択回路２３に至る第１の経路と、第３のスキャン記憶素子群ＳＧ１６内に配置され、第２の選択回路２４の前段のスキャン記憶素子１６のスキャンアウトから第１の選択回路２３に至る第２の経路３０とを備え、第１の選択回路２３において第１の経路と前記第２の経路３０を選択することを特徴とする。このように構成することによって、選択回路２３の設定を変更することで、スキャンパスの経路を変更することができる。選択回路２４乃至２８の経路選択も同様に構成する。経路選択により複数の経路でテスト可能となるが、このとき、スキャンテストの記憶素子の数とスキャンパスの本数は変わらない。即ち、図１の例では、スキャンテストの記憶素子を構成するＤタイプＦ／Ｆ１３〜２１の数に変動はなくまた、スキャンパスの本数も３本であり、変化はない。
【００１８】
各スキャンパスの入力から次の選択回路まで、若しくは選択回路から次の選択回路まで、若しくは選択回路から出力までのスキャン記憶素子群を「スキャンセグメント」と呼ぶ。図１において、ＳＧ１３〜ＳＧ２１と表示されたＤタイプＦ／Ｆ群がスキャンセグメントを構成している。
【００１９】
（選択回路）
選択回路２３〜２８は、マルチプレクサから構成される。このような選択回路の１つである選択回路２３は、例えば図２に示すように、ルート１およびルート２の２つの経路からのセグメント信号を、制御信号ＣＳによって切り替えて、次段スキャンチェインへと伝達する切り替え回路としての役割を果たす。図２の例では、２つの経路の例が示されているが、より多くの経路からの経路選択を行なう場合もある。
【００２０】
選択回路２３〜２８の設定を変更することにより、スキャンのシフトテストのスキャンパスを変更した例を図４に示す。図４（ａ）に示すシフトテスト１では、スキャンパス３８（図１のＳＧ１３−ＳＧ１４−ＳＧ１５）、スキャンパス３９（図１のＳＧ１６−ＳＧ１７−ＳＧ１８）、スキャンパス４０（図１のＳＧ１９−ＳＧ２０−ＳＧ２１）が選択されたことを示している。図４（ｂ）に示すシフトテスト２では、スキャンパス４１（図１のＳＧ１３−ＳＧ２０−ＳＧ１８）、スキャンパス４２（図１のＳＧ１６−ＳＧ１４−ＳＧ２１）、スキャンパス４３（図１のＳＧ１９−ＳＧ１７−ＳＧ１５）が選択されたことを示している。
【００２１】
（セグメント内に故障部のある場合の動作例）
図１に示す本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路において、セグメントＳＧ１８に故障部３６が存在する場合の例を図３に示す。従来の技術では、図３２を用いて説明した様に、故障の解析対象が図３のセグメントＳＧ１６−セグメントＳＧ１７−セグメントＳＧ１８からなるスキャンパス上のすべてのＤタイプＦ／Ｆ群となる。一方、本発明のスキャン回路を使用すれば、図４（ａ）および（ｂ）に示すように、スキャンテスト１およびスキャンテスト２の２回のシフトテストを実施することで、故障の解析対象をセグメントＳＧ１８に限定することができる。図４（ａ）のスキャンテスト１ではスキャンパス３８〜４０に対してそれぞれパス、フェイル、パスの結果が得られる。又、図４（ｂ）のスキャンテスト２ではスキャンパス４１〜４３に対してそれぞれフェイル、パス、パスの結果が得られる。スキャンテスト１において、スキャンパス３９がフェイルであることから、スキャン記憶素子群ＳＧ１６,ＳＧ１７若しくはＳＧ１８に故障部が存在することが予想できる。更に、スキャンテスト２において、スキャンパス４１がフェイルであることから、スキャン記憶素子群ＳＧ１３,ＳＧ２０若しくはＳＧ１８に故障部が存在することが予想できる。従って、図４（ａ）と図４（ｂ）の２つのテスト結果を組み合せて判断することによって、故障の解析対象をセグメントＳＧ１８に限定することができる。
【００２２】
本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路においては、スキャンパスの途中に切り替え回路を挿入し、スキャンパスの経路を複数にすると共に、スキャン回路のシフトテストを複数回実行することで、故障を起こしている個所を絞り込むことが可能となる。
【００２３】
（第２の実施の形態）
本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路を、図５乃至図７を用いて説明する。スキャン回路を備える半導体集積回路の基本構造は、図６に示すように、第１の実施の形態と同様のものを作成する。クロックツリーの構造は、図５に示すように、ルートドライバ４４から分岐した２個のサブドライバ４５と、更にそれぞれのサブドライバ４５から分岐した２個のサブドライバ４６と２個のサブドライバ４７から構成される。スキャン記憶素子群４８,４９は、それぞれのサブドライバ４６で制御され、スキャン記憶素子群５０,５１は、それぞれのサブドライバ４７で制御されることを示している。
【００２４】
本発明の第２の実施の形態では、これらの同一のルートドライバまたはドライバで制御される記憶素子群を、スキャンパスを構成する１つのセグメントＳＧに配置する。例えば、図５のスキャン記憶素子群４８、４９、５０および５１をそれぞれ、図６のセグメントＳＧ１９、ＳＧ２１、ＳＧ１６およびＳＧ１５に配置する。
【００２５】
図５に示すように、サブドライバ４７自体に故障部５２があった場合を考える。ここで比較のために、本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路の構造で、クロックツリーの末端の素子から制御される記憶素子群を複数のセグメントに構成した場合の概略図を、参考例として図８に示す。又、図８において、スキャン回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図を、参考例として図９に示す。図８の参考例に示すように、スキャン記憶素子群５１は、例えば、セグメントＳＧ１４、セグメントＳＧ１９およびセグメントＳＧ２０内に配置されている。同一のルートドライバまたはサブドライバで制御される記憶素子群が複数のセグメントにわたって配置されるため、図９（ａ）および（ｂ）に示すように、スキャンテスト１およびスキャンテスト２を実施しても複数のスキャンパスで異常なスキャン記憶素子群５１が検出され、故障解析が困難となる。即ち、図９（ａ）のスキャンテスト１の例では、スキャンパス３８〜４０においてそれぞれフェイル、パス、フェイルの結果が得られ、図９（ｂ）のスキャンテスト２の例では、スキャンパス４１〜４３においてそれぞれフェイル、フェイル、フェイルの結果が得られ、複数のスキャンセグメントで異常なスキャン記憶素子群が検出され、故障解析が困難となる。
【００２６】
本発明の第２の実施の形態においては、図５に示すように、サブドライバ４７自体に故障部５２があった場合においても、サブドライバ４７によって制御される記憶素子群５１は、図６に示すように、セグメントＳＧ１５に配置される。従って、スキャンテスト１およびスキャンテスト２を図７（ａ）および（ｂ）に示すように２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５に限定することが可能となる。即ち、図７（ａ）のスキャンテスト１の結果、スキャンパス３８〜４０においてそれぞれフェイル、パス、パスの結果が得られ、図７（ｂ）のスキャンテスト２の結果、スキャンパス４１〜４３においてそれぞれパス、パス、フェイルの結果が得られる。従って、図７（ａ）および（ｂ）の結果を組み合わせることで、故障の解析対象をスキャンセグメントＳＧ１５に限定することが可能となる。
【００２７】
クロックツリー上で故障が発生した場合、故障の特定が難しく、特にクロックツリーの構造を考慮せずにスキャンパスを作成した場合には、図８に示すように、クロックのルートドライバまたはサブドライバに故障があると、多数のスキャンパスで異常が発生し、故障個所の特定が困難となる。
【００２８】
本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路の構成によれば、クロックツリーの構造を考慮し、クロックのサブドライバ単位でスキャンパスのセグメントを構成することで、シフトテストでのクロック異常の個所を絞り込むことが容易となる。
【００２９】
（第３の実施の形態）
本発明の第３の実施の形態に係るスキャン回路を備える半導体集積回路を、図１０および図１１を用いて説明する。スキャン回路を備える半導体集積回路の基本構造は、図１０に示すように、第１の実施の形態と同様のものを作成する。クロックツリーの構造は、図５と同様である。本発明の第３の実施の形態に係るスキャン回路を備える半導体集積回路では、同一のルートドライバまたはサブドライバで制御される記憶素子群を、スキャンパスを構成する２つのセグメントに配置する。例えば、図５のスキャン記憶素子群５１を図１０のセグメントＳＧ１５およびＳＧ１７に配置する。
【００３０】
本発明の第３の実施の形態に係るスキャン回路を備える半導体集積回路を構成する図１０の回路を利用し、スキャンテスト１およびスキャンテスト２を図１１（ａ）および（ｂ）に示すように２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することが可能となる。
【００３１】
即ち、図１１（ａ）のスキャンテスト１においては、スキャンパス３８〜４０においてそれぞれフェイル、フェイル、パスの結果が得られ、一方、図１１（ｂ）のスキャンテスト２においては、スキャンパス４１〜４３においてそれぞれパス、パス、フェイルの結果が得られる。従って、図１１（ａ）および（ｂ）の結果を組み合わせることによって、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することが可能となる。
【００３２】
或いは又、スキャンテスト３およびスキャンテスト４を図１１（ｃ）および（ｄ）に示すように２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することも可能となる。
【００３３】
即ち、図１１（ｃ）のスキャンテスト３においては、スキャンパス３８〜４０においてそれぞれパス、フェイル、フェイルの結果が得られ、一方、図１１（ｄ）のスキャンテスト４においては、スキャンパス４１〜４３においてそれぞれパス、フェイル、パスの結果が得られる。従って、図１１（ｃ）および（ｄ）の結果を組み合わせることによって、、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することが可能となる。
【００３４】
本発明の第３の実施の形態に係るスキャン回路を備える半導体集積回路の構成によれば、クロックのドライバ単位でスキャンパスのセグメントを構成し、かつクロックツリーのバッファを２つのスキャンパスのセグメントＳＧに分割配置することにより、シフトパスの故障とクロックドライバの故障を識別することが可能となる。
【００３５】
（第３の実施の形態の変形例）
本発明の第３の実施の形態の変形例に係るスキャン回路を備える半導体集積回路を、図１２を用いて説明する。スキャン回路を備える半導体集積回路の基本構造は、図１２に示すように、第１の実施の形態と同様のものを作成する。クロックツリーの構造は、図５と同様である。本発明の第３の実施の形態の変形例に係るスキャン回路を備える半導体集積回路では、同一のルートドライバまたはサブドライバで制御される記憶素子群を、スキャンパスを構成する２つのセグメントに配置する。例えば、図５のスキャン記憶素子群５１を図１０のセグメントＳＧ１５の一部分およびセグメントＳＧ１７の一部分に配置する。
【００３６】
本発明の第３の実施の形態の変形例に係るスキャン回路を備える半導体集積回路を構成する図１２の回路を利用し、スキャンテスト１およびスキャンテスト２を図１１（ａ）および（ｂ）に示すように２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することが可能となる。
【００３７】
或いは又、スキャンテスト３およびスキャンテスト４を図１１（ｃ）および（ｄ）に示すように２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することも可能となる。
【００３８】
本発明の第３の実施の形態の変形例に係るスキャン回路を備える半導体集積回路の構成によれば、クロックのドライバ単位でスキャンパスのセグメントを構成し、かつクロックツリーのバッファを２つのスキャンパスのセグメントＳＧに分割配置することにより、シフトパスの故障とクロックドライバの故障を識別することが可能となる。
【００３９】
（第４の実施の形態）
本発明の第４の実施の形態に係るスキャン回路を備える半導体集積回路では、同一のルートドライバまたはサブドライバで制御される記憶素子群を、スキャンパスを構成する１つのセグメントＳＧに配置する。例えば、図１３のスキャン記憶素子群４８、４９、５０および５１をそれぞれ、図１４に示すように、セグメントＳＧ１９、ＳＧ２１、ＳＧ１７およびＳＧ１５に配置する。
【００４０】
図１３に示すように、上位のサブドライバ４５自体に故障部５５があった場合、クロックツリーの上位のサブドライバを含めたパスを、図１１（ｂ）に示すように１つのスキャンパス４３に含めることにより、上位のルートドライバまたはサブドライバの故障を発見することも可能となる。図１４の場合には、図１１（ａ）および（ｂ）に示すスキャンテスト１および２を実行することによって、故障の解析対象をスキャンセグメントＳＧ１５およびＳＧ１７に限定することが可能となる。
【００４１】
本発明の第４の実施の形態に係るスキャン回路を備える半導体集積回路の構成によれば、クロックのドライバ単位でスキャンパスのセグメントを構成し、更に、クロックツリーの上位のルートドライバまたはサブドライバを含めたパスを１つのパスに含めるようにスキャンテストのスキャンパスを選択することにより、上位のルートドライバまたはサブドライバの故障発見が容易である。
【００４２】
（第５の実施の形態）
本発明の第５の実施の形態に係るスキャン回路を備える半導体集積回路を、図１５を用いて説明する。スキャン回路を備える半導体集積回路の基本構造は、図１５に示すように、第１の実施の形態と同様のものを作成する。クロックツリーの構造の概略は図１３と同様である。スキャン記憶素子群４８〜５１は、それぞれのクロックドライバで制御されることを示している。第５の実施の形態では、上位のクロックドライバで制御される記憶素子群を、スキャンパスを構成する１つのセグメントに配置する。例えば、図１３の記憶素子群５０及び５１を図１５のセグメントＳＧ１５に配置する。図１３に示すように、サブドライバ４５自体に故障部５５があった場合、従来の手法では、故障の特定が難しく、特にクロックツリーの構造を考慮せずにスキャンパスを作成した場合には、クロックのルートドライバまたはサブドライバに故障があると、多数のスキャンパスで異常が発生し、故障個所の特定が困難となる。
【００４３】
第５の実施の形態に係るスキャン回路を備える半導体集積回路である図１５の回路を利用し、スキャンシフトテストを図４（ａ）および（ｂ）の通り２回実施することで、故障の解析対象をスキャン記憶素子群５０、５１が直列に接続されるスキャンセグメントＳＧ１５に限定することが可能となる。
【００４４】
（第６の実施の形態）
本発明の第６の実施の形態に係るスキャン回路を備える半導体集積回路の構成を図１６に、またセット（ＳＥＴ）及びリセット（ＲＥＳＥＴ）のツリーの構造の概略を図１７にそれぞれ示す。スキャン回路を備える半導体集積回路の基本構造は、第１の実施の形態と同様のものを作成する。図１７に示すように、セットのツリーの構造は、ルートドライバ５６から分岐した２個のサブドライバ５７から構成され、リセットのツリーの構造は、ルートドライバ６０から分岐した２個のサブドライバ６１から構成される。スキャン記憶素子群５８,５９は、それぞれのサブドライバ５７で制御され、スキャン記憶素子群６２,６３は、それぞれのサブドライバ６１で制御されることを示している。ここでスキャン記憶素子群５８および５９は、セット信号によって制御されるもので、バッファなどによりツリー構造となっている。スキャン記憶素子群６２および６３は、リセット信号によって制御されるもので、バッファなどによりツリー構造となっている。
【００４５】
第６の実施の形態に係るスキャン回路を備える半導体集積回路では、これらの同一のセットもしくはリセットのルートドライバまたはサブドライバで制御されるスキャン記憶素子群を、スキャンパスを構成する１つのセグメントに配置する。例えば、図１７のスキャン記憶素子群５８、５９、６２および６３をそれぞれ、図１６のセグメントＳＧ１９、ＳＧ２１、ＳＧ１６およびＳＧ１５に配置する。
【００４６】
図１７のセットおよびリセットのサブドライバ６１自体に故障部６４があった場合、故障の特定が難しく、特にクロックツリーの構造を考慮せずにスキャンパスを作成した場合には、セット、リセットのルートドライバまたはサブドライバに故障があると、多数のスキャンパスで異常が発生し、故障個所の特定が困難となる。
【００４７】
図１６に示す第６の実施の形態に係るスキャン回路を備える半導体集積回路を利用し、スキャンシフトテストを、図１８（ａ）および（ｂ）に示すように、２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５に限定することが可能となる。
【００４８】
即ち、図１８（ａ）のスキャンテスト１においては、スキャンパス３８〜４０においてそれぞれフェイル、パス、パスの結果が得られ、一方、図１８（ｂ）のスキャンテスト２においては、スキャンパス４１〜４３においてそれぞれパス、パス、フェイルの結果が得られる。従って、図１８（ａ）および（ｂ）の結果を組み合わせることによって、故障の解析対象をスキャンセグメントＳＧ１５に限定することが可能となる。
【００４９】
本発明の第６の実施の形態に係るスキャン回路を備える半導体集積回路によれば、セットおよびリセットでの故障個所の特定が容易となる。また、スキャン回路の構成上、第２の実施の形態において説明したスキャン回路と同様に構成することで、故障の解析対象のスキャンセグメントの絞込みをより細かくすることもできる。
【００５０】
（第７の実施の形態）
本発明の第７の実施の形態に係るスキャン回路を備える半導体集積回路を図１９に示す。スキャン回路を備える半導体集積回路の基本構造は、第１の実施の形態と同様のものを作成する。セット及びリセットのツリー構造の概略は図１７と同様である。第７の実施の形態に係るスキャン回路では、同一のセットもしくはリセットのルートドライバまたはドライバで制御される記憶素子群を、スキャンパスを構成する複数のセグメントに配置する。例えば、図１７のスキャン記憶素子群６３を図１９のセグメントＳＧ１５およびセグメントＳＧ１７に配置する。
【００５１】
図１７のセットおよびリセットのサブドライバ６１自体に故障部６４があった場合、第７の実施の形態に係るスキャン回路を備える半導体集積回路である図１９の回路を利用し、スキャンシフトテストを図１１（ａ）および（ｂ）と同様に、２回実施することで、故障の解析対象をスキャンセグメントＳＧ１５およびスキャンセグメントＳＧ１７に限定することが可能となる。
【００５２】
本発明の第７の実施の形態に係るスキャン回路を備える半導体集積回路によれば、セットおよびリセットでの故障個所の特定が容易となる。また、スキャン回路の構成上、第２の実施の形態において説明したスキャン回路と同様に構成することで、故障の解析対象のスキャンセグメントの絞込みをより細かくすることもできる。
【００５３】
[スキャン回路システム]
（クロック・ツリー・シンセシス）
クロック・ツリー・シンセシスによって構築されるクロックツリーの接続例は、図２０に示すように、クロック供給源７０に接続された２個のサブドライバ７１と、更にサブドライバ７１に対してツリー構造に接続されるサブドライバ６５および６６からなる２段のサブドライバ群と、更に最終段のサブドライバ６６に対して直並列に接続される複数段のＤタイプＦ／Ｆ７２から構成される。
【００５４】
（スキャン回路システムの具体的な回路構成例）
本発明の実施の形態に係るスキャン回路システムの具体的な回路構成は、図２１に示すように、ＤタイプＦ／Ｆ７２と、スキャンシフト入力７３と、入力バッファ７４と、スキャンパス組換え回路７５と、組み合わせ回路７６と、出力バッファ７７と、スキャンシフト出力７８とから構成される。図２１に示すスキャン回路システムの具体的な回路構成は、図１に示した本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路と実質的に同等である。但し、スキャン回路システムとしての拡張性を明らかにするために、スキャンシフト入力７３、入力バッファ７４、出力バッファ７７、およびスキャンシフト出力７８の配置を明確化している。又、組み合わせ回路７６内には実際上各種の複雑な論理回路が配置されることから、代表的にＡＮＤゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＯＲゲート或いはエクスクルーシブＯＲを用いて、それらの論理回路を模式的に表現している。又、スキャンパス組換え回路７５は図１に示した選択回路２３〜２８、或いは図２に示した選択回路と同等の回路を用いることができることも明らかである。
【００５５】
（動作方法）
（通常動作時）
スキャン回路システムとして、通常動作時の基本回路構成は、図２２に示すように、ＤタイプＦ／Ｆ７２と、２個の組み合わせ回路７６とから構成される。即ち、通常動作時においては、スキャンテストは実行されず、２個の組み合わせ回路７６においては、通常の半導体集積回路としての動作が実行されることになる。ＤタイプＦ／Ｆ７２はスキャンパス方向に直列には接続されず、スキャンパス組換え回路７５も動作状態にはない。
【００５６】
（スキャンシフト動作時）
スキャン回路システムとして、スキャンシフト動作時の基本回路構成は、図２３に示すように、ＤタイプＦ／Ｆ７２と、スキャンシフト入力７３と、入力バッファ７４と、スキャンパス組換え回路７５と、組み合わせ回路７６と、出力バッファ７７と、スキャンシフト出力７８とから構成される。スキャンセグメントＳＧ１３〜ＳＧ２１に対してセグメント単位でスキャン記憶素子群を配置する。スキャン回路を備える半導体集積回路の第１乃至第７の実施の形態において説明した方法と同様にして、クロックツリーの構造を考慮し、クロックのルートドライバ単位でスキャンパスのセグメントを構成することで、シフトテストでのクロック異常の個所を絞り込むことが容易となる。
【００５７】
（リセット／セットツリーの構成例）
リセットツリーは、図２４に示すように、リセット信号供給源８０と、リセット信号供給源８０に接続されたサブドライバ８１と、更にサブドライバ８１に対して接続されたサブドライバ８２と、サブドライバ８２に対して直並列に接続される複数のリセット付きＤタイプＦ／Ｆ８３とから構成される。図２４に示したリセットツリーは、図１７に示したリセットツリーの拡張構成例となっている。図２１或いは図２３に示したスキャン回路システムに適用することによって、リセットでの故障個所の特定が容易となる。
【００５８】
セットツリーは、図２５に示すように、セット信号供給源９０と、セット信号供給源９０に接続されたサブドライバ９１と、更にサブドライバ９１に対して接続されたサブドライバ９２と、サブドライバ９２に対して直並列に接続される複数のセット付きＤタイプＦ／Ｆ９３とから構成される。図２５に示したセットツリーは、図１７に示したリセットツリーの拡張構成例となっている。図２１或いは図２３に示したスキャン回路システムに適用することによって、セットでの故障個所の特定が容易となる。
【００５９】
（スキャン回路システムとクロックツリーの関係）
本発明の実施の形態に係るスキャン回路システムの全体構成は、図２６に示すように、クロックツリー１００とスキャン回路システム２００とから構成される。クロックツリー１００は、図２０に示した構成と同様の構成を有する。また、スキャン回路システム２００は、図２１に示した構成と同様の構成を有する。図２６中において、クロックツリー１００からの接続が実行されていないＤタイプＦ／Ｆ７２は、別系統のクロックツリー系によって制御されていることを意味する。
【００６０】
[スキャンテストシステム]
本発明の実施の形態に係るスキャン回路システムを利用してテストした結果を使用し、故障個所を特定するスキャンテストシステムは、図２７に示すように、クロックツリー１００と、スキャン回路システム２００と、テストパターン８４と、テスタ８６と、テスト結果８５とから構成される。クロックツリー１００からのデータによって制御されるスキャン回路システム２００は、テストパターン８４を発生し、テスタ８６に供給する。テストパターン８４は、ＬＳＩをテストするためのテストデータである。テスタ８６はＬＳＩの動作性能をテストするためのテスト回路システムである。テスタ８６によって実行されたテスト結果８５のデータがスキャン回路システム２００にフィードバックされ、スキャン回路システムにおいて、ＬＳＩの故障個所を特定することができる。
【００６１】
[スキャンテストシステムを用いて故障解析を行なう方法]
図２７に示した本発明の実施の形態に係るスキャンテストシステムを用いて故障解析を行なう方法は、図２８のステップＳ１〜ステップＳ５のフローチャート図に示すように実行される。
【００６２】
（ａ）まず、ステップＳ１において、ＬＳＩをテスタ８６においてテストする。
【００６３】
（ｂ）次に、ステップＳ２において、テスタ８６において、ＬＳＩの故障データとしてのフェイル情報を得る。
【００６４】
（ｃ）次に、ステップＳ３において、ネットリストデータを得る。
【００６５】
（ｄ）次に、ステップＳ４において、ステップＳ２において得られたフェイル情報と、ステップＳ３において得られたネットリストデータとを比較し、故障解析ツールを適用して故障解析を実行する。
【００６６】
（ｅ）次に、ステップＳ５において、故障解析結果に基づいて、故障個所情報を検出する。
【００６７】
[自動化ツールフロー：スキャンチェインリオーダリング]
図２７に示した本発明の実施の形態に係るスキャンテストシステムを用いて故障解析を行なう方法において、自動化ツールフロー（スキャンチェインリオーダリング）は、図２９のステップＳ１１〜ステップＳ１８のフローチャート図に示すように実行される。
【００６８】
（ａ）ステップＳ１１において、図２０に示したようなクロック・ツリーシンセシスを実行する。
【００６９】
（ｂ）次に、ステップＳ１２において、ＬＳＩの配置・フロアプランツールを実行する。
【００７０】
（ｃ）次に、ステップＳ１３において、スキャン化情報を得る。
【００７１】
（ｄ）次に、ステップＳ１４において、スキャン化済みネットリストを得る。
【００７２】
（ｅ）次に、ステップＳ１５において、ステップＳ１１において実行したクロック・ツリー・シンセシスによるクロックツリー情報を得る。
【００７３】
（ｆ）次に、ステップＳ１２において実行したＬＳＩの配置・フロアプランツールによるＦ／Ｆ配置情報を得る。
【００７４】
（ｇ）次に、ステップＳ１７において、ステップＳ１３〜Ｓ１６においてそれぞれ得られたスキャン化情報、スキャン化済みネットリスト、クロックツリー情報およびＦ／Ｆ配置情報をスキャンチェインリオーダリングツールに入力して、スキャンチェインリオーダリングを実行する。
【００７５】
（ｈ）次に、ステップＳ１８において、スキャンチェイン組換え後リストを得る。
【００７６】
[自動化ツールフロー：スキャン化]
図２７に示した本発明の実施の形態に係るスキャンテストシステムを用いて故障解析を行なう方法において、自動化ツールフロー（スキャン化）は、図３０のステップＳ２１〜ステップＳ２６のフローチャート図に示すように実行される。
【００７７】
（ａ）ステップＳ２１において、図２０に示したようなクロック・ツリーシンセシスを実行する。
【００７８】
（ｂ）次に、ステップＳ２２において、スキャン化情報を得る。
【００７９】
（ｃ）次に、ステップＳ２３において、スキャン化前ネットリストを得る。
【００８０】
（ｄ）次に、ステップＳ２４において、ステップＳ２１において実行したクロック・ツリー・シンセシスによるクロックツリー情報を得る。
【００８１】
（ｅ）次に、ステップＳ２２〜Ｓ２４においてそれぞれ得られたスキャン化情報、スキャン化前ネットリスト、クロックツリー情報をスキャンチェインリオーダリングツールに入力して、スキャンチェインリオーダリングを実行する。
【００８２】
（ｆ）次に、ステップＳ２６において、スキャン化後ネットリストを得る。
【００８３】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８４】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図。
【図２】本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路のシフトテスト経路を選択する際に使用される選択回路の一例図。
【図３】本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路のシフトテストでシフト接続に不良があった場合の概略図。
【図４】本発明の第１の実施の形態に係るスキャン回路を備える半導体集積回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図であって、（ａ）スキャンテスト１を説明する図および（ｂ）スキャンテスト２を説明する図。
【図５】本発明の第２の実施の形態に係るスキャン回路に使用されるクロックツリーの構造であり、末端のドライバに不良がある場合の概略図。
【図６】本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図であって、クロックツリーの末端の素子から制御される記憶素子群を１つのセグメントに構成した場合の概略図。
【図７】本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図であって、（ａ）スキャンテスト１を説明する図および（ｂ）スキャンテスト２を説明する図。
【図８】本発明の第２の実施の形態に係るスキャン回路を備える半導体集積回路の構造で、クロックツリーの末端の素子から制御される記憶素子群を複数のセグメントに構成した場合の参考図。
【図９】図８において、スキャン回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図であって、（ａ）スキャンテスト１を説明する図および（ｂ）スキャンテスト２を説明する参考図。
【図１０】本発明の第３の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図であって、クロックツリーの末端の素子から制御される記憶素子群を複数のセグメントに構成した場合の概略図。
【図１１】本発明の第３の実施の形態に係るスキャン回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図であって、（ａ）シフトテスト１を説明する図、（ｂ）シフトテスト２を説明する図、（ｃ）シフトテスト３を説明する図、および（ｄ）シフトテスト４を説明する図。
【図１２】本発明の第３の実施の形態の変形例に係るスキャン回路を備える半導体集積回路の接続概略図であって、クロックツリーの末端の素子から制御される記憶素子群を複数のセグメントに構成した場合の概略図。
【図１３】クロックツリーの構造であり、上位のドライバに不良がある場合の概略図。
【図１４】本発明の第４の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図であって、クロックツリーの末端の素子から制御される記憶素子群を複数のセグメントに構成し、且つ一つのスキャンパスに含めるように配置した場合の概略図。
【図１５】本発明の第５の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図であって、クロックツリーの末端の素子から制御される複数の記憶素子群を一つのセグメントに含めるように配置した場合の概略図。
【図１６】本発明の第６の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図。
【図１７】セット及びリセット信号のツリー構造の概略図。
【図１８】本発明の第６の実施の形態に係るスキャン回路を備える半導体集積回路のシフトテストを複数回実施した場合のテストスキャンパスの概略図であって、（ａ）スキャンテスト１を説明する図、および（ｂ）スキャンテスト２を説明する図。
【図１９】本発明の第７の実施の形態に係るスキャン回路を備える半導体集積回路の接続概略図。
【図２０】クロック・ツリー・シンセシスによって構築されるクロックの接続構成図。
【図２１】本発明の実施の形態に係るスキャン回路システムの具体的な回路構成図。
【図２２】本発明の実施の形態に係るスキャン回路システムのシステム通常動作時の基本構成図。
【図２３】本発明の実施の形態に係るスキャン回路システムのスキャンシフト動作時の基本構成図。
【図２４】リセットツリーの具体的構成図。
【図２５】セットツリーの具体的構成図。
【図２６】本発明の実施の形態に係るスキャン回路システムとクロックツリーの全体ブロック構成図。
【図２７】本発明の実施の形態に係るスキャンテストシステムのブロック構成図。
【図２８】本発明の実施の形態に係るスキャンテストシステムを用いて故障解析を行うフローチャート図。
【図２９】本発明の実施の形態に係るスキャンテストシステムの自動化ツールフロー（スキャンチェインリオーダリング）のフローチャート図。
【図３０】本発明の実施の形態に係るスキャンテストシステムの自動化ツールフロー（スキャン化）のフローチャート図。
【図３１】従来のスキャン回路を備える半導体集積回路の接続概略図。
【図３２】従来のスキャン回路を備える半導体集積回路のシフトテストでシフト接続に不良が存在する場合の概略図。
【図３３】従来のスキャン回路を備える半導体集積回路でクロックドライバに不良が存在する場合の概略図。
【符号の説明】
【００８６】
１…記憶素子
２,８,１２…テスト対象回路
３…シフト入力端子
４…シフト出力端子
５…スキャンパス
６,７,１０…スキャン記憶素子
９,３６,５２,５５,６４…故障部
１１…故障の発生したスキャン記憶素子
１３〜２１,７２,８３,９３…ＤタイプＦ／Ｆ
２２…組み合わせ回路
２３〜２８…選択回路
２９〜３４…経路
３８〜４３…スキャンパス
４４〜４７,５６,５７,６０,６１…ルートドライバ
４８〜５１,５８,５９,６２,６３…スキャン記憶素子群
６５,６６,７１,８１,８２,９１,９２…サブドライバ
７３…スキャンシフト入力端子
７４…入力バッファ
７５…スキャンパス組換え回路
７６…組み合わせ回路
７７…出力バッファ
７８…スキャンシフト出力端子
８０…リセット信号供給源
８４…テストパターン
８５…テスト結果
８６…テスタ
９０…セット信号供給源
１００…クロックツリー
１５０,１８０…スキャン回路
２００…スキャン回路システム
Ｓ１〜Ｓ５,Ｓ１１〜Ｓ１８,Ｓ２１〜Ｓ２６…ステップ
ＳＧ１３〜ＳＧ２１…スキャンセグメント（スキャン記憶素子群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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