(57)【要約】【課題】  閾値電圧のシフトを抑制することのできる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１の上に第１のＳｉＯ２膜を形成する工程と、この第１のＳｉＯ２膜の上に、遷移金属を含む高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上に第２のＳｉＯ２膜を形成する工程と、この第２のＳｉＯ２膜の上にゲート電極を形成する工程とを有する。そして、少なくとも第１のＳｉＯ２膜、高誘電率絶縁膜および第２のＳｉＯ２膜に熱処理を施すことによって、シリコン基板１およびゲート電極７との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなるゲート絶縁膜６を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のＳｉＯ２膜を形成する工程と、
前記第１のＳｉＯ２膜の上に、遷移金属を含む高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜の上に第２のＳｉＯ２膜を形成する工程と、
前記第２のＳｉＯ２膜の上にゲート電極を形成する工程とを有し、
少なくとも前記第１のＳｉＯ２膜、前記高誘電率絶縁膜および前記第２のＳｉＯ２膜に熱処理を施すことにより、前記半導体基板および前記ゲート電極との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなるゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は、膜厚方向に組成が連続的に変化する単一の層からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜は、ＳｉＯ２膜と、該ＳｉＯ２膜の上にあり膜厚方向に組成が連続的に変化する膜とからなる請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２のＳｉＯ２膜の膜厚は０．２ｎｍ以上０．５ｎｍ以下である請求項１〜３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記高誘電率絶縁膜は、遷移金属の酸化物、遷移金属のアルミネートおよび遷移金属のシリケートよりなる群から選ばれる少なくとも１の材料からなる膜である請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【請求項６】
前記遷移金属は、Ｈｆ、Ｚｒ、Ｔｉ、ＴａおよびＬａよりなる群から選ばれるいずれか１の金属である請求項１〜５のいずれか１に記載の半導体装置の製造方法。
【請求項７】
前記高誘電率絶縁膜はＨｆＳｉＯ４膜である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極はポリシリコンからなる請求項１〜７のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳細には、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタなどの素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりＳｉＯ２（酸化ケイ素）膜が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）２００１によれば、６５ｎｍ世代と考えられている２００７年には、シリコン酸化膜換算膜厚（または、等価酸化膜厚（ＥＯＴ，ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ））で１．２ｎｍ〜１．６ｎｍのゲート絶縁膜が要求されている。しかしながら、ＳｉＯ２膜を用いた場合には、トンネル電流によるゲートリーク電流が許容値を超えてしまうことから、ＳｉＯ２膜に代わる新たな材料の採用が急務となっている。
【０００４】
そこで、ＳｉＯ２膜に代えて、より比誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、現在、ＨｆＯ２（酸化ハフニウム）またはＺｒＯ２（酸化ジルコニウム）とＳｉＯ２またはＡｌ２Ｏ３（酸化アルミニウム）との混合物からなる膜が注目されている（特許文献１〜２、非特許文献１〜４参照）。これらの膜は比誘電率がＳｉＯ２膜（比誘電率３．９）よりも高いので、電気的膜厚（シリコン酸化膜換算膜厚）を一定とするならば、ＳｉＯ２膜よりも物理的膜厚を薄くすることができる。したがって、リーク電流を抑制することが可能となる。
【０００５】
【特許文献１】米国特許第６，２９１，８６７Ｂ１号明細書
【特許文献２】米国特許第６，０２０，２４３号明細書
【非特許文献１】エイ・エル・ピー・ロータンダーロ（Ａ．Ｌ．Ｐ．Ｒｏｔａｎｄａｒｏ）ら、ブイエルエスアイ・テクノロジー・２００２シンポジウム・テクノロジーダイジェスト（Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  ２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）、２００２年、ｐ．１４８−１４９
【非特許文献２】エス・イヌミヤ（Ｓ．Ｉｎｕｍｉｙａ）ら、ブイエルエスアイ・テクノロジー・２００３シンポジウム・テクノロジーダイジェスト（Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  ２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）、２００３年、ｐ．１７−１８
【非特許文献３】ティー・ワタナベ（Ｔ．Ｗａｔａｎａｂｅ）ら、ブイエルエスアイ・テクノロジー・２００３シンポジウム・テクノロジーダイジェスト（Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  ２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）、２００３年、ｐ．１９−２０
【非特許文献４】エイ・モリカワ（Ａ．Ｍｏｒｉｋａｗａ）ら、ブイエルエスアイ・テクノロジー・２００３シンポジウム・テクノロジーダイジェスト（Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  ２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）、２００３年、ｐ．１６５−１６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｈｉｇｈ−ｋ膜を用いた場合には、トランジスタがスイッチングする電圧Ｖｔｈ（閾値電圧）の絶対値が、ＳｉＯ２膜を用いた場合に比較して大きくなる方向にシフトするという問題があった。この傾向は、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）よりもＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で顕著に見られる。そして、このような閾値電圧のシフトが生じるとトランジスタの性能は著しく低下する。
【０００７】
本発明は上述した問題点に鑑みてなされたものである。即ち、本発明の目的は、閾値電圧のシフトを抑制することのできる半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板上に第１のＳｉＯ２膜を形成する工程と、この第１のＳｉＯ２膜の上に、遷移金属を含む高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上に第２のＳｉＯ２膜を形成する工程と、この第２のＳｉＯ２膜の上にゲート電極を形成する工程とを有し、少なくとも第１のＳｉＯ２膜、高誘電率絶縁膜および第２のＳｉＯ２膜に熱処理を施すことにより、半導体基板およびゲート電極との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなるゲート絶縁膜を形成することを特徴とするものである。
【００１０】
本発明において、ゲート絶縁膜は、膜厚方向に組成が連続的に変化する単一の層からなる膜とすることができる。また、ゲート絶縁膜は、ＳｉＯ２膜と、このＳｉＯ２膜の上にあり膜厚方向に組成が連続的に変化する膜とからなっていてもよい。
【００１１】
本発明において、第２のＳｉＯ２膜の膜厚は０．２ｎｍ以上０．５ｎｍ以下とすることが好ましい。
【００１２】
本発明において、高誘電率絶縁膜は、遷移金属の酸化物、遷移金属のアルミネートおよび遷移金属のシリケートよりなる群から選ばれる少なくとも１の材料からなる膜とすることができる。また、遷移金属は、Ｈｆ、Ｚｒ、Ｔｉ、ＴａおよびＬａよりなる群から選ばれるいずれか１の金属とすることができる。例えば、高誘電率絶縁膜をＨｆＳｉＯ４膜とすることができる。
【００１３】
本発明において、ゲート電極はポリシリコンからなるものとすることができる。
【発明の効果】
【００１４】
この発明は以上説明したように、半導体基板上に第１のＳｉＯ２膜、Ｈｉｇｈ−ｋ膜および第２のＳｉＯ２膜を順に積層した後に加熱処理を行うことによって、半導体基板およびゲート電極との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなるゲート絶縁膜を形成するものである。これにより、これらの界面近傍でのゲート絶縁膜中の遷移金属濃度を低くすることができるので、半導体基板およびゲート電極中のドーパントとゲート絶縁膜中の遷移金属とが反応するのを抑制して、Ｖｔｈのシフト量を小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明者は鋭意研究した結果、閾値電圧がシフトする原因は、Ｈｉｇｈ−ｋ膜（高誘電率絶縁膜）中の遷移金属が半導体基板やゲート電極中のドーパントと結合する点にあることを見出した。例えば、ＨｆＳｉＯ４（ハフニウムシリケート）膜中のＨｆ（ハフニウム）が、ドーパントであるＢ（ホウ素）やＰ（リン）と結合することによって閾値電圧の大きなシフトが起こる。
【００１６】
そこで、本発明者は、Ｈｉｇｈ−ｋ膜と半導体基板およびＨｉｇｈ−ｋ膜とゲート電極とのそれぞれの界面近傍において、Ｈｉｇｈ−ｋ膜中の遷移金属の濃度が低くなるようにすることによって閾値電圧のシフトを抑制することができると考え、本発明に至った。以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
図１は、本実施の形態にかかる半導体装置の断面図の一例である。
【００１８】
図１に示すように、半導体基板としてのシリコン基板１には、拡散層２、素子分離領域３、ソース・ドレイン領域４およびエクステンション領域５が形成されている。また、シリコン基板１の上には、ゲート絶縁膜６およびゲート電極７が形成されており、さらにこれらの側壁にはサイドウォール８が形成されている。尚、図１において、９は層間絶縁膜、１０はコンタクト、１１は配線層である。
【００１９】
本実施の形態において、ゲート絶縁膜６は、少なくとも遷移金属、シリコンおよび酸素を含むとともに、膜中のシリコン濃度がシリコン基板１およびゲート電極７との界面近傍で高く、これらの界面から離れて中心付近に向かうにしたがい漸次低くなるように分布することを特徴としている。また、ゲート絶縁膜６は、シリコン基板１とゲート絶縁膜６との界面近傍およびゲート電極７とゲート絶縁膜６との界面近傍における遷移金属の濃度が低いことを特徴としている。
【００２０】
図２〜図１０を用いて、本実施の形態にかかる半導体装置の製造方法について説明する。尚、これらの図において、図１と同じ符号を付した部分は同じ部分であることを示している。
【００２１】
まず、図２に示すように、シリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３を形成する。
【００２２】
次に、フォトリソグラフィ法を用いて、シリコン基板１に拡散層２を形成する（図２）。例えば、所定領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン基板１内にＮ型またはＰ型の不純物を注入する。その後、熱処理により不純物を拡散させることによって、Ｎ型拡散層またはＰ型拡散層を形成することができる。
【００２３】
次に、ゲート絶縁膜６の形成工程に移る。
【００２４】
まず、図３に示すように、シリコン基板１の表面に、第１のＳｉＯ２膜１２を形成する。第１のＳｉＯ２膜１２は熱酸化法などによって形成することができる。例えば、１体積％の酸素と９９体積％の窒素からなる混合ガス雰囲気中において、８００℃程度の温度でシリコン基板１の表面を酸化する。これにより、第１のＳｉＯ２膜１２を形成することができる。
【００２５】
次に、第１のＳｉＯ２膜１２の上にＨｉｇｈ−ｋ膜１３を形成する。Ｈｉｇｈ−ｋ膜１３としては、遷移金属を含みＳｉＯ２膜よりも高い比誘電率を有する膜を用いる。例えば、遷移金属の酸化物、遷移金属のアルミネートおよび遷移金属のシリケートよりなる群から選ばれる少なくとも１の材料からなる膜を用いることができる。また、遷移金属としては、例えば、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）またはＬａ（ランタン）などを用いることができる。
【００２６】
Ｈｉｇｈ−ｋ膜１３は、例えば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤという。）法または原子層堆積（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ，以下、ＡＬＤという。）法などによって形成することができる。
【００２７】
例えば、（ｔ−Ｃ４Ｈ９Ｏ）４Ｈｆ（ハフニウム（ＩＶ）ｔ−ブトキサイド）とＳｉ２Ｈ６（ジシラン）とを用いた減圧ＣＶＤ法によって、ＨｆＳｉＯ４（ハフニウムシリケート）膜を形成することができる。この場合、例えば、成膜温度を３００℃、成膜圧力を０．２Ｔｏｒｒ（約２６．７Ｐａ）とすることができる。
【００２８】
Ｈｉｇｈ−ｋ膜１３を形成した後は、この上にさらに第２のＳｉＯ２膜１４を形成してゲート絶縁膜６の形成工程を終える。ここで、第２のＳｉＯ２膜１４は、減圧ＣＶＤ法またはＡＬＤ法などによって形成することができる。例えば、（ｔ−Ｃ４Ｈ９Ｏ）４ＨｆとＳｉ２Ｈ６とを用いた減圧ＣＶＤ法によってＨｆＳｉＯ４膜を形成した後、成膜ガスをＳｉ２Ｈ６のみに切り替える。これにより、ＨｆＳｉＯ４膜上にＳｉＯ２膜を堆積させることができる。
【００２９】
このように、本実施の形態におけるゲート絶縁膜６は、形成直後において、第１のＳｉＯ２膜１２と、第１のＳｉＯ２膜１２の上に形成されたＨｉｇｈ−ｋ膜１３と、Ｈｉｇｈ−ｋ膜１３の上に形成された第２のＳｉＯ２膜１４とからなる。しかしながら、実際の半導体装置においては、工程中で加えられる熱処理によって、各層を構成する原子の拡散が起こる。このため、完成後の半導体装置におけるゲート絶縁膜６の構造は、上記の３つの膜からなる３層構造ではなく、膜厚方向に連続的な組成変化を示す１層の膜に変化する。ここで、本実施の形態においては、第１のＳｉＯ２膜１２、Ｈｉｇｈ−ｋ膜１３および第２のＳｉＯ２膜１４をこの順に積層させることによってゲート絶縁膜６を形成している。したがって、ゲート絶縁膜６が全体として１層の膜となった場合であっても、シリコン基板１およびゲート電極７との界面近傍における膜の組成をシリコン濃度が高く、遷移金属濃度が低い状態にすることができる。
【００３０】
本実施の形態においては、ゲート絶縁膜６全体のシリコン酸化膜換算膜厚を薄くするために、第１のＳｉＯ２膜１２、Ｈｉｇｈ−ｋ膜１３および第２のＳｉＯ２膜１４の膜厚は、それぞれできるだけ薄くすることが好ましい。特に、第２のＳｉＯ２膜１４の膜厚は、０．２ｎｍ〜０．５ｎｍの範囲内であることが好ましい。０．２ｎｍよりも薄くなると均一な膜を形成することが困難となる。一方、０．５ｎｍよりも厚くなるとシリコン酸化膜換算膜厚が大きくなり好ましくない。
【００３１】
一方、第１のＳｉＯ２膜１２は、シリコン基板１とＨｉｇｈ−ｋ膜１３との間の反応を抑制することのできる膜厚とする。例えば、第１のＳｉＯ２膜１２の膜厚を１ｎｍ程度とすることができる。
【００３２】
ところで、第１のＳｉＯ２膜１２の膜厚によっては、熱処理による構成原子の拡散後のゲート絶縁膜６が単一の層からなる膜とならずに、ＳｉＯ２膜と混合膜とからなる２層構造の膜となることも考えられる。ここで、混合膜とは、ＳｉＯ２膜の上にあり膜厚方向に組成が連続的に変化する層をいう。本実施の形態においては、ゲート絶縁膜６はこのような構造を有していてもよい。換言すると、完成後の半導体装置におけるゲート絶縁膜は、半導体基板上に形成されたＳｉＯ２膜と、このＳｉＯ２膜上に形成されたＨｉｇｈ−ｋ膜とからなっていて、このＨｉｇｈ−ｋ膜は、少なくとも遷移金属、シリコンおよび酸素を含むとともに、膜中のシリコン濃度がＳｉＯ２膜およびゲート電極との界面近傍で高く、これらの界面から離れて中心付近に向かうにしたがい漸次低くなるように分布する膜であってもよい。ゲート絶縁膜がこのような構造を有する場合には、半導体基板とゲート絶縁膜との界面近傍における遷移金属の濃度を略ゼロに近い値とすることができる。
【００３３】
尚、本実施の形態においては、Ｈｉｇｈ−ｋ膜とゲート電極との間にＳｉＯ２膜以外の他の材料からなる膜を設けることも考えられる。例えば、Ｈｉｇｈ−ｋ膜とゲート電極との間にＳｉＮ膜を設けることによっても、ゲート電極との界面近傍でのシリコン濃度が高く遷移金属濃度が低いゲート絶縁膜を形成することができる。しかしながら、ゲート絶縁膜とゲート電極との間に界面準位が形成されるのを抑制し、安定な界面を形成するという観点から、本実施の形態においてはＳｉＯ２膜を設けることが最も好ましい。
【００３４】
以上の工程によってゲート絶縁膜６を形成した後は、ＰＤＡ（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｋｉｎｇ、高温熱処理）を施すことが好ましい。これにより、Ｈｉｇｈ−ｋ膜１３に含まれる不純物に起因する水素の量を１０分の１程度にまで減少させることができる。
【００３５】
次に、ゲート電極７の形成工程を行う。
【００３６】
まず、ゲート絶縁膜６の上に、ゲート電極材料としてのポリシリコン膜１５を形成する（図４）。ポリシリコン膜１５は、例えばＣＶＤ法によって形成することができる。
【００３７】
ポリシリコン膜１５を形成した後は、ポリシリコン膜１５の中に、Ｐ（リン）などのドーパントをイオン注入する。その後、加熱処理を行うことによって注入したドーパントを活性化させる。加熱処理の条件は、例えば１，０００℃で１０秒間程度とすることができる。
【００３８】
次に、ポリシリコン膜１５の上に、ハードマスク材料としてのＳｉＯ２膜１６を形成する（図４）。
【００３９】
ＳｉＯ２膜１６を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００４０】
次に、ＳｉＯ２膜１６の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン１７を形成し、図５の構造とする。
【００４１】
次に、レジストパターン１７をマスクとしてＳｉＯ２膜１６をドライエッチングする。その後、不要となったレジストパターン１７を除去することによって、図６に示すように、ハードマスクとしてのＳｉＯ２膜パターン１８を形成することができる。
【００４２】
次に、ＳｉＯ２膜パターン１８をマスクとして、ポリシリコン膜１５のドライエッチングを行う。エッチングガスとしては、例えば、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いることができる。
【００４３】
図７は、ポリシリコン膜１５をドライエッチングした後の状態を示したものである。図に示すように、ポリシリコン膜１５のドライエッチングによってゲート電極７が形成される。
【００４４】
次に、ＳｉＯ２膜パターン１８をマスクとしたエッチングによって、ゲート絶縁膜６のエッチングを行う。これにより、図８に示す構造が得られる。尚、図４〜図７においては、ゲート絶縁膜６を、第１のＳｉＯ２膜１２、Ｈｉｇｈ−ｋ膜１３および第２のＳｉＯ２膜１４からなる構造とした。しかしながら、図８より前の段階におけるゲート絶縁膜６の構造が、単一の層または単一の層に変化する途中の状態の層からなる膜となっていてもよい。
【００４５】
次に、ゲート電極７をマスクとしてシリコン基板１内の拡散層２に不純物をイオン注入した後、熱処理による活性化を行うことによってエクステンション領域５を形成する。
【００４６】
次に、公知の方法に従ってサイドウォール８の形成を行い、図９に示す構造とする。この際、サイドウォール８は、ゲート電極７およびゲート絶縁膜６の側壁に形成されるようにする。
【００４７】
次に、シリコン基板１内の拡散層２に不純物をイオン注入する。続いて、熱処理による活性化を行うことによって、ソース・ドレイン領域４を形成することができる（図１０）。その後、層間絶縁膜９、コンタクト１０および配線１１を形成することによって、図１に示す構造を得ることができる。
【００４８】
そして、上述したＰＤＡ処理、ドーパントの活性化処理および各膜の成膜工程などで加えられる熱処理を経ることによって、第１のＳｉＯ２膜、Ｈｉｇｈ−ｋ膜および第２のＳｉＯ２膜の間でシリコン原子や遷移金属原子などの拡散が起こる。これにより、ゲート絶縁膜６は、シリコン基板１およびとゲート電極７との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなる膜に変化する。
【００４９】
図１１に、本実施の形態により製造された半導体装置について、ゲート長に対する閾値電圧Ｖｔｈの変化の一例を示す。尚、図１１において、本実施の形態による半導体装置のゲート絶縁膜としては、膜厚１ｎｍ程度のＳｉＯ２膜上にＨｆＳｉＯ４膜およびＳｉＯ２膜を順に形成した後、通常の半導体装置の製造工程における熱処理を経て得られたものを用いた。また、比較例として、従来法によって形成されたＨｆＳｉＯ４膜をゲート絶縁膜として用いた半導体装置について測定した結果も示した。ここで、比較例のＨｆＳｉＯ４膜は、膜厚方向に均一な組成を有する膜である。さらに、ゲート絶縁膜としてＳｉＯ２膜のみを用いた半導体装置について測定した結果も示した。
【００５０】
図１１から分かるように、比較例では、ＳｉＯ２膜のみを用いた場合に対して、Ｖｔｈの値はその絶対値が大きくなる方向に大きくシフトしている。一方、本実施の形態によれば、Ｖｔｈのシフト量を比較例よりも小さくすることができる。このことは、ＮＭＯＳとＰＭＯＳともに同様である。
【００５１】
このように、本実施の形態においては、半導体基板上に第１のＳｉＯ２膜、Ｈｉｇｈ−ｋ膜および第２のＳｉＯ２膜を順に積層した後に加熱処理を行うことによって、半導体基板およびゲート電極との界面近傍でのシリコン濃度が高く、中心付近に向かうにしたがい漸次シリコン濃度が低くなるゲート絶縁膜を形成する。これにより、ゲート絶縁膜中の遷移金属の濃度をこれらの界面近傍で低いか、または略ゼロに近い値とすることができる。したがって、本実施の形態によれば、半導体基板およびゲート電極中のドーパントとゲート絶縁膜中の遷移金属とが反応するのを抑制して、Ｖｔｈのシフト量を小さくすることができる。
【００５２】
尚、本実施の形態においては、ゲート電極材料としてポリシリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコン膜またはシリコンゲルマニウム膜などのシリコンを含む膜であれば、ゲート電極材料として用いることができる。また、多層構造を有するゲート電極であって、その一部にポリシリコン膜、アモルファスシリコン膜またはシリコンゲルマニウム膜などが含まれていてもよい。
【図面の簡単な説明】
【００５３】
【図１】本実施の形態にかかる半導体装置の断面図である。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１１】本実施の形態において、ゲート長による閾値電圧の変化を示す図の一例
【符号の説明】
【００５４】
１  シリコン基板
２  拡散層
３  素子分離領域
４  ソース・ドレイン領域
５  エクステンション領域
６  ゲート絶縁膜
７  ゲート電極
８  サイドウォール
９  層間絶縁膜
１０  コンタクト
１１  配線層
１２  第１のＳｉＯ２膜
１３  Ｈｉｇｈ−ｋ膜
１４  第２のＳｉＯ２膜
１５  ポリシリコン膜
１６  ＳｉＯ２膜
１４  ポリシリコン膜
１７  レジストパターン
１８  ＳｉＯ２膜パターン
【図１】
2005079306.tif 000003
【図２】
2005079306.tif 000004
【図３】
2005079306.tif 000005
【図４】
2005079306.tif 000006
【図５】
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【図６】
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【図７】
2005079306.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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