(57)【要約】【課題】異なる電源電圧を給電される２つの回路をインターフェースさせるためのレベル・コンバータ、および２つの異なる電圧アイランド内の回路をインターフェースさせるためのレベル・コンバータを含む集積回路を提供する。【解決手段】第１のバッファ１０４が見かけ上の電源Ｖによって給電され、より低い電圧回路からの入力信号１０２を受け取る。第１のバッファ１０４が、より高い電源電圧Ｖｄｄｈを給電される第２のバッファ１０８を駆動する。第２のバッファ１０８からの出力１１０が、より高い電源電圧Ｖｄｄｈまたは低下させた電源電圧Ｖを第１のバッファ１０４に選択的に渡すように電源選択機構１２０、１２８を切り替える。【選択図】図１
2005160073.tif 000002
【特許請求の範囲】
【請求項１】
異なる電源電圧が供給される２つの回路をインターフェースさせるためのレベル・コンバータであって、
見かけ上の電源と電源リターンの間に接続され、入力信号を受け取る第１のバッファと、
第１の電源と前記電源リターンの間に接続され、前記第１のバッファの出力を受け取る第２のバッファと、
前記第１の電源と前記見かけ上の電源の間にあり、前記第２のバッファからの出力に応答して前記第１の電源に基づく第１の電源電圧、または低下させた電源電圧を前記見かけ上の電源ラインに選択的に渡す電源選択機構と
を含むコンバータ。
【請求項２】
前記第２のバッファがインバータである、請求項１に記載のレベル・コンバータ。
【請求項３】
前記電源選択機構が、少なくとも１つのダイオードと並列である電源スイッチからなり、その両方が、前記第１の電源と前記見かけ上の電源の間に接続される、請求項１に記載のレベル・コンバータ。
【請求項４】
前記電源スイッチが、前記第２のバッファの前記出力によってゲート制御されるＦＥＴであり、前記少なくとも１つのダイオードがダイオード接続されたＦＥＴである、請求項３に記載のレベル・コンバータ。
【請求項５】
前記電源スイッチＦＥＴが、ｐ型ＦＥＴであり、前記少なくとも１つのダイオード接続されたＦＥＴが、ｎ型ＦＥＴである、請求項４に記載のレベル・コンバータ。
【請求項６】
前記少なくとも１つのダイオード接続されたｎ型ＦＥＴが、直列に接続された１対のｎ型ＦＥＴによるダイオードである、請求項５に記載のレベル・コンバータ。
【請求項７】
前記第２のバッファがＣＭＯＳインバータである、請求項５に記載のレベル・コンバータ。
【請求項８】
前記第１のバッファがＣＭＯＳインバータである、請求項７に記載のレベル・コンバータ。
【請求項９】
前記第１のバッファがロジック・ゲートである、請求項７に記載のレベル・コンバータ。
【請求項１０】
前記ロジック・ゲートがＮＡＮＤゲートである、請求項７に記載のレベル・コンバータ。
【請求項１１】
前記ＣＭＯＳインバータが、前記レベル・コンバータ内の他のｎ型ＦＥＴより高いスレッショルドを有するｎ型ＦＥＴを含む、請求項５に記載のレベル・コンバータ。
【請求項１２】
電圧レベル・コンバータ回路であって、
第１のインバータ入力、第１のインバータ出力、回路グラウンドに接続された第１のインバータ・グラウンド、および第１のインバータ電圧電源を有する第１のインバータと、
回路の高電圧電源と前記第１のインバータ電圧電源の間に接続されたスレッショルド・ドロップ要素と、
前記第１のインバータ出力に接続された第２のインバータ入力、第２のインバータ出力、前記回路グラウンドに接続された第２のインバータ・グラウンド、および前記回路の高電圧電源に接続された第２のインバータ電圧電源を有する第２のインバータと、
前記回路の高電圧電源と前記第１のインバータ電圧電源の間に接続され、前記第２のインバータ出力に接続された入力を有する電圧フィードバック要素とを備え、
前記第２のインバータ出力が低い値を有するとき、前記電圧フィードバック要素が、前記第１のインバータ出力を高めるために前記第１のインバータ電圧電源を前記回路の高電圧電源の電圧値に接近させ、それによって前記第２のインバータ内のスタンバイ電力を無くする、コンバータ回路。
【請求項１３】
前記第１のインバータ入力がハイのとき、前記スレッショルド・ドロップ要素が前記第１のインバータ電圧電源に前記回路の高電圧電源より低い電圧を提供し、それによって前記第１のインバータ内のスタンバイ電力を無くする、請求項１２に記載の電圧レベル・コンバータ回路。
【請求項１４】
前記スレッショルド・ドロップ要素が、少なくとも１つのトランジスタを含む、請求項１３に記載の電圧レベル・コンバータ回路。
【請求項１５】
前記トランジスタがＦＥＴである、請求項１４に記載の電圧レベル・コンバータ回路。
【請求項１６】
前記ＦＥＴが高スレッショルド電圧ＦＥＴである、請求項１４に記載の電圧レベル・コンバータ回路。
【請求項１７】
前記スレッショルド・ドロップ要素がダイオードである、請求項１３に記載の電圧レベル・コンバータ回路。
【請求項１８】
複数の回路行と、
前記複数の回路行の少なくとも１つの行中の少なくとも１つの低電圧アイランドであって、前記少なくとも１つの低電圧アイランドのそれぞれ内の回路要素が低電圧（Ｖｄｄｌ）電源によって給電される低電圧アイランドと、
前記複数の回路行の少なくとも１つの行中の少なくとも１つの高電圧アイランドであって、前記少なくとも１つの高電圧アイランドのそれぞれ内の回路要素が高電圧（Ｖｄｄｈ）電源によって給電され、ＶｄｄｈがＶｄｄｌより高い電圧である高電圧アイランドと、
少なくとも１つのレベル・コンバータであって、見かけ上の電源と電源リターンの間に接続され、前記少なくとも１つの低電圧アイランドからの入力信号を受け取る第１のバッファ、Ｖｄｄｈと前記電源リターンの間に接続され、前記第１のバッファの出力を受け取る第２のバッファ、およびＶｄｄｈと前記見かけ上の電源の間にあり、前記第２のバッファからの出力に応答して、Ｖｄｄｈまたは低下させた電源電圧を前記見かけ上の電源ラインに選択的に渡す電源選択機構を含むコンバータと、
を含む集積回路（ＩＣ）。
【請求項１９】
前記第２のバッファがインバータである、請求項１８に記載のＩＣ。
【請求項２０】
前記電源選択機構が、少なくとも１つのダイオードと並列である電源スイッチからなり、その両方が、前記第１の電源と前記見かけ上の電源の間に接続される、請求項１８に記載のＩＣ。
【請求項２１】
前記電源スイッチが、前記第２のバッファの前記出力によってゲート制御されるＦＥＴであり、前記少なくとも１つのダイオードがダイオード接続されたＦＥＴである、請求項２０に記載のＩＣ。
【請求項２２】
前記電源スイッチＦＥＴが、ｐ型ＦＥＴであり、前記少なくとも１つのダイオード接続されたＦＥＴがｎ型ＦＥＴである、請求項２１に記載のＩＣ。
【請求項２３】
前記少なくとも１つのダイオード接続されたｎ型ＦＥＴが、直列に接続された１対のｎ型ＦＥＴによるダイオードである、請求項２２に記載のＩＣ。
【請求項２４】
前記第２のバッファがＣＭＯＳインバータである、請求項２２に記載のＩＣ。
【請求項２５】
前記第１のバッファがＣＭＯＳインバータである、請求項２４に記載のＩＣ。
【請求項２６】
前記第１のバッファがロジック・ゲートである、請求項２４に記載のＩＣ。
【請求項２７】
前記ロジック・ゲートが複数のＶｄｄｌ入力を受け取るＮＡＮＤゲートである、請求項２４に記載のＩＣ。
【請求項２８】
前記ＣＭＯＳインバータが、前記レベル・コンバータ内の他のｎ型ＦＥＴより高いスレッショルドを有するｎ型ＦＥＴを含む、請求項２２に記載のＩＣ。
【請求項２９】
前記低下させた電源電圧がＶｄｄｌより低い、請求項１８に記載のＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）設計に関し、より詳しくは、標準セル設計構成の最適化に関する。
【背景技術】
【０００２】
半導体技術およびチップ製造の進歩は、チップ上のクロック周波数、単一チップ上のトランジスタ数、およびダイ・サイズ自体の着実な増加と、チップ電源電圧およびチップ外形寸法のそれに対応する低減とをもたらしている。一般に、他のすべてのファクタが一定ならば、所与のクロック駆動装置の消費電力は、そのスイッチング周波数とともに線形に増加する。すなわち、チップ電源電圧の低減にもかかわらず、チップの消費電力は、やはり増加した。チップ電力のこの増加の当然の結果として、チップ・レベルでもシステム・レベルでも冷却およびパッケージングのコストが、飛躍的に増大してきた。ローエンド・システム（たとえば、ハンドヘルド・コンピュータ、携帯および自動車電話）の場合、バッテリ寿命が決定的であり、正味の消費電力低減が重要であるが、性能を許容可能なレベルより低下させずにそれを達成しなければならない。
【０００３】
したがって、高性能マイクロプロセッサなどの超大規模集積回路（ＶＬＳＩ）を設計する場合、消費電力が、設計上の主な問題点であった。具体的には、増加する電力要求が、バッテリ寿命をより長くというローエンドの設計ゴールと相容れない。チップ電力は、電源電圧（ＶＤＤ）の２乗に正比例なので、電源電圧を低下させることが、アクティブ電力およびスタンバイ（漏れ電力）電力の電力消費量を低減するための最も効果的な方法の１つであり、電源電圧の低下は、技術スケールがナノメータ（ｎｍ）寸法範囲中に入ってくるにつれ、ますます問題になりつつある。
【０００４】
電源電圧を低下させることは、電力消費を低減するには魅力的であるが、ＶＤＤを低下させるとトランジスタおよびゲートの遅延が増加する。したがって、性能によって制約を受ける設計の場合、電源電圧は、あまり低くできず、通常、タイミングが最もクリティカルなパスによって決まる。しかし、チップ内の大部分のセルは、タイミングがクリティカルでない場合がしばしばである。それらのタイミングがクリティカルでない適切なセルを選択して、より低い電源電圧で動作させた場合、全体の回路性能を低下させずにかなりの電力節約が達成できる。したがって、電力を低減する１つの手法は、それぞれの電源が異なった回路ブロックまたは電圧アイランドに給電する多電源電圧を使用することである。各電圧アイランドは、その最低限の必要な電源電圧で動作する。より低い電源電圧アイランドとより高い電源電圧アイランドのインターフェースを少なくとも取るために、レベル・コンバータが必要になる。従来のレベル・コンバータは、差動増幅器と入力の間にある簡単なインバータであり、両方の電源を必要とする。
【０００５】
残念ながら、レベル・コンバータは、オーバーヘッドを追加しチップ電力を増加させ、またそれぞれがスペースを占め他の回路が利用できる領域を減少させる。レベル・コンバータの配置は、通常、チップ上で、より低い電源電圧領域とより高い電源電圧領域の間のアイランド境界に限られる。このため、多電源電圧回路の物理的な設計が複雑になる。というのは、レベル・コンバータは、その両方の電源にアクセスできる領域にしか物理的に配置することができないからである。さらに、従来のレベル・コンバータ回路の差動的な性質によって、多電源電圧設計への移行によって実現可能な電力低減分がレベル・コンバータ回路の消費電力によってかなり差し引かれることもある。これらのレベル・コンバータは遅延も追加するので、この追加の遅延によっていくつかの回路をより低い電源電圧に切り替えることが妨げられ、通常なら実現できるはずの電力削減がさらに差し引かれる。また、これらの差動レベル・コンバータは、簡単なバッファまたはインバータに比べ他のロジック機能には容易に適合させることができず、そうであれば遅延および電力がさらに節約されるはずである。
【特許文献１】米国特許出願第１０／７２０４６４号
【特許文献２】米国特許出願第１０／７２０５６２号
【特許文献３】米国特許出願第１０／３８７７２８号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、電圧アイランドとインターフェース可能で、それぞれが異なる電源電圧で動作し、単一電源電圧で動作することができる、レベル・コンバータが必要である。
【０００７】
本発明の一目的は、集積回路（ＩＣ）のチップ設計を改良することである。
【０００８】
本発明の別の目的は、ＩＣチップの電力を低減することである。
【０００９】
本発明の別の目的は、多電源電圧ＩＣチップの設計において、第１の電源電圧のロジックを他の電源電圧のロジックとともに柔軟に配置する方法を改良することである。
【００１０】
本発明の別の目的は、多電源電圧ＩＣチップの設計において、低電圧アイランドと高電圧アイランドのインターフェースを効率よく取ることである。
【００１１】
本発明の別の目的は、多電源電圧ＩＣチップの設計において、高電圧アイランドに対する低電圧アイランドの遅延を改善することである。
【００１２】
本発明の別の目的は、レベル・コンバータの電力を低減することである。
【００１３】
本発明の別の目的は、多電源電圧ＩＣチップの設計において、レベル・コンバータの位置を柔軟に決めることである。
【課題を解決するための手段】
【００１４】
本発明は、異なる電源電圧を供給される２つの回路のインターフェースを取るためのレベル・コンバータ、および２つの異なる電圧アイランド内の回路のインターフェースを取るレベル・コンバータを含む集積回路に関する。第１のバッファが、見かけ上の電源から給電され、より低い電圧回路からの入力信号を受け取る。第１のバッファが第２のバッファを駆動し、これは、より高い電源電圧を供給される。第２のバッファからの出力は、より高い電源電圧または低減された電源電圧のどちらかを選択して第１のバッファに渡すように、電源選択機構を切り替える。
【発明を実施するための最良の形態】
【００１５】
前述および他の目的、態様ならびに利点は、図面を参照して本発明の好ましい実施形態の以下の詳細な説明からよりよく理解されよう。
【００１６】
ここで図面をより詳しく参照すると、図１および２に、本発明の好ましい実施形態による、入力１０２で低電源電圧信号を受け取る簡単な単一電源レベル・コンバータ１００、１００’の例が示してある。この例では、本質的に各レベル・コンバータ１００、１００’は、直列に接続された１対のバッファ（この例ではインバータ１０４および１０８）であり、第２のインバータ１０８の出力１１０が、入力インバータ１０４用の電源電圧を切り替える。各入力インバータ１０４は、直列に接続された１対の相補型ＦＥＴであるｎ型ＦＥＴ１１２およびｐ型ＦＥＴ１１４を含む。入力１０２は、低電圧信号を受け取り、ｎ型ＦＥＴ１１２およびｐ型ＦＥＴ１１４のゲートを駆動する。第２のインバータ１０８も直列に接続された１対のデバイス、ｎ型ＦＥＴ１１６およびｐ型ＦＥＴ１１８を含み、これらのＦＥＴは、出力１１０でそれらのドレインが互いに接続されている。ｎ型ＦＥＴ１１２およびｐ型ＦＥＴ１１４のドレインは、互いに接続されて第１のインバータ１０４の出力を形成し、その出力は、第２のインバータ１０８への入力としてｎ型ＦＥＴ１１６およびｐ型ＦＥＴ１１８のゲートに接続される。
【００１７】
電源切り替えｐ型ＦＥＴ１２０は、高電圧電源１２２と内部電源ノード１２４にある入力インバータｐ型ＦＥＴ１１４のソースの間に直列で接続される。出力１１０は、電源切り替えｐ型ＦＥＴ１２０のゲートに接続され、そのゲートを選択的にオン／オフする。ｎ型ＦＥＴ１１２および１１６のそれぞれのソースは、電源リターン側１２６またはグラウンドに接続され、ｐ型ＦＥＴ１１８のソースは、高電圧電源１２２に接続される。これらの例では、レベル・コンバータ１００、１００’にダイオード接続された（ゲートからドレインへ）ｎ型ＦＥＴ１２８、および直列に接続されダイオードとなるｎ型ＦＥＴ１３０、１３２によって、低電源電圧がそれぞれ１２４で提供される。それらのｎ型ＦＥＴは、高電圧電源１２２と切り替えｐ型ＦＥＴ１２０および入力インバータ１０４のドレインの間に接続される。すなわち、ダイオード接続された（ゲートからドレインへ）ｎ型ＦＥＴ１２８の両端間の、または直列に接続されダイオードになるｎ型ＦＥＴ１３０および１３２の両端間のスレッショルド・ドロップにより、見かけ上の低電源電圧が特に入力インバータ１０４に提供される。
【００１８】
本明細書の以下の議論を簡単にするため、別段の指示がない限り、ロジック・セルとゲートは、区別なく使用し、それぞれが標準セル設計のサブ回路である。さらに、標準セル設計では、大部分のセルが同じ高さ、すなわち同じ行高さを有すると見なす。隣接するセルが、回路行を形成する。また、通常の現在のＡＳＩＣ（特定用途向けＩＣ）およびＳＯＣ（システム・オン・チップ）設計には、標準セルと混在して多くのマクロがしばしば含まれる。電圧アイランドは、単一セル、ブロックまたはマクロ、あるいは同じ電源電圧（本明細書では、高電圧電源またはＶｄｄｈ、および低電圧電源またはＶｄｄｌと呼ぶ）を有する連続する領域の同じまたは隣接する行上のセルとすることができる。出力またはソースは、１つまたは複数の入力またはシンクをソースに接続するネットを駆動し、低／高電圧ネットは、低／高電圧ソースを低／高電圧シンクに接続する。本明細書では電源を２つあるものとして説明しているが、これは例にすぎず、限定するものとして意図したものではない。この２つの電源の場合からどのように複数電源電圧の場合に拡張するかは、当業者には、容易に理解されるはずである。
【００１９】
好ましい実施形態のレベル・コンバータ１００、１００’の説明を続けると、入力１０２がローのとき、出力１１０はローである。切り替えｐ型ＦＥＴ１２０はオンであり、内部電源ノード１２４に高電源電圧を提供する。内部電源ノード１２４が高電源電圧の場合、ダイオード接続されたｎ型ＦＥＴ１２８、または直列に接続されダイオードになるｎ型ＦＥＴ１３０、１３２はオフであり、バッファ１０４も１０８もどちらも高電圧バッファとなり、次段にフルレベルの出力を提供する。入力が立ち上がるとき、インバータ１０４が切り替わり始め、それによってインバータ１０８を切り替える。入力１０２がハイのとき、出力１１０がハイとなり、切り替えｐ型ＦＥＴ１２０がオフとなり、ダイオード接続されたｎ型ＦＥＴ１２８、または直列に接続されダイオードになるｎ型ＦＥＴ１３０、１３２がオンになり、見かけ上の低電源電圧（すなわち、各ダイオードになるｎ型ＦＥＴ１２８、１３０、１３２の両端間の電圧ドロップ分だけ高電源電圧から低下した電圧）を内部電源ノード１２４に提供する。
【００２０】
通常、低電圧入力信号が入力１０２でハイの場合、ｐ型ＦＥＴ１１４はオフにならず、または少なくとも実質的なサブスレッショルド漏れを起こすはずである。しかし、内部電源ノード１２４が見かけ上の低電源電圧である場合、ｐ型ＦＥＴ１１４のソースに対するゲートの電圧（Ｖｇｓ）は、実質的に低下し、漏れが無くならないとしても、それはサブスレッショルド漏れである。詳しく言うと、図２の例１００’の場合、第１のインバータのｐ型ＦＥＴ１１４のゲートが、そのソース（内部電源ノード１２４）に対して正になり、ｐ型ＦＥＴ１１４をそのサブスレッショルド漏れ範囲の外へさらに追い出すことができる。入力が再びローに切り替わったとき、これらの例の出力インバータ１０８は、実際のところハーフ・ラッチとして働き、高電圧電源状態に切り替わって出力インバータ１０８への入力をプルアップし、それによってそこでの漏れも防止する。任意選択で、出力インバータ１０８内にサブスレッショルド漏れ防止／低減機能を追加する場合、そのようなプロセス・オプションが利用できるなら、ｐ型ＦＥＴ１１４および／または電源切り替えｐ型ＦＥＴ１２０あるいはその両方を、より高いスレッショルドのデバイスとしてもよい。同様に、ｎ型ＦＥＴ１２８、１３０および１３２を、高スレッショルドのデバイスとしてもよい。
【００２１】
この見かけ上の低電源電圧は、低電源電圧セルに給電する低電源電圧と同じでもよく、そうでなくてもよいことに留意されたい。積極的スケーリングにより通常の高電圧電源もかなり低減（たとえば、１．５Ｖから１．２Ｖ）されているが、公称デバイス・スレッショルド電圧は、漏れ電力を防止するまたは少なくとも最低限にするようには積極的にスケーリングされていない。それに対して、漏れ電力を大幅に増加させずに、低電源電圧（たとえば、１．１Ｖ）を使用する回路から生じる低電圧電源信号と、好ましい実施形態のレベル・コンバータをインターフェースさせることが可能である。また、出力インバータ１０８は、好ましいレベル・コンバータによりよい駆動能力をもたらし、負荷の変動に比較的影響されやすい差動コンバータとは違って出力負荷の変動に対して影響されずに動作する。
【００２２】
図３に、この例ではＮＡＮＤ／ＡＮＤと同等のロジック機能を提供する別のレベル・コンバータ１４０の例を示す。すなわち、この例では、直列に接続された１対のｎ型ＦＥＴ１４４、１４６および対応する並列に接続された１対のｐ型ＦＥＴ１４８、１５０を有するＮＡＮＤゲートが、入力インバータの代わりに入力バッファ１４２になる。直列に接続されたｎ型ＦＥＴ１４４および１４６は、電源リターン１２６とＮＡＮＤゲート出力１５２の間に接続される。並列に接続されたｐ型ＦＥＴ１４８および１５０は、ＮＡＮＤゲート出力１５２と内部電源ノード１２４の間に接続される。第２のインバータ１０８の出力１１０は、ＡＮＤゲート出力になる。軽負荷を駆動するためにまたは性能の点から可能な場合、レベル・コンバータ出力として任意選択でＮＡＮＤゲート出力１５２を使用することができる。
【００２３】
図４〜６に、従来技術による多電源差動レベル・コンバータ（図示せず）と比べた好ましい実施形態のインバータ、たとえば図１のレベル・コンバータ１００の性能および電力のシミュレーション結果の比較を示す。ここでは、そのどちらも同じ相補型絶縁ゲートＦＥＴ技術で製作されている。この例の比較では、低電圧は１．２Ｖ、高電圧は１．５Ｖであり、低電圧インバータ（図示せず）が入力１０２、および従来技術のレベル・コンバータの対応する入力における６ｆＦ（フェムトファラッド）の負荷を駆動し、それぞれ５０ｆＦの負荷を駆動する。図４の横軸を電源電圧とした使用電力の比較では、１．１５Ｖの縦の境界線１６４と１．２Ｖの縦の境界線１６６の間で表される低電圧動作範囲において、従来技術のレベル・コンバータ（曲線１６０）が好ましい実施形態のレベル・コンバータ（曲線１６２）のほとんど２倍の電力を使用していることが分る。低電圧電源が低くなるほど、電力はより大きく減少することに留意されたい。すなわち、レベル・コンバータが低電圧でよりよく動作するほど、そのレベル・コンバータによって実現される利点はより大きくなる。なお、低電源電圧レベルが高電源レベル（１．５Ｖ）に向けて増加するにつれて、従来技術のレベル・コンバータ（曲線１６０）の使用電力が改善されることは、取るに足らない。というのは、２つの電圧が収束するにつれて、レベル・コンバータの必要が減少する、すなわち電源電圧が同じになるときは、レベル・コンバータの必要がないからである。
【００２４】
また、図４の例からさらに分るように、選択された動作範囲１６４、１６６より下では使用電力が多くなってさえいる。さらに、図５の横軸を電源電圧とした漏れ電力の比較から、同じ低電圧動作範囲では、従来技術のレベル・コンバータ（曲線１７０）が好ましい実施形態のレベル・コンバータ（曲線１７２）のほとんど１．５倍も漏れている。さらに、図６の横軸を電源電圧とした遅延の比較から、同じ低電圧動作範囲では、従来技術のレベル・コンバータ（曲線１８０）が好ましい実施形態のレベル・コンバータ（曲線１８２）よりも遅い（１６４と１６６の範囲全体にわたって５％以上）。この好ましい実施形態のレベル・コンバータは、全体にわたってより一様な遅延を示している。そのために、従来技術のレベル・コンバータよりも、この好ましい実施形態のレベル・コンバータは、どんな回路群内のどこにでもより柔軟で容易に配置することが可能になるうえに、遅延、トータル電力および漏れ電力も改善されている。
【００２５】
図７に、異なる電圧が、マクロ・レベルでもセル・レベルでも割り当てられる、好ましい実施形態のレベル・コンバータを使用して形成された、汎用の電圧アイランド構成２００の例を示す。同じ回路行内に複数の電圧アイランドを可能にすることにより、電圧割当てがこのように柔軟になるので、レイアウト様式の点でより多くの自由度が得られる。さらに、そのパターン２００は、既存の配置、すなわち通常のチップの設計および配置後の配置に最低限の調整を加えて達成可能である。たとえば、性能を発揮するように回路を設計し配置した後、設計を修正し、可能な場合高電力（Ｖｄｄｈ）回路（図では斑点で覆われた部分）を低電力（Ｖｄｄｌ）回路（図ではクリアな部分）で選択的に置き替えることができる。これは、たとえば、Anthony Correale Jr.他の「多電圧集積回路およびその設計方法（Multiple Voltage IntegratedCircuit and Design Method Therefor）」という名称の米国特許出願第１０／７２０４６４号、またはAnthony CorrealeJr.他の「レベル・コンバータ最適化の方法およびプログラム・プロダクト（Method and Program Product of LevelConverter Optimization）」という名称の米国特許出願第１０／７２０５６２号あるいはその両方に記載されているように、行うことができる。これら米国特許出願は、本出願と同時に出願され、本願の譲受人に譲渡され、参照によって本明細書に組み込まれる。（標準セル・ライブラリ内容に応じて）隣接するＶｄｄｌアイランド２０２とＶｄｄｈアイランド２０４の間にいくらかのギャップが必要になることがあるので、許容される最低限または最大限のクラスタ・サイズまたは電圧アイランド数を、個々のユーザまたは技術仕様に基づき、回路行毎に、たとえば２０６に指定することができる。たとえば、２００３年３月１３日出願のAnthonyCorreale Jr.の「電圧アイランド回路配置（Voltage Island Circuit Placement）」という名称の米国特許出願第１０／３８７７２８号（整理番号RPS9-2002-0253）を参照のこと。この米国特許出願は、本願の譲受人に譲渡され、参照によって本明細書に組み込まれる。電力の引き回しを容易にするために、Ｖｄｄｌ２０８およびＶｄｄｈ２１０の電力格子構成が、電圧アイランド割当てと協調設計される。好ましい実施形態のレベル・コンバータ２１２は、必要なところ、たとえば、より高い電圧アイランド２０４内にまたは高電圧ロジック２１４とともに配置される。
【００２６】
したがって、好ましい実施形態のレベル・コンバータによって、低電圧ゲートおよび高電圧ゲートの配置の調整をかなり低減する、極めて柔軟できめ細かい２重給電引き回しトポロジが容易になる。１００トラック毎に走る給電ライン２０８、２１０は、それぞれ低電源用および高電源用である。この例では、給電ライン２０８、２１０が交互に低電圧および高電圧に割り当てられているが、低電圧ゲートおよび高電圧ゲートの配置によって課される個々の制約条件に合わせて適切などんな順序および間隔を選択することもできることを理解されたい。この例に示すように、各給電ライン２０８、２１０が行またはトラックの全長を走っているが、１つの電源電圧、たとえば低電源の個々のラインがトラックの一部分に存在し、そのトラックの残りの部分は、他方に、すなわち高電源に割り当てることもできる。これらの縦の給電ライン２０８、２１０はそれぞれ、すぐ下の配線層にある横の電源電圧ワイヤに接続され、それによって回路行およびアイランドに給電する。したがって、この電力引き回しトポロジが柔軟で粒度が細かい性質を有するので、現在の配置または他のセルを動かすことなく、低電圧セルおよび高電圧セルを密集させることが著しくより容易になる。
【００２７】
図８に、好ましい実施形態のレベル・コンバータ、たとえば図１の１００を使用して低電力で迅速なタイミング・クロージャで、汎用電圧アイランドを最適化する方法のフローチャート２２０を例として示す。これは、Correale Jr.他の前記米国特許出願にさらに詳しく記述されている。ステップ２２２で開始し、ネットリスト記述および仕様（たとえば、技術ファイルおよびタイミング制約条件）を入力する。ステップ２２４で、ＳｐｉｃｅのＲＣ遅延を用いるタイミング・クロージャ・ツール（たとえば、Synopsis,Inc.製の適切なツール、またはIBMコーポレーション製の「Eins Timer」）を使用して、基本の配置および最適化を行うために、より高い電源電圧（Ｖｄｄｈ）における回路／チップの全体のタイミングを決定する。すなわち、全体の配置を決定し、タイミングの良好な推定を得る。次いで、クリティカルでないセルを識別し、これに低電源電圧（Ｖｄｄｌ）を割り当てる。本明細書で先に述べたように、ミクロンよりはるかに小さい回路の場合、相互接続遅延がゲート遅延の大きな部分を占めることがあり、そうすると、相互接続された大きい負荷を駆動するために電力が必要でない場合、軽負荷の回路では電力が減少できる。したがって、この全体の配置情報を使用してクリティカルなセルとクリティカルでないセル、すなわち、重負荷セルと軽負荷セルを正確に識別する。次いで、ステップ２２６で、よりクリティカルでない回路、すなわちマクロ、ラッチまたはセルあるいはそのいずれかの組合せにより低い電源電圧を割り当てるロジック対応の電圧割当てが行わる。次いで、ステップ２２８で、好ましい実施形態のレベル・コンバータを挿入し、その結果をさらに精巧化し最適化する。ステップ２３０で、孤立した割当てを、物理的形状対応の電圧再割当ての中で排除する。たとえば、複数の入力部にあるレベル・コンバータを有する高電圧電源セルを、図３のＮＡＮＤ／ＡＮＤゲート１４０など同等の低電圧セルまたは同等の機能レベル・コンバータで置き換える。物理形状対応の電圧再割当てをすることによって、以前に割り当てた高電圧セルを低電圧セルに再割り当てする機会が得られるので、ステップ２３２では、そのような機会があるかどうか設計をチェックする。いくつかが見つかった場合、もう一度ループするためにステップ２２６に戻り、設計をさらに最適化し、ステップ２３２でそれ以上の改善が得られなくなるまで、それを繰り返す。最後に、ステップ２３４で、配置および電力引き回しパターンが、電圧アイランド割当てに基づいて達成され、最終の高および低電圧アイランドが形成される。その結果、たとえば、さらにタイミング最適化の適用がいくらか必要とされる場合、フローの全体は、たとえばCadenceDesign Systemsからの引き回しツールなどの適切な物理的シンセシス・エンジン２３６と緊密に統合することができる。
【００２８】
有利なことに、好ましい実施形態のレベル・コンバータは、電圧アイランド・パターンが不自然に制約された電圧割当てにならないようにし、または通常の従来技術による設計における配置の柔軟性が減少しないようにし、あるいはその両方をしないようにする。具体的には、同じ回路行内でクリティカルでない領域にクリティカル領域が散在する通常の現代のＡＳＩＣ／ＳＯＣ設計の場合、好ましい実施形態のレベル・コンバータは、クリティカル領域内に配置でき、一方よりクリティカルでない領域は、より効率的でより低い電源（またより低い電力の浪費）セルに変換できる。さらに、そのような回路構成が、厳密な遅延制約条件を満足するのに十分な回路配置または電圧アイランドの粒度を可能にするのに十分に柔軟でない場合、またはその制約条件を満足するように配置する際に引き回しの問題を持ち込む場合でも、そのような配置を行うことができる。したがって、好ましい実施形態のレベル・コンバータによって、汎用電圧アイランドを有しより細かいレイアウトの粒度を有する回路およびチップの設計が容易になることは、さらに有利なことである。電源電圧の割当ては、マクロ・レベルでもゲート・レベルでも実施することができ、設計者に、はるかに大きな設計自由度を与え、はるかに大きな柔軟な電圧アイランド・レイアウト構成をもたらす。さらに、この設計は、性能の低下なしに達成される。
【００２９】
本発明は、好ましい実施形態に即して説明したが、当業者は、添付の特許請求の範囲に定める精神および範囲に含まれる修正を加えて本発明を実施することができることを認識されよう。
【図面の簡単な説明】
【００３０】
【図１】簡単な好ましい実施形態の単一電源レベル・コンバータの例を示す図である。
【図２】簡単な好ましい実施形態の単一電源レベル・コンバータの例を示す図である。
【図３】ＮＡＮＤ／ＡＮＤレベル・コンバータの別の例を示す図である。
【図４】従来技術による多電源、差動レベル・コンバータと好ましい実施形態のインバータを比較する、性能（使用電力）のシミュレーション結果の比較を示す図である。
【図５】従来技術による多電源、差動レベル・コンバータと好ましい実施形態のインバータを比較する、性能（漏れ電力）のシミュレーション結果の比較を示す図である。
【図６】従来技術による多電源、差動レベル・コンバータと好ましい実施形態のインバータを比較する、性能（遅延）のシミュレーション結果の比較を示す図である。
【図７】本発明による好ましい実施形態に従って形成された汎用電圧アイランド構成の例を示す図である。
【図８】本発明による好ましい実施形態による、迅速なタイミング・クロージャをする低電力用の汎用電圧アイランドの最適化方法のフローチャート例を示す図である。
【符号の説明】
【００３１】
１００、１００’  レベル・コンバータ
１０２  入力
１０４  入力インバータ
１０８  インバータ
１１０  出力
１１２、１１６、１２８、１３０、１３２  ｎ型ＦＥＴ
１１４、１１８、  ｐ型ＦＥＴ
１２０  電源切り替えｐ型ＦＥＴ
１２２  高電圧電源
１２４  内部電源ノード
１２６  電源リターン
１４０  レベル・コンバータ
１４２  入力バッファ
１４４、１４６  ｎ型ＦＥＴ
１４８、１５０  ｐ型ＦＥＴ
１５２  ＮＡＮＤゲート出力
１６４、１６６  境界線
１６０、１６２、１７０、１７２、１８０、１８２  曲線
２００  電圧アイランド構成
２０２、２０８  Ｖｄｄｌアイランド、給電ライン
２０４、２１０  Ｖｄｄｈアイランド、給電ライン
２１２  レベル・コンバータ
２１４  高電圧ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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