(57)【要約】【課題】従来の縦型絶縁ゲートＦＥＴにおいては、高耐圧化と低オン抵抗化が二律背反の関係であったが、本発明の構造はこの関係を崩し、高耐圧化と低オン抵抗化とを同時に満足させることができる縦型絶縁ゲートＦＥＴを備える半導体装置を提供する。【解決手段】縦型絶縁ゲートＦＥＴにおいて、ベース領域に挟まれた低濃度のドレイン領域に、ベース領域と接することのないトレンチ型の埋め込みゲート電極を設ける構造とする。この構造によって、ベース領域に挟まれたドレイン領域に高濃度層を形成しないために高耐圧化を図ることが可能となるとともに、トレンチ型の埋め込み型ゲート電極によってバイアス電圧が印加されるとトレンチ近傍にキャリアが集まることにより、低抵抗層が形成され、オン抵抗の低抵抗化が図られる。【選択図】  図１
2005079173.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板層と、該半導体基板層内に形成された第2導電型不純物領域と、該第2導電型不純物領域内に形成された第１導電型不純物領域と、前記第2導電型不純物領域の表面層に形成されたチャネル層上にゲート絶縁膜を介してゲート電極を有する縦型絶縁ゲートＦＥＴを備える半導体装置であって、前記第2導電型不純物領域と接触しない間隔を保って前記半導体基板層内に溝が設けられ、該溝に絶縁膜を介して前記ゲート電極と接続する導体層が埋め込まれていることを特徴とする縦型絶縁ゲートＦＥＴを備える半導体装置。
【請求項２】
前記半導体基板層は低濃度不純物を有し、前記第１導電型不純物領域および第2導電型不純物領域は高濃度不純物を有することを特徴とする請求項１に記載の縦型絶縁ゲートＦＥＴを備える半導体装置。
【請求項３】
前記溝の深さは前記第2導電型不純物領域の深さ以下であることを特徴とする請求項１又は２に記載の縦型絶縁ゲートＦＥＴを備える半導体装置。
【請求項４】
前記間隔は、前記縦型絶縁ゲートＦＥＴの動作状態がオフ状態において、ドレインとしての前記半導体基板層とソースとしての前記第１導電型不純物領域との間に逆バイアスの電圧が印加された際に、前記半導体基板層と第２導電型不純物領域との境界から前記溝側に伸びる空乏層の最大幅以下であることを特徴とする請求項１乃至３のいずれかに記載の縦型絶縁ゲートＦＥＴを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧化および低オン抵抗化に適する縦型ＭＯＳＦＥＴ構造を備えた半導体装置に関する。
【背景技術】
【０００２】
大電力用に適したＭＯＳＦＥＴ等からなる高出力絶縁ゲートＦＥＴは、高耐圧で、且つ低いオン抵抗が要求される。従来の縦型絶縁ゲートＦＥＴは、半導体基板の導電型と逆の導電型のベース領域に挟まれた領域を、半導体基板の導電型と同一の導電型の高濃度不純物領域とし、この高濃度不純物領域をオン電流が通過することによって、ＦＥＴのオン抵抗を低減させる。したがって、従来は高耐圧化の為にベース領域を深く形成しておいて、この深いベース領域に囲まれたドレイン領域を高濃度不純物領域とすることによって、オン抵抗を低くする構造をとることによって高耐圧化と低オン抵抗化の二つの相矛盾する要求を満足させてきた。
【０００３】
特許文献１はこの一例を示すもので、図９は特許文献１の縦型ＭＯＳＦＥＴからなる半導体装置の断面構造を示す。ｎ型高濃度不純物を有する半導体基板２１上にｎ型低濃度不純物を有するドレイン領域２２が形成され、その上にｎ型高濃度不純物を有する領域２６が形成され、このｎ型高濃度不純物領域２６の周囲にベース領域としてｐ型高濃度不純物領域２３が形成される。又，Ｄ−ＭＯＳ技術によりソース領域としてｎ型高濃度不純物領域２４が各々のｐ型高濃度不純物領域２３の表面の一部に形成される。このｐ型高濃度不純物領域２３の深さを深くすることによって、高い逆耐圧に耐える構造にしたものである。ｐ型高濃度不純物領域２３に囲まれ、且つゲート酸化膜２５の直下に配されたｎ型高濃度不純物領域２６は、オン抵抗を低減する為に設けられたもので、このｎ型高濃度不純物領域２６をベース領域と同等か、それ以上に深く形成することによって、オン抵抗を減少させるようにしたものである。
【０００４】
【特許文献１】特許第２６２２３７８号公報（第３〜４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の構造では、耐圧を向上させる目的でベース領域を深く形成し、この為にオン抵抗が増加するために、これを減少させるためにベース領域に囲まれた領域のドレイン領域を更に深い領域まで高濃度領域とする必要があり、この高濃度領域の存在によりベース・ドレイン接合から伸びる空乏層が広がりにくくなるために基本的に高耐圧化しにくい構造となり、高耐圧化に自ずと限界が生じるという問題がある。
【０００６】
本発明は、かかる問題に鑑みてなされたものであり、従来の縦型絶縁ゲートＦＥＴ構造においては、高耐圧化と低オン抵抗化が二律背反の関係となっていたが、本発明の縦型絶縁ゲートＦＥＴ構造はこの関係を打ち破り、高耐圧化と低オン抵抗化とを各々独立に満足させることができる構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、第１導電型の半導体基板層と、該半導体基板層内に形成された第2導電型不純物領域と、該第2導電型不純物領域内に形成された第１導電型不純物領域と、前記第2導電型不純物領域の表面層に形成されたチャネル層上にゲート絶縁膜を介してゲート電極を有する縦型絶縁ゲートＦＥＴを備える半導体装置であって、前記第2導電型不純物領域と接触しない間隔を保って前記半導体基板層内に溝が設けられ、該溝に絶縁膜を介して前記ゲート電極と接続する導体層が埋め込まれていることを特徴とする縦型絶縁ゲートＦＥＴを備える半導体装置である。請求項２記載の発明は、前記半導体基板層は低濃度不純物を有し、前記第１導電型不純物領域および第2導電型不純物領域は高濃度不純物を有することを特徴とする縦型絶縁ゲートＦＥＴを備える半導体装置である。請求項３記載の発明は、前記溝の深さは前記第2導電型不純物領域の深さ以下であることを特徴とする縦型絶縁ゲートＦＥＴを備える半導体装置である。請求項４記載の発明は、前記間隔は、前記縦型絶縁ゲートＦＥＴの動作状態がオフ状態において、ドレインとしての前記半導体基板層とソースとしての前記第１導電型不純物領域との間に逆バイアスの電圧が印加された際に、前記半導体基板層と第２導電型不純物領域との境界から前記溝側に伸びる空乏層の最大幅以下であることを特徴とする縦型絶縁ゲートＦＥＴを備える半導体装置である。
【０００８】
本発明の縦型絶縁ゲートＦＥＴ構造では、第１導電型の低濃度不純物層を有する半導体基板に設けられたドレイン領域にベース領域として第2導電型高濃度不純物領域が設けられ、このベース領域内にソース領域として第１導電型高濃度不純物領域が設けられると共に、このベース領域に囲まれたドレイン領域の一部にトレンチがベース領域と接触しないように設けられ、トレンチ内は、ゲート電極と接続する導体層が絶縁膜を介して埋め込まれる。このトレンチは、ベース領域の深さと同等か、或いは浅く設けられる。又、トレンチとベース領域の間隔は、縦型絶縁ゲートＦＥＴの動作状態がオフ状態において、ドレインとソース間に逆バイアスの電圧が印加された際に、ベース・ドレイン接合の空乏層が、ベース領域の境界からトレンチ側に伸びる空乏層の最大幅と同等か、或いは狭く設けられる。
【発明の効果】
【０００９】
この発明の半導体装置によれば、縦型絶縁ゲートＦＥＴのセル部において、半導体基板と逆導電型のベース領域と接しないトレンチを設け、トレンチはゲート電極と接続する導体層で埋め込まれる構造とすることによって、ベース領域に挟まれたドレイン領域に高濃度層を形成することなしに高耐圧化を図ることが可能となり、且つゲート電極と接続する導体層で埋め込まれるトレンチによってゲート電極に電圧が印加されるとトレンチ近傍にキャリアが集まることにより、トレンチの酸化膜に近いドレイン領域に低抵抗層が形成され、オン抵抗の低抵抗化が図られる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の構造を示す断面図である。ｎ型低濃度不純物を有する半導体基板５の表面にｐ型高濃度不純物を有するベース領域３が形成され、このベース領域３の表面の一部にｎ型高濃度不純物を有するソース領域２が形成されている。又，ベース領域３に挟まれた半導体基板５のドレイン領域に、ゲート酸化膜８を含む酸化膜で覆ったゲート電極１の一部が埋め込まれたトレンチ４を具備する。このトレンチ４はベース領域３に接することなく、その幅はゲート電極１の上部の幅よりも狭く、またその深さはベース領域３と同等の深さか、或いはベース領域３よりも浅く設けられる。また半導体基板５はドレイン領域となり半導体基板の底部においてｎ型高濃度不純物を有するドレインコンタクト領域１１を介してドレイン電極１０に接続される。
【００１１】
図２〜４は本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の製造方法の製造工程を示す断面図である。
【００１２】
ｎ型高濃度不純物を有するドレインコンタクト領域の上にｎ型低濃度不純物を有するドレイン領域を形成した半導体基板５上をマスク材で覆い、そのマスク材にトレンチのパターンをパターニングした後、マスク材をマスクにして半導体基板５をエッチングすることによってトレンチ４を図２に示すように形成する。トレンチ４としての開口を有する半導体基板５の全面にゲート酸化膜８を形成し、その上にトレンチ４を埋め込むように不純物ドープした多結晶シリコン等のゲート電極材料を堆積させ、このゲート電極材料をパターニングする工程を経て図３に示すようなゲート電極１を形成する。このゲート電極１をマスクにして、ｐ型高濃度不純物を有するベース領域３およびｎ型高濃度不純物を有するソース領域２を図４に示すように形成する。この際、パターニング工程を使用して形成しても、或いは使用せずに形成してもよい。その後、図は省略するが、層間膜の形成、コンタクト領域の形成、及びアルミ電極の形成を経て本発明の縦型ＭＯＳＦＥＴからなる半導体装置の構造が完成する。
【００１３】
図５〜図７は、本発明の縦型ＭＯＳＦＥＴからなる半導体装置の動作状態を示すものである。図５は、縦型ＭＯＳＦＥＴがオフの状態のベース・ドレイン接合の空乏層の状態を示すもので、オフ時に加わるドレイン−ソース間逆バイアスによってベース領域３から半導体基板５側に空乏層６が伸びる。ドレイン−ソース間逆バイアスがさらに加わると図６に示すように左右のベース領域３から伸びる空乏層６は結合して、トレンチ４の下まで伸びる。この空乏層６によってオフ時の耐圧は向上する。
【００１４】
また図７は、縦型ＭＯＳＦＥＴがオンの状態のトレンチ４近傍の状態を示すもので、オン状態においては、ゲート電極１はソース及びドレインの電圧と比べて高い電圧にバイアスされる。この為トレンチ４の酸化膜に近いドレイン領域の層の電位がより高いため、多数キャリアは、シリコン表面の近くに集まる。多数キャリアのこの集積は、この層の抵抗を大幅に減少させる。この様にキャリアがトレンチ４に沿って集中することにより形成される低抵抗領域７により、オン時の抵抗が低抵抗化される。
【００１５】
本発明においては従来構造の場合に必要であったドレイン領域の高濃度不純物領域が無いために、空乏層の伸びを制限することがなく、このために高耐圧化をはかることができる。またトレンチ４があることにより、空乏化させる領域が少ないために、高耐圧化をはかることができる。また、オン時の抵抗はトレンチ４によって形成される低抵抗層によって増加することは無い。
【００１６】
図８は第１の実施の形態の改良として、第２の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の構造を示す断面図である。第２の実施の形態は、縦型ＭＯＳＦＥＴのセル部のトレンチ４をパターニング工程を用いて形成する際に、外周部にもトレンチ９を同時に形成するものである。外周部のトレンチ９には、ベース領域３が接していても、接していなくてもどちらでも構わない。
【００１７】
第１の実施の形態においては、トレンチ４を形成するために、従来構造の製造方法におけるパターニング工程よりもトレンチパターンをパターニングする分だけ工程が増加する。しかしながら、外周部を酸化膜等で素子分離を行う場合には、周知の様に素子分離の為にパターニング工程が別途必要となる。第２の実施の形態は、この点に注目したもので、素子分離としてセル部のトレンチと同時に形成できる外周部のトレンチを使用することにより、実質的にパターニング工程を増加させることなく、本発明の構造の半導体装置を製造することができる。
【００１８】
尚，本発明の実施の形態では、縦型のＭＯＳＦＥＴを例にとって説明を行ったが、ＭＯＳ型に限る必要はなく、縦型の絶縁ゲート型構造のＦＥＴ（縦型ＩＧＦＥＴ）全般に適用できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の製造方法の製造工程を示す断面図である。
【図３】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の製造方法の製造工程を示す断面図である。
【図４】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の製造方法の製造工程を示す断面図である。
【図５】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の動作状態を示す断面図である。
【図６】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の動作状態を示す断面図である。
【図７】本発明の第１の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の動作状態を示す断面図である。
【図８】本発明の第２の実施の形態の縦型ＭＯＳＦＥＴからなる半導体装置の構造を示す断面図である。
【図９】従来の縦型ＭＯＳＦＥＴからなる半導体装置の構造を示す断面図である。
【符号の説明】
【００２０】
１  ゲート電極
２  ソース領域
３  ベース領域
４  トレンチ
５  半導体基板
６  空乏層
７  低抵抗領域
８  ゲート酸化膜
９  外周部のトレンチ
１０  ドレイン電極
１１  ドレインコンタクト領域
【図１】
2005079173.tif 000003
【図２】
2005079173.tif 000004
【図３】
2005079173.tif 000005
【図４】
2005079173.tif 000006
【図５】
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【図６】
2005079173.tif 000008
【図７】
2005079173.tif 000009
【図８】
2005079173.tif 000010
【図９】
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