(57)【要約】      （修正有）【課題】  漏れ電流を回避する、新しいトランジスタ構造を有する半導体装置を提供する。【解決手段】  本発明の半導体装置は、ドレイン領域９，ソース領域３４，ゲート電極４のトランジスタ構造を含む、第１伝導型の活性領域１と、第１伝導型の環形領域２０とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる。この構造により，ユニットセルの端部において空乏領域を終端し、空乏領域と欠陥中央部の接触を効果的に防止する。【選択図】  図３
2005123593.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造を含む、第１伝導型の活性領域と、
第１伝導型の環形領域とを備え、
上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる半導体装置。
【請求項２】
上記トランジスタ構造が、ドレイン領域とソース領域とを備え、
上記ドレイン領域及び上記ソース領域が、チャネルを規定し、
上記チャネルの上には、ゲートが配置されており、
第１伝導型のシンカー構造が、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１に記載の装置。
【請求項３】
上記環が、シンカー構造よりも低くドープされている、請求項２に記載の装置。
【請求項４】
上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項２に記載の装置。
【請求項５】
さらに、上記半導体装置の背面に、金属層を備えた、請求項４に記載の装置。
【請求項６】
上記トランジスタ構造は、共通ドレイン領域と、共通ドレイン領域の一方に配置された第１のソース領域と、共通ドレイン領域の第１のソース領域とは反対側に配置された第２のソース領域とを備えた二型トランジスタ構造であって、
上記第１及び第２のソース領域と、上記共通ドレイン領域とがそれぞれ、チャンネルを規定し、
上記チャンネルの上には、第１及び第２のゲートが配置されており、
第１伝導型において、第１及び第２のシンカー構造が、上記第１及び第２のソース領域それぞれに隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記第１及び第２のソース領域に沿って配置されていることを特徴とする請求項１に記載の装置。
【請求項７】
上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項６に記載の装置。
【請求項８】
さらに、上記半導体装置の背面には、金属層を備えた、請求項６に記載の装置。
【請求項９】
上記環が、シンカー構造よりも低くドープされている、請求項６に記載の装置。
【請求項１０】
上記環が、１０１４〜１０１５／ｃｍ２の範囲内でドープされている、請求項１に記載の装置。
【請求項１１】
上記活性領域が、ＬＯＣＯＳ工程によって形成され、封止されている、請求項１に記載の装置。
【請求項１２】
上記活性領域が、基板と、基板上にあるエピタキシャル層とを備えている、請求項１１に記載の装置。
【請求項１３】
上記第１伝導型が、ｐ型である、請求項１に記載の装置。
【請求項１４】
上記環が、マスクしたイオン埋込みによって形成されている、請求項１に記載の装置。
【請求項１５】
硼素が、ドーパントとして使用されている、請求項１０に記載の装置。
【請求項１６】
上記環が、長方形、円形、楕円形または多角形の形状である、請求項１に記載の装置。
【請求項１７】
上記環が、その絶縁機能にほぼ影響しない少なくとも１つの裂け目を備えている、請求項１に記載の装置。
【請求項１８】
トランジスタ構造を含む、第１伝導型の活性領域と、
第１伝導型の環形領域とを備え、
上記トランジスタ構造が、第２伝導型のドレイン領域と、チャネルと、上記チャネル上に配置されたゲートとを備え、
上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造を取り囲んでいる半導体装置。
【請求項１９】
さらに、ドレイン領域の一方側に沿って配置されている第２伝導型のソース領域と、
第１伝導型のシンカー構造とを備え、
上記第１伝道型のシンカー構造が、第２伝導型のソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１８に記載の装置。
【請求項２０】
さらに、上記ドレイン領域の反対側に配置された第２のソース領域と、
第１伝道型の第１及び第２のシンカー構造とを備え、
上記ドレイン領域及びソース領域それぞれが、チャネルを規定し、
上記チャネルの上には、第１及び第２のゲートが配置されており、
第１伝道型の第１及び第２のシンカー構造が、上記ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１９に記載の装置。
【請求項２１】
上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項１８に記載の装置。
【請求項２２】
さらに、上記半導体装置の背面に、金属層を備えた、請求項１９に記載の装置。
【請求項２３】
上記環が、上記シンカー構造よりも低くドープされている、請求項１９に記載の装置。
【請求項２４】
上記環が、１０１４〜１０１５／ｃｍ２の範囲内でドープされている、請求項１８に記載の装置。
【請求項２５】
上記活性領域が、ＬＯＣＯＳ工程によって形成され、封止されている、請求項１８に記載の装置。
【請求項２６】
上記活性領域が、基板と、上記基板の上部にあるエピタキシャル層とを備えている、請求項２５に記載の装置。
【請求項２７】
上記第１伝導型が、ｐ型である、請求項１８に記載の装置。
【請求項２８】
上記環が、マスクしたイオン埋込みによって形成されている、請求項１８に記載の装置。
【請求項２９】
硼素が、ドーパントとして使用されている、請求項２４に記載の装置。
【請求項３０】
上記環が、長方形、円形、楕円形、多角形、または一部が開いている形である、請求項１８に記載の装置。
【請求項３１】
上記環が、その絶縁機能にほぼ影響しない少なくとも１つの裂け目を備えている、請求項１８に記載の装置。
【請求項３２】
半導体装置の製造方法であって、
半導体材料の範囲内に、第１伝導型の活性領域を形成する工程と、
トランジスタ構造を形成する工程と、
第１伝導型の環形領域を、上記活性領域の表面から活性領域内へ広がり、かつ、トランジスタ構造をほぼ取り囲むように形成する工程とを含む方法。
【請求項３３】
上記トランジスタ構造を形成する工程が、
第２伝導型のドレイン領域を形成する工程と、
第２伝導型のソース領域を、ドレイン領域の一方側に沿って形成する工程と、
第１伝導型のシンカー構造を、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って形成する工程とを含む、請求項３２に記載の方法。
【請求項３４】
さらに、上記ドレイン領域の反対側に、第２ソース領域を形成する工程と、
各ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されるように、第１伝導型の第１及び第２のシンカー構造を形成する工程とを含む、請求項３３に記載の方法。
【請求項３５】
上記ドレイン領域を、軽くドープされたドレイン領域を備えるように形成する、請求項３２に記載の方法。
【請求項３６】
さらに、上記半導体装置の背面に、金属層を配置する工程を含む、請求項３３に記載の方法。
【請求項３７】
上記環を形成する工程が、環をシンカー構造よりも低くドープする工程を含んでいる、請求項３２に記載の装置。
【請求項３８】
上記環を、１０１４〜１０１５／ｃｍ２の範囲内でドープする、請求項３２に記載の方法。
【請求項３９】
上記活性領域を、ＬＯＣＯＳ工程によって形成し、封止する、請求項３２に記載の方法。
【請求項４０】
上記環が、マスクしたイオン埋込みによって形成されている、請求項３２に記載の方法。
【請求項４１】
硼素を、ドーパントとして使用する、請求項３２に記載の方法。
【請求項４２】
上記環が、長方形、円形、楕円形、多角形形状、または一部が開いている形状である、請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＬＤＭＯＳトランジスタ構造に関するものである。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタ構造は、高電圧ＭＯＳ電界効果トランジスタのような様々な種類のトランジスタ用途（transistor applications）の半導体装置に幅広く使用されている。ＬＤＭＯＳトランジスタは、破壊電圧を高めるために軽くドープされたドレイン領域を備えている。図１は、２つのＭＯＳＦＥＴトランジスタを備える複合型トランジスタ構造（combined transistor structure）の平面図を示す。２つのトランジスタは、例えばｐドープされている活性領域１の範囲内に配置されている。この領域１は、いわゆるフィールド領域１１によって、周囲から絶縁されている。このトランジスタは、ｎ＋ドープされた領域９からなる共通のドレイン領域を共用している。この領域９は、ｎ−ドープされた領域８によって取り囲まれている。２つのソース領域６，７は、このドレイン領域８，９の左右に配置されている。したがって、２つのチャネルは、ドレイン領域８，９と、２つのソース領域６・７とによってそれぞれ規定されている。破線は、これらのチャネル上に配置されているゲート４及び５を示す。ソース領域６及び７の左側および右側にｐ＋シンカー（sinker）構造２及び３が配置されている。これらのシンカー構造は、基板の背面にソース接触部を形成するように、エピタキシャル層の表面から、基板の底部へ延びている。
【０００３】
活性領域１を、単一工程、つまり、技術的に知られているようなシリコンの局部酸化（LOCal Oxidation of Silicon; LOCOS）によって封止可能である（enclosed）。このプロセスは、いわゆる高応力フィールド酸化物の鳥の嘴形（bird’s beak）領域を形成する。この領域は、結果として、ｐ＋シンカー構造埋込部２及び３と組み合わさって、矢印１０で示すように、境界面応力（interface stress）に沿ったｎ＋ドレインとｐ＋シンカー構造との間の漏れ経路、および、埋込部損傷の生じた欠陥中央部となる可能性がある。
【０００４】
このような漏れを防止する従来の解決法は、漏れ電流を抑制するために、ｐ＋埋込部とｎ＋埋込部との間隔を鳥の嘴に対して広げることである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような測定（measurement）は、トランジスタ指（transistor fingers）の非機能性部分が増え、絶縁領域が減少するという欠点がある。
【０００６】
本発明の目的は、上記の欠点を鑑み、このような漏れ電流を回避する、新しいトランジスタ構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、トランジスタ構造を含む、第１伝導型の活性領域と、第１伝導型の環形領域（ring shaped region）とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいることを特徴としている。
【０００８】
トランジスタ構造は、ドレイン領域とソース領域とを備え、上記ドレイン領域及び上記ソース領域が、チャネルを規定し、上記チャネルの上には、ゲートが配置されており、第１伝導型のシンカー構造が、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、上記環は、シンカー構造よりも低くドープされていてもよい。また、この装置は、さらに、半導体装置の背面に、金属層を備えていてもよい。また、上記トランジスタ構造は、共通ドレイン領域と、共通ドレイン領域の一方に配置された第１のソース領域と、共通ドレイン領域の第１のソース領域と反対側に配置された第２のソース領域とを備えた二型トランジスタ構造（two transistor structure）であって、上記第１及び第２のソース領域と、上記共通ドレイン領域とがそれぞれ、チャンネルを規定し、上記チャンネルの上には、第１及び第２のゲートが配置されており、第１伝導型において、第１及び第２のシンカー構造が、上記第１及び第２のソース領域それぞれに隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記第１及び第２のソース領域に沿って配置されていてもよい。ドレイン領域は、軽くドープされたドレイン領域を備えていてもよい。環は、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。活性領域は、基板と、上記基板の上部にあるエピタキシャル層とを備えていてもよい。第１伝導型は、ｐ型でも、ｎ型でもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形または多角形でもよい。環は、環の絶縁機能に実質上影響を及ぼさない少なくとも１つの裂け目を備えていてもよい。
【０００９】
また、他の実施形態によれば、半導体装置は、トランジスタ構造を含む、第１伝導型の活性領域と、第１伝導型の環形領域とを備え、上記トランジスタ構造が、第２伝導型のドレイン領域と、チャネルと、上記チャネル上に配置されたゲートとを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造を取り囲んでいることを特徴としている。
【００１０】
この装置は、さらに、ドレイン領域の一方側に沿って配置されている第２伝導型のソース領域と、第１伝道型のシンカー構造とを備え、上記第１伝道型のシンカー構造が、第２伝導型のソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、この装置は、さらに、上記ドレイン領域の反対側に配置された第２のソース領域と、第１伝道型の第１及び第２のシンカー構造とを備え、上記ドレイン領域及びソース領域それぞれが、チャネルを規定し、上記チャネルの上には、第１及び第２のゲートが配置されており、第１伝道型の第１及び第２のシンカー構造が、上記ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、同様に、このドレイン領域は、軽くドープされたドレイン領域を備えていてもよい。また、この装置は、半導体装置の背面に、金属層をさらに備えていてもよい。環は、シンカー構造よりも低くドープされていてもよく、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。活性領域は、基板と、上記基板の上部にあるエピタキシャル層とを備えていてもよい。第１伝導型は、ｐ型でも、ｎ型でもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形、多角形または一部が開いている形でもよい。環は、環の絶縁機能に実質上影響を及ぼさない少なくとも１つの裂け目をさらに備えていてもよい。
【００１１】
本発明の半導体装置の製造方法は、
半導体材料の範囲内に、第１伝導型の活性領域を形成する工程と、トランジスタ構造を形成する工程と、第１伝導型の環形領域を、上記活性領域の表面から活性領域内へ広がり、かつ、トランジスタ構造をほぼ取り囲むように形成する工程とを含むことを特徴としている。
【００１２】
上記トランジスタ構造を形成する工程が、第２伝導型のドレイン領域を形成する工程と、第２伝導型のソース領域を、ドレイン領域の一方側に沿って形成する工程と、第１伝導型のシンカー構造を、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って形成する工程とを含んでいてもよい。この方法は、さらに、上記ドレイン領域の反対側に、第２ソース領域を形成する工程と、各ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されるように、第１伝導型の第１及び第２のシンカー構造を形成する工程とを含んでいてもよい。このドレイン領域を、軽くドープされたドレイン領域を備えているように形成してもよい。この方法は、半導体装置の背面に、金属層を配置する工程をさらに含んでいてもよい。環を形成する工程は、環をシンカー構造よりも低くドープする工程を含んでいてもよい。この環は、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形、多角形または一部が開いている形でもよい。
【００１３】
当業者には、以下の図、説明および請求項から本開示の他の技術的な利点が明らかとなるであろう。
【発明の効果】
【００１４】
本発明の半導体装置は、以上のように、トランジスタ構造を含む第１伝導型の活性領域と、第１伝導型の環形領域とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいるので、ユニットセルの端部において電場（空乏領域）を終わらせ、電場と欠陥中央部との接触を効果的に防止する。それゆえ、本発明の半導体装置は、漏れ電流を抑制する。
【発明を実施するための最良の形態】
【００１５】
図面を参照して、本発明の一実施形態について説明する。図１に類似したトランジスタ構造を、図２に示す。この図は、ドレイン領域のみを示し、シンカー、ソース領域およびゲートを破線で示している。同様の構造および素子には、同様の番号が付されている。活性領域１の範囲内に、付加的なｐドープされた環構造２０が埋込まれている。この環構造２０は、図３に詳しく示すように、トランジスタ構造をさらに絶縁するために、活性領域１の表面からエピタキシャル層へ延びている。図２では、ｐドープされた環は、互いに平行である「垂直な」領域２２と互いに平行である「水平な」領域２１とを有する長方形の環構造として示されている。しかしながら、ｐドープされた環としては、円形、楕円形、六角形または他の多角形などの他の形を使用してもよい。このように形成された内部ユニットセルｐ環２０が、２つのトランジスタを完全に取り囲んでいる。マスクしたイオン埋込みによって、例えば硼素のドープ量が１０１４〜１０１５／ｃｍ２の範囲内であるｐ環形状を形成してもよい。こうすることで、内部ユニットセルｐ環は、ｐ＋シンカーよりも低いドープ量を有するように形成される。そして、この内部ユニットセルｐ環は、ユニットセルの端部において電場（空乏領域）を終わらせるために使用され、電場と欠陥中央部との接触を防止する。また、内部ユニットセルｐ環は、漏れ電流を制限し、漏れ電流遮断機能を提供する。より低いドープ量のｐ環設計は、埋込部損傷を低減し、ソース抵抗を改善し、スナップバック特性（snapback behavior）を抑制する。
【００１６】
従来の装置に対して、空乏縁部（edge）は、ドレイン指８，９の端部に沿って延びており、ドレインバイアス（drain bias）が上昇している。電場＞０である場合、空乏領域が応力および埋込部損傷の生じた欠陥中央部を覆い始めるときに、ドレインからソースへの漏れ経路が形成される可能性がある。上記のように、内部ユニットセルｐ環は、ユニットセルの端部において電場（空乏領域）を終わらせ、電場と欠陥中央部との接触を効果的に防止する。それゆえ、内部ユニットセルｐ環は、漏れ電流を抑制する。
【００１７】
図３は、図２の線３−３に沿った断面でのトランジスタ構造におけるＰ環形状を示す。しかしながら、この図には、一部だけが示されている、すなわち、左側のトランジスタだけが示されている。ウエハーは、例えばＬＯＣＯＳ工程によって形成された活性ｐ領域を備えている。この活性ｐ領域の表面には、それぞれドレイン領域およびソース領域を形成する、ｎ型領域８，９および３４が埋込まれている。基板の背面には、ウエハー背面金属層３０を備えている。このウエハー背面金属層３０は、金またはアルミニウムで作られていてもよい。ウエハー背面金属層３０は、接触を目的として使用される。領域１は、通常、シリコン酸化物のような絶縁層３１によって被覆されている。この絶縁層３１には、ポリシリコンゲート４０が、ドレイン領域８とソース領域３４との間のチャネル領域を被覆するように配置されている。この層の上部には、通常、保護層（passivation layer）（図３には示さず）がある。さらに、典型的な(exemplary)ＬＤＭＯＳトランジスタのソース３４は、適用技術に応じて、ｐドープされたウェル３５によって取り囲まれていてもよい。電極３３・３２は、金、アルミニウム、または、他の適切な金属からなる。電極３３・３２は、絶縁層３１を貫通する（reach through）。そして、ドレイン領域およびソース領域それぞれの伝線部（runner）間に各接続部が形成する。伝線部は、他の適切な手段（例えば、バイア（vias）または類似した連結構造）によって、ドレイン領域、ソース領域、およびゲート領域それぞれと接触していてもよい。フィードバック容量を一様に低減させるために、図３に示すように、ソース伝線部３３は、ゲート４を被覆するように延びている。このような、ゲート４上のいわゆるフィールドプレートは、ゲートとドレインとの間でゲートドレイン容量Ｃｇｄを効果的に（effectively）分断する。しかしながら、上記伝線部の他の実施形態も可能である。ｐ＋シンカー埋込部３６は、図１の従来技術の形態にて使用したものと類似している。そして、このｐ＋シンカー埋込部３６は、左トランジスタのソース３４の左側に示されている。このようなｐ＋シンカー３６を、イオン埋込みによって形成してもよい。このｐ＋シンカーは、ｐウェル領域３５と合流(merge with)し、ソース伝線部接触部３３から背面金属層３０へと到達するのが効果的である。ｐ＋シンカー３６とは対照的に、ｐ環２０は、トランジスタ構造を取り囲んでいるか、または、封止している。図３に示すように、ｐ環構造は、活性領域１の表面から下方へ延びている。さらに、ｐ環２０は、領域２２（図２参照）にて、ｐ＋シンカーとソース３４とに部分的に重なり合っている。なお、この領域２２は、ソース３４とｐ＋シンカー３６とが配置されている領域である。図２に示すように、これらの領域２２は、ドレイン領域８，９の左右に沿って延びている。それゆえ、図３のｐ環２０は、（図２に示すように）表面から領域２１・２２の活性領域に達し、複合型トランジスタを封止する。おなじく、ｐ＋シンカー３６は、活性領域１の境界上に達していてもよい。しかしながら、ｐ環２０は、活性領域１内に完全に位置している。図２にも示すように、ｐ環２０は、フィールド酸化物の右側と左側とに達していてもよい（ＬＯＣ���Ｓ縁部）。シンカー構造がない場合、このことは、左右から活性領域へ延びるように環を設計することにより行える。しかしながら、図２に示すように、ｐ＋シンカーを使用する場合、これは、ｐ環２０と合流し、ｐ環２０が、フィールド酸化物の縁部へと延びていてもよい。
【００１８】
本発明の特定の実施形態を示し、説明してきたが、本発明は、上記好ましい実施形態に制限されず、当業者には、添付の請求項およびその等価物のみによって確定される本発明の範囲に反することなく、様々な変更および補正を行ってもよいことが認識されている。示される実施形態として、例えば、複合型２重トランジスタ構造（combined dual transistor arrangement）について説明する。しかしながら、本願の絶縁環の概念を、３個以上のトランジスタを有する構造、または単一トランジスタ構造に適用してもよい。さらに、基板／エピタキシャル層は、ｐ型でもｎ型基板でもよい。それゆえ、ソース、ドレイン領域、ｐ環および他のドープされた領域は、その機能に応じて、ｎ型またはｐ型のどちらでもよい。
【００１９】
さらに、環構造は、図２に示すような長方形である必要はない。トランジスタ構造の形状に応じて、円形、楕円形、六角形および他の多角形などの他の適切な包囲するような形状を使用してもよい。図４Ａ〜Ｆは、様々な環形状の例を示す。例えば、図４Ａは、円形、図４Ｂは、多角形、図４Ｄは、楕円形を示している。主な機能は、電場を絶縁することである。したがって、トランジスタの構造に応じて、環は、遮蔽機能に本質的な影響を及ぼさない限り、開口部があってもよい。それゆえ、図４Ｃは、４つの構成要素４０によって形成されている他の長方形または四角形を示す。これらの構成要素４０は、その各端部において、連続的な長方形の環を形成するために融合していてもよいが、遮蔽機能を保持する限り、小さな裂け目があってもよい。図４Ｆは、環のあまり重要ではない領域に裂け目のある、４つの構成要素構造４２の例を示す。図４Ｅでは、ただ２つの構成要素４１が「水平な」領域に備えられている。これらの構成要素４１は、ｐ＋シンカー構造と融合し、それゆえ、絶縁環を形成する。他の環構造または構成要素の組み合わせでも、同じような結果を得られる。
【産業上の利用可能性】
【００２０】
本発明のＬＤＭＯＳトランジスタは、高電圧ＭＯＳ電界効果トランジスタのような様々な種類のトランジスタ用途の半導体装置に幅広く使用されている。
【図面の簡単な説明】
【００２１】
【図１】従来技術のＬＯＣＯＳ領域により封止された複合型トランジスタ構造の平面図である。
【図２】本発明の実施形態のＬＯＣＯＳ領域によって封止された複合型トランジスタ構造の平面図である。
【図３】線３−３に沿った図２の断面図である。
【図４】内部ユニットセル環の様々な可能な形を示す図である。
【図１】
2005123593.tif 000003
【図２】
2005123593.tif 000004
【図３】
2005123593.tif 000005
【図４】
2005123593.tif 000006
【外国語明細書】
LDMOS TRANSISTOR
Field of the Invention
The present application relates to an LDMOS transistor structure.
Background of the Invention
LDMOS transistor structures are widely used in semiconductor devices for many types of transistor applications such as high voltage MOS field effect transistors.  An LDMOS transistor comprises a lightly doped drain region to enhance the breakdown voltage.  Fig. 1 shows a top view of a combined transistor structure including two MOSFET transistors.  Both transistors are arranged within an active, for example, p doped area 1 that is isolated from the surroundings, by a so-called field region 11.  The transistors share a common drain region consisting of a n+ doped region 9 surrounded by a n- doped region 8.  Two source regions 6, 7 are arranged on the left and the right side of this drain region 8, 9.  Thus, two channels are defined by the drain region 8, 9 and the two source regions 6 and 7, respectively.  The broken lines indicate the gates 4 and 5 which are arranged above these channels.  To the left and the right of the source regions 6 and 7, there are arranged p+ sinker structures 2 and 3 which extend from the surface of epitaxial layer to the bottom of the substrate to provide for a source connection on the backside of the substrate.  
The active region 1 can be enclosed by a single step, the LOCal Oxidation of Silicon (LOCOS) as known in the art.  This process creates a so called high stress field oxide bird's beak region which in combination with the p+ sinker structure implants 2 and 3 can result in a leakage path between the n+ drain and the p+ sinker structure along the interface stress and implant damage induced defect centers as indicated by arrows 10.
The conventional solution to prevent such a leakage is to increase the spacing between p+ and n+implants to the bird’s beak to suppress the leakage current.  The disadvantages of such a measurement is, however, the increase of the non- functional part of the transistor fingers and the reduction of the isolation region.
Summary of the Invention
According to the present application, a new transistor structure is introduced which avoids such a leakage.
A semiconductor device comprises an active region of a first conducting type including a transistor structure, and a ring shaped region of the first conducting type extending from a surface of the active region into the active region and substantially surrounding the transistor structure.
The transistor structure may comprise, a drain region, a source region, wherein the drain and the source define a channel, a gate being arranged above said channel, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.  The p ring can be less doped than the  sinker structure.  The device may further comprise a metal layer on the backside of the semiconductor device.  The transistor structure can be a two transistor structure comprising, a common drain region, a first source region arranged on one side of the common drain region, a second source region arranged on the respective opposite side of the drain region,  wherein the drain region and the source regions each define a channel, a first and second gate being arranged above said channels, and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.  The drain region may comprise a lightly doped drain region.   The ring can be doped in the range of 1014-1015/cm2.  The active area can be created and enclosed by a LOCOS process.  The active area may comprise a substrate and an epitaxial layer on top of said substrate.  The first conducting type can be the p type or n type.  The ring can be created by masked ion implant.  Boron can be used as a dopant.  The ring may have a rectangular, circular, oval, or polygon shape.  The ring may comprise at least one gap that does not substantially influence an insulating function of the ring.  
According to another embodiment, a semiconductor device comprises an active region of a first conducting type including a transistor structure, wherein the transistor structure comprises, a drain region of a second type, a channel, and a gate being arranged above said channel, and a ring shaped region of the first conducting type extending from a surface of the active region into the active region and surrounding the transistor structure.
The device may further comprise a source region of the second type arranged along one side of the drain region, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.  The device can also further comprise a second source region arranged on the respective opposite side of the drain region,  wherein the drain region and the source regions each define a channel, a first and second gate being arranged above said channels, and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.  Again, the drain region may comprise a lightly doped drain region and the device may further comprise a metal layer on the backside of the semiconductor device.  The ring may be less doped than the sinker structure and can be doped in the range of 1014-1015/cm2.  The active area can be created and enclosed by a LOCOS process.  The active area may comprise a substrate and an epitaxial layer on top of said substrate.  The first conducting type can be the p type or n-type.  The ring can be created by masked ion implant.  Boron can be used as a dopant.  The ring may have a rectangular, circular, oval, polygon, or partially open shape.  The ring may further comprise at least one gap that does not substantially influence an insulating function of the ring.
A method of manufacturing a semiconductor device comprises the steps of:
- forming an active region of a first conducting type within a semiconductor material;
- forming a transistor structure,  and
- forming a ring shaped region of the first conducting type extending from a surface of the active region into the active region and surrounding the transistor structure.
The step of forming a transistor structure may comprise the steps of forming a drain region of a second type, a source region of the second type arranged along one side of the drain region, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.  The method may further comprise the step of forming a second source region arranged on the respective opposite side of the drain region,  and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.  The drain region can be formed in such a way that it comprises a lightly doped drain region.  The method may further comprise the step of arranging a metal layer on the backside of the semiconductor device.  The step of forming the ring may include the step of doping the ring less than the sinker structure.  The ring can be doped in the range of 1014-1015/cm2.  The active area can be created and enclosed by a LOCOS process.  The ring can be created by masked ion implant.  Boron may be used as a dopant.  The ring can have a rectangular, circular, oval, polygon, or partially open shape.
Other technical advantages of the present disclosure will be readily apparent to one skilled in the art from the following figures, descriptions, and claims.    
Brief Description of the Drawings
A more complete understanding of the present disclosure and advantages thereof may be acquired by referring to the following description taken in conjunction with the accompanying drawings, in which like reference numbers indicate like features, and wherein:
Figure 1 is a top view of a combined transistor structure enclosed by a LOCOS area according to the prior art;
Figure 2 is a top view of a combined transistor structure enclosed by a LOCOS area according to an embodiment of the present invention;
Figure 3 is a sectional view along the line 3-3 in figure 2.; and
Figure 4 shows different possible shapes of the inter unit cell ring.
Detailed Description of the Preferred Embodiments
Turning to the drawings, an exemplary embodiment of the present application will now be described.  Figure 2 depicts a similar transistor structure as shown in figure 1.  This figure only shows the drain region and indicates the, sinker, the source region, and the gates by broken lines.  Similar structures and elements carry similar numerals.  Within the active area 1, an additional p doped ring structure 20 is implanted that extends from the surface of the active area 1 into the epitaxial layer to additionally isolate transistor structures as will be shown in more detail in Fig. 3.  Figure 2 shows the p doped ring as rectangular ring structure with two parallel "vertical" areas 22 and two parallel "horizontal" areas 21.  However, other forms, such as a circle, oval, hexagonal, or any other polygon shape can be used.  The such formed inter-unit cell p ring 20 completely surrounds both transistors.  The p ring profile can be generated by masked ion implant, for example, with a boron dose in the range of 1014-1015/cm2.  The inter-unit cells p ring, thus, is created with a lower dose than the p+ sinker and is used to terminate the electrical field (depletion region) at the end of the unit cells to prevent the electrical field to come in contact with the defect centers, thus limiting  the leakage current and providing the leakage current insulating function.  The lower dose p ring design reduces the implant damage, improves the source resistance, and suppresses the snapback behavior
For a conventional device, the depletion edge extends along the end of the drain fingers 8, 9 with increasing drain bias.  A drain to source leakage path can be formed when the depletion region, in case of an electrical field>0, starts covering the stress and implant damage induced defect centers.   As stated above, the inter-unit cells p ring terminates the electrical field (depletion region) at the end of unit cells and effectively prevents the electrical field to come in contact with the defect centers and, thus, suppress the leakage current.  
Figure 3 shows the P ring profile within the transistor structure in a sectional view along the line 3-3 of figure 2.  However, only a partial view is presented and, thus, only the left transistor is shown in this figure.  A wafer comprises for example an active p-area created by the LOCOS process which includes n-type areas 8, 9 and 34 implanted on the surface to provide a drain and source region, respectively.  The backside of the substrate comprises a wafer backside metal layer 30 which can be made of gold or aluminum and is used for contact purposes.  The area 1 is usually covered with an insulator layer 31 such as silicon oxide in which a polysilicium gate 4 is arranged to cover the channel between the drain region 8 and source region 34.  On top of this layer is usually a passivation layer (not indicated in Fig. 3).  The source 34 in this exemplary LDMOS transistor can be additionally surrounded by a p doped well 35 depending on what type of technology is used.  Electrodes 33 and 32 made of gold or aluminum or any other suitable metal reach through the insulating layer 31 to provide respective couplings between runners for the drain and the source regions, respectively.  Runners can also be contacted with the respective drain, source and gate regions by other suitable means, such as, vias or similar coupling structures.   To generally reduce a feedback capacitance, the source runner 33 is here extended to cover the gate 4 as shown in Fig. 3.  Such a so called field plate over the gate 4 effectively decouples the gate drain capacitance Cgd between the gate and the drain.  However, other embodiments for the runners are possible.  A p+ sinker implant 36 similar as used in the prior art embodiment of figure 1 is shown on the left side of the source 34 of the left transistor.  Such a p+sinker 36 can be created by ion implantation.  Effectively, this p+ sinker merges with the p well area 35 and, thus, reaches from the source runner contact 33 to the backside metal layer 30.  Contrary to the p+ sinker 36, the p ring 20 surrounds or encloses the transistor structure.  As shown in Figure 3, the p ring structure extends from the surface of the active area 1 downwards.  Furthermore, the p ring 20 partially overlaps with the p+ sinker and the source region 34 in areas 22 (see Fig. 2) where the source 34 and the p+ sinker 36 are located.  As indicated in figure 2, these areas 22 extend along the left and the right side of the drain regions 8, 9.  Thus, the p ring 20 in Fig. 3 reaches from the surface into the active area in the areas 21 and 22 (as shown in Fig. 2) and encloses the combined transistor.   Again, the p+ sinker 36 can reach over the boundaries of the active area 1.  However, the p ring 20 is completely located within the active area 1.  As also indicated in Fig. 2, the p ring 20 can reach the right and left sides of the field oxide. (LOCOS edge).  If no sinker structure is present, this can be done by designing the ring to extend from the left and right side into the active area.  However, as shown in Fig. 2,  if a p+ sinker is used it will merge with the p ring 20 and thus, p ring 20 can extend to the edge of the field oxide.   
Although particular embodiments of the invention have been shown and described, the invention is not limited to the preferred embodiments and it will be apparent to those skilled in the art that various changes and modifications may be made without departing from the scope of the invention, which is defined only by the appended claims and their equivalents.  For example, the embodiment shown describes a combined dual transistor arrangement.  However, the principle of an insulating ring according to the present application can also be applied to structures with more than two transistors or to a single transistor structure.  Furthermore, the substrate/epitaxial layer can be a p-type or an n-type substrate.  Thus, source, drain region, the p ring, and other doped areas would be  according to their function either of the n-type or the p-type.
Furthermore, the ring structure does not have to be in a rectangular form as shown in figure 2.  Depending on the form of the transistor structure other suitable surrounding shapes can be used, such as a circle, oval, hexagonal, or any other polygon shape.  Figure 4 A-F shows an exemplary variety of different ring shapes.  For example, Fig. 4A depicts a circle shape, Fig. 4B a polygon shape, and Fig. 4D an oval shape.  The main function is to insulate the electrical field.  Therefore, depending on the structure of the transistor the ring might have some openings as long as they do not influence the substantially the shielding function.  Fig. 4C, thus, shows another rectangular or square shape formed by four elements 40.  These elements 40 can merge at their respective ends to form a continuous rectangular ring structure but also could have small gaps as long as the insulating function is kept.  Fig. 4F shows another example, of a four element structure 42 with gaps at less critical areas of the ring.  In Fig. 4E only two elements 41 are provided in the "horizontal" areas.  These elements 41 merge with the p+ sinker structures and, thus, form the insulating ring.  Any other ring structure or combination of  elements is possible to reach a similar result.
1.    A semiconductor device comprising:
- an active region of a first conducting type including a transistor structure,
- a ring shaped region of the first conducting type extending from a surface of the active region into the active region and substantially surrounding the transistor structure.
2.    The device as in claim 1, wherein the transistor structure comprises, a drain region, a source region, wherein the drain and the source define a channel, a gate being arranged above said channel, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.
3.    The device as in claim 2,  wherein the p ring is less doped than the  sinker structure.
4.    The device as in claim 2, wherein  the drain region comprises a lightly doped drain region.
5.    The device as in claim 4, further comprising a metal layer on the backside of the semiconductor device.
6.    The device as in claim 1, wherein the transistor structure is a two transistor structure comprising, a common drain region, a first source region arranged on one side of the common drain region, a second source region arranged on the respective opposite side of the drain region,  wherein the drain region and the source regions each define a channel, a first and second gate being arranged above said channels, and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.
7.    The device as in claim 5, wherein  the drain region comprises a lightly doped drain region.
8.    The device as in claim 5, further comprising a metal layer on the backside of the semiconductor device.
9.    The device as in claim 5,  wherein the ring is less doped than the sinker structure.
10.   The device as in claim 1,  wherein the ring is doped in the range of 1014-1015/cm2.
11.   The device as in claim 1,  wherein the active area is created and enclosed by a LOCOS process.
12.   The device as in claim 11, wherein the active area comprises a substrate and an epitaxial layer on top of said substrate.
13.   The device as in claim 1,  wherein the first conducting type is the p type.
14.   The device as in claim 1,  wherein the ring is created by masked ion implant.
15.   The device as in claim 10 wherein boron is used as a dopant.
16.   The device as in claim 1,  wherein the ring has a rectangular, circular, oval, or polygon shape.
17.   The device as in claim 1,  wherein the ring comprises at least one gap that does not substantially influence an insulating function of the ring.
18.   A semiconductor device comprising:
- an active region of a first conducting type including a transistor structure, wherein the transistor structure comprises, a drain region of a second type, a channel, and a gate being arranged above said channel, and
- a ring shaped region of the first conducting type extending from a surface of the active region into the active region and surrounding the transistor structure.
19.   The device as in claim 18, further comprising a source region of the second type arranged along one side of the drain region, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.
20    The device as in claim 19, further comprising a second source region arranged on the respective opposite side of the drain region,  wherein the drain region and the source regions each define a channel, a first and second gate being arranged above said channels, and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.
21.   The device as in claim 18, wherein  the drain region comprises a lightly doped drain region.
22.   The device as in claim 19, further comprising a metal layer on the backside of the semiconductor device.
23.   The device as in claim 19,  wherein the ring is less doped than the sinker structure.
24.   The device as in claim 18,  wherein the ring is doped in the range of 1014-1015/cm2.
25.   The device as in claim 18,  wherein the active area is created and enclosed by a LOCOS process.
26.   The device as in claim 25,  wherein the active area comprises a substrate and an epitaxial layer on top of said substrate.
27.   The device as in claim 18,  wherein the first conducting type is the p type.
28.   The device as in claim 18,  wherein the ring is created by masked ion implant.
29.   The device as in claim 24,  wherein boron is used as a dopant.
30.   The device as in claim 18,  wherein the ring has a rectangular, circular, oval, polygon, or partially open shape.
31.   The device as in claim 18,  wherein the ring comprises at least one gap that does not substantially influence an insulating function of the ring.
32.   A method of manufacturing a semiconductor device comprising the steps of:
- forming an active region of a first conducting type within a semiconductor material;
- forming a transistor structure,  and
- forming a ring shaped region of the first conducting type extending from a surface of the active region into the active region and surrounding the transistor structure.
33.   The method as in claim 32, wherein the step of forming a transistor structure comprises the steps of forming a drain region of a second type, a source region of the second type arranged along one side of the drain region, and a sinker structure of said first conducting type arranged substantially along said source region reaching from the surface of the active area next to the source region to the bottom of the active area.
34.   The method as in claim 33, further comprising the step of forming a second source region arranged on the respective opposite side of the drain region,  and a first and second sinker structure of said first conducting type arranged substantially along said source regions reaching from the surface of the active area next to the respective source regions to the bottom of the active area.
35.   The method as in claim 32, wherein  the drain region is formed in such a way that it comprises a lightly doped drain region.
36.   The method as in claim 33, further comprising the step of arranging a metal layer on the backside of the semiconductor device.
37.   The device as in claim 32,  wherein the step of forming the ring includes the step of doping the ring less than the sinker structure.
38.   The method as in claim 32, wherein the ring is doped in the range of 1014-1015/cm2.
39.   The method as in claim 32, wherein the active area is created and enclosed by a LOCOS process.
40.   The method as in claim 32, wherein the ring is created by masked ion implant.
41.   The method as in claim 32, wherein boron is used as a dopant.
42.   The method as in claim 32,  wherein the ring has a rectangular, circular, oval, polygon, or partially open shape.  
1.ABSTRACT
A semiconductor device comprises an active region of a first conducting type including a transistor structure, and a ring shaped region of the first conducting type extending from a surface of the active region into the active region and substantially surrounding the transistor structure.
2.REPRESENTATIVE DRAWING
FIG. 3
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