(57)【要約】【課題】高速動作が可能で、消費電力を極力少なくしたＡ／Ｄ変換器を提供する。【解決手段】外部から入力されるクロック信号は、Ａ／Ｄ変換器内の必要な箇所へ印加されると共に、周波数・電圧変換器５によりその周波数に応じて電圧に変換されてバイアス回路６に入力され、バイアス回路６により、各ビットブロック１Ａ〜１Ｃのオペアンプ１１の回路電流が、クロック信号周波数が高い場合には高く、また、クロック信号周波数が低い場合には低くなるように制御されるものとなっている。【選択図】図１
2005328124.tif 000002
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタの直列接続からなる単位スイッチが複数設けられて、前記複数の単位スイッチの導通、非導通を制御することにより所望する入出力端子間における高周波信号の伝搬を可能とするよう構成されてなるスイッチ半導体集積回路において、
前記複数の電界効果トランジスタの各々のドレイン・ソース端子間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とするスイッチ半導体集積回路。
【請求項２】
前記複数の電界効果トランジスタの内、一部の電界効果トランジスタのドレイン・ソース間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とする請求項１記載のスイッチ半導体集積回路。
【請求項３】
電源端子と各々の入出力端子とがバイアス抵抗器を介して接続されてなることを特徴とする請求項１又は請求項２記載のスイッチ半導体集積回路。
【請求項４】
電源端子は、一つのバイアス抵抗器を介して、前記入出力端子のいずれか一つに接続されてなることを特徴とする請求項１記載のスイッチ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に係り、特に、クロック周波数に対する消費電力の低減を図ったものに関する。
【背景技術】
【０００２】
従来、Ａ／Ｄ変換器としては様々なものが提案されているが、その一つに、パイプライン型と称されるＡ／Ｄ変換器があり、図３には、１bitパイプライン型Ａ／Ｄ変換器の構成例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この構成例は、４ビット構成のＡ／Ｄ変換器の例であり、ビットブロック又はMultiple by Two Sectionと称される回路ブロックが３個縦続接続されたものである。
すなわち、３個のビットブロック（図３においては、それぞれ「ＢＩＴ−ＢＬ１」、「ＢＩＴ−ＢＬ２」、「ＢＩＴ−ＢＬ３」と表記）２１Ａ〜２１Ｃは、いずれも基本的に同一の構成を有してなるであり、それぞれオペアンプ（図３においては「ＯＰ」と表記）２２と、ブロック用コンパレータ（図３においては「Ｂ−ＣＯＭＰ」と表記）２３と、１bitＤ／Ａ変換器（図３においては「１bitＤＡＣ」と表記）２４と、ブロック用加算器２５とを有して構成されたものとなっている。
【０００３】
かかる構成において、ビットブロック２１Ａ〜２１Ｃに入力された信号は、ブロック用コンパレータ２３で基準電圧と比較され、その比較結果は、１bitＤ／Ａ変換器２４によりアナログ変換されてブロック用加算器２５に入力される。一方、ブロック用加算器２５には、オペアンプ２２により２倍増幅されたビットブロックへの入力信号が印加され、先の１bitＤ／Ａ変換器２４からの出力と加算されて次段のビットブロックへ入力されるようになっている。ここで、２倍の増幅及び加算は、オペアンプ２２を中心としたスイッチドキャパシタ回路（図示せず）によって実現されるようになっている。各コンパレータの出力は、直接、あるいは遅延器（図３においては「ＤＥＬＡＹ」と表記）２６を介して加算器（図３においては「ＡＤＤ」と表記）２７へ入力され、最終的に４ビットディジタルコードとして出力される。
このようなパイプライン型Ａ／Ｄ変換器は、例えば、特許文献１などに開示されたものがある。
【０００４】
【特許文献１】特開平９−２７５３４１号公報（第６−８頁、図１乃至図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、この従来回路において、その動作タイミングを考えると、オペアンプを中心としたスイッチドキャパシタ回路による増幅と加算動作が最もクリティカルであり、クロック周波数の逆数の半分の時間内に、Ａ／Ｄ変換器の所定の分解能を満たす範囲にセトリングを完了しなければならない。消費電流の観点から見ても、高速セトリング特性を満たすため、通常、オペアンプで消費される電流が最も大きくなるところである。
【０００６】
一般に、高速動作するＡ／Ｄ変換器を構成するためには、セトリングを高速で行うためにオペアンプのバイアス電流値を高くとる必要がある。一方、低速の場合には、バイアス電流値はさほど高くする必要はない。
上述した従来回路では、最大サンプリング周波数に合わせてオペアンプのバイアス電流が決定されるものとなっている。その結果、クロック周波数が低い場合には、オペアンプの消費電流が必要以上に大きくなり、結局、回路の消費電力が必要以上に大きくなるという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、高速動作が可能で、消費電力が極力少ないパイプライン型のＡ／Ｄ変換器を提供するものである。
【課題を解決するための手段】
【０００８】
上記本発明の目的を達成するため、本発明に係るＡ／Ｄ変換器は、
Ａ／Ｄ変換過程における信号を増幅するオペアンプを有してなるＡ／Ｄ変換器であって、
当該Ａ／Ｄ変換器へ外部から入力されるクロック信号をその周波数に応じて電圧あるいは電流に変換する周波数・電圧変換器あるいは周波数・電流変換器と、
前記周波数・電圧変換器あるいは周波数・電流変換器の出力に応じて、前記全て又は一部のオペアンプの回路電流値を、前記クロック信号周波数が高い場合には高くする一方、前記クロック信号周波数が低い場合には低くするよう構成されてなるものである。
【発明の効果】
【０００９】
本発明によれば、Ａ／Ｄ変換器内で用いられるオペアンプの回路電流（バイアス電流）がクロック周波数に対して最適化されるような構成としたので、クロック周波数に対するオペアンプの消費電力が最小化されたＡ／Ｄ変換器を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるＡ／Ｄ変換器の構成例について、図１を参照しつつ説明する。本発明の実施の形態におけるＡ／Ｄ変換器は、１bitパイプライン型Ａ／Ｄ変換器であって、特に、４ビット出力の場合の構成を有するものである。
【００１１】
すなわち、このＡ／Ｄ変換器は、縦続接続された３個のビットブロック（図１においては、それぞれ「ＢＩＴ−ＢＬ１」、「ＢＩＴ−ＢＬ２」、「ＢＩＴ−ＢＬ３」と表記）１Ａ〜１Ｃと、終段コンパレータ（図１においては「Ｆ−ＣＯＭＰ」と表記）２と、加算器（図１においては「ＡＤＤ」と表記）３と、第１乃至第３の遅延器（図１においては、それぞれ「ＤＥＬＹ１」、「ＤＥＬＹ２」、「ＤＥＬＹ３」と表記）４Ａ〜４Ｃと、周波数・電圧変換器（図１においては「Ｆ−Ｖ」と表記）５と、バイアス回路（図１においては「ＢＩＡＳ」と表記）６とを主たる構成要素として構成されたものとなっている。
【００１２】
第１乃至第３のビットブロック１Ａ〜１Ｃは、Multiple by Two Sectionとも称され、いずれも基本的に同一の構成を有してなるもので、それぞれオペアンプ（図１においては「ＯＰ」と表記）１１と、ブロック用コンパレータ（図１においては「Ｂ−ＣＯＭＰ」と表記）１２と、１bitＤ／Ａ変換器（図１においては「１bitＤＡＣ」と表記）１３と、ブロック用加算器１４とを有して構成されたものとなっている。
オペアンプ１１とブロック用コンパレータ１２の入力段は、相互に接続されて入力信号が印加されるようになっており、ブロック用コンパレータ１２は、入力信号と基準電圧とを比較し、その比較結果は１bitＤ／Ａ変換器１３へディジタル出力されるようになっている。そして、１bitＤ／Ａ変換器１３のアナログ出力とオペアンプ１１で増幅された入力信号が、ブロック用加算器１４において加算されるようになっている。
【００１３】
この構成例において、第３のビットブロック１Ｃのブロック用加算器１４の出力は、終段コンパレータ２へ入力されるようになっている。
また、第１乃至第３のビットブロック１Ａ〜１Ｃへの入力信号は、オペアンプ１１により２倍増幅され、図示は省略されているが、オペアンプ１１を中心に構成された公知・周知の構成のスイッチドキャパシタ回路によって１bitＤ／Ａ変換器１３からのアナログ信号との加算がなされるようになっている。
【００１４】
そして、第１のビットブロック１Ａのブロック用コンパレータ１２の出力は、第１及び第２の遅延器４Ａ，４Ｂを介して、第２のビットブロック１Ｂのブロック用コンパレータ１２の出力は、第３の遅延器４Ｃを介して加算器３へ入力されると共に、第３のビットブロック１Ｃのブロック用コンパレータ１２の出力及び終段コンパレータ２の出力は、これら第１乃至第３の遅延器４Ａ〜４Ｃを介することなく加算器３へ入力されるようになっている。本発明の実施の形態における第１乃至第３の遅延器４Ａ〜４Ｃ及び加算器３は、ワイヤードロジック回路で構成され、第１乃至第３の遅延器４Ａ〜４Ｃの出力信号の加算が加算器３において行われるようになっている。
その結果、加算器３からは、Ａ／Ｄ変換された出力コードが出力されるようになっている。
【００１５】
一方、周波数・電圧変換器５は、公知・周知の構成を有してなるもので、外部からのクロック信号が入力されるようになっており、そのクロック周波数に応じた電圧をバイアス回路６へ出力するようになっている。
なお、外部からこのＡ／Ｄ変換器へ入力されるクロック信号は、第１乃至第３のビットブロック１Ａ〜１Ｃの各１bitＤ／Ａ変換器１３、第１乃至第３の遅延器４Ａ〜４Ｃ及び周波数・電圧変換器５へ、それぞれ印加されるようになっている。
【００１６】
バイアス回路６は、周波数・電圧変換器５の出力電圧に応じて、第１乃至第３のビットブロック１Ａ〜１Ｃの各オペアンプ１１のバイアス電流（回路電流）を制御するよう構成されてなるものである。本発明の実施の形態におけるバイアス回路６は、クロック周波数が高い場合にはオペアンプ１１のバイアス電流を大きくする一方、クロック周波数が低い場合には、オペアンプ１１のバイアス電流を小さくして、そのクロック周波数におけるオペアンプ１１のセトリング特性が最低限満たされるようなバイアス電流を出力するよう構成されたものとなっている。そのため、オペアンプ１１のバイアス電流はクロック周波数に対して最適化されることになる。
【００１７】
図２には、本発明の実施の形態におけるＡ／Ｄ変換器のクロック周波数に対する消費電流の変化特性例が従来回路の特性例と共に示されており、以下、同図について説明する。まず、同図において、実線の特性線が本発明の実施の形態におけるＡ／Ｄ変換器のクロック周波数に対する消費電流特性の特性例を示し、点線の特性線は従来回路におけるクロック周波数に対する消費電流特性の特性例を示している。
同図によれば、本発明の実施の形態におけるＡ／Ｄ変換器は、最大サンプリング周波数において、従来回路に比して周波数・電圧変換器５を設けたことによる若干の消費電流の増加があるが、クロック周波数が低い領域では、先に述べたようにクロック周波数に対するオペアンプ１１のバイアス電流の最適化により、従来回路に比して消費電流が低減される。
【００１８】
なお、上述の構成例における周波数・電圧変換器５を周波数・電流変換回路（Ｆ−Ｉ変換器）に代えて、その出力電流を基準にバイアス回路６によりオペアンプ１１のバイアス電流が決定されるようにしても同様な作用、効果を得ることができる。また、全てのオペアンプ１１のバイアス電流を最適化する場合に限らず、一部のオペアンプ１１のバイアス電流を最適化する構成とすることも可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態におけるＡ／Ｄ変換器の構成例を示す構成図である。
【図２】本発明の実施の形態におけるＡ／Ｄ変換器及び従来回路のクロック周波数に対する消費電流の変化特性例を示す特性線図である。
【図３】従来のＡ／Ｄ変換器の構成例を示す構成図である。
【符号の説明】
【００２０】
１Ａ〜１Ｃ…ビットブロック
５…周波数・電圧変換器
６…バイアス回路
１１…オペアンプ
１２…ブロック用コンパレータ
１３…１bitＤ／Ａ変換器
１４…ブロック用加算器
【図１】
2005328124.tif 000003
【図２】
2005328124.tif 000004
【図３】
2005328124.tif 000005