(57)【要約】【課題】良好なデータ保持特性を有する半導体記憶装置を提供する。【解決手段】ゲート電極Ｇ１を持ち、基準電位Ｖssが供給されたコンタクトＣ１に電流通路の一端が接続されたドライブトランジスタＤＲ１、ＤＲ２と、ゲート電極Ｇ２を持ち、コンタクトＣ１に電流通路の一端が接続されたドライブトランジスタＤＲ３、ＤＲ４と、第１のワード線ＷＬをゲート電極Ｇ３として持ち、ドライブトランジスタＤＲ１、ＤＲ２の電流通路の他端に、電流通路の一端が接続されたトランスファゲートトランジスタＴＲ１と、第２のワード線ＷＬをゲート電極Ｇ４として持ち、ドライブトランジスタＤＲ３、ＤＲ４の電流通路の他端に、電流通路の一端が接続されたトランスファゲートトランジスタＴＲ２とから構成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の配線をゲートに持ち、基準電位が供給された基準電極に電流通路の一端が接続された第１、第２の電界効果トランジスタと、
第２の配線をゲートに持ち、前記基準電極に電流通路の一端が接続された第３、第４の電界効果トランジスタと、
第１のワード線をゲートに持ち、前記第１、第２の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第５の電界効果トランジスタと、
第２のワード線をゲートに持ち、前記第３、第４の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第６の電界効果トランジスタと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
第１の配線をゲートに持ち、基準電位が供給された第１の基準電極に電流通路の一端が接続された第１、第２の電界効果トランジスタと、
第２の配線をゲートに持ち、前記基準電位が供給された第２の基準電極に電流通路の一端が接続された第３、第４の電界効果トランジスタと、
第１のワード線をゲートに持ち、前記第１、第２の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第５の電界効果トランジスタと、
第２のワード線をゲートに持ち、前記第３、第４の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第６の電界効果トランジスタとを具備し、
前記第１、第２、及び第５の電界効果トランジスタと、前記第３、第４、及び第６の電界効果トランジスタとは、前記第５の電界効果トランジスタと前記第６の電界効果トランジスタとの間の中心点を基準として、点対称に配置されていることを特徴とする半導体記憶装置。
【請求項３】
基準電位が供給された基準電極に電流通路の一端が接続された複数の電界効果トランジスタを含むドライブトランジスタ群と、
ワード線をゲートに持ち、前記ドライブトランジスタ群が含む電界効果トランジスタの前記電流通路の他端に電流通路の一端が接続され、前記ドライブトランジスタ群が含む電界効果トランジスタの数より少ない数の電界効果トランジスタを含むトランスファゲートトランジスタ群と、
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記第１、第２の電界効果トランジスタの前記電流通路は、前記第５の電界効果トランジスタの前記電流通路の前記一端と前記基準電極との間に並列接続されており、前記第３、第４の電界効果トランジスタの前記電流通路は、前記第６の電界効果トランジスタの前記電流通路の前記一端と前記基準電極との間に並列接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１、第２の電界効果トランジスタの前記電流通路は、前記第５の電界効果トランジスタの前記電流通路の前記一端と前記第１の基準電極との間に並列接続されており、前記第３、第４の電界効果トランジスタの前記電流通路は、前記第６の電界効果トランジスタの前記電流通路の前記一端と前記第２の基準電極との間に並列接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特にフィン型ＭＩＳＦＥＴで構成されたスタティックランダムアクセスメモリ（以下、ＳＲＡＭと記す）に関するものである。
【背景技術】
【０００２】
通常、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルと記す）を設計する際には、ドライブトランジスタよりもトランスファゲートトランジスタの素子抵抗を高くすることで良好なデータ保持特性を確保する。具体的には、トランスファゲートトランジスタよりもドライブトランジスタのチャネル長（Ｌ）を短く、チャネル幅（Ｗ）を太くすることで解決している。
【０００３】
ところで近年、新構造のトランジスタとして、３次元構造のＭＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴと記す）の一種であるフィン型ＭＩＳＦＥＴが注目されている。このフィン型ＭＩＳＦＥＴは以下のような構造を有している。
【０００４】
ＳＯＩ(silicon on insulator)基板の単結晶シリコン層を短冊状に細く加工して、半導体領域である突起状領域（以下、フィン層という）を形成する。このフィン層上にゲート電極を立体交差させ、前記フィン層をチャネルとする（例えば、特許文献１参照）。
【０００５】
現在、このフィン型ＭＩＳＦＥＴで構成されたＳＲＡＭが提案されている（例えば、非特許文献１参照）。図６は、フィン型ＭＩＳＦＥＴで構成されたＳＲＡＭセルのレイアウト図であり、図７は前記ＳＲＡＭセルを複数配列したＳＲＡＭのセルアレイのレイアウト図である。図６に示すように、ＳＲＡＭセル１００は６個のトランジスタから構成された６トランジスタ型のＳＲＡＭセルである。すなわち、２個のドライブトランジスタ１０１、１０２、２個のトランスファゲートトランジスタ１０３、１０４、及び２個のロードトランジスタ１０５、１０６を有している。
【特許文献１】特開平２−２６３４７３号公報
【非特許文献１】E. J. Nowak et al., “A Functional FinFET-DGCMOS SRAM Cell”, IEDM 2002 Technical Digest, pp411-414
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、フィン型ＭＩＳＦＥＴのチャネル幅（Ｗ）はフィン層の高さで決まるため、トランジスタごとにチャネル幅（Ｗ）を換えることはプロセス上困難である。したがって、フィン型ＭＩＳＦＥＴで構成されたＳＲＡＭでは、良好なデータ保持特性を得られにくいという問題がある。
【０００７】
そこでこの発明は、前記課題に鑑みてなされたものであり、フィン型ＭＩＳＦＥＴで構成された半導体記憶装置において、良好なデータ保持特性を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、この発明の一実施形態の半導体記憶装置は、第１の配線をゲートに持ち、基準電位が供給された基準電極に電流通路の一端が接続された第１、第２の電界効果トランジスタと、第２の配線をゲートに持ち、前記基準電極に電流通路の一端が接続された第３、第４の電界効果トランジスタと、第１のワード線をゲートに持ち、前記第１、第２の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第５の電界効果トランジスタと、第２のワード線をゲートに持ち、前記第３、第４の電界効果トランジスタの前記電流通路の他端に、電流通路の一端が接続された第６の電界効果トランジスタとを具備することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、フィン型ＭＩＳＦＥＴで構成された半導体記憶装置において、良好なデータ保持特性を有する半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
まず、この発明の第１の実施形態のＳＲＡＭを含む半導体記憶装置について説明する。図１は、第１の実施形態のＳＲＡＭセルの構成を示すレイアウト図である。図２は、前記ＳＲＡＭセルの回路図を示している。
【００１２】
ＳＲＡＭセル１１内には、図１に示すように、４個のドライブトランジスタＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、２個のトランスファゲートトランジスタＴＲ１、ＴＲ２、及びロードトランジスタＬＯ１、ＬＯ２が配置されている。ＳＲＡＭセル１１は、ＳＲＡＭにおける１個のメモリセルであり、１ビットのデータを記憶する基本構成を示す。
【００１３】
まず、前記ドライブトランジスタＤＲ１〜ＤＲ４の詳細な構成を以下に述べる。図１に示すように、活性領域（素子領域）Ａ１、Ａ２が離隔して平行に形成されている。活性領域Ａ１、Ａ２は、突起状のシリコン層（フィン層）から形成されており、後述する活性領域もすべてフィン層から形成されている。活性領域Ａ１、Ａ２上には、これら活性領域Ａ１、Ａ２に直交するように、ゲート電極Ｇ１、Ｇ２が離隔して平行に形成されている。ゲート電極Ｇ１、Ｇ２の下の活性領域Ａ１、Ａ２にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域Ａ１、Ａ２にはソースとドレインがそれぞれ形成されている。
【００１４】
このような構造により、活性領域Ａ１とゲート電極Ｇ１との交点にはドライブトランジスタＤＲ１が形成され、活性領域Ａ１とゲート電極Ｇ２との交点にはドライブトランジスタＤＲ２が形成されている。同様に、活性領域Ａ２とゲート電極Ｇ１との交点にはドライブトランジスタＤＲ３が形成され、活性領域Ａ２とゲート電極Ｇ２との交点にはドライブトランジスタＤＲ４が形成されている。
【００１５】
前記活性領域Ａ１、Ａ２には、これらに電気的に接続された活性領域Ａ３が直交するように形成されている。この活性領域Ａ３の一端上にはコンタクトＣ１が形成されており、コンタクトＣ１には基準電位Ｖssが供給されている。また、活性領域Ａ１、Ａ２の一端上にはコンタクトＣ２が形成され、活性領域Ａ１、Ａ２の他端上にはコンタクトＣ３が形成されている。
【００１６】
次に、前記トランスファゲートトランジスタＴＲ１、ＴＲ２の詳細な構成を以下に述べる。図１に示すように、活性領域Ａ１、Ａ２と直交するように、活性領域Ａ４、Ａ５が形成されている。活性領域Ａ４上には、この活性領域Ａ４に直交するように、ゲート電極Ｇ３が形成されている。活性領域Ａ５上には、この活性領域Ａ５に直交するようにゲート電極Ｇ４が形成されている。ゲート電極Ｇ３、Ｇ４の下の活性領域にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域にはソースとドレインがそれぞれ形成されている。
【００１７】
このような構造により、活性領域Ａ４とゲート電極Ｇ３との交点にはトランスファゲートトランジスタＴＲ１が形成され、活性領域Ａ５とゲート電極Ｇ４との交点にはトランスファゲートトランジスタＴＲ２が形成されている。
【００１８】
前記活性領域Ａ４の一端はコンタクトＣ２に接続され、活性領域Ａ４の他端上にはコンタクトＣ４が形成されている。このコンタクトＣ４にはビット線ＢＬが接続されている。活性領域Ａ５の一端はコンタクトＣ３に接続され、活性領域Ａ５の他端上にはコンタクトＣ５が形成されている。このコンタクトＣ５にはビット線／ＢＬが接続されている。また、ゲート電極Ｇ３の一端上にはコンタクトＣ６が形成されており、ゲート電極Ｇ４の一端上にはコンタクトＣ７が形成されている。コンタクトＣ６、Ｃ７には、ワード線ＷＬが接続されている。
【００１９】
次に、前記ロードランジスタＬＯ１、ＬＯ２の詳細な構成を以下に述べる。図１に示すように、活性領域Ａ１、Ａ２と平行に、活性領域Ａ６が形成されている。活性領域Ａ６上には、この活性領域Ａ６に直交するように、前記ゲート電極Ｇ１、Ｇ２が延伸して配置されている。ゲート電極Ｇ１、Ｇ２の下の活性領域Ａ６にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域Ａ６にはソースとドレインがそれぞれ形成されている。
【００２０】
このような構成により、活性領域Ａ６とゲート電極Ｇ１との交点にはロードトランジスタＬＯ１が形成され、活性領域Ａ６とゲート電極Ｇ２との交点にはロードトランジスタＬＯ２が形成されている。
【００２１】
前記活性領域Ａ６の一端上にはコンタクトＣ８が形成されており、活性領域Ａ６の他端上にはコンタクトＣ９が形成されている。活性領域Ａ６には、この活性領域Ａ６に電気的に接続された活性領域Ａ７が直交するように形成されている。活性領域Ａ７の一端上にはコンタクトＣ１０が形成されており、このコンタクトＣ１０には電源電圧Ｖddが供給されている。さらに、ゲート電極Ｇ１、Ｇ２の中央付近には、コンタクトＣ１１、Ｃ１２が形成されている。
【００２２】
図１中に破線で示した配線１２は、コンタクトＣ２とコンタクトＣ８、コンタクトＣ１２とを接続し、配線１３はコンタクトＣ３とコンタクトＣ９、コンタクトＣ１１とを接続する。
【００２３】
以下に、ＳＲＡＭセルの接続関係を詳述しておく。
【００２４】
ドライブトランジスタＤＲ１、ＤＲ２は、第１のゲート配線をゲートとして共通に持ち、基準電位Ｖssが供給された基準電極に、それらの電流通路の一端が接続されている。ドライブトランジスタＤＲ３、ＤＲ４は、第２のゲート配線をゲートとして共通に持ち、基準電位Ｖssが供給された基準電極に、それらの電流通路の一端が接続されている。
【００２５】
トランスファゲートトランジスタＴＲ１は、第１のワード線をゲートとして持ち、ドライブトランジスタＤＲ１、ＤＲ２の前記電流通路の他端に、その電流通路の一端が接続されている。トランスファゲートトランジスタＴＲ２は、第２のワード線をゲートとして持ち、ドライブトランジスタＤＲ３、ＤＲ４の前記電流通路の他端に、その電流通路の一端が接続されている。
【００２６】
詳述すると、前記ドライブトランジスタＤＲ１、ＤＲ２の前記電流通路は、トランスファゲートトランジスタＴＲ１の前記電流通路の一端と前記基準電極との間に並列接続されており、ドライブトランジスタＤＲ３、ＤＲ４の前記電流通路は、トランスファゲートトランジスタＴＲ２の前記電流通路の一端と前記基準電極との間に並列接続されている。
【００２７】
ロードトランジスタＬＯ１は、前記第１のゲート配線をゲートとして持ち、その電流通路の一端は、電源電圧が供給された電源電極に接続されている。ロードトランジスタＬＯ２は、前記第２のゲート配線をゲートとして持ち、その電流通路の一端は、電源電圧が供給された電源電極に接続されている。
【００２８】
前記ドライブトランジスタＤＲ１、ＤＲ２の前記電流通路の他端は、ロードトランジスタＬＯ１の前記電流通路の他端に接続され、ドライブトランジスタＤＲ３、ＤＲ４の前記電流通路の他端は、ロードトランジスタＬＯ２の前記電流通路の他端に接続されている。
【００２９】
さらに、前記ドライブトランジスタＤＲ１、ＤＲ２、及びロードトランジスタＬＯ１のゲートは、ドライブトランジスタＤＲ３、ＤＲ４の前記電流通路の他端に接続されている。ドライブトランジスタＤＲ３、ＤＲ４、及びロードトランジスタＬＯ２のゲートは、ロードトランジスタＬＯ１の前記電流通路の他端に接続されている。
【００３０】
この第１の実施形態のＳＲＡＭセルでは、図６に示した６トランジスタ型のＳＲＡＭセルにおける１個のドライブトランジスタに対し、２個のドライブトランジスタが並列に追加された構造になっている。フィン型ＭＩＳＦＥＴでは、突起状のシリコン層からなるフィン層（素子領域）が一定の高さで形成されるため、チャネル幅が固定されてしまう。チャネル幅が固定された１個のフィン型ＭＩＳＦＥＴから構成されたドライブトランジスタに対して、２個のフィン型ＭＩＳＦＥＴを並列に接続することにより、ドライブトランジスタの実効的なチャネル幅を２倍にしている。これにより、１個のトランジスタのトランスファゲートトランジスタに比べて、ドライブトランジスタの素子抵抗を１／２にすることができる。この結果、βレシオは２となり、良好なデータ保持特性を得ることができる。なおここでは、トランスファゲートトランジスタの数に対するドライブトランジスタの数の比率を２とした、すなわち１個のトランスファゲートトランジスタに対して２個のドライブトランジスタを配置したが、この比率は２に限らず、２以上であれば良く、例えば３または４であっても良い。
【００３１】
図３は、前記ＳＲＡＭセルを集積化したセルアレイの構成を示すレイアウト図である。図１に示したＳＲＡＭセルが、図３に示すように行列状に複数配列されて、ＳＲＡＭのセルアレイが構成されている。
【００３２】
［第２の実施形態］
次に、この発明の第２の実施形態のＳＲＡＭを含む半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００３３】
図４は、第２の実施形態のＳＲＡＭセルの構成を示すレイアウト図である。このＳＲＡＭセル２１は、８個のトランジスタがＳＲＡＭセル２１の中心点Ｃに対して、点対称に配置されたものである。ＳＲＡＭセル２１の回路図は、図２に示した第１の実施形態と同様である。
【００３４】
ＳＲＡＭセル２１内には、ドライブトランジスタＤＲ１、ＤＲ２、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１の４個のトランジスタが配置されている。さらに、ＳＲＡＭセル２１内には、ＳＲＡＭセルの中心点ＣＮを基準として、前記ドライブトランジスタＤＲ１、ＤＲ２、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１に対し、ドライブトランジスタＤＲ３、ＤＲ４、トランスファゲートトランジスタＴＲ２、及びロードトランジスタＬＯ２が点対象に配置されている。
【００３５】
まず、前記ドライブトランジスタＤＲ１、ＤＲ２の詳細な構成を以下に述べる。図４に示すように、活性領域Ａ１１、Ａ１２が離隔して平行に形成されている。活性領域Ａ１１、Ａ１２は、フィン層から形成されており、後述する活性領域もすべてフィン層から形成されている。活性領域Ａ１１、Ａ１２上には、これら活性領域Ａ１１、Ａ１２に直交するようにゲート電極Ｇ１１が形成されている。ゲート電極Ｇ１１の下の活性領域Ａ１１、Ａ１２にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域Ａ１１、Ａ１２にはソースとドレインがそれぞれ形成されている。
【００３６】
このような構造により、活性領域Ａ１１とゲート電極Ｇ１１との交点にはドライブトランジスタＤＲ１が形成され、活性領域Ａ１２とゲート電極Ｇ１２との交点にはドライブトランジスタＤＲ２が形成されている。
【００３７】
前記活性領域Ａ１１、Ａ１２の一端上にはコンタクトＣ２１が形成され、活性領域Ａ１１の中央部上、及び活性領域Ａ１２の他端上にはコンタクトＣ２２が形成されている。さらに、コンタクトＣ２１には、基準電位Ｖssが供給されている。
【００３８】
次に、前記トランスファゲートトランジスタＴＲ１の詳細な構成を以下に述べる。図４に示すように、活性領域Ａ１１が延伸して形成されている。活性領域Ａ１１上には、この活性領域Ａ１１に直交するように、ゲート電極Ｇ１２が形成されている。ゲート電極Ｇ１２の下の活性領域Ａ１１にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域Ａ１１にはソースとドレインがそれぞれ形成されている。
【００３９】
このような構造により、活性領域Ａ１１とゲート電極Ｇ１２との交点にはトランスファゲートトランジスタＴＲ１が形成されている。
【００４０】
前記活性領域Ａ１１の他端上にはコンタクトＣ２３が形成されている。このコンタクトＣ２３にはビット線／ＢＬが接続されている。また、ゲート電極Ｇ１２の一端上にはコンタクトＣ２４が形成されている。このコンタクトＣ２４には、ワード線ＷＬが接続されている。
【００４１】
次に、前記ロードランジスタＬＯ１の詳細な構成を以下に述べる。図４に示すように、活性領域Ａ１、Ａ２と平行に、活性領域Ａ１３が形成されている。活性領域Ａ１３上には、この活性領域Ａ１３に直交するように、前記ゲート電極Ｇ１１が延伸して配置されている。ゲート電極Ｇ１１の下の活性領域Ａ１３にはチャネル領域が形成され、このチャネル領域を挟む両側の活性領域Ａ１３にはソースとドレインがそれぞれ形成されている。
【００４２】
このような構成により、活性領域Ａ１３とゲート電極Ｇ１１との交点にはロードトランジスタＬＯ１が形成されている。
【００４３】
前記活性領域Ａ１３の一端上にはコンタクトＣ２５が形成されており、このコンタクトＣ２５には電源電圧Ｖddが供給されている。さらに、活性領域Ａ１３の他端上にはコンタクトＣ２６が形成されている。
【００４４】
さらに、ＳＲＡＭセル２１内には、ＳＲＡＭセルの中心点ＣＮを基準として、前記ドライブトランジスタＤＲ１、ＤＲ２、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１に対し、ドライブトランジスタＤＲ３、ＤＲ４、トランスファゲートトランジスタＴＲ２、及びロードトランジスタＬＯ２が点対象に配置されている。また、図４中に破線で示した配線２２は、コンタクトＣ２２とコンタクトＣ２６を接続する。
【００４５】
このように構成された第２の実施形態のＳＲＡＭセルでは、前記第１の実施形態と同様に、ドライブトランジスタを、並列接続された２個のフィン型ＭＩＳＦＥＴで構成することにより、ドライブトランジスタの実効的なチャネル幅を２倍にしている。これにより、１個のトランジスタで構成されたトランスファゲートトランジスタに比べて、ドライブトランジスタの素子抵抗を１／２にすることができる。この結果、βレシオは２となり、良好なデータ保持特性を得ることができる。なおここでも、トランスファゲートトランジスタの数に対するドライブトランジスタの数の比率は２に限らず、２以上であれば良く、例えば３または４であっても良い。また、この第２の実施形態のＳＲＡＭセルは、前記第１の実施形態のＳＲＡＭセルに比べて小さい面積で形成することができるため、高集積化に適している。
【００４６】
図５は、前記ＳＲＡＭセルを集積化したセルアレイの構成を示すレイアウト図である。図４に示したＳＲＡＭセルが、図５に示すように行列状に複数配列されて、ＳＲＡＭのセルアレイが構成されている。
【００４７】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００４８】
【図１】この発明の第１の実施形態のＳＲＡＭセルの構成を示すレイアウト図である。
【図２】前記第１の実施形態のＳＲＡＭセルの回路図である。
【図３】前記第１の実施形態のＳＲＡＭセルを集積化したセルアレイのレイアウト図である。
【図４】この発明の第２の実施形態のＳＲＡＭセルの構成を示すレイアウト図である。
【図５】前記第２の実施形態のＳＲＡＭセルを集積化したセルアレイのレイアウト図である。
【図６】フィン型ＭＩＳＦＥＴで構成された従来のＳＲＡＭセルの構成を示すレイアウト図である。
【図７】フィン型ＭＩＳＦＥＴで構成された従来の前記ＳＲＡＭセルを集積化したセルアレイのレイアウト図である。
【符号の説明】
【００４９】
１１、２１、１００…ＳＲＡＭセル、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、１０１、１０２…ドライブトランジスタ、ＴＲ１、ＴＲ２、１０５、１０６…トランスファゲートトランジスタ、ＬＯ１、ＬＯ２…ロードトランジスタ、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ１１、Ａ１２、Ａ１３…活性領域（素子領域）、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ１１、Ｇ１２…ゲート電極、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６…コンタクト、１２、１３、２２、２３…配線、Ｖss…基準電位、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワード線、Ｖdd…電源電圧、ＣＮ…中心点。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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