(57)【要約】【課題】  高耐圧絶縁ゲート電界効果型半導体装置において、高耐圧、かつ、高電流駆動能力を有し、製造しやすく小型にする。【解決手段】  ドレイン領域にドレイン耐圧より低い電圧で空乏化する拡散抵抗を直列接続することにより、高耐圧・高駆動能力を可能にした。さらに、拡散抵抗を分離領域に形成し、ゲート電極を有する構成にすることにより、より高耐圧にした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと前記ＭＯＳトランジスタのドレイン耐圧よりも低い電圧で空乏化する拡散抵抗との直列接続からなることを特徴とする半導体装置。
【請求項２】
互いにドレインが接続された複数個のＭＯＳトランジスタと前記拡散抵抗との直列接続からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記拡散抵抗の少なくとも一部がＭＯＳ構造となっていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記拡散抵抗がＭＯＳ集積回路の分離領域に形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抗抵駆動用等のドライバーＩＣに用いる半導体装置に関する。
【背景技術】
【０００２】
例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには図２に示すような構造の高耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコン単結晶基板１の表面にＮ+ 型ソース領域４とドレイン領域５が設けられている。高耐圧特性を得るために、ドレイン領域５に接続した低濃度ドレイン領域２１をフィールド絶縁膜７の下に設けている。チャネル形成領域はソース領域４とドレイン領域２１との間の基板１の表面になる。チャネル形成領域のインピーダンスがゲート絶縁膜６を介して設けられたゲート電極によって制御される。
【０００３】
発熱抵抗駆動ＩＣの場合、ドレイン耐圧が３０〜５０Ｖである。従って、ゲート絶縁膜６の膜厚は５００〜１５００Ａのシリコン酸化膜である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、ドレイン領域２１の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くするとドレイン領域２１が横方向にも大きくなり大きなトランジスタになってしまう。
【０００５】
そこで、この発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。
【０００６】
さらに、この発明の目的は、簡単な製造方法で安く製造できる半導体装置を得ることにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、この発明は、以下の構成とした。
【０００８】
（１）ＭＯＳトランジスタとそのＭＯＳトランジスタのドレイン耐圧よりも低い電圧で空乏化する拡散抵抗との直列接続からなることを特徴とする半導体装置とした。
【０００９】
（２）互いにドレインが接続された複数個のＭＯＳトランジスタとその拡散抵抗との直列接続からなることを特徴とする（１）記載の半導体装置とした。
【００１０】
（３）拡散抵抗の少なくとも一部がＭＯＳ構造となっていることを特徴とする（１）記載の半導体装置とした。
【００１１】
（４）拡散抵抗がＭＯＳ集積回路の分離領域に形成されていることを特徴とする（１）記載の半導体装置とした。
【発明の効果】
【００１２】
本発明の高耐圧ＭＯＳトランジスタの半導体装置は、製造しやすく、高耐圧で、かつ、高電流を小さなトランジスタで流すことができる。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
以下に、本発明の半導体装置の実施例を、図面を用いて説明する。
【００１５】
第１図は、本発明の半導体装置の断面図である。Ｎ型高耐圧ＭＯＳトランジスタの場合について説明する。
【００１６】
不純物濃度が１０15ａｔｏｍｓ／ｃｍ3 程度のＰ型シリコン基板１の表面に互いに離れて不純物濃度が１０19ａｔｏｍｓ／ｃｍ3 以上のＮ+ 型ソース領域４、第１のドレイン領域５Ａと第２のドレイン領域５が設けられている。ソース領域４と第１のドレイン領域５Ａとの間の基板１の表面がチャネル形成領域として機能する。チャネル形成領域の上にはゲート絶縁膜６を介してゲート電極８が設けられている。また、ＭＯＳトランジスタを複数同一基板上に形成する場合には、各々のＭＯＳトランジスタを互いに電気的に分離するため分離領域が各々のトランジスタ間に形成されている。分離領域は、ゲート絶縁膜６に比べ一桁以上厚いフィールド絶縁膜７と、その下の基板１の表面に形成されたフィールドドープ領域９から構成されている。フィールドドープ領域は、濃度が１０17ａｔｏｍｓ／ｃｍ3 程度のＰ型不純物領域である。ソース領域４、第１のドレイン領域５Ａ、ゲート絶縁膜６、基板１及びゲート電極８から構成されるＭＯＳトランジスタ構造は一般的な普通の構造である。本発明の高耐圧ＭＯＳトランジスタは、高耐圧にするために第１のドレイン領域５Ａに拡散抵抗２を直列接続した構造とした。
【００１７】
即ち、第１のドレイン領域５Ａと接続して基板１の表面に５×１０15〜１０17ａｔｏｍｓ／ｃｍ3 程度の不純物濃度のＮ型不純物領域２を設けた。また、ドレイン電圧を印加するためのドレイン電極を形成するための第２のドレイン領域５と拡散抵抗２と電気的に接続して設けた。第２のドレイン領域５は第１のドレイン領域５Ａと同時に形成され、不純物濃度１０19ａｔｏｍｓ／ｃｍ3 以上のＮ+ 型不純物領域である。拡散抵抗２はＭＯＳトランジスタがＯＮした場合のＯＮ抵抗を小さくするために深い不純物領域で形成することが望ましい。理想的拡散抵抗の構造は、横方向の拡散が少なく基板１の深さ方向（縦方向）へ深く拡散した形状である。
【００１８】
第２のドレイン領域５に電源電圧より高い電圧が印加された場合に、拡散抵抗２は基板１との間に形成されるＰＮ接合により空乏化する。電源電圧以上の高電圧を第２のドレイン領域５への印加した時に、空乏化する拡散抵抗２の不純物濃度は一般的に５×１０15〜１０17ａｔｏｍｓ／ｃｍ3 であり、より高耐圧化及び安定化のために１×１０16〜５×１０1 6ａｔｏｍｓ／ｃｍ3 が選択される。この値は、同一基板上に形成されるＣＭＯＳ回路のためのＰＭＯＳトランジスタ用Ｎウエルとほぼ同じである。従って、同一基板上に形成されるＰＭＯＳトランジスタのＮウエルと同一工程で形成できる。工程を複雑にしないで本発明の半導体装置を形成できる。ＰＭＯＳトランジスタ用Ｎウエルの深さは一般的に１〜３μｍと深く抵抗を低くできる。Ｎウエルの抵抗値は一般的に０．５ＫΩ／□〜５ＫΩ／□である。半導体装置として拡散抵抗の抵抗値を小さくするために、電流の流れる方向の長さを短くし、電流の流れる巾を大きくする。
【００１９】
本発明の半導体装置においては、拡散抵抗の長さ（第１のドレイン領域５Ａと第２のドレイン領域５との間の距離）は、０．２μｍ〜２μｍであり、望ましくは０．２μｍ〜１μｍの範囲に形成される。拡散抵抗の長さを短くすることにより抵抗値を小さくできる。ＭＯＳトランジスタのチャネル巾に対して拡散抵抗の巾を細くしても高駆動能力を得ることができる。図２に示した従来の高耐圧ＭＯＳトランジスタの場合には、ＭＯＳトランジスタのチャネル巾と低濃度ドレイン領域２１の巾は同じ長さになっている。しかし、本発明の半導体装置においては、ＭＯＳトランジスタと拡散抵抗とのパターンを別々に自由度高く設計できる利点がある。
【００２０】
図３は、本発明の半導体装置の電気的等価回路図である。
ＭＯＳトランジスタに拡散抵抗Ｒが直列接続して設けられている。拡散抵抗Ｒは、ＭＯＳトランジスタの基板との間に逆方向の接合ダイオードＤを抵抗面に沿って形成している。第２のドレイン領域に高電圧ＶH を印加した場合、拡散抵抗Ｒが空乏化するために第１のドレイン領域の電圧ＶD は小さな値ＶDmaxにリミットされる。従って、通常のＭＯＳトランジスタ構造のドレイン耐圧ＶDBをＶDmaxに対して大きく形成すれば高耐圧特性を得ることができる。拡散抵抗Ｒはドレイン耐圧ＶDBより低い値に完全空乏化する濃度と深さに設定することにより高耐圧構造になる。
【００２１】
本発明の高耐圧ＭＯＳトランジスタにおいては、通常の低耐圧ＭＯＳトランジスタと拡散抵抗とを直列接続した簡単な構造で形成できる。低耐圧トランジスタは、同一基板上に設けられた他のＭＯＳトランジスタと同一工程で形成できる。
【００２２】
さらに、本発明の高耐圧ＭＯＳトランジスタは、ゲート電極とゲート絶縁膜６を介してオーバーラップして設けられた第１のドレイン領域５Ａが高濃度不純物領域であることが従来と大きく異なっている。第１のドレイン領域５Ａが高濃度不純物領域で形成されているために、第１のドレイン領域５Ａにコンタクトホール及び電極を設けることにより電子回路を形成することが可能になる。第２のドレイン領域５に高電圧ＶH を印加した場合の第１のドレイン領域５Ａに伝達されるＶD を、第１のドレイン領域５Ａに電極を設けることにより測定することができる。第１のドレイン領域５Ａに印加される最大ドレイン電圧ＶDmaxを測定することによりゲート絶縁膜６の最適化を実現することができる。一般に、電源電圧５Ｖで動作する低耐圧ＭＯＳトランジスタのゲート絶縁膜は１５０〜２００Åの膜厚まで薄膜化できる。電源電圧３Ｖの場合は１００〜２００Åまで薄膜化できる。
【００２３】
図２に示した従来の高耐圧ＭＯＳトランジスタの場合には、ゲート電極とオーバーラップしたドレイン領域の電圧を測定することは不可能である。従って、ゲート絶縁膜に印加される電圧を知ることができないために最適化したゲート絶縁膜の薄膜化が困難であった。しかし、本発明の高耐圧ＭＯＳトランジスタにおいては、ゲート電極８とゲート絶縁膜６を介してオーバーラップして形成された第１のトレイン領域５Ａの電圧を測定できる構造であるためにゲート絶縁膜６の薄膜化を極限値までできる。例えば、電源電圧５Ｖの場合には、ＶH が３０Ｖ以上の高耐圧印加においても、ゲート絶縁膜６の膜厚を１５０〜２００Åまで薄くできる。即ち、拡散抵抗以外低耐圧ＭＯＳトランジスタ構造で高耐圧特性を得ることができる。電源電圧３Ｖの場合には、１００〜１２０Ａの極限までゲート絶縁膜６を薄膜化できる。
【００２４】
図４は、拡散抵抗Ｒに対して、ＭＯＳトランジスタを複数接続した場合の本発明の高耐圧ＭＯＳトランジスタの電気的等価回路図である。各々の構成ＭＯＳトランジスタそのものは低耐圧ＭＯＳトランジスタで構成されている。ゲート電極への電圧ＶG1，ＶG2，及びＶG3を同一接続することにより大電流を拡散抵抗Ｒに流す高耐圧ＭＯＳトランジスタを形成することができる。各々の構成要素のＭＯＳトランジスタは互いに並列接続し、拡散抵抗Ｒに対して電気的に直列接続している。
【００２５】
図５は、拡散抵抗の表面にゲート電極５２を設けた実施例の断面図である。拡散抵抗２の上にゲート電極５２を設けることにより効果的に空乏化できる。ゲート電極５２はゲート電極８と電気的に接続することにより、トランジスタがＯＮした場合の駆動能力を向上することができる。しかし、一般的には、高耐圧特性を得るためにＯＶをゲート電極５２に印加してある。拡散抵抗２には第２のドレイン領域５を介して高電圧が印加される。従って、ゲート電極５２と拡散抵抗２との間の絶縁膜は分離領域と同じフィールド絶縁膜７を用いる。ゲート電極５２としてアルミ配線を用いる場合には、さらに、中間絶縁膜（ゲート電極８とアルミ配線との間の絶縁膜）５１が設けられる。図５の本発明の実施例においては、拡散抵抗２は、拡散抵抗２と絶縁膜７、５２とゲート電極５２から成るＭＯＳ構造で形成されている。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の第１の実施例の断面図である。
【図２】従来の半導体装置の断面図である。
【図３】本発明の半導体装置の第１の実施例の電気的等価回路図である。
【図４】本発明の半導体装置の第２の実施例の電気的等価回路図である。
【図５】本発明の半導体装置の第３の実施例の断面図である。
【符号の説明】
【００２７】
１  Ｐ- 型シリコン基板
２  Ｎ型拡散抵抗領域
３  Ｎ+ 型ソース領域
４  Ｎ+ 型ドレイン領域
５  ゲート絶縁膜
６  フィールド絶縁膜
７  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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