(57)【要約】【課題】製造プロセスが簡単で安価に製造でき、安定した高速動作特性が良好な電荷保持特性を備えたアクティブマトリクス表示素子を提供する。【解決手段】シリコン基板５１の表面に膜厚の厚い領域５２aと薄い領域５２bとを隣接させた態様で絶縁膜５２を形成する。膜厚の厚い領域５２aの表面には薄膜トランジスタ１４が形成されている。また、薄膜トランジスタ１４のソース電極１４s側の導電層と連続した導電層が前記の膜厚の薄い領域５２bの表面に覆設せしめられており、前記膜厚の薄い領域５２bの絶縁膜５２を誘電体として、前記導電層が個別電極１８となり、シリコン基板５１が共通電極１９となった電荷保持容量１８が構成されている。尚、電荷保持容量１８の構成領域におけるシリコン基板５１の表面を凹凸状に形成し、その凹凸形成領域に絶縁膜５２と前記導電層を被膜形成すれば更に大容量化が図れる。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子として薄膜トランジスタを備えたアクティブマトリクス表示素子において、
シリコン基板上に膜厚の厚い領域と薄い領域とを隣接させて絶縁膜を形成し、前記膜厚の厚い領域の表面に前記薄膜トランジスタを形成すると共に、前記薄膜トランジスタのソース電極側の導電層と連続した導電層が前記膜厚の薄い領域の表面に覆設せしめられ、前記シリコン基板を共通電極として前記導電層との間に電荷保持容量を構成した
ことを特徴とするアクティブマトリクス表示素子。
【請求項２】
前記薄膜トランジスタの形成領域と前記電荷保持容量の一方の電極を構成する導電層はポリシリコン又はアモルファスシリコンで形成されており、且つ前記薄膜トランジスタにおけるドリフト領域以外が同一導電型の不純物が導入された低抵抗領域として構成されている請求項１に記載のアクティブマトリクス表示素子。
【請求項３】
前記電荷保持容量の構成領域における前記シリコン基板の表面が凹凸状に形成されており、その凹凸形成領域に前記絶縁膜と前記導電層を被膜形成した請求項１又は請求項２に記載のアクティブマトリクス表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置等に適用されるアクティブマトリクス表示素子に係り、ＴＦＴの高速動作と電荷保持容量の大容量化を簡単な構成で実現するための改良に関する。
【背景技術】
【０００２】
アクティブマトリクス表示素子は、液晶表示装置の空間光変調素子として画素密度や視野角やコントラスト等の表示特性において優れており、テレビジョンやパーソナルコンピュータの液晶ディスプレイや液晶プロジェクタ等の広範な普及に伴って様々な構造のものが用いられるようになっている。
【０００３】
図９はアクティブマトリクス表示素子を用いた一般的な液晶表示装置の部分的破断図であり、図１０はその模式的回路図である。
先ず、第１基板１１上には水平アドレス回路１２及び垂直アドレス回路１３によって選択的に駆動されるスイッチングトランジスタ１４がマトリクス状に配設されており、各スイッチングトランジスタ１４のドレイン電極１４dには信号線１５が、ゲート電極１４gには走査線１６が、ソース電極１４sには画素電極１７がそれぞれ接続されている。
【０００４】
そして、走査線１６の選択信号によってスイッチングトランジスタ１４がオンになり、信号線１５から供給される画像データがスイッチングトランジスタ１４を介して画素電極１７に書き込まれるが、前記ソース電極１４sには電荷保持容量１８が接続されており、データ書き込み後の画素電極１７の電位が減衰しないように電荷を保持する。
尚、電荷保持容量１８の一方の電極は個別電極１８aとしてスイッチングトランジスタ１４のソース電極１４sに接続されているが、他方の電極は全画素に共通している共通電極１９に接続されており、その共通電極１９は外部接続線２０を介して所定電位となるように制御される。
【０００５】
一方、前記第１基板１１と対向させて第２基板２１が配置されているが、その第２基板２１の第１基板１１との対向面側には対向電極２２が設けられており、その対向電極２２と前記第１基板１１との間に液晶２３が挟持されている。
そして、その対向電極２２は別の外部接続線２４を介して所定電位となるように制御される。
【０００６】
以上の構成に基づいて、画素電極１７と対向電極２２の間に介在する液晶２３に対して画素電極１７に書き込まれたデータに係る電位と対向電極２２の電位との電位差に応じた電界が印加されると、その部分の液晶の光学特性が変調される。
また、画素電極１７の電位は電荷保持容量１８の機能によって次回（次フィールド）のデータで書き換えられるまで保持される。
従って、スイッチングトランジスタ１４を選択駆動しながら画素毎に異なる電位を書き込むことにより画像表示を行うことができる。
【０００７】
上記のように構成された液晶表示装置用のアクティブマトリクス表示素子として、例えば下記の特許文献１，２に開示されているものがある。
この表示素子では、Ｓi等からなる半導体基板（第１基板）上にＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成しており、シリコン基板中に形成した拡散層とＳiＯ2膜を介して対向するポリシリコン電極とによって電荷保持容量を構成している。尚、特許文献２における各画素の表示電極はアルミニウム等からなるミラー電極になっており、反射型液晶表示装置を構成している。
【０００８】
一方、別の例としては、下記特許文献３のように、石英等の透明絶縁基板上に薄膜トランジスタ（Thin Film Transistor）（以下、「ＴＦＴ」という）をマトリクス状に配置した表示素子もある。
この表示素子では、各ＴＦＴのドレイン電極を前段の走査ゲート電極に積層することによって電荷保持容量を形成している。この特許文献３における表示電極は透明電極であり、透過型液晶表示装置を構成している。
【０００９】
【特許文献１】特開平３−２８８４７４号公報
【特許文献２】特許第３２２４０１２号公報（第４頁、図２２）
【特許文献３】特開昭６３−７０８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、前記特許文献１，２の表示素子ように、トランジスタとしてＭＯＳを用いる場合には、絶縁性の基板ではないために隣接素子間に絶縁構造を形成する必要があること等から、製造が複雑化して後述のＴＦＴの場合と比較して工程数が多くなり、結果的に、製造コストが高くなると共に歩留まりの悪化を招くという不利がある。
一方、前記特許文献３の表示素子のように、トランジスタとしてＴＦＴを用いる場合には、絶縁性基板の上に電荷保持容量と共通電極を新たに形成するための工程が介在し、また電荷保持容量のための独立したスペースが必要とされる。前記特許文献３では、各ＴＦＴのドレイン電極を前段の走査ゲート電極に積層させて容量を構成しているが、この場合にはゲート電極の寸法によって容量の大きさが制限されてしまうという問題点を含んでいる。
また、一般的に、ＴＦＴは高速でのスイッチング動作が求められるために基板側との間に構成される寄生容量は小さいことが望ましく、電荷保持容量はその容量が大きいほど画素の電荷保持特性が良くなって画像品質が向上するが、特許文献３の表示素子の構成は必ずしもそれらの条件を十分に満たし得るものではない。
【００１１】
そこで、本発明は、高速動作が可能なＴＦＴと電荷保持特性に優れた容量とを簡単な構造で基板上に形成でき、また水平・垂直アドレス回路等と共に比較的少ない工数で高性能な液晶表示装置を構成できるアクティブマトリクス表示素子を提供することを目的として創作された。
【課題を解決するための手段】
【００１２】
本発明は、スイッチング素子としてＴＦＴを備えたアクティブマトリクス表示素子において、シリコン基板上に膜厚の厚い領域と薄い領域とを隣接させて絶縁膜を形成し、前記膜厚の厚い領域の表面に前記ＴＦＴを形成すると共に、前記ＴＦＴのソース電極側の導電層と連続した導電層が前記膜厚の薄い領域の表面に覆設せしめられ、前記シリコン基板を共通電極として前記導電層との間に電荷保持容量を構成したことを特徴とするアクティブマトリクス表示素子に係る。
【００１３】
本発明のアクティブマトリクス表示素子は、シリコン基板上に絶縁膜を形成し、その上にＴＦＴを形成すると共に、前記絶縁膜を利用して電荷保持容量を構成した簡単な構造からなる。
そして、絶縁膜は、ＴＦＴの形成領域では厚く、電荷保持容量の形成領域では薄く形成されているため、シリコン基板に対するＴＦＴの浮遊容量は小さく抑制され、逆に電荷保持容量を大容量化できる。
従って、本発明によれば、製造プロセスの工程が少なく、安定した高速動作が可能なＴＦＴと良好な電荷保持特性を備えた電荷保持容量からなるアクティブマトリクス表示素子を実現できる。
【００１４】
本発明のアクティブマトリクス表示素子の構成において、ＴＦＴの形成領域と電荷保持容量の一方の電極を構成する導電層をポリシリコン又はアモルファスシリコンで形成し、ＴＦＴにおけるドリフト領域以外を同一導電型の不純物が導入された低抵抗領域として構成するようにすれば、製造プロセスの簡素化が図れる。
【００１５】
また、電荷保持容量の構成領域におけるシリコン基板の表面を凹凸状に形成しておき、その凹凸形成領域に絶縁膜と導電層を被膜形成した構造によれば、比較的簡単な製造プロセスで電荷保持容量の更なる大容量化が可能になる。
【発明の効果】
【００１６】
本発明は、製造プロセスが簡単で安価に製造できると共に、安定した高速動作特性と良好な電荷保持特性を備えたアクティブマトリクス表示素子を提供し、液晶表示装置への適用により高品質な画像表示を可能にする。
また、本発明のアクティブマトリクス表示素子は、特別な工程を必要とせず、一般的なプロセスのみで製造できるため、シリコン基板上に他の単独の容量やＴＦＴを同一プロセスで容易に構成できるという利点も有している。
【発明を実施するための最良の形態】
【００１７】
以下、本発明のアクティブマトリクス表示素子の各実施例を図１から図８に基づいて説明する。
各実施例は液晶表示装置に適用されるアクティブマトリクス表示素子に係るものであり、一画素に対応した表示素子部分の構成について説明すると共に、基板上に他の容量やスイッチング素子を形成する場合についても併せて説明する。
尚、各実施例におけるアクティブマトリクス表示素子の基本的な回路構成は図９及び図１０に示したものと同様であり、回路要素において同一のものは各実施例においても同一の符号で示すこととする。
【実施例１】
【００１８】
図１は、この実施例に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
同図において、５１はシリコン基板であり、その表面には絶縁膜としてＳiＯ2膜５２が形成されている。
そして、そのＳiＯ2膜５２は膜厚の厚い領域５２aと薄い領域５２bとが隣接した態様で形成されており、膜厚の厚い領域５２aの上側にはＴＦＴ１４が構成され、膜厚の薄い領域５２bには前記ＴＦＴ１４のソース電極１４sに接続された電荷保持容量１８が構成されている。
但し、実際には、前記のＴＦＴ１４と電荷保持容量１８の構成がシリコン基板５１の表面に対してマトリクス状に形成されており、図９及び図１０に示した回路を構成することになる。
【００１９】
ＴＦＴ１４と電荷保持容量１８は次のような具体的な構造からなる。
先ず、ＳiＯ2膜５２の前記各領域５２a,５２bにはポリシリコン膜５３が形成されており、そのポリシリコン膜５３を覆うようにゲート絶縁膜５４が形成されている。
また、前記領域５２aにおけるゲート絶縁膜５４の上側にポリシリコンのゲート電極１４gが形成されていると共に、ポリシリコン膜５３におけるゲート電極１４gに対応する平面領域はＴＦＴ１４のドリフト領域とされ、それ以外の領域は不純物（Ａs,Ｐ又はＢ）が導入された導電層となっている。
そして、前記領域５２aのゲート電極１４gの両側に、ゲート絶縁膜５４を貫通してポリシリコン膜５３の各導電層部分と導通したドレイン電極１４dとソース電極１４sが形成されており、それによってＴＦＴ１４の基本構造が構成されている。
一方、電荷保持容量１８は、前記領域５２bのＳiＯ2膜５２が誘電体となり、ポリシリコン膜５３の導電層部分が一方の個別電極１８aに、シリコン基板５１が共通電極１９になることで構成されている。
尚、５５は層間絶縁膜であり、ドレイン電極１４dとソース電極１４sの各端子だけを表面に露出させた態様でアクティブマトリクス表示素子の全体を覆っている。
【００２０】
ところで、アクティブマトリクス表示素子では、電荷保持容量１８の容量が大きいほど、画素の電荷の保持特性が良くなって画像品質が向上する。
一方、ＴＦＴ１４については、高速でのスイッチング動作が求められる場合には、基板との間に構成される浮遊容量ができるだけ小さいことが望ましい。
この実施例のアクティブマトリクス表示素子によれば、ＳiＯ2膜５２の膜厚の厚い領域５２aにＴＦＴ１４を、膜厚の薄い領域５２bに電荷保持容量１８をそれぞれ構成していることにより、前記条件を合理的に実現できている。
【００２１】
更に、この実施例のアクティブマトリクス表示素子をシリコン基板５１上に形成する場合には、その半導体プロセスにおいて単独の容量や別個のＴＦＴを同時に形成することもできる。
例えば、図１においてはＳiＯ2膜５２の膜厚の薄い領域５２bに前記電荷保持容量１８と同様の構成からなる単独の容量６１を形成した例が示されている。
この容量６１は、ポリシリコン膜５３に一方の電極６２が接続されて層間絶縁膜５５の上側まで導出・形成されており、ＳiＯ2膜５２が誘電体となり、前記電荷保持容量１８と同様にシリコン基板５１が共通電極になっている。
また、図２においてはＳiＯ2膜５２の膜厚の薄い領域５２bに別のＴＦＴ７１を形成した例が示されている。
このＴＦＴ７１は、ＳiＯ2膜５２の膜厚の薄い領域５２bに形成されている点においてＴＦＴ１４と異なっているだけであり、基本的構成はＴＦＴ１４と同様である。
このようなＴＦＴ７１は、必ずしも高速なスイッチング動作を必要とせず、又は敢えて負荷容量を付加したいような場合に適用できる。
尚、アクティブマトリクス表示素子側のＴＦＴ１４と同様に高速でのスイッチング動作が必要な場合には、別にＳiＯ2膜５２の膜厚の厚い領域を形成しておき、その上にＴＦＴ７１を形成すればよい。
【００２２】
図３は図１０と同様に液晶表示装置の模式的回路図であり、その破線による斜線領域はＳiＯ2膜５２の膜厚が厚い領域５２aを、他の領域はＳiＯ2膜５２の膜厚が薄い領域５２b示す。
同図に示すように、アクティブマトリクス表示素子にはこの実施例の構成が適用されており、ＴＦＴ１４が前記膜厚の厚い領域５２aに形成されていると共に、水平アドレス回路１２と垂直アドレス回路１３も同様に膜厚の厚い領域５２aに形成されている。
水平アドレス回路１２と垂直アドレス回路１３に含まれるＴＦＴは高速でのスイッチング動作が必要になるが、前記膜厚の厚い領域５２aに形成することで浮遊容量を小さくでき、またアクティブマトリクス表示素子側のＴＦＴ１４と同一の半導体プロセスで形成できるために極めて合理的である。
一方、電荷保持容量１８については膜厚が薄い領域５２bに形成されており、更に水平アドレス回路１２の信号線１５の出力部と垂直アドレス回路１３の走査線１６の出力部にはそれぞれ容量ＣhとＣvが膜厚が薄い領域５２bに形成されている。
それらの容量Ｃh，Ｃvは、それぞれ信号線１５と走査線１６の電位の安定化を図るものであるが、図１で示した容量６１の構成によって形成されており、アクティブマトリクス表示素子側の電荷保持容量１８と同一の半導体プロセスで形成できる。
【実施例２】
【００２３】
この実施例はアクティブマトリクス表示素子の電荷保持容量１８の容量を大きくした構成に係り、図４から図６はこの実施例に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図を示す。
図４から図６と図１とを比較すれば明らかなように、ＴＦＴ１４の構成は実施例１の場合と同様であり、電荷保持容量１８-１〜３と単独の容量６１-１〜３における膜の接合形態が異なっているだけである。
【００２４】
電荷保持容量１８-１〜３については、先ずシリコン基板５１の表面が凹凸状に形成されており、その凹凸面に沿って誘電体であるＳiＯ2膜５２が形成され、そのＳiＯ2膜５２の上側の凹凸面に沿ってＴＦＴ１４のソース電極１４sに接続されたポリシリコン膜５３（不純物導入による導電層）が形成され、更にそのポリシリコン膜５３の上側の凹凸面を埋める態様でゲート絶縁膜５４が形成された接合形態になっている。
また、単独の容量６１-１〜３についても前記に準じた膜の接合形態になっている。
【００２５】
この実施例の電荷保持容量１８-１〜３によれば、前記の凹凸状の接合関係に基づいて、ＳiＯ2膜５２に対する個別電極１８a-１〜３（ポリシリコン膜５３の導電層）と共通電極１９（シリコン基板５１）の接合面積が大きくなり、素子の容量を構成するための平面積を大きくすることなく大容量化できる。
【００２６】
図４から図６に示した各電荷保持容量１８-１〜３は、それぞれシリコン基板５１の表面に対する凹凸の付与の仕方によって接合態様が異なっている。
具体的には、図４の電荷保持容量１８-１ではシリコン基板５１の表面に凹部を形成することにより、図５の電荷保持容量１８-２では逆に凸部を形成することにより、また図６の電荷保持容量１８-２ではシリコン基板５１の表面をランダムに荒らすことにより、それぞれ容量構成上の接合面積を大きくしてある。
【実施例３】
【００２７】
この実施例も実施例２と同様にアクティブマトリクス表示素子の電荷保持容量を大容量化する構成に係り、図７はこの実施例に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図を示す。
図７と図１の構成を比較すれば明らかなように、この実施例におけるアクティブマトリクス表示素子の構造と単独の容量６１-４の主要部の構造は実施例１のものと同様である。
【００２８】
この実施例の特徴は次のような点にある。
(1)  アクティブマトリクス表示素子の電荷保持容量１８-４は、その容量構成領域を覆っているゲート絶縁膜５４の上面にポリシリコン膜８１が被着形成されており、そのポリシリコン膜８１に接続せしめられた電極８２が導出・形成されている。
(2)  単独の容量６１-４を構成するポリシリコン膜５３に接続せしめられた電極８３が導出・形成されていると共に、ポリシリコン膜５３を覆っている絶縁膜５４'の上側にポリシリコン膜８４が被着形成されており、そのポリシリコン膜８４に接続せしめられた電極８５が導出・形成されている。
(3)  ＴＦＴ１４のソース電極１４sと単独の容量６１-４の電極８３とが接続され、電荷保持容量１８-４の電極８２と単独の容量６１-４の電極８５とが接続されている。
(4)  電極８２と電極８５の接続線は共通電極１９（シリコン基板５１）側と接続されている。
【００２９】
その結果、電荷保持容量１８-４の部分ではＳiＯ2膜５２を誘電体膜とした容量とゲート絶縁膜５４を誘電体膜とした容量とが並列関係で構成され、また単独の容量６１-４の部分でもＳiＯ2膜５２を誘電体膜とした容量と絶縁膜５４'を誘電体膜とした容量とが並列関係で構成され、更に、それらの並列関係で構成された全ての容量がＴＦＴ１４のソース電極１４sに対して電荷保持機能を持つことになるため、電荷保持容量を非常に大きくすることが可能になる。
【実施例４】
【００３０】
この実施例は実施例１のアクティブマトリクス表示素子と単独の容量をシリコン基板上に形成する際の半導体プロセスに係り、その主要な工程は図８の（Ａ）〜（Ｅ）に示される。
先ず、（Ａ）に示すように、シリコン基板５１の表面に厚いＳiＯ2膜９１を一様に形成する。この場合、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）法によるのが一般的である。
ここで、本発明で用いるシリコン基板５１は容量に対する共通電極１９として使用するものであり、電極として必要な導電性を備えたものであれば足りる。即ち、通常のＬＳＩでは導電率、結晶性、面方位精度、不純物、欠陥等の規格が厳しく、そのために基板として高価なものを用いざるを得ないが、本発明のシリコン基板５１では導電性の条件さえ満たしてばよく、比較的安価なものであってもよい。
【００３１】
次に、ＴＦＴ１４の形成予定領域にフォトレジスト９２を施し、そのフォトレジスト９２をマスクとしてＳiＯ2膜９１をフッ酸等でエッチングすることにより、（Ｂ）に示すように前記領域にのみ厚いＳiＯ2膜９１aを残す。
フォトレジスト９２を除去した後、熱酸化法又はＣＶＤ法によって全面に薄いＳiＯ2膜を形成し、厚いＳiＯ2膜の領域５２aと薄いＳiＯ2膜の領域５２bを形成する。
【００３２】
そして、全面にポリシリコン膜を成膜した後、フォトエッチングによってアクティブマトリクス表示素子と単独の容量の形成予定領域のみを残して、他の領域のポリシリコン膜を除去する。
また、残されたポリシリコン膜５３，５３'の表面に熱酸化法又はＣＶＤ法によってＳiＯ2膜（ゲート絶縁膜５４と単独の容量側の絶縁膜５４'）を成膜することにより、（Ｄ）に示すような成膜状態を得る。
【００３３】
次に、再びポリシリコン膜を成膜し、フォトエッチングによってゲート電極１４gとなる部分以外のポリシリコン膜を除去する。
従って、（Ｅ）に示すように、厚いＳiＯ2膜の領域５２aにおけるゲート絶縁膜５４の上側にポリシリコンのゲート電極１４gが形成された状態となるが、その状態でゲート電極１４gをマスクとしてイオン注入を行ってＳiＯ2膜５２と絶縁膜５４，５４'の間のポリシリコン膜５３，５３'に不純物を導入した後、例えば８００℃で熱処理を行うことによりイオン注入領域を低抵抗化する。
尚、この場合のイオン種としては、例えばＡs、Ｐ、Ｂ等が用いられる。
従って、アクティブマトリクス表示素子が形成される方のポリシリコン膜５３については、ゲート電極１４gの下側の領域がドリフト領域になると共に他の領域が導電層として構成され、単独の容量６１側のポリシリコン膜５３'は全体が導電層となる。
【００３４】
以降、プラズマＣＶＤ法等によって全面に層間絶縁膜５５を形成した後、アクティブマトリクス表示素子側のＴＦＴ１４のソースとドレインに相当する部分、及び単独の容量６１側の電極形成部分の層間絶縁膜５５と絶縁膜５４，５４'にそれぞれ孔を開口し、Ａl，Ｗ，Ｔi等の材料で各電極１４s，１４d，６２を形成し、図１に示したアクティブマトリクス表示素子と単独の容量６１の構成を得る。
【００３５】
尚、以上の各実施例では、ＴＦＴ１４の高速動作を可能にするように、導電層の素材としてキャリアの移動度が高いポリシリコンを用いているが、高速動作がそれほど要求されないような場合には、半導体プロセスでの形成が容易になるアモルファスシリコンを用いてもよい。
【産業上の利用可能性】
【００３６】
本発明は液晶表示装置等に適用されるアクティブマトリクス表示素子に適用できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
【図２】本発明の実施例１に係るアクティブマトリクス表示素子と他のＴＦＴをシリコン基板上に形成した場合の断面図である。
【図３】実施例１のアクティブマトリクス表示素子を用いた場合の液晶表示装置の模式的回路図（破線による斜線領域はＳiＯ2膜の膜厚が厚い領域を示す）である。
【図４】実施例２に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
【図５】実施例２に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
【図６】実施例２に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
【図７】実施例３に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成した場合の断面図である。
【図８】実施例１に係るアクティブマトリクス表示素子と他の単独の容量をシリコン基板上に形成する場合の半導体プロセスを説明するための図である。
【図９】アクティブマトリクス表示素子を用いた一般的な液晶表示装置の部分的破断図である。
【図１０】アクティブマトリクス表示素子を用いた液晶表示装置の模式的回路図である。
【符号の説明】
【００３８】
１１…第１基板、１２…水平アドレス回路、１３…垂直アドレス回路、１４…スイッチングトランジスタ（ＴＦＴ）、１４d…ドレイン電極、１４g…ゲート電極、１４s…ソース電極、１５…信号線、１６…走査線、１７…画素電極、１８，１８-１〜３…電荷保持容量、１８a，１８a-１〜３…個別電極、１９…共通電極、２０，２４…外部接続線、２１…第２基板、２２…対向電極、２３…液晶、５１…シリコン基板、５２，９１，９１a…ＳiＯ2膜、５２a…膜厚の厚い領域、５２b…膜厚の薄い領域、５３，５３'，８１，８４…ポリシリコン膜、５４…ゲート絶縁膜、５４'… 絶縁膜、５５…層間絶縁膜、６１，６１-１〜４…単独の容量、６２，８２，８３，８５…電極、７１…ＴＦＴ、９１，９１a…厚いＳiＯ2膜、９２…フォトレジスト、Ｃh，Ｃv…容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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