(57)【要約】【課題】不揮発性メモリの制御によりスイッチを操作することで、出力トランジスタのゲートに繋がる端子を入力信号、最高電位、最低電位から選択できることで、出力形式の変更を可能とする。【解決手段】不揮発性メモリ１１と、不揮発性メモリ１１によって制御される第１スイッチＳ１と、不揮発性メモリ１１によって制御される第２スイッチＳ２と、不揮発性メモリ１１によって制御された第１スイッチＳ１により入力信号ＰｒｅＯＵＴもしくは最高電位ＶＤＤが入力されるＰチャネル出力トランジスタＴｒ１と、不揮発性メモリ１１によって制御された第２スイッチＳ２により入力信号ＰｒｅＯＵＴもしくは最低電位ＧＮＤが入力されるＮチャネル出力トランジスタＴｒ１とを備えたものである。【選択図】図１
2005210557.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと、
前記不揮発性メモリによって制御される第１スイッチと、
前記不揮発性メモリによって制御される第２スイッチと、
前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、
前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタと
を備えたことを特徴とする出力回路。
【請求項２】
不揮発性メモリと、
前記不揮発性メモリによって制御される第１スイッチと、
前記不揮発性メモリによって制御される第２スイッチと、
前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、
前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタと
を備えた出力回路による出力方法であって、
前記Ｎチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第２スイッチによって入力信号に接続するとともに、前記Ｐチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第１スイッチによって入力信号に接続することによって、ＣＭＯＳ出力とする
ことを特徴とする出力方法。
【請求項３】
不揮発性メモリと、
前記不揮発性メモリによって制御される第１スイッチと、
前記不揮発性メモリによって制御される第２スイッチと、
前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、
前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタと
を備えた出力回路による出力方法であって、
前記Ｎチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第２スイッチによって入力信号に接続することによって、Ｎチャネルオープンドレイン出力とする
ことを特徴とする出力方法。
【請求項４】
前記Ｐチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第１スイッチによって最高電位に接続する
ことを特徴とする請求項３記載の出力方法。
【請求項５】
不揮発性メモリと、
前記不揮発性メモリによって制御される第１スイッチと、
前記不揮発性メモリによって制御される第２スイッチと、
前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＮチャネル出力トランジスタと、
前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＰチャネル出力トランジスタと
を備えた出力回路による出力方法であって、
前記Ｐチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第１スイッチによって入力信号に接続することによって、Ｐチャネルオープンドレイン出力とする
ことを特徴とする出力方法。
【請求項６】
前記Ｎチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第２スイッチによって最低電位に接続する
ことを特徴とする請求項５記載の出力方法。
【請求項７】
出力回路を有する半導体装置であって、
前記出力回路は、
不揮発性メモリと、
前記不揮発性メモリによって制御される第１スイッチと、
前記不揮発性メモリによって制御される第２スイッチと、
前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、
前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタと
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に備える出力回路において、開発途中、または開発完了後に、ＣＭＯＳ出力とオープンドレイン出力形式との可変が容易な出力回路および出力方法および半導体装置に関するものである。
【背景技術】
【０００２】
図５に示すように、従来のＣＭＯＳ出力形式の回路は、入力信号ＰｒｅＯＵＴに対して並列に接続されたＰチャネル出力トランジスタＴｒ３とＮチャネル出力トランジスタＴｒ４とからなり、Ｐチャネル出力トランジスタＴｒ３とＮチャネル出力トランジスタＴｒ４の各ゲートに入力信号ＰｒｅＯＵＴが入力され、Ｐチャネル出力トランジスタＴｒ３には最高電位ＶＤＤに接続され、Ｎチャネル出力トランジスタＴｒ４には最低電位ＧＮＤに接続されているものである。
【０００３】
また、図６に示すように、Ｎチャネルオープンドレイン出力形式の回路は、Ｎチャネル出力トランジスタＴｒ５からなり、Ｎチャネル出力トランジスタＴｒ５のゲートに入力信号ＰｒｅＯＵＴが入力され、Ｎチャネル出力トランジスタＴｒ５には最低電位ＧＮＤに接続されているものである。
【０００４】
また、図７に示すように、Ｐチャネルオープンドレイン出力形式の回路は、Ｐチャネル出力トランジスタＴｒ６とからなり、Ｐチャネル出力トランジスタＴｒ６のゲートに入力信号ＰｒｅＯＵＴが入力され、Ｐチャネル出力トランジスタＴｒ６には最高電位ＶＤＤに接続されているものである。
【０００５】
従来、試作段階等では、前記図５に示すようなＣＭＯＳ出力形式の回路を、前記図６、図７に示すようなオープンドレイン出力形式の回路への変更する必要が生じることがあった。その背景としては、ＣＭＯＳ出力形式の回路とした場合、その繋がり先の回路の電源立ち上がり、立ち下がりシーケンスによっては電流のリーク等の不都合が生じる可能性があり、オープンドレイン出力形式の回路の場合は、外付け部品が必要となるため、小型化・低コスト化に問題となるといったことが上げられる。
【０００６】
例えば、ＣＭＯＳ出力形式の回路からＮチャネルオープンドレイン出力形式の回路への変更が生じた場合、出力ＯＵＴとＰチャネル出力トランジスタＴｒ３のドレインを結ぶ配線の削除、およびＰチャネル出力トランジスタＴｒ３のゲート、ドレインの配線の処置等が必要であり、配線工程のマスク改定が必要であった。そのため、その変更した回路の評価と確認は、新たな配線工程のマスクの作製工期、ウエハプロセス工期および組み立て工期が必ず必要となる。
【０００７】
また、図６もしくは図７に示したようなオープンドレイン出力形式の回路から、図５に示したようなＣＭＯＳ出力形式の回路への変更が生じた場合は、トランジスタを新たに形成する必要があるため、ほぼすべての工程に新たなマスクが必要となり、そのため、そのマスクの作製工期、ウエハプロセス工期および組み立て工期を必要とし、変更した回路の評価と確認を行うために非常に長い工期が必要となる。
【０００８】
また、ユーザがＣＭＯＳレベルプッシュ／プル操作またはオープンドレイン操作のどちらに対する出力ドライバも構成できるようにしたものが開示されている（例えば、特許文献１参照。）。
【０００９】
【特許文献１】特開２００３−１７９４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、短工期での開発中の仕様変更や、出荷間際での仕様変更が発生した場合、ＣＭＯＳ出力回路のみで構成されている場合、もしくは、オープンドレイン出力回路のみで構成されている場合、仕様変更に迅速な対応ができず、またマスク作製等の費用が発生するという点がある。また、上記特許文献１に開示された技術では、回路構成が複雑になっている点である。
【課題を解決するための手段】
【００１１】
本発明の出力回路は、不揮発性メモリと、前記不揮発性メモリによって制御される第１スイッチと、前記不揮発性メモリによって制御される第２スイッチと、前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタとを備えたことを最も主要な特徴とする。
【００１２】
本発明の第１出力方法は、不揮発性メモリと、前記不揮発性メモリによって制御される第１スイッチと、前記不揮発性メモリによって制御される第２スイッチと、前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタとを備えた出力回路による出力方法であって、前記Ｎチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第２スイッチによって入力信号に接続するとともに、前記Ｐチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第１スイッチによって入力信号に接続することによって、ＣＭＯＳ出力とすることを最も主要な特徴とする。
【００１３】
本発明の第２出力方法は、不揮発性メモリと、前記不揮発性メモリによって制御される第１スイッチと、前記不揮発性メモリによって制御される第２スイッチと、前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタとを備えた出力回路による出力方法であって、前記Ｎチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第２スイッチによって入力信号に接続することによって、Ｎチャネルオープンドレイン出力とすることを最も主要な特徴とする。
【００１４】
本発明の第３出力方法は、不揮発性メモリと、前記不揮発性メモリによって制御される第１スイッチと、前記不揮発性メモリによって制御される第２スイッチと、前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＮチャネル出力トランジスタと、前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＰチャネル出力トランジスタとを備えた出力回路による出力方法であって、前記Ｐチャネル出力トランジスタのゲートを前記不揮発性メモリで制御される前記第１スイッチによって入力信号に接続することによって、Ｐチャネルオープンドレイン出力とすることを最も主要な特徴とする。
【００１５】
本発明の半導体装置は、出力回路を備えたものであって、前記出力回路は、不揮発性メモリと、前記不揮発性メモリによって制御される第１スイッチと、前記不揮発性メモリによって制御される第２スイッチと、前記不揮発性メモリによって制御された第１スイッチにより入力信号もしくは最高電位が入力されるＰチャネル出力トランジスタと、前記不揮発性メモリによって制御された第２スイッチにより入力信号もしくは最低電位が入力されるＮチャネル出力トランジスタとを備えたことを最も主要な特徴とする。
【発明の効果】
【００１６】
本発明の出力回路は、不揮発性メモリにより第１スイッチおよび第２スイッチを操作することにより、入力信号をＰチャネル出力トランジスタのゲートおよびＮチャネル出力トランジスタのゲートの両方もしくはいずれか一方に入力することができるので、容易にＣＭＯＳ出力形式の出力回路もしくはオープンドレイン出力形式の出力回路が得られるという利点がある。
【００１７】
本発明の第１出力方法は、不揮発性メモリにより第１スイッチおよび第２スイッチを操作することにより、入力信号をＰチャネル出力トランジスタのゲートおよびＮチャネル出力トランジスタのゲートに入力することができるので、容易にＣＭＯＳ出力形式の出力回路が得られるという利点がある。
【００１８】
本発明の第２出力方法は、不揮発性メモリにより第１スイッチおよび第２スイッチを操作することにより、入力信号をＮチャネル出力トランジスタのゲートのみに入力することができるので、容易にＮチャネルオープンドレイン出力形式の出力回路が得られるという利点がある。また、不揮発性メモリによる第１スイッチの操作において、Ｐチャネル出力トランジスタのゲートを最高電位に接続することにより、Ｐチャネル出力トランジスタを正の静電気対策用保護素子として用いることができる。
【００１９】
本発明の第３出力方法は、不揮発性メモリにより第１スイッチおよび第２スイッチを操作することにより、入力信号をＰチャネル出力トランジスタのゲートのみに入力することができるので、容易にＰチャネルオープンドレイン出力形式の出力回路が得られるという利点がある。また、不揮発性メモリによる第２スイッチの操作において、Ｎチャネル出力トランジスタのゲートを最低電位に接続することにより、Ｎチャネル出力トランジスタを負の静電気対策用保護素子として用いることができる。
【００２０】
したがって、本発明の出力回路および出力方法によれば、ＣＭＯＳ出力形式の回路をオープンドレイン出力形式の回路への変更が生じた場合、容易に対応することができ、工期と費用の削減も可能となる。これによって、評価途中での出力形式の変更や出荷間際での出力形式の変更が可能となる。また、出力先が未定のシステムにおいて、検討用として使用することも可能である。さらに、本デバイスを使用するセットにおいて、機種ごとに違う出力形式が必要な場合にも使用できるため、汎用展開も容易となる。
【００２１】
本発明の半導体装置は、本発明の出力回路を備えていることから、評価途中での出力形式の変更や出荷間際での出力形式の変更が可能となる。また、出力先が未定のシステムにおいて、検討用として使用することも可能である。さらに、本デバイスを使用するセットにおいて、機種ごとに違う出力形式が必要な場合にも使用できるため、汎用展開も容易となるという利点がある。
【発明を実施するための最良の形態】
【００２２】
ＣＭＯＳ出力形式とオープンドレイン出力形式との仕様変更への対応の容易さと、仕様変更から評価・確認までの工期削減および費用削減ができる出力回路を得るという目的を、Ｐチャネル出力トランジスタとＮチャネル出力トランジスタと、それらのトランジスタのゲートをつなぐスイッチと、そのスイッチを制御する不揮発性メモリとを備えることで実現した。
【００２３】
具体的にはＣＭＯＳ出力形式を得たい場合は、不揮発性メモリで制御されるスイッチ操作によって、Ｐチャネル出力トランジスタのゲートとＮチャネル出力トランジスタのゲートと内部出力信号ＰｒｅＯＵＴを繋ぐ。
【００２４】
また、Ｎチャネルオープンドレイン出力形式を得たい場合は、不揮発性メモリで制御されるスイッチ操作によって、Ｎチャネル出力トランジスタのゲートと内部出力信号ＰｒｅＯＵＴを繋ぐ。その時、Ｐチャネル出力トランジスタのゲートと最高電位ＶＤＤとを繋いで、出力端子への正の静電気対策用保護素子として使用することもできる。
【００２５】
また、Ｐチャネルオープンドレイン出力形式を得たい場合は、不揮発性メモリで制御されるスイッチ操作によって、Ｐチャネル出力トランジスタのゲートと内部出力信号ＰｒｅＯＵＴを繋ぐ。その時、Ｎチャネル出力トランジスタのゲートと最低電位ＧＮＤとを繋いで、出力端子への負の静電気対策用保護素子として使用することもできる。
【００２６】
本発明の出力回路および出力方法および半導体装置によれば、出力形式の仕様変更が生じた時に発生する問題点は解決できる。
【実施例１】
【００２７】
本発明の出力回路に係る一実施例を、図１の回路構成図によって説明する。
【００２８】
図１に示すように、出力回路１は、不揮発性メモリ１１が備えられている。また上記不揮発性メモリ１１によって制御される第１スイッチＳ１が設けられるとともに、上記不揮発性メモリ１１によって制御される第２スイッチＳ２を設けられている。さらに、上記不揮発性メモリ１１によって制御された第１スイッチＳ１により入力信号もしくは最高電位ＶＤＤが入力されるＰチャネル出力トランジスタＴｒ１と、上記不揮発性メモリ１１によって制御された第２スイッチＳ２により入力信号もしくは最低電位ＧＮＤが入力されるＮチャネル出力トランジスタＴｒ２とを備えたものである。
【００２９】
上記不揮発性メモリ１１は、ユーザの要望によって、第１スイッチＳ１および第２スイッチＳ２のスイッチング動作を行うものである。
【００３０】
上記第１スイッチＳ１は、上記不揮発性メモリ１１によってＰチャネル出力トランジスタＴｒ１のゲートを入力信号ＰｒｅＯＵＴもしくは最高電位ＶＤＤに繋ぐスイッチング動作を行うものである。また、上記第２スイッチＳ２は、上記不揮発性メモリ１１によってＮチャネル出力トランジスタＴｒ２のゲートを入力信号ＰｒｅＯＵＴもしくは最低電位ＧＮＤに繋ぐスイッチング動作を行うものである。
【００３１】
上記出力回路１の動作については、以下に説明する実施例２〜４で説明する出力方法で説明する。
【実施例２】
【００３２】
本発明の第１出力方法に係る一実施例を、図２の回路構成図によって説明する。この出力形式は、ＣＭＯＳ出力形式である。
【００３３】
図２に示すように、前記図１によって示した出力回路１において、上記不揮発性メモリ１１の制御によって上記第２スイッチＳ２を操作して上記Ｎチャネル出力トランジスタのゲートを入力信号ＰｒｅＯＵＴに接続するとともに、上記不揮発性メモリ１１の制御によって上記第１スイッチＳ１を操作して上記Ｐチャネル出力トランジスタＴｒ１のゲートを入力信号ＰｒｅＯＵＴに接続する。これによって、出力回路１をＣＭＯＳ出力形式の出力回路構成とすることができる。
【００３４】
このように、不揮発性メモリ１１の制御による第１スイッチＳ１，第２スイッチＳ２のスイッチング動作によって、容易にＣＭＯＳ出力形式の出力回路構成を得ることができるという利点がある。
【実施例３】
【００３５】
本発明の第２出力方法に係る一実施例を、図３の回路構成図によって説明する。
【００３６】
図３に示すように、前記図１によって示した出力回路１において、上記不揮発性メモリ１１の制御によって上記第２スイッチＳ２を操作して上記Ｎチャネル出力トランジスタのゲートを入力信号ＰｒｅＯＵＴに接続するとともに、上記不揮発性メモリ１１の制御によって上記第１スイッチＳ１を操作して上記Ｐチャネル出力トランジスタＴｒ１のゲートを最高電位ＶＤＤに接続する。これによって、出力回路１をＮチャネルオープンドレイン出力形式の出力回路構成とすることができる。
【００３７】
また、上記構成では、第１スイッチＳ１によって、Ｐチャネル出力トランジスタＴｒ１のゲートと最高電位ＶＤＤとが繋がれているため、Ｐチャネル出力トランジスタＴｒ１を出力端子への正の静電気対策用保護素子として使用することができる。したがって、Ｐチャネル出力トランジスタＴｒ１は無駄な素子とはならない。
【００３８】
このように、不揮発性メモリ１１の制御による第１スイッチＳ１，第２スイッチＳ２のスイッチング動作によって、容易にＮチャネルオープンドレイン出力形式の出力回路構成を得ることができるという利点がある。
【実施例４】
【００３９】
本発明の第３出力方法に係る一実施例を、図４の回路構成図によって説明する。
【００４０】
図４に示すように、前記図１によって示した出力回路１において、上記不揮発性メモリ１１の制御によって上記第１スイッチＳ１を操作して上記Ｐチャネル出力トランジスタのゲートを入力信号ＰｒｅＯＵＴに接続するとともに、上記不揮発性メモリ１１の制御によって上記第２スイッチＳ２を操作して上記Ｎチャネル出力トランジスタＴｒ２のゲートを最低電位ＧＮＤに接続する。これによって、出力回路１をＰチャネルオープンドレイン出力形式の出力回路構成とすることができる。
【００４１】
また、上記構成では、第２スイッチＳ２によって、Ｎチャネル出力トランジスタＴｒ２のゲートと最低電位ＧＮＤとが繋がれているため、Ｎチャネル出力トランジスタＴｒ２を出力端子への負の静電気対策用保護素子として使用することができる。したがって、Ｎチャネル出力トランジスタＴｒ２は無駄な素子とはならない。
【００４２】
このように、不揮発性メモリ１１の制御による第１スイッチＳ１，第２スイッチＳ２のスイッチング動作によって、容易にＰチャネルオープンドレイン出力形式の出力回路構成を得ることができるという利点がある。
【００４３】
本発明の出力回路１は、不揮発性メモリ１１の制御によって第１スイッチＳ１、第２スイッチＳ２を操作するだけで、ＣＭＯＳ出力形式、Ｎチャネルオープンドレイン出力形式、Ｐチャネルオープンドレイン出力形式のいずれの出力形式に容易に変更することができる。したがって、所望の出力形式に、工期・費用の損失無しに、半導体装置の評価を行うことができる。さらに、オープンドレイン出力形式とすることで不必要となった出力トランジスタは、出力端子への静電気対策用保護素子として使用できるため、無駄な素子とならず有効活用することができる。
【実施例５】
【００４４】
本発明の半導体装置に係る一実施例を以下に説明する。
【００４５】
本発明の半導体装置は、出力回路を備えたものであって、その出力回路は前記図１によって説明した本発明の出力回路からなる。
【００４６】
したがって、本発明の半導体装置によれば、半導体装置の評価途中での出力形式の変更や、半導体装置の出荷間際での出力形式の変更が可能となる。また、出力先が未定のシステムにおいて、検討用として使用することも可能である。さらに、本半導体装置を使用するセットにおいて、機種ごとに違う出力形式が必要な場合にも使用できるため、汎用展開も容易となるという利点がある。
【産業上の利用可能性】
【００４７】
本発明の出力回路および出力方法および半導体装置は、ＣＭＯＳ出力形式およびオープンドレイン出力形式のいずれにも対応できる利点から、携帯端末機器、電子スチルカメラ等の開発用半導体装置にも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の出力回路に係る一実施例を示した回路構成図である。
【図２】本発明の第１出力方法に係る一実施例を示した回路構成図である。
【図３】本発明の第２出力方法に係る一実施例を示した回路構成図である。
【図４】本発明の第３出力方法に係る一実施例を示した回路構成図である。
【図５】従来のＣＭＯＳ出力回路を示す回路構成図である。
【図６】従来のＮチャネルオープンドレイン出力回路を示す回路構成図である。
【図７】従来のＰチャネルオープンドレイン出力回路を示す回路構成図である。
【符号の説明】
【００４９】
１…出力回路、１１…不揮発性メモリ、Ｔｒ１…Ｐチャネル出力トランジスタ、Ｔｒ２…Ｎチャネル出力トランジスタ、Ｓ１…第１スイッチ、Ｓ２…第２スイッチ
【図１】
2005210557.tif 000003
【図２】
2005210557.tif 000004
【図３】
2005210557.tif 000005
【図４】
2005210557.tif 000006
【図５】
2005210557.tif 000007
【図６】
2005210557.tif 000008
【図７】
2005210557.tif 000009