(57)【要約】  【課題】  入出力信号が通過する接続端子からノイズや不要信号がスパイラルインダクタに重畳することを抑制し、しかも配線の自由度を阻害しないシールド構造を有する半導体装置を提供する。  【解決手段】  半導体素子７が形成された半導体基板と、半導体基板に付設され半導体素子に対する接続構造が形成された多層構造の配線層５、６と、配線層の少なくとも１つの層に形成されたスパイラルインダクタ１と、配線層からプリント基板などの外部への接続を行うために配線層の最上位層に形成された接続端子２ａ、２ｂとを備え、スパイラルインダクタと接続端子との間に、配線層の最上位層のシールドとして作用するシールド配線パターン８が配置される。接続端子の電位変動による電界の変化は、低インピーダンスであるシールド配線パターンに吸収されスパイラルインダクタへの影響が低減される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板と、前記半導体基板に付設され前記半導体素子に対する接続構造が形成された多層構造の配線層と、前記配線層の少なくとも１つの層に形成されたスパイラルインダクタと、前記配線層からプリント基板などの外部への接続を行うために前記配線層の最上位層に形成された接続端子とを備えた半導体装置において、
前記スパイラルインダクタと前記接続端子との間に、前記配線層の最上位層のシールドとして作用するシールド配線パターンが配置されたことを特徴とする半導体装置。
【請求項２】
前記スパイラルインダクタが前記配線層の最上位層に形成された請求項１に記載の半導体装置。
【請求項３】
前記スパイラルインダクタが少なくとも２つ設けられ、前記２つのスパイラルインダクタが所定の中心線に対して線対称に配置され、前記シールド配線パターンが前記中心線に対して線対称に配置された請求項１または２に記載の半導体装置。
【請求項４】
前記スパイラルインダクタが、発振回路の共振素子として用いられた請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置を備えた無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に形成されたスパイラルインダクタのシールド構造に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高密度化が進み、以前では外部に別素子として接続されていたインダクタンス受動素子を内蔵化したものも実用化されている。このような高集積化された半導体装置においては、回路の電気信号に対するノイズや不用信号の重畳防止と、集積化された多くの回路ブロックに対する入出力配線や端子の配置とに、相反する条件を要求されるようになる。
【０００３】
従来のスパイラルインダクタを内蔵する半導体装置の構成について、図６〜図８を参照して説明する。図６は平面図、図７は図６のＣ−Ｃ’線に沿った断面図、図８は図６のＤ−Ｄ’線に沿った断面図である。
【０００４】
図６において、１はスパイラルインダクタであり、その周囲にプリント基板などへの接続端子２ａ、２ｂ、２ｃが配置されている。スパイラルインダクタ１は、配線５および配線層間を接続するビア６により、回路ブロック７に接続されている。図７に示すように、配線５およびビア６は、半導体基板４上に設けられた、配線層と絶縁層からなる多層配線領域３に形成されている。図８に示すように、スパイラルインダクタ１および接続端子２ａ、２ｂ、２ｃ（図８には接続端子２ａのみ図示）は、多層配線領域３の上面に配置されている。
【０００５】
このような構造におけるデジタルノイズに対する対策としては、一例として、スパイラルインダクタ１の構成層を含む多層領域全てに、スパイラルインダクタ１を取り囲む形でシールドを設ける構成が知られている（例えば、特許文献1参照）。
【特許文献１】特開２００３−６８８６２号公報、図１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来例のような構成では、接続端子２ａないし２ｃのうちの１つでも、電気信号が通過する接続端子となった場合や、高インピーダンスの接続端子であった場合、スパイラルインダクタはノイズや不要信号の影響を受けてしまう。
【０００７】
またノイズや不要信号を排除するためには、全てをグランドのような低インピーダンスの接続端子としなければならず、半導体装置のレイアウト構成に大きな制約を与え、結果的に半導体装置のサイズが大きくなってしまうという問題があった。
【０００８】
また、特許文献１に記載の構成の場合、スパイラルインダクタの周囲において、多層配線領域全てをシールドする構成のため、スパイラルインダクタの構成ブロックサイズが大きくなってしまう。またグランドのような低インピーダンスの配線に対しても制約を与えるなど、多層配線構造の利点である配線の自由度を阻害し、結果として半導体装置のサイズが大きくなってしまう問題があった。
【０００９】
本発明は、スパイラルインダクタに隣接する接続端子が低インピーダンス端子でなくても、ノイズや不要信号の影響を受けることがなく、また配線の自由度も阻害しないシールド構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明の半導体装置は、半導体素子が形成された半導体基板と、前記半導体基板に付設され前記半導体素子に対する接続構造が形成された多層構造の配線層と、前記配線層の少なくとも１つの層に形成されたスパイラルインダクタと、前記配線層からプリント基板などの外部への接続を行うために前記配線層の最上位層に形成された接続端子とを備え、前記スパイラルインダクタと前記接続端子との間に、前記配線層の最上位層のシールドとして作用するシールド配線パターンが配置されたことを特徴とする。
【発明の効果】
【００１１】
上記の構成によれば、スパイラルインダクタに隣接する接続端子がグランドなどの低インピーダンス端子でない場合でも、スパイラルインダクタがノイズや不要信号の影響を受けることが抑制され、また配線の自由度も阻害しないので半導体装置を小型化できる。
【発明を実施するための最良の形態】
【００１２】
本発明の半導体装置において好ましくは、スパイラルインダクタが配線層の最上位層に形成される。スパイラルインダクタを接続端子と同じ配線層の最上位に形成することにより、スパイラルインダクタ下の絶縁層である誘電体領域が厚くなるので、スパイラルインダクタ自身のＱ値を高く取ることができる上、シールド配線パターンによるシールド効果も高い。
【００１３】
また好ましくは、スパイラルインダクタが少なくとも２つ設けられ、２つのスパイラルインダクタが所定の中心線に対して線対称に配置され、シールド配線パターンが中心線に対して線対称に配置される。例えば差動回路は、回路レイアウト、構成デバイスについても対称性が重要である。この構成によれば、スパイラルインダクタを少なくとも２つ持つ差動回路は、スパイラルインダクタのみでなく、それらの周囲のシールド配線パターンをも対称とすることで良好な特性を得ることができる。
【００１４】
スパイラルインダクタは、発振回路の共振素子として用いられる構成とすることができる。スパイラルインダクタを共振部に用いた発振回路は、共振部へのノイズや不要信号の重畳により、スプリアスや周波数の揺らぎが起こりやすいが、本発明のシールド構成を用いることで、サイズの小さい安定した発振回路を得ることができる。
【００１５】
上記いずれかの構成の半導体装置を無線装置に用いることができる。それにより、安定した特性の無線装置を構成できる。
【００１６】
以下本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００１７】
（実施の形態１）
図１〜図３に、実施の形態１における半導体装置を示す。図１は、半導体装置の上面図である。図２は図１のＡ−Ａ’線に沿った断面図、図３は図１のＢ−Ｂ’ 線に沿った断面図である。ここで、従来例と同一の構成要素には同一の参照符号を用いて説明する。
【００１８】
図１において、１はスパイラルインダクタであり、その周囲にプリント基板などへの接続端子２ａ、２ｂ、２ｃが配置されている。接続端子２ａ、２ｂはそれぞれ電気信号の入出力端子に接続され、接続端子２ｃはグランドに接続される。スパイラルインダクタ１は、配線５および配線層間を接続するビア６により、回路ブロック７に接続されている。
【００１９】
図２に示すように、配線５およびビア６は、半導体基板４上に設けられた配線層と絶縁層からなる多層配線領域３に形成されている。半導体基板４には、図示しないが、回路ブロックが形成されている。図３に示すように、スパイラルインダクタ１および接続端子２ａ、２ｂ、２ｃ（図３には接続端子２ａのみ図示）は、多層配線領域３の上面に配置されている。
【００２０】
８はシールド配線パターンであり、ビア９を介して配線１０と接続されている。シールド配線パターン８は、配線１０によりグランドなどの低インピーダンス点まで接続されている。図１に示すように、シールド配線パターン８は、平面形状において、スパイラルインダクタ１と、接続端子２ａ、２ｂとの間に介在するように配置されている。
【００２１】
上記構成において、接続端子２ａ、２ｂは入出力信号が通過する部位であり、信号が通る際にその電位変動により周囲に電界の変化が発生する。この電界の変化はインピーダンスの高い配線に大きな影響を与える。一方、スパイラルインダクタは、主として負荷や共振素子、チョークインダクタとして使用され、高いインピーダンスを持つので電位変動の影響を受けやすい。
【００２２】
これに対して、シールド配線パターン８は、スパイラルインダクタ１に対するノイズや不要信号の影響を効果的に軽減させる。すなわち、スパイラルインダクタ１と、電位変動の発生源である接続端子２ａ、２ｂとの間に低インピーダンスのシールド配線パターン８を設けることで、電界の変動が生じてもスパイラルインダクタ１に対する影響は軽微なものとなる。しかも、シールド配線パターン８は、スパイラルインダクタ１と、接続端子２ａ、２ｂとの間にのみ介在する形状であるため、設置領域が小さくてすみ、配線の自由度を阻害することもない。
【００２３】
（実施の形態２）
図４は、本発明の実施の形態２における半導体装置の上面図である。図１に示した実施の形態１における要素と同様の要素については、同一の参照符号を付して説明を簡略化する。
【００２４】
本実施の形態においては、図４に示すように、スパイラルインダクタ１と線対称にスパイラルインダクタ１１が配置されている。スパイラルインダクタ１、１１は、差動回路に接続される。また、スパイラルインダクタ１１の近傍に、半導体装置の外部端子を接続するための接続端子２ｄ、２ｅが配置されている。スパイラルインダクタ１１と接続端子２ｄ、２ｅの間には、シールド配線パターン１２が配置されている。接続端子２ｄは電気信号入出力端子に接続され、接続端子２ｅはグランドに接続されるとともに、シールド配線パターン１２に接続されている。
【００２５】
本実施の形態は、接続端子２ａ、２ｂ、２ｄ、２ｅの電位変動に対するシールド効果に関しては実施の形態１と同様であるが、さらに、差動回路に接続されたスパイラルインダクタ１、１１、およびそれらのシールド配線パターン８、１２についても対称性を保つように配線レイアウトが行われている。
【００２６】
差動信号は、回路レイアウトの対称性が悪いと位相ずれが起こり、特性劣化の原因となる。したがって、スパイラルインダクタ１、１１だけでなく、そのシールド配線パターンに関しても対称性を保つことにより、差動回路の特性を効果的に維持することが可能となる。
【００２７】
なお、実施の形態１および２に示した接続端子は、半導体装置の用途、規模、入出力信号などにより配置、形状、割り当ては異なる。重要なことは、スパイラルインダクタに対する妨害を抑制すべき対象の接続端子とスパイラルインダクタの間に、シールド配線パターンを介在させることである。
【００２８】
（実施の形態３）
図５は、本発明の実施の形態３における無線装置のブロック図である。本実施の形態は、無線装置の一部を構成する半導体装置２７に、上述の実施の形態と同様に構成されたスパイラルインダクタとシールド配線パターンの組合せを適用した例である。
【００２９】
アンテナ２１、切替えスイッチ２２、低雑音アンプ２３、フィルタ２４、パワーアンプ２５、およびフィルタ２６を介して、外部から半導体装置２７に信号が入力され、また半導体装置２７から外部に信号が出力される。半導体装置２７は、増幅器２８、ゲインコントロールアンプ２９、ミキサ３０、ローカル部３１、およびベースバンド処理部３２等から構成されている。半導体装置２７は、制御処理部３３との間で信号の入出力を行う。制御処理部３３には、ディスプレイ部３４、入力部３５、バッテリ３６およびメモリカード３７等が接続される。
【００３０】
半導体装置２７に、上述の実施の形態の構成を用いることで、妨害に対して安定で、サイズの小さい無線装置を実現することができる。
【産業上の利用可能性】
【００３１】
本発明の半導体装置は、シールド配線パターンが、スパイラルインダクタを妨害から適切に防護し、しかも配線の自由度も阻害しないシールド構造を形成するので、プリント基板やセラミック基板などの多層配線等に有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１における半導体装置の平面図
【図２】図１のＡ−Ａ’線に沿った断面図
【図３】図１のＢ−Ｂ’線に沿った断面図
【図４】本発明の実施の形態２における半導体装置の平面図
【図５】本発明の実施の形態３における無線装置のブロック図
【図６】従来例の半導体装置の平面図
【図７】図６のＣ−Ｃ’線に沿った断面図
【図８】図６のＤ−Ｄ’線に沿った断面図
【符号の説明】
【００３３】
１、１１  スパイラルインダクタ
２ａ、２ｂ、２ｃ、２ｄ、２ｅ  接続端子
３  多層配線領域
４  半導体基板
５  導体配線
６  ビア
７  回路ブロック
８、１２  シールド配線パターン
９  ビア
１０  配線
２１  アンテナ
２２  切替えスイッチ
２３  低雑音アンプ
２４、２６  フィルタ
２５  パワーアンプ
２７  半導体装置
２８  増幅器
２９  ゲインコントロールアンプ
３０  ミキサ
３１  ローカル部
３２  ベースバンド処理部
３３  制御処理部
３４  ディスプレイ部
３５  入力部
３６  バッテリ
３７  メモリカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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