(57)【要約】【課題】  高密度実装可能な、薄型で温度サイクル性等の信頼性に優れ、微細配線を精度良く形成でき、更に高速電気信号を効率よく伝送可能な半導体パッケージと、それに用いる半導体チップ搭載基板及びそれらの製造方法を提供する。【解決手段】  導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板であって、少なくとも、前記導電性仮基板の一方の面に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第１の配線と、前記導電性仮基板と第１の配線を電気的に接続する第１の接続導体と、前記第１の配線上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された第２の配線と、前記第１の配線と前記第２の配線を電気的に接続する第２の接続導体と、を備える半導体チップ搭載基板。【選択図】  図１
2005142267.tif 000002
【特許請求の範囲】
【請求項１】
導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板であって、少なくとも、
前記導電性仮基板の一方の面に形成された第1の絶縁層と、
前記第1の絶縁層上に形成された第1の配線と、
前記導電性仮基板と第1の配線を電気的に接続する第１の接続導体と、
前記第1の配線上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された第２の配線と、
前記第1の配線と前記第２の配線を電気的に接続する第２の接続導体と、
を備えることを特徴とする半導体チップ搭載基板。
【請求項２】
前記導電性仮基板は、厚みが３５〜５００μｍの銅箔である請求項１に記載の半導体チップ搭載基板。
【請求項３】
前記第1の絶縁層と前記第１の配線界面、前記第1の配線と前記第２の絶縁層界面、前記第２の絶縁層と前記第２の配線界面の少なくともいずれかは、粗さが平均粗さ（Ｒａ）で１μｍ以下である請求項１または請求項２に記載の半導体チップ搭載基板。
【請求項４】
導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板の製造方法であって、少なくとも、
前記導電性仮基板の一方の面に第1の絶縁層を形成する工程と、
前記第１の絶縁層上に第１の配線を形成する工程と、
前記導電性仮基板と第1の配線を電気的に接続する第１の接続導体を形成する工程と、
前記第１の配線上に第２の絶縁層を形成する工程と、
前記第２の絶縁層上に第２の配線を形成する工程と
前記第1の配線と前記第２の配線を電気的に接続する第２の接続導体を形成する工程と、を有することを特徴とする半導体チップ搭載基板の製造方法。
【請求項５】
導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板の製造方法であって、少なくとも、
前記導電性仮基板の一方の面に第1の金属バンプを形成する工程と、
前記導電性仮基板の前記第1の金属バンプを形成した側に第1の絶縁層を形成し、前記第1の金属バンプを前記第1の絶縁層表面に露出させる工程と、
前記第1の絶縁層上に前記第1の金属バンプと電気的に接続される第1の配線を形成する工程と、
前記第1の配線上に第２の金属バンプを形成する工程と、
前記第１の配線上に第２の絶縁層を形成し、前記第２の金属バンプを前記第２の絶縁層表面に露出させる工程と、
前記第２の絶縁層上に前記第２の金属バンプと電気的に接続される第２の配線を形成する工程と、を有することを特徴とする半導体チップ搭載基板の製造方法。
【請求項６】
前記導電性仮基板は、厚みが３５〜５００μｍの銅箔である請求項４または請求項５に記載の半導体チップ搭載基板の製造方法。
【請求項７】
前記第1の絶縁層と前記第１の配線界面、前記第1の配線と前記第２の絶縁層界面、前記第２の絶縁層と前記第２の配線界面の少なくともいずれかを、粗さが平均粗さ（Ｒａ）で１μｍ以下に形成する工程を有する請求項４ないし請求項６のいずれかに記載の半導体チップ搭載基板の製造方法。
【請求項８】
請求項１ないし請求項３のいずれかに記載の半導体チップ搭載基板または請求項４ないし請求項７のいずれかに記載の方法で製造された半導体チップ搭載基板に、
半導体チップを搭載する工程と、
前記半導体チップと前記半導体チップ搭載基板を電気的に接続する工程と、
前記半導体チップの少なくともフェース面を封止する工程と、
前記導電性仮基板の不要な部分を除去し、外部接続端子を形成する工程と、
前記外部接続端子にはんだボールを形成する工程と、を有することを特徴とする半導体パッケージの製造方法。
【請求項９】
請求項８に記載の製造方法で製造された半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。
【背景技術】
【０００２】
半導体パッケージの分野では、近年一層の高集積化及び高速対応化の要求が高まっている。これらに対応した半導体パッケージとして、半導体チップを、ガラスエポキシのコア基板上にビルドアップ層を多層形成した半導体チップ搭載基板上に搭載したものが提案されている。このような半導体パッケージは、半導体チップ搭載基板の外部接続端子でさらにマザーボードと呼ばれるより大きな基板に搭載され、マザーボード内の配線によって相互に接続される。このような実装形態をとることによって、半導体チップの電極間隔である０．１〜０．２５ｍｍを、０．５〜１．０ｍｍに広げてボード上に実装することができる。
【０００３】
ビルドアップ基板を用いた半導体チップ搭載基板に関する技術は、薄型化、微細配線化、高信頼性化等を目的に、これまで多数提案されている。例えば、小型化に関する技術として、導体回路を有する基材の表面側に電子部品搭載部を備えると共に、基材の裏面側に電子部品側と電気的に接続する複数の外部接続用の入出力ピンを備えた電子部品搭載用基板において、前記基材の表裏両面にはビルドアップ法により層間絶縁層及び外層導体回路が形成され、前記基板の少なくとも前記電子部品搭載部の少なくとも裏側にあたる領域を含む前記層間絶縁層のほぼ全領域に複数のバイアホールを設け、該バイアホールに前記入出力ピンが立設されている半導体チップ搭載基板が提案されている（特許文献１参照。）。
また、微細配線形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、回路導体幅／回路導体間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍ程度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線では、基材表面に比較的薄いめっき層を形成しておき、その上にめっきレジストを形成して、電気めっきで導体を必要な厚さに形成し、その後比較的薄いめっきをソフトエッチングで除去するというセミアディティブ法が使用され始めている。
【０００４】
【特許文献１】特許第３０９１０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来技術のような半導体チップ搭載基板は、コア基板の厚みが１００〜４００μｍ程度であり、その表面にビルドアップ層を形成した多層の半導体チップ搭載基板では、基板厚みを２００μｍ以下にすることは困難であった。また、厚みを薄くしすぎると、基板としての剛性が低下し、基板作製工程や半導体パッケージの組立て工程で搬送が困難になるなどの問題があった。
更に、基板を薄くすると、半導体パッケージをマザーボードに実装する際、半導体チップとマザーボードの熱膨張係数の違いから、温度サイクル性等の信頼性が低下するという問題があった。
一方、従来技術の配線と絶縁層との接着は、配線表面に１μｍを超す凹凸を形成し、アンカー効果によって接着強度を確保していた。しかし、このように表面が１μｍを超す凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。また、更に微細なＬ／Ｓ＝２５μｍ／２５μｍ未満の配線になると、従来の方法で配線表面の粗化を行った場合、配線が細くなったり、配線幅のばらつきが大きくなったりするという問題がある。
【０００６】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、高密度実装可能な、薄型で温度サイクル性等の信頼性に優れた半導体パッケージと、それに用いる半導体チップ搭載基板及びそれらの製造方法を提供することである。
また、本発明の他の目的は、微細配線を精度良く形成し、更に高速電気信号を効率よく伝送可能な半導体チップ搭載基板、半導体パッケージ及びそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、導電性仮基板の一方の面に複数のビルドアップ層を形成した半導体チップ搭載基板、及び前記導電性仮基板を外部接続端子として用いる半導体パッケージ、及びそれらの製造方法を提供する。本発明は次のように構成される。
【０００８】
（１）請求項１に記載の発明は、導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板であって、少なくとも、前記導電性仮基板の一方の面に形成された第1の絶縁層と、前記第1の絶縁層上に形成された第1の配線と、前記導電性仮基板と第1の配線を電気的に接続する第１の接続導体と、前記第1の配線上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された第２の配線と、前記第1の配線と前記第２の配線を電気的に接続する第２の接続導体と、を備えることを特徴とする半導体チップ搭載基板である。
（２）請求項２に記載の発明は、前記導電性仮基板は、厚みが３５〜５００μｍの銅箔である請求項１に記載の半導体チップ搭載基板である。
（３）請求項３に記載の発明は、前記第1の絶縁層と前記第１の配線界面、前記第1の配線と前記第２の絶縁層界面、前記第２の絶縁層と前記第２の配線界面の少なくともいずれかは、粗さが平均粗さ（Ｒａ）で１μｍ以下である請求項１または請求項２に記載の半導体チップ搭載基板である。
【０００９】
（４）請求項４に記載の発明は、導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板の製造方法であって、少なくとも、前記導電性仮基板の一方の面に第1の絶縁層を形成する工程と、前記第１の絶縁層上に第１の配線を形成する工程と、前記導電性仮基板と第1の配線を電気的に接続する第１の接続導体を形成する工程と、前記第１の配線上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に第２の配線を形成する工程と、前記第1の配線と前記第２の配線を電気的に接続する第２の接続導体を形成する工程と、を有することを特徴とする半導体チップ搭載基板の製造方法である。
（５）請求項５に記載の発明は、導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板の製造方法であって、少なくとも、前記導電性仮基板の一方の面に第1の金属バンプを形成する工程と、前記導電性仮基板の前記第1の金属バンプを形成した側に第1の絶縁層を形成し、前記第1の金属バンプを前記第1の絶縁層表面に露出させる工程と、前記第1の絶縁層上に前記第1の金属バンプと電気的に接続される第1の配線を形成する工程と、前記第1の配線上に第２の金属バンプを形成する工程と、前記第１の配線上に第２の絶縁層を形成し、前記第２の金属バンプを前記第２の絶縁層表面に露出させる工程と、前記第２の絶縁層上に前記第２の金属バンプと電気的に接続される第２の配線を形成する工程と、を有することを特徴とする半導体チップ搭載基板の製造方法である。
（６）請求項６に記載の発明は、前記導電性仮基板は、厚みが３５〜５００μｍの銅箔である請求項４または請求項５に記載の半導体チップ搭載基板の製造方法である。
（７）請求項７に記載の発明は、前記第1の絶縁層と前記第１の配線界面、前記第1の配線と前記第２の絶縁層界面、前記第２の絶縁層と前記第２の配線界面の少なくともいずれかを、粗さが平均粗さ（Ｒａ）で１μｍ以下に形成する工程を有する請求項４ないし請求項６のいずれかに記載の半導体チップ搭載基板の製造方法である。
（８）請求項８に記載の発明は、請求項１ないし請求項３のいずれかに記載の半導体チップ搭載基板または請求項４ないし請求項７のいずれかに記載の方法で製造された半導体チップ搭載基板に、半導体チップを搭載する工程と、前記半導体チップと前記半導体チップ搭載基板を電気的に接続する工程と、前記半導体チップの少なくともフェース面を封止する工程と、前記導電性仮基板の不要な部分を除去し、外部接続端子を形成する工程と、前記外部接続端子にはんだボールを形成する工程と、を有することを特徴とする半導体パッケージの製造方法である。
（９）請求項９に記載の発明は、請求項８に記載の製造方法で製造された半導体パッケージである。
【発明の効果】
【００１０】
本発明により、高密度実装可能な、薄型で温度サイクル性等の信頼性に優れた半導体チップ搭載基板及び半導体パッケージが製造できる。
また同時に、微細配線を精度良く形成し、更に高速電気信号を効率よく伝送可能な半導体チップ搭載基板及び半導体パッケージを作製することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施の形態を説明する。
（半導体チップ搭載基板）
図１に、本発明の半導体チップ搭載基板の一実施形態（ビルドアップ層２層）の断面模式図を示す。本発明の半導体チップ搭載基板は、図１に示したように、導電性仮基板１１０の一方の面に、第１の絶縁層１００が形成され、さらにその上に第１の配線１０１が形成される。導電性仮基板１１０と第１の配線１０１は、第１の接続導体１０３（ブラインドビア）で電気的に接続される。第１の絶縁層１００及び第１の配線１０１上には、第２の絶縁層１０２が形成され、さらにその上に第２の配線１０４が形成される。第１の配線１０１と第２の配線１０４は、第２の接続導体１０５（ブラインドビア）で電気的に接続される。図１では２層の絶縁層しか記載していないが、必要の応じて絶縁層及び配線はさらに複数層形成しても良い。最外層のビルドアップ層上には、半導体チップ接続端子を含む配線（図１では第２の配線１０４）が形成される。また、最外層の絶縁層（図１では第２の絶縁層１０２）及び最外層の配線（図１では第２の配線１０４）上には、必要の応じて半導体チップ接続端子を除いてソルダレジストのような絶縁被覆１０６を形成しても良い。図２には、第１の接続端子１０８（金属バンプ）及び第２の接続端子１０９（金属バンプ）を用いた半導体チップ搭載基板の一実施形態（ビルドアップ層２層）の断面模式図を示した。
配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。
【００１２】
（導電性仮基板）
導電性仮基板の材質は特に問わないが、外部接続端１０７（図５参照）として加工するため、エッチング可能な金属であることが好ましく、特に銅箔であることが好ましい。また、導電性仮基板は複数の金属層から形成されていてもよい。使用する金属としては、銅、鉄、ニッケル、錫、クロム、亜鉛、シリコンやこれらを含む合金が使用できる。
導電性仮基板の厚さは３５〜５００μｍの範囲であるのが外部接続端子形成性や基板の剛性を確保する観点で好ましく、更に５０〜２００μｍの範囲であるのがより好ましい。
【００１３】
（絶縁層）
本発明における第１の絶縁層１００及び第２の絶縁層１０２は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、特に熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
絶縁層の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化を行うことができる。また、フィルム状に予め形成し、プレスやラミネートで基板に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後基板に接着することもできる。絶縁層の厚みは特に制限されるものではないが、絶縁信頼性や基板全体の厚みを考慮すれば、５〜３０μｍが好ましく、さらに５〜１５μｍがより好ましい。また、絶縁層の熱膨張係数は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃である。
【００１４】
（ヤング率）
第１の絶縁層１００及び第２の絶縁層１０２のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。絶縁層中の充填材は、絶縁層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。
【００１５】
（平坦性）
導電性仮基板１１０、第１の絶縁層１００及び第２の絶縁層１０２の表面の平坦性は、平均粗さ（Ｒａ）で１．０μｍ以下、特に０．０１〜１．０μｍが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。
同様に配線表面の平坦性も、Ｒａで１．０μｍ以下であることが好ましい。すなわち、第1の絶縁層１００と第１の配線１０１との界面、第1の配線１０１と第２の絶縁層１０２との界面、第２の絶縁層１０２と第２の配線１０４との界面は、少なくともいずれか１つの界面の平坦性が、Ｒａで１．０μｍ以下であるのが好ましい。特に０．０１〜１．０μｍが好ましく、更に０．０１〜０．４μｍであることがより好ましい。
本発明において、Ｒａは、上述のように平均粗さであり、触針式表面粗さ計などを用い測定することが可能である（ＪＩＳ  Ｃ  ６４８１参照）。Ｒａは、触針式表面粗さ計などを用い測定することが可能である。
【００１６】
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００１７】
（配線形成方法）
配線の形成方法としては、絶縁層上に金属箔を形成し、金属箔の不要な箇所をエッチング除去する方法（サブトラクト法）、絶縁層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、絶縁層上に薄い金属層（シード層）を形成し、その後電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。
【００１８】
（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
【００１９】
（めっきによる配線形成）
また、配線は、絶縁層上の必要な箇所にのみめっきを行うことで形成することもでき、通常のめっきによる配線形成技術を用いることができる。
例えば、絶縁層表面に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去することもできる。さらに、電解めっきにより、高さ５〜５０μｍの配線を形成することもできる。
【００２０】
（セミアディティブ法のシード層形成）
セミアディティブ法のシード層の形成方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。同様の方法で、サブトラクト法の金属箔を形成することもできる。
【００２１】
(蒸着またはめっきによるシード層の形成)
絶縁層上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして１００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。
また、絶縁層上に銅を０．５〜３μｍ無電解めっきし、形成することもできる。
【００２２】
(金属箔を貼り合わせる方法)
絶縁層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄いシード層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を除去する方法などがある。前者としては銅／ニッケル／銅の三層銅箔、後者としてはピーラブル銅箔などが使用でき、５μｍ以下のシード層を形成できる。
【００２３】
（セミアディティブ法による配線形成）
前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。
【００２４】
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される最外層の配線には半導体チップ接続端子１６（ワイヤボンド端子等）が形成され、後に導電性仮基板から形成される外部接続端子１９とを繋ぐ展開配線２０、層間接続端子等から構成される。また、配線の配置も特に問わないが、図３に示したように（内層配線、層間接続端子等は省略。）、半導体チップ接続端子１６より内側に外部接続端子１９を形成したファン−インタイプや、図４に示したような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
【００２５】
図３は本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。また、図４は、本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。
図中、１３は、半導体パッケージ領域である。
フリップチップタイプの場合、１４はダイボンドフィルム接着領域、１５は半導体チップ搭載領域である。１６は半導体チップ接続端子である。
ワイヤボンドタイプの場合、１７はダイボンドフィルム接着領域、１８は半導体チップ搭載領域である。
また、１９は外部接続端子、２０は展開配線である。
さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を形成することもできる。ダミーパターンの形状や配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００２６】
（配線表面の処理）
配線上に絶縁層を形成する場合は、配線表面にシランカップリング剤等のカップリング剤を含む皮膜（不図示）を形成することが好ましい。このカップリング剤を含む皮膜により、配線と絶縁層との接着信頼性を向上させることが可能である。
使用するカップリング剤はシランカップリング剤が好ましく、例えば、シランカップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシランカップリング剤の１種もしくは２種以上の混合物を含有する溶液を使用することができる。シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％、好ましくは、０．１重量％〜０．５重量％である。カップリング剤による皮膜形成処理は、前記のように調整したカップリング剤溶液に浸漬する、前記溶液をスプレー噴霧する、塗布する等の方法により行うことができる。
前記のシランカップリング剤で処理した基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。さらに、シランカップリング剤処理前の配線表面を、脱脂処理、アルカリ処理、酸処理、水洗などを必要に応じて適宜組合せて行い、表面を清浄することが好ましい。
【００２７】
(接続導体)
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するための接続導体を設けることができる。接続導体は、絶縁層に接続用の開口を設け、この開口を導電性ペーストやめっき等で充填し形成できる。開口の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。開口径は特に制限しないが、直径２０〜３００μｍが好ましく、直径５０〜１５０μｍがより好ましい。
また、接続導体として、金属バンプを用いることもできる。例えば導電性仮基板１１０または第１の配線上に金属バンプを形成し、その上に絶縁層を形成した後、研磨等により絶縁層表面に金属バンプを露出させる方法で形成できる。
金属バンプの径は特に制限しないが、直径１０〜１５０μｍが好ましく、直径２０〜１００μｍがより好ましい。
接続導体の材質は特に問わないが、銅、ニッケル、金、銀、錫、アルミニウム、鉄やこれらを含む合金が使用できる。また、金属バンプは必要に応じて複数の金属層から形成することもできる。
【００２８】
（デスミア処理）
前述の方法により形成された開口のスミア除去としては、ドライ処理またはウェット処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理、ＲＩＥ処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理があり必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン(ＣＦ４)、またはこれらの混合ガスが好ましい。ウェット処理にはクロム酸塩、過マンガン酸塩等の酸化剤を用いることができる。
【００２９】
（絶縁被覆の形成）
半導体チップ搭載基板の最外層の配線上には半導体チップ接続端子を除いて絶縁被覆１０６を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。また、絶縁被覆の厚みは５〜５０μｍであることが好ましく、１０〜３０μｍがより好ましい。厚みが５０μｍ以上では、半導体チップ搭載基板全体の厚みが厚くなり、５μｍ以下では絶縁性に問題が発生する場合がある。
【００３０】
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、外部接続端子に施されるのが好ましい。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。また、必要に応じて、露出した配線、ダミーパターン、補強パターン等の金属パターン表面に同時に施すこともできる。導電性仮基板にめっきを付けない場合は、めっきレジスト等で被覆してからめっきを行ってもよい。
【００３１】
（半導体チップ搭載基板の製造工程）
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図５の（ａ）〜（ｄ）に、本発明の半導体チップ搭載基板の製造方法について実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に制限しない。
【００３２】
（工程ａ）
（工程ａ）は、図５（ａ）に示したように導電性仮基板１１０の一方の面に第１の絶縁層１００を形成する工程である。
【００３３】
（工程ｂ）
（工程ｂ）は、図５（ｂ）に示したように、第１の絶縁層１００にレーザ等で導電性仮基板１１０に達する開口を形成し、開口内部をデスミア処理した後、第１の配線１０１及び第１の接続導体１０３であるブラインドビアを形成する工程である。配線形成方法として、アディティブ法またはセミアディティブ法を用いると、配線とブラインドビアが同時に形成でき、効率的で好ましい。
【００３４】
（工程ｃ）
（工程ｃ）は、図５（ｃ）に示したように、第１の絶縁層１００及び第１の配線１０１上に第２の絶縁層１０２を形成し、(工程ｂ)と同様にして、第２の接続導体１０５であるブラインドビア及び第２の配線１０４を形成する工程である。図５では、配線層２層の例で説明しているが、必要に応じて(工程ｃ)を繰り返し、さらに多くの配線層を形成することもできる。
【００３５】
（工程ｄ）
（工程ｄ）は、図５（ｄ）に示したように最外層の配線上に半導体チップ接続端子を除いて絶縁被覆１０６を形成する工程である。この工程は必ずしも必要ではなく、省略することも可能である。
【００３６】
（半導体チップ搭載基板の形状）
半導体チップ搭載基板の形状は、特に問わないが、図７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
図７の（ａ）は本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図であり、（ｂ）は（ａ）の破線部分の拡大図である。図７のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ブロック間のスペース幅は特に問わないが、半導体チップ搭載基板の有効利用を考えると、０．５〜１０ｍｍが好ましい。
【００３７】
ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域を配置することで、半導体チップ搭載基板２２の有効利用が可能になる。
また、半導体チップ搭載基板２２の端部には、位置合わせ用ガイド穴１１のような位置決めのマーク等を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンを形成することにより、半導体チップ搭載基板の剛性が向上し、半導体パッケージの組立てが容易になる。また、補強パターンは、半導体チップ搭載基板の反りやねじれの防止も可能であり、必要に応じて基板の両側、さらには内層ビルドアップ層にも形成することができる。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。
このようにして、半導体チップ搭載基板を作製することができる。また、以上の説明では、導電性仮基板１１０に直接第１の層間接続導体１０３を形成したが、図９に示したように、予め導電性仮基板の外部接続端子を形成する位置に接続ランド１１８を形成しておき、第１の接続導体１０３を接続ランド１１８部に形成することも可能である。接続ランドの材質は特に問わないが、銅、ニッケル、金、錫、鉛、クロム、銀またはこれらを含む合金が使用でき、複数の金属層を形成してもよい。
【００３８】
（半導体パッケージの製造工程）
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成される。
本発明の半導体パッケージは、以下のような工程で製造することができる。図５の（ｅ）〜（ｇ）に、本発明の半導体パッケージの製造方法について実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に制限しない。
【００３９】
（工程ｅ）
（工程ｅ）は、図５（ｅ）に示したように、本発明の半導体チップ搭載基板に、半導体チップ１１１を搭載し、半導体チップのフェース面を封止する工程である。半導体チップ１１１と半導体チップ接続端子は接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続される。また、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間を熱硬化性樹脂等のアンダーフィル材１１３で封止することが好ましい。
さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する工程の必要がないため、効率的である。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためより好ましい。
【００４０】
（工程ｆ）
（工程ｆ）は、図５（ｆ）に示したように、導電性仮基板の不要な部分を除去し、外部接続端子１０７を形成する工程である。外部接続端子の形成方法としては、導電性仮基板の外部接続端子となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し形成することができる。例えば、導電性仮基板が銅箔である場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。外部接続端子の大きさは適宜選択すればよいが、直径２００〜８００μｍが好ましく、直径２５０〜５００μｍがより好ましい。外部接続端子のはんだボール搭載箇所表面には、ニッケル、金、錫、鉛、銀、パラジウムまたはこれらを含む合金などを複数層めっきなどで形成することができる。
また、銅とはエッチング特性の違う金属をエッチングレジストの代わりに使用することもできる。金属としては、ニッケル、金、錫、鉛、クロム、銀、パラジウムまたはこれらを含む合金が使用でき、複数の金属層を形成してもよい。後に、はんだボールを形成する場合は、ニッケル及び金、または錫と鉛の合金（はんだ）であるのが好ましい。
【００４１】
（工程ｇ）
（工程ｇ）は、図５（ｇ）に示したように、外部接続端子にはんだボール１１４を搭載する工程である。はんだボールには錫−鉛共晶はんだや鉛フリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いることができる。
【００４２】
また、図６（ｈ）には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示した。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、図６（ｆ）に示したようにダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが好ましい。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。封止領域は、半導体チップの必要な部分だけを封止しても良いが、図６（ｆ）のように半導体パッケージ領域全体を封止してもよい。これは、半導体パッケージ領域を行及び列に複数個配列した図７のような半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
【実施例】
【００４３】
次に、実施例を挙げて本発明をさらに説明するが、本発明はこれら実施例に制限されるものではない。
実施例１
（工程ａ）
図５(a)に示したように、導電性仮基板１１０として１５０μｍ厚の銅箔を用意し、片面に第１の絶縁層１００を次のように形成した。すなわち、絶縁樹脂材料であるＦＴＦ（日立化成工業株式会社製、商品名）を用いて、スピンコート法で、２０００ｒｐｍで１０μｍ厚の絶縁層を形成し、５０℃、１５分、１００℃、１５分、１５０℃、１５分、２００℃、６０分間順次加熱硬化して第１の絶縁層を形成した。この絶縁層の、熱膨張係数は２０ｐｐｍ／℃、ヤング率は１．５ＧＰａ（２５℃）、表面の粗さはＲａ＝０．１μｍであった。
【００４４】
（工程ｂ）
図５(ｂ)に示したように、第１の絶縁層表面から導電性仮基板に到達するまで、レーザで直径５０μｍの開口を形成した。レーザにはＹＡＧレーザLAVIA-UV2000（住友重機械工業株式会社製、商品名）を使用し、周波数４ＫＨｚ、ショット数２０、マスク径０．４ｍｍの条件で行い、開口内部のデスミア処理として真空プラズマ処理を行った。使用したガスは、酸素とフレオンの混合ガスである。
次に、第１の配線１０１及び第１のブラインドビア１０３を形成するために、スパッタリングにより給電層となる下地金属Ｎｉ層２０ｎｍと薄膜銅層２００ｎｍとを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件で行った。
〔条件〕
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００４５】
次に、めっきレジストＰＭＥＲ  Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）をスピンコート法で膜厚２０μｍのレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温で１分間浸漬し除去した。銅スパッタ膜(シード層)のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することによりエッチング除去し第１の配線及び第１のブラインドビア１０３を形成した。
【００４６】
（工程ｃ）
図５(ｃ)に示したように、第１の配線表面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜（不図示）を形成した。このときの配線表面の粗さはＲａ＝０．１５μｍだった。その後(工程ａ)と同様にして第２の絶縁層１０２を形成し、次に(工程ｂ)と同様にして第２の配線１０４及び第２のブラインドビア１０５を形成した。
【００４７】
（工程ｄ）
図５(ｄ)に示したように、第２の絶縁層１０２及び第２の配線１０４上にソルダレジストを絶縁被覆１０６として半導体チップ接続端子を除いて形成して、図１（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００４８】
（工程ｅ）
図５(ｅ)に示したように、前記（工程ａ）〜（工程ｄ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化、及び１５０℃で４時間の２次硬化を行った。
【００４９】
（工程ｆ）
図５(ｆ)に示したように、外部接続端子１０７となる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして直径０．４ｍｍの外部接続端子を形成した。さらに、外部接続端子１０７のはんだボール搭載箇所にニッケル、パラジウム、金の無電解めっきを施した。
【００５０】
（工程ｇ）
図５(ｇ)に示したように、外部接続端子１０７の先端に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図５(ｇ)に示した半導体パッケージを作製した。半導体パッケージの厚みは０．８ｍｍであった。
【００５１】
実施例２
（工程ａ）
図６(a)に示したように、導電性仮基板１１０として１００μｍ厚の銅箔を用意し、片面に第1の接続導体として直径５０μｍ、高さ１２μｍの第１の銅バンプ１０８をめっきで形成した。
【００５２】
（工程ｂ）
図６(ｂ)に示したように、導電性仮基板１１０の第１の銅バンプを形成した側に、第１の絶縁層１００を次のように形成した。すなわち、絶縁樹脂材料であるＦＴＦ（日立化成工業株式会社製、商品名）を用いて、スピンコート法で、１７００ｒｐｍで１５μｍ厚の絶縁層を形成し、５０℃、１５分、１００℃、１５分、１５０℃、１５分、２００℃、６０分間順次加熱硬化して第１の絶縁層１００を形成した。その後、第１の絶縁層１００が約１０μｍになるまで研磨し、表面に第１の銅バンプを露出させた。このときの第１の絶縁層１００の表面粗さはＲａ＝０．０８μｍであった。
【００５３】
（工程ｃ）
図６(ｃ)に示したように、第１の配線１０１を形成するために、スパッタリングにより給電層となる接着金属としてニッケル層２０ｎｍと薄膜銅層２００ｎｍとを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件で行った。
〔条件〕
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００５４】
次に、めっきレジストＰＭＥＲ  Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）をスピンコート法で膜厚２０μｍのレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。銅スパッタ膜(シード層)のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することによりエッチング除去し第１の配線を形成した。
【００５５】
（工程ｄ）
図６(ｄ)に示したように、 (工程ａ)と同様にして第２の接続導体として直径５０μｍ、高さ１２μｍの第２の銅バンプ１０９をめっきで形成した後、第１の配線１０１表面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜（不図示）を形成した。次に(工程ｂ)と同様にして第２の絶縁層１０２を約１０μｍ形成し、表面に第２の銅バンプを露出させた。さらに(工程ｃ)と同様にして第２の配線１０４を形成した。
【００５６】
（工程ｅ）
図６(ｅ)に示したように、第２の絶縁層１０２及び第２の配線１０４上にソルダレジスト１０６を絶縁被覆として半導体チップ接続端子を除いて形成して、図２（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００５７】
（工程ｆ）
図６(ｆ)に示したように、前記（工程ａ）〜（工程ｅ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を仮接着した半導体チップ１１１を必要な数だけ搭載した。このときダイボンドフィルム１１７は、まだ半硬化の状態を保つようにした。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップを封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図７に示す１つのブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂１１６及びダイボンドフィルム１１７を完全硬化した。
【００５８】
（工程ｇ）
図６(ｇ)に示したように、外部接続端子１０７となる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして直径０．４ｍｍの外部接続端子を形成した。さらに、外部接続端子１０７のはんだボール搭載箇所にニッケル、パラジウム、金の無電解めっきを施した。
【００５９】
（工程ｈ）
図６(ｈ)に示したように、外部接続端子の側面も含めて、直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図６(ｈ)に示した半導体パッケージを作製した。半導体パッケージの厚みは１．０ｍｍであった。
【００６０】
比較例
図８に示したように、コア基板１３０として０．４ｍｍ厚のガラス布エポキシ樹脂基板を用い、このガラス布エポキシ樹脂基板の半導体チップ搭載面と逆面に２層の絶縁層及び配線層を設けた半導体チップ搭載基板を作成した。その後、実施例１の(工程ｅ)及び(工程ｇ)と同様にして、ファン−インタイプＢＧＡ半導体パッケージを作製した。半導体パッケージの厚みは１．２ｍｍであった。
【００６１】
以上のように作製した各半導体パッケージに、以下の試験を行った。
半導体パッケージの信頼性試験：
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数２２個を到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流してリフローし、クラックの発生を調べた。リフロー後にクラックが発生した数をＮＧ数として、その結果を表１に示した。また、同様に半導体パッケージの数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃、各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。温度サイクル試験後の接続不良の数を温度サイクル試験後のＮＧ数とし、その結果を表２に示した。
【００６２】
【表１】
2005142267.tif 000003
【００６３】
【表２】
2005142267.tif 000004
【００６４】
本発明の半導体チップ搭載基板の製造方法により製造した半導体チップ搭載基板を用いた実施例１、２は、リフロー試験、温度サイクル試験による接続信頼性が優れている。これに対し、本発明の製造方法によらない比較例は、接続信頼性に劣る。このように、本発明によれば、高密度実装可能な、薄型で温度サイクル性等の信頼性に優れた半導体パッケージと、それに用いる半導体チップ搭載基板及びそれらの製造方法を提供することができる。
また、微細配線を精度良く形成でき、高速電気信号を効率よく伝送できる半導体チップ搭載基板、半導体パッケージを提供することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態が適用される半導体チップ搭載基板の断面図。
【図２】本発明の別の実施形態が適用される半導体チップ搭載基板の断面図。
【図３】本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図。
【図４】本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図。
【図５】（ａ）〜（ｇ）は、本発明の半導体チップ搭載基板及び半導体パッケージの製造方法の一実施形態を示す工程図。
【図６】（ａ）〜（ｈ）は、本発明の半導体チップ搭載基板及び半導体パッケージの製造方法の別の実施形態を示す工程図。
【図７】（ａ）は、本発明のフレーム形状半導体チップ搭載基板の一例を表す全体の平面図であり、（ｂ）は、（ａ）の破線部分の拡大図。
【図８】従来の半導体チップ搭載基板を用いたフリップチップタイプ半導体パッケージの断面図。
【図９】本発明のさらに別の実施形態が適用される半導体チップ搭載基板の断面図。
【符号の説明】
【００６６】
１１  位置合わせ用ガイド穴
１３  半導体パッケージ領域
１４  ダイボンドフィルム接着領域（フリップチップタイプ）
１５  半導体チップ搭載領域（フリップチップタイプ）
１６  半導体チップ接続端子
１７  ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８  半導体チップ搭載領域（ワイヤボンドタイプ）
１９  外部接続端子
２０  展開配線
２１  ダミーパターン
２２  半導体チップ搭載基板
２３  ブロック
２４  補強パターン
２５  切断位置合わせマーク
１００    第1の絶縁層
１０１    第１の配線
１０２    第２の絶縁層
１０３    第１の接続導体（ブラインドビア）
１０４    第２の配線
１０５    第２の接続導体（ブラインドビア）
１０６    絶縁被覆（ソルダレジスト）
１０７    外部接続端子
１０８    第１の接続導体（銅バンプ）
１０９    第２の接続導体（銅バンプ）
１１０    導電性仮基板
１１１    半導体チップ
１１２    接続バンプ
１１３    アンダーフィル材
１１４    はんだボール
１１５    金ワイヤ
１１６    封止樹脂
１１７    ダイボンドフィルム
１１８    接続ランド
１３０    コア基板
【図１】
2005142267.tif 000005
【図２】
2005142267.tif 000006
【図３】
2005142267.tif 000007
【図４】
2005142267.tif 000008
【図５】
2005142267.tif 000009
【図６】
2005142267.tif 000010
【図７】
2005142267.tif 000011
【図８】
2005142267.tif 000012
【図９】
2005142267.tif 000013