(57)【要約】      （修正有）【課題】横型ＭＯＳＦＥＴのオン抵抗を低減し、さらに耐圧の劣化を抑制することができる横型トレンチＭＯＳＦＥＴを提供する。【解決手段】ＳＯＩ層の表面から形成した溝１０６の側面に内部チャネルを形成することにより、従来の横型ＭＯＳＦＥＴの表面チャネルの下方に存在する不活性領域をなくし、オン抵抗の低減化を図る。また、前記溝１０６を埋め込み酸化膜１０２まで達する深さまでエッチングして形成することにより、溝１０６の底部における球面形状領域１１８を埋め込み酸化膜１０２で包囲して電界を緩和することによって、耐圧の劣化を抑制する。【選択図】図２
2005268586.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上の埋込酸化膜の上に形成された低濃度の一導電型のＳＯＩ層と、前記ＳＯＩ層内に選択的に形成されたボディ領域を構成する逆導電型の第１半導体層と、前記ボディ領域の一部に形成された表面チャネルと、前記表面チャネルを区画するように前記ボディ領域表面に形成された一導電型のソース領域を構成する第２半導体層と、前記ＳＯＩ層表面内における前記ボディ領域に隣接した一導電型の延長ドレイン領域を構成する第３半導体層と、前記ボディ領域と前記延長ドレイン領域の境界を含み前記ボディ領域の一部表面および前記延長ドレイン領域の一部の表面より埋め込み酸化膜に達し選択的に形成され側面に内部チャネルを構成する複数の溝と、前記溝の壁面および前記ボディ領域表面にゲート酸化膜を介したゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】
前記溝の幅が前記ソース領域の深さ以下であり、かつ前記溝間の間隔が、前記ボディ領域表面に形成される表面チャネル長以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ボディ領域内の前記ソース領域を包囲することにより前記表面チャネルおよび前記内部チャネルの閾値電圧を調整するための閾値電圧調整領域を設けることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記延長ドレイン領域内の前記溝の側面における蓄積領域長が１μｍ以下であることを特徴とする請求項１，２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＳＯＩ（Silicon On Insulator）基板に横型トレンチＭＯＳＦＥＴを形成した半導体装置に関する。
【背景技術】
【０００２】
近年、ＩＣ回路と高耐圧素子の複合化された半導体装置が各種の用途に利用されている。特にプラズマディスプレイの駆動回路に利用される半導体装置では、横型ＭＯＳＦＥＴが採用されている。
【０００３】
以下、従来の横型ＭＯＳＦＥＴについて図面を参照しながら詳細に説明する。
【０００４】
図３は従来の横型ＭＯＳＦＥＴの断面構造図、図４は図３におけるｂ−ｂ’線に沿った要部拡大断面図である。本例では横型ＭＯＳＦＥＴをＳＯＩ基板に形成している。
【０００５】
図３において、２０１は支持基板、２０２は埋込酸化膜である。支持基板２０１およびＳＯＩ層２００は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜２０２を介して接合されて１つのＳＯＩ基板を構成している。
【０００６】
また、２０４はＰ型不純物で形成されたボディ領域、２０５はパイロ雰囲気で酸化され形成されたフィールド酸化膜、２１２は高濃度のＰ型不純物によって形成されたバックゲートコンタクト領域、２１０は高濃度のＮ型不純物によって形成されたソース領域、２１４は金属製のソース電極、２０７はボディ領域の表面の一部に形成されたゲート酸化膜、２０８はボディ領域の表面の一部に形成された多結晶シリコン製のゲート電極、２１５は金属製のドレイン電極、２１３は層間絶縁膜、２０３は低濃度のＮ型不純物によって形成された延長ドレイン領域、２０９は高濃度のＮ型不純物によって形成されたドレインコンタクト領域であり、２１１は、閾値電圧を調整するためにボディ領域２０４の一部に形成されるチャネルに、ボディ領域２０４表面からボディ領域２０４のＰ型不純物が反転しない低濃度のＮ型不純物を注入して形成した閾値電圧調整領域である。
【０００７】
これらは従来構造の横型ＭＯＳＦＥＴを構成するものである。ボディ領域２０４内の表面に形成された高濃度Ｎ型のソース領域２１０は、ボディ領域２０４と電気的に接続されている。高濃度Ｐ型のバックゲートコンタクト領域２１２は、ボディ領域２０４をソース電極２１４との電気的接続の接触を良好にするために設けられている。また延長ドレイン領域２０３内の表面に形成された高濃度Ｎ型のドレインコンタクト領域２０９は、ドレイン電極２１５と延長ドレイン領域２０３と電気的接続の接触を良好にするために設けられている。
【０００８】
従来構造の横型ＭＯＳＦＥＴでの動作について図４を参照して説明する。
【０００９】
図４において、ゲート電極２０８に電圧が印加されると、ボディ領域２０４表面のチャネルが導通し、電子はソース領域２１０から延長ドレイン領域２０３へ流れ込み、ドレイン電極２１５へ流れる。このとき、図４に示す電流が流れない不活性領域２１６が存在する。この不活性領域２１６を削減した横型トレンチＭＯＳＦＥＴの構造は特許文献１に記載された発明にて提案されている。
【００１０】
図５および図６を用いて従来の横型トレンチＭＯＳＦＥＴを説明する。図５は従来の横型トレンチＭＯＳＦＥＴの断面構造図、図６は図５におけるｃ−ｃ’線に沿った要部拡大断面図である
図５，図６において、３０１はＰ型不純物で形成された支持基板、３０３は支持基板３０１上に形成されたＮ型半導体層、３０４はＰ型不純物で形成されたボディ領域、３０５はパイロ雰囲気で酸化され形成されたフィールド酸化膜、３１０は高濃度のＮ型不純物によって形成されたソース領域、３１４はソース電極、３１３は層間絶縁膜、３０９はドレインコンタクト領域である。
【００１１】
また、３０６はＮ型半導体層３０３の表面からその途中の深さまで達した溝、３０７はボディ領域の表面の一部に形成されたゲート酸化膜、３０８はゲート酸化膜３０７を介して形成されたゲート電極であり、これらは従来構造の横型トレンチＭＯＳＦＥＴを構成するものである。
【００１２】
従来構造の横型ＭＯＳＦＥＴでの動作について説明する。ゲート電極３０８に電圧が印加されると、ボディ領域３０４表面のチャネルが導通し、電子はソース領域３１０からＮ型半導体層３０３へ流れ込みドレイン電極３１５へ流れる。ボディ領域３０４の深さより溝３０６を深く形成することにより、ボディ領域３０４付近に不活性領域は存在しないため、オン抵抗の低減が可能である。しかし、溝３０６の底部に球面形状領域３１８にて電界が増加することで耐圧が劣化する。
【特許文献１】特開平１１−１０３０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した従来の図４における横型ＭＯＳＦＥＴでは、ゲート電極２０８に電圧が印加されチャネル領域が導通したときに流れる電子経路において、ゲート電極２０８下方の延長ドレイン領域２０３表面の蓄積領域から延長ドレイン領域２０３の深さ方向に電子が分布するが電子の流れない不活性領域２１６が存在する。これはチャネルがボディ領域２０４表面のみに存在するためであり、オン抵抗の低減を妨げているという課題を有している。
【００１４】
また、図６における従来の横型トレンチＭＯＳＦＥＴでは基板中に溝を形成しているために、溝３０６がボディ領域３０４の深さより深い場合は、不活性領域が存在しないが、溝３０６の底部には球面形状領域３１８が存在し、電界が増加するために耐圧が劣化するという課題を有する。
【００１５】
本発明の目的は、前記従来の課題を解決し、オン抵抗を低減し耐圧の劣化を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明の半導体装置は、支持基板上の埋込酸化膜の上に形成された低濃度一導電型のＳＯＩ層と、前記ＳＯＩ層内に選択的に形成されたボディ領域を構成する逆導電型の第１半導体層と、前記ボディ領域の一部に形成された表面チャネルと、前記表面チャネルを区画するように前記ボディ領域表面に形成された一導電型のソース領域を構成する第２半導体層と、前記ＳＯＩ層表面内における前記ボディ領域に隣接した一導電型の延長ドレイン領域を構成する第３半導体層と、前記表面チャネルに垂直に、かつ前記表面チャネルに沿う方向に前記ＳＯＩ層表面より前記埋め込み酸化膜に到達するまで深く選択的に形成され側面に内部チャネルを構成する複数の溝と、前記溝の壁面および前記ボディ領域表面にゲート酸化膜を介したゲート電極とを備えたものである。
【発明の効果】
【００１７】
本発明に係る半導体装置の構成によれば、延長ドレイン領域およびチャネル抵抗を低減することができ、オン抵抗が小さく、耐圧劣化を抑制することができる横型ＭＯＳＦＥＴが実現する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明による実施の形態に係る半導体装置について、図面を参照しながら詳細に説明する。
【００１９】
図１，図２を参照して本発明の実施形態に係る半導体装置について説明する。図１は本発明の半導体装置の断面構造図、図２は図１におけるａ−ａ’線に沿った要部拡大断面図である。
【００２０】
図１，図２において、支持基板１０１およびＳＯＩ層１００は、元々は個別のシリコン単結晶基板であるが、埋込酸化膜１０２を介して接合されて１つのＳＯＩ基板を構成している。また、１０３は低濃度のＮ型不純物としてリンがＳＯＩ層１００表面より選択的にイオン注入され、その後、熱拡散により形成された延長ドレイン領域、１０４は低濃度のＰ型不純物としてボロンがＳＯＩ層１００表面より選択的に注入され、その後、熱拡散により形成されたボディ領域、１０５はパイロ雰囲気で酸化され形成されたフィールド酸化膜、１１２は高濃度のＰ型不純物としてボロンが選択的に注入され、その後、９００℃から１０００℃のアニーリングにより形成されたバックゲートコンタクト領域、１１０は高濃度のＮ型不純物としてリン、あるいは砒素（一導電型不純物）を選択的に注入し、その後、９００℃から１０００℃のアニーリングにより形成されたソース領域、１０６はＲＩＥ（反応性イオンエッチング）などにより選択的にＳＯＩ層１００表面より埋め込み酸化膜に達するまでエッチングされた溝である。
【００２１】
さらに、１１３は層間絶縁膜、１０７は溝１０６の側壁およびボディ領域１０４表面の一部を熱酸化して形成されたゲート酸化膜、１０８は多結晶シリコン製のゲート電極、１１７は延長ドレイン領域内の溝１０６側面の蓄積領域、１１４はアルミニウムなどの金属製のソース電極、１１５はアルミニウム等の金属製のドレイン電極、１１１はボディ領域内に形成され表面チャネルおよび内部チャネルにボディ領域１０４のＰ型不純物が反転しない程度のＮ型不純物またはＰ型不純物を導入してソース領域１１０を包囲するように形成された閾値電圧調整領域、１０９は高濃度のＮ型不純物によって形成されたドレインコンタクト領域である。
【００２２】
前記ボディ領域１０４内の表面に形成された高濃度Ｎ型のソース領域１１０は、ボディ領域１０４と電気的に接続されている。その電気的接続の接触を良好にするために高濃度Ｐ型のバックゲートコンタクト領域１０９が設けられ、ソース電極１１４によってソース領域１１０とボディ領域１０４とが接続されている。また延長ドレイン領域１０３内の表面にドレインコンタクト領域１１２が形成され、ドレイン電極１１５と接続されている。
【００２３】
また、ボディ領域１０４のＰ型が表面より熱拡散により分布していることから、不純物濃度プロファイルは均一ではないために閾値電圧を調整するためには、チャネルに接するソース領域１１０を包囲する閾値電圧調整領域１１１が必要である。
【００２４】
本実施形態においては、従来構造との比較のため閾値電圧が均一になるように、ボディ領域１０４内のソース領域１１０を包囲する閾値電圧調整領域１１１における不純物プロファイルを均一にして、表面チャネルおよび内部チャネルでの閾値電圧が同じになるように設定し、さらに注入濃度を調整することにより、従来構造と本実施形態との閾値電圧を同じにしている。
【００２５】
前記閾値電圧調整領域１１１は、表面チャネルの閾値電圧を調整するために、表面チャネルに通常３０ＫｅＶ〜１００ＫｅＶの加速エネルギにてＮ型の不純物をイオン注入し、また内部チャネルの閾値電圧を調整するために、ボディ領域１０４表面からソース領域１１０より深い位置まで包囲するように、例えば１００ＫｅＶ〜２ＭｅＶの加速エネルギにて多段のＰ型不純物をイオン注入し、ランプアニール法を用いて１０００℃から１１００℃で短時間にアニールすることによって形成することができる。
【００２６】
以上のように構成されたＮチャネル横型ＭＯＳＦＥＴのオン動作について詳細に説明する。
【００２７】
まず、オン動作したときに延長ドレイン領域１０３における抵抗について考察する。図２において矢印で示すように、ゲート電圧が印加されオン動作したときに流れる電子は、ボディ領域１０４の表面チャネルのみではなく、溝１０６の側壁の内部チャネルから蓄積領域１１７を通って延長ドレイン領域１０３内に流れるため、延長ドレイン領域１０３において存在する不活性領域の面積が減少し、延長ドレイン領域１０３での電流が流れることができる断面積が増加するために、延長ドレイン領域１０３の抵抗が低減する。
【００２８】
耐圧においては溝１０６の底部の球面形状領域１１８は、比較的厚い埋め込み酸化膜１０２により覆われ、支持基板１０１の電位はソースと同電位であることから、電界が大きく減少するため耐圧を劣化を抑制することができる。
【００２９】
次に、オン動作したときのチャネル抵抗について説明する。従来構造における単位セル当たりでのチャネル抵抗Ｒｃｈ１は次式（数１）で表される。
【００３０】
【数１】
2005268586.tif 000003
（数１）において、Ｌｃｈはチャネル長さ、Ｗｇは単位セル当たりのチャネル幅（ここではセルピッチ）、Ｃｏｘは単位面積当たりのゲート酸化膜容量、Ｖｇはゲート印加電圧、μは移動度、Ｖｔｈは閾値電圧である。
【００３１】
また、本実施形態におけるソース領域１１０より浅い領域において、ソース領域１１０から延長ドレイン領域１０３に流れる電流のチャネル抵抗Ｒｃｈ２は次式（数２）で表される。このとき説明を簡略にするためにソース領域１１０より深い領域での内部チャネルを通って流れる電流は除いている。
【００３２】
【数２】
2005268586.tif 000004
（数２）において、Ｔｗは溝１０６の幅であり、この幅が大きくなると表面チャネルでのゲート幅は減少する。ＸｊＮＤはソース領域１１０の拡散深さであり、ソース領域１１０は溝１０６の両側面に形成されるためにＸｊＮＤの２倍でゲート幅は増加する。またＶｔｈは閾値電圧調整領域１１１により、従来構造と同じＶｔｈにしている。さらにＣｏｘも、従来構造と同じゲート酸化膜１０７の厚さにしているために、従来構造におけるＣｏｘと同じである。
【００３３】
（数２）における分子は、ソース領域１１０がゲート電極１０８を利用してセルフ・アライメントにより形成されるため、ソース領域１１０中の深い位置になるに従いチャネル長が徐々に長くなる。そのため、最も長い場合でのチャネル長を（Ｌｃｈ＋ＸｊＮＤ）としているために、チャネル抵抗Ｒｃｈ２は、（数２）における右項より小さくなる。
【００３４】
さらに、前記Ｒｃｈ１およびＲｃｈ２より、次式（数３）が得られる。
【００３５】
【数３】
2005268586.tif 000005
このときＷｇ≦Ｌｃｈ、Ｔｗ≦ＸｊＮＤとなるように選択することにより次式（数４）のようになる。
【００３６】
【数４】
2005268586.tif 000006
前記のように構成することにより、従来構造に比べて電流がソース領域１１０より浅い領域で延長ドレイン領域１０３に流れるときに生じるチャネル抵抗を低減することできる。加えてソース領域１１０より深い領域においても、溝１０６の両側面での内部チャネルにおいて電流が並列に流れるために、さらに従来構造のチャネル抵抗よりも抵抗を低減することができる。
【００３７】
具体的に本実施形態において、ソース領域１１０の拡散深さが約０．８μｍ、ＳＯＩ層１００の厚さが３μｍ、ボディ領域１０４の拡散深さが３μｍ、溝１０６の幅が０．８μｍ、溝１０６の深さが３μｍであり、さらに、表面チャネル長が２μｍ、溝１０６の幅間隔が１．５μｍ（溝１０６の幅０．８μｍ、残り０．７μｍ）であり、上式よりチャネル抵抗低減できることが分かる。
【００３８】
以上に説明した本実施形態の半導体装置の構成により、延長ドレイン領域およびチャネル抵抗が低減され、オン抵抗の小さく、耐圧劣化を抑制することができる横型ＭＯＳＦＥＴを実現することができる。
【００３９】
なお、本実施形態では、Ｎ型のＳＯＩ層に選択的にＮ型の不純物を導入して延長ドレイン領域を形成し、Ｐ型の不純物を選択的に導入してボディ領域を形成したが、これに限定されるものではない。例えばＰ型のＳＯＩ層にＮ型不純物を導入して延長ドレイン領域を形成し、Ｐ型の不純物を導入してボディ領域を形成してもよい。また、Ｐ型のＳＯＩ基板にＮ型の不純物を導入してＮ型の延長ドレイン領域をＳＯＩ基板全面に形成した後に、Ｐ型の不純物を選択的に導入してボディ領域を形成してもよい。
【産業上の利用可能性】
【００４０】
本発明に係る半導体装置は、ＩＣ回路と高耐圧素子の複合化された半導体装置に適用され、特にＳＯＩ基板に横型トレンチＭＯＳＦＥＴを形成した半導体装置に実施して有効である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係る半導体装置を説明するための断面図
【図２】図１におけるａ−ａ’線に沿って断面した本実施形態の半導体装置における要部拡大断面図
【図３】従来の横型ＭＯＳＦＥＴの断面図
【図４】図３におけるｂ−ｂ’線に沿って断面した従来の横型ＭＯＳＦＥＴの要部拡大断面図
【図５】従来の横型トレンチＭＯＳＦＥＴの断面図
【図６】図５におけるｃ−ｃ’線に沿って断面した従来の横型トレンチＭＯＳＦＥＴの要部拡大断面図
【符号の説明】
【００４２】
１００  ＳＯＩ層
１０１  支持基板
１０２  埋め込み酸化膜
１０３  延長ドレイン領域
１０４  ボディ領域
１０５  フィールド酸化膜
１０６  溝
１０７  ゲート酸化膜
１０８  ゲート電極
１０９  ドレインコンタクト領域
１１０  ソース領域
１１１  閾値電圧調整領域
１１２  バックゲートコンタクト領域
１１３  層間絶縁膜
１１４  ソース電極
１１５  ドレイン電極
１１７  蓄積領域
１１８  球面形状領域
【図１】
2005268586.tif 000007
【図２】
2005268586.tif 000008
【図３】
2005268586.tif 000009
【図４】
2005268586.tif 000010
【図５】
2005268586.tif 000011
【図６】
2005268586.tif 000012