(57)【要約】【課題】  加工精度が高く、量産に適した半導体基板の製造方法、半導体基板及び半導体装置の製造方法を提供する。【解決手段】  半導体基板１の素子形成領域である素子部１ｂを、ブラスト及び／又はエッチングにより薄化加工する第１の工程と、薄化された前記素子部１ｂを、さらにポリッシュにより薄化加工する第２の工程を備える。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体基板の素子形成領域である素子部を、ブラスト及び／又はエッチングにより薄化加工する第１の工程と、
薄化された前記素子部を、さらにポリッシュにより薄化加工する第２の工程を備えることを特徴とする半導体基板の製造方法。
【請求項２】
前記半導体基板の薄化加工された内側面は、テーパーを有していることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
少なくとも片面に凹部を有する半導体基板であって、内側面がテーパーを有していることを特徴とする半導体基板。
【請求項４】
半導体基板の主面に、第１の素子領域を形成する工程と、
前記第１の素子領域の裏面を、ブラスト及び／又はエッチングにより薄化加工する第１の薄化工程と、
薄化された前記第１の素子領域の裏面を、さらにポリッシュにより薄化加工する第２の薄化工程と、
前記第１の素子領域の裏面に、第２の素子領域を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体装置は、半導体基板の相対する二つの主表面間に少なくとも一つのｐｎ接合を有し、主電流を前記半導体基板の一つの前記主表面上の電極から前記ｐｎ接合を通して相対する他の前記主表面上の前記電極に流す半導体装置であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電力用等の半導体装置の製造方法や、これに用いられる半導体基板、その製造方法に関する。
【背景技術】
【０００２】
縦型半導体装置において、オン抵抗の減少、低損失化のため、基板の薄肉化が図られている。しかしながら、基板厚さを薄くすると、ハンドリング時の割れや、熱処理時の変形が発生する。そのため、素子毎に、素子の導通領域となる部分のみに、サンドブラストにより局所的に凹溝を設け、実質的な基板厚さを２１５μｍまで薄くする技術が提案されている（特許文献１等参照）。
【特許文献１】特開平１０−５０７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年薄肉化が進み、基板厚さ１００μｍ以下のものが要求されている。このような薄い基板においては、さらなる基板強度の低下や応力変形が発生し、例えば、基板径１５０ｍｍ、基板厚さ１００μｍの均一加工ウエーハでは、基板上の膜応力で反りが４ｍｍ以上発生している。そして、さらに薄肉化が進み、６０μｍとなると、反りは１０ｍｍを越えることが予想される。  このような薄い基板において、素子部のみを薄化する手法は、有効であると考えられる。
【０００４】
一方、従来の薄化方法としては、上述のサンドブラストの他、ドライエッチングが一般的である。これは、マスキングを行い、必要な部分のみを脆化除去或いはエッチングにより除去する手法である。しかしながら、これらの手法によると、除去される厚さの１０％以上の加工ばらつきが発生してしまう。
【０００５】
例えば、基板厚さが６２５μｍで、素子部厚５０μｍまで薄化する場合、除去される厚さは５７５μｍとなり、ばらつきを１０％とすると、実際の素子部厚は、５０±２８．８μｍとなってしまう。電力用等の縦型半導体装置においては、素子部厚が耐圧特性を決めるため、実用上は±３μｍ以内である必要があり、これらの薄化手法では対応できないという問題があった。
【０００６】
ばらつきを抑える手法としては、ポリッシングが挙げられる。これは、図９に上面図を、図１０に断面図を示すように、半導体基板１上で加工径より小さいポリッシングヘッド４を自公転させ、素子部１ｂのみを薄化加工するものであり、加工厚さによらずばらつきを約±２μｍ以下に制御することができる。しかしながら、加工速度が３μｍ／ｍｉｎ以下であり、１枚の加工時間が約２００分と、量産に適さない。また、ポリッシングヘッドが素子部のエッジ部に接触し、基板にクラックやチッピングが発生するという問題があった。
【０００７】
そこで、本発明は、従来の問題を取り除き、加工精度が高く、量産に適した半導体基板の製造方法、半導体基板及び半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板の素子形成領域である素子部を、ブラスト及び／又はエッチングにより薄化加工する第１の工程と、薄化された前記素子部を、さらにポリッシュにより薄化加工する第２の工程を備えることを特徴とする半導体基板の製造方法が提供される。
【０００９】
また、本発明の一態様によれば、少なくとも片面に凹部を有する半導体基板であって、内側面がテーパーを有していることを特徴とする半導体基板が提供される。
【００１０】
そして、本発明の一態様によれば、半導体基板の主面に、第１の素子領域を形成する工程と、前記第１の素子領域の裏面を、ブラスト及び／又はエッチングにより薄化加工する第１の薄化工程と、薄化された前記第１の素子領域の裏面を、さらにポリッシュにより薄化加工する第２の薄化工程と、前記第１の素子領域の裏面に、第２の素子領域を形成する工程を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の一実施態様によれば、加工精度が高く、量産に適した半導体基板の製造方法、半導体基板及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
図１に、本実施形態における半導体基板の上面図、図2にそのＡ−Ａ’断面を示す。図に示すように、半導体基板（シリコン基板）１は、その周辺部１ａが厚く、中心部の素子部１ｂが薄い凹型であり、内側壁１ｃはテーパーを有している。凹部の形成された面と反対側には、第１の素子領域（表面素子）２が形成されている。
【００１４】
このような半導体基板は以下のように形成される。すなわち、先ず、図３に示すように、第１の素子領域が形成された、例えば６２５μｍ厚の半導体基板を用いて、図４に示すように半導体基板の周辺部にマスキング３を施し、ブラスト装置を用い素子部１ｂを薄化する（一次加工）。このとき、砥粒噴射圧力を制御し、砥粒粒度を均一化することにより、加工厚さばらつきを加工厚さの±５％以内に抑えるとともに、加工により発生する表面の破砕層を５μｍ以下に抑制する。
【００１５】
このようなブラスト加工により、図５に示すように、一次加工厚さを５４２μｍ、すなわち、素子部厚を８３μｍ±２７μｍ（５６〜１１０μｍ）とするとともに、約７０°のテーパーを形成する。このとき、破砕層のない正常なシリコン層は、すくなくとも５１〜１０５μｍとなる。
【００１６】
次いで、図６に示すように、加工径より小さいポリッシングヘッド４を持つポリッシュ装置を用いて２次加工を行い、素子部の厚さが５０μｍとなるまで薄化する。ブラスト加工のばらつきにより、最大加工量は５５μｍであるが、最小加工量は１μｍであるため、部分的な薄化を行えば良く、そのみかけの加工速度は、従来の２倍程度となる。
【００１７】
そして、このような工程を経て図１のように薄化加工された半導体基板の素子部厚は、５０±２μｍとなり、加工精度が高く、十分実用に適する半導体基板が得られる。
【００１８】
さらに、このようにして得られた半導体基板の素子部（凹部）に、第２の素子領域を形成する。そして、例えば、各素子領域上（各主表面）の電極形成工程、後工程を経て、例えば、一方の電極より半導体基板の各素子領域に形成されたｐｎ接合を通して、相対する他方の電極へ電流を流す電力用の縦型半導体装置等が形成される。
【００１９】
本実施形態において、ブラストにより一次加工を行ったが、エッチングを用いることも可能である。この場合、ドライエッチングが好ましく、例えばエッチングガスをＣＦ4又はＳＦ6とし、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）又はＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチングを用いることができる。
【００２０】
また、内側面には、テーパーを設けることが好ましく、テーパーを設けることにより、ポリッシュ装置による2次加工時に、ポリッシングヘッドが素子部のエッジ部に接触し、基板にクラックやチッピングが発生するのを抑えることができる。また、鋭角部分がなくなるため、基板の割れや反りを抑えることができる。このようなテーパーは、ブラスト加工時に設けられ、その角度は、その加工特性によるが、約７０±３°程度であることが好ましい。
【００２１】
さらに、素子部（凹部）は1箇所に限定されるものではなく、図７に上面図、図８に断面図を示すように、小型のものを複数箇所形成しても良い。このような構造により、基板の厚い部分が基板内部にも形成されるため、基板強度が向上する。しかしながら、あまり小型にすると、ポリッシングヘッドを小型化する必要があり、加工能力が低下するため、３、４箇所以内が適当である。また、片面だけでなく、両面に形成しても良い。
【００２２】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態による半導体基板を示す図。
【図２】本発明の一実施形態による半導体基板を示す図。
【図３】本発明の一実施形態による半導体基板の製造工程を示す図。
【図４】本発明の一実施形態による半導体基板の製造工程を示す図。
【図５】本発明の一実施形態による半導体基板の製造工程を示す図。
【図６】本発明の一実施形態による半導体基板の製造工程を示す図。
【図７】本発明の一実施形態による半導体基板を示す図。
【図８】本発明の一実施形態による半導体基板を示す図。
【図９】従来の半導体基板の製造工程を示す図。
【図１０】従来の半導体基板の製造工程を示す図。
【符号の説明】
【００２４】
１  半導体基板（シリコン基板）
１ａ  周辺部
１ｂ  素子部
１ｃ  内側壁
２  第1の素子領域
３  マスク
４  ポリッシングヘッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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