(57)【要約】【課題】  Ａ／Ｄ変換器の入力最大値を超えるレベルの信号を入力した場合においてもＡ／Ｄ変換器の入力レベルが最適値になるように制御可能な自動利得制御回路を提供する。【解決手段】  可変利得増幅器１と復調器２とＡ／Ｄ変換器３と制御手段４とを備え、制御手段４をＡＮＤ回路４０と制御回路４１とで構成する。入力アナログ信号Ａ１が可変利得増幅器１で増幅され、アナログ信号Ａ２が復調器２で復調されてＡ／Ｄ変換器３に出力され、復調アナログ信号Ａ３のレベルを示すビット列を含んだディジタル信号ＤがＡ／Ｄ変換器３からＡＮＤ回路４０に入力される。復調アナログ信号Ａ３のレベルがＡ／Ｄ変換器３の入力最大値よりも大きい場合は、ビット列はオール「１」であるので、「１」の出力ビットＢが制御回路４１に出力され、利得を一定量減少させるコントロール信号Ｃが制御回路４１から可変利得増幅器１に出力される。【選択図】図１
2005123998.tif 000002
【特許請求の範囲】
【請求項１】
入力したアナログ信号の利得を制御して増幅する利得制御増幅手段と、
この利得制御増幅手段から出力されるアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段から出力されるディジタル信号のビットのうち、入力されたアナログ信号のレベルの絶対値を示すビット列がオール「１」の場合に、上記利得制御増幅手段の利得を一定量減少させる制御手段と
を具備することを特徴とする自動利得制御回路。
【請求項２】
上記利得制御増幅手段を、可変利得増幅器とし、
上記Ａ／Ｄ変換手段を、Ａ／Ｄ変換器とし、
上記制御手段を、上記Ａ／Ｄ変換器から出力されるディジタル信号のビットのうち、上記ビット列のみを論理積するＡＮＤ回路と、このＡＮＤ回路からの出力ビットが「１」の場合に、上記可変利得増幅器の利得を一定量減少させる制御回路とで構成した、
ことを特徴とする請求項１に記載の自動利得制御回路。
【請求項３】
上記利得制御増幅手段を、固定利得増幅器と、この固定利得増幅器からの出力アナログ信号のレベルを減衰させる可変減衰器とで構成し、
上記Ａ／Ｄ変換手段を、Ａ／Ｄ変換器とし、
上記制御手段を、上記Ａ／Ｄ変換器から出力されるディジタル信号のビットのうち、上記ビット列のみを論理積するＡＮＤ回路と、このＡＮＤ回路からの出力ビットが「１」の場合に、上記可変減衰器を制御して、可変減衰器の減衰量を一定量増加させる制御回路とで構成した、
ことを特徴とする請求項１に記載の自動利得制御回路。
【請求項４】
通常強度のアナログ信号を入力した場合に、上記Ａ／Ｄ変換器の上記入力最大値を超える十分大きなレベル値のアナログ信号を出力するように、上記可変利得増幅器の初期値を設定した、
ことを特徴とする請求項２に記載の自動利得制御回路。
【請求項５】
上記固定利得増幅器が通常強度のアナログ信号を入力した場合に、上記Ａ／Ｄ変換器の上記入力最大値を超える十分大きなレベル値のアナログ信号を出力するように、上記可変減衰器の初期値を設定した、
ことを特徴とする請求項３に記載の自動利得制御回路。
【請求項６】
上記利得制御増幅手段を、可変利得増幅器とし、
この可変利得増幅器からのアナログ信号を直交復調する直交復調器を設け、
上記Ａ／Ｄ変換手段を、上記直交復調器の出力Ｉ信号をディジタル信号に変換する第１のＡ／Ｄ変換器と、上記直交復調器の出力Ｑ信号をディジタル信号に変換する第２のＡ／Ｄ変換器とで構成し、
上記制御手段を、上記第１のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち上記直交復調器の出力Ｉ信号の絶対値を示すビット列のみを論理積する第１のＡＮＤ回路と、上記第２のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち上記直交復調器の出力Ｑ信号の絶対値を示すビット列のみを論理積する第２のＡＮＤ回路と、上記第１及び第２のＡＮＤ回路からの入力ビットの論理和を行うＯＲ回路と、このＯＲ回路からの出力ビットが「１」の場合に、上記可変利得増幅器の利得を一定量減少させる制御回路とで構成した、
ことを特徴とする請求項１に記載の自動利得制御回路。
【請求項７】
上記利得制御増幅手段を、固定利得増幅器と、第１及び第２の可変減衰器とで構成し、
この固定利得増幅器からのアナログ信号を直交復調して、Ｉ信号，Ｑ信号を上記第１，第２の可変減衰器にそれぞれ出力する直交復調器を設け、
上記Ａ／Ｄ変換手段を、上記第１の可変減衰器の出力Ｉ信号をディジタル信号に変換する第１のＡ／Ｄ変換器と、上記第２の可変減衰器の出力Ｑ信号をディジタル信号に変換する第２のＡ／Ｄ変換器とで構成し、
上記制御手段を、上記第１のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち上記第１の可変減衰器の出力Ｉ信号の絶対値を示すビット列のみを論理積する第１のＡＮＤ回路と、上記第２のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち上記第２の可変減衰器の出力Ｑ信号の絶対値を示すビット列のみを論理積する第２のＡＮＤ回路と、上記第１及び第２のＡＮＤ回路からの入力ビットの論理和を行うＯＲ回路と、このＯＲ回路からの出力ビットが「１」の場合に、上記第１及び第２の可変減衰器を制御して、第１及び第２の可変減衰器の減衰量を同時に一定量増加させる制御回路とで構成した、
ことを特徴とする請求項１に記載の自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信機に用いる自動利得制御回路、特に、強電界から弱電界まで様々なレベルの入力信号を復調するディジタル無線受信機の受信回路に用いる自動利得制御回路に関するものである。
【背景技術】
【０００２】
従来、この種の技術として、例えば特許文献１に開示の技術がある。
図６は、従来技術の自動利得制御方式を示すブロック図であり、図７は、従来技術における時分割多重通信のタイムスロット構成を示す図である。
これらの図に示すように、この技術は、時分割多重方式のディジタル無線に供する受信回路において、希望受信スロットＳ０の前スロットＳ（−１）を受信し、当該受信スロットＳ（−１）中の最大値と最適受信利得とを算出して、希望受信スロットＳ０の先頭から末尾までの区間の受信利得が上記最適受信利得となるように、利得可変増幅器１００を制御する構成となっている。すなわち、時分割多重方式のＴＤＭＡフレームの希望受信スロットＳ０の前スロットＳ（−１）を受信し、信号が利得可変増幅器１００に入力されて増幅されると、その出力はＡ／Ｄ（アナログ／ディジタル）変換器１０１でディジタル変換され、制御回路１０２に出力される。そして、制御回路１０２は、ディジタル変換された希望受信スロットＳ０の前スロットＳ（−１）中の入力レベルの最大値を算出し、その値より当該受信スロットＳ（−１）での最適受信利得を算出し、利得可変増幅器１００に供給することによって、希望受信スロットＳ０に最適受信利得が得られるように制御するものである。
【０００３】
【特許文献１】特開平０７−２４０６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述した従来の技術では、ディジタル変換された希望受信スロットＳ０の前スロットＳ（−１）中の入力レベルの最大値を算出し、その値に基づいて、希望受信スロットＳ０に最適受信利得が得られるように制御するものである。このため、利得可変増幅器１００の利得が初期値であるときに、Ａ／Ｄ変換器１０１の入力最大値を超えるようなレベルのスロットＳ（−１）が利得可変増幅器１００かＡ／Ｄ変換器１０１に入力された場合には、制御の基となるスロットＳ（−１）の正しいレベルを計測することができず、この結果、希望受信スロットＳ０に最適受信利得を設定することができなくなってしまう。また、この問題を回避するために、利得可変増幅器１００の初期値を下げてＡ／Ｄ変換器１０１の入力最大値を越えないように設定することも考えられるが、かかる場合には、Ａ／Ｄ変換器１０１の分解能の制約により、小さいレベルの信号を復調することができなくなるおそれがある。
【０００５】
この発明は、上述した課題を解決するためになされたもので、Ａ／Ｄ変換器の入力最大値を超えるレベルの信号を入力した場合においてもＡ／Ｄ変換器の入力レベルが最適値になるように制御可能な自動利得制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明に係る自動利得制御回路は、入力したアナログ信号の利得を制御して増幅する利得制御増幅手段と、この利得制御増幅手段から出力されるアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段から出力されるディジタル信号のビットのうち、入力されたアナログ信号のレベルを示すビット列がオール「１」の場合に、利得制御増幅手段の利得を一定量減少させる制御手段とを具備する構成とした。
かかる構成により、利得制御増幅手段において、入力したアナログ信号の利得が制御されて増幅され、Ａ／Ｄ変換手段において、この利得制御増幅手段から出力されるアナログ信号がディジタル信号に変換される。このとき、利得制御増幅手段から出力されるアナログ信号のレベルがＡ／Ｄ変換手段の入力最大値を超えている場合には、Ａ／Ｄ変換手段から出力されるディジタル信号のビットのうち、入力されたアナログ信号のレベルの絶対値を示すビット列がオール「１」となるので、制御手段によって、利得制御増幅手段の利得が一定量減少させられる。利得制御増幅手段からのアナログ信号のレベルがＡ／Ｄ変換手段の入力最大値を超えている限り、かかる制御手段による制御が繰り返され、最終的に、Ａ／Ｄ変換手段にとって最適なレベルのアナログ信号が利得制御増幅手段から出力されるようになる。
【０００７】
請求項２の発明は、請求項１に記載の自動利得制御回路において、利得制御増幅手段を、可変利得増幅器とし、Ａ／Ｄ変換手段を、Ａ／Ｄ変換器とし、制御手段を、Ａ／Ｄ変換器から出力されるディジタル信号のビットのうち、ビット列のみを論理積するＡＮＤ回路と、このＡＮＤ回路からの出力ビットが「１」の場合に、可変利得増幅器の利得を一定量減少させる制御回路とで構成した。
かかる構成により、可変利得増幅器から出力されるアナログ信号のレベルがＡ／Ｄ変換器の入力最大値を超えている場合には、ＡＮＤ回路と制御回路との作用によって、可変利得増幅器の利得が一定量減少させられる。かかる制御の繰り返しにより、最終的に、Ａ／Ｄ変換器にとって最適なレベルのアナログ信号が可変利得増幅器から出力されるようになる。
【０００８】
また、請求項３の発明は、請求項１に記載の自動利得制御回路において、利得制御増幅手段を、固定利得増幅器と、この固定利得増幅器からの出力アナログ信号のレベルを減衰させる可変減衰器とで構成し、Ａ／Ｄ変換手段を、Ａ／Ｄ変換器とし、制御手段を、Ａ／Ｄ変換器から出力されるディジタル信号のビットのうち、ビット列のみを論理積するＡＮＤ回路と、このＡＮＤ回路からの出力ビットが「１」の場合に、可変減衰器を制御して、可変減衰器の減衰量を一定増加させる制御回路とで構成した。
かかる構成により、固定利得増幅器から出力されるアナログ信号のレベルがＡ／Ｄ変換器の入力最大値を超えている場合には、ＡＮＤ回路と制御回路との作用によって、可変減衰器の減衰量が一定量増加させられる。かかる制御の繰り返しにより、最終的に、Ａ／Ｄ変換器にとって最適なレベルのアナログ信号が可変減衰器から出力されるようになる。
【０００９】
請求項４の発明は、請求項２に記載の自動利得制御回路において、通常強度のアナログ信号を入力した場合に、Ａ／Ｄ変換器の入力最大値を超える十分大きなレベル値のアナログ信号を出力するように、可変利得増幅器の初期値を設定した構成とする。
かかる構成により、初期段階で、通常強度のアナログ信号を入力した場合に、Ａ／Ｄ変換器の入力最大値を超える十分大きなレベル値のアナログ信号が可変利得増幅器からＡ／Ｄ変換器に出力される。しかる後、ＡＮＤ回路と制御回路との作用によって、初期段階で、最適且つ最大レベルのアナログ信号がＡ／Ｄ変換器に入力されるようになる。
【００１０】
また、請求項５の発明は、請求項３に記載の自動利得制御回路において、固定利得増幅器が通常強度のアナログ信号を入力した場合に、Ａ／Ｄ変換器の入力最大値を超える十分大きなレベル値のアナログ信号を出力するように、可変減衰器の初期値を設定した構成とする。
【００１１】
請求項６の発明は、請求項１に記載の自動利得制御回路において、利得制御増幅手段を、可変利得増幅器とし、この可変利得増幅器からのアナログ信号を直交復調する直交復調器を設け、Ａ／Ｄ変換手段を、直交復調器の出力Ｉ信号をディジタル信号に変換する第１のＡ／Ｄ変換器と、直交復調器の出力Ｑ信号をディジタル信号に変換する第２のＡ／Ｄ変換器とで構成し、制御手段を、第１のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち直交復調器の出力Ｉ信号の絶対値を示すビット列のみを論理積する第１のＡＮＤ回路と、第２のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち直交復調器の出力Ｑ信号の絶対値を示すビット列のみを論理積する第２のＡＮＤ回路と、第１及び第２のＡＮＤ回路からの入力ビットの論理和を行うＯＲ回路と、このＯＲ回路からの出力ビットが「１」の場合に、可変利得増幅器の利得を一定量減少させる制御回路とで構成した。
【００１２】
また、請求項７の発明は、請求項１に記載の自動利得制御回路において、利得制御増幅手段を、固定利得増幅器と、第１及び第２の可変減衰器とで構成し、この固定利得増幅器からのアナログ信号を直交復調して、Ｉ信号，Ｑ信号を第１，第２の可変減衰器にそれぞれ出力する直交復調器を設け、Ａ／Ｄ変換手段を、第１の可変減衰器の出力Ｉ信号をディジタル信号に変換する第１のＡ／Ｄ変換器と、第２の可変減衰器の出力Ｑ信号をディジタル信号に変換する第２のＡ／Ｄ変換器とで構成し、制御手段を、第１のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち第１の可変減衰器の出力Ｉ信号の絶対値を示すビット列のみを論理積する第１のＡＮＤ回路と、第２のＡ／Ｄ変換器から出力されるディジタル信号のビットのうち第２の可変減衰器の出力Ｑ信号の絶対値を示すビット列のみを論理積する第２のＡＮＤ回路と、第１及び第２のＡＮＤ回路からの入力ビットの論理和を行うＯＲ回路と、このＯＲ回路からの出力ビットが「１」の場合に、第１及び第２の可変減衰器を制御して、第１及び第２の可変減衰器の減衰量を同時に一定量増加させる制御回路とで構成した。
【発明の効果】
【００１３】
以上説明したように、この発明の自動利得制御回路によれば、入力最大値を超えるようなレベルのアナログ信号がＡ／Ｄ変換手段に入力された場合においても、制御手段が、Ａ／Ｄ変換手段に入力されるアナログ信号のレベルを最適値になるように調整するので、強電界入力時におけるＡ／Ｄ変換手段の飽和を回避して良好な受信を可能にすることができるという優れた効果がある。
【００１４】
また、請求項４及び請求項５の発明によれば、初期段階で最適且つ最大のレベルのアナログ信号がＡ／Ｄ変換器に入力されるようになるので、Ａ／Ｄ変換器の分解能が高くなり、レベルの小さな弱電界の入力アナログ信号の復調も可能になり、受信ダイナミックレンジを向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００１６】
図１は、この発明の第１実施例に係る自動利得制御回路のブロック図である。
図１に示すように、この実施例の自動利得制御回路は、利得制御増幅手段としての可変利得増幅器１と、復調器２と、Ａ／Ｄ変換手段としてのＡ／Ｄ変換器３と制御手段４とを備えている。
【００１７】
可変利得増幅器１は、入力アナログ信号Ａ１の利得を制御し、そのレベル（振幅）を増幅したアナログ信号Ａ２を復調器２に出力する機器である。
復調器２は、変調されているアナログ信号Ａ２を復調し、その復調アナログ信号Ａ３をＡ／Ｄ変換器３に出力する機器である。
【００１８】
Ａ／Ｄ変換器３は、復調器２から出力された復調アナログ信号Ａ３をディジタル信号Ｄに変換する機器である。
例えば、Ａ／Ｄ変換器３は、復調アナログ信号Ａ３を入力すると、図２に示すように、８ビットのディジタル信号Ｄに変換する。具体的には、先頭のビットｂ１を復調アナログ信号Ａ３のレベルが正か負かを示す符号ビットとし、ビットｂ２からビットｂ８のビット列で、復調アナログ信号Ａ３のレベルの絶対値を示す。また、このＡ／Ｄ変換器３においては、ビット列ｂ２〜ｂ８で表示可能な復調アナログ信号Ａ３のレベル最大値はＶ0である。即ち、Ａ／Ｄ変換器３の入力最大値はＶ0であり、この入力最大値Ｖ0以上のレベルの復調アナログ信号Ａ３が入力されると、ビット列ｂ２〜ｂ８がオール「１」のディジタル信号ＤがＡ／Ｄ変換器３から出力される。
【００１９】
制御手段４は、Ａ／Ｄ変換器３からのディジタル信号Ｄのビット列ｂ２〜ｂ８がオール「１」の場合に、可変利得増幅器１の利得を一定量減少させるための手段である。
具体的には、制御手段４は、ＡＮＤ回路４０と制御回路４１とで構成されている。
ＡＮＤ回路４０は、Ａ／Ｄ変換器３からのディジタル信号Ｄを入力すると、ビット列ｂ２〜ｂ８のみをパラレルに変換して、各ビットの論理積を行う周知の回路であり、ビット列ｂ２〜ｂ８がオール「１」の場合に、「１」のビットＢを制御回路４１に出力する。
制御回路４１は、ＡＮＤ回路４０から入力した出力ビットＢが「１」の場合に、可変利得増幅器１の利得を一定量減少させるための回路である。具体的には、「１」の出力ビットＢを入力すると、初期の可変利得増幅器１から出力されるアナログ信号Ａ２のレベルを一定量だけ減少させるコントロール信号Ｃを可変利得増幅器１に出力する。
【００２０】
次に、この実施例の自動利得制御回路が示す動作について説明する。
図１に示すように、アナログ信号Ａ１が可変利得増幅器１に入力されると、初期値の利得で増幅されたアナログ信号Ａ２が可変利得増幅器１から出力される。すると、アナログ信号Ａ２が復調器２で復調され、その復調アナログ信号Ａ３がＡ／Ｄ変換器３に入力される。
【００２１】
このとき、Ａ／Ｄ変換器３に入力された復調アナログ信号Ａ３のレベルがＡ／Ｄ変換器３の入力最大値Ｖ0よりも小さい場合には、ビット列ｂ２〜ｂ８に「０」を含んだディジタル信号Ｄが、Ａ／Ｄ変換器３から制御手段４のＡＮＤ回路４０に出力されることとなる。
すると、ＡＮＤ回路４０において、ビット列ｂ２〜ｂ８の論理積が行われるが、ビット列ｂ２〜ｂ８が「０」を含んでいるので、「０」の出力ビットＢがＡＮＤ回路４０から制御回路４１に入力される。
このとき、出力ビットＢが「１」でないので、コントロール信号Ｃが制御回路４１から可変利得増幅器１に出力されることはない。この結果、可変利得増幅器１は現状の利得を維持する。
【００２２】
ところで、受信状況によって、高いレベルのアナログ信号Ａ１が可変利得増幅器１に入力されて、入力最大値Ｖ0を超えるような復調アナログ信号Ａ３がＡ／Ｄ変換器３に入力される場合がある。
かかる場合には、ビット列ｂ２〜ｂ８がオール「１」のディジタル信号Ｄが、Ａ／Ｄ変換器３から出力されることとなる。したがって、ＡＮＤ回路４０におけるビット列ｂ２〜ｂ８の論理積の結果、「１」の出力ビットＢがＡＮＤ回路４０から制御回路４１に出力される。すると、制御回路４１から可変利得増幅器１にコントロール信号Ｃが出力され、可変利得増幅器１の利得が一定量減少させられる。この結果、以後、可変利得増幅器１は、その利得を初期値よりも一定量減少させて、アナログ信号Ａ２を出力するようになる。そして、このアナログ信号Ａ２の復調アナログ信号Ａ３がＡ／Ｄ変換器３に入力され、そのディジタル信号Ｄが制御手段４のＡＮＤ回路４０に出力される。
【００２３】
このとき、可変利得増幅器１による上記利得の減少では不十分な場合には、復調アナログ信号Ａ３のレベルは依然として入力最大値Ｖ0を超えているので、ＡＮＤ回路４０からは「１」の出力ビットＢが再出力され、制御回路４１からのコントロール信号Ｃによって可変利得増幅器１の利得が更に減少させられる。
かかる動作の繰り返しによって、可変利得増幅器１から出力されるアナログ信号Ａ２は、Ａ／Ｄ変換器３の入力最大値Ｖ0より低いが近いレベルに収束する。以後は、コントロール信号Ｃが制御回路４１から可変利得増幅器１へ出力されることはないので、Ａ／Ｄ変換器３によって最適なレベルのアナログ信号Ａ２が可変利得増幅器１から出力されるようになる。
【００２４】
以上のように、この実施例の自動利得制御回路によれば、入力最大値Ｖ0を超えるような復調アナログ信号Ａ３がＡ／Ｄ変換器３に入力される状況下においても、制御手段４が最適なレベルの復調アナログ信号Ａ３をＡ／Ｄ変換器３に入力するように調整するので、強電界入力時におけるＡ／Ｄ変換器３の飽和を回避して良好な受信を可能にすることができる。
【００２５】
なお、この実施例において、制御手段４による可変利得増幅器１の利得の減少量は、状況に応じて任意に設定することができるが、可変利得増幅器１が通常強度のアナログ信号Ａ１を入力した場合に、Ａ／Ｄ変換器３の入力最大値Ｖ0を超える十分大きなレベル値のアナログ信号Ａ２を出力するように、可変利得増幅器１の初期値を設定することが好ましい。
かかる設定により、初期段階で最適且つ最大のレベルの復調アナログ信号Ａ３がＡ／Ｄ変換器３に入力されるようになるので、Ａ／Ｄ変換器３の分解能が高くなり、レベルの小さなアナログ信号Ａ１の復調も可能になり、受信ダイナミックレンジを向上させることができる。
つまり、復調アナログ信号Ａ３のレベルは、ディジタル信号Ｄにおいて７ビットのビット列ｂ２〜ｂ８で表される。したがって、可変利得増幅器１の利得が大きくないと、ディジタル信号Ｄのビット列ｂ２〜ｂ８の上３桁が全て「０」となり、下４桁で復調アナログ信号Ａ３のレベルをすべて表示しなければならない等の事態が生じる。かかる場合の階調は２の４乗であり、再生された音声や画像の解像度が非常に低い。特に、レベルが小さな弱電界のアナログ信号Ａ１を受信する場合に、この解像度が問題になる。これに対して、上記の如く、可変利得増幅器１の利得の初期値を、Ａ／Ｄ変換器３が入力最大値Ｖ0を超える十分大きなレベル値の復調アナログ信号Ａ３を入力するように設定しておくことで、通常強度のアナログ信号Ａ１を入力した場合に、Ａ／Ｄ変換器３が入力最大値Ｖ0に近いレベルの復調アナログ信号Ａ３を入力することができるようになる。かかる場合には、ディジタル信号Ｄのビット列ｂ２〜ｂ８のほぼ全桁で復調アナログ信号Ａ３のレベルを表示することができるので、再生音声や画像の解像度は高くなる。この結果、レベルが小さな弱電界のアナログ信号Ａ１を受信する場合においても、音声や画像などを高解像度で再生することができる。
【実施例２】
【００２６】
図３は、この発明の第２実施例に係る自動利得制御回路のブロック図である。なお、図１に示したブロックと同一ブロックについては、同一符号を付して説明する。
この実施例の自動利得制御回路は、利得制御増幅手段として、上記可変利得増幅器１に代えて、固定利得増幅器１０と可変減衰器１１とを適用し、制御手段４の制御回路４１からのコントロール信号Ｃ１で可変減衰器１１を制御する構成とした点が、上記第１実施例と異なる。
【００２７】
具体的には、固定利得増幅器１０は、入力アナログ信号Ａ１を一定の利得で増幅する機器であり、可変減衰器１１は、復調器２から出力された復調アナログ信号Ａ３のレベルを所定減衰量で減衰させる機器である。
また、制御手段４の制御回路４１は、ＡＮＤ回路４０からの出力ビットＢが「１」である場合に、コントロール信号Ｃ１を可変減衰器１１に出力して、可変減衰器１１の減衰量を一定量増加させる回路である。
【００２８】
かかる構成により、入力アナログ信号Ａ１が、固定利得増幅器１０で増幅され、復調器２で復調されて、その復調アナログ信号Ａ３が可変減衰器１１に出力される。すると、復調アナログ信号Ａ３が可変減衰器１１において減衰され、アナログ信号Ａ４としてＡ／Ｄ変換器３に入力される。
【００２９】
このとき、Ａ／Ｄ変換器３の入力最大値Ｖ0を超えるようなアナログ信号Ａ４がＡ／Ｄ変換器３に入力された場合には、ビット列ｂ２〜ｂ８がオール「１」のディジタル信号ＤがＡＮＤ回路４０に入力されるので、「１」の出力ビットＢがＡＮＤ回路４０から制御回路４１に出力される。この結果、コントロール信号Ｃ１が制御回路４１から可変減衰器１１に出力され、可変減衰器１１の復調アナログ信号Ａ３に対する減衰量が一定量増加させられる。以後、さらに減衰されたアナログ信号Ａ４が可変減衰器１１からＡ／Ｄ変換器３に出力されることとなる。
この動作の繰り返しによって、Ａ／Ｄ変換器３に入力されるアナログ信号Ａ４が入力最大値Ｖ0より低いが近いレベルに収束する。
【００３０】
ところで、上記第１実施例及びこの実施例においても、利得増幅器の後段に復調器２を配した構成になっているが、上記第１実施例では、Ａ／Ｄ変換器３に入力させるアナログ信号Ａ３のレベル制御をＡ／Ｄ変換器３から遠い可変利得増幅器１で行う構成となっている。これに対して、この実施例では、当該レベル制御をＡ／Ｄ変換器３に近い可変減衰器１１で行う構成であるので、アナログ信号Ａ４の入力最大値Ｖ0への収束時間をを第１実施例よりも短くすることができるという効果がある。
【００３１】
この実施例においても、上記第１実施例と同様の理由により、固定利得増幅器１０が通常強度のアナログ信号Ａ１を入力した場合に、Ａ／Ｄ変換器３の入力最大値Ｖ0を超える十分大きなレベル値のアナログ信号Ａ４を出力するように、可変減衰器１１の初期値を設定することが好ましい。
その他の構成，作用及び効果は上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００３２】
図４は、この発明の第３実施例に係る自動利得制御回路のブロック図である。なお、図１〜図３に示したブロックと同一ブロックについては、同一符号を付して説明する。
この実施例の自動利得制御回路は、上記実施例で用いた復調器２に代えて、直交復調器２０を用い、Ａ／Ｄ変換手段として、上記Ａ／Ｄ変換器３と同機能の第１，第２のＡ／Ｄ変換器３１，３２を用いている。そして、制御手段４′を、上記ＡＮＤ回路４０と同機能の第１，第２のＡＮＤ回路４２，４３と、ＯＲ回路４４と、制御回路４１とで構成してある。
【００３３】
かかる構成により、入力アナログ信号Ａ１を増幅して得たアナログ信号Ａ２が直交復調器２０に入力されると、アナログ信号Ａ２が直交復調され、アナログのＩ信号Ａ３１とＱ信号Ａ３２とが直交復調器２０からＡ／Ｄ変換器３１，３２にそれぞれ出力される。そして、これらＡ／Ｄ変換器３１，３２において、アナログＩ信号Ａ３１，Ｑ信号Ａ３２がディジタル信号Ｄ１，Ｄ２にそれぞれ変換され、ディジタル信号Ｄ１，Ｄ２がＡＮＤ回路４２，４３にそれぞれ入力される。
【００３４】
このとき、例えば、Ｉ信号Ａ３１のレベルがＡ／Ｄ変換器３１の入力最大値Ｖ0よりも小さく、Ｑ信号Ａ３２のレベルがＡ／Ｄ変換器３２の入力最大値Ｖ0を超えるような場合には、ビット列ｂ２〜ｂ８に「０」を含んだディジタル信号Ｄ１がＡ／Ｄ変換器３１から制御手段４′のＡＮＤ回路４２に出力され、ビット列ｂ２〜ｂ８がオール「１」のディジタル信号Ｄ２がＡ／Ｄ変換器３２からＡＮＤ回路４３に出力されることとなる。
かかる場合には、「０」の出力ビットＢ１がＡＮＤ回路４０からＯＲ回路４４に入力され、「１」の出力ビットＢ２がＡＮＤ回路４３からＯＲ回路４４に入力されるので、ＯＲ回路４４において、これら出力ビットＢ１，Ｂ２の論理和が演算され、「１」の出力ビットＢがＯＲ回路４４から制御回路４１に出力される。この結果、制御回路４１からのコントロール信号Ｃによって、可変利得増幅器１がアナログ信号Ａ１に対する利得を減少させる。
したがって、この実施例の自動利得制御回路によれば、Ｉ信号Ａ３１，Ｑ信号Ａ３２の少なくとも一方のレベルがＡ／Ｄ変換器３１，３２の入力最大値Ｖ0を超える場合には、制御回路４１による可変利得増幅器１への利得減少制御が行われ、また、Ｉ信号Ａ３１，Ｑ信号Ａ３２の双方のレベルが入力最大値Ｖ0よりも低い場合には、可変利得増幅器１への利得減少制御が行われない。
その他の構成，作用及び効果は上記第１実施例と同様であるので、その記載は省略する。
【実施例４】
【００３５】
図５は、この発明の第４実施例に係る自動利得制御回路のブロック図である。なお、図１〜図４に示したブロックと同一ブロックについては、同一符号を付して説明する。
この実施例の自動利得制御回路は、可変利得増幅器１に代えて固定利得増幅器１０と第１，第２の可変減衰器１２，１３とを適用した点が、上記第３実施例と異なる。
かかる構成により、入力アナログ信号Ａ１を一定の利得で増幅して生成されたアナログ信号Ａ２が固定利得増幅器１０から直交復調器２０に入力されると、直交復調されたＩ信号Ａ３１とＱ信号Ａ３２とが可変減衰器１２，１３にそれぞれ出力され、減衰又は非減衰のＩ信号４１，Ｑ信号４２が可変減衰器１２，１３からＡ／Ｄ変換器３１，３２にそれぞれ入力される。そして、Ｉ信号Ａ４１，Ｑ信号Ａ４２の少なくとも一方のレベルがＡ／Ｄ変換器３１，３２の入力最大値Ｖ0を超える場合には、上記第３実施例と同様に、制御手段４′のＯＲ回路４４から「１」の出力ビットＢが制御回路４１に出力される。すると、コントロール信号Ｃ１が制御回路４１から可変減衰器１２，１３にそれぞれ出力され、可変減衰器１２，１３の減衰量が同時に一定量増加させられる。
その他の構成，作用及び効果は上記第２及び第３実施例と同様であるので、その記載は省略する。
【００３６】
なお、この発明は上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形及び変更が可能である。
例えば、上記実施例では、復調器２，２０を具備した自動利得制御回路の例について説明したが、復調器２，２０を具備しない自動利得制御回路をこの発明の範囲から除外する意ではない。
また、上記実施例では、先頭ビットｂ１をアナログ信号のレベルが正か負かを示す符号ビットとし、ビットｂ２からｂ８のビット列で、アナログ信号のレベルを示すディジタル信号に変換するＡ／Ｄ変換器３について説明したが、符号ビットｂ１を後尾に設けたディジタル信号に変換したり、または、アナログ信号のレベルを全ビット表示するディジタル信号に変換するＡ／Ｄ変換器を適用しても、上記実施例と同様の作用効果を奏することは勿論である。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１実施例に係る自動利得制御回路のブロック図である。
【図２】ディジタル信号のビット配列を示す概略図である。
【図３】この発明の第２実施例に係る自動利得制御回路のブロック図である。
【図４】この発明の第３実施例に係る自動利得制御回路のブロック図である。
【図５】この発明の第４実施例に係る自動利得制御回路のブロック図である。
【図６】従来技術の自動利得制御方式を示すブロック図である。
【図７】従来技術における時分割多重通信のタイムスロット構成を示す図である。
【符号の説明】
【００３８】
１…可変利得増幅器、  ２…復調器、  ３，３１，３２…Ａ／Ｄ変換器、  ４…制御手段、  １０…固定利得増幅器、  １１，１２，１３…可変減衰器、  ２０…直交復調器、  ４０，４２，４３…ＡＮＤ回路、  ４１…制御回路、  ４４…ＯＲ回路、  Ａ１，Ａ２，Ａ３，Ａ４…アナログ信号、  ｂ２〜ｂ８…ビット列、  Ｃ，Ｃ１…コントロール信号、  Ｄ，Ｄ１，Ｄ２…ディジタル信号、  Ａ３１…Ｉ信号、  Ａ３２…Ｑ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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