(57)【要約】【課題】サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅を狭くすると、クロックパルスＤＣＫ１とＤＣＫ２のデューティ差による書き込み電位差として、サンプリング周期幅の帯状のスジが顕著に現れる。【解決手段】映像信号Ｖｓｉｇを順次サンプリングするためのサンプリングパルスＳＰ１〜ＳＰｎを、サンプリングパルス生成回路１３２を用いて１系統のクロックパルスＤＣＫから生成し、当該サンプリングパルスＳＰ１〜ＳＰｎを用いてサンプリングスイッチ（水平スイッチ）１３３−１〜１３３−ｎによって映像信号Ｖｓｉｇを順にサンプリングし、信号線１７−１〜１７−ｎに書き込むようにする。【選択図】図１
2005351995.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、
水平走査の基準となる第１のクロックパルスおよび当該第１のクロックパルスに同期した１系統の第２のクロックパルスを生成するクロック生成手段と、
前記第１のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタと、
前記シフトレジスタから順次出力される前記転送パルスに同期して前記１系統の第２のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成するサンプリングパルス生成手段と、
前記サンプリングパルス生成手段で生成された前記サンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに供給するサンプリング手段と
を備えたことを特徴とする表示装置。
【請求項２】
前記サンプリングパルス生成手段は、
前記転送パルスに同期して前記第１のクロックパルスと同じパルス幅の第３のクロックパルスを順次生成するパルス生成手段と、
前記パルス生成手段で順次生成される前記第３のクロックパルスに同期して前記第２のクロックパルスを抜き取って前記サンプリングパルスとするスイッチ群とを有する
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記パルス生成手段は、前記転送パルスに同期して前記第１のクロックパルスを抜き取って前記第３のクロックパルスとする
ことを特徴とする請求項２記載の表示装置。
【請求項４】
前記パルス生成手段は、前記シフトレジスタから出力される自段の転送パルスと後段の転送パルスとの否定論理積をとって前記第３のクロックパルスとする
ことを特徴とする請求項２記載の表示装置。
【請求項５】
電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、
水平走査の基準となる第１のクロックパルスおよび当該第１のクロックパルスに同期した１系統の第２のクロックパルスを生成するクロック生成手段と、
前記第１のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタとを備えた表示装置の駆動方法であって、
前記シフトレジスタから順次出力される前記転送パルスに同期して前記１系統の第２のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成し、
この生成したサンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに書き込む
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、特に電気光学素子を含む画素が行列状に２次元配置されてなる表示装置および当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
電気光学素子を含む画素が行列状に２次元配置されてなる表示装置、例えば電気光学素子として液晶セルを用い、当該液晶セルを含む画素が行列状に２次元配置され、これら画素の行列状配列に対して行ごとに走査ラインが、列ごとに信号ラインが配線されてなる画素アレイ部と、この画素アレイ部の各画素を行単位で選択する垂直駆動回路と、この垂直駆動回路によって選択された行（以下、「選択行」と記す場合もある）の各画素に映像信号を書き込む水平駆動回路とを有するアクティブマトリクス型液晶表示装置において、点順次駆動方式は、例えばシリアル入力されるアナログ映像信号を１水平走査期間に亘って順次サンプリングし、このサンプリングした映像信号を選択行の画素に、対応する信号ラインを通して順に書き込む方式のものである。
【０００３】
この点順次駆動方式のアクティブマトリクス型液晶表示装置では、いわゆるクロックドライブ方式にて水平駆動を行う際に、オーバーラップサンプリングに起因する縦スジの発生を抑えるために、図７に示すように、水平走査の基準となる水平クロックパルスＨＣＫに対して周期が同じでかつデューティが小さい第２のクロックパルスＤＣＫを入力する一方、水平クロックパルスＨＣＫに同期して転送動作を行うシフトレジスタ１０１の各転送段（シフト段）から出力される転送パルスＨ１，Ｈ２，…を用いてクロック抜き取り回路１０２で第２のクロックパルスＤＣＫを抜き取り、この抜き取ったクロックパルスＤＣＫをサンプリングパルスＳＰ１，ＳＰ２，…として用いて水平スイッチ（サンプリングスイッチ）１０３にて映像信号Ｖｓｉｇのサンプリングを行うようにしている。
【０００４】
このとき、シフトレジスタ１０１から出力される転送パルスＨ１，Ｈ２，…のパルス幅が水平クロックパルスＨＣＫの周期幅と同じであることから、クロックパルスＤＣＫを抜き取る際に、自段のパルスに対して前段もしくは後段のパルスを抜き取ることがないようにするために、第２のクロックパルスＤＣＫとして位相が１８０°ずれた２系統のクロックパルスＤＣＫ１，ＤＣＫ２を入力し、一方のクロックパルスＤＣＫ１を偶数列のサンプリングパルスＳＰ１，ＳＰ３，…として、他方のクロックパルスＤＣＫ２を奇数列のサンプリングパルスＳＰ２，ＳＰ４，…としてそれぞれ用いるようにしている（例えば、特許文献１参照）。
【０００５】
また、高精細化に伴って特に水平方向の画素数が増えると、１系統で入力される映像信号Ｖｓｉｇを、限られた水平有効期間内で選択行の全画素について順番にサンプリングするためのサンプリング期間を十分に確保することが難しくなってくる。そこで、サンプリング期間を十分に確保するために、従来から、映像信号をＮ系統（Ｎは２以上の整数）で並列に入力する一方、水平方向のＮ個のドット（画素）を単位としてＮ個のサンプリングスイッチを設け、１つのサンプリングパルスでＮ個のサンプリングスイッチを同時に駆動することによってＮ画素単位（ユニット（相）単位）で順次書き込みを行うＮドット同時サンプリング駆動方式が採られている。このＮドット同時サンプリング駆動方式も、点順次駆動方式の概念に含まれるものとする。
【０００６】
ここで、同時サンプリング数Ｎが多くなると、映像信号Ｖｓｉｇをサンプリングして信号ライン１０４−１，１０４−２，…に書き込む水平スイッチ（サンプリングスイッチ）１０３を駆動するサンプリングパルスＳＰ１，ＳＰ２，…のトランジェントの抵抗・容量負荷によるなまりが悪化する。このサンプリングパルスＳＰ１，ＳＰ２，…の遅延やなまりはゴーストの発生の要因となる。ここで、ゴーストとは、正規の画素からずれて生じる望ましくない妨害像を言う。
【０００７】
ここで、ゴーストの発生原因について説明する。図８に、映像信号Ｖｓｉｇに含まれる黒レベルのピークを、Ｎ段（Ｎ列）の画素列に書き込む場合におけるゴーストの発生原因を模式的に示す。
【０００８】
初期段階、即ち通電して動作を安定させるエージング前では、サンプリングパルスＳＰ１，ＳＰ２，…の遅延は生じていないため、正確にＮ段のサンプリングパルスで映像信号Ｖｓｉｇの黒レベルをサンプリングできる。したがって、前ゴーストは発生しない。これに対してエージング後では、サンプリングパルスに遅延が生じるため、場合によっては前段（Ｎ−１段）のサンプリングパルスで映像信号Ｖｓｉｇの黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。
【０００９】
具体的には、液晶パネルを長時間使用することにより、サンプリングパルスＳＰ１，ＳＰ２，…が通過する回路系中に存在するトランジスタのホットキャリアストレスのため閾値電圧Ｖｔｈが増加し、その結果、サンプリングパルスＳＰ１，ＳＰ２，…が時間軸上の後ろ方向にドリフトするため前ゴーストが発生する。特に、上記トランジスタとして、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)を用いた場合、ＴＦＴのホットキャリアストレスによるサンプリングパルスＳＰ１，ＳＰ２，…の遅延幅は３０ｎｓｅｃ程度である。
【００１０】
【特許文献１】特開２００３−１２２３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅は、書き込み時間とゴーストマージン（＝サンプリングパルスのノンオーバーラップ時間）から決まる。ここに、書き込み時間は、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅内で信号ライン１０４−１，１０４−２，…に対して映像信号Ｖｓｉｇを書き込む時間であり、水平スイッチ（サンプリングスイッチ）１０３を形成するトランジスタのサイズや信号ライン１０４−１，１０４−２，…の容量などによって決まる。また、ゴーストマージンは、初期設定でゴーストが出ない状態からサンプリングパルスＳＰ１，ＳＰ２，…が遅延してゴーストが出る状態になる前までのサンプリングパルスＳＰ１，ＳＰ２，…の遅延時間であり、液晶パネルを駆動することによる閾値電圧Ｖｔｈのドリフト量による変移量によって決まる。
【００１２】
一般的に、ゴーストマージンは３０ｎｓｅｃ以上必要であり、水平クロックパルスＨＣＫの周期の１／２幅からゴーストマージンを引いた値がサンプリングパルスＳＰ１，ＳＰ２，…のパルス幅となる。一例として、ＸＧＡ（水平：１０２８ドット×垂直：７６８ドット）のグラフィック表示規格の液晶表示装置において、６ドット同時サンプリング駆動を行う場合には、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅は３０ｎｓｅｃ程度となる。
【００１３】
しかし、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅を３０ｎｓｅｃという狭パルス幅にすると、第２のクロックパルスＤＣＫ１とＤＣＫ２のデューティ差（デューティずれ）、即ち偶数列と奇数列のサンプリングパルスのデューティ差による書き込み電位差（ホールド電位差）として、図９に示すように、サンプリング周期幅（ここでは、６ドット周期幅）の帯状のスジが顕著に現れる。上記デューティ差は、第２のクロックパルスＤＣＫ１，ＤＣＫ２を生成する回路系が搭載される駆動ボートから水平スイッチ１０３までの伝送系の配線抵抗差、配線容量差、当該伝送系中に存在する各種回路（レベルシフト回路やインバータ回路等）の特性バラツキによって生じる。
【００１４】
帯状のスジが現れないようにするためには、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅を、偶数列と奇数列のサンプリングパルスのデューティ差による書き込み電位差が現れない程度に広げてサンプリング駆動を行うことになる。しかし、サンプリングパルスＳＰ１，ＳＰ２，…のパルス幅を広げるには、ゴーストマージンを本来必要な分よりも狭くせざるを得いため、ゴーストの発生が懸念される状態となる。
【００１５】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、偶数列と奇数列のサンプリングパルスのデューティ差（デューティずれ）に起因するサンプリング周期幅の帯状スジの発生を抑制できるとともに、ゴーストマージンを拡大できる表示装置および表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明では、電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、水平走査の基準となる第１のクロックパルスおよび当該第１のクロックパルスに同期した１系統の第２のクロックパルスを生成するクロック生成手段と、前記第１のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタとを備えた表示装置において、前記シフトレジスタから順次出力される前記転送パルスに同期して前記１系統の第２のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成し、この生成したサンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに書き込むことを特徴としている。
【００１７】
上記の構成において、映像信号を順次サンプリングするためのサンプリングパルスを１系統の第２のクロックパルスから生成することで、偶数列と奇数列のサンプリングパルスが共通のクロックパルスから作成されることになるため、偶数列と奇数列のサンプリングパルスを別々のクロックパルス（２系統のクロックパルス）から作成した場合に生ずる、レベルシフト回路等の特性や、配線抵抗、配線容量等のバラツキによる偶数列と奇数列のサンプリングパルスのデューティずれという概念が存在しなくなる。その結果、当該デューティずれに起因するサンプリング周期幅の帯状スジの発生が抑えられる。
【発明の効果】
【００１８】
本発明によれば、偶数列と奇数列のサンプリングパルスが共通のクロックパルスから生成されるため、両サンプリングパルスのデューティずれに起因するサンプリング周期幅の帯状スジの発生を抑制できるとともに、サンプリングパルスのノンオーバーラップ時間を広くできるためゴーストマージンを拡大できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２０】
図１は、本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。
【００２１】
図１から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、例えば２つの垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３、プリチャージ回路１４およびクロック生成回路１５を有する構成となっている。
【００２２】
画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査ライン１６−１〜１６−ｍが配線され、列ごとに信号ライン１７−１〜１７−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって液晶パネル１８を構成している。
【００２３】
図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００２４】
ＴＦＴ２１はゲート電極が走査ライン１６（１６−１〜１６−ｍ）に接続され、ソース電極が信号ライン１７（１７−１〜１７−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極および保持容量２３の他方の電極がコモンライン２４に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモンライン２４を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。
【００２５】
垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３およびプリチャージ回路１４は、例えば画素アレイ部１１と同じ基板（液晶パネル１８）上に集積される。２つの垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１を挟んで左右両側に配置されている。なお、ここでは、画素アレイ部１１の左右両側に垂直駆動回路１２Ａ，１２Ｂを配置するとしたが、１つの垂直駆動回路１２を画素アレイ部１１の左右の一方側にのみ配置する構成を採ることも可能である。垂直駆動回路１２Ａ，１２Ｂは、シフトレジスタやバッファ回路等によって構成されている。
【００２６】
これら垂直駆動回路１２Ａ，１２Ｂにおいて、各シフトレジスタは、垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫ（一般的には、互いに逆相のクロックパルスＶＣＫ，ＶＣＫＸ）に同期して順次シフトすることにより、各転送段で転送された転送パルスを走査パルスＶ１〜Ｖｍとして順に出力する。走査パルスＶ１〜Ｖｍは、画素アレイ部１１の走査ライン１６−１〜１６−ｍに与えられることによって画素２０を行単位で選択する。
【００２７】
水平駆動回路１３は、シフトレジスタ１３１、サンプリングパルス生成回路１３２およびサンプリングスイッチ（水平スイッチ）１３３−１〜１３３−ｎ等によって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して画素単位で映像信号Ｖｓｉｇを書き込む。水平駆動回路１３には、水平走査の開始を指令する互いに逆相の水平スタートパルスＨＳＴ，ＨＳＴＸと、水平走査の基準となる第１のクロックパルスである互いに逆相の２相の水平クロックパルスＨＣＫ，ＨＣＫＸと、水平クロックパルスＨＣＫ，ＨＣＫＸに同期した１系統の第２のクロックパルスである互いに逆相のクロックパルスＤＣＫ，ＤＣＫＸとが、液晶パネル１８の外部から与えられる。
【００２８】
これら水平スタートパルスＨＳＴ，ＨＳＴＸ、水平クロックパルスＨＣＫ，ＨＣＫＸおよび第２のクロックパルスＤＣＫ，ＤＣＫＸは、液晶パネル１８の外部に設けられたクロック生成回路１５で生成される。クロック生成回路１５においては、先述した垂直駆動回路１２Ａ，１２Ｂで用いる垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫ等の生成も行われる。なお、ここでは、クロック生成回路１５を液晶パネル１８外に設けるとしたが、液晶パネル１８上に搭載する構成を採ることも可能である。
【００２９】
水平スタートパルスＨＳＴ，ＨＳＴＸは、レベルシフト（Ｌ／Ｓ）回路３１において論理レベル（５［Ｖ］程度あるいはそれ以下）の振幅電圧から、液晶の駆動に必要な高振幅電圧にレベルシフト（レベル変換）され、単相の水平スタートパルスＨＳＴとしてシフトレジスタ１３１に供給される。
【００３０】
水平クロックパルスＨＣＫ，ＨＣＫＸは、レベルシフト回路３２において論理レベルの振幅電圧から、液晶の駆動に必要な高振幅電圧にレベルシフトされて単相のクロックパルスに変換された後、逆相パルス生成回路３３において再度互いに逆相の水平クロックパルスＨＣＫ，ＨＣＫＸに変換されて介してシフトレジスタ１３１に供給される。シフトレジスタ１３１は、単位回路（転送段／シフト段）が画素アレイ部１１の水平画素数ｎだけ縦続接続されてなり、水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ，ＨＣＫＸに同期して順次シフトすることにより、各転送段で転送された転送パルスＨ１〜Ｈｎを順に出力する。転送パルスＨ１〜Ｈｎは、サンプリングパルス生成回路１３２に供給される。
【００３１】
第２のクロックパルスＤＣＫ，ＤＣＫＸは、水平クロックパルスＨＣＫ，ＨＣＫＸの倍速周期のクロックパルス、即ち水平クロックパルスＨＣＫ，ＨＣＫＸの立ち上がりおよび立ち下がりの各タイミングを基準とし、当該水平クロックパルスＨＣＫ，ＨＣＫＸよりもパルス幅が狭いクロックパルスであり、レベルシフト回路３４において論理レベルの振幅電圧から、液晶の駆動に必要な振幅電圧にレベルシフト（レベル変換）され、単相のクロックパルスＤＣＫとしてサンプリングパルス生成回路１３２に供給される。
【００３２】
サンプリングパルス生成回路１３２は、シフトレジスタ１３１から順次出力される転送パルスＨ１〜Ｈｎに同期して１系統の第２のクロックパルスＤＣＫから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスＳＰ１〜ＳＰｎを順に生成する。サンプリングパルスＳＰ１〜ＳＰｎは、サンプリングスイッチ１３３−１〜１３３−ｎに与えられる。
【００３３】
サンプリングスイッチ１３３−１〜１３３−ｎは、サンプリングスイッチ１３３−１〜１３３−ｎに同期して、映像ライン１９を介して入力される映像信号Ｖｓｉｇを順次サンプリングすることにより、当該映像信号Ｖｓｉｇを信号ライン１７−１〜１７−ｎに順に書き込む。これにより、垂直駆動回路１２Ａ，１２Ｂによる垂直走査によって選択された画素行の各画素２０に対して、映像信号Ｖｓｉｇを画素単位で書き込む点順次駆動を実現できる。
【００３４】
プリチャージ回路１４は、水平走査を行うシフトレジスタや、当該シフトレジスタから順に出力されるプリチャージパルスに応答して動作するプリチャージスイッチ等によって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して、水平駆動回路１３による駆動によって画素単位で映像信号Ｖｓｉｇを書き込むのに先立って、所定レベルのプリチャージ信号Ｐｓｉｇを書き込む。
【００３５】
なお、ここでは、理解を容易にするために、映像信号Ｖｓｉｇを画素単位でサンプリングする方式に適用した場合を例に挙げて説明したが、高精細化に伴って水平方向の画素数が増えた際、限られた水平有効期間内で全画素に対して映像信号Ｖｓｉｇをサンプリングするためのサンプリング期間を十分に確保するために、映像信号ＶｓｉｇをＮ系統（Ｎは２以上の整数）で並列に入力する一方、水平方向のＮ個のドット（画素）を単位としてＮ個のサンプリングスイッチを組とし、１つのサンプリングパルスでＮ個のサンプリングスイッチを同時に駆動することによってＮ画素単位（ユニット（相）単位）で順次書き込みを行うＮドット（例えば、１２ドット、２４ドット、あるいは４８ドット等）同時サンプリング駆動方式のアクティブマトリクス型液晶表示装置にも同様に適用可能である。このＮドット同時サンプリング駆動方式も、映像信号Ｖｓｉｇやプリチャージ信号Ｐｓｉｇの書き込みを画素単位で行う点順次駆動方式の概念に含まれるものとする。
【００３６】
上記構成の本実施形態に係る点順次駆動方式アクティブマトリクス型液晶表示装置において、クロックドライブ方式にて水平駆動を行う水平駆動回路１３の具体的な回路構成、特にサンプリングパルス生成回路１３２の具体的な回路構成を特徴としている。以下に、水平駆動回路１３の実施例について具体例を挙げて説明する。
【００３７】
（実施例１）
図３は、実施例１に係る水平駆動回路１３Ａの構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００３８】
実施例１に係る水平駆動回路１３Ａにおいて、サンプリングパルスＳＰ１〜ＳＰｎを順に生成するサンプリングパルス生成回路１３２Ａは、第１のクロック抜き取り回路４１−１〜４１−ｎ、第２のクロック抜き取り回路４２−１〜４２−ｎ、逆相パルス生成回路４３−１〜４３−ｎおよび位相調整回路（ＡＰＣ；Phase Adjust Circuit）４４−１〜４４−ｎ等によって構成されている。
【００３９】
第１のクロック抜き取り回路４１−１〜４２−ｎにおいて、奇数列のクロック抜き取り回路４１−１，４１−３，…は、シフトレジスタ１３１から順に出力される奇数番目の転送パルスＨ１，Ｈ３，…に同期して、正相の水平クロックパルスＨＣＫを順に抜き取って抜き取りパルスＩ１，Ｉ３，…として奇数列の第２のクロック抜き取り回路４２−１，４２−３，…に供給する。偶数列のクロック抜き取り回路４１−２，４１−４，…は、シフトレジスタ１３１から順に出力される偶数番目の転送パルスＨ２，Ｈ４，…に同期して、逆相の水平クロックパルスＨＣＫＸを順に抜き取って抜き取りパルスＩ２，Ｉ４，…として偶数列の第２のクロック抜き取り回路４２−２，４２−４，…に供給する。
【００４０】
第２のクロック抜き取り回路４２−１〜４２−ｎは、第１のクロック抜き取り回路４１−１〜４１−ｎで順に抜き取られた抜き取りパルスＩ１〜Ｉｎ（第３のクロックパルス）に同期して、１系統のクロックパルスＤＣＫを抜き取ってサンプリングパルスＳＰ１〜ＳＰｎとして逆相パルス生成回路４３−１〜４３−ｎに供給する。なお、第１，第２のクロック抜き取り回路４１−１〜４１−ｎ，４２−１〜４２−ｎは、例えばトランジスタを用いたスイッチ回路によって構成される。
【００４１】
逆相パルス生成回路４３−１〜４３−ｎは、例えばインバータの組み合わせによって構成されており、単相のサンプリングパルスＳＰ１〜ＳＰｎから互いに逆相の２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸを生成する。位相調整回路４４−１〜４４−ｎは、例えばインバータの組み合わせによって構成されており、逆相パルス生成回路４３−１〜４３−ｎで生成された２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸ相互の位相が完全に逆相になるように、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸの位相調整を行う。
【００４２】
サンプリングスイッチ１３３−１〜１３３−ｎは、例えばＮｃｈトランジスタとＰｃｈトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチであり、映像信号Ｖｓｉｇを入力する映像ライン１９に各一端側が共通に接続され、各他端側が画素アレイ部１１の信号ライン１７−１〜１７−ｎの各一端にそれぞれ接続されている。これらサンプリングスイッチ１３３−１〜１３３−ｎは、互いに逆相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸに応答してオン（閉）状態になり、映像ライン１９を通して入力される映像信号Ｖｓｉｇを順次サンプリングすることにより、当該映像信号Ｖｓｉｇを信号ライン１７−１〜１７−ｎに書き込む。
【００４３】
図４は、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、転送パルスＨ１〜Ｈ４、抜き取りパルスＩ１〜Ｉ４、１系統のクロックパルスＤＣＫ、ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。
【００４４】
このタイミングチャートから明らかなように、実施例１に係るサンプリングパルス生成回路１３２Ａにおいて、転送パルスＨ１〜Ｈ４で先ず水平クロックパルスＨＣＫ，ＨＣＫＸを抜き取り、次にその抜き取った水平クロックパルスＨＣＫＸ又はＨＣＫ、即ち抜き取りパルスＩ１，Ｉ３，…又はＩ２，Ｉ４，…で、水平クロックパルスＨＣＫ，ＨＣＫＸに同期しかつ当該水平クロックパルスＨＣＫ，ＨＣＫＸよりもパルス幅が狭い１系統のクロックパルスＤＣＫを抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘとして順次出力することにより、隣り合う画素列のパルス間で相互にオーバーラップしない波形（ノンオーバーラップ波形）のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘを生成することができる。
【００４５】
（実施例２）
図５は、実施例２に係る水平駆動回路１３Ｂの構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００４６】
実施例２に係る水平駆動回路１３Ｂにおいて、サンプリングパルスＳＰ１〜ＳＰｎを順に生成するサンプリングパルス生成回路１３２Ｂは、ＮＡＮＤ回路５１−１〜５１−ｎ、クロック抜き取り回路５２−１〜５２−ｎ、逆相パルス生成回路５３−１〜５３−ｎおよび位相調整回路（ＡＰＣ）５４−１〜５４−ｎ等によって構成されている。
【００４７】
ＮＡＮＤ回路５１−１〜５２−ｎの各々は、シフトレジスタ１３１から順に出力される自段の転送パルスＨｉ（ｉ＝１，２，…ｎ）と後段の転送パルスＨｉ＋１との否定論理積（ＮＡＮＤ）をとることによってＮＡＮＤパルス（第３のクロックパルス）Ｉ１〜Ｉｎを順に生成し、クロック抜き取り回路５２−１〜５２−ｎに供給する。
【００４８】
クロック抜き取り回路５２−１〜５２−ｎは、ＮＡＮＤ回路５１−１〜５２−ｎで順に生成されたＮＡＮＤパルスＩ１〜Ｉｎに同期して、１系統のクロックパルスＤＣＫを抜き取ってサンプリングパルスＳＰ１〜ＳＰｎとして逆相パルス生成回路５３−１〜５３−ｎに供給する。なお、クロック抜き取り回路５２−１〜５２−ｎは、例えばトランジスタを用いたスイッチ回路によって構成される。
【００４９】
逆相パルス生成回路５３−１〜５３−ｎは、例えばインバータの組み合わせによって構成されており、単相のサンプリングパルスＳＰ１〜ＳＰｎから互いに逆相の２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸを生成する。位相調整回路５４−１〜５４−ｎは、例えばインバータの組み合わせによって構成されており、逆相パルス生成回路５３−１〜５３−ｎで生成された２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸ相互の位相が完全に逆相になるように、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸの位相調整を行う。
【００５０】
図６は、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、転送パルスＨ１〜Ｈ４、ＮＡＮＤパルスＩ１〜Ｉ４、１系統のクロックパルスＤＣＫ、ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。
【００５１】
このタイミングチャートから明らかなように、実施例２に係るサンプリングパルス生成回路１３２Ｂにおいて、先ずシフトレジスタ１３１から順に出力される自段の転送パルスＨｉと後段の転送パルスＨｉ＋１との否定論理積（ＮＡＮＤ）をとることによってＮＡＮＤパルスＩ１〜Ｉｎを生成し、次にその生成したＮＡＮＤパルスＩ１〜Ｉｎで水平クロックパルスＨＣＫ，ＨＣＫＸに同期しかつ当該水平クロックパルスＨＣＫ，ＨＣＫＸよりもパルス幅が狭い１系統のクロックパルスＤＣＫを抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘとして順次出力することにより、隣り合う画素列のパルス間で相互にオーバーラップしないノンオーバーラップ波形のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘを生成することができる。
【００５２】
上述したように、クロックドライブ方式にて水平駆動を行う点順次駆動方式のアクティブマトリクス型液晶表示装置において、映像信号Ｖｓｉｇを順次サンプリングするためのサンプリングパルスＳＰ１〜ＳＰｎを、上記実施例１又は２に係るサンプリングパルス生成回路１３２Ａ又は１３２Ｂを用いて１系統のクロックパルスＤＣＫから生成することにより、奇数列のサンプリングパルスＳＰ１，ＳＰ３，…と偶数列のサンプリングパルスＳＰ２，ＳＰ４，…が共通のクロックパルスＤＣＫから作成されることになるため、次のような作用効果をえることができる。
【００５３】
すなわち、奇数列と偶数列のサンプリングパルスを２系統のクロックパルスＤＣＫ１，ＤＣＫ２から作成した従来技術の場合に生ずる、レベルシフト回路３４等の特性や、配線抵抗、配線容量等のバラツキによる偶数列と奇数列のサンプリングパルスのデューティずれという概念が存在しなくなるため、当該デューティずれの影響を受けない。そのため、信号ライン１７−１〜１７−ｎのサンプリング電位は、信号ライン１７−１〜１７−ｎの全てにおいて同じであり、奇数段−偶数段でのサンプリング周期幅（ユニット周期幅）の帯状スジの発生を抑制できる。また、サンプリング周期幅の帯状スジを根本的に除去できる構成となっていることにより、クロックパルスＤＣＫのパルス幅を狭めてもサンプリング周期幅の帯状スジは発生しないため、クロックパルスＤＣＫのパルス幅を狭めることによってサンプリングパルスＳＰ１〜ＳＰｎのノンオーバーラップ時間を長く設定でき、ゴーストマージンの拡大も行える。
【００５４】
また、第２のクロックパルスＤＣＫを液晶パネル１８の外部から取り込む構成のシステムにあっては、２系統のクロックパルスＤＣＫ１，ＤＣＫ２を用いる従来技術では、クロックパルスＤＣＫ１，ＤＣＫ２の入力ピンが２個必要であったのに対して、本実施形態ではクロックパルスＤＣＫが１系統であることにより、入力ピンが１個で済むため、ピン数を削減できるという利点もある。
【００５５】
また、１系統のクロックパルスＤＣＫからサンプリングパルスＳＰ１〜ＳＰｎを生成する手段として、上記実施例１，２に係るサンプリングパルス生成回路１３２Ａ，１３２Ｂを用いることにより、１系統のクロックパルスＤＣＫから隣り合う画素列のパルス間で相互にオーバーラップしないノンオーバーラップ波形のサンプリングパルスＳＰ１〜ＳＰ４を、簡単なスイッチ回路や論理回路の組み合わせるによる極めて簡単な回路構成によって生成することができる。
【００５６】
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ（(electro luminescence) 素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなり、クロックドライブ方式にて水平駆動を行う点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
【産業上の利用可能性】
【００５７】
本実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、一般的な映像表示装置として用いることができる他、例えば、投射型液晶表示装置（液晶プロジェクタ装置）において、液晶ライトバルブとして用いることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図２】画素（画素回路）の回路構成の一例を示す回路図である。
【図３】実施例１に係る水平駆動回路の構成を示すブロック図である。
【図４】実施例１に係る水平駆動回路に用いるクロックパルスのタイミング関係を示すタイミングチャートである。
【図５】実施例２に係る水平駆動回路の構成を示すブロック図である。
【図６】実施例２に係る水平駆動回路に用いるクロックパルスのタイミング関係を示すタイミングチャートである。
【図７】従来例に係る水平駆動回路を示す構成図である。
【図８】ゴーストの発生原因についての説明図である。
【図９】サンプリング周期幅の帯状スジの発生原因についての説明図である。
【符号の説明】
【００５９】
１１…画素アレイ部、１２Ａ，１２Ｂ…垂直駆動回路、１３（１３Ａ，１３Ｂ）…水平駆動回路、１４…プリチャージ回路、１５…クロック生成回路、１６（１６−１〜１６−ｍ）…操作ライン、１７（１７−１〜１７−ｎ）…信号ライン、１８…液晶パネル、１９…映像ライン、２０…画素、２１…ＴＦＴ（画素トランジスタ）、２２…液晶セル、２３…保持容量、４１−１〜４１−ｎ…第１のクロック抜き取り回路、４２−１〜４２−ｎ…第２のクロック抜き取り回路、４３−１〜４３−ｎ，５３−１〜５３−ｎ…逆相パルス生成回路、４３−１〜４３−ｎ，５３−１〜５３−ｎ…逆相パルス生成回路、４４−１〜４４−ｎ，５４−１〜５４−ｎ…位相調整回路（ＡＰＣ）、５１−１〜５１−ｎ…ＮＡＮＤ回路、５２−１〜５２−ｎ…クロック抜き取り回路、１３１…シフトレジスタ、１３２，１３２Ａ，１３２Ｂ…サンプリングパルス生成回路、１３３−１〜１３３−ｎ…サンプリングスイッチ（水平スイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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