(57)【要約】【課題】  実装または貼着された半導体素子の厚さや平行度や動作特性について、誤差やばらつきが抑制された、品質の良好な半導体装置を、高い歩留まりで製造することのできる製造方法およびそれによって製造される半導体装置を提供する。【解決手段】  個々のチップ状に分割された半導体素子２を、複数個、その半導体素子２としての素子構造２１が作り込まれた表面が基板１の表面に対して対面するように貼合樹脂５で貼着する。次いで、半導体素子２の全個を、素子構造２１が作り込まれた表面とは反対側の裏面から薄片化し、さらにその薄片化してなる裏面３１に光学部材３などを付設する。個々の半導体素子２はそれぞれ独立して個別にアライメントされて基板１の表面に対して精確に貼着または実装される。【選択図】        図１
2005142300.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面上に、個々のチップ状に分割された複数個の半導体素子が、当該半導体素子としての素子構造が作り込まれた表面を前記基板の表面に対して対面するように貼着または実装されており、かつ前記素子構造の作り込まれた表面とは反対側の裏面で薄片化されている
ことを特徴とする半導体装置。
【請求項２】
前記半導体素子の薄片化が行われた側の面上に、第２の半導体素子または能動素子が実装されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子の薄片化が行われた側の面上に、配線が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体素子の薄片化が行われた側の面上に、光学部材が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記光学部材が、カラーフィルタである
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記光学部材が、オンチップレンズである
ことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記半導体素子が前記基板の表面上に、透明接着剤によって貼着されており、前記基板には、前記半導体素子の位置合わせを行うためのアライメントマークが設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項８】
基板の表面上に、個々のチップ状に分割された半導体素子を、複数個、当該半導体素子としての素子構造が作り込まれた表面を前記基板の表面に対して対面するように貼着または実装する工程と、
前記半導体素子の全個を、前記素子構造が作り込まれた表面とは反対側の裏面から薄片化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
機械的研削法またはＣＭＰ法もしくはエッチング法の少なくともいずれか１種類を用いて前記薄片化を行う
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子の薄片化が行われた側の面上に、配線を形成する工程をさらに含む
ことを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記半導体素子の薄片化が行われた側の面上に、光学部材を形成または付設する工程をさらに含む
ことを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記光学部材として、カラーフィルタを形成または付設する
ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記光学部材として、オンチップレンズを形成または付設する
ことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記基板の表面上に前記半導体素子を透明接着剤によって貼着するものとし、
前記基板にアライメントマークを設けておき、前記透明接着剤を透過して前記アライメントマークを光学的に把握しながら、前記基板の表面上に前記半導体素子の位置合わせを行う
ことを特徴とする請求項８記載の半導体装置。
【請求項１５】
前記アライメントマークを光学的に把握しながら、前記半導体素子の薄片化が行われた側の面上に、配線を形成する
ことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記アライメントマークを光学的に把握しながら、前記半導体素子の薄片化が行われた側の面上に、光学部材を形成または付設する
ことを特徴とする請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えばカラーフィルタやオンチップフィルタを半導体素子上に備えた撮像装置などに好適な半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサやＣＣＤ（Charge Coupled Device）撮像装置などを作製するにあたり、Ｓｉウェハのような半導体基板の表裏両面のうちの一方の面（これを表面とする）に、イメージセンサや撮像素子として必要な素子構造を形成した後、その素子構造が形成された表面とは反対側の面（これを裏面とする）から例えばＣＭＰ（Chemical Mechanical Polishing）法などによって研削（研磨）して、その半導体基板を薄片化することが行われている。
【０００３】
このような薄片化を、例えば近年の典型的な手法であるＣＭＰ法によって行う場合、薄片化のための専用の支持基板を用意し、その支持基板に対して平行度を高精度に保ちながらウェハ状態の半導体基板を貼り合わせ、その支持基板に半導体基板を機械的に（物理的に）支持させつつ、ＣＭＰによる研削および研磨を行うことで、半導体基板の薄片化を実現するようにしている。
【特許文献１】特開平８−７００７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、支持基板に対してウェハ状態の半導体基板の全面に亘って水平度を高精度に保ちながら、支持基板と半導体基板とを貼り合わせることは、実際には容易なことではなく、無視できない平行度の誤差が発生する虞がある。すなわち、支持基板に対する半導体基板の姿勢に極めて僅かな傾きθが生じても、その角度は半導体基板の一端と他端とではその間の距離Ｌに比例してＬｔａｎθで大きくなるので、そのようなごく僅かな傾きを許しただけでも、その後のＣＭＰ工程等で半導体基板の各素子の研削後の厚さに、無視できない、不良品と評価せざるを得ないようなばらつきが発生してしまうこととなる。あるいは、部分的に薄く研削し過ぎた素子ができることになる。このような不都合な事態が生じる結果、半導体装置としての製造歩留まりが低下するという問題や、装置の動作特性不良・劣化等が発生してしまうという問題があった。
【０００５】
また、１枚のＳｉ（シリコン）ウェハのような半導体基板に作り込まれた複数の素子は、必ずしもその全てが良品であるとは限らないので、上記のような１枚の半導体基板を用いて欠陥のないイメージセンサや撮像装置を作製するためには、全ての素子に亘って良品である半導体基板のみしか使用できないので、そのような１枚の全面に亘って欠陥のない半導体基板のみを選択し、一つでも欠陥のある半導体基板は使用できないということも含めると、全体的な製造歩留まりが低いものとなってしまう傾向にある。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、半導体素子の厚さや平行度や動作特性について、誤差やばらつきが抑制された、品質の良好な半導体装置を、高い歩留まりで製造することのできる製造方法およびそれによって製造される半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、基板の表面上に、個々のチップ状に分割された半導体素子を、複数個、その半導体素子としての素子構造が作り込まれた表面が基板の表面に対して対面するように貼着または実装し、半導体素子の全個を、素子構造が作り込まれた表面とは反対側の裏面から薄片化してなるものである。
【０００８】
本発明の半導体装置の製造方法は、基板の表面上に、個々のチップ状に分割された半導体素子を、複数個、その半導体素子としての素子構造が作り込まれた表面を基板の表面に対して対面するように貼着または実装する工程と、半導体素子の全個を、その素子構造が作り込まれた表面とは反対側の裏面から薄片化する工程とを含んでいる。
【０００９】
本発明の半導体装置またはその製造方法では、個々のチップ状に分割された半導体素子は、複数個、その半導体素子としての素子構造が作り込まれた表面が基板の表面に対して対面するように貼着または実装される。その後、半導体素子の全個は、素子構造が作り込まれた表面とは反対側の裏面から薄片化される。これにより、個々の半導体素子が、それぞれ独立して個別に、基板の表面に対して精確に貼着または実装される。
【００１０】
なお、基板の表面上に半導体素子を透明接着剤によって貼着するものとし、基板にアライメントマークを設けておいて、透明接着剤を透過してアライメントマークを光学的に把握しながら、基板の表面上に半導体素子の位置合わせを行うようにすることなども可能である。このようにすることによって、より確実かつ容易に、個々の半導体素子を基板の表面上に精確に貼着または実装することが可能となるからである。
【００１１】
さらには、半導体素子の薄片化が行われた側の面上に、配線を形成したり、カラーフィルタのような光学部材を形成するようにしてもよい。
【発明の効果】
【００１２】
本発明の半導体装置または半導体装置の製造方法によれば、個々のチップ状に分割された半導体素子を、複数個、その半導体素子としての素子構造が作り込まれた表面が基板の表面に対して対面するように貼着または実装し、その後、半導体素子の全個を、素子構造が作り込まれた表面とは反対側の裏面から薄片化することで、個々の半導体素子がそれぞれ独立して個別に基板の表面に対して精確に貼着または実装されるようにしたので、半導体素子の厚さや取り付け姿勢や動作特性についての誤差やばらつきが抑制された、品質の良好な半導体装置を、高い歩留まりで簡易に製造することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は、本発明の一実施の形態に係る半導体装置の主要部の構成を表したものである。  この半導体装置は、基板１と、複数個の半導体素子２と、光学部材３とを、その主要部として備えている。
【００１５】
さらに詳細には、この半導体装置は、基板１の表面上に、個々のチップ状に分割された複数個の半導体素子２を、その半導体素子２としての素子構造２１が作り込まれた表面が基板１の表面に対して対面するように貼着し、それら全ての半導体素子２の素子構造２１が作り込まれた表面とは反対側の裏面から研削処理を施すなどして薄片化し、その薄片化してなる裏面３１上にカラーフィルタのような光学部材（または光学素子）３または第２の素子もしくは配線などを設けて、その主要部が構成されている。
【００１６】
このような構成により、この半導体装置は、各半導体素子２の厚さや動作特性の誤差やばらつきが抑制された、品質が良好でかつ高歩留まりで製造することのできるものとなっている。また、欠陥を有する半導体素子については、あらかじめ検査して、１つの基板１に実装または貼着される全ての半導体素子２を良品のみとすることができるので、出来上がった半導体装置の不良発生率を低減してその製造コストの低廉化を達成することができるものとなっている。
【００１７】
基板１は、例えばＳｉ基板や、セラミックス基板、ガラス基板、あるいはエポキシ基板やポリイミド基板のような樹脂製基板などが可能である。また、この基板１自体にも回路素子や配線等を作り込むようにしてもよく、あるいはそのような構造のない、単なる支持基板としてもよい。
【００１８】
複数個の半導体素子２は、そのそれぞれが、例えばその表面に素子構造２１が作り込まれたＳｉウェハを切断し、そのうちから良品のみを選択してなる半導体チップである。これら全ての半導体素子２は、素子構造２１が作り込まれた表面が基板１の表面に対して対面するように貼合樹脂によって貼着され、その反対側の面である裏面から例えば機械的研削法またはＣＭＰ法あるいはウェットエッチング法などによる研削または研磨もしくは蝕刻加工によって薄片化してなるものである。半導体素子２は、この半導体装置が例えばカラー撮像装置やカラーイメージセンサの場合には、ＣＣＤや半導体受光素子などが可能である。
【００１９】
貼合樹脂５としては、例えば紫外線硬化型エポキシ樹脂接着剤のような透明性が高くてかつ確実な接着性を備えたものが望ましい。この貼合樹脂５を透明性の高いものとすることで、基板１の表面に設けられたアライメントマーク４の光学的な把握が可能となり、延いてはそのアライメントマーク４を用いた個々の半導体素子２の基板１に対する精確なアライメントを、確実かつ簡易なものとすることができるからである。また、光学部材３等のアライメントについても同様に確実かつ簡易なものとすることができるからである。
【００２０】
但しここで、このような貼合樹脂５を用いた基板１と半導体素子２との貼着のみには限定されず、この他にも、例えばボールボンディング法などのようなフリップチップ的な実装法によって、基板１上に半導体素子２を表面実装することなども可能である。
【００２１】
光学部材３は、この半導体装置が例えばカラー撮像装置やカラーイメージセンサの場合には、カラーフィルタまたはダイクロイックフィルタもしくはオンチップレンズなどが可能である。
【００２２】
あるいは、半導体素子２の裏面３１上に付設可能なものとしては、光学部材３の他にも、例えば図２および図３に示したように、半導体素子２とは別の第２の素子６として受動素子や能動素子、あるいは配線または配線構造のみを備えた配線専用チップ（いずれも図示省略）などを、一つの半導体素子２当りに単数個または複数個設けることなども可能である。なお、図３は図２に示したＡの部分を拡大した図である。
【００２３】
なお、半導体素子２の裏面３１上に付設される第２の素子６や光学部材３についても、その裏面を研削加工によって薄片化したり研磨加工によって平滑化することなども可能である。
【００２４】
次に、この半導体装置の製造方法について説明する。図４ないし図８は、その製造プロセスの主要な流れを表したものである。
【００２５】
まず、図４に示したような、各チップごとを位置合わせするためのアライメントマーク４が表面に設けられた基板１を用意する。
【００２６】
そしてその基板１の表面上に、図５に示したように、アライメントマーク４を用いて、位置合わせを行うと共に基板１の表面に対する半導体素子２の表面の平行度を所定の精度内に収まるように制御しながら、図６に示したように、各半導体素子２を実装または貼着する（本実施の形態では、貼合樹脂５を用いて貼着するものとしたことは、既述の通りである）。
【００２７】
このとき、基板１の全体的な面積は大きくても、個々の半導体素子２の一つ一つの表面の面積は小さく、また個々の半導体素子２ごとに独立してアライメント制御を行うことができるので、その小さい面積の個々の半導体素子２ごとに、平行度も位置も共に精確なアライメントを、簡易に行うことが可能となる。
【００２８】
続いて、実装または貼着された全ての半導体素子２を、その裏面から、例えば機械的研削法またはＣＭＰ法あるいはウェットエッチング法などによる研削または研磨もしくは蝕刻加工によって、図７に示したように薄片化する。
【００２９】
このとき、個々の半導体素子２は、図５，図６で示した工程で既に精確な平行度で正確な高さに揃えて実装または貼着された状態になっているので、それら全ての半導体素子２について均一な厚さおよび平滑度に研削または研磨することが可能な前提条件が整っていることになる。これにより、半導体素子２の厚さや平行度や動作特性についての誤差やばらつきを抑制ないし解消した品質の良好な半導体装置を、高い歩留まりで簡易に製造することが可能となる。
【００３０】
このようにして薄片化された各半導体素子２の裏面３１に、例えば図８に示したように第２の素子６を実装する。あるいは第２の素子６の代りにカラーフィルタやオンチップレンズのような光学部材３、または配線基板１などを、貼着または実装する。
【００３１】
このときの第２の素子６や光学部材３の基板１に対するアライメントについても、基板１に設けられたアライメントマーク４を用いて、精確かつ簡易に行うことができる。すなわち、アライメントマーク４は、基板１の表面に配列されている各半導体素子２どうしの間（各半導体素子２の実装の間隙部分）に設けられており、しかもそのアライメントマーク４は個々の半導体素子２の実装または貼着では邪魔されることがなく（本来、半導体素子２のアライメント用に設けているのであるから半導体素子２によってアライメントマーク４が覆われることはない筈であり）、かつ貼合樹脂５を透明のものとしているので、個々の半導体素子２が実装または貼着された後に、その個々の半導体素子２の裏面３１に対して第２の素子６等を実装または貼着する際のアライメント工程でも、アライメントマーク４を光学的に利用することが可能になる。
【００３２】
以上のように、本実施の形態に係る半導体装置およびその製造方法によれば、半導体素子２の厚さや取り付け姿勢や動作特性についての誤差やばらつきが抑制された、品質の良好な半導体装置を、簡易な製造プロセスによって、高い歩留まりで実現することができる。なお、図示は省略したが、上記のようにして半導体素子２を実装または貼り合わせた後に、基板１を切断するなどして個々の半導体素子を分離し、それぞれの半導体素子２が個々に独立した半導体装置となるようにしてもよいことは言うまでもない。
【比較例】
【００３３】
図９〜図１３は、比較例として、従来から行われている一般的なＣＭＰ法等によって半導体基板９０１を薄板化してなる半導体装置の主要な製造工程の流れを表したものである。
【００３４】
まず、図９に示したような一般的なＳｉ基板のような半導体基板９０１に、例えばＣＣＤまたは撮像素子などのような素子構造９２１を作り込む。
【００３５】
続いて、図１０に示したように、その半導体基板９０１の素子構造９２１が作り込まれた表面を基板１の表面に対面するように配置し、図１１に示したように、接着剤９０５によって貼り合わせる。
【００３６】
そして基板１に半導体基板９０１を貼り合わせた状態で、例えばＣＭＰ法によって、図１２に示したように半導体基板９０１をその裏面側から薄板化する。
【００３７】
その薄板化された半導体基板９０１の裏面９３１に、例えば図１３に示したように第２の素子６、または光学部材３もしくは配線などを、実装または貼着もしくは付設する。
【００３８】
このような比較例の半導体装置およびその製造方法では、基板１と半導体基板９０１との平行度が所定の精度となるように、両者の相対的な姿勢を制御しながら貼り合わせを行うことが要求されるが、基板１も半導体基板９０１もほぼ同じような大きな面積（個々の半導体素子と比較すると明らかにかなり大きな面積）であるため、そのような大きな面積に亘って良好な平行度を保つようにすることは容易ではなく、基板１と半導体基板９０１との平行度や、基板１の表面からの半導体基板９０１の裏面３１の高さなどに、無視できない有意な誤差が発生しやすい傾向にある。
【００３９】
従ってまた、貼り合わせ工程の後に行われる薄板化の工程で、半導体基板９０１の全面中には、部分的に削り過ぎて薄くなり過ぎた部分や厚過ぎる部分などが発生したり、甚だしくは薄く削られ過ぎて素子構造９２１までが部分的に削れてしまい、素子欠陥等が発生する虞などもある。
【００４０】
また、１枚の半導体基板９０１の中に、あらかじめ実質的に欠陥を有する素子が存在していると、それだけを１枚の半導体基板９０１から取り外すことができないので、その１枚の半導体基板９０１全部が使用できなくなってしまい、極めて無駄が多く、製造コストの高額化の要因となるといった不都合もある。
【００４１】
また、第２の素子６または光学部材３等を半導体基板９０１の裏面９３１に実測または着設する際に、半導体基板９０１の裏面９３１にはアライメントマーク４が無いので（あるいは薄板化する前の半導体基板の裏面にアライメントマークが設けられていたとしても、その裏面から薄板化することで研削されて無くなってしまうので）、研削等によって薄板化してなる裏面９３１に、別段に新たなアライメントマークを新設するか、あるいはアライメントマーク無しで他の煩雑な方法によってアライメントを行わねばならず、その工程が煩雑なものとなる。
【００４２】
しかし、本実施の形態に係る半導体装置およびその製造方法によれば、個々の半導体素子２を各々独立して基板１上に貼着または実装してから薄片化しているので、上記の比較例のような不都合の全てを解消または回避して、半導体素子２の厚さや取り付け姿勢や動作特性についての誤差やばらつきを抑制して、品質の良好な半導体装置を簡易な製造プロセスによって高い歩留まりで実現することが可能となる。
【産業上の利用可能性】
【００４３】
本発明の半導体装置およびその製造方法は、例えばカラーフィルタやオンチップフィルタあるいは第２の素子６（受動素子など）等を個々の半導体素子２上に備えた半導体撮像装置や半導体装置などに適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態に係る半導体装置の主要部の構成を表した図である。
【図２】第２の素子を半導体素子の裏面に付設してなる半導体装置の主要部の構成を表した図である。
【図３】図２に示した半導体装置における第２の素子が付設された部分を拡大して表した図である。
【図４】本発明の一実施の形態に係る半導体装置の製造プロセスの主要な流れを表した図である。
【図５】図４に続く工程図である。
【図６】図５に続く工程図である。
【図７】図６に続く工程図である。
【図８】図７に続く工程図である。
【図９】比較例として、従来から行われている一般的なＣＭＰ法等による製造工程を説明するための図である。
【図１０】図９に続く、従来から行われている一般的なＣＭＰ法等による製造工程を説明するための図である。
【図１１】図１０に続く、従来から行われている一般的なＣＭＰ法等による製造工程を説明するための図である。
【図１２】図１１に続く、従来から行われている一般的なＣＭＰ法等による製造工程を説明するための図である。
【図１３】図１２に続く、従来から行われている一般的なＣＭＰ法等による製造工程を説明するための図である。
【符号の説明】
【００４５】
１…基板、２…半導体素子、３…光学部材、４…アライメントマーク、５…貼合樹脂、６…第２の素子、２１…素子構造、３１…半導体素子の裏面
【図１】
2005142300.tif 000003
【図２】
2005142300.tif 000004
【図３】
2005142300.tif 000005
【図４】
2005142300.tif 000006
【図５】
2005142300.tif 000007
【図６】
2005142300.tif 000008
【図７】
2005142300.tif 000009
【図８】
2005142300.tif 000010
【図９】
2005142300.tif 000011
【図１０】
2005142300.tif 000012
【図１１】
2005142300.tif 000013
【図１２】
2005142300.tif 000014
【図１３】
2005142300.tif 000015