(57)【要約】【課題】  イオン注入条件のマージンを拡大することができ、さらに、トランジスタ特性の良好な半導体装置を提供する。【解決手段】  半導体装置１００は、ガラス基板１と、ガラス基板１上に形成された薄膜トランジスタ１９とを備える。薄膜トランジスタ１９は、ソースおよびドレイン領域３を含み、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜４と、半導体膜４を覆う層間絶縁膜６とを有する。ソースおよびドレイン領域３には、半導体膜４を覆う層間絶縁膜６を介してイオンドーピング法によりｎ型不純物がドープされている。ｎ型不純物濃度の深さ方向のピークが半導体膜４中に位置する。【選択図】        図２
2005079319.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された薄膜トランジスタとを備え、
前記薄膜トランジスタは、
前記基板の上に形成され、ソースおよびドレイン領域を含み、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜と、
前記半導体膜を覆う層間絶縁膜とを含み、
前記ソースおよびドレイン領域には、前記半導体膜を覆う前記層間絶縁膜を介してイオンドーピング法によりｎ型不純物がドープされており、
前記ｎ型不純物濃度の深さ方向のピークが前記半導体膜中に位置する、半導体装置。
【請求項２】
基板と、
前記基板上に形成された薄膜トランジスタとを備え、
前記薄膜トランジスタは、
前記基板の上に形成され、ソースおよびドレイン領域を含み、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜と、
前記半導体膜を覆う層間絶縁膜とを含み、
前記ソースおよびドレイン領域には、前記半導体膜を覆う前記層間絶縁膜を介してイオンドーピング法によりｎ型不純物がドープされており、
ｎ型不純物濃度の深さ方向のピークが前記層間絶縁膜中に位置する、半導体装置。
【請求項３】
前記半導体膜の膜厚が２０ｎｍ以上７０ｎｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記層間絶縁膜の膜厚が２０ｎｍ以上１００ｎｍ以下である、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｎ型不純物のドープ量が５×１０14／ｃｍ2以上５×１０15／ｃｍ2以下である、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｎ型不純物はリンである、請求項１から５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）レーザの第２高調波を用いたレーザアニール法（以下、ＹＡＧ法という）により形成した多結晶シリコンを用いた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
低温多結晶シリコンを用いた駆動回路内蔵型の液晶表示装置においては、スイッチング素子として、薄膜トランジスタ（以下、ＴＦＴともいう）が用いられている。
【０００３】
低温多結晶シリコンを用いたｎ型ＴＦＴは、従来は以下の方法で製造される。
【０００４】
まず、ガラス基板上に下地保護膜、アモルファスシリコン膜を順次形成した後、エキシマレーザを用いたレーザアニール法（以下、ＥＬＡ法という）により、アモルファスシリコン膜を多結晶シリコン膜とする。この後、シリコン膜をパターニングして島状のシリコン膜とする。次に、シリコン膜および基板の表面にゲート絶縁膜、ゲート電極用導電膜を形成し、この導電膜をパターニングしてゲート電極とする。
【０００５】
次に、ゲート電極をマスクとして、リンイオンなどのｎ型不純物をシリコン膜に注入する。その結果、シリコン膜にはゲート電極に対して自己整合的（セルフアライン的）にｎ型のソースおよびドレイン領域が形成される。一方、ｎ型不純物が導入されなかったシリコン膜部分はチャネル領域となる。
【０００６】
次に、ゲート電極および基板表面を覆うように層間絶縁膜を形成し、この層間絶縁膜およびゲート絶縁膜に、高濃度ｎ型領域（ソースおよびドレイン領域）に達するコンタクトホールを形成する。このコンタクトホールを介してソースおよびドレイン領域と電気的に接続するソースおよびドレイン電極を形成する。
【０００７】
また、従来Ｎｄ：ＹＡＧレーザを照射してシリコンを結晶化させる技術がたとえば特開２００１−２８４４８号公報（特許文献１）に開示されている。
【特許文献１】特開２００１−２８４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したＥＬＡ法により多結晶化したシリコン膜の結晶粒径は０．２〜０．３μｍと小さく結晶性が高くないことから、リンイオンなどのｎ型不純物をイオンドーピング法で導入した場合、イオン注入ダメージによって結晶が破壊され、非晶質化しやすいという問題があった。
【０００９】
一旦非晶質化した場合には、この後の工程で加わる熱処理では結晶性が十分に回復せず、ソースおよびドレイン領域の抵抗が高くなり、トランジスタのオン電流の低下などを引起す原因となる。このため、リンイオンなどの不純物をシリコン膜にドーピングする際には、加速電圧やドープ量に制限が加わることになる。
【００１０】
また、特開２００１−２８４４８号公報で記載された技術でも、結晶性の高いシリコンを得られないという問題があった。
【００１１】
この発明は上述のような問題点を解決するためになされたものであり、イオン注入条件のマージンを拡大することができ、さらにトランジスタ特性の良好な薄膜トランジスタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明に従った半導体装置は、基板と、基板上に形成された薄膜トランジスタとを備える。薄膜トランジスタは、半導体基板の上に形成され、ソースおよびドレイン領域を含み、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜と、半導体膜を覆う層間絶縁膜とを有する。ソースおよびドレイン領域には、半導体膜を覆う層間絶縁膜を介してイオンドーピング法によりｎ型不純物がドープされている。ｎ型不純物濃度の深さ方向のピークが半導体膜中に位置する。
【００１３】
このように構成された半導体装置では、ＹＡＧ法を用いて多結晶シリコン膜の結晶性を高め、イオン注入ダメージによる非晶質化に対する耐性を高めることによって、イオン注入処理条件のマージンを拡大している。さらに、ｎ型不純物濃度の深さ方向のピークが半導体膜中に位置するため、半導体膜中の不純物濃度を高くすることができ、ソースおよびドレイン領域の低抵抗化が実現できる。これにより、トランジスタ特性が向上する。
【発明の効果】
【００１４】
この発明に従えば、イオン注入処理条件のマージンを拡大し、かつ、トランジスタ特性が向上した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態において、同一または相当する部分については同一の参照符号を付し、その説明は繰返さない。
【００１６】
（実施の形態１）
図１は、この発明の実施の形態１に従った半導体装置の断面図である。図２は、図１中のＩＩで囲んだ部分を拡大して示す断面図であり、図２の（Ａ）は半導体装置の断面図であり、図２の（Ｂ）は、図２の（Ａ）中のＩＩＢ−ＩＩＢ線に沿った半導体装置内での不純物濃度を示すグラフである。
【００１７】
図１および図２を参照して、この発明の実施の形態１に従った半導体装置は、基板としてのガラス基板１と、ガラス基板１上に形成された薄膜トランジスタ１９（画素用薄膜電界効果トランジスタ１９）とを備える。薄膜トランジスタ１９は、ガラス基板１上に形成され、ソースおよびドレイン領域３を含み、Ｎｄ：ＹＡＧ（イットリウム−アルミニウム−ガーネット）第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜４と、半導体膜４を覆うゲート絶縁膜としての層間絶縁膜６とを有する。ソースおよびドレイン領域３には、半導体膜４を覆う層間絶縁膜６を介してイオンドーピング法によりｎ型不純物がドープされている。ｎ型不純物濃度の深さ方向のピークが半導体膜４中に位置する。
【００１８】
半導体膜４の膜厚が２０ｎｍ以上７０ｎｍ以下である。層間絶縁膜６の膜厚が２０ｎｍ以上１００ｎｍ以下である。ソースおよびドレイン領域３でのｎ型不純物のドープ量は５×１０14／ｃｍ2以上５×１０15／ｃｍ2以下である。ｎ型不純物はリンである。
【００１９】
図１を参照して、液晶表示装置としての半導体装置１００は、表示画素領域において、画素用薄膜電界効果トランジスタとしての薄膜トランジスタ１９と容量（図示せず）とが形成されている。薄膜トランジスタ１９はｎ型薄膜電界効果トランジスタである。絶縁性基板としてのガラス基板１上に下地膜２が形成されている。下地膜２としてはシリコン酸化膜を用い、下地膜２の膜厚は約１００ｎｍである。下地膜２上には薄膜トランジスタ１９が形成されている。薄膜トランジスタ１９は、ｎ型不純物拡散領域により構成されるソースおよびドレイン領域３とチャネル領域５とゲート絶縁膜としての作用を有する層間絶縁膜６とゲート電極７とを有する。
【００２０】
下地膜２上には、同一の半導体膜４を用いて形成されたソースおよびドレイン領域３とチャネル領域５とが形成されている。チャネル領域５上にはゲート絶縁膜としての層間絶縁膜６が形成されている。チャネル領域５上に位置する領域においては、層間絶縁膜６上にゲート電極７が形成されている。
【００２１】
薄膜トランジスタ１９上にはシリコン酸化膜からなる絶縁膜８が形成されている。ソースおよびドレイン領域３上に位置する領域において絶縁膜８および層間絶縁膜６の一部分を除去することによりコンタクトホール９ａ，９ｂが形成されている。コンタクトホール９ａ，９ｂの内部から絶縁膜８の上部表面にまで延在するようにメタル配線により構成されるソースおよびドレイン電極１０ａ，１０ｂが形成されている。ソースおよびドレイン電極１０ａ，１０ｂ上には、パッシベーション膜（図示せず）が形成されている。このパッシベーション膜上には、平坦化膜としての透明性有機層間絶縁膜１１が形成されている。ソースおよびドレイン電極１０ｂ上に位置する領域には、透明性有機層間絶縁膜１１とパッシベーション膜との一部分を除去することによりコンタクトホール１２が形成されている。コンタクトホール１２の内部から透明性有機層間絶縁膜１１の上部表面上にまで延在するようにＩＴＯなどの透明性導電体膜からなる画素電極１３が形成されている。画素電極１３上には配向膜１４ａが形成されている。
【００２２】
下地膜２上の図示しない領域には容量が形成されている。また、ガラス基板１の図示しない他の領域には、液晶表示装置の駆動回路領域が形成され、この駆動回路領域には、駆動回路を構成するｎ型薄膜電界効果トランジスタおよびｐ型薄膜電界効果トランジスタ（いずれも図示せず）が形成されている。
【００２３】
ガラス基板１に対向するように上ガラス基板１６が配置されている。上ガラス基板１６のガラス基板１に対向する面上にはカラーフィルタ１７が形成されている。カラーフィルタ１７のガラス基板１に対向する面上には対向電極１８が形成されている。対向電極１８のガラス基板１に対向する面上には配向膜１４ｂが形成されている。ガラス基板１と上ガラス基板１６との間には液晶１５が封止されている。
【００２４】
図２を参照して、半導体装置１００では、ソースおよびドレイン領域３に近づくにつれてｎ型不純物の濃度が徐々に増加している。この図では、ソースおよびドレイン領域３の深さ方向の中央部付近でｎ型不純物濃度が最大かつ極大となる。しかしながら、ソースおよびドレイン領域３内にｎ型不純物濃度のピークがあればよく、このピークは、ソースおよびドレイン領域３内において、ソースおよびドレイン電極１０ａに近い側に位置していてもよく、さらに下地膜２に近い側に位置していてもよい。
【００２５】
図３から図６は、図１および図２で示す半導体装置の製造方法を説明するための断面図である。
【００２６】
図３を参照して、絶縁性基板としてのガラス基板１上に酸化シリコン膜（ＳｉＯ2）などからなる下地膜２を、約１００ｎｍの厚みで形成する。この下地膜２の表面にＣＶＤ（化学気相成長法）などを用いてアモルファスシリコン膜を、厚みが約５０ｎｍとなるように形成する。次に、ＹＡＧ法により、このアモルファスシリコン膜にＮｄ：ＹＡＧレーザの第２高調波を照射してその後冷却することにより多結晶シリコン膜からなる半導体膜４を得る。ＹＡＧ法で形成した多結晶シリコン膜は、ＥＬＡ法などで形成された多結晶シリコン膜と比較して、結晶粒径が１０倍程度大きく、結晶性に優れた多結晶シリコン膜となる。
【００２７】
次に、通常のフォトリソグラフィ法を用いて、多結晶シリコン膜を加工し、ＴＦＴ形成形状に島状に半導体膜４を残存させる。ＣＶＤ法などを用いて、半導体膜４上に厚みが約７５ｎｍのＳｉＯ2からなる層間絶縁膜６を形成する。層間絶縁膜６の表面にクロム膜、モリブデン膜などからなるゲート電極形成用金属膜２１を形成する。ゲート電極形成用金属膜２１上にレジストパターン２２を形成する。
【００２８】
図４を参照して、レジストパターン２２をマスクとしてゲート電極形成用金属膜２１をエッチングすることによりゲート電極７を形成する。
【００２９】
図５を参照して、レジストパターン２２を除去した後、ゲート電極７をマスクとして質量非分離型のイオンドーピング法を用いて、加速電圧７０ｋＶの条件でｎ型不純物としてＰＨ3ガスを使用してリンイオンを矢印２６で示す方向からドープ量３×１０15／ｃｍ2程度ドーピングする。このようにドーピングすることにより、ｎ型不純物濃度のピークはソースおよびドレイン領域が形成される半導体膜４中に位置する。
【００３０】
ＥＬＡ法で形成した多結晶シリコン膜を用いて同様のドーピング処理を行なった場合、多結晶シリコン膜の結晶性が低いために、多結晶シリコン膜が非晶質化して抵抗が高くなりやすく、ＴＦＴのオン電流が低下する原因となる。このような非晶質化を抑制するために、ドープするｎ型不純物濃度を予め少なく設定するなどの制限が加わっていた。
【００３１】
本発明のようにＹＡＧ法により形成した多結晶シリコン膜はＥＬＡ法と比較して結晶性に優れており、イオン注入ダメージによる非晶質化に対する耐性が高いために、ドーピング条件に対してマージンを有する。これにより、ｎ型不純物濃度のピーク位置を半導体膜４中に設定することができる。さらに、ソースおよびドレイン領域３を低抵抗にするために十分なｎ型不純物をドープすることが可能になる。これにより、半導体膜４を覆う層間絶縁膜６の膜厚がばらついても、半導体膜４中のｎ型不純物濃度に殆ど影響しない。また、ソースおよびドレイン領域３の低抵抗化に十分なリンイオンをドープできるため、ＴＦＴ１６のオン電流が高くなる。
【００３２】
図６を参照して、ゲート電極７の表面にＣＶＤ法などを用いてシリコン酸化膜からなる絶縁膜８を形成した後、ドーピングしたイオンを活性化するために温度５００℃程度で熱処理を施す。次に、ドライエッチング法を用いて薄膜トランジスタ１９のソースおよびドレイン領域３に達するコンタクトホール９ａを層間絶縁膜６に形成する。
【００３３】
クロム膜またはモリブデン膜などの高融点金属とアルミニウム膜とを積層した金属膜を絶縁膜８上に形成し、これをパターニングすることによりソースおよびドレイン電極１０ａ，１０ｂを形成する。
【００３４】
ソースおよびドレイン電極１０ａ，１０ｂ上に透明性有機層間絶縁膜１１を形成し、透明性有機層間絶縁膜１１に、ソースおよびドレイン電極１０ｂに達するコンタクトホール１２を形成する。コンタクトホール１２に沿うように画素電極１３を形成する。
【００３５】
図１を参照して、画素電極１３に接触するように配向膜１４ａを形成する。この配向膜１４ａ上に上ガラス基板１６を配置する。上ガラス基板１６には、カラーフィルタ１７、対向電極１８および配向膜１４ｂが形成されている。ガラス基板１および上ガラス基板１６間に液晶１５を封入することにより半導体装置１００が完成する。
【００３６】
このように、この発明の実施の形態１に従った半導体装置では、ソースおよびドレイン領域３内にｎ型不純物濃度のピークが存在するため、ソースおよびドレイン領域３内でのｎ型不純物濃度を高く保つことができる。その結果、ソースおよびドレイン領域３の電気抵抗を下げることができ、良好なトランジスタ特性を有する薄膜トランジスタ１９および半導体装置１００を提供することができる。
【００３７】
また、半導体膜４はＹＡＧ法を用いて、多結晶シリコン膜の結晶性を高め、イオン注入ダメージによる非晶質化に対する耐性を高めることによって、イオン注入処理条件のマージンを拡大することができる。
【００３８】
（実施の形態２）
図７は、この発明の実施の形態２に従った半導体装置の一部分を拡大して示す断面図であり、図７の（Ａ）は半導体装置の断面図であり、図７の（Ｂ）は、図７の（Ａ）中のＶＩＩＢ−ＶＩＩＢ線に沿った半導体装置内での不純物濃度を示すグラフである。なお、図７の（Ａ）は、図２の（Ａ）で示す図に相当し、図７の（Ｂ）は、図２の（Ｂ）で示す図に相当する。図７を参照して、この発明の実施の形態２で示す半導体装置１００では、ｎ型不純物の深さ方向のピークが層間絶縁膜６中に位置する点で、実施の形態１に従った半導体装置と異なる。
【００３９】
すなわち、半導体装置１００は、ガラス基板１と、ガラス基板１上に形成された薄膜トランジスタ１９とを備える。薄膜トランジスタ１９は、ガラス基板１上に形成され、ソースおよびドレイン領域３を含み、Ｎｄ：ＹＡＧ第２高調波を用いたレーザアニール法により多結晶化されたシリコンを含む半導体膜４と、半導体膜４を覆う層間絶縁膜６とを有する。ソースおよびドレイン領域３には、層間絶縁膜６を介してイオンドーピング法によりｎ型不純物がドープされている。ｎ型不純物濃度の深さ方向のピークが層間絶縁膜６中に位置する。
【００４０】
このように構成された、この発明の実施の形態２に従った半導体装置１００では、イオンドーピング中に半導体膜４を突き抜けて下地膜２に到達するｎ型不純物量を抑えることができる。このような下地膜２へ突き抜けるｎ型不純物は、半導体膜４中の不純物として寄与せず、半導体膜４にイオン注入ダメージを与える。このような不純物を減少させることで、半導体膜４の非晶質化に対するマージンをさらに拡大することができる。
【００４１】
なお、この発明の実施の形態について説明したが、ここで示した実施の形態はさまざまに変形することが可能である。まず、半導体膜４の厚みは５０ｎｍとしたが、２０ｎｍ以上７０ｎｍ以下の範囲であればよい。厚みが２０ｎｍよりも小さい場合には、薄膜トランジスタ１９のオン電流が低くなり、厚みが７０ｎｍよりも大きい場合には薄膜トランジスタ１９のオフ電流が増大するため好ましくない。
【００４２】
また、層間絶縁膜６の厚みを７５ｎｍとしたが、この厚みは２０ｎｍ以上１００ｎｍ以下の範囲であればよい。厚みが２０ｎｍよりも小さい場合には層間絶縁膜６の耐圧が小さくなる。厚みが１００ｎｍよりも大きい場合には、オン電流が低くなるために好ましくない。
【００４３】
また、半導体膜４にドープするｎ型不純物のドープ量を３×１０15／ｃｍ2としたが、ドープ量は５×１０14／ｃｍ2以上５×１０15／ｃｍ2以下であればよい。ドープ量が５×１０14／ｃｍ2よりも少ない場合は、ソースおよびドレイン領域３の不純物濃度が小さくなるため抵抗が増大し、薄膜トランジスタ１９のオン電流が低下する。また、ドープ量が５×１０15／ｃｍ2よりも大きい場合には、多結晶シリコン膜である半導体膜４の非晶質化に対するマージンが小さくなり、ソース／ドレイン領域３の抵抗が増大し、薄膜トランジスタ１９のオン電流が低下する場合があるため好ましくない。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４５】
【図１】この発明の実施の形態１に従った半導体装置の断面図である。
【図２】図１中のＩＩで囲んだ部分を拡大して示す断面図であり、図２の（Ａ）は半導体装置の断面図であり、図２の（Ｂ）は図２の（Ａ）中のＩＩＢ−ＩＩＢ線に沿った半導体装置内でのｎ型不純物濃度を示すグラフである。
【図３】図１で示す半導体装置の製造方法の第１工程を示す断面図である。
【図４】図１で示す半導体装置の製造方法の第２工程を示す断面図である。
【図５】図１で示す半導体装置の製造方法の第３工程を示す断面図である。
【図６】図１で示す半導体装置の製造方法の第４工程を示す断面図である。
【図７】この発明の実施の形態２に従った半導体装置の一部分を拡大して示す断面図であり、図７の（Ａ）は半導体装置の断面図であり、図７の（Ｂ）は、図７の（Ａ）中のＶＩＩＢ−ＶＩＩＢ線に沿った半導体装置内での不純物濃度を示すグラフである。
【符号の説明】
【００４６】
１  ガラス基板、２  下地膜、３  ソースおよびドレイン領域、４  半導体膜、５  チャネル領域、６  層間絶縁膜、７  ゲート電極、８  絶縁膜、９ａ，９ｂ，１２  コンタクトホール、１９  薄膜トランジスタ、１００  半導体装置。
【図１】
2005079319.tif 000003
【図２】
2005079319.tif 000004
【図３】
2005079319.tif 000005
【図４】
2005079319.tif 000006
【図５】
2005079319.tif 000007
【図６】
2005079319.tif 000008
【図７】
2005079319.tif 000009