(57)【要約】【課題】  パワートランジスタを有する半導体装置の特性の劣化を防ぐ。【解決手段】  コンタクト溝１７〜１９の内部を含む絶縁膜１６の上部にＴｉＷ膜からなるバリア導体膜２２およびＮｉ膜からなるシード膜２３を順次成膜し、シード膜２３上にマスクを用いためっき法でＮｉ膜を堆積することによって導電性膜２５を成膜し、導電性膜２５が存在しない領域のシード膜２３およびバリア導体膜２２を順次エッチングし配線２６〜２８を形成する。続いて、半導体基板１上に窒化シリコン膜３１およびポリイミド樹脂膜３２を順次堆積し、配線２８上に開口部３３を形成し、はんだペーストの印刷によって開口部３３を埋め込み配線２８と電気的に接続するバンプ電極４１を形成する。その後、パワーＭＩＳＦＥＴの駆動時における電流経路と交差する方向で１ｍｍ程度以上の幅を有するストラップ電極４２をバンプ電極４１に接続する。【選択図】  図１０
2005079462.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された複数の第１半導体素子と、
前記半導体基板の主面上に形成され、前記第１半導体素子と電気的に接続する第１電極と、
前記第１電極の上部にて前記第１電極と接続する板状電極とを有する半導体装置であって、
前記第１電極は、下地電極と前記下地電極上の第１半導体基板領域に形成されたバンプ電極とを含み、
前記下地電極は、複数の前記第１半導体素子を互いに電気的に接続し、
前記バンプ電極は、はんだから形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板は、前記第１半導体基板領域および第２半導体基板領域から形成され、
前記第１半導体基板領域内に前記第１半導体素子が形成され、
前記第２半導体基板領域内に、前記下地電極と同層の配線が形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
平面において前記下地電極の周辺に沿って配置された前記第２半導体基板領域は第１絶縁膜で覆われていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記板状電極の幅は、前記板状電極における電流経路と交差する第１方向において１ｍｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記下地電極は、ニッケルを主成分とすることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記下地電極と前記バンプ電極との間には、前記下地電極および前記バンプ電極の合金層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
複数の前記第１半導体素子はパワーデバイスを形成していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記パワーデバイスはＭＩＳＦＥＴからなり、
前記ＭＩＳＦＥＴのソース領域は、前記半導体基板の表面付近に形成され、
前記ＭＩＳＦＥＴのドレイン領域は、前記半導体基板の裏面付近に形成され、
前記下地電極は、前記ソース領域に電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記下地電極上に第２絶縁膜が形成され、
前記第１半導体基板領域における前記第２絶縁膜には、前記下地電極に達する第１開口部が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１開口部は、平面ストライプ状であることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第１開口部は、平面マトリクス状であることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記第１半導体素子はトランジスタであり、
１つの前記第１電極は、複数の前記第１半導体素子と電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記下地電極は銅を含み、
前記下地電極上に第２絶縁膜が形成され、
前記第２絶縁膜は非感光性ポリイミド樹脂を主成分とし、
前記第１半導体基板領域における前記第２絶縁膜には、前記下地電極に達する第１開口部が形成され、
前記下地電極の表面には、前記銅の前記第２絶縁膜への拡散を防ぐ第１薄膜が形成されていることを特徴とする半導体装置。
【請求項１５】
半導体基板の主面に形成されたダイオード素子と、
前記半導体基板の主面上に形成され、前記ダイオード素子と電気的に接続する第２電極と、
前記第２電極の上部にて前記第２電極と接続する板状電極とを有する半導体装置であって、
前記第２電極は、下地電極と前記下地電極上の第３半導体基板領域に形成されたバンプ電極とを含み、
前記バンプ電極は、はんだから形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記下地電極上に第２絶縁膜が形成され、
前記第３半導体基板領域における前記第２絶縁膜には、前記下地電極に達する第１開口部が形成されていることを特徴とする半導体装置。
【請求項１７】
パワートランジスタを含む第１半導体チップとダイオードが形成された第２半導体チップとが配線基板上で電気的に接続されたモジュールを有する半導体装置であって、
前記第１半導体チップは、第１半導体基板の主面に形成された複数のトランジスタ素子と、
前記第１半導体基板の主面上に形成され、前記トランジスタ素子と電気的に接続する第１電極と、
前記第１電極の上部にて前記第１電極と接続する第１板状電極とを有し、
前記第１電極は、第１下地電極と前記第１下地電極上の第１半導体基板領域に形成された第１バンプ電極とを含み、
前記第１下地電極は、複数の前記トランジスタ素子を互いに電気的に接続し、
前記第２半導体チップは、第２半導体基板の主面に形成されたダイオード素子と、
前記第２半導体基板の主面上に形成され、前記ダイオード素子と電気的に接続する第２電極と、
前記第２電極の上部にて前記第２電極と接続する第２板状電極とを有し、
前記第２電極は、第２下地電極と前記第２下地電極上の第３半導体基板領域に形成された第２バンプ電極とを含み、
前記第１バンプ電極および前記第２バンプ電極は、はんだから形成されていることを特徴とする半導体装置。
【請求項１８】
（ａ）半導体基板の主面に複数の第１半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に前記第１半導体素子と電気的に接続する第１電極を形成する工程、
（ｃ）前記第１電極に板状電極を接続する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面上に複数の前記第１半導体素子と電気的に接続する下地電極を形成する工程、
（ｂ２）前記下地電極上の第１半導体基板領域に第１金属膜を形成する工程、
（ｂ３）前記第１金属膜上にバンプ電極を形成する工程、
（ｂ４）前記半導体基板に加熱処理を施し、前記下地電極と前記バンプ電極との間に前記第１金属膜、前記下地電極および前記バンプ電極の合金層を形成する工程、
を含み、
前記バンプ電極は、はんだから形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ４）工程における前記加熱処理は、３００℃以下で行うことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
前記下地電極は、ニッケルを主成分として形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法において、
前記第１金属膜は、金を主成分として形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワートランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、電気的に分離された複数の導電路と、所望の導電路上にゲート電極およびソース電極を固着されたＭＯＳＦＥＴチップと、そのＭＯＳＦＥＴチップのドレイン電極を所望の導電路と接続する金属接続板と、ＭＯＳＦＥＴチップを被覆し且つ前記導電路を一体に支持する絶縁性樹脂とを備えたＭＯＳＦＥＴの実装構造とすることによって、ボンディングワイヤを排除し且つソース電極を直接導電路に固着して低オン抵抗を実現する技術がある（たとえば、特許文献１参照）。
【特許文献１】特開２００２−７６１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。
【０００４】
本発明者らは、パワートランジスタの形成された半導体チップ（以下、単にチップと記す）を実装基板に実装する技術について検討しており、その内容は以下の通りである。
【０００５】
すなわち、パワートランジスタの形成されたチップを実装基板に実装する手段として、たとえばＡｌ（アルミニウム）から形成されたワイヤを用いてチップの表面に形成されたボンディングパッドと実装基板の表面に形成されたボンディングパッドとをボンディングする手段がある。このようなワイヤを用いた場合には、２つのボンディングパッド間には細長いワイヤが延在することになり、ワイヤの電気抵抗が大きくなってしまう課題が存在する。
【０００６】
また、上記のように細長いワイヤを用いたボンディング手段を採用することにより、ワイヤにおいては熱が流れ難くなるので、チップ内で発生した熱をチップ表面からチップ外部へ逃がし難くなってしまうことになる。前述したように、パワートランジスタは大電力用途であることから、その電気抵抗が大きくなったワイヤには、たとえば約１２００Ｖといった高い電圧が印加され、約２００Ａといった大きな電流が流れることになるので、ワイヤからは大きな熱が発生し、さらにチップ内で発生した熱をチップ表面からチップ外部へ逃がし難くなってしまうことになる。すなわち、ワイヤを用いたボンディング手段を採用した場合には、チップの熱抵抗が上昇してしまう課題が存在する。チップ内で発生した熱をチップ表面からチップ外部へ十分に逃がすことができない場合には、パワートランジスタの特性が劣化してしまうことが懸念される。
【０００７】
また、上記ワイヤを用いた場合には、ワイヤの寄生インダクタンスが大きくなる。パワートランジスタを、たとえば自動車のモーター駆動用素子として用いる場合には、自動車の減速時にパワートランジスタに逆起電力が働くことになる。この時、ワイヤの寄生インダクタンスが大きいと、パワートランジスタには大きな電圧が印加され、過電圧によってパワートランジスタが破壊してしまう課題が存在する。
【０００８】
また、パワートランジスタを、たとえば自動車のモーター駆動用素子として用いる場合には、自動車の走行時の振動などがチップおよびワイヤに加わることになる。そのため、ワイヤがチップから離脱してしまうような物理的損傷が発生してしまう課題が存在する。
【０００９】
本発明の目的は、パワートランジスタを有する半導体装置の特性の劣化を防ぐことのできる技術を提供することにある。
【００１０】
また、本発明の他の目的は、パワートランジスタを有する半導体装置の物理的損傷を防ぐことのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明の半導体装置は、
半導体基板の主面に形成された複数の第１半導体素子と、
前記半導体基板の主面上に形成され、前記第１半導体素子と電気的に接続する第１電極と、
前記第１電極の上部にて前記第１電極と接続する板状電極とを有し、
前記第１電極は、下地電極と前記下地電極上の第１半導体基板領域に形成されたバンプ電極とを含み、
前記バンプ電極は、はんだから形成されているものである。
【００１４】
また、本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面に複数の第１半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に前記第１半導体素子と電気的に接続する第１電極を形成する工程、
（ｃ）前記第１電極に板状電極を接続する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面上に複数の前記第１半導体素子と電気的に接続する下地電極を形成する工程、
（ｂ２）前記下地電極上の第１半導体基板領域に第１金属膜を形成する工程、
（ｂ３）前記第１金属膜上にバンプ電極を形成する工程、
（ｂ４）前記半導体基板に加熱処理を施し、前記下地電極と前記バンプ電極との間に前記第１金属膜、前記下地電極および前記バンプ電極の合金層を形成する工程、
を含み、
前記バンプ電極は、はんだから形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）パワートランジスタを有する半導体装置の特性の劣化を防ぐことができる。
（２）パワートランジスタを有する半導体装置の物理的損傷を防ぐことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、構造をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴ（パワーデバイス）を有するものである。このような本実施の形態１の半導体装置について図１〜図１９を用いて製造工程に従って説明する。
【００１８】
まず、図１に示すように、ｎ型の導電型を有する不純物（たとえば、Ａｓ（ヒ素））が高濃度でドープされたｎ+型単結晶シリコン基板１Ａの表面に、ｎ型の導電型を有する不純物（たとえば、Ａｓ）がドープされたｎ-型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板と記す）１を準備する。続いて、基板１の表面を、たとえば熱酸化することによって酸化シリコン膜３を形成する。
【００１９】
次いで、酸化シリコン膜３上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜（図示は省略）を形成する。続いて、その窒化シリコン膜をマスクとして、ｎ-型単結晶シリコン層１Ｂにｐ型の導電型を有する不純物（たとえば、Ｐ（ホウ素））を注入する。続いて、基板１に熱処理を施すことによって、そのｐ型の導電型を有する不純物を拡散させ、ｐ型ウエル５を形成する。この時、基板１の表面において、上記窒化シリコン膜のない領域では、フィールド絶縁膜６が形成される。このフィールド絶縁膜６は素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ（第１半導体基板領域））となる。その後、フッ酸を用いた基板１の洗浄および熱リン酸を用いた基板１の洗浄によって、上記窒化シリコン膜を除去する。
【００２０】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型（第２導電型）の導電型を有する不純物イオン（たとえばＢ（ホウ素））をｎ-型単結晶シリコン層１Ｂに導入する。次いで、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ-型半導体領域７を形成する。このｐ-型半導体領域７は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。
【００２１】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（たとえばＡｓ）をｎ-型単結晶シリコン層１Ｂに導入する。次いで、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｎ+型半導体領域８を形成する。このｎ+型半導体領域８の一部は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのソース領域となる。また、ｎ+型半導体領域８の他の一部は、基板１を個々の半導体チップ（以下、単にチップという）へと分割した時に、平面にチップの外周部に形成され、パワーＭＩＳＦＥＴ素子を保護する機能を有する。
【００２２】
次に、図３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３および基板１をエッチングし、溝１０を形成する。本実施の形態１において、この溝１０は、平面で四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。続いて、基板１に熱処理を施すことにより、溝１０の底部および側壁に熱酸化膜１１を形成する。この熱酸化膜１１は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００２３】
次に、たとえばＰがドープされた多結晶シリコン膜を溝１０の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜で溝１０を埋め込む。この時、ｐ型ウエル５上の酸化シリコン膜３上には、多結晶シリコン膜が層状に形成される。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝１０内に残すことによって、溝１０内にパワーＭＩＳＦＥＴのゲート電極１２を形成する。また、この時、チップ領域（図示は省略）の外周部の酸化シリコン膜３およびフィールド絶縁膜６上にも多結晶シリコン膜を残し、多結晶シリコンパターン１３を形成する。多結晶シリコンパターン１３の一部とゲート電極１２とは、図３に示されない領域において電気的に接続されている。ここまでの工程により、ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂをドレイン領域とし、ｎ+型半導体領域８をソース領域とするパワーＭＩＳＦＥＴ（第１半導体素子）を形成することができる。
【００２４】
次に、図４に示すように、たとえば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１６を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１６および基板１をエッチングし、コンタクト溝１７、１８を形成する。コンタクト溝１７は、隣接するゲート電極１２間において、パワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域８を貫通するように形成される。また、この時、多結晶シリコンパターン１３上の絶縁膜１６もパターニングされ、多結晶シリコンパターン１３に達するコンタクト溝１９が形成される。
【００２５】
次に、コンタクト溝１７、１８の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ2（二フッ化ホウ素）を導入することによって、コンタクト溝１７、１８の底部を覆うようなｐ+型半導体領域２０を形成する。このように、コンタクト溝１７を形成し、絶縁膜１６をマスクとしてコンタクト溝１７、１８から不純物イオンを導入し、コンタクト溝１７、１８の底部に自己整合的にｐ+型半導体領域２０を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極１２間の微細化を図ることができる。このｐ+型半導体領域２０は、後の工程で形成される配線をコンタクト溝１７の底部にてｐ-型半導体領域７とオーミック接触させるためのものである。
【００２６】
次に、図５に示すように、コンタクト溝１７〜１９の内部を含む絶縁膜１６の上部に、バリア導体膜２２を成膜する。このバリア導体膜２２は、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板１に熱処理を施すことで成膜できる。続いて、後の工程でめっき法によって基板１上に配線を形成する際のシード膜２３をバリア導体膜２２上に堆積する。このシード膜２３は、たとえばスパッタリング法でＮｉ（ニッケル）膜を薄く堆積することで成膜できる。
【００２７】
次に、図６に示すように、基板１上にフォトレジスト膜２４を成膜する。続いて、フォトリソグラフィ技術によってこのフォトレジスト膜２４をパターニングする。次いで、めっき法により、シード膜２３上のフォトレジスト膜２４の存在しない領域にＮｉ膜を堆積することによって導電性膜２５を成膜する。
【００２８】
次に、図７に示すように、フォトレジスト膜２４を除去した後、平面において導電性膜２５が存在しない領域のシード膜２３およびバリア導体膜２２を順次エッチングする。それにより、導電性膜２５、シード膜２３およびバリア導体膜２２からなる配線２６、２７、２８を形成する。配線２７は、多結晶シリコンパターン１３を介してゲート電極１２と電気的に接続するゲート配線となる。配線２６は、基板１を個々のチップへ分割した後において、平面でチップの外周部（第２半導体基板領域）に配置され、チップの外周部に形成されたｎ+型半導体領域８と電気的に接続し、パワーＭＩＳＦＥＴの駆動時においてはドレインと同電位に保たれる。また、図７では表されない領域においては、導電性膜２５、シード膜２３およびバリア導体膜２２からなり、ゲート配線となる配線２７と電気的に接続するゲートパッドが形成される。
【００２９】
次に、図８に示すように、たとえばプラズマＣＶＤ法によって基板１上に窒化シリコン膜（第１絶縁膜、第２絶縁膜）３１を堆積する。続いて、その窒化シリコン膜３１上にポリイミド樹脂膜（第２絶縁膜）３２を堆積する。本実施の形態１において、ポリイミド樹脂膜３２は、感光性または非感光性のどちらであってもよい。
【００３０】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜３２および窒化シリコン膜３１を順次エッチングし、ソース電極である配線（下地電極、第１下地電極）２８上に開口部（第１開口部）３３を形成し、それ以外の領域（第２半導体基板領域）にポリイミド樹脂膜３２および窒化シリコン膜３１を残す。する。この開口部３３の平面形状については、後の工程時に併せて説明する。また、この時、図８では表されない領域においては、上記ゲートパッド上にも開口部が形成される。本実施の形態１では、開口部３３の形成後において、窒化シリコン膜３１が配線２８の一部を覆うようにする。それにより、配線２８の基板１からの剥離を防ぐことが可能となる。
【００３１】
次に、図９に示すように、上記開口部３３の底部に現れた配線２８およびゲートパッドの表面にめっき法によって薄いＡｕ（金）膜（第１金属膜）３５を堆積する。後の工程において、配線２８上に配線２８と電気的に接続するバンプ電極を形成するが、ここまでの工程によって、バリア導体膜２２、シード膜２３を含む導電性膜２５およびＡｕ膜３５からなるバンプ下地膜３６を形成することができる。すなわち、配線２８にソース電極（配線）としての機能とバンプ下地膜としての機能を併せ持たせることが可能となる。また、Ａｕ膜３５を成膜することにより、バンプ電極が形成されるまでに配線２８を形成する導電性膜２５の表面が酸化してしまうことを防ぐことができる。
【００３２】
次に、基板１の表面をテープ等で保護した後、保護面を下側とし、ｎ+型単結晶シリコン基板１Ａの裏面を研削する。続いて、ｎ+型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜３７、Ｎｉ膜３８およびＡｕ膜３９を順次蒸着し、これらの積層膜を形成する。この積層膜は、ドレイン領域（ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂ）の引き出し電極（ドレイン電極）４０となる。
【００３３】
次に、図１０に示すように、開口部３３の平面パターンに合わせてパターニングされたメタルマスク（図示は省略）を用いて、たとえばＡｇ（銀）、Ｓｎ（スズ）およびＣｕ（銅）からなるはんだペーストを印刷し、開口部３３を埋め込み、配線２８と電気的に接続する厚さ１５０μｍ程度のバンプ電極（第１バンプ電極）４１を形成する。このバンプ電極４１および配線２８は、パワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域８と電気的に接続するソース電極（第１電極）となる。このはんだペーストの印刷時には、基板１に約３００℃以下の熱が加えられる。この熱により、バンプ電極４１とバンプ下地膜３６（導電性膜２５）との界面には、はんだペーストに含まれているＳｎと導電性膜２５を形成するＮｉとの合金層（図示は省略）が形成される。それにより、バンプ電極４１とバンプ下地膜３６との接続を強固にすることができる。また、上記はんだペースト印刷時の熱により、Ａｕ膜３５は、バンプ電極４１および導電性膜２５中に拡散してしまう。その後、ウエハ状態の基板１を、たとえば分割領域に沿ってダイシングし、個々のチップへと分割する。
【００３４】
ここで、図１１〜図１３は、基板１の分割によって形成されたチップＣＨＰの平面図である。ポリイミド樹脂膜３２には、開口部３３以外にも他の開口部が形成され、その開口部の低部にはゲート電極１２と電気的に接続するゲートパッドＧＰが現れている。図１１〜図１３に示すように、本実施の形態１では、バンプ電極４１（開口部３３）の平面パターンは、矩形（図１１参照）、ストライプ状（図１２）またはマトリクス状（図１３）とすることを例示することができる。本発明者らが行った実験によれば、バンプ電極４１の平面パターンは、マトリクス状、ストライプ状および矩形の順で、はんだペースト印刷時においてメタルマスクからはんだペーストが離脱しやすくなる。メタルマスクからはんだペーストが離脱しやすいということは、はんだペーストで開口部３３を埋め込み易いということであるので、バンプ電極４１の平面パターンは、マトリクス状、ストライプ状および矩形の順でメタルマスクのパターン通りのバンプ電極４１を作り易くすることができる。
【００３５】
上記のような手段でバンプ電極４１を形成する本実施の形態１によれば、パワーＭＩＳＦＥＴのソース領域（ｎ+型半導体領域８）と電気的に接続するソース電極（配線２８）に、バンプ電極４１の形成時おける下地膜（バンプ下地膜３６）としての機能を持たせることができる。それにより、そのソース電極（配線２８）の上層にバンプ下地膜を形成する必要がなくなるので、本実施の形態１の半導体装置の製造工程数を低減することができる。その結果、本実施の形態１の半導体装置の製造コストを低減することが可能となる。
【００３６】
次に、厚さ０．２ｍｍ程度のＣｕ板を折り曲げることによって形成されたストラップ電極（板状電極）４２（図１０参照）をバンプ電極４１に接続する。この時、はんだから形成されたバンプ電極４１を加熱によって一度溶融させることでストラップ電極４２を接続することができる。また、バンプ電極４１がはんだから形成されていることにより、たとえばストラップ電極４２の接続時にバンプ電極４１とストラップ電極４２との間に新たにはんだ付けを行う工程を省略することができる。本実施の形態１において、ストラップ電極４２の幅は、パワーＭＩＳＦＥＴの駆動時における電流経路と交差する方向（第１方向）において１ｍｍ程度以上となるようにし、たとえば６．５ｍｍ程度とする。
【００３７】
次に、図１４〜図１６に示すように、リード４４Ｇ、４４Ｓ、４４Ｄおよびベース板４４Ｂを有するリードフレームを用意する。リード４４Ｇ、４４Ｓ、４４Ｄおよびベース板４４Ｂは、たとえばＣｕから形成され、リード４４Ｄとベース板４４Ｂとは電気的に接続している。なお、図１５は、図１４中のＡ−Ａ線に対応した断面図であり、図１６は、図１４中のＢ−Ｂ線に対応した断面図である。
【００３８】
次に、たとえばＳｎおよびＳｂ（アンチモン）から形成されたはんだ４５を用いて、チップＣＨＰの裏面に形成された引き出し電極４０（図１０参照）をベース板４４Ｂの所定の位置に接続し、ストラップ電極４２をリード４４Ｓに接続する。これにより、引き出し電極４０とリード４４Ｄとが電気的に接続され、ストラップ電極４２とリード４４Ｓとが電気的に接続される。続いて、たとえばＡｌ（アルミニウム）から形成されたワイヤ４６により、ゲートパッドＧＰとリード４４Ｇとを電気的に接続する。
【００３９】
次に、図１７〜図１９に示すように、モールド樹脂４７によりチップＣＨＰ（ストラップ電極４２およびワイヤ４６を含む）およびリードフレームを封止することにより、本実施の形態１の半導体装置を製造する。この封止工程時においては、リード４４Ｇ、４４Ｓ、４４Ｄの端部がモールド樹脂４７の外部に出るように封止を行う。
【００４０】
上記の本実施の形態１によれば、パワーＭＩＳＦＥＴのソース領域（ｎ+型半導体領域８（図１０参照））とリード４４Ｓ（図１４および図１５参照）とをストラップ電極４２（図１４および図１５参照）によって電気的に接続している。それにより、ゲートパッドＧＰ（図１４参照）とリード４４Ｇ（図１４参照）とを電気的に接続しているワイヤ４６（図１４参照）と同様のワイヤをストラップ電極４２の代わりに用いた場合に比べてソース領域とリード４４Ｓとの間の電気抵抗を大幅に低減することができる。
【００４１】
また、ストラップ電極４２の代わりにワイヤを用いた場合には、電流経路と交差する方向におけるワイヤの断面積はストラップ電極４２に比べて小さくなることから、ストラップ電極４２を用いた場合に比べて熱が流れ難くなる。そのため、パワーＭＩＳＦＥＴの駆動によってチップＣＨＰ（図１４参照）内で発生した熱をチップＣＨＰの表面からチップＣＨＰの外部へ逃がし難くなってしまうことになる。また、パワーＭＩＳＦＥＴは、大電力用途であることから、ストラップ電極４２に比べて電気抵抗の大きいワイヤには、たとえば約１２００Ｖといった高い電圧が印加され、約２００Ａといった大きな電流が流れることになる。そのため、ワイヤからは大きな熱が発生し、さらにチップＣＨＰ内で発生した熱をチップＣＨＰの表面からチップＣＨＰの外部へ逃がし難くなってしまうことになる。そのため、ストラップ電極４２の代わりにワイヤを用いた場合には、チップＣＨＰの熱抵抗が上昇してしまうことが懸念される。また、チップＣＨＰ内で発生した熱をチップＣＨＰの表面からチップＣＨＰの外部へ十分に逃がすことができない場合には、パワーＭＩＳＦＥＴの特性が劣化してしまうことも懸念される。一方、そのワイヤに比べて電流経路と交差する方向における断面積が十分に大きなストラップ電極４２を用いた場合には、相対的に熱を流れ易くすることができる。また、ワイヤに比べてストラップ電極４２は電気抵抗が小さくなるので、相対的に熱を発生し難くすることができる。それにより、本実施の形態１のストラップ電極４２を用いた場合には、チップＣＨＰの熱抵抗の上昇を防ぐことが可能となる。その結果、パワーＭＩＳＦＥＴの特性の劣化も防ぐことが可能となる。
【００４２】
また、パワーＭＩＳＦＥＴが形成された本実施の形態１のチップＣＨＰを、たとえば自動車のモーター駆動用として用いる場合には、自動車の減速時にパワーＭＩＳＦＥＴに逆起電力が働くことになる。ここで、ストラップ電極４２の代わりにワイヤを用いた場合には、ワイヤの寄生インダクタンスが大きくなることから、その逆起電力の作用によってパワーＭＩＳＦＥＴには大きな電圧が印加され、過電圧によってパワーＭＩＳＦＥＴが破壊してしまうことが懸念される。一方、本実施の形態１のストラップ電極４２を用いた場合には、相対的にストラップ電極４２の寄生インダクタンスを低減できるので、そのような不具合の発生を防ぐことができる。
【００４３】
また、パワーＭＩＳＦＥＴが形成された本実施の形態１のチップＣＨＰを、たとえば自動車のモーター駆動用として用いる場合には、自動車の走行時の振動などがチップＣＨＰおよびリードフレームに加わることになる。そのため、ストラップ電極４２の代わりにワイヤを用いた場合には、ワイヤがチップＣＨＰやリード４４Ｓから離脱してしまうような物理的損傷が発生してしまうことが懸念される。一方、本実施の形態１のストラップ電極４２を用いた場合には、ワイヤを用いた場合に比べてバンプ電極４１（図１０および図１４参照）との接触面積を十分に大きくできるので、相対的にバンプ電極４１との接続強度を大きく向上できる。その結果、ワイヤを用いる場合に懸念される物理的損傷を防ぐことが可能となる。
【００４４】
（実施の形態２）
次に、本実施の形態２の半導体装置についてその製造工程に従って図２０および図２１を用いて説明する。
【００４５】
本実施の形態２においては、前記実施の形態１における導電性膜２５（図７参照）を電気抵抗を低減する目的でＣｕ膜およびＮｉ膜の積層膜で形成するものである。この場合、ポリイミド樹脂膜３２（図８参照）を感光性ポリイミド樹脂膜とすることにより、導電性膜２５を形成するＣｕがポリイミド樹脂膜３２に拡散し、ポリイミド樹脂膜３２を変質させてしまう不具合を防ぐことができる。しかしながら、感光性ポリイミド樹脂膜を成膜するための設備を有しておらず、非感光性ポリイミド樹脂膜の成膜のみしかできない場合には、以下のような本実施の形態２の半導体装置の製造工程によって、そのような不具合の発生を防ぐことができる。
【００４６】
すなわち、本実施の形態２の半導体装置の製造工程は、前記実施の形態１で説明したバリア導体膜２２（図５参照）を堆積する工程までは同様である。その後、図２０に示すように、バリア導体膜２２上に、たとえば膜厚０．０７５μｍ程度のＣｒ（クロム膜）および膜厚０．２５μｍ程度のＣｕ膜をスパッタリング法にて順次堆積することによりシード膜２２を成膜する。続いて、前記実施の形態１で示したフォトレジスト膜２４と同様のフォトレジスト膜（図２０中での図示は省略）を基板１上に形成する。次いで、めっき法により、シード膜２３上のフォトレジスト膜の存在しない領域に膜厚３μｍ程度のＣｕ膜および膜厚１．５μｍ程度のＮｉ膜を順次堆積することによって導電性膜２５を成膜する。次いで、フォトレジスト膜を除去した後、平面において導電性膜２５が存在しない領域のシード膜２３およびバリア導体膜２２を順次エッチングすることによって、導電性膜２５、シード膜２３およびバリア導体膜２２からなる配線２６、２７、２８を形成する。次いで、無電解めっき法により、配線２６、２７、２８の表面にＮｉ膜（第１薄膜）２５Ａを成膜する。
【００４７】
次に、図２１に示すように、前記実施の形態１で図８を用いて説明した工程と同様の工程により窒化シリコン膜３１およびポリイミド樹脂膜３２（本実施の形態２では非感光性ポリイミド樹脂膜）を堆積する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜３２および窒化シリコン膜３１を順次エッチングし、ソース電極である配線２８上に開口部３３を形成する。本実施の形態２における開口部３３の平面パターンは、前記実施の形態１と同様である。
【００４８】
上記のように、配線２６、２７、２８の表面をＮｉ膜２５Ａで被うことにより、Ｎｉ膜２５Ａをバリア層として機能させ、導電性膜２５からポリイミド樹脂膜３２へＣｕが拡散してしまうことを防ぐことができる。それにより、ポリイミド樹脂膜３２を非感光性ポリイミド樹脂膜から形成した場合でも、Ｃｕの拡散によってポリイミド樹脂膜３２が変質してしまう不具合を防ぐことが可能となる。
【００４９】
その後、前記実施の形態１において図９〜図１９を用いて説明した工程と同様の工程を経ることによって、本実施の形態２の半導体装置を製造する。
【００５０】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００５１】
（実施の形態３）
次に、本実施の形態３の半導体装置について図２２〜図２９を用いて説明する。
【００５２】
本実施の形態３の半導体装置は、たとえばモーターの駆動に用いる３相インバータである。図２２はその３相インバータの要部回路図である。
【００５３】
図２２に示す３相インバータ回路は、ブリッジ回路ＢＣ、チョッパ回路ＣＰＣおよびインバータ回路ＩＶＣなどから形成されている。ブリッジ回路ＢＣは、複数のダイオードＤ１から形成されている。チョッパ回路ＣＰＣは、パワートランジスタＴｒ１、リアクトルＬ１、ダイオードＤ２および容量Ｃ２から形成されている。インバータ回路ＩＶＣは、複数のｎチャネル型ＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｔｒ２およびダイオードＤ３などから形成されている。交流電源からの出力は、まずブリッジ回路ＢＣで整流され、次いで容量Ｃ１で平滑され、その後、チョッパ回路ＣＰＣにて容量Ｃ２の電圧を変化させることによってインバータの出力の出力電圧の調整が行われる。
【００５４】
図２３は、上記インバータ回路ＩＶＣが形成されたモジュールＩＶＭの平面図である。図２３に示すように、配線基板５１上には複数の金属板５２と金属板５３が形成されている。各々の金属板５２上には、上記ｎチャネル型ＩＧＢＴ（パワーデバイス）Ｔｒ２が形成されたＩＧＢＴチップ（第１半導体チップ）５４およびダイオード（パワーデバイス）Ｄ３が形成されたダイオードチップ（第２半導体チップ）５５が配置されている。ＩＧＢＴチップ５４およびダイオードチップ５５は、それぞれの裏面電極（図２３中での図示は省略）が金属板５２と接続することによって、ＩＧＢＴチップ５４およびダイオードチップ５５のそれぞれの内部に形成されたｎチャネル型ＩＧＢＴＴｒ２およびダイオードＤ３と金属板５２との電気的接続を実現している。また、ＩＧＢＴチップ５４の裏面電極はｎチャネル型ＩＧＢＴＴｒ２のコレクタと電気的に接続するコレクタ電極となっており、ダイオードチップ５５の裏面電極はダイオードＤ３のカソード電極となっている。
【００５５】
ＩＧＢＴチップ５４およびダイオードチップ５５のそれぞれの上部には、前記実施の形態１にて説明したバンプ電極４１（図１０〜図１６参照）と同様のバンプ電極（図２３中での図示は省略）が形成され、そのバンプ電極には前記実施の形態１にて説明したストラップ電極４２（図１０〜図１６参照）と同様のストラップ電極（板状電極、第１板状電極、第２板状電極）５６の一端が接続されている。そのストラップ電極５６の他端は、他のＩＧＢＴチップ５４およびダイオードチップ５５が配置された金属板５２または金属板５３と接続されている。また、金属板５２の１つには、モジュールＩＶＭ以外の他の回路と電気的に接続するためのストラップ電極（板状電極）５７が接続されている。ストラップ電極５７としては、ストラップ電極５６と同様のものを用いることができる。
【００５６】
図２４は、上記ＩＧＢＴチップ５４の要部断面図である。
【００５７】
図２４に示すように、本実施の形態３のＩＧＢＴチップ５４は、半導体基板（第１半導体基板）１Ｃとして、たとえばｐ型の導電型を有する不純物（たとえば、Ｂ）が高濃度でドープされたｐ++型単結晶シリコン基板１Ｄの表面に、ｎ型の導電型を有する不純物（たとえば、Ａｓ）が高濃度でドープされたｎ+型単結晶シリコン層１Ｅおよび前記実施の形態１で説明したｎ-型単結晶シリコン層１Ｂと同様のｎ-型単結晶シリコン層１Ｂを順次エピタキシャル成長させたものを用いる。本実施の形態３において、ｎ+型単結晶シリコン層１Ｅの不純物濃度は、ｐ++型単結晶シリコン基板１Ｄより低く、かつｎ-型単結晶シリコン層１Ｂより高くなるようにする。半導体基板１Ｃ以外の構造は前記実施の形態１と同様であり、ＩＧＢＴチップ５４内には、ｐ++型単結晶シリコン基板１Ｄをコレクタとし、ｎ+型半導体領域８をエミッタとする上記ｎチャネル型ＩＧＢＴ（第１半導体素子）Ｔｒ２が形成されている。
【００５８】
次に、上記ダイオードチップ５５について、図２５〜図２９を用いてその製造工程に従って説明する。
【００５９】
まず、図２５に示すように、ｎ型の導電型を有する不純物（たとえば、ＡｓまたはＰ（リン））が高濃度でドープされたｎ+型単結晶シリコン基板６１Ａの表面に、ｎ型の導電型を有する不純物（たとえば、ＡｓまたはＰ）がドープされたｎ-型単結晶シリコン層６１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板と記す）６１を準備する。次いで、この基板６１に熱処理を施し、ｎ-型単結晶シリコン層６１Ｂの表面に酸化シリコン膜６２を形成する。
【００６０】
次に、図２６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより酸化シリコン膜６２を選択的に除去し、ｎ-型単結晶シリコン層６１Ｂに達する開口部６３を形成する。次いで、酸化シリコン膜６２をマスクとし、イオン注入法などを用いて、ｎ-型単結晶シリコン層６１Ｂにｐ型の導電型を有する不純物（たとえばＢ）を導入し、必要に応じて熱処理を施す。これにより、ｐ型拡散層６４を形成する。このようにして、ｐ型拡散層６４とｎ-型単結晶シリコン層６１ＢとによるＰＮ接合から形成された上記ダイオード（第１半導体素子）Ｄ３が形成される。
【００６１】
次に、図２７に示すように、熱酸化法を用いて、ｐ型拡散層６４の露出した表面に酸化膜６５を形成する。次いで、基板６１上に酸化シリコン膜を堆積し、その酸化シリコン膜の表面に例えばＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）膜を堆積することにより、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜６６を形成する。
【００６２】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより表面保護膜６６および酸化膜６５を選択的に除去し、開口部６７を形成する。この時、開口部６７の底部にはｐ型拡散層６４が露出する。続いて、開口部６７の内部を含む基板６１（表面保護膜６６）上に、バリア導体膜６８を成膜する。このバリア導体膜６８は、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板６１に熱処理を施すことで成膜できる。続いて、後の工程でめっき法によって基板６１上にアノード下地電極を形成する際のシード膜６９をバリア導体膜６８上に堆積する。このシード膜６９は、たとえばスパッタリング法でＮｉ膜を薄く堆積することで成膜できる。次いで、基板１上にフォトレジスト膜（図示は省略）を成膜する。続いて、フォトリソグラフィ技術によってこのフォトレジスト膜をパターニングする。次いで、めっき法により、シード膜６９上のフォトレジスト膜の存在しない領域にＮｉ膜を堆積することによって導電性膜７０を成膜する。次いで、そのフォトレジスト膜を除去した後、平面において導電性膜７０が存在しない領域のシード膜６９およびバリア導体膜６８を順次エッチングする。それにより、導電性膜７０、シード膜６９およびバリア導体膜６８からなり、ｐ型拡散層６４と電気的に接続するアノード下地電極（第２下地電極）７１を形成する。
【００６３】
次に、図２８に示すように、たとえばプラズマＣＶＤ法によって基板６１上に窒化シリコン膜（第１絶縁膜、第２絶縁膜）７２を堆積する。続いて、その窒化シリコン膜７２上にポリイミド樹脂膜（第２絶縁膜）７３を堆積する。本実施の形態３において、そのポリイミド樹脂膜７３は、感光性または非感光性のどちらであってもよい。
【００６４】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜７３および窒化シリコン膜７２を順次エッチングし、アノード下地電極７１上に開口部（第１半導体基板領域、第３半導体基板領域、第１開口部）７４を形成する。本実施の形態３においては、開口部７４の平面形状を前記実施の形態１で説明した開口部３３（図１１〜図１３参照）と同様とすることを例示できる。本実施の形態３では、開口部７４の形成後において、窒化シリコン膜７２がアノード下地電極７１の一部を覆うようにする。それにより、アノード下地電極７１の基板６１からの剥離を防ぐことが可能となる。
【００６５】
次に、上記開口部７４の底部に現れたアノード下地電極７１の表面にめっき法によって薄いＡｕ膜（第１金属膜）７５を堆積する。後の工程において、アノード下地電極７１上にアノード下地電極７１と電気的に接続するバンプ電極を形成するが、ここまでの工程によって、バリア導体膜６８、シード膜６９を含む導電性膜７０およびＡｕ膜７５からなるバンプ下地膜７６を形成することができる。すなわち、バンプ下地膜７６は、アノード下地電極７１としての機能も併せ持つことが可能となる。また、Ａｕ膜７５を成膜することにより、バンプ電極が形成されるまでにアノード下地電極７１を形成する導電性膜７０の表面が酸化してしまうことを防ぐことができる。
【００６６】
次に、基板６１の表面をテープ等で保護した後、保護面を下側とし、ｎ+型単結晶シリコン基板６１Ａの裏面を研削する。続いて、ｎ+型単結晶シリコン基板６１Ａの裏面上に、導電性膜として、たとえばＴｉ膜７７、Ｎｉ膜７８およびＡｕ膜７９を順次蒸着し、これらの積層膜を形成する。この積層膜は、カソード電極（裏面電極）８０となる。
【００６７】
次に、図２９に示すように、開口部７４の平面パターンに合わせてパターニングされたメタルマスク（図示は省略）を用いて、たとえばＡｇ、ＳｎおよびＣｕからなるはんだペーストを印刷し、開口部７４を埋め込みアノード下地電極７１と電気的に接続するバンプ電極（第２バンプ電極）８１を形成する。このバンプ電極８１およびアノード下地電極７１は、ダイオードＤ３のｐ型領域であるｐ型拡散層６４と電気的に接続するアノード電極（第１電極、第２電極）となる。このはんだペーストの印刷時には、基板６１に約３００℃以下の熱が加えられる。この熱により、バンプ電極８１とバンプ下地膜７６（導電性膜７０）との界面には、はんだペーストに含まれているＳｎと導電性膜７０を形成するＮｉとの合金層（図示は省略）が形成される。それにより、バンプ電極８１とバンプ下地膜７６との接続を強固にすることができる。また、上記はんだペースト印刷時の熱により、Ａｕ膜７５は、バンプ電極８１および導電性膜７０中に拡散してしまう。その後、ウエハ状態の基板６１を、たとえば分割領域に沿ってダイシングし、個々のダイオードチップ５５へと分割する。
【００６８】
上記のような手段でバンプ電極８１を形成する本実施の形態３によれば、アノード下地電極７１に、バンプ電極８１の形成時おける下地膜（バンプ下地膜７６）としての機能を持たせることができる。それにより、そのアノード下地電極７１の上層にバンプ下地膜を新たに形成する必要がなくなるので、本実施の形態３の半導体装置の製造工程数を低減することができる。その結果、本実施の形態３の半導体装置の製造コストを低減することが可能となる。
【００６９】
次に、前記実施の形態１で説明したストラップ電極４２（図１０参照）と同様のストラップ電極（第２板状電極）５６をバンプ電極８１に接続し、ダイオードチップ５５を製造する。前記実施の形態１と同様に、この時、はんだから形成されたバンプ電極８１を加熱によって一度溶融させることでストラップ電極５６を接続することができる。バンプ電極８１がはんだから形成されているので、たとえばストラップ電極５６の接続時にバンプ電極８１とストラップ電極５６との間に新たにはんだ付けを行う工程を省略することができる。
【００７０】
上記のような本実施の形態３のダイオードチップ５５においても、前記実施の形態１にて説明したパワーＭＩＳＦＥＴの形成されたチップＣＨＰ（たとえば図１４参照）と同様の効果を得ることが可能である。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
たとえば、前記実施の形態では、バンプ下地膜の基板からの剥離を防ぐためにバンプ下地電極の一部を覆うように窒化シリコン膜を形成した場合について説明したが、窒化シリコン膜の代わりに酸化シリコン膜または酸窒化シリコン膜を用いてもよい。
【００７３】
また、前記実施の形態では、バンプ電極をＡｇ、ＳｎおよびＣｕからなるはんだペーストの印刷によって形成する場合について例示したが、ＳｎおよびＰｂ（鉛）からなるはんだペーストの印刷によって形成してもよい。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、たとえば自動車に搭載されるモーター駆動用モジュールに適用することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程中の平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の平面図である。
【図１３】本発明の実施の形態１である半導体装置の製造工程中の平面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１５】図１４中のＡ−Ａ線に沿った位置での断面図である。
【図１６】図１４中のＢ−Ｂ線に沿った位置での断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１８】図１７中のＡ−Ａ線に沿った位置での断面図である。
【図１９】図１７中のＢ−Ｂ線に沿った位置での断面図である。
【図２０】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】本発明の実施の形態３の半導体装置である３相インバータの要部回路図である。
【図２３】本発明の実施の形態３の半導体装置である３相インバータが形成されたモジュールの要部平面図である。
【図２４】本発明の実施の形態３の半導体装置が有するＩＧＢＴチップの要部断面図である。
【図２５】本発明の実施の形態３の半導体装置が有するダイオードチップの製造方法を説明する要部断面図である。
【図２６】図２５に続くダイオードチップの製造工程中の要部断面図である。
【図２７】図２６に続くダイオードチップの製造工程中の要部断面図である。
【図２８】図２７に続くダイオードチップの製造工程中の要部断面図である。
【図２９】図２８に続くダイオードチップの製造工程中の要部断面図である。
【符号の説明】
【００７６】
１  半導体基板
１Ａ  ｎ+型単結晶シリコン基板
１Ｂ  ｎ-型単結晶シリコン層
１Ｃ  半導体基板（第１半導体基板）
１Ｄ  ｐ++型単結晶シリコン基板
１Ｅ  ｎ+型単結晶シリコン層
３  酸化シリコン膜
５  ｐ型ウエル
６  フィールド絶縁膜
７  ｐ-型半導体領域
８  ｎ+型半導体領域
１０  溝
１１  熱酸化膜
１２  ゲート電極
１３  多結晶シリコンパターン
１６  絶縁膜
１７〜１９  コンタクト溝
２０  ｐ+型半導体領域
２２  バリア導体膜
２３  シード膜
２４  フォトレジスト膜
２５  導電性膜
２５Ａ  Ｎｉ膜（第１薄膜）
２６、２７  配線
２８  配線（下地電極、第１下地電極）
３１  窒化シリコン膜（第１絶縁膜、第２絶縁膜）
３２  ポリイミド樹脂膜（第２絶縁膜）
３３  開口部（第１開口部）
３５  Ａｕ膜（第１金属膜）
３６  バンプ下地膜
３７  Ｔｉ膜
３８  Ｎｉ膜
３９  Ａｕ膜
４０  引き出し電極
４１  バンプ電極（第１バンプ電極）
４２  ストラップ電極（板状電極）
４４Ｂ  ベース板
４４Ｄ、４４Ｇ、４４Ｓ  リード
４５  はんだ
４６  ワイヤ
４７  モールド樹脂
５１  配線基板
５２、５３  金属板
５４  ＩＧＢＴチップ（第１半導体チップ）
５５  ダイオードチップ（第２半導体チップ）
５６  ストラップ電極（板状電極、第１板状電極、第２板状電極）
５７  ストラップ電極（板状電極）
６１  半導体基板
６１Ａ  ｎ+型単結晶シリコン基板
６１Ｂ  ｎ-型単結晶シリコン層
６２  酸化シリコン膜
６３  開口部
６４  ｐ型拡散層
６５  酸化膜
６６  表面保護膜
６７  開口部
６８  バリア導体膜
６９  シード膜
７０  導電性膜
７１  アノード下地電極（第２下地電極）
７２  窒化シリコン膜（第１絶縁膜、第２絶縁膜）
７３  ポリイミド樹脂膜（第２絶縁膜）
７４  開口部（第１半導体基板領域、第３半導体基板領域、第１開口部）
７５  Ａｕ膜（第１金属膜）
７６  バンプ下地膜
７７  Ｔｉ膜
７８  Ｎｉ膜
７９  Ａｕ膜
８０  カソード電極
８１  バンプ電極（第２バンプ電極）
ＢＣ  ブリッジ回路
Ｃ１、Ｃ２  容量
ＣＰＣ  チョッパ回路
ＣＨＰ  チップ
Ｄ１、Ｄ２  ダイオード
Ｄ３  ダイオード（パワーデバイス）
ＧＰ  ゲートパッド
ＩＶＣ  インバータ回路
ＩＶＭ  モジュール
Ｌ１  リアクトル
Ｔｒ１  パワートランジスタ
Ｔｒ２  ｎチャネル型ＩＧＢＴ（パワーデバイス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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