(57)【要約】【課題】  インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設ける。【解決手段】  半導体基板１に電極パッド２が形成された素子形成領域Ｒ１およびダミー領域Ｒ２を設け、応力緩和層３ａ、３ｂおよび再配置配線４ａ、４ｂを半導体基板１上に形成した後、ダミー領域Ｒ２の半導体基板１を除去することにより、チップ・サイズ・パッケージＣＳＰ１を半導体基板１上に形成するとともに、チップ・サイズ・パッケージＣＳＰ１と一体的に設けられ、半導体基板１からはみ出したフレキシブル配線層ＦＢ１を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電極パットが形成された半導体チップと、
前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、
前記樹脂層上に形成され、前記電極パットに接続された再配置配線層とを備えることを特徴とする半導体パッケージ。
【請求項２】
前記樹脂層は、前記半導体チップの片側、両側または四方にはみ出していることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記再配置配線層上に形成された突出電極をさらに備えることを特徴とする請求項１または２記載の半導体パッケージ。
【請求項４】
前記半導体チップは、前記樹脂層を前記半導体チップの裏側に折り曲げることにより積層されていることを特徴とする請求項１〜３のいずれか１項記載の半導体パッケージ。
【請求項５】
前記樹脂層上に形成され、前記半導体チップと電気的に独立したダミー配線層をさらに備えることを特徴とする請求項１〜４のいずれか１項記載の半導体パッケージ。
【請求項６】
電極パットが形成された半導体チップと、
前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、
前記樹脂層上に形成され、前記電極パットに接続された再配置配線層と、
前記再配置配線層上に形成された突出電極と、
前記突出電極を介し前記半導体チップが実装された配線基板とを備えることを特徴とする電子機器。
【請求項７】
電極パットが形成された半導体基板上に樹脂層を形成する工程と、
前記電極パットに接続され、前記樹脂層上に延伸された再配置配線層を形成する工程と、
前記樹脂層下の半導体基板の一部を除去する工程とを備えることを特徴とする半導体パッケージの製造方法。
【請求項８】
前記半導体基板が除去された樹脂層を折り曲げることにより、前記半導体基板を実装する工程をさらに備えることを特徴とする請求項７記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ、電子機器および半導体パッケージの製造方法に関し、特に、フレキシブル性を有する半導体パッケージに適用して好適なものである。
【背景技術】
【０００２】
従来の半導体パッケージでは、例えば、特許文献１に開示されているように、半導体チプ上に応力緩和層を形成し、その応力緩和層上に再配置配線層を形成することで、ＣＳＰ（チップサイズパッケージ）を構成する方法がある。
【特許文献１】特開２００２−１６１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のチップサイズパッケージはフレキシブル性がないため、チップサイズパッケージの実装時に半導体チップに応力が加わり易く、半導体チップにダメージが及び易いという問題があった。
また、半導体チップの積層構造を実現するには、半導体チップ間にインターポーザ基板を介在させる必要があり、積層時の高さが増大するという問題があった。
【０００４】
そこで、本発明の目的は、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能な半導体パッケージ、電子機器および半導体パッケージの製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体パッケージによれば、電極パットが形成された半導体チップと、前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、前記樹脂層上に形成され、前記電極パットに接続された再配置配線層とを備えることを特徴とする。
これにより、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能となるとともに、フレキシブル配線層を介して半導体チップを積層することが可能となる。このため、半導体チップの積層時の高さを低減することが可能となるとともに、半導体チップに加わる応力をフレキシブル配線層で吸収させることが可能となり、実装時の半導体チップのダメージを低減することができる。
【０００６】
また、本発明の一態様に係る半導体パッケージによれば、前記樹脂層は、前記半導体チップの片側、両側または四方にはみ出していることを特徴とする。
これにより、半導体チップ上に一体的に形成されたフレキシブル配線層を様々の方向に引き出すことが可能となり、配線長の増大を抑制しつつ、半導体チップの様々の実装形態に容易に対応することが可能となる。
【０００７】
また、本発明の一態様に係る半導体パッケージによれば、前記再配置配線層上に形成された突出電極をさらに備えることを特徴とする。
これにより、突出電極を介してフレキシブル配線層を接続することが可能となり、実装面積の増大を抑制しつつ、半導体チップを実装することができる。
また、本発明の一態様に係る半導体パッケージによれば、前記半導体チップは、前記樹脂層を前記半導体チップの裏側に折り曲げることにより積層されていることを特徴とする。
【０００８】
これにより、フレキシブル配線層を介して半導体チップを積層することが可能となり、半導体チップに加わる応力を緩和しつつ、半導体チップの積層時の高さを低減することが可能となる。
また、本発明の一態様に係る半導体パッケージによれば、前記樹脂層上に形成され、前記半導体チップと電気的に独立したダミー配線層をさらに備えることを特徴とする。
【０００９】
これにより、積層された半導体チップを個別に接続することが可能となり、機能またはサイズの異なる半導体チップを積層することが可能となる。
また、本発明の一態様に係る電子機器によれば、電極パットが形成された半導体チップと、前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、前記樹脂層上に形成され、前記電極パットに接続された再配置配線層と、前記再配置配線層上に形成された突出電極と、前記突出電極を介し前記半導体チップが実装された配線基板とを備えることを特徴とする。
【００１０】
これにより、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能となるとともに、フレキシブル配線層を介して半導体チップを積層することが可能となり、電子機器の信頼性を維持しつつ、電子機器の小型・軽量化を図ることができる。
また、本発明の一態様に係る半導体パッケージの製造方法によれば、電極パットが形成された半導体基板上に樹脂層を形成する工程と、前記電極パットに接続され、前記樹脂層上に延伸された再配置配線層を形成する工程と、前記樹脂層下の半導体基板の一部を除去する工程とを備えることを特徴とする。
【００１１】
これにより、フレキシブル配線層を半導体チップ上に一体的に形成することが可能となり、半導体チップをフレキシブル基板上に接合させることなく、半導体チップにフレキシブル配線層を設けることが可能となる。このため、半導体チップの積層時の高さを低減することが可能となるとともに、半導体チップに加わる応力をフレキシブル配線層で吸収させることが可能となり、実装時の半導体チップのダメージを低減することができる。
【００１２】
また、本発明の一態様に係る半導体パッケージの製造方法によれば、前記半導体基板が除去された樹脂層を折り曲げることにより、前記半導体基板を実装する工程をさらに備えることを特徴とする。
これにより、フレキシブル配線層を介して半導体チップを積層することが可能となり、半導体チップに加わる応力を緩和しつつ、半導体チップの積層時の高さを低減することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体パッケージおよびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図である。
図１（ａ）において、半導体基板１には、電極パッド２が形成された素子形成領域Ｒ１が設けられるとともに、素子形成領域Ｒ１の片側にはダミー領域Ｒ２が設けられている。ここで、素子形成領域Ｒ１には、トランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができ、ダミー領域Ｒ２には素子を形成してもよいし、素子を形成しなくてもよい。すなわち、ダミー領域Ｒ２の半導体基板１は、後の工程で除去されるので、素子を形成しなくてもよいが、マイクロローディング効果を防止するために、ダミー素子を形成するようにしてもよい。
【００１４】
次に、図１（ｂ）に示すように、電極パッド２が露出するように配置された応力緩和層３ａ、３ｂを素子形成領域Ｒ１およびダミー領域Ｒ２上にそれぞれ形成する。なお、応力緩和層３ａ、３ｂとしては可撓性樹脂を用いることができ、例えば、ポリイミド樹脂、アミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、あるいはこれらの変性樹脂などを用いることができる。
【００１５】
そして、電極パッド２に接続され、応力緩和層３ａ、３ｂ上にそれぞれ延伸された再配置配線４ａ、４ｂを形成する。そして、再配置配線４ａ、４ｂが形成された応力緩和層３ａ、３ｂ上にソルダレジスト膜５ａ、５ｂをそれぞれ形成し、ソルダレジスト膜５ａ、５ｂには、再配置配線４ａ、４ｂを露出させる開口部６ａ、６ｂをそれぞれ形成する。
次に、図１（ｃ）に示すように、半導体基板１の裏面を選択的にエッチングし、ダミー領域Ｒ２の半導体基板１を除去することにより、チップ・サイズ・パッケージＣＳＰ１を半導体基板１上に形成するとともに、チップ・サイズ・パッケージＣＳＰ１と一体的に設けられ、半導体基板１からはみ出したフレキシブル配線層ＦＢ１を形成する。
【００１６】
次に、図１（ｄ）に示すように、開口部６ｂを介して露出された再配置配線４ｂ上に突出電極７を形成する。なお、突出電極７は、必要に応じてフレキシブル配線層ＦＢ１に設けるようにしてもよいし、チップ・サイズ・パッケージＣＳＰ１に設けるようにしてもよく、フレキシブル配線層ＦＢ１およびチップ・サイズ・パッケージＣＳＰ１の双方に設けるようにしてもよい。また、突出電極７としては、例えば、半田ボールの他、Ａｕバンプ、ＮｉバンプまたはＣｕバンプなどを用いるようにしてもよい。
【００１７】
そして、図１（ｅ）に示すように、フレキシブル配線層ＦＢ１を適宜折り曲げながら、チップ・サイズ・パッケージＣＳＰ１を実装することができる。
これにより、インターポーザ基板を介在させることなく、チップ・サイズ・パッケージＣＳＰ１にフレキシブル配線層ＦＢ１を設けることが可能となり、フレキシブル配線層ＦＢ１を介してチップ・サイズ・パッケージＣＳＰ１を積層することが可能となる。このため、チップ・サイズ・パッケージＣＳＰ１の積層時の高さを低減することが可能となるとともに、チップ・サイズ・パッケージＣＳＰ１に加わる応力をフレキシブル配線層ＦＢ１で吸収させることが可能となり、実装時にチップ・サイズ・パッケージＣＳＰ１に加わるダメージを低減することができる。
【００１８】
図２は、本発明の第２実施形態に係る半導体パッケージの概略構成を示す断面図である。
図２において、半導体チップ１１、２１、３１には、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３がそれぞれ形成されるとともに、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３とそれぞれ一体的に形成され、半導体チップ１１、２１、３１からはみ出したフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３がそれぞれ設けられている。なお、半導体チップ１１、２１、３１には、トランジスタなどの能動素子またはキャパシタなどの受動素子をそれぞれ形成することができる。
【００１９】
ここで、半導体チップ１１、２１、３１には、電極パッド１２、２２、３２がそれぞれ形成されている。そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３には、電極パッド１２、２２、３２が露出するように配置された応力緩和層１３ａ、２３ａ、３３ａがそれぞれ設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３には、応力緩和層１３ａ、２３ａ、３３ａと同一層上に形成された応力緩和層１３ｂ、２３ｂ、３３ｂがそれぞれ設けられている。
【００２０】
そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の応力緩和層１３ａ、２３ａ、３３ａ上には、電極パッド１２、２２、３２にそれぞれ接続された再配置配線１４ａ、２４ａ、３４ａがそれぞれ設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の応力緩和層１３ｂ、２３ｂ、３３ｂ上には、再配置配線１４ａ、２４ａ、３４ａとそれぞれ一体的に形成された再配置配線１４ｂ、２４ｂ、３４ｂがそれぞれ設けられている。
【００２１】
そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａ上には、ソルダレジスト膜１５ａ、２５ａ、３５ａが設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂ上には、ソルダレジスト膜１５ａ、２５ａ、３５ａとそれぞれ一体的に形成されたソルダレジスト膜１５ｂ、２５ｂ、３５ｂがそれぞれ設けられている。
【００２２】
そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３のソルダレジスト膜１５ａ、２５ａ、３５ａには、再配置配線１４ａ、２４ａ、３４ａを露出させる開口部１６ａ、２６ａ、３６ａがそれぞれ形成されるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３のソルダレジスト膜１５ｂ、２５ｂ、３５ｂには、再配置配線１４ｂ、２４ｂ、３４ｂを露出させる開口部１６ｂ、２６ｂ、３６ｂがそれぞれ形成されている。
【００２３】
そして、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂ上には、開口部１６ｂ、２６ｂ、３６ｂをそれぞれ介して突出電極１７、２７、３７がそれぞれ形成されている。
そして、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３を半導体チップ１１、２１、３１の裏面にそれぞれ折り曲げ、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３にそれぞれ設けられた突出電極１７、２７、３７を、下層に配置されたチップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａにそれぞれ接合させることができる。
【００２４】
これにより、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３をそれぞれ介してチップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３を積層することが可能となり、半導体チップ１１、２１、３１に加わる応力を緩和しつつ、半導体チップ１１、２１、３１の積層時の高さを低減することが可能となる。
なお、突出電極１７、２７、３７を再配置配線１４ａ、２４ａ、３４ａにそれぞれ接合させる場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよいし、半田接合や合金接合などの金属接合を用いるようにしてもよい。
【００２５】
また、上述した実施形態では、ＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａおよびフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂを電極パッド１２、２２、３２にそれぞれ接続する方法について説明したが、ＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａまたはフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂの少なくとも一部は電極パッド１２、２２、３２にそれぞれ接続されないようにして、半導体チップ１１、２１、３１とそれぞれ電気的に独立させるようにしてもよい。これにより、積層された半導体チップ１１、２１、３１を個別に接続することが可能となり、機能またはサイズの異なる半導体チップ１１、２１、３１を積層することが可能となる。
【００２６】
図３は、本発明の第３実施形態に係る半導体パッケージの概略構成を示す断面図である。
図３において、半導体チップ４１には、チップ・サイズ・パッケージＣＳＰ２１が形成されるとともに、チップ・サイズ・パッケージＣＳＰ２１とそれぞれ一体的に形成され、半導体チップ４１の両側にそれぞれはみ出したフレキシブル配線層ＦＢ２１、ＦＢ２２が設けられている。
【００２７】
ここで、半導体チップ４１には、電極パッド４２が形成されている。そして、チップ・サイズ・パッケージＣＳＰ２１には、電極パッド４２が露出するように配置された応力緩和層４３ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２には、応力緩和層４３ａと同一層上に形成された応力緩和層４３ｂ、４３ｃがそれぞれ設けられている。
【００２８】
そして、チップ・サイズ・パッケージＣＳＰ２１の応力緩和層４３ａ上には、電極パッド４２に接続された再配置配線４４ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２の応力緩和層４３ｂ、４３ｃ上には、再配置配線４４ａと一体的に形成された再配置配線４４ｂ、４４ｃがそれぞれ設けられている。
そして、チップ・サイズ・パッケージＣＳＰ２１の再配置配線４４ａ上には、ソルダレジスト膜４５ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２の再配置配線４４ｂ、４４ｃ上には、ソルダレジスト膜４５ａと一体的に形成されたソルダレジスト膜４５ｂ、４５ｃがそれぞれ設けられている。
【００２９】
そして、チップ・サイズ・パッケージＣＳＰ２１のソルダレジスト膜４５ａには、再配置配線４４ａを露出させる開口部４６ａが形成されるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２のソルダレジスト膜４５ｂ、４５ｃには、再配置配線４４ｂ、４４ｃを露出させる開口部４６ｂ、４６ｃがそれぞれ形成されている。
そして、フレキシブル配線層ＦＢ２１、ＦＢ２２の再配置配線４４ｂ、４４ｃ上には、突出電極４７ｂ、４７ｃがそれぞれ形成されている。そして、フレキシブル配線層ＦＢ２１、ＦＢ２２を適宜折り曲げながら、チップ・サイズ・パッケージＣＳＰ２１を実装することができる。
【００３０】
これにより、チップ・サイズ・パッケージＣＳＰ２１と一体的に形成されたフレキシブル配線層ＦＢ２１、ＦＢ２２を複数の方向に引き出すことが可能となり、配線長の増大を抑制しつつ、半導体チップ４１の様々の実装形態に容易に対応することが可能となる。
なお、上述した半導体パッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、電子機器の信頼性の劣化を抑制しつつ、電子機器の小型・軽量化を図ることができる。
【００３１】
また、上述した実施形態では、半導体チップの実装方法を例にとって説明したが、本発明は、必ずしも半導体チップの実装方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などの実装方法に適用してもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図。
【図２】本発明の第２実施形態に係る半導体パッケージの概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体パッケージの概略構成を示す断面図。
【符号の説明】
【００３３】
Ｒ１  素子形成領域、Ｒ２  ダミー領域、ＣＳＰ１、ＣＳＰ１１〜ＣＳＰ１３、ＣＳＰ２１  チップ・サイズ・パッケージ、ＦＢ１、ＦＢ１１〜ＦＢ１３、ＦＢ２１、ＦＢ２２  フレキシブル配線層、１  半導体基板、２、１２、２２、３２、４２  電極パッド、３ａ、３ｂ、１３ａ、１３ｂ、２３ａ、２３ｂ、３３ａ、３３ｂ、４３ａ、４３ｂ、４３ｃ  応力緩和層、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ、４４ａ、４４ｂ、４４ｃ  再配置配線、５ａ、５ｂ、１５ａ、１５ｂ、２５ａ、２５ｂ、３５ａ、３５ｂ、４５ａ、４５ｂ、４５ｃ  ソルダレジスト層、６ａ、６ｂ、１６ａ、１６ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、４６ａ、４６ｂ、４６ｃ  開口部、７、１７、２７、３７、４７ｂ、４７ｃ  突出電極、１１、２１、３１、４１  半導体チップ
【図１】
2005079303.tif 000003
【図２】
2005079303.tif 000004
【図３】
2005079303.tif 000005