(57)【要約】【課題】  電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、ラッチアップ現象を起こさない降圧電圧出力回路を提供する。【解決手段】  本発明の降圧電圧出力回路は、第１の発振器を備えたチャージポンプ回路と、前記第１の発振器の発振周波数に応じてタイマ時間が設定されるタイマ回路と、一方のＮ型拡散層が前記チャージポンプ回路の出力端子に接続され、他方のＮ型拡散層がグラウンド電位に接続され、ゲート電極が前記タイマ回路の出力端子に接続され、前記タイマ時間の間導通するＮチャネル型ＭＯＳトランジスタと、を備える。【選択図】図１
2005079828.tif 000002
【特許請求の範囲】
【請求項１】
第１の発振器を備えたチャージポンプ回路と、
前記第１の発振器の発振周波数に応じてタイマ時間が設定されるタイマ回路と、
一方のＮ型拡散層が前記チャージポンプ回路の出力端子に接続され、他方のＮ型拡散層がグラウンド電位に接続され、ゲート電極が前記タイマ回路の出力端子に接続され、前記タイマ時間の間導通するＮチャネル型ＭＯＳトランジスタと、
を備えたことを特徴とする降圧電圧出力回路。
【請求項２】
チャージポンプ回路と、
一方のＮ型拡散層が前記チャージポンプ回路の出力に接続され、他方のＮ型拡散層がグラウンド電位に接続されたＮチャネル型ＭＯＳトランジスタと、
前記Ｎチャネル型ＭＯＳトランジスタの動作を制御するための制御信号をゲート電極に印加する制御端子と、
を備えたことを特徴とする降圧電圧出力回路。
【請求項３】
前記第１の発振器とは異なる第２の発振器を更に備え、
前記タイマ回路は、前記第１の発振器に代えて前記第２の発振器の発振周波数に応じてタイマ時間が設定されることを特徴とする請求項１記載の降圧電圧出力回路。
【請求項４】
制御信号を外部から入力する制御端子を更に備え、
前記第１の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項１記載の降圧電圧出力回路。
【請求項５】
制御信号を外部から入力する制御端子を更に備え、
前記第１の発振器及び前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項３記載の降圧電圧出力回路。
【請求項６】
制御信号を外部から入力する制御端子を更に備え、
前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項３記載の降圧電圧出力回路。
【請求項７】
出力端子と、
第１の発振器と、前記第１の発振器の出力信号をクロックとして入力し第１の導通指令と第２の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの１端とを接続し前記第１の導通指令に応じて導通する第１のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第１の導通指令に応じて導通する第２のスイッチング素子と、グラウンド電位と前記コンデンサの１端とを接続し前記第２の導通指令に応じて導通する第３のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第２の導通指令に応じて導通する第４のスイッチング素子と、を有するチャージポンプ回路と、
前記第１の発振器の出力信号を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間ハイレベルである第３の導通指令を生成するタイマ回路と、
一方のＮ型拡散層が前記出力端子に接続され、他方のＮ型拡散層が前記グラウンド電位に接続され、ゲート電極又はベース電極が前記第３の導通指令を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間導通するＮチャネル型ＭＯＳトランジスタ又はＮＰＮ型バイポーラトランジスタと、
を備えたことを特徴とする降圧電圧出力回路。
【請求項８】
出力端子と、
第１の発振器と、前記第１の発振器の出力信号をクロックとして入力し第１の導通指令と第２の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの１端とを接続し前記第１の導通指令に応じて導通する第１のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第１の導通指令に応じて導通する第２のスイッチング素子と、グラウンド電位と前記コンデンサの１端とを接続し前記第２の導通指令に応じて導通する第３のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第２の導通指令に応じて導通する第４のスイッチング素子と、を有するチャージポンプ回路と、
第３の導通指令を入力する制御端子と、
一方のＮ型拡散層が前記出力端子に接続され、他方のＮ型拡散層が前記グラウンド電位に接続され、前記制御端子からゲート電極又はベース電極が入力した前記第３の導通指令に応じて導通するＮチャネル型ＭＯＳトランジスタ又はＮＰＮ型バイポーラトランジスタと、
を備えたことを特徴とする降圧電圧出力回路。
【請求項９】
前記第１の発振器とは異なる第２の発振器を更に備え、
前記タイマ回路は、前記第１の発振器に代えて前記第２の発振器の出力信号をクロックとして入力し、前記第３の導通指令を生成することを特徴とする請求項７記載の降圧電圧出力回路。
【請求項１０】
制御信号を外部から入力する制御端子を更に備え、
前記第１の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項７記載の降圧電圧出力回路。
【請求項１１】
制御信号を外部から入力する制御端子を更に備え、
前記第１の発振器及び前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項９記載の降圧電圧出力回路。
【請求項１２】
制御信号を外部から入力する制御端子を更に備え、
前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項９記載の降圧電圧出力回路。
【請求項１３】
前記第３の導通指令が出力される期間、前記第３のスイッチング素子及び前記第４のスイッチング素子が遮断状態にされることを特徴とする請求項７又は請求項８記載の降圧電圧出力回路。  
【請求項１４】
前記第３の導通指令が出力される期間、前記第１のスイッチング素子及び前記第２のスイッチング素子が導通状態にされることを特徴とする請求項１３記載の降圧電圧出力回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる降圧電圧出力回路に関する。
【背景技術】
【０００２】
図２、図９を用いて、従来例のチャージポンプ回路を用いた降圧電圧出力回路を説明する。図９は、従来例のチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。図９において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＰチャネル型ＭＯＳトランジスタ（以下、Ｍ１と記す。）、４はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ２と記す。）、５はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ３と記す。）、６はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ４と記す。）、７は容量Ｃ１のコンデンサ、８はインバータ回路（以下、ＩＮＶ１と記す。）、９は電源電圧印加端子（以下、ＶＣＣ端子と記す。ＶＣＣ端子９に印加される電源電圧をＶＣＣとする。）、１０は降圧電圧出力端子（以下、ＶＳＵＢ端子と記す。）である。
【０００３】
図２は、従来例のチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図９のように構成された降圧電圧出力回路において、降圧電圧出力電圧を発生させる為には、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする動作タイミングを繰り返す必要がある。以下、動作タイミングＴ１、Ｔ２及びＴ３のそれぞれのタイミングにおける、動作を説明する。
【０００４】
先ず、発振回路１は、ＶＣＣ端子９から電圧ＶＣＣが印加されると、自己発振を始め、クロック信号Ｖ１を出力する。
クロック信号Ｖ１は、制御ロジック２の入力信号となる。制御ロジック２は、Ｍ１、Ｍ２、Ｍ３及びＭ４のＯＮ／ＯＦＦ動作を制御するための信号Ｖ２及びＶ４を出力する。Ｖ２は、ＩＮＶ１の入力信号となる。ＩＮＶ１は、Ｖ２に対し極性を反転させた信号Ｖ３を出力する。
【０００５】
動作タイミングＴ１においては、Ｖ２がＬｏｗ極性、Ｖ３がＨｉｇｈ極性、Ｖ４がＬｏｗ極性であるため、Ｍ１はＯＮ（動作状態）、Ｍ２はＯＮ（動作状態）、Ｍ３及びＭ４はＯＦＦ（動作していない状態）となる。
この状態においては、コンデンサ７の一方の電極はＶＣＣ端子、他方の電極はグラウンド（以下、「ＧＮＤ」と略す。）に接続されるので、Ｍ１のＯＮ抵抗Ｒ１とコンデンサ７の容量Ｃ１で決定される時定数により、コンデンサ７は充電される。（以下、コンデンサ７に充電されている電圧をＶＣとする。）電圧ＶＣは、電源電圧ＶＣＣにほぼ等しい。
【０００６】
動作タイミングＴ２においては、Ｖ２がＨｉｇｈ極性、Ｖ３がＬｏｗ極性、Ｖ４がＨｉｇｈ極性であるため、Ｍ１はＯＦＦ（動作していない状態）、Ｍ２はＯＦＦ（動作していない状態）、Ｍ３及びＭ４はＯＮ（動作状態）となる。
この状態においては、コンデンサ７の一方の電極はＧＮＤ、他方の電極はＶＳＵＢ端子に接続されるので、動作タイミングＴ１の期間に充電された電圧が放電され、ＶＳＵＢ端子には、降圧電圧−ＶＣ（＝−ＶＣＣ）が出力される。
動作タイミングＴ３においては、Ｖ２がＨｉｇｈ極性、Ｖ３がＬｏｗ極性、Ｖ４がＬｏｗ極性であるため、Ｍ１、Ｍ２、Ｍ３及びＭ４はＯＦＦ（動作していない状態）となる。
【０００７】
制御信号Ｖ２のＬｏｗ期間と制御信号Ｖ４のＨｉｇｈ期間を近接させた場合に、Ｍ１及びＭ３のゲート電極と基板間に構成される寄生容量の影響により、Ｖ２のＬｏｗ→Ｈｉｇｈへの変化及びＶ４のＨｉｇｈ→Ｌｏｗへの変化が遅れ、Ｍ１及びＭ３が同時にＯＮ（動作状態）し、ＶＣＣ−ＧＮＤ間に貫通電流が流れる。このため、動作タイミングＴ１から動作タイミングＴ２への移行時に全てのトランジスタを一旦ＯＦＦさせる動作タイミングＴ３の期間を設ける事で、上記貫通電流の発生を防止している。
【０００８】
Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３の動作タイミングを繰り返す事で、最終的には動作タイミングＴ１においてコンデンサ７に充電された電圧はＶＣＣとなり、ＶＳＵＢ端子には、−ＶＣＣ電圧が発生する。
半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をＶＳＵＢ端子より供給した場合、ＶＳＵＢ端子に接続され、降圧電圧出力回路の負荷となる回路は、電源電圧ＶＣのみならず電源電圧−ＶＣの供給を受けることが出来る。例えばオーディオ回路が負荷回路であれば、ＶＣ及び−ＶＣを電源電圧とするオーディオ回路の出力ダイナミックレンジは、ＶＣのみを電源電圧とする場合と較べて２倍に広くなる。
【０００９】
【特許文献１】特開平５−２９３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来構成の降圧電圧出力回路においては、降圧電圧出力端子１０を基板電位に接続した場合に、電源ＶＣＣが立ち上がってから発振回路１が所定の振幅でクロック信号Ｖ１を出力するまでに遅延時間がある。電源ＶＣＣが立ち上がってから、発振回路１が所定の振幅でクロック信号Ｖ１を出力し、クロック信号Ｖ１に従ってチャージポンプ回路が完全に動作するまでの間、ＶＳＵＢ端子１０に発生する降圧電圧が、ＧＮＤ電位に近い低い電圧である。また、この間、降圧電圧出力端子１０はＮチャネル型ＭＯＳトランジスタＭ４のドレイン端子に接続されているので、ＶＳＵＢ端子１０の出力インピーダンスがハイインピーダンスとなり、ＶＳＵＢ端子１０に接続される基板電位が不安定になる。これに起因して起動時に、基板電位の負荷回路上の寄生素子で構成されるサイリスタが動作して回路の破壊に至るいわゆるラッチアップ現象が起きやすいという問題点を有していた。
本発明は、上記従来の課題を解決する為になされたもので、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、負荷回路のラッチアップ現象を防止する降圧電圧出力回路を提供する事を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の降圧電圧出力回路は、以下の構成を有する。請求項１に記載の発明は、第１の発振器を備えたチャージポンプ回路と、前記第１の発振器の発振周波数に応じてタイマ時間が設定されるタイマ回路と、一方のＮ型拡散層が前記チャージポンプ回路の出力端子に接続され、他方のＮ型拡散層がグラウンド電位に接続され、ゲート電極が前記タイマ回路の出力端子に接続され、前記タイマ時間の間導通するＮチャネル型ＭＯＳトランジスタと、を備えたことを特徴とする降圧電圧出力回路である。
【００１２】
請求項７に記載の発明は、出力端子と、第１の発振器と、前記第１の発振器の出力信号をクロックとして入力し第１の導通指令と第２の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの１端とを接続し前記第１の導通指令に応じて導通する第１のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第１の導通指令に応じて導通する第２のスイッチング素子と、グラウンド電位と前記コンデンサの１端とを接続し前記第２の導通指令に応じて導通する第３のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第２の導通指令に応じて導通する第４のスイッチング素子と、を有するチャージポンプ回路と、前記第１の発振器の出力信号を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間ハイレベルである第３の導通指令を生成するタイマ回路と、一方のＮ型拡散層が前記出力端子に接続され、他方のＮ型拡散層が前記グラウンド電位に接続され、ゲート電極又はベース電極が前記第３の導通指令を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間導通するＮチャネル型ＭＯＳトランジスタ又はＮＰＮ型バイポーラトランジスタと、を備えたことを特徴とする降圧電圧出力回路である。
【００１３】
本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、ラッチアップ現象を起こさない降圧電圧出力回路を実現できるという作用を有する。
【００１４】
請求項２に記載の発明は、チャージポンプ回路と、一方のＮ型拡散層が前記チャージポンプ回路の出力に接続され、他方のＮ型拡散層がグラウンド電位に接続されたＮチャネル型ＭＯＳトランジスタと、前記Ｎチャネル型ＭＯＳトランジスタの動作を制御するための制御信号をゲート電極に印加する制御端子と、を備えたことを特徴とする降圧電圧出力回路である。
【００１５】
請求項８に記載の発明は、出力端子と、第１の発振器と、前記第１の発振器の出力信号をクロックとして入力し第１の導通指令と第２の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの１端とを接続し前記第１の導通指令に応じて導通する第１のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第１の導通指令に応じて導通する第２のスイッチング素子と、グラウンド電位と前記コンデンサの１端とを接続し前記第２の導通指令に応じて導通する第３のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第２の導通指令に応じて導通する第４のスイッチング素子と、を有するチャージポンプ回路と、第３の導通指令を入力する制御端子と、一方のＮ型拡散層が前記出力端子に接続され、他方のＮ型拡散層が前記グラウンド電位に接続され、前記制御端子からゲート電極又はベース電極が入力した前記第３の導通指令に応じて導通するＮチャネル型ＭＯＳトランジスタ又はＮＰＮ型バイポーラトランジスタと、を備えたことを特徴とする降圧電圧出力回路である。
【００１６】
本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期所定の間、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）を外部から制御してＯＮさせることにより、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
【００１７】
例えば、本発明の降圧電圧出力回路に供給される電源電圧ＶＣＣの出力回路を制御する外部マイクロコンピュータが上記の制御信号を供給することにより、外部マイクロコンピュータは、電源電圧ＶＣＣと降下電圧（−ＶＣ）とを相互に関係を持たせて制御することが出来る。本発明は、例えば所定の中央制御部が様々なセット機器について、そのセット機器に適した電源の立ち上がり方に応じた、電源立ち上がり時の初期制御を行うシステムに使用されることにより、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
【００１８】
請求項３に記載の発明は、前記第１の発振器とは異なる第２の発振器を更に備え、前記タイマ回路は、前記第１の発振器に代えて前記第２の発振器の発振周波数に応じてタイマ時間が設定されることを特徴とする請求項１記載の降圧電圧出力回路である。
請求項９に記載の発明は、前記第１の発振器とは異なる第２の発振器を更に備え、前記タイマ回路は、前記第１の発振器に代えて前記第２の発振器の出力信号をクロックとして入力し、前記第３の導通指令を生成することを特徴とする請求項７記載の降圧電圧出力回路である。
本発明は、チャージポンプ回路の動作を制御する第１の発振回路とは異なる第２の発振回路を設ける事で、チャージポンプ回路の動作と全く切り離して、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮするよう制御し、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
【００１９】
請求項４に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第１の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項１記載の降圧電圧出力回路である。
請求項１０に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第１の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項７記載の降圧電圧出力回路である。
本発明は、発振周波数制御電圧入力端子（制御端子）より、発振周波数制御電圧を入力する事で、チャージポンプ回路の動作を制御する第１の発振回路の発振周波数の制御を行う。本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮするよう制御し、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
【００２０】
請求項５に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第１の発振器及び前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項３記載の降圧電圧出力回路である。
請求項１１に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第１の発振器及び前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項９記載の降圧電圧出力回路である。
本発明は、発振周波数制御電圧入力端子（制御端子）より、発振周波数制御電圧を入力する事で、第１の発振回路の発振周波数と第２の発振回路の発振周波数の制御を行う。本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮするよう制御することにより、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子に発振周波数制御電圧を入力することにより第１の発振回路の発振周波数を制御すると共に、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮする期間を、第１の発振回路の発振周波数に応じて伸長又は短縮することができる。
【００２１】
請求項６に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項３記載の降圧電圧出力回路である。
請求項１２に記載の発明は、制御信号を外部から入力する制御端子を更に備え、
前記第２の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項９記載の降圧電圧出力回路である。
【００２２】
本発明は、発振周波数制御電圧入力端子（制御端子）より、発振周波数制御電圧を入力する事で、第２の発振回路の発振周波数の制御を行う。本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮするよう制御することにより負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子に発振周波数制御電圧を入力することにより、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮする期間を、場合に応じて伸長又は短縮することができる。
【００２３】
請求項１３に記載の発明は、前記第３の導通指令が出力される期間、前記第３のスイッチング素子及び前記第４のスイッチング素子が遮断状態にされることを特徴とする請求項７又は請求項８記載の降圧電圧出力回路である。本発明により、チャージポンプのコンデンサの容量が大きい場合に、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）等が、コンデンサの短絡放電電流により破壊されることを防止する。
【００２４】
請求項１４に記載の発明は、前記第３の導通指令が出力される期間、前記第１のスイッチング素子及び前記第２のスイッチング素子が導通状態にされることを特徴とする請求項１３記載の降圧電圧出力回路である。本発明により、Ｎチャネル型ＭＯＳトランジスタ（又はＮＰＮ型バイポーラトランジスタ）がＯＮしている間、チャージポンプのコンデンサは充電状態ＯＮ状態を維持する故に、コンデンサの両端電圧が所定の電圧（電源電圧に近似する。）に達するまでの時間を短く出来る。
【発明の効果】
【００２５】
本発明によれば、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、ラッチアップ現象を起こさない降圧電圧出力回路を実現できるという有利な効果が得られる。
本発明によれば、様々なセット機器の電源の立ち上がり方に応じた、電源立ち上がり時の初期制御を行う降圧電圧出力回路を実現できるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２７】
《実施の形態１》
本発明の実施の形態１のチャージポンプ回路を用いた降圧電圧出力回路について、図１〜図３を用いて説明する。図１は、本発明の実施の形態１におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。図１において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＰチャネル型ＭＯＳトランジスタ（以下、Ｍ１と記す。）、４はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ２と記す。）、５はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ３と記す。）、６はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ４と記す。）、７は容量Ｃ１のコンデンサ、８はインバータ回路（以下、ＩＮＶ１と記す。）、９は電源電圧印加端子（以下、ＶＣＣ端子と記す。ＶＣＣ端子９に印加される電源電圧をＶＣＣとする。）、１０は降圧電圧出力端子（以下、ＶＳＵＢ端子と記す。）、１１はタイマ回路、１２はＮチャネル型ＭＯＳトランジスタ（以下、Ｍ５と記す。）である。実施の形態１の降圧電圧出力回路は、半導体装置上に形成されている。
【００２８】
図２は、本発明の実施の形態１におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図１のように構成された降圧電圧出力回路において、降圧電圧出力電圧を発生させる為には、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする動作タイミングを繰り返す必要がある。動作タイミングＴ１、Ｔ２及びＴ３のそれぞれのタイミングにおける、動作は従来例と同様である。
【００２９】
図３は、本発明の実施の形態１におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。タイマ回路１１は、発振回路１の出力クロック信号Ｖ１を入力とし、Ｍ５のＯＮ／ＯＦＦ動作を制御するためのタイマ回路出力信号Ｖ５を出力する。タイマ回路出力信号Ｖ５は、ＶＣＣの立ち上がりに追従してＨｉｇｈとなり、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間（以下、Ｔ４と記す。）Ｈｉｇｈを維持し続け、Ｔ４期間以降は常にＬｏｗを出力する信号である。
よって、Ｔ４期間、Ｖ５がゲート電極に接続されているＭ５はＯＮとなり、ＶＳＵＢ端子はＧＮＤに短絡され、その出力インピーダンスはローインピーダンスになる。Ｔ４期間終了後、Ｍ５はＯＦＦとなり、ＶＳＵＢ端子には−ＶＣＣ電圧が発生する。電源立ち上がり後、ＶＳＵＢ端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、ＶＳＵＢ端子に接続される負荷回路にラッチアップが発生することを防止する。
【００３０】
《実施の形態２》
本発明の実施の形態２のチャージポンプ回路を用いた降圧電圧出力回路について、図２〜図４を用いて説明する。図４は、本発明の実施の形態２におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態２（図４）が実施の形態１（図１）と異なる点は、タイマ回路１１の代わりにＮチャネル型ＭＯＳトランジスタＭ５の動作を制御するための制御信号入力端子１３を追加したことである。図４において、図１（実施の形態１）と同じ構成要素については同じ符号を付し、説明を省略する。
【００３１】
図４において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＭ１、４はＭ２、５はＭ３、６はＭ４、７はコンデンサ、８はＩＮＶ１、９はＶＣＣ端子、１０はＶＳＵＢ端子、１２はＮチャネル型ＭＯＳトランジスタＭ５、１３はＮチャネル型ＭＯＳトランジスタＭ５の動作を制御するための制御信号入力端子である。
【００３２】
図２は、本発明の実施の形態２におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態１と同一であるため説明を省略する。
【００３３】
図３は、本発明の実施の形態２におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。制御信号入力端子１３は、ＶＣＣの立ち上がりに追従してＨｉｇｈとなり、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間（Ｔ４）Ｈｉｇｈを維持し続け、それ以降は常にＬｏｗを出力する信号を入力する。
よって、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間Ｔ４、Ｍ５はＯＮとなり、ＶＳＵＢ端子はＧＮＤに短絡され、その出力インピーダンスはローインピーダンスになる。Ｔ４期間終了後、Ｍ５はＯＦＦとなり、ＶＳＵＢ端子には−ＶＣＣ電圧が発生する。電源立ち上がり後、ＶＳＵＢ端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、ＶＳＵＢ端子に接続される負荷回路にラッチアップが発生することを防止する。
【００３４】
例えば、外部マイクロコンピュータが外部端子１３から制御信号を供給することで、外部マイクロコンピュータは、電源電圧ＶＣＣと降下電圧−ＶＣとを相互に関係を持たせて制御することが出来る。外部マイクロコンピュータは、例えば電源ＶＣＣが立ちあがった後、所定の期間（例えば実施の形態１における期間Ｔ４と同一の期間）、Ｍ５をＯＮする。これにより、例えば実施の形態１と同様の効果が得られる。
【００３５】
《実施の形態３》
本発明の実施の形態３のチャージポンプ回路を用いた降圧電圧出力回路について、図２、図３、図５を用いて説明する。図５は、本発明の実施の形態３におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態３（図５）が実施の形態１（図１）と異なる点は、発振回路１とは異なる第２の発振回路１４を追加したことである。図５において、図１（実施の形態１）と同じ構成要素については同じ符号を付し、説明を省略する。
【００３６】
図５において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＭ１、４はＭ２、５はＭ３、６はＭ４、７はコンデンサ、８はＩＮＶ１、９はＶＣＣ端子、１０はＶＳＵＢ端子、１１はタイマ回路、１２はＮチャネル型ＭＯＳトランジスタＭ５、１４は発振回路１とは異なる第２の発振回路である。
【００３７】
図２は、本発明の実施の形態３におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態１と同一であるため説明を省略する。
図３は、本発明の実施の形態３におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。第２の発振回路１４は、ＶＣＣが印加されると、自己発振を始め、クロック信号Ｖ６を出力する。タイマ回路１１は、第２の発振回路１４の出力クロック信号Ｖ６を入力とし、Ｍ５のＯＮ／ＯＦＦ動作を制御するためのタイマ回路出力信号Ｖ５を出力する。タイマ回路出力信号Ｖ５は、ＶＣＣの立ち上がりに追従してＨｉｇｈとなり、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間（Ｔ４）Ｈｉｇｈを維持し続け、それ以降は常にＬｏｗを出力する信号である。
よって、Ｔ４期間、Ｖ５がゲート電極に接続されているＭ５はＯＮとなり、ＶＳＵＢ端子はＧＮＤに短絡され、その出力インピーダンスはローインピーダンスになる。Ｔ４期間終了後、Ｍ５はＯＦＦとなり、ＶＳＵＢ端子には−ＶＣＣ電圧が発生する。電源立ち上がり後、ＶＳＵＢ端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、ＶＳＵＢ端子に接続される負荷回路にラッチアップが発生することを防止する。
【００３８】
《実施の形態４》
本発明の実施の形態４のチャージポンプ回路を用いた降圧電圧出力回路について、図２、図３、図６を用いて説明する。図６は、本発明の実施の形態４におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態４（図６）が実施の形態１（図１）と異なる点は、発振回路１の発振周波数制御電圧入力端子１５を追加したことである。図６において、図１（実施の形態１）と同じ構成要素については同じ符号を付し、説明を省略する。
【００３９】
図６において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＭ１、４はＭ２、５はＭ３、６はＭ４、７はコンデンサ、８はＩＮＶ１、９はＶＣＣ端子、１０はＶＳＵＢ端子、１１はタイマ回路、１２はＮチャネル型ＭＯＳトランジスタＭ５、１５は発振回路１の発振周波数制御電圧入力端子である。
【００４０】
図２は、本発明の実施の形態４におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態１と同一であるため説明を省略する。
図３は、本発明の実施の形態４におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。発振回路１は、電圧ＶＣＣが印加されると、自己発振を始め、発振周波数制御電圧入力端子１５より入力された電圧Ｖ７に基づき、発振周波数が制御されたクロック信号Ｖ１を出力する。以下、実施の形態１と同一であるため説明を省略する。本実施の形態においては、発振回路１の発振周波数を外部から制御できる。
【００４１】
《実施の形態５》
本発明の実施の形態５のチャージポンプ回路を用いた降圧電圧出力回路について、図２、図３、図７を用いて説明する。図７は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態５（図７）が実施の形態３（図５）と異なる点は、発振回路１及び発振回路１とは異なる第２の発振回路１４の発振周波数制御電圧入力端子１６を追加したことである。図７において、図５（実施の形態３）と同じ構成要素については同じ符号を付し、説明を省略する。
【００４２】
図７において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＭ１、４はＭ２、５はＭ３、６はＭ４、７はコンデンサ、８はＩＮＶ１、９はＶＣＣ端子、１０はＶＳＵＢ端子、１１はタイマ回路、１２はＮチャネル型ＭＯＳトランジスタＭ５、１４は発振回路１とは異なる第２の発振回路、１６は発振回路１及び発振回路１とは異なる第２の発振回路１４の発振周波数制御電圧入力端子である。
【００４３】
図２は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態３と同一であるため説明を省略する。
図３は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。発振回路１及び第２の発振回路１４は、電圧ＶＣＣが印加されると、自己発振を始め、発振周波数制御電圧入力端子１６より入力された電圧Ｖ８に基づき、発振周波数が制御されたクロック信号Ｖ１及びＶ６を出力する。以下、実施の形態３と同一であるため説明を省略する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子１７に発振周波数制御電圧を入力することにより発振回路１の発振周波数を制御すると共に、Ｍ５がＯＮする期間を、発振回路１の発振周波数に応じて伸長又は短縮することができる。
【００４４】
《実施の形態６》
本発明の実施の形態６のチャージポンプ回路を用いた降圧電圧出力回路について、図２、図３、図８を用いて説明する。図８は、本発明の実施の形態６におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態６（図８）が実施の形態３（図５）と異なる点は、発振回路１とは異なる第２の発振回路１４の発振周波数制御電圧入力端子１７を追加したことである。図８において、図５（実施の形態３）と同じ構成要素については同じ符号を付し、説明を省略する。
【００４５】
図８において、１は所定の周波数で発振しクロック信号Ｖ１を出力する発振回路、２はクロック信号Ｖ１を入力信号とする制御ロジック、３はＭ１、４はＭ２、５はＭ３、６はＭ４、７はコンデンサ、８はＩＮＶ１、９はＶＣＣ端子、１０はＶＳＵＢ端子、１１はタイマ回路、１２はＮチャネル型ＭＯＳトランジスタＭ５、１４は発振回路１とは異なる第２の発振回路、１７は発振回路１とは異なる第２の発振回路１４の発振周波数制御電圧入力端子である。
【００４６】
図２は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態３と同一であるため説明を省略する。
図３は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。第２の発振回路１４は、電圧ＶＣＣが印加されると、自己発振を始め、発振周波数制御電圧入力端子１７より入力された電圧Ｖ９に基づき、発振周波数が制御されたクロック信号Ｖ６を出力する。以下、実施の形態３と同一であるため説明を省略する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子１７に発振周波数制御電圧を入力することにより、Ｍ５がＯＮする期間を、場合に応じて伸長又は短縮することができる。
【００４７】
上記の実施の形態１〜６において、Ｍ５がＯＮしている間、動作タイミングＴ２（制御信号Ｖ４のＨｉｇｈ期間）において、コンデンサ７の両端は、Ｍ３、Ｍ５及びＭ４を通じて短絡される。コンデンサ７の容量Ｃ１が非常に大きい場合、コンデンサ７の短絡放電電流により、Ｍ３、Ｍ５又はＭ４が破壊される恐れがある。Ｍ５の入力信号（例えば図１におけるタイマ回路１１の出力信号）信号Ｖ５をインバータ（追加素子）で反転させ、信号Ｖ５の反転信号と制御ロジック２が出力する制御信号Ｖ４とを２入力ＡＮＤ回路（追加素子）に入力し、２入力ＡＮＤ回路の出力信号をＭ３及びＭ４のゲート電極に入力しても良い。これにより、Ｍ５がＯＮしている間、Ｍ３及びＭ４はＯＦＦ状態を維持する故に、この期間にＭ３、Ｍ５又はＭ４が破壊されることを防止できる。Ｍ５がＯＮしている間、コンデンサ７が蓄積した電荷が放電されない故に、コンデンサ７の両端電圧が所定の電圧ＶＣ（電源電圧ＶＣＣに近似する。）に達するまでの時間を短く出来る。
【００４８】
上記に加えて、制御ロジック２が出力する制御信号Ｖ２と、信号Ｖ５の反転信号とを２入力ＡＮＤ回路（追加素子）に入力し、２入力ＡＮＤ回路の出力信号をＭ１のゲート電極及びＩＮＶ１の入力端子に接続しても良い。これにより、Ｍ５がＯＮしている間、Ｍ１及びＭ２はＯＮ状態を維持する（コンデンサ７は充電状態）故に、コンデンサ７の両端電圧が所定の電圧ＶＣ（電源電圧ＶＣＣに近似する。）に達するまでの時間を短く出来る。
【００４９】
上記の実施の形態１〜６をバイポーラ型半導体に応用することも出来る。Ｐ型ＭＯＳトランジスタＭ１をＰＮＰ型バイポーラトランジスタに置き換え、Ｎ型ＭＯＳトランジスタＭ２、Ｍ３、Ｍ４、Ｍ５をＰＮＰ型バイポーラトランジスタに置き換えることにより、上記の実施の形態と同様の効果が得られる。
【産業上の利用可能性】
【００５０】
本発明の降圧電圧出力回路は、例えば電源投入直後の降圧電圧出力回路のラッチアップ対策において有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図２】従来例、本発明の実施の形態１〜６におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図
【図３】本発明の実施の形態１〜６におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図
【図４】本発明の実施の形態２におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図５】本発明の実施の形態３におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図６】本発明の実施の形態４におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図７】本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図８】本発明の実施の形態６におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【図９】従来例のチャージポンプ回路を用いた降圧電圧出力回路のブロック図
【符号の説明】
【００５２】
１    発振回路
２    制御ロジック
３    Ｐチャネル型ＭＯＳトランジスタＭ１
４    Ｎチャネル型ＭＯＳトランジスタＭ２
５    Ｎチャネル型ＭＯＳトランジスタＭ３
６    Ｎチャネル型ＭＯＳトランジスタＭ４
７    コンデンサ
８    インバータ回路ＩＮＶ１
９    電源電圧印加端子（ＶＣＣ端子）
１０  降圧電圧出力端子（ＶＳＵＢ端子）
１１  タイマ回路
１２  Ｎチャネル型ＭＯＳトランジスタＭ５
１３  Ｎチャネル型ＭＯＳトランジスタＭ５の動作を制御するための制御信号入力端子
１４  第２の発振回路
１５  発振回路１の発振周波数制御電圧入力端子
１６  発振回路１及び第２の発振回路１４の発振周波数制御電圧入力端子
１７  第２の発振回路１４の発振周波数制御電圧入力端子
【図１】
2005079828.tif 000003
【図２】
2005079828.tif 000004
【図３】
2005079828.tif 000005
【図４】
2005079828.tif 000006
【図５】
2005079828.tif 000007
【図６】
2005079828.tif 000008
【図７】
2005079828.tif 000009
【図８】
2005079828.tif 000010
【図９】
2005079828.tif 000011
【手続補正書】
【提出日】平成16年12月6日(2004.12.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図２は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図２は、実施の形態３と同一であるため説明を省略する。
図３は、本発明の実施の形態５におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。発振回路１及び第２の発振回路１４は、電圧ＶＣＣが印加されると、自己発振を始め、発振周波数制御電圧入力端子１６より入力された電圧Ｖ８に基づき、発振周波数が制御されたクロック信号Ｖ１及びＶ６を出力する。以下、実施の形態３と同一であるため説明を省略する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子１６に発振周波数制御電圧を入力することにより発振回路１の発振周波数を制御すると共に、Ｍ５がＯＮする期間を、発振回路１の発振周波数に応じて伸長又は短縮することができる。