(57)【要約】【課題】センサ部表面のＰ型半導体領域と素子分離層下のＰ型ウエル領域とをオーバーラップさせたセンサ構造を採ると、当該Ｐ型ウエル領域が信号電荷蓄積領域の体積を減少させるため、その体積の減少分だけセンサ部の飽和信号電荷量が減少する。【解決手段】センサ表面にＰ型半導体領域３４を有するＨＡＤセンサ構造を採る固体撮像素子において、フォトダイオード２１と素子分離層３５との境目近傍に第２の半導体領域３７を形成し、当該半導体領域３７の作用により、フォトダイオード２１と素子分離層３５との間で発生する暗電流や当該暗電流に起因する白点欠陥を抑制することで、Ｎ型半導体領域（信号電荷蓄積領域）３３の体積の減少を少なくして、フォトダイオード２１の飽和信号電荷量の減少を最低限に抑える。【選択図】図４
2005123280.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のウエル領域上に形成された第２導電型の半導体領域と当該第２導電型の半導体領域上に形成された第１導電型の第１の半導体領域とを有する複数のセンサ部と、
前記複数のセンサ部の相互間の素子分離を行う素子分離層と、
前記第１のウエル領域と前記素子分離層との間に形成された第１導電型の第２のウエル領域と、
前記センサ部と前記素子分離層との境目近傍に形成された第１導電型の第２の半導体領域と
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記第２のウエル領域は、前記センサ部への張り出し量が前記第２の半導体領域を設けないときの張り出し量よりも小さい
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第２のウエル領域は、その不純物濃度が前記第２の半導体領域を設けないときの不純物濃度よりも薄い
ことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記第２の半導体領域は、前記センサ部から信号電荷を読み出す読み出しゲート部から離れて形成されている
ことを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に光電変換を行うセンサ部が、当該センサ部と素子分離層との間で発生する暗電流を抑制するセンサ構造を有する固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子、例えばＭＯＳ型あるいはＣＭＯＳ型固体撮像素子では、光電変換を行うセンサ部（画素）の各々が、選択酸化による素子分離層、いわゆるＬＯＣＯＳ(local oxidation of silicon)層によってＸＹマトリクス状に画素分離（素子分離）されて形成される。具体的には、例えばＮ型のシリコン半導体基板にＰ型のウエル領域を形成した後、選択酸化による素子分離層（ＬＯＣＯＳ層）を形成し、次いで薄い絶縁膜（例えば、ＳｉＯ2 膜）を介して上記Ｐ型のウエル領域の表面にＮ型不純物をイオン注入して信号電荷蓄積領域を形成することによってセンサ部が作成される。
【０００３】
また、センサ部の表面、即ち信号電荷蓄積領域と絶縁膜との界面に、Ｐ型半導体領域を形成することによってセンサ表面から発生する暗電流を低減するセンサ構造（いわゆる、ＨＡＤ(Hole Accumulated Diode)センサ構造）が一般的に採られている。この種の固体撮像素子では、センサ部の形成に際して、素子分離層上で位置合わせしたフォトレジスト層で他の領域を保護してＮ型不純物をイオン注入するために、素子分離層の端部にＰＮ接合が現れる。素子分離層の端部には、応力で転位等の結晶欠陥の発生があることが知られている。したがって、ＰＮ接合に逆バイアスをかけることで発生した空乏層が、この結晶欠陥のある素子分離層の端部の領域にくると、その電界によってリーク電流が増加する。
【０００４】
センサ部において、このリーク電流が増加すると、光が入射していない状態でも電荷が発生し、これが暗電流となる。この暗電流は結晶欠陥によって発生しているために、各センサ部によって発生量が異なり、この暗電流の発生量の違いが画質上のむらとなって現れたり、白点欠陥となって現れたりする。このため、従来は、シリコン半導体基板に形成されたＰ型ウエル領域と素子分離層との間に第２のＰ型ウエル領域を形成するとともに、この素子分離層の下の第２のＰ型ウエル領域とセンサ部表面のＰ型半導体領域とをある程度オーバーラップさせていた（例えば、特許文献１参照）。
【０００５】
このように、センサ部表面のＰ型半導体領域と素子分離層の下のＰ型ウエル領域（第２のＰ型ウエル領域）とをオーバーラップさせたセンサ構造を採ることにより、センサ部と素子分離層との間で発生する暗電流や当該暗電流に起因する白点欠陥を抑制することができる。また、Ｐ型半導体領域とＰ型ウエル領域とのオーバーラップ量を多く設定する程、暗電流や白点欠陥の抑制効果は大きい。
【０００６】
【特許文献１】特開２０００−２９９４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、センサ部表面のＰ型半導体領域と素子分離層の下の第２のＰ型ウエル領域とをオーバーラップさせたセンサ構造を採ると、当該Ｐ型ウエル領域がセンサ部の信号電荷蓄積領域ともオーバーラップすることになるため、そのオーバーラップ部分が信号電荷蓄積領域の体積を減少させることになる。信号電荷蓄積領域の体積が減少すると、その体積の減少分だけセンサ部の飽和信号電荷量が減少することになる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、センサ部と素子分離層との間で発生する暗電流や当該暗電流に起因する白点欠陥を抑制しながら、センサ部の飽和信号電荷量の減少を最低限に抑えることが可能な固体撮像素子を提供することにある。
【課題を解決するための手段】
【０００９】
本発明による固体撮像素子は、第１導電型の第１のウエル領域上に形成された第２導電型の半導体領域と当該第２導電型の半導体領域上に形成された第１導電型の第１の半導体領域とを有する複数のセンサ部と、前記複数のセンサ部の相互間の素子分離を行う素子分離層と、前記第１のウエル領域と前記素子分離層との間に形成された第１導電型の第２のウエル領域と、前記センサ部と前記素子分離層との境目近傍に形成された第１導電型の第２の半導体領域とを備えた構成となっている。
【００１０】
上記構成の固体撮像素子において、第１のウエル領域とのその上に形成された半導体領域とにより、ＰＮ接合型のセンサ部が形成される。このセンサ部において、第１の半導体領域は、センサ表面から発生する電荷（例えば、正孔）を蓄積することによって暗電流を低減する。第２のウエル領域は、センサ部のＰＮ接合の位置を深くする。これにより、空乏層の広がり深さが深くなるため、センサ部における光電変換効率が増加する。第２の半導体領域は、センサ部のＰＮ接合を、転位等の結晶欠陥が存在する素子分離層の端部から隔離し、ＰＮ接合にバイアスをかけたときに、空乏層を素子分離層の端部から離れた位置に発生させる。これにより、素子分離層の端部付近でのリーク電流の発生が抑制され、暗電流が低減する。すなわち、素子分離層の下の第２のウエル領域を第１の半導体領域とオーバーラップさせて形成しなくても、第２の半導体領域の作用によってセンサ部と素子分離層との間で発生する暗電流を低減できる。
【発明の効果】
【００１１】
本発明によれば、センサ部と前記素子分離層との境目近傍に形成した第２の半導体領域により、素子分離層の下の第２のウエル領域を第１の半導体領域とオーバーラップさせて形成しなくても暗電流を低減できるため、センサ部と素子分離層との間で発生する暗電流や当該暗電流に起因する白点欠陥を抑制でき、しかも上記オーバーラップに起因する信号電荷蓄積領域の体積の減少も少ないため、センサ部の飽和信号電荷量の減少を最低限に抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明の一実施形態に係る固体撮像素子、例えばＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子の構成の概略を示すブロック図である。
【００１４】
図１に示すように、本実施形態に係るＸ−Ｙアドレス型固体撮像素子は、光電変換素子を含む画素（センサ部）が行列状に２次元配置されてなる撮像部１１と、撮像部１１の各画素を行単位で選択する垂直走査回路１２と、撮像部１１から行単位で読み出される各画素の信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理などの信号処理を行う信号処理回路１３と、この信号処理回路１３から出力される１行分の画素信号を順次画素単位で選択する水平走査回路１４と、この水平走査回路１５によって選択された画素信号を順次出力する水平出力回路１５とを有する構成となっている。
【００１５】
図２は、Ｘ−Ｙアドレス型固体撮像素子が例えばＣＭＯＳイメージセンサであるときの画素１６の具体的な回路構成の一例を示す回路図である。図２から明らかなように、画素１６は、光電変換素子として例えばフォトダイオード（ＰＤ）２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４およびリセットトランジスタ２５の４個のトランジスタを能動素子として有する回路構成となっている。
【００１６】
フォトダイオード２１はそのアノードが接地され、入射光をその光量に応じた量の電荷（ここでは、電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１のカソードとフローティングディフュージョン部ＦＤとの間に接続され、転送配線２６を通してそのゲートに転送パルスが与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョン部ＦＤに転送する。
【００１７】
フローティングディフュージョン部ＦＤには増幅トランジスタ２３のゲートが接続されている。この増幅トランジスタ２３はアドレストランジスタ２４を介して垂直信号線２７に接続されている。そして、アドレス配線２８を通して選択パルスがアドレストランジスタ２５のゲートに与えられ、当該アドレストランジスタ２５がオンすると、増幅トランジスタ２３はフローティングディフュージョン部ＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７は、各画素から出力された電圧を信号処理回路１３（図１参照）に伝送する。
【００１８】
リセットトランジスタ２５は、電源Ｖｄｄとフローティングディフュージョン部ＦＤとの間に接続され、リセット配線２９を通してそのゲートにリセットパルスが与えられることによってオン状態となり、フローティングディフュージョン部ＦＤの電位を電源Ｖｄｄの電位にリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２５の各ゲートが接続される各配線２６，２８，２９が行単位で配線されていることから、１行分の各画素について同時に行われる。
【００１９】
図３は、画素１６のフォトダイオード（ＰＤ）２１、フローティングディフュージョン部ＦＤおよび転送トランジスタ２２のゲート部（読み出しゲート部）の構成例を示す平面パターン図である。また、図４に図３のＸ−Ｘ′矢視断面を示す。ここでは、半導体の導電型について、第１導電型をＰ型、第２導電型をＮ型の場合を例に挙げて説明するが、その逆であっても良いことは勿論である。
【００２０】
図４において、本実施形態に係る固体撮像素子では、Ｎ型シリコン基板３１と、当該シリコン基板３１上に形成されたＰ型ウエル領域３２の構造を採用した構成となっている。センサ部であるフォトダイオード２１は、Ｐ型ウエル領域３２と、当該Ｐ型ウエル領域３２の上に形成されたＮ型半導体領域（Ｎ層）３３とによるＰＮダイオードによって形成されている。Ｎ型半導体領域３３は、光電変換して得られる信号電荷（ここでは、電子）を蓄積する信号電荷蓄積領域となる。
【００２１】
フォトダイオード２１は、Ｎ型半導体領域３３と基板表面との界面に、第１のＰ型半導体領域（Ｐ層）３４を有するＨＡＤセンサ構造を採っている。第１のＰ型半導体領域３４は、センサ表面から発生する正孔を蓄積し、当該正孔に起因する暗電流を低減する作用をなす。フォトダイオード２１の各々は、選択酸化による素子分離層（例えば、ＬＯＣＯＳ層）３５によって画素分離が図られている。
【００２２】
ここで、第１のＰ型ウエル領域３２は、Ｎ型半導体領域３３に適正な信号電荷量を蓄積し、過剰な信号電荷をＮ型シリコン基板３１へオーバーフローするためのオーバーフローバリアとして機能する。この第１のＰ型ウエル領域３２と素子分離層３５との間には、第２のＰ型ウエル領域３６が形成されている。この第２のＰ型ウエル領域３６は、フォトダイオード２１のＰＮ接合の位置を深くする作用をなす。ＰＮ接合の位置が深くなることにより、空乏層の広がり深さが深くなるため、フォトダイオード２１における光電変換効率が増加する。
【００２３】
フォトダイオード２１はさらに、当該フォトダイオード２１と素子分離層３５との境目近傍に第２のＰ型半導体領域３７を有している。この第２のＰ型半導体領域３７は次のような作用をなす。すなわち、フォトダイオード２１の形成に当たって、素子分離層３５上に位置合わせしたフォトレジスト層で他の領域を保護してＮ型不純物をイオン注入してＮ型半導体領域３３を形成する際に、素子分離層３５の端部にＰＮ接合が現れる。素子分離層３５の端部には応力で転位等の結晶欠陥の発生があるため、ＰＮ接合に逆バイアスをかけることで発生した空乏層が、この結晶欠陥がある素子分離層３５の領域にくると、その電界によって暗電流の発生原因となるリーク電流が増加する。
【００２４】
これに対して、第２のＰ型半導体領域３７は、フォトダイオード２１のＰＮ接合を、転位等の結晶欠陥が存在する素子分離層３５の端部から隔離し、ＰＮ接合にバイアスをかけたときに、空乏層を素子分離層３５の端部から離れた位置に発生させる。これにより、素子分離層３５の端部付近でのリーク電流の発生が抑制されるため暗電流が低減する。すなわち、従来技術のように、素子分離層３５の下の第２のＰ型ウエル領域３６を第１のＰ型半導体領域３４とオーバーラップさせて形成しなくても、第２のＰ型半導体領域３７の作用によってフォトダイオード２１と素子分離層３５との間で発生するリーク電流、ひいては暗電流を低減できる。
【００２５】
この第２のＰ型半導体領域３７を形成するに当たっては、図３に示すように、フォトダイオード２１で光電変換された信号電荷をフローティングディフュージョン部ＦＤに転送する読み出しゲート部３８から所定の距離ｄ、例えば０．３μｍ程度の距離だけ離して形成するのが好ましい。このように、第２のＰ型半導体領域３７を読み出しゲート部３８から所定の距離ｄだけ離して形成することにより、Ｐ型不純物をイオン注入することによる読み出しゲート部３８への影響を最小限に抑えることができるため、当該読み出しゲート部３８に印加する転送パルスの電圧を上げなくてもフォトダイオード２１からフローティングディフュージョン部ＦＤへの信号電荷の転送を確実に行うことができる。
【００２６】
上述したように、フォトダイオード２１と素子分離層３５との境目近傍に第２の半導体領域３７を形成することにより、フォトダイオード２１のＰＮ接合を、転位等の結晶欠陥が存在する素子分離層３５の端部から隔離し、ＰＮ接合にバイアスをかけたときに、空乏層を素子分離層３５の端部から離れた位置に発生させることができるために、素子分離層３５の下の第２のＰ型ウエル領域３６を第１のＰ型半導体領域３４とオーバーラップさせて形成しなくても、フォトダイオード２１と素子分離層３５との間で発生する暗電流や当該暗電流に起因する白点欠陥を抑制できる。しかも、上記オーバーラップに起因するＮ型半導体領域（信号電荷蓄積領域）３３の体積の減少も少ないため、フォトダイオード２１の飽和信号電荷量の減少を最低限に抑えることができる。
【００２７】
第２の半導体領域３７を設けないとき（従来技術）に第２のＰ型ウエル領域３６がフォトダイオード２１へ張り出していた（オーバーラップした）張り出し量に比べて、第２のＰ型ウエル領域３６のフォトダイオード２１への張り出し量が小さくても、具体的には図４に示すように、第２のＰ型ウエル領域３６がフォトダイオード２１へ全く張り出していなくても、原理的に、第２の半導体領域３７による上記の作用効果を得ることができる。
【００２８】
ただし、図４では、素子分離層３５の下の第２のＰ型ウエル領域３６を、素子分離層３５の端部よりもフォトダイオード２１に張り出さない形で示しているが、当該第２のＰ型ウエル領域３６の不純物濃度が濃いと横方向の拡散量が増えるため必然的にフォトダイオード２１側に張り出してＮ型半導体領域３３および第１のＰ型半導体領域３４とオーバーラップし、信号電荷蓄積領域であるＮ型半導体領域３３の体積を減少させ、飽和信号量を減少させることになる。
【００２９】
そこで、第２のＰ型ウエル領域３６の不純物濃度を、当該第２のＰ型ウエル領域３６を設けないとき（従来技術）の不純物濃度よりも薄くする。これにより、第２のＰ型ウエル領域３６の不純物横方向の拡散量を減らすことができるため、当該第２のＰ型ウエル領域３６のフォトダイオード２１への張り出し量を抑え、Ｎ型半導体領域３３の体積の減少を抑えることができる。また、第２のＰ型ウエル領域３６が拡散によってたとえフォトダイオード２１へ張り出したとしても、第２のＰ型ウエル領域３６の不純物濃度が薄いことにより、当該第２のＰ型ウエル領域３６の張り出し部分によるＮ型半導体領域３３の体積は実質的にないものと考えることができるため、フォトダイオード２１の飽和信号電荷量の減少を最低限に抑えることができる。
【００３０】
また、半導体領域３７による上記作用、即ちＰＮ接合にバイアスをかけたときに、空乏層を素子分離層３５の端部から離れた位置に発生させる作用を、従来技術の場合のように素子分離層３５の下の第２のＰ型ウエル領域３６に持たせるのではなく、第２のＰ型ウエル領域３６とは別に形成する第２の半導体領域３７に持たせることにより、当該第２の半導体領域３７を読み出しゲート部３８から離して形成することができるため、フォトダイオード２１からフローティングディフュージョン部ＦＤへの信号電荷の読み出し動作（転送動作）に対するＰ型不純物のイオン注入による影響を最小限に抑えることができる。
【００３１】
なお、上記実施形態では、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子のセンサ部に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、本発明はＣＣＤ(Charge Coupled Device)イメージセンサに代表さる電荷転送型固体撮像素子のセンサ部にも同様に適用可能である。
【産業上の利用可能性】
【００３２】
本発明に係る固体撮像素子は、例えば、デジタルスチルカメラ、ビデオカメラなどのカメラモジュールの撮像デバイスとして、さらにはカメラ機能を搭載した携帯電話機に代表される携帯端末装置の撮像デバイスとして用いることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係るＸ−Ｙアドレス型固体撮像素子の構成の概略を示すブロック図である。
【図２】ＣＭＯＳイメージセンサの場合における画素の具体的な回路構成の一例を示す回路図である。
【図３】フォトダイオード（ＰＤ）、フローティングディフュージョン部ＦＤおよび読み出しゲート部の構成例を示す平面パターン図である。
【図４】図３のＸ−Ｘ′矢視断面図である。
【符号の説明】
【００３４】
１１…撮像部、１２…垂直走査回路、１３…信号処理回路、１４…水平走査回路、１５…水平出力回路、１６…画素、２１…フォトダイオード、２２…転送トランジスタ、２３…増幅トランジスタ、２４…アドレストランジスタ、２５…リセットトランジスタ、３１…Ｎ型シリコン基板、３２…第１のＰ型ウエル領域、３３…Ｎ型半導体領域（信号電荷蓄積領域）、３４…第１のＰ型半導体領域（正孔蓄積領域）、３５…素子分離層、３６…第２のＰ型ウエル領域、３７…第２のＰ型半導体領域、３８…読み出しゲート部
【図１】
2005123280.tif 000003
【図２】
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【図３】
2005123280.tif 000005
【図４】
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