(57)【要約】【課題】  工程増の増大を抑制しつつ、トランジスタの遮光を行う。【解決手段】  ソース配線９、ドレイン配線１０およびゲート配線１２が形成された層間絶縁膜６上にゲート電極３を覆うように配置された遮光膜１１を設ける。【選択図】      図１
2005079377.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、
前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、
前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、
前記ソース配線層または前記ドレイン配線層と同一層に形成され、前記ゲート電極上に配置された遮光膜とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、
前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、
前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、
前記ゲート電極に接続され、前記ゲート電極上に配置された遮光膜とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、
前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、
前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、
前記ソース配線層を拡張させて前記ゲート電極上に設けられた遮光膜とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、
前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、
前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、
前記ドレイン配線層を拡張させて前記ゲート電極上に設けられた遮光膜とを備えることを特徴とする半導体装置。
【請求項５】
半導体チップ上に形成された電極パッドと、
前記半導体チップの表面を被覆する保護膜と、
前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、
前記電極パッドの配置位置を避けるようにして、前記保護膜内に形成された金属遮光膜とを備えることを特徴とする半導体装置。
【請求項６】
前記金属遮光膜は、前記電極パッドに接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、
前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記ソース層に接続されたソース配線層を前記層間絶縁膜上に形成する工程と、
前記ドレイン層に接続されたドレイン配線層を前記層間絶縁膜上に形成する工程と、
前記ゲート電極上に配置された遮光膜を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記遮光膜は前記ゲート電極に接続されていることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、
前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記ソース層に接続され、前記ゲート電極上に拡張されたソース配線層を前記層間絶縁膜上に形成する工程と、
前記ドレイン層に接続されたドレイン配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、
前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記ソース層に接続されたソース配線層を前記層間絶縁膜上に形成する工程と、
前記ドレイン層に接続され、前記ゲート電極上に拡張されたドレイン配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に電極パッドを形成する工程と、
前記電極パッドが形成された半導体チップ上に第１保護膜を形成する工程と、
前記第１保護膜上に金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記電極パッドの配置位置を避けるようにして設けられた金属遮光膜を形成する工程と、
前記金属遮光膜が設けられた第１保護膜上に第２保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記第１および第２保護膜に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に電極パッドを形成する工程と、
前記電極パッドが形成された半導体チップ上に第１保護膜を形成する工程と、
前記電極パッドの表面の一部を露出させる第１開口部を前記第１保護膜に形成する工程と、
前記第１保護膜上に金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記電極パッドの配置位置を避けるようにして設けられるとともに、第１開口部を介して前記電極パッドに接続された金属遮光膜を形成する工程と、
前記金属遮光膜が設けられた第１保護膜上に第２保護膜を形成する工程と、
前記電極パッドの表面を露出させる第２開口部を前記第１および第２保護膜に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、トランジスタの遮光方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）によりドライバーＩＣなどをガラス基板上に実装する方法がある。
一方、特許文献１には、ＭＯＳ型半導体装置において、遮光性の絶縁薄膜からなる３層構造の絶縁膜で能動素子領域を被覆することにより、チップ表面からの光入射によるＭＯＳトランジスタの誤動作を防止する方法が開示されている。
【特許文献１】実開昭６１−６３８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体装置では、能動素子領域全体が遮光膜で覆われるため、配線層とは別個に遮光層を設ける必要になり、工程増を招くという問題があった。また、遮光膜が電気的に浮いた状態になるため、遮光膜の電位が変動し、トランジスタなどの特性が不安定になるという問題があった。
そこで、本発明の第１の目的は、工程増の増大を抑制しつつ、遮光を行うことが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００４】
また、本発明の第２の目的は、遮光膜の電位を固定しつつ、遮光を行うことが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、前記ソース配線層または前記ドレイン配線層と同一層に形成され、前記ゲート電極上に配置された遮光膜とを備えることを特徴とする。
【０００６】
これにより、ソース配線層またはドレイン配線層の形成時にゲート電極上に配置された遮光膜を一括して形成することが可能となり、ゲート電極上に遮光膜を形成するための工程を別途追加する必要がなくなる。このため、工程増の増大を抑制しつつ、ゲート電極の遮光を行うことが可能となり、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、前記ゲート電極に接続され、前記ゲート電極上に配置された遮光膜とを備えることを特徴とする。
【０００８】
これにより、ゲート電極上に遮光膜を配置することを可能としつつ、遮光膜の電位を固定することが可能となる。このため、遮光膜の電位の変動を防止しつつ、ゲート電極の遮光を行うことが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、前記ソース配線層を拡張させて前記ゲート電極上に設けられた遮光膜とを備えることを特徴とする。
【００１０】
これにより、ソース配線層の形成時にゲート電極上に配置された遮光膜を一括して形成することが可能となるとともに、遮光膜をソース配線層に接続することが可能となり、ゲート電極上に遮光膜を形成するための工程を別途追加することなく、遮光膜の電位を固定することが可能となる。このため、工程増の増大を抑制しつつ、ゲート電極の遮光を行うことが可能となるとともに、遮光膜の電位の変動を防止することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板に形成されたソース層と、前記ゲート電極の他方の側の前記半導体基板に形成されたドレイン層と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ソース層に接続されたソース配線層と、前記層間絶縁膜上に形成され、前記ドレイン層に接続されたドレイン配線層と、前記ドレイン配線層を拡張させて前記ゲート電極上に設けられた遮光膜とを備えることを特徴とする。
【００１２】
これにより、ドレイン配線層の形成時にゲート電極上に配置された遮光膜を一括して形成することが可能となるとともに、遮光膜をドレイン配線層に接続することが可能となり、ゲート電極上に遮光膜を形成するための工程を別途追加することなく、遮光膜の電位を固定することが可能となる。このため、工程増の増大を抑制しつつ、ゲート電極の遮光を行うことが可能となるとともに、遮光膜の電位の変動を防止することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、半導体チップ上に形成された電極パッドと、前記半導体チップの表面を被覆する保護膜と、前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、前記電極パッドの配置位置を避けるようにして、前記保護膜内に形成された金属遮光膜とを備えることを特徴とする。
これにより、電極パッドを外部端子に接続することを可能としつつ、半導体チップを遮光することが可能となるとともに、半導体チップを遮光するために配線レイアウトを変更する必要がなくなり、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記金属遮光膜は、前記電極パッドに接続されていることを特徴とする。
これにより、遮光膜の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース層に接続されたソース配線層を前記層間絶縁膜上に形成する工程と、前記ドレイン層に接続されたドレイン配線層を前記層間絶縁膜上に形成する工程と、前記ゲート電極上に配置された遮光膜を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１６】
これにより、ソース配線層およびドレイン配線層の形成時にゲート電極上に配置された遮光膜を一括して形成することが可能となり、工程増の増大を抑制しつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記遮光膜は前記ゲート電極に接続されていることを特徴とする。
【００１７】
これにより、ゲート電極上に遮光膜を配置することを可能としつつ、遮光膜の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース層に接続され、前記ゲート電極上に拡張されたソース配線層を前記層間絶縁膜上に形成する工程と、前記ドレイン層に接続されたドレイン配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１８】
これにより、工程増の増大を抑制しつつ、ゲート電極の遮光を行うことが可能となるとともに、遮光膜の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して設けられたゲート電極を半導体基板上に形成する工程と、前記ゲート電極の両側の前記半導体基板にソース／ドレイン層を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース層に接続されたソース配線層を前記層間絶縁膜上に形成する工程と、前記ドレイン層に接続され、前記ゲート電極上に拡張されたドレイン配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１９】
これにより、工程増の増大を抑制しつつ、ゲート電極の遮光を行うことが可能となるとともに、遮光膜の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に電極パッドを形成する工程と、前記電極パッドが形成された半導体チップ上に第１保護膜を形成する工程と、前記第１保護膜上に金属膜を形成する工程と、前記金属膜をパターニングすることにより、前記電極パッドの配置位置を避けるようにして設けられた金属遮光膜を形成する工程と、前記金属遮光膜が設けられた第１保護膜上に第２保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記第１および第２保護膜に形成する工程とを備えることを特徴とする。
【００２０】
これにより、電極パッドを外部端子に接続することを可能としつつ、半導体チップを遮光することが可能となり、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に電極パッドを形成する工程と、前記電極パッドが形成された半導体チップ上に第１保護膜を形成する工程と、前記電極パッドの表面の一部を露出させる第１開口部を前記第１保護膜に形成する工程と、前記第１保護膜上に金属膜を形成する工程と、前記金属膜をパターニングすることにより、前記電極パッドの配置位置を避けるようにして設けられるとともに、第１開口部を介して前記電極パッドに接続された金属遮光膜を形成する工程と、前記金属遮光膜が設けられた第１保護膜上に第２保護膜を形成する工程と、前記電極パッドの表面を露出させる第２開口部を前記第１および第２保護膜に形成する工程とを備えることを特徴とする。
【００２１】
これにより、保護膜内に遮光膜を設けることを可能としつ、遮光膜の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した断面図である。
図１において、半導体基板１には、ゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の一方の側にはソース層４が設けられ、ゲート電極３の他方の側にはドレイン層５が設けられている。そして、ゲート電極３が形成された半導体基板１上には、層間絶縁膜６が形成され、層間絶縁膜６には、コンタクト領域Ｃ１、Ｃ２をそれぞれ介してソース層４およびドレイン層５に接続された導電性プラグ７、８が埋め込まれている。
【００２３】
なお、層間絶縁膜６としては、例えば、シリコン酸化膜またはフッ化珪酸ガラス膜（ＦＳＧ膜）などの無機材料を用いるようにしてもよいし、「Ｓｉｌｋ（米Ｔｈｅ  Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｏ．製）」などのＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系材料、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料、ＭＳＱ（ｍｅｔｈｙｌ  ｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料などの有機ｌｏｗｋ材料あるいはこれらのポーラス膜を用いるようにしてもよい。また、導電性プラグ７、８としては、例えば、タングステンプラグまたはシリコンプラグなどを用いることができる。
【００２４】
そして、層間絶縁膜６上には、ソース配線９、ドレイン配線１０およびゲート配線１２が形成されるとともに、ゲート電極３を覆うように配置された遮光膜１１が形成されている。ここで、ソース配線９は、導電性プラグ７を介してソース層４に接続され、ドレイン配線１０は、導電性プラグ８を介してドレイン層５に接続され、ゲート配線１２はコンタクト領域Ｃ３を介してゲート電極３に接続されている。
【００２５】
ここで、ソース配線９、ドレイン配線１０およびゲート配線１２が形成された層間絶縁膜６上に、ゲート電極３を覆うように配置された遮光膜１１を設けることにより、ソース配線９またはドレイン配線１０の形成時に、ゲート電極３上に配置された遮光膜１１を一括して形成することが可能となり、ゲート電極３上に遮光膜１１を形成するための工程を別途追加する必要がなくなる。このため、工程増の増大を抑制しつつ、ゲート電極３の遮光を行うことが可能となり、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００２６】
図２（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ´線で切断した断面図である。
図２において、半導体基板２１には、ゲート絶縁膜２２を介してゲート電極２３が形成され、ゲート電極２３の一方の側にはソース層２４が設けられ、ゲート電極２３の他方の側にはドレイン層２５が設けられている。そして、ゲート電極２３が形成された半導体基板２１上には、層間絶縁膜２６が形成され、層間絶縁膜２６には、コンタクト領域Ｃ１〜Ｃ３をそれぞれ介してソース層２４、ドレイン層２５およびゲート電極２３に接続された導電性プラグ２７、２８、３２が埋め込まれている。
【００２７】
そして、層間絶縁膜２６上には、ソース配線２９およびドレイン配線３０が形成されるとともに、ゲート電極２３を覆うように配置された遮光膜３１が形成されている。ここで、ソース配線２９は、導電性プラグ２７を介してソース層２４に接続され、ドレイン配線３０は、導電性プラグ２８を介してドレイン層２５に接続され、遮光膜３１は導電性プラグ３２を介してゲート電極２３に接続されている。
【００２８】
これにより、ゲート電極２３上に遮光膜３１を配置することを可能としつつ、遮光膜３１の電位を固定することが可能となる。このため、遮光膜３１の電位の変動を防止しつつ、ゲート電極２３の遮光を行うことが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００２９】
図３（ａ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ´線で切断した断面図である。
図３において、半導体基板４１には、ゲート絶縁膜４２を介してゲート電極４３が形成され、ゲート電極４３の一方の側にはソース層４４が設けられ、ゲート電極４３の他方の側にはドレイン層４５が設けられている。そして、ゲート電極４３が形成された半導体基板４１上には、層間絶縁膜４６が形成され、層間絶縁膜４６には、コンタクト領域Ｃ２１、Ｃ２２をそれぞれ介してソース層４４およびドレイン層４５に接続された導電性プラグ４７、４８が埋め込まれている。
【００３０】
そして、層間絶縁膜４６上には、ソース配線４９、ドレイン配線５０およびゲート配線５１が形成されるとともに、ゲート電極４３を覆うようにドレイン配線５０を拡張して形成された遮光膜５０ａが設けられている。ここで、ソース配線４９は、導電性プラグ４７を介してソース層４４に接続され、ドレイン配線５０は、導電性プラグ４８を介してドレイン層４５に接続されている。
【００３１】
これにより、ドレイン配線５０の形成時に、ゲート電極４３上に配置された遮光膜５０ａを一括して形成することが可能となるとともに、遮光膜５０ａをドレイン配線５０に接続することが可能となり、ゲート電極４３上に遮光膜５０ａを形成するための工程を別途追加することなく、遮光膜５０ａの電位を固定することが可能となる。このため、工程増の増大を抑制しつつ、ゲート電極４３の遮光を行うことが可能となるとともに、遮光膜５０ａの電位の変動を防止することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００３２】
図４（ａ）は、本発明の第４実施形態に係る半導体装置の概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＤ−Ｄ´線で切断した断面図である。
図４において、半導体基板６１には、ゲート絶縁膜６２を介してゲート電極６３が形成され、ゲート電極６３の一方の側にはソース層６４が設けられ、ゲート電極６３の他方の側にはドレイン層６５が設けられている。そして、ゲート電極６３が形成された半導体基板６１上には、層間絶縁膜６６が形成され、層間絶縁膜６６には、コンタクト領域Ｃ３１、Ｃ３２をそれぞれ介してソース層６４およびドレイン層６５に接続された導電性プラグ６７、６８が埋め込まれている。
【００３３】
そして、層間絶縁膜６６上には、ソース配線６９、ドレイン配線７０およびゲート配線７１が形成されるとともに、ゲート電極６３を覆うようにソース配線６９を拡張して形成された遮光膜６９ａが設けられている。ここで、ソース配線６９は、導電性プラグ６７を介してソース層６４に接続され、ドレイン配線７０は、導電性プラグ６８を介してドレイン層６５に接続されている。
【００３４】
これにより、ソース配線６９の形成時に、ゲート電極６３上に配置された遮光膜６９ａを一括して形成することが可能となるとともに、遮光膜６９ａをソース配線６９に接続することが可能となり、ゲート電極６３上に遮光膜６９ａを形成するための工程を別途追加することなく、遮光膜６９ａの電位を固定することが可能となる。このため、工程増の増大を抑制しつつ、ゲート電極６３の遮光を行うことが可能となるとともに、遮光膜６９ａの電位の変動を防止することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００３５】
図５（ａ）は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＥ−Ｅ´線で切断した断面図である。
図５において、半導体基板８１には、ゲート絶縁膜８２を介してゲート電極８３が形成され、ゲート電極８３の一方の側にはソース層８４が設けられ、ゲート電極８３の他方の側にはドレイン層８５が設けられている。そして、ゲート電極８３が形成された半導体基板８１上には、層間絶縁膜８６が形成され、層間絶縁膜８６には、コンタクト領域Ｃ４１〜Ｃ４３をそれぞれ介してソース層８４、ドレイン層８５およびゲート電極８３に接続された導電性プラグ８７、８８、９２が埋め込まれている。
【００３６】
そして、層間絶縁膜８６上には、ソース配線８９、ドレイン配線９０およびゲート配線９１が形成されている。ここで、ソース配線８９は、導電性プラグ８７を介してソース層８４に接続され、ドレイン配線９０は、導電性プラグ８８を介してドレイン層８５に接続され、ゲート配線９１は導電性プラグ９２を介してゲート電極８３に接続されている。
そして、ソース配線８９、ドレイン配線９０およびゲート配線９１が形成された層間絶縁膜８６上には、層間絶縁膜９３が形成され、層間絶縁膜９３には、ゲート配線９１に接続された導電性プラグ９４が埋め込まれている。そして、層間絶縁膜９３上には、ゲート電極８３、ソース層８４およびドレイン層８５を覆うように配置された遮光膜９５が形成されている。ここで、遮光膜９５は、導電性プラグ９４を介してゲート配線９１に接続されている。
【００３７】
これにより、ゲート電極８３、ソース層８４およびドレイン層８５上に遮光膜９５を配置することを可能としつつ、遮光膜９５の電位を固定することが可能となる。このため、遮光膜９５の電位の変動を防止しつつ、ゲート電極８３、ソース層８４およびドレイン層８５の遮光を行うことが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、チップ表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００３８】
なお、上述した第５実施形態では、遮光膜９５をゲート電極８３に接続する方法について説明したが、遮光膜９５をソース層８４またはドレイン層８５に接続するようにしてもよい。
図６（ａ）は、本発明の第６実施形態に係る半導体装置の概略構成を示す平面図、図６（ｂ）は、図６（ａ）のＦ−Ｆ´線で切断した断面図である。
【００３９】
図６において、半導体チップ１０１には、電極パッド１０２および配線１０５が形成されている。なお、半導体チップ１０１には、トランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができる。そして、電極パッド１０２および配線１０５が形成された半導体チップ１０１は、保護膜１０６で被覆され、保護膜１０６には、電極パッド１０２の表面を露出させる開口部１０３が形成されている。
【００４０】
また、保護膜１０６内には、電極パッド１０２の配置位置を避けるようにして形成された遮光膜１０４が設けられている。なお、遮光膜１０４としては、例えば、ＣｕまたはＡｌなどを用いることができる。また、保護膜１０６は、シリコン酸化膜１０６ａおよびシリコン窒化膜１０６ｂ、１０６ｃからなる３層構造とすることができ、遮光膜１０４は、シリコン窒化膜１０６ｂ、１０６ｃ間に設けることができる。
【００４１】
これにより、電極パッド１０２の表面を露出させることを可能としつつ、半導体チップ１０１を遮光することが可能となるとともに、半導体チップ１０１を遮光するために配線１０５のレイアウトを変更する必要がなくなり、半導体チップ１０１表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
なお、電極パッド１０２の配置位置を避けるようにして保護膜１０６内に遮光膜１０４を形成する場合、電極パッド１０２および配線１０５が形成された半導体チップ１０１上に、シリコン酸化膜１０６ａおよびシリコン窒化膜１０６ｂを順次積層した後、Ｃｕなどの金属膜を成膜する。そして、シリコン窒化膜１０６ｂ上に成膜された金属膜をエッチング加工した後、シリコン窒化膜１０６ｃを積層し、シリコン酸化膜１０６ａおよびシリコン窒化膜１０６ｂ、１０６ｃからなる保護膜１０６に開口部１０３を形成することにより、電極パッド１０２の表面を露出させることができる。
【００４２】
図７（ａ）は、本発明の第７実施形態に係る半導体装置の概略構成を示す平面図、図７（ｂ）は、図７（ａ）のＧ−Ｇ´線で切断した断面図である。
図７において、半導体チップ１１１には、電極パッド１１２、接地用パッド１１７および配線１１５が形成されている。そして、電極パッド１１２、接地用パッド１１７および配線１１５が形成された半導体チップ１１１は、保護膜１１６で被覆され、保護膜１１６には、電極パッド１１２および接地用パッド１１７の表面を露出させる開口部１１３、１１８がそれぞれ形成されている。
【００４３】
また、保護膜１１６内には、電極パッド１１２および接地用パッド１１７の配置位置を避けるようにして形成された遮光膜１１４が設けられている。なお、遮光膜１１４としては、例えば、ＣｕまたはＡｌなどを用いることができる。また、保護膜１１６は、シリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂ、１１６ｃからなる３層構造とすることができ、遮光膜１１４は、シリコン窒化膜１１６ｂ、１１６ｃ間に設けることができる。
【００４４】
ここで、接地用パッド１１７には、接地用パッド１１７の一部を露出させる開口部１１９がシリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂに形成されている。そして、遮光膜１１４は開口部１１９上に延伸され、シリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂに形成された開口部１１９を介して接地用パッド１１７に接続されている。
これにより、保護膜１１６に遮光膜１１４を設けることを可能としつ、遮光膜１１４の電位を固定することが可能となり、電界効果型トランジスタの特性を安定させることを可能としつつ、半導体チップ１１１表面からの光入射による電界効果型トランジスタの誤動作を抑制することができる。
【００４５】
なお、接地用パッド１１７に接続された遮光膜１１４を保護膜１１６内に形成する場合、電極パッド１１２、接地用パッド１１７および配線１１５が形成された半導体チップ１１１上に、シリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂを順次積層した後、シリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂのエッチング加工を行うことにより、接地用パッド１１７の一部を露出させる開口部１１９を形成する。そして、開口部１１９が形成されたシリコン窒化膜１１６ｂ上にＣｕなどの金属膜を成膜し、シリコン窒化膜１１６ｂ上に成膜された金属膜をエッチング加工することにより、接地用パッド１１７に接続された遮光膜１１４を形成する。そして、シリコン窒化膜１１６ｃを積層し、シリコン酸化膜１１６ａおよびシリコン窒化膜１１６ｂ、１１６ｃからなる保護膜１０６に開口部１１３、１１８を形成することにより、電極パッド１１２および接地用パッド１１７の表面をそれぞれ露出させることができる。
【００４６】
また、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、コストアップを抑制しつつ、電子機器の動作を安定化させることができる。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態に係る半導体装置の概略構成を示す図。
【図２】第２実施形態に係る半導体装置の概略構成を示す図。
【図３】第３実施形態に係る半導体装置の概略構成を示す図。
【図４】第４実施形態に係る半導体装置の概略構成を示す図。
【図５】第５実施形態に係る半導体装置の概略構成を示す図。
【図６】第６実施形態に係る半導体装置の概略構成を示す図。
【図７】第７実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００４８】
１、２１、４１、６１、８１  半導体基板、２、２２、４２、６２、８２  ゲート絶縁膜、３、２３、４３、６３、８３  ゲート電極、４、２４、４４、６４、８４  ソース層、５、２５、４５、６５、８５  ドレイン層、６、２６、４６、６６、８６、９３  層間絶縁膜、７、８、２７、２８、３２、４７、４８、６７、６８、８７、８８、９２、９４  導電性プラグ、９、２９、４９、８９  ソース配線、１０、３０、７０、９０  ドレイン配線、１１、３１、５０ａ、６９ａ、９５、１０４、１１４  遮光膜、１２、５１、７１、９１  ゲート配線、Ｃ１〜Ｃ３、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３、Ｃ３１〜Ｃ３３、Ｃ４１〜Ｃ４３  コンタクト領域、５０  遮光用ドレイン配線、６９  遮光用ドレイン配線、１０１、１１１  半導体チップ、１０２、１１２  電極パッド、１０３、１１３、１１８、１１９  開口部、１０５、１１５  配線、１０６、１１６  保護膜、１０６ａ、１１６ａ  シリコン酸化膜、１０６ｂ、１０６ｃ、１１６ｂ、１１６ｃ  シリコン窒化膜、１１７  接地用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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