(57)【要約】【課題】  半導体、絶縁体及び導電体を含む半導体素子の評価方法を提供することを課題とする。【解決手段】  本発明は、導電体に電圧を印加して電流値を測定する第１のステップと、前記電流値を、半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する第２のステップと、前記導電体の半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する第３のステップを有する。又は、前記第１及び前記第２のステップと、前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する第３のステップを有することを特徴とする。【選択図】  図１
2005049299.tif 000002
【特許請求の範囲】
【請求項１】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出することを特徴とする半導体素子の評価方法。
【請求項２】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出することを特徴とする半導体素子の評価方法。
【請求項３】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体の電位を低電位電源の電位と同電位にし、半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記導電体の面積πｒ2で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出することを特徴とする半導体素子の評価方法。
【請求項４】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体が含む不純物領域の電位を低電位電源の電位と同電位にし、前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積Ｗ＊Ｌ（Ｗはチャネル幅、Ｌはチャネル長）で割って、電流密度Ｊｇを算出し、
前記チャネル幅Ｗの逆数及び前記チャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出することを特徴とする半導体素子の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体素子の評価方法に関し、特に、ゲートリーク電流をリークパスで分離する半導体素子の評価方法に関する。
【背景技術】
【０００２】
近年、半導体素子を用いた機能回路の開発が活発に進められている。高機能回路の実現のためには、デバイスを高速動作させることが必要となり、そのためにはデバイスのサイズの縮小及びその高集積化が必要となる。しかしながら、デバイスのサイズを縮小すると、しきい値電圧の低下やパンチスルーが起こり、ゲート電圧によってドレイン電流を制御できないといった、いわゆる短チャネル効果が生じる。短チャネル効果を抑制するためにはゲート絶縁膜を薄膜化することが効果的であるが、該ゲート絶縁膜を薄膜化すると、ゲートリーク電流が大きくなり回路動作の不良原因となる。
【０００３】
一方、非特許文献１によれば、基板の不純物濃度が小さなＭＯＳキャパシタでは、ゲート電極の端部から空乏層が横に広がる。そして広がった空乏層のエッジ部分の空乏層幅はゲート電極直下の空乏層幅に比べて小さくなるため、空乏層のエッジ部分の電界はゲート電極直下に比べて大きくなる。その結果、このエッジ部分からのゲートリーク電流が大きくなる。従って、基板の不純物濃度が小さなＭＯＳキャパシタで発生するゲートリーク電流には、電極面内全体に流れる面内リーク電流と、空乏層のエッジ部分からのリーク電流が含まれる。
【０００４】
【非特許文献１】Ｎｉｃｏｌｌｉａｎ  ａｎｄ  Ｂｒｅｗｓ、ＭＯＳ  Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ、Ｐ３７８、Ｆｉｇ９．４
【０００５】
また、トランジスタ等の電界効果型の半導体素子は、ソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流が発生する。そこで、上記の空乏層エッジ部分からのリーク電流と、半導体のエッジ部分からのリーク電流について、図１２（Ａ）（Ｃ）のトランジスタの上面図、図１２（Ｂ）（Ｄ）のトランジスタの断面図を用いて簡単に説明する。
【０００６】
空乏層エッジリーク電流は、空乏層のエッジ部分からのリーク電流に相当し、図１２（Ａ）のトランジスタの上面図の点線で囲んだ領域に発生する電流であり、図１２（Ｂ）の断面図において矢印の向きに流れる電流に相当する。シリコンエッジリーク電流は、ソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流に相当し、図１２（Ｃ）のトランジスタの上面図の点線で囲んだ領域に発生する電流であり、図１２（Ｄ）のトランジスタの断面図において、矢印の向きに流れる電流に相当する。絶縁体が薄膜化すると、この部分は他の部分に比べて薄くなるため、高電界が印加されて、リーク電流が生じる。なおシリコンエッジリーク電流は、半導体のエッチング形状に依存し、電界効果型トランジスタのみに発生するリーク電流である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、導電体の面内、空乏層エッジ部分、半導体のエッジ部分からリーク電流が発生することが分かっている。しかしながら、ゲートリーク電流は、リークパスで分離して定量的に議論することができなかった。そのため、ゲート絶縁膜の膜質改善のための的確な対処を行うことができなかった。
【０００８】
上記の実情を鑑み、本発明は、ゲートリーク電流をリークパスで分離する半導体素子の評価方法を提供することを課題とする。そして、プロセスに対して的確なフィードバックを行って、ゲート絶縁膜の膜質の改善を可能とすることを課題とする。
【課題を解決するための手段】
【０００９】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
【００１０】
本発明の半導体素子の評価方法は、半径ｒの導電体に電圧を印加して、ゲートリーク電流（電流値）を測定する第１のステップと、前記ゲートリーク電流を、半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する第２のステップと、前記半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する第３のステップを有することを特徴とする。
【００１１】
第１のステップは、半導体と導電体の間に電位差を設けるステップであり、好適には半導体の電位は低電位電源ＶSSの電位と同電位にするとよい。低電位電源の電位は多くの場合において接地電位（＝０Ｖ）である。第２のステップにおいて、半導体と導電体が重なった領域は、導電体の面積πｒ2に相当する。従って、この値πｒ2を用いるとよい。第３のステップにおいて、係数とは、２Ａ、Ｂに相当する。空乏層エッジリーク電流は２Ａに比例し、面内リーク電流はＢに比例する。
【００１２】
本発明の半導体素子の評価方法は、導電体に電圧を印加して、ゲートリーク電流を測定する第１のステップと、前記ゲートリーク電流を、半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する第２のステップと、前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する第３のステップを有することを特徴とする。
【００１３】
第１のステップは、半導体と導電体の間に電位差を設けるステップであり、好適には、半導体が含む不純物領域の電位は低電位電源ＶSSの電位と同電位にするとよい。第２のステップにおいて、半導体と導電体が重なった領域は、半導体が含むチャネル形成領域に相当し、チャネル幅とチャネル長を掛けた面積Ｗ＊Ｌ（Ｗはチャネル幅、Ｌはチャネル長）に相当する。従って、この値Ｗ＊Ｌを用いるとよい。第３のステップにおいて、係数とは、Ａ、Ｂ、Ｃに相当する。空乏層エッジリーク電流はＡに比例し、面内リーク電流はＢに比例し、シリコンエッジリーク電流はＣに比例する。
【００１４】
本発明において、半導体素子とは、ＭＯＳ構造を有するものであり、ＭＯＳキャパシタ、トランジスタに相当する。また、上述したように、空乏層エッジリーク電流は空乏層のエッジ部分からのリーク電流に相当し、面内リーク電流はゲート電極の面内からのリーク電流に相当し、シリコンエッジリーク電流はソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流に相当する。
【発明の効果】
【００１５】
上記構成を有する本発明は、ゲートリーク電流をリークパスで分離して定量的に議論することを可能とし、プロセスに対して的確なフィードバックを行って、ゲート絶縁膜の膜質改善を可能とする。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
まず、ＭＯＳ構造を有する半導体素子として、ＭＯＳキャパシタの場合について説明する。導電体のエッジ部分のリーク電流は、導電体の外周の長さに比例すると考えられる。そこで、導電体が円形のＭＯＳキャパシタの電極半径をｒ、比例定数をＡとすると、導電体のエッジ部分からのリーク電流Ｉｇ1は、Ｉｇ1＝２πｒ＊Ａ（式（１））で表される。同様に、導電体の面内からのリーク電流Ｉｇ2は、Ｉｇ2＝πｒ2＊Ｂ（式（２））で表される。但し、式（１）（２）において、比例定数Ａ、Ｂはゲート絶縁膜の厚さ、導電体に印加される電圧、シリコンウエハ基板のドーパント密度の関数で与えられる。従って、導電体のエッジ部分からのリーク電流と、導電体の面内からのリーク電流の両方を含むゲートリーク電流Ｉｇ3は式（１）と式（２）の和で与えられ、Ｉｇ3＝Ｉｇ1＋Ｉｇ2＝２πｒ＊Ａ＋πｒ2＊Ｂ（式（３））で表される。
式（３）から、ゲートリーク電流の電流密度Ｊｇは、Ｊｇ＝Ｉｇ3／πｒ2＝２Ａ／ｒ＋Ｂ（式（４））で表される。そして、式（４）から、電流密度Ｊｇは、電極半径ｒの逆数に比例することが分かる。従って、式（４）を用いて、電流密度と電極半径ｒの逆数との関係をフィッティングした直線（１次方程式）の傾き（２Ａ）から導電体のエッジ部分からのリーク電流、切片（Ｂ）から導電体の面内からのリーク電流が求められる。
【００１８】
上記のモデルを用いた、本発明の半導体素子の評価方法は、図１（Ａ）に示すような３つのステップを有することを特徴とする。
第１のステップでは、半径ｒの導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体の電位を低電位電源ＶSS（多くの場合は０Ｖ）と同電位にし、導電体に電圧を印加したときに流れた電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度Ｊｇを算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、半導体と導電体が重なった領域は、導電体の面積πｒ2で算出することができる。
第３のステップでは、前記導電体の半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、空乏層エッジリーク電流は上記式の傾き２Ａに比例し、面内リーク電流は切片Ｂに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
【００１９】
次に、ＭＯＳ構造を有する半導体素子として、トランジスタの場合について説明する。トランジスタの構造を考慮すると、ゲートリーク電流は、導電体の面内、空乏層エッジ部分、及び半導体のエッジ部分から発生すると考えられ、面内リーク電流は導電体の面積に比例し、シリコンエッジリーク電流はチャネル長に比例し、空乏層エッジリーク電流はチャネル幅に比例すると考えられる。実際に測定されるゲートリーク電流は、これらのリーク電流の和で与えられるため、ゲートリーク電流Ｉｇ5は、Ｉｇ5＝Ｌ×Ａ＋Ｗ×Ｂ＋Ｌ×Ｗ×Ｃ（式（５））で表される。但し、ＬはＴＦＴのチャネル長（ゲート長）、Ｗはチャネル幅（ゲート幅）を表す。比例定数Ａ、Ｂ、Ｃはゲート絶縁膜の厚さ、チャネルのドーパント密度、導電体に印加される電圧の関数で与えられる。式（５）の第１項（Ｌ×Ａ）はシリコンエッジリーク電流、第２項（Ｗ×Ｂ）は空乏層エッジリーク電流、第３項（Ｌ×Ｗ×Ｃ）は面内リーク電流を表す。式（５）から、ゲートリーク電流の電流密度Ｊｇは、Ｊｇ＝Ｉｇ5／（Ｌ×Ｗ）＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（式（６））で表される。
【００２０】
上記のモデルを用いた、本発明の半導体素子の評価方法は、図１（Ｂ）に示すような３つのステップを有することを特徴とする。
第１のステップでは、導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体が含む不純物領域の電位を低電位電源と同電位にし、導電体に電圧を印加したときに流れる電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度を算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、第２のステップにおいて、半導体と導電体が重なった領域は、チャネル幅とチャネル長を掛けた面積（Ｗ＊Ｌ）で算出することができる。
第３のステップでは、半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、シリコンエッジリーク電流は上記式の第１項の定数Ａに比例し、空乏層エッジリーク電流は第２項の定数Ｂに比例し、面内リーク電流は第３の定数Ｃに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
【００２１】
上記構成を有する本発明は、単結晶のシリコンウエハ基板やガラス基板上に成膜又は結晶化させた、非晶質半導体又は多結晶半導体で作製したＮチャネル型、Ｐチャネル型のいずれのＦＥＴにも適用することができる。さらにシングルドレイン、ＬＤＤ、ＧＯＬＤ構造のいずれのＦＥＴに適用することができる。上記ＦＥＴに用いる半導体としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体の他、ＧａＡＳ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体、ＳｉＧｅ、ＡｌxＧａＡｓ1-x等の混晶半導体を適用することができる。絶縁体としては、熱酸化処理により作製された薄膜、ＴＥＯＳ（Tetraethyl Orthosilicate）ガスを作製工程に用いた薄膜、窒化酸化珪素膜、窒化珪素膜等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。導電体（ゲート電極）としては、多結晶半導体（ｐ−Ｓｉ）のほかタングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。
なお、Ｎチャネル型ＦＥＴとは、ソース、ドレイン領域及びＬＤＤ領域にはリン（Ｐ）、砒化物（Ａｒｓｅｎｉｄｅ）、アンチモン（Ｓｂ）などのドナーとして働く不純物を注入し、チャネル領域にはホウ素（Ｂ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）などのアクセプターとして働く不純物を注入したものに相当する。Ｐチャネル型ＦＥＴとは、ソース、ドレイン領域およびＬＤＤ領域にホウ素、スズ、アルミニウムなどのアクセプターとして働く不純物を注入する。そしてチャネル領域にはリン、砒化物、アンチモンなどのドナーとして働く不純物を注入したものに相当する。
【実施例１】
【００２２】
半導体素子としてＭＯＳキャパシタを例に挙げて、該ＭＯＳキャパシタのゲートリーク電流をリークパスで分離する方法について、以下に説明する。
【００２３】
まず、以下の評価に用いるＭＯＳキャパシタの作製方法について図２（Ｂ）の断面図、図２（Ｃ）の上面図を用いて簡単に説明する。
最初に、Ｐ型のシリコンウエハ基板１０（抵抗率２〜７Ω）上に、絶縁膜１１として、酸化窒化シリコン膜をＣＶＤ法により形成した。この絶縁膜１１は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。次に、ゲート電極１２として、窒化タンタル（ＴａＮ）を３０ｎｍの厚さ、タングステン（Ｗ）を３７０ｎｍの厚さでスパッタリング法により形成した。続いて、半径ｒが０．１２５、０．２５、０．５ｍｍとなるように、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極１２を形成した。シリコンウエハ基板１０の裏面はアルミニウムシリコン（ＡｌＳｉ）を４００ｎｍの厚さでスパッタリング法により形成し、その後水素アニールのため、３５０度の熱処理を行った。上記の工程を経て作製されたＭＯＳキャパシタにおいて、シリコンウエハ基板１０の下部をグランドに接続し、ゲート電極１２に０〜５０Ｖを印加して、ゲートリーク電流を測定した。
【００２４】
図３（Ａ）は、絶縁膜に４ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流の電流密度の電極半径依存性を示す。横軸は電極半径ｒ（ｍｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示しており、詳しくは０．０Ｅ＋００は０、５．０Ｅ-１５は５×１０-15、１．０Ｅ-１４は１．０×１０-14、１．５Ｅ-１４は１．５×１０-14、２．０Ｅ-１４は２×１０-14、２．５Ｅ-１４は２．５×１０-14を示す。これは以降のグラフでも同じである。
また、図３（Ａ）において、丸印（○）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、ひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、バツ印（×）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図３（Ｂ）においても同様である。
図３（Ａ）から、絶縁膜の膜厚には関係なく、電極半径が大きくなるにつれて、電流密度は上昇することが分かる。仮にゲートリーク電流が主に面内リーク電流に依るのであれば、電流密度は電極半径に依存しない。従って、ゲートリーク電流には、面内以外の領域からのリーク電流が含まれることが分かる。
【００２５】
図３（Ｂ）は、絶縁膜に４ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度の電極半径の逆数に対する依存性を示す。横軸は電極半径の逆数１／ｒ（ｍｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図３（Ｂ）から、絶縁膜の膜厚には関係なく、電流密度は、電極半径の逆数に正比例することが分かる。ここで、前述の式（４）から、ゲートリーク電流が、面内リーク電流と空乏層エッジリーク電流の和であれば、電流密度は電極半径の逆数に正比例することが分かっている。従って、図３（Ｂ）から、ゲートリーク電流は、面内リーク電流と空乏層エッジリーク電流の和であることが分かる。
【００２６】
次に、図３（Ｂ）の直線の傾きと切片から、面内リーク電流と空乏層エッジリーク電流を算出した図を図４に示す。但し、電極半径は０．５ｍｍの場合を示す。横軸は絶縁膜の厚さ（ｎｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図４から、絶縁膜の膜厚が４０ｎｍ以上になると、ゲートリーク電流は主に空乏層エッジリーク電流に依り、絶縁膜の膜厚が４０ｎｍ以下になると、空乏層エッジリーク電流に加えて、面内リーク電流も生じることが分かる。
なお、ゲートリーク電流の電流値と、前記電流値における面内リーク電流と、空乏層エッジリーク電流の割合は、ゲート電極に印加される電圧によって変化する。
【実施例２】
【００２７】
半導体素子としてＴＦＴを例に挙げて、該ＴＦＴのゲートリーク電流をリークパスで分離する方法について、以下に説明する。
【００２８】
まず、以下の評価に用いるＴＦＴの作製方法について図５（Ｂ）の断面図、図５（Ｃ）の上面図を用いて簡単に説明する。
最初に、ガラス基板２０上に絶縁膜２１として、酸化シリコン膜を１５０ｎｍの厚さで形成し、該絶縁膜２１上に非晶質半導体膜（ａ−Ｓｉ、アモルファスシリコン）を５０ｎｍの厚さで形成した。次に、前記非晶質半導体膜上に触媒（好適にはニッケル）を添加し、熱処理又はレーザ照射を行って結晶質半導体膜を形成した。続いて、前記結晶質半導体膜上にチャネルドープとして、Ｎ型は４×１０13atoms/ｃｍ2の濃度でボロンが添加されるようにドーピング処理を行い、Ｐ型は２×１０13atoms/ｃｍ2の濃度でボロンが添加されるようにドーピング処理を行った。続いて、結晶質半導体膜のパターン加工を行った後、ゲート絶縁膜２５を形成した。この絶縁膜２５は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。
次に、窒化タンタルを３０ｎｍの厚さ、タングステンを３７０ｎｍの厚さでスパッタリング法により形成し、その後、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極２６を形成した。
続いて、ソース領域及びドレイン領域の形成のため、絶縁膜２５の膜厚に応じて、導電型がＮチャネル型の場合は、加速電圧を適宜変えてリンが３×１０15〜１×１０16ａｔｏｍｓ/ｃｍ2添加されるようにドーピング処理を行い、Ｐチャネル型の場合は、加速電圧を適宜変えて、ボロンが１×１０16ａｔｏｍｓ/ｃｍ2添加されるようにドーピング処理を行った。その後、ドーパントの活性化のため、５５０度、４時間の熱処理を行った。
上記の工程を経て作製されたトランジスタにおいて、ソースとドレインはグランドに接続し、Ｎチャネル型トランジスタのゲート電極に０〜５０Ｖ印加、Ｐチャネル型トランジスタのゲート電極に０Ｖ〜−５０Ｖ印加して、ゲートリーク電流を測定した。
【００２９】
図６（Ａ）は、チャネル幅（Ｗ）が８μｍのＮチャネル型トランジスタのゲート絶縁膜に、６ＭＶ/ｃｍの電界を印加したときに生じるゲートリーク電流の電流密度のチャネル長依存性を表す。横軸はチャネル長Ｌ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
また、図６（Ａ）において、黒抜きのひし形印（◆）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、白抜きのひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、丸印（○）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図６（Ｂ）、７、８、１０においても同様である。
図６（Ａ）から、電流密度のチャネル長依存性は小さいことが分かる。さらにその傾向は絶縁膜の厚さに依らないことがわかる。
【００３０】
図６（Ｂ）は、チャネル長（Ｌ）が１．５μmのＮチャネル型トランジスタのゲート絶縁膜に６ＭＶ/ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル幅依存性を表す。横軸はチャネル幅Ｗ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図６（Ｂ）から、チャネル幅が大きくなると電流密度は低下することが分かる。これは、ゲートリーク電流にシリコンエッジリーク電流が含まれることを示している。
図６（Ａ）（Ｂ）から、Ｎチャネル型トランジスタのリーク電流には、面内リーク電流とシリコンエッジリーク電流が生じていることがわかる。
【００３１】
図７（Ａ）は、チャネル幅が８μｍのＰチャネル型トランジスタのゲート絶縁膜に６ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル長依存性を表す。横軸はチャネル長Ｌ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図７（Ａ）から、チャネル長が大きくなると電流密度は低下する傾向があることがわかる。仮に、ゲートリーク電流が、面内リーク電流とシリコンエッジリーク電流のみであれば電流密度はチャネル長に依存しない。従って、この結果はゲートリーク電流には他のリーク電流、例えば空乏層エッジリーク電流も含まれていることを示す。
【００３２】
図７（Ｂ）は、チャネル長が１．５μｍのＰチャネル型トランジスタのゲート絶縁膜に６ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル幅依存性を表す。横軸はチャネル幅Ｗ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図７（Ｂ）から、Ｎチャネル型トランジスタと同様に、チャネル幅が大きくなると電流密度は低下することが分かる。これはゲートリーク電流にシリコンエッジリークが含まれることを示している。
図７（Ａ）（Ｂ）から、Ｐチャネル型トランジスタのリーク電流には、シリコンエッジリークと他のリーク、例えば空乏層エッジリークが含まれていることが推測される。
【００３３】
次に、ゲートリーク電流の原因を調べるため、電流密度のチャネル長及びチャネル幅の逆数に対する依存性が、式（６）を用いてフィッティングできるかどうか調べた。
図８（Ａ）は、Ｎチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。
図８（Ａ）から、電流密度は、チャネル長の逆数にほとんど依存しないことが分かる。これは式（６）から分かるように空乏層エッジからのリークが非常に小さいことを示している。
【００３４】
図８（Ｂ）は、Ｎチャネル型トランジスタにおける電流密度のチャネル幅の逆数に対する依存性を示す。
図８（Ｂ）において、ゲート絶縁膜の厚さが２０ｎｍの場合は、リーク電流の測定ノイズが大きく、測定限界であった。そして、ゲート絶縁膜の厚さが２０ｎｍの場合を除けば、電流密度はチャネル幅の逆数に正比例することが分かる。従って、この結果は、ゲートリーク電流には、シリコンエッジリーク電流が含まれることを示す。また、式（６）から、フィッティングした直線の切片は面内リークを表すが、これがゼロでないことから、ゲートリーク電流には面内リーク電流も含まれることがわかる。
【００３５】
次に図６（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｎ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図９はその結果を表す。
図９から、ゲートリーク電流は、主に面内リーク電流とシリコンエッジリーク電流であり、それらはゲート絶縁膜の厚さが小さくなると大きくなる傾向がみられる。
【００３６】
次にＰチャネル型トランジスタに関しても同様に、電流密度のチャネル長およびチャネル幅の逆数に対する依存性を調べた。
図１０（Ａ）は、Ｐチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。図１０（Ａ）から、電流密度は、チャネル長の逆数に正比例することが分かる。
【００３７】
図１０（Ｂ）は、Ｐチャネル型トランジスタにおける電流密度のチャネル幅の逆数に対する依存性を示す。図１０（Ｂ）から、電流密度は、チャネル幅の逆数に正比例することが分かる。
この結果から、ゲートリーク電流にはシリコンエッジリーク電流と空乏層エッジリーク電流が含まれることを示している。
【００３８】
次に図１０（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｍ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図１１はその結果を表す。
図１１から、ゲートリーク電流は、面内リーク電流、シリコンエッジリーク電流、空乏エッジリーク電流が含まれることがわかる。
【００３９】
図９と図１１を比較すると、面内リーク電流、シリコンエッジリーク電流ともにＰチャネル型トランジスタに比べＮチャネル型トランジスタの方が大きいことがわかる。この理由として次のことが考えられる。
まず、Ｎチャネル型トランジスタではプラスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には電子が誘起され、電子が絶縁膜に注入される。それに対しＰチャネル型トランジスタではマイナスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には正孔が誘起され、正孔が絶縁膜に注入される。しかし正孔に対するシリコンと絶縁膜との障壁の高さは電子に対するそれよりも大きいため、ゲート電圧の大きさが同じならば電子の方が注入されやすい。従って電子は絶縁膜中に注入されやすいため面内リークが支配的となり、正孔は注入されにくいため面内リークは小さく、そしてリークしやすいエッジ部分でのリークが大きくなるものと考えられる。
【図面の簡単な説明】
【００４０】
【図１】本発明の半導体素子の評価方法を説明するためのフローチャート。
【図２】本発明の半導体素子の評価方法を説明するためのフローチャートとＭＯＳキャパシタの断面図と上面図。
【図３】ＭＯＳキャパシタのゲートリーク電流の電流密度の電極半径依存性を示すグラフと、電極半径の逆数に対する依存性を示すグラフ。
【図４】ＭＯＳキャパシタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図５】本発明の半導体素子の評価方法を説明するためのフローチャートとトランジスタの断面図と上面図。
【図６】Ｎチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長依存性を示すグラフと、チャネル幅依存性を示すグラフ。
【図７】Ｐチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長依存性を示すグラフと、チャネル幅依存性を示すグラフ。
【図８】Ｎチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長の逆数に対する依存性を示すグラフと、チャネル幅の逆数に対する依存性を示すグラフ。
【図９】Ｎチャネル型トランジスタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図１０】Ｐチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長の逆数に対する依存性を示すグラフと、チャネル幅の逆数に対する依存性を示すグラフ。
【図１１】Ｐチャネル型トランジスタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図１２】シリコンエッジリーク電流と空乏層エッジリーク電流を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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