(57)【要約】    【課題】  発振動作を継続させるための負性コンダクタンス部に電界効果トランジスタ（ＦＥＴ）を用いる電圧制御発振回路において、ＦＥＴのチャネル電流に起因するフリッカーノイズ等の低周波ノイズが可変容量素子を変調することによる出力信号の位相ノイズを抑制することができる電圧制御発振回路、ＰＬＬ回路及びチューナを提供する。    【解決手段】  可変容量素子１０１、１０２の間に制御電圧端子１０７を接続するとともに、可変容量素子１０１、１０２とそれぞれ直列に接続された固定容量素子１０３、１０４と前記可変容量素子１０１、１０２との間に、固定容量素子１０３等と共に高域通過フィルタ（ＨＰＦ）を構成する素子（ＤＣフィード素子）１０５等を介して直流電位を与えることにより、低周波ノイズが可変容量素子１０１等を変調することを抑制する。【選択図】          図１
2005079897.tif 000002
【特許請求の範囲】
【請求項１】
可変容量素子を含む容量可変部を有する容量回路とインダクタとによりＬＣ発振を行うとともに、発振動作を継続させるための負性コンダクタンス部がＣＭＯＳ電界効果トランジスタを含んでいる電圧制御発振回路において、
前記電界効果トランジスタと前記可変容量部との間に固定容量回路が直列接続されるとともに、当該固定容量回路と前記可変容量部との間の接続ノードに、前記固定容量回路と共に高域通過フィルタを構成する素子を介して直流電位が与えられる
ことを特徴とする電圧制御発振回路。
【請求項２】
前記固定容量回路とともに高域通過フィルタを構成する素子は、抵抗及び／又はインダクタである
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記可変容量部は、１以上の可変容量素子と第２の固定容量回路とが並列に接続されて構成されている
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項４】
前記負性コンダクタンス部は差動ＣＭＯＳインバータで構成される
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項５】
前記固定容量回路と共に高域通過フィルタを構成する素子は、抵抗値Ｒの抵抗であって、前記可変容量部への伝達を防止したい低周波ノイズの角周波数をωｍとすると、前記抵抗値Ｒと、発振角周波数の範囲内における前記可変容量部の容量値Ｃｖ、前記電界効果トランジスタと前記可変容量部との間に直列接続された固定容量回路の容量値Ｃｃが、下記の（数１）の関係を満たすことを特徴とする請求項１に記載の電圧制御発振回路。
【数１】
2005079897.tif 000007
【請求項６】
前記固定容量回路と共に高域通過フィルタを構成する素子は、インダクタンスＬのインダクタであって、前記可変容量部への伝達を防止したい低周波ノイズの角周波数をωｍとすると、前記インダクタンスＬと、発振角周波数の範囲内における前記可変容量部の容量値Ｃｖ、前記電界効果トランジスタと前記可変容量部との間に直列接続された固定容量回路の容量値Ｃｃが、下記の（数２）の関係を満たすことを特徴とする請求項１に記載の電圧制御発振回路。
【数２】
2005079897.tif 000008
【請求項７】
前記可変容量部は、直列に接続された第１及び第２の可変容量素子を含み、当該二つの可変容量素子の間の接続ノードに前記可変容量回路の容量を制御する第１の電位が与えられると共に、二つの可変容量素子のそれぞれの他端には第１及び第２の固定容量回路が直列接続され、第１の可変容量素子と第１の固定容量回路との間の接続ノード、及び第２の可変容量素子と第２の固定容量回路との間の接続ノードに、それぞれ固定容量回路と共に高域通過フィルタを構成する素子を介して直流電位が与えられる
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項８】
第１の可変容量素子と第１の固定容量回路との間の接続ノードに与えられる直流電位と、第２の可変容量素子と第２の固定容量回路との間の接続ノードに与えられる直流電位とは個別に制御される
ことを特徴とする請求項７に記載の電圧制御発振回路。
【請求項９】
前記可変容量部は、並列に接続された複数の可変容量素子を含み、少なくとも一部の可変容量素子の容量を制御する電位は他の可変容量素子の容量を制御する電位とは個別に制御される
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項１０】
少なくとも一部の可変容量素子の容量を制御する両端の電位差が、略最大容量に対応する電位差と、略最小容量に対応する電位差との間で切り替え制御される
ことを特徴とする請求項９に記載の電圧制御発振回路。
【請求項１１】
前記複数の可変容量素子のそれぞれの一端に固定容量素子が直列接続され、可変容量素子と固定容量素子との間の接続ノードに、前記固定容量回路と共に高域通過フィルタを構成する素子を介して与えられた直流電位がそれぞれ異なる状態で、可変容量素子のそれぞれの他端に与えられる電位を変化させる制御を行う
ことを特徴とする請求項９に記載の電圧制御発振回路。
【請求項１２】
請求項１から１１のいずれかに記載の電圧制御発振回路と、当該電圧制御発振回路の出力と基準信号との間の位相差に応じて出力される誤差信号を、前記電圧制御発振回路の発振周波数を制御する電位に変換するループフィルタとを含むＰＬＬ回路において、
前記ループフィルタは、
前記容量素子とともに高域通過フィルタを構成する素子を介して可変容量素子の一端に与えられる第１の電位と、前記可変容量素子の他端に与えられる第２の電位とを、前記電圧制御発振回路の発振周波数を制御する電位として供給する
ことを特徴とするＰＬＬ回路。
【請求項１３】
前記ループフィルタは、
少なくとも二つのチャージポンプ電流入力端子と、前記二つのチャージポンプ電流入力端子から入力されるチャージポンプ電流による電荷がそれぞれ蓄えられる電荷蓄積部と、前記電荷蓄積部に蓄えられた電荷により両者の電位差が制御される二つの電圧出力端子を備え、
前記二つの電圧出力端子のそれぞれに、当該二つの電圧出力端子から出力される電位の基準となる直流電位を与える基準直流電圧源を有する
ことを特徴とする請求項１２に記載のＰＬＬ回路。
【請求項１４】
請求項１２又は１３に記載のＰＬＬ回路を備える
ことを特徴とするチューナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路、ＰＬＬ回路及びチューナに関し、特に、発振動作を継続させるための負性コンダクタンス部がＣＭＯＳ電界効果トランジスタを含んでいる電圧制御発振回路、当該電圧制御発振回路を用いたＰＬＬ回路、及びチューナに関する。
【背景技術】
【０００２】
無線通信機、チューナ等では一定の周波数の信号を出力するためにＰＬＬ（位相ロックループ）回路を備えるのが通常である。ＰＬＬ回路は、ネガティブフィードバックのある閉ループシステムであり、位相比較器、チャージポンプ回路、ループフィルタ、及び電圧制御発振回路（以下、「ＶＣＯ回路」ともいう。）の四つの主要部分で構成されている。基準信号と、ＶＣＯ回路の出力信号を分周した信号とが位相比較器に入力される。位相比較器は両者を比較し、両信号の位相／周波数の差の大きさに比例する誤差信号を出力する。出力された誤差信号がチャージポンプ回路に送られる。チャージポンプ回路はループフィルタ内に蓄えられる電荷量を制御し、誤差信号をＶＣＯ回路の制御電圧に変換する。ＶＣＯ回路は、この制御電圧に対応する周波数の信号を出力する。
【０００３】
チューナ等に用いる高周波のＶＣＯ回路では、依然として容量素子とインダクタとを用いてＬＣ発振させることが多い。そして、容量素子の全部又は一部として可変容量ダイオード等の可変容量素子を設け、当該可変容量素子の容量制御端子に与える電位を制御することにより、ＬＣ発振の周波数、ひいてはＶＣＯ回路の出力信号の周波数を変化させることができる。
【０００４】
発振回路においては、発振の減衰を補い、発振動作を継続させるための負性コンダクタンス部が設けられる。負性コンダクタンス部には、バイポーラトランジスタなど、種々の回路が利用されてきたところであるが、近年、ＲＦ回路のＣＭＯＳ化が検討され、負性コンダクタンス部に電界効果トランジスタを含む回路、特に差動ＣＭＯＳインバータを用いたＶＣＯも検討されている。
【０００５】
【特許文献１】特開平１０−１４５１９０号公報
【特許文献２】特開２００１−１１１３８７号公報
【非特許文献１】Ａ．  Ｉｓｍａｉｌ、他１名，「ＣＭＯＳ  Ｄｉｆｆｅｒｅｎｔｉａｌ  ＬＣ  Ｏｓｃｉｌｌａｔｏｒ  ｗｉｔｈ  Ｓｕｐｐｒｅｓｓｅｄ  Ｕｐ−Ｃｏｎｖｅｒｔｅｄ  Ｆｌｉｃｋｅｒ  Ｎｏｉｓｅ」，２００３  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ／ＳＥＳＳＩＯＮ  ５／ＷＩＲＥＬＥＳＳ−ＰＡＮ  ＴＲＡＮＣＥＩＶＥＲＳ／ＰＡＰＥＲ５．７，ｐ．７２−７３，ｐ．９８−９９）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＶＣＯ回路をＣＭＯＳで構成しようとする場合、負性コンダクタンス部に用いられる電界効果トランジスタ（ＦＥＴ）のチャネル電流に起因する低周波のフリッカーノイズ（１／ｆノイズ）が可変容量素子に伝達し、当該可変容量素子を変調することによる発振出力の位相ノイズが問題となる。
【０００７】
本発明は、係る問題点に鑑みてなされたものであって、フリッカーノイズ等の低周波ノイズに起因する出力信号の位相ノイズを抑制することができる電圧制御発振回路、ＰＬＬ回路及びチューナを提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記の問題点を解決するために、本発明に係る電圧制御発振回路は、可変容量素子を含む容量可変部を有する容量回路とインダクタとによりＬＣ発振を行うとともに、発振動作を継続させるための負性コンダクタンス部がＣＭＯＳ電界効果トランジスタを含んでいる電圧制御発振回路において、前記電界効果トランジスタと前記可変容量部との間に固定容量回路が直列接続されるとともに、当該固定容量回路と前記可変容量部との間の接続ノードに、前記固定容量回路と共に高域通過フィルタを構成する素子を介して直流電位が与えられることを特徴としている。
【０００９】
この構成によれば、電界効果トランジスタからの低周波ノイズが可変容量部に伝達する前に高域通過フィルタによって減衰することになり、もって低周波ノイズによる可変容量部の変調、ひいては当該変調に起因する位相ノイズを低減することができる。ここで、「固定容量回路」とは、電圧依存性の小さい（両端の電圧により容量値が変化しにくい）容量回路をいい、単一の容量素子で構成したもの以外に、複数の容量素子で構成されたものや、容量素子以外の素子が含まれている場合も含む。なお、前記固定容量回路とともに高域通過フィルタを構成する素子としては、抵抗及び／又はインダクタを用いることができる。
【００１０】
前記可変容量部は、１以上の可変容量素子と第２の固定容量回路とが並列に接続されて構成されていることが好ましい。可変容量部に低周波ノイズが伝達しても、第２の固定容量回路が並列に接続されていることにより、低周波ノイズの影響による容量変化率を減少させることができるからである。なお、前記負性コンダクタンス部は例えば差動ＣＭＯＳインバータで構成することができるが、低周波ノイズが可変容量部に伝達し得るような場合であれば、本発明の効果は奏せられる。
【００１１】
前記固定容量回路と共に高域通過フィルタを構成する素子は、抵抗値Ｒの抵抗であって、前記可変容量部への伝達を防止したい低周波ノイズの角周波数をωｍとすると、前記抵抗値Ｒと、発振角周波数の範囲内における前記可変容量部の容量値Ｃｖ、前記電界効果トランジスタと前記可変容量部との間に直列接続された固定容量回路の容量値Ｃｃが、下記の（数１）の関係を満たすことが好ましい。
【００１２】
【数１】
2005079897.tif 000003
【００１３】
この関係を満たす場合に、ＨＰＦを通じて低周波ノイズが減衰され、可変容量部への低周波ノイズの伝達が抑制されやすいからである。
前記固定容量回路と共に高域通過フィルタを構成する素子は、インダクタンスＬのインダクタであって、前記可変容量部への伝達を防止したい低周波ノイズの角周波数をωｍとすると、前記インダクタンスＬと、発振角周波数の範囲内における前記可変容量部の容量値Ｃｖ、前記電界効果トランジスタと前記可変容量部との間に直列接続された固定容量回路の容量値Ｃｃが、下記の（数２）の関係を満たすことも同様の理由により好ましい。
【００１４】
【数２】
2005079897.tif 000004
【００１５】
前記可変容量部は、直列に接続された第１及び第２の可変容量素子を含み、当該二つの可変容量素子の間の接続ノードに前記可変容量回路の容量を制御する第１の電位が与えられると共に、二つの可変容量素子のそれぞれの他端には第１及び第２の固定容量回路が直列接続され、第１の可変容量素子と第１の固定容量回路との間の接続ノード、及び第２の可変容量素子と第２の固定容量回路との間の接続ノードに、それぞれ固定容量回路と共に高域通過フィルタを構成する素子を介して直流電位が与えられる構成とすることができる。
【００１６】
この場合、第１の可変容量素子と第１の固定容量回路との間の接続ノードに与えられる直流電位と、第２の可変容量素子と第２の固定容量回路との間の接続ノードに与えられる直流電位とは個別に制御される構成とすることが好ましい。個別に制御することで共振回路のＱを向上させることができ、これによって位相ノイズ特性の向上を図ることができるからである。
【００１７】
前記可変容量回路は、並列に接続された複数の可変容量素子を含み、少なくとも一部の可変容量素子の容量を制御する電位は他の可変容量素子の容量を制御する電位とは個別に制御されるようにすることができる。並列に接続された複数の可変容量素子により、可変容量部を分割して構成することとなり、容量値の制御方法は種々考えられるが、単一の可変容量素子を用いる場合や、複数の可変容量素子を同一の制御電圧で制御する場合よりもノイズに対する耐性は向上する。制御方法の一例として、例えば、少なくとも一部の可変容量素子の容量を制御する両端の電位差が、略最大容量に対応する電位差と、略最小容量に対応する電位差との間で切り替え制御されるような構成とすることができる。
【００１８】
略最大容量に対応する電位差と、略最小容量に対応する電位差との間での切り替え制御とは、いわば可変容量素子の両端電位差をデジタル的に制御することを意味し、汎用的な制御回路を用いて実現することが可能である。このような制御を行うことにより、低周波ノイズによる可変容量素子の変調が問題となる容量値の中間部分が利用されないこととなり、これによって低周波ノイズの影響を抑制することができる。
【００１９】
前記複数の可変容量素子のそれぞれの一端に固定容量素子が直列接続され、可変容量素子と固定容量素子との間の接続ノードに、前記固定容量回路と共に高域通過フィルタを構成する素子を介して与えられた直流電位がそれぞれ異なる状態で、可変容量素子のそれぞれの他端に与えられる電位を変化させる制御を行うことが好ましい。直流電位が異なることにより、他端に与える電位を変化させることにより、可変容量部の全容量についてのＣＶ特性の傾きを小さくすることができ、低周波ノイズが伝達しても、可変容量部の容量への影響を少なくすることができるからである。
【００２０】
なお、本発明に係るＰＬＬ回路は、上記本発明の電圧制御発振回路と、当該電圧制御発振回路の出力と基準信号との間の位相差に応じて出力される誤差信号を、前記電圧制御発振回路の発振周波数を制御する電位に変換するループフィルタとを含むＰＬＬ回路において、前記ループフィルタは、前記容量素子とともに高域通過フィルタを構成する素子を介して可変容量素子の一端に与えられる第１の電位と、前記可変容量素子の他端に与えられる第２の電位とを、前記電圧制御発振回路の発振周波数を制御する電位として供給することを特徴としている。ＶＣＯ回路の発振周波数を、ループフィルタの二つの端子間の電位差で制御するので、同相のコモン・モード・ノイズが混入した場合でも、発振周波数への影響を低減することができる。
【００２１】
なお、前記ループフィルタは、少なくとも二つのチャージポンプ電流入力端子と、前記二つのチャージポンプ電流入力端子から入力されるチャージポンプ電流による電荷がそれぞれ蓄えられる電荷蓄積部と、前記電荷蓄積部に蓄えられた電荷により両者の電位差が制御される二つの電圧出力端子を備え、前記二つの電圧出力端子のそれぞれに、当該二つの電圧出力端子から出力される電位の基準となる直流電位を与える基準直流電圧源を有することが好ましい。基準直流電圧源が供給する基準電位の値は特に限定されないが、通常、従来のループフィルタのようにＧＮＤ電位を基準として出力電圧を制御する場合と比較して、二つの電圧出力端子間の電位差を広くとることができ、発振周波数の範囲を広げることが可能になるからである。
【００２２】
なお、本発明に係るチューナは、上記本発明に係るＰＬＬ回路を備えることを特徴としている。
【発明の効果】
【００２３】
本発明の電圧制御発振回路では、電界効果トランジスタからの低周波ノイズが可変容量部に伝達する前に高域通過フィルタにより減衰するので、低周波ノイズが可変容量部を変調することにより位相ノイズが低減されるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の第１の実施の形態におけるＶＣＯ回路の構成を示す図である。同図のＶＣＯ回路は、インダクタ１０９、及び直列に接続された可変容量素子１０１、１０２と固定容量素子（「固定容量素子」とは、電圧依存性の少ない容量素子、即ち両端の電圧が変化しても容量値の変化しにくい容量素子の意味で用いる。）１０３、１０４にて共振タンク回路を構成し、ＬＣ発振を行わせるものであって、発振動作を継続させるための負性コンダクタンス部にいずれも電界効果トランジスタ（ＦＥＴ）であるＮチャネルＭＯＳＦＥＴ１２１、１２２、及びＰチャネルＭＯＳＦＥＴ１２３、１２４から成る差動ＣＭＯＳインバータを用いる構造となっている。同図において１１０及び１１１が発振出力端子であり、可変容量素子１０１及び１０２の接続ノードに設けられた端子１０７にＶＣＯ回路の発振周波数を制御する制御電圧が入力される。なお、可変容量素子１０１等としては、例えば可変容量ダイオードを用いることができるが、これに限定されるわけではない。
【００２５】
可変容量素子１０１と固定容量素子１０３との接続ノード、及び可変容量素子１０２と固定容量素子１０４との接続ノードに、直流電位を与える直流電位供給端子１０８が、素子１０５、１０６（以下、「ＤＣフィード素子」という。）を介して接続されている。ＤＣフィード素子１０５、１０６としては、固定容量素子１０３、１０４と、それぞれ高域通過フィルタ（ＨＰＦ）を構成する素子を用いることができ、具体的には、ＤＣフィード素子１０５、１０６として抵抗、及び／又はインダクタを用いることができる。
【００２６】
以下、まず、ＤＣフィード素子に抵抗を用いた場合について説明する。負性コンダクタンス部がＦＥＴを含む場合、ＦＥＴに流れるチャネル電流に起因して生じる低周波のフリッカーノイズが可変容量素子１０１に伝達すると当該低周波ノイズにより可変容量素子が変調され、ＶＣＯ回路の発振出力に位相ノイズが生じる原因となる。しかしＶＣＯ回路は、ＰＬＬ回路が内蔵された無線通信機等の送受信回路の性能を大きく左右するので、できる限り純粋なスペクトルをもつ出力が求められる。本実施の形態のように、可変容量素子１０１と固定容量素子１０３との接続ノードに、ＤＣフィード素子１０５として抵抗を介して直流電位供給端子１０８を接続すると、固定容量素子１０３と抵抗１０５とがＨＰＦを構成する。このＨＰＦの作用により、ＦＥＴで発生する低周波ノイズが可変容量素子に伝達することが抑制され、もってＶＣＯ回路の発振出力信号から位相ノイズの低減を図ることができる。
【００２７】
ここで、ＶＣＯ回路の発振角周波数（ｒａｄ／ｓ）の範囲内における可変容量素子１０１の容量値（Ｆ）Ｃｖ、固定容量素子１０３の容量値（Ｆ）Ｃｃ、抵抗１０５の抵抗値（Ω）をＲとし、可変容量素子１０１への伝達を防止したい低周波ノイズの角周波数をωｍ（ｒａｄ／ｓ）とすると、以下の（数１）の関係を満たす場合、ノイズ成分が可変容量素子１０１に印加される際に強度がωｍ＊Ｃｖ＊Ｒ倍（Ｃｖは発振角周波数によって異なるが、結果として１倍未満となる）される。これは可変容量素子１０２、固定容量素子１０４及び抵抗１０６の関係についても同様である。
【００２８】
【数１】
2005079897.tif 000005
【００２９】
なお上記（数１）において、ある時点において設定されたＶＣＯ回路の発振角周波数（ｒａｄ／ｓ）をωｏ、その際の可変容量素子１０１の容量値（Ｆ）がＣｖであるとすると、右辺の値は、発振周波数ωｏより小さいことが好ましい。右辺の値がωｏとなると、当該ωｏの角周波数においてＤＣフィード素子がＬＣ共振器の共振周波数及びＱに与える影響が大きくなること、右辺の値がωｏより大きい場合、即ち抵抗値Ｒが小さい場合、相対的にＤＣフィード素子のインピーダンスの方が可変容量素子のインピーダンスよりも小さくなり、可変容量素子の容量値による周波数変化が小さくなるからである。これは以下に述べる（数２）の式でも同様に当てはまる。
【００３０】
回路定数の具体例の一例として、例えばインダクタ１０９のインダクタンスを４（ｎＨ）とした場合、可変容量素子１０１の容量値の範囲を６．４〜２２．２（ｐＦ）、固定容量素子１０３の容量値を２０（ｐＦ）、抵抗１０５の抵抗値を２００（Ω）とすることができる。もっとも、これに限定されないことは勿論である。
可変容量素子１０１は、上記のように減衰したノイズ成分で変調されることとなるため、ＶＣＯ回路の発振出力に現れる位相ノイズは２０＊ｌｏｇ（ωｍ＊Ｃｖ＊Ｒ）（ｄＢ）低減されることになる。なお、可変容量素子１０１、１０２としては、例えば図２に示されるように可変容量素子１０１１と固定容量素子１０１２とを並列に接続して構成することが好ましい。このようにすることで、可変容量部の全容量に占める可変容量素子１０１１の容量変化率を減少させることができるからである。図２の例で説明すれば、可変容量素子１０１１の初期容量値をＣνｏ、固定容量素子１０１２の容量値をＣｏとすると全容量Ｃｖ＝Ｃνｏ＋Ｃｏとなる。なお、Ｃｖ、Ｃνｏ、Ｃｏの値は発振周波数から決定することができる。可変容量素子１０１に相当する可変容量部の全部を初期容量値Ｃνｏの可変容量素子で構成すると、当該可変容量素子の両端に電位差νが印加された場合、全容量Ｃｖは、ＣνｏからＣνｏ＊（１＋ｋν）に変化する。ｋは可変容量素子の容量値を決定する比例定数であり、容量変化率（ΔＣｖ／Ｃｖ）はｋνとなる。
【００３１】
一方、可変容量素子１０１を図２のように可変容量素子１０１１（初期容量値Ｃνｏｘとし、定数ｋは上記と同じとする）と固定容量素子１０１２を並列接続して構成した場合、全容量Ｃｖは、Ｃνｏｘ＋ＣｏからＣνｏｘ＊（１＋ｋν）＋Ｃｏに変化することになり、容量変化率は、（Ｃνｏｘ／Ｃｖ）＊ｋνとなり、上記の場合の（Ｃνｏｘ／Ｃｖ）倍（固定容量素子を含む場合１倍未満となる）となる。即ち、ＶＣＯ出力に現れる位相ノイズ成分は、２０＊ｌｏｇ（Ｃνｏｘ／Ｃｖ）（ｄＢ）だけ改善される。もっとも、固定容量素子を並列接続した場合、全容量Ｃｖを等しくすると、可変容量素子の容量がＣνｏからＣνｏｘに減少するため、その分発振周波数の範囲は狭くなる。
【００３２】
なお、ＤＣフィード素子１０５等としてインダクタを用いる場合、そのインダクタンスをＬとすると、下記（数２）の関係を満たす場合にノイズ成分の強度がωｍ2＊Ｃｖ＊Ｌ倍（１倍未満となる）されて可変容量素子１０１に印加される。従って、発振出力の位相ノイズは２０＊ｌｏｇ（ωｍ2＊Ｃｖ＊Ｌ）（ｄＢ）低減されることになる。
【数２】
2005079897.tif 000006
【００３３】
なお、図３に示すように直流電位供給端子１０８を直流電圧源１３０の出力に接続することができる。後述するように本発明に係るＶＣＯ回路をＰＬＬ回路に用いる場合、ループフィルタの出力を制御端子１０７及び直流電位供給端子１０８の双方に与えることができるが、電圧源１３０により生成される直流電位を端子１０８に印加し、制御端子１０７のみにＶＣＯ回路の出力制御電圧を印加することにより、従来のＶＣＯ回路と同様の方法で使用することができる。直流電圧源１３０の回路構成の一例を図４に示す。同図の例では、電圧源を複数の抵抗素子による分圧回路で構成しており、ＤＣバイアス生成用抵抗１３１及び１３２により生成された直流電位を直流電位供給端子１０８に印加する。直流電位供給用の電圧源に抵抗素子のみを用いることが好ましいのは、抵抗素子は基本的に熱雑音以外のノイズを生じないため、ＶＣＯ回路の発振出力への影響が少ないからである。
【００３４】
さらに、図５に示すように、抵抗１３３及び１３４から成る分圧回路を備え、可変容量素子１０１と固定容量素子１０３との接続ノードに与える電位と、可変容量素子１０２と固定容量素子１０４との接続ノードに与える電位とを個別に制御するようにしてもよい。この構成によれば、共振回路のＱを向上させることにより、位相ノイズ特性の向上を図ることができる。
【００３５】
（実施の形態２）
次に、本発明の第２の実施の形態について説明する。本実施の形態では、複数の可変容量素子を並列接続して構成する場合について説明する。図６は、本実施の形態のＶＣＯ回路の構成について説明するための図である。
同図６の例では、固定容量素子１０３と１０４との間に、可変容量素子１０１、１０２に加えて、可変容量素子１０１ａ、１０１ｂ、・・・１０１ｚ、及び可変容量素子１０２ａ、１０２ｂ、・・・１０２ｚを並列に接続し、制御端子１０７もそれに対応して複数（１０７ａ、１０７ｂ等）設けている。なお、並列接続する可変容量素子１０１ａ、１０１ｂ等の個数は任意である。
【００３６】
この構成では、可変容量素子が分割された構成となっていることから、可変容量素子の容量制御端子１０７ａ、１０７ｂ等の少なくとも一部には、印加する容量制御電圧を個別に制御することができる。このように容量制御電圧を個別に制御することにより、可変容量部全体の容量値をより細かく制御することが可能となる。例えば、汎用的な制御回路を用いて容量制御電圧の一部をデジタル制御とすることが好適である。ここで、デジタル制御とは、可変容量素子が略最大容量となる両端電位差と、略最小容量となる両端電位差との間での切り替え制御の意味である。容量制御電圧をデジタル制御すると、低周波ノイズによる可変容量素子の変調が問題となる容量値の中間部分が利用されず最小容量と最大容量との間での切り替え制御が主となることで、低周波ノイズの影響を抑制することができる。
【００３７】
なお、図７に示されるように、固定容量素子１０３、１０４も含めて並列接続することにより分割することも可能である。この場合には、ＤＣフィード素子１０５、１０６及び直流電位供給端子１０８も、分割された可変容量部のそれぞれに対応して設けることができる。さらに図８に示すように図６の構成と図７の構成とを組み合わせた構成としてもよい。図７や図８の構成では、制御電圧端子１０７、１０７ａ等の電位差を個別に制御できる他、直流電位供給端子１０８等への電位も個別に制御することができ、より細かい制御が可能である。
【００３８】
（実施の形態３）
次に、本発明の第３の実施の形態について説明する。本実施の形態では、上記図６等に示したように、可変容量素子等を分割して構成する点は同一であるが、制御端子１０７を共通とするところが上記第２の実施の形態とは異なっている。図９は本実施の形態のＶＣＯ回路の構成について説明するための図である。
【００３９】
同図に示されるように、本実施の形態では、直流電位供給端子１０８は、分割された可変容量素子１０１ａ等のそれぞれに対応して設けている（端子１０８ａ、１０８ｂ）が、制御端子１０７は、分割した可変容量素子１０１ａ、１０２ａ、１０１ｂ、１０２ｂで共通して設けている。第２の実施の形態と同様、分割する可変容量素子の数は任意であるが、本実施の形態では、三つに分割した場合を例として説明する。
【００４０】
本実施の形態の分割手法では、二つの可変容量素子間に与える容量制御電圧（端子１０７に与える電位）を一定とし、直流電位供給素子１０８、１０８ａ、１０８ｂに与える直流電位をそれぞれ異ならせることにより、ＶＣＯ回路のノイズ耐性を向上させる。
図１０、及び図１１は、本実施の形態のような構成をとった場合の端子１８及び端子１９間の容量電圧特性（ＣＶ特性）の一例について説明するための図である。図１０において「制御端子（端子１）電位」とあるのは、図９において複数に分割された可変容量素子に共通の容量制御電圧端子１０７（端子１）に与えられる電位の意味である。また、「端子間容量１」とあるのは、図９の構成において、可変容量素子１０１及び１０２、固定容量素子１０３及び１０４により構成される部分の容量、「端子間容量２」とあるのは、図９の構成において、可変容量素子１０１ａ及び１０２ａ、固定容量素子１０３ａ及び１０４ａにより構成される部分の容量、「端子間容量３」とあるのは、図９の構成において、可変容量素子１０１ｂ及び１０２ｂ、固定容量素子１０３ｂ及び１０４ｂにより構成される部分の容量、をそれぞれ表す。従って「１８−１９間容量」として表されるのは、図９の両端、即ち端子１８及び端子１９の間の容量となる。
【００４１】
一例として、直流電位供給端子１０８の電位が＋１Ｖ、直流電位供給端子１０８ａの電位が０Ｖ、直流電位供給端子１０８ｂの電位が−１Ｖに固定されるとすると、容量制御電圧端子１０７（端子１）の電位を変化させた場合に、端子間容量１、端子間容量２、端子間容量３は、それぞれ図１０に示されるように変化する。その結果、端子１８−１９間の容量も同図に示されるように変化することとなる。
【００４２】
これを一般化したのが図１１に示されるＣＶ特性である。可変容量素子としては、具体的に可変容量ダイオードやＭＯＳトランジスタを用いることが可能であるが、可変容量素子の両端電位差と容量との関係を示す曲線の傾きが急峻である場合、可変容量素子が少しのノイズで変調された場合でも容量に与える影響が大きいことを意味しているため、ＣＶ特性の傾きをできるだけ小さくすることが低周波ノイズによる影響低減のために有用となるのである。
【００４３】
図９に示されるように可変容量回路を分割した場合でも、それぞれに与える電位（端子１０８、１０８ａ、１０８ｂに与える直流電位＝図１１では「ＤＣｆｅｅｄ電位」と表記している）が同一である場合、結局、容量制御電圧（端子１の電位）に対して全ての可変容量素子が同様の容量変化を示すため、ＣＶ特性は図１１に示される点線の如く、所定の電圧範囲内で傾きが急峻な特性となる。一方、端子１０８、１０８ａ、１０８ｂに与える直流電位が異なる場合に、図１１の実線に示されるごとく、ＣＶ特性の傾きを小さくすることが可能となる。
【００４４】
このような構成とすることにより、低周波ノイズが可変容量素子に伝達した場合でも、端子間容量の全体に与える影響（容量変化率）を低減することができ、もってノイズ耐性を向上させることができる。なお、本実施の形態の構成でも、可変容量素子を含む可変容量回路を分割させる数は任意であるし、分割した場合のＤＣｆｅｅｄ電位（端子１０８、１０８ａ等に与える電位）をどのように設定するかについても最適化が可能であることは言うまでも無い。
【００４５】
また、上記実施の形態では、可変容量素子１０１、１０２等を直列に接続するとともに、当該直列に接続された可変容量素子を並列接続して可変容量を分割したが、このように二つの素子１０１、１０２を直列した場合に限定されず、並列接続された複数の可変容量素子の一端に与える電位をそれぞれ変化させておき、他端の電位を制御電位として共通して制御するようにすれば、上記のようにＣＶ特性の傾きを小さくするという効果は得ることができる。
【００４６】
（実施の形態４）
本実施の形態では、上記に説明した本発明に係るＶＣＯ回路を用いてＰＬＬ回路を構成する場合について説明する。図１２は本実施の形態のＰＬＬ回路の構成について説明するための図である。同図に示されるように、本実施の形態のＰＬＬ回路は、上記本発明に係るＶＣＯ回路に対して制御電圧（可変容量素子１０１等の両端それぞれに与える電位）を出力するループフィルタ２００、ループフィルタ２００に蓄えられる電荷量を制御するチャージポンプ回路３００、基準信号と、ＶＣＯ回路の出力信号を分周器５００で分周した信号が入力される位相比較器４００を備えている。位相比較器４００が基準信号とＶＣＯ回路の出力信号を分周（分周比Ｎ）した信号との位相を比較した結果として出力される誤差信号に基づいて、チャージポンプ回路３００がループフィルタ２００内に蓄えられる電荷量を制御し、制御の結果がＶＣＯ回路の出力周波数を制御する電圧（可変容量素子１０１等の両端電位差）として出力される。
【００４７】
図１３は、本実施の形態におけるループフィルタ２００及びチャージポンプ回路３００の具体的な構成の一例を示す図である。チャージポンプ回路３００は、チャージポンプ電流源となる直流電流源３０１ａ及び３０１ｂ、スイッチ３０２ａ及び３０２ｂを備えている。図示は省略しているが、位相比較器４００から出力される誤差信号が「フィードバックされる信号の位相が基準信号よりも進んでいる場合」と「フィードバックされる信号の位相が基準信号よりも送れている場合」とでスイッチ３０２ａ及び３０２ｂのポジションを切り替えることにより、ループフィルタ２００内に蓄えられる電荷量を制御し、ｖ１及びｖ２間の電位差（ＶＣＯ回路の可変容量部の容量を制御する電位差）を制御しようとするものである。
【００４８】
図１３の例では、例えば「フィードバックされる信号の位相が基準信号よりも進んでいる場合」にスイッチ３０２ａを直流電流源３０１ａ側に接続するとすれば、その際スイッチ３０２ｂは電流源３０１ｂ側に接続する。「フィードバックされる信号の位相が基準信号よりも送れている場合」には、スイッチ３０２ａを直流電流源３０１ｂ側に接続し、スイッチ３０２ｂは電流源３０１ａ側に接続する。そのように接続することで、「フィードバックされる信号の位相が基準信号よりも進んでいる場合」には、電圧ｖ１を上昇させるとともに、電圧ｖ２を降下させることになり、逆に「フィードバックされる信号の位相が基準信号よりも送れている場合」には、電圧ｖ１を降下させるとともに、電圧ｖ２を上昇させることになる。即ち、適切にＶＣＯの制御電圧、即ちｖ１、ｖ２間の電位差を制御することができる。なお、出力ｖ１、ｖ２のいずれをＶＣＯ回路のどの端子に接続するか、あるいは位相比較器４００の出力に応じて、スイッチ３０２ａ及び３０２ｂの切り替えを上記とは逆にしてもよいことは勿論である。
【００４９】
本実施の形態のループフィルタ２００は、ＶＣＯ回路の出力周波数を制御する電圧として、可変容量素子１０１等の両端電位差（図１３に示される出力電圧ｖ１とｖ２との間の電位差）を出力する必要があることから、通常のＰＬＬ回路のようにＧＮＤの電位を基準として出力電圧Ｖｏｕｔのみを制御するものとは若干異なっている。もっともｖ１及びｖ２間の電位差を制御する場合、ｖ１側及びｖ２側のそれぞれに同相のコモン・モード・ノイズが混入しても、ＶＣＯ回路の発振周波数への影響が少ないという利点がある。これは、例えば電源電圧の変動、基板電位変動等に起因するノイズ除去に効果を奏する。図１３に示されるループフィルタ２００は、抵抗及び容量素子からなる２次フィルタの一例である。本実施の形態のように出力電圧ｖ１とｖ２との間の電位差を制御しようとする場合において、必須とまでは言えないが特徴的な部分として、抵抗２０４ａ及び２０４ｂ（それぞれの抵抗値をＲ2とする）を直列に接続し、接続ノードに基準電位Ｖｒｅｆを与える直流電圧源２０５を接続している。さらに他の部分も上下対称な回路構成とし、かつ中央をＧＮＤ電位とした差動フィルタを構成している。
【００５０】
上記したように本発明に係るＶＣＯ回路の出力制御はｖ１、ｖ２間の電位差で行うため、基準電圧Ｖｒｅｆは厳密には用いなくてもよいが、ｖ１、ｖ２双方の電位が降下していったような場合、いずれかの電位がＧＮＤ電位まで降下してしまうとｖ１、ｖ２間の電位差を制御することができなくなる。このような状態の発生を防止するため、基準電位Ｖｒｅｆを与え、当該基準電位Ｖｒｅｆを基準としてｖ１、ｖ２の電位を上下させることで、適切な制御を図ったものである。基準電位Ｖｒｅｆを与えることにより、ｖ１、ｖ２間の電位差を従来（一方がＧＮＤ電位の場合）よりも大きくとることができ、可変容量部の両端に入力される電位差を大きくすることもできるので、発振周波数の範囲を拡大できるという効果もある。基準電位Ｖｒｅｆは例えばＶＤＤ／２とすることができるが、これに限定されず、用途、目的等に応じて設計することができる。なお、抵抗値Ｒ2について、基準電位Ｖｒｅｆの供給という観点から抵抗２０４ａや２０４ｂに大量の電流が流れるのは不都合であるから、両抵抗の抵抗値Ｒ2はかなり大きめに設定することが好ましい。具体的には、Ｒ2＞＞ＶＤＤ／（２＊Ｉｃｐ）の関係を満たすような抵抗値（Ｖｒｅｆ＝ＶＤＤ／２の場合、Ｉｃｐはチャージポンプ電流）とすることが好適である。
【００５１】
ループフィルタ２００の一段目は、抵抗２０１ａ及び２０１ｂ（それぞれの抵抗値を１／２＊Ｒ1とする）、固定容量素子２０２ａ及び２０２ｂ（それぞれの容量値を２＊Ｃ1とする）が直列に接続されて構成され、固定容量素子２０２ａ及び２０２ｂの接続ノードはＧＮＤに接続されている。二段目は、二つの固定容量素子２０３ａ及び２０３ｂ（それぞれの容量値をＣ2とする）を直列に接続するとともに、両素子の接続ノードをＧＮＤに接続している。同図に示されるようにＧＮＤから見て抵抗値や容量値を、ｖ１側とｖ２側とで対称的となるように設計することは、チャージポンプ回路３００のスイッチ３０２ａ、３０２ｂが切り替わった場合の動作に違いが生じないようにするために好適であるが、用途等に応じて妥当な範囲の抵抗値、容量値のばらつきは許容される。固定容量素子２０２ａ及び２０２ｂの容量値は、固定容量素子２０３ａ及び２０３ｂより大きくする（例えば１０倍程度）とすることができるが、これに限定されない。
【００５２】
ループフィルタ２００の他の構成として、２次フィルタを用いた場合の他の構成の一例を図１４、３次フィルタを用いた場合の構成の一例を図１５に示す。いずれの場合も、基準電位Ｖｒｅｆを与える電圧源２０５を備えているとともに、接続ノードがＧＮＤ電位となっている容量素子２０３ａ及び２０３ｂを備えている。
上記図１４や図１５に示されるようなループフィルタ２００を用いる場合のチャージポンプ回路３００の構成例を図１６及び図１７に示す。両図の例では、図１３の場合と異なり、いずれも、ｖ１、ｖ２のいずれかの側に電流を供給する構成となっており、図１４及び図１５に示したループフィルタ２００の構成、及び図１６及び図１７に示したチャージポンプ回路３００の構成は、いずれの組合せでも本実施の形態のＰＬＬ回路に用いることができる。
【００５３】
以上、本実施の形態で説明した本発明に係るＶＣＯ回路を用いたＰＬＬ回路は、例えば無線通信機、ＣＡＴＶ（ケーブルテレビ）のセットトップボックス等に用いるチューナなどに好適に適用することができる。それら適用可能な機器の全体構成について図示及び説明は省略するが、本発明に係るＰＬＬ回路の出力を利用することにより、ＣＭＯＳ電界効果トランジスタからのフリッカーノイズの影響による位相ノイズを低減することができ、例えば今後制定される規格等で、よりノイズの影響を抑制することが必要とされるような場合でも対処を図ることが可能となる。
【００５４】
（変形例）
以上、本発明をいくつかの実施の形態に基づいて説明したが、本発明の範囲が上記に説明した具体例に限定されないことは勿論であり、例えば以下のような変形例を考えることもできる。
（１）以上に説明した実施の形態では、可変容量素子を含む容量回路とインダクタとによるＬＣ発振を行う場合において可変容量素子の両端の電位差を変化させることで当該可変容量素子の容量値を制御した。従って低周波ノイズによる可変容量素子の変調が問題となったのであるが、発振動作を継続させるための負性コンダクタンス部に含まれるＮチャネルＭＯＳＦＥＴやＰチャネルＭＯＳＦＥＴの寄生容量も電圧により変化することが知られている。これは、ＦＥＴの寄生容量に低周波ノイズが影響することによっても、低周波ノイズが発振周波数での位相ノイズに変換され得ることを示すものである。このような影響の抑制のために、例えばＦＥＴのゲート端子についても、上記第１の実施の形態にて説明したようなＨＰＦを構成し、低周波ノイズがＦＥＴに伝達することを抑制するような構成とすることも考えられる。
【００５５】
（２）上記実施の形態のＰＬＬ回路においては、ループフィルタとして、所定の基準電位を発生する手段を設け、当該基準電位を中心とした電位差を出力する差動フィルタを例として、その構成について何種類か例を挙げて説明した。しかしながら、ＰＬＬ回路のフィルタ設計において他の各種フィルタを用いて適宜設計を行うことも可能であることは当業者の知るところであり、本発明に係るＶＣＯ回路に適用可能である限りにおいて、それら他の構成を排除するものでないことは勿論である。
【産業上の利用可能性】
【００５６】
本発明は、例えば無線通信機、ＣＡＴＶ、デジタルＴＶ等のチューナ等に備えられるＰＬＬ回路、及びＰＬＬ回路に用いるＶＣＯ回路などに適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態におけるＶＣＯ回路の回路構成を示す図である。
【図２】可変容量回路として、可変容量素子１０１１と固定容量素子１０１２とを並列に接続して構成する場合について説明するための図である。
【図３】直流電位供給端子１０８を電圧源１３０の出力に接続した場合について説明するための図である。
【図４】直流電圧源１３０の回路構成の一例を示す図である。
【図５】可変容量素子１０１と固定容量素子１０３との接続ノードに与える電位と、可変容量素子１０２と固定容量素子１０４との接続ノードに与える電位とを個別に制御する場合について説明するための図である。
【図６】第２の実施の形態のＶＣＯ回路の構成について説明するための図である。
【図７】第２の実施の形態のＶＣＯ回路の他の構成の一例について説明するための図である。
【図８】第２の実施の形態のＶＣＯ回路の他の構成の一例について説明するための図である。
【図９】第３の実施の形態のＶＣＯ回路の構成について説明するための図である。
【図１０】第３の実施の形態における可変容量回路のＣＶ特性の一例について説明するための図である。
【図１１】第３の実施の形態における可変容量回路のＣＶ特性の一例について説明するための図である。
【図１２】第４の実施の形態のＰＬＬ回路の構成の一例について説明するための図である。
【図１３】第４の実施の形態におけるループフィルタ２００及びチャージポンプ回路３００の具体的な構成の一例を示す図である。
【図１４】２次フィルタを用いた場合の、ループフィルタ２００の他の構成の一例を示す図である。
【図１５】３次フィルタを用いた場合の、ループフィルタ２００の他の構成の一例を示す図である。
【図１６】ｖ１、ｖ２のいずれかの側に電流を供給する構成としたチャージポンプ回路３００の構成例を示す図である。
【図１７】ｖ１、ｖ２のいずれかの側に電流を供給する構成としたチャージポンプ回路３００の他の構成例を示す図である。
【符号の説明】
【００５８】
１０１、１０２                    可変容量素子
１０３、１０４                    固定容量素子
１０５、１０６                    ＤＣフィード素子
１０７                            制御電圧端子
１０８                            直流電位供給端子
１０９                            インダクタ
１１０、１１１                    発振端子
１２１、１２２                    ＮチャネルＭＯＳＦＥＴ
１２３、１２４                    ＰチャネルＭＯＳＦＥＴ
１３０                            直流電圧源
１３１、１３２、１３３、１３４    ＤＣバイアス生成用抵抗
２００                            ループフィルタ
２０５                            基準直流電圧源
３００                            チャージポンプ回路
３０１、３０１ａ、３０１ｂ        直流電流源
３０２、３０２ａ、３０２ｂ        スイッチ
４００                            位相比較器
５００                            分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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