(57)【要約】【課題】最上層のＩｎＧａＡｓノンアロイ層へのｎ型ドーパントが及ぼす表面の平坦性、下層への拡散、及びメモリー効果といった課題を解決して、トランジスタの特性に影響が無い、理想に近いｎ型のＩｎＧａＡｓノンアロイ層を具備する化合物半導体素子用エピタキシャルウェハを提供すること。【解決手段】最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用のエピタキシャルウェハにおいて、上記最上層のコンタクト層として、ドーパントとしてＣが添加され、且つＩｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層１２又は２８を具備する構成とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用のエピタキシャルウェハにおいて、
上記最上層のコンタクト層として、Ｉｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層を具備することを特徴とする化合物半導体素子用エピタキシャルウェハ。
【請求項２】
ＧａＡｓ基板上に電界効果トランジスタ用又はヘテロ接合バイポーラトランジスタ用の積層構造を有し、且つ最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用エピタキシャルウェハにおいて、
上記最上層のコンタクト層として、Ｉｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層を具備することを特徴とする化合物半導体素子用エピタキシャルウェハ。
【請求項３】
請求項１又は２記載の化合物半導体素子用エピタキシャルウェハにおいて、
上記ｎ型のＩｎＧａＡｓノンアロイ層に、ドーパントとしてＣが添加されていることを特徴とする化合物半導体素子用エピタキシャルウェハ。
【請求項４】
請求項１又は２記載の化合物半導体素子用エピタキシャルウェハにおいて、
上記ｎ型のＩｎＧａＡｓノンアロイ層に、ドーパントとして、Ｃと共にｎ型ドーパントが添加されていることを特徴とする化合物半導体素子用エピタキシャルウェハ。
【請求項５】
請求項４記載の化合物半導体素子用エピタキシャルウェハにおいて、
上記ｎ型ドーパントとして、Ｓｅ、Ｔｅ、もしくは、ＳｅとＴｅが添加されていることを特徴とする化合物半導体素子用エピタキシャルウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ等の化合物半導体素子用エピタキシャルウェハ、特にそのＩｎＧａＡｓコンタクト層の改良に関するものである。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）用エピタキシャルウェハやヘテロ接合バイポーラトランジスタ（ＨＢＴ）用エピタキシャルウェハは、プロセス処理を経て最終的にトランジスタとなる。その際、エピタキシャルウェハ表面には、電極形成が行われる。そこで、電極形成の過程においてアロイ工程が不要となる様、ｎ型ドーパントを高濃度にドーピングしたＩｎ組成５０％以下のＩｎＧａＡｓノンアロイ層をエピタキシャルウェハ最上層に形成している。
【０００３】
例えば、特開２０００−３４０５７６号公報（特許文献１）には、エミッタ／ベース接合がＩｎＧａＰ／ＧａＡｓヘテロ接合により構成される、いわゆるＩｎＧａＰ／ＧａＡｓ系ＨＢＴ用エピタキシャルウェハにおいて、エピタキシャルウェハ最上層のコンタクト層としてＩｎ組成比を０．５としたＩｎＧａＡｓノンアロイ層が示されている。
【０００４】
また特開２００１−４４２１３号公報（特許文献２）には、エミッタ／ベース接合がＡｌＧａＡｓ／ＧａＡｓヘテロ接合により構成される、ＡｌＧａＡｓ／ＧａＡｓ系ＨＢＴ用エピタキシャルウェハにおいて、エピタキシャルウェハ最上層のコンタクト層としてＩｎ組成比を０．５としたＩｎＧａＡｓノンアロイ層が示されている。
【０００５】
コンタクト層は電極を形成するための層であり、低抵抗であることが重要である。コンタクト層の抵抗を下げるためには、キャリア濃度を高くしなければならないが、材料としてＩｎＧａＡｓを用いれば、ＧａＡｓの場合よりも高い値の４×１０19cm-3という高キャリア濃度を実現できる。
【特許文献１】特開２０００−３４０５７６号公報
【特許文献２】特開２００１−４４２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩｎＧａＡｓの格子定数はＧａＡｓの格子定数とは異なるため、ＧａＡｓ基板上に成長したＩｎＧａＡｓの表面には格子不整合による凹凸が形成されてしまうという問題がある。ちなみに、表面の凹凸が大きすぎるとデバイス特性が劣化してしまうという問題がある。
【０００７】
また、その他の重要な問題点として、従来技術で述べたｎ型ドーパントを高濃度にドーピングしたＩｎＧａＡｓノンアロイ層を作製する際、一般的なｎ型ドーパントであるＳｉ、Ｓｅ、及び、Ｔｅにおいては、以下の問題をそれぞれ抱えている。
【０００８】
Ｓｉの場合は、ノンアロイ層として重要な接触抵抗を下げる為の高濃度ドーピングが、ドーピング効率が悪い為に難しく、且つＳｉの供給量が増える程表面の平坦性が悪くなる。最終的に、ＳｅやＴｅと比較して接触抵抗を下げられない問題もある。
【０００９】
ＳｅとＴｅの場合は、ドーピング効率が良く、接触抵抗を下げられ、高濃度ドーピングによる表面の平坦性悪化も見られない。しかし、拡散係数が高く、ノンアロイ層下層への拡散により、電界効果トランジスタやヘテロ接合バイポーラトランジスタの特性悪化の原因となっている。また、ＶＩ族原子である為、同じＶＩ族の酸素と似た性質を持つことから、成長炉内へ吸着し易い。従って、吸着し易いことから、脱離もし易く、脱離したＳｅやＴｅが、ドーピングの必要の無い層へ混入して、電界効果トランジスタやヘテロ接合バイポーラトランジスタの特性悪化の原因となっている。いわゆるメモリー効果の現象が問題となる。
【００１０】
そこで、本発明の目的は、上記最上層のＩｎＧａＡｓノンアロイ層へのｎ型ドーパントが及ぼす表面の平坦性、下層への拡散、及びメモリー効果といった課題を解決して、トランジスタの特性に影響が無い、理想に近いｎ型のＩｎＧａＡｓノンアロイ層を具備する化合物半導体素子用エピタキシャルウェハを提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１２】
請求項１の発明に係る化合物半導体素子用エピタキシャルウェハは、最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用のエピタキシャルウェハにおいて、上記最上層のコンタクト層として、Ｉｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層を具備することを特徴とする。
【００１３】
請求項２の発明に係る化合物半導体素子用エピタキシャルウェハは、ＧａＡｓ基板上に電界効果トランジスタ用又はヘテロ接合バイポーラトランジスタ用の積層構造を有し、且つ最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用エピタキシャルウェハにおいて、上記最上層のコンタクト層として、Ｉｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層を具備することを特徴とする。
【００１４】
請求項３の発明は、請求項１又は２記載の化合物半導体素子用エピタキシャルウェハにおいて、上記ｎ型のＩｎＧａＡｓノンアロイ層に、ドーパントとしてＣが添加されていることを特徴とする。
【００１５】
この請求項３には、ＧａＡｓ基板上に電界効果トランジスタ用又はヘテロ接合バイポーラトランジスタ用の積層構造を有し、且つ最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有するＩＩＩ−Ｖ族化合物半導体素子用エピタキシャルウェハにおいて、上記最上層のコンタクト層として、ドーパントとしてＣが添加され、且つＩｎ組成が５０％より大きい、好ましくはＩｎ組成が６０％程度のｎ型のＩｎＧａＡｓノンアロイ層を具備する化合物半導体素子用エピタキシャルウェハの形態が含まれる。
【００１６】
請求項４の発明は、請求項１又は２記載の化合物半導体素子用エピタキシャルウェハにおいて、上記ｎ型のＩｎＧａＡｓノンアロイ層に、ドーパントとして、Ｃと共にｎ型ドーパントが添加されていることを特徴とする。すなわち、上記ｎ型のＩｎＧａＡｓノンアロイ層に、ドーパントとして、Ｃと共にｎ型ドーパントを同時に使用する形態である。
【００１７】
請求項５の発明は、請求項４記載の化合物半導体素子用エピタキシャルウェハにおいて、上記ｎ型ドーパントとして、Ｓｅ、Ｔｅ、もしくは、ＳｅとＴｅが添加されていることを特徴とする。
【００１８】
＜発明の要点＞
本発明では、最上層の電極とのコンタクト層であるところのｎ型のＩｎＧａＡｓノンアロイ層のＩｎ組成を５０％より大きく、好ましくはＩｎ組成６０％程度とし、これによりコンタクト層の接触抵抗を下げる。
【００１９】
また、本発明では、このｎ型のＩｎＧａＡｓノンアロイ層のドーパントとしてＣを使用し、これにより従来のｎ型ドーパントの課題であった表面の平坦性、下層への拡散、及びメモリー効果の問題を解消する。
【００２０】
詳述するに、本発明者は、本来Ｃをドーピングするとｐ型キャリア濃度を示すＩｎＧａＡｓ層が、そのＩｎ組成を５０％以上にすることで、ｎ型のキャリア濃度を示すことを見い出した。本発明では、このことを利用して、従来技術で問題であった、表面の平坦性、下層への拡散、及び、メモリー効果といった課題を一気に解決して、理想に近いＩｎＧａＡｓノンアロイ層を提供する。
【００２１】
本発明においては、要求される接触抵抗を得る為に、Ｃドーピングでは満たされない場合、Ｃと共に、ＳｅもしくはＴｅ、あるいは、ＳｅとＴｅを同時に供給することで、所望の接触抵抗が得られる。この際、Ｃにより、下層への拡散が抑止され、且つＳｅ、Ｔｅのドーピング量が、従来のドーピング量より低減できる為、メモリー効果はトランジスタ特性へ影響を及ぼすまでに至らない。
【発明の効果】
【００２２】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００２３】
本発明によれば、最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用のエピタキシャルウェハにおいて、上記最上層のコンタクト層として、Ｉｎ組成が５０％より大きいｎ型のＩｎＧａＡｓノンアロイ層を具備するので、コンタクト層の抵抗を効果的に低減することができる。
【００２４】
また、本発明においては、上記ｎ型のＩｎＧａＡｓノンアロイ層のドーパントとしてＣを使用しているため、ｎ型ドーパントの下層への拡散が抑止される。従って、ｎ型ドーパントとして、ドーピング効率が良く、接触抵抗を下げられ、高濃度ドーピングによる表面の平坦性悪化も見られない、という長所を有するＳｅ、Ｔｅ等を用いても、下層への拡散が抑止される。また、Ｓｅ、Ｔｅ等のドーピング量を、従来のドーピング量より低減できる為、Ｓｅ、Ｔｅ等を用いてもメモリー効果がトランジスタ特性へ影響を及ぼすまでに至らない。
【００２５】
このため、従来、ｎ型ドーパントの課題であったコンタクト層の表面の平坦性、下層への拡散、及び、メモリー効果の問題を解決して、理想に近いＩｎＧａＡｓノンアロイ層とすることができる。
【００２６】
よって、本発明の化合物半導体素子用エピタキシャルウェハを用いることにより、エピタキシャルウェハと電極間の接触抵抗の小さい良好なオーミック特性が得られ、デバイス特性も良好なトランジスタ用エピタキシャルウェハを作成することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図示の実施例に基づいて説明する。
【００２８】
＜実施例１＞
ＦＥＴ構造への実施例（実施例１）として、図１のＦＥＴ用化合物半導体素子用エピタキシャルウェハを作製した。
【００２９】
この実施例１では、図１に示すように、半絶縁性ＧａＡｓ基板７として２゜ＯＦＦ（１００）半絶縁性ＧａＡｓ鏡面ウェハを用い、その表面に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、極簡単なＦＥＴ構造を作製した。すなわち、高抵抗ＧａＡｓバッファ層８としてアンドープＧａＡｓを５００nm、ｎ型ＧａＡｓ能動層９としてＳｉドープｎ型ＧａＡｓ（キャリア濃度１．７×１０17cm-3）を２００nm、ｎ+型ＧａＡｓオーミックコンタクト層１０としてＳｉドープｎ+型ＧａＡｓ（キャリア濃度３×１０18cm-3）を５０nm、順次成長した。
【００３０】
その上に、下層と上層から成るコンタクト層を成長した。ここではコンタクト下層として、ＩｎＧａＡｓのＩｎ組成を０→６０％まで徐々に組成を高くしたｎ型ＩｎＧａＡｓ傾斜層１１を５０nm成長し、さらにコンタクト上層すなわち最上層のコンタクト層として、Ｉｎ組成６０％のｎ型ＩｎＧａＡｓノンアロイ層１２（Ｃ、Ｓｅドープ、キャリア濃度５×１０19cm-3）を５０nm、順次成長した。すなわち、このｎ型ＩｎＧａＡｓノンアロイ層１２には、Ｃと共にｎ型ドーパントとしてＳｅをドープした。かくして実施例１のエピタキシャルウェハを作製した。
【００３１】
一方、比較試料（比較例１）として、図２に示すＦＥＴ用化合物半導体素子用エピタキシャルウェハを作製した。すなわち半絶縁性ＧａＡｓ基板１上に、ＭＯＶＰＥ法を用いて、高抵抗ＧａＡｓバッファ層２、ｎ型ＧａＡｓ能動層３、ｎ+型ＧａＡｓオーミックコンタクト層４を順次成長した。ここまでの構造は上記実施例１（図１）と同じである。次に、コンタクト下層として、ＩｎＧａＡｓのＩｎ組成を０→５０％まで徐々に組成を高くした傾斜層５を５０nm成長し、さらにコンタクト上層すなわち最上層のコンタクト層として、ＳｅドープＩｎ組成５０％のｎ型ＩｎＧａＡｓノンアロイ層６を最上層に成長した。かくして比較例１のエピタキシャルウェハを作成した。
【００３２】
次に、上記実施例１及び比較例１のエピタキシャルウェハにおける最上層のｎ型ＩｎＧａＡｓノンアロイ層１２、６にソース電極とドレイン電極を、またオーミックコンタクト層１０、４にゲート電極を付けた。そして、このＦＥＴのゲート電極に、ピンチオフ電圧を印可したときのソース−ドレイン間のリーク電流を調べた。
【００３３】
また、エピタキシャル層表面の状態（表面の凹凸）を調べるために、表面を原子間力顕微鏡（ＡＦＭ）で観察した。
【００３４】
結果を表１に示す。表１の左欄に本実施例１（本発明ＦＥＴ）のソース−ドレイン間のリーク電流と表面状態（表面の凹凸）を、また右欄に比較例１（従来型のＦＥＴ）のリーク電流と表面状態を示す。
【００３５】
表１に示すように、本発明ＦＥＴのリーク電流は、ほぼ１５μＡ（正確には１５〜１６μＡ）であり、従来型ＦＥＴの２００μＡに比較して非常に小さく、バッファ層に成長炉内から脱離したＳｅが取り込まれることなく、良好な電気特性が得られた。また、電極が形成されるエピタキシャル層表面の凸凹状態は１．２nmであり、従来型の場合の１．９nmと比較して、平坦性が良くなることがわかった。
【表１】
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＜実施例２＞
ＨＢＴ構造への実施例（実施例２）として、図３のＨＢＴ用化合物半導体素子用エピタキシャルウェハを作製した。
【００３６】
図３の実施例２では、半絶縁性ＧａＡｓ基板２１上に極簡単なＨＢＴ構造を作製した。すなわち、半絶縁性ＧａＡｓ基板２１として２゜ＯＦＦ（１００）半絶縁性ＧａＡｓ鏡面ウェハを用い、その表面にＭＯＶＰＥ法を用いて、極簡単なＨＢＴ構造として、ｎ+型ＧａＡｓサブコレクタ層２２（キャリア濃度５×１０18cm-3）、ｎ-型ＧａＡｓコレクタ層２３（キャリア濃度５×１０16cm-3）、ｐ+型ＧａＡｓベース層２４（キャリア濃度４×１０19cm-3）、Ａｌ組成３０％のｎ型ＡｌＧａＡｓエミッタ層２５（キャリア濃度５×１０17cm-3）、ｎ+型ＧａＡｓエミッタキャップ層２６（キャリア濃度５×１０18cm-3）を順次成長した。
【００３７】
そして、この上にコンタクト下層として、Ｉｎ組成を０→６０％まで徐々に組成を高くしたｎ型ＩｎＧａＡｓ傾斜層２７を５０nm成長し、さらにコンタクト上層すなわち最上層のコンタクト層として、Ｉｎ組成６０％のＩｎＧａＡｓノンアロイ層２８（Ｃ、Ｓｅドープ、キャリア濃度５×１０19cm-3）を５０nm、順次成長した。
【００３８】
一方、比較試料（比較例２）として、図４に示すＨＢＴ用化合物半導体素子用エピタキシャルウェハを作製した。すなわち半絶縁性ＧａＡｓ基板１３として２゜ＯＦＦ（１００）半絶縁性ＧａＡｓ鏡面ウェハを用い、その表面にＭＯＶＰＥ法を用いて、極簡単なＨＢＴ構造として、ｎ+型ＧａＡｓサブコレクタ層１４、ｎ-型ＧａＡｓコレクタ層１５、ｐ+型ＧａＡｓベース層１６、Ａｌ組成３０％のｎ型ＡｌＧａＡｓエミッタ層１７、ｎ+型ＧａＡｓエミッタキャップ層１８を順次成長した。ここまでの構造は上記実施例２（図３）と同じである。次に、コンタクト下層として、ＩｎＧａＡｓのＩｎ組成を０→５０％まで徐々に組成を高くしたｎ型ＩｎＧａＡｓ傾斜層１９を５０nm成長し、さらにコンタクト上層すなわち最上層のコンタクト層として、ＳｅドープＩｎ組成５０％のｎ型ＩｎＧａＡｓノンアロイ層２０を成長した。
【００３９】
次に、上記実施例２及び比較例２のエピタキシャルウェハの表面の凹凸を調べた。表面の凹凸を調べるのに、レーザ表面欠陥検査装置によりヘイズ欠陥（面荒れ）のレベル（へイズレベル）を測定した。測定結果は、表２中に、実施例２を本発明ＨＢＴとして、また比較例２を従来型ＨＢＴとして示す通りである。ここで、ヘイズレベルというのは表面の曇りの程度を調べる目安であり、測定値が大きいほど表面が曇っていることが分かる。なお、単位はｐｐｍである。
【００４０】
また、上記実施例２及び比較例２のエピタキシャルウェハの表面におけるエピタキシャル層について、その接触抵抗を測定し比較した。この結果を表２に示す。
【００４１】
本発明ＨＢＴ（実施例２）の接触抵抗は１．４×１０-7Ω／cmであり、従来型ＨＢＴ（比較例２）の１．７×１０-7Ω／cmと比較して、僅かながら小さい値が得られた。また、エピタキシャル層表面のヘイズ（平均値）は、本発明ＨＢＴ（実施例２）の場合２０２ｐｐｍであり、従来型の場合の２１０ｐｐｍと比較して平坦性が良くなることがわかった。
【表２】
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上記実施例では、最上層に電極とのコンタクト層としてＩｎＧａＡｓノンアロイ層を有する化合物半導体素子用のエピタキシャルウェハにおいて、上記最上層のコンタクト層として、ドーパントとしてＣが添加され、且つＩｎ組成がほぼ６０％のｎ型のＩｎＧａＡｓノンアロイ層を具備する構成について説明したが、Ｉｎ組成は５０％を超えていれば十分である。
【００４２】
上記実施例の化合物半導体素子用エピタキシャルウェハは、有機金属気相成長法を用いて成長したが、分子線気相成長法を用いて成長することもできる。
【００４３】
また上記実施例では、電界効果トランジスタ用エピタキシャルウェハ、ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハについて説明したが、これに限らず、光素子用エピタキシャルウェハにおいても、本技術を用いることにより、良好なオーミック特性を持つエピタキシャルウェハの製造が可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明のノンアロイ層付きＦＥＴ用エピタキシャルウェハの断面構造図である。
【図２】従来のノンアロイ層付きＦＥＴ用エピタキシャルウェハの断面構造図である。
【図３】本発明のノンアロイ層付きＨＢＴ用エピタキシャルウェハの断面構造図である。
【図４】従来のノンアロイ層付きＨＢＴ用エピタキシャルウェハの断面構造図である。
【符号の説明】
【００４５】
７  半絶縁性ＧａＡｓ基板
８  高抵抗ＧａＡｓバッファ層
９  ｎ型ＧａＡｓ能動層
１０  ｎ+型ＧａＡｓオーミックコンタクト層
１１  ｎ型ＩｎＧａＡｓ傾斜層
１２  Ｉｎ組成６０％のｎ型ＩｎＧａＡｓノンアロイ層
２１  半絶縁性ＧａＡｓ基板
２２  ｎ+型ＧａＡｓサブコレクタ層
２３  ｎ-型ＧａＡｓコレクタ層
２４  ｐ+型ＧａＡｓベース層
２５  ｎ型ＡｌＧａＡｓエミッタ層
２６  ｎ+型ＧａＡｓエミッタキャップ層
２７  ｎ型ＩｎＧａＡｓ傾斜層
２８  Ｉｎ組成６０％のＩｎＧａＡｓノンアロイ層
【図１】
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【図２】
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【図３】
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【図４】
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