(57)【要約】【課題】薄膜トランジスタを用いた半導体装置において、信号の遅延による誤動作を防止することを課題とする。【解決手段】薄膜トランジスタを用いたフリップフロップを有する回路において、フリップフロップ回路の入力端子の少なくとも１つに、可変遅延回路を設け、その可変遅延回路の遅延量を調整することによって、誤動作を防止する。また、可変遅延回路は可変遅延回路制御メモリによって制御され、可変遅延回路制御メモリの記憶内容を変えることにより、可変遅延回路の遅延量を変化させる。記憶内容は電源投入時に自己設定をおこなう。【選択図】図１
2005142684.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタで構成されたフリップフロップ回路と、
可変遅延回路と、
前記可変遅延回路を制御する可変遅延回路制御メモリと
前記可変遅延回路制御メモリの記憶内容を可変する手段とを有し、
前記フリップフロップ回路の入力端子または制御端子のうち少なくとも１つは前記可変遅延回路に接続されていることを特徴とする半導体装置。
【請求項２】
薄膜トランジスタで構成されたフリップフロップ回路と、
フリップフロップの入力端子に接続された可変遅延回路と、
前記可変遅延回路を制御する可変遅延回路制御メモリと
電源投入時に前記可変遅延回路に基準データを入力する手段と、
前記フリップフロップ回路の出力を第２の基準データと比較する手段と、
前記フリップフロップ回路の出力と前記第２の基準データとが異なる場合に前記可変遅延回路制御メモリの記憶内容を可変する手段とを有することを特徴とする半導体装置。
【請求項３】
薄膜トランジスタで構成されたフリップフロップ回路と、
フリップフロップの制御端子に接続された可変遅延回路と、
前記可変遅延回路を制御する可変遅延回路制御メモリと
電源投入時に前記可変遅延回路に基準データを入力する手段と、
前記フリップフロップ回路の出力を第２の基準データと比較する手段と、
前記フリップフロップ回路の出力と前記第２の基準データとが異なる場合に前記可変遅延回路制御メモリの記憶内容を可変する手段とを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記可変遅延回路はインバータ回路による遅延回路より構成されていることを特徴とした半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一項において、
前記可変遅延回路はＣＲ遅延回路による遅延回路より構成されていることを特徴とした半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記半導体装置はロジック回路部と画素部を有し、それらを構成する薄膜トランジスタは異なる構造を有することを特徴とした半導体装置。
【請求項７】
請求項１から請求項６のいずれか一項の半導体装置を使用した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に薄膜半導体素子で構成された半導体装置に関する。また、半導体装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、通信技術の進歩に伴って、携帯電子機器が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。また、パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され普及しつつある。そして、それらの中には薄膜トランジスタを用いた表示装置を有するものがあり、薄膜トランジスタによって、良好な表示を得ることが可能になっている。また、多結晶を用いた薄膜トランジスタでは単結晶トランジスタに近い性能を得ることが可能になりつつあり、駆動回路やその他の回路が多結晶薄膜トランジスタで構成されている。
【０００３】
このような表示機能を有する半導体装置、特に薄膜トランジスタを用いた表示装置には以下のようなものがあった。図３に従来の表示装置の外形図を示す。ここに示す表示装置は多結晶薄膜トランジスタを用いた液晶表示装置３０１である。
画素部３０４だけでなくソース信号線駆動回路３０２、ゲート信号線駆動回路３０３を薄膜トランジスタで一体形成している。薄膜トランジスタはＴＦＴ基板３０６に形成され、対向基板３０７とＴＦＴ基板３０６の間に液晶材料が封入されている。また、ソース信号線駆動回路３０２、ゲート信号線駆動回路３０３を駆動するための信号はＦＰＣ（フレキシブル・プリント・サーキット）３０５を介して入力される。
【０００４】
また、前述したように近年、ソース信号線駆動回路、ゲート信号線駆動回路だけでなく様々な回路が多結晶薄膜トランジスタで形成されている。それらの回路には例えば、タイミング回路、メモリ回路、画像信号処理回路、電源回路などがあげられ、本明細書ではそれらを機能回路と称する。図４は機能回路をＴＦＴ基板上に一体形成した表示装置の例である。
画素部４０４だけでなくソース信号線駆動回路４０２、ゲート信号線駆動回路４０３を薄膜トランジスタで一体形成している。薄膜トランジスタはＴＦＴ基板４０６に形成され、対向基板４０７とＴＦＴ基板４０６の間に液晶材料が封入されている。また、機能回路４０８、ソース信号線駆動回路４０２、ゲート信号線駆動回路４０３を駆動するための信号はＦＰＣ（フレキシブル・プリント・サーキット）４０５を介して入力される。
機能回路４０８は表示のためのタイミングパルスを形成するための機能や、必要な電源を供給する機能などを有している。
このような薄膜トランジスタで機能回路を形成するような試みは特許文献などで発表されている（例えば特許文献1参照。）。
【特許文献１】特開２００２−１７５０２６公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
表示装置に一体形成された機能回路は、画素部の周辺に配置するため、縦横の長さが大きく異なる長方形になることが多い。そのため、機能回路内部のブロック間配線はひきまわしが長くなり、信号遅延が発生しやすくなっていた。
【０００６】
図２に信号を取り込む記憶回路の従来例を示す。図２ではｎ個のフリップフロップＦＦ１〜ＦＦｎが配置され、入力端子ＩＮ１より、記憶される信号（以下入力信号）が入力される。次に制御端子ＩＮ２１〜ＩＮ２ｎより制御信号が入力され、入力信号は順次フリップフロップＦＦ１〜ＦＦｎに記憶される。ところが、入力端子ＩＮ１の配置がＦＦ１に近く、ＦＦｎに遠い場合、入力信号がＦＦ１のａ１に到達する時間よりも、ＦＦｎのａｎに到達する時間の方が長くなる。また、制御端子ＩＮ２１〜ＩＮ２ｎがＦＦｎに近く、ＦＦ１に遠い場合、制御信号がＦＦｎに到達する時間よりも、ＦＦ１に到達する時間の方が長くなる。このような場合、記憶回路が本来記憶すべき信号と異なる信号を記憶してしまうという不具合が発生する。
【０００７】
図５を用いて動作タイミングを説明する。ＦＦｎ−１、ＦＦｎの入力ａｎ−１、ａｎは入力端子ＩＮ１から遠いため、入力信号が遅延する。また、ＦＦ１、ＦＦ２の入力端子ｂ１、ｂ２は制御端子ＩＮ２１、ＩＮ２２から遠いため制御信号が遅延する。図５（１）に入力端子ＩＮ１の信号波形を、図５（２）にａｎ−１、ａｎの信号波形を示す。また、図５（３）、（４）、（５）、（６）に制御端子ＩＮ２１、ＩＮ２２、ＩＮ２ｎ−１、ＩＮ２ｎの信号波形を示す。さらに図５（７）、（８）にｂ１、ｂ２の信号波形を示す。
【０００８】
制御信号の立ち上がりで、ＦＦが記憶動作をおこなう場合、ＦＦ１、ＦＦ２においては、ａ１、ａ２が入力端子ＩＮ１に近いため、入力信号はあまり遅延を生じず、図５（１）とほぼ同じである。一方、制御信号はｂ１、ｂ２が制御端子ＩＮ２１、ＩＮ２２より遠いため、遅延を生じる。すなわちＦＦ１、ＦＦ２においては図５（１）の信号を図５（７）、（８）の信号で記憶することになる。本来のタイミングであればＦＦ１、ＦＦ２にはデータ５０１、５０２が記憶されるべきであるが、データ５０２、５０３が記憶される。
【０００９】
ＦＦｎ−１、ＦＦｎにおいては、ａｎ−１、ａｎが入力端子ＩＮ１から遠いため、入力信号は遅延を生じ、図５（２）となる。一方、制御信号はｂｎ−１、ｂｎが制御端子ＩＮ２ｎ−１、ＩＮ２ｎに近いため、あまり遅延を生じず、制御端子ＩＮ２ｎ−１、ＩＮ２ｎとほぼ同じとなる。すなわちＦＦｎ−１、ＦＦｎにおいては図５（２）の信号を図５（５）、（６）の信号で記憶することになる。本来のタイミングであればＦＦｎ−１、ＦＦｎにはデータ５０５、５０６が記憶されるべきであるが、データ５０４、５０５が記憶される。
【００１０】
このような遅延が発生すると、本来意図したデータと異なるデータをＦＦが記憶してしまうという不具合が発生する。
上述した遅延は全ての半導体装置において、同一の値ではなく、製造ロットのバラツキなどでそれぞれ異なるものであるため、一律な遅延補償をおこなうことで解消することができない。
【課題を解決するための手段】
【００１１】
以上のような問題を解決するため、本発明においては、遅延時間を可変できる可変遅延回路を構成し、その可変遅延回路をメモリにより制御することによって、個々の回路に遅延が最適になるように設定可能なものとした。
【００１２】
本発明は、薄膜トランジスタで構成されたフリップフロップ回路と、可変遅延回路と、可変遅延回路を制御する可変遅延回路制御メモリと、可変遅延回路制御メモリの記憶内容を可変する手段とを有した半導体装置であり、フリップフロップ回路の入力端子または制御端子のうち少なくとも１つは前記可変遅延回路に接続されていることを特徴としている。
【００１３】
本発明は、薄膜トランジスタで構成されたフリップフロップ回路と、フリップフロップの入力端子に接続された可変遅延回路と、可変遅延回路を制御する可変遅延回路制御メモリと、電源投入時に前記可変遅延回路に基準データを入力する手段と、フリップフロップ回路の出力を第２の基準データと比較する手段と、フリップフロップ回路の出力と前記第２の基準データとが異なる場合に可変遅延回路制御メモリの記憶内容を可変する手段とを有する半導体装置であることを特徴としている。
【００１４】
本発明は、薄膜トランジスタで構成されたフリップフロップ回路と、フリップフロップの制御端子に接続された可変遅延回路と、可変遅延回路を制御する可変遅延回路制御メモリと、電源投入時に前記可変遅延回路に基準データを入力する手段と、フリップフロップ回路の出力を第２の基準データと比較する手段と、フリップフロップ回路の出力と前記第２の基準データとが異なる場合に可変遅延回路制御メモリの記憶内容を可変する手段とを有する半導体装置であることを特徴としている。
【００１５】
上記した本発明に係る半導体装置において、可変遅延回路はインバータ回路による遅延回路より構成されていることを特徴としている。
【００１６】
上記した本発明に係る半導体装置において、可変遅延回路はＣＲ遅延回路による遅延回路より構成されていることを特徴としている。
【００１７】
上記した本発明に係る半導体装置において、半導体装置はロジック回路部と画素部を有し、それらを構成する薄膜トランジスタは異なる構造を有することを特徴としている。
【発明の効果】
【００１８】
本発明の半導体装置は基板上に薄膜トランジスタで構成されたフィリップフロップを有する。フリップフロップの入力端子の少なくとも１つに、可変遅延回路を接続し、可変遅延回路の遅延量を可変遅延回路制御メモリで制御して、調整することにより、フリップフロップを誤動作無く動作させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を、図面を参照して詳細に説明する。図７はＦＦを用いた記憶回路を示している。
従来と異なるところは、従来の記憶回路が入力端子ＩＮ１より直接ＦＦ１〜ＦＦｎに入力信号を入れていたのに対して、本発明では、ＩＮ１とＩＮ３を選択するスイッチＳＷを設けたこと、および入力端子ＩＮ１とＦＦ１〜ＦＦｎの間に可変遅延回路Ｄ１１〜Ｄ１ｎを介していることである。また、従来の記憶回路が制御端子ＩＮ２１〜ＩＮ２ｎより直接ＦＦ１〜ＦＦｎに入力信号を入れていたのに対して、本発明では、制御端子ＩＮ２１〜ＩＮ２ｎとＦＦ１〜ＦＦｎの間に可変遅延回路Ｄ２１〜Ｄ２ｎを介していることである。
【００２０】
そして、可変遅延回路Ｄ１１〜Ｄ１ｎはそれぞれメモリ回路Ｍ１１〜Ｍ１ｎによって制御されている。可変遅延回路Ｄ２１〜Ｄ２ｎはメモリ回路Ｍ２１〜Ｍ２ｎによって制御されている。このような構成をとることによって、ＦＦ１〜ＦＦｎに入力される入力信号、制御信号は遅延量を制御され、従来のような不具合を解消することができる。
【００２１】
スイッチＳＷに接続されるＩＮ３は可変遅延回路Ｄ１１〜Ｄ１ｎの遅延量を調整するための基準信号を入力する端子で、調整時のみ使用する。調整時以外はスイッチＳＷはＩＮ１を選択する。
【００２２】
図６に示すタイミングチャートを用いて、動作を説明する。可変遅延回路Ｄ１１〜Ｄ１ｎにおいて、それぞれの遅延量はＤ１１からＤ１ｎに向かって順に遅延量が大きくなるように設定する。可変遅延回路Ｄ２１〜Ｄ２ｎにおいて、それぞれの遅延量はＤ２１〜Ｄ２ｎに向かって順に遅延量が小さくなるように設定する。
【００２３】
このように設定した時のタイミングが図６に示される。Ｄ１ｎ−１、Ｄ１ｎ、Ｄ２１、Ｄ２２の遅延量は微小に設定しておく。そのような場合、ａｎ−１、ａｎ、ｂ１、ｂ２の遅延は従来例図５とほとんど変わらない。（図６（２）、（７）、（８））一方、Ｄ１１、Ｄ１２、Ｄ２ｎ−１、Ｄ２ｎの遅延は大きく設定する。この遅延によって、ａ１、ａ２に入力される入力信号、ｂｎ−１、ｂｎに入力される制御信号は図６（９）、（１０）、（１１）に示すようになる。
【００２４】
このように遅延補正がおこなわれると、ＦＦ１ではデータ６０１が記憶され、ＦＦ２ではデータ６０２が記憶され、ＦＦｎ−１ではデータ６０３が記憶され、ＦＦｎではデータ６０４が記憶され、いずれも本来記憶すべきデータを記憶することができる。
【００２５】
図１は遅延補正をおこなうためのブロック図を記載したものである。図１は本発明の半導体装置１００の中に基準データ出力回路１０１、スイッチ１０２、カウンタ１０３、メモリ制御回路１０４、可変遅延回路制御メモリ１０５、可変遅延回路１０６、フリップフロップ１０７、比較回路１０８、基準データ出力回路１０９を有している。
【００２６】
フリップフロップ１０７は図７に記載のフリップフロップＦＦ１〜ｎのうちの１つ（ここではＦＦ１で説明）に相当し、スイッチ１０２は図７に記載のＳＷに相当し、可変遅延回路１０６は図７に記載の可変遅延回路Ｄ１１〜Ｄ１ｎのうちの１つ（ここではＤ１１で説明）に相当し、可変遅延回路制御メモリ１０５は図７に記載のＭ１１〜Ｍ１ｎのうちの１つ（ここではＭ１１で説明）に相当する。説明簡略化のため図１では図７記載した可変遅延回路Ｄ２１〜Ｄ２ｎ可変遅延回路制御メモリＭ２１〜Ｍ２ｎに相当する部分は割愛してあるが、以下に示すＤ１１〜Ｄ１ｎと同様な方法で設定することができる。
【００２７】
以下その動作について説明する。まず電源投入時において、基準データ出力回路１０１より、基準データ信号をＩＮ３に出力する。このときスイッチ１０２はＩＮ３を選択し、入力端子ＩＮ１の信号はスイッチ１０２に入力されていても非選択であるとする。スイッチ１０２は基準データ信号を可変遅延回路１０６に出力する。初期において、可変遅延回路はある特定の遅延量に設定されている。ここでは遅延量が０であったとする。可変遅延回路１０６を通過した信号はフリップフロップ１０７に入力される。フリップフロップではＩＮより入力される信号で可変遅延回路の出力信号を記憶していく。
【００２８】
フリップフロップ１０７に記憶された内容は比較回路１０８に入力され、基準データメモリ１０９のデータと比較される。この基準データメモリ１０９のデータは本来フリップフロップが記憶すべきデータが記憶されており、遅延が発生しなければ、一致すべき値である。実際の回路では従来例で述べたようにＦＦ１ではＩＮ２からＦＦ１の制御端子までの間に遅延が発生し、本来と異なるデータ、（ここでは本来記憶すべきデータより後ろのデータ）をフリップフロップが記憶してしまうため、比較回路１０８の比較結果が異なることになる。一致が見られない場合、比較回路１０８は不一致信号をカウンタ１０３に出力する。
【００２９】
カウンタ１０３はメモリ制御回路１０４に対して制御データを繰り上げるように指示をだす。例えばイニシャルでの可変遅延回路制御メモリの記憶データが「００」であったならば、そのデータを「０１」に変えるようにメモリ制御回路１０４は動作する。可変遅延回路制御メモリのデータが変化するとそれに応じて、可変遅延回路の遅延量は変化する。
【００３０】
次に基準データ出力回路１０１が再度、基準データを出力し、可変遅延回路を経て、遅延を持った信号がフリップフロップ１０７に入力され、記憶がおこなわれる。そして、再度、比較回路１０８にて比較がおこなわれ、不一致であればカウンタ１０３がメモリ制御回路１０４に対して制御データを繰り上げるように指示をだす。そして、可変遅延回路制御メモリ１０５の記憶データを「１０」に変更する。このようにしてデータの一致が得られるまで以上を繰り返す。
【００３１】
以上に述べたように、本発明では入力端子または制御端子からフリップフロップまでの間に遅延があったとしても、それを補正し正常な記憶をおこなうことが可能になる。
【００３２】
特に、薄膜トランジスタを用いた半導体装置のように、基板上に大面積で、配線を引き回す、または、デザインルールのゆるい半導体装置において、本発明の効果は顕著である。
【実施例１】
【００３３】
図８は可変遅延回路の実施例である。図８に示した可変遅延回路は入力端子８１０、出力端子８１１、スイッチ制御回路８０１、スイッチ８０３〜８０６、遅延回路８０７〜８０９によって構成される。そして、可変遅延回路制御メモリ８０２によってスイッチ制御回路８０１は制御される。
【００３４】
以下に、図８の可変遅延回路８００の動作を説明する。可変遅延回路制御メモリ８０２より２ビットのデータがスイッチ制御回路に入力される。スイッチ制御回路８０１は、インバータ８１６、８１７、ＡＮＤ８１２〜８１５によって構成されるデコーダであり、４個のスイッチの制御が可能である。ここでは説明の都合上、スイッチ制御回路は２ビット入力としたが、２ビットには限定されず、１ビットでも良いし、３ビット以上でも良い。ｎビットであれば２のｎ乗個のスイッチが制御可能となる。
【００３５】
遅延回路８０７〜８０９を構成するインバータの１個あたりの遅延時間をｔｄ１とすると、遅延回路８０７〜８０９はそれぞれ２ｔｄ１の遅延時間を有する。
スイッチ８０３がスイッチ制御回路８０１によって選択されている場合、入力端子８１０より入力された信号はそのまま出力端子８１１に出力される。
【００３６】
スイッチ８０４がスイッチ制御回路８０１によって選択されている場合、入力端子８１０より入力された信号は遅延回路８０７で発生する遅延時間分の遅れ２ｔｄ１をもって出力端子８１１に出力される。
【００３７】
スイッチ８０５がスイッチ制御回路８０１によって選択されている場合、入力端子８１０より入力された信号は遅延回路８０７〜８０８で発生する遅延時間分の遅れ４ｔｄ１をもって出力端子８１１に出力される。
【００３８】
スイッチ８０６がスイッチ制御回路８０１によって選択されている場合、入力端子８１０より入力された信号は遅延回路８０７〜８０９で発生する遅延時間分の遅れ６ｔｄ１をもって出力端子８１１に出力される。
【００３９】
以上によって、この回路では遅延時間を０〜６ｔｄ１とすることができる。
上記において、スイッチ制御回路８０１が制御するスイッチの数を４としたが、スイッチ制御回路８０１が制御するスイッチの数をｋとしたときには、遅延時間を０〜２ｔｄ１ｘ（ｋ−１）とすることができる。
【００４０】
以上に示したように、本実施例では可変遅延回路制御メモリ８０２に記憶されたデータによって遅延時間を可変することが可能になる。本実施例において、遅延回路をインバータ２段構成としたが、本発明ではこの構成に限定されず、他の構成の遅延回路を用いても良い。
【実施例２】
【００４１】
図９は可変遅延回路の実施例である。図９に示した可変遅延回路は入力端子９１０、出力端子９１１、スイッチ制御回路９０１、スイッチ９０３〜９０６、遅延回路９０７〜９０９によって構成される。そして、メモリ９０２によってスイッチ制御回路９０１は制御される。
【００４２】
以下に、図９の可変遅延回路９００の動作を説明する。可変遅延回路制御メモリ９０２より２ビットのデータがスイッチ制御回路に入力される。スイッチ制御回路９０１は、インバータ９１６、９１７、ＡＮＤ９１２〜９１５によって構成されるデコーダであり、４個のスイッチの制御が可能である。ここでは説明の都合上、スイッチ制御回路は２ビット入力としたが、２ビットには限定されず、１ビットでも良いし、３ビット以上でも良い。ｎビットであれば２のｎ乗個のスイッチが制御可能となる。
【００４３】
遅延回路９０７〜９０９は抵抗Ｒ、容量Ｃ、バッファ回路によって構成される。ここで遅延回路９０７〜９０９を構成するＣＲの１個あたりの遅延時間をｔｄ２とする。スイッチ９０３がスイッチ制御回路９０１によって選択されている場合、入力端子９１０より入力された信号はそのまま出力端子９１１に出力される。
【００４４】
スイッチ９０４がスイッチ制御回路９０１によって選択されている場合、入力端子９１０より入力された信号は遅延回路９０７で発生する遅延時間分の遅れｔｄ２をもって出力端子９１１に出力される。
【００４５】
スイッチ９０５がスイッチ制御回路９０１によって選択されている場合、入力端子９１０より入力された信号は遅延回路９０７、９０８で発生する遅延時間分の遅れ２ｔｄ２をもって出力端子９１１に出力される。
【００４６】
スイッチ９０６がスイッチ制御回路９０１によって選択されている場合、入力端子９１０より入力された信号は遅延回路９０７〜９０９で発生する遅延時間分の遅れ３ｔｄ２をもって出力端子９１１に出力される。
【００４７】
以上によって、この回路では遅延時間を０〜３ｔｄ２とすることができる。
上記において、スイッチ制御回路９０１が制御するスイッチの数を４としたが、スイッチ制御回路９０１が制御するスイッチの数をｋとしたときには、遅延時間を０〜ｔｄ２ｘ（ｋ−１）とすることができる。
【００４８】
以上に示したように、本実施例では可変遅延回路制御メモリ９０２に記憶されたデータによって遅延時間を可変することが可能になる。本実施例において、遅延回路をＣＲ１段およびバッファ回路としたが、本発明はこの構成に限定されず、他の構成の遅延回路を用いても良い。
【実施例３】
【００４９】
画素部を駆動する信号線駆動回路を構成する薄膜トランジスタには通常１０Ｖ以上の電源電圧が加わる。一方機能回路を構成する薄膜トランジスタには５Ｖ以下の電源電圧が加わることが多い。そのため、信号線駆動回路を構成する薄膜トランジスタと機能回路を構成する薄膜トランジスタでは要求される素子特性がことなる。従って、それぞれをそれぞれの要求特性に適したものとするため、２種類の薄膜トランジスタをあまり工程を増やさずに作り分ける必要がある。
【００５０】
このような工程の例としては、特開２００３−２２９４３３に示すような工程があり、本発明においても使用することが可能である。
【実施例４】
【００５１】
以上のようにして作製される本発明の半導体装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された表示装置を表示媒体として組み込んだ電子機器について説明する。
【００５２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０に示す。
【００５３】
図１０（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の表示装置はカメラの表示部３１０２に用いることができる。
【００５４】
図１０（Ｂ）はノートパソコンであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の表示装置は表示部３２０３に使用することができる。
【００５５】
図１０（Ｃ）は携帯情報端末であり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の表示装置は表示部３３０２に使用することができる。
【００５６】
図１０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３４０５、操作スイッチ３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。表示部Ａは主として画像情報を表示し、表示部Ｂは主として文字情報を表示するが、本発明の表示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【００５７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明のブロック図を示す図。
【図２】従来の記憶回路のブロック図を示す図。
【図３】従来の表示装置の概略を示す図。
【図４】従来のＣＰＵ内蔵の表示装置の概略を示す図。
【図５】従来の記憶回路のタイミングチャートを示す図。
【図６】本発明の記憶回路のタイミングチャートを示す図。
【図７】本発明の記憶回路のブロック図を示す図。
【図８】本発明の遅延補正回路の実施例を示す図。
【図９】本発明の遅延補正回路の実施例を示す図。
【図１０】本発明の半導体装置を応用した電子機器を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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