(57)【要約】【課題】入力信号ＩＮがＶＳＳレベルのとき、貫通電流が流れると、当該貫通電流による電位降下分だけ出力信号の電位が引き下げられるとともに消費電力が大きくなる。【解決手段】ブートストラップ型バッファ回路１０において、入力信号ＩＮを逆相遅延波形生成用回路１１で位相反転しかつ遅延してＭＯＳトランジスタＱｐ１１のゲートに与えるとともに、ＭＯＳトランジスタＱｐ１３を介してＭＯＳトランジスタＱｐ１２のゲートに与え、ＭＯＳトランジスタＱｐ１１がオン状態のときにＭＯＳトランジスタＱｐ１２を完全にオフ状態にすることで、ＭＯＳトランジスタＱｐ１２に貫通電流が流れないようにする。【選択図】図１
2005123865.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に単一チャネルのトランジスタによって構成されてなるバッファ回路であって、
入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、
ソースが第１電源に接続され、前記反転遅延手段を経た前記入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、
前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、
前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、
前記反転遅延手段の入力端と前記第２のトランジスタのゲートとの間に接続され、前記第２電源の電圧がゲートに与えられる第３のトランジスタと
を備えたことを特徴とするバッファ回路。
【請求項２】
前記第１〜第３のトランジスタが薄膜トランジスタである
ことを特徴とする請求項１記載のバッファ回路。
【請求項３】
前記第１のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第４のトランジスタと、
前記第４のトランジスタのドレインにソースが接続されるとともに、前記第２のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第５のトランジスタとをさらに備えた
ことを特徴とする請求項１記載のバッファ回路。
【請求項４】
前記第４，第５のトランジスタが薄膜トランジスタである
ことを特徴とする請求項３記載のバッファ回路。
【請求項５】
前記第５のトランジスタは、前記第４のトランジスタに比べてトランジスタサイズが大きい
ことを特徴とする請求項３記載のバッファ回路。
【請求項６】
表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、
前記絶縁性基板上に前記画素アレイ部と共に集積され、回路の一部にバッファ回路を含んで前記画素アレイ部の駆動を行う駆動回路とを具備した表示装置であって、
前記バッファ回路は、前記絶縁性基板上に単一チャネルのトランジスタによって構成されてなり、
入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、
ソースが第１電源に接続され、前記反転遅延手段を経た前記入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、
前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、
前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、
前記反転遅延手段の入力端と前記第２のトランジスタのゲートとの間に接続され、前記第２電源の電圧がゲートに与えられる第３のトランジスタとを備えた
ことを特徴とする表示装置。
【請求項７】
前記第１〜第３のトランジスタが薄膜トランジスタである
ことを特徴とする請求項６記載の表示装置。
【請求項８】
前記バッファ回路は、
前記第１のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第４のトランジスタと、
前記第４のトランジスタのドレインにソースが接続されるとともに、前記第２のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第５のトランジスタとをさらに備えた
ことを特徴とする請求項６記載の表示装置。
【請求項９】
前記第４，第５のトランジスタが薄膜トランジスタである
ことを特徴とする請求項８記載の表示装置。
【請求項１０】
前記第５のトランジスタは、前記第４のトランジスタに比べてトランジスタサイズが大きい
ことを特徴とする請求項８記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路および表示装置に関し、特に絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるバッファ回路および当該バッファ回路を駆動回路の一部に用いた表示装置に関する。
【背景技術】
【０００２】
バッファ回路として、例えばインバータ回路を用いて構成されるものがある。インバータ回路を、単一チャネルのＭＯＳトランジスタ、即ちＰチャネルのＭＯＳトランジスタのみあるいはＮチャネルのＭＯＳトランジスタのみを用いて構成すると、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを１チップ内で組み合わせて構成する場合に比べて、プロセス数が少なくて済むため、生産性や歩留まりの向上を図る上で有利である。
【０００３】
また、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを比較すると、ＮチャネルのＭＯＳトランジスタは、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減するように構成されているため、性能の面では、ＰチャネルのＭＯＳトランジスタよりも優れている。しかし、逆に、ＮチャネルのＭＯＳトランジスタの場合、ＬＤＤ構造を採る分だけプロセス数が増えるため、生産性や歩留まりの面では、ＰチャネルのＭＯＳトランジスタの方がＮチャネルのＭＯＳトランジスタよりも優れている。
【０００４】
図１１は、ＰチャネルのＭＯＳトランジスタのみによって構成されたインバータ回路の基本構成を示す回路図である。本例に係るインバータ回路は、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)からなる２つのＰチャネルＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２によって構成されている。一方のＭＯＳトランジスタＱｐ１０１は、ソースが正側電源ＶＤＤに接続されており、ゲートに入力信号ＩＮが与えられる。他方のＭＯＳトランジスタＱｐ１０２は、ゲートとドレインが接続されたダイオード接続となっており、ソースがＭＯＳトランジスタＱｐ１０１のドレインに、ゲート・ドレインが負側電源ＶＳＳにそれぞれ接続されて負荷抵抗としての機能を持つ。そして、ＭＯＳトランジスタＱｐ１０１，Ｑ１０２のソース・ドレインの接続ノードから出力信号ＯＵＴが導出される。
【０００５】
かかる構成のインバータ回路において、ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２がリークもなく、また閾値電圧Ｖｔｈも零であるような理想状態の場合、入力信号ＩＮのレベルがＶＤＤ電位のとき、ＭＯＳトランジスタＱｐ１０１がオフ状態になるため、出力信号ＯＵＴのレベルとしてＶＳＳ電位が得られる。また、入力信号ＩＮのレベルがＶＳＳ電位のとき、ＭＯＳトランジスタＱｐ１０１がオン状態になるため、出力信号ＯＵＴのレベルとしてＶＤＤ電位が得られる。
【０００６】
しかし、絶縁性基板上に形成されるＴＦＴのポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてトランジスタのオフ電流Ｉｏｆｆも無視できないため、上述したような動作にはならない。すなわち、入力信号ＩＮのレベルがＶＤＤ電位のとき、ＭＯＳトランジスタＱｐ１０１がオフ状態になり、ＭＯＳトランジスタＱｐ１０２のゲート電位はソースの電位、即ちＶＳＳ電位と等しく同電位になっているが、出力信号ＯＵＴのレベルはＶＳＳ電位とならず、図１２に示すように、ＭＯＳトランジスタＱｐ１０２の閾値電圧Ｖｔｈ分だけ高い電位となる。
【０００７】
因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたＰチャネルＴＦＴでは、閾値電圧Ｖｔｈが−１［Ｖ］〜−３［Ｖ］程度、移動度μが１０〜１００［ｃｍ2 ／Ｖ・ｓｅｃ］程度、またオフ電流Ｉｏｆｆが１［ｐＡ］〜１００［ｎＡ］程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。
【０００８】
従来、閾値電圧Ｖｔｈのバラツキに起因する不具合を解消して、入力信号ＩＮのレベルがＶＤＤ電位時の出力信号ＯＵＴのレベルをＶＳＳ電位にすることを可能にしたインバータ回路として、いわゆるブートストラップ型インバータ回路がある（例えば、非特許文献１参照）。このブートストラップ型インバータ回路は、図１３に示すように、ＭＯＳトランジスタＱｐ１０２のゲートとドレインとの間に、ゲートとドレインが接続されたダイオード接続のＰチャネルＭＯＳトランジスタＱｐ１０３を接続するとともに、ＭＯＳトランジスタＱｐ１０２のソースとゲートとの間に、キャパシタＣａｐを接続した構成となっている。
【０００９】
上記構成のブートストラップ型インバータ回路において、図中、破線で囲った領域部分がブートストラップ回路Ｘである。このブートストラップ型インバータ回路では、出力信号ＯＵＴのレベルの低下に伴い、ＶＳＳ電位よりもＶｔｈ分だけ高かったノードＮの電位がキャパシタＣａｐによる容量結合によってＶＳＳ電位よりも下がるため（ノードＮがブートストラップするため）、ＭＯＳトランジスタＱｐ１０２が完全にオン状態となる。その結果、図１４から明らかなように、入力信号ＩＮのレベルがＶＤＤ電位時の出力信号ＯＵＴのレベルとしてＶＳＳ電位を出力することが可能になる。
【００１０】
【非特許文献１】原央著、「ＭＯＳ集積回路の基礎」、近代科学社、ｐ．９４−ｐ．９６
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記構成のブートストラップ型インバータ回路では、入力信号ＩＮのレベルがＶＳＳ電位のときに、ＭＯＳトランジスタＱｐ１０１がオン状態になり、出力信号ＯＵＴのレベルとしてＶＤＤ電位が得られる筈である。ところが、ＭＯＳトランジスタＱｐ１０３がダイオード接続となっていることにより、ノードＮの電位がＶＳＳ電位＋閾値電圧Ｖｔｈとなるため、ＭＯＳトランジスタＱｐ１０２が完全にオフ状態になり得なく、よってＭＯＳトランジスタＱｐ１０１およびＭＯＳトランジスタＱｐ１０２のドレイン−ソース間で貫通電流が流れる。
【００１２】
その結果、図１４に示すように、貫通電流による電圧降下分（ΔＶ）だけ出力信号ＯＵＴのレベルが引き下げられるとともに、貫通電流が流れることによって消費電力が大きくなる。この課題については、先述した図１１の基本構成のインバータ回路においても、ＭＯＳトランジスタＱｐ１０２がダイオード接続となっているために同様のことが言える。したがって、基本構成のインバータ回路やブートストラップ型インバータ回路を用いてバッファ回路を構成した場合にも、インバータ回路の場合と同様に、貫通電流が流れることによって出力信号ＯＵＴのレベルが引き下げられるとともに、消費電力が大きくなるという課題が挙げられる。
【００１３】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けにくく、かつ負荷抵抗に流れる貫通電流を抑えて低消費電力化を可能にしたバッファ回路および当該バッファ回路を用いた表示装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によるバッファ回路は、絶縁性基板上に単一チャネルのトランジスタによって構成されてなるバッファ回路であって、入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、ソースが第１電源に接続され、前記反転遅延手段を経た前記入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、前記反転遅延手段の入力端と前記第２のトランジスタのゲートとの間に接続され、前記第２電源の電圧がゲートに与えられる第３のトランジスタとを備えた構成となっている。このバッファ回路は、表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、前記絶縁性基板上に前記画素アレイ部と共に集積され、回路の一部にバッファ回路を含んで前記画素アレイ部の駆動を行う駆動回路とを具備した表示装置において、当該バッファ回路として用いられる。
【００１５】
上記構成のバッファ回路または当該バッファ回路を駆動回路の一部として搭載した表示装置において、入力信号は反転遅延手段で位相が反転されて第１のトランジスタのゲートに与えられるとともに、第３のトランジスタを介して第２のトランジスタのゲートに与えられる。これにより、第１，第２のトランジスタの各ゲートには互いに逆相の信号が与えられることになり、第１のトランジスタがオン状態のときに第２のトランジスタが完全にオフ状態になるため、第２のトランジスタに貫通電流が流れない。したがって、出力信号のレベルが第１電源の電位になる。
【００１６】
その後、反転遅延手段による遅延によって入力信号に対する遅延時間が経過し、第１のトランジスタのゲート電位が閾値電圧Ｖｔｈを越えると、第１のトランジスタがオフ状態になるため、第１，第２のトランジスタの共通接続ノードの電位が下がる。このとき、第２のトランジスタおよびキャパシタからなるブートストラップ回路は、キャパシタによる容量結合によって第２のトランジスタのゲート電位を下げる（ブートストラップする）。これにより、第２のトランジスタのゲート電位が第２電源の電位よりもさらに下がり／上がり、第２のトランジスタが完全にオン状態になるため、出力信号のレベルが第２電源の電位になる。
【発明の効果】
【００１７】
本発明によれば、第１のトランジスタがオン状態のときに第２のトランジスタが完全にオフ状態になり、当該第２のトランジスタに貫通電流が流れないため、消費電力を低減できるとともに、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、出力信号レベルとして第１電源の電位を取り出すことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
本発明の一実施形態に係るバッファ回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板上に単一チャネルのトランジスタによって構成されてなるバッファ回路であって、入力信号の位相を反転するとともに、当該入力信号を所定の遅延時間だけ遅延する反転遅延手段と、ソースが第１電源に接続され、当該反転遅延手段を経た入力信号がゲートに与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、この第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、この第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、上記反転遅延手段の入力端と第２のトランジスタのゲートとの間に接続され、第２電源の電圧がゲートに与えられる第３のトランジスタとを少なくとも備えたことを特徴としている。
【００２０】
（実施例１）
図１は、本発明の実施例１に係るバッファ回路の構成を示す回路図である。本実施例に係るバッファ回路は、ガラス基板等の絶縁性基板上にＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型バッファ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。
【００２１】
図１に示すように、本実施例に係るバッファ回路１０は、反転遅延手段である逆相遅延波形生成用回路１１、第１〜第５のＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１５およびキャパシタＣａｐを有する構成となっている。逆相遅延波形生成用回路１１は、回路入力端子１２から入力される入力信号ＩＮの位相を反転するとともに、当該入力信号ＩＮを所定の遅延時間ｄだけ遅延することにより、入力信号ＩＮに対して逆相でかつ遅延時間ｄだけ遅れた波形の信号を生成する。この逆相遅延波形生成用回路１１としては、一例として、図１３に示す構成のブートストラップ型インバータ回路を用いることができる。
【００２２】
ＭＯＳトランジスタＱｐ１１は、ソースがＶＤＤ電源に接続されており、ゲートに逆相遅延波形生成用回路１１を経た信号、即ち入力信号ＩＮに対して逆相でかつ遅延時間ｄだけ遅れた波形の信号が与えられる。ＭＯＳトランジスタＱｐ１２は、ソースがＭＯＳトランジスタＱｐ１１のドレインに、ドレインがＶＳＳ電源に接続されて負荷抵抗としての機能を持つ。キャパシタＣａｐは、ＭＯＳトランジスタＱｐ１２のゲートとソースとの間に接続されており、ＭＯＳトランジスタＱｐ１２と共にブートストラップ回路１４を構成している。
【００２３】
ＭＯＳトランジスタＱｐ１３は、逆相遅延波形生成用回路１１の入力端（回路入力端子１２）とＭＯＳトランジスタＱｐ１２のゲートとの間に接続されており、ゲートにはＶＳＳ電源の電源電圧が与えられる。ＭＯＳトランジスタＱｐ１４は、ソースおよびゲートがＭＯＳトランジスタＱｐ１１のソースおよびゲートにそれぞれ接続されており、ドレインから回路出力端子１３を通して出力信号ＯＵＴが取り出される。ＭＯＳトランジスタＱｐ１５は、ゲートおよびドレインがＭＯＳトランジスタＱｐ１２のゲートおよびドレインにそれぞれ接続されている。
【００２４】
このように、本実施例に係るバッファ回路１０では、ＭＯＳトランジスタＱｐ１１〜Ｑｐ１３およびキャパシタＣａｐからなるブートストラップ部に加えて、ＭＯＳトランジスタＱｐ１４，Ｑｐ１５からなる出力部を有する構成が採られている。かかる構成を採り、負荷容量の駆動をＭＯＳトランジスタＱｐ１４，Ｑｐ１５に担わせることにより、負荷の駆動に伴う動作の遅れなどの影響がブートストラップ部側に及ばないため、ブートストラップ部での迅速なブートストラップ動作が可能になり、ブートストラップによる電位の確定を素早く行うことができる。
【００２５】
上記構成の実施例１に係るバッファ回路１０において、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１５は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴ（薄膜トランジスタ）である。ＰチャネルＴＦＴには、ゲート電極がゲート絶縁膜（酸化膜）の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。
【００２６】
図２は、ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図２に示すように、ボトムゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板２１の上にゲート電極（Ｍｏゲート）２２が形成され、その上にゲート絶縁膜２３を介してポリシリコン層（または、アモルファスシリコン層）２４が形成され、さらにその上に層間絶縁膜２５，２６が形成されている。また、ゲート電極２２の側方のゲート絶縁膜２３上には、Ｐ+拡散層からなるソース領域２７およびドレイン領域２８が形成され、これら領域２７，２８にはＡｌ（アルミニウム）電極２９，３０が接続されている。
【００２７】
図３は、トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図４に示すように、トップゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板３１の上にポリシリコン層（または、アモルファスシリコン層）３２が形成され、その上にゲート絶縁膜３３を介してゲート電極（Ｍｏゲート）３４が形成され、さらにその上に層間絶縁膜３５が形成されている。また、ポリシリコン層３２の側方の絶縁性基板３１上には、Ｐ+拡散層からなるソース領域３６およびドレイン領域３７が形成され、これら領域３６，３７にはＡｌ電極３８，３９が接続されている。
【００２８】
続いて、上記構成の実施例１に係るバッファ回路１０の回路動作について、図４のタイミングチャートを用いて説明する。
【００２９】
図４には、入力信号ＩＮ、ＭＯＳトランジスタＱｐ１１，Ｑｐ１４の各ゲートの共通接続ノードであるノードＮ１１の電位、ＭＯＳトランジスタＱｐ１２のゲート、キャパシタＣａｐの一端およびＭＯＳトランジスタＱｐ１３のドレインの共通接続ノードであるノードＮ１２の電位および出力信号ＯＵＴの各波形およびタイミング関係を示している。
【００３０】
入力信号ＩＮがＶＤＤレベルである高レベル（以下、“Ｈ”レベルと記す）からＶＳＳレベルである低レベル（以下、“Ｌ”レベルと記す）に遷移する過渡期では、ノードＮ１１の電位は、逆相遅延波形生成用回路１１による反転および遅延によってまだ“Ｌ”レベルの状態にある。そして、入力信号ＩＮが“Ｌ”レベルになる瞬間、具体的には入力信号ＩＮがＭＯＳトランジスタＱｐ１１の閾値電圧Ｖｔｈ以下になると、ＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオン状態になる。このとき、ＭＯＳトランジスタＱｐ１１のドレイン、キャパシタＣａｐの他端およびＭＯＳトランジスタＱｐ１２のソースの共通接続ノードであるノードＮ１３の電位は、ＭＯＳトランジスタＱｐ１１，Ｑｐ１２の各抵抗値による抵抗分割によって決まる。
【００３１】
ここで、ＭＯＳトランジスタＱｐ１３は、ＭＯＳトランジスタＱｐ１２のゲートに、ＭＯＳトランジスタＱｐ１１のゲート電位（ノードＮ１１の電位）に対して逆相の電位を与えるとともに、回路入力端子１２側とノードＮ１２側とを電位的に分離する作用をなしている。このように、ＭＯＳトランジスタＱｐ１２のゲートに対して、ＭＯＳトランジスタＱｐ１１のゲート電位と逆相の電位を与えることにより、ＭＯＳトランジスタＱｐ１１がオン状態のときに、ＭＯＳトランジスタＱｐ１２が完全にオフ状態になるため、当該ＭＯＳトランジスタＱｐ１２に貫通電流が流れることはない。ただし、入力信号ＩＮが“Ｌ”レベルになる瞬間では、ＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオン状態になるため、この僅かな期間においてのみ貫通電流が流れることになる。
【００３２】
その後、逆相遅延波形生成用回路１１による遅延によって入力信号ＩＮに対する遅延時間ｄが経過すると、ノードＮ１１の電位が立ち上がる。そして、ノードＮ１１の電位が閾値電圧Ｖｔｈを越える（上回る）と、ＭＯＳトランジスタＱｐ１１，Ｑｐ１４が共にオフ状態になり、ノードＮ１３の電位が下がる。このとき、ＭＯＳトランジスタＱｐ１２およびキャパシタからなるブートストラップ回路は、キャパシタＣａｐによる容量結合によってノードＮ１２の電位を下げる（ブートストラップする）ことにより、ノードＮ１２の電位がＶＳＳ電位よりもさらに下がる。このことにより、ＭＯＳトランジスタＱｐ１２およびＭＯＳトランジスタＱｐ１５が完全にオン状態になるため、出力信号ＯＵＴとしてＶＳＳレベルが取り出される。
【００３３】
続いて、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ノードＮ１１の電位は、逆相遅延波形生成用回路１１による反転および遅延によって入力信号ＩＮに対する遅延時間ｄが経過した時点で“Ｈ”レベルから“Ｌ”レベルに遷移する。そして、ノードＮ１１の電位が閾値電圧Ｖｔｈ以下になることで、ＭＯＳトランジスタＱｐ１１，Ｑｐ１４が共にオン状態になる。また、入力信号ＩＮが“Ｈ”レベル、即ちＶＤＤ電位であることにより、当該ＶＤＤ電位がＭＯＳトランジスタＱｐ１３を介して供給されるため、ノードＮ１２の電位がＶＤＤ電位まで上昇する。その結果、ＭＯＳトランジスタＱｐ１２およびＭＯＳトランジスタＱｐ１５が完全にオフ状態となるため、出力信号ＯＵＴとしてＶＤＤレベルが取り出される。
【００３４】
上記構成の実施例１に係るバッファ回路１０において、出力部のＭＯＳトランジスタＱｐ１４，Ｑｐ１５のトランジスタサイズ、具体的にはチャネル幅／チャネル長について、出力波形の立ち上がりを担うＭＯＳトランジスタＱｐ１４に比べて、出力波形の立ち下がりを担うＭＯＳトランジスタＱｐ１５の方を大きく設定する。このようなトランジスタサイズの設定により、ＶＤＤレベルの出力時に比べて動作が難しいＶＳＳレベルの出力時の動作を確実に行うことができるようになり、その結果、ブートストラップ動作を正常に行うことができる。
【００３５】
（実施例２）
図５は、本発明の実施例２に係るバッファ回路の構成を示す回路図である。本実施例に係るバッファ回路は、ガラス基板等の絶縁性基板上にＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型バッファ回路であり、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源とし、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源としている。
【００３６】
図５に示すように、本実施例に係るブートストラップ型インバータ回路４０は、反転遅延手段である逆相遅延波形生成用回路４１、第１〜第５のＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１５およびキャパシタＣａｐを有する構成となっている。逆相遅延波形生成用回路４１は、回路入力端子４２から入力される入力信号ＩＮの位相を反転するとともに、当該入力信号ＩＮを所定の遅延時間ｄだけ遅延することにより、入力信号ＩＮに対して逆相でかつ遅延時間ｄだけ遅れた波形の信号を生成する。
【００３７】
ＭＯＳトランジスタＱｎ１１は、ソースがＶＳＳ電源に接続されており、ゲートに逆相遅延波形生成用回路４１を経た信号、即ち入力信号ＩＮに対して逆相でかつ遅延時間ｄだけ遅れた波形の信号が与えられる。ＭＯＳトランジスタＱｎ１２は、ソースがＭＯＳトランジスタＱｎ１１のドレインに、ドレインがＶＤＤ電源に接続されて負荷抵抗としての機能を持つ。キャパシタＣａｐは、ＭＯＳトランジスタＱｎ１２のゲートとソースとの間に接続されており、ＭＯＳトランジスタＱｎ１２と共にブートストラップ回路４４を構成している。
【００３８】
ＭＯＳトランジスタＱｎ１３は、逆相遅延波形生成用回路４１の入力端（回路入力端子４２）とＭＯＳトランジスタＱｎ１２のゲートとの間に接続されており、ゲートにはＶＤＤ電源の電源電圧が与えられる。ＭＯＳトランジスタＱｎ１４は、ソースおよびゲートがＭＯＳトランジスタＱｎ１１のソースおよびゲートにそれぞれ接続されており、ドレインから回路出力端子４３を通して出力信号ＯＵＴが取り出される。ＭＯＳトランジスタＱｎ１５は、ゲートおよびドレインがＭＯＳトランジスタＱｎ１２のゲートおよびドレインにそれぞれ接続されている。
【００３９】
上記構成のブートストラップ型バッファ回路４０において、ＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１５は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。ＮチャネルＴＦＴにもＰチャネルＴＦＴと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、ＰチャネルＴＦＴの構造を示す図２および図３において、ソース領域２７，３６およびドレイン領域２８，３７のＰ+ 拡散層をＮ+ 拡散層にしたものがＮチャネルＴＦＴの構造となる。
【００４０】
実施例２に係るブートストラップ型バッファ回路４０は、実施例１に係るブートストラップ型バッファ回路１０とは、図５と図１の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。なお、出力部のＭＯＳトランジスタＱｎ１４，Ｑｎ１５のトランジスタサイズについては、出力波形の立ち下がりを担うＭＯＳトランジスタＱｎ１４に比べて、出力波形の立ち上がりを担うＭＯＳトランジスタＱｎ１５の方を大きく設定することで、ブートストラップ動作を正常に行うことができる。
【００４１】
図６に、入力信号ＩＮ、ＭＯＳトランジスタＱｎ１１，Ｑｎ１４の各ゲートの共通接続ノードであるノードＮ２１の電位、ＭＯＳトランジスタＱｎ１２のゲート、キャパシタＣａｐの一端およびＭＯＳトランジスタＱｎ１３のドレインの共通接続ノードであるノードＮ２２の電位および出力信号ＯＵＴの各波形およびタイミング関係を示している。
【００４２】
上述したように、ブートストラップ型バッファ回路１０／４０において、入力信号ＩＮを逆相遅延波形生成用回路１１／４１で位相反転しかつ遅延してＭＯＳトランジスタＱｐ１１／Ｑｎ１１のゲートに与えるとともに、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３を介してＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲートに与えることにより、ＭＯＳトランジスタＱｐ１１／Ｑｎ１１がオン状態のときにＭＯＳトランジスタＱｐ１２／Ｑｎ１２が完全にオフ状態になり、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２には貫通電流が流れないため、消費電力で低減できるとともに、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、出力信号ＯＵＴのレベルとして第１電源の電位（ＶＤＤ電位／ＶＳＳ電位）を取り出すことができる。
【００４３】
また、逆相遅延波形生成用回路１１／４１での所定の遅延時間ｄの遅延により、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２およびキャパシタＣａｐからなるブートストラップ回路１４／４４によってノードＮ１２／Ｎ２２の電位を第２電源の電位（ＶＳＳ電位／ＶＤＤ電位）よりも下げる／上げるためのブートストラップの動作時間を確保することができ、このブートストラップによってＭＯＳトランジスタＱｐ１２／Ｑｎ１２，Ｑｐ１５／Ｑｎ１５が完全にオン状態になるため、出力信号ＯＵＴのレベルとして第２電源の電位（ＶＳＳ電位／ＶＤＤ電位）を取り出すことができる。しかも、図４に示すように、リーク電流の影響による欠落のある不完全な波形の入力信号ＩＮが入力されたとしても、ブートストラップ回路１４／４４によるノードＮ１２／Ｎ２２の電位のブートストラップによって波形の欠落部分を補正し、欠落のない波形の出力信号ＯＵＴに波形整形できる。
【００４４】
図７に、トランジスタ特性（例えば、閾値電圧Ｖｔｈおよびオン電流Ｉｏｎ）のバラツキ量に対する出力信号ＯＵＴの電位の変化について、図１３に示した従来例に係るブートストラップ型インバータ回路（図面上では、従来回路と記す）と本実施形態に係るブートストラップ型バッファ回路（図面上では、発明回路と記す）とを比較して示す。図７において、縦軸は出力信号ＯＵＴの電位（出力電位）を、横軸はトランジスタ特性（閾値電圧Ｖｔｈ／オン電流Ｉｏｎ）のバラツキ量をそれぞれ表している。この比較結果から明らかなように、本実施形態に係るバッファ回路によれば、従来例に係るインバータ回路に比べて、トランジスタ特性のバラツキ量によらず、出力信号ＯＵＴの電位が大きく、かつ安定で常に一定であることが分かる。
【００４５】
図８に、消費電力について、図１３に示した従来例に係るブートストラップ型インバータ回路（図面上では、従来回路と記す）と本実施形態に係るブートストラップ型バッファ回路（（図面上では、発明回路と記す）とを比較して示す。この比較結果から明らかなように、本実施形態に係るブートストラップ型バッファ回路の方が、従来例に係るブートストラップ型インバータ回路に比べて、消費電力を約１／１０程度に低減できることが分かる。
【００４６】
［適用例］
以上説明した本実施形態に係るブートストラップ型バッファ回路は、例えば、液晶表示装置やＥＬ(electroluminescence) あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置において、その駆動回路の一部として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるバッファ回路はこの適用例に限られるものではなく、一般的なバッファ回路として広く用いることができる。
【００４７】
図９は、本発明の適用例に係る例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【００４８】
図９に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素５１が行列状に多数配置されてなる画素アレイ部５２と、この画素アレイ部５２の各画素５１を行単位で順次選択する垂直駆動回路５３と、この垂直駆動回路５３によって選択された行の各画素に映像信号を書き込む水平駆動回路５４とを少なくとも有する構成となっている。垂直駆動回路５３および水平駆動回路５４は、画素アレイ部５２と共に表示パネル５５上に集積されて当該画素アレイ部５２を駆動する駆動回路を構成している。
【００４９】
表示パネル５５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群５６およびインバータ回路群５７を経た後、垂直駆動回路５３および水平駆動回路５４に与えられる。垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群５６およびインバータ回路群５７を経た後、バッファ回路５８，５９およびバッファ回路６０，６１を介して直接垂直駆動回路５３および水平駆動回路５４に与えられる。
【００５０】
レベルシフト回路群５６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。このレベルシフト回路群５６、インバータ回路群５７およびバッファ回路５８〜６１も、垂直駆動回路５３および水平駆動回路５４と共に、画素アレイ部５２を駆動する駆動回路を構成している。
【００５１】
なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル５５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル５５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路５３および水平駆動回路５４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路５８〜６１を介して垂直駆動回路５３および水平駆動回路５４に与える構成を採ることも可能である。
【００５２】
表示パネル５５は、画素アレイ部５２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部５２の行数ｍ分の走査線６２（６２−１〜６２−ｍ）と列数ｎ分の信号線６３（６３−１〜６３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線６２とゲート線６３との交点部分に画素５１が配されることになる。
【００５３】
画素５１は、図９から明らかなように、ゲートが走査線６２に接続され、ソースが信号線６３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線６４に接続されている。
【００５４】
図１０は、垂直駆動回路５３の具体的な構成の一例を示すブロック図である。図１０から明らかなように、垂直駆動回路５３はシフトレジスタ７１などによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部５２の各画素５１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。垂直走査パルスφＶ１〜φＶｍは、バッファ回路７２−１〜７２−ｍを介して画素アレイ部５２の走査線６２−１〜６２−ｍに与えられる。
【００５５】
水平駆動回路５４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路５４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路５４では、このサンプリングパルスを用いて表示パネル５５の外部から供給される映像信号をサンプリングし、垂直駆動回路５３によって選択された行の各画素５１に対して点順次で、あるいは線順次で書き込む動作が行われる。
【００５６】
上記構成の液晶表示装置において、例えば、表示パネル５５の外部から入力される垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫを垂直駆動回路５３および水平駆動回路５４に与えるバッファ回路５８〜６１や、垂直走査パルスφＶ１〜φＶｍを走査線６２−１〜６２−ｍに与えるバッファ回路７２−１〜７２−ｍとして、先述した実施形態に係るブートストラップ型バッファ回路が用いられる。
【００５７】
バッファ回路５８〜６１は、垂直画素数分の転送段数を有するシフトレジスタや、水平画素数分の転送段数を有するシフトレジスタにクロックパルスを供給するクロックラインを駆動する必要があるため駆動能力が要求される。同様に、バッファ回路７２−１〜７２−ｍは、水平画素数分の画素に各々接続された走査線６２−１〜６２−ｍを駆動する必要があるため駆動能力が要求される。
【００５８】
本実施形態に係るブートストラップ型バッファ回路は、先述したように、出力するパルス信号の高レベル、低レベルとしてＶＤＤ電位、ＶＳＳ電位を出力できるとともに、回路に流れる貫通電流を最小限に抑えることができる低消費電力のバッファ回路である。したがって、本実施形態に係るブートストラップ型バッファ回路を、バッファ回路５８〜６１やバッファ回路７２−１〜７２−ｍとして用いることにより、垂直駆動回路５３におけるシフトレジスタ７１の動作や、走査線６２−１〜６２−ｍの駆動を確実に行うことができるとともに、少ない消費電力で駆動することができるため本液晶表示装置の低消費電力化を図ることができる。
【００５９】
なお、本適用例では、本実施形態に係るブートストラップ型バッファ回路を、バッファ回路５８〜６１やバッファ回路７２−１〜７２−ｍとして用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、表示パネル５５上に画素アレイ部５２と共に集積される駆動回路がその一部にバッファ回路を含む場合に、当該バッファ回路として用いることが可能である。
【００６０】
また、本適用例では、画素５１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素５１の表示エレメントとして例えばＥＬ素子を用いたＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。
【産業上の利用可能性】
【００６１】
先述した実施形態に係るバッファ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、ＰＤＡ（Personal Digital Assistants）、ノートＰＣ(Personal Computer)などの画面表示部として搭載して用いることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係るバッファ回路の構成を示す回路図である。
【図２】ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。
【図３】トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。
【図４】実施例１に係るバッファ回路の各部の信号の波形およびタイミング関係を示すタイミングチャートである。
【図５】本発明の実施例２に係るバッファ回路の構成を示す回路図である。
【図６】実施例２に係るバッファ回路の各部の信号の波形およびタイミング関係を示すタイミングチャートである。
【図７】トランジスタ特性のバラツキ量に対する出力電位の変化について従来回路と発明回路とを比較して示した図である。
【図８】消費電力について従来回路と発明回路とを比較して示した図である。
【図９】本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図１０】垂直駆動回路の具体的な構成の一例を示すブロック図である。
【図１１】ＰチャネルのＭＯＳトランジスタのみによって構成されたインバータ回路の基本構成を示す回路図である。
【図１２】基本構成のインバータ回路の動作説明に供する波形図である。
【図１３】従来例に係るブートストラップ型インバータ回路の構成例を示す回路図である。
【図１４】従来例に係るブートストラップ型インバータ回路の動作説明に供する波形図である。
【符号の説明】
【００６３】
１０，４０…ブートストラップ型バッファ回路、１１，４１…逆相遅延波形生成用回路、１２，４２…回路入力端子、１３，４３…回路出力端子、１４，４４…ブートストラップ回路、５１…画素、５２…画素アレイ部、５３…垂直駆動回路、５４…水平駆動回路、５５…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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