(57)【要約】【課題】  ＤＲＡＭセルのセルリークを抑制し、微細化にも好適な構造を有する半導体装置の製造方法を提供することを目的とする。【解決手段】  半導体基板１１に形成されたトレンチ１５内壁の所定の領域に、前記半導体基板１１と反対の導電型の不純物を含むシリコン酸化膜１７を形成した後、窒素を含む絶縁膜１９により前記不純物を含むシリコン酸化膜１７を被覆する。次に、前記半導体基板１１を熱処理して前記不純物を前記半導体基板１１内に拡散させた後、前記窒素を含む絶縁膜１９および前記不純物を含むシリコン酸化膜１７を順次剥離して、プレート電極となるプレートを形成する。次に、前記トレンチに絶縁分離膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチ内壁の所定の領域に、前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を形成する工程と、
窒素を含む絶縁膜により前記不純物を含むシリコン酸化膜を被覆する工程と、
前記半導体基板を熱処理して、前記不純物を前記半導体基板内に拡散させる工程と、
前記窒素を含む絶縁膜および前記不純物を含むシリコン酸化膜を順次剥離する工程と、
前記トレンチ内壁に絶縁膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に形成されたトレンチ内壁の所定の領域に、前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を形成する工程と、
シリコン酸化膜とシリコン窒化膜からなる積層膜により前記不純物を含むシリコン酸化膜を被覆する工程と、
前記半導体基板を熱処理して、前記不純物を前記半導体基板内に拡散させる工程と、
前記シリコン窒化膜と前記シリコン酸化膜、および前記不純物を含むシリコン酸化膜を順次剥離する工程と、
前記トレンチ内壁に絶縁膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記窒素を含んだ絶縁膜は、シリコン窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜は、前記不純部を含むシリコン酸化膜より厚いことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記不純物が、砒素であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の熱処理温度が９００℃乃至１１００℃であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチを有する半導体装置の製造方法に係わり、特にトレンチキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチを有する従来の半導体装置、例えばトレンチキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）セルで構成された半導体記憶装置の製造方法が知られている（例えば、特許文献１参照。）。
【０００３】
この特許文献１に開示された半導体装置の製造方法について、図を用いて説明する。図２０乃至図２４は半導体装置のトレンチキャパシタのプレートを形成する工程を示す断面図である。
【０００４】
まず始めに、図２０に示すように、半導体基板、例えばｐ型シリコン基板１０１の表面にシリコン酸化膜１０２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜１０２の上面にシリコン窒化膜１０３を、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜１０３の上面にＴＥＯＳ（Tetraethyl Ortho Silicate）膜１０４を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【０００５】
次に、図２１に示すように、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜１０４、シリコン窒化膜１０３、シリコン酸化膜１０２を所定の形状にエッチングして、ｐ型シリコン基板１０１の上面の一部を露出させる。
【０００６】
そして、ＴＥＯＳ膜１０４をマスクとして異方性エッチング、例えばＲＩＥ法によりｐ型シリコン基板１０１をエッチングする。これにより、例えば７μｍ程度のトレンチ１０５が形成される。なお、予めｐ型シリコン基板１０１の所定の位置にｎ型層１０６が、例えばイオン注入法により埋め込まれている。
【０００７】
次に、図２２に示すように、全面にｐ型シリコン基板１０１と反対の導電型の不純物を含むシリコン酸化膜、例えばＣＶＤ法によりＡｓＳＧ（Arsenic Silicate Glass）膜１０７を厚さ３０ｎｍ程度形成し、更にレジスト（図示せず）を塗布する。この後、所定の深さまでレジストを除去した後に、露出しているＡｓＳＧ膜１０７を、例えばフッ酸系のエッチャントを用いて除去し、更に、レジストを、例えばアッシング法により除去する。
【０００８】
次に、図２３に示すように、ＴＥＯＳ酸化膜１０８を、例えばＣＶＤ法によりｐ型シリコン基板１０１上に形成し、ＡｓＳＧ膜１０７をＴＥＯＳ膜１０８で被覆する。次に、熱処理により、ＡｓＳＧ膜１０７からＡｓをｐ型シリコン基板１０１内に拡散させる。これにより、プレート電極となる埋め込みプレート１０９を形成している。
【０００９】
しかしながら、特許文献１に開示された半導体装置の製造方法では、ＡｓＳＧ膜１０７をＴＥＯＳ膜１０８で被覆し、ＡｓＳＧ膜１０７のＡｓをｐ型シリコン基板１０１内に拡散させる際に、外方へのＡｓの飛散を防止するようにしているが、ＣＶＤによるＴＥＯＳ膜１０８は緻密性に欠けるため、一部のＡｓがＴＥＯＳ膜１０８から外方へ飛散する。その結果、図２４に示すように、ＡｓＳＧ膜１０７を形成していない領域にもＡｓが拡散してしまい、Ａｓが拡散した領域１１０のＡｓ濃度が、例えば１０１７／ｃｍ３程度と、ｐ型シリコン基板１０１の不純物濃度に対して高いという問題がある。
【００１０】
このため、トレンチキャパシタを有するＤＲＡＭセルで構成された半導体記憶装置においては、Ａｓが拡散した領域１１０では、ｐ型キャリア濃度が低下し、ｐ型シリコン基板１０１内のトランスファゲートトランジスタが形成されるｎ型拡散領域１１１とｎ型プレート１０９からｎ型層１０６の間が電気的に接続されて寄生トランジスタによる電荷の漏れが起こりやすくなり、セルリークが増大するという問題がある。
【００１１】
このトランスファゲートトランジスタが形成される領域へのＡｓの拡散はＴＥＯＳ酸化膜１０８の膜厚を厚くするとある程度は抑制される。しかし、セルサイズの微細化に伴いトレンチ幅も微細化されていくため、ＴＥＯＳ膜１０８を厚くした場合にはＴＥＯＳ膜１０８の除去が難しくなり、微細化が妨げられる。
【特許文献１】特開２０００−５８７８０号公報（８頁、図２６）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した特許文献１に開示された半導体装置の製造方法では、トランスファゲートトランジスタを形成する領域へのＡｓの拡散により寄生トランジスタが形成され、セルリークが増大する問題がある。
【００１３】
また、トランスファゲートトランジスタが形成される領域へのＡｓの拡散を抑制するためにＴＥＯＳ膜１０８を厚くするとＴＥＯＳ膜１０８の剥離が困難になり、微細化が妨げられる問題がある。
【００１４】
本発明は、上記問題点を解決するためになされたもので、トランスファゲートトランジスタが形成される領域へのＡｓの拡散を防止してセルリークを抑制し、微細化にも好適な構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板に形成されたトレンチ内壁の所定の領域に、前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を形成する工程と、窒素を含む絶縁膜により前記不純物を含むシリコン酸化膜を被覆する工程と、前記半導体基板を熱処理して、前記不純物を前記半導体基板内に拡散させる工程と、前記窒素を含む絶縁膜および前記不純物を含むシリコン酸化膜を順次剥離する工程と、前記トレンチ内壁に絶縁膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する工程とを有することを特徴としている。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法によれば、ＤＲＡＭセルの寄生トランジスタによるセルリークを抑制することができる。従って、信頼性の高い半導体装置が得られる。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施の形態について、図面を参照しながら説明する。
【実施例１】
【００１８】
図１乃至図７は、本発明の実施例１に係わる半導体装置の製造工程を示す断面図で、半導体装置のトレンチキャパシタのプレートを形成する工程を示す断面図である。
【００１９】
本実施例の半導体装置の製造方法では、ＡｓＳＧ膜を被覆する膜として窒素を含む膜を用いることによりシリコン基板内のトランスファゲートトランジスタが形成される領域へのＡｓの拡散を抑制したものである。
【００２０】
図１に示すように、半導体基板、例えばｐ型シリコン基板１１の表面にシリコン酸化膜１２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜１２の上面にシリコン窒化膜１３を、例えばＣＶＤ法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜１３の上面にＴＥＯＳ膜１４を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【００２１】
次に、図２に示すように、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ法によりＴＥＯＳ膜１４、シリコン窒化膜１３、シリコン酸化膜１２を所定の形状にエッチングして、ｐ型シリコン基板１１の上面の一部を露出させる。
【００２２】
次に、図３に示すように、ＴＥＯＳ膜１４をマスクとして異方性エッチングによりｐ型シリコン基板１１をエッチングする。これにより、例えば深さ８乃至９μｍ程度のトレンチ１５が形成される。なお、予めｐ型シリコン基板１１の所定の位置にｎ型層１６が、例えばイオン注入法により埋め込まれている。
【００２３】
次に、図４に示すように、全面にｐ型シリコン基板１１と反対の導電型の不純物を含むシリコン酸化膜、例えばＡｓＳＧ膜１７を、例えばＣＶＤ法により厚さ３０ｎｍ程度形成し、更にレジスト１８を塗布する。
【００２４】
次に、図５に示すように、所定の深さまでレジスト１８を除去した後に露出しているＡｓＳＧ膜１７を、例えばフッ酸系のエッチャントを用いて除去し、更に、レジスト１８を、例えばアッシング法により除去する。
【００２５】
次に、図６に示すように、全面に窒素を含む絶縁膜、例えばシリコン窒化膜１９をＣＶＤ法により形成し、ＡｓＳＧ膜１７を含むトレンチ１５の内壁面を厚さ２０乃至２５ｎｍ程度のシリコン窒化膜１９で被覆する。
【００２６】
次に、図７に示すように、熱処理を、例えば９００℃でおこない、ＡｓをＡｓＳＧ膜１７からｐ型シリコン基板１１内に拡散させることにより、プレート電極となる埋め込みプレート２０が形成される。
【００２７】
次に、図８に示すように、シリコン窒化膜１９を、例えば熱リン酸でエッチングして除去すると、シリコン窒化膜１３の端部２１も同時にエッチングされるのでトレンチ１５の上端部２２より所定量Δｌだけ後退する。続いて、ＡｓＳＧ膜１７を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート形成工程を終了する。
【００２８】
次に、図９に示すように、トレンチ１５の内壁を含む全面にキャパシタ絶縁膜２３として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成する。
【００２９】
次に、図１０に示すように、導電膜２４として、例えばＣＶＤ法により不純物をドープしたポリシリコン膜を形成し、トレンチ１５が埋め込まれる。
【００３０】
次に、図１１に示すように、埋め込まれた導電膜２４を所定の深さまで、例えばＲＩＥ法によりエッチング除去する。次に、露出したキャパシタ絶縁膜２３を除去すると、シリコン窒化膜１３の後退により露出したシリコン酸化膜１２も同時にエッチングされ、トレンチ１５の上端部２２の角が露出する。
【００３１】
その後、図１２に示すように、デバイス製造工程を経ることによりトレンチ１５の上端部２２の角が丸まるので、トレンチ１５の上端部２２の幅ｄ１はトレンチ１５の幅ｄ０より増大する。
【００３２】
最後に、例えば、以下に説明するような工程を経て、図１３に示すようなトレンチキャパシタを形成して、トレンチキャパシタを有するＤＲＡＭセルで構成される半導体装置が製造される。
【００３３】
即ち、ＣＶＤ法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜３３を厚さ３５ｎｍ程度形成する。そして、異方性エッチング法、例えばＲＩＥ法を用いてＴＥＯＳ膜３３をトレンチ１５の側面にのみ残す。
【００３４】
次に、ＣＶＤ法を用いて、全面に例えば砒素をドープした多結晶シリコン膜からなる導電膜３４をトレンチ１５が充填されるように、厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等の平坦化プロセスにより、シリコン窒化膜１３の上面まで平坦化する。そして、例えばダウンフローエッチング法を用いて導電膜３４を所定の深さまでエッチングする。
【００３５】
次に、例えばウェットエッチング法を用いてＴＥＯＳ膜３３を所定の深さまでエッチングする。そして、ＣＶＤ法を用いて全面に、例えば砒素がドープされた多結晶シリコン膜からなる導電膜３５を厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング工程により、導電膜３５をトレンチ１５内の所定の深さまでエッチングする。
【００３６】
次に、所定のエッチング工程により、ｐ型シリコン基板１１の上部を所定の形状にエッチングする。次に、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜３６を厚さ数百ｎｍ程度形成する。その後、所定のエッチング工程や、例えばＣＭＰ法等の平坦化プロセスを用いて、ｐ型シリコン基板１１の上面で平坦化する。これにより、ＴＥＯＳ膜３６からなる素子分離領域が形成される。
【００３７】
次に、例えば熱酸化法を用いて、全面にシリコン酸化膜３７を厚さ８ｎｍ程度に形成する。このシリコン酸化膜３７はゲート絶縁膜となる。次に、ＣＶＤ法を用いて、全面にポリシリコン膜３８を厚さ１００ｎｍ程度に形成する。
【００３８】
そして、例えばスパッタ法を用いて、ポリシリコン膜３８の上面にタングステンシリサイド膜３９を厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイド膜３９の上面にシリコン窒化膜４０を厚さ１５０ｎｍ程度に形成する。
【００３９】
さらに、シリコン窒化膜４０の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜４０及びタングステンシリサイド膜３９並びにポリシリコン膜３８をエッチングする。このシリコン窒化膜４０及びタングステンシリサイド膜３９並びにポリシリコン膜３８がゲート電極となる。
【００４０】
次に、所定の拡散層４１を形成する。そして、ＣＶＤ法を用いて全面にシリコン窒化膜４２を厚さ３０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ膜４３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜４３を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜４０の上方、１００ｎｍ程度まで除去して平坦化する。
【００４１】
そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜４４を厚さ２００乃至４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜４４及びＢＰＳＧ膜４３を所定の形状にエッチングし、導電膜、例えばポリシリコン膜４５、タングステン膜４６を所定の形状に形成する。これにより、ポリシリコン膜４５はコンタクトとなり、タングステン膜４６は第一配線層となる。
【００４２】
ここで、シリコン窒化膜１９は、ＴＥＯＳ膜に比べて膜が緻密で不純物の拡散係数が小さいためＡｓがトレンチ１５内に飛散することがなく、ＡｓＳＧ膜１７を形成していないトレンチ１５の内壁からｐ型シリコン基板１１内に拡散するのを防止することができる。シリコン窒化膜１９の膜厚としては、寄生トランジスタによるセルリークが抑制できる範囲で、熱処理温度、熱処理時間に応じて最適な値を定めれば良く、特に限定されない。
【００４３】
これにより、寄生トランジスタによるセルリークが抑制され、また、図２４に示したＡｓが拡散した領域１１０によるＤＲＡＭセル間の干渉を見込んだＤＲＡＭセルサイズのマージンが不要であり、ＤＲＡＭセルを微細化することが可能である。
【００４４】
以上説明したように、本発明の実施例１に係わる半導体装置の製造方法によれば、ＡｓＳＧ膜１７を被覆する被覆膜としてシリコン窒化膜１９を用いているので、寄生トランジスタによるセルリークが抑制され、また、微細化にも適している。従って、信頼性が高く、集積度の高い半導体装置が得られる。
【００４５】
ここでは、窒素を含む絶縁膜として、シリコン窒化膜１９を使用する場合について説明したが、さらに酸素を従に含むシリコン酸化窒化膜でも構わない。
【実施例２】
【００４６】
図１４乃至図１９は、本発明の実施例２に係わる半導体装置の製造方法を示す図で、半導体基板からトレンチキャパシタのプレートを形成するまでの工程を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明を省略し、異なる部分のみ説明する。
【００４７】
本実施例が実施例１と異なる点は、ＡｓＳＧ膜を被覆する被覆膜としてシリコン酸化膜とシリコン窒化膜の積層膜としたことにある。
【００４８】
図１４に示すように、ｐ型シリコン基板１１上にトレンチ１５を形成し、ＡｓＳＧ膜１７を所望の深さまでトレンチ１５内に形成した後、全面にシリコン酸化膜として、例えばＣＶＤ法によりＴＥＯＳ膜６１を厚さ５ｎｍ程度形成し、更にＴＥＯＳ膜６１の上にシリコン窒化膜６２を、例えばＣＶＤ法により厚さ１５ｎｍ程度形成する。
【００４９】
なお、シリコン窒化膜６２の膜厚は、上記実施例１で説明したシリコン窒化膜１９と同等であっても構わない。また、シリコン酸化膜として、ＴＥＯＳ膜６１の他に低温プロセスで形成される膜である事が望ましい。これは、シリコン窒化膜６２を形成する前にＡｓの拡散による汚染を防ぐためである。
【００５０】
次に、図１５に示すように、熱処理を、例えば９００℃でおこない、ＡｓＳＧ膜１７中のＡｓをｐ型シリコン基板１１の所定の領域に拡散させ、プレート６３を形成する。
【００５１】
次に、図１６乃至図１８に示すように、ＴＥＯＳ膜６１をストッパーとしてシリコン窒化膜６２を、例えば熱リン酸でエッチングして除去した後、ＴＥＯＳ膜６１を、例えばフッ酸を含む溶液でエッチングして除去し、更に、ＡｓＳＧ膜１７を、例えばフッ酸を含む溶液でエッチングして除去することによりプレート形成工程を終了する。
【００５２】
このように、ＡｓＳＧ膜１７を被覆する膜をＴＥＯＳ膜６１とシリコン窒化膜６２の積層膜とすることでシリコン基板１１中のトランスファゲートトランジスタが形成される領域へのＡｓの拡散が抑制される。
【００５３】
また、図１９に示すように、シリコン窒化膜６２を、例えば熱リン酸でエッチングして除去するに際し、ＴＥＯＳ膜６１がエッチングストッパーとなり、シリコン窒化膜１３はエッチングされないため、シリコン窒化膜６２の剥離が容易で、トレンチ１５の上端部２２の幅ｄ１を一定に維持することができる。
【００５４】
このため、トレンチ１５の上端部２２の幅ｄ１の増大を見込んだＤＲＡＭセルサイズのマージンが不要であり、ＤＲＡＭセルを微細化することが可能である。
【００５５】
以上説明したように、本発明の実施例２に係わる半導体装置の製造方法によれば、ＡｓＳＧ膜１７を被覆する被覆膜としてＴＥＯＳ膜６１とシリコン窒化膜６２の積層膜を用いているので、寄生トランジスタによるセルリークが抑制され、また、微細化にも適している。従って、信頼性が高く、集積度の高い半導体装置が得られる。
【００５６】
上述した実施例においては、ｐ型シリコン基板１１と反対の導電性不純物としてＡｓを使用する場合について説明したが、本発明はこれに限定されず、Ｐ、Ｓｂなどでも構わない。
【００５７】
また、熱処理温度が９００℃の場合について説明したが、本発明はこれに限定されず、９００℃以上、１１００℃以下の範囲であっても構わない。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図２】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図２０】従来の半導体装置の製造工程を示す断面図。
【図２１】従来の半導体装置の製造工程を示す断面図。
【図２２】従来の半導体装置の製造工程を示す断面図。
【図２３】従来の半導体装置の製造工程を示す断面図。
【図２４】従来の半導体装置の製造工程を示す断面図。
【符号の説明】
【００５９】
１１  ｐ型シリコン基板
１２、３７  シリコン酸化膜
１３、１９、６２、４０、４２  シリコン窒化膜
１４、６１、３３、３６、４４  ＴＥＯＳ膜
１５  トレンチ
１６  ｎ型層
１７  ＡｓＳＧ膜
１８  レジスト
２０、６３  プレート
２１  シリコン窒化膜の端部
２２  トレンチの上端部
２３  キャパシタ絶縁膜
２４、３４、３５  導電膜
３８、４５  ポリシリコン膜
３９  タングステンシリサイド膜
４１  拡散層
４３  ＢＰＳＧ膜
４６  タングステン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005079361.tif 000015
【図１４】
2005079361.tif 000016
【図１５】
2005079361.tif 000017
【図１６】
2005079361.tif 000018
【図１７】
2005079361.tif 000019
【図１８】
2005079361.tif 000020
【図１９】
2005079361.tif 000021
【図２０】
2005079361.tif 000022
【図２１】
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【図２２】
2005079361.tif 000024
【図２３】
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【図２４】
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