(57)【要約】 【課題】  回路構造を簡単化するとともに、チップサイズを縮小化することができる電界効果トランジスタおよびその作製方法を提供する。【解決手段】  厚み方向に積層される縦型の電界効果トランジスタにおいて、半導体層とゲート電極４との配設位置によって、論理回路のうちＮＯＲ回路およびＮＡＮＤ回路の少なくともいずれか一方を実現する。【選択図】      図１
2005268438.tif 000002
【特許請求の範囲】
【請求項１】
異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る柱状の半導体層と、
柱状の半導体層の側壁に配設される複数のゲート電極とを備え、
これら柱状の半導体層および複数のゲート電極が、前記厚み方向に積層される積層体を成すことを特徴とする電界効果トランジスタ。
【請求項２】
ゲート電極は、ソース電極およびドレイン電極間を電気的に並列に配置することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
ゲート電極は、ソース電極およびドレイン電極間を電気的に直列に配置することを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
請求項１〜３のうちのいずれか１つの電界効果トランジスタのうち、Ｎチャンネル型電界効果トランジスタのゲート電極とＰチャンネル型電界効果トランジスタのゲート電極とを電気的に接続するとともに、前記Ｎチャンネル型電界効果トランジスタのドレイン電極とＰチャンネル型電界効果トランジスタのドレイン電極とを電気的に接続して成るＣ−ＭＯＳ型ロジックデバイス。
【請求項５】
半導体基板に拡散層を形成する第１工程と、
第１工程の後、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる第２工程と、
半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする第３工程とを有することを特徴とする電界効果トランジスタの作製方法。
【請求項６】
パターニングしたゲート電極に対し絶縁体層を形成し、前記厚み方向に沿ってさらに半導体層をエピタキシャル成長させる第４工程と、
第４工程でエピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する第５工程と、
前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、第３工程でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する第６工程と、
他のゲート電極を形成する第７工程とを有することを特徴とする請求項５に記載の電界効果トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびその作製方法に関し、縦型の電界効果トランジスタに適用される技術に関する。
【背景技術】
【０００２】
電界効果トランジスタ（略称ＭＯＳＦＥＴ）は、従来からホトリソグラフィー技術を用いて、半導体基板上に平面上に作られ、大量生産を可能とし、産業として大きな発展を遂げてきた。またＭＯＳＦＥＴの高集積化などによってＭＯＳＦＥＴのサイズ自体の小型化が図られている。
【０００３】
近年、ＭＯＳＦＥＴを縦型にする技術が提案されている（たとえば特許文献１および２参照）。特許文献１には、縦型ＭＯＳＦＥＴによるＣ−ＭＯＳインバータロジックの作製技術が開示されている。図９は、従来の縦型の電界効果トランジスタの断面図である。特許文献２の縦型ＭＯＳＦＥＴは、半導体基板６０とＮ型拡散層６１とゲート電極６２とＰ型半導体層６３とドレイン電極６２とを備える。本構成によってＮＡＮＤ回路を実現可能である。
【０００４】
【特許文献１】特開平６−２１４６７号公報
【特許文献２】特開平１０−９３０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴサイズの小型化に伴って、ドレインおよびソース電極間のリーク電流が大きくなる。またＣ−ＭＯＳ回路を平面上に展開した場合、異なる電源で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを作製して配設する必要がある。それ故、ウェル構造などが複雑化するため、プロセスが長くなり歩留まりが低下する。
【０００６】
特許文献１の技術では、単に縦型ＭＯＳＦＥＴが開示されているだけで、論理回路の基本であるＮＡＮＤ回路およびＮＯＲ回路については何ら開示、示唆されていない。換言すれば、特許文献１の技術では、論理回路を実現するための構成に相当するものは皆無である。
【０００７】
特許文献２の技術においては、ＮＡＮＤ回路の構造は開示されているものの、ＮＯＲ回路については開示、示唆されていない。このような回路構成によれば、ドモルガン則を用いて全ての回路構成を実現し得るが、次のような問題がある。つまり縦型ＭＯＳＦＥＴによる集積回路を作製する場合には、１つの縦型トランジスタで１つの論理回路を実現し得るので、ＮＡＮＤ回路とドモルガン則とを用いて、論理回路を展開すると、回路の数が増加する。すなわち縦型トランジスタ数が増加するため、回路規模が大きくなる。したがってチップサイズの増大を招く。
【０００８】
本発明の目的は、回路構造を簡単化するとともに、チップサイズを縮小化することができる電界効果トランジスタおよびその作製方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る柱状の半導体層と、
柱状の半導体層の側壁に配設される複数のゲート電極とを備え、
これら柱状の半導体層および複数のゲート電極が、前記厚み方向に積層される積層体を成すことを特徴とする電界効果トランジスタである。
【００１０】
本発明に従えば、柱状の半導体層には、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る。この柱状の半導体層の側壁には、複数のゲート電極が配設される。これら柱状の半導体層および複数のゲート電極は、厚み方向に積層される積層体を成す。
【００１１】
また本発明は、ゲート電極は、ソース電極およびドレイン電極間を電気的に並列に配置することを特徴とする。
【００１２】
本発明に従えば、ソースおよびドレイン電極間が電気的に並列に配置される構成になるので、論理回路のうちＮＯＲ回路を実現することができる。
【００１３】
また本発明は、ゲート電極は、ソース電極およびドレイン電極間を電気的に直列に配置することを特徴とする。
【００１４】
本発明に従えば、ソースおよびドレイン電極間が電気的に直列に配置される構成になるので、論理回路のうちＮＡＮＤ回路を実現することができる。
【００１５】
また本発明は、前記電界効果トランジスタのうち、Ｎチャンネル型電界効果トランジスタのゲート電極とＰチャンネル型電界効果トランジスタのゲート電極とを電気的に接続するとともに、前記Ｎチャンネル型電界効果トランジスタのドレイン電極とＰチャンネル型電界効果トランジスタのドレイン電極とを電気的に接続して成るＣ−ＭＯＳ型ロジックデバイスである。
【００１６】
本発明に従えば、Ｎチャンネル型電界効果トランジスタのゲート電極と、Ｐチャンネル型電界効果トランジスタのゲート電極とが電気的に接続される。しかもＮチャンネル型電界効果トランジスタのドレイン電極と、Ｐチャンネル型電界効果トランジスタのドレイン電極とが電気的に接続される。このようにＣ−ＭＯＳ型ロジックデバイスを実現することができる。
【００１７】
また本発明は、半導体基板に拡散層を形成する第１工程と、
第１工程の後、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる第２工程と、
半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする第３工程とを有することを特徴とする電界効果トランジスタの作製方法である。
【００１８】
本発明に従えば、第１工程において、半導体基板に拡散層を形成する。第１工程の後第２工程において、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる。第３工程においては、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。
【００１９】
また本発明は、パターニングしたゲート電極に対し絶縁体層を形成し、前記厚み方向に沿ってさらに半導体層をエピタキシャル成長させる第４工程と、
第４工程でエピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する第５工程と、
前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、第３工程でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する第６工程と、
他のゲート電極を形成する第７工程とを有することを特徴とする。
【００２０】
本発明に従えば、第４工程において、パターニングしたゲート電極に対し絶縁体層を形成し、半導体層をさらにエピタキシャル成長させる。第５工程において、エピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。第６工程において、ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、コンタクトを形成する。第７工程においては、他のゲート電極を形成する。
【発明の効果】
【００２１】
本発明によれば、柱状の半導体層には、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る。この柱状の半導体層の側壁には、複数のゲート電極が配設される。これら柱状の半導体層および複数のゲート電極は、厚み方向に積層される積層体を成す。このような構成によって、次のような効果を奏する。つまり柱状の半導体層の側壁に、複数のゲート電極が配設されることで、柱状の半導体層のうちソースおよびドレイン電極間を並列に配置することが可能となる。柱状の半導体層および複数のゲート電極を厚み方向に積層することで、ソースおよびドレイン電極間を直列に配置することが可能となる。
【００２２】
したがって厚み方向に積層される縦型の電界効果トランジスタにおいて、半導体層とゲート電極との配設位置によって、論理回路のうちＮＯＲ回路およびＮＡＮＤ回路の少なくともいずれか一方を実現することが可能となる。換言すれば、ゲート電極の繋ぎ方によって、縦型の電界効果トランジスタをＮＯＲ回路またはＮＡＮＤ回路として選択的に使用することが可能となる。それ故、全ての論理回路を実現できるだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。これによってチップサイズを縮小することができる。
【００２３】
また本発明によれば、ソースおよびドレイン電極間が電気的に並列に配置される構成になるので、論理回路のうちＮＯＲ回路を実現することができる。
【００２４】
また本発明によれば、ソースおよびドレイン電極間が電気的に直列に配置される構成になるので、論理回路のうちＮＡＮＤ回路を実現することができる。
【００２５】
また本発明によれば、Ｎチャンネル型電界効果トランジスタのゲート電極と、Ｐチャンネル型電界効果トランジスタのゲート電極とが電気的に接続される。しかもＮチャンネル型電界効果トランジスタのドレイン電極と、Ｐチャンネル型電界効果トランジスタのドレイン電極とが電気的に接続される。このようにＣ−ＭＯＳ型ロジックデバイスを実現することができる。したがって半導体基板の状態では、片側の電源しか存在しないので、ウェルの絶縁不良による電源間のショートを解消することができる。さらにウェルによる寄生サイリスタが存在しないので、ラッチアップなどの不具合も解消し得る。
【００２６】
また本発明によれば、第１工程で半導体基板に拡散層を形成した後、第２工程において、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる。第３工程においては、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。このように半導体層とゲート電極との配設位置を規定することが可能となる。換言すれば、ゲート電極の繋ぎ方によって、縦型の電界効果トランジスタを論理回路のうちの１つとして選択的に使用することが可能となる。したがって論理回路の実現を図るだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。
【００２７】
また本発明によれば、第４工程において、パターニングしたゲート電極に対し絶縁体層を形成し、半導体層をさらにエピタキシャル成長させる。第５工程において、エピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。第６工程において、ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、コンタクトを形成する。第７工程においては、他のゲート電極を形成する。このようにゲート電極の配設位置を規定することで、縦型の電界効果トランジスタを論理回路のうちの１つとして選択的に使用することが可能となる。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明の実施形態に係る縦型の電界効果トランジスタ１を概略示す斜視図である。縦型の電界効果トランジスタ１（略称：縦型ＭＯＳＦＥＴ）は、半導体基板２、エピタキシャル成長で形成した柱体３、ゲート電極４、チャンネル５、図示外のゲート酸化膜および層間絶縁膜などを有する。半導体基板２が載置支持され、この半導体基板２の一表面部に、積層体である柱体３が立設されている。柱体３は、後述する「縦型ＭＯＳＦＥＴ柱」と同義である。柱体３は六面体を成し、前記一表面部に対し略垂直に延びるように形成されている。前記「略垂直」方向は、垂直方向を含む。以後、柱体３の延び方向をｚ方向と定義し、柱体３の一辺に平行な方向をｘ方向と定義し、柱体３の他辺に平行な方向をｙ方向と定義する。ｚ方向を縦方向という場合がある。
【００２９】
柱体３には、そのｚ方向一定間隔置きにチャンネル５が形成される。柱体３の４つの側面部で、かつチャンネル層を覆う４つの側面部には、それぞれゲート電極４が突設されている。しかも柱体３におけるｚ方向の同一段に、４つのゲート電極４が配設されるうえ、柱体３のｚ方向に沿って、４段分のゲート電極４（つまり合計１６個のゲート電極４）が配設されるようになっている。このように、柱体３の各段に形成されるゲート電極数と、ゲート電極４が配設される段数とを一致させる構成になっている。
【００３０】
本実施形態においては、柱体３の全ての側面部にそれぞれゲート電極４を配設する構成になっているが、必ずしもこの形態に限定されるものではない。１つのチャンネル層を覆う１つの側面部には、１つのゲート電極４が配設されているが、必ずしもこの構成に限定されるものではない。たとえば１つのチャンネル層を覆う１つの側面部に、複数のゲート電極４を配設する構成にすることも可能である。
【００３１】
後述する縦型ＭＯＳＦＥＴ１の作製プロセスによって、たとえばｚ方向に隣接する２つのゲート電極４ａ，４ｂを論理回路入力として用い、２入力ＮＡＮＤ回路を当該トランジスタ部分で実現し得る。またｘおよびｙ方向に隣接する２つのゲート電極４ａ，４ｃを論理回路入力として用い、２入力ＮＯＲ回路を当該トランジスタ部分で実現し得る。
【００３２】
図２は、ＮＡＮＤ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。図３は、ＮＯＲ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。ここで同一の柱体３をゲート電極４と協働してＮＡＮＤ回路、ＮＯＲ回路に作り分ける方法を概略説明する。ただし前記縦型ＭＯＳＦＥＴ１と同一の部材には同一の符号を付し、その詳細な説明は省略する。図２に示すように、たとえばＮＡＮＤ回路を構成する場合には、同一段つまりｚ方向における同一段において、ＮＯＲ回路を構成する全てのゲート電極を接続し、１つの入力４Ａとする。各段においても、前記と同様にＮＯＲ回路を構成する全てのゲート電極を接続し、１つの入力４Ｂ（４Ｃ，４Ｄ）とする。このような構成によってＮＡＮＤ回路の入力を実現することができる。
【００３３】
図３に示すように、たとえばＮＯＲ回路を構成する場合には、柱体３の同一側面部に形成した全てのゲート電極を接続する。これによって異なる系統のゲート接続４α，４βを実現し得る。ｘおよびｙ方向に隣接するゲート電極であって、異なる系統のゲート電極でもってＮＯＲ回路の入力を実現することができる。本実施形態においては、同一側面部に形成したゲート電極を選択して接続しているが、必ずしもこの構成に限定されるものではない。たとえば異なる側面部に形成したゲート電極を選択して接続することも可能である。
【００３４】
図４は、本実施形態に係る縦型の電界効果トランジスタの作製方法を表すフローチャートである。ステップｓ０で本フローをスタートさせ、ステップｓ１において、拡散層を形成する。次にステップｓ２に移行し、半導体層をエピタキシャル成長させる。次にステップｓ３において、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。次にステップｓ４に移行し、エピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。その後、ステップｓ５に移行する。ステップｓ５では、前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、ステップｓ３でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する。その後、ステップｓ７において、他のゲート電極を形成する。
【００３５】
図５、図６および図７は、縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。本実施形態においては、たとえばＮチャンネルＭＯＳＦＥＴの場合の半導体型が適用される。図５（１）に示すように、先ずＰ型半導体基板２に、電源（あるいはグランド）を供給するためのＮ型拡散層６を、たとえば熱拡散法またはイオン注入法などを用いて形成する。次に図５（２）に示すように、下地の結晶方位に従ったエピタキシャル半導体膜を形成させる。つまりソース電極７のＮ＋半導体層、チャンネル５のＰ−半導体層、ドレイン電極８のＮ＋半導体層の順にエピタキシャル成長させる。チャンネル５となるＰ−半導体層のｚ方向厚さが、いわゆるゲート長（チャンネル長ともいう）に相当する。なおソース電極７のＮ＋半導体層としては４００ｎｍ、チャンネル５のＰ−半導体層としては２００ｎｍ、ドレイン電極８のＮ＋半導体層としては２５０ｎｍのエピタキシャル膜をそれぞれ形成した。このように縦型ＭＯＳＦＥＴ１の１段分のエピタキシャル成長を実施し得る。
【００３６】
次に図５（３）に示すように、前述のエピタキシャル成長させたエピタキシャル成長層を、柱状に微細加工する。具体的には、ホトリソグラフィーを用いてレジストマスクを形成し、反応性異方性エッチング（略称ＲＩＥ）など、異方性が強いエッチング手法を用いて微細に加工する。ＳＦ６およびＯ２ガスを用いた並行平板型ＲＩＥを用いた。その後、図５（４）に示すように、柱状のエピタキシャル成長層および半導体基板２に対し、ゲート絶縁膜９を形成する。このゲート絶縁膜９は、たとえば化学的気相成長法（略称ＣＶＤ）など、等方的に成膜できるプロセスを選択する。本実施形態においては、テトラエチルオルソシリケート（略称ＴＥＯＳ）を用いて、プラズマＣＶＤ装置を使用してゲート絶縁膜９を形成する。
【００３７】
次に図５（５）に示すように、たとえばスパッタ法によってＳｉＯ２膜１０およびポリシリコン膜１１を形成する。前記スパッタ法以外の物理的堆積法を適用してもよい。このようなスパッタ法を含む物理的堆積法を適用することで、ＳｉＯ２膜１０およびポリシリコン膜１１を順次ボトムアップ的に堆積することが可能となる。したがって凹部１２を埋めるように膜形成することができる。ＳｉＯ２膜１０を介在させることで、チャンネル層とポリシリコン層とのｚ方向高さを合わせることができるうえ、ｚ方向一端つまり下部の電源層との間にできる浮遊容量を減らすことができる。ＭＯＳＦＥＴの場合には、チャンネル層とゲート電極４との位置合わせに要求される精度は、高くないので、スパッタの堆積レートのみで制御して成膜する。ゲート電極４のポリシリコン膜１１は、チャンネル層よりもやや厚めにして、チャンネル層を完全に覆うように形成する。
【００３８】
次に図６（１）に示すように、ゲート電極４を微細加工によってパターニングする。具体的にはホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなど異方性の強いエッチング手法で加工する。このときＮＯＲ回路にする部分は、ゲート電極４を複数に分割する。ＮＡＮＤ回路にする部分は、柱状のエピタキシャル成長膜を囲むままにし、隣接するゲート電極４との分離のみを行う。
【００３９】
その後、図６（２）に示すように、パターニングしたゲート電極４の周囲であって、外方に臨むゲート電極４の周囲を絶縁体１３で埋める。これによってゲート電極４の分離を図る。詳細には、先ずゲート電極４のレジストマスクを残して、ＳｉＯ２をスパッタし、ゲート電極４の周囲を埋める。次にレジストマスクを除去し、ｚ方向の一表面部、つまり全面にＳｉＯ２をスパッタする。その後、エピタキシャル層のｚ方向一表面部に堆積したＳｉＯ２をエッチング除去する。
【００４０】
次に図６（３）に示すように、次段のＭＯＳＦＥＴのための半導体層をエピタキシャル成長させる。つまり柱状の半導体層のｚ方向一方には、結晶構造の揃ったエピタキシャル膜１４ができる。一方、酸化膜上は結晶構造が異なるので、酸化膜のｚ方向一方には、結晶構造が乱れたポリシリコン膜１５として成長する。それらポリシリコン膜１５の膜厚は、ｚ方向基端部からｚ方向一方に向かうに従って順次、２５０ｎｍ、２００ｎｍ、２５０ｎｍに規定する。縦方向つまりｚ方向に形成されるトランジスタは、２００ｎｍのチャンネル領域に対して、ドレイン電極領域が５００ｎｍになるように規定する。このようにドレイン電極領域を、チャンネル領域に対してｚ方向に厚く形成することで、縦トランジスタ柱の同一段に形成されたＮＯＲ接続されるトランジスタ動作を安定させ得る。
【００４１】
その後、図６（４）に示すように、結晶構造が乱れたポリシリコン膜１５をエッチング除去する。つまりホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなどの異方性の強いエッチング手法で、前記ポリシリコン膜１５をエッチング除去する。次に図７（１）に示すように、柱状のエピタキシャル成長層１４および絶縁体１３に対して、ゲート絶縁膜１６を形成する。このゲート絶縁膜１６は、たとえば化学的気相成長法（略称ＣＶＤ）など、等方的に成膜できるプロセスを選択する。本実施形態においては、テトラエチルオルソシリケート（略称ＴＥＯＳ）を用いて、プラズマＣＶＤ装置を使用してゲート絶縁膜１６を形成する。
【００４２】
その後、図７（２）に示すように、他のゲート電極４とのコンタクト１７を形成する。つまりホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなど異邦性の強いエッチング手法でコンタクト１７を形成する。次に図７（３）に示すように、たとえばスパッタ法によってゲート電極４であるポリシリコン膜を形成する。つまり先に形成されたゲート電極４とのコンタクトにポリシリコンが充填され、先に形成されたゲート電極４との接続も同時に行う。前記スパッタ法以外の物理的堆積法を適用してもよい。以後、図６（１）で示すプロセスを繰り返し、縦型ＭＯＳＦＥＴ柱を半導体基板の一表面部に形成する。
【００４３】
以上説明した縦型ＭＯＳＦＥＴ１によれば、特に図６（１）に示すように、ゲート電極４を微細加工によってパターニングする。このときＮＯＲ回路にする部分は、ゲート電極４を複数に分割する。ＮＡＮＤ回路にする部分は、柱状のエピタキシャル成長膜１４を囲むままにし、隣接するゲート電極４との分離のみを行う。したがって縦型ＭＯＳＦＥＴ１において、半導体層とゲート電極４との配設位置によって、論理回路のうちのＮＯＲ回路およびＮＡＮＤ回路を実現することができる。換言すれば、ゲート電極４の繋ぎ方によって、縦型のＭＯＳＦＥＴ１をＮＯＲ回路またはＮＡＮＤ回路として選択的に使用することができる。それ故、全ての論理回路を実現できるだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。これによってチップサイズを縮小することができる。
【００４４】
縦型ＭＯＳＦＥＴ柱３は六面体を成しており、その各側面部にゲート電極４が配設される。この六面体を成す縦型ＭＯＳＦＥＴ柱３を、ｘｙ方向を含む仮想平面で切断して見た断面形状は矩形状となるので、次の効果を奏する。つまり縦型ＭＯＳＦＥＴ柱３を、半導体基板主面上に配置する場合、スペース的に効率良く配置することができる。たとえば半導体基板主面上に、複数の縦型ＭＯＳＦＥＴ柱３を配置する際に、隣接する縦型ＭＯＳＦＥＴ柱３の距離を極力短くすることが可能となる。本実施形態においては、六面体を成す縦型ＭＯＳＦＥＴ柱を適用しているが、必ずしもこの形態に限定されるものではない。たとえば縦型ＭＯＳＦＥＴ柱を六角柱に形成してもよい。この六角柱に形成した縦型ＭＯＳＦＥＴ柱を、ｘｙ方向を含む仮想平面で切断して見た断面形状は六角形となるので、前記と同様にこの縦型ＭＯＳＦＥＴ柱を、半導体基板主面上に配置する場合にも、スペース的に効率良く配置することができる。
【００４５】
また本実施形態に係る縦型ＭＯＳＦＥＴ１によれば、縦型ＭＯＳＦＥＴ柱３のｚ方向の各段に形成されるゲート電極数と、ゲート電極４が配設される段数とを一致させる構成になっているので、次の効果を奏する。矩形状の断面形状を有する六面体の縦型ＭＯＳＦＥＴ柱３において、４つの側面部にそれぞれ１つずつゲート電極４を形成した場合、４入力のＮＯＲ回路となる。このとき縦型ＭＯＳＦＥＴ１を４段積層することでｚ方向つまり縦方向では４つのＮＡＮＤ回路の構成となる。したがって合計１６個のゲート電極４の繋ぎ方を選択することで、４入力ＮＯＲ回路および４入力ＮＡＮＤ回路を、同一の縦型ＭＯＳＦＥＴ柱３で実現することができる。
【００４６】
図８は、本発明の実施形態に係る３段インバータを示し、図８（１）は、縦型の電界効果トランジスタを用いた３段インバータ回路の断面図、図８（２）は、３段インバータロジックを直列にした回路図である。本実施形態に係るＣ−ＭＯＳ型ロジックデバイスは、二つの半導体基板に形成した導電型の異なる縦型ＭＯＳＦＥＴ柱が積層されて構成される。図８においては、一つの縦型ＭＯＳＦＥＴ柱は二つのＭＯＳＦＥＴを積層したもので簡略化して示す。Ｃ−ＭＯＳ型ロジックデバイス２０は、一方および他方の縦型ＭＯＳＦＥＴ２１，２２と、インターポーザ基板２３とを有する。つまり一方の縦型ＭＯＳＦＥＴ２１は、インターポーザ基板２３を介して他方の縦型ＭＯＳＦＥＴ２２に積層されている。この積層方向をｚ方向として以後説明する。
【００４７】
一方の縦型ＭＯＳＦＥＴ２１は、Ｎ型半導体基板２４、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５およびゲート電極２６を有する。Ｎ型半導体基板２４のｚ方向一方側の表面部にＰ型拡散層２７が形成される。このＰ型拡散層２７は、たとえば熱拡散法またはイオン注入法などを用いて形成される。Ｎ型半導体基板２４のｚ方向一方には、エピタキシャル成長させた半導体層、つまり縦型ＭＯＳＦＥＴ柱２５が形成される。この縦型ＭＯＳＦＥＴ柱２５の側面部に沿って、ゲート電極２６が形成される。
【００４８】
他方の縦型ＭＯＳＦＥＴ２２は、Ｐ型半導体基板２８、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９およびゲート電極３０を有する。Ｐ型半導体基板２８のｚ方向他方側の表面部にＮ型拡散層３１が形成される。このＮ型拡散層３１は、たとえば熱拡散法またはイオン注入法などを用いて形成される。Ｐ型半導体基板２８のｚ方向他方には、エピタキシャル成長させた半導体層、つまり縦型ＭＯＳＦＥＴ柱２９が形成される。この縦型ＭＯＳＦＥＴ柱２９の側面部に沿って、ゲート電極３０が形成される。
【００４９】
インターポーザ基板２３には、３段インバータ回路の入力および出力端子３２，３３、インバータ間の接続端子３４、第１および第２の配線３５，３６が形成されている。これら配線のうち第１の配線３５は、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９に形成されるゲート電極３０と、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５に形成されるゲート電極２６とを電気的に繋ぐ機能を有する。第２の配線３６は、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９に形成されるドレイン電極と、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５に形成されるドレイン電極とを電気的に繋ぐ機能を有する。インバータとして動作させるため、Ｎチャンネル型およびＰチャンネル型の全ての縦型ＭＯＳＦＥＴ２１，２２のゲート電極２６，３０を束ねて入力とする。さらにＮチャンネル型の縦型ＭＯＳＦＥＴ２１およびＰチャンネル型の縦型ＭＯＳＦＥＴ２２のそれぞれのドレイン電極を接続した部分が出力となる。
【００５０】
インターポーザ基板２３は、シリコンウェハー上に犠牲層としての金属膜（Ａｌ）を形成し、その後、ポリイミド膜を使った銅ポリイミド多層膜を形成する。ポリイミドは感光性ポリイミド材料を用い、層間のコンタクトはポリイミドを感光させエッチングによって形成する。配線のＣｕは、ホトレジストで配線にする部分を溝としたパターンを形成し、Ｃｕを全面にスパッタ、またはレジスト除去する際に同時に余分のＣｕを除去するリフトオフ法を用いる。これによって１μｍピッチのＣｕ配線基板を形成し、配線インターポーザつまりインターポーザ基板２３とする。
【００５１】
接続は、フリップチップボンダーを用いて、先ず、Ｎチャンネル型ＭＯＳＦＥＴ２２が形成された半導体基板２８に、シリコンウェハー上に形成した配線インターポーザ２３を接続し、犠牲層をエッチング除去する。次にＰチャンネル型ＭＯＳＦＥＴ２１を形成された半導体基板２４と、配線インターポーザ２３が実装されたＮチャンネル半導体基板２８を接続する。いずれもシリコンを基板に用いているため、接続時の必要十分な位置決め精度を得ることができ、繰り返しパターン認識を行うことで、±０．５μｍ以下の位置決め精度で接続が可能である。フリップチップ法としてはたとえば熱圧着法を用いる。
【００５２】
前述したようにインターポーザ基板の第１および第２の配線３５，３６によって、導電型の異なる縦型ＭＯＳＦＥＴを電気的に接続することで、Ｃ−ＭＯＳロジック回路として動作する。前述の入力端子が、所望の動作をさせるための回路の一部となる場合には、外部から接続されず、他の回路から接続されることもある。また出力端子は他の回路へ接続されることもある。
【００５３】
このようにＮチャンネル型の縦型ＭＯＳＦＥＴを形成した半導体基板と、Ｐチャンネル型の縦型ＭＯＳＦＥＴを形成した半導体基板とを、配線インターポーザを介して接続することでＣ−ＭＯＳ型ロジックデバイスを構成する場合には、ウェルの絶縁不良による電源間のショートを解消することができる。さらにウェルによる寄生サイリスタが存在しないので、ラッチアップなどの不具合も解消し得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る縦型の電界効果トランジスタ１を概略示す斜視図である。
【図２】ＮＡＮＤ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。
【図３】ＮＯＲ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。
【図４】本実施形態に係る縦型の電界効果トランジスタの作製方法を表すフローチャートである。
【図５】縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。
【図６】縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。
【図７】縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。
【図８】本発明の実施形態に係る３段インバータを示し、図８（１）は、縦型の電界効果トランジスタを用いた３段インバータ回路の断面図、図８（２）は、３段インバータロジックを直列にした回路図である。
【図９】従来の縦型の電界効果トランジスタの断面図である。
【符号の説明】
【００５５】
１  縦型ＭＯＳＦＥＴ
２  半導体基板
３  縦型ＭＯＳＦＥＴ柱
４  ゲート電極
７  ソース電極
８  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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