(57)【要約】【課題】  画素にフローティングディフュージョン（ＦＤ）型アンプを内蔵したＭＯＳ型センサの消費電力を削減する。【解決手段】  単位画素のドレイン領域（リセットトランジスタ３を介してＦＤ部へパルス電圧を供給するための領域）を１行毎に異なるドレイン線７に接続し、１行毎に選択的に電源パルスを供給する。この電源パルスは、少なくともＦＤ部の信号電荷をリセットする期間と、ＦＤ部の信号電荷を検出する期間とにおいてＨＩＧＨレベル電位に設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、各々入射光を光電変換するための光電変換領域と、前記光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、前記読み出された信号電荷を蓄えるための蓄積領域と、前記蓄積領域の電位がゲートに加わることで前記読み出された信号電荷を検出するための検出トランジスタと、前記蓄積領域の信号電荷をリセットするためのリセットトランジスタと、前記リセットトランジスタを介して前記蓄積領域へＬＯＷレベル電位及びＨＩＧＨレベル電位からなるパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、
前記読み出しトランジスタと前記リセットトランジスタとが同時にオンする期間に、前記ドレイン線の電位をＨＩＧＨレベル電位に設定するように構成されたことを特徴とする固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置において、
前記ドレイン線は、前記各トランジスタのゲートと同一の配線層で形成されていることを特徴とする固体撮像装置。
【請求項３】
請求項１記載の固体撮像装置において、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線は、第１層目の遮光性金属からなることを特徴とする固体撮像装置。
【請求項４】
請求項１記載の固体撮像装置において、
前記複数の増幅型単位画素の検出トランジスタは、１列毎に異なる信号線に接続され、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線と、前記ドレイン線とは、第１層目金属からなり、かつ、
前記信号線は、前記第１層目金属より上層の第２層目金属からなることを特徴とする固体撮像装置。
【請求項５】
請求項１記載の固体撮像装置において、
前記複数の増幅型単位画素の検出トランジスタは、１列毎に異なる信号線に接続され、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線と、前記信号線とは、第１層目金属からなり、かつ、
前記ドレイン線は、前記第１層目金属より上層の第２層目金属からなることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に使用されるＭＯＳ型の固体撮像装置に関するものである。
【背景技術】
【０００２】
図１７は、ＭＯＳトランジスタで構成された従来の固体撮像装置の一例を示している。この固体撮像装置は、半導体基板上に、各々フォトダイオード（ＰＤ）１と、読み出しトランジスタ２と、フローティングディフュージョン（ＦＤ）部と、リセットトランジスタ３と、検出トランジスタ４と、アドレストランジスタ５とを有する複数の増幅型単位画素を二次元状に配列した感光領域１４を備えた固体撮像装置であって、更に信号線６、ドレイン線７、読み出しゲート線８、リセットゲート線９、アドレスゲート線１０、画素行を選択する垂直シフトレジスタ１２、画素列を選択する水平シフトレジスタ１３、両シフトレジスタ１２，１３に必要なパルスを供給するタイミング発生回路１１などにより構成されている。
【０００３】
ＰＤ１で光電変換された信号電荷は、読み出しトランジスタ２により、信号電荷を蓄えるための蓄積領域であるＦＤ部に読み出される。このＦＤ部に読み出された電荷の量によりＦＤ部の電位が決定され、検出トランジスタ４のゲート電圧が変化し、アドレストランジスタ５が選択されたことを条件として、信号線６に信号電圧が取り出される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１７の従来技術によれば、１行毎に信号線６に信号電圧が取り出されるにもかかわらず、二次元状に配列した複数の増幅型単位画素の全てに同時に、縦方向のドレイン線７を介して電源パルスが供給されるようになっていた。したがって、消費電力が大きいという課題があった。
【０００５】
本発明の目的は、固体撮像装置における消費電力を削減することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の固体撮像装置は、複数の増幅型単位画素のドレイン領域（リセットトランジスタを介してＦＤ部へパルス電圧を供給するための領域）を１行毎に異なるドレイン線に接続することとしたものである。この構成により、１行毎に選択的に電源パルスを供給することができるので、消費電力が削減される。しかも、少なくとも蓄積領域の信号電荷をリセットする期間と、蓄積領域の信号電荷を検出する期間とはドレイン線の電位をＨＩＧＨレベル電位に設定するように、ドレイン線をパルス駆動することとした。つまり、必要な期間にのみドレイン線が駆動されるので、消費電力が更に削減される。
【０００７】
また、本発明のある観点によれば、半導体基板上に、各々入射光を光電変換するための光電変換領域と、光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、読み出された信号電荷を蓄えるための蓄積領域と、蓄積領域の電位がゲートに加わることで読み出された信号電荷を検出するための検出トランジスタと、蓄積領域の信号電荷をリセットするためのリセットトランジスタと、リセットトランジスタを介して蓄積領域へＬＯＷレベル電位及びＨＩＧＨレベル電位からなるパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、読み出しトランジスタとリセットトランジスタとが同時にオンする期間に、ドレイン線の電位をＨＩＧＨレベル電位に設定するように構成する。これにより、光電変換領域から蓄積領域へ読み出された不要電荷を直ちにリセットすることができる。
【発明の効果】
【０００８】
本発明によれば、固体撮像装置において１行毎に選択的に電源パルスを供給することができるので、消費電力が削減される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る固体撮像装置について説明する。
【００１０】
図１は、本発明に係る固体撮像装置における増幅型単位画素の構成例を示している。図１において、１はフォトダイオード（ＰＤ）、２は読み出しトランジスタ、ＦＤはフローティングディフュージョン部、３はリセットトランジスタ、４は検出トランジスタ、６は信号線、７はドレイン線（ＶＤＤ）、１５は増幅型単位画素、１６は読み出しとリセットを兼ねたゲート線、１７はＦＤ部と検出トランジスタ４のゲートとを結ぶＦＤ配線である。読み出しとリセットを兼ねたゲート線１６は、Ｎを整数とするとき、第Ｎ行の画素の読み出しトランジスタ２のゲートと、第（Ｎ＋１）行の画素のリセットトランジスタ３のゲートとに接続されている。検出トランジスタ４は、１列毎に異なる信号線６に接続されている。また、横方向のドレイン線７には１行毎に異なるＶＤＤ電源パルスが与えられるようになっている。
【００１１】
図１によれば、各単位画素１５の構成は、縦方向の１配線（信号線６）と、横方向の２配線（ドレイン線７と、読み出しとリセットを兼ねたゲート線１６）と、３トランジスタ（読み出しトランジスタ２、リセットトランジスタ３及び検出トランジスタ４）に削減される。
【００１２】
図２は、垂直シフトレジスタ１２の構成例を示している。Ｖｉｎ、Ｔ１及びＴ２は、タイミング発生回路１１から与えられるタイミングパルスである。シフトレジスタの各段にキャパシタ１８が設けられており、Ｓｉｇ１、Ｓｉｇ２及びＳｉｇ３はシフトレジスタ各段の出力である。
【００１３】
図３は、図１の増幅型単位画素１５を駆動するための駆動回路の構成例を示している。図３において、２０は垂直シフトレジスタ１２のＮ段目、２１は垂直シフトレジスタ１２の（Ｎ＋１）段目、２２は電荷読み出しパルス発生回路、２３はリセットパルス発生回路、２４はＯＲ回路、２５はＶＤＤ横配線電源回路である。電荷読み出しパルス発生回路２２は、垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと従来の読み出しパルスとのＡＮＤ信号を発生するための回路である。リセットパルス発生回路２３は、垂直シフトレジスタ１２の（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と従来のリセットパルスとのＡＮＤ信号を発生するための回路である。ＯＲ回路２４は、電荷読み出しパルス発生回路２２の出力とリセットパルス発生回路２３の出力とのＯＲ信号をゲート線１６へ供給するための回路である。ＶＤＤ横配線電源回路２５は、垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと従来の電源パルスとのＡＮＤ信号をドレイン線７へ供給するための回路である。
【００１４】
図４は、図３の駆動回路の動作を説明するためのタイミングチャート図である。図４中の「ＦＤ２の電位」は図１の増幅型単位画素（第１の画素）１５におけるＦＤ部の電位を示す。また、図５（ａ）は第１の画素における各ポテンシャルの相対位置を示す図であり、図５（ｂ）〜図５（ｇ）は図３の駆動回路の動作に伴う同画素のポテンシャル図である。図５（ｂ）〜図５（ｇ）中のタイミングｔ１〜ｔ６は、図４中のタイミングｔ１〜ｔ６にそれぞれ対応している。ここで、第１の画素に隣接する第２の画素のリセット時の第１の画素のドレイン線７のＬＯＷレベル電位は、第１の画素のＰＤ１の電位深さよりも高い電位に設定される。また、第１の画素のリセットトランジスタ３のゲートにＬＯＷレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、ドレイン線７のＬＯＷレベル電位よりも高い電位に設定される。したがって、第２の画素のリセットの際に第１の画素の読み出しトランジスタ２にパルスが与えられても、例えば図５（ｅ）に示すように第１の画素におけるＰＤ１の不要電荷が効率良く捨てられる結果、ＦＤ部からＰＤ１への電荷の逆流が防止される。しかも、図５（ｃ）以外の状況で第１の画素の検出トランジスタ４のオフ状態を確保できるように、同画素の読み出しトランジスタ２のゲートに与えられるＬＯＷレベル電圧は、同画素のリセットトランジスタ３のゲートに与えられるＬＯＷレベル電圧よりも低い電圧となるように設定されている。
【００１５】
この場合、ＰＤ１から読み出された信号電荷がＦＤ部に蓄えられている期間と、このＦＤ部の信号電荷をリセットする期間のうち少なくとも１回とは、ドレイン線７の電位をＨＩＧＨレベル電位に設定する必要がある。電子シャッタ機能の実現のためにＰＤ１で得られた不要電荷を捨てる場合には、ＰＤ１から読み出された不要電荷がＦＤ部に蓄えられている期間と、このＦＤ部の不要電荷をリセットする期間とに、ドレイン線７の電位をＨＩＧＨレベル電位に設定すればよい。ただし、ＰＤ１からＦＤ部へ読み出された不要電荷を直ちにリセットする場合には、読み出しトランジスタ２とリセットトランジスタ３とが同時にオンする期間にドレイン線７の電位をＨＩＧＨレベル電位に設定すればよい。インターレース表示を実現するためには、列方向に互いに隣接する２画素以上の信号電荷を検出すべく、１水平ブランキング期間内に２行以上のドレイン線７の電位をＨＩＧＨレベル電位に設定できるように構成する。
【００１６】
なお、第２の画素のリセット時の第１の画素のドレイン線７のＬＯＷレベル電位を、第１の画素のＰＤ１の電位深さよりも低い電位に設定し、かつ、第１の画素のリセットトランジスタ３のゲートにＬＯＷレベル電圧が与えられた場合の当該ゲート下のポテンシャルを、ドレイン線７のＬＯＷレベル電位よりも高い電位に設定するようにしてもよい。これにより、第２の画素のリセットの際に第１の画素の読み出しトランジスタ２にパルスが与えられると、残像対策のためにＶＤＤのＬＯＷレベル電位をＰＤの基準電位とする、いわゆる「呼び水効果」を発揮することができる。
【００１７】
図６は図４の動作の変形例を、図７（ａ）〜図７（ｇ）は図６に対応した、図５（ａ）〜図５（ｇ）の変形例をそれぞれ示している。図６及び図７（ａ）〜図７（ｇ）に示すように、ＶＤＤのＬＯＷレベル電位とＰＤ１の電位との差を大きくするだけでも、ＰＤ１への電荷の逆流を防ぐことができる。この場合には、読み出しトランジスタ２とリセットトランジスタ３との各々のゲートに与えるＬＯＷレベル電圧を同一にでき、製造プロセスを簡略化することができる。
【００１８】
図８は、図１の増幅型単位画素を駆動するための駆動回路の他の構成例を示している。図８において、３０は第１の電源パルス発生回路、３１は第２の電源パルス発生回路、３２はＶＤＤ横配線電源ＯＲ回路である。第１の電源パルス発生回路３０は、第１の期間において垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと第１の電源パルスとのＡＮＤ信号を発生するための回路である。第２の電源パルス発生回路３１は、第１の期間に続く第２の期間において垂直シフトレジスタ１２の（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と第２の電源パルスとのＡＮＤ信号を発生するための回路である。ＶＤＤ横配線電源ＯＲ回路３２は、第１の電源パルス発生回路３０の出力と第２の電源パルス発生回路３１の出力とのＯＲ信号をドレイン線７へ供給するための回路である。ゲート線１６を駆動するための回路構成は、図３の場合と同様である。
【００１９】
図９は、図８の駆動回路の動作を説明するためのタイミングチャート図である。図９中の「ＦＤ２の電位」は図１の増幅型単位画素（第１の画素）１５におけるＦＤ部の電位を示す。ここで、ドレイン線７のＬＯＷレベル電位がＰＤ１へ逆流しないようにするために、図９中のタイミングｔ４〜ｔ６において、電荷読み出しパルス発生回路２２の出力とリセットパルス発生回路２３の出力とのＯＲ信号である「ＯＲ回路出力２」がタイミングｔ４の後にＬＯＷになった後に、ＶＤＤ電源パルス（ＶＤＤ２）がＬＯＷレベルになるようにしている（ｔ５）。また、図１０（ａ）は第１の画素における各ポテンシャルの相対位置を示す図であり、図１０（ｂ）〜図１０（ｇ）は図８の駆動回路の動作に伴う同画素のポテンシャル図である。図１０（ｂ）〜図１０（ｇ）中のタイミングｔ１〜ｔ６は、図９中のタイミングｔ１〜ｔ６にそれぞれ対応している。ここで、第１の画素に隣接する第２の画素のリセット時の第１の画素のドレイン線７の電位はＨＩＧＨレベル電位に、第２の画素において光電変換で得られた信号電荷が読み出しトランジスタ２によりＦＤ部に読み出されて検出トランジスタ４が動作する時（ｔ５）の第１の画素のドレイン線７の電位はＬＯＷレベル電位（ここではゼロ）にそれぞれ設定される。また、第１の画素のリセットトランジスタ３のゲートにＬＯＷレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、第１の画素のＰＤ１の電位深さよりも高い電位に設定される。したがって、第２の画素のリセットの際に第１の画素の読み出しトランジスタ２にパルスが与えられても、例えば図１０（ｅ）に示すように第１の画素におけるＦＤ部からＰＤ１への電荷の逆流が防止される。しかも、図１０（ｆ）に示すように第２の画素の読み出し時の第１の画素のドレイン線７の電位がＬＯＷレベル電位であるので、第１の画素における検出トランジスタ４のオフ状態を確保でき、信号線６における出力信号の混合を防止できる。なお、リセットトランジスタ３をディプレッション型としてもよい。また、ドレイン線７のＬＯＷレベル電位をゼロとしても、検出トランジスタ４のオフ状態を確保できる。
【００２０】
図１１は、図３及び図８の駆動回路の具体的な構成例を示している。図１１において、Ｃ１及びＣ２はキャパシタ、ＳＷ１及びＳＷ２はスイッチ、Ｔｒ１及びＴｒ２は逆流防止用トランジスタである。図１１の構成は、Ｃ１、ＳＷ１及びＴｒ１からなる第１のＡＮＤ回路と、Ｃ２、ＳＷ２及びＴｒ２からなる第２のＡＮＤ回路と、該両ＡＮＤ回路の出力のワイヤードＯＲ接続とにより構成されたダイナミック回路である。例えば、第１のＡＮＤ回路が電荷読み出しパルス発生回路２２に、第２のＡＮＤ回路がリセットパルス発生回路２３に、ワイヤードＯＲ接続がＯＲ回路２４にそれぞれ対応する（図３参照）。この場合、第１のＡＮＤ回路の２入力φＡ及びφＴがそれぞれ垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと従来の読み出しパルスとに相当し、第２のＡＮＤ回路の２入力φＸ及びφＲがそれぞれ垂直シフトレジスタ１２の（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と従来のリセットパルスとに相当する。第１のＡＮＤ回路では、スイッチＳＷ１がキャパシタＣ１の一端（＋側）に第１のパルス信号φＡを印加する。このキャパシタＣ１の他端（−側）には、第２のパルス信号φＴが印加される。トランジスタＴｒ１のゲートはキャパシタＣ１の一端（＋側）に、ドレインは当該キャパシタＣ１の他端（−側）に、ソースはワイヤードＯＲ接続点にそれぞれ結合されている。第２のＡＮＤ回路も同様の構成を有する。φＢ及びφＹは、それぞれスイッチＳＷ１及びＳＷ２の開閉を制御するための信号である。
【００２１】
図１２は、図１１の回路中の第１のＡＮＤ回路の動作を説明するためのタイミングチャート図である。図１２によれば、制御信号φＢによりスイッチＳＷ１が閉じられた状態で、第１のパルス信号φＡの立ち上がりエッジが到来する。これによりキャパシタＣ１が充電され、スイッチＳＷ１が開いた後もキャパシタＣ１は充電電圧（図１１に示した極性を有するＨＩＧＨレベル電圧）を保持する。この状態で第２のパルス信号φＴが到来すると、この信号のＨＩＧＨレベル電圧がキャパシタＣ１の充電電圧に重畳される結果、トランジスタＴｒ１がオンし、当該パルス信号φＴがワイヤードＯＲ接続点へ抜けていく。この後、第１のパルス信号φＡの立ち下がり後にスイッチＳＷ１が再び閉じられる結果、キャパシタＣ１が放電されて、元の状態に戻る。
【００２２】
図１１中の各ＡＮＤ回路によれば、出力側から入力側への電荷の逆流が防止される。したがって、図２に示した垂直シフトレジスタ１２中のキャパシタ１８が充電された状態でも、当該垂直シフトレジスタ１２の動作に支障が生じることはない。ただし、図１１の逆流防止機能を有するダイナミック回路は、本実施形態に係る固体撮像装置に限らず広い応用範囲を有するものである。
【００２３】
図１３は、図１の増幅型単位画素１５における配線レイアウト例を示している。信号線６とドレイン線７とは、光の洩れ込みを防止すべく、互いに異なる層で交差するように配線されている。具体的には、ドレイン線７とＦＤ配線１７とはゲート線１６（不図示）より上層の第１層目金属からなり、信号線６はこれより上層の第２層目金属からなる。ここに、ＦＤ配線１７は第１層目の遮光性金属であり、信号線６は第２層目の遮光性金属である。信号線６の上に更に遮光膜を設けてもよい。なお、ドレイン線７とゲート線１６とを同一の配線層、例えばポリシリコン、ポリサイド、シリサイド等で構成すれば、半導体基板上に積み上げる層を薄くすることができるので、ＰＤ１の開口における集光率が改善される。
【００２４】
図１４は、図１の増幅型単位画素１５における他の配線レイアウト例を示している。この例でも、光の洩れ込みを防止すべく、信号線６とドレイン線７とは互いに異なる層で交差するように配線されている。具体的には、信号線６とＦＤ配線１７とはゲート線１６（不図示）より上層の第１層目金属からなり、ドレイン線７はこれより上層の第２層目金属からなる。ここに、ＦＤ配線１７は第１層目の遮光性金属であり、ドレイン線７は第２層目の遮光性金属である。ドレイン線７の上に更に遮光膜を設けてもよい。
【００２５】
図１５は、本発明に係る他の固体撮像装置の構成例を示している。図１５の例では、ポリシリコン／アルミ配線４０の上に、ＶＤＤ共通配線（単一のドレイン層）４１が形成される。つまり、図１中の横方向のドレイン線７が更に削減されて、各単位画素のドレイン領域が、遮光膜を兼ねる単一のドレイン層４１に接続される。具体的に説明すると、信号線とＦＤ配線とはゲート線（不図示）より上層のポリシリコン／アルミ配線４０からなり、ドレイン層４１はこれより上層の第２層目金属からなる。ここに、ＦＤ配線は第１層目の遮光性金属であり、ドレイン層４１は第２層目の遮光性金属である。なお、ドレイン層４１は、オプティカルブラック部のセル遮光膜をも兼ねるようにするのがよい。ただし、図１５の構成は、読み出しとリセットを兼ねたゲート線を有しない固体撮像装置にも適用可能である。
【００２６】
図１６は、図３の構成の変形例を示している。図２によれば、垂直シフトレジスタ１２を駆動するための入力タイミングパルスＴ１又はＴ２が、シフトレジスタ各段の出力Ｓｉｇ（Ｎ）となることが分かる（Ｎ＝１，２，３，…）。図１６によれば、垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮが、ＶＤＤ横配線電源回路２５（図３参照）を介さずにドレイン線７を直接駆動する。つまり、図１６の例によれば、ＶＤＤ横配線電源回路２５を構成するドライバを省略でき、半導体基板のサイズ縮小と低消費電力化とを実現できる。読み出しとリセットを兼ねたゲート線１６を垂直シフトレジスタ１２の各段の出力で駆動するようにしてもよい。
【００２７】
なお、上記実施形態はトランジスタがＮ型ＭＯＳの場合を示したが、トランジスタがＰ型ＭＯＳの場合や、ＣＭＯＳの場合も同様な原理で動作させることで、同様な効果を実現できる。また、本発明は上記実施形態に限定されるものではなく、単位画素、垂直シフトレジスタとその駆動回路、配線や遮光膜の構造など、様々な組み合わせを実施形態として採り得る。また、上記実施形態ではＮ型フォトダイオードの場合について示したが、Ｐ型フォトダイオードの場合は各電圧及び電位の関係が逆になることは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る固体撮像装置における増幅型単位画素の構成例を示す回路図である。
【図２】垂直シフトレジスタの構成例を示す回路図である。
【図３】図１の増幅型単位画素を駆動するための駆動回路の構成例を示すブロック図である。
【図４】図３の駆動回路の動作を説明するためのタイミングチャート図である。
【図５】（ａ）は図１の増幅型単位画素における各ポテンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）は図３の駆動回路の動作に伴う同画素のポテンシャル図である。
【図６】図４の動作の変形例を示すタイミングチャート図である。
【図７】（ａ）〜（ｇ）は図６に対応した、図５（ａ）〜図５（ｇ）の変形例を示す図である。
【図８】図１の増幅型単位画素を駆動するための駆動回路の他の構成例を示すブロック図である。
【図９】図８の駆動回路の動作を説明するためのタイミングチャート図である。
【図１０】（ａ）は図１の増幅型単位画素における各ポテンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）は図８の駆動回路の動作に伴う同画素のポテンシャル図である。
【図１１】図３及び図８の駆動回路の具体的な構成例を示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミングチャート図である。
【図１３】図１の増幅型単位画素における配線レイアウト例を示す平面図である。
【図１４】図１の増幅型単位画素における他の配線レイアウト例を示す平面図である。
【図１５】本発明に係る他の固体撮像装置の構成例を示す断面図である。
【図１６】図３の構成の変形例を示すブロック図である。
【図１７】従来の固体撮像装置の一例を示すブロック図である。
【符号の説明】
【００２９】
１  フォトダイオード（ＰＤ）［光電変換領域］
２  読み出しトランジスタ
３  リセットトランジスタ
４  検出トランジスタ
６  信号線
７  ドレイン線（ＶＤＤ）
１１  タイミング発生回路
１２  垂直シフトレジスタ
１３  水平シフトレジスタ
１４  感光領域
１５  増幅型単位画素
１６  読み出しとリセットを兼ねたゲート線
１７  フローティングディフュージョン（ＦＤ）と検出トランジスタとを結ぶ配線
１８  キャパシタ
２０  シフトレジスタＮ段目
２１  シフトレジスタ（Ｎ＋１）段目
２２  電荷読み出しパルス発生回路
２３  リセットパルス発生回路
２４  ＯＲ回路
２５  ＶＤＤ横配線電源回路
３０  第１の電源パルス発生回路
３１  第２の電源パルス発生回路
３２  ＶＤＤ横配線電源ＯＲ回路
４０  ポリシリコン／アルミ配線
４１  ＶＤＤ共通配線［単一のドレイン層］
Ｃ１，Ｃ２  キャパシタ
ＦＤ  フローティングディフュージョン［蓄積領域］
ＳＷ１，ＳＷ２  スイッチ
Ｔｒ１，Ｔｒ２  逆流防止用トランジスタ
【図１】
2005184864.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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