(57)【要約】【課題】  マスクＲＯＭを内蔵するマイコンのソフトウェア開発時において、当該マイコンの実動作時と同一の動作条件を保持しつつ動作検証を可能とする。【解決手段】  ソフトウェア開発を行う場合、ワンチップマイコン１５に替えて、ターゲットチップ１５と開発用チップ２０とを１パッケージ内に封止したマルチチップモジュール１７を用いる。開発用チップ２０のＣＰＵ２１は、該チップ２０内のフラッシュメモリ３１から命令をフェッチして実行し、該チップ２０内のＲＡＭ２５および周辺回路２６にアクセスする。ただし、ターゲットチップ１５にしか存在しないモータ制御回路１６に対しては、シリアル通信を介してアクセスする。ワンチップマイコン１５が単体で動作する場合、そのＣＰＵ２１は、切替回路２９をＪＴＡＧインターフェース２７側に切り替え、内部シリアル通信を経由してモータ制御回路１６を動作させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソフトウェア開発時に外部装置に接続された状態で使用され、第１のマイクロコンピュータチップと、前記第１のマイクロコンピュータチップと同等の機能回路を有する第２のマイクロコンピュータチップとからなる半導体集積回路装置であって、
前記第１のマイクロコンピュータチップは、
ソフトウェア開発時において実行を停止するＣＰＵと、
命令が書き込まれるマスクＲＯＭと、
当該第１のマイクロコンピュータチップの内部でシリアル通信を行う第１のシリアル通信手段と、
前記第１のシリアル通信手段との間または当該第１のマイクロコンピュータチップの外部との間の何れか一方について選択的にシリアル通信可能な第２のシリアル通信手段とを備え、
前記第２のマイクロコンピュータチップは、
ソフトウェア開発時において命令の実行を行うＣＰＵと、
当該命令が書き込まれる書き換え可能な不揮発性メモリと、
前記第１のマイクロコンピュータチップとの間でシリアル通信を行う第１のシリアル通信手段と、
前記外部装置との間でシリアル通信を行う第２のシリアル通信手段とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１のマイクロコンピュータチップと前記第２のマイクロコンピュータチップとは、異なる半導体製造プロセスにより製造されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
ソフトウェア開発時において、前記第２のマイクロコンピュータチップのＣＰＵは、前記第１のマイクロコンピュータチップと共通して搭載されている機能回路については当該第２のマイクロコンピュータチップ内のものを使用し、前記第１のマイクロコンピュータチップにのみ搭載されている機能回路については、前記第１のシリアル通信手段を介して前記第１のマイクロコンピュータチップの第２のシリアル通信手段と通信することにより当該第１のマイクロコンピュータチップ内のものを使用するように構成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１および第２のマイクロコンピュータチップの第２のシリアル通信手段は、外部装置と接続可能に構成されていることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路装置。
【請求項５】
前記第１のマイクロコンピュータチップと同一のパッケージサイズと同一の端子配置を有していることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路装置。
【請求項６】
ソフトウェア開発時においては請求項１ないし５の何れかに記載の半導体集積回路装置内に第１のマイクロコンピュータチップとして内蔵された状態で使用される半導体集積回路装置であって、そのＣＰＵが、前記ソフトウェア開発時に第２のマイクロコンピュータチップからシリアル通信を介してアクセスされた機能回路に対してアクセスする時には、第１のシリアル通信手段と第２のシリアル通信手段との間の内部シリアル通信を介してアクセスするように前記第１、第２のシリアル通信手段を制御することを特徴とする半導体集積回路装置。
【請求項７】
請求項１ないし５の何れかに記載の半導体集積回路装置と、
この半導体集積回路装置内の第２のマイクロコンピュータチップの第２のシリアル通信手段と通信を行うことにより、前記第２のマイクロコンピュータチップの書き換え可能な不揮発性メモリに格納されたプログラムの実行を制御するとともに実行結果のデータを得てデータ処理を行うホストとを備えたことを特徴とするマイクロコンピュータ開発支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトウェア開発時にホストに接続された状態で使用され、マイクロコンピュータチップ内のマスクＲＯＭに格納するソフトウェアの開発支援に好適な半導体集積回路装置、上記マイクロコンピュータチップである半導体集積回路装置、および前記開発支援に好適な半導体集積回路装置を用いたマイクロコンピュータ開発支援装置に関する。
【背景技術】
【０００２】
プリント基板に実装された状態でのデバッグが可能となるマイクロコンピュータ（以下、マイコンという）として特許文献１、２に開示されたものがある。このうち特許文献１に記載されたマイコンは、内蔵しているＲＯＭに格納するプログラムの開発を容易にするもので、開発段階のプログラムが格納されるフラッシュメモリと、外部のＩＣＥと接続するための専用入出力端子とを備え、ＣＰＵとの通信機能、ＩＣＥとの通信機能、トレース機能、ブレーク機能、ＩＣＥからのプログラムコードをフラッシュメモリに書き込む機能、フラッシュメモリの内容をＩＣＥに送る機能を有するデバック回路を内蔵したものである。
【０００３】
また、特許文献２に記載されたマイコンは、フラッシュＲＯＭと、このフラッシュＲＯＭに格納されたプログラムをデバッグするためのデバッグプログラムが格納されたメモリと、デバッグ時にＣＰＵにデバッグプログラムを実行させる切換回路とを備えており、インサーキットエミュレータを用いることなくデバッグすることが可能となる。
【０００４】
特許文献３に記載されたターゲットデバッグ支援システムは、ターゲットシステムにおける演算制御装置が、エミュレータ用インターフェースとメモリとの通信を行うための比較的簡易なプログラムを、エミュレータによりターゲットシステムのワーキング用メモリの空き記憶エリアにロードさせることにより、ターゲットシステムの中央演算処理装置がメモリとの通信を行うようになっている。エミュレータ用インターフェースが簡易化され、結果的に、効率的なプログラム修正が可能になる。
【特許文献１】特開平１０−２１４２０１号公報
【特許文献２】特開平１１−０６５８８４号公報
【特許文献３】特開２００１−３０６３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のワンチップマイコンのソフトウェア開発環境として、図４（ａ）に示すように、ワンチップチップマイコン１内にプログラム書き換え可能なメモリ例えばフラッシュメモリ２を内蔵し、外部装置例えばＩＣＥ（図示せず）が、当該ワンチップチップマイコン１とシリアル通信を行いながらフラッシュメモリ２に格納されたプログラムの実行状態を制御する手法がある。近年ではＩＥＥＥ  １１４９．１規格（ＪＴＡＧ）に対応したバウンダリスキャン機能が組み込まれたＪＴＡＧデバイスが増加している。
【０００６】
この手法を用いる場合、ＩＣのピン配置数は、ＪＴＡＧの付加に伴って５ピン程度増加するに過ぎない。しかし、フラッシュメモリ２は、その構造上マスクＲＯＭに比べてレイアウトサイズが大きくなるため、量産時におけるマスクＲＯＭ内蔵時と同じパッケージを用いることが難しく、ソフトウェア開発時と量産時とでパッケージサイズや端子ピッチが異なるという不都合が生じる。この問題は、微細化が進んでいるＣＭＯＳプロセスを用いる場合には生じにくいが、例えばトレンチ絶縁分離技術を用いたＳＯＩデバイスでは深刻となる。
【０００７】
そこで、こうした問題を回避するため、図４（ｂ）に示すように、マスクＲＯＭ５を内蔵した量産用のワンチップマイコン４と、フラッシュメモリ７およびＪＴＡＧ機能を内蔵した開発用チップ６とを一つのパッケージに封入したマルチチップ３を用いてソフトウェア開発を行う手法が考えられる。この場合、量産用チップ４をＳＯＩデバイスとし、開発用チップ６を微細化が進んでいるＣＭＯＳデバイスとすることにより、マルチチップ３のパッケージサイズを量産用チップ４と同一サイズとすることができる。
【０００８】
しかし、このように単にマルチチップの構成としただけでは、量産用チップ４は、フラッシュメモリ７を内蔵した開発用チップ６との間でチップ間通信を行う必要があるため、種々の信号端子を設ける必要があり、ＩＣの端子数が増大するという問題が生じる。この問題を回避するためチップ間をシリアル通信すると、量産用のワンチップマイコン４が単独で動作する場合に比べ動作サイクル数が異なる場合が生じる。また、通信の制限よりプログラムの実行速度を低下させる必要も生じる。このような問題は、ソフトウェア開発に限らず、ＩＣテスタを用いた量産用チップ４のハードウェアテストの場合にも生じる。
【０００９】
本発明は上記事情に鑑みてなされたもので、その目的は、マスクＲＯＭを内蔵するマイクロコンピュータのソフトウェア開発時において、当該マイクロコンピュータの実動作時と同一の動作条件を保持しつつ動作検証を可能とする開発支援用の半導体集積回路装置、上記マイクロコンピュータチップである半導体集積回路装置、および前記開発支援用の半導体集積回路装置を用いたマイクロコンピュータ開発支援装置を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載した手段によれば、第１のマイクロコンピュータチップは、マスクＲＯＭを内蔵しており、最終的に量産され基板等に搭載されるものである。一方、第２のマイクロコンピュータチップは、第１のマイクロコンピュータチップと同等の機能回路（アーキテクチャ）を有しており、書き換え可能な不揮発性メモリを内蔵している。この第２のマイクロコンピュータチップは、第１のマイクロコンピュータチップのマスクＲＯＭに書き込まれるソフトウェアを開発する時に、前記第１のマイクロコンピュータチップとともにマルチチップである半導体集積回路装置を構成する。
【００１１】
ソフトウェア開発時には、当該マルチチップを基板に搭載し、外部装置（ＩＣＥ、ＩＣテスタなど）に接続する。第２のマイクロコンピュータチップは、その第２のシリアル通信手段を介して、外部装置との間でデバッグ用、テスト用のプログラムやデータを入出力する。この場合、第１のマイクロコンピュータチップのＣＰＵではなく、第２のマイクロコンピュータチップのＣＰＵが、書き換え可能な不揮発性メモリに格納された開発対象のプログラムをフェッチして実行する。これは同一チップ内でのメモリアクセスとなるため、第１のマイクロコンピュータチップがマスクＲＯＭからフェッチして実行する場合と同じサイクル動作となる。
【００１２】
一方、製造プロセス等の違いにより、第１のマイクロコンピュータチップ内に設けられ、第２のマイクロコンピュータチップ内には設けることのできない機能回路（以下、特定機能回路と称す）については、請求項３記載のように、第２のマイクロコンピュータチップのＣＰＵは、第２のマイクロコンピュータチップの第１のシリアル通信手段と第１のマイクロコンピュータチップの第２のシリアル通信手段との間の通信により第１のマイクロコンピュータチップ内に設けられた特定機能回路にアクセスする。その結果、両チップに共通して設けられる機能回路については、第２のマイクロコンピュータチップ内の回路で動作検証でき、第１のマイクロコンピュータチップ内にのみ設けられた特定機能回路については、第１のマイクロコンピュータチップ内の回路で動作検証できる。
【００１３】
ただし、このように両チップ間でシリアル通信を行うと、ソフトウェア開発時と実製品において第１のマイクロコンピュータチップが単独で動作する時とで、通信に係る時間遅れや動作サイクルの違いが生じる。そこで、実製品において第１のマイクロコンピュータチップが単独で基板に搭載されて動作する時には、そのＣＰＵは、チップ内部において第１のシリアル通信手段と第２のシリアル通信手段との間でタイミング調整用の通信を行った上で特定機能回路にアクセスするようになっている。その結果、上記遅延時間や動作サイクルの影響を排除でき、開発環境と製品環境とで同一の動作条件を保持しつつ動作検証することが可能となる。
【００１４】
請求項２に記載した手段によれば、第１と第２のマイクロコンピュータチップは、異なる半導体製造プロセスにより製造されるため、レイアウトサイズが大きくなりやすい書き換え可能な不揮発性メモリを内蔵する第２のマイクロコンピュータチップを、第１のマイクロコンピュータチップよりも微細化が可能な半導体製造プロセスを用いて製造することにより、マルチチップのパッケージサイズを第１のマイクロコンピュータチップのパッケージサイズと同一サイズとすることができ、同一のピン配置とすることができる。
【００１５】
請求項４に記載した手段によれば、第１および第２のマイクロコンピュータチップの第２のシリアル通信手段は、外部装置であるＩＣテスタ等と接続可能に構成されているので、実製品において基板上に搭載された第１のマイクロコンピュータチップが単独で動作する時には、その第２のシリアル通信手段と外部装置との間での通信を選択することにより、第１のマイクロコンピュータチップの内部テストを行うことができるという利点がある。
【００１６】
請求項５に記載した手段によれば、マルチチップ構成の半導体集積回路装置は、第１のマイクロコンピュータチップと同一のパッケージサイズと同一の端子配置を有しているので、製品用の基板をそのまま用いてソフトウェア開発や機能テストを行うことができる。
【００１７】
請求項６に記載した半導体集積回路装置（上述の第１のマイクロコンピュータチップ）によれば、上述したようにソフトウェア開発用にフラッシュメモリを搭載する必要がないため、チップサイズを小さくできパッケージサイズ、コストの面で有利となる。また、請求項１ないし５の何れかに記載の半導体集積回路装置（マルチチップ）を用いて容易にソフトウェア開発ができ、開発環境と製品環境とで同一の動作条件を保持しつつ動作検証することが可能となる。
【００１８】
請求項７に記載したマイクロコンピュータ開発支援装置によれば、上述したように生産品である第１のマイクロコンピュータチップにソフトウェア開発用のフラッシュメモリを搭載しなくても、ターゲット基板に第１のマイクロコンピュータチップに替えて上記マルチチップを搭載し、当該マルチチップとホストとを接続することにより、第１のマイクロコンピュータチップに関するソフトウェア開発や種々のテストを行うことができる。この場合、マイクロコンピュータ開発支援装置を用いた開発環境と製品環境とで同一の動作条件を保持しつつ動作検証することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態について図１ないし図３を参照しながら説明する。
まず、図３は、車両用空調装置のうちモータ制御に係る部分についての概略的な電気的構成を示している。車両用空調装置１１は、空調用ＥＣＵ(Electronic Control Unit)１２、この空調用ＥＣＵ１２に対しＬＩＮ（Local Interconnect Network）によって接続された制御基板１３、この制御基板１３に接続されたモータ１４などから構成されている。制御基板１３とモータ１４（図３では１組のみを示している）は、例えば車両のインスツルメントパネル（車両計器盤）内に互いに接近して配設されている。
【００２０】
制御基板１３には、ワンチップマイクロコンピュータ１５が搭載されている。このワンチップマイクロコンピュータ１５（半導体集積回路装置に相当）には、小型のモータ１４を直接駆動するのに十分な電流出力能力を持つモータ制御回路１６（図１参照）が内蔵されており、空調用ＥＣＵ１２からの指令を受けてモータ１４を駆動するようになっている。なお、以下の説明においては、ワンチップマイクロコンピュータ１５をワンチップマイコン１５と略称し、後述するマルチチップモジュール１７に関して特にベアチップを意味する場合にはターゲットチップ１５と称する。
【００２１】
図２は、制御基板１３に搭載されたワンチップマイコン１５に対するソフトウェア開発環境を示している。デバッグ作業等を含むソフトウェア開発を行う場合には、制御基板１３に搭載されたワンチップマイコン１５に替えてマルチチップモジュール１７（半導体集積回路装置に相当）を搭載し、制御基板１３のコネクタ１３ａを介してマルチチップモジュール１７とＩＣＥ１８（外部装置に相当）とを接続する。これらマルチチップモジュール１７とＩＣＥ１８とによりマイクロコンピュータ開発支援装置１９が構成されている。
【００２２】
図１は、マルチチップモジュール１７の電気的構成を機能ブロックにより示したものである。マルチチップモジュール１７は、ベアチップであるターゲットチップ１５（第１のマイクロコンピュータチップに相当）と開発用チップ２０（第２のマイクロコンピュータチップに相当）とが１つのパッケージ内に封止されたものである。マルチチップモジュール１７のパッケージサイズおよびピン配置（ピン数、ピッチ等）は、ワンチップマイコン１５と同じである。
【００２３】
ターゲットチップ（ワンチップマイコン）１５は、ＳＯＩデバイスであって、トレンチ絶縁分離プロセスにより製造されている。トレンチ絶縁分離ＳＯＩは、デバイス寄生トランジスタがなく、回路設計やパターンレイアウトが容易であって、高耐圧、高温動作、高い耐ノイズ性能が得られる。このため、自動車用モータ制御などのインテリジェントパワーＩＣとして好適であり、上述したように大きな電流出力能力を持つモータ制御回路１６も搭載することができる。
【００２４】
このターゲットチップ１５のＣＰＵ２１には、アドレスバス２２、データバス２３およびコントロールバス（図示せず）を介して、マスクＲＯＭ２４、ＲＡＭ２５、周辺回路２６、ＪＴＡＧインターフェース２７、ＪＴＡＧ回路２８が接続されている。周辺回路２６は、ＬＩＮドライバ、カウンタ（タイマ）、入出力ポート、Ａ／Ｄ変換器など必要に応じて設けられるものである。マイクロコンピュータ開発支援装置１９によって開発されたプログラムは、量産時においてワンチップマイコン１５のマスクＲＯＭ２４に格納される。
【００２５】
ＪＴＡＧ回路２８は、ＩＥＥＥ  １１４９．１規格の通信プロトコルに対応した回路である。この回路は、インストラクションレジスタ（ＩＲ）、バイパスレジスタ、オプションレジスタとしてのデータレジスタ（ＤＲ）と、それらレジスタを制御するＴＡＰコントローラとから構成されている。
【００２６】
データレジスタは、内部ロジックであるモータ制御回路１６とアドレスバス２２とデータバス２３に接続されており、ＣＰＵ２１に対してはＮＭＩ信号を出力するようになっている。ＪＴＡＧ回路２８は、命令やテストデータ、テストした結果のデータなどの入出力を行うシリアルインターフェースであって、ＴＤＩ（Test Data In）、ＴＤＯ（Test Data Out）、ＴＣＫ（Test Clock）、ＴＭＳ（Test Mode Select）の各信号線を持っている。
【００２７】
ＪＴＡＧインターフェース２７は、このＪＴＡＧ回路２８とチップ内でのシリアル通信を行うインターフェース回路であって、本発明でいう第１のシリアル通信手段に相当する。また、切換回路２９は、ＪＴＡＧ回路２８との間のシリアル通信に関して、ＣＰＵ２１からの選択指令ＳＥＬに従って、ＪＴＡＧインターフェース２７からの信号線と開発用チップ２０からの信号線とを切り替えるようになっている。ここで、ＪＴＡＧ回路２８のＴＡＰと切換回路２９とによりシリアル通信回路３０（第２のシリアル通信手段に相当）が構成されている。
【００２８】
一方、開発用チップ２０は、ＣＭＯＳプロセスにより製造されるもので、ＣＭＯＳプロセスで製造可能な範囲内においてターゲットチップ１５と同等のアーキテクチャを有している。従って、ＣＰＵ２１と、このＣＰＵ２１に対してアドレスバス２２とデータバス２３を介して繋がるＲＡＭ２５、周辺回路２６等は、ターゲットチップ１５と同一の動作となる。ただし、大きな電流出力能力を持つモータ制御回路１６は搭載されていない。この開発用チップ２０は、ソフトウェア開発用のマルチチップモジュール１７内においてのみ用いられる。
【００２９】
また、プログラムを書き換えながらソフトウェア開発を行うことができるように、開発用チップ２０にはマスクＲＯＭに替えてフラッシュメモリ３１（書き換え可能な不揮発性メモリに相当）が内蔵されており、さらに、イベント検出回路３２とハードウェアブレーク回路３３が内蔵されている。イベント検出回路３２は、ＩＣＥ１８に対してイベント信号ＥＶＴ０、ＥＶＴ１を出力するようになっている。なお、イベント検出回路３２を搭載していないターゲットチップ１５にも、形式的にイベント信号ＥＶＴ０、ＥＶＴ１用の出力端子が存在している。
【００３０】
開発用チップ２０には、ターゲットチップ１５と同様に、ＪＴＡＧインターフェース２７、ＪＴＡＧ回路２８および切換回路２９が設けられている。このうち切換回路２９は、開発用チップ２０をターゲットチップ１５と同様のアーキテクチャとしたために設けられているに過ぎないもので、本来は省略可能な回路である。切換回路２９は、常時、ＪＴＡＧ回路２８のＴＡＰ（第２のシリアル通信手段に相当）とＩＣＥ１８との間でシリアル通信が可能となるように切り換えられて用いられる。また、ＪＴＡＧインターフェース２７（第１のシリアル通信手段に相当）は、ターゲットチップ１５のＴＡＰとの間でシリアル通信を行うようになっている。
【００３１】
次に、ソフトウェア開発におけるマルチチップモジュール１７の動作およびワンチップマイコン１５単体での動作について説明する。
まず、ソフトウェア開発（プログラムデバッグ作業）を行う場合には、図２に示すように、制御基板１３にワンチップマイコン１５に替えてマルチチップモジュール１７を搭載する。ワンチップマイコン１５とマルチチップモジュール１７とは、同じパッケージサイズと同じピン配置を有しているため、制御基板１３の設計変更は必要ない。マルチチップモジュール１７の開発用チップ２０からの４本の信号線ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳを制御基板１３のコネクタ１３ａを介してＩＣＥ１８に接続することにより、マイクロコンピュータ開発支援装置１９が使用可能となる。
【００３２】
プログラムデバッグ作業中、ターゲットチップ１５のＣＰＵ２１は停止し、ターゲットチップ１５の切替回路２９は、開発用チップ２０との間で通信が可能となるように切り替えられる。一方、開発用チップ２０のＣＰＵ２１は、ＪＴＡＧ回路２８を介してＩＣＥ１８から受け取ったプログラムをフラッシュメモリ３１に格納する。そして、ＪＴＡＧ回路２８を介してＩＣＥ１８との間でトレースアドレス、ブレークアドレス、レジスタのデータ、種々のステータス、イベント条件データなどの授受を行いながら、フラッシュメモリ３１から命令をフェッチして実行する。
【００３３】
この場合、開発用チップ２０のＣＰＵ２１がアクセスするのは、開発用チップ２０内のＲＡＭ２５および周辺回路２６である。しかし、開発用チップ２０は、モータ制御回路１６を除きターゲットチップ１５と同等のアーキテクチャを有するため、開発用チップ２０を用いた動作検証であっても、動作サイクルまで含めターゲットチップ１５を用いた動作検証と同じ検証結果が得られる。
【００３４】
ただし、モータ制御回路１６へのアクセスが生じた場合には、開発用チップ２０のＣＰＵ２１は、ＪＴＡＧインターフェース２７を通してターゲットチップ１５と通信を行い、ターゲットチップ１５内にのみ形成されているモータ制御回路１６にアクセスする必要がある。そこで、開発するプログラムにおいても、シリアル通信を行ってモータ制御回路１６を制御するようにコーディングしなければならない。この場合、ＣＰＵ２１の指令からモータ制御回路１６が実際に制御されるまでに、通信に要する時間だけ遅れが生じる。
【００３５】
この通信時間による影響を排除するため、マルチチップモジュール１７を用いたプログラムデバッグ中のみならず、開発したプログラムをマスクＲＯＭ２４に格納したワンチップマイコン１５単体での動作においても、チップ内部のシリアル通信を介してモータ制御回路１６にアクセスする。すなわち、ワンチップマイコン１５のＣＰＵ２１は、切替回路２９をＪＴＡＧインターフェース２７側に切り替え、開発したプログラムに従って、ＪＴＡＧインターフェース２７とＪＴＡＧ回路２８との間のシリアル通信を経由してモータ制御回路１６を動作させる。
【００３６】
このようにすると、マイクロコンピュータ開発支援装置１９を用いたプログラム開発時と、開発後の車両用空調装置１１におけるワンチップマイコン１５の動作時において、ＣＰＵ２１のモータ制御回路１６へのアクセスタイミング（動作サイクル）を一致させることができる。
【００３７】
以上説明したように、本実施形態ではマスクＲＯＭ２４を内蔵しトレンチ絶縁分離プロセスにより製造されるワンチップマイコン１５についてソフトウェア開発を行う場合、当該ターゲットチップ１５と、トレンチ絶縁分離プロセスよりも微細化が可能なＣＭＯＳプロセスにより製造される開発用チップ２０とを１つのパッケージ内に封止したマルチチップモジュール１７を用いている。
【００３８】
開発用チップ２０は、マスクＲＯＭよりもレイアウトサイズが大きくなりやすいフラッシュメモリ３１を備えているが、それでもターゲットチップ１５よりも十分に小さいチップサイズとなるため、マルチチップモジュール１７はターゲットチップ１５と同一のパッケージサイズおよび同一のピン配置となる。ワンチップマイコン１５のマスクＲＯＭ２４を単にフラッシュメモリ３１に置き換えただけでは、同一のパッケージサイズとすることは難しくなり、従来から行われているように開発用チップを用いてソフトウェア開発を行う場合には、制御基板１３の設計変更が必要となる。
【００３９】
ソフトウェア開発時には、開発用チップ２０のＣＰＵ２１が同じチップ内のフラッシュメモリ３１から命令をフェッチして実行するので、プログラムの実行速度が低下することがなく、車両用空調装置１１におけるワンチップマイコン１５の動作と同じアクセス速度を維持した状態での動作検証が可能となる。
【００４０】
開発用チップ２０のＣＰＵ２１は、電流容量等の制約によりＣＭＯＳプロセスでは製造できないモータ制御回路１６についても、シリアル通信を介してターゲットチップ１５内のモータ制御回路１６を用いて動作検証することができる。そして、車両用空調装置１１において、ワンチップマイコン１５が動作する場合にも、内部シリアル通信を経由してモータ制御回路１６を動作させるので、モータ制御回路１６へのアクセスタイミングについてもプログラム開発時と同一タイミングとすることができる。なお、モータ制御回路１６は、実行速度制約が比較的緩く、ＣＰＵ２１の命令実行からモータ駆動までに多少の遅れ時間が許容される機能回路である。
【００４１】
開発用チップ２０は、ＩＥＥＥ  １１４９．１規格の通信プロトコルに対応したＪＴＡＧ回路２８を内蔵するため、ソフトウェア開発時において当該機能を利用することができる。また、ワンチップマイコン１５もＪＴＡＧ回路２８を内蔵するため、切替回路２９を外部端子側に切り替え、その外部端子にＩＣテスタを接続すれば、ワンチップマイコン１５についての内部テストを実行することができる。
【００４２】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ターゲットチップ１５と開発用チップ２０は、ＪＴＡＧ回路２８を搭載し、そのＴＡＰを第２のシリアル通信手段として用いているが、必ずしもＪＴＡＧ回路２８を搭載する必要はなく、別途シリアルインターフェースを備えてもよい。
ターゲットチップ１５と開発用チップ２０の製造プロセスは、上述したものに限られず、また、同一の製造プロセスであってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態を示すマルチチップモジュールの電気的構成についての機能ブロック図
【図２】ワンチップマイコンのソフトウェア開発環境を示す図
【図３】車両用空調装置のうちモータ制御に係る部分についての概略的な電気的構成図
【図４】従来技術で用いられるプログラム開発用チップで、（ａ）はワンチップ構成、（ｂ）はマルチチップ構成を示す図
【符号の説明】
【００４４】
１５はワンチップマイクロコンピュータ、ターゲットチップ（半導体集積回路装置、第１のマイクロコンピュータチップ）、１６はモータ制御回路（第１のマイクロコンピュータチップにのみ搭載されている機能回路）、１７はマルチチップモジュール（半導体集積回路装置）、１８はＩＣＥ（外部装置）、１９はマイクロコンピュータ開発支援装置、２０は開発用チップ（第２のマイクロコンピュータチップ）、２１はＣＰＵ、２４はマスクＲＯＭ、２７はＪＴＡＧインターフェース（第１のシリアル通信手段）、３０はシリアル通信回路（第２のシリアル通信手段）、３１はフラッシュメモリ（書き換え可能な不揮発性メモリ）である。
【図１】
2005173697.tif 000003
【図２】
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【図３】
2005173697.tif 000005
【図４】
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