(57)【要約】【課題】  ノイズ、ドリフトなどの影響を受けにくく、微小信号の増幅を可能にした単一極性電源で動作する増幅回路を実現する。【解決手段】  被検出電流の流路に挿入された抵抗器の両端電圧を入力し、単一極性電源で動作し、入力側演算抵抗及び帰還側演算抵抗の比で所定の利得を得る増幅器と、この増幅器の出力側から入力側に負帰還的に接続され、電源電圧の中間電圧と増幅器の出力電圧との偏差を入力する高利得積分器と、この高利得積分器を接離し、増幅器の入力信号がゼロの期間にオンするスイッチを設けた。【効果】  単一極性電源で正負入力信号が扱え回路が簡単になる。微小信号電圧を高精度に増幅できる。集積化増幅器の利得精度が高くできる。信号源のシャント抵抗値を小さくでき発熱が低減できて実装が容易になる。これにより、スイッチング素子を駆動するゲートドライバと一体に集積化も可能となる。【選択図】  図１
2005210565.tif 000002
【特許請求の範囲】
【請求項１】
正負に変化する被検出信号を、単一極性の電圧量として増幅する増幅回路であって、前記被検出信号を入力し、単一極性電源で動作する増幅器と、この増幅器の出力側から入力側に負帰還的に接続され、前記単一極性の電源電圧のほぼ中間電圧と前記増幅器の出力電圧との偏差を入力する高利得積分器と、この高利得積分器を接離するように接続されたスイッチと、このスイッチを前記増幅器の入力信号がゼロの期間にオンさせる手段を備えたことを特徴とする増幅回路。
【請求項２】
ゼロ期間を含み正負に変化する被検出電流を、単一極性の電圧量として増幅する増幅回路であって、前記被検出電流の流路に挿入された抵抗器の両端電圧を入力し、単一極性電源で動作し、入力側演算抵抗及び帰還側演算抵抗の比で所定の利得を得る増幅器と、この増幅器の出力側から入力側に負帰還的に接続され、前記単一極性の電源電圧のほぼ中間電圧と前記増幅器の出力電圧との偏差を入力する高利得積分器と、この高利得積分器を接離するように接続されたスイッチと、このスイッチを前記増幅器の入力信号がゼロの期間にオンさせる手段を備えたことを特徴とする増幅回路。
【請求項３】
請求項１又は２において、前記増幅器に正又は負の入力信号が印加される期間に、前記スイッチをオフする手段を備えたことを特徴とする増幅回路。
【請求項４】
請求項１〜３のいずれかにおいて、前記増幅器及び／又は前記高利得積分器は、高利得の差動演算増幅器を含んで構成されたことを特徴とする増幅回路。
【請求項５】
請求項１〜３のいずれかにおいて、前記高利得積分器は、論理インバータ増幅器を含んで構成されたことを特徴とする増幅回路。
【請求項６】
請求項１〜５のいずれかにおいて、前記増幅器は差動演算増幅器を備え、その差動演算抵抗を、複数の単位抵抗の直並列回路で構成したことを特徴とする増幅回路。
【請求項７】
請求項６において、複数の前記単位抵抗を、ほぼ同一抵抗値としたことを特徴とする増幅回路。
【請求項８】
請求項１〜７のいずれかにおいて、前記スイッチは、２個の単位スイッチの並列回路を備え、その第１の単位スイッチは前記増幅器の出力側と前記高利得積分器の入力側間に接続され、その第２の単位スイッチは、前記増幅器の出力側と前記高利得積分器の入力電圧に等価な電圧源間に接続され、これら第１第２の単位スイッチを相補信号で駆動するように構成したことを特徴とする増幅回路。
【請求項９】
請求項８において、前記増幅器の出力信号を分圧し、この分圧点の電位を前記第１第２の単位スイッチに入力する分圧器を備えたことを特徴とする増幅回路。
【請求項１０】
スイッチング素子を用いた電力変換器の出力に関係する信号を入力し、単一極性電源で動作する増幅器と、この増幅器の出力側から入力側に負帰還的に接続され、単一極性の電源電圧のほぼ中間電圧と前記増幅器の出力電圧との偏差を入力する高利得積分器と、この高利得積分器を接離するように接続されたスイッチと、このスイッチを前記増幅器の入力信号がゼロの期間にオンさせ、正又は負の入力信号が印加される期間にオフする手段と、前記スイッチング素子を駆動するゲートドライブ信号を出力する出力ドライバとを内蔵したことを特徴とするドライバ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路及びそれを用いたドライバ集積回路に係り、特にモータのインバータ制御に使用するドライバ集積回路に適した単一電源で動作する増幅回路に関する。
【背景技術】
【０００２】
マイクロプロセッサとインバータ回路を用いた小型モータのディジタル制御等では、制御量の測定のため主回路の交番電流等をシャント抵抗等を介して検出、増幅することが必要である。
【０００３】
特許文献１には、ＰＷＭインバータでモータを制御する構成において、直流電源とインバータとの間に流れる電流をシャント抵抗を用いて検出することが開示されている。この被検出電流は、零期間を挟んで正負にパルス状に変化するが、これを単一極性で動作する増幅回路を用いて検出し増幅する要求が多い。
【０００４】
この例として、特許文献２には、単一極性で動作する増幅回路を用いて、その中点電圧が、被検出電流のゼロ点となるように、分圧抵抗器でバイアスすることが開示されている。
【０００５】
なお、半導体を用いたＡ／Ｄ又はＤ／Ａ変換器等の分野において、多数の抵抗を直並列接続することによって、個々の抵抗のばらつきの影響を小さく抑制する技術が、例えば、特許文献３に開示されている。
【０００６】
【特許文献１】特開２００２−２６２５７９号公報（全図：シャント抵抗６）
【０００７】
【特許文献２】特開２００２−２３８２９０号公報（段落００３４〜００３６ほか）
【特許文献３】特開平５−３２７５０９号公報（全体）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献２に開示された技術によれば、正負に変化する信号を、単一極性で簡単に増幅できるが、ノイズ、ドリフトなどの影響を受け易く、微小信号の増幅が困難であった。
【０００９】
本発明の目的は、ノイズ、ドリフトなどの影響を受けにくく、微小信号の増幅を可能にした単一極性で動作する増幅回路を実現することである。
【課題を解決するための手段】
【００１０】
本発明は、正負に変化する被検出信号を、単一極性の電圧量として増幅する増幅回路において、被検出信号を入力し、単一極性電源で動作する増幅器と、この増幅器の出力側から入力側に負帰還的に接続され、前記単一極性の電源電圧のほぼ中間電圧と前記増幅器の出力電圧との偏差を入力する高利得積分器と、この高利得積分器を、入力信号がゼロの期間に接続するスイッチを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ノイズ、ドリフト成分は除去され、入力信号分のみが正確に増幅されるので、微小入力の高精度増幅が達成される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。
【００１３】
図１は、本発明の一実施例である。図１において、シャント抵抗Ｒｓは、特許文献１と同じく直流電源とPWMインバータとの間に接続されているものとする。インバータのＰＷＭ制御により、被検出電流Ｉｉは、ゼロ期間を挟んで正又は負にパルス状に変化するので、シャント抵抗Ｒｓの両端Ｉｎ＋とＩｎ−間の電圧Ｖｉも、同様にゼロ期間を挟んで正又は負にパルス状に変化する。主増幅器の第１のアンプＯＰ１は、Ｉｎ＋，Ｉｎ−間の電圧Ｖｉ＝Ｉｉ×Ｒｓを、入力演算抵抗Ｒ１，Ｒ２を介して入力している。例えば、シャント抵抗Ｒｓ＝０．１ｍΩ、被検出電流Ｉｉ＝±１００Ａとすると、入力電圧Ｖｉは、Ｖｉ＝±１０ｍＶ程度である。第１のアンプＯＰ１は、入力演算抵抗Ｒ１，Ｒ２及び帰還演算抵抗Ｒ３，Ｒ４を有するいわゆるブリッジアンプを構成している。差動増幅器ＯＰ１には、ＣＭＯＳオペアンプを用い、その出力段は、例えば、ＣＭＯＳのプッシュプル回路で構成されている。第２のアンプＯＰ２は、抵抗Ｒ５，コンデンサＣ１を接続した積分器を構成している。この積分器の入力端子は、スイッチＳＷ１を介して主増幅器ＯＰ１の出力端子Ｖｏに接続されており、積分器の出力端子は、アンプＯＰ１の正相側の帰還抵抗Ｒ３に接続されている。また、積分器の正相端子には、積分基準電圧としてバイアス電圧源Ｖｂが接続されている。この電圧源Ｖｂの電圧は、第１のアンプＯＰ１の最大出力振幅のほぼ１／２である。ＣＭＯＳの振幅、特に、プッシュプル段の振幅は、ほぼ電源電圧に等しいので、Ｖｂは単一動作電源Ｖｃｃの１／２でよく、Ｖｂ＝Ｖｃｃ／２である。その他の回路形式でも、多くの場合出力振幅は動作電圧と比例関係にあり、また、電圧源Ｖｂは、長時間の安定性は必要ないので、電源電圧の分圧回路から得るようにすればよい。
【００１４】
第１のアンプＯＰ１の出力端子Ｖｏは、次段の図示しないアナログ／ディジタル（Ａ／Ｄ）変換器へ接続される。
【００１５】
図２は、本実施例における増幅回路の入出力電圧波形の例である。この例は、特許文献１に示されたように、ＩＧＢＴ等のスイッチング素子を用いたＰＷＭインバータで交流モータの可変速制御を行う際に、本発明を電流検出に応用した場合の入出力電圧波形図である。ただし、波形は、動作説明のためのものであり、単純化して示している。図２における入力電圧Ｖｉは、零の期間を挟んで正、負に変化するパルス状の電圧であるが、先ず、電圧Ｖｉが零の期間には、補正期間としてＳＷ１がＯＮされる。するとアンプＯＰ１の出力電圧Ｖｏと電圧源電圧Ｖｂ（＝Ｖｃｃ／２）の偏差は、積分器によって積分され、抵抗Ｒ３を介して主増幅器ＯＰ１に負帰還される。主増幅器ＯＰ１の演算抵抗は、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４の関係にあるから、積分器の利得を十分に高く設計しておけば、増幅器ＯＰ１の出力電圧Ｖｏは、即座に、積分器に与えた所定の基準電圧Ｖｂに等しくなる。この補正期間の後、スイッチＳＷ１はＯＦＦされ、積分器はアンプ出力ＶｏをＶｂ（＝Ｖｃｃ／２）にした状態でホールドする。このバイアス電圧Ｖｂは、前述したように出力電圧Ｖｉの振幅の中間にある。このとき、入力電圧信号Ｖｉと出力信号電圧Ｖｏは、演算抵抗によって正しく比例関係にあるため、バイアス電圧Ｖｂによる入力換算レベルシフト量も入力フルスケール信号の大小にかかわらず入力信号の中間Ｖｃｃ／２となる。したがって、入出力とも安定で、最適なレベルシフトバイアス電圧が得られる。この安定度は、積分ホールドと演算抵抗に依存する。この電圧関係を式で示すと、主増幅器ＯＰ１の入力側電圧（抵抗Ｒ２の入力側）をＶ１、演算抵抗Ｒ２，Ｒ４の中点電圧（ＯＰ１の負入力端子電圧）をＶ２、出力電圧ＶｏをＶｂとおくと、次の電圧関係になる。Ｖ２＝Ｖ１＋（Ｖｂ−Ｖ１）Ｒ２／（Ｒ２＋Ｒ４）＝Ｖ１＋（Ｖｂ−Ｖ１）。ここで、入力基準Ｖ１＝０、利得Ｒ４／Ｒ２＝ｋ、Ｖｂ＝Ｖｃｃ／２だから、上式のＶ２は、Ｖ２＝（Ｖｃｃ／２）／（ｋ＋１）となる。具体的な数値を例示すると、Ｖｃｃ＝５Ｖ、利得ｋ＝１００の場合、Ｖ２は約２５ｍＶとなるので、入力には−２５ｍＶの負電圧まで印加できる。
【００１６】
次に、増幅期間は、増幅器に正又は負のパルス入力電圧が印加されると、増幅器の出力電圧Ｖｏは、図２に示す如く、Ｖｂ＝Ｖｃｃ／２を基準にＶｏ（＋）、Ｖｏ（−）のように増幅される。
【００１７】
次段のＡ／Ｄ変換器は、Ｖｂを基準にＶｏ（＋）、Ｖｏ（−）を変換すればよい。ここで、スイッチＳＷ１のＯＮ期間とＯＦＦ期間は交互に発生し、その期間は短時間である。この点に注目すると、増幅器の諸動作条件、動作温度、電源変動ノイズ、オフセットドリフト、低周波ノイズなど、入力のパルス信号以外の条件はほぼ一定と見なし得る。したがって、それらのノイズの影響は補正され、高精度の増幅が可能である。換言すれば、Ｓ／Ｎ比が向上するので、単一極性の電源でも、前述のような±１０ｍＶ程度の微少入力電圧を安定して増幅でき、安価な回路構成、実装が可能になる。
【００１８】
主増幅器ＯＰ１の出力電圧を高利得積分器で負帰還制御し、ゼロから正側の最大振幅の半分、例えば、電源電圧Ｖｃｃ＝５Ｖの場合、その半分のＶｃｃ／２＝２．５Ｖにする。この結果、この正電圧は、主増幅器の入力側演算抵抗器及び出力側帰還抵抗器の直列抵抗によって分圧され、主増幅器の入力端子電圧も演算抵抗値によって決まる比率によって正電圧側にシフトする。したがって、入力演算抵抗を介して予め定めた負極性の入力が印加されても、主増幅器の入力端子電圧が負になることは無い。この主増幅器の入力端子電圧の電圧シフト量は、主増幅器出力電圧の最適値と演算抵抗比によって決まるので、常に利得を加味した最適で正確なレベルシフトバイアス電圧になる。
【００１９】
この実施例によれば、１）単一極性の電源で、ノイズやドリフトの影響を大幅に低減して、正負に亘る微少信号を高精度に増幅できる。また、２）微少抵抗のシャント抵抗を使用した増幅ができ、発熱が大幅に低減するので実装が容易で安価になる、３）過大信号ノイズ等によるＡ／Ｄ変換器のラッチアップが起きずシステムの信頼性が高まる。
【００２０】
次に、集積化回路で問題になる演算抵抗ばらつきの影響を低減する技術について説明する。これを演算抵抗の重み無しの直並列回路と呼ぶことにするが、主増幅器の入力側演算抵抗器及び出力側帰還抵抗器を、複数の単位抵抗器に分解して抵抗感度が特定の抵抗器に依存しないように重み無しの直並列回路に並べ替えて構成するものである。ここで、単位抵抗器は、理論的には複数種であっても良いが、実用上、回路設計条件が著しく複雑化するので、以下の具体例では１種類で説明する。
【００２１】
図３は、本発明に適用できる演算抵抗ばらつき影響低減技術の原理説明のための、重み無し抵抗接続の実施例回路図である。図３（Ａ）は、両端子ａ，ｂ間に低抵抗値を実現する場合の、等しい抵抗値を持つ単位抵抗Ｒ１〜Ｒ１０の並列接続回路である。図３（Ｂ）は、両端子ａ，ｂ間に高抵抗を実現する場合の、等しい抵抗値を持つ単位抵抗Ｒ１〜Ｒ１０の直列接続回路である。図３（Ｃ）は、両端子ａ，ｂ間に比較的単位抵抗値に近い中間的な抵抗値を実現する場合の、単位抵抗Ｒ１〜Ｒ９の直、並列接続回路である。ここで、重み無し抵抗接続と言う意味は、単位抵抗値のばらつきに対する抵抗値依存性が少なく、ばらつきの影響値が分割個数によって薄められる効果を有する接続法である。先ず、図３（Ａ），（Ｂ），（Ｃ）を用いて、最も単純な例として、１個の単位抵抗Ｒ１のみが＋５％だけ大きくばらついた場合を考える。図３（Ａ）では、端子ａｂ間の抵抗値はＲ／１０で、ばらつきは個数によって薄められ全体の影響は０．５％（５％／１０個）に低減する。図３（Ｂ）では、直列抵抗値は１０Ｒで同じく全体の影響は０．５％である。図３（Ｃ）の直並列回路の場合は、端子ａ，ｂ間全体の抵抗値はＲであるが、同様に影響値は約０．５６％（５％／９個）に低減されることが理解される。
【００２２】
この重み無し平均化効果を、もっと複雑で一般性のある検討例から導いた結論を述べると、「Ｎ個の抵抗が正、負ランダムにばらついた場合、正規分布と見なしたばらつきの影響値は、１／√Ｎに収斂して影響値が小さくなること」を見出している。詳しくは、加藤他：「１０ビットアナログデータ収集用ＭＯＳＬＳＩ」電子通信学会研究会資料ＥＤ８２−８１，ｐｐ．４３−５０（１９８２．１１．２６）に、多数の直列抵抗列の中間分圧点電圧利得（１／２からのばらつき）で検討、実証されている。換言すると、演算抵抗も複数抵抗の重み無し接続に分解できれば、ランダムな抵抗ばらつきが及ぼす利得ばらつき影響を大幅に軽減できることが分かった。図３（Ａ），（Ｂ），（Ｃ）の接続例では、何れもばらつきの確率的な影響は理論的に約１／３に低減される。
【００２３】
図４は、演算抵抗に前述の重み無し回路を用いた本発明の他の実施例による増幅回路図である。図４は、基本的に図１の構成、動作と同じであり、アンプＯＰ１を用いた差動増幅器、アンプＯＰ２等による積分器、スイッチＳＷ１、基準バイアス電圧源Ｖｂ等、図１と同一機能要素には同一符号をつけて重複説明は避ける。スイッチＳＷ１の制御動作も図２と同じである。図４において、入力演算抵抗Ｒ１，Ｒ２は、等しい抵抗値Ｒをもつｎ個の単位抵抗Ｒ１１〜Ｒ１ｎ及びＲ２１〜Ｒ２ｎからなる抵抗値Ｒ／ｎの並列抵抗で構成している。また、帰還抵抗Ｒ３，Ｒ４は、それぞれ等しい抵抗値Ｒをもつｍ個の単位抵抗Ｒ３１〜Ｒ３ｍ及びＲ４１〜Ｒ４ｍからなる抵抗値ｍＲの直列抵抗で構成している。この場合の利得は、ｍＲ／（Ｒ／ｎ）＝ｎｍである。具体例として、入力電圧１０ｍＶで出力電圧１Ｖを得る場合を述べると、利得を１００倍とすればよく、ｎ＝ｍ＝１０とすることにより、抵抗ばらつきの利得に対する低減効果の期待値は１√１０となり、約１／３である。
【００２４】
次に、演算抵抗の総数については、この実施例では、ｎ＝ｍ＝１０であるからブリッジ全体で４０個になる。一方、従来のように、抵抗の相対誤差（ばらつき）を管理する場合には同種、同寸法の抵抗を用いるとすれば、ブリッジの入力抵抗数は２個で済むが、帰還抵抗については、１００×２＝２００個必要である。従って、利得が大きい場合には本実施例の演算抵抗の構成によれば、所要抵抗数も少なく、経済的である。
【００２５】
図５は、本発明の増幅回路に論理インバータアンプを用いた他の実施例の電気回路図である。この図も、基本的に図１の構成、動作と同じであり、アンプＯＰ１を用いた差動増幅器、アンプＯＰ２等による積分器、スイッチＳＷ１等、図１と同一機能要素には同一符号をつけて重複説明は避ける。アンプＯＰ１は、信号電圧ＶＩを入力する高入力インピーダンスの正相増幅器を構成している。通常、市販の高精度オペアンプＩＣでは、差動増幅器ＯＰ１の入力段に近いところに、＋ｏｆｆ、−ｏｆｆのように専用のオフセット調整端子を有している場合が多く、このタイプの高精度オペアンプＩＣを用いたオフセット調整法である。この場合、平衡抵抗Ｒ６１とＲ６２の抵抗値は等しく、数１００ｋΩ程度である。
【００２６】
この実施例の特徴は、１）高精度の演算抵抗はＲ２、Ｒ４の２本で済む。２）オフセット調整に演算抵抗を介さないので高ループ利得の負帰還が可能である。ただし、３）差動入力は非対称になるので完全対称ブリッジ入力よりは少しＳ／Ｎ比は落ちる。しかし、低レベル低信号インピーダンス接地入力の場合は大差なく十分実用的である。
【００２７】
オフセット補正動作の出力電圧基準値には、これまでの外部電圧Ｖｂに代わって論理インバータアンプの入力閾値電圧（この場合は動作電圧Ｖｃｃの約１／２）を利用する。また、バイアス付与のオフセット補正の積分器出力電圧は、通常アンプＯＰ１が備えるべきオフセット補正端子−ｏｆｆ，＋ｏｆｆの一方を負帰還的に利用する。スイッチＳＷ１によるオフセット補正動作は図１の実施例と同じであるが、特徴としては、１）積分器アンプに論理インバータアンプを用いているので動作スピードが極めて速く（整定時間が一桁短い）、回路も小型になる。２）この場合、積分器の利得はオペアンプよりも小さいが、利得の高いオフセット補正端子（＋ｏｆｆ）を用いることで支障は無く、結局、回路を安価に構成可能である。
【００２８】
図６は、演算抵抗のばらつきの影響を軽減する本発明による増幅回路の他の実施例であり、複数利得を有する場合である。この図においても、基本的に図１と構成、動作は同じであり、同一機能要素には同一符号をつけて重複説明は避ける。この実施例では、２種類の利得を実現する演算抵抗器を有し、電子的に最適な利得に切り替えて使用できる。切り替えスイッチＳＷ２，ＳＷ３のいずれかをＯＮすることにより、トランジスタＱ１，Ｑ２又はＱ３，Ｑ４をＯＮして２種類の利得を切り替える。一組の入力側演算抵抗Ｒ１１，Ｒ２１は抵抗値Rをもつ単位抵抗の１０個並列で構成し、全抵抗値はそれぞれ０．１Ｒである。もう１つの組の入力側演算抵抗Ｒ１２，Ｒ２２は、３並列を３直列（Ｒ／３）×３＝Rとした回路である。他方、出力側の帰還抵抗Ｒ３１，Ｒ４１，及びＲ３２，Ｒ４２は、何れも単位抵抗の１０直列で、抵抗値は１０Ｒである。したがって、スイッチＳＷ２を閉じた時の利得は１０Ｒ／０．１Ｒ＝１００となり、スイッチＳＷ３を閉じた時の利得は１０Ｒ／Ｒ＝１０となって、複数の利得に対応できる。この場合、各単位抵抗値のばらつきが利得に及ぼす影響値は、約１／３（１／√１０及び１／√９）に低減する。
【００２９】
この実施例における積分器負帰還のスイッチ動作のように、増幅期間に先立つスイッチ切り替えを必要とする増幅回路においては、スイッチ動作に伴う過渡的な外乱の低減、時間短縮が、微少信号増幅精度向上、動作速度向上の両面で重要である。外乱の主な原因は、スイッチ駆動側の漏れ電荷と切り替え時の負荷変動である。
【００３０】
図７は、スイッチ動作に伴う過渡的外乱の低減、時間短縮を図った本発明の他の実施例による増幅回路図である。図７において、図６と同一機能要素には同一符号をつけて重複説明は避ける。主増幅器ＯＰ１の出力側（端子）Ｖｏは、出力分圧抵抗Ｒ５２、Ｒ５３（分圧器）を介してバッファアンプＯＰ３を介した動作基準バイアス電圧源Ｖｂに接続している。バッファアンプＯＰ３の正相入力には、電源電圧Ｖｃｃを抵抗Ｒ７，Ｒ８で分圧した電圧Ｖｂが供給されている。
【００３１】
さて、出力分圧抵抗Ｒ５２、Ｒ５３の分圧点には積分器入力スイッチ（トランジスタ）Ｑ５及びそのペアースイッチＱ６のソース電極が接続されている。スイッチＱ５のドレン側は、積分入力抵抗Ｒ５１に接続され、スイッチＱ６は積分抵抗Ｒ５１と値が同じダミー抵抗Ｒ５４を介し基準バイアス電圧源Ｖｂに接続されている。スイッチＱ６はスイッチＱ５と同寸法の相補動作ダミースイッチであり、駆動インバータＩＮＶ１により、ＯＮ，ＯＦＦが互いに逆になるように相補駆動される。
【００３２】
すなわち、動作は、積分帰還時の信号ＳＷ１が“Ｈ”になるとスイッチＱ５はＯＮになり、ＯＰ１の出力から積分器入力へ電流Ｉｉが流れる。この時、スイッチＱ５のドレン、ソース側にはゲート側から極めて小さな駆動ノイズ電荷が注入されるが、ＯＰ１の出力側はＲ５２で制限され、また、Ｒ５１でも制限される。同時にスイッチＱ６は”Ｌ”方向であり、スイッチＱ５の駆動ノイズ電荷の注入と逆方向の電荷となって相殺するので、結果的に駆動ノイズ電荷注入は無視できる程度に低減する。次に、信号ＳＷ１が“Ｌ”に反転すると、スイッチＱ５はＯＦＦ、Ｑ６がＯＮするので、積分器入力はＯＦＦ（積分ホールド状態）し、同じ電流ＩｉはＱ６，Ｒ５４を介して基準バイアス電圧源Ｖｂ側へ転流する。したがって、ＯＰ１の負荷電流は、スイッチの開閉状態に依らず実質一定で変化せず、ＯＰ１の外乱が無くなる。スイッチＱ５，Ｑ６の駆動によるノイズ電荷の相殺も、前述とは逆の関係で相殺される。なお、駆動ノイズ電荷の相殺効果は、出力電圧変化が常に大きい場合より小さい場合が高いので、分圧は好ましい。
【００３３】
この実施例の回路の積分器入力電流Ｉｉは、抵抗分圧比をｋ、スイッチのＯＮ抵抗をＲｏｎとすると、Ｉｉ＝ｋ（Ｖ０−Ｖｂ）／（Ｒ５１＋Ｒｏｎ）で表せるが、積分器入力電流Ｉｉは、分圧無しの直接入力とほぼ同じになるように定数を決める。しかし、好ましい分圧範囲は１／３〜１／１０である。
【００３４】
この実施例で実現している効果を列挙すると下記のようになる。
【００３５】
１）抵抗による分圧と直列抵抗抑制により、駆動ノイズの相殺効果が高まり、微少増幅時の精度を高くできる。
【００３６】
２）相補転流回路により、ループの外乱が大幅に低減し、動作（整定）が高速となる。
【００３７】
３）出力の分圧により、通常数１００キロΩ〜ＭΩ程度の積分抵抗を等価的に小さくでき、回路が小型になり、製造し易く経済的である。
【００３８】
次に、本発明を適用したドライバ集積回路について述べる。
【００３９】
図８は、本発明の一実施例によるドライバ集積回路とそれを適用したインバータモータ制御回路のブロック図である。ドライバ集積回路１００と、これを制御線２１５を介して制御するマイクロプロセッサ（以下ＭＰＵと略称）２００と、ドライバ集積回路１００の制御出力線１１２を介して接続された制御対象インバータ３００及びモータ４００を備えている。また、インバータ主回路のモータ電流検出線１５０に挿入された低抵抗のシャント抵抗１５５が図示のように接続されている。ＭＰＵ２００は、アナログ／ディジタル（Ａ／Ｄ）変換器２５０を内蔵しており、Ａ／Ｄ変換器２５０は、基準電源端子２５５、信号入力端子２５１を有し、それぞれドライバ集積回路１００から電源及び電圧信号が供給される。ドライバ集積回路１００は、電源端子１１５からライン１１５に供給される電圧１５Ｖで動作する。内部には、出力ドライバ１１０と、１５Ｖから内部回路電圧Ｖｃｃを発生するスイッチング電源１２０と、内部論理回路１４０、及び前述実施例に基く増幅回路１３０等を内蔵している。
【００４０】
スイッチング電源１２０は、その出力端子１２５に精度の良い電圧を発生するもので、出力端子１２６を介してＡ／Ｄ変換器２５０の基準電圧源を供給している。このスイッチング電源１２０は、ライン１２７を通して、切り替え端子１２８からの指示に応じた電圧例えば、５Ｖ又は３．３Ｖ等に切り替えて供給できる。他方、増幅回路１３０は、シャント抵抗１５５に発生する正負のパルス電圧信号を信号入力端子１３１，１３２を通して入力し、これまで述べたように、レベルシフトして単一極性で増幅する。その出力は、端子１３３を介してＡ／Ｄ変換器２５０の入力端子２５１に供給される。
【００４１】
この実施例においては、増幅回路１３０の電源１２５の電圧Ｖｃｃと、Ａ／Ｄ変換器２５０の基準電圧が等しいということが重要である。すなわち、増幅回路１３０の入力信号の大小、ノイズの大小に拘わらずＡ／Ｄ変換器２５０の入力電圧は、基準電圧より小さいという関係を保ち過負荷になることは無い。したがって、利点としては、別々の電圧の場合に必要な過大振幅防止リミッタが不要になり、原理的の過大振幅にならないので、常にラッチアップフリーであり、信号インターフェースの信頼性が高くなる。これは振幅制限、電圧リミッタの設計が困難な低電圧動作Ａ／Ｄ変換器の場合に特に有利である。また、電源の種類も少なくできるので実装も容易になり、コストも低減される。
【００４２】
本実施例の効果を列挙すれば次の通りである。
【００４３】
１）増幅回路１３０は、ノイズやドリフトの影響を大幅に低減し、単一極性電源で微少信号を高精度に増幅できるため、出力ドライバ１１０と一緒に集積でき、小型化を図ることができる。
【００４４】
２）演算抵抗の重み無しの直並列回路を採用した場合には、集積回路の演算抵抗のばらつき影響が大幅に低減するので回路が高精度かつ高歩留まりになり安価にできる。
【００４５】
３）微少抵抗のシャント抵抗を使用した増幅ができ発熱が大幅に低減するので、実装が容易で安価になる。
【００４６】
４）過大信号ノイズ等によるＡ／Ｄ変換器のラッチアップが起きず、システムの信頼性が高まる。
【００４７】
以上の実施例によれば、主増幅器の入力信号が零の期間に高利得積分器を接離するスイッチをＯＮし、主増幅器の出力電圧を積分器の負帰還制御により所定のレベルへシフトバイアスする。この後、速やかにスイッチをＯＦＦして、主増幅器に入力信号電圧を印加し、これを増幅することにより、スイッチを開く直前には、ノイズ、ドリフト成分は除去され、入力信号電圧分のみが正確に増幅され、微小入力電圧の高精度増幅が達成される。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施例による増幅回路の電気回路図。
【図２】本発明の一実施例による増幅回路の入出力電圧波形図。
【図３】本発明に適用できる重み無し抵抗接続の実施例回路図。
【図４】重み無し抵抗回路を用いた本発明の他の実施例による増幅回路図。
【図５】本発明の増幅回路に論理インバータアンプを用いた実施例の電気回路図。
【図６】複数利得を有し、重み無し抵抗回路を用いた本発明の実施例増幅回路図。
【図７】過渡的外乱の低減、時間短縮を図った本発明の他の実施例増幅回路図。
【図８】本発明の一実施例によるドライバ集積回路とモータ制御回路ブロック図。
【符号の説明】
【００４９】
Ｒｓ…シャント抵抗、Ｉｉ…被検出電流、Ｖｉ…入力電圧、ＯＰ１…主演算増幅器、Ｒ１，Ｒ２…入力演算抵抗、Ｒ３，Ｒ４…帰還演算抵抗、ＯＰ２…高利得積分器を構成する演算増幅器、Ｒ５…積分抵抗、Ｃ１…積分コンデンサ、ＳＷ１…スイッチ、Ｖｏ…出力端子、Ｖｂ…バイアス電圧源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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