(57)【要約】  【解決手段】  第１のコイル形成用導体４ｂ，４ｄ，４ｆと第２のコイル形成用導体４ａ，４ｃ，４ｅとの間で各絶縁体層を介して分布容量を形成し、その和でもって第１の容量を形成するとともに、信号ラインの入力となる端子２ａ及び信号ラインの出力となる端子２ｉの間にインダクタンスを形成することによって、フィルタ特性を得る。この構造において、第１のコイル形成用導体４ｂ，４ｄ，４ｆ及び／又は第２のコイル形成用導体４ａ，４ｃ，４ｅの導電率が５×１０4[S/m]から１０6[S/m]となるようにすることにより、インダクタンスの抵抗成分を増大させている。  【効果】共振が抑制され、入力側からみたインピーダンスと出力側から見たインピーダンスの値を広い周波数にわたって近づけることができる。【選択図】        図２
2005079883.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁体層に形成されたコイル形成用導体を有し、
各絶縁体層を積層した状態で、前記コイル形成用導体同士が電気的に接続され、
前記コイル形成用導体の両端が信号ラインの入力及び出力として端面に延出され、
前記コイル形成用導体が絶縁体層の容量を介して接地され、
前記コイル形成用導体の導電率が５×１０4[S/m]から１０6[S/m]までの値をとることを特徴とするフィルタ素子。
【請求項２】
複数の絶縁体層に１層おきに交互に形成された第１のコイル形成用導体および第２のコイル形成用導体を有し、
各絶縁体層を積層した状態で、前記１層おきに形成された第１のコイル形成用導体同士が電気的に接続され、
各絶縁体層を積層した状態で、前記１層おきに形成された第２のコイル形成用導体同士が電気的に接続され、
前記第１のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、
前記第１のコイル形成用導体と第２のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第１の容量を形成し、
前記第２のコイル形成用導体を直接接地又は絶縁体層の第２の容量を介して接地し、
前記第１のコイル形成用導体及び／又は第２のコイル形成用導体の導電率が５×１０4[S/m]から１０6[S/m]までの値をとることを特徴とするフィルタ素子。
【請求項３】
前記信号ラインの入力となる端子及び信号ラインの出力となる端子が概略同じ形状である請求項１又は請求項２記載のフィルタ素子。
【請求項４】
前記コイル形成用導体が、Ａｇを主成分とする導体からなる請求項１記載のフィルタ素子。
【請求項５】
前記第１のコイル形成用導体及び／又は第２のコイル形成用導体が、Ａｇを主成分とする導体からなる請求項２記載のフィルタ素子。
【請求項６】
前記コイル形成用導体が形成された絶縁体層の間に介在される絶縁体層に、上下層接続用導体が形成されている請求項１記載のフィルタ素子。
【請求項７】
前記コイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続されていることを特徴とする請求項６記載のフィルタ素子。
【請求項８】
第１のコイル形成用導体同士は絶縁体層中のビア導体で接続され、第２のコイル形成用導体同士は絶縁体層中のビア導体で接続されていることを特徴とする請求項２記載のフィルタ素子。
【請求項９】
前記第１のコイル形成用導体が形成された絶縁体層、及び第２のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体が形成されている請求項２記載のフィルタ素子。
【請求項１０】
前記第１のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続され、また、前記第２のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続されていることを特徴とする請求項９記載のフィルタ素子。
【請求項１１】
請求項１〜請求項１０のいずれかに記載のフィルタ素子を搭載していることを特徴とする電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層された絶縁体層に形成された導体パターンのインダクタンスとキャパシタンスの並列共振及び直列共振を利用して、特定周波数で所定の減衰量が得られるフィルタ素子及びそのフィルタ素子を用いた電子モジュールに関するものである。
【背景技術】
【０００２】
従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、この周回コイルのインダクタンスと、周回コイルと絶縁体層に形成した導電パターンとの間に形成されるキャパシタンスとを利用することにより、積層型フィルタ素子を実現した例が知られている。
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている（例えば、特許文献１参照）。このフィルタ素子は、素子の中に２重コイルＬ１、Ｌ２を形成し、コイルＬ１の両端に信号の入力端子と出力端子をそれぞれ設け、コイルＬ２をグランドに接続し、コイルＬ１のインダクタンスと、コイルＬ１、コイルＬ２間の分布定数容量を用いて、ローパスフィルタとしたものである。
【０００３】
この構造のローパスフィルタは、各部の容量やインダクタンスを適切に調整することにより、特定周波数（カットオフ周波数）で所定の減衰量が得られる。
【特許文献１】特開平04-2108号公報
【特許文献２】特開2001-53571号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このフィルタ素子は、配線の構造上、入力側からみたインピーダンスと出力側から見たインピーダンスが異なり、使用する際は入力側と出力側と区別する必要がある。フィルタの入力と出力を逆に使用した場合、フィルタの前又は後に接続されるデバイスとのマッチング条件が変化し、周波数によって減衰特性が劣化することがある。
したがって、従来のフィルタ素子では入力端子と出力端子を識別する必要があるため、方向を表示するためのマーキングが必要である。このため、実装工程、梱包工程などにおいて、マーキングのためのコスト増を招くという問題があった。
【０００５】
本発明の目的は、フィルタ素子としての特性を損なうことなく、入力端子から見たインピーダンスの周波数特性と出力端子から見たインピーダンスの周波数特性とを近づけることにより、入力端子と出力端子を区別する必要のないフィルタ素子及び電子モジュールを提供することである。
【課題を解決するための手段】
【０００６】
本発明のフィルタ素子は、複数の絶縁体層に形成されたコイル形成用導体を有し、各絶縁体層を積層した状態で、前記コイル形成用導体同士が電気的に接続され、前記コイル形成用導体の両端が信号ラインの入力及び出力として端面に延出され、前記コイル形成用導体が絶縁体層の容量を介して接地され、前記コイル形成用導体の導電率が５×１０4[S/m]から１０6[S/m]までの値をとることを特徴とする。Ｓはジーメンスであり、Ω（オーム）の逆数である。
【０００７】
また、本発明のフィルタ素子は、複数の絶縁体層に１層おきに交互に形成された第１のコイル形成用導体および第２のコイル形成用導体と、各絶縁体層を積層した状態で、前記１層おきに形成された第１のコイル形成用導体同士が電気的に接続され、各絶縁体層を積層した状態で、前記１層おきに形成された第２のコイル形成用導体同士が電気的に接続され、前記第１のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、前記第１のコイル形成用導体と第２のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第１の容量を形成し、前記第２のコイル形成用導体を直接接地又は絶縁体層の第２の容量を介して接地し、前記第１のコイル形成用導体及び／又は第２のコイル形成用導体の導電率が５×１０4[S/m]から１０6[S/m]までの値をとることを特徴とする。
【０００８】
以下、前記「第１のコイル形成用導体」、「第２のコイル形成用導体」を総称して「コイル形成用導体」ということがある。
このようなフィルタ素子では、前記コイル形成用導体によって、信号ラインの入力となる端子及び信号ラインの出力となる端子の間にインダクタンスを形成し、絶縁体層の容量を介して分布容量を形成することによって、フィルタ特性を得ることができる。
【０００９】
さらに、コイル形成用導体の導電率が５×１０4から１０6[S/m]となるようにすることにより、コイルの抵抗成分が増大する。この結果、共振・反共振が抑制され、入力側からみたインピーダンスと出力側から見たインピーダンスの値を広い周波数にわたって近づけることができる。
本発明のフィルタ素子では、入出力側から見たインピーダンスの値をほぼ等しくできるので、外部回路に接続するための信号ラインの入力となる端子及び信号ラインの出力となる端子を識別する必要がなくなる。したがって、これらの端子を概略同じ形状にすることができ、従来のフィルタ素子のような方向を表示するためのマーキングも不要となり、実装工程、梱包工程などにおける設備負担増とコスト増を避けることができる。
【００１０】
なお、前記コイル形成用導体は、例えばＡｇを主成分とする導体で構成することができる。
本発明のフィルタ素子は、前記コイル形成用導体が、１つおきの絶縁体層に形成され、これらの間に介在される絶縁体層に、上下層接続用導体が形成された構造を採用することができる。
【００１１】
この場合、コイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続することができる。
なお、コイル形成用導体を２種類備える場合は、前記第１のコイル形成用導体同士を、絶縁体層中のビア導体で電気的に接続し、第２のコイル形成用導体同士を、絶縁体層中のビア導体で電気的に接続する構造を採用することができる。
【００１２】
また、コイル形成用導体を２種類備える場合は、前記第１のコイル形成用導体が形成された絶縁体層、及び第２のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体が形成された構造を採用することができる。
このように上下層接続用導体を形成する場合は、前記第１のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続し、前記第２のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続することができる。
【００１３】
以上のようなビア導体で接続する構造を採用すれば、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フィルタ素子の小型化が容易となる。
本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。
【発明の効果】
【００１４】
以上のように、本発明においては、入力端子から見たインピーダンスと出力端子から見たインピーダンスとを近づけることができるため、入力端子と出力端子を逆にした場合でも、反射特性の差により外部回路が誤動作するなどの問題がない。したがって広い周波数にわたって急峻な減衰特性を有する、使いやすいフィルタ素子を実現させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のノイズフィルタを図面に基づいて詳説する。
図１は本発明のフィルタ素子の外観斜視図である。また、図２は同フィルタ素子のＸ−Ｘ線断面図であり、図３は誘電体セラミック層の積層構造を示す分解斜視図となる。
本発明のフィルタ素子は、図１に示すように、複数の誘電体セラミック層で構成されたセラミック積層体１と、その外表面に形成された信号ラインの入力端子２ａと、出力端子２ｉと、ＧＮＤラインの端子３とで構成されるチップ部品である。
【００１６】
セラミック積層体１は、図２に示すように、一番下に位置する誘電体セラミック層１ａから一番上に位置する誘電体セラミック層１ｉまで、９層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、９層に限定されるものではない。
本発明のフィルタ素子には、２つのコイルＬ１、コイルＬ２が形成され、それらの間に容量が形成されている。コイルＬ１を構成するコイル形成用導体を「第１種コイル形成用導体」といい、コイルＬ２を構成するコイル形成用導体を「第２種コイル形成用導体」という。
【００１７】
このフィルタ素子は、第１種コイル形成用導体が配列されている誘電体セラミック層と、第２種コイル形成用導体が配列されている誘電体セラミック層とが交互に積層された構造となる。したがって、第１種コイル形成用導体と、第２種コイル形成用導体とは、誘電体セラミック層に、互いに一層おきに配列される。
フィルタ素子の構造を以下に説明する。図２及び図３を参照して、一番下の誘電体セラミック層１ａには、ＧＮＤ導体３ａが形成され、このＧＮＤ導体３ａから二方に端子が出て、それらが前記ＧＮＤ端子３に接続している。また、誘電体セラミック層１ａには入力端子２ａにつながる入力用導体２ｂが形成されている。
【００１８】
次の誘電体セラミック層１ｂには、第２種コイル形成用導体４ａが形成され、かつ上下層接続用導体２ｃが第２種コイル形成用導体４ａと分離して形成されている。第２種コイル形成用導体４ａは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ２のインダクタンスの一部を構成する。上下層接続用導体２ｃは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ａの入力用導体２ｂと、上の誘電体セラミック層１ｃの第１種コイル形成用導体４ｂとを接続する。
【００１９】
次の誘電体セラミック層１ｃには、第１種コイル形成用導体４ｂが形成され、かつ上下層接続用導体２ｄが第１種コイル形成用導体４ｂと分離して形成されている。第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係は、下の第２種コイル形成用導体４ａと上下層接続用導体２ｃとの位置関係と逆になっている。第１種コイル形成用導体４ｂは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。信号は、下の誘電体セラミック層１ｂの上下層接続用導体２ｃにより概略１／４ターンされるので、前記第１種コイル形成用導体４ｂの３／４ターンと併せて、ほぼ１ターン周回することになる（以下同様）。上下層接続用導体２ｄは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｂの第２種コイル形成用導体４ａと、上の誘電体セラミック層１ｄの第２種コイル形成用導体４ｃとを接続する。信号は上下層接続用導体２ｄにより概略１／４ターンされるので、前記第２種コイル形成用導体４ａの３／４ターンと併せて、ほぼ１ターン周回することになる（以下同様）。
【００２０】
次の誘電体セラミック層１ｄには、第２種コイル形成用導体４ｃが形成され、かつ上下層接続用導体２ｅが形成されている。第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係は、下の第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係と逆になっている。したがって、さらに下の第２種コイル形成用導体４ａと上下層接続用導体２ｃとの位置関係と同じ向きになっている。第２種コイル形成用導体４ｃは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。上下層接続用導体２ｅは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｃの第１種コイル形成用導体４ｂと、上の誘電体セラミック層１ｅの第１種コイル形成用導体４ｄとを接続する。
【００２１】
次の誘電体セラミック層１ｅには、第１種コイル形成用導体４ｄが形成され、かつ上下層接続用導体２ｆが形成されている。第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係は、下の第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係と逆になっている。したがって、さらに下の第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係と同じ向きになっている。第１種コイル形成用導体４ｄは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。上下層接続用導体２ｆは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｄの第２種コイル形成用導体４ｃと、上の誘電体セラミック層１ｆの第２種コイル形成用導体４ｅとを接続する。
【００２２】
次の誘電体セラミック層１ｆには、第２種コイル形成用導体４ｅが形成され、かつ上下層接続用導体２ｇが形成されている。第２種コイル形成用導体４ｅと上下層接続用導体２ｇとの位置関係は、下の第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係と逆になっている。したがって、さらに下の第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係と同じ向きになっている。第２種コイル形成用導体４ｅは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。上下層接続用導体２ｇは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｅの第１種コイル形成用導体４ｄと、上の誘電体セラミック層１ｇの第１種コイル形成用導体４ｆとを接続する。
【００２３】
次の誘電体セラミック層１ｇには、第１種コイル形成用導体４ｆが形成され、かつ上下層接続用導体２ｈが形成されている。第１種コイル形成用導体４ｆと上下層接続用導体２ｈとの位置関係は、下の第２種コイル形成用導体４ｅと上下層接続用導体２ｇとの位置関係と逆になっている。したがって、さらに下の第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係と同じ向きになっている。第１種コイル形成用導体４ｆは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。上下層接続用導体２ｈは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｆの第２種コイル形成用導体４ｅと接続されている。
【００２４】
一番上の誘電体セラミック層１ｈには、出力端子２ｉにつながる出力用導体２ｉが形成されている。出力用導体２ｉは、平面図示でフック状をしており、信号を略半周させる。
最後に誘電体セラミック層１ｈの上に、保護用の誘電体セラミック層１ｉ（図３には示していない）が積層される。
なお、誘電体セラミック層間は、誘電体セラミック層を貫くようにビア導体（図３で模式的に細線で示している）５ａ〜５ｇが設けられ、入力用導体２ｂ、上下層接続用導体２ｃ、第１種コイル形成用導体４ｂ、上下層接続用導体２ｅ、第１種コイル形成用導体４ｄ、上下層接続用導体２ｇ、第１種コイル形成用導体４ｆ、出力用導体２ｉが、これらのビア導体５ａ〜５ｇを介して接続される。したがって、入力端子２ａと出力端子２ｉとの間が、これらの第１種コイル形成用導体、ビア導体、上下層接続用導体によって直列に接続されることになる。これらの部材によってコイルＬ１を構成する。
【００２５】
さらに、誘電体セラミック層間には、誘電体セラミック層を貫くようにビア導体（図３で模式的に細線で示している）６ａ〜６ｅが設けられている。ビア導体６ａ〜６ｅによって、第２種コイル形成用導体４ａ、上下層接続用導体２ｄ、第２種コイル形成用導体４ｃ、上下層接続用導体２ｆ、第２種コイル形成用導体４ｅ、上下層接続用導体２ｈが直列に接続される。これらの第２種コイル形成用導体、ビア導体、上下層接続用導体は、コイルＬ２を構成する。
【００２６】
本発明で特徴的なことは、第１種コイル形成用導体４ｂ，４ｄ，４ｆ、第２種コイル形成用導体４ａ，４ｃ，４ｅ、ビア導体５ａ〜５ｇ、ビア導体６ａ〜６ｅがＡｇなどを主成分とする導体材料によって構成されていることである。導体材料の成分構成は、その導電率が５×１０4から１０6[S/m]となるように選ばれている。具体的には、Ａｇが６０〜９０重量％、Ｐｄが１０〜４０重量％からなるものである。また、Ａｇ，Ｎｉ，Ｐｄ，Ｐｔ，Ｔｉ，Ｒｅのうち少なくとも２種を含む合金又はそれらの混合物であってもよい。
【００２７】
端子電極２ａ，２ｉは、Ａｇを主成分とする下地導体及びその表面に形成されたＮｉメッキや半田メッキなどの層から構成される。
コイルＬ２は、いずれの端子とも接続されないで浮遊しており、前記入力端子２ａと出力端子２ｉとの間に構成されたコイルＬ１との間で容量Ｃ１を形成し、ＧＮＤ導体３ａとの間で容量Ｃ２を形成する。容量Ｃ１は、第１種コイル形成用導体と第２種コイル形成用導体との間でそれぞれ形成される容量（分布容量という）の和となる。
【００２８】
図４は、以上のフィルタ素子の等価回路図である。フィルタ素子は、以上のような構造であるから、９層の積層構造の中に３回半巻きのコイルＬ１と、３回巻きのコイルＬ２が形成される。そして、図４に示されるように、コイルＬ１とコイルＬ２との間に、分布容量が形成され、その和が容量Ｃ１となり、コイルＬ２と接地との間に容量Ｃ２が形成される。このようにして形成された容量Ｃ１，Ｃ２は、図２のハッチング部分Ｃ１，Ｃ２にそれぞれ表わされている。ハッチング部分Ｃ１は、第１種コイル形成用導体４ｂ，４ｄ，４ｆと第２種コイル形成用導体４ａ，４ｃ，４ｅとの間に形成された分布容量の総和である容量Ｃ１を表し、ハッチング部分Ｃ２は、第２種コイル形成用導体４ａとＧＮＤ導体３ａとの間に形成された容量Ｃ２を表している。
【００２９】
以上の構成により、信号ラインの入力端子２ａと、出力端子２ｉとの間に、前記第１種コイル形成用導体４ｂ，４ｄ，４ｆ等によって形成されたコイルＬ１が存在し、このコイルＬ１と、第２種コイル形成用導体４ａ，４ｃ，４ｅ等によって形成されたコイルＬ２との間に容量が形成され、さらにコイルＬ２とＧＮＤラインとの間に容量が形成される。したがって、ＬＣからなるローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。
【００３０】
なお、以上のコイルＬ２は、いずれの端子とも接続されないで浮遊していたが、ビア導体を設けて、第２種コイル形成用導体４ａをＧＮＤ導体３ａに接続して。コイルＬ２を直接接地する構造とすることも可能である。
次に、以上のフィルタ素子の製法を簡単に説明する。
誘電体セラミック層１ａ〜１ｉの原料は、アルミナ（Ａｌ2Ｏ3），チタン酸バリウム（ＢａＴｉＯ3），二酸化チタン（ＴｉＯ2）等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。
【００３１】
第１種コイル形成用導体４ｂ，４ｄ，４ｆ、第２種コイル形成用導体４ａ，４ｃ，４ｅ、ＧＮＤ導体３ａ、各接続ビア導体５ａ〜５ｇ、６ａ〜６ｅは、Ａｇなどを主成分とする導電材料によって構成する。
入出力端子２ａ，２ｉとＧＮＤラインの端子３は、Ａｇを主成分とする下地導体及びの表面に付着したＮｉメッキや半田メッキなどの層から構成される。
【００３２】
まず、前記誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。
このビアホール付きのグリーンシートに、第１種コイル形成用導体４ｂ，４ｄ，４ｆ、第２種コイル形成用導体４ａ，４ｃ，４ｅ、ＧＮＤ導体３ａを形成するために、Ａｇを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
【００３３】
それを９００℃前後で焼成することで、図１に示したような直方体形状のセラミック積層体１を作成する。さらにＡｇを主成分とする導体ペーストを用いて、印刷方式又はＤＩＰ方式により、入出力端子２ａ，２ｉとＧＮＤ端子３を、セラミック積層体１の表面に形成する。これらの入出力端子２ａ，２ｉとＧＮＤ端子３を焼き付け処理し、Ｎｉ、半田メッキを施すことにより、フィルタ素子チップが作製される。
【００３４】
以上に説明したフィルタ素子は、各絶縁体層を積層した状態で、１層おきに形成された第１種コイル形成用導体４ｂ，４ｄ，４ｆが、中間の層に形成された上下層接続用導体２ｅ，２ｇを介して接続され、１層おきに形成された第２種コイル形成用導体４ａ，４ｃ，４ｅが、中間の層に形成された上下層接続用導体２ｄ，２ｆを介して接続されていた。
しかし、上下層接続用導体を省略して、１層おきに形成された第１種コイル形成用導体４ｂ，４ｄ，４ｆを直接、ビア導体によって接続し、１層おきに形成された第２種コイル形成用導体４ａ，４ｃ，４ｅを直接、ビア導体によって接続することもできる。
【００３５】
図５は、このようなコイル形成用導体をビア導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。図３に示したものと同一の部材には同一の符号を付し、重複説明は省略するが、図３と相違するところは、入力用導体２ｂと第１種コイル形成用導体４ｂを接続するビア導体７ａが設けられ、第１種コイル形成用導体４ｂと４ｄとを接続するビア導体７ｂが設けられ、第１種コイル形成用導体４ｄと４ｆとを接続するビア導体７ｃが設けられていることと、第２種コイル形成用導体４ａと４ｃとを接続するビア導体８ａが設けられ、第２種コイル形成用導体４ｃと４ｅとを接続するビア導体８ｂが設けられていることである。
【００３６】
これらのビア導体７ａ〜７ｃ，８ａ，８ｂは、二層に重なった誘電体セラミック層を貫通した状態でコイル形成用導体を接続しなければならない。たとえば入力用導体２ｂと第１種コイル形成用導体４ｂを接続するビア導体７ａは、誘電体セラミック層１ｂ，１ｃをまたがることになる。このため、フィルタ素子の製造にあたっては、２枚のグリーンシートが重なった状態で、これらのグリーンシートの同一位置になるようにビアホールをそれぞれ形成し、導体ペーストを上下のビアホールにまたがって埋め込む必要がある。
【００３７】
また、１層おきに交互に形成されたコイル形成用導体において、ビア導体に接続されるＨ脚の両下端の接続点は、平面視して同じ位置になると、ビア導体を斜めに形成しない限り、周回コイルを構成することができなくなる。ビア導体を斜めに形成することは困難であるので、図５の実施形態では、コイル形成用導体の接続点の位置Ｅ１，Ｅ２，Ｅ３を少しずつずらしている。これによって、ビア導体を垂直に形成しながら、かつ、周回コイルを構成することができる。
【００３８】
このように、図５のフィルタ素子においては、上下層接続用導体を省略できるので、導体の印刷パターンの形状を簡単にすることができ、誘電体セラミック層の面積を小さくすることができる。
一方、図３のように上下層接続用導体を用いる場合は、コイル形成用導体の接続点の位置を各層同一位置に形成することができるので、コイル形成用導体のパターンが同一になり、パターンを印刷するためのマスクの数を減らすことができ、低価格化に有効である。
【００３９】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではなく、本発明の範囲内で種々の変更を施すことが可能である。
例えば、１種類のコイル形成用導体のみを用いて、積層構造の中に周回コイルを形成する場合でも、本発明を適用することができる。図７に、１種類のコイル形成用導体のみを用いた構造を示す。この図によれば、８層の積層構造１ａ〜１ｈの中に、１種類のコイル形成用導体１２ｃ，１２ｅ，１２ｇ，１２ｈと上下層接続用導体１２ｂ，１２ｄ，１２ｆを用いて、３回半巻きの周回コイルを形成している。なお、１４ａ〜１４ｃは、中間容量を形成するための浮遊導体である。
【００４０】
この場合においても、コイル形成用導体１２ｃ，１２ｅ，１２ｇ，１２ｈ、上下層接続用導体１２ｂ，１２ｄ，１２ｆを、Ａｇなどを主成分とする導体材料によって構成し、その導電率が５×１０4から１０6[S/m]となるように選べば、コイルの抵抗成分を増大させることができる。この結果、共振・反共振が抑制され、入力側からみたインピーダンスの値と、出力側から見たインピーダンスとの値を広い周波数にわたって近づけることができる。
【００４１】
このようなフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。
【実施例】
【００４２】
このようにして作製した、図１〜図３の構造のフィルタ素子の入出力インピーダンス特性を評価するために、電磁場解析のシミュレーションを行った。
フィルタ素子内部の導体材料の導電率が
（ａ）５．８×１０7[S/m]
（ｂ）５．８×１０6[S/m]
（ｃ）５．８×１０5[S/m]
（ｄ）５．８×１０4[S/m]
の場合について、入力側から見たときの反射係数Ｓ11と、出力側から見たときの反射係数Ｓ22とを、周波数０．１ＧＨｚから６ＧＨｚの範囲で、スミス図表に表した。
【００４３】
その結果を図６に示す。スミス図表の値は５０Ωで規格化している。周波数０．１ＧＨｚでは、反射係数Ｓ11，Ｓ22とも、スミス図表の中心にあり、およそ５０Ωであることが分かる。周波数を増加させていくと、反射係数Ｓ11，Ｓ22はそれぞれ右回りのループを描きながら図表の中心から離れていく。図表の中心から左側にある場合にはインピーダンスは小さく、右側にある場合にはインピーダンスは大きくなっている。入力側から見たインピーダンスと出力側から見たインピーダンスの理想的な状態は、Ｓ11とＳ22が図表の中心（５０Ω）付近から変化しないことである。しかし、広い周波数範囲にわたってこの状態を実現することはきわめて困難である。次に望ましいことは、Ｓ11とＳ22の軌跡が図表の左側に偏っていることである。軌跡が中心より右側に大きく膨らむ状態では、インピーダンスが非常に大きくなる。
【００４４】
図６の解析によれば、本発明の範囲外である図６（ａ）（ｂ）では、Ｓ22が図表の中心よりかなり右側に膨らんでおり、Ｓ11とのインピーダンスの差が桁違いに大きくなっている。
一方、本発明の範囲内の図６（ｃ）（ｄ）では、Ｓ11，Ｓ22ともに図表の左側（点線で囲んで領域Ｇ）に入っており、入力側から見たインピーダンスと出力側から見たインピーダンスは、ともに低インピーダンスで、それらの違いはかなり小さい。
【００４５】
以上のように、本発明の構造により、入力側からみたインピーダンスと出力側から見たインピーダンスの値を広い周波数にわたって近づけることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明のフィルタ素子の外観斜視図である。
【図２】本発明のフィルタ素子の断面図である。
【図３】誘電体セラミック層を積層構成したときの構造斜視図である。
【図４】本発明のフィルタ素子の等価回路図である。
【図５】上下層接続用導体を省略して、１層おきに形成された第１種コイル形成用導体を直接ビア導体によって直接接続し、１層おきに形成された第２種コイル形成用導体を直接ビア導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。
【図６】本発明の範囲外のフィルタ素子（ａ）（ｂ）及び本発明のフィルタ素子（ｃ）（ｄ）について、入力側から見たときの反射係数Ｓ11と、出力側から見たときの反射係数Ｓ22とを、周波数０．１ＧＨｚから６ＧＨｚの範囲で、スミス図表に表した線図である。
【図７】１種類のコイル形成用導体のみを用いた本発明のフィルタ素子の外観斜視図である。
【符号の説明】
【００４７】
１  セラミック積層体
１ａ〜１h  誘電体セラミック層
２ａ  入力端子
２c〜２h  上下層接続用導体
２ｉ  出力端子
３  ＧＮＤ端子
４ｂ，４ｄ，４ｆ  第１種コイル形成用導体
４ａ，４ｃ，４ｅ  第２種コイル形成用導体
５ａ〜５g  ビア導体
６ａ〜６e  ビア導体
７ａ〜７ｃ  ２層貫通ビア導体
８ａ，８ｂ  ２層貫通ビア導体
１２ｃ，１２ｅ，１２ｇ，１２ｈ  コイル形成用導体
１２ｂ，１２ｄ，１２ｆ  上下層接続用導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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