(57)【要約】【課題】バッテリ装置の保護を強化しようとすると、復帰できなくなるような保護機能が不必要に働いて使い勝手が悪い。【解決手段】バッテリセルＣｅｌｌ１〜Ｃｅｌｌ３と、ハイサイド経路に接続され当該経路の開閉を制御するＦＥＴスイッチＳＷ１，ＳＷ２および当該経路を切断するフューズＦ１と、バッテリセルの充放電の異常を検出してＦＥＴスイッチオフさせる一次保護制御回路３１〜３４と、バッテリセルの充放電の異常を検出してフューズＦ１の動作を制御する二次保護制御回路３８とを有している。二次保護制御回路３８は、ＦＥＴスイッチの制御から所定の期間が経過するまでに異常が縮小する傾向を示さない場合にフューズＦ１を動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
バッテリセルと外部電源との間の給電経路に直列に挿入されている第１及び第２のスイッチ回路の開閉を制御するためのバッテリ保護回路であって、
バッテリセルの電圧が第１の電圧よりも高いかを監視する機能を備える制御回路から出力されるコマンド信号を受けるインターフェイス回路を有し、第１のスイッチ回路の開閉を制御するための制御信号を供給する第１の保護制御回路と、
バッテリセルの電圧が第１の電圧よりも高い第２の電圧よりも高いかを検出する過電圧検出回路を有し、第１のスイッチ回路の開閉を制御するための制御信号と第２のスイッチ回路の開放を制御するための制御信号とを供給する第２の保護制御回路と、
を有し、
上記第２の保護制御回路が、上記過電圧検出回路によりバッテリセルの電圧が上記第２の電圧よりも高いことが検出されると、第１のスイッチ回路を開放するための制御信号を供給し、その後所定の時間の経過後にバッテリセルの電圧が上記第２の電圧よりも高い場合に第２のスイッチ回路を開放するための制御信号を供給する
バッテリ保護回路。
【請求項２】
上記第１の保護制御回路と上記第２の保護制御回路が同一の半導体チップに形成されている
請求項１に記載のバッテリ保護回路。
【請求項３】
バッテリセルから供給される電圧又は外部電源から供給される電圧から上記第１の保護制御回路に対する電源電圧を生成する第１の電源回路と、バッテリセルから供給される電圧から上記第２の保護制御回路に対する電源電圧を生成する第２の電源回路とを有する
請求項２に記載のバッテリ保護回路。
【請求項４】
上記第１の電源回路の出力電圧と基準電圧とを比較する比較回路を有し、上記比較回路が上記第１の電源回路の出力電圧が上記基準電圧よりも高いことを検知した場合に、第２のスイッチ回路を開放するための制御信号を出力する
請求項３に記載のバッテリ保護回路。
【請求項５】
制御回路から供給されるクロック信号を監視するクロック監視回路と、第１又は第２のモード状態を保持するためのレジスタとを有し、
第１の期間に亙りクロック信号が供給されない場合に制御回路に対してリセット信号を供給すると共に第１のスイッチ回路を開放するための制御信号を出力し、その後、第２の期間に亙りクロック信号が供給されない場合に、第１のモード状態のときには上記リセット信号を供給し、第２のモード状態のときには第２のスイッチ回路を開放するための制御信号を出力する
請求項２，３又は４に記載のバッテリ保護回路。
【請求項６】
バッテリセルの電極間の短絡制御によってバッテリセル電圧を揃えるセルバランス回路と、
当該セルバランス回路がセルバランスを行っている間に第１のスイッチ回路に対する制御信号の出力を禁止する制御信号ゲート回路と、
を有する請求項１，２，３，４又は５に記載のバッテリ保護回路。
【請求項７】
第１のスイッチ回路がＭＯＳトランジスタで構成され、第２のスイッチ回路がフューズで構成されている
請求項１，２，３，４，５又は６に記載のバッテリ保護回路。
【請求項８】
第１のスイッチ回路がＮＭＯＳトランジスタで構成されている
請求項７に記載のバッテリ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内蔵した複数のバッテリセルの充放電の異常を検出して経路を遮断する保護機能を有するバッテリ保護回路に関するものである。
【背景技術】
【０００２】
たとえばリチウムイオンなどの複数のバッテリセル（二次電池セル）を直列に接続させて内蔵したバッテリ装置は様々な機器に装着されて用いられ、また小型で高出力なバッテリ構造に起因した充放電異常が生じやすい。充放電異常としては、たとえばセルの過充電による電圧上昇や過放電による電圧低下、さらには、外部経路からバッテリセルに流れる過充電電流、バッテリセルから外部に流れる過放電電流など様々な態様がある。これらの異常が発生した場合、これらを適切に検出して過電流や過電圧からバッテリセルや外部機器を保護する必要がある。
【０００３】
また、最近のバッテリ装置は残量表示機能に代表される様々な機能を搭載して高機能化され、そのためにマイクロコンピュータ（μＣ）を搭載して、それにより複数の集積回路（ＩＣ）を制御するバッテリシステムとして実現されているものが多い。このような場合、小信号を扱うＩＣを過充電や過放電から保護する必要性も高い。
【０００４】
このような要請から保護機能が重要であるが、保護機能が強すぎるとノイズ等で頻繁に電流経路が絶たれ、使い勝手が悪い。その一方で、バッテリセルや外部機器を破壊する致命的な損傷を引き起こさないように何重にもフェイルセーフを施す必要がある。そこで、いわゆる一次、二次といった保護レベル強度を段階的に設定することで保護強化を図り、しかも一次保護用と二次保護用とではＩＣそのものを分けて搭載し、電源やクロック信号などのシステム的な異常も含めて相互に異常が波及しない工夫がなされている。
【０００５】
ところが、保護ＩＣを分けると実装面積やコスト面で不利となるだけでなく、一次保護機能がダウンしたと判断すると二次保護機能が働くためフューズが切断されて、このバッテリシステムは回収以外に再生する方法がなくなってしまうという課題がある。つまり、ＩＣを保護レベルに応じて分けることは、保護強化の点では一般に優れているという利点がある一方で、誤動作などによって一次保護機能がダウンしたと判断したときに復帰不能になりやすく、また小型化や低コストに不利であるという欠点も有している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、バッテリ装置において、保護機能を強化しようとすると復帰できなくなるような保護機能が不必要に働いて使い勝手が悪くなることである。
【課題を解決するための手段】
【０００７】
本発明に係るバッテリ保護回路は、バッテリセルと外部電源との間の給電経路に直列に挿入されている第１及び第２のスイッチ回路の開閉を制御するためのバッテリ保護回路であって、バッテリセルの電圧が第１の電圧よりも高いかを監視する機能を備える制御回路から出力されるコマンド信号を受けるインターフェイス回路を有し、第１のスイッチ回路の開閉を制御するための制御信号を供給する第１の保護制御回路と、バッテリセルの電圧が第１の電圧よりも高い第２の電圧よりも高いかを検出する過電圧検出回路を有し、第１のスイッチ回路の開閉を制御するための制御信号と第２のスイッチ回路の開放を制御するための制御信号とを供給する第２の保護制御回路とを有し、上記第２の保護制御回路が、上記過電圧検出回路によりバッテリセルの電圧が上記第２の電圧よりも高いことが検出されると、第１のスイッチ回路を開放するための制御信号を供給し、その後所定の時間の経過後にバッテリセルの電圧が上記第２の電圧よりも高い場合に第２のスイッチ回路を開放するための制御信号を供給する。
このバッテリ保護回路は、好適に、上記第１の保護制御回路と上記第２の保護制御回路が同一の半導体チップ（ＩＣ）に形成されている。
【０００８】
本発明は、好適に、バッテリセルから供給される電圧又は外部電源から供給される電圧から上記第１の保護制御回路に対する電源電圧を生成する第１の電源回路と、バッテリセルから供給される電圧から上記第２の保護制御回路に対する電源電圧を生成する第２の電源回路とを有する。
【０００９】
本発明は、好適に、上記第１の電源回路の出力電圧と基準電圧とを比較する比較回路を有し、上記比較回路が上記第１の電源回路の出力電圧が上記基準電圧よりも高いことを検知した場合に、第２のスイッチ回路を開放するための制御信号を出力する。
【００１０】
本発明は、好適に、制御回路から供給されるクロック信号を監視するクロック監視回路と、第１又は第２のモード状態を保持するためのレジスタとを有し、第１の期間に亙りクロック信号が供給されない場合に制御回路に対してリセット信号を供給すると共に第１のスイッチ回路を開放するための制御信号を出力し、その後、第２の期間に亙りクロック信号が供給されない場合に、第１のモード状態のときには上記リセット信号を供給し、第２のモード状態のときには第２のスイッチ回路を開放するための制御信号を出力する。
【００１１】
本発明は、好適に、バッテリセルの電極間の短絡制御によってバッテリセル電圧を揃えるセルバランス回路と、当該セルバランス回路がセルバランスを行っている間に第１のスイッチ回路に対して制御信号の出力を禁止する制御信号ゲート回路とを有する。
【００１２】
以上の構成を有するバッテリ保護回路によれば、第２の保護制御回路が、バッテリセルが接続されている給電経路を切断してしまう保護レベル強度が高い第２スイッチ回路の動作制御を行うときは、それに先立ってまず、給電経路の導通と遮断を復帰可能に切り換える第１スイッチ回路の制御を試みる。その結果、第１スイッチ回路では給電経路を遮断することができない、即ち、監視しているバッテリセルの充放電の異常が減少する傾向が所定時間の経過後でも見られないときに初めて第２スイッチ回路の動作制御のための制御信号を送る。
【００１３】
また、第１スイッチ回路がＮＭＯＳトランジスタである場合、このスイッチ回路あるいはバイアス回路に異常があると、ゲートが無バイアスとなる場合があるが、この第１スイッチ回路はそのような場合でも非導通状態を維持する。
【００１４】
比較回路が、制御回路（マイクロコンピュータ）に電源電圧を供給する第１の電源回路の出力を監視しており、この比較回路が異常を検出すると、これに応答して第２スイッチ回路を開放動作させるための信号が出力される。このため制御回路に供給される電圧が異常の場合、制御回路に高い電圧が印加されて内部データが破壊されることがあるが、そのような場合でも、事前に給電経路が第２スイッチ回路によって切断され、制御回路への電圧供給源そのものが遮断される。
【００１５】
クロック監視回路を有する場合、クロック監視回路がクロック信号の異常を検出すると、第１のスイッチ回路を開放するための制御信号と制御回路のためのリセット信号とが出力される。その後、再度クロック信号の異常を検出すると、第１のモードのときにはリセット信号が出力されるが、第２のモードのときには第２のスイッチ回路の開放動作が行なわれる。このように、レジスタに第１又は第２のモード状態を設定しておくことで、適切な保護の動作シーケンスが生成される。
【００１６】
セルバランス機能を有している場合、セルバランス時にはセルバランス回路が動作すると、バッテリセルの電極間の短絡制御によってセル電圧が複数のセル間で揃えられる。このときの制御中に、保護のためのバッテリセルの充放電異常の検出が充放電異常でないのに、異常と判断される可能性がある。しかし、第１スイッチ回路に対し制御信号の出力を禁止する制御信号ゲート回路が設けられているため、制御信号が出力されず内部経路が遮断されない。
【発明の効果】
【００１７】
本発明に係るバッテリ保護回路は、二次保護を行うときは、それに先立って一次保護を行うため、復帰不可能となる二次保護の実行回数が必要最小限に止められ、使い勝手が向上するという利点がある。また、この連携保護動作は二次保護制御部（第２の保護制御回路）が自己完結で行うため、動作タイミング設計等が容易である。さらに、一次保護側と二次保護側が独立に動作でき、この二次保護側から行う一次保護は、一次保護制御部（第１の保護制御回路）が独自に行う保護とは別であることから保護レベルが下がることはなく、むしろ強化される。また、システム的な異常も含めて一次保護側と二次保護側が互いに影響しない。
【００１８】
また、本発明では、第１スイッチ回路の構造自体によって経路が自動遮断されるフェイルセーフ、マイクロコンピュータなどの制御回路内データ破壊に対するフェイルセーフが実現できる。
また、クロック信号異常に対する保護レベル設定に自由度があり、それを最適化することで保護強化が可能である。
さらに、セルバランス調整時に誤って保護が実行されることがなく、この点でも使い勝手が向上している。
【発明を実施するための最良の形態】
【００１９】
図１に、バッテリ装置の構成を示す。
この図では、たとえばリチウムイオン電池などの二次電池をシステム化したバッテリ装置１Ａをパーソナルコンピュータ（ＰＣ）システム１００に装着した状態を示している。バッテリ装置１Ａ内に複数、たとえば３つのバッテリセルＣｅｌｌ１，Ｃｅｌｌ２およびＣｅｌｌ３が直列接続されて設けられている。
バッテリ装置１Ａには、これらのバッテリセルの過電圧や過電流を防止する保護回路、また、ＰＣ(Personal Computer)システム１００にバッテリ残量を送信するための回路が含まれている。図１に示す構成では、バッテリ装置１Ａ内に３つの集積回路ＩＣが搭載されている。１つは、残量検出を行う機能を有し、またＰＣシステム１００内の他の制御回路（μＣ：ＩＣ０）１０１との通信を、ＳＭＢＵＳ等を介して行う制御回路としてのマイクロコンピュータ（ＩＣ３）２である。
つぎに、マイクロコンピュータ（ＩＣ３）２にバッテリセルの電圧を変換して伝える機能やレギュレータ、過電流保護などのさまざまな機能を集積した一次保護回路（ＩＣ１）３Ａがある。
最後に、バッテリセルの過充電を検出して経路上のフューズ（Ｆ１）を切断してバッテリからの経路を遮断する二次保護回路（ＩＣ２）４がある。
【００２０】
図１において、バッテリセルの正極側の経路（ハイサイド経路）のセル側端子を「ＢＡＴ＋」、ＰＣ側の正極側の端子を「ＰＡＣＫ＋」と表記している。同様に、二次電池セルの負極側の経路（ローサイド経路）のセル側端子を「ＢＡＴ−」、ＰＣ側の負極側の端子を「ＰＡＣＫ−」と表記している。たとえばハイサイド経路に、一次保護用のＦＥＴスイッチＳＷ１とＳＷ２が設けられ、また二次保護用のフューズＦ１が設けられている。ローサイド経路に、過電圧や過電流を検出するための検出抵抗Ｒｓｅｎｓｅが設けられている。
【００２１】
一次保護回路（ＩＣ１）３Ａは、上記ＦＥＴスイッチＳＷ１，ＳＷ２を駆動するＦＥＴドライブ回路３１、上記検出抵抗Ｒｓｅｎｓｅの両端に接続されている過電流検出回路３２、バッテリセルＣｅｌｌ１〜Ｃｅｌｌ３の各端子間電圧を検出するセルアンプ３３、セルアンプの差動入力に接続すべきバッテリセル端子を選択するセル選択スイッチ３４、３．３Ｖ出力対応のレギュレータ３５、マイクロコンピュータ（ＩＣ３）２からのクロック信号を監視するウォッチドッグ回路３６、および、マイクロコンピュータ（ＩＣ３）からの命令（Comm.）を入力しＦＥＴドライブ回路３１に制御信号を送るインターフェイスロジック回路３７を含む。
また、二次保護回路４は、過電圧保護のために各バッテリセル端子間の過電圧を監視し、過電圧が生じたときはフューズＦ１の駆動トランジスタＮＭ０を動作させてフューズＦ１を切断する回路である。
【００２２】
一次保護回路（ＩＣ１）が担う一次保護と呼ばれるレベルでは、バッテリセルＣｅｌｌ１〜Ｃｅｌｌ３の過電圧や過電流などを検出して保護機能が働くと、ハイサイド経路上のＦＥＴスイッチＳＷ１および／またはＳＷ２がオフしてハイサイド経路を遮断する。ＦＥＴスイッチは電気スイッチなので異常状態が収まると元の状態に復帰して、バッテリ装置１ＡはＰＣシステム１００に再び電流を供給することができるようになる。
【００２３】
一方、ＦＥＴスイッチの故障やＩＣの故障など、何らかの理由でこの一次保護機能が働かない場合が考えられる。この場合に備えて、二次保護回路（ＩＣ２）４が設けられている。二次保護回路４は、一般的にリチウムイオン電池で一番危険性が高いとされているバッテリセルの過充電を検出すると、ＮＭＯＳトランジスタＮＭ０をドライブし、ハイサイド経路上のフューズＦ１を切断する。一旦フューズを切断してしまうと、バッテリ装置１ＡとＰＣシステム１００との電流経路は復帰することはない。
【００２４】
このバッテリ装置１Ａにおける保護モードを、図２に示す。バッテリ装置１Ａが有する保護モードは６つ存在する。
このうち最も危険なバッテリセルの過充電（ＯＶ：Over Voltage）からの保護を一次保護レベルで行うＯＶ１保護モードが存在する。また、内部ノード間ショートなどが原因でバッテリセル電圧が急激に低下する過放電（ここでは「ＬＶ：Low Voltage」と表記）からの保護を一次保護レベルで行うＬＶ保護モードが存在する。
【００２５】
マイクロコンピュータ２内に、図示を省略しているがＡＤコンバータ（ＡＤＣ）やＯＶ(Over Voltage)／ＬＶ(Low Voltage)検出回路を備えている。
各バッテリセル端子間の電圧はセル選択スイッチ３４が順次切り換わることによってセルアンプ３３に入力され、ここでＡＤＣの可読レベルに変換されてマイクロコンピュータ２内に入力される。マイクロコンピュータ２は、内蔵ＡＤＣの読み取り値から各バッテリセルＣｅｌｌ１〜Ｃｅｌｌ３の過充電１（ＯＶ１）、過放電（ＬＶ）を検出する。この検出時の値に応じて、マイクロコンピュータ２は一次保護回路（ＩＣ１）３Ａのインターフェイスロジック回路３７に、ハイサイド経路のＦＥＴスイッチＳＷ１および／またはＳＷ２をオフするように命令（Comm.）を出す。この命令は信号ＯＶ１または信号ＬＶによってＦＥＴドライバ回路３１に伝えられ、その制御によりＦＥＴスイッチＳＷ１，ＳＷ２がオフされる。
【００２６】
以上の過充電や過放電はバッテリセル側の要因で生じるが、外部接続機器（ＰＣシステム１００）側の要因でもバッテリ内経路に大きな電流や電圧が生じる。図１に示す外部端子「ＰＡＣＫ＋」と「ＰＡＣＫ−」とにＰＣシステム１００内部の負荷１０２が接続され、その経路に内部電源１０３が接続される。この負荷１０２がショートされ、あるいは電源１０３の異常により生じた過電流が外部端子「ＰＡＣＫ＋」と「ＰＡＣＫ−」を介してバッテリ装置１Ａ内にも流れる可能性がある。
このような原因で生じる過電流としてはバッテリセル側に流れる過電流と、ＰＣシステム側に流れる過電流とがある。以下、バッテリセル側に流れる過電流を「過充電電流」と称し「ＯＣ：Over Current」で表わし、ＰＣシステム側に流れる過電流を「過放電電流」と称し「ＯＬ：Over Load」で表わす。
【００２７】
前記した図２に示すように、過充電電流からの保護を一次保護レベルで行うＯＣ保護モードと、過放電電流からの保護を一次保護レベルで行うＯＬ保護モードが存在する。
一次保護回路（ＩＣ１）３Ａに設けられた過電流検出回路３２は、検出抵抗Ｒｓｅｎｓｅに発生した電流を検知して、設定値以上であればＦＥＴスイッチＳＷ１および／またはＳＷ２をオフさせるための信号ＯＣ，ＯＬを出力する。信号ＯＣ，ＯＬに応じたＦＥＴドライバ回路３１の制御によりＦＥＴスイッチＳＷ１，ＳＷ２がオフされる。
【００２８】
このほかに、一次保護回路（ＩＣ１）に実装されたウォッチドック回路３６によってマイクロコンピュータ２の異常を検出するためにＣＬＫ信号をモニタし、ＣＬＫ信号の停止によりＦＥＴスイッチＳＷ１およびＳＷ２をオフする保護モード（ＷＤＦ(Watchdog Fault)保護モード）が存在する。
【００２９】
これらの保護モードを実現する回路が何らかの原因で機能しなかった場合、二次保護回路（ＩＣ２）４が最終的な保護を提供する。ここでは、とくにバッテリセルの過充電からの保護を二次保護レベルで行うＯＶ２保護モードを備えている。二次保護回路４はバッテリセルＣｅｌｌ１〜Ｃｅｌｌ３の各端子間電圧をモニタし、ある設定値以上となると設定時間（通常約１〜２秒）後に３端子フューズＦ１を切断するＮＭＯＳトランジスタＮＭ０のゲートをドライブする。フューズ切断後は、バッテリ装置１ＡのバッテリセルとＰＣシステム２との間の経路は完全に遮断され復帰することはない。
【００３０】
図３に、図１に示すバッテリ保護回路を改良した構成を示す。また図４に、図３に示す回路の保護モードを表にして示す。以下、図１と重複する構成と動作は同一符号を付して、説明を省略する。
図４に示すように、フェイルセーフ機能を追加するために新たな保護モードが追加されている。このうち異常状態「ＣＬＫ停止２」に対応した「ＷＤＦ(Watchdog Fault)２保護モード」、「セル過充電３」に対応した「ＯＶ(Over Voltage)３保護モード」、および、「レギュレータ(ＲＥＧ)過電圧」に対応した「ＯＶＲＥＧ(Over Voltage of Regulator)」の３つが新たに追加された保護モードである。また「ＯＶ２保護モード」が図１と共通する二次保護モード、これら以外が図１と共通する一次保護モードである。なお、これらの追加された保護モードの詳細は後述する。
【００３１】
図３に示すバッテリ装置１Ｂは、図１に示す一次保護回路３Ａと二次保護回路４とを統合し、さらに機能を付加した保護回路３Ｂを有する。この保護回路３Ｂは、同一の半導体チップ（ＩＣ）に形成される。
保護回路３Ｂは新たに統合した二次保護のための構成として、過電圧検出回路３８とフューズブロー出力回路３９を有する。また、新たに追加した構成として、ＯＶＲＥＧ監視用のコンパレータ４１、ＯＶ３保護モード時に過電圧検出回路３８から出力される信号をレベルシフトするレベルシフト回路（ＬＶＬ ＳＦＴ）４２、および、ウォッチドック動作時にフューズ切断かＦＥＴスイッチオフかを選択するためのスイッチ（ＷＤＦ ＳＷ）４３がある。このスイッチ４３は、外部からの操作に応じて予め設定することができ、また後述するように所定のシーケンスで切り替えが可能である。スイッチ４３の切り替え情報は、たとえばインターフェイスロジック回路３７内のステータスレジスタに保存されている。
【００３２】
とくに電源関係の構成は図示していないが、一次保護用の回路と二次保護用の回路は保護回路（ＩＣ）３Ｂ内で、別電源で独立して駆動される。これによって、一次保護側の故障が二次保護側に影響しないようになっている。具体的には、過電圧検出回路３８とフューズブロー出力回路３９とに電源電圧を供給する電源回路は、ＢＡＴ端子から電圧供給を受けて電源電圧を生成する。その他の回路に対しては、レギュレータ３５から電源電圧が供給されるように構成すればよい。このとき、レギュレータ３５は、ＢＡＴ端子又はＰＡＣＫ端子の何れかから電圧供給を受けて電源電圧を生成する。また、レギュレータ３５以外に、一次保護側の回路に電源電圧を供給する電源回路を設けてもよい。
【００３３】
図７（Ａ）〜図７（Ｆ）にＯＶ３保護動作時の電圧や信号のタイミングチャートを示す。また、比較のため図５（Ａ）〜図５（Ｆ）にＯＶ１保護動作、図６（Ａ）〜図６（Ｆ）にＯＶ２保護動作を示す。
【００３４】
ＯＶ１保護モードにおいては、あるバッテリセル端子間電圧（セル電圧）が図５（Ａ）に示すように上昇し、規定のＯＶ１レベル（たとえば４．２５Ｖ）を超えると、この過電圧をマイクロコンピュータ２が検出し、保護回路３ＢにＦＥＴスイッチをオフするように指令（Comm.）を出力する。この指令は「μＣ−ＯＶ１検出信号」と称され図５（Ｂ）に示すようにハイレベルに立ち上がる。この時点からＯＶ１信号がスイッチ４３を介してＦＥＴドライブ回路３１に送られ、そして、オフを指示するローレベルのＦＥＴ制御信号が出力される（図５（Ｃ））。このＦＥＴ制御信号の立下りタイミングは命令が発せられてからコモン遅延時間だけ遅れており、続いてＮＭＯＳタイプのＦＥＴスイッチＳＷ１および／またはＳＷ２がオフする（図５（Ｄ））。これによりハイサイド経路が遮断されセル電圧が徐々に低下する。
【００３５】
図６に示すＯＶ２保護モードは、たとえば一次保護の命令は正常に発せられているが、ＦＥＴスイッチ側が正常に機能しない場合に機能する。このような場合として、たとえば過電圧時に発せられたＯＶ１保護モードの命令がＦＥＴドライブ回路３１、ＦＥＴスイッチＳＷ１，ＳＷ２の故障などで機能しない場合が考えられる。ＯＶ２保護モードでは、このような場合に所定時間後待ってもＦＥＴスイッチがオフしないことを条件に、フューズ切断による経路遮断（二次保護）を行う。より詳細には、図６（Ｄ）に示すようにコモン遅延時間の経過後もＦＥＴスイッチがオンのままで電圧供給が継続され、セル電圧は図６（Ａ）に示すようにさらに上昇してＯＶ２レベル（たとえば４．３５Ｖ）に到達する。すると、この電圧上昇が過電圧検出回路３８により検出され（図６（Ｅ））、ある設定時間後（ここでは１．５秒後）にもセル電圧がＯＶ２レベルよりも高い場合にフューズを切断する信号が出力される（図６（Ｆ））。これによりハイサイド経路が遮断されセル電圧が徐々に低下する。ただしフューズブローであるため元の状態への復帰は不可能となる。
尚、図６（Ｅ）のＯＶ検出信号出力時には、後述するＯＶ３保護モードと同様に、ＦＥＴスイッチのオフを制御するための制御信号が出力され得る。
【００３６】
上記したようにＯＶ２保護モードがＦＥＴスイッチ等の故障によるものであればフューズブローも仕方ないが、図１に示す構成ではノイズなどによる一時的な変調で命令が認識されないなどの場合でも同様にフューズブローまで至ることがあり、そのような場合、過剰な保護であり使い勝手が悪いものであった。そこで、図３に示す構成では新たにＯＶ３保護モードを具備させている。
【００３７】
ＯＶ３保護モードは、セルに過電圧が発生するのを防止する過充電保護モードの一種であり、フューズを切断する二次保護の正常な動作を保証するために新たに追加された保護モードである。この保護モードが必要な場合としては、たとえばＦＥＴスイッチは正常であっても、マイクロコンピュータ等から１次保護の指令が出ない場合が考えられる。このような場合、図１に示す構成例では、ＦＥＴスイッチ自体が正常であるにもかかわらずＦＥＴスイッチが動作できず、結果としてフューズブローによる二次保護にまで至っていた。
図７（Ａ）に示すようにセル電圧がＯＶ３レベル（たとえば４．３５Ｖ）に達したことを過電圧検出回路３８が検出すると、過電圧検出回路３８からＯＶ３信号（図７（Ｅ））が出力される。ＯＶ３信号がレベルシフト回路（ＬＶＬ．ＳＦＴ）３９に入力されると、図７（Ｃ）に示すようにレベルシフト回路３９から出力されていたＦＥＴ制御信号がハイレベルからローレベルに変化し、それに応じてＦＥＴスイッチＳＷ１，ＳＷ２をオフする。このときオフされるスイッチは、図３に示すスイッチＳＷ１とＳＷ２のどちらかであり、これはＦＥＴスイッチ回路の構成により異なる。これによりハイサイド経路が遮断されセル電圧が徐々に低下する。もしも、ある設定時間（１．５秒）後にもセル電圧が低下しない場合には、ＯＶ２保護モードと同様に、フューズの切断動作が行なわれ得る。
【００３８】
図１に示す構成では、マイクロコンピュータ（μＣ）２側の不調によって過電圧信号ＯＶ１が出力されなかった場合、この過電圧信号ＯＶ１による一次保護が機能しないため、二次保護機能が働いてフューズＦ１が切断され当該バッテリ装置１Ａが使用不可能になる事態を容易に招いていた。このような事態を防止するには、一次保護回路（ＩＣ１）３Ａ側にセルが過電圧（ＯＶ：Over Voltage）か過電圧より低い正常電圧（ＵＶ：Under Voltage）かをしきい値を基準に判断するＯＶ／ＵＶ検出回路を実装させることも考えられる。ところが、この一次保護回路側で設定したしきい値と、二次保護側で設定したしきい値の大小関係およびマージンを調整することが難しいことから、一次保護と二次保護が個別のＩＣで行われる図１に示す構成においては、この方法を採用することは容易ではない。
【００３９】
図３に示す構成では、一次保護と二次保護を統合した構成により、このしきい値調整が容易となった。二次保護が働いてフューズ切断信号を出力する直前に一次保護用のＦＥＴスイッチＳＷ１，ＳＷ２をオフさせるタイミング設計を行うことができるようになった。また、設計値とおりの保護タイミングが設定できることから余分なマージンの必要もなく一時保護と二次保護の連携もスムーズとなった。このとき、マイクロコンピュータ（μＣ）２は保護回路（ＩＣ）３Ｂからアラート信号を受け取ることによって、適切なエラー処理ルーチン、たとえば、初期化ルーチンに移行し、マイクロコンピュータ自体をリセットし、エラーを解除して正常な状態に復帰できるように構成されている。
【００４０】
図８（Ａ）〜図８（Ｃ）に、ＯＶＲＥＧ保護動作時の電圧および信号のタイミングチャートを示す。
「ＯＶＲＥＧ保護モード」は、マイクロコンピュータ（μＣ）２側のフェイルセーフを強化するために新たに設けられた二次保護モードである。そのための構成として、レギュレータ（ＲＥＧ）３５の出力が過電圧になっているか否かを監視する過電圧検出回路（コンパレータ）４１が新規に内蔵されている。マイクロコンピュータ２の供給電源が異常電圧となって内部ロジックが破壊され、異常な動作に入る前に二次保護を行うために、過電圧検出回路４１がレギュレータ３５の出力電圧（ＲＥＧ電圧）を監視している。図８（Ａ）に示すように、このＲＥＧ電圧が基準電圧、たとえば４．５Ｖを超えると、図８（Ｂ）に示すように過電圧検出回路４１からのＯＶＲＥＧ検出信号がレベル変化し、これがフューズブロー出力回路３９に出力される。そのため、図８（Ｃ）に示すフューズブロー出力回路３９からのフューズの切断信号がローレベルからハイレベルに変化する。これによりＮＭＯＳトランジスタＮＭ１がオンしてフューズＦ１を切断し、バッテリ側の経路を遮断する。なお、この保護モードの適用によって、マイクロコンピュータ２内のデータ破壊が防止され、不良解析が容易になるという利益が得られる。
【００４１】
図９（Ａ）〜図９（Ｆ）に、ＷＤＦ２保護動作時の電圧および信号のタイミングチャートを示す。
「ＷＤＦ(Watchdog Fault)２保護モード」は図１の構成における「ＷＤＦ保護モード」（一次保護モード）の機能を強化したものである。図１に示す構成では、クロックＣＬＫが停止した場合にマイクロコンピュータ２からのクロック信号ＣＬＫの出力を監視するウォッチドッグ回路３６がクロック停止を検知したときにＷＤＦ検出信号をＦＥＴドライブ回路３１に出力し、その結果、ＦＥＴスイッチＳＷ１および／またはＳＷ２をオフさせていた。
【００４２】
図３に示す構成では、ウォッチドッグ回路３６からの信号出力経路に切り替えスイッチ（ＷＤＦ ＳＷ）４３を設け、これによりＦＥＴオフ動作のほかに、フューズ切断動作も可能にしている。この切り替え情報は保護回路（ＩＣ）３Ｂ内のレジスタ（たとえばインターフェイスロジック回路３７内のステータスレジスタ）に任意設定可能に保持される。
このレジスタ情報をもとにスイッチ４３が切り替わるので、この保護モードが働くときはＦＥＴオフ動作またはフューズ切断動作のいずれかが実行される。
【００４３】
図９は、このシーケンスによる処理を示している。
たとえば、ステータスレジスタの内容がＦＥＴオフ動作を選択するように設定されており、ウォッチドッグ回路３６がクロック停止を検出したとき（図９（Ｂ））は、たとえばインターフェイスロジック回路３７またはレギュレータ３５から、図９（Ｄ）に示すリセット（ＲＳＴ）信号をマイクロコンピュータ２に送出し、それをもとにマイクロコンピュータ２がリセット動作を行う。このとき、ＦＥＴスイッチＳＷ１，ＳＷ２をオフ状態とするための制御信号が出力される。その後、図９（Ｅ）に示すように、決められた時間内にウォッチドック回路３６に対しクロック信号ＣＬＫの入力がないときは、もう一度、たとえば０．７秒後にリセット信号ＲＳＴを送出してリセット動作を実行させる。この２回のリセット動作を行ってもクロック出力が得られないときは、上記のリセット動作が繰り返される。
一方、ステータスレジスタの内容がフューズ切断動作を選択するように設定されている場合には、ウォッチドッグ回路３６によるクロック停止の検出後、一度、マイクロコンピュータ２にリセット信号を送出すると共にＦＥＴスイッチＳＷ１，ＳＷ２をオフ状態とする制御信号を出力する。その後、クロック信号ＣＬＫの入力がない場合、０．７秒後に切断信号（図９（Ｆ））によってフューズ切断が実行される。リセット信号の送出後にクロック信号の入力があった場合には、正常状態に復帰したことになるから、フューズ切断は行なわれない。
【００４４】
図３に示すバッテリ装置１Ｂは、ＦＥＴスイッチＳＷ１，ＳＷ２、ＦＥＴドライブ回路３１およびレギュレータ３５に保護強化のための工夫が加えられている。
【００４５】
一般に、バッテリのハイサイド経路にＦＥＴスイッチを実装する場合、このスイッチにＰＭＯＳ ＦＥＴを用いることが多い。また、ＰＭＯＳ ＦＥＴの駆動回路にクランプ回路が多く使用される。ところが、駆動回路が故障するとＰＭＯＳ ＦＥＴが常時オン状態になる可能性が高いことから、この場合にフェイルセーフにならない。また、ＰＭＯＳ ＦＥＴはオン抵抗が比較的高いことから、ＰＭＯＳ ＦＥＴを採用すると最新のハードウエアの性能要求に応えるためにオン抵抗を低く抑える必要があり、この場合に複数のスイッチを並列に接続して用いるなど、部品点数や実装面積の増大を招く対策を行っていた。
【００４６】
本発明の実施の形態では図１や図３に示す構成において、フェイルセーフ強化のためにバッテリセルの正極側経路に設けた２つのＦＥＴスイッチＳＷ１，ＳＷ２として、ハイサイドＮＭＯＳ ＦＥＴを用いている。また、ＦＥＴドライブ回路３１にキャパシタ内蔵のチャージポンプを採用している。
【００４７】
図１０に、ＦＥＴスイッチＳＷ１，ＳＷ２ならびにＦＥＴドライブ回路３１の回路図を示す。
ハイサイド経路に直列接続された２つのＦＥＴスイッチＳＷ１とＳＷ２は、図１０に示すように、それぞれＮＭＯＳトランジスタとダイオードからなる。このダイオードは、ＭＯＳトランジスタの寄生ダイオードである。ＦＥＴスイッチＳＷ１のダイオードＤ１はトランジスタＭＮ１のバックゲートからドレインに向かう向きに接続され、ＦＥＴスイッチＳＷ２のダイオードＤ２はトランジスタＭＮ２のバックゲートからドレインに向かう向きに接続されている。また、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースとバックゲートとは電気的に接続されている。したがって、２つのダイオードＤ１とＤ２は互いに逆向きの配置となり、スイッチＳＷ１は「ＰＡＣＫ＋」から「ＢＡＴ＋」に向かう充電（ＣＨＧ）電流の向きのみで制御でき、逆に、スイッチＳＷ２は「ＢＡＴ＋」から「ＰＡＣＫ＋」に向かう放電（ＤＳＧ）電流向きのみで制御できる。
また、このＦＥＴスイッチＳＷ１，ＳＷ２をＰＭＯＳトランジスタで構成する場合、ＦＥＴドライブ回路３１の駆動論理は、ＮＭＯＳトランジスタを駆動する場合の逆となる。
【００４８】
ＦＥＴドライブ回路３１は、ＤＳＧ側とＣＨＧ側で対照に設けられたキャパシタンス内蔵チャージポンプ回路３１０を有している。
チャージポンプ回路３１０は、「ＰＡＣＫ＋」または「ＢＡＴ＋」の電圧を発振器から供給されるポンピングパルス（約３．３Ｖ）によって昇圧し、正の所定のゲート電圧を生成する回路である。ＤＳＧ側に符号を付しているように、４つのダイオードＤ３１〜Ｄ３４と３つのキャパシタＣ１〜Ｃ３から昇圧部が構成され、その入力側に、インバータ３１１、ポンピングパルスの増幅用レベルシフト回路３１２、クランプ用ツェナーダイオードＺＤ、および、ＰＮＰトランジスタ３１３を有する。
【００４９】
「ＰＡＣＫ＋」端子はＰＣ側のロードの状態や保護モード動作時に、ＦＥＴスイッチＳＷ１，ＳＷ２がオフすることによって０Ｖになる可能性がある。このときＤＳＧ側のＮＣｈスイッチＳＷ２のＦＥＴドライブ回路の入力電圧がゼロになってしまい、スタートアップできなくなる。この場合のスタートアップ用に、ＶＤＤ電圧をダイオードＤＤ０とスイッチＳＷ０を介して入力電圧線に供給可能になっている。スイッチＳＷ０に対し、ＤＳＧオン信号をレベルシフト回路３１４で調整し与えることでタイミング制御される。
【００５０】
図１１（Ａ）〜図１１（Ｃ）にゲートバイアス設定動作のシーケンスを示す。ここではＤＳＧ側の動作を代表しており、「ＰＡＣＫ＋」の電圧をＶ(PACK+)、チャージポンプ回路の入力電圧をＶｃ、出力のゲート電圧をＶｇ、昇圧スイッチング用ダイオードＤ３１〜Ｄ３４の順方向電圧をＶｆと表記している。
「ＰＡＣＫ＋」が０ＶのときにＤＳＧオン信号（ＦＥＴ制御信号）が入力されると（図１１（Ｃ））、スイッチＳＷ０がオンし、ダイオードＤＤ０経由でチャージポンプ回路の入力電圧ＶｃにＶＤＤ電圧が印加され、その電圧Ｖｃが上昇する。図１１（Ａ）に示すように、電圧Ｖｃがある一定値（Ｖ(PACK+)−４・Ｖｆ）に達すると、そこからチャージポンプによってＤＳＧ側トランジスタＭＮ２のゲート電圧Ｖｇが持ち上げられ、トランジスタＭＮ２のしきい値を超えると、図１１（Ｃ）に示すごとく実際に導通状態となる。この場合、ＣＨＧ側ＦＥＴスイッチＳＷ１はオフのままで、「ＰＡＣＫ＋」と「ＰＡＣＫ−」間には負荷なしという条件を仮定している。ＣＨＧ側トランジスタＭＮ１とＤＳＧ側トランジスタＭＮ２が同時にオンした場合は、ＣＨＧ側トランジスタＭＮ１のオンにより、ＶＤＤ電圧が「ＢＡＴ＋」と同レベルまで持ち上がり、ＤＳＧ側トランジスタＭＮ２のオンにより、「ＰＡＣＫ＋」の電位が最終的には「ＢＡＴ＋」の電位と同じレベルになる。
【００５１】
このような構成では、前述したようにＮＭＯＳトランジスタＭＮ１，ＭＮ２を採用したことによりフェイルセーフが強化されている。また、ドライブ用にチャージポンプ回路が採用されている。しかし、これによって、部品点数の増大、フットプリント（実装部品の占有面積）の増大、あるいはＥＳＤ(Electrical Static Discharge)などの信頼性が低下しては本末転倒である。そこで、図１０に示す回路ではキャパシタンス内蔵のチャージポンプ回路３１０が採用されている。これによりフットプリントは最小限に抑えられ、ＥＳＤなどの信頼性低下も防止されている。チャージポンプ回路３１０の入力電圧Ｖｃは、それぞれのＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース電位を基準にしており、図１１（Ａ）に記載したように、チャージポンプによる昇圧電位差（Ｖｇ−ＶPACK+）が外付けＦＥＴトランジスタの最大のゲートソース間電圧Ｖｇｓ未満の条件を満足するようにしている。
【００５２】
つぎに、レギュレータ３５の保護機能強化について説明する。図１，図３に記載したレギュレータ３５には、その過電流保護機能動作時における、レギュレータの逆流防止機能が付加されている。
【００５３】
図１２に、レギュレータの構成を示す。
このレギュレータ３５は、パワーＰＭＯＳ ＦＥＴからなる出力駆動スイッチ用のトランジスタＭＰ０、パワーＭＯＳ駆動回路５１、入力段の比較器５２を有する。比較器５２は、出力電圧ＶＲＥＧを分圧抵抗Ｒ１とＲ２によって検出し基準電圧と比較して、その結果をパワーＭＯＳ駆動回路５１に送る。パワーＭＯＳ駆動回路５１は、このようなフィードバック信号に基づいてパワーＭＯＳトランジスタＭＰ０を制御することにより、リニアな出力電圧ＶＲＥＧが出力されるように制御する。
【００５４】
一般的なＬＤＯ(Low-dropout)レギュレータは、入力電圧が出力電圧より低くなった場合に、逆流電流が流れてレギュレータの出力が低下する。バッテリ保護回路の場合、この「入力電圧が出力電圧より低くなる」という条件は、過電流防止の保護機能動作時に頻繁に起こりうる。たとえば、ＰＣ１００側の負荷１０２が短絡し（図３参照）、あるいは「ＢＡＴ＋」端子の短絡などの場合である。この場合、片方の電位がＧＮＤレベルまで落ちることから、それによってレギュレータ３５の入力電圧でもあるＶＤＤ電圧もレギュレータ出力電圧ＶＲＥＧ以下に落とされる。
【００５５】
図１２に示すレギュレータ３５は、このような逆流電流防止のために、出力段にさらにスイッチ用のＰＭＯＳトランジスタＭＰ１を設け、そのドライブ用の比較器５３と、ＶＤＤ電圧検出用の分圧抵抗Ｒ３とＲ４を付加した構成となっている。
入力電圧であるＶＤＤ電圧は抵抗Ｒ３とＲ４に分圧されて適当なレベルに変換された後、比較器５３の反転入力「−」に入力され所定の基準電圧と比較され、その大小関係に応じて適宜、比較器５３がスイッチ用ＰＭＯＳトランジスタＭＰ１をオンまたはオフさせる。そのため、入力電圧ＶＤＤが出力電圧ＶＲＥＧより低くなろうとするとＰＭＯＳトランジスタＭＰ１が出力電圧ＶＲＥＧレベルでオフして電流の逆流を防止する。そのため、図１２のようにレギュレータ３５を構成させると、保護回路に適した理想的なＬＤＯが実現できる。
ここでは、入力電圧ＶＤＤを監視する構成としているが、この入力電圧ＶＤＤから生成される内部電圧を監視する構成としても、同様の機能を得ることができる。
【００５６】
図１３（Ａ）〜図１３（Ｆ）に、ＰＣ側の負荷短絡により過負荷（ＯＬ：Over Load）が生じた場合の電圧および信号のタイミングチャートを示す。
まず、図１３（Ａ）において、過電流検出量の抵抗Ｒｓｅｎｓｅの両端の電位差Ｖ(Ｒsense)が規定のしきい値である「ＯＬ＋」より上昇する。これを保護回路（ＩＣ１）３の過電流検出回路３２が検出すると、ある所定時間「ｔ＿ｏｆｆ」後にＦＥＴスイッチＳＷ１，ＳＷ２をオフするＯＬ検出信号を送出する（図１３（Ｂ））。ＯＬ検出信号を入力したＦＥＴドライブ回路３１からは、所定の時間経過後にローレベルとなるＦＥＴ制御信号が出力され（図１３（Ｃ））、これを受けたＦＥＴスイッチＳＷ１，ＳＷ２が直ちにオフされる（図１３（Ｄ））。ＦＥＴスイッチＳＷ１，ＳＷ２がオフされると電流経路が遮断されるために、検出抵抗Ｒｓｅｎｓｅの両端の電位差Ｖ(Ｒsense)は低下し始める（図１３（Ａ））。過負荷（ＯＬ）のしきい値は誤動作防止のために、あるヒステリシスΔＶを持って設定されており、その下方側しきい値である「ＯＬ−」より低下すると過負荷検出は終了しＯＬ検出信号がローレベルに戻される（図１３（Ｂ））。
【００５７】
ここで、ＶＤＤ電圧が低下するのは、図１３（Ｅ）に示すように過負荷（ＯＬ）を検出してＦＥＴスイッチをオフするまでの時間である。このときに分圧抵抗Ｒ３，Ｒ４および比較器５３によって、ＶＤＤ電圧がレギュレータの出力レベルＶＲＥＧより低下したことが検出されると、比較器５３からの制御信号（図１３（Ｆ））によってスイッチ用のＰＭＯＳトランジスタＭＰ１がオフし、その結果、レギュレータの出力電圧ＶＲＥＧの低下が抑制される。
【００５８】
つぎに、セルバランス機能による二次保護機能誤動作の抑止について説明する。図１４に、図３に示す保護回路の二次保護機能部分を詳細に示す。
図１４に示す保護回路（ＩＣ）３Ｂの構成としてＦＥＴドライブ回路３１、インターフェイスロジック回路３７、過電圧検出回路３８、フューズブロー出力回路３９およびレベルシフト回路４２は図３に記載し既に説明した。図３には図示を省略したが保護回路３Ｂ内にはさらに、レベルシフト回路４２の出力に一方側入力が接続され、出力がＦＥＴドライブ回路３１に接続されているＡＮＤゲート４４と、ＡＮＤゲート４４の他方側入力に接続されている制御ロジック回路４５とを有する。
【００５９】
また、保護回路３Ｂは、過電圧検出回路３８に接続された４つのセル電圧の検出端子（検出電圧：ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４）を有し、隣接した検出端子間に接続された３つの内部スイッチＳＷＣ１，ＳＷＣ２，ＳＷＣ３を有する。各検出端子はバッテリセル電極に電気的に接続される。この内部スイッチＳＷＣ１，ＳＷＣ２，ＳＷＣ３は、バッテリセルの電圧値Ｖcellが個々のセルでバランスしなくなったとき（たとえば、Ｖcell１＝４．０Ｖ、Ｖcell２＝４．１Ｖ、Ｖcell３＝４．２Ｖなど）に、制御ロジック回路４５の制御入力を受けて電圧が高いセルから電流を放電できるようにオンするためのスイッチである。
【００６０】
ところで、個々のバッテリセルと保護回路（ＩＣ）３Ｂの検出端子との間に、図示のようにノイズ除去などのために低域通過フィルタ（ＬＰＦ）が実装されることが多い。このために、ＬＰＦの抵抗成分Ｒlpf（Ｒ１〜Ｒ４）と内蔵スイッチＳＷＣ１〜ＳＷＣ３のオン抵抗Rｏｎにより抵抗ネットワークが形成され、ＩＣ内部からみた見かけのセル電圧が変化することがある。これによって、誤った値の過電圧が検出され二次保護が作動しフューズを切断する可能性がある。
たとえば、図１４でＶcell１＝Ｖcell２＝Ｖcell３＝４．０Ｖ、Ｒ２＝Ｒ３＝Ｒ４＝１ｋΩ、スイッチＳＷＣ１，ＳＷＣ２およびＳＷＣ３のオン抵抗Ｒｏｎを５００Ωとした場合、スイッチＳＷＣ２のみがオンしたとする。そのときに見かけ上のセル電圧が、Ｖcell１＝１２Ｖ、Ｖcell２＝６．４Ｖ、Ｖcell３＝５．６Ｖ、Ｖcell４＝０Ｖとなりセル電圧を検出する過電圧検出回路３８が動作して、まずＦＥＴスイッチＳＷ１，ＳＷ２をオフするＯＶ３信号を出力し、さらに一次保護では不十分な場合にフューズＦ１を切断するＯＶ２信号を送出する。
【００６１】
これはシステムからみた誤動作であり、この誤動作を防止するために、図１４に示す構成では、セルバランスがオンしていることを検出してＯＶ３信号をマスクする仕組み（ＯＶ３保護モード時の誤動作防止）と、セルバランスを一定時間ごとにリセットする仕組み（ＯＶ２保護モード時の誤動作防止）である。
ただし、二次保護は最終的な安全を提供するためであり、一次保護動作によって二次保護動作を変更するのは相互の独立性の観点から安全性を損なう可能性がある。そのために、二次保護のための回路構成に何ら変更を加えず、一次保護のための回路構成およびマイクロコンピュータ２からの制御信号のみによって、これらの誤動作を抑止する。
【００６２】
図１５に、セルバランス制御時の動作シーケンスを示す。
まず、ＯＶ３保護モード時の誤動作抑止を説明する。マイクロコンピュータ（ＩＣ２）２からの命令信号(Comm.)の一つであるセルバランス指示信号（「μＣ−ＣＥＬＢＡＬ」）が送出され（図１５（Ｂ））、保護回路（ＩＣ１）３Ｂ内部の制御ロジック回路４５のレジスタで制御値が「Ｈ」になる。これに基づいて制御ロジック回路４５からセルバランス信号（「ＣＥＬＢＡＬ」）が送出され、これによって内蔵スイッチＳＷＣ１〜ＳＷＣ３の少なくとも１つがオンする。すると、過電圧検出回路３８が動作し、ＦＥＴドライブ回路３１に向けてＦＥＴスイッチＳＷ１またはＳＷ２をオフするためのＯＶ３信号を送出する。同時に、制御ロジック回路４５からセルバランス時のＦＥＴオフを抑制するための「ＣＢ＿ＭＡＳＫ」信号（図１５（Ｃ））がＡＮＤゲート４４に送出され、実際のＦＥＴ制御信号は、二次保護のための過電圧検出回路３８からのＯＶ３信号と、「ＣＢ＿ＭＡＳＫ」信号のＡＮＤ（論理積）によって生成される。したがって、ＡＮＤゲート４４の出力はローレベルのまま変化しない。これによってセルバランス期間中は誤動作によりＦＥＴをオフすることはない。なお、図１５（Ｃ）に示すように、実際に「μＣ−ＣＥＬＢＡＬ」信号がオフになってから内蔵スイッチがオフする期間を考慮して、「ＣＢ＿ＭＡＳＫ」信号に、ある程度の遅延時間を設けてある（Ｒｅｓｐ．Ｄｅｌａｙ）。
【００６３】
つぎに、ＯＶ２保護モード時の誤動作抑止を説明する。
ＯＶ２保護は二次保護回路（過電圧検出回路３８）の基本的な機能である。これが誤動作するとフューズＦ１が切断され、バッテリからの電流経路が遮断されてしまう。この誤動作を抑止するにはマイクロコンピュータ２側からの「μＣ−ＣＥＬＢＡＬ」信号のオン時間を制御する。ここで図１５（Ｂ）中「ｔ＿ｏｎ」の時間を二次保護回路の設定時間よりも短くする。たとえば、当該バッテリ装置の場合、ＯＶ２信号が送出されてフューズ切断にいたる設定時間は最低で１秒である。そこで、マイクロコンピュータ２側で「ｔ＿ｏｎ」を１秒以内に設定して一度、セルバランスをオフにすることにより、ＯＶ２保護モードの誤動作を抑止する。
【００６４】
図３に示すバッテリ装置は、以下に示す数々の利点を備えている。
第１に、一次および二次保護回路が統合されていることから、一次および二次保護にそれぞれ集積回路ＩＣ３と４を必要とする図１の場合に比べると、実装面積が小さく、近年の省スペースの実装面積の要求に応えることができた。なお、統合後も一次保護と二次保護の各回路はそれぞれ別電源で独立して動作させていることから、統合による安全性の低下は抑止されている。
【００６５】
第２に、「ＯＶ３保護モード」の追加により、より堅牢な保護および誤動作防止が実現できた。二次保護機能が働くとバッテリ装置は元の状態に復帰することはないことから、強固な保護としながらもできるだけ一次レベルで保護を実現したいという要請があるが、新規に追加した「ＯＶ３保護モード」は一次保護と二次保護の連携によりできるだけ一次保護でカバーできることから、この要請に応えることができた。
また、「ＯＶ３保護モード」を利用した一次保護は応答性がよいという利点がある。通常の一次保護は、マイクロコンピュータ２が内蔵したＡＤ変換の読み取り値によって異常を検出し、検出した値に応じて命令を発することによって初めて実行されるため、一般的にいって異常事態に即応（１ｍＳ以内）するのは難しかった。本実施の形態では、この点を改善し、サージノイズなど何らかの原因によって二次保護が誤動作する場合でも、マイクロコンピュータの指令に依存しない応答性が高い一次保護を機能させ、それができない場合に初めて二次保護を機能させるシーケンスとした。このことによって、図１の場合のように、二次保護回路自身で設定した時間やしきい値、あるいはヒステリシスによる誤動作防止以外は有効な対策がなかった場合と比べると、二次保護の誤動作防止能力が向上しているという利点がある。
【００６６】
第４に、図１と図３に共通な効果として、バイアスレス時にオフするハイサイドのＮＭＯＳスイッチを採用することによって保護の信頼性を向上でき、またスイッチのオン抵抗を低くすることができた。また、キャパシタンス内蔵のチャージポンプ回路を採用することによって実装面積や外付け部品数を増やすことなくＮＭＯＳスイッチに適したＦＥＴバイアス回路を実装できた。さらに、入力が低い場合でもＦＥＴスイッチをスタートアップできる構成を付加して実用性を高めた。
【００６７】
第５に、レギュレータの入力電圧（ＶＤＤ）が出力電圧（ＶＲＥＧ）より低くなることが有効に抑止され、レギュレータ出力低下が防止できる。
第６に、セルバランス時の一次および二次保護の誤動作を有効に抑止できる。
【００６８】
なお、本発明の実施の形態は上記記載に限定されず、以下の変形が可能である。
まず、外付けのＮＣｈ ＦＥＴスイッチをドレインコモンで実装しているが、これをソースコモンとしてもよい。
セルバランス抑制用の信号の論理和はＦＥＴドライブ回路で行わず、制御ロジックで行うこととしてもよい。
さらに信頼性を増すために、一次保護側に独自にＯＶ／ＬＶ検出回路を実装することも可能である。
バッテリセル数は３セルに限定されるものではなく、２セル、４セル以上も可能である。また、この保護回路を２段搭載することによって８セルに対応することもできる。
一次保護回路にＳＭＢＵＳインターフェイスおよびＡＤＣを内蔵することでマイクロコンピュータ（ＩＣ２）を統合してもよい。
チャージポンプ回路を外付けのキャパシタ対応にしてもよい。この場合、外付け部品数が増えるが、ＦＥＴのオンに要する時間を短縮できるという利点が得られる。
ＯＶ１レベルとＯＶ２レベルを、それぞれ４．２５Ｖと４．３５Ｖとしたが、この電圧はアプリケーションに適切に対応した値に変更することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態におけるバッテリ装置の構成を示す図である。
【図２】図１に示すバッテリ装置の保護モードを示す図表である。
【図３】図１に示すバッテリ保護回路を改良した構成を示す図である。
【図４】図３に示すバッテリ装置の保護モードを示す図表である。
【図５】ＯＶ１保護動作時の電圧や信号のタイミングチャートである。
【図６】ＯＶ２保護動作時の電圧や信号のタイミングチャートである。
【図７】ＯＶ３保護動作時の電圧や信号のタイミングチャートである。
【図８】ＯＶＲＥＧ保護動作時の電圧および信号のタイミングチャートである。
【図９】ＷＤＦ２保護動作時の電圧および信号のタイミングチャートである。
【図１０】ＦＥＴスイッチを駆動するＦＥＴドライブ回路の回路図である。
【図１１】ＦＥＴスイッチのゲートバイアス設定動作のシーケンスを示すタイミングチャートである。
【図１２】レギュレータの回路図である。
【図１３】ＰＣ側の負荷短絡により過負荷が生じた場合の電圧および信号のタイミングチャートである。
【図１４】図３の二次保護機能部分を詳細に示す回路図である。
【図１５】セルバランス制御時の動作シーケンスを示すタイミングチャートである。
【符号の説明】
【００７０】
１Ａ，１Ｂ…バッテリ装置、２…マイクロコンピュータ（ＩＣ３）、３Ａ…一次保護回路、３Ｂ…保護回路、４…二次保護回路、３１…ＦＥＴドライブ回路、３２…過電流検出回路、３３…セルアンプ、３４…セル選択スイッチ、３５…レギュレータ、３６…ウォッチドッグ回路、３７…インターフェイスロジック回路、３８…過電圧検出回路、３９…フューズブロー出力回路、４１…ＯＶＲＥＧ監視用のコンパレータ、４２…レベルシフト回路、４３…スイッチ、４４…ＡＮＤゲート、４５…制御ロジック回路
【図１】
2005160169.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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