(57)【要約】  【課題】内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を出力するアナログ回路とが混載された半導体集積回路において、安価な手法で、ノイズ発生源の影響によるアナログ回路の出力電圧の変動を抑制することができ、出力電圧の変動に係る消費電流の増大を抑えることができる電圧変動抑制回路を提供する。  【解決手段】本発明の電圧変動抑制回路は、内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を発生するアナログ回路とが混載された半導体集積回路において、ノイズ発生源が発生するノイズの影響によるアナログ回路の出力電圧の変動を抑制するもので、内部クロックの半周期毎に、アナログ回路の出力電圧をサンプルホールドするサンプルホールド回路と、サンプルホールド回路によってサンプルホールドされた内部クロックの前半の半周期の出力電圧と後半の半周期の出力電圧とを合成して平均化するアナログ電圧合成回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を発生するアナログ回路とが混載された半導体集積回路において、前記ノイズ発生源が発生するノイズの影響による前記アナログ回路の出力電圧の変動を抑制する電圧変動抑制回路であって、
前記内部クロックの半周期毎に、前記アナログ回路の出力電圧をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路によってサンプルホールドされた前記内部クロックの前半の半周期の出力電圧と後半の半周期の出力電圧とを合成して平均化するアナログ電圧合成回路とを備えることを特徴とする電圧変動抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を出力するアナログ回路とが混載された半導体集積回路において、ノイズ発生源が発生するノイズの影響によるアナログ回路の出力電圧の変動を抑制する電圧変動抑制回路に関するものである。
【背景技術】
【０００２】
例えば、ＬＣＤ（液晶）ドライバ等のように、１チップ上に、昇圧回路やロジック回路等の内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、基準電圧発生回路等の一定電圧を発生するアナログ回路とが混載された半導体集積回路においては、ノイズ発生源が、内部クロックに同期して動作することにより発生する所定周期のノイズの影響によって、アナログ回路の出力電圧が変動し、その品位が低下するとともに、消費電流の増大を招くという問題がある。
【０００３】
これに対し、従来は、ダブルウェル等の標準的な半導体プロセスで半導体集積回路を構成する場合、例えばアナログ回路の出力回路をソースもしくはシンクのみの片側出力としている。これにより、例えば出力回路をソースのみの片側出力とした場合、出力回路は、接続されたキャパシタ（電圧平滑容量）を充電する能力のみに制限されるため、ノイズ発生源がノイズを発生した場合であっても、出力回路からの出力電圧の値は、ノイズの影響による変動の上限で止まる。
【０００４】
例えば、特許文献１には、マトリクス状に配置された複数の画素を有する液晶表示素子と、複数の駆動電圧の中から、駆動方式により決定される２つの駆動電圧を選択して複数の画素に印加する駆動手段と、画素駆動用の各駆動電圧を、駆動手段に供給する駆動電圧供給手段とを有する液晶表示装置であって、駆動電圧供給手段が、出力電流の方向が駆動電圧供給手段から流出する方向のみの出力段回路と、出力電流の方向が駆動電圧供給手段に流入する方向のみの出力段回路とを含むものが開示されている。
【０００５】
特許文献１によれば、駆動電圧供給手段に無駄な電流が流れることがなく、余分に電力を消費することがないので、より消費電力を低減させることが可能になるとしている。
【０００６】
【特許文献１】特開２０００−２９２７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の手法では、出力回路が片側出力のみの能力に制限されているため、ノイズの影響によって出力電圧が上下に周期的に変動することはないが、上記例のように、出力回路をソースのみの片側出力とした場合、出力回路からはノイズによる変動の上限付近の電圧が出力されることになる。従って、ノイズの影響による上下動の大小に依存して出力電圧のオフセットが変化するため、どうしても出力電圧の品位が低下するという問題があった。
【０００８】
これに対し、出力電圧のオフセットの変化を避けるために、出力回路を両方向出力にすると、前述の通り、ノイズの影響による変動（上下動）が出力電圧に現れてしまい、出力品位が低下するのはもちろん、出力電圧の上下動によって消費電流も増大する。
【０００９】
また、トリプルウェル等の特殊な半導体プロセスを使用して、ノイズ発生源となる回路と、一定電圧を発生するアナログ回路とをチップ上で分離することにより、ノイズ発生源となる回路によるノイズの影響を排除することは可能である。しかし、トリプルウェルプロセスを用いると製造コストが増大するという問題が発生する。
【００１０】
本発明の目的は、前記従来技術に基づく問題点を解消し、内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を出力するアナログ回路とが混載された半導体集積回路において、安価な手法で、ノイズ発生源の影響によるアナログ回路の出力電圧の変動を抑制することができ、出力電圧の変動に係る消費電流の増大を抑えることができる電圧変動抑制回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を発生するアナログ回路とが混載された半導体集積回路において、前記ノイズ発生源が発生するノイズの影響による前記アナログ回路の出力電圧の変動を抑制する電圧変動抑制回路であって、
前記内部クロックの半周期毎に、前記アナログ回路の出力電圧をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路によってサンプルホールドされた前記内部クロックの前半の半周期の出力電圧と後半の半周期の出力電圧とを合成して平均化するアナログ電圧合成回路とを備えることを特徴とする電圧変動抑制回路を提供するものである。
【発明の効果】
【００１２】
本発明の電圧変動抑制回路は、一定電圧を出力するアナログ回路の出力電圧のプラス側の変動とマイナス側の変動を合成して平均化することにより、その変動を打ち消すことが可能である。また、本発明の電圧変動抑制回路を適用した半導体集積回路は、トリプルウェル等の高価なプロセスを使用することなく、ダブルウェル等の標準的な半導体プロセスを使用して安価に製造することが可能である。また、本発明の電圧変動抑制回路を採用することによって、一定電圧を出力するアナログ回路の出力電圧の変動を抑制することができるため、その出力回路は、片側出力に制限されることなく、両方向出力のものを使用することができる。また、出力電圧の変動を抑制することができるため、両方向出力の出力回路を使用した場合であっても、消費電流の増大を起こすことなく、出力電圧のオフセットの変化を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電圧変動抑制回路を詳細に説明する。
【００１４】
図１は、本発明の電圧変動抑制回路を適用する半導体集積回路の一実施形態の構成概略図である。同図に示す半導体集積回路は、内部クロックに応じた所定周期のノイズを発生するノイズ発生源と、一定電圧を出力するアナログ回路とが混載されたもので、一定電圧を出力するアナログ回路の一例となる基準電圧発生回路２２と、本実施形態の電圧変動抑制回路１０と、基準電圧発生回路の出力回路２８とを備えている。なお、同図では、ノイズ発生源となる回路の図示は省略してある。
【００１５】
基準電圧発生回路２２は、バッファ２４と、その負極がグランドに接続され、正極がバッファ２４の入力端子に接続された電圧源２６とを備えている。電圧源２６によって発生される一定電圧はバッファ２４を介して出力される。また、出力回路２８は、両方向出力のもので、バッファ３０と、このバッファ３０の出力端子とグランドとの間に接続されたキャパシタ（電圧平滑容量）３２とを備えている。出力回路２８からは、電圧変動抑制回路１０によって電圧変動が抑制された基準電圧発生回路２２の出力電圧が出力される。
【００１６】
本発明の電圧変動抑制回路は、例えばＬＣＤドライバ等のように、前述のノイズ発生源と、一定電圧を出力するアナログ回路とが混載された半導体集積回路において、ノイズ発生源が発生するノイズの影響によるアナログ回路の出力電圧の変動を抑制するものである。図示例の電圧変動抑制回路１０は、基準電圧発生回路２２のバッファ２４の出力端子と出力回路２８のバッファ３０の入力端子との間に接続されており、サンプルホールド回路１２と、アナログ電圧合成回路１４とを備えている。
【００１７】
サンプルホールド回路１２は、内部クロックＣＫの半周期毎に、基準電圧発生回路２２の出力電圧をサンプリングしてホールド（サンプルホールド）するもので、基準電圧発生回路２２の出力電圧をサンプリングする４つのスイッチ１６ａ、１６ｂ、１６ｃ、１６ｄと、これら４つのスイッチ１６ａ、１６ｂ、１６ｃ、１６ｄを介してサンプリングされた基準電圧発生回路２２の出力電圧をそれぞれホールドする、同一容量のキャパシタ１８ａ、１８ｂ、１８ｃ、１８ｄとを備えている。
【００１８】
ここで、基準電圧発生回路２２のバッファ２４の出力端子は、スイッチ１６ａ、１６ｂ、１６ｃ、１６ｄの図中左側の端子に接続されている。また、キャパシタ１８ａ、１８ｂ、１８ｃ、１８ｄは、それぞれスイッチ１６ａ、１６ｂ、１６ｃ、１６ｄの図中右側の端子とグランドとの間に接続されている。
【００１９】
スイッチ１６ａ、１６ｂ、１６ｃ、１６ｄは、それぞれ信号Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２によってそのオン／オフが制御される。本実施形態では、スイッチ１６ａは、信号Ｓ１１がハイレベルの期間（サンプリング期間）はオンし、信号Ｓ１１がローレベルの期間（ホールド期間）はオフする。キャパシタ１８ａには、スイッチ１６ａがオンからオフとなった時点における基準電圧発生回路２２の出力電圧が保持される。また、他のスイッチ１６ｂ、１６ｃ、１６ｄおよびキャパシタ１８ｂ、１８ｃ、１８ｄについても同様である。
【００２０】
アナログ電圧合成回路１４は、サンプルホールド回路１２によってサンプルホールドされた内部クロックの前半の半周期（本実施形態では、内部クロックのハイレベルの期間）の出力電圧と後半の半周期（同じく、内部クロックのローレベルの期間）の出力電圧とを合成し、これを平均化するもので、サンプルホールド回路１２の４つのスイッチ１６ａ、１６ｂ、１６ｃ、１６ｄおよびキャパシタ１８ａ、１８ｂ、１８ｃ、１８ｄにそれぞれ対応する４つのスイッチ２０ａ、２０ｂ、２０ｃ、２０ｄを備えている。
【００２１】
スイッチ２０ａ、２０ｂ、２０ｃ、２０ｄの図中左側の端子は、スイッチ１６ａ、１６ｂ、１６ｃ、１６ｄの図中右側の端子に接続されている。また、スイッチ２０ａ、２０ｂ、２０ｃ、２０ｄの図中右側の端子は、出力回路２８のバッファ３０の入力端子に接続されている。
【００２２】
スイッチ２０ａ、２０ｂは信号ＨＣＫ１によってそのオン／オフが制御され、スイッチ２０ｃ、２０ｄは、信号ＨＣＫ２によってそのオン／オフが制御される。本実施形態では、スイッチ２０ａ、２０ｂは、信号ＨＣＫ１がハイレベルの期間はオンし、信号ＨＣＫ１がローレベルの期間はオフする。出力回路２８には、スイッチ２０ａ、２０ｂが同時にオンした時に、キャパシタ１８ａ、１８ｂに保持されている電圧が合成されて平均化された電圧が入力される。また、スイッチ２０ｃ、２０ｄについても同様である。
【００２３】
次に、図２および図３に示すタイミングチャートを参照して、図１に示す電圧変動抑制回路１０の動作を説明する。
【００２４】
図２のタイミングチャートに示すように、信号ＨＣＫ１、ＨＣＫ２は、内部クロックを２分周した互いに逆極性の信号である。また、信号Ｓ１１、Ｓ１２は、信号ＨＣＫ１がローレベルで、かつ内部クロックＣＫがハイレベルおよびローレベルの期間にそれぞれハイレベルとなり、信号ＨＣＫ１がハイレベルの期間はローレベルとなる信号である。一方、信号Ｓ２１、Ｓ２２は、信号ＨＣＫ２がローレベルで、かつ内部クロックＣＫがハイレベルおよびローレベルの期間にそれぞれハイレベルとなり、信号ＨＣＫ２がハイレベルの期間はローレベルとなる信号である。
【００２５】
ここで、図示していないノイズ発生源が発生するノイズの影響による変動が発生していない場合、基準電圧発生回路２２の出力電圧ＶＩは一定電圧Ｖであるとする。これに対し、ノイズの影響によって基準電圧発生回路２２の出力電圧ＶＩが変動している場合、基準電圧発生回路２２の出力電圧ＶＩには、図３にその拡大図を示すように、基準電圧発生回路２２が発生する一定電圧Ｖに対して、内部クロックＣＫの変化に対応したノイズ成分が重畳された波形となる。
【００２６】
電圧変動抑制回路１０では、信号ＨＣＫ１がローレベルの期間に、信号Ｓ１１がハイレベルになるとスイッチ１６ａがオンして、基準電圧発生回路２２の出力電圧ＶＩがサンプリングされる。その後、信号Ｓ１１がローレベルとなり、スイッチ１６ａがオフとなった時点における基準電圧発生回路２２の出力電圧がキャパシタ１８ａにホールドされる。この時、キャパシタ１８ａにホールドされる電圧はプラス側に変動しており、図３に示すように、一定電圧Ｖに対して電圧ＶＨが加算された電圧Ｖ＋ＶＨとなる。
【００２７】
続いて、信号ＨＣＫ１がローレベルの期間に、信号Ｓ１２がハイレベルになるとスイッチ１６ｂがオンして、基準電圧発生回路２２の出力電圧ＶＩがサンプリングされる。その後、信号Ｓ１２がローレベルとなり、スイッチ１６ｂがオフとなった時点における基準電圧発生回路２２の出力電圧ＶＩがキャパシタ１８ｂにホールドされる。この時、キャパシタ１８ｂにホールドされる電圧はマイナス側に変動しており、同じく図３に示すように、一定電圧Ｖから電圧ＶＬを減算した電圧Ｖ−ＶＬとなる。
【００２８】
続いて、信号ＨＣＫ１がハイレベルになると、スイッチ２０ａ、２０ｂが同時にオンして、キャパシタ１８ａにホールドされた電圧Ｖ＋ＶＨとキャパシタ１８ｂにホールドされた電圧Ｖ−ＶＬとが合成され、平均化される。例えば、ＶＨ≒ＶＬであるとすると、電圧変動抑制回路１０から出力される合成後の電圧、すなわち出力回路２８からの出力電圧ＶＯはほぼＶとなり、ノイズの影響による基準電圧発生回路２２の出力電圧の変動をほぼ完全に抑制することができる。
【００２９】
信号ＨＣＫ２がローレベルの期間の動作は、スイッチ１６ａ、１６ｂ、キャパシタ１８ａ、１８ｂ、およびスイッチ２０ａ、２０ｂ（第１グループ）が、それぞれスイッチ１６ｃ、１６ｄ、キャパシタ１８ｃ、１８ｄ、およびスイッチ２０ｃ、２０ｄ（第２グループ）となる点を除いて同様である。すなわち、電圧変動抑制回路１０では、第１グループでサンプルホールドが行われている期間に第２グループでアナログ電圧の合成が行われ、第１グループでアナログ電圧の合成が行われている期間に第２グループでサンプルホールドが行われることが繰り返し行われる。
【００３０】
なお、上記実施形態では、２つのグループに分けて、サンプルホールドとアナログ電圧の合成とを交互に行う例を挙げて説明したが、本発明の電圧変動抑制回路は上記実施形態だけに限定されるものではない。以下、別の例を挙げて説明する。
【００３１】
図４は、本発明の電圧変動抑制回路を適用する半導体集積回路の別の実施形態の構成概略図である。本実施形態の電圧変動抑制回路４０は、図１に示す電圧変動抑制回路１０と比べて、第２グループのスイッチ１６ｃ、１６ｄ、キャパシタ１８ｃ、１８ｄ、およびスイッチ２０ｃ、２０ｄを除く、第１グループのスイッチ１６ａ、１６ｂおよびキャパシタ１８ａ、１８ｂ（サンプルホールド回路４２）、ならびにスイッチ２０ａ、２０ｂ（アナログ電圧合成回路４４）のみを備え、さらにバッファ３０の入力端子とグランドとの間に接続されたキャパシタ４６を備えている。
【００３２】
すなわち、本実施形態の電圧変動抑制回路４０は、１つのグループのみで、サンプルホールドとアナログ電圧の合成とを順次行う。
【００３３】
図１に示す電圧変動抑制回路１０の場合と同様に、スイッチ１６ａ、１６ｂは、それぞれ信号Ｓ１１、Ｓ１２によってそのオン／オフが制御され、スイッチ２０ａ、２０ｂは、信号ＨＣＫ１によってそのオン／オフが制御される。
【００３４】
以下、図５に示すタイミングチャートを参照して、図４に示す電圧変動抑制回路４０の動作を説明する。
【００３５】
図５のタイミングチャートに示すように、信号ＨＣＫ１は、内部クロックがハイレベルとなってから、内部クロックのハイレベルの期間よりも短い所定の一定時間ハイレベルとなる信号である。また、信号Ｓ１１、Ｓ１２は、信号ＨＣＫ１がローレベルで、かつ内部クロックＣＫがハイレベルおよびローレベルの期間にそれぞれハイレベルとなり、信号ＨＣＫ１がハイレベルの期間はローレベルとなる信号である。すなわち、信号Ｓ１１のハイレベルの期間は、内部クロックのハイレベルの期間よりも、信号ＨＣＫ１がハイレベルの期間だけ短い。
【００３６】
電圧変動抑制回路４０において、信号ＨＣＫ１がローレベルの期間に、信号Ｓ１１がハイレベルとなり、続いて信号Ｓ１２がハイレベルとなった時の動作は、図１に示す電圧変動抑制回路１０の場合と同様である。すなわち、信号Ｓ１１がハイレベルとなり、ローレベルとなった時点で、キャパシタ１８ａには電圧Ｖ＋ＶＨがホールドされ、信号Ｓ１２がハイレベルとなり、ローレベルとなった時点で、キャパシタ１８ｂには電圧Ｖ−ＶＬがホールドされる。
【００３７】
続いて、信号ＨＣＫ１がハイレベルになると、スイッチ２０ａ、２０ｂが同時にオンして、キャパシタ１８ａにホールドされた電圧Ｖ＋ＶＨとキャパシタ１８ｂにホールドされた電圧Ｖ−ＶＬとが合成され、平均化された電圧Ｖがキャパシタ４６に保持される。これにより、図１に示す電圧変動抑制回路１０の場合と同様に、ノイズの影響による基準電圧発生回路２２の出力電圧の変動をほぼ完全に抑制することができる。
【００３８】
電圧抑制回路４０では、信号ＨＣＫ１および信号Ｓ１１がハイレベルとなる期間を短くし、合成後の平均化された電圧をキャパシタ４６に保持することによって、１つのグループだけで、内部クロックの各クロック毎に、サンプルホールドとアナログ電圧の合成とを繰り返し行うことができる。信号ＨＣＫ１および信号Ｓ１１のハイレベル期間が短くなるため、内部クロックの周波数に応じて、使用可能な場合に電圧変動抑制回路４０を使用すれば、その回路規模を削減することが可能である。
【００３９】
本発明の電圧変動抑制回路では、プラス側の変動とマイナス側の変動を合成して平均化するため、例えばＬＣＤドライバ等において、チャージポンプ式昇圧回路等のチャージとポンプの間に発生するノイズの影響による、出力電圧の大きな変動をも打ち消すことが可能である。また、本発明の電圧変動抑制回路を適用した半導体集積回路は、トリプルウェル等の高価なプロセスを使用することなく、ダブルウェル等の標準的な半導体プロセスを使用して安価に製造することが可能である。
【００４０】
このように、本発明の電圧変動抑制回路を採用することによって、一定電圧を出力するアナログ回路の出力電圧の変動を抑制することができるため、その出力回路２８は、片側出力に制限されることなく、両方向出力のものを使用することができる。また、出力電圧の変動を抑制することができるため、両方向出力の出力回路を使用した場合であっても、消費電流の増大を起こすことなく、出力電圧のオフセットの変化を抑制することができる。
【００４１】
実際に、従来回路と本発明の電圧変動抑制回路とで出力オフセットの比較をしたところ、従来回路では１００ｍＶ程度のオフセット変化が発生する条件であっても、本発明の電圧変動抑制回路ではほぼ０ｍＶとなることが確認できた。
【００４２】
本発明は、基本的に以上のようなものである。
以上、本発明の電圧変動抑制回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４３】
【図１】本発明の電圧変動抑制回路を適用する半導体集積回路の一実施形態の構成概略図である。
【図２】図１に示す電圧変動抑制回路の動作を表すタイミングチャートである。
【図３】図２に示すタイミングチャートの部分拡大図である。
【図４】本発明の電圧変動抑制回路を適用する半導体集積回路の別の実施形態の構成概略図である。
【図５】図４に示す電圧変動抑制回路の動作を表すタイミングチャートである。
【符号の説明】
【００４４】
１０、４０  電圧変動抑制回路
１２、４２  サンプルホールド回路
１４、４４  アナログ電圧合成回路
１６ａ、１６ｂ、１６ｃ、１６ｄ、２０ａ、２０ｂ、２０ｃ、２０ｄ  スイッチ
１８ａ、１８ｂ、１８ｃ、１８ｄ、３２、４６  キャパシタ
２２  基準電圧発生回路
２４、３０  バッファ
２６  電圧源
２８  出力回路
【図１】
2005123994.tif 000003
【図２】
2005123994.tif 000004
【図３】
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【図４】
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【図５】
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