(57)【要約】【課題】  入出力トレラント回路を構成するトランジスタに電源電圧よりも低い電圧を供給し、入力トレラント回路での貫通電流の発生を抑制し、且つこのトランジスタを耐圧以下で動作させる半導体集積回路を実現する。【解決手段】  入出力インターフェース部１は、インバータＩＮＶ１、インバータＩＮＶ３、インバータＩＮＶ４、電位制御回路２、及び入出力トレラント回路１０から構成されている。電位制御回路２は、クロックドインバータＣＬＩＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、及びＮＯＲゲートＮＯＲ１から構成され、入出力トレラント回路１０を構成するトランジスタに電源電圧よりも低い電位を供給する。出力端子ＰＡＤに外部から電源電圧よりも高い電位が入力されている間、このトランジスタは耐圧以下でオンしている。【選択図】  図１
2005210247.tif 000002
【特許請求の範囲】
【請求項１】
データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号、前記データ信号を反転した信号及び出力制御信号入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【請求項２】
前記入出力トレラント回路及び前記電位制御回路は、同一の電源電圧で動作すること特徴とする請求項１に記載の半導体集積回路。
【請求項３】
データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号が入力されるクロックドインバータと、前記データ信号を反転した信号及び前記出力制御信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力されるトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドインバータに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路のトランジスタの閾値電圧分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【請求項４】
データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号及び
前記出力制御信号が入力されるクロックドＮＯＲゲートと、前記データ信号を反転した信号及び前記出力制御信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力されるトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドＮＯＲゲートに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路のトランジスタの閾値電圧分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【請求項５】
データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号が入力されるクロックドインバータと、前記データ信号及び前記出力制御信号を反転した信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力されるトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドインバータに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路のトランジスタの閾値電圧分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に入出力トレラント回路を構成するトランジスタに電源電圧よりも低い電位を供給し、入出力トレラント回路での貫通電流の発生を抑制し、且つこのトランジスタを耐圧以下で動作させる半導体集積回路に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ  ＬＳＩ等の半導体集積回路は、微細化及び高集積化が進み、それと共に低電圧化が進行している。このため、異種の電圧で動作する半導体集積回路を混在して使用する場合が増え、異種の電圧間を接続するインターフェース回路（入出力トレラント回路と呼称される）が必要になる。例えば、３．３Ｖで動作する半導体集積回路では、外部から３．３Ｖより高電位である５Ｖが印加される。この種の入出力トレラント回路としては、図７に示すものが知られている（例えば、特許文献１参照。）。図７は、入出力トレラント回路を示す回路図である。
【０００３】
図７に示すように、この特許文献１に開示された入出力トレラント回路１０１は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１０１〜１０７、及びＮｃｈ  ＭＯＳトランジスタ１０１、１０２から構成されている。そして、入出力トレラント回路１０１から出力された信号は、出力端子ＰＡＤから出力され、出力端子ＰＡＤから入出力トレラント回路１０１よりも高電位が入力される。ここで、電源ＶＤＤは３．３Ｖである。
【０００４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１０１、ＰＴ１０４は、ドレイン及びサブストレートがフローティングウエルＦＷＥＬＬに接続され、ソースが電源ＶＤＤに接続され、フローティングウエルＦＷＥＬＬを電源ＶＤＤに固定するために設けられている。
【０００５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１０２及びＮｃｈ  ＭＯＳトランジスタＮＴ１０１は、ドライバとして機能し、Ｐｃｈ  ＭＯＳトランジスタＰＴ１０３、ＰＴ１０５及びＮｃｈ  ＭＯＳトランジスタＮＴ１０２は、プリドライバとして機能する。そして、Ｐｃｈ  ＭＯＳトランジスタＰＴ１０３及びＮｃｈ  ＭＯＳトランジスタＮＴ１０２のゲートに信号線ＭＰＮ２１が接続され、Ｐｃｈ  ＭＯＳトランジスタＰＴ１０５のゲートに信号線ＭＰＮ１１が接続されている。
【０００６】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１０６は、ソース及びサブストレートがフローティングウエルＦＷＥＬＬに接続され、ゲートが電源ＶＤＤに接続されている。そして、出力端子ＰＡＤに０又は電源ＶＤＤと同じ電位が印加されされた場合にはオフし、出力端子ＰＡＤに電源ＶＤＤよりも高電位（電源ＶＤＤ３．３Ｖよりも高い５Ｖ）が印加された場合にはオンしてフローティングウエルＦＷＥＬＬの電位を５Ｖにする。
【０００７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１０７は、ソース及びサブストレートがフローティングウエルＦＷＥＬＬに接続され、ゲートが電源ＶＤＤに接続されている。
【０００８】
そして、出力端子ＰＡＤに電源ＶＤＤよりも高電位（５Ｖ）が印加された場合にはオンして信号線ＭＰ１１を５Ｖの電位にする。
【特許文献１】特開２０００−７７９９６号公報（頁１７、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した入出力トレラント回路においては、Ｐｃｈ  ＭＯＳトランジスタＰＴ１０７を設けているので、出力端子ＰＡＤに電源ＶＤＤよりも高電位（５Ｖ）が印加された場合にＰｃｈ  ＭＯＳトランジスタＰＴ１０２のゲートとドレインが同電位となり確実にＰｃｈ  ＭＯＳトランジスタＰＴ１０２をオフ状態にすることができるので貫通電流が発生しない。
【００１０】
ところが、出力端子ＰＡＤに電源ＶＤＤ（３．３Ｖ）よりも高電位（５Ｖ）が印加され、信号線ＭＰＮ２１の信号レベルがＬｏｗ（０Ｖ）の場合には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１０２のゲートとドレイン間の電位差は５Ｖとなり電源ＶＤＤ（３．３Ｖ）よりも高電圧となる。このため、Ｎｃｈ  ＭＯＳトランジスタＮＴ１０２の破壊又は信頼性低下が発生するという問題点がある。
【００１１】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、入出力トレラント回路を構成するトランジスタに電源電圧よりも低い電位を供給し、入出力トレラント回路での貫通電流の発生を抑制し、且つこのトランジスタを耐圧以下で動作させて入出力トレラント回路を構成するトランジスタの破壊や信頼性低下を防止する半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の半導体集積回路は、データ信号及び出力制御信号が入力される入力手段と、この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号、前記データ信号を反転した信号及び出力制御信号入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路とを具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする。
【００１３】
更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、データ信号及び出力制御信号が入力される入力手段と、この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号が入力されるクロックドインバータと、前記データ信号を反転した信号及び前記出力制御信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力されるトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドインバータに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路とを具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路のトランジスタの閾値電圧分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、入出力トレラント回路を構成するトランジスタに電源電圧よりも低い電位を供給し、入出力トレラント回路での貫通電流の発生を抑制し、且つこのトランジスタを耐圧以下で動作させる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は入出力インターフェース部を示す回路図、図２は低電圧ロジック部及び昇圧部を示すブロック図である。
【００１７】
図１に示すように、入出力インターフェース部１は、インバータＩＮＶ１、インバータＩＮＶ３、インバータＩＮＶ４、電位制御回路２、及び入出力トレラント回路１０から構成されている。そして、入出力トレラント回路１０から出力された信号は出力端子ＰＡＤから出力され、出力端子ＰＡＤから電位制御回路２、及び入出力トレラント回路１０の電源ＶＤＤ（２．５Ｖ）よりも高い電圧（３．３Ｖ）が入出力トレラント回路１０に入力される。
【００１８】
入出力トレラント回路１０は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１〜ＰＴ５、及びＮｃｈ  ＭＯＳトランジスタＮＴ１〜ＮＴ４から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１、ＰＴ４は、ドレイン及びサブストレートがフローティングウエルＦＷＥＬＬに接続され、ソースが電源ＶＤＤに接続され、フローティングウエルＦＷＥＬＬを電源ＶＤＤに固定するために設けられている。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ３はドライバとして機能し、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ４はプリドライバとして機能する。そして、Ｐｃｈ  ＭＯＳトランジスタＰＴ３のゲートに信号線ＭＰＮ１が接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のゲートに信号線ＭＰＮ２が接続されている。
【００２０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５は、ソースが信号線ＭＰに接続され、サブストレートがフローティングウエルＦＷＥＬＬに接続され、ゲートが電源ＶＤＤに接続されている。そして、出力端子ＰＡＤに電源ＶＤＤ（２．５Ｖ）よりも高い電圧（３．３Ｖ）が印加された場合にオンしてＰｃｈ  ＭＯＳトランジスタＰＴ２のゲート及びドレインを同電位する。
【００２１】
電位制御回路２は、クロックドインバータＣＬＩＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、及びＮＯＲゲートＮＯＲ１から構成され、入出力トレラント回路１０を構成するトランジスタに耐圧以下で動作させるために耐圧よりも低い電位を供給する。
【００２２】
信号線路ＣＮＴＰを伝送する信号は、クロックドインバータＣＬＩＶ１に入力される。信号線路ＣＮＴＰを伝送する信号はインバータＩＮＶ１でデータ反転されて信号線路ＭＰＮ２を伝送する信号となりＮＯＲゲートＮＯＲ１の一方に入力され、信号線路ＣＮＴＮを伝送する信号はインバータＩＮＶ３、ＩＮＶ４を介して信号線路ＭＮを伝送する信号となりＮＯＲゲートＮＯＲ１の他方に入力される。そして、信号線路ＭＮを伝送する信号はＮｃｈ  ＭＯＳトランジスタＮＴ１のゲートにも入力される。
【００２３】
ＮＯＲゲートＮＯＲ１から出力された信号は、Ｎｃｈ  ＭＯＳトランジスタＮＴ５のゲートに入力され、更にクロックドインバータＣＬＩＶ１に直接及びインバータＩＮＶ２を介して入力される。
【００２４】
スイッチとして機能するクロックドインバータＣＬＩＶ１から出力された信号は、信号線ＭＰＮ１を伝送する信号としてＰｃｈ  ＭＯＳトランジスタＰＴ３のゲートに入力される。なお、信号線ＭＰＮ１を伝送する信号の電位は、信号線Ｎ２を伝送する信号の電位より低く、電源ＶＤＤ（２．５Ｖ）よりもＮｃｈ  ＭＯＳトランジスタＮＴ５の閾値電圧分だけ低く設定される。
【００２５】
ここで、電位制御回路２に１段のＮｃｈ  ＭＯＳトランジスタを設けているが
２段縦続接続させてもよい。その場合には、信号線ＭＰＮ１を伝送する信号の電位は１段の場合よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧分だけ更に低くなる。
【００２６】
図２に示すように、信号線ＣＮＴＰを伝送する信号及び信号線ＣＮＴＮを伝送する信号は、１．２Ｖで動作する低電圧ロジック部４及び１．２Ｖを２．５Ｖに昇圧する昇圧部５を経由した信号である。
【００２７】
１．２Ｖで動作するＬＳＩ内部から出力された信号線Ａを伝送する信号（データ信号）は、インバータＩＮＶ５に入力され、１．２Ｖで動作するＬＳＩ内部から出力された信号線ＥＮを伝送する信号（出力制御信号）は、インバータＩＮＶ６に入力される。インバータＩＮＶ５から出力された信号は、ＮＯＲゲートＮＯＲ２及びＮＡＮＤゲートＮＡＮＤ１のそれぞれ一方に入力される。そして、インバータＩＮＶ６から出力された信号は、ＮＡＮＤゲートＮＡＮＤ１の他方に入力され、インバータＩＮＶ７を介してＮＯＲゲートＮＯＲ２の他方に入力される。
【００２８】
ＮＯＲゲートＮＯＲ２から出力された信号は、昇圧回路６ａで１．２Ｖから２．５Ｖに昇圧され、インバータＩＮＶ８を介して信号線ＣＮＴＰを伝送する信号となる。一方、ＮＡＮＤゲートＮＡＮＤ１から出力された信号は、昇圧回路６ｂで１．２Ｖから２．５Ｖに昇圧され、インバータＩＮＶ９を介して信号線ＣＮＴＮを伝送する信号となる。ここで、ＬＳＩが電位制御回路２及び入出力トレラント回路１０と同じ電圧（２．５Ｖ）で動作する場合には昇圧部５を必要としない。
【００２９】
次に、電位制御回路２及び入出力インターフェース部１の動作について図を用いて説明する。図３は信号線ＥＮを伝送する信号（出力制御信号）がＬｏｗレベルに固定された時の電位制御回路及び入出力トレラント回路の動作波形を示す図、図４は信号線ＥＮを伝送する信号（出力制御信号）がＨｉｇｈレベルに固定され、出力端子にＨｉｇｈレベルの信号が入力された場合の電位制御回路及び入出力トレラント回路の動作波形図である。
【００３０】
図３に示すように、まず、信号線Ａを伝送する信号（データ信号）がＬｏｗ（０Ｖ）の時には信号線ＭＮを伝送する信号がＨｉｇｈ（２．５Ｖ）で、出力端子ＰＡＤからＬｏｗ（０Ｖ）の信号が出力される。次に、信号線Ａを伝送する信号（データ信号）がＬｏｗ（０Ｖ）からＨｉｇｈ（１．２Ｖ）になると、信号線ＭＮを伝送する信号がＨｉｇｈ（２．５）からＬｏｗ（０Ｖ）に変化し、信号線ＭＰＮ１を伝送する信号がＬｏｗ（０Ｖ）からＨｉｇｈ（２．５Ｖ）に変化するので出力端子ＰＡＤからＨｉｇｈ（２．５Ｖ）の信号が出力される。
【００３１】
続いて、信号線Ａを伝送する信号（データ信号）がＨｉｇｈ（１．２Ｖ）からＬｏｗ（０Ｖ）になると、信号線ＭＰＮ１を伝送する信号がＨｉｇｈ（２．５Ｖ）からＬｏｗ（０Ｖ）に変化し、信号線ＭＮを伝送する信号がＬｏｗ（０Ｖ）からＨｉｇｈ（２．５Ｖ）に変化するので出力端子ＰＡＤからＬｏｗ（０Ｖ）の信号が出力される。
【００３２】
図４に示すように、まず、出力端子ＰＡＤに外部から高電位（３．３Ｖ）が入力されると、信号線Ｎ２を伝送する電位は出力端子ＰＡＤの電位に共に上昇し、
その後飽和する（２Ｖ以下）。平行して、Ｐｃｈ  ＭＯＳトランジスタＰＴ５がオンし、信号線ＭＰを伝送する電位が２．５Ｖから高電位（３．３Ｖ）に上昇する。  ここで、出力端子ＰＡＤに入力される高電位（３．３Ｖ）の立ち上がり時間が短いので、信号線ＭＰを伝送する電位は若干オーバーシュート現象を起こし、短期間３．３Ｖ以上昇圧され、その後３．３Ｖに固定される。
【００３３】
信号線ＭＰＮ１を伝送する信号の電位は、信号線Ｎ２を伝送する電位と同様に上昇し、その後徐々に飽和する（１．７Ｖ以下）。なお、信号線ＭＰＮ１を伝送する信号の電位は、電位制御回路２にＮｃｈ  ＭＯＳトランジスタＮＴ５を設けているので信号線Ｎ２を伝送する電位より低く、電源ＶＤＤ（２．５Ｖ）よりもＮｃｈ  ＭＯＳトランジスタＮＴ５の閾値分だけ低く設定される。
【００３４】
出力端子ＰＡＤに高電位（３．３Ｖ）が入力されている間、Ｐｃｈ  ＭＯＳトランジスタＰＴ３は常にオンし、且つゲートとドレイン間の電位差（信号線ＭＰＮ１を伝送する電位と信号線ＭＰを伝送する電位の差）は常に電源ＶＤＤ（２．５Ｖ）よりも低く設定されている。そして、Ｐｃｈ  ＭＯＳトランジスタＰＴ５がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のゲート、ドレイン、及びサブストレートの電位が同一（３．３Ｖ）になっているので、Ｐｃｈ  ＭＯＳトランジスタＰＴ５は常にオフしている。
【００３５】
次に、出力端子ＰＡＤの電位がＬｏｗ（０Ｖ）に変化すると、信号線Ｎ２を伝送する電位は出力端子ＰＡＤの電位に共に下降しＬｏｗ（０Ｖ）になる。平行して、Ｐｃｈ  ＭＯＳトランジスタＰＴ５がオフし、信号線ＭＰを伝送する電位が高電位（３．３Ｖ）から徐々に変化し、その後２．５Ｖに固定される。ここで、信号線ＭＰを伝送する電位がアンダーシュート現象を起こしているが、この原因は入出力トレラント回路１０の容量を放電させるために発生したものである。
【００３６】
信号線ＭＰＮ１を伝送する信号の電位は、信号線Ｎ２を伝送する電位と同様に下降し、その後０Ｖに固定される。なお、信号線ＭＰＮ１を伝送する信号の電位の下降速度が信号線Ｎ２を伝送する電位よりも遅いのは、電位制御回路２の容量を放電させるために遅れが生じたものである。
【００３７】
上述したように、本実施例の半導体集積回路では、データ信号及び出力制御信号を伝送する信号線と入出力トレラント回路１０の間に電位制御回路２を設けている。電位制御回路２は、入出力トレラント回路１０のＰｃｈ  ＭＯＳトランジスタＰＴ３のゲートに電源ＶＤＤ（２．５）よりも低い電位を供給している。このため、出力端子ＰＡＤに外部から電源（２．５Ｖ）よりも高い電位（３．３Ｖ）が入力されている間、Ｐｃｈ  ＭＯＳトランジスタＰＴ３はゲートとドレイン間の電位差が電源ＶＤＤ（２．５Ｖ）よりも低い電圧に維持されて、オンしているのでＰｃｈ  ＭＯＳトランジスタＰＴ３の破壊や信頼性低下が発生しない。
【００３８】
更に、出力端子ＰＡＤに外部から電源（２．５Ｖ）よりも高い電位（３．３Ｖ）が入力されている間、Ｐｃｈ  ＭＯＳトランジスタＰＴ３及びＰＴ５がオンしているので、Ｐｃｈ  ＭＯＳトランジスタＰＴ２はオフ状態を維持できるので貫通電流の発生を抑制することができる。
【００３９】
なお、本実施例では、すべての回路をＣＭＯＳで構成しているが、電位制御回路２を構成するクロックドインバータＣＬＩＶ１、インバータＩＮＶ２、及びＮＯＲゲートＮＯＲ２をＢｉＣＭＯＳ構成にしてもよい。その場合、回路ドライブ能力、及びスイッチング速度が向上し、電位制御回路２のオーバーシュート、アンダーシュート現象が低減され、立ち上がり／立ち下がり時間が改善される。
【００４０】
（実施例１の変形例）
次に、本発明の実施例１の変形例に係る半導体集積回路について、図面を参照して説明する。図５は変形例１の入出力インターフェース部を示す回路図、図６は変形例２の入出力インターフェース部を示す回路図である。
【００４１】
以下、本変形例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図５に示すように、変形例１では、入出力インターフェース部１ａは、インバータＩＮＶ１、インバータＩＮＶ３、インバータＩＮＶ４、電位制御回路２ａ、及び入出力トレラント回路１０から構成されている。
【００４３】
電位制御回路２ａは、クロックドインバータＣＬＩＶ１、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、及びＡＮＤゲートＡＮＤ１から構成されている。信号線路ＣＮＴＰを伝送する信号は、ＡＮＤゲートＡＮＤ１の一方に入力され、信号線路ＣＮＴＮを伝送する信号はインバータＩＮＶ３で反転された後にＡＮＤゲートＡＮＤ１の他方に入力される。なお、電位制御回路２ａは、実施例１の電位制御回路２と同様な動作を行なう。
【００４４】
また、図６に示すように、変形例２では、入出力インターフェース部１ｂは、
インバータＩＮＶ１、インバータＩＮＶ３、インバータＩＮＶ４、電位制御回路２ｂ、及び入出力トレラント回路１０ａから構成されている。
【００４５】
入出力トレラント回路１０ａは、入出力トレラント回路１０のＰｃｈ  ＭＯＳトランジスタＰＴ４を省略したものである。電位制御回路２ｂは、クロックドＮＯＲゲートＣＬＮＲ２、インバータＩＮＶ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、及びＮＯＲゲートＮＯＲ１から構成されている。信号線路ＣＮＴＰを伝送する信号は、クロックドＮＯＲゲートＣＬＮＲ２の一方に入力され、信号線路ＣＮＴＮを伝送する信号はクロックドＮＯＲゲートＣＬＮＲ２の他方に入力される。  なお、電位制御回路２ｂは、実施例１の電位制御回路２と同様な動作を行なう。
【００４６】
上述したように、本変形例に係る半導体集積回路においても、実施例１と同様な効果を有する。
【００４７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４８】
例えば、本実施例では、電位制御回路及び入出力トレラント回路は２．５Ｖで動作し、出力端子に外部から入力される電圧は３．３Ｖであるが、電位制御回路及び入出力トレラント回路が３．３Ｖで動作し、出力端子に外部から入力される電圧が５Ｖであってもよい。そして、出力端子に外部から入力される電圧が電位制御回路及び入出力トレラント回路の動作電圧よりも高い別の組み合わせでもよい。更に、電位制御回路から電源ＶＤＤよりも低い電位を１つのＰｃｈ  ＭＯＳトランジスタに供給しているが多数のＰｃｈ  ＭＯＳトランジスタに供給してもよい。
【００４９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号が入力されるクロックドインバータと、前記データ信号を反転した信号及び前記出力制御信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力される第１及び第２のトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドインバータに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路の第１及び第２のトランジスタの閾値電圧の和分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【００５０】
（付記２）  データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号及び
前記出力制御信号が入力されるクロックドＮＯＲゲートと、前記データ信号を反転した信号及び前記出力制御信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力される第１及び第２のトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドＮＯＲゲートに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路の第１及び第２のトランジスタの閾値電圧の和分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【００５１】
（付記３）  データ信号及び出力制御信号が入力される入力手段と、
この入力手段に接続され、前記データ信号を反転した信号及び出力制御信号が入力され、電源電圧及びこの電源電圧より高電位の外部電圧間を接続する入出力トレラント回路と、
この入出力トレラント回路から出力される信号を外部に出力し、前記外部電圧を前記入出力トレラント回路に入力する出力手段と、
前記入力手段と前記入出力トレラント回路の間に設けられ、前記データ信号が入力されるクロックドインバータと、前記データ信号及び前記出力制御信号を反転した信号が入力されるＮＯＲゲートと、このＮＯＲゲートから出力された信号がゲートに入力される第1及び第２のトランジスタと、前記ＮＯＲゲートから出力された信号及びこの信号を反転した信号が前記クロックドインバータに入力され、前記入出力トレラント回路のトランジスタに電位を供給する電位制御回路と、
を具備し、前記出力手段の電位が０Ｖから前記電源電圧の間では、前記電位制御回路は０Ｖから前記電源電圧の間の電位を前記入出力トレラント回路のトランジスタに供給し、前記出力手段に前記外部電圧が入力されている間では、前記電位制御回路は前記電源電圧よりも前記制御回路の第１及び第２のトランジスタの閾値電圧の和分だけ低い電位を前記入出力トレラント回路のトランジスタに供給することを特徴とする半導体集積回路。
【００５２】
（付記４）  前記入出力トレラント回路及び前記電位制御回路は、同一の電源電圧で動作すること特徴とする付記１乃至３のいずれか１つに記載の半導体集積回路。
【００５３】
（付記５）  前記電位制御回路のトランジスタはＮｃｈ  ＭＯＳトランジスタであることを特徴とする付記１乃至４のいずれか１つに記載の半導体集積回路。
【００５４】
（付記６）  前記電位制御回路を構成する回路は、ＢｉＣＭＯＳで構成されていることを特徴とする付記１乃至５のいずれか１つに記載の半導体集積回路。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る入出力インターフェース部を示す回路図。
【図２】本発明の実施例１に係る低電圧ロジック部及び昇圧部を示すブロック図。
【図３】本発明の実施例１に係る電位制御回路及び入出力トレラント回路の動作波形を示す図。
【図４】本発明の実施例１に係る出力端子にＨｉｇｈレベルの信号が入力された場合の電位制御回路及び入出力トレラント回路の動作波形図。
【図５】本発明の実施例１の変形例１に係る入出力インターフェース部を示す回路図。
【図６】本発明の実施例１の変形例２に係る入出力インターフェース部を示す回路図。
【図７】従来の入出力トレラント回路を示す回路図。
【符号の説明】
【００５６】
１、１ａ、１ｂ  入出力インターフェース部
２、２ａ、２ｂ  電位制御回路  
３、１０３  接地（グランド）
４  低電圧ロジック部
５  昇圧部
６ａ、６ｂ  昇圧回路
１０、１０ａ、１０１  入出力トレラント回路
Ａ、ＣＮＴＮ、ＣＮＴＰ、ＥＮ、ＭＮ、ＭＰ、ＭＰＮ１、ＭＰＮ２、Ｎ２、ＭＮ１１、ＭＰ１１、ＭＰＮ１１、ＭＰＮ２１  信号線
ＡＮＤ１  ＡＮＤゲート
ＣＬＩＶ１  クロックドインバータ
ＣＬＮＲ２  クロックドＮＯＲゲート
ＦＷＥＬＬ  フローティングウエル
ＩＮＶ１〜ＩＮＶ９  インバータ
ＮＡＮＤ１  ＮＡＮＤゲート
ＮＯＲ１、ＮＯＲ２  ＮＯＲゲート
ＮＴ１〜ＮＴ５、ＮＴ１０１、ＮＴ１０２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＡＤ  出力端子
ＰＴ１〜ＰＴ５、ＰＴ１０１〜ＰＴ１０７  Ｐｃｈ  ＭＯＳトランジスタ
ＶＤＤ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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