(57)【要約】【課題】  コストアップや生産性の低下を招くことなく、端子と配線パターンとを高精度に位置決めして信頼性の高い接続状態を確保する。【解決手段】    複数の配線パターン２２を有する回路基板１１上に複数の端子１５を有する半導体素子１２を、前記配線パターン２２と前記端子１５とを接続させて実装してなる半導体装置１０であって、前記配線パターン２２及び前記端子１５は、その一部が、前記配線パターン２２と前記端子１５との接続方向と交差する方向へ相対的に位置がずらされ、これら位置がずらされた前記配線パターン２２及び前記端子１５が、互いに係合して前記半導体素子１２の位置決めをする位置決め部とされていることを特徴とする。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装してなる半導体装置であって、
前記配線パターン及び前記端子は、その一部が、前記配線パターンと前記端子との接続方向と交差する方向へ相対的に位置がずらされ、これら位置がずらされた前記配線パターン及び前記端子が、互いに係合して前記半導体素子の位置決めをする位置決め部とされていることを特徴とする半導体装置。
【請求項２】
前記位置決め部の前記配線パターンは、前記端子に対して前記配線パターンと前記端子との接続方向と交差する方向へずらされ、この位置がずらされた前記配線パターンが位置決めを行う位置決めパターンとされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、前記端子が、前記位置決めパターンの側面に当接することにより位置決めされることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体素子は、前記端子が、一対の前記位置決めパターン間に配設されることにより位置決めされることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体素子は、前記端子が配列された複数列の端子列を有し、少なくとも一種の端子列が他の一種の端子列よりも端子間のピッチが狭くされていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
それぞれの前記端子列あるいは少なくとも一つの端子列の両端が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。
【請求項７】
前記端子列の対角位置における一端が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。
【請求項８】
前記端子列の両端を除く一部が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。
【請求項９】
前記配線パターンは、前記端子よりも接続部分における幅寸法が小さくされていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記端子には、その端面にろう材であるはんだが設けられていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装する半導体装置の製造方法であって、
互いに接続される前記端子及び前記配線パターンの一部を、互いの相対位置が予め前記配線パターンと前記端子との接続方向と交差する方向にずらした位置決め部としておき、
前記半導体素子を前記回路基板に配置させた際に、前記位置決め部にて前記端子と前記配線パターンとを係合させて前記半導体素子の位置決めを行い、
前記配線パターンと前記端子との接続箇所を加熱加圧し、これら配線パターンと端子とを接合させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を回路基板に実装した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体素子のさらなる高速化に伴い、その信号素線が増加している。このため、半導体素子の端子の狭ピッチ化が進み、回路基板上の配線パターンとの接続時に、高精度なアライメントが必要となっている。
このため、半導体素子に、アライメント用の溝あるいは突起を形成するとともに、回路基板上にアライメント用のバンプあるいは窪みを形成し、これらを互いに嵌合させ、半導体素子の端子と回路基板の配線パターンとの位置決めを行うことが知られている（例えば、特許文献１、２参照）。
【特許文献１】特開平９−２８３５６４号公報
【特許文献２】特開２００２−３７３９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の技術では、半導体素子及び回路基板に、アライメント専用の溝や突起などを形成しなければならず、コストアップを招くとともに生産性が低下してしまう。
【０００４】
この発明は、コストアップや生産性の低下を招くことなく、端子と配線パターンとを高精度に位置決めして信頼性の高い接続状態を確保することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の半導体装置は、複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装してなる半導体装置であって、前記配線パターン及び前記端子は、その一部が、前記配線パターンと前記端子との接続方向と交差する方向へ相対的に位置がずらされ、これら位置がずらされた前記配線パターン及び前記端子が、互いに係合して前記半導体素子の位置決めをする位置決め部とされていることを特徴とする。
【０００６】
このように、半導体素子の端子と回路基板の配線パターンとが、半導体素子を位置決めする位置決め部とされているので、位置決めのために別個の突起や溝などの位置決め手段を設ける必要がなくされる。
これにより、コストアップ及び生産性の低下を招くことなく、端子と配線パターンとが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置とすることができる。
【０００７】
また、本発明は、前記位置決め部の前記配線パターンが、前記端子に対して前記配線パターンと前記端子との接続方向と交差する方向へずらされ、この位置がずらされた前記配線パターンが位置決めを行う位置決めパターンとされていることが好ましい。
このように、配線パターンの位置をずらして位置決めパターンとするだけで、極めて容易にかつ低コストにて高精度な位置決めを可能とすることができる。
【０００８】
さらに、前記半導体素子は、前記端子が前記位置決めパターンの側面に当接することにより位置決めされることが好ましい。
このように、端子を位置決めパターンの側面に当接させるだけで、半導体素子を容易に位置決めすることができる。
【０００９】
また、前記半導体素子は、前記端子が、一対の前記位置決めパターン間に配設されることにより位置決めされることが好ましい。
このように、端子を一対の位置決めパターン間に配設させるだけで、半導体素子を容易に位置決めすることができる。
【００１０】
また、前記半導体素子は、前記端子が配列された複数列の端子列を有し、少なくとも一種の端子列が他の一種の端子列よりも端子間のピッチが狭くされていることが好ましい。
特に、ピッチの狭い端子列を有していても、端子と配線パターンとを確実に位置決めして接合させることができる。
【００１１】
さらに、それぞれの前記端子列あるいは少なくとも一つの端子列の両端が前記位置決め部とされていることが好ましい。そして、前記端子列の対角位置における一端が前記位置決め部とされていることが好ましい。また、前記端子列の両端を除く一部が前記位置決め部とされていることが好ましい。
このように、それぞれの端子列あるいは少なくとも一つの端子列の両端、端子列の対角位置における一端、もしくは端子列の両端を除く一部にて端子と配線パターンとが係合されることにより、半導体素子の位置決めが容易にかつ高精度に行われる。
【００１２】
しかも、前記配線パターンは、前記端子よりも接続部分における幅寸法が小さくされていることが好ましい。
このように、端子よりも配線パターンの幅寸法が小さく、配線パターンから端子がずれおちそうな場合でも、半導体素子を高精度に位置決めして端子と配線パターンとを確実に接合させることができる。
【００１３】
また、前記端子の端面にろう材であるはんだが設けられていることが好ましい。
このように、端子の端面がはんだを設けることにより球面状となり、配線パターンからずれおちそうな場合でも、半導体素子を高精度に位置決めして端子と配線パターンとを確実に接合させることができる。
【００１４】
本発明の半導体装置の製造方法は、複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装する半導体装置の製造方法であって、互いに接続される前記端子及び前記配線パターンの一部を、互いの相対位置が予め前記配線パターンと前記端子との接続方向と交差する方向にずらした位置決め部としておき、前記半導体素子を前記回路基板に配置させた際に、前記位置決め部にて前記端子と前記配線パターンとを係合させて前記半導体素子の位置決めを行い、前記配線パターンと前記端子との接続箇所を加熱加圧し、これら配線パターンと端子とを接合させることを特徴とする。
【００１５】
このように、位置決め部とした端子と回路基板の配線パターンとによって半導体素子を確実かつ高精度に位置決めして回路基板上へ実装することができる。
つまり、位置決めのために別個の突起や溝などの位置決め手段を設けることによるコストアップ及び生産性の低下を招くことなく、端子と配線パターンとが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態について図面を参照して説明する。
（第１実施形態）
まず、第１実施形態に係る半導体装置及びその製造方法について説明する。
図１は、半導体装置を備えた液晶表示装置を示す液晶表示装置の斜視図、図２は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図３は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。
【００１７】
図１に示すように、半導体装置１０は、ＣＯＦ（Chip on Film）式の回路基板１１と、この回路基板１１に表面実装された半導体素子１２とから構成されている。
この回路基板１１と半導体素子１２とからなる半導体装置１０は、液晶パネル１３に接続されており、液晶パネル１３は、半導体装置１０によって駆動され、画像信号に基づいて液晶パネル１３に画像等を表示させる。
【００１８】
図２及び図３に示すように、半導体素子１２は、素子本体１２ａの下面に、複数の端子１５が配列されている。
この半導体素子１２は、入力側の端子列と出力側の端子列とを有しており、入力側の端子列側に図示しないマザーボードから画像信号などの入力信号が入力され、出力側の端子列側から液晶パネル１３へ駆動信号が出力される。
なお、出力側の端子列は、入力側の端子列よりも端子１５同士のピッチが狭くされている。
【００１９】
これら端子１５は、ニッケルからなる金属層１５ａの端面に、ろう材であるはんだ１５ｂが設けられている。なお、このはんだ１５ｂとしては、鉛を含まない、いわゆる鉛フリーはんだが用いられている。
そして、このように、はんだ１５ｂを設けることにより、バンプとなる端子１５は、その端面が球面形状とされている。
【００２０】
なお、この半導体素子１２の端子１５を形成する方法としては、電解メッキあるいは無電解メッキのいずれでも良いが、端子１５の幅寸法を小さくして、端子間ピッチを狭くすることができる点で、無電解メッキによる形成方法が好ましい。
【００２１】
ここで、無電解メッキによる端子１５の形成方法について説明する。
まず、半導体素子１２の端子１５が形成されるパッド（図示略）を覆うように絶縁膜を形成し、さらに絶縁膜上にレジスト層を形成する。レジスト層には例えば、フォトリソグラフィ、スクリーン印刷あるいはインクジェット方式などにより、パッド外周を超えない形状で開口部が形成される。レジスト層をマスクとして絶縁膜に開口部を形成後、この貫通孔内に金属層１５ａを無電解メッキにより形成する。その後、レジスト層を除去し、金属層１５ａの表面に、金等からなる表面層を介してはんだ１５ｂを付着させる。
【００２２】
回路基板１１には、その表面のレジストを除去した素子実装領域２１を有し、この素子実装領域２１に、上記構造の半導体素子１２が実装される。
また、この回路基板１１の素子実装領域２１には、配線パターン２２が延ばされ、半導体素子１２の端子１５に接続される端部が端子列に沿って配列されている。
これら配線パターン２２のうち、それぞれの両端を除くものは、半導体素子１２の端子１５と同一ピッチに形成されている。
【００２３】
また、配線パターン２２のうち、それぞれの端子列における両端のものは、半導体素子１２を素子実装領域２１に配設する際に、対向する端子１５よりも配線パターン２２と端子１５との接続方向と交差する方向へ相対的に外側にずれた位置に設けられ、このように位置が外側にずらされた配線パターン２２が、位置決めパターン２２ａとされている。
つまり、この位置決めパターン２２ａ及びこの位置決めパターン２２ａに対応する端子１５が、半導体素子１２の位置決めを行う位置決め部とされている。
【００２４】
次に、上記半導体装置１０を製造する場合について説明する。
回路基板１１に半導体素子１２を実装する際には、図示しない実装装置の把持機構によって半導体素子１２を把持し、ステージに保持された回路基板１１の素子実装領域２１へ配設する。
なお、このとき、回路基板１１に対する半導体素子１２の位置を、ＣＣＤカメラ等の撮像装置によって監視し、半導体素子１２を回路基板１１の素子実装領域２１へ位置決めしながら配設する。
【００２５】
そして、このように、半導体素子１２を回路基板１１の素子実装領域２１へ配設すると、半導体素子１２の各端子１５が、回路基板１１の配線パターン２２上に当接される。
次いで、この半導体素子１２と回路基板１１との接続部分を加熱加圧することにより、端子１５の端面のはんだ１５ｂを溶融させ、配線パターン２２に端子１５を接続させる。
【００２６】
ここで、この半導体素子１２の端子１５は、その端面にはんだ１５ｂが設けられて球面状のバンプとされ、しかも、回路基板１１がＣＯＦ式であることで配線パターン２２が細くされているので、半導体素子１２の端子１５が配線パターン２２からずれおちる恐れがある。
【００２７】
しかしながら、回路基板１１の配線パターン２２のうち、それぞれの両端のものが、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５よりも外側にずれた位置に設けられた位置決めパターン２２ａとされているので、半導体素子１２のそれぞれ両端の端子１５が、位置決めパターン２２ａの側面に当接して係合し、半導体素子１２の位置決めが行われ、他の端子１５の配線パターン２２からのずれおちが確実に防止される。
その後、回路基板１１と半導体素子１２との接続箇所に樹脂を充填する。なお、接続箇所に充填する樹脂を半導体素子１２の接続前に先塗りしておいても良い。
【００２８】
このように、上記実施形態に係る半導体装置及びその製造方法によれば、端子１５に対して配線パターン２２を、配線パターン２２と端子１５との接続方向と交差する方向へずらした位置決めパターン２２ａとし、実装時に、端子１５を位置決めパターン２２ａの側面に当接させて係合させるだけで位置決めを行わせるので、位置決めのために別個の突起や溝などの位置決め手段を設ける必要がなくされる。
【００２９】
これにより、コストアップ及び生産性の低下を招くことなく、端子１５と配線パターン２２とが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置１０とすることができる。
特に、出力側の端子列のように、ピッチの狭い端子列を有していても、端子１５と配線パターン２２とを確実に位置決めして接合させることができる。
【００３０】
しかも、ＣＯＦ式の回路基板１１に半導体素子１２を実装させる構造のために、端子１５よりも配線パターン２２の幅寸法が小さく、配線パターン２２から端子１５がずれおちそうな場合でも、半導体素子１２を高精度に位置決めして端子１５と配線パターン２２とを確実に接合させることができる。
【００３１】
また、端子１５の端面がはんだ１５ｂを設けることにより球面状にされ、配線パターン２２からずれおちそうな場合でも、半導体素子１２を高精度に位置決めして端子１５と配線パターン２２とを確実に接合させることができる。
【００３２】
（第２実施形態）
次に、第２実施形態に係る半導体装置及びその製造方法について説明する。
図４は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図５は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。
図４及び図５に示すように、この第２実施形態に係る半導体装置１０を構成する回路基板１１は、その配線パターン２２のうち、それぞれの両端のものが、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５よりも内側にずれた位置に設けられ、この内側にずらされた配線パターン２２が、位置決めパターン２２ａとされ、この部分が位置決め部とされている。
【００３３】
そして、このような位置決めパターン２２ａを有する回路基板１１に半導体素子１２を実装した場合は、回路基板１１の配線パターン２２のうち、それぞれの両端のものが、対向する端子１５よりも内側にずれた位置に設けられた位置決めパターン２２ａとされているので、半導体素子１２のそれぞれ両端の端子１５が、位置決めパターン２２ａの側面に当接し、他の端子１５の配線パターン２２からのずれおちが確実に防止される。
【００３４】
（第３実施形態）
次に、第３実施形態に係る半導体装置及びその製造方法について説明する。
図６は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図７は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。
図６及び図７に示すように、この第３実施形態に係る半導体装置１０を構成する回路基板１１は、その配線パターン２２のうち、半導体装置１２のそれぞれ両端の端子１５に対向する部分に、一対の配線パターン２２からなる位置決めパターン２２ａが設けられ、この部分が位置決め部とされている。
これら位置決めパターン２２ａは、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５の外側及び内側にずれた位置に設けられている。
【００３５】
そして、このような位置決めパターン２２ａを有する回路基板１１に半導体素子１２を実装した場合は、一対の位置決めパターン２２ａの間に、対向する端子１５が入り込むことにより、他の端子１５がそれぞれ対向する配線パターン２２に高精度に位置決めされ、他の端子１５の配線パターン２２からのずれおちが確実に防止される。
そして、このように、一対の位置決めパターン２２ａを配設した場合、端子１５を位置決めパターン２２ａの間に入り込ませることにより、半導体素子１２をより効果的に位置決めすることができる。
【００３６】
なお、上記第１から第３実施形態では、いずれも位置決めパターン２２ａを有する位置決め部を、入力側及び出力側のそれぞれの端子列における両端に配設したが、位置決め部の位置としては、それぞれの端子列における両端に限定されない。
【００３７】
ここで、第３実施形態を例にとって、位置決め部の配設位置について他の例を説明する。
図８に示すものは、位置決めパターン２２ａを、半導体素子１２の対角位置における各端子列の一端に設けて位置決め部としたものである。
また、図９に示すものは、位置決めパターン２２ａを、入力側の端子列の両端位置に設けて位置決め部としたものである。さらに、図１０に示すものは、位置決めパターン２２ａを、それぞれの端子列の内側の一部に設けて位置決め部としたものである。
【００３８】
そして、これら図８から図１０に示すように位置決め部を配設した場合にも、端子１５と配線パターン２２との高精度な位置決めを行うことができる。
なお、図９では、入力側の端子列の両端位置に位置決めパターン２２ａを設けたが、これら位置決めパターン２２ａを、出力側の端子列の両端位置に設けても良い。
また、図１０に示したように端子列の内側、つまり両端を除いた位置に位置決めパターン２２ａを設ける場合には、半導体素子１２の端子１５のうち、電気的な配線として使わないものを選択するのが好ましい。
【００３９】
また、上記の例では、ニッケルからなる金属層１５ａに、ろう材としてはんだ１５ｂを設けたが、必ずしもはんだ１５ｂを設ける必要はない。
つまり、本実施形態の半導体装置及びその製造方法は、配線パターン２２の表面を金として、金属層１５ａの端面に金からなる金属層を設け、配線パターン２２に端子１５を当接した状態にて超音波振動を付与し、端子１５と配線パターン２２を接続する超音波振動による接続にも適応可能である。
また、金属層１５ａとしては、ニッケルに限らず、例えば、ニッケルと銅を積層させたものでも、あるいはニッケル、銅、錫を積層させたものでも良い。
【００４０】
なお、位置決めパターン２２ａとなる配線パターン２２及び位置決めパターン２２ａととともに位置決めをする端子１５は、配線として使用しないものに限らず、配線として使用するものでも良い。また、位置決めパターン２２ａとする配線に使用しない配線パターン２２及び位置決めに使用する端子１５を余分に形成しても良く、この場合でも、単に、同一構造、同一形状の配線パターン２２及び端子１５を余分に設けるだけなので、コストアップを招くようなことがない。
【図面の簡単な説明】
【００４１】
【図１】半導体装置を備えた液晶表示装置の斜視図である。
【図２】半導体素子と回路基板との接続箇所を示す断面図である。
【図３】端子と配線パターンとの位置関係を示す平面図である。
【図４】半導体素子と回路基板との接続箇所を示す断面図である。
【図５】端子と配線パターンとの位置関係を示す平面図である。
【図６】半導体素子と回路基板との接続箇所を示す断面図である。
【図７】端子と配線パターンとの位置関係を示す平面図である。
【図８】端子と配線パターンとの位置関係を示す平面図である。
【図９】端子と配線パターンとの位置関係を示す平面図である。
【図１０】端子と配線パターンとの位置関係を示す平面図である。
【符号の説明】
【００４２】
１０…半導体装置、１１…回路基板、１２…半導体素子、１５…端子、１５ｂ…はんだ、２２…配線パターン、２２ａ…位置決めパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005142273.tif 000009
【図８】
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【図９】
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【図１０】
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