(57)【要約】【課題】  素子分離部形成の際におけるゴミの発生を抑制した半導体装置の製造方法を提供する。【解決手段】  半導体基板の表面から所定の深さを有する素子分離用溝を形成し、素子分離用溝を含む半導体基板の表面に誘電体膜を形成し、素子分離用溝に化学気相成長膜を埋め込み、素子分離用溝を除く部位の誘電体膜をエッチングにより除去し、絶縁膜と導電性膜を順に形成し、誘電体膜と接触する部位の絶縁膜を導電性膜を介して覆うパターンを有するレジストを形成し、レジストの上から異方性エッチングを行うことにより表面の露出した部位の導電性膜を除去するものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面から所定の深さを有する素子分離用溝を形成し、
前記素子分離用溝を含む前記半導体基板の表面に誘電体膜を形成し、
前記素子分離用溝に化学気相成長膜を埋め込み、
前記素子分離用溝を除く部位の前記誘電体膜をエッチングにより除去し、
絶縁膜と導電性膜を順に形成し、
前記誘電体膜と接触する部位の前記絶縁膜を前記導電性膜を介して覆うパターンを有するレジストを形成し、
前記レジストの上から異方性エッチングを行うことにより表面の露出した部位の前記導電性膜を除去する半導体装置の製造方法。
【請求項２】
前記レジストがトランジスタのゲート電極形成のためのパターンを有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記レジストが前記化学気相成長膜と接触する部位の前記絶縁膜を前記導電性膜を介して覆う請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記化学気相成長膜が多結晶シリコン膜である請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記化学気相成長膜が前記誘電体膜と材質が同じである請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記誘電体膜がシリコン酸化膜である請求項１乃至５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の回路素子同士を分離するための方法の一つとしてトレンチ分離技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板上にトランジスタ、抵抗、およびコンデンサ等の回路素子が形成され、要求される回路動作を実行し、要求される機能を発揮できるように、回路素子間が配線で接続された構成である。回路動作および機能を有効にするためには、各回路素子を電気的に絶縁する必要があり、各種の絶縁分離技術が提案されている。そのうち、半導体基板に形成された溝に膜を埋め込むトレンチ分離技術は、他の分離技術に比べて分離に必要な面積がより小さいことから、高集積化に適している。以下に、従来のトレンチ分離技術を用いた半導体装置の製造方法について説明する。
【０００３】
図４および図５は従来の半導体装置の製造方法を示す断面模式図である。
【０００４】
図４（ａ）に示すように、シリコン基板１上に幅０．５〜２μｍの開孔部を有するマスク酸化膜２を１００〜６００ｎｍ形成する。続いて、マスク酸化膜２をエッチングマスクにしてシリコン基板１に異方性エッチングを行うことで、シリコン基板１に深さ１〜５μｍのトレンチ溝３を形成する。このトレンチ溝３が素子分離用溝となる。
【０００５】
その後、図４（ｂ）に示すように、マスク酸化膜２を除去し、シリコン基板１およびトレンチ溝３の表面に誘電体膜４としてシリコン酸化膜を熱酸化法により１００〜８００ｎｍ形成する。続いて、誘電体膜４上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により多結晶シリコン膜を１５０〜１５００ｎｍ形成し、トレンチ溝３内に多結晶シリコン膜を充填してトレンチ分離部３３を形成する。ここで、トレンチ溝３内に充填する膜をＣＶＤ法で形成するのは、下地膜形状にコンフォーマルな膜が形成可能で、溝形状への埋め込み性がよいからである。なお、トレンチ溝３内を充填する多結晶シリコン膜を埋め込み多結晶シリコン膜５と称する。また、ＣＶＤ法により形成される膜を化学気相成長膜と称する。
【０００６】
そして、図４（ｃ）に示すように、エッチバック処理またはＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことにより、トレンチ分離部３３の部位を除く領域に形成された埋め込み多結晶シリコン膜５を除去する。
【０００７】
その後、図５（ｄ）に示すように、ウェットエッチングを行うことによりトレンチ溝３内を除く領域に形成された誘電体膜４を除去する。続いて、図５（ｅ）に示すように、シリコン基板１表面およびトレンチ分離部３３上にトランジスタのゲート絶縁膜６をＣＶＤ法により３〜３０ｎｍ形成し、多結晶シリコン膜をＣＶＤ法により１００〜６００ｎｍ形成する。ゲート電極形成のために、多結晶シリコン膜に導電性不純物を拡散して不純物拡散多結晶シリコン膜７にする。さらに、公知のリソグラフィ工程によりゲート電極パターン１４のレジストを形成し、図５（ｆ）に示すように、異方性エッチングを行い、不純物拡散多結晶シリコン膜７でゲート電極８を形成した後、レジストを除去する。
【０００８】
一方、トレンチ素子分離領域に形成される窪みを小さくするための方法が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２３７５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のトレンチ分離技術では、図５（ｄ）に示した工程でウェットエッチングを行うと、誘電体４に対するエッチングがシリコン基板１および埋め込み多結晶シリコン膜５の上面で停止せず、誘電体４とシリコン基板１上面との間に段差Ａが形成され、同様に、誘電体膜４と埋め込み多結晶シリコン膜５との間に段差Ｂが形成されてしまう。
【００１０】
図５（ｅ）で示した工程でゲート絶縁膜６を形成しても、段差Ａおよび段差Ｂに挟まれた溝にゲート絶縁膜６が埋め込まれることなく、その形状に合わせてゲート絶縁膜６が均一な膜厚で形成されるため、溝形状が残ることになる。そのため、不純物拡散多結晶シリコン膜７に対する異方性エッチングを行っても、ゲート絶縁膜６で形成された溝の底部付近ではエッチングの反応が不十分で、不純物拡散多結晶シリコン膜７のエッチング残り９が除去されないままになってしまう。
【００１１】
ゲート電極形成のためのエッチングからゲート電極上に層間絶縁膜を形成するまでの間における工程のうち、例えば、洗浄工程でエッチング残り９が剥がれて溶液中に浮遊し、シリコン基板１の表面にゴミとして付着するおそれがある。そして、シリコン基板１の表面に付着したゴミは半導体装置の特性異常の原因となり、信頼性の劣化を引き起こすことになる。また、洗浄装置の溶液中に浮遊するゴミは、洗浄装置が他のシリコン基板を処理するときにその表面に付着するおそれがある。なお、エッチング残り９は、洗浄工程で溶液中に浮遊する場合に限らず、熱処理工程、ＣＶＤ処理工程およびイオン注入工程において装置内に浮遊する場合も考えられる。
【００１２】
一方、特開２００２−２３７５１８号公報に開示された方法によれば、トレンチ分離部に形成される窪みを小さくできるが、窪みを完全になくすことはできず、上述のエッチング残りによるゴミの問題が起きると考えられる。
【００１３】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、素子分離部形成の際におけるゴミの発生を抑制した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の半導体装置の製造方法は、
半導体基板の表面から所定の深さを有する素子分離用溝を形成し、
前記素子分離用溝を含む前記半導体基板の表面に誘電体膜を形成し、
前記素子分離用溝に化学気相成長膜を埋め込み、
前記素子分離用溝を除く部位の前記誘電体膜をエッチングにより除去し、
絶縁膜と導電性膜を順に形成し、
前記誘電体膜と接触する部位の前記絶縁膜を前記導電性膜を介して覆うパターンを有するレジストを形成し、
前記レジストの上から異方性エッチングを行うことにより表面の露出した部位の前記導電性膜を除去するものである。
【００１５】
本発明では、誘電体膜に接触する部位の絶縁膜を覆うパターンを導電性膜で形成している。そのため、素子分離用溝を除く部位の誘電体膜をエッチングすることで、半導体基板および化学気相成長膜のうち少なくとも一方と誘電体膜とに段差が形成されても、誘電体膜に接触した絶縁膜上に導電性膜のエッチング残りが発生するのを防げる。
【００１６】
また、上記本発明の半導体装置の製造方法において、前記レジストがトランジスタのゲート電極形成のためのパターンを有することとしてもよい。
【００１７】
本発明では、レジストにゲート電極形成のためのパターンを有しているため、ゲート電極形成の際に、エッチング残りの発生を防止するための導電性膜パターンが形成される。そのため、段差をなくすための工程、およびエッチング残りを除去するための工程を追加する必要がない。
【００１８】
また、上記本発明の半導体装置の製造方法において、前記レジストが前記化学気相成長膜と接触する部位の前記絶縁膜を前記導電性膜を介して覆うこととしてもよい。
【００１９】
本発明では、化学気相成長膜に接触した部位のゲート絶縁膜を覆うパターンを導電性膜で形成しているため、化学気相成長膜に接触したゲート絶縁膜上に導電性膜のエッチング残りが発生するのを防げる。
【００２０】
また、上記本発明の半導体装置の製造方法において、前記化学気相成長膜が多結晶シリコン膜であることとしてもよい。
【００２１】
本発明では、素子分離用溝内に埋め込まれる化学気相成長膜が多結晶シリコン膜であるため、他の化学気相成長膜に比べて埋め込み性が向上する。
【００２２】
また、上記本発明の半導体装置の製造方法において、前記化学気相成長膜が前記誘電体膜と材質が同じであることとしてもよい。
【００２３】
本発明では、素子分離用溝内に埋め込まれる化学気相成長膜が誘電体膜と同質であるため、化学気相成長膜と誘電体膜とに段差が形成されることを防げる。
【００２４】
さらに、上記本発明の半導体装置の製造方法において、前記誘電体膜がシリコン酸化膜であることとしてもよい。
【００２５】
本発明では、誘電体膜がシリコン酸化膜であるため、素子分離用溝内に多結晶シリコン膜が埋め込まれても、溝内に形成された全体の膜の絶縁性が確保される。特に、素子分離用溝内に埋め込まれる化学気相成長膜が誘電体膜と同じシリコン酸化膜であれば、絶縁性が向上し、素子分離用溝の幅をより小さくでき、半導体装置をより微細化できる。
【発明の効果】
【００２６】
本発明の半導体装置の製造方法は、ゲート電極形成のための導電性膜によるエッチング残りの発生を抑制するため、半導体装置の特性異常や信頼性劣化を防止できる。
【００２７】
また、トレンチ分離部に形成される段差をなくすための工程、およびエッチング残りを除去するための工程を追加する必要がないため、半導体装置の製造期間が長くなることが防げる。
【発明を実施するための最良の形態】
【００２８】
本発明の半導体装置の製造方法は、トレンチ分離部におけるゴミの発生部を覆うためのパターンをゲート電極形成のための導電性膜で設けるものである。
（実施形態１）
本実施形態における半導体装置について説明する。
【００２９】
図１は本実施形態の半導体装置の一構成例を示す断面模式図である。なお、トランジスタ等の回路素子の構成については従来と同様なため、図に示すことを省略するとともに、その構成についての詳細な説明を省略する。
【００３０】
図１に示すように、半導体装置は、不純物拡散多結晶シリコン膜で形成されたトレンチ被覆部１５がシリコン基板１に形成されたトレンチ分離部１３をゲート絶縁膜６を介して覆っている構成である。また、ゲート絶縁膜６の上にゲート電極８が形成され、トレンチ被覆部１５とゲート電極８は同一層の不純物拡散多結晶シリコン膜で形成されている。トレンチ被覆部１５とゲート電極８の上には、回路素子および配線同士を絶縁するための層間絶縁膜１７が形成されている。層間絶縁膜１７の上には、回路素子同士を接続するための配線（不図示）が形成されている。
【００３１】
トレンチ被覆部１５とゲート電極８が同一層で形成されているため、ゲート絶縁膜６からトレンチ被覆部１５の上面までの高さとゲート絶縁膜６からゲート電極８の上面までの高さがほぼ等しくなっている。
【００３２】
次に、上記半導体装置の製造方法について説明する。
【００３３】
図２は本実施形態の半導体装置の製造方法を示す断面模式図である。
【００３４】
従来の図４（ａ）〜図５（ｅ）で説明したのと同様にして、ゲート絶縁膜６の上に不純物拡散多結晶シリコン膜７を形成した後、レジスト１０を形成する（図２（ａ））。続いて、公知のリソグラフィ工程によりレジスト１０でトレンチ分離部１３を覆う分離部パターン１２と、従来と同様なゲート電極パターン１４を形成する（図２（ｂ））。ここで、分離部パターン１２を、図５（ｄ）に示した段差Ａと段差Ｂとで形成される溝に形成された部位のゲート絶縁膜６を不純物拡散多結晶シリコン膜７を介して覆うように形成している。
【００３５】
その後、レジスト１０で形成された分離部パターン１２とゲート電極パターン１４の上から異方性エッチングを行うことで、不純物拡散多結晶シリコン膜７のうち表面の露出した部位を除去する。続いて、レジスト１０を除去することで、図２（ｃ）に示すように、不純物拡散多結晶シリコン膜７でゲート電極８と、トレンチ分離部１３を覆うトレンチ被覆部１５とを形成する。
【００３６】
その後、トランジスタのソース電極およびドレイン電極形成のためにシリコン基板１への不純物拡散を行った後、図１に示した層間絶縁膜１７を形成し、コンデンサ等の回路素子を形成し、回路素子同士を接続するための配線を形成する。
【００３７】
本実施形態では、上述したように、トレンチ分離部１３の誘電体４に接触する部位のゲート絶縁膜６をトレンチ被覆部１５で覆っているため、誘電体４上の不純物拡散多結晶シリコン膜７が剥がれてゴミになることを防ぐことができる。
【００３８】
また、トレンチ分離部１３は素子分離のために用いられる領域のため、トレンチ分離部１３上に形成されたトレンチ被覆部１５の不純物拡散多結晶シリコン膜７は、周囲の回路素子と電気的に絶縁されており、半導体装置の特性に影響を与えない。
【００３９】
本発明の半導体装置の製造方法は、不純物拡散多結晶シリコン膜７でトレンチ分離部１３を覆うパターンを形成し、不純物拡散多結晶シリコン膜７のエッチング残りが形成されないため、以降の工程でエッチング残りによるゴミの発生が防止される。そのため、エッチング残りによる特性異常および信頼性劣化の発生を抑制できる。また、トレンチ分離部に形成される段差をなくすための工程、およびエッチング残りを除去するための工程を追加する必要がないため、半導体装置の製造期間が長くなることが防げる。
（実施形態２）
本実施形態は、トレンチ溝３に埋め込む膜を多結晶シリコン膜に代えてシリコン酸化膜にしたものである。
【００４０】
本実施形態の半導体装置の製造方法について説明する。なお、実施形態１と同様な構成については、同一の符号を付し、その詳細な説明を省略する。
【００４１】
図３は本実施形態の半導体装置の製造方法を示す断面模式図である。
【００４２】
図４（ａ）で示したように、シリコン基板１の表面に幅０．５〜２μｍ、深さ１〜５μｍのトレンチ溝３を形成した後、マスク酸化膜２を除去する。続いて、図３（ａ）に示すように、シリコン基板１の上面およびトレンチ溝３の表面に誘電体膜４としてシリコン酸化膜を熱酸化法により１００〜８００ｎｍ形成する。続いて、誘電体膜４上にＣＶＤ法によりシリコン酸化膜２０を１５０〜１５００ｎｍ形成し、トレンチ溝３内にシリコン酸化膜２０を充填してトレンチ分離部２１を形成する。
【００４３】
その後、図３（ｂ）に示すように、ウェットエッチングによりシリコン基板１上面上のシリコン酸化膜２０と誘電体膜４を除去する。その際、オーバーエッチングにより、トレンチ分離部２１のシリコン酸化膜２０および誘電体膜４の上面がシリコン基板１の上面よりも低くなり、段差Ｃが形成される。
【００４４】
続いて、ゲート絶縁膜６を３〜３０ｎｍ形成すると、トレンチ分離部２１とシリコン基板１との間に形成された段差Ｃがゲート絶縁膜６に転写される。ゲート絶縁膜６の上に不純物拡散多結晶シリコン膜２２を１００〜６００ｎｍ形成した後、公知のリソグラフィ工程により、レジストで分離部パターン２３とゲート電極パターン１４を形成する（図３（ｃ））。ここで、図３（ｃ）に示すように、分離部パターン２３をトレンチ分離部２１の上に形成している。
【００４５】
その後、レジストの上から異方性エッチングを行って、表面が露出した部位の不純物拡散多結晶シリコン膜２２を除去し、レジストを除去することで、トレンチ被覆部２４とゲート電極８を形成する（図３（ｄ））。
【００４６】
本実施形態では、上述したように、トレンチ分離部２１の誘電体４に接触する部位のゲート絶縁膜６をトレンチ被覆部２４で覆っているため、誘電体４上の不純物拡散多結晶シリコン膜２２が剥がれてゴミになることを防ぐことができる。そのため、実施形態１と同様な効果を得ることができる。また、トレンチ分離部２１は素子分離のために用いられる領域のため、トレンチ分離部２１上に形成されたトレンチ被覆部２４の不純物拡散多結晶シリコン膜２２は、周囲の回路素子と電気的に絶縁されており、半導体装置の特性に影響を与えない。
【００４７】
また、トレンチ溝３の埋め込みにシリコン酸化膜を用いることで、多結晶シリコン膜に比べて埋め込み性が劣るが、膜の絶縁性が向上するため、幅のより狭いトレンチ分離部でも絶縁性が確保される。そのため、半導体装置をより微細化できる。
【００４８】
また、トレンチ溝３内のシリコン酸化膜２０と誘電体膜４は材質が同じであるため、２つの膜のエッチング速度が同じになり、シリコン酸化膜２０と誘電体膜４とに段差が形成されない。さらに、誘電体４のシリコン酸化膜を熱酸化法により形成したが、ＣＶＤ法により形成してもよい。
【００４９】
なお、上記実施形態１および実施形態２において、トレンチ被覆部１５、２４はトレンチ分離部１３、２１に埋め込まれた化学気相成長膜に接触する部位のゲート絶縁膜を覆っているため、化学気相成長膜上のゲート絶縁膜６に不純物拡散多結晶シリコン膜のエッチング残りが生じることも防げる。
【００５０】
また、誘電体膜４をシリコン酸化膜としたが、シリコン窒化膜であってもよい。誘電体膜４がシリコン窒化膜であると、埋め込み多結晶シリコン膜５およびシリコン酸化膜２０とのエッチング速度の違いにより、トレンチ分離部に段差が形成されるおそれがあるが、本発明の製造方法を適用することで、上述の効果を得ることができる。
【００５１】
また、不純物拡散多結晶シリコン膜７、２２は導電性膜であればよく、タングステン（Ｗ）等の金属膜であってもよい。そして、金属膜をスパッタリング法により形成してもよい。
【００５２】
さらに、導電性膜を覆うレジストによるパターンとして、ゲート電極パターン１４の代わりに、他の配線形成のためのパターンを設けてもよい。また、ゲート電極パターン１４を設けなくてもよい。
【図面の簡単な説明】
【００５３】
【図１】実施形態１における半導体装置の一構成例を示す断面模式図である。
【図２】実施形態１の半導体装置の製造方法を示す断面模式図である。
【図３】実施形態２の半導体装置の製造方法を示す断面模式図である。
【図４】従来の半導体装置の製造方法を示す断面模式図である。
【図５】従来の半導体装置の製造方法を示す断面模式図である。
【符号の説明】
【００５４】
１    シリコン基板
２    マスク酸化膜
３    トレンチ溝
４    誘電体膜
５    埋め込み多結晶シリコン膜
６    ゲート絶縁膜
７、２２    不純物拡散多結晶シリコン膜
８    ゲート電極
９    エッチング残り
１０    レジスト
１２、２３    分離部パターン
１３、２１    トレンチ分離部
１４    ゲート電極パターン
１５、２４    トレンチ被覆部
１７    層間絶縁膜
２０    シリコン酸化膜
【図１】
2005142481.tif 000003
【図２】
2005142481.tif 000004
【図３】
2005142481.tif 000005
【図４】
2005142481.tif 000006
【図５】
2005142481.tif 000007