(57)【要約】【課題】  半導体チップが実装された回路基板が３次元的に積層されて構成される半導体パッケージにおいて、回路基板に反りが発生する場合であっても回路基板同士を信頼性よく接続できる半導体パッケージを提供する。【解決手段】  半導体チップ２０が実装された回路基板１０の一端側の特定領域に、複数の回路基板１０を３次元的に積層して相互接続するためのバンプ１４が配置されるバンプ配置領域Ａが設けられていることを含む。【選択図】  図４
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【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に実装された半導体チップとを有し、
前記回路基板の一端側の特定領域に、複数の前記回路基板を３次元的に積層して相互接続するためのバンプが配置されるバンプ配置領域が設けられていることを特徴とする半導体パッケージ。
【請求項２】
前記回路基板における前記バンプ配置領域と反対側の他端側に、ダミーバンプが配置されるダミーバンプ配置領域が設けられていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記半導体チップが実装された回路基板が複数積層され、かつ、
前記複数の回路基板は、前記バンプ配置領域に配置されたバンプを介して、電気的に相互接続されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記半導体チップと該半導体チップ上に配置される前記回路基板とが接着層により固着されていることを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記半導体チップが実装された回路基板が複数積層され、かつ、
前記複数の回路基板は、前記バンプ配置領域に配置されたバンプを介して電気的に相互接続されていると共に、前記ダミーバンプ配置領域に配置されたダミーバンプによって支持されていることを特徴とする請求項２に記載の半導体パッケージ。
【請求項６】
前記半導体チップは前記回路基板上にフリップチップ接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記半導体チップは前記回路基板の上面又は下面に実装されており、最下の前記回路基板の下面に外部接続端子が設けられていることを特徴とする請求項３又は５に記載の半導体パッケージ。
【請求項８】
前記回路基板は樹脂基板であって、前記半導体チップはシリコンチップであることを特徴とする請求項１乃至７のいずれか一項に記載の半導体パッケージ。
【請求項９】
半導体チップが実装され、一端側の特定領域にバンプ配置領域が設けられた回路基板を複数用意する工程と、
前記バンプ配置領域に配置されたバンプを介して、前記複数の回路基板を３次元的に積層して、前記複数の回路基板を電気的に相互接続する工程とを有することを特徴とする半導体パッケージの製造方法。
【請求項１０】
前記複数の回路基板を電気的に相互接続する工程は、前記半導体チップと該半導体チップの上に配置される前記回路基板とを接着層を介して固着することを含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１１】
前記回路基板には、前記バンプ配置領域と反対側の他端側にダミーバンプ配置領域が設けられており、
前記複数の回路基板を電気的に相互接続する工程は、前記回路基板の前記ダミーバンプ配置領域に配置されたダミーバンプを介して積層することを含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１２】
前記回路基板を複数用意する工程において、前記複数の回路基板のうちの所要の前記回路基板のバンプ配置領域にバンプが設けられていることを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１３】
前記バンプは、はんだバンプ又は金バンプであることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に係り、さらに詳しくは、半導体チップが実装された回路基板が３次元的に積層されて構成されるパッケージスタックに適用できる半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
従来、メモリの大容量化などを実現するために、半導体チップが実装された回路基板を３次元的に積層して構成されるパッケージスタックタイプの半導体パッケージがある。そのような半導体パッケージの一例としては、図１（ａ）に示すように、配線層（不図示）を備えた下側回路基板１００上の中央部に第１半導体チップ２００が実装されており、下側回路基板１００の周辺部には第１半導体チップ２００を取り囲むようにしてバンプ３００が配置されている。
【０００３】
そして、図１（ｂ）に示すように、下側回路基板１００上には、第２半導体チップ２１０が実装された上側回路基板１１０が３次元的に積層されて配置され、下側回路基板１００と上側回路基板１１０とがバンプ３００を介して電気的に相互接続されている。
【０００４】
下側回路基板１００の下面には、配線基板（マザーボード）に接続される外部接続端子３１０が設けられている。このようにして、所要数の回路基板が３次元的に積層されてパッケージスタックタイプの半導体パッケージが構成される。
【０００５】
そのような半導体パッケージに類似したものは、例えば、特許文献１及び２に記載されている。
【特許文献１】特開平６−１３５４１号公報
【特許文献２】特開平８−２３６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したようなパッケージスタックタイプの半導体パッケージは、半導体チップが実装された個々の回路基板が用意され、それらの回路基板がバンプを介して接続される。半導体チップは回路基板上にリフロー加熱によってフリップチップ接続される。このとき、回路基板（例えば樹脂基板）と半導体チップ（例えばシリコンチップ）との間で熱膨張係数が異なることから、熱応力によって回路基板に反りが発生しやすい。
【０００７】
回路基板には所定の曲率半径をもって反りが発生することから、比較的大きな面積の半導体チップ（例えば１０×１０ｍｍ2以上）が実装される回路基板ではその面積も大きくなるので、回路基板の絶対反り量も大きくなる。しかも、従来技術では、バンプが半導体チップを取り囲んで回路基板の周辺部に配置されることから、図１（ａ）の距離ｄで示される範囲の絶対反り量の影響をまともに受けることになり、バンプのコプラナリティ（平坦度）が悪くなるという問題がある。
【０００８】
このため、上述した図１（ｂ）において、下側回路基板１００のバンプ３００に上側回路基板１１０を接続する際に、各回路基板の反りによって、全てのバンプ３００を上側回路基板１１０に信頼性よく接続することが困難になる。つまり、例えば、下側回路基板１００では、図１（ｃ）に示すような反りが発生しやすく、バンプ３００のコプラナリティが悪化する。これにより、下側、上側回路基板１００，１１０を積層してバンプ３００を介して接続する際に、上側回路基板１１０の一端側が跳ね上がるなどして接続不良の原因となる。
【０００９】
以上のように、回路基板の周辺部にリング状にバンプが配置される場合、回路基板の面積が増大するほどバンプのコプラナリティが悪化し、実装歩留りに大きく影響するようになる。
【００１０】
上記した特許文献１及び２では、回路基板の反りによって実装歩留りが低下する問題に関しては何ら考慮されていない。
【００１１】
本発明は以上の課題を鑑みて創作されたものであり、半導体チップが実装された回路基板が３次元的に積層されて構成されるパッケージスタックに適用できる半導体パッケージにおいて、回路基板に反りが発生する場合であっても回路基板同士を信頼性よく接続できる半導体パッケージ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は半導体パッケージに係り、回路基板と、前記回路基板上に実装された半導体チップとを有し、前記回路基板の一端側の特定領域に、複数の回路基板を３次元的に積層して相互接続するためのバンプが配置されるバンプ配置領域が設けられていることを特徴とする。
【００１３】
本発明では、半導体チップが実装された回路基板の一端側の特定領域にバンプ配置領域がまとめて設けられている。そして、複数の回路基板が３次元的に積層される際に、バンプ配置領域に配置されたバンプによって複数の回路基板が電気的に相互接続される。
【００１４】
このため、比較的大きな面積の半導体チップを実装するために回路基板の面積が大きくなる場合であっても、バンプのコプラナリティは、回路基板の全体の絶対反り量の影響を直に受けなくなる。つまり、バンプのコプラナリティは、回路基板の全面積のうちのバンプ配置領域の面積の絶対反り量の影響しか受けなくなるので、回路基板の周辺部全体にバンプをリング状に配置する場合よりも、バンプのコプラナリティを小さく設定することが可能になる。
【００１５】
従って、複数の回路基板を相互接続するバンプは信頼性よく回路基板に接続されるようになるので、半導体チップが実装された回路基板を複数積層して構成される半導体パッケージの実装歩留りを向上させることができる。
【００１６】
また、上記した半導体パッケージにおいて、回路基板におけるバンプ配置領域と反対側の他端側に、ダミーバンプ配置領域が設けられているようにしてもよい。この態様の場合、上側に積層される回路基板の他端側の下にはダミーバンプが配置されており、そのダミーバンプが支柱として機能するので、上側の回路基板が傾いて実装されることが防止される。
【００１７】
また、上記した半導体パッケージにおいて、複数の回路基板が３次元的に積層され、バンプによって複数の回路基板が相互接続される際に、半導体チップと該半導体チップ上に配置される別の回路基板とが接着層により固着されているようにしてもよい。この態様の場合、回路基板に反りが発生していても、上側の回路基板のバンプ配置領域と反対の他端側が跳ね上がって実装されるなどの不具合が解消される。
【発明の効果】
【００１８】
以上説明したように、本発明の半導体パッケージでは、回路基板に反りが発生する場合であっても、パッケージスタックを製造する際に、バンプのコプラナリティを小さく設定できるので、その製造歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２０】
（第１の実施の形態）
図２は本発明の第１実施形態に係る半導体パッケージを示す平面図、図３は図２のＩ−Ｉに沿った断面図、図４は図３の回路基板にバンプが配置された様子を示す断面図、図５（ａ）〜（ｃ）は本発明の第１実施形態の半導体パッケージが積層される様子を示す断面図である。
【００２１】
図２及び図３に示すように、本発明の第１実施形態の半導体パッケージでは、回路基板１０上に半導体チップ２０の端子２１がフリップチップ接続されている。半導体チップ２０と回路基板１０との隙間にはアンダーフィル樹脂層２２が充填されている。回路基板１０内には所定の配線が設けられており、回路基板１０の上面側と下面側とが導通可能になっている。
【００２２】
半導体チップ２０の端子２１は例えばはんだよりなり、回路基板１０の接続パッド（不図示）に半導体チップ２０の端子２１がリフローはんだ付けにより接続される。このとき、回路基板１０（例えばガラスエポキシ樹脂基板や金属基板など）と半導体チップ２０（例えばシリコンチップなど）とは熱膨張係数が異なるので、リフローはんだ付けを行う際に熱処理が施されると、熱応力が発生して回路基板１０に反りが発生しやすい。このため、前述したように、半導体チップ２０が実装された回路基板１０を３次元的に積層してバンプを介して接続する際に、バンプのコプラナリティ（平坦度）が悪くなって実装歩留りが低下しやすい。
【００２３】
そこで、本実施形態では、従来技術と違って、回路基板の周辺部に半導体チップを取り囲むようにバンプを配置するのではなく、図２及び図３に示すように、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられる。そのバンプ配置領域Ａにはバンプが配置されるバンプ接続用電極１２が形成されている。そして、図４に示すように、このバンプ配置領域Ａのバンプ接続用電極１２上にバンプ１４が配置される。
【００２４】
このように、本実施形態では、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。このため、比較的大きな面積（例えば１０×１０ｍｍ2以上）の半導体チップ２０を実装するために回路基板１０の面積が大きくなる場合であっても、バンプ１４のコプラナリティは、回路基板１０の全体の絶対反り量の影響を直に受けなくなる。
【００２５】
つまり、本実施形態では、バンプ１４のコプラナリティは、回路基板１０の全面積のうちのバンプ配置領域Ａの面積の絶対反り量の影響しか受けなくなり、回路基板１０の周辺部全体にバンプをリング状に配置する場合よりも、バンプのコプラナリティを小さく設定することが可能になる。
【００２６】
次に、以上のようしてバンプ配置領域Ａが画定された、半導体チップ２０が実装された回路基板１０を３次元的に積層する方法について説明する。まず、図５（ａ）に示すように、第１半導体チップ２０ａの端子２１がフリップチップ接続された第１回路基板１０ａを用意する。第１回路基板１０ａでは、図３の回路基板１０と同様に、一端側の特定領域に画定されたバンプ配置領域Ａにバンプ接続用電極１２が設けられている。また、第１回路基板１０ａは最下の回路基板となるので、その下面に外部接続用電極１５が形成されている。
【００２７】
その後に、同じく図５（ａ）に示すように、第１回路基板１０ａのバンプ接続用電極１２上にはんだペースト１３を選択的に形成する。さらに、半導体チップ２０ａの上面の所定部に接着層１６を形成する。接着層１６は、接着剤の塗布やポッティング、又は接着フィルムの貼着によって形成される。
【００２８】
次いで、図５（ｂ）に示すように、第１回路基板１０ａと同様な構成の、第２半導体チップ２０ｂが実装された第２回路基板１０ｂを用意する。第２回路基板１０ｂにはその一端側の下面にバンプ配置領域Ａが設けられており、そのバンプ配置領域Ａにバンプ接続用電極１２ａが形成されている。第２回路基板１０ｂのバンプ接続用電極１２ａ上にも同様にはんだペースト（不図示）が形成される。
【００２９】
続いて、第１回路基板１０ａのバンプ接続用電極１２上のはんだペース１３上にはんだホールなどのバンプ１４を配置する。さらに、第２回路基板１０ｂの下面のバンプ接続用電極１２ａが第１回路基板１０ａ上に配置されたバンプ１４に対応するように、第２回路基板１０ｂを第１回路基板１０上に配置する。続いて、熱処理することでリフローはんだ付けを行うことにより、第１回路基板１０と第２回路基板１０ａとをバンプ１４を介して接続する。このとき同時に、第１半導体チップ２０ａ上に形成された接着層１６がリフロー・硬化することで、第１半導体チップ２０の上面がそれに対向する上側の第２回路基板１０ｂに接着されて固定される。
【００３０】
本実施形態では、第１、第２回路基板１０ａ，１０ａに反りが発生しているとしても、第１、第２回路基板１０ａ，１０ｂの一端側にバンプ配置領域Ａがまとめて設けられているので、バンプ１４のコプラナリティは、バンプ配置領域Ａ内の絶対反り量の影響しか受けなくなる。従って、バンプ１４は，第１、第２回路基板１０ａ，１０ｂのバンプ接続用電極１２，１２ａに信頼性よく接続され、パッケージスタックタイプの半導体パッケージの製造歩留りを向上させることができる。
【００３１】
なお、第１回路基板１０ａあるいは第２回路基板１０ｂに予めバンプ１４を設けておき、第１回路基板１０ａと第２回路基板１０ｂとをバンプ１４を介して接続するようにしてもよい。この場合、バンプ１４として、はんだバンプの他に金バンプなどを使用することができる。
【００３２】
次いで、ＢＧＡ（Ball Grid Array）タイプの半導体パッケージとする場合は、第１回路基板１０ａの下面の外部接続用電極１５にはんだや金などよりなる外部接続端子１８が設けられる。そして、外部接続端子１８が配線基板（マザーボード）に接続される。なお、ＬＧＡ(Land Grid Array)タイプの半導体パッケージとする場合は、外部接続端子１８は省略される。
【００３３】
図５（ｃ）には、同様な方法により、半導体チップが実装された回路基板が３枚積層された形態が例示されており、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがバンプ１４を介して相互接続されている。さらに、第１、第２半導体チップ２０ａ，２０ｂは、第２、第３回路基板１０ｂ，１０ｃの下面に接着層１６によってそれぞれ固着されている。図５（ｃ）の形態では、第１回路基板１０ａ上に第２、第３回路基板１０ｂ，１０ｃをバンプ１４を介して積層し、一括リフロー・硬化により相互接続されるようにしてもよい。
【００３４】
第２回路基板１０ｂは、その上下に第３、第１回路基板１０ｃ，１０ａがそれぞれ積層されるので、その一端側の上面及び下面にバンプ配置領域Ａがそれぞれ設けられる。
【００３５】
なお、回路基板の積層数は特に限定されるものではなく、ｎ個（２以上の整数）の回路基板が３次元的に積層されて電気的に相互接続された形態としてもよい。
【００３６】
また、本実施形態の半導体パッケージは、半導体チップが実装された一つの回路基板であってもよいし、あるいは半導体チップが実装された回路基板が複数枚積層されたものであってもよい。
【００３７】
本実施形態の半導体パッケージでは、回路基板の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。このため、回路基板に反りが発生する場合であっても、従来技術よりもバンプ−バンプ間の距離ｄ（図２）が短くなり、バンプ配置領域Ａの面積の反り量の影響しか受けなくなるので、バンプのコプラナリティを小さく設定することができる。しかも、回路基板を積層して接続する際に、回路基板の一端側のバンプ配置領域Ａに配置されたバンプだけの接合を考慮すればよいので、個々のバンプに係わる接合の信頼性を向上させることができる。
【００３８】
さらには、上側の回路基板の一端側のバンプ配置領域Ａと反対側の他端側は、接着層１６によって下側の半導体チップに固定されているので、回路基板に反りが発生していても、上側の回路基板の他端側が跳ね上がって実装されることもない。
【００３９】
以上のように、本実施形態では、回路基板の面積が増大する場合であっても、回路基板の全体の絶対反り量の影響をまともに受けることはなく、これによってバンプのコプラナリティが小さくなり、製造歩留りを向上させることができる。
【００４０】
本実施形態の第１の変形例としては、図６に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃをバンプ１４のみの接続で固定しても不具合が発生しない場合は、接着層１６を省略してもよい。またこの形態の場合、第１、第２半導体チップ２０ａ，２０ｂの上面が電気的に絶縁されている場合は、半導体チップ２０ａ，２０ｂの上面と第２、第３回路基板１０ｂ，１０ｃの下面がそれぞれ接触していてもよい。図６において、他の要素は図５（ｃ）と同一であるのでその説明を省略する。
【００４１】
また、本実施形態の第２の変形例としては、図７に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの下面に第１、第２、第３半導体チップ２０ａ、２０ｂ，２０ｃの端子２１がそれぞれフリップチップ接続されている。また、上記した図６と同様に、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがバンプ配置領域Ａに配置されたバンプ１４によって電気的に相互接続されている。さらに、第２、第３半導体チップ２０ｂ，２０ｃの背面（実装面と反対面）は接着層１６によって第１、第２回路基板１０ａ，１０ｂにそれぞれ固着されている。
【００４２】
また、第１回路基板１０ａの下面のバンプ配置領域Ａに形成された外部接続用電極１５に外部接続端子１８が設けられている。そして、外部接続端子１８は配線基板（マザーボード）２５に接続され、最下の第１半導体チップ２０ａの背面（実装面と反対面）と配線基板２５とが接着層１６により固着されている。なお、図７において、図６と同様に接着層１６を省略した形態としてもよい。
【００４３】
本実施形態では、回路基板上に半導体チップがフリップチップ接続されものを使用する形態を例示したが、回路基板上にフェイスアップで実装された半導体チップの接続電極と回路基板とがワイヤで接続され、半導体チップ及びワイヤが樹脂で被覆されたものを使用してもよい。
【００４４】
（第２の実施の形態）
図８（ａ）は本発明の第２実施形態の半導体パッケージを示す平面図、図８（ｂ）は図８（ａ）のＩＩ−ＩＩに沿った断面図である。図８（ａ）及び（ｂ）において、図２〜図４と同一要素には同一符号を付してその説明を省略する。
【００４５】
前述した第１実施形態において、例えば、バンプの高さよりも半導体チップの厚みがかなり薄い場合などに、上側の回路基板が許容範囲を超えて傾いて積層される場合が想定される。第２実施形態では、そのような場合であっても上側の回路基板が傾いて実装されることを防止することができる。
【００４６】
第２実施形態の半導体パッケージは、図８（ａ）及び（ｂ）に示すように、第１実施形態と同様に、回路基板１０上に半導体チップ２０の端子２１がフリップチップ接続されており、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。そして、図８（ｂ）に示すように、回路基板１０のバンプ配置領域Ａのバンプ接続用電極１２上に正規のバンプ１４が配置される。
【００４７】
さらに、第２実施形態では、第１回路基板１０の他端側（バンプ配置領域Ａと反対側）にダミーバンプ配置領域Ｂが画定されている。ダミーバンプ配置領域Ｂにはダミーバンプ用電極１２ｘが設けられており、その上にダミーバンプ１４ｘが配置される。このダミーバンプ１４ｘは、複数の回路基板を積層して正規のバンプ１４を介して電気的に相互接続する際に、上側の回路基板の他端側が下側に傾くことを防止するために設けられる。
【００４８】
従って、ダミーバンプ１４ｘは回路基板１０に電気的に接続されている必要はなく、回路基板１０と電気的に絶縁された状態となっている。また、上側の回路基板が傾いて実装されることを防止するという観点から、正規のバンプ１４とダミーバンプ１４ｘとは同一の高さに設定されることが好ましい。
【００４９】
そして、図９に示すように、まず、図８（ｂ）と同様に、一端側にバンプ配置領域Ａが画定され、他端側にダミーバンプ領域Ｂが画定された、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃを用意する。その後に、第１実施形態と同様に、バンプ接続用電極１２〜１２ｃに対応するように正規のバンプ１４を配置し、さらにダミーバンプ用電極１２ｘに対応するようにダミーバンプ１４ｘを配置した状態で、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃを正規のバンプ１４及びダミーバンプ１４ｘを介して積層する。
【００５０】
次いで、リフローはんだ付けを行うことにより、第１、第２、第３回路基板１０ａ，１０ｂ、１０ｃを正規のバンプ１４を介して電気的に相互接続する。このとき同時に、ダミーバンプ１４ｘも同様にリフローはんだ付けにより第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃに固着される。ダミーバンプ１４ｘは、第２、第３回路基板１０ｂ，１０ｃの他端側（バンプ配置領域Ａと反対側）が傾かないように支持する支柱として機能する。
【００５１】
さらに、最下の第１回路基板１０ａの下面には外部接続用電極１５が形成されており、それに外部接続端子１８が設けられている。そして、外部接続端子１８が配線基板（マザーボード）に接続される。
【００５２】
次に、図１０には第２実施形態の変形例が示されている。図１０に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの下面に第１、第２、第３半導体チップ２０ａ，２０ｂ，２０ｃの端子２１がそれぞれフリップチップ接続されている。そして、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがその一端側のバンプ配置領域Ａに配置された正規のバンプ１４を介して積層されて電気的に相互接続されている。また、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの他端側の間には上記した図９と同様な目的でダミーバンプ１４ｘがそれぞれ配置されている。
【００５３】
第１回路基板１０ａの一端側のバンプ配置領域Ａの下面には、外部接続用電極１５が形成されており、それに外部接続端子１８が設けられている。また、第１回路基板１０の他端側のダミーバンプ配置領域Ｂの下面にダミー電極１５ｘが形成されており、それにダミーの外部接続端子１８ｘが設けられている。
【００５４】
そして、ハンプ配置領域Ａの正規の外部接続端子１８が配線基板（マザーボード）に電気的に接続されると共に、ダミーの外部接続端子１８ｘが配線基板に固着されて支柱として機能する。これによって、半導体パッケージは傾くことなく、配線基板（マザーボード）に信頼性よく接続される。
【００５５】
第２実施形態は、第１実施形態と同様な効果を奏する。これに加えて、回路基板の一端側のバンプ配置領域Ａに正規のバンプ１４が配置され、他端側のダミーバンプ配置領域Ｂにダミーバンプ１４ｘが配置されるので、複数の回路基板を積層して接続する際に、上側の回路基板が傾いて実装されるおそれがなくなる。
【図面の簡単な説明】
【００５６】
【図１】図１（ａ）は従来技術に係る半導体パッケージを示す平面図、図１（ｂ）は図１（ａ）の半導体パッケージが積層された様子を示す断面図、図１（ｃ）は回路基板に反りが発生した様子を示す断面図である。
【図２】図２は本発明の第１実施形態に係る半導体パッケージを示す平面図である。
【図３】図３は図２のＩ−Ｉに沿った断面図である。
【図４】図４は図３の回路基板にバンプが配置された様子を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態の半導体パッケージが積層された様子を示す断面図である。
【図６】図６は本発明の第１実施形態の半導体パッケージの第１の変形例を示す断面図である。
【図７】図７は本発明の第１実施形態の半導体パッケージの第２の変形例を示す断面図である。
【図８】図８（ａ）は本発明の第２実施形態の半導体パッケージを示す平面図、図８（ｂ）は、図８のＩＩ−ＩＩに沿った断面図である。
【図９】図９は本発明の第２実施形態の半導体パッケージが積層された様子を示す断面図である。
【図１０】図１０は本発明の第２実施形態の半導体パッケージの変形例を示す断面図である。
【符号の説明】
【００５７】
１０，１０ａ，１０ｂ，１０ｃ…回路基板、１２，１２ａ，１２ｂ，１２ｃ…バンプ接続用電極、１２ｘ…ダミーバンプ用電極、１３…はんだペースト、１４…バンプ、１４ｘ…ダミーバンプ、１５…外部接続用電極、１５ｘ…ダミー電極、１６…接着層、１８…外部接続端子、１８ｘ…ダミーの外部接続端子、２０，２０ａ，２０ｂ，２０ｃ…半導体チップ、２１…端子、２２…アンダーフィル樹脂、２５…配線基板（マザーボード）、Ａ…ハンプ配置領域、Ｂ…ダミーバンプ配置領域。
【図１】
2005268299.tif 000003
【図２】
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【図３】
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【図４】
2005268299.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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