(57)【要約】      （修正有）【課題】その数が２を遙かに超える多数のビットを格納する能力のあるメモリ・セルを備える高密度のフラッシュ・メモリ・マトリクスの開示を提供する。【解決手段】  第１の接点領域１１と第１の半導体構造体１６と、第２の接点領域１２と第２の半導体構造体１７とを備える半導体デバイスに関し、上記第１の半導体構造体１６と上記第２の半導体構造体１７はインタフェースに沿って互いに電気接触し、上記デバイスは、上記両半導体構造体の少なくとも一方において導電率を変調するための手段３、４を備え、よって導電率は、電流が上記インタフェースを横断して流れると、上記電流が上記インタフェース沿いの予め決められた位置２４でのみ流れることができ、実質的にいかなる電流も上記予め決められた位置のどちら側にも流れ得ないように、上記インタフェースに沿って変わることを特徴とする。【選択図】  図２ａ
2005210101.tif 000002
【特許請求の範囲】
【請求項１】
第１の接点領域（１１）と電気接触している第１の半導体構造体（１６）と、
第２の接点領域（１２）と電気接触している第２の半導体構造体（１７）とを備え、
上記第１の半導体構造体（１６）と上記第２の半導体構造体（１７）とはインタフェースに沿って互いに電気接触した半導体装置であって、
該装置は、上記両半導体構造体の少なくとも一方において導電率を変調するための手段（３、４）をさらに備え、電流が上記インタフェースを横断して流れると、上記電流が上記インタフェース沿いの所定位置（２４）でのみ流れることができ、実質的にいかなる電流も上記所定位置のどちら側でも流れないように、導電率は上記インタフェースに沿って変化することを特徴とする半導体装置。
【請求項２】
上記変調手段（３、４）は上記インタフェース方向に沿って上記半導体構造体（１６、１７）の各々における上記導電率の勾配を発生させるように構成され、上記勾配は互いに反対方向であり、上記インタフェース沿いの所与の方向に沿って一方の構造体内に導電率の連続的な上昇が存在すれば、同じ方向に沿って他方の構造体内に導電率の連続的な降下が存在することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１と第２の接点領域はソース（１１）とドレイン（１２）を形成し、上記半導体構造体（１６、１７）は上記ソースとドレイン間にチャネル領域を形成し、上記装置は互いに電気絶縁された少なくとも２つのゲート電極（５、７）を備え、各ゲート電極は上記チャネル領域の上記半導体構造体（１６、１７）の一方に誘電的に結合され、上記ゲート電極の各々には２つの接点（９ａ、９ｂ）が設けられ、２つの異なる電圧レベルを該２つの接点に印加することを可能にすることにより、上記ゲート電極内に電圧勾配を生成するように該２つの接点が配置されたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
上記ゲート電極は縦長の形状であり、上記接点（９ａ、９ｂ）は上記少なくとも１つのゲート電極の何れかの端部に設けられた請求項３記載の装置。
【請求項５】
上記ゲート電極（５、７）は、互いに直近に配置され、絶縁層（１８）によって離隔された請求項４記載の装置。
【請求項６】
上記ゲート電極（５、７）は互いに所定の距離を置いて配置され、両者間には中間素子（２５）が配置された請求項４記載の装置。
【請求項７】
上記中間素子は、検出／作動素子、ナノクリスタル等のトラッピング媒体または抵抗変化材料のストリップである請求項６記載の装置。
【請求項８】
上記誘電層の少なくとも１つは電荷蓄積層（２６）を備える請求項１乃至５のいずれか一項に記載の装置。
【請求項９】
上記電荷蓄積層は窒化珪素を含む請求項８記載の装置。
【請求項１０】
上記電荷蓄積層は、その上に電荷を蓄積することに適する材料で形成された離散領域（１５）より成る請求項８記載の装置。
【請求項１１】
上記半導体構造体（１６、１７）は基板内に連続する領域として形成される請求項１記載の装置。
【請求項１２】
上記半導体構造体（１６、１７）の上記少なくとも一方は、互いに電気絶縁された半導体素子（１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃ、…）のシーケンスとして形成された請求項１記載の装置。
【請求項１３】
上記半導体素子は、基板内に形成される半導体領域である請求項１２記載の装置。
【請求項１４】
上記半導体素子は、基板（２）上に形成される半導体カーボン・ナノチューブである請求項１２記載の装置。
【請求項１５】
上記ゲート電極の少なくとも一方は、低ドープ・シリコンより成る請求項３乃至１４のいずれか一項に記載の装置。
【請求項１６】
上記ゲート電極の少なくとも一方は、ＰＩＮダイオードである請求項３乃至１４のいずれか一項に記載の装置。
【請求項１７】
上記ゲート電極の少なくとも一方は、ＴａＮより成る請求項３乃至１４のいずれか一項に記載の装置。
【請求項１８】
上記ゲート電極の少なくとも一方は、材料を堆積して形成される請求項３乃至１４のいずれか一項に記載の装置。
【請求項１９】
請求項１乃至１４のいずれか一項に記載の装置の動作方法であって、
上記半導体構造体の少なくとも一方（１６）に、上記インタフェースの方向に沿って所定の導電率変化を生成するステップと、
電流が第１の接点領域（１１）から上記第１及び上記第２の半導体構造体（１６、１７）を通って第２の接点領域（１２）へ流れることを可能にするように、上記導電率変化を調節するステップとを含み、上記電流の流れは上記インタフェースに沿って所定の位置（２４）で発生することを特徴とする方法。
【請求項２０】
導電率勾配は両半導体構造体において生成され、上記勾配は互いに反対方向であり、上記インタフェース沿いの所定の方向に沿って一方の構造体内に導電率の連続的な上昇が存在すれば、同じ方向に沿って他方の構造体内に導電率の連続的な降下が存在する請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、個々のポイントをデバイスの幅に沿ってアドレスする能力を有するデュアルゲート・デバイスに関する。特に本発明は、高密度のマルチビット・メモリ・セルに関する。
【背景技術】
【０００２】
現在の大部分の電子家電は、電源スイッチが切られた場合に格納されている情報を保持する能力のある不揮発性メモリを必要としている。このような不揮発性メモリの最も多目的であるクラスの１つは、単一セルのアドレッシング及びデータの記憶が可能であり、一方で多くのセルの同時的な電気的消去が可能であるフラッシュ・メモリである。フラッシュ・メモリは、例えばパーソナル・コンピュータのベーシック入／出力システム（ＢＩＯＳ）、携帯電話のソフトウェア及び個人データ、スマート・カードにおける識別コード及び他の多くのアプリケーションを格納するために広く使用されている。フラッシュ・メモリは、ソフトウェアの更新、パスワード及びコードの変更及びフィールド内のシステムの再構成を可能にする。これらは、例えばハードディスクを特定のアプリケーション用に首尾良く置換することができる、より少ない電力消費量及び重量と、より短いアクセス時間と、遙かに優れたロバスト性とを有する高密度のデータ記憶メモリを生成するように設計されかつ最適化されることが可能である。フラッシュ・メモリ・セルは、典型的には、専用の電荷量の形式であるビットがそこに蓄積されることが可能であり、かつ、それによりこの電荷がこの電荷蓄積層の制御下でチャネル領域における電流フローに影響を及ぼす電荷蓄積層と、例えばこの電荷がプログラミングの間に電荷蓄積層へ移送され、かつ、消去の間に電荷蓄積層から移送されるようにメモリ・セルをバイアスするプログラム・ゲートと、動作の間にメモリ・セルのマトリクスから所望されるメモリ・セルを選択する支援を行う制御ゲートとを備える。電荷蓄積層は、誘電層で囲まれたポリシリコン等の導電材料である場合もあれば、例えば窒化珪素である窒化物等の非導電材料である場合もある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フラッシュ・メモリの製造業者は、例えば密度、速度、電力消費量に関連してメモリのパフォーマンスを増大させ、かつプロセス・コストを低減させることを強いられる。フラッシュ・メモリ・セルのデータ密度、即ち所定の面積内に格納され得るビット数、を増大させるために、目下２つの手法が使用されている。１つの手法は、単ビット・メモリ・セルのジオメトリを国際半導体ロードマップ（ＩＴＲＳ）に従って縮小するというものである。本ロードマップは、２００４年における９０ｎｍ技術の使用を、及び２００７年における６５ｎｍ技術の使用を予測している。単ビット・メモリ・セルの場合の個々のビットのアドレッシングはより容易であるが、このような絶え間ないスケーリングは、半導体デバイスの製造業者、機器及び材料の供給業者を含む半導体業界全体による努力の結集を必要とする。１つの技術ノードから別の技術ノードへ移行する場合、半導体デバイスの製造業者は新世代の半導体技術を習得し、かつ、この技術を研究目的から生産に値するツールへと変えることを余儀なくされるが、これは相当に時間及び財源のかかるプロセスとなる可能性がある。
【０００４】
フラッシュ・メモリの密度を増大させるもう１つの手法は、メモリ・セルの電荷蓄積層内へ２つ以上のビットを格納するというものである。電荷蓄積層内の同じロケーションに、各々の量が異なるビット値に対応している異なる電荷量が格納され得るマルチステートまたはマルチレベル・メモリ・セルを識別することは可能である。この点に関して、電荷無しはビット値「０」に対応し、第１の電荷量は値「１」に、それより高い第２の電荷量は値「２」に、等々と対応していく。米国特許第６，３２０，７８６号「マルチステートＮＲＯＭの制御方法」は、マルチステートＮＲＯＭデバイスの形式におけるこのようなマルチレベル・メモリ・セルを説明している。このようなマルチステートまたはマルチレベル手法は、明確に区別されたデータ値を取得するために電荷蓄積層内へ取り込まれる電荷量を正確に制御することを要求するものと思われる。第１の例では、メモリ・セルに格納されるビット数は使用される技術の最小特徴サイズに関連されないが、実際にはこのマルチレベル手法はセル当たり数ビットに制限される。
【０００５】
ある代替手法は、複数の、実質的に同一である電荷量を同じ電荷蓄積層内のチャネル長さに沿って異なるロケーションに蓄積するというものである。これらのロケーションの各々には、値「０」、即ちこのロケーションに電荷は全く蓄積されていないことを表す、または値「１」、即ちこのロケーションに専用の電荷量が蓄積されていることを表す、の何れかを有するビットが関連づけられる。米国特許第６，５８０，１２０号「２ビット不揮発性電気消去可能／プログラム可能メモリ構造体、上記メモリ構造体の製造プロセス及び上記メモリ構造体のプログラム、読取り及び消去方法」は、単一のＦＥＴが１つのメモリ・セルとして機能するデュアル・ビット・フラッシュＥＥＰＲＯＭを開示している。開示されたこのフラッシュ・セルは、電荷を蓄積するために窒化珪素がゲート誘電体として使用され、ポリシリコン・ゲートがプログラム・ゲートとして使用される電界効果トランジスタ（ＦＥＴ）を使用している。印加電圧を適宜逆転することにより、ＦＥＴのソース側またはドレイン側の何れかに１ビットを蓄積することができる。メモリ・セル内の２ビットの各ビットは、対応するロケーションに電荷が蓄積されているか否かに依存して値「０」または「１」を有することが可能である。この手法は、隣接するポリゲートを形成することによって高密度のメモリ構造体を提供するが、このマルチビット手法は各ゲート電極の下での２ビットの蓄積を許容するだけであり、スケーリング問題は同手法によって完全には解決されない。
【０００６】
本発明の目的は、先行技術の持つ上述の問題点を解決して高密度のフラッシュ・メモリ・マトリクスを開示することにある。このメモリ・マトリクスは、その数が好適には２を遙かに超える多数のビットを格納する能力のあるメモリ・セルを備える。
【課題を解決するための手段】
【０００７】
本発明は、添付の請求の範囲に記載されたデバイス及び方法を開示し、特に、第１のゲートに隣接するソースと、第２のゲートに隣接するドレインとを備える選択構造体を開示する。第１及び第２のゲートの制御下で、電流は、ソースとドレインとの間で、選択されたポイントにおいて、この選択構造体の幅に沿って、流れることが可能である。このポイントは、これらの２つのゲートの少なくとも一方に予め決められた勾配を有する電圧降下を適用することによって選択され、もう一方のゲート沿いの電圧は一定に維持されるか、またはこの予め決められた勾配とは反対の勾配を有する。本発明のある態様においては、この選択構造体はマルチビット・メモリ・セルとして使用され、これにより電荷はこの選択されたポイントに関連づけられる場所に蓄積される。
【発明を実施するための最良の形態】
【０００８】
次に、図面に関連して本発明を詳細に説明する。一般的に言えば、本発明のデバイスは、好適には半導体基板のパーツであり、かつ、第１及び第２の領域に電気的に結合される第１及び第２の半導体構造体を備え、よって電流は上記第１の領域から上記構造体を介して上記第２の領域へ流れるように誘導されることが可能である。半導体構造体は互いに隣接して配置され、例えば基板内の２つのゾーン間のラインであるインタフェースによって分離される。電流はこのインタフェースを横断するが、このとき上記電流は第１のゾーンと第２のゾーンとの間を流れるように誘導される。本発明のデバイスはさらに特徴として、上記構造体の少なくとも一方における導電率を変調するための手段を備え、よって電流がインタフェースを横断して流れると電流値は上記インタフェース沿いのロケーションの非単調関数になる。より特定的には、電流はインタフェース沿いのインパルス関数に類似するものでなければならず、よって上記電流は上記インタフェース沿いの予め定義された位置でのみ流れることが可能であって、電流は上記予め定義された位置のどちら側にも流れ得ない。導電率の変動は、好適には導電率勾配、即ち、インタフェースに沿って絶えず上昇または降下する導電率の形態をとる。この場合、双方の半導体構造体に勾配が存在していて両勾配は互いに反対方向であり、即ち、所定の方向に沿った一方の構造体において導電率の上昇があれば、同じ方向に沿ったもう一方の構造体では導電率の降下が存在する。
【０００９】
図１及び２に、好適な実施形態を示す。本デバイスは、好適にはデュアルゲート構造体を基礎とするメモリ・セルであるが、必ずしもこの限りではない。これはソース領域及びドレイン領域１１及び１２（即ち第１及び第２の領域）を備え、これらは第１及び第２の部分１６及び１７（即ち第１及び第２の半導体構造体）より成るチャネル領域によって分離される。これらのチャネル部分１６及び１７の上には各々２つの別個の、かつ隣接するゲート電極５及び７（導電率の変調手段）が存在して誘電層６及び８によりこれらから分離され、一方で絶縁層１８により互いに分離されている。本デバイスがメモリ・セルとして機能しようとする場合、これらの誘電層の少なくとも一方は、一定の電荷量を受容しかつ蓄積する能力のある電荷蓄積層２６を備える。ゲート電極５及び７は縱長であって好適には互いに直近に置かれ、即ち、絶縁層１８のみを間に挟んで配置される。しかしながら、ある特定の実施形態によれば、両ゲート電極間の距離は後述するようにこれより大きい場合もある。
【００１０】
以下の説明を通じて、本デバイスの「幅」方向は、ソースとドレインとの間のチャネルの幅に対応する両ゲート電極間のインタフェースに沿った方向（方向Ｗ、図１参照）を指す。本デバイスの「長さ」は、これに垂直な方向（方向Ｌ）、即ち、上記チャネルの長さに対応して測定される。従って、ゲート電極自体の長手方向、即ち、その形状により画定される長手方向はＷ方向に一致する。左右は単に、反対位置を指すために使用される。第１及び第２は、異なるロケーションにおける類似構造体を区別するためにだけ使用される。説明を通じて、類似する特徴は類似の記号を使用して示される。
【００１１】
本発明の特徴は、電極５及び７の各々の上の、本デバイスの幅に沿ってこれらの電極の何れかの側にある別個の２接点（９ａ、９ｂまたは１０ａ、１０ｂ）の存在にある。接点は、一方のゲート電極上の両接点の各々に異なる電圧が印加され得るように配置される。その意図は、電圧勾配をゲートの長手方向に沿って印加し、これにより上述の導電率勾配を生み出す可能性をもたらすことにある。従って、電圧勾配が互いに反対向きであるためと、両ゲート電極に沿った勾配の相互作用により、ソース−ドレイン電流のための代替経路を生成してゲートの幅沿いの複数のロケーションに電荷を蓄積することが可能になる。以下、本デバイスの幾つかの実施形態及びその動作方法に基づいてこの一般原理をさらに詳しく説明する。
【００１２】
このように本発明は、特に、メモリ・セルの幅に沿って複数のビットを格納する能力のあるメモリ・セルを開示する。メモリ・セルにおいて個々のビットをアドレスするためのメカニズムは、本技術の最小特徴サイズＦに依存しない。各セル内のビット数は、本技術のスケーリングに依存しない。メモリ・セルは共通のＭＯＳ（金属酸化物半導体）プロセス技術にのみ依存し、ゲート電極の各々への少なくとも１つの追加接点の形成を必要とする。
【００１３】
本発明の第１の実施形態によるデュアルゲート・メモリ・セルの断面を、図１に示す。メモリ・セル１は半導体基板２を備え、半導体基板２上には第１のゲート３と、この第１のゲート３に隣接しかつこれから絶縁１８された第２のゲート４とが存在する。第１のゲート３は、第１のゲート電極５と、第１のゲート電極５を半導体基板２から絶縁する第１のゲート誘電体６とを備える。第２のゲート４は、第２のゲート電極７と、第２のゲート電極７を半導体基板２から絶縁する第２のゲート誘電体８とを備える。少なくとも第２のゲート誘電体８は、例えばその上に電荷を蓄積する能力を有する誘電層である少なくとも１つの電荷蓄積層２６を備える。第１のゲート誘電体６もまた、例えばその上に電荷を蓄積する能力を有する誘電層である少なくとも１つの電荷蓄積層を備えることは任意である。後者の場合は対称性のメモリ・セルが達成され、本発明の他の実施形態においてより詳しく説明するように、電荷はゲート誘電体の一方及び／または何れにでも蓄積されることが可能である。図１に示したメモリ・セルは第１のゲート３及び第２のゲート４である２つのゲートを備えるが、本発明はこれに限定されない。メモリ・セル１は、隣接する３つ以上のゲートを備えることが可能である。このようなマルチゲート・メモリ・セルは、例えば本参照により全文が開示に含まれる米国特許第６，５８０，１２０号に開示されたプロセス・シーケンスを使用して製造されることが可能である。
【００１４】
図２ａに示すように、第１及び第２のゲート３、４の長手方向沿いの反対側には接点（９ａ，９ｂ，１０ａ，１０ｂ）が存在し、第１及び第２のゲートの長手方向沿いに電圧差を印加することができる。従って、これらの反対側の接点（９ａ及び９ｂ、１０ａ及び１０ｂ）は短絡される接触または直接的なオーム接触ではなく、同じ電圧または異なる電圧にバイアスされることが可能である。好適には、４つの接点（９ａ及び９ｂ、１０ａ及び１０ｂ）の各々に適切かつ選択された電圧を印加するためのオンチップ・バイアス回路が予見される。後に詳述するように、これらの反対側の２接点間のこの距離に沿った電圧降下は、本発明によるメモリ・セル内に格納され得るビット数を決定する。メモリ・セルはさらにソース領域１１とドレイン領域１２とを備え、ソース領域は第１のゲートに隣接して存在しかつ少なくとも部分的に第１のゲートに沿って伸長し、ドレイン領域は第２のゲートに隣接して存在しかつ少なくとも部分的に第２のゲートに沿って伸長する。埋込みパラメータ、サーマル・バジェット等のプロセス条件に依存して、ソース及びドレイン領域内に形成される接合部は部分的に、隣接する両ゲートの下を伸長する可能性もある。
【００１５】
図２ａは、図１に示したデュアルゲート・デバイスの略上面図である。アクティブ・エリア１３は、フィールド領域として良く知られる絶縁領域１４により包囲されて示されている。互いに平行でありかつ隣接している２つのゲート３、４はアクティブ・エリア１３を覆って形成され、好適にはアクティブ・エリア１３に平行に、かつアクティブ・エリア１３の両端を超えて伸長する。２つのゲートの反対の両側には、アクティブ・エリアの両ゲートによって被覆されない部分にソース領域１１とドレイン領域１２とが形成される。２つのゲートの各々の各端部には接点（９ａ及び９ｂ、１０ａ及び１０ｂ）が存在し、対応するこれらの２つの端部接点によって接触されるゲート電極を介して一方の端部接点からもう一方の端部接点へ電気経路が生成される。
【００１６】
図２ｂは、本発明のさらに別の実施形態によるデュアルゲートの略上面図である。この場合もやはり、互いに平行である２つのゲート３、４はアクティブ・エリア１３を覆って形成され、好適にはアクティブ・エリアに平行に、かつアクティブ・エリアの両端を超えて伸長する。２つのゲートの反対の両側には、アクティブ・エリアの非被覆部分にソース領域１１とドレイン領域１２とが形成される。２つのゲートの各々の各端部には接点（９ａ及び９ｂ、１０ａ及び１０ｂ）が存在し、対応するこれらの２つの端部接点によって接触されるゲートを介して、一方の端部接点からもう一方の端部接点へ電気経路が生成される。図２ａまたは２ｂに示したメモリ・セルでは、第２のゲート誘電体８及び任意選択として第１のゲート誘電体７はその上に電荷を蓄積する能力を有する少なくとも１つの連続する、即ち、伸長する電荷蓄積層を備えることから、電荷は（Ｗ軸に沿った）長手方向の任意の点において蓄積されることが可能である。この電荷蓄積層は、対応するゲート電極に沿って、即ち、上記ゲートの長手方向の全長に沿って伸長する。しかしながら図２ｃのメモリ・セルでは、電荷は、点々で示したような長手方向沿いの明確な領域１５にしか蓄積され得ない。この場合の電荷蓄積層は、各々がその上に電荷を蓄積する能力を有するこれらの個々の、互いに絶縁された領域１５より成り、各領域は１ビットの位置に対応する。
【００１７】
これらの領域１５はポリシリコン材であることが可能であり、酸化物を使用して、これらのポリシリコン領域を互いに絶縁し、かつ基板２及びゲート電極７から絶縁することができる。或いは、これらの領域は窒化物製であることが可能であり、酸化物を使用してこれらの窒化物製領域を互いにかつ基板及びゲート電極から絶縁することができる。例えば窒化物である誘電体または別の非導電材料を使用して電荷蓄積層が製造される場合、隣接する両ゲートにおいて対応する位置にある領域１５は、ゲート電極の方向に垂直な方向に電荷蓄積誘電材料のストリップを形成するように接続されることが可能である。電荷蓄積誘電体の離隔されたストリップ１５による第１のレベルと、ゲート電極３、４による第２のレベルとを備える格子構造体は、こうして達成される。当業者には、図２ｃのデバイスがメモリ・デバイスにされる場合、一方のゲート電極の少なくとも下側にはこのような領域１５が存在すべきであることが認識されるであろう。
【００１８】
半導体基板２は、バルク・シリコン・ウェーハ、シリコン・オン・絶縁基板または当業者によって使用される任意タイプの半導体基板であることが可能である。第１及び第２のゲート電極５、７は、シリコン製であることが可能である。典型的には、これらのゲート電極はポリシリコンを使用して製造される。第１のゲート誘電体６は、酸化物製であることが可能である。シリコン基板２の場合、この基板上に酸化珪素を熱成長させて第１のゲート誘電体が形成される。第２のゲート誘電体８は、電荷がそこに蓄積されることが可能でありかつこのゲート誘電体内の選択されたロケーションに注入される電荷を局部的に蓄積しかつ保持する能力を有する非導電材料で製造されることが可能である。この非導電材料は、このゲート誘電体における注入された電荷の拡散または変位を防止する。典型的には、窒化珪素が電荷蓄積材料として使用される。この電荷蓄積誘電体は、電荷蓄積誘電体を一方で基板からかつ他方で第２のゲート電極から絶縁する両誘電層間に挟まれることは任意である。典型的には、これらのサンドイッチ誘電層は酸化珪素から製造される。このような電荷蓄積誘電体の使用は、本参照により全文が開示に含まれるＰＣＴ出願第ＷＯ０９９０７０００号「非対称電荷トラッピングを使用する２ビット不揮発性電気消去可能及びプログラム可能半導体メモリ・セル」に開示されている。
【００１９】
図３は、本発明によるメモリ・セルのある好適な実施形態、即ち、スプリットゲートＳＯＮＯＳセルを示す。図３ａは、このデュアルゲート・デバイス１の略断面を示す。本デュアルゲート・デバイスのソース側１１におけるゲート３はゲート誘電体６として酸化珪素を使用し、ドレイン側１２におけるゲート４はＯＮＯ（酸化物−窒化物−酸化物）製のスタック（堆積）ゲート誘電体８を使用する。この誘電体スタック（堆積）８では、窒化物層が電荷蓄積誘電層として使用され、よってＳＯＮＯＳと呼ばれる。ソース側のゲート電極３は、ドレイン側のゲート電極４に少なくとも部分的に重なる。基板内のソースとドレインとの間に形成されるチャネル領域は、ソース側のゲート３により制御される第１の部分１６と、ドレイン側のゲート４により制御される第２の部分１７とから成る。ソース側のゲート３は、ドレイン側のゲート４に少なくとも部分的に重なる。本デュアルゲート・デバイスの両ゲートは誘電体１８によって互いに絶縁され、これにより両ゲート間に容量結合がもたらされる。長手方向に沿って各ゲートの両端には、接点が製造される。これらの４接点（９ａ及び９ｂ、１０ａ及び１０ｂ）の各々は、他の接点とは独立してバイアスされることが可能である。図３ｂの上面図に示すように、各ゲートは、その上に接点（９ａ及び９ｂ、１０ａ及び１０ｂ）を形成するに足る空間を形成すべく各端部で広げられている。
【００２０】
図３のデバイスの製造方法を、図４に示す。図４ａは、フィールド領域１４によって包囲されるアクティブ・エリア１３を備えるシリコン基板２を示している。この基板においては、当業者には認識されかつ周知となるように、所定の導電タイプを有する領域を達成するために、ｐウェル、ｎウェルまたは他のドープ領域が形成されることも可能である。
【００２１】
第２のゲート４のゲート誘電体スタック８は、この基板頂部上に酸化物を成長させることによって形成され、続いてこの窒化物層の頂部上へ窒化物層及び酸化物層が被着される。次に、第２のゲート電極７の形成に使用されるポリシリコン層が被着される。酸化物、窒化物、酸化物及びポリシリコン各層によるこの堆積は、このアクティブ・エリアにおいて第２のゲート４を形成すべくパターニングされる。次に、第１のゲート３のゲート誘電体６として使用される酸化物が成長され、続いて第１のゲート電極５の形成に使用される別のポリシリコン層が被着される。このゲート酸化物は第２のゲートのポリシリコン上にも成長され、よって第１及び第２のゲート電極５、７間に絶縁層１８が形成される。酸化物及びポリシリコン各層によるこの堆積は、図４ｂに示すように第２のゲート４に重なる第１のゲート電極３を形成すべくパターニングされる。
【００２２】
低ドープ領域１１ａ及び１２ａは第１及び第２のゲート３、４の構造に位置を合わせて埋め込まれ、続いて埋込みの間に高ドープ領域１１ｂ、１２ｂを第１及び第２のチャネル領域１６及び１７からオフセットさせるために使用されるスペーサ２０が形成される。図４ｃは、このプロセス段階における本デバイスを示している。
【００２３】
絶縁層２１は基板を覆って被着され、基板及び基板上に存在するデバイスを後に形成される相互接続レベルから絶縁する。この絶縁層には、ソース及びドレイン領域１１、１２及び各ゲート電極３、４の両端（９ａ及び９ｂ、１０ａ及び１０ｂ）を露出するために複数の開口２２がエッチング形成される。これらの開口２２は金属で充填され、露出される領域への接点を形成する。金属層２３はこの絶縁層を覆って被着され、次いで第１の相互接続パターンを形成すべくパターニングされる。図４ｄは、このプロセス段階における本デバイスを示している。当業者には周知であるように図４ｄをもたらすシーケンスは複数の相互接続レベルを形成するために反復されることが可能であり、これにより各誘電層に開口がエッチングされて異なる相互接続レベル間に接続経路が形成される。
【００２４】
本発明は、本発明によるマルチビット・メモリ・セルの動作方法にも等しく関連している。この態様において、第１の態様のメモリ・セルの個々のビットをプログラムし、読取りかつ消去する方法を開示する。先行技術によるデュアルゲート・メモリ・セルを動作させ、電荷蓄積層にビットを蓄積し、これを読取りかつ消去する方法は幾つか存在する。しかしながら、先行技術によるこれらのメモリ・セルは、メモリ・セルの幅に沿って単ビットを格納させるだけである。図５を参照すると、本発明のメモリ・セル１は、第１のゲート３と第２のゲート４とを備える少なくとも１つのデュアルゲート構造体の平行接続であるとして考慮されることが可能である。各ゲート３、４の下には、対応するチャネル領域１６、１７が存在する。メモリ・セル１がバイアスされると、後述するように、各チャネル領域１６、１７はデバイスの幅の少なくとも一部の上で逆転されることが可能であり（領域１６ａ、１７ａ）、チャネル領域の残りの部分は非逆転である可能性がある（領域１６ｂ、１７ｂ）。長手方向の逆転されるチャネル部分１６ａ、１７ａが重なる点において、ブリッジまたは交差ポイント２４が存在する。
【００２５】
図６ａ乃至６ｃは、本発明のメモリ・デバイスの動作及びそれが先行技術デバイスと相違する方法を示している。図６ａは、従来のシングルゲートＭＯＳＦＥＴの動作及び配置を示したものである。このトランジスタのゲート３は単一電圧においてバイアスされ、ゲート電極に沿って実質上一定の電位が生じる。典型的には、ゲート電極はゲートの一端における単一の接点９ａを使用してバイアスされるが、長いトランジスタの場合にはゲートに複数の接点が使用される場合もある。但し、これらの接点は、ゲート電極に沿って均一の電位が生じるように互いにリンクされている。この均一なゲート電位は、図６ａの矢印が示すように、チャネル内にトランジスタのソース側からドレイン側へこのゲート電極によって制御される均一な電流フローＩｄを生成する。図６ａ、６ｂ及び６ｃの上側には、チャネル電流の対数（ｌｏｇ  Ｉｄ）がデバイスの幅ｗに沿った位置の関数としてプロットされている。図６ａが示す状況では、ｌｏｇ  Ｉｄの曲線はこの長手方向において一定である。このシングルゲート・トランジスタの長手方向の両端９ａ、９ｂが異なる電圧で接触され、かつバイアスされれば、ゲート電極の長手方向に沿って電圧降下が生成される。図６ｂはこの接点スキームを示し、ここでは、ゲート電極の一端でトランジスタのしきい値電圧より低い電圧が接点９ａに印加され、ゲート電極の反対の端部ではしきい値電圧より高い電圧が接点９ｂに印加される。
【００２６】
矢印が示すように、チャネル内の電流フローＩはもはや幅に沿って均一ではなく、ゲート電極の電位の変化に対応して変わる。逆転領域は対応するゲート電位がしきい値より高いチャネル領域１６ａ（点線エリア）においてのみ形成されて電流が流れるが、チャネルの残りの部分１６ｂ（空白エリア）では、この部分が逆転されないことから電流は流れない。図６ｂの上部におけるｌｏｇ  Ｉｄ曲線には、チャネルの逆転される部分１６ａと非逆転部分１６ｂとの間の境界で電流が大幅に降下するという事実によってこれが示されている。
【００２７】
図６ｃは、本発明によるデュアルゲート・メモリ・セルを示す。図２ａの実施形態によれば、各ゲート電極３、４は両端（９ａ及び９ｂ、１０ａ及び１０ｂ）で接触し、かつ、各接点で異なる電圧が印加されることが可能であり、よってこの場合は一方の接点からもう一方の接点への電圧降下である電圧勾配が各ゲート電極上に生成される。隣接するゲート電極の電位降下は反対方向であり、これは、ゲート電圧が一方のゲート電極に沿って上がれば（９ａから９ｂへと上がるゲート３の場合）、電位は隣接するゲート電極に沿って低下する（１０ａから１０ｂへと下がるゲート４の場合）ことを意味する。本発明のデュアルゲート・デバイスでは、第１のゲートの電圧によって生成される逆転領域と第２のゲートの電圧によって生成される逆転領域との間に少なくとも部分的な重なり２４が存在すれば、電流はソース側からドレイン側へしか流れない。
【００２８】
図７は、両ゲート電極に関する、本発明のデバイスの幅に沿ったゲート電圧の変化を示す。第１のゲート３に沿った電圧（図７における高位の太い実線曲線）は図６の左９ｂから右９ａへ進む際に低下するのに対して、第２のゲート４に沿った電圧（図７における低位の太い点線曲線）は図６の左１０ｂから右１０ａを進む際に上がる。各電圧曲線の勾配は、各ゲート電極上へ印加される電圧差と、各ゲートの長さと、その長さに沿ったゲート電極の抵抗の変化とに依存する。上記抵抗は、例えば長手方向に完全に、または部分的に珪素化され得る金属ライン、ポリラインである適切な材料または材料組成の選択によって変更されることが可能である。ゲート電極の抵抗はまた、例えば低ドープ・ポリシリコン層がゲート電極材料として使用される場合のように、電圧依存である可能性がある。
【００２９】
このような低ｎドープ・ポリシリコン層へ正電圧を印加する場合、この層は消耗され、各ポイントにおける消耗の度合いはそのポイントでのドーピング・レベル及び電位に依存する。本発明を説くに当たっては、ゲート電極に渡る線形電圧降下を想定しているが、本発明はこれに限定されない。本例においては、第１のチャネル１６内に、即ち第１のゲート３によって制御されるチャネル内に第１の逆転領域１６ａが生成され、ゲート電圧はしきい値より高い、即ち、Ｖｇｓ＞Ｖｔ３＋Ｖｓになり、かつこれによりソース１１は典型的にはゼロボルト、即ち、Ｖｓ＝０Ｖにバイアスされる。第２のチャネル１７内には、即ち第２のゲート４によって制御されるチャネル内には第２の逆転領域１７ａが生成され、ドレイン側１２が電圧Ｖｄにバイアスされることからゲート電圧はしきい値より高く、即ち、Ｖｇｄ＞Ｖｔ４になる。両ゲート電圧が共にそれらの対応するしきい値電圧より高い、または上記しきい値電圧に近い領域では、両ゲート電圧が交差する部分に両逆転領域間の重なり２４が存在する。
【００３０】
一方または双方のゲート電圧差の勾配を変えれば、または１つまたは複数の端部接点に印加される電圧を上げれば、この交差ポイントの幅を決定することができる。図７に示すように、交差ポイント２４は、端部接点に印加される電圧を変えることにより両ゲート沿いに移動されることが可能である。図７は、太い線のΔＶ１分の下降及び点線のΔＶ２分の上昇による交差ポイントの左への移動が示すように、交差ポイント２４が、端部接点９ａ及び９ｂに印加される電圧を下げることによりΔＶだけ、かつ端部接点１０ａ及び１０ｂに印加される電圧を上げることにより同じくΔＶだけデバイスの左側へ移動され得ることを示している。ΔＶ１とΔＶ２とは、互いに等しいことが可能である。
【００３１】
上述の例では、図２ａに示すように、双方のゲート電極に電圧差が印加され、各端部に電気接点の必要性を強いているが、任意選択として、２つのゲートの一方だけに電圧差を印加し、もう一方のゲートには定電圧を印加するように選択することもできる。この場合の交差ポイントは、電圧差が印加されるゲートのゲート電圧がその対応するしきい値電圧より高い、またはそれに近い領域として画定される。
【００３２】
次に、本発明によるデバイスのプログラミング、読取り及び消去のメカニズムについて略述する。これらの動作メカニズムは、メモリ・セルの幅に沿って単一のビットだけを格納する能力を有する現在のメモリ・デバイス技術に存在するものである。本デバイスは、下記のようにプログラムされる。ドレインに５Ｖを印加しかつ第２のゲート、即ち、ドレインに隣接する第２のゲートに９Ｖを印加することにより、第２のチャネル内に逆転領域が生成され、この逆転領域は、この第２のゲートのソース側のチャネル電位が５Ｖであってドレイン・バイアスに等しいことから第２のゲートの下の仮想ドレインとして作用する。第１のゲート電極に第１のトランジスタのしきい値電圧より僅かに高いバイアス電圧が印加されると、逆転層は第１のチャネル内のこの第１のゲート電極の下へ誘導される。第１のゲートのドレイン側では第１のチャネル領域がピンチオフされ、第１のゲートと第２のゲートとの境界に広範な横方向の電界が誘導される。この広範な横方向の電界はホットエレクトロンを生成し、ホットエレクトロンは、第２のゲート上の大きなバイアス電圧に起因して搬送波注入ポイントとも呼ばれるこの第２のゲートのソース側のＯＮＯ誘電体へと掃引される。本プログラムの動作は、これで完了する。
【００３３】
読取りに際しては、第１のゲートに高いバイアス電圧が印加され、これにより第１のチャネル内に逆転領域が生成される。この逆転領域は、この第１のゲートの下の仮想ソースとして作用する。第２のゲート及びドレインには、中程度の電圧が印加される。第２のゲートのソース側でＯＮＯ堆積内に溜まる電荷は、この時点で仮想ソースの電位障壁を第２のチャネル領域の方へ変調し、よって全電流がデバイスを通って流れる。当業者は、第１のゲートのゲート誘電体もまたＯＮＯ誘電体スタックより成ることが可能であって、これによりメモリ・セルが対称性にされることを認識するであろう。従って、第１及び／または第２のゲート電極の下に１ビットを格納することが可能になり、セル内の幅方向に２ビットまで格納されることが見込まれる。
【００３４】
消去に際しては、ドレイン側の近くにホットホールが生成されてＯＮＯ堆積へと注入され、プログラミングの間にＯＮＯ堆積に格納された電荷が補償される。第２のゲートには負バイアスが印加され、ドレインの近くに生成されたホールがバンド間トンネリングによって引き寄せられる。第１のゲートには僅かに正である電圧が印加され、この第１のゲート方向へ流れていくこれらのホットホールが押し返される。
【００３５】
図８に示すように、上述の動作メカニズムを本発明によるメモリ・デバイスに適用することができる。このメモリ・セルのゲートに沿った交差領域２４ａは、本発明に従ってメモリ・セル上に選択される。先に説明したように、隣接する第１及び第２のゲート電極３及び４の電位降下は反対方向である、或いは図１５に描いた電圧バイアス・スキームが示すように第２のゲート４に定電圧が印加される場合に限り、第１のゲート３に電位パルスが印加される。各接点（９ａ及び９ｂ、１０ａ及び１０ｂ）で適切なバイアス電圧を選択することにより、ソース１１からドレイン１２へと流れる電流Ｉは、図８ｂの矢印が示すように、トランジスタの幅沿いに正しく画定された領域２４ａにおいて第１のゲート３と第２のゲート４との間のスペーシング１８を横断して進むようにすることが可能である。
【００３６】
この領域２４ａ内で、ホットエレクトロンは、先に説明したように第２のゲートのＯＮＯ堆積へと注入される。図８ａの上側には、注入電流の対数（ｌｏｇ  Ｉｉｎｊ）がデバイスの幅に沿った位置の関数として示されている。ゲート誘電体へのホットエレクトロン注入電流はデバイス電流の関数であり、即ち、チャネル電流は、重なり領域２４ａで、またはこの近くでのみゲート誘電体へ注入されるに足るホット・キャリアを供給することができる。先に説明したように、ホット・キャリアの注入はまた第１のゲート３のドレイン側における広範な横方向のフィールドを必要とする。この広範な横方向のフィールドは、第１のゲート３のゲート電圧がその対応するしきい値電圧である、またはこれより僅かに高いポイント２４ｂにおいて発生する。
【００３７】
ゲート誘電体へのキャリアの注入を援助する類似の横方向の電界分布は、ゲート３へ電圧勾配が印加される一方でゲート４へ定電圧が印加される場合に達成されることが可能である。このようにして、注入ポイント２４ｂの選択された位置に１ビットが格納される。ドレイン１２及び第２のゲート４におけるバイアス電圧を増大すると、メモリ・セルの幅に沿って選択されたこの点において電荷の書込みを達成することができる。この増大されたバイアスは、第１のゲート３と第２のゲート４との境界における横方向のフィールドを増大させ、ＯＮＯ誘電体８へのホットエレクトロンの注入を可能にする。適切なバイアスは、ｌｏｇ  Ｉｉｎｊのグラフが示すように、この注入電流Ｉｉｎｊがメモリ・セルの幅に沿った小点で鋭角的な極大値を有することを可能にする。例えば第１のゲート３である一方のゲートの例えば第１のゲートの接点９ａ、９ｂである端部接点において電圧をラップアップすると同時に、任意選択として例えば第２のゲート４である隣接するゲートの例えば第２のゲートの接点１０ａ、１０ｂである端部接点において電圧をラップダウンすると、この注入ポイント２４は長手方向で上下に移動する。
【００３８】
従って、エレクトロンは選択された各交差ポイントで注入されることが可能であり、図８ｂの丸い黒点が示すように、マルチビット・メモリ・セルの長手方向に一連のビットが格納される結果となる。シングルビット・スプリットゲートＳＯＮＯＳデバイスの場合がそうであるように、本発明のマルチビット・スプリットゲートＳＯＮＯＳメモリ・セルにおける選択されたビットは、低ドレイン・バイアスを印加することによって読み取られることが可能であり、一方で上記ビットは、両ゲートに適切な電圧降下を印加して読み取られるべきビットの位置に実質的に一致する交差ポイントを得ることにより選択されることが可能である。最後にチャネル全体の消去は、シングルビット・スプリットゲートＳＯＮＯＳセルに関して述べたものと同じ方法で達成されることが可能である。
【００３９】
測定は、上記好適な実施形態によるｎ型メモリ・セルのプロトタイプについて、それぞれ第２のゲート４及び第１のゲート３の下の５／１０／５ｎｍのＯＮＯ（７）及び１２ｎｍの酸化物誘電体（５）を使用して実行された。メモリ・セルは、それぞれ０．２μｍ及び０．３μｍのドレイン側及びソース側ゲート長さを有する第１及び第２のサリサイド・ゲート３、４と、１００μｍのデバイス幅Ｗｃｅｌｌとを有する。測定は、第１及び第２のゲート上での５Ｖの電圧降下、１００μｓプログラミング・ドレイン・パルスを使用するプログラミングのための５Ｖのドレイン・バイアスと、読取りのための１Ｖのドレイン・バイアスを使用して実行された。但し、これらの値はデモンストレーションを目的として選択されたものにすぎず、メモリ・オペレーション用に最適化されたものではない。
【００４０】
図９は、上記好適な実施形態によるメモリ・セルに関して取得された実験結果を示したものである。この実験では、デバイスの全幅Ｗｃｅｌｌに対する割合ｗ（％）として表された幅沿いの様々な位置において、別のビットをプログラムする前にビットが順次プログラムされ、読取られ、消去されている。図９では、測定されたドレイン電流が、交差ポイントの位置の関数ｗ（％）として次々にプロットされている。本発明を説明する目的で、Δｗ＝２％という小ステップが使用されている。例えば位置ｗ＝６０％において先に書き込まれているビットである特定位置に配置されたビットを読取るためには、交差ポイント２４をこの同じ位置ｗ＝６０％に配置してドレイン電流を決定すれば足りる。これで、ドレイン電流の大きさがこのビットの値を指すことになる。図９における各曲線のピークの幅は、この曲線のピーク値に対する電流降下の１０倍によって画定される。このピーク幅は、その位置に蓄積された電荷の空間分布と見なされる。
【００４１】
このピーク幅は、約６３０ｍＶの電圧降下に対応する。合計ゲート差動電圧、即ち２つのゲートの各々における電圧降下が５Ｖで一定に保持されると、このような電圧降下により、ピーク幅はデバイス幅の１２．６％、即ち、６３０ｍＶ／５Ｖという結果になる。隣接するビット間の重なりによる約１０％の干渉を見込んでピーク幅の半分に等しいビット・ピッチを採用すれば、単一のセル内に約１５ビットを格納することができる。この一次評価は、セル当たりのビット数はゲート沿いの電圧降下に比例しかつデバイス幅Ｗｃｅｌｌとは独立であり、よって物理的なビット・スペーシングはデバイス幅Ｗｃｅｌｌを低減することにより任意に縮小され得ることが予測される。実際には、ビット密度は、例えば注入される電荷の拡散であるトラッピング媒体の特性によって制限される。故に本発明は、メモリ・セルにおけるビット間のピッチがリソグラフィ特徴サイズＦを下回るものであることを達成するための機会を提供する。
【００４２】
本発明により、本発明によるメモリ・セルを備えるメモリ・マトリクスの配置を開示する。図１０ａに、このようなメモリ・マトリクスの可能なアレイ配置を示す。メモリ・セル１は破線領域内にあり、図３ｂに示したメモリ・セルの配置に類似する配置を有する。ソース及びドレイン・ストリップ１１、１２は垂直に伸び、第１及び第２のポリ・ゲート３、４はソース及びドレイン・ストリップに垂直に伸びる金属製ワードライン（図示されていない）によって接触される。第１のゲート及び第２のゲートに個々に接触するために、別個のワードラインが必要である。図１０ａに示した配置では、接点（９ａ及び９ｂ、１０ａ及び１０ｂ）はアクティブ・エリア領域１３内の複数ライン上に置かれている。第１及び第２のゲートへの接点は、図１０ａに示すように約２Ｆのスペーシングで離隔されている。ソース及びドレイン領域１１、１２は、複数ラインの接触領域の下を伸長する。図１０ａには、このようなメモリ・セルが所定の技術ノードの特徴である最小特徴サイズであるＦを使用して示されている。
【００４３】
ゲート上での１０Ｖの電圧降下が使用されるものとすると、図１０ａが示すメモリ・セルには約２５ビットを格納することができる。ビット間隔が３０ｎｍであれば、式３Ｆ（３Ｆ＋２５×３０ｎｍ）エリアを使用して各技術ノードに関するそのエリアのビット密度を計算することができる。Ｆ＝１００ｎｍの場合、提案したコンセプトによる密度は、古典的なシングルビット・スプリットゲートＳＯＮＯＳメモリ・セルの場合の１．６倍になる。当然ながら、これらの数値は単一のセルに格納され得るビット数に決定的に依存する。図１０ｂは、図１０の配置のバイアス・スキームを提案したものである。ゲート電極は、一度に一列しかバイアスされない。他の列のワードライン・バイアスは一定であり、電流は非選択列のゲート電極を通って流れない。図１０ａの場合（太線）、ＷＬｎ−１とｎとの間のセルは探索されることが可能である。ＷＬｎ（図１０ａでは点線で示されている）上でのバイアスの変更は、ＷＬｎとｎ＋１との間のセルの探索を可能にする。但し、毎回、セルの半分しか探索できないことに留意されたい。
【００４４】
先に述べたように、本発明のデバイスは、必ずしもその限りではないが好適にはメモリ・セルである。ゲート３、４間の距離は、決定されていない。先に述べたように作用するメモリ・セルの場合、この距離は、好適には絶縁層１８の厚さを超えない。但し、両ゲートがさらに離隔されて置かれる場合には、両ゲート間の空間に他のコンポーネントが置かれる可能性がある。先に概説したように、本発明のメモリ・デバイスはソース及びドレイン領域１１、１２間に第１及び第２のゲート３、４を備える。この第１及び第２のゲート３、４をバイアスすることにより、電流は、この第１及び第２のゲート３、４間の適正に画定された位置２４においてソース領域１１とドレイン領域１２との間を流れる。これらのゲートの一方または双方における電圧降下（９ａから９ｂ、１０ａから１０ｂ）を変えることにより、この電流ブリッジ２４はメモリ・デバイスの幅に沿って移動されることが可能であり、選択されたポイントはアドレスされることが可能である。第１及び第２のゲートが離隔配置されれば、第１及び第２のゲート３、４間に他のデバイスまたは構造体２５を配置することができる。
【００４５】
次にこの第１及び第２のゲートのバイアスは、電流がこの中間の構造体を通って、またはその近傍を流れる位置の制御に使用される。この実施形態によるデバイスは、この中間素子の動作または物理的状態を選択されたポイントで制御し、検出し、またはこれに影響を与えるために使用されることが可能である。この中間素子は、例えば選択された材料を充填される第１及び第２のチャネル間のトレンチとして基板内に形成されることが可能である。これはまた、第１及び第２のゲート間で基板上に形成されることも可能である。この中間素子は、例えば材料ストリップとして形成される連続的特徴を有する場合もあり、または例えば別々の材料ブロックまたはデュアル・セレクション構造体の幅に沿って予め定義された位置に位置づけられるセンサ等の個々のコンポーネントのアレイである離散エレメントより成る場合もある。
【００４６】
図１１ａは、このデュアルゲート構造体の一般概念を略断面図で略示したものである。ソース側１１には、第１のゲート３が存在する。金属−酸化物−トランジスタ（ＭＯＳＦＥＴ）の場合、このゲートはゲート電極５とゲート誘電体６とを備えるが、当業者は、他のタイプの電界効果トランジスタ（ＦＥＴ）構造体が選択エレメント３として使用され得ることを認識するであろう。同様に、ドレイン側１２には第２のゲート４が存在し、ＭＯＳＦＥＴの場合には、これはゲート電極７とゲート誘電体８とを備える。この第１及び第２のゲート３、４間にはエレメント２５が挿入されることが可能であり、本発明の第３の態様において開示されているようにバイアスされると、これは第１及び第２のゲートの制御下でソースとドレインとの間の電流フローＩｄに関連づけられる。選択されたポイント２４におけるこの電流フローは、エレメント２５の動作または状態に直接または間接的に影響を与える、またはこれを検出する可能性もある。
【００４７】
図１１ｂでは、第１及び第２のゲート間に電荷トラッピング媒体２５が挿入されている。図８に示した第３の態様による好適な実施形態の場合がそうであったように電荷を第１及び／または第２のゲートの何れかの電荷蓄積層へ注入する代わりに、この場合は、電流Ｉｉｎｊがこの電荷トラッピング媒体２５へ注入される。電荷トラッピング媒体は、図１１ｃに示すようにデバイスの幅に沿って伸長する連続的な材料ストリップ２５として形成される場合もあれば、正しく画定された幾つかの領域として、または図１１ｄに示すようにデバイスの幅に沿って互いに隣接して配置されかつ酸化物等の絶縁材料２７により互いから分離された一連の個々のエレメント（２５ａ、２５ｂ、２５ｃ）として形成される場合もある。このトラッピング媒体は、ポリシリコン等のナノクリスタルである場合もあれば、酸化物、Ａｌ２０３等の高ｋ誘電体または窒化物等の絶縁層に埋め込まれる金属ドットである場合もある。電荷トラッピング媒体がこのような正しく画定されて互いに絶縁された領域（２５ａ、２５ｂ、２５ｃ）の形式であれば、本電荷トラッピング媒体はポリシリコンまたは金属等の導電体で製造されることも可能である。
【００４８】
図１１ｅでは、中間素子２５は第１及び第２のゲート３、４間の基板内に形成された抵抗変化材料製のストリップである。このような抵抗変化材料を通って高電流が流れると、上記材料内に物理的または構造的な変化が起こり、これによりその固有抵抗が変わる。次いで固有抵抗のこの変化は、この固有抵抗変化がこの中間素子２５を通って流れる検出電流に対して有する影響によって後に検出されることが可能であり、この検出電流の電流レベルは、中間素子２５の固有抵抗を変えない十分に低いものであるように選択される。低い、及び高い固有抵抗状態は各々プログラムされていないビット及びプログラムされたビットに対応することから、メモリ・デバイスにおいてこの周知の影響が診査される。
【００４９】
この固有抵抗変化材料ストリップ２５、即ち、第１及び第２のゲート間の電流ブリッジにおける抵抗を局部的に変更することにより、この選択された位置において１ビットをプログラムすることができる。固有抵抗変化材料ストリップ、即ち、第１及び第２のゲート間の電流ブリッジにおける固有抵抗を局部的に測定すれば、ビットの状態を検出することができる。抵抗変化材料は、例えばカルコゲニドまたはペロブスカイト材料のような幾つかが技術上周知である。Ｒｏｎ  Ｎｅａｌｅは、本参照によりその全体が開示に含まれる「非晶質不揮発性メモリ：過去と未来」エレクトロニック・エンジニアリング、第７３巻、第８９１号、６７−７８ページ、２００１年、においてこのような位相変化型のカルコゲニド材料の使用を開示している。この材料の位相構造は、上記材料を通って流れるより高い電流レベルで変化し、よってその固有抵抗も適宜変化する。
【００５０】
図１１ｆでは、第１及び第２のゲート３、４間にセンサ・アレイ２５が一連の中間素子として置かれている。検出エレメント２５はまた、デバイスの幅に沿って伸長する連続性の構造体を備えることが可能である。電流Ｉｄが流れているとき、この電流フローに関連づけられる電磁界は、点線の二重矢印が示すように電流ブリッジ２４に位置づけられるセンサ２５に結合される。この電磁界は、このセンサ・エレメントによって検出されかつその動作をトリガーすることが可能であり、またはこの電磁界はセンサ・エレメントによって影響される可能性がある。このセンサ・エレメントは、光学デバイス、化学的または磁気センサであることが可能である。センサ・エレメントは、センサの下かつ第１及び第２の半導体領域１６、１７間の半導体基板の導電率を変調することによって電流Ｉｄへ結合されることが可能である。センサ・エレメント２５によって誘発される導電率の変調は、電流ブリッジ２４の位置で局部的に検出されることが可能である。導電率の変調は、半導体基板における電子−正孔対の生成により、例えば可視光である電磁放射線によって生じる可能性がある。センサ・エレメント２５は、環境から発生する電磁放射線を半導体基板へ案内することが可能であり、例えばこれは、レンズ、光学フィルタまたは酸化物等の透過媒体を備えることが可能である。
【００５１】
この媒体の透過性は環境から発生する物理量によって変調されることが可能であり、例えばセンサ・エレメント２５は、外的な静電界または磁界に応答する液晶を備えることが可能である。センサ・エレメント２５はまた、環境から発生する電磁放射線の波長を基板内の電子−正孔対の生成にさらに適する波長へ変えることができる。例えば、センサ・エレメント２５は燐光物質を含むことが可能である。半導体基板内を流れる電流Ｉｄをセンサ・エレメントに結合させる代替方法は、静電界によるものである。例えば、外的な物理量は、センサ・エレメント２５内に電荷または電荷双極子を誘発させる可能性がある。この電荷または電荷双極子は静電界を生成し、静電界は次に電界効果によって基板内の導電率を変調する。このような外的な物理量は、化学種または電磁放射線であることが可能である。米国特許第６，５２１，１０９号は、このような化学量が電界効果トランジスタの動作を変調し得る様々な方法を背景記載部分において一般的に、かつ所謂ＣＨＥＭＦＥＴに関する説明において開示している。Ｂｅｒｇｖｅｌｄは、生物医学工学ＩＥＥＥトランザクション、ＭＤ−１７、７０ページ、１９７０年、においてイオン感応性電界効果トランジスタの概念を開示している。両文献は、本参照により開示に含まれる。
【００５２】
電磁放射線に感応するデバイスの一例として、センサ２５はフォトダイオードを備えることが可能である。このフォトダイオードに入る光は、半導体基板の近傍に正味電荷を誘発させるために使用されることが可能な電流を発生させる。またエレメント２５は作動デバイスである場合もあり、即ち、これは電気信号を外部環境へ伝播する物理量へ変えることができる。この電気信号は、電流ブリッジ２４を流れる電流Ｉｄであることが可能であり、または、上記電流Ｉｄによって発生され、制御され、またはトリガーされることが可能である。作動エレメント２５は、発光デバイスを備える場合もある。この例では、図１１ａに示すように、アクチュエータ２５は半導体構造体１６及び１７間に部分的または完全に配置されることも可能であり、よって電流は電流ブリッジ２４の位置でアクチュエータ２５を通って流れる。
【００５３】
本発明の先の実施形態では、第１及び第２のゲート電極５及び７の材料選定についてさほど詳しく述べなかった。しかしながら、電極材料の選定もまたゲート電極５、７における長手方向の電界分布及び対応する基板領域１６、１７においてこの電界により誘発される導電率勾配を決定する。以下、第１のゲート３に関連してこの選定をより詳しく論じるが、この教示内容はもう一方のゲート４にも同じく適用されることが可能である。標準的な半導体プロセス技術では、電極材料としての第１の選択肢は多結晶シリコンであると思われる。この材料は半導体デバイスへ容易に統合されることが可能であるが、その固有抵抗は適切な埋込み種及びドーズ分量を選択することによって変調されることが可能である。中程度に、または高度にドープされた多結晶シリコンはゲート上に均質な固有抵抗及び電圧降下をもたらすが、低ドープ・シリコンは減耗及び／または蓄積効果を見せる。図１２は、これを示している。電圧降下は、（ゲート電極５を有する）第１のゲート３の接点９ａ、９ｂに印加される。
【００５４】
教示を目的として、ｎドープ多結晶シリコンをゲート電極として使用しているが、基板領域１６はｐドープされていて、例えば半導体基板にはｐウェル領域が生成されている。ゲート電極５の電位がその土台となる半導体領域１６に対して十分に正である、即ち、しきい値電位より上であるこれらのポイント５ｂにおいて、この半導体領域１６ａは逆転される。図７は、これを示す。但し、低ドーパント濃度に起因してゲート電極は減耗状態となり、結果的にゲート電極のこの部分５ｂの固有抵抗は変わる。同様に、ゲート電極５の電位が対応する半導体領域１６ｂのしきい値電位を下回るポイント５ａでも、この半導体領域１６ｂは減耗されるかまたは蓄積状態にすらなる。低ドーパント濃度に起因して、対応するゲート電極領域５ａは反転状態となり、その結果固有抵抗が変わる。低ドープされた多結晶シリコンをゲート材料として使用することにより、図１２の電圧−長手方向位置（Ｖ−ｘ）曲線が示すように、減耗された部分５ｂ上で鋭角的な電圧勾配が取得され、逆転されたより高い導電部分５ａ上でより小さい電圧勾配が取得される。
【００５５】
低ドープ・ポリシリコンは、それが原因でその固有抵抗が印加される電圧に依存する材料の一例である。従って、このような電圧制御抵抗（ＶＣＲ）は、ゲート電極上に印加される電圧差を非線形電界分布に変えるために使用されることが可能であり、その結果、好適には、長手方向沿いの特定のロケーションにおいてより鋭角的な電圧降下が発生し、これにより重なり領域２４の幅が低減される。また多結晶のゲート電極材料としての使用は、ゲート電極における所謂ＰＩＮダイオードの形成を可能にすると思われる。このようなＰＩＮデバイスの動作は、Ｓｚｅによって、本参照によりその全体が開示に含まれる「半導体デバイスの物理学」Ｗｉｌｅｙ＆Ｓｏｎｓ、１１７−１２２ページ、１９８１年、に説明されている。図１３は、これを示す。
【００５６】
技術上周知であるように、減耗領域はｐ型にドープされた領域とｎ型の半導体領域との間に生成される。図１３では、ゲート電極は、この例では接点領域９ａの近くに位置づけられるｐドープ領域５ｃからと、接点領域９ｂの近くに位置づけられるｎドープ領域５ｄから構築されている。両領域は、ドープされていないまたは内在的な半導体領域５ｅによって分離される。従って、ドープされていない半導体領域５ｅは、高抵抗ｎ型またはｐ型のドープ領域によっても形成されることが可能である。このようにＰＩＮ構造体は、ｐ型ドープ領域５ｃと、ドープされていない領域５ｅと、ｎ型ドープ領域５ｄとの組み合わせによって生成される。技術上周知であるように、例えば「半導体デバイスの物理学」におけるＳｚｅを参照すると、このようなＰＩＮ構造体の減耗領域はドープされていない領域５ｅ内に位置づけられる。所与のＰＩＮ構造体の場合、両接点９ａ及び９ｂ間の電圧は、図１３の電圧Ｖ−長手方向位置Ｗ−曲線が示すように非線形的に変わる。また領域５ｅ内に形成される減耗層の固有抵抗は、Ｓｚｅ文献の１１９ページにおける図４１が示すように、ＰＩＮダイオード上へ印加される電圧に依存する。
【００５７】
シリコン、シリコンゲルマニウム、ゲルマニウム等の半導体材料を使用する代わりに、ＴａＮ等の低導電率または高抵抗材料を使用することができる。高抵抗性を有する材料の使用は、そこに電圧差が印加されるとゲート電極を通る電流を低減させ、結果的に動作中の電力消費量が下がる。
【００５８】
ゲート電極５を形成するために単一の材料を使用する代わりに、異なる抵抗特性を有する層状の材料の堆積を使用することができる。またＴａＮを低ドープ・ポリシリコンと組み合わせることもできる。
【００５９】
また別個の重なり領域２４の数も、デバイス１の配置を最適化することによって増加されることが可能である。図２ａには、２つの基板領域１６、１７間のインタフェースを特定の一方向へ進ませたデバイス１が示されている。図１４は、デバイス１の代替配置を示す。デバイス１は、蛇行構造体として設計されている。アクティブ・エリア１３の所与の寸法に対してインタフェースの長さの増大を見込んだ他の配置は、技術上周知である。
【００６０】
図１５は、図７と比較した代替バイアス・スキームを示す。図７に示すように、両ゲート電極５、７において電圧は長手方向Ｗの位置ｗに伴って線形的に降下し、その結果、導電率は対応する基板領域１６、１７において類似して単調に変化する。両半導体領域の逆転領域１６ａ、１７ａは重なり領域２４においてのみ一致し、これにより、電流は第１の接点領域１１からこの重なり領域２４を通って第２の接点領域１２へ流れることができる。よってこのバイアス・スキームの結果、第１の接点領域１１から半導体領域１６及び１７間のインタフェースを通って第２の接点領域１２へ非単調な電流フローが発生される。第１及び第２の接点領域１１、１２間の同じく制限された電流フローは、図１５が示すようなバイアス・スキームを印加することによって達成される。例えば４で示す一方のゲート電極は第２のゲート４のしきい値電圧Ｖｔ４より高い定電圧にバイアスされることが可能であり、半導体領域１７全体に亘ってこのゲート電極４の下に逆転領域が生成される。
【００６１】
例えば３で示すもう一方のゲート電極では、選択された領域２４においてのみ電圧が印加される。ゲート電極３の他の領域には電圧が印加されない、または少なくとも第１のゲート３のしきい値電圧を超える電圧は印加されないため、半導体領域１６の対応する部分において逆転領域は生成されず、半導体領域１６に非単調な導電率変化が生成され、結果的にはやはり、第１の接触領域から両半導体領域１６、１７間のインタフェースを通って第２の接触領域へ非単調またはピーク電流が発生する。故に電流は、第１の電極５に印加される電圧パルスの下の逆転領域１６ａ内を第２のゲート４へのみ流れることができる。従って、ゲート電極５とゲート電極７のバイアスの組み合わせの結果、予め決められた位置２４において両接点領域１１、１２間に電流フローが生じる。
【００６２】
本発明の先の実施形態では、半導体領域１６、１７は連続性の半導体領域であることが想定されていた。図１及び図２ａが示すように、典型的には、例えばシリコンである半導体基板２は開始基板として使用される。図１は、長さ方向における、即ち、Ｌ軸に沿った図２ａの断面２−２として見ることができる。この基板２内には、半導体領域１６、１７が形成されることが可能である。例えばｐ型のドープ基板から開始してこの基板上に、例えばイオン・インプランテーションにより、ｎＭＯＳ電界効果トランジスタ（ＦＥＴ）デバイスが製造される予定であればｐウェル半導体領域を形成する、またはｐＭＯＳ  ＦＥＴデバイスが生成される予定であればｎウェル半導体領域を形成することができる。何れの場合も、半導体領域１６、１７は等方性であり、少なくとも長手方向Ｗにおいて連続性である。但し、本発明はこのような連続性の半導体領域１６、１７に限定されない。
【００６３】
図１６に示すように、半導体領域１６、１７または少なくともこれらの一方は、互いから電気的に絶縁された一連の半導体素子１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃとして形成されることが可能である。図１６では、図２ａのアクティブ・エリア１３が半導体領域のストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃで置換されている。各ストリップは、例えばソースである第１の接触領域１１と、例えばドレインである第２の接触領域１２と、各々一方の接触領域１１からもう一方の接触領域１２へ伸長して両者間にチャネル領域を形成する１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃである半導体領域とを有する。これらの個々の半導体領域１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃは互いに電気的に絶縁１４され、各半導体素子対はゲート構造体３、４の双方によって重ねられる半導体領域を形成する。
【００６４】
個々の半導体領域１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃのこうしたシーケンスを形成する１つの方法は、半導体基板１内に平行するアクティブ・エリア領域１３を形成するものであり、これらのアクティブ・エリア領域は誘電体１４によって絶縁されている。ゲート構造体３及び４は、これらの半導体ストリップに実質的に垂直な方向に、これらの全ての半導体ストリップに重なって生成される。個々の領域１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃを半導体基板２内に形成する代わりに、半導体ストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃを好適には絶縁基板であるべき基板２上へ形成することもできる。この半導体ストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃは、欧州出願ＥＰ  １  ３８３  １６６に開示されているようなＦｉｎＦＥＴデバイスのフィン（１７）であることが可能である。この教示において、フィン（１７）はＳＯＩ基板（１）の酸化物層（３）上のシリコン層（２）内に形成されるシリコン・ストリップである。この半導体ストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃは、例えば非導電基板２上に蒸着されるカーボン・ナノチューブ等の有機ポリマである半導体ポリマであることが可能である。このようなカーボン・ナノチューブは、技術上周知である。Ｒ．Ｂａｕｇｈｍａｎらは、「カーボン・ナノチューブ−アプリケーションへのルート」ＳＣＩＥＮＣＥ第２９７巻、２００２年８月２日、において、このようなカーボン・ナノチューブの製造及び用途について論じている。この例では、半導体ポリマを使用して半導体ストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃが形成される。
【００６５】
図１６に示したデバイスは、概して図２ａに示したデバイスに類似する方法で動作する。矢印が示すように、電流Ｉは、対応する半導体領域１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃ間のインタフェース沿いの予め決められたポイント２４において一方の接点領域１１からもう一方の接点領域１２へ流れる。図２ａのデバイスに比較した図１６のデバイスの動作における相違点は、長手方向のあらゆるポイント２４が選択され得るわけではなく、このような半導体ストリップ１６ａ−１７ａ、１６ｂ−１７ｂ、１６ｃ−１７ｃ内に存在するポイントのみが選択され得ることにある。図１６が示す例において、ゲート３及び４における電界分布は、半導体領域１６ｂ−１７ｂの双方が導電性であり、よって対応する接点領域１１及び１２間に導電経路が形成されるように選択される。他の半導体領域対１６ａ−１７ａ、１６ｃ−１７ｃでは、これらの半導体領域の少なくとも一方が例えば減耗である非導電状態でバイアスされる。
【００６６】
双方の領域が、導電状態であるが逆極性でバイアスされることが可能である、即ち、導電は反対の導電タイプの電荷キャリアの搬送に基づいてなされることは任意である。後者のバイアス・スキームでは、半導体領域１６ａはキャリアとしての電子の使用によりバイアスされて逆転されることが可能であり、対応する半導体領域１７ａはキャリアとしての孔の使用によりバイアスされて蓄積される。従って、エネルギー障壁は半導体領域１６ａ、１７ａ双方の間のインタフェースに生成され、一方の接触領域１１から他方の接触領域１２へのキャリア・フローがブロックされる。図１７は、別の代替構造体を示す。この場合は、第１のゲート３の下の半導体領域１６のみが半導体素子１６ａ、１６ｂ、１６ｃのシーケンスとして構築され、各エレメントはその固有の接点領域１１を有し、第２のゲートの下の半導体領域１７は長手方向に沿って伸長する連続領域として形成される。但し、ゲート構造体３、４は、検討した全ての実施形態において長手方向にも連続している点に留意されたい。
【図面の簡単な説明】
【００６７】
図面は全て、本発明の幾つかの態様及び実施形態を例示すべく意図されたものである。デバイスは、明確を期して単純に描かれている。代替物及びオプションは網羅的ではなく、よって本発明は所与の図面の内容に限定されない。異なる図面における類似部分は、類似符号を使用して参照している。
【００６８】
【図１】本発明の一実施形態によるデュアルゲート・メモリ・セルの略断面図である。
【図２ａ】図１のデュアルゲート・メモリ・セルの略上面図である。
【図２ｂ】本発明の他の実施形態に係るデュアルゲート・メモリ・セルの略上面図である。
【図２ｃ】本発明の他の実施形態に係るデュアルゲート・メモリ・セルの略上面図である。
【図３ａ】本発明のある好適な実施形態によるデュアルゲート・メモリ・セルの略断面図である。
【図３ｂ】図３ａのデュアルゲート・メモリ・セルの上面図である。
【図４ａ】本発明のある好適な実施形態によるデュアルゲート・メモリ・セルの製造プロセスの段階における略断面図である。
【図４ｂ】本発明のある好適な実施形態によるデュアルゲート・メモリ・セルの製造プロセスの段階における略断面図である。
【図４ｃ】本発明のある好適な実施形態によるデュアルゲート・メモリ・セルの製造プロセスの段階における略断面図である。
【図４ｄ】本発明のある好適な実施形態によるデュアルゲート・メモリ・セルの製造プロセスの段階における略断面図である。
【図５】図１に示したデバイスの３次元略図である。
【図６ａ】本発明によるメモリ・セルの幅に沿って個々のビットをアドレスするメカニズムを示す。
【図６ｂ】本発明によるメモリ・セルの幅に沿って個々のビットをアドレスするメカニズムを示す。
【図６ｃ】本発明によるメモリ・セルの幅に沿って個々のビットをアドレスするメカニズムを示す。
【図７】本発明によるデュアルゲート・メモリ・セルの各ゲートに沿った電位の変化を示す。
【図８ａ】本発明のある好適な実施形態による、注入電流の対数を長手方向位置の関数として有するメモリ・セルの上面図である。
【図８ｂ】長手方向へ格納される複数のビットを示す図８ａのセルの上面図である。
【図９】ある好適な実施形態によるメモリ・セルにおける様々な長手方向位置におけるビットの引き続くプログラミング、読取り、及び消去の実験結果を示す。
【図１０ａ】本発明によるメモリ・セルのマトリクスを示す図である。
【図１０ｂ】図１０ａのようなメモリ・アレイのバイアス・スキームを示す図である。
【図１１ａ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１１ｂ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１１ｃ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１１ｄ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１１ｅ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１１ｆ】本発明の別の態様によるデュアルゲート選択デバイスを示す。
【図１２】本発明の一実施形態によるメモリ・セルの長手方向の断面図であり、ゲート電極材料として低ドープ多結晶シリコンを使用する効果を示す。
【図１３】本発明の一実施形態によるメモリ・セルの長手方向の断面図であり、ゲート電極としてＰＩＮデバイスを使用する効果を示す。
【図１４】本発明の一実施形態によるメモリ・セルの他の配置を示す。
【図１５】本発明の一実施形態による電圧バイアス・スキームを示す。
【図１６】本発明の一実施形態による半導体素子のシーケンスを備えるデバイスを示す。
【図１７】本発明の別の実施形態による半導体素子のシーケンスを備えるデバイスを示す。
【図１】
2005210101.tif 000003
【図２ａ】
2005210101.tif 000004
【図２ｂ】
2005210101.tif 000005
【図２ｃ】
2005210101.tif 000006
【図３ａ】
2005210101.tif 000007
【図３ｂ】
2005210101.tif 000008
【図４ａ】
2005210101.tif 000009
【図４ｂ】
2005210101.tif 000010
【図４ｃ】
2005210101.tif 000011
【図４ｄ】
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【図５】
2005210101.tif 000013
【図６ａ】
2005210101.tif 000014
【図６ｂ】
2005210101.tif 000015
【図６ｃ】
2005210101.tif 000016
【図７】
2005210101.tif 000017
【図８ａ】
2005210101.tif 000018
【図８ｂ】
2005210101.tif 000019
【図９】
2005210101.tif 000020
【図１０ａ】
2005210101.tif 000021
【図１０ｂ】
2005210101.tif 000022
【図１１ａ】
2005210101.tif 000023
【図１１ｂ】
2005210101.tif 000024
【図１１ｃ】
2005210101.tif 000025
【図１１ｄ】
2005210101.tif 000026
【図１１ｅ】
2005210101.tif 000027
【図１１ｆ】
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【図１２】
2005210101.tif 000029
【図１３】
2005210101.tif 000030
【図１４】
2005210101.tif 000031
【図１５】
2005210101.tif 000032
【図１６】
2005210101.tif 000033
【図１７】
2005210101.tif 000034
【外国語明細書】
【発明の名称】NON-VOLATILE MULTIBIT MEMORY CELL AND METHOD OF MANUFACTURING THEREOF
【技術分野】
[0001]
The present invention is related to dual gate devices, capable of addressing individual points along the width of the device. In particular the present invention relates to high density multibit memory cells.
【背景技術】
[0002]
The majority of the current electronic appliances require non-volatile memories, capable of preserving stored information when the power supply is switched off.  One of the most versatile classes of such non-volatile memories are flash memories, in which a single cell can be addressed and data stored upon, while a large number of cells can be electrically erased at the same time. Flash memories are widely used e.g. to store the basic input-output system (BIOS) of personal computers, the software and personal data of cellular phones, identification codes in smart cards and many other applications. Flash memories allow software updates, change of passwords and codes, and reconfiguration of the system in the field. They can be designed and optimized to create high-density data storage memories that can e.g. successfully substitute hard disks for specific applications, having lower power consumption and weight, shorter access times, and far better robustness. A flash memory cell typically comprises a charge storage layer, in which a bit in the form of a dedicated amount of charge can be stored and whereby this charge influences the current flow in a channel region under control of this charge storage layer, a program gate to bias the memory cell e.g. such that this charge is transported into the charge storage layer during programming and out of the charge storage layer during erasing, and a control gate to assist, during operation, in selecting the desired memory cell from a matrix of memory cells. The charge storage layer can be of a conductive material, such as polysilicon, surrounded by dielectric layers or can be of a non-conductive material such as nitride, e.g. silicon-nitride.
【発明の開示】
【発明が解決しようとする課題】
[0003]
Manufacturers of flash memories are forced to increase the performance of the memories in terms of, e.g., density, speed, power consumption, and to decrease process cost. To increase the data density of the flash memory cell, i.e. the number of bits that can be stored within a given area, two approaches are currently used. One approach is to scale down the geometry of a single bit memory cell in accordance with the International Roadmap for Semiconductors (ITRS). This roadmap forecasts the use of 90nm technology in 2004 and 65nm technology in 2007.  Although addressing the individual bit in case of single bit memory cells is easier, such continuous scaling however requires a combined effort of the whole semiconductor industry including semiconductor device manufacturers, equipment and material suppliers. When going from one technology node to another the semiconductor device manufacturer will be obliged to acquire a new generation of semiconductor technology and to convert this technology from a research object into a production worthy tool, which can be a very time and resource consuming process. 
[0004]
Another approach to increase the density of the flash memory is to store more than one bit within the charge storage layer of the memory cell. One can distinguish multi-state or multi-level memory cells in which a different amount of charge can be stored at the same location within the charge storage layer, each amount corresponding to a different value of the bit. In this respect the absence of charge corresponds to a "0" value of bit, a first amount of charge to a "1" value, a second, higher, amount of charge to a "2" value, etcetera. US 6,320,786 "Method of controlling a multi-state NROM" illustrates such a multi-level memory cell in the form of a multi-state NROM device. Such a multi-state or multi-level approach would require a precise control over the amount of electrical charge trapped within the charge storage layer so as to obtain clearly distinct data values. Although the number of bits stored in a memory cell is, in first instance, not coupled to the minimal feature size of the technology used, in practice this multilevel approach is limited to a few bits per cell. 
[0005]
An alternative approach is to store multiple, substantially identical, amounts of charge at different locations along the channel length within the same charge storage layer. With each of these locations a bit is associated having either a "0" value, i.e. no charge stored at this location, or a "1" value, i.e. a dedicated amount of charge stored at this location. US 6,580,120  "Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure" discloses a dual bit flash EEPROM, in which a single FET functions as a memory cell. The disclosed flash cell uses a Field Effect Transistor (FET) in which silicon nitride is used as gate dielectric to store charge therein, while the polysilicon gate is used as program gate. By appropriately reversing the applied voltages, a bit can be stored at either the source or the drain side of the FET. Each bit of the two bits within the memory cell can have a "0" or "1" value depending on whether or not charge is stored at the corresponding location. Although this approach offers a dense memory structure by forming adjacent polygates, this approach does not solve the scaling problem completely,  as this multibit approach only allows storing two bits under each gate electrode. 
[0006]
It is an object of the invention to solve the shortcomings of the prior art and to disclose a high-density flash memory matrix.  This memory matrix comprises a memory cell capable of storing multiple bits, the numbers of preferably being significantly more than 2.
【課題を解決するための手段】
[0007]
The present invention discloses a device and methods according to the appended claims, in particular a selection structure comprising a source adjacent to a first gate and a drain adjacent to a second gate. Under control of the first and second gate current can flow between the source and the drain at a selected point along the width of this selection structure. This point is selected by applying a voltage drop, having a predetermined slope, over at least one of these two gates, while the voltage along the other gate is kept constant or has a slope opposite this predetermined slope. In one aspect of the invention this selection structure is used as a multibit memory cell whereby charge is stored at a location associated with this selected point.
【発明を実施するための最良の形態】
[0008]
In relation to the drawings the present invention is described in detail in the sequel.  In general terms, the device of the invention comprises a first and second semiconductor structure, preferably parts of a semiconductor substrate, and electrically coupled to a first and a second region, so that a current can be induced to flow from said first to said second region, via said structures.  The semiconductor structures are placed adjacent each other, and are separated by an interface, e.g. a line between two zones in the substrate.  Current will cross this interface, when said current is induced to flow between the first and second zone. .  The device of the invention further and characteristically comprises means to modulate the conductivity in at least one of said structures, so that if current flows across the interface, the current value will be a non-monotonic function of the location along said interface.  More specifically, the current has to resemble an impulse function along the interface, so that said current can flow only at a predefined position along said interface, and no current can flow at either side of said predefined position. The variation of the conductivity preferably takes on the form of a conductivity gradient, a continuous rise or fall of the conductivity along the interface.  In that case, there is a gradient in both semiconductor structures, and the gradients are opposed to each other, i.e. if there is a rise in conductivity in one structure along a given direction, there is a fall in conductivity in the other structure along the same direction.
[0009]
The preferred embodiment is shown in figures 1 and 2.  The device is preferably but not necessarily a memory cell, based on a dual gate structure.  It comprises a source and a drain region 11 and 12 (i.e. first and second region), separated by a channel region, consisting of a first and second part 16 and 17 (i.e. first and second semiconductor structure).  Two separate and adjacent gate electrodes 5 and 7 (means for modulating conductivity) are present above these channel parts 16 and 17 respectively, and separated therefrom by dielectric layers 6 and 8, while being separated from each other by an insulation layer 18.  If the device is to serve as a memory cell, at least one of these dielectric layers comprises a charge-storing layer 26, capable of receiving and storing an amount of charge.  The gate electrodes 5 and 7 are longitudinal in shape and preferably placed immediately adjacent each other, i.e. spaced only by the insulating layer 18.  The distance between the gate electrodes may be larger according to one particular embodiment however, as will be explained later.
[0010]
Throughout the following description, the 'width' direction of the device indicates the direction along the interface between the gate electrodes (direction W, see figure 1), corresponding to the width of the channel between source and drain.  The 'length' of the device is measured in the direction perpendicular to that (direction L), i.e. corresponding to the length of said channel.  The longitudinal direction of the gate electrodes themselves, i.e. defined by their shape, thus coincides with the W-direction.  Left and right are only used to indicate opposite positions. First and second are only used to distinguish between similar structures at different locations. Similar features are designated using similar symbols throughout the description.
[0011]
Characteristic to the invention is the presence, on each of the electrodes 5 and 7, of two separate contacts (9a, 9b or 10a, 10b), on either side of these electrodes, along the width of the device.  The contacts are arranged so that a different voltage can be applied to each of the contacts on one gate electrode.  The idea is to introduce the possibility of applying a voltage gradient along the longitudinal direction of the gates, thereby creating the conductivity gradient mentioned above.  As the voltage gradients are opposed to each other, and by the interaction of the gradients along both gate electrodes, one can thus create alternative paths for the source-drain current, in order to store a charge in a plurality of locations along the width of the gates.  This general principle will hereafter be explained in more detail, based on a number of embodiments of the device and its methods of operation.
[0012]
The present invention thus discloses inter alia a memory cell capable of storing multiple bits along the width of the memory cell. The mechanism for addressing each individual bit in the memory cell is independent of the minimal feature size F of the technology. The number of bits in each cell is independent of the technology scaling. The memory cell only relies on common MOS (Metal-Oxide-Semiconductor) process technology and requires the formation of at least one additional contact to each of the gate electrodes.
[0013]
A cross section of a dual gate memory cell according to a first embodiment of the present invention is shown in figure 1. The memory cell 1 comprises a semiconductor substrate 2 on which a first gate 3 and a second gate 4, adjacent to and insulated 18 from this first gate 3, are present. The first gate 3 comprises a first gate electrode 5 and a first gate dielectric 6 insulating the first gate electrode 5 from the semiconductor substrate 2. The second gate 4 comprises a second gate electrode 7 and a second gate dielectric 8 insulating the second gate electrode 7 from the semiconductor substrate 2. At least the second gate dielectric 8 comprises at least one charge-storing layer 26, e.g. a dielectric layer capable of storing charge thereon. Optionally also the first gate dielectric 6 comprises at least one charge-storing layer , e.g. a dielectric layer capable of storing charge thereon. In the latter case a symmetrical memory cell is obtained and charge can be stored in one and/or in either of the gate dielectrics as will be explained in more detail in the other embodiments of the invention. Although the memory cell illustrated by figure 1 comprises two gates, a first gate 3 and a second gate 4, the invention is not limited thereto. The memory cell can comprise more than two adjacent gates. Such a multiple gate memory cell can be formed using, for example the process sequence disclosed in US 6,580,120, hereby incorporated by reference in its entirety.  
[0014]
As illustrated by figure 2a, on opposite sides along the longitudinal direction of the first 3 and second gate 4, a contact (9a, 9b, 10a, 10b) is present, such that a voltage difference can be applied along the longitudinal direction of the first as well as of the second gate.  Hence these opposite contacts (9a and 9b, 10a and 10b) are not short-circuited or in direct ohmic contact and can be biased to the same or different voltages. Preferably on-chip biasing circuitry is foreseen to apply appropriate and selected voltages to each of the four contacts (9a and 9b, 10a and 10b).  As will be further discussed, the voltage drop along this distance between these two opposite contacts determines the number of bits than can be stored within a memory cell according to the present invention.  The memory cell further comprises a source region 11 and a drain region 12; the source region is lying adjacent to and extending at least partly along the first gate and the drain region lying adjacent to and at least partly extending along the second gate.  Depending on the process conditions, such as the implantation parameters, thermal budget, the junctions formed in the source and drain region might partially extend under the adjacent gates.  
[0015]
Figure 2a shows a schematic top view of the dual gate device illustrated by figure 1. An active area 13 is shown, surrounded by insulating regions 14, better known as field regions. Two gates 3,4, parallel to and adjacent to each other, are formed over the active area 13, preferably parallel to the active area 13 and extending over the edges of the active area 13. At opposite sides of the two gates, a source region 11 and a drain region 12 are formed in the parts of the active area not covered by the gates.  At each end of each of the two gates a contact (9a and 9b, 10a and 10b) is present, such that an electrical path is created from one end contact to the other end contact via the gate electrode contacted by these two corresponding end contacts. 
[0016]
Figure 2b shows a schematic top view of a dual gate according to yet another embodiment of the present invention.  Also here two gates 3,4, parallel to each other, are formed over the active area 13, preferably parallel to the active area and extending over the edges of the active area. At opposite sides of the two gates a source region 11 and a drain region 12 are formed in the non-overlapped parts of the active area.  At each end of each of the two gates a contact (9a and 9b, 10a and 10b) is present, such that an electrical path is created from one end contact to the other end contact via the gate contacted by these two corresponding end contacts. In the memory cell illustrated by figure 2a or 2b, charge can be stored at any point in longitudinal direction (along W-axis) because the second gate dielectric 8, and optionally the first gate dielectric 7, comprises at least one continuous charge-storing layer, i.e. extending, capable of storing charge thereon. This charge-storing layer extends along the corresponding gate electrode, i.e. along the full longitudinal dimension of the gate.  In the memory cell of figure 2c however charge can be stored only at well-defined regions 15 along the longitudinal direction, as indicated by the spots. The charge-storing layer now consists of these individual, mutually isolated regions 15, each region capable of storing charge thereon, and each region will correspond to the position of a bit. 
[0017]
These regions 15 can be made of polysilicon and oxide can be used to insulate these polysilicon regions from each-other and from the substrate 2 and the gate electrode 7. Alternatively these regions can be made of nitride and oxide can be used to insulate these nitride regions from each other and from the substrate and the gate electrode. If a dielectric or another non-conductive material, e.g. nitride, is used to form the charge-storing layer, regions 15 at corresponding positions in adjacent gates can be connected as to form a strip of charge storing dielectric material in a direction perpendicular to the direction of the gate electrode. This way a grid structure is obtained comprising a first level of spaced apart strips 15 of a charge-storing dielectric and a second level of gate electrodes 3, 4. A person skilled in the art will realize that such regions 15 should be present at least underneath one gate electrode if the device of fig 2c is to be a memory device.
[0018]
The semiconductor substrate 2 can be a bulk silicon wafer, a silicon-on-insulator substrate or of any type of semiconductor substrates used by a person skilled in the art. The first gate 5 and second gate 7 electrodes can be formed of silicon. Typically polysilicon is used to form these gate electrodes. The first gate dielectric 6 can be formed of an oxide. In case of a silicon substrate 2, a silicon oxide is thermally grown on this substrate to form the first gate dielectric.  The second gate dielectric 8 can be formed of a non-conductive material in which charge can be stored and which material is capable of locally storing and retaining charge injected to selected locations within this gate dielectric. This non-conductive material will prevent diffusion or displacement of the injected charge within this gate dielectric. Typically silicon nitride is used as charge-storing material. Optionally this charge-storing dielectric is sandwiched in-between dielectric layers, which insulate the charge-storing dielectric from the substrate on the one hand and from the second gate electrode on the other hand. Typically these sandwich dielectric layers are formed from silicon oxide. The use of such charge-storing dielectrics is disclosed in PCT application WO09907000 "Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping", hereby enclosed by reference in its entirety.
[0019]
Figure 3 shows a preferred embodiment of a memory cell according to the invention, namely a split gate SONOS cell.  Figure 3a shows a schematic cross-section of this dual-gate device 1. The gate 3 at the source side 11 of the dual gate device uses silicon-oxide as gate dielectric 6, while the gate 4 at the drain side 12 uses an ONO (oxide-nitride-oxide) stack gate dielectric 8. In this dielectric stack 8 the nitride layer is used as charge-storing dielectric layer, hence the label SONOS. The gate electrode 3 at the source side overlaps, at least partly, the gate electrode 4 at the drain side. The channel region, formed in the substrate in between the source and the drain, consists of a first part 16 controlled by the source side gate 3 and a second part 17 controlled by the drain side gate 4. The source side gate 3 overlaps, at least partly, the drain side gate 4. Both gates of the dual-gate device are insulated from each-other by a dielectric 18 thereby yielding a capacitive coupling between both gates. At both ends, along the longitudinal direction, of each gate contacts are made. Each of these four contacts (9a and 9b, 10a and 10b) can be biased independently from the other contacts.  As shown in the top view of figure 3b each gate is widened at each end to offer sufficient space for forming a contact (9a and 9b, 10a and 10b) thereupon.
[0020]
The method for manufacturing the device of figure 3 is illustrated in figure 4.  Figure 4a illustrates a silicon substrate 2 comprising an active area 13 surrounded by field regions 14. In this substrate pwell, nwell or other doped regions might be formed as will be appreciated and known by a person skilled in the art, in order to obtain regions having a giving conductivity type. 
[0021]
The gate dielectric stack 8 of the second gate 4 is formed by growing an oxide on top of this substrate, followed by the deposition of a nitride layer and an oxide layer on top of this nitride layer. A polysilicon layer is deposited, which layer will be used to form the second gate electrode 7. This stack of oxide, nitride, oxide and polysilicon layers is patterned to form the second gate 4 in this active area. Then an oxide is grown which is used as gate dielectric 6 of the first gate 3, followed by the deposition of another polysilicon layer, which will be used to form the first gate electrode 5. This gate oxide is also grown on the polysilicon of the second gate and will therefore form an insulating layer 18 between the first 5 and second 7 gate electrode. This stack of oxide and polysilicon layers is patterned to form the first gate electrode 3 overlapping the second gate 4, as shown in figure 4b.
[0022]
Aligned to the structure of the first 3 and second 4 gate lightly doped regions 11a, 12a are implanted, followed by the formation of spacers 20 which are used to offset during implantation the highly doped regions 11b,12b from the first 16 and second 17 channel regions. Figure 4c shows the device at this stage of the processing. 
[0023]
An insulating layer 21 is deposited over the substrate, which layer will insulate the substrate and the devices present thereupon from the interconnect level formed later on. In this insulating layer openings 22 are etched to expose the source 11 and drain 12 regions and both ends (9a and 9b, 10a and 10b) of each gate electrode 3,4. These openings 22 are filled with a metal to form a contact to the exposed regions. A metal layer 23 is deposited over this insulating layer and is then patterned to form a first interconnect pattern. Figure 4d shows the device at this stage of the processing. The sequence yielding figure 4d can be repeated as known by a person skilled in the art to form multiple interconnect levels, whereby the openings are etched in each dielectric layer to form a connective path between different interconnect levels. 
[0024]
The invention is equally related to  methods for operating a multibit memory cell according to the invention. In this aspect methods for programming, reading and erasing the individual bits of the memory cell of the first aspect are disclosed.  Multiple methods exist for operating a prior art dual-gate memory cell and for storing, reading or erasing a bit in a charge-storage layer.  However, these prior art memory cells only allow storing a single bit along the width of the memory cell. With reference to figure 5 the memory cell 1 of the present invention can be regarded as being a parallel connection of at least one dual gate structure, comprising a first gate 3 and a second gate 4. Underneath each gate 3, 4 a corresponding channel region 16, 17 is present. When the memory cell 1 is biased, as will be explained below, each channel region 16, 17 can, over at least a part of the device width, be inverted (regions 16a, 17a), while the remaining part of the channel region might be non-inverted (regions 16b, 17b). At that point in longitudinal direction where both inverted channel parts 16a, 17a overlap a bridge or cross-over point 24 is present. 
[0025]
Figures 6a to 6c illustrate the operation of the memory device of the invention, and the way in which it differs from prior art devices. The operation and layout of a conventional single-gate MOSFET is shown in figure 6a. The gate 3 of this transistor is biased at a single voltage yielding a substantially constant electrical potential along the gate electrode. Typically a single contact 9a at one end of the gate is used to bias the gate electrode, but in case of long transistors multiple contacts to the gate can be used, but these contacts are linked to each-other as to yield a uniform electrical potential along the gate electrode.  This uniform gate potential will create a uniform current flow Id in the channel, controlled by this gate electrode, from the source side to the drain side of the transistor, as indicated by the arrows of figure 6a. In the top part of figures 6a, 6b, and 6c the logarithm of the channel current current (log Id) is plotted as a function of the position along the width w of the device. In the situation of figure 6a the log Id curve is constant in this longitudinal direction.  If both longitudinal ends 9a, 9b of this single-gate transistor are contacted and biased at different voltages, a voltage drop is created along the longitudinal direction of the gate electrode. This contact scheme is shown in figure 6b, where a voltage below the threshold voltage of the transistor is applied to the contact 9a at one end of the gate electrode, while a voltage above this threshold voltage is applied to the contact 9b at the opposite end of the gate electrode. 
[0026]
As indicated by the arrows the current flow I in the channel is no longer uniform along the width, but will vary in correspondence with the variation in the gate electrode potential. Only in these channel regions 16a (dotted area) where the corresponding gate potential is above threshold an inversion region is formed and current will flow, while in remaining part 16b (white area) of the channel no current will flow, as this part is not inverted. In the log Id curve in the top part of figure 6b, this is illustrated by the fact that at the border between the inverted 16a and non-inverted 16b part of the channel the current drastically drops.  
[0027]
Figure 6c shows the dual-gate memory cell according to the present invention. In accordance with the embodiment of figure 2a, each gate electrode 3, 4 is contacted at both ends (9a and 9b, 10a and 10b) and at each contact a different voltage can be applied, such that a voltage gradient, in this case a voltage drop from one contact to the other, is created over each gate electrode. The potential drop of the adjacent gate electrodes is in opposite direction, meaning that, if the gate voltage increases along one gate electrode (in case of gate 3 increases from 9a towards 9b), it decreases along the adjacent gate electrode (in case of gate 4 decreases from 10a towards 10b). In the dual gate device of the invention, current will only flow from the source to the drain side if the inversion region created by a voltage of the first gate at least partly overlaps 24 with the inversion region created by a voltage of the second gate.  
[0028]
Figure 7 illustrates for both gate electrodes the variation in gate voltage along the width of the device.  Whereas the voltage along the first gate 3 (higher thick solid curve in figure 7) decreases when going from left 9b to right 9a in figure 6, the voltage along the second gate 4 (lower thick dashed curve in figure 7) increases when going from left 10b to right 10a in figure 6. The slope of each voltage curve will depend on the voltage difference applied over each gate electrode, the length of each gate and on change of the resistance of the gate electrode along its length. Selecting the appropriate material or material composition can modify the latter: e.g. metal lines, polylines that can be fully or partially silicided in longitudinal direction. The resistance of the gate electrode can also be voltage dependent, e.g. as is the case if a lowly doped polysilicon layer is used as gate electrode material. 
[0029]
When applying a positive voltage to such a lowly n-doped polysilicon layer, this layer will be depleted, the degree of depletion at each point being dependent upon the doping level and the electrical potential at that point. In order to teach the invention a linear voltage drop over the gate electrode is assumed, although the invention is not limited thereto. In this example a first inversion region 16a is created in the first channel 16, i.e. the channel controlled by the first gate 3, where the gate voltage is above threshold: Vgs > Vt3 + Vs, whereby the source 11 is typically biased to zero volt: Vs = 0V. A second inversion region 17a is created in the second channel 17, i.e. the channel controlled by the second gate 4 , where the gate voltage is above threshold: Vgd >Vt4, as the drain side 12 is biased to a voltage Vd. An overlap 24 between both inversion regions exists at the crossover of both gate voltages in a region where both gate voltages are above or about their corresponding threshold voltages. 
[0030]
By varying the slope of one or both of the gate voltages differences or by increasing the voltage applied to one or more of the end contacts the width of this crossover point can be determined.  The crossover point 24 can be shifted along the gates by varying the voltages applied at the end contacts as indicated in figure 7.In figure 7 it is shown that the crossover point 24 can be moved to the left side of the device by decreasing the voltages applied to the end contacts 9a and 9b by an amount ΔV and increasing the voltages applied to the end contacts 10a and 10b by the same amount ΔV as illustrated by the lowering of the thick line by ΔV1 and by raising the dotted line by ΔV2, the crossover point being shifted to the left. ΔV1 and ΔV2 can be equal to each other. 
[0031]
Whereas in the above example a voltage difference is applied to both gate electrodes, necessitating the need for an electrical contact at each end, as is illustrated in figure 2a, one can optionally choose to only apply a voltage difference to one of the two gates and to apply a fixed voltage to the other gate. The crossover point in this case is defined as the region where the gate voltage of the gate to which a voltage difference is applied is above or about its corresponding threshold voltage.
[0032]
In the following paragraph programming, reading and erasing mechanisms of a device of the invention are briefly explained.  These operating mechanisms are now in the art for memory devices capable of storing only a single bit along the width of the memory cell. This device is programmed as follows. By applying 5V to the drain and 9V to second gate, i.e. adjacent to the drain, an inversion region is created in the second channel, which inversion region will act as a virtual drain underneath the second gate as the channel potential at the source side of this second gate is 5V, equal to the drain bias. When a bias voltage slightly above the threshold voltage of the first transistor is applied to the first gate electrode, an inversion layer is induced in the first channel underneath this first gate electrode. The first channel region is pinched off at the drain side of the first gate, inducing a large lateral electrical field at the border between the first and the second gate. This large lateral electrical field creates hot electrons, which are swept into the ONO dielectric at the source side of the second gate, also labelled as the carrier injection point, due to the large bias voltage on this second gate. This completes the program operation.
[0033]
For reading, a high bias voltage is applied to the first gate thereby creating an inversion region in the first channel. This inversion region will act as a virtual source underneath this first gate. Moderate voltages are applied to the second gate and to the drain. Charge trapped in the ONO stack at the source side of the second gate will now modulate the potential barrier of the virtual source towards the second channel region and hence the overall current flowing through the device. A person skilled in the art will realize that also the gate dielectric of the first gate can consist of an ONO-dielectric stack thereby rendering the memory cell symmetric. Hence a bit can be stored underneath the first and/or second gate electrode, allowing up to two bits to be stored in the cell in the width direction. 
[0034]
For erasing, hot holes are generated near the drain side and injected into the ONO stack to compensate the electrical charge stored in the ONO stack during programming. A negative bias is applied to the second gate in order to attract the holes generated near the drain, by band-to-band tunneling. A slightly positive voltage is applied to the first gate to repel these hot holes from drifting towards this first gate. 
[0035]
As illustrated by figure 8 one can apply the above operating mechanisms to a memory device according to the present invention. A cross-over region 24a along the gates of this memory cell is selected according to the present invention on the memory cell.  As explained above, the potential drop of the adjacent first 3 and second 4 gate electrodes are in opposite direction or alternatively a potential pulse is applied to the first gate 3 only while a constant voltage is applied to the second gate 4 as illustrated by the voltage biasing scheme depicted in figure 15. By selecting the appropriate biasing voltages at each contact (9a and 9b, 10a and 10b), the current I flowing from the source 11 towards the drain 12 can be forced to run across the spacing 18 between the first gate 3 and the second gate 4 at a well-defined region 24a along the width of the transistor, as indicated by the arrows in figure 8b. 
[0036]
Within this region 24a hot electrons will be injected into the ONO stack of the second gate as explained above. In the top part of figure 8a the logarithm of the injection current (log Iinj) is given as function of the position along the width of the device. The hot electron injection current into the gate dielectric is a function of the device current: only at or near the overlap region 24a the channel current can provide sufficient hot carriers to be injected into the gate dielectric. As explained above the hot carrier injection also requires a large lateral field at the drain side of the first gate 3.  This large lateral field occurs at the point 24b where the gate voltage of the first gate 3 is at or slightly above its corresponding threshold voltage. 
[0037]
A similar lateral electrical field distribution assisting in injection of carriers into the gate dielectric can be obtained when a constant voltage is applied to gate 4 while a voltage gradient is applied to gate 3.  In this way a bit is stored at the selected position of the injection  point 24b.  Increasing the drain 12 and bias voltage at the second gate 4 can accomplish the writing of charge at this selected spot along the width of the memory cell. This increased bias will increase the lateral field at the border between the first 3 and the second 4 gates and allow hot electron injection into the ONO-dielectric 8. Appropriate biasing allows this injection current Iinj to have a sharp maximum at a small spot along the width of the memory cell as shown in the log Iinj plot. Simultaneously ramping up the voltages at the end contacts, e.g. first gate contacts 9a, 9b, of one gate, e.g. the first gate 3, and optionally ramping down the voltages at the end contacts, e.g. second gate contacts 10a, 10b, of the adjacent gate, e.g. second gate 4, moves this injection point 24 in longitudinal direction up or down. 
[0038]
Consequently at each selected crossover point electrons can be injected resulting in a series of bits stored in longitudinal direction of the multibit memory cell, as indicated by the round black spots in figure 8b. As is the case for the single bit split-gate SONOS device a selected bit in the multibit split-gate SONOS memory cell of the invention can be read, by applying a low drain bias, while the bit can be selected by applying appropriate voltage drops over both gates to have the crossover point substantially coinciding with the position of the bit to be read. Finally, erasing of the entire channel can be accomplished in the same way as described for the single bit split-gate SONOS cell. 
[0039]
Measurements have been performed on a prototype n-type memory cell according the preferred embodiment with 5/10/5nm ONO (7) and 12nm oxide dielectric (5) underneath the second 4 and first gate 3 respectively.  The memory cell has a salicided first 3  and second gate 4 with drain- and source-side gate lengths of 0.2μm and 0.3μm, respectively, and a device width Wcell of 100μm. The measurements have been performed with voltage drops over the first and the second gate of 5V, a drain bias of 5V for programming with a 100μs programming drain pulse and a drain bias of 1V for reading. These values have been selected for demonstration purposes but have not been optimized for memory operation.
[0040]
Figure 9 gives the experimental results obtained on a memory cell according the preferred embodiment. In this experiment at various positions along the width, expressed as a ratio w (%) of the total device width Wcell, bits are subsequently programmed, read and erased before programming another bit. The measured drain current, as function of the position w (%) of the cross-over point, are plotted in figure 9 one on top of another. In order to teach the invention small steps of Δw = 2 % have been used.  For reading a bit positioned at a particular position, e.g. a bit previously written at position w = 60 %, it suffices to position the cross-over point 24 at this same position w = 60 % and determine the drain current.  The magnitude of the drain current will than be indicative for the value of this bit. The width of the peak of each curve in 9 is defined by a 10 times drop in current relative to the peak value of this curve. This peak width is viewed as the spatial distribution of the charge stored at that position. 
[0041]
This peak width corresponds to a voltage drop of about 630mV.  If the total gate differential voltage, i.e. the voltage drop over each of the two gates, is kept constant at 5V, such voltage drop results in a peak-width of 12.6% of the device width: 630mV/5V. Taking the bit pitch equal to half of the peak-width, allowing about 10% interference of overlap between adjacent bits, ca. 15 bits can be stored in a single cell.  This first-order assessment predicts that the number of bits per cell is proportional to the voltage drop along the gate and independent of the device width Wcell, hence the physical bit spacing can be made arbitrarily small by reducing the device width Wcell. Practically, the bit density will be limited by the properties of the trapping medium, e.g. diffusion of the injected charge. Hence, the present invention offers the opportunity for obtaining a pitch between bits in a memory cell to be below the lithography feature size F.  
[0042]
According to the invention, layouts for a memory matrix comprising the memory cell according to the present invention are disclosed. In figure 10a, a possible array-layout for such a memory matrix is shown. The memory cell 1 is within the dashed area and has a layout similar to the layout of the memory cell shown in figure 3b.  Source 11 and drain 12 strips run vertically, first 3 and second 4 poly gates are contacted by metal word-lines running in perpendicular to the source and drain strips (not shown). Separate word-lines are required to respectively contact the first gate and the second gate.  In the layout of figure 10a contacts (9a and 9b, 10a and 10b) are put on the poly lines within the active area 13 region. The contacts to the first and the second gate are at a spacing of about 2F as indicated in figure 10a. The source 11 and drain 12 regions run underneath the contact regions of the poly lines. Such a memory cell is shown in figure 10a with F being the minimal feature size which is characteristic for a given technology node. 
[0043]
Assuming a voltage drop over the gates of 10V is used, circa 25 bits can be stored in the memory cell of figure 10a. If the bits are spaced 30nm apart, the area density of bits can be calculated for each technology node using the formula 3F (3F+25 x 30nm) area. For F=100nm, the density of the proposed concept is 1.6 times larger than for a classical single bit split gate SONOS memory cell. These numbers of course critically depend on the number of bits that can be stored in a single cell. In figure 10b, a biasing scheme for the layout of figure 10 is proposed. Only one row of gate electrodes is biased at a time. The word-line bias on other rows is constant so that no current will flow through the gate electrodes of non-selected rows. In the case of figure 10a (thick lines) the cells between WL n-1 and n be can be probed. Altering the bias on WL n (indicated in fig 10a by the dotted line) will allow probing cells between WL n and n+1. Note that, each time, only half of the cells can be probed.
[0044]
As mentioned above, a device of the invention is preferably, but not necessarily, a memory cell.  The distance between the gates 3 and 4 is not determined.  For a memory cell working as described above, this distance is preferably not larger than the thickness of the insulating layer 18.  However, when the gates are spaced further apart, other components may be placed in  the space between the gates.  As outlined earlier, the memory device of the present invention comprises a first 3 and a second gate 4 between the source 11 and drain 12 regions. Thanks to the biasing of this first 3 and second 4 gate a current will flow between the source 11 and drain 12 regions at a well-defined position 24 between this first 3 and second 4 gate. By varying the voltage drop (9a to 9b, 10a to 10b) over one or over both of these gates this current bridge 24 can be shifted along the width of the memory device and selected points can be addressed. If the first and second gates are spaced apart other devices 25 or structures can be inserted in between the first 3 and second 4 gate. 
[0045]
The biasing of this first and second gate is then used to control the position at which current will flow through or in the vicinity of this intermediate structure.  A device according to this embodiment can be used  to control, sense or influence the operation or physical state of this intermediate element at selected points. This intermediate element can be formed in the substrate, e.g. as trench in-between the first and the second channel which is filled with a selected material. It can also be formed upon the substrate in-between the first and second gate. This intermediate element can have a continuous character, e.g. formed as a strip of material, or can consist of discrete elements, e.g. separate blocks of material or an array of individual components such as sensors which are located at predefined positions along the width of the dual selection structure.  
[0046]
Figure 11a schematically illustrates the general concept of this dual gate structure by means of schematic cross-section.  At the source side 11 a first gate 3 is present. In case of a metal-oxide-transistor (MOSFET), this gate will comprise a gate electrode 5 and a gate dielectric 6, but person skilled in the art will realize that other types of Field Effect Transistor (FET) structure can be used as selecting element 3. Similarly, at the drain side 12 a second gate 4 is present, which in case of a MOSFET will comprise a gate electrode 7 and a gate dielectric 8. In between this first 3 and second 4 gate an element 25 can be inserted, which is associated with the current Id flow between the source and drain under control of the first and second gate, when biased as disclosed in the third aspect of the invention. The current flow at the selected point 24 might influence  or sense the operation or status of the element 25 in a direct or indirect way.
[0047]
In figure 11b a charge  trapping medium 25 is inserted in between the first and the second gate. Instead of injecting the charge into the charge storage layer of either the first and/or the second gate, as was the case in the preferred embodiment of the third aspect illustrated by figure 8, current Iinj is now injected into this trapping medium 25. The charge trapping medium can be formed as a continuous strip of material 25 extending along the width of the device, as shown in figure 11c, or it can be formed as a number of well-defined regions or as a sequence of individual elements  (25a, 25b, 25c) placed adjacent to each other along the width of the device and separated from one another by an insulating material 27 such as oxide, as shown in figure 11d.  This trapping medium can be nanocrystals such as polysilicon or metal dots embedded in an insulating layer such as oxide, high-k dielectrics such as Al2O3 or nitride.  If the charge trapping medium is in the form of such well-defined mutually isolated regions(25a, 25b, 25c), the charge trapping medium can also be made of a conductor such as polysilicon or a metal.  
[0048]
In figure 11e the intermediate element 25 is a strip of a resistance-changing material formed in the substrate in between the first 3 and second gate 4. If a high current passes through such a resistance-changing material physical or structural changes occur within the material thereby changing its resistivity. This resistivity change can then afterwards be detected by the impact this resistivity change has on a sense current flowing through this intermediate element 25, the current level of this sense current being chosen to be sufficiently low in order not to change the resisitivity of the intermediate element 25.. This known effect is explored in memory devices, as the low and high resistivity state corresponds to respectively an unprogrammed and a programmed bit.  
[0049]
By locally changing the resistance  of this strip 25 of resistance-changing material, i.e. at the current bridge between the first and the second gate, a bit can be programmed at this selected position. By locally measuring the resistivity of the strip of resistance-change material, i.e. at the current bridge between the first and the second gate, the state of the bit can be detected.  Several resistance-changing materials are known in the art, e.g. chalcogenide or perovskite materials. Ron Neale discloses in "Amorphous non-volatile memory: the past and the future" in Electronic Engineering, vol 73, no 891, pp67-78, 2001 hereby incorporated by reference in its enterity the use of such phase-changing chalcogenide materials. The phase structure of this materials changes at higher current levels flowing through it and hence its resistivity will change accordingly. 
[0050]
In figure 11f an array of sensors 25 is placed as a sequence of intermediate element in-between the first gate 3 and the second gate 4. The sensing element 25 can also comprise a continuous structure extending along the width of the device.  When a current Id is flowing the electro-magnetic field, associated with this current flow, will be coupled to the sensor 25 located at the current bridge 24, as shown by the dashed double-headed arrow. This eminascent electromagnetic field can be detected by and trigger the operation of this sensor element or this field can in turn be influenced by the sensor element. This sensor element can be an optical device, a chemical or a magnetic sensor.  The sensor element can be coupled to the current Id by modulating the conductivity of the semiconducting substrate below the sensor and in between the first 16 and the second 17 semiconductor regions.  The conductivity modulation induced by the sensor element 25 can be detected locally at the position of the current bridge 24.  This conductivity modulation can be caused by electromagnetic radiation, e.g. visible light, by creation of electron-hole pairs in the semiconductor substrate.  The sensor element 25 can guide electromagnetic radiation originating from the environment to the semiconductor substrate, e.g. it can comprise a lens, an optical filter or a transparant medium such as oxide.  
[0051]
The transparency of this medium can be modulated by physical quantities originating from the environment, e.g. the sensor element 25 can comprise liquid crystals that respond to an external electrostatic or magnetic field.  The sensor element 25 can also change the wavelength of the electromagnetic radiation originating from the environment to a wavelength that is more suitable for the creation of electron-hole pairs in the substrate. For instance, the sensor element 25 can comprise a phosphorescent material.  An alternative method to couple the current Id flowing in the semiconductor substrate to the sensor element is by means of an electrostatic field.  For instance, external physical quantities can induce a charge or a charge dipole in the sensing element 25.  This charge or charge dipole  will create an electrostatic field which will then in turn modulate the conductivity in the substrate by the field-effect. Such external physical quantities can be chemical  species or electromagnetic radiation. US patent 6,521,109 discloses various ways of how such a chemical quantity can modify the operation of a field-effect-transistor, in a general way in the background section and in the description for a so-called CHEMFET. Bergveld, IEEE Transactions on Biomedical Engineering MD-17, 1970, pp. 70 discloses the concept of an ion-sensitive-field-effect transistor. Both references are hereby incorporated by reference.
[0052]
As an example of a device sensitive to electromagnetic radiation, the sensor 25 can comprise a photo-diode. Light falling into this photo-diode will generate a current which can be used to induce a net charge in vicinity of the semiconductor substrate. The element 25 can also be an actuating device, i.e. it can translate an electrical signal into a physical quantity propagating to the external environment.  This electrical signal can be, or can be generated, controlled or triggered by the current Id flowing in the current bridge 24.  The actuating element 25 could comprise a light emitting device.   In this example the actuator 25 could be partly or entirely placed in-between the semiconductor structures 16 and 17, as shown in figure 11a, so that a current is flowing through the actuator 25 at the position of the current bridge 24.  
[0053]
In the previous embodiments of the invention, not much has been said about the materials choice of the first 5 and second gate 7 electrode. However the choice of electrode material(s) also determines the electrical field distribution in the gate electrode 5, 7 in longitudinal direction and the conductivity gradient induced by this electrical field in the corresponding substrate region 16, 17. In the paragraphs below this choice will be discussed in more detail for the first gate 3, however the application of this teaching can also be applied to the other gate 4. In standard semiconductor process technology polycrystalline silicon would be a first choice for the electrode material. This material can be easily integrated in a semiconductor device while its resistivity can be modulated by selecting an appropriate implantation species and dose. Whereas moderately or highly doped polycrystalline silicon offer a homogenous resistivity and voltage drop over the gate, lowly doped silicon exhibits depletion and or accumulation effects.  This is illustrated in figure 12.  A voltage drop is applied to contacts 9a, 9b of the first gate 3 (with gate electrode 5).  
[0054]
For the purpose of teaching, an n-doped polycrystalline silicon is used as gate electrode, while the substrate region 16 is p-doped, e.g. a p-well region formed in a semiconductor substrate. At these points 5b where the potential of the gate electrode 5 is sufficiently positive with respect to the underlying semiconductor region 16, i.e. above the threshold potential, this semiconductor region 16a will be inverted. This is illustrated in Fig 7. However due the low dopant concentrations the gate electrode will become depleted resulting in a change of the resistivity of this part 5b of the gate electrode. Likewise, in these points 5a where the potential of the gate electrode 5 is below the threshold potential of the corresponding semiconductor region 16b, this semiconductor region 16b will be depleted or even in the accumulation state. Due to the low dopant concentration, the corresponding gate electrode region 5a will become inverted, resulting in a change of resistivity. By using lowly doped polycrystalline silicon as gate material one obtains a steep voltage gradient over the depleted part 5b and a smaller voltage gradient over the higher conductive inverted part 5a as shown in the voltage-longitudinal position (V-x) curve of figure 12.
[0055]
Lowly doped polysilicon is an example of a material whereby its resistivity depends on the voltage applied to it. Such voltage-controlled-resistors (VCR) can thus be used to transform the voltage difference applied over the gate electrode into a non-linear electrical field distribution and, preferably, result in a sharper voltage drop at particular locations along the longitudinal direction thereby reducing the width of the overlap region 24. Using polycrystalline as gate electrode material would also allow the formation a so-called PIN diode in the gate electrode. The operation of such a PIN device is explained by Sze in "Physics of semiconductor devices", 1981 Wiley&Sons, p. 117 to p. 122, hereby incorporated by reference in its entirety.  This is illustrated in figure 13. 
[0056]
As is known in the art a depletion region is created between a p-type doped and n-type semiconductor region. In figure 13 the gate electrode is constructed from a p-doped region 5c, in this example located near the contact region 9a, and a n-doped region 5d located near the contact region 9b. Both regions are separated by an undoped or intrinsic semiconductor region 5e. Thus undoped semiconductor region 5e can  also be formed by a high resistive n-type or p-type doped region. A PIN structure is thus created by combination of p-type doped region 5c, undoped region 5e and n-type doped region 5d. As is known in the art, see e.g Sze in "Physics of semiconductor devices" the depletion region of such PIN structure will be located within the undoped region 5e. For a given PIN structure the voltage between both contacts 9a and 9b will vary in a non-linear way as illustrated by the voltage V -longitudinal position W - curve of Fig 13. Also the resistivity of the depletion layer formed within region 5e will depend on the voltage applied over the PIN diode as shown in figure 41, p 119 of the Sze reference.
[0057]
Instead of using semiconductor materials, such as silicon, silicon germanium, germanium, one can use low conductive or high resistive materials such as TaN. Using material(s) with a high resistivity reduces the current flow through the gate electrode when applying the voltage difference thereover, resulting in a decreased power consumption during operation. 
[0058]
Instead of using a single material to form the gate electrode 5 one can use a layered stack of materials with different resistivity properties. One can combine TaN with lowly doped polysilicon.
[0059]
The number of distinct overlap regions 24 can also be increased by optimising the layout of the device 1. In Fig. 2a, a device 1 is shown having the interface  between the two substrate regions 16, 17 run in one particular direction. Figure 14 shows an alternative layout for the device 1. The device 1 is designed as a serpentine structure. Other layouts allowing an increase of the length of the interface, for given dimensions of the active area 13,  are known in the art.
[0060]
Figure 15 illustrates an alternative-biasing scheme compared to Fig 7. A shown in figure 7 in both gate electrodes 5, 7 the voltage drops linearly with the position w in longitudinal direction W resulting in a similar monotonic conductivity change in the corresponding substrate regions 16, 17. Only in the overlap region 24 the inversion region 16a, 17a of both semiconductor regions coincide thereby allowing the current to flow from the first contact region 11 to the second contact region 12 through this overlap region 24. Hence as a result of this biasing scheme a non-monotonic current flow is generated from the first contact region 11 towards the second contact region 12 through the interface between the semiconductor regions 16 and 17. The same confined current flow between first 11 and second 12 contact region can be obtained by applying a biasing scheme as illustrated in figure 15. One gate electrode, e.g. 4, can be biased to a constant voltage above the threshold voltage Vt4 of the second gate 4 such that an inversion region is created underneath this gate electrode 4 over the complete semiconductor region 17. 
[0061]
On the other gate electrode, e.g. 3, only a voltage is applied at the selected region 24. As in the other regions of the gate electrode 3 no voltage is applied, or at least no voltage above the threshold voltage of the first gate 3, no inversion region is created in the corresponding parts of the semiconductor region 16 and a non-monotonic conductivity change is created in semiconductor region 16 resulting again in a non-monotonic or peak current from the first contact region to the second contact region through the interface between both semiconductor regions 16, 17. Hence current can only flow within the inverted region 16a underneath the voltage pulse applied at the first electrode 5 towards the second gate 4. The combination of the biasing of gate electrode 5 and gate electrode 7 thus results in a current flow between both contact regions 11, 12 at a predetermined position 24.
[0062]
In the previous embodiments of the invention the semiconductor regions 16, 17 were assumed to be continuous semiconductor regions. As illustrated by figure 1 and figure 2a typically a semiconductor substrate 2, e.g. silicon, is used as a starting substrate. Figure 1 can be viewed as a cross-section 2-2 of Fig 2a in length direction i.e. along the L-axis. In this substrate 2 the semiconductor regions 16, 17 can be formed. For example starting from a p-type doped substrate one can form by e.g. ion implantation p-well semiconductor regions in case nMOS Field Effect Transistor (FET)-devices are to be manufactured or n-well semiconductor regions in case pMOS FET devices are to be created upon this substrate. In either case the semiconductor regions 16, 17 are isotropic and continuous at least in longitudinal direction W. However the invention is not limited to such continuous semiconductor regions 16, 17. 
[0063]
As illustrated in figure 16 the semiconductor regions 16, 17 or at least one of them can be formed as a sequence of semiconducting elements 16a-17a, 16b-17b, 16c-17c which are electrically insulated from each other. In Fig 16 the active area 13 of figure 2a is replaced by strips of semiconducting regions 16a-17a, 16b-17b, 16c-17c. Each strip will have a first contact region 11, e.g. source, and a second contact region 12, e.g. drain, and a semiconducting region, respectively 16a-17a, 16b-17b, 16c-17c extending from the one contact region 11 to the other contact region 12 to form a channel region in-between. These individual semiconducting regions 16a-17a, 16b-17b, 16c-17c are electrically insulated 14 from each other and each pair of semiconductor elements form a semiconductor region overlapped by both gate structures 3, 4.
[0064]
One way of forming such a sequence of individual semiconductor regions 16a-17a, 16b-17b, 16c-17c is to form parallel active area regions 13 in a semiconductor substrate 1, these active area regions being insulated by a dielectric 14. In a direction substantially perpendicular to these semiconducting strips the gate structures 3 and 4 are created overlapping all these semiconducting strips. Instead of forming individual regions 16a-17a, 16b-17b, 16c-17c in a semiconducting substrate 2, one can form semiconducting strips 16a-17a, 16b-17b, 16c-17c upon a substrate 2, which should preferably be an insulating substrate. This semiconducting strip 16a-17a, 16b-17b, 16c-17c can be the fin (17) of a FinFET device as disclosed in European application EP 1 383 166. In this teaching the fin (17) is a silicon strip formed in a silicon layer (2) upon the oxide layer (3) of an SOI substrate (1). This semiconducting strip 16a-17a, 16b-17b, 16c-17c can be a semiconductive polymer, e.g. an organic polymer such as a carbon nanotubes, deposited on a non-conductive substrate 2. Such carbon nanotubes are known in the art. R. Baughman et al discusses in "Carbon nanotubes - the route toward applications", SCIENCE VOL 297, 2 august 2002 the formation and the application of such carbon nanotubes. In this example semiconductive polymers are used to form the semiconducting strips 16a-17a, 16b-17b, 16c-17c.
[0065]
The device illustrated in Fig 16 does generally operate in a way similar to the device illustrated in Fig 2a. As indicated by the arrows, current I will flow from one contact region 11 to another contact region 12 at a predetermined point 24 along the interface between the corresponding semiconducting regions 16a-17a, 16b-17b, 16c-17c. The difference in operation of the device of figure 16 compared to the device of figure 2a is that not every point 24 in longitudinal direction can be selected, but only points that lie within such a semiconductor strip 16a-17a, 16b-17b, 16c-17c. In the example illustrated by Fig 16 the electrical field distribution in gate 3 and 4 is selected such that both semiconducting regions 16b-17b are conducting thereby forming a conductive path between the corresponding contact regions 11 and 12. In the other pair of semiconducting regions 16a-17a, 16c-17c at least one of these semiconducting regions is biased in a non-conductive state, e.g. depletion. 
[0066]
Optionally both regions can be biased in a conductive state but with inverse polarity, i.e. conduction is based on transport of charge carriers of an opposite conductivity type.  In the latter biasing scheme semiconducting region 16a might be biased into inversion with electrons as carriers, while corresponding semiconducting region 17a is biased into accumulation with holes as carriers. Consequently an energy barrier is created at the interface between both semiconducting regions 16a, 17a blocking the flow of carriers from one contact region 11 to the other contact region 12. Fig 17 illustrates another alternative structure. Here only the semiconductor region 16 underneath the first gate 3 is constructed as a sequence of semiconductor elements 16a, 16b, 16c, each element having its own contact region 11 while the semiconductor region 17 underneath the second gate is formed as a continuous region extending along the longitudinal direction. Please not that the gate structures 3, 4 are still continuous in longitudinal direction in all embodiments discussed. 
【図面の簡単な説明】
[0067]
All drawings are intended to illustrate some aspects and embodiments of the present invention. Devices are depicted in a simplified way for reason of clarity. Not all alternatives and options are shown and therefore the invention is not limited to the content of the given drawings. Like numerals are employed to reference like parts in the different figures.
[0068]
Figure 1 shows a schematic cross-section of a dual-gate memory cell according to an embodiment of the present invention
Figures 2-c show a schematic top view of the dual gate memory cell (a) of figure 1, while (b) (c), illustrate other embodiments of the invention
Figures 3a-b show a schematic cross-section (a) of a dual-gate memory cell according to a preferred embodiment of the present invention, and a top view thereof (b)
Figures 4a to 4d show schematic cross-section of a dual-gate memory cell according to a preferred embodiment of the present invention at different stages in the manufacturing process
Figure 5 shows a 3D schematic presentation of the device illustrated in figure 1 
Figure 6a-c illustrates the mechanism to address individual bits along the width of the memory cell, according to the present invention.
Figure 7 show the change in electrical potential along each gate of the dual-gate memory cell, according to the present invention
Figures 8a-b show (a) a top view of a memory cell with the logarithm of the injection current as function of longitudinal position and (b) a top view of the same cell illustrating the multiple bits stored in longitudinal direction, according to a preferred embodiment of the invention
Figure 9 gives experimental results of subsequent programming, reading and erasing of a bit at various longitudinal positions in a memory cell according to a preferred embodiment
Figures 10a-b illustrate (a) a matrix of memory cells according to the present invention and (b) a biasing scheme for such a memory array
Figure 11a-f illustrate various dual gate selection devices according to another aspect of the invention.
Figure 12 shows a cross-section in longitudinal direction of a memory cell according to an embodiment of the invention, illustrating the effect of using lowly-doped polycrystalline silicon as gate electrode material
Figure 13 shows a cross-section in longitudinal direction of a memory cell according to an embodiment of the invention, illustrating the effect of using a PIN device as gate electrode 
Figure 14 shows one alternative layout of a memory cell according to an embodiment of the invention.
Figure 15 shows a voltage-biasing scheme according to an embodiment of the invention.
Figure 16 shows a device comprising a sequence of semiconductor elements according to an embodiment of the invention.
Figure 17 shows a device comprising a sequence of semiconductor elements according to another embodiment of the invention.
【請求項１】
A semiconductor device, comprising 
a first semiconductor structure (16) in electrical contact with a first contact region (11), 
a second semiconductor structure (17) in electrical contact with a second contact region (12), 
said first semiconductor structure (16) and said second semiconductor structure (17) being in electrical contact with each-other along an interface, 
characterized in that said device further comprises a means (3, 4) for modulating the conductivity in at least one of said semiconductor structures, so that the conductivity varies along said interface, in such a way that if current flows across said interface, said current can flow only at a predetermined position (24) along said interface, and substantially no current can flow at either side of said predetermined position.
【請求項２】
The semiconductor device of claim 1, wherein said modulating means (3, 4) are adapted for causing a gradient of said conductivity in each of said semiconductor structures (16, 17) along said interface direction, wherein said gradients are opposed to each other, so that if there is a continuous rise in conductivity in one structure along a given direction along said interface, there is a continuous fall in conductivity in the other structure along the same direction.
【請求項３】
The semiconductor device according to claim 1 or 2, wherein said first and second contact region form a source (11) and a drain (12), and wherein said semiconductor structures (16,17) form a channel region in between said source and drain, said device comprising at least two gate electrodes (5,7), which are electrically insulated from each other, each gate electrode being dielectrically coupled to one of said semiconductor structures (16,17) of said channel region, characterized in that each of said gate electrodes is provided with two contact points (9a,9b), arranged in such a way as to allow the application of two different voltage levels to these two contacts, to thereby create a voltage gradient in said gate electrode. 
【請求項４】
The device of claim 3, wherein said gate electrodes are longitudinal in shape, and wherein said contacts (9a,9b) are provided on either end of said at least one gate electrode.
【請求項５】
The device of claim 4, wherein said gate electrodes (5,7) are placed immediately adjacent each other, and spaced apart by an insulation layer (18).
【請求項６】
The device of claim 4, wherein said gate electrodes (5,7) are placed at a given distance from each other, with an intermediate element (25) placed in between.
【請求項７】
The device of claim 6, wherein said intermediate element is a sensing/actuating element, a trapping medium, such as nanocrystals, or a strip of resistance-changing material.
【請求項８】
The device of any one of claims 1 to 5, wherein at least one of said dielectric layers comprises a charge storage layer (26).
【請求項９】
The device according to claim 8, wherein said charge storage layer comprises silicon-nitride.
【請求項１０】
The device of claim 8, wherein said charge storage layer consists of discrete regions (15) of material suitable for storing a charge thereon.
【請求項１１】
The device of claim 1, wherein said semiconductor structures (16,17) are formed as a continuous region in a substrate.
【請求項１２】
The device of claim 1, wherein said at least one of said semiconductor structures (16, 17) is formed as a sequence of semiconductor elements (16a-17a,16b-17b,16c-17c,…) which are electrically insulated from each other .
【請求項１３】
The device of claim 12, wherein said semiconductor elements are semiconductor regions formed in a substrate.
【請求項１４】
The device of claim 12, wherein said semiconductor elements are semiconductor carbon nanotubes formed upon a substrate (2).
【請求項１５】
The device according to any one of claims 3 to 14, wherein at least one of said gate electrodes is made of lowly doped silicon.
【請求項１６】
The device according to any one of claims 3 to 14, wherein at least one of said gate electrodes is a PIN diode.
【請求項１７】
The device according to any one of claims 3 to 14, wherein at least one of said gate electrodes is made of TaN.
【請求項１８】
The device according to any one of the claims 3 to 14 wherein at least one of said gate electrodes is formed as a stack of materials.
【請求項１９】
A method of operating of a device according to any one of claims 1 to 14, said method comprising the steps of
creating in at least one said semiconductor structures (16) a predetermined variation in conductivity along the direction of said interface, 
adjusting said variation(s) in conductivity in such a way as to allow current to flow from the first contact region (11) through said first (16) and said second (17) semiconductor structures to the second contact region (12), said current flow occurring at a predetermined position (24) along said interface.
【請求項２０】
The method of claim 19, wherein a gradient in conductivity is created in both semiconductor structures, said gradients being opposed to each other, so that if there is a continuous rise in conductivity in one structure along a given direction along said interface, there is a continuous fall in conductivity in the other structure along the same direction.
The present invention is related to a  semiconductor device, comprising: a first semiconductor structure (16) in electrical contact with a first contact region (11), a second semiconductor structure (17) in electrical contact with a second contact region (12), said first semiconductor structure (16) and said second semiconductor structure (17) being in electrical contact with each-other along an interface, 
characterized in that said device further comprises a means (3, 4) for modulating the conductivity in at least one of said semiconductor structures, so that the conductivity varies along said interface, in such a way that if current flows across said interface, said current can flow only at a predetermined position (24) along said interface, and substantially no current can flow at either side of said predetermined position.
【選択図】図2a
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