(57)【要約】  【課題】  コレクタと基板との間の接合容量を低減して高周波動作に優れた半導体装置と半導体装置の製造方法を提供する。  【解決手段】  本発明の半導体装置は、エミッタ層，ベース層及びコレクタ層を有するバイポーラトランジスタとしての機能を持つ半導体装置であって、半導体基板と同程度の不純物濃度を有するｎ- 型Ｓｉ層２０１をｎ+ 埋め込み層１０１の下部に備える構成であり、また、 本発明の半導体装置の製造方法は、エミッタ層，ベース層及びコレクタ層を有するバイポーラトランジスタとしての機能を持つ半導体装置の製造方法であって、ｎ+ 埋め込み層１０１の下部に位置し、半導体基板と同等の不純物濃度を有するｎ-型Ｓｉ層２０１をイオン注入を用いて形成するものである。これらの手段によって埋め込み層と基板との接合容量を減少させ、高周波特性の向上が可能となる。【選択図】  図３
2005079518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に設けられ、エミッタ層，ベース層及びコレクタ層を有するバイポーラトランジスタとしての機能を持つ半導体装置であって、
上記半導体基板の一部に、半導体基板と同程度の不純物濃度を有するｎ- 型Ｓｉを埋め込こんだ層を備え、
上記ｎ- 型Ｓｉを埋め込こんだ層の上部にｎ+ 型Ｓｉを埋め込こんだ層を備えたことを特徴とする半導体装置。
【請求項２】
エミッタ層，ベース層及びコレクタ層を有するバイポーラトランジスタとしての機能する持つ半導体装置の製造方法であって、
半導体基板と同等の不純物濃度を有するｎ- 型Ｓｉを埋め込めこんだ層をイオン注入を用いて形成し、さらに、上記ｎ- 型Ｓｉ埋め込めこんだ層の上部にｎ+ 型Ｓｉを埋め込み層をイオン注入を用いて形成することを特徴とした半導体装置の製造方法。
【請求項３】
請求項１の半導体装置において、
ベース層がＳｉ1-x Ｇｅx （０≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy （０≦ｘ＋ｙ≦１）及びＳｉ1-y Ｃy （０≦ｙ≦１）のうち少なくともいずれか１つを含むことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置の製造方法において、
ベース層がＳｉ1-x Ｇｅx （０≦ｘ≦１），Ｓｉ1-x-y Ｇｅx Ｃy （０≦ｘ＋ｙ≦１）及びＳｉ1-y Ｃy （０≦ｙ≦１）のうち少なくともいずれか１つを含むように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にヘテロバイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、高周波特性向上を目的として、シリコン基板上に形成されるバイポーラトランジスタにＳｉ／ＳｉＧｅのヘテロ接合構造を含ませたヘテロバイポーラトランジスタ（ＨＢＴ）の開発が進められている。
【０００３】
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリコンプロセスと親和性のよい材料で構成されるので、高集積度や低コストという大きな利点を有する。また、ＨＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通のＳｉ基板上に形成して集積化することにより、高性能なＢｉＣＭＯＳデバイスを構成することができ、このＢｉＣＭＯＳデバイスは通信関係に利用可能なシステムＬＳＩとして有望である。
【０００４】
そのために、Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴについての提案が多く行なわれている。
【０００５】
従来のＳｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴの一例として、特許文献１に記載されたものが知られている。
【０００６】
図１０は、従来のＳｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴの構造を示す断面図である。
【０００７】
同図に示すように、（００１）面を主面とするｐ型Ｓｉ基板５００ａの上部は、砒素、リンなどのｎ型不純物を含む深さ１μｍの埋め込み層５０１、ｎ型Ｓｉエピタキシャル成長層５００ｂとなっている。ｎ型エピタキシャル成長層５００ｂのｎ型不純物濃度は、１０16atoms・ｃｍ-3程度に調整されている。そして、Ｓｉ基板５００の不純物濃度は約１０16atoms・ｃｍ-3で、埋め込み層５０１の不純物濃度は１０18〜１０19atoms・ｃｍ-3オーダーである。また、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ５０３と、アンドープポリシリコン膜５０５及びこれを取り囲むシリコン酸化膜５０６により構成されるディープトレンチ５０４とが設けられている。
【０００８】
ｎ型Ｓｉエピタキシャル成長層５００ｂ内におけるトレンチ５０３によって挟まれる領域にコレクタ層５０２が設けられており、シャロートレンチ５０３によりコレクタ層５０２と分離された領域には、埋め込み層５０１を介してコレクタ層５０２の電極とコンタクトするためのｎ+ コレクタ引き出し層５０７が設けられている。
【０００９】
また、ｎ型Ｓｉエピタキシャル成長層５００ｂの上には、コレクタ開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化膜５０８が設けられていて、第１の堆積酸化膜５０８の上にポリシリコン層５０９が設けられている。ｎ型Ｓｉエピタキシャル成長層５００ｂの上面のうちコレクタ開口部５１０に露出する部分の上には、ｐ型不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／Ｓｉ1-x Gex 層５１１が設けられている。そして、Ｓｉ／Ｓｉ1-x Gex 層５１１は、ｎ型Ｓｉエピタキシャル成長層５００ｂのコレクタ開口部５１０に露出している表面全体からポリシリコン層５０９の上にまで延びている。
【００１０】
Ｓｉ1-x Gex 層５１１のうち中央部の下部が内部ベース５１９として機能し、また、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１の中央部の上部がエミッタ層として機能している。
【００１１】
Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１のうちＳｉ1-x Gex層の大部分は、ボロン（Ｂ）などのｐ型不純物によって２×１０18atoms ・ｃｍ-3程度にドーピングされており、Ｓｉ層はｎ+ ポリシリコン層５２９からのリン（Ｐ）等のｎ型不純物の拡散によって、基板の深さ方向に向かって１×１０20atoms ・ｃｍ-3から１×１０17atoms ・ｃｍ-3程度までの分布をもってドーピングされている。
【００１２】
ここで、コレクタ開口部５１０の端よりもシャロートレンチ５０３の端が内側になるように配置されている。これにより、シャロートレンチ５０３が内側に配置されるので、ＨＢＴの総面積を低減することができる。
【００１３】
Ｓｉ／Ｓｉ1-x Gex 層５１１の上には、厚さ約３０ｎｍのエッチストッパ用の第２の堆積酸化膜５１２が設けられていて、第２の堆積酸化膜５１２には、ベース接合用開口部５１４及びベース開口部５１８が形成されている。ベース開口部５１８周辺の第２の堆積酸化膜５１２の外側の幅Ａは、図１０に示されるとおりである。
【００１４】
ベース接合用開口部５１４を埋めて第２の堆積酸化膜５１２の上に延びる厚さ約１５０ｎｍのｐ+ ポリシリコン層５１５と第３の堆積酸化膜５１７とが設けられている。上記Ｓｉ／Ｓｉ1-x Gex 層５１１のうちベース開口部５１８の下方領域を除く部分とｐ+ ポリシリコン層５１５とによって外部ベース５１６が構成されている。
【００１５】
ｐ+ ポリシリコン層５１５及び第３の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２のベース開口部５１８の上方に位置する部分は開口されていて、ｐ+ ポリシリコン層５１５の側面には厚さ約３０ｎｍの第４の堆積酸化膜５２０が形成されており、さらに、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍのポリシリコンからなるサイドウォール５２１が設けられている。そして、ベース開口部５１８を埋めて第３の堆積酸化膜５１７の上に延びるｎ+ ポリシリコン層５２９が設けられており、このｎ+ ポリシリコン層５２９はエミッタ引き出し電極として機能する。上記第４の堆積酸化膜５２０によって、ｐ+ ポリシリコン層５１５とｎ+ ポリシリコン層５２９とが電気的に絶縁されるとともに、ｐ+ ポリシリコン層５１５からｎ+ ポリシリコン層５２９への不純物の拡散が阻止されている。また、第３の堆積酸化膜５１７によって、ｐ+ ポリシリコン層５１５の上面とｎ+ ポリシリコン層５２９とが絶縁されている。さらに、ｎ+ ポリシリコン層５２９とｐ+ ポリシリコン層５１５の外側面はサイドウォール５２３により覆われている。
【００１６】
なお、ＨＢＴのＳｉ／Ｓｉ1-x Ｇｅx 層５１１のうちＳｉ層には、ｎ+ ポリシリコン層５２９から高濃度のｎ型不純物（リンなど）が拡散して、ｎ+ 型Ｓｉ層になっている。
【００１７】
さらに、コレクタ引き出し層５０７，ｐ+ ポリシリコン層５１５及びｎ+ ポリシリコン層５２９の表面には、それぞれＴｉシリサイド層５２４が形成されている。
【００１８】
また、基板全体は層間絶縁膜５２５によって覆われており、層間絶縁膜５２５を貫通してｎ+ コレクタ引き出し層５０７，外部ベースの一部であるｐ+ ポリシリコン層５１５及びエミッタ引き出し電極であるｎ+ ポリシリコン層５２９上のＴｉシリサイド層５２４に到達する接続孔がそれぞれ形成されている。そして、この各接続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接続されて、層間絶縁膜５２５の上に延びる金属配線５２７とが設けられている。
【特許文献１】特開２０００−３３２０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記した従来技術のＨＢＴでは、埋め込み層５０１の占める面積は大きく、埋め込み層５０１とSｉ基板５００ａとの接合容量が存在する。この接合容量は、周波数特性に制限を与える。
【００２０】
本発明は、ＨＢＴやＢｉＣＭＯＳにおける埋め込み層と基板との接合容量を減少することによって、高周波特性を向上する半導体装置および半導体装置の作製方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
この課題を解決するために本発明の半導体装置は、半導体基板と同程度の不純物濃度を有するｎ-型Ｓｉ層２０１をｎ+ 埋め込み層１０１の下部に備える構成であり、また、 本発明の半導体装置の製造方法は、エミッタ層，ベース層及びコレクタ層を有するバイポーラトランジスタとしての機能を持つ半導体装置の製造方法であって、ｎ+ 埋め込み層１０１の下部に位置し、半導体基板と同等の不純物濃度を有するｎ- 型Ｓｉ層２０１をイオン注入を用いて形成するものである。これらの手段によって埋め込み層と基板との接合容量を減少させ、高周波特性を向上が可能となる。
【発明の効果】
【００２２】
以上のように本発明によれば、高周波特性を向上させた半導体装置の作製することができる、という有利な効果が得られる。
【発明を実施するための最良の形態】
【００２３】
（実施の形態１）
以下、本発明の実施の形態について図１〜図３を用いて説明する。
【００２４】
図１〜図３は、本発明の実施の形態であるＳｉＧｅ−ＨＢＴの製造方法を示す断面図である。
【００２５】
まず、図１（ａ）に示すように、（００１）面を主面とするｐ型Ｓｉ基板１００の上部に、保護酸化膜２００を形成する。次に、図１（ｂ）のように、ＨＢＴを形成する領域に保護酸化膜２００をパターンニングし、保護酸化膜２００をマスクにしてｎ型不純物の高エネルギーイオン注入を行い、不純物濃度１０15ａｔｏｍｓ・ｃｍ-3以上１０17ａｔｏｍｓ・ｃｍ-3以下であるｎ- 型の第１埋め込み層２０１を形成する。続いて、第１埋め込み層２０１を形成したエネルギーより小さいエネルギーでのｎ型不純物をイオン注入を行なうことにより、不純物濃度１０19ａｔｏｍｓ・ｃｍ-3程度であるｎ+型の第２埋め込み層１０１を形成する。その後、熱処理（アニ−ル）処理を行ってから、ｎ型エピタキシャルＳｉ層２０２を成長して、図２（ａ）に示すような構造を得る。
【００２６】
ここで、第１埋め込み層２０１の不純物濃度を１０17ａｔｏｍｓ・ｃｍ-3以下としたが、１×１０16ａｔｏｍｓ・ｃｍ-3程度が好ましい。
【００２７】
次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ１０３と、アンドープポリシリコン膜１０５及びこれを取り囲むシリコン酸化膜１０６により構成されるディープトレンチ１０４とを形成する。各トレンチ１０３，１０４の深さは、それぞれ０．２〜０．４μｍ，３〜５μｍ程度としておく。ｎ型エピタキシャルＳｉ層２０２内におけるシャロートレンチ１０３同士によって挟まれる領域がコレクタ層１０２となる。また、ｎ型エピタキシャルＳｉ層２０２内のコレクタ層１０２とはシャロートレンチ１０３により分離された領域に、コレクタ電極とコンタクトするためのｎ+ コレクタ引き出し層１０７を形成する。
【００２８】
そして、従来技術と同様にしてｎ型エピタキシャルＳｉ層２０２の上にＨＢＴを形成し、配線工程を行って、図３に示す構造を得る。図４において百の位の数字の「５」は、図１〜図３においては「１」となっていること以外、図３に示す記号は従来技術による図４と同一である。
【００２９】
上記の半導体装置、および、半導体装置の製造方法を用いることにより、半第１埋め込み層２０１とｐ型Ｓｉ基板１００との間で広い空乏層が形成される。そのため、基板とコレクタ層との間の接合容量を低減することが可能となり、高周波特性を向上することが可能となる。
【００３０】
（実施の形態２）
上記実施形態におけるＳｉ1-xＧｅx層１１１に代えて、Ｓｉ1-x-yＧｅxＣy層（０≦ｘ＋ｙ≦１）又はＳｉ1-yＣy層（０≦ｙ≦１）などのＳｉを含むＳｉとは異なる材料の膜を用いることができる。また、Ｓｉ1-xＧｅx層，Ｓｉ1-x-yＧｅxＣy層，Ｓｉ1-yＣy層などのうちの２つ以上を積層した膜を用いてもよい。
【００３１】
上記の各種材料を用いることにより、半導体層にかかる歪を抑えることができ、作製される半導体装置の信頼性向上、リーク電流低減につながる。
【００３２】
また、上記各実施形態におけるバイポーラトランジスタは、必ずしもヘテロバイポーラトランジスタに限定されるものではなく、ホモエピタキシャル成長膜であるＳｉ層をベースとして利用したバイポーラにおいても課題となっているからである。
【実施例１】
【００３３】
第１埋め込み層の形成２０１を注入量１×１０13ｃｍ-2、注入エネルギー２５０ｋｅＶ、注入角度０ｄｅｇで、第２埋め込み層１０１を注入量１×１０15ｃｍ-2、注入エネルギー２５ｋｅＶ、注入角度７ｄｅｇでイオン注入して形成した。また、ｎ型エピタキシャルＳｉ層２０２の抵抗率が１ｏｈｍ・ｃｍとした。
【産業上の利用可能性】
【００３４】
以上のように本発明によれば、高周波特性を向上させた半導体装置の作製することができる、という有利な効果が得られる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態の半導体装置の製造工程を示す断面図
【図２】本発明の第１の実施形態の半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態の半導体装置を示す断面図
【図４】従来の半導体装置を示す断面図
【符号の説明】
【００３６】
１００  （００１）Ｓｉ基板
１０１  レトログレードウェル
１０２  コレクタ層
１０３  シャロートレンチ
１０４  ディープトレンチ
１０５  アンドープポリシリコン膜
１０６  シリコン酸化膜
１０７  Ｎ+ コレクタ引き出し層
１０８  第１の堆積酸化膜
１１０  コレクタ開口部
１１１  Ｓｉ／Ｓｉ1-x Ｇｅx 層
１１２  第２の堆積酸化膜
１１３  接合リーク防止層
１１４  ベース接合用開口部
１１５  Ｐ+ ポリシリコン層
１１６  外部ベース
１１７  第３の堆積酸化膜
１１８  ベース開口部
１１９  内部ベース
１２０  第４の堆積酸化膜
１２１  サイドウォール
１２３  サイドウォール
１２４  Ｔｉシリサイド層
１２５  層間絶縁層
１２６  Ｗプラグ
１２７  金属配線
１２９  Ｎ+ ポリシリコン層
Ｒai    活性領域・分離接合部
２００  Ｐ+ポリシリコン層
５００  （００１）Ｓｉ基板
５０１  レトログレードウェル
５０２  コレクタ層
５０３  シャロートレンチ
５０４  ディープトレンチ
５０５  アンドープポリシリコン膜
５０６  シリコン酸化膜
５０７  Ｎ+ コレクタ引き出し層
５０８  第１の堆積酸化膜
５１０  コレクタ開口部
５１１  Ｓｉ／Ｓｉ1-x Ｇｅx 層
５１２  第２の堆積酸化膜
５１３  接合リーク防止層
５１４  ベース接合用開口部
５１５  Ｐ+ ポリシリコン層
５１６  外部ベース
５１７  第３の堆積酸化膜
５１８  ベース開口部
５１９  内部ベース
５２０  第４の堆積酸化膜
５２１  サイドウォール
５２３  サイドウォール
５２４  Ｔｉシリサイド層
５２５  層間絶縁層
５２６  Ｗプラグ
５２７  金属配線
５２９  Ｎ+ ポリシリコン層
【図１】
2005079518.tif 000003
【図２】
2005079518.tif 000004
【図３】
2005079518.tif 000005
【図４】
2005079518.tif 000006