(57)【要約】      （修正有） 【課題】 リーク電流が小さくかつ電流駆動能力に優れたＭＴ−ＭＯＳ構造を有する半導体装置の製造方法を提供する。【解決手段】 半導体基板１の基板領域１ａの上には、ゲート絶縁膜７，ゲート電極８，サイドウォール１３，ソース・ドレイン領域１４，ＬＤＤ領域１１及びポケット領域９を有する第１，第２ｎＭＯＳＦＥＴが設けられている。第１ｎＭＯＳＦＥＴのみ、基板領域１ａよりも高濃度のｐ型チャネル領域４をさらに備えている。第１ｎＭＯＳＦＥＴの反転電圧は、チャネル領域４及びポケット領域９の不純物濃度によって定まる。第２ｎＭＯＳＦＥＴの反転電圧は、基板領域１ａとポケット領域９の不純物濃度によって定まるので、低濃度の基板領域１ａをチャネル領域として利用することで、空乏層容量が小さくなり、サブスレッショルド特性を改善し、リーク電流を低減できる。【選択図】 図１
2005268817.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、
各ＭＩＳＦＥＴ形成領域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型不純物を含む基板領域を形成する第１の工程と、
上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさらに第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型不純物を含むチャネル領域を形成する第２の工程と、
上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜を形成する第３の工程と、
上記ゲート絶縁膜上にゲート電極を形成する第４の工程と、
上記各ゲート電極をマスクとして低濃度の第１導電型不純物イオンを上記半導体基板内に注入して、ポケット領域を形成する第５の工程と、
上記各ゲート電極をマスクとして低濃度の第２導電型不純物イオンを上記半導体基板内に注入して、上記ポケット領域に囲まれる領域にＬＤＤ領域を形成する第６の工程と、
上記ゲート電極の各側面上に絶縁体サイドウォールを形成する第７の工程と、
上記ゲート電極と上記各絶縁体サイドウォールをマスクとして高濃度の第２導電型不純物のイオンを半導体基板内に注入して、ソース・ドレイン領域を形成する第８の工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反転電圧の異なる２種類のＭＩＳＦＥＴを搭載して高速化及び低消費電力化に適しかつ製造コストの安価な半導体装置及びその製造方法を提供するものである。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴを高密度に搭載した半導体デバイスいわゆるＬＳＩを開発するに際しては、高速化と低消費電力化が大きな目標であるが、この２つのファクターを同時に達成することは極めて困難である。すなわち、ＭＯＳデバイスの動作速度と、反転電圧と、消費電力との間には密接な関係があり、高速化のため反転電圧を下げると、拡散電流が増大しオフ時の消費電力が増えるというトレードオフ関係が存在する。
【０００３】
そこで、このトレードオフを解決するため提案されている手法の１つにＭultiＴhreshold Ｖoltage ＣＭＯＳデバイス（以下、略して、ＭＴ−ＣＭＯＳデバイスという）がある。これは回路的に高速化を要求される部分には反転電圧の低いＭＯＳＦＥＴを用い、リーク電流の経路を反転電圧の高いＭＯＳＦＥＴで遮断するというものであり、この回路構成を実現するためには、ｎＭＯＳデバイス，ｐＭＯＳデバイス共に、少なくとも２種類の反転電圧を有するＭＯＳＦＥＴにより構成されている必要がある。
【０００４】
以下、図面を参照しながら、従来のＭＴ−ＣＭＯＳデバイスの製造方法の一例について説明する。
【０００５】
図３０（ａ）−（ｄ）は、２種類の反転電圧を有するｎＭＯＳＦＥＴを搭載したｎＭＯＳデバイスの従来の製造方法の１例を示すものである。
【０００６】
図３０（ａ）に示す工程で、ｐ型不純物が予めドープされた半導体基板１を多数のＭＯＳＦＥＴ形成領域に区画する素子分離３を形成した後、反転電圧が高いｎＭＯＳＦＥＴ（以下、第１ｎＭＯＳＦＥＴとする）を形成する領域である第１ｎＭＯＳＦＥＴ形成領域Ｒn1の上を覆い、反転電圧が低いｎＭＯＳＦＥＴ（以下、第２ｎＭＯＳＦＥＴとする）を形成する領域である第２ｎＭＯＳＦＥＴ形成領域Ｒn2の上を開口したレジスト膜１６ａを形成し、このレジスト膜１６ａをマスクとして第２ｎＭＯＳＦＥＴ形成領域Ｒn2の半導体基板１内にホウ素イオン（Ｂ+ ）を注入し、第２ＭＯＳＦＥＴのチャネル領域５を形成する。注入条件は、例えば２０−６０ＫｅＶ，１−２×１０12ｃｍ-2である。
【０００７】
次に、図３０（ｂ）に示す工程で、第１ＭＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１６ｂを形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1に、上記第２ｎＭＯＳＦＥＴ形成領域Ｒn2のチャネル領域５よりも高濃度のホウ素イオン（Ｂ+ ）を注入し、高反転電圧ＭＯＳＦＥＴのチャネル領域４を形成する。注入条件は、例えば２０−６０ＫｅＶ，４−６×１０12ｃｍ-2である。
【０００８】
次に、図３０（ｃ）に示す工程で、半導体基板１の表面を酸化して厚みが８−１２ｎｍのゲート絶縁膜７を形成し、全面に厚みが２００−３００ｎｍのポリシリコン膜を堆積した後、通常のフォトリソグラフィー工程、エッチング工程を経てゲート電極８を形成する。次に、ゲート電極８をマスクとして低濃度の燐イオン（Ｐ+ ）を注入し、ｎ- 型のＬＤＤ領域１１を形成する。
【０００９】
次に、図３０（ｄ）に示す工程で、ゲート電極８の各側面上にサイドウォール１３を形成し、ゲート電極８及びサイドウォール１３をマスクとして高濃度のヒ素イオン（Ａｓ+ ）を注入し、ｎ+ 型のソース・ドレイン領域１４を形成する。次に、ソース・ドレイン領域１４中のヒ素イオンを活性化し結晶欠陥を回復させるため９００℃，３０分の熱処理を導入する。
【００１０】
以上の製造工程によって形成されるｎＭＯＳデバイスの動作について，以下に説明する。
【００１１】
かかる製造工程によって形成されるｎＭＯＳデバイスの構造では、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの反転電圧は、チャネル領域４，５における不純物濃度によって決定され、それぞれ０．５−０．６Ｖ，０．２−０．３Ｖ程度である。一般的に、第２ＭＯＳＦＥＴは電流駆動力が大きく高速化に適しているがオフ時のリーク電流が大きい一方、第１ＭＯＳＦＥＴは電流駆動力は小さいがオフリーク電流が小さく低消費電力化に適している。したがって、これら２種類のＭＯＳＦＥＴを回路構成で使い分けることにより、高速でかつ低消費電力のＬＳＩを構成することができる。
【００１２】
また、通常の従来の相補型ＭＯＳ（ＣＭＯＳ）デバイスは、基本的には、図３１（ａ）〜（ｃ）に示す製造工程によって形成されている。
【００１３】
まず、図３１（ａ）に示す工程で、ｎＭＯＳＦＥＴ形成領域Ｒｎにはｐ型基板領域２２ａ（本従来例では、ｐ型半導体基板２１と同じ不純物濃度の領域）を、ｐＭＯＳＦＥＴ形成領域Ｒｐにはｎ型基板領域２２ｂ（ｎウェル）をそれぞれ設け、ｐ型基板領域２２ａ−ｎ型基板領域２２ｂ間を分離する素子分離２３を設ける。次に、ｐ型半導体基板２１の上に、厚みが４〜８ｎｍのゲート酸化膜２４と、厚みが１００〜２００ｎｍのゲート電極３５とを形成する。
【００１４】
次に、図３１（ｂ）に示す工程で、ｎＭＯＳＦＥＴのゲート電極３５と、ｐ型基板領域２２ａ内のゲート電極３５の両側方に位置する領域３８とに砒素イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速エネルギーが３０〜６０ｋｅＶ、注入量が６〜８×１０15ｃｍ-2である。一方、ｐＭＯＳＦＥＴのゲート電極３５と、ｎ型基板領域２２ｂ内のゲート電極３５の両側方に位置する領域３９とにフッ化ホウ素イオン（ＢＦ2+）を注入する。注入条件は、例えば加速エネルギーが１０〜３０ｋｅＶ、注入量が３〜６×１０15ｃｍ-2である。
【００１５】
最後に，図３１（ｃ）に示す工程で、１０００℃，１０秒間の熱処理（ＲＴＡ）を行い不純物イオンを活性化する。この熱処理により、ｎＭＯＳＦＥＴ形成領域Ｒｎにおいては、ゲート電極３５を低抵抗化してｎ型ゲート電極３５ａとし、ｐ型基板領域２２ａ中にｎ型ソース・ドレイン領域３８ａを形成する一方、ｐＭＯＳＦＥＴ形成領域Ｒｐにおいては、ゲート電極３５を低抵抗化してｐ型ゲート電極３５ｂとし、ｎ型基板領域２２ｂ中にｐ型ソース・ドレイン領域３９ａを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記図３０（ａ）〜（ｄ）に示すようなＭＴ−ＭＯＳデバイス及びその製造方法では、以下に述べるような問題点がある。
【００１７】
１．通常のＭＯＳデバイスに比べて工程数が増加する。特に反転電圧を制御するために２種類のフォトマスクを要し、コストが増加する。
【００１８】
２．低反転電圧ＭＯＳＦＥＴのチャネル領域として機能するチャネル領域の不純物濃度が高反転電圧ＭＯＳＦＥＴのそれに比べて小さいため耐圧が劣化し、短チャネル効果が大きくなる。ここで、短チャネル効果とは、短チャネル領域で長チャネル領域に比較してＭＯＳＦＥＴの諸特性が劣化する現象のことであるが、例えば短チャネル領域での反転電圧が低下し、リーク電流が増大するという不具合がある。
【００１９】
また、上記図３１（ａ）〜（ｃ）に示すＭＯＳＦＥＴ及びその製造方法においては、以下のような問題があった。
【００２０】
３．ｎＭＯＳＦＥＴのドレイン領域３８ａにおいて、砒素イオンの注入によって形成される結晶欠陥のために、ジャンクションにおけるリーク電流が大きい。
【００２１】
４．ｎＭＯＳＦＥＴのドレイン領域３８ａにおいて、電界が比較的大きくＧＩＤＬ(Gate Induced Drain Leakage)電流が大きい。
【００２２】
５．ｎＭＯＳＦＥＴのドレイン領域３８ａにおいて、プロファイルが急峻なのでジャンクションの寄生容量が大きくなる。
【００２３】
６．ｎＭＯＳＦＥＴのドレイン領域３８ａ付近の電界が大きく、キャリアがインパクトイオン化を起こしやすい。そのために、ＭＯＳＦＥＴのドレイン電流が減少したり、ＭＯＳＦＥＴのしきい値が変動するなどの経時劣化が大きい。つまり、信頼性が低い。
【００２４】
また、ＣＭＯＳデバイスおいては、さらに下記の問題７，８が生じる。
【００２５】
７．砒素の拡散係数とホウ素の拡散係数の差によって、ｐ型ＭＯＳＦＥＴの実効チャネル長がｎＭＯＳＦＥＴの実効チャネル長よりも短くなり過ぎ、性能面で両トランジスタのバランスが悪化する。
【００２６】
８．ｎＭＯＳＦＥＴのゲート電極３５ａの空乏化とｐＭＯＳＦＥゲート電極３５ｂのホウ素イオンの突き抜けを同時に抑制できない。つまり、ＲＴＡのような短時間の熱処理（例えば１０００℃，１０秒）を行うと、ｎＭＯＳＦＥＴのゲート電極３５ａ中の砒素イオンの活性化が不十分で空乏化を起こし、駆動力が低下する虞れがある。その一方、長時間の熱処理（例えば９００℃，３０分）を行うと、ｐＭＯＳＦＥＴのゲート電極３５ｂ中のホウ素イオンがチャネル領域に拡散しデバイスの特性を劣化させる虞れがある。
【００２７】
本発明の第１の目的は、同一の半導体基板上に高反転電圧ＦＥＴと低反転電圧ＦＥＴという２種類のＭＯＳＦＥＴを搭載しながら、低反転電圧ＭＯＳＦＥＴにおいても短チャネル領域における特性が良好で、かつ工程数の増大を招くことのない構造を有する半導体装置及びその製造方法を提供することにある。すなわち、上記問題点１〜２を解消することにある。
【００２８】
本発明の第２の目的は、不純物イオンをゲート電極とソース・ドレイン領域とに同時に注入して形成されるＭＩＳ型トランジスタにおいて、寄生容量の低減による動作速度の向上、リーク電流の低減及び信頼性の向上を図ることにある。すなわち、上記問題点３〜８を解消することにある。
【課題を解決するための手段】
【００２９】
本発明に係る半導体装置の製造方法は、請求項２７に記載されているように、半導体基板に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、上記各ＭＩＳＦＥＴ形成領域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型不純物を含む基板領域を形成する第１の工程と、上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさらに第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型不純物を含むチャネル領域を形成する第２の工程と、上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜を形成する第３の工程と、上記ゲート絶縁膜上にゲート電極を形成する第４の工程と、上記各ゲート電極をマスクとして低濃度の第１導電型不純物イオンを上記半導体基板内に注入して、ポケット領域を形成する第５の工程と、上記各ゲート電極をマスクとして低濃度の第２導電型不純物イオンを上記半導体基板内に注入して、上記ポケット領域に囲まれる領域にＬＤＤ領域を形成する第６の工程と、上記ゲート電極の各側面上に絶縁体サイドウォールを形成する第７の工程と、上記ゲート電極と上記各絶縁体サイドウォールをマスクとして高濃度の第２導電型不純物のイオンを半導体基板内に注入して、ソース・ドレイン領域を形成する第８の工程とを備えている。
【００３０】
この方法により、上記第１の半導体装置であるＭＴ−デバイスが得られる。その際、従来のＭＴ−ＭＯＳデバイスの製造方法では反転電圧の制御のために２枚のフォトマスクを必要とするのに対し、この方法では同工程におけるフォトマスクが１枚で済むので、製造工程が簡略化され製造コストも低減する。
【発明を実施するための最良の形態】
【００３１】
以下の各実施形態では、ゲート絶縁膜が酸化膜である代表的な場合、つまりＭＯＳＦＥＴを有する半導体装置についての実施形態を説明するが、本発明はＭＯＳＦＥＴに限定されるものではなく、ゲート絶縁膜が酸窒化膜や窒化膜などについても適用できるものである。
【００３２】
（第１の実施形態）
以下、第１の実施形態について、図１，図２及び図３（ａ）〜（ｄ）を参照しながら説明する。
【００３３】
図１は、第１の実施形態に係るＭＴ−ｎＭＯＳデバイスの断面図である。図１に示すように、ｐ型不純物がドープされたシリコン単結晶からなる半導体基板１の表面付近の領域は、酸化膜からなる素子分離３により、多数の活性領域に区画されている。各活性領域には、高反転電圧型の第１ｎＭＯＳＦＥＴを形成するための第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低反転電圧型の第２ｎＭＯＳＦＥＴを形成するための第２ｎＭＯＳＦＥＴ形成領域Ｒn2とが設けられている。第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2には、シリコン酸化膜からなるゲート絶縁膜７と、該ゲート絶縁膜７の上に設けられたポリシリコン膜からなるゲート電極８と、該ゲート電極８の各側面上に形成されたシリコン酸化膜からなる絶縁体サイドウォール１３とが設けられている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1においては、ゲート電極８の下方に、半導体基板１内の不純物濃度よりも高濃度のＶＴ制御用ｐ型不純物が注入されてチャネル領域４が形成されている。また、各活性領域及び素子分離の下方の領域が基板領域１ａとなっており、第２ｎＭＯＳＦＥＴ形成領域Ｒn2においては、ゲート絶縁膜７の直下方の基板領域１ａがチャネル領域として機能する。
【００３４】
そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2において、半導体基板１内のゲート電極８の両側に位置する領域には、各々１対の、高濃度のｎ型不純物を注入して形成されるｎ+ 型のソース・ドレイン領域１４と、チャネル領域−各ソース・ドレイン領域１４間に形成され低濃度ｎ型不純物を含むｎ- 型のＬＤＤ領域１１と、ＬＤＤ領域１１及びソース・ドレイン領域１４を囲むように形成されパンチスルーストッパとなるｐ型のポケット領域９とが形成されている。以上のように、第１ｎＭＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳＦＥＴは、チャネル領域４における不純物濃度が高いために反転電圧が高くなり、第２ｎＭＯＳＦＥＴ形成領域Ｒn2に形成されるＭＯＳＦＥＴはチャネル領域となる半導体基板１における不純物濃度が低いので、反転電圧が低くなる。
【００３５】
なお、図１に示す構造において、本実施形態では第２ｎＭＯＳＦＥＴのチャネル領域を半導体基板１自体つまり基板領域１ａで構成したが、ｐ型ウエルにより構成してもよい。そして、本実施形態では、第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2における基板領域１ａは共通の領域となっているが、第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2の基板領域が互いに不純物濃度が異なる領域となるように仕切られていてもよい。
【００３６】
したがって、本実施形態に係るＭＴ−ｎＭＯＳデバイスの構造では、第ｎ１ＭＯＳＦＥＴの反転電圧はチャネル領域４とポケット領域９におけるｐ型不純物の濃度により決定され、第２ｎＭＯＳＦＥＴの反転電圧はチャネル領域となる基板領域１ａとポケット領域９におけるｐ型不純物の濃度により決定される。その場合、ポケット領域９を設けたｎＭＯＳＦＥＴにおいては、チャネル領域の不純物濃度を通常のｎＭＯＳＦＥＴより低くしても、ポケット領域９の存在によりパンチスルーや短チャネル効果を抑制できるので、不具合は生じない。そして、チャネル領域の不純物濃度を低くすることにより、ゲート絶縁膜７直下の空乏層の延びが大きくなり、空乏層容量が小さくなる。したがって、サブスレッショルド特性が良好となり、リーク電流を低減することができる。この効果は第２ｎＭＯＳＦＥＴにおいてより顕著である。
【００３７】
図２は、図１の構造を有するＭＴ−ｎＭＯＳデバイスの基板領域１ａに基板バイアス−２Ｖを印加した状態を示す断面図である。なお、ＭＴ−ｐＭＯＳデバイスの場合には、正の基板バイアス（例えば２Ｖ程度）を印加する。一般に、負の基板バイアスをｎＭＯＳＦＥＴに印加するか、あるいは正の基板バイアスをｐＭＯＳＦＥＴに印加すると、反転電圧は増大する。そして、基板バイアスの増大に対する反転電圧の増大率を示す比例定数は、基板効果定数と呼ばれる。この基板効果定数はＭＯＳＦＥＴのチャネル領域の不純物濃度にほぼ比例するので、本実施形態では、第１ｎＭＯＳＦＥＴの方が第２ｎＭＯＳＦＥＴよりも基板効果定数が大きい。つまり、同じ基板バイアスをかけたときは第１ｎＭＯＳＦＥＴの方が反転電圧が大きく正の方向にシフトする。これは基板バイアスをかけることにより第１ｎＭＯＳＦＥＴと第２ｎＭＯＳＦＥＴとの反転電圧の差がさらに大きくなることを意味し、ＭＴ−ＭＯＳデバイスの利点である高速性、低消費電力性などの特性がさらに向上する。
【００３８】
加えて、基板バイアスをかけると外部からの雑音に強くなり、メモリーなどの信頼性向上する。
【００３９】
特に、本実施形態のごとく、第２ｎＭＯＳＦＥＴのチャネル領域を半導体基板１の基板領域１ａ（又はウエル）で構成した場合、従来の図３０に示すＭＴ−ｎＭＯＳデバイスの構造に比べ、基板効果定数が極めて小さいという著効が得られる。例えば、従来のＭＴ−ｎＭＯＳデバイスの構造においては、基板バイアス−２Ｖを印加したときの反転電圧の増大量は、第１ｎＭＯＳＦＥＴで０．３Ｖ，第２ｎＭＯＳＦＥＴで０．２Ｖ程度である。それに対し、本実施形態に係るＭＴ−ｎＭＯＳデバイスの構造においては、第１ｎＭＯＳＦＥＴの反転電圧の増大量を０．２Ｖとすると、第２ｎＭＯＳＦＥＴの反転電圧の増大量は０．０３Ｖ程度である。つまり、第２ｎＭＯＳＦＥＴの反転電圧値はほとんど増大しないので、基板バイアスを印加することにより、第１ｎＭＯＳＦＥとの反転電圧との差の拡大率が著しく大きくなることがわかる。
【００４０】
次に、本実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程について、図３（ａ）−（ｄ）を参照しながら説明する。
【００４１】
まず、図３（ａ）に示す工程で、第２ｎＭＯＳＦＥＴのしきい値制御レベル濃度のｐ型不純物がドープされたシリコン単結晶で構成される半導体基板１の基板領域１ａ上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、この素子分離３により、第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とを区画する。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1を開口したレジスト膜１６ｃを通常のフォトリソグラフィー工程により形成し、このレジスト膜１６ｃをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素イオン（Ｂ+ ）を注入する。これにより、第１ｎＭＯＳＦＥＴのチャネル領域４が形成される。このときのイオン注入の条件は、２０−６０ＫｅＶ，２−４×１０12ｃｍ-2である。
【００４２】
次に、図３（ｂ）に示す工程で、基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７をパターニングする。次に、このゲート電極８をマスクとしてホウ素イオン（Ｂ+ ）（ただし、ＢＦ2+でもよく、以下においても同様である）を、２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９を形成する。
【００４３】
次に、図３（ｃ）に示す工程で、ゲート電極８をマスクとして燐イオン（Ｐ+）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤＤ領域１１を形成する。
【００４４】
次に、図３（ｄ）に示す工程で、ゲート電極８の各側面上にサイドウォール１３を形成し、ゲート電極８とそのサイドウォール１３をマスクとしてヒ素イオンを４０ＫｅＶで４−６Ｘ１０14ｃｍ-2の条件で注入しソース・ドレイン領域１４を形成する。
【００４５】
以上の製造工程によって、図１に示す構造を有するＭＴ−ｎＭＯＳデバイスが容易に形成されることがわかる。特に、図３（ａ）−（ｄ）に示す製造工程において、ｎＭＯＳＦＥＴの反転電圧制御のための不純物イオンの注入に際しフォトマスクが１枚で済む。したがって、反転電圧制御のための不純物イオン注入に際し２枚のフォトマスク１６ａ，１６ｂを必要とする従来の方法（図３０（ａ），（ｂ）参照）と比較して、工程が簡略化でき製造コストの低減を図ることができるという利点がある。
【００４６】
（第２の実施形態）
次に、第２の実施形態に係るＭＴ−ｎＭＯＳデバイスについて、図４を参照しながら説明する。
【００４７】
図４に示すように、本実施形態においても、上記第１の実施形態に係るＭＴ−ｎＭＯＳデバイスと同様に、ｐ型不純物がドープされた半導体基板１の表面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1には第１ｎＭＯＳＦＥＴが形成され、第２ｎＭＯＳＦＥＴ形成領域Ｒn2には第２ｎＭＯＳＦＥＴが形成されている。ここで、本実施形態では、第１ｎＭＯＳＦＥＴの構造は上記第１の実施形態と同じであって、ゲート絶縁膜７，ゲート電極８，サイドウォール１３，チャネル領域４，ソース・ドレイン領域１４，ＬＤＤ領域１１及びポケット領域９が設けられている。しかし、第２ｎＭＯＳＦＥＴにおいて、ゲート絶縁膜７，ゲート電極８，サイドウォール１３，ソース・ドレイン領域１４及びＬＤＤ領域１１は設けられているものの、ポケット領域は設けられていない。そして、第２ｎＭＯＳＦＥＴのゲート絶縁膜７の直下方には、半導体基板１内にｐ型不純物を注入してなるチャネル領域５が形成されている。つまり、本実施形態では、第１，第２ｎＭＯＳＦＥＴ双方において、基板領域１ａ上にチャネル領域４、５がそれぞれ形成されていて、両者における不純物濃度は同じである。また、ポケット領域は第１ｎＭＯＳＦＥＴにのみ設けられている。
【００４８】
本実施形態に係るＭＴ−ｎＭＯＳデバイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領域４とポケット領域９の不純物濃度により決定され、第２ｎＭＯＳＦＥＴの反転電圧はチャネル領域５の不純物濃度により決定される。この場合、第１ｎＭＯＳＦＥＴは、ポケット領域９を備えていることから、チャネル領域における不純物濃度を低くできるので、第１の実施形態と同様に、ゲート空乏層容量が小さく、サブスレッショルド特性が優れているという特徴を有する。一方、第２ｎＭＯＳＦＥＴは通常のｎＭＯＳＦＥＴとほぼ同じ構成を有しているが、ゲート長が比較的大きい約０．５μｍの領域ではこのような構造でも十分な特性が得られる。特に、本実施形態のような構造と長いチャネル領域（ゲート長）とを有するｎＭＯＳＦＥＴは、製造工程における特性のバラツキが少ないので、設計の容易化が図れる利点がある。
【００４９】
なお、本実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程については詳細な説明及び図示を省略するが、図３０（ａ）−（ｄ）に示す従来のＭＴ−ｎＭＯＳデバイスの製造工程において、第１ｎＭＯＳＦＥＴと第２ｎＭＯＳＦＥＴに対してチャネル領域の形成のためのイオン注入をマスクを用いずに同時に行うことができるので、従来の製造方法に比べて工程数を低減することができる。ただし、第１ｎＭＯＳＦＥＴ形成領域Ｒn1におけるポケット領域９を形成するための工程は別途必要である。
【００５０】
（第３の実施形態）
次に、第３の実施形態に係るＭＴ−ＣＭＯＳデバイスについて、図５，図６及び図７（ａ）−（ｄ）を参照しながら説明する。
【００５１】
図５に示すように、本実施形態では、半導体基板内に、ｐ型不純物を含むｐ型ウエル２ａと、ｎ型不純物を含むｎ型ウエル２ｂが形成されている。そして、ｐ型ウエル２ａの表面付近の領域がｎＭＯＳＦＥＴを形成するためのｎＭＯＳＦＥＴ形成領域Ｒn であり、ｎ型ウエル２ｂの表面付近の領域がｐＭＯＳＦＥＴを形成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。さらに、素子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒp は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とに区画されている。上記第１，第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成される第１，第２ｎＭＯＳＦＥＴの構造は、上記第１の実施形態における図１に示す構造と同じである。また、第１，第２ｐＭＯＳＦＥＴの構造は、それぞれ第１の実施形態における第１，第２ｎＭＯＳＦＥＴの構造において、不純物の導電型を逆にしただけである。すなわち、第１ｐＭＯＳＦＥＴは、ゲート電極８と、ゲート絶縁膜７と、サイドウォール１３と、ｎ型のチャネル領域６と、ｐ+ 型のソース・ドレイン領域１５と、ｐ- 型のＬＤＤ領域１２と、ｎ型のポケット領域１０とを備えている。一方、第２ｐＭＯＳＦＥＴにおいては、第１の実施形態における基板領域１ａに相当するｎ型ウエル２ｂがゲート電極８の下方領域でチャネル領域として機能する。
【００５２】
本実施形態に係るＭＴ−ＣＭＯＳデバイスのうちＭＴ−ｎＭＯＳデバイスの構造により、上記第１の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴの反転電圧はチャネル領域６とポケット領域１０のｎ型不純物の濃度により決まり、第２ｐＭＯＳＦＥＴの反転電圧はｎ型ウエル２ｂとポケット領域１０のｎ型不純物の濃度により決定される。したがって、上記第１の実施形態と同様に、サブスレッショルド特性が良好でリーク電流を低減し得ることになる。
【００５３】
また、図６は、本実施形態に係るＭＴ−ｎＭＯＳデバイスのｐ型ウエル２ａに基板バイアス−２Ｖを、ＭＴ−ｐＭＯＳデバイスのｎ型ウエル２ｂに基板バイアス２Ｖをそれぞれ印加した状態を示す。このように、ＭＴ−ＣＭＯＳデバイスの場合、ＭＴ−ｎＭＯＳデバイスのｐ型ウエル２ａには負のバイアスを、ＭＴ−ｐＭＯＳデバイスのｎ型ウエル２ｂには正のバイアスを印加することにより、いずれにおいても、各第１，第２ＭＯＳＦＥＴ相互間の反転電圧の差が大きくなり、ＭＴ−ＣＭＯＳデバイス構造を採用したことによる効果が大きくなる。また、外部からのノイズに強くなり、メモリーなどの信頼性が高くなる。
【００５４】
しかも、ｐ型ウエル２ａとｎ型ウエル２ｂとがそれぞれ第２ｎＭＯＳＦＥＴと第２ｐＭＯＳＦＥＴのチャネル領域としても機能するので、上記第１の実施形態において説明したと同様に、第１，第２ＭＯＳＦＥＴ間の基板効果定数の差が顕著となり、極めて優れた特性を有するＭＴ−ＣＭＯＳデバイスを構成することができるのである。
【００５５】
次に、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図７（ａ）−（ｄ）を参照しながら説明する。
【００５６】
まず、図７（ａ）に示す工程で、単結晶シリコンで構成される半導体基板上に、ｐ型ウエル２ａとｎ型ウエル２ｂとを形成し、厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、通常のフォトリソグラフィー工程により、第１ｎＭＯＳＦＥＴ形成領域Ｒn1のみを開口して他の領域Ｒn2, Ｒp2，Ｒp1を覆うレジスト膜１６ｄを形成し，このレジスト膜１６ｄをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素イオン（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネル領域４を形成する。不純物イオンの注入条件は、２０−６０ＫｅＶ，２−４×１０12ｃｍ-2である。
【００５７】
次に、図７（ｂ）に示す工程で、通常のフォトリソグラフィー工程により、第１ｐＭＯＳＦＥＴ形成領域Ｒp1のみを開口したレジスト膜１６ｅを形成し、このレジスト膜１６ｅをマスクとして、第１ｐＭＯＳＦＥＴ形成領域Ｒp1に燐イオン（Ｐ+ ）を注入し、第１ｐＭＯＳＦＥＴのチャネル領域６を形成する。このときのイオン注入条件は、３０−８０ＫｅＶ，２−４×１０12ｃｍ-2である。
【００５８】
次に、図７（ｃ）に示す工程で、厚みが８−１２ｎｍのシリコン酸化膜を形成し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のリソグラフィー工程、エッチング工程により、ゲート絶縁膜７及びゲート電極８をパターニングする。次に、ｐＭＯＳＦＥＴ形成領域Ｒp の上を覆うレジスト膜と（図示せず）このゲート電極８とをマスクとして、ｎＭＯＳＦＥＴ形成Ｒnにホウ素イオン（Ｂ+ 又はＢF2+ ）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、ｐ型のポケット領域９を形成する。次に、ｎＭＯＳＦＥＴ形成領域Ｒn の上を覆うレジスト膜（図示せず）とゲート電極８とをマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、ｎ型のポケット領域１０を形成する。
【００５９】
次に、図７（ｄ）に示す工程で、ｎＭＯＳＦＥＴ形成領域Ｒn の上を開口したレジスト膜（図示せず）及びゲート電極８をマスクとしてｎＭＯＳＦＥＴ形成領域Ｒn に燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのＬＤＤ領域１１を形成する。さらに、ｐＭＯＳＦＥＴ形成領域Ｒp の上を開口したレジスト膜（図示せず）及びゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのＬＤＤ領域１２を形成する。ただし、この工程は、上記ポケット領域９，１０の形成に用いたレジスト膜と同じレジスト膜を用い、不純物の導電型を変えることで、各領域Ｒn，Ｒp において、ポケット領域９，１０の形成と連続的に行われる。
【００６０】
次に、ゲート電極８の各側面上にサイドウォール１３を形成した後、各領域Ｒn 又はＲp を開口したレジスト膜（図示せず），ゲート電極８及びサイドウォール１３をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒn にはヒ素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入し、ｐＭＯＳＦＥＴ形成領域Ｒp にはホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ，各ｐＭＯＳＦＥＴの各ソース・ドレイン領域１４，１５を形成する。
【００６１】
以上の工程によって、上記図５に示すＭＴ−ＣＭＯＳデバイスの構造が容易に得られる。特に、本実施形態の製造方法では、図７（ａ），（ｂ）に示す工程で、反転電圧制御のためのフォトマスクが２枚で済む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成する必要があることが容易に理解される。したがって、本実施形態に係る半導体装置の製造方法では、従来の方法と比較して２回のフォトマスク形成工程を削減でき、工程が簡略化できる。
【００６２】
（第４の実施形態）
次に、第４の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図８（ａ）−（ｃ）を参照しながら説明する。
【００６３】
本実施形態においても、製造工程の途中までは上記第３の実施形態で説明した図７（ａ），（ｂ）と同様の工程を行う。この工程については、図示及び説明を省略する。
【００６４】
そして、図８（ａ）に示す工程で、ｐＭＯＳＦＥＴ形成領域Ｒp を覆うレジスト膜１６ｆを形成し、このレジスト膜１６ｆとゲート電極８とをマスクとしてｎＭＯＳＦＥＴ形成領域Ｒn にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのポケット領域９を形成する。
【００６５】
次に、図８（ｂ）に示す工程で、各ゲート電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1に燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，０．５−２×１０13ｃｍ-2の条件で注入し、第１，第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にはＬＤＤ領域１１を、第１，第２ｐＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にはポケット領域１０を同時に形成する。
【００６６】
次に、図８（ｃ）に示す工程で、上記第３の実施形態における図７（ｄ）に示す工程と同じ工程を行って、ゲート電極８の側面上のサイドウォール１３と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン領域１５とを形成する。ただし、ソース・ドレイン領域の形成時の条件は、上記第３の実施形態と同様である。
【００６７】
以上の工程に形成されたＭＴ−ＣＭＯＳデバイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領域４とポケット領域９との不純物濃度で決定され、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２ａとポケット領域９との不純物濃度で決定され、第１ｐＭＯＳＦＥＴの反転電圧はチャネル領域６とポケット領域１０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴの反転電圧はｎ型ウエル２ｂとポケット領域１０との不純物濃度で決定される。すなわち、相異なる反転電圧を有する２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデバイスとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭＯＳデバイスが構成される。
【００６８】
本実施形態の製造工程では、反転電圧制御のためのフォトマスクが２枚で済む点は上記第３の実施形態と同様である。加えて、本実施形態の製造工程では、ｎＭＯＳＦＥＴのＬＤＤ領域１１と、ｐＭＯＳＦＥＴのポケット領域１０とを自己整合的に同時に形成するので、他方の領域を覆うフォトマスク（レジスト膜）が不要となり、上記第３実施形態における図７（ｃ）に示す工程に比べ、さらに２枚のフォトマスクを省略でき、工程が簡略化できる。
【００６９】
また、本実施形態におけるＭＴ−ＣＭＯＳデバイスでは、第１，第２ｐＭＯＳＦＥＴは、ＬＤＤ構造とならずシングルドレイン構造になるが、通常、ｐＭＯＳＦＥＴはドレイン近傍の電界強度がｎＭＯＳＦＥＴより低く、ホットキャリアの発生確率が低いので信頼性が低下する虞れはない。そして、本実施形態におけるＭＴ−ＣＭＯＳデバイスにおいても、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方が、相異なる反転電圧を有する第１，第２ｎＭＯＳＦＥＴと、第１，第２ｐＭＯＳＦＥＴとを備えているので、上記第３の実施形態と同様の効果を発揮することができる。
【００７０】
（第５の実施形態）
次に、第５の実施形態に係るＭＴ−ＣＭＯＳデバイスについて、図９（ａ）−（ｃ）を参照しながら説明する。
【００７１】
本実施形態においても、製造工程の途中までは上記第３の実施形態で説明した図７（ａ），（ｂ）と同様の工程を行う。この工程については、図示及び説明を省略する。
【００７２】
そして、図９（ａ）に示す工程で、ｎＭＯＳＦＥＴ形成領域Ｒn を覆うレジスト膜１６ｇを形成し、このレジスト膜１６ｇとゲート電極８とをマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのポケット領域１０を形成する。
【００７３】
次に、図９（ｂ）に示す工程で、各ゲート電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、第１，第１ｐＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にはＬＤＤ領域１２を、第１，第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にはポケット領域９を同時に形成する。
【００７４】
次に、図９（ｃ）に示す工程で、上記第３の実施形態における図７（ｄ）に示す工程と同じ処理を行って、ゲート電極８の側面上のサイドウォール１３と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン領域１５とを形成する。ただし、ソース・ドレイン領域の形成時のイオン注入等の条件は、上記第３の実施形態と同様である。
【００７５】
以上の工程によって形成されたＭＴ−ＣＭＯＳデバイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領域４とポケット領域９との不純物濃度で決定され、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２ａとポケット領域９との不純物濃度で決定され、第１ｐＭＯＳＦＥＴの反転電圧はチャネル領域６とポケット領域１０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴの反転電圧はｎ型ウエル２ｂとポケット領域１０との不純物濃度で決定される。すなわち、相異なる反転電圧を有する２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデバイスとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭＯＳデバイスが構成される。
【００７６】
本実施形態の製造工程では、反転電圧制御のためのフォトマスクが２枚で済む点は上記第３の実施形態と同様である。加えて、本実施形態の製造工程では、ｐＭＯＳＦＥＴのＬＤＤ領域１２と、ｎＭＯＳＦＥＴのポケット領域９とを自己整合的に同時に形成するので、他方の領域を覆うフォトマスク（レジスト膜）が不要となり、上記第３実施形態における図７（ｃ）に示す工程に比べ、さらに２枚のフォトマスクを省略でき、工程が簡略化できる。
【００７７】
また、本実施形態におけるＭＴ−ＣＭＯＳデバイスでは、第１，第２ｎＭＯＳＦＥＴは、ＬＤＤ構造とならずシングルドレイン構造になるが、ソース・ドレイン領域１４を形成するための不純物イオンとして燐イオンを用いており、砒素イオンを用いた場合と比較してドレイン近傍の電界強度が低くホットキャリアの発生確率が低いので信頼性が悪化する虞れはない。そして、本実施形態におけるＭＴ−ＣＭＯＳデバイスにおいても、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方が、相異なる反転電圧を有する第１，第２ｎＭＯＳＦＥＴと、相異なる反転電圧を有する第１，第２ｐＭＯＳＦＥＴとを備えているので、上記第３の実施形態と同様の効果を発揮することができる。
【００７８】
なお、最少ゲート長と電源電圧によっては砒素をもちいたシングルドレイン構造を採用できる場合も考えられる。
【００７９】
（第６の実施形態）
次に、第６の実施形態に係るＭＴ−ｎＭＯＳデバイスについて、図１０（ａ）−（ｃ）を参照しながら説明する。
【００８０】
本実施形態においては、図１０（ａ）に示す工程までに上記第１の実施形態で説明した図３（ａ）と同様の工程を行う。この工程については、図示及び説明を省略する。
【００８１】
そして、図１０（ａ）に示す工程で、半導体基板１の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７をパターニングする。次に、このゲート電極８の側面上にサイドウォール１３を形成した後、ゲート電極８とサイドウォール１３をマスクとして砒素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件で注入し、ｎ+ 型のソース・ドレイン領域１４を形成する。さらに、チタン膜を５０ｎｍ程度の厚みで堆積した後、熱処理を行って、チタンとソース・ドレイン領域１４及びゲート電極８を構成するシリコンとを反応させ、ゲート電極８とソース・ドレイン領域１４との表面上に厚みが約１００ｎｍのチタンシリサイド膜１７ａ，１７ｂをそれぞれ形成する。その後、サイドウォール１３を選択的エッチングにより除去する。
【００８２】
次に、図１０（ｂ）に示す工程で、各チタンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2 イオン（ＢＦ2+）を１００−１５０ＫｅＶ，２−８×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのサイドウォール１３が除去された領域の下方にｐ型のポケット領域９を形成する。
【００８３】
次に、図１０（ｃ）に示す工程で、各チタンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、ポケット領域９で囲まれるｎ- 型のＬＤＤ領域１１を形成する。
【００８４】
以上の製造工程では、上記第１の実施形態と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎＭＯＳＦＥＴの反転電圧制御のために必要なフォトマスクが１枚で済み、従来の方法と比較して工程が簡略化できる。
【００８５】
また、本実施形態の製造工程で形成されるＭＴ−ｎＭＯＳＦＥＴにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領域４とポケット領域９のｐ型不純物濃度により決定され、第２ｎＭＯＳＦＥＴの反転電圧は基板領域１ａとポケット領域９のｐ型不純物濃度により決定される。したがって、上記第１の実施形態で説明したと同様に、サブスレッショルド特性が良好でリーク電流を低減できるという効果を発揮することができる。この効果は第２ｎＭＯＳＦＥＴにおいてより顕著である。また、ポケット領域９によりパンチスルーや短チャネル効果を抑制できる。
【００８６】
さらに、本実施形態では、ポケット領域９をゲート電極８とソース・ドレイン領域１４上のチタンシリサイド膜１７ａ，１７ｂをマスクとして用いるイオン注入により形成するので、ポケット領域９が極めて局所的に形成される。つまり、図１０（ｃ）に示す構造では、第１実施形態における図１に示す構造と比較して、ポケット領域９がソース・ドレイン領域１４の下方にまで延びていない。そのために、ソース・ドレイン領域１４と基板領域１ａとの間にｐｎジャンクションが形成されることになり、ソース・ドレイン領域１４とポケット領域９との間にｐｎジャンクションが形成される第１の実施形態等に比べ、ｐｎジャンクションのｐ側領域の不純物濃度を小さくできるため、寄生容量の低減を図ることができる。通常、ＭＴ−ＭＯＳデバイスは、１．０−２．０Ｖの低い電源電圧で動作させるため、ｐｎジャンクションの空乏層の伸びが小さく寄生容量が大きくなるという不利な点を有するが、本実施形態では、上述のごとく寄生容量を低減し得るので、その効果は極めて大きく、高速で動作しかつ消費電力が非常に少ないＬＳＩを実現できる。
【００８７】
（第１〜第６の実施形態に関する変形形態）
上記第１，第２の実施形態で説明したＭＴ−ｎＭＯＳデバイスの構造は、ＭＴ−ｐＭＯＳデバイスについても、同様に適用することができ、同様の効果を発揮することができる。
【００８８】
また、第２の実施形態の構造を有する第１，第２ｎＭＯＳＦＥＴと、この第１，第２ｎＭＯＳＦＥＴの不純物の導電型のみを逆にした構造を有する第１，第２ｐＭＯＳＦＥＴとを設けて、ＭＴ−ＣＭＯＳデバイスを構成してもよい。
【００８９】
さらに、上記第６の実施形態では、第１の実施形態の図１に示すような第２ｎＭＯＳＦＥＴでは基板領域１ａがチャネル領域として機能するＭＴ−ｎＭＯＳデバイスについて説明したが、第６の実施形態において、第２ｎＭＯＳＦＥＴに、第１ｎＭＯＳＦＥＴのチャネル領域４における不純物濃度よりも不純物濃度の低いチャネル領域を設けてもよい。
【００９０】
（第７の実施形態）
以下、第７の実施形態について、図１１，図１２及び図１３（ａ）〜（ｄ）を参照しながら説明する。
【００９１】
図１１は、第７の実施形態に係るＭＴ−ｎＭＯＳデバイスの断面図である。図１１に示すように、ｐ型不純物がドープされたシリコン単結晶からなる半導体基板１の表面付近の領域は、シリコン酸化膜からなる素子分離３により、多数の活性領域に区画されている。各活性領域には、高反転電圧型の第１ｎＭＯＳＦＥＴを形成するための第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低反転電圧型の第２ｎＭＯＳＦＥＴを形成するための第２ｎＭＯＳＦＥＴ形成領域Ｒn2とが設けられている。第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2において、シリコン酸化膜からなるゲート絶縁膜７と、該ゲート絶縁膜７の上に設けられたポリシリコン膜からなるゲート電極８と、該ゲート電極８の各側面上に形成されたシリコン酸化膜からなるサイドウォール１３とが設けられている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1及び第２ｎＭＯＳＦＥＴ形成領域Ｒn2の双方において、ゲート絶縁膜７の直下方の基板領域１ａがチャネル領域として機能する。
【００９２】
そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2において、半導体基板１内のゲート電極８の両側方に位置する領域に形成され高濃度のｎ型不純物を含むｎ+ 型のソース・ドレイン領域１４と、チャネル領域と各ソース・ドレイン領域１４との間に形成され低濃度のｎ型不純物を含むｎ- 型のＬＤＤ領域１１と、ＬＤＤ領域１１及びソース・ドレイン領域１４を取り囲むように形成されｐ型の不純物を含むパンチスルーストッパとなるｐ型のポケット領域９ａ，９ｂとが設けられている。
【００９３】
図１２（ａ），（ｂ）は、上記第１，第２ｎＭＯＳＦＥＴにおける互いに逆導電型の２種類の不純物で相殺される分を除いた実効的な不純物の濃度の分布、つまりキャリアの濃度分布を示す。実線は本実施形態では第１導電型キャリアとなるｎ型キャリアの濃度分布を、破線は第２導電型キャリアであるｐ型キャリアの濃度分布をそれぞれ示す。また、図１２（ａ），（ｂ）では、各ｎＭＯＳＦＥＴのチャネル方向を横軸にとっている。図１２（ａ），（ｂ）からわかるように、各ｎＭＯＳＦＥＴを比較すると、ＬＤＤ領域１１及びソース・ドレイン領域１４におけるｎ型キャリアの濃度は同じである。しかし、第１ｎＭＯＳＦＥＴのポケット領域９ａにおけるｐ型キャリアの濃度ｐ1 は、第２ｎＭＯＳＦＥＴのポケット領域９ｂにおけるｐ型キャリアの濃度ｐ2 よりも高い。その結果、第１ｎＭＯＳＦＥＴの反転電圧（しきい値電圧）は第２ｎＭＯＳＦＥＴの反転電圧よりも高くなっている。そのため、従来の２種類の反転電圧を有するＭＯＳＦＥＴを搭載したＭＴ−ＭＯＳデバイスと同様に、動作速度が高いかつ消費電力の小さいＭＴ−ＭＯＳデバイスを得ることができる。
【００９４】
加えて、本実施形態では、反転電圧の異なる２種類のｎＭＯＳＦＥＴを同じ半導体基板１上に搭載するために、ポケット領域９ａ，９ｂにおける不純物濃度を制御することにより、以下の利点が得られる。すなわち、ソース・ドレイン領域（本実施形態ではＬＤＤ領域１１）とチャネル領域との間にポケット領域を設けたトランジスタは、パンチスルーや短チャネル効果を抑制できる。このため、従来の半導体装置のごとく各ＭＯＳＦＥＴのチャネル領域に２種類の濃度でしきい値制御用の不純物イオンの注入を行なうものに比べ、微細化に有利な構造となる。また、いずれのｎＭＯＳＦＥＴにおいてもポケット領域９ａ又は９ｂが形成されているので、チャネル領域として機能する基板領域１ａの不純物濃度を低くしても、パンチスルーや短チャネル効果を十分抑制できる。このように、チャネル領域における不純物濃度を通常のＭＯＳＦＥＴより低くできるので、ゲート空乏層容量が小さくなり、サブスレッショルド特性が良好でリーク電流が小さいという効果が得られる。
【００９５】
特に、本実施形態においては、第１の実施形態等とは異なり、第１，第２ｎＭＯＳＦＥＴの双方についてもチャネル領域にしきい値制御用不純物の注入を行なわずに基板領域１ａをそのままチャネル領域として利用している結果、チャネル領域の不純物濃度が極めて低くなることになり、上述の効果を顕著に発揮することができる。
【００９６】
次に、本実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程について、図１３（ａ）−（ｄ）を参照しながら説明する。
【００９７】
まず、図１３（ａ）に示す工程で、ｐ型不純物がドープされたシリコン単結晶で構成される半導体基板１上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、この素子分離３により、第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とを区画する。そして、基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７を形成する。さらに、このゲート電極８をマスクとして燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤＤ領域１１を形成する。
【００９８】
次に、図１３（ｂ）に示す工程で、ゲート電極８をマスクとして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９ａ，９ｂを形成する。
【００９９】
次に、図１３（ｃ）に示す工程で、第２ｎＭＯＳＦＥＴ形成領域Ｐn2を覆い第１ｎＭＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１６ｈを形成した後、このレジスト膜１６ｈとゲート電極８とをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2の条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９ａの不純物濃度つまりキャリアの濃度のみを濃くする。
【０１００】
次に、図１３（ｄ）に示す工程で、ゲート電極８の各側面上にサイドウォール１３を形成し、ゲート電極８とそのサイドウォール１３をマスクとしてヒ素イオンを４０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入しソース・ドレイン領域１４を形成する。
【０１０１】
以上の製造工程によって、図１１に示す構造を有するＭＴ−ｎＭＯＳデバイスが容易に形成されることがわかる。特に、図１３（ａ）−（ｄ）に示す製造工程において、フォトマスクとなる１枚のレジスト膜１６ｈのみで、ｎＭＯＳＦＥＴの反転電圧制御のための不純物イオンの注入を行なうことができる。したがって、反転電圧制御のための不純物イオン注入に際し２枚のフォトマスク（図３０（ａ），（ｂ）に示すレジスト膜１６ａ，１６ｂ）を必要とする従来の方法と比較して、工程が簡略化でき製造コストの低減を図ることができるという利点がある。
【０１０２】
（第８の実施形態）
次に、第８の実施形態に係るＭＴ−ｎＭＯＳデバイスについて、図１４を参照しながら説明する。
【０１０３】
図１４に示すように、本実施形態においても、上記第７の実施形態に係るＭＴ−ｎＭＯＳデバイスと同様に、ｐ型不純物がドープされた半導体基板１の表面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1に形成されている第１ｎＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴ形成領域Ｒn2に形成されている第２ｎＭＯＳＦＥＴとの構造は、基本的に上記第７の実施形態における各ｎＭＯＳＦＥＴの構造と同じであって、ゲート絶縁膜７，ゲート電極８，サイドウォール１３，ソース・ドレイン領域１４，ＬＤＤ領域１１及びポケット領域９ａ，９ｂが設けられている。
【０１０４】
ここで、本実施形態の特徴として、第１ｎＭＯＳＦＥＴのポケット領域９ａの幅Ｗp1は、第２ｎＭＯＳＦＥＴのポケット領域の幅Ｗp2よりも大きい。ただし、各ポケット領域９ａ，９ｂにおける不純物濃度は同じである。このような構造は、例えば上記第１の実施形態の製造工程において、図１３（ｃ）に示す工程で、第１ｎＭＯＳＦＥＴのポケット領域９ａに第１導電型不純物（ボロン）を再度注入する際に、半導体基板１の主面に垂直な方向に対してゲート電極８に対向する側に大きく傾いた方向からイオン注入を行なうことにより実現できる。あるいは、各ｎＭＯＳＦＥＴのポケット領域９ａ，９ｂを形成する際のイオン注入を傾き角を変えて行なってもよい。
【０１０５】
本実施形態では、第１ｎＭＯＳＦＥＴのポケット領域９ａの幅Ｗp1が第２ｎＭＯＳＦＥＴのポケット領域９ｂの幅Ｗp2よりも広いので、第１ｎＭＯＳＦＥＴの反転電圧が第２ｎＭＯＳＦＥＴの反転電圧よりも高くなる。このように、ポケット領域の幅を変えるだけで２種類の反転電圧を有するｎＭＯＳＦＥＴを同じ半導体基板上に形成できるので、簡素な工程で図１４の構成を実現することができ、上記第７の実施形態の製造方法とほぼ同じ効果を発揮することができる。
【０１０６】
（第９の実施形態）
次に、第９の実施形態に係るＭＴ−ＣＭＯＳデバイスについて、図１５及び図１６（ａ）−（ｆ）を参照しながら説明する。
【０１０７】
図１５に示すように、本実施形態では、半導体基板内にｐ型不純物を含むｐ型ウエル２ａと、ｎ型不純物を含むｎ型ウエル２ｂとが形成されている。そして、半導体基板内には、ｎＭＯＳＦＥＴ形成領域Ｒn とｐＭＯＳＦＥＴ形成領域Ｒpとが存在する。さらに、素子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒp は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とに区画されている。上記第１，第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成される第１，第２ｎＭＯＳＦＥＴの構造は、上記第７の実施形態における図１１に示す構造と同じである。また、第１，第２ｐＭＯＳＦＥＴの構造は、それぞれ図１１に示す第１，第２ｎＭＯＳＦＥＴの構造において不純物の導電型を逆にしただけである。すなわち、第１，第２ｐＭＯＳＦＥＴは、それぞれゲート電極８と、ゲート絶縁膜７と、サイドウォール１３と、ｐ+ 型のソース・ドレイン領域１５と、ｐ- 型のＬＤＤ領域１２と、ｎ型のポケット領域１０ａ，１０ｂとを備えている。
【０１０８】
本実施形態に係るＭＴ−ＣＭＯＳデバイスのうちＭＴ−ｎＭＯＳデバイスの構造により、上記第７の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴのポケット領域１０ａにおけるｎ型不純物の濃度（ｎ型キャリアの濃度）を第２ｐＭＯＳＦＥＴのポケット領域１０ｂにおけるｎ型不純物の濃度よりも濃くしておくことで、第１ｐＭＯＳＦＥＴの反転電圧を第２ｐＭＯＳＦＥＴの反転電圧よりも高くするようにしている。したがって、上記第７の実施形態と同様に、サブスレッショルド特性が良好となりリーク電流を低減し得ることになる。現実に使用される半導体デバイスはほとんどＣＭＯＳデバイスの構造を有しているので、本実施形態に係るＭＴ−ＣＭＯＳデバイスの実用性は極めて大きい。
【０１０９】
次に、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図１６（ａ）−（ｄ）を参照しながら説明する。
【０１１０】
まず、図１６（ａ）に示す工程で、単結晶シリコンで構成される半導体基板１上に、ｐ型ウエル２ａとｎ型ウエル２ｂとを形成した後、厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、半導体基板１上に厚みが８−１２ｎｍのシリコン酸化膜を形成し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のリソグラフィー工程、エッチング工程により、ゲート絶縁膜７及びゲート電極８を形成する。そして、通常のフォトリソグラフィー工程により、ｎＭＯＳＦＥＴ形成領域Ｒn の上のみを開口したレジスト膜１６ｉを形成し，このレジスト膜１６ｉ及びゲート電極８をマスクとして第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2に燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのＬＤＤ領域１１を形成する。次に、同じレジスト膜１６ｉ及びゲート電極８とをマスクとして、第１及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2の条件で注入し、ｐ型のポケット領域９ａ，９ｂを形成する。
【０１１１】
次に、図１６（ｂ）に示す工程で、第１ｎＭＯＳＦＥＴ形成領域Ｒn1の上のみを開口したレジスト膜１６ｊを形成し、このレジスト膜１６ｊをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2の条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９ａの不純物濃度のみを濃くする。
【０１１２】
次に、図１６（ｃ）に示す工程で、ｐＭＯＳＦＥＴ形成領域Ｒp の上のみを開口したレジスト膜１６ｋを形成した後、このレジスト膜１６ｋ及びゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp にホウ素イオン（Ｂ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのＬＤＤ領域１２を形成する。さらに、同じレジスト膜１６ｋ及びゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型のポケット領域１０ａ，１０ｂを形成する。
【０１１３】
次に、図１６（ｄ）に示す工程で、第１ｐＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口したレジスト膜１６ｌを形成し、このレジスト膜１６ｌ及びゲート電極８をマスクとして、第１ｐＭＯＳＦＥＴ形成領域Ｒp1内に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，２−５×１０12ｃｍ-2の条件で注入し、第１ｐＭＯＳＦＥＴのポケット領域１０ａのみ不純物濃度を濃くする。
【０１１４】
次に、図１６（ｅ）に示す工程で、各ＭＯＳＦＥＴのゲート電極８の各側面上にサイドウォール１３を形成した後、ｎＭＯＳＦＥＴ形成領域Ｒn の上を開口したレジスト膜１６ｍを形成し、このレジスト膜１６ｍ，ゲート電極８及びサイドウォール１３をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒn にヒ素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入し、ｎＭＯＳＦＥＴのソース・ドレイン領域１４を形成する。
【０１１５】
次に、図１６（ｆ）に示す工程で、ｐＭＯＳＦＥＴ形成領域Ｒp の上を開口したレジスト膜１６ｎを形成した後、このレジスト膜１６ｎ，ゲート電極８及びサイドウォール１３をマスクとして、ｐＭＯＳＦＥＴ形成領域Ｒp にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのソース・ドレイン領域１５を形成する。
【０１１６】
以上の工程によって、上記図１５に示す構造を有するＭＴ−ＣＭＯＳデバイスが容易に形成される。
【０１１７】
本実施形態のＭＴ−ＣＭＯＳデバイスの製造工程では、反転電圧制御のためのレジスト膜が２枚で済む（レジスト膜１６ｊ，１６ｌ）ので、従来の方法と比較して工程が簡略化できる。
【０１１８】
（第１０の実施形態）
次に、第１０の実施形態について、図１７（ａ）−（ｄ）を参照しながら説明する。図１７（ａ）−（ｄ）は、２種類の反転電圧を有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【０１１９】
まず、図１７（ａ）に示す工程で、シリコン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画する。そして、基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７を形成する。しかる後、ゲート電極８をマスクとしてＢＦ2 イオン（ＢＦ2+）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０１２０】
次に、図１７（ｂ）に示す工程で、ゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型のポケット領域１０ａ，１０ｂを形成する。
【０１２１】
次に、図示は省略するが、各ｐＭＯＳＦＥＴのゲート電極８の各側面上にサイドウォール１３を形成した後、ゲート電極及びサイドウォール１３をマスクとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイン領域１５を形成する。その後、図１７（ｃ）に示す工程で第１ｐＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口したレジスト膜１６ｏを形成し、このレジスト膜１６ｏ，ゲート電極８及びサイドウォール１３をマスクとして、第１ｐＭＯＳＦＥＴ形成領域Ｒp1内に窒素イオン（Ｎ+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入しする。
【０１２２】
次に、図１７（ｄ）に示す工程で、半導体基板１に８５０℃，３０分間の熱処理を施すことにより、ｐ+ 型のソース・ドレイン領域１５を形成する際に第１，第２ｐＭＯＳＦＥＴのゲート電極８内に導入された高濃度のホウ素イオンを半導体基板１内に拡散させる。そのとき、第１ｐＭＯＳＦＥＴのゲート電極８内には窒素が導入されているので、ゲート絶縁膜７中に酸窒化膜が形成される等の作用によって、ホウ素のポケット領域１０ａへの拡散が阻止あるいは抑制される。一方、第２ｐＭＯＳＦＥＴのゲート電極８には窒素が導入されていないので、ゲート電極８中のホウ素がポケット領域１０ｂまで拡散し、その結果、第１ｐＭＯＳＦＥＴのポケット領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット領域１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリアの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０１２３】
以上の工程により、２種類の反転電圧を有するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが形成される。
【０１２４】
本実施形態に係るＭＴ−ｐＭＯＳデバイスは、上記第７〜第９の実施形態と同様に、パンチスルーや短チャネル効果を抑制でき、微細化に有利な構造となる。また、ゲート空乏層容量も小さく、サブスレッショルド特性が良好でリーク電流が小さい特性を有する。
【０１２５】
本実施形態の製造方法では、反転電圧制御のためのレジスト膜が１枚で済むので（レジスト膜１６ｏ）、従来の方法と比較して工程が簡略化できるという利点がある。
【０１２６】
（第１１の実施形態）
次に、第１１の実施形態について、図１８（ａ）−（ｄ）を参照しながら説明する。図１８（ａ）−（ｄ）は、２種類の反転電圧を有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【０１２７】
まず、図１８（ａ）に示す工程で、シリコン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画する。そして、基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７を形成する。しかる後、ゲート電極８をマスクとしてホウ素イオン（Ｂ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０１２８】
次に、図１８（ｂ）に示す工程で、ゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポケット領域１０ａ，１０ｂを形成する。
【０１２９】
次に、図示は省略するが、各ｐＭＯＳＦＥＴのゲート電極８の各側面上にサイドウォール１３を形成した後、ゲート電極８及びサイドウォール１３をマスクとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイン領域１５を形成する。その後、図１８（ｃ）に示す工程で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口したレジスト膜１６ｐを形成し、このレジスト膜１６ｐ，ゲート電極８及びサイドウォール１３をマスクとして、第２ｐＭＯＳＦＥＴ形成領域Ｒp2内にフッ素イオン（Ｆ+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入する。
【０１３０】
次に、図１８（ｄ）に示す工程で、半導体基板１に８５０℃，３０分間の熱処理を施すことにより、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領域Ｒp2のゲート電極８内にはフッ素が導入されているので、ホウ素のポケット領域１０ｂへの拡散が促進される。一方、第１ｐＭＯＳＦＥＴのゲート電極８にはフッ素が導入されていないので、ゲート電極８中のホウ素がポケット領域１０ａまで拡散するものの、その拡散量は第２ｐＭＯＳＦＥＴのポケット領域１０ｂへの拡散量よりも少ない。その結果、第１ｐＭＯＳＦＥＴのポケット領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット領域１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリアの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０１３１】
以上の工程により、２種類の反転電圧を有するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが形成される。
【０１３２】
本実施形態に係るＭＴ−ｐＭＯＳデバイスは、上記各実施形態と同様に、パンチスルーや短チャネル効果を抑制でき、微細化に有利な構造となる。また、ゲート空乏層容量も小さく、サブスレッショルド特性が良好でリーク電流が小さい特性を有する。
【０１３３】
本実施形態の製造方法では、反転電圧制御のためのレジスト膜が１枚で済むので（レジスト膜１６ｐ）、従来の方法と比較して工程が簡略化できるという利点がある。
【０１３４】
（第１２の実施形態）
次に、第１２の実施形態について、図１９（ａ）−（ｄ）を参照しながら説明する。図１９（ａ）−（ｄ）は、２種類の反転電圧を有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【０１３５】
まず、図１９（ａ）に示す工程で、シリコン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが約４００ｎｍのシリコン酸化膜からなる素子分離３を形成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画する。そして、基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７をパターニングする。しかる後、ゲート電極８をマスクとしてホウ素イオン（Ｂ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０１３６】
次に、図１９（ｂ）に示す工程で、ゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポケット領域１０ａ，１０ｂを形成する。
【０１３７】
次に、図示は省略するが、各ｐＭＯＳＦＥＴのゲート電極８の各側面上にサイドウォール１３を形成した後、ゲート電極８及びサイドウォール１３をマスクとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイン領域１５を形成する。その後、図１９（ｃ）に示す工程で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口したレジスト膜１６ｑを形成し、このレジスト膜１６ｑ，ゲート電極８及びサイドウォール１３をマスクとして、第２ｐＭＯＳＦＥＴ形成領域Ｒp2内にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入する。
【０１３８】
次に、図１９（ｄ）に示す工程で、半導体基板１に８５０℃，３０分間の熱処理を施すことにより、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領域Ｒp2のゲート電極８内には再度ホウ素が導入されているので、ホウ素の濃度が濃くなっている。したがって、第２ｐＭＯＳＦＥＴのポケット領域１０ｂへのホウ素の拡散量は第１ｐＭＯＳＦＥＴのポケット領域１０ａへの拡散量よりも多い。このホウ素によるカウンタドープ量の相違によって、第１ｐＭＯＳＦＥＴのｎ型ポケット領域１０ａよりも第２ｐＭＯＳＦＥＴのｎ型ポケット領域１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリアの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０１３９】
以上の工程により、２種類の反転電圧を有するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが形成される。
【０１４０】
本実施形態に係るＭＴ−ｐＭＯＳデバイスは、上記各実施形態と同様に、パンチスルーや短チャネル効果を抑制でき、微細化に有利な構造となる。また、ゲート空乏層容量も小さく、サブスレッショルド特性が良好でリーク電流が小さい特性を有する。
【０１４１】
本実施形態の製造方法では、反転電圧制御のためのレジスト膜が１枚で済むので（レジスト膜１６ｑ）、従来の方法と比較して工程が簡略化できるという利点がある。
【０１４２】
（第１３の実施形態）
次に、第１３の実施形態に係るＭＴ−ｎＭＯＳデバイスについて、図２０（ａ）−（ｄ）を参照しながら説明する。
【０１４３】
本実施形態においては、図２０（ａ）に示す工程までに上記第７の実施形態で説明した図１３（ａ）と同様の工程を行う。この工程については、図示及び説明を省略する。
【０１４４】
そして、図２０（ａ）に示す工程で、各ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2内の基板の全面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにその上に厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、通常のフォトリソグラフィー工程、エッチング工程により、ゲート電極８及びゲート絶縁膜７を形成する。次に、このゲート電極８の側面上にサイドウォール１３を形成した後、ゲート電極８とサイドウォール１３をマスクとして砒素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注入し、ｎ+ 型のソース・ドレイン領域１４を形成する。さらに、チタン膜を５０ｎｍ程度の厚みで堆積した後、熱処理によりチタンとソース・ドレイン領域１４及びゲート電極８を構成するシリコンとを反応させ、ゲート電極８とソース・ドレイン領域１４との表面上に厚みが約１００ｎｍのチタンシリサイド膜１７ａ，１７ｂをそれぞれ形成する。その後、サイドウォール１３を選択的エッチングにより除去する。
【０１４５】
次に、図２０（ｂ）に示す工程で、各チタンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのサイドウォール１３が除去された領域の下方にｎ- 型のＬＤＤ領域１１を形成する。
【０１４６】
次に、図２０（ｃ）に示す工程で、各チタンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2 イオン（ＢＦ2+）を１００−１５０ＫｅＶ，１−５×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのＬＤＤ領域１１の奥方にｐ型のポケット領域９ａ，９ｂを形成する。
【０１４７】
次に、図２０（ｄ）に示す工程で、第１ｎＭＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１６ｒを形成し、このレジスト膜１６ｒ及びゲート電極８をマスクとして、ＢＦ2 イオン（ＢＦ2+）を１００−１５０ＫｅＶ，１−５×１０12ｃｍ-2の条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９ａの不純物濃度のみを濃くする。その結果、第１ｎＭＯＳＦＥＴの反転電圧が第２ｎＭＯＳＦＥＴの反転電圧よりも高くなる。
【０１４８】
本実施形態の製造工程では、上記第７の実施形態と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎＭＯＳＦＥＴの反転電圧制御のために必要なフォトマスクが１枚で済み、従来の方法と比較して工程が簡略化できる。
【０１４９】
また、本実施形態の製造工程で形成されるＭＴ−ｎＭＯＳＦＥＴにおいて、第１，第２ｎＭＯＳＦＥＴの各ポケット領域９ａ，９ｂの不純物濃度が異なることで、第１ｎＭＯＳＦＥＴと第２ｎＭＯＳＦＥＴの反転電圧が異なる。したがって、第１の実施形態と同様に、反転電圧の異なる２つのＭＯＳＦＥＴを搭載しながら、各ｎＭＯＳＦＥＴのポケット領域９ａ，９ｂによりパンチスルーや短チャネル効果を抑制できる。また、第１の実施形態と同様に、各ｎＭＯＳＦＥＴの空乏層容量が小さい構成となっているので、サブスレッショルド特性が良好でリーク電流を低減できるという効果を発揮することができる。
【０１５０】
さらに、本実施形態の製造工程では、ポケット領域９ａ，９ｂをゲート電極８とソース・ドレイン領域１４上のチタンシリサイド膜１７ａ，１７ｂをマスクとして用いるイオン注入により形成するので、ポケット領域９ａ，９ｂが極めて局所的に形成される。つまり、図２０（ｄ）に示す構造では、第７の実施形態における図１１に示す構造と比較して、ポケット領域９ａ，９ｂがソース・ドレイン領域１４の下方にまで延びていない。そのために、ソース・ドレイン領域１４と基板領域１ａとの間にｐｎジャンクションが形成されることになり、ソース・ドレイン領域１４とポケット領域９ａ，９ｂとの間にｐｎジャンクションが形成される第７の実施形態等に比べ、ｐｎジャンクションのｐ側領域の不純物濃度を小さくできるため、寄生容量を増大させることがない。通常、ＭＴ−ＭＯＳデバイスは、１．０−２．０Ｖの低い電源電圧で動作させるため、ｐｎジャンクションの空乏層の伸びが小さく寄生容量が大きくなるという不利な点を有するが、本実施形態では、上述のごとく寄生容量を低減し得るので、その効果は極めて大きく、高速で動作しかつ消費電力が非常に少ないＬＳＩを実現できる。
【０１５１】
（第７〜第１３の実施形態に関する変形形態）
上記第１３の実施形態で説明したＭＴ−ｎＭＯＳデバイスの構造は、ＭＴ−ｐＭＯＳデバイスについても、同様に適用することができ、同様の効果を発揮することができる。また、それぞれ異なる２種類の反転電圧を有するｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを搭載したＭＴ−ＣＭＯデバイスにも適用し得ることはいうまでもない。
【０１５２】
また、第７〜第１３の実施形態において、各ＭＯＳＦＥＴのゲート電極８の下方のチャネル領域内にしきい値制御用不純物を導入して、ＶＴ制御用不純物拡散領域を設けてもよい。ただし、その場合にも、各ＭＯＳＦＥＴで不純物濃度を変える必要はなく、ＶＴ制御用不純物拡散領域の濃度が同じでもポケット領域における不純物濃度が異なることで、２種類の反転電圧を有するＭＯＳＦＥＴを形成できる。
【０１５３】
上記第１３の実施形態において、図２０（ｄ）に示す工程中のＢＦ2 イオンの注入方向を大きく傾けて、第１ｎＭＯＳＦＥＴのポケット領域９ａの幅を第２ｎＭＯＳＦＥＴのポケット領域９ｂの幅よりも大きくすることにより、２種類の反転電圧を有するＭＯＳＦＥＴを形成してもよい。その場合にも、上述の第１３の実施形態と同じ効果を発揮することができる。
【０１５４】
（第１４の実施形態）
図２１（ａ）〜図２１R>１（ｄ）は、第１４の実施形態におけるｎチャネルＭＯＳＦＥＴの製造工程を示す断面図である。
【０１５５】
まず図２１（ａ）に示す工程で、ｐ型半導体基板２１の上に厚みが４〜８ｎｍのシリコン酸化膜からなるゲート酸化膜２４と、厚みが１００〜２００ｎｍのポリシリコン膜からなるゲート電極２５とを形成する。
【０１５６】
次に、図２１（ｂ）に示す工程で、ゲート電極２５と、半導体基板２１内のゲート電極２５の両側方に位置する領域３０とに砒素イオン（Ａｓ+ ）を注入する。
【０１５７】
次に、図２１（ｃ）に示す工程で、ＣＶＤ法によりゲート電極２５及びｐ型半導体基板２１の上にシリコン酸化膜（図示せず）を堆積した後、これをエッチバックして、ゲート電極２５の両側面上にサイドウォール２７を形成する。そして、このサイドウォール２７をマスクとして、ゲート電極２５と、ｐ型半導体基板２１内の各サイドウォール７の側方に位置する領域Ｒｆとにフッ素イオン（Ｆ+）を注入する。このときの注入条件は、加速エネルギーが４０〜６０ｋｅＶで、注入量が１〜５×１０15ｃｍ-2である。
【０１５８】
次に、図２１（ｄ）に示す工程で、サイドウォール２７をマスクとして用いて燐イオン（Ｐ+ ）の注入を行い、ゲート電極２５と、ｐ型半導体基板２１内のゲート電極２５の両側方に位置する領域とに燐を導入する。このときの注入条件は、加速エネルギーが５〜２０ｋｅＶ、注入量が１〜４×１０15ｃｍ-2である。さらに、図２１（ｄ）に示す状態で、９７５〜１０５０℃，１０秒の条件、あるいは８５０℃，２０〜３０分の条件による熱処理を行い、不純物イオン（Ｐ+ ）を活性化して、ゲート電極２５を低抵抗化されたｎ型ゲート電極２５ａとするとともに、ｐ型半導体基板２１中にｎ型ＬＤＤ領域３０ａとｎ型ソース・ドレイン領域３２ａとを形成する。
【０１５９】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、ＭＯＳＦＥＴが形成される。
【０１６０】
本実施形態の製造工程によって形成されたｎＭＯＳＦＥＴは、以下のような特性を発揮することができる。
【０１６１】
第１に、ソース・ドレイン領域３２ａにおいて、燐の導入によってソース・ドレイン領域３２ａを形成することで、砒素を導入して形成されたソース・ドレイン領域に比べ、ソース・ドレイン領域３２ａの不純物濃度の変化が緩やかとなる。したがって、キャリアのインパクトイオン化作用によるｎＭＯＳＦＥＴの特性の劣化や、寄生容量及びリーク電流の増大を抑制することができる。
【０１６２】
第２に，図２１（ｄ）に示す工程で、熱処理を行う際に燐が注入された領域と同じ領域にフッ素が導入されていると、燐の拡散が抑制される。この作用が生じる理由はまだ解明されていないが、例えば以下のような現象が生じるためと推定することができる。一般に、活性化のための熱処理を行うと、燐は格子間シリコンとのダングリングボンドを形成しながらシリコン基板内を拡散すると考えられている。ところが、燐と同じ部位にフッ素が存在すると、フッ素の方が燐よりも格子間シリコンとの親和力が強いので、格子間シリコンはフッ素によって取り込まれ、燐と格子間シリコンとのダングリングボンドの形成が妨げられる結果、燐の拡散が抑制されると推測される。したがって、燐イオンのみの注入によって形成されたソース・ドレイン領域に比べると、ソース・ドレイン領域３２ａの拡散層深さを抑制することができ、短チャネル効果を抑制することができる。すなわち、従来、ｎＭＯＳＦＥＴのソース・ドレイン領域を砒素イオンの注入によって形成していたのは、単に燐イオンの注入のみでソース・ドレイン領域を形成すると短チャネル効果が顕著になるそれがあるためである。それに対し、本実施形態では、フッ素を燐とともに導入しているので、燐の導入によってソース・ドレイン領域３２ａを形成しながら短チャネル効果を抑制することができるのである。
【０１６３】
第３に、フッ素及び燐の導入によって形成されたｎ型のゲート電極２５ａを有するため、高温，長時間の熱処理を行なわなくても燐が十分活性化される。したがって、砒素の不活性化に起因するゲート電極２５ａの空乏化を抑制することができ、ｎＭＯＳＦＥＴの駆動力が高くなる。
【０１６４】
なお、本実施形態では、フッ素及び燐の導入をイオン注入により行ったが、本発明は必ずしも斯かる実施形態に限定されるものではない。例えば、フッ素や燐をゲート電極や半導体基板に気相拡散法やプラズマ処理法を利用して導入することもできる。あるいは、ゲート電極を構成するポリシリコン膜をＣＶＤ法により堆積する際に、フッ素や燐をポリシリコン膜内に導入することもできる。
【０１６５】
また、上記第１４の実施形態において、上記サイドウォール２７やＬＤＤ領域３０ａは必ずしも形成する必要はない。ただし、サイドウォール２７を形成し、かつＬＤＤ領域３０ａを形成しておくことで、微細化に適したＭＯＳＦＥＴを形成することができるという著効を発揮することができる。
【０１６６】
また、本実施形態では、サイドウォール２７を形成した後にフッ素イオンの注入行っているが、フッ素の導入をサイドウォール２７の形成前に行うことが可能である。ただし、サイドウォール用のシリコン酸化膜を堆積する際に高温でのＣＶＤが行われると燐の拡散を抑制するというフッ素の機能が失われる可能性があるので、その場合には、光ＣＶＤ法やプラズマＣＶＤ法等の低温成膜法を利用することが好ましい。
【０１６７】
さらに、本実施形態のごとくフッ素の導入を燐の導入の前に行う必要はなく、熱処理前であれば燐を導入してからフッ素を導入しても、本実施形態と同様に燐の拡散を抑制する機能を発揮することができる。
【０１６８】
なお、サイドウォール２７を形成する前に、例えば図２１（ｂ）に示す状態で、チャネル長さ調整用サイドウォールを形成しておき、このサイドウォールに対してＬＤＤ領域を形成するようにしてもよい。特に、その場合には、ＬＤＤ領域を燐イオンの注入によって形成しても、適切なチャネル長さを確保することができる。
【０１６９】
（第１５の実施形態）
図２２（ａ）〜（ｅ）は、第１５の実施形態に係るＣＭＯＳＦＥＴの製造工程を示す断面図である。
【０１７０】
まず、図２２（ａ）に示す工程で、単結晶シリコンで構成されるｐ型半導体基板２１の上に、ｎＭＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａ（ｐ型ウエル或いは基板領域）を、ｐＭＯＳＦＥＴ形成領域Ｒp にはｎ型半導体領域２２ｂ（ｎ型ウエル或いは基板領域）をそれぞれ形成し、厚みが約４００ｎｍのシリコン酸化膜からなる素子分離２３を形成して、ｐ型半導体領域２２ａとｎ型半導体領域２２ｂとを区画する。ただし、本実施形態では、ｐ型半導体領域２２ａはｐ型半導体基板２１と同じ不純物濃度を有する領域である。上記ｐ型半導体領域２２ａ及びｎ型半導体領域２２ｂの上に厚みが４〜８ｎｍのシリコン酸化膜からなるゲート酸化膜２４と、厚みが１００〜２００ｎｍのポリシリコン膜からなるゲート電極２５とを形成する。
【０１７１】
次に、図２２（ｂ）に示す工程で、ｎＭＯＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+ ）の注入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内のゲート電極２５の両側方に位置する領域３０とに砒素を導入する。ただし、図示しないがｐ型半導体領域２２ａに不純物イオンの注入を行う間、ｎ型半導体領域２２ｂはレジストマスクで覆われている。また、ｎ型半導体領域２２ｂにおいては、ホウ素イオン（Ｂ+ ）の注入を行い、ゲート電極２５と、ｎ型半導体領域２２ｂ内のゲート電極２５の両側方に位置する領域３１とにホウ素を導入する。ただし、図示しないがｎ型半導体領域２２ｂに不純物イオンの注入を行う間、ｐ型半導体領域２２ａはレジストマスクで覆われている。
【０１７２】
次に、図２２（ｃ）に示す工程で、ＣＶＤ法により基板の全面上にシリコン酸化膜を堆積した後、異方性ドライエッチングを行ってシリコン酸化膜をエッチバックしゲート電極２５の両側面上にサイドウォール２７を形成する。その後、ｎ型半導体領域２２ｂの上を覆うレジスト膜Ｒｍ１を形成し、このレジスト膜Ｒｍ１及び各サイドウォール２７をマスクとして用いて、ｐ型半導体領域２２ａ内においてフッ素イオン（Ｆ+ ）の注入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内の各サイドウォール２７の側方に位置する領域Ｒｆとにフッ素を導入する。このときの注入条件は、加速エネルギーが４０〜６０ｋｅＶ程度、注入量が１〜５×１０15ｃｍ-2である。続いて、同じレジスト膜Ｒｍ１及び各サイドウォール２７をマスクとして用いて、ｐ型半導体領域２２ａ内において燐イオン（Ｐ+ ）の注入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内の各サイドウォール２７の側方に位置する領域３２とに燐を導入する。このときの注入条件は、加速エネルギーが５〜２０ｋｅＶ、注入量が２〜４×１０15ｃｍ-2である。
【０１７３】
次に、図２２（ｄ）に示す工程で、ｐ型半導体領域２２ａの上を覆うレジスト膜Ｒｍ２を形成し、このレジスト膜Ｒｍ２及び各サイドウォール２７をマスクとして用いて、ｎ型半導体領域２２ｂ内においてホウ素イオン（Ｂ+ ）の注入を行い、ゲート電極５と、ｎ型半導体領域２２ｂ内の各サイドウォール２７の側方に位置する領域３３とにホウ素を導入する。このときの注入条件は、加速エネルギーが５〜２０ｋｅＶ、注入量が１〜４×１０15ｃｍ-2である。
【０１７４】
さらに、図２２（ｅ）に示す状態で、９７５〜１０５０℃，１０秒の条件による熱処理を行い、不純物（Ｐ，Ｂ）を活性化する。この処理によって、ｎＭＯＳＦＥＴ形成領域Ｒn においては、ゲート電極２５を低抵抗化されたｎ型ゲート電極２５ａとするとともに、ｎ型ＬＤＤ領域３０ａと、ｎ型ソース・ドレイン領域３２ａとを形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp においては、ゲート電極２５を低抵抗化されたｐ型ゲート電極２５ｂとするとともに、ｐ型ＬＤＤ領域３１ａと、ｐ型ソース・ドレイン領域３３ａとを形成する。
【０１７５】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【０１７６】
本実施形態に係るＣＭＯＳ型半導体装置は、以下の特徴を有している。
【０１７７】
第１に、ＣＭＯＳＦＥＴ中のｎＭＯＳＦＥＴは、上記第１の実施形態と同様の効果を発揮することができる。
【０１７８】
第２に、ｎＭＯＳＦＥＴのＬＤＤ領域３０ａ及びソース・ドレイン領域３２ａは燐を導入して形成されているので、同じ条件下における熱処理後に、ｎＭＯＳＦＥＴのＬＤＤ領域３０ａ及びソース・ドレイン領域３２ａをｐＭＯＳＦＥＴのＬＤＤ領域３１ａ及びソース・ドレイン領域３３ａとほぼ同様の形状とすることができ、各ＭＯＳＦＥＴの性能のバランスがよくなる。
【０１７９】
第３に、ｎＭＯＳＦＥＴのｎ型ゲート電極２５ａが燐イオンの注入により形成されているため、ｐＭＯＳＦＥＴのｐ型ゲート電極２５ｂにおいてホウ素が突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でも、ｎ型ゲート電極２５ａが十分活性化される。すなわち、ｎＭＯＳＦＥＴは高い駆動力を得ることができる。
【０１８０】
特に、ｐＭＯＳＦＥＴ形成領域Ｒp において、ゲート電極２５内にＢＦ2 イオンではなくホウ素イオンを注入しているので、ポリシリコン膜内におけるフッ素のようなホウ素の拡散促進作用が生じることがない。すなわち、従来、ｐＭＯＳＦＥＴに導入する不純物としてＢＦ2 が用いられてきた理由は、フッ素の存在によってシリコン基板中でのホウ素の拡散を抑制し、ソース・ドレイン領域の形状をｎＭＯＳＦＥＴのソース・ドレイン領域の形状と適合させることにより、良好な特性を得るためである。しかし、ソース・ドレイン領域はゲート電極に対してセルフアライメントで形成されるので、必然的にｐＭＯＳＦＥＴのゲート電極にもＢＦ2 が導入されることになる。このＢＦ2 中のフッ素は、シリコン単結晶内ではホウ素及び燐のいずれの拡散をも抑制する機能を有するが、ポリシリコン膜内では、燐の拡散は抑制するもののホウ素の拡散を促進するという悪影響を与える。そのため、ｐＭＯＳＦＥＴのゲート電極におけるホウ素の突き抜けが促進される虞れがある。それに対し、本実施形態では、ｎＭＯＳＦＥＴにおいてソース・ドレイン領域に砒素ではなく燐を導入して活性化のための熱処理条件を弱くしているので、ｐＭＯＳＦＥＴのソース・ドレイン領域にＢＦ2 を導入しなくても、ソース・ドレイン領域の形状を適正化することは容易である。よって、ｐＭＯＳＦＥＴのゲート電極及びソース・ドレイン領域に導入する不純物をホウ素のみとすることができ、上述のような不具合を解消することができるのである。
【０１８１】
（第１６の実施形態）
次に、第１６の実施形態について説明する。図２３（ａ）〜（ｃ）は、第３の実施形態に係るＣＭＯＳ型半導体装置の製造工程を示す断面図である。
【０１８２】
まず、図２３（ａ）に示す工程で、単結晶シリコンで構成されるｐ型半導体基板２１の上に、ｎＭＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａを、ｐＭＯＳＦＥＴ形成領域Ｒp にはｎ型半導体領域２２ｂをそれぞれ形成し、厚みが約４００ｎｍのシリコン酸化膜からなる素子分離２３を形成して、ｐ型半導体領域２２ａとｎ型半導体領域２２ｂとを区画する。ただし、本実施形態では、ｐ型半導体領域２２ａはｐ型半導体基板２１と同じ不純物濃度を有する領域である。上記ｐ型半導体領域２２ａ及びｎ型半導体領域２２ｂの上に厚みが４〜８ｎｍのシリコン酸化膜からなるゲート酸化膜２４と、厚みが１００〜２００ｎｍのポリシリコン膜からなるゲート電極２５とを形成する。
【０１８３】
次に、図２３（ｂ）に示す工程で、ｎＭＯＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+ ）の注入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内のゲート電極２５の両側方に位置する領域３０とに砒素を導入する。ただし、図示しないがｐ型半導体領域２２ａに不純物イオンの注入を行う間、ｎ型半導体領域２２ｂはレジストマスクで覆われている。また、ｐＭＯＳＦＥＴ形成領域Ｒp においては、ホウ素イオン（Ｂ+ ）の注入を行い、ゲート電極２５と、ｎ型半導体領域２２ｂ内のゲート電極２５の両側方に位置する領域３１とにホウ素を導入する。ただし、図示しないがｎ型半導体領域２２ｂに不純物イオンの注入を行う間、ｐ型半導体領域２２ａはレジストマスクで覆われている。
【０１８４】
次に、ＣＶＤ法により基板の全面上にシリコン酸化膜を堆積した後、異方性ドライエッチングを行ってシリコン酸化膜をエッチバックしゲート電極２５の両側面上にサイドウォール２７を形成する。その後、ｐ型半導体領域２２ａ及びｎ型半導体領域２２ｂの双方において、全面にフッ化ゲルマニュウムイオン（ＧｅＦ4+）を注入し、ゲート電極２５と、各半導体領域２２ａ，２２ｂ内の各サイドウォール２７の側方に位置する領域Ｒｆｇとにフッ素及びゲルマニウムを同時に導入する。注入条件は、加速エネルギーが２０〜８０ｋｅＶ、注入量が１〜４×１０14ｃｍ-2である。
【０１８５】
その後、図２３（ｃ）に示す工程で、上記第１５の実施形態における図２２（ｃ）〜（ｅ）に示す工程と同じ工程を行って（ただし、再度フッ素イオンの注入は行わない）、ｎＭＯＳＦＥＴ形成領域Ｒn においては、ゲート電極２５を低抵抗化されたｎ型ゲート電極２５ａとするとともに、ｎ型低濃度ソース・ドレイン領域３０ａと、ｎ型高濃度ソース・ドレイン領域３２ａとを形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp においては、ゲート電極２５を低抵抗化されたｐ型ゲート電極２５ｂとするとともに、ｐ型低濃度ソース・ドレイン領域３１ａと、ｐ型高濃度ソース・ドレイン領域３３ａとを形成する。
【０１８６】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【０１８７】
本実施形態のＣＭＯＳ型半導体装置は、基本的に、各ＭＯＳトランジスタのゲート電極とソース・ドレイン領域とにフッ素とゲルマニウムとが導入されていることで以下のような特徴を有する。
【０１８８】
まず、ｎＭＯＳＦＥＴにおいては、ｎ型ゲート電極２５ａ及びソース・ドレイン領域３２ａに燐と共にフッ素が導入されていることで、上記第１５の実施形態と同じ効果を発揮することができる。加えて、ゲルマニウムが導入されていることで、ｎ型ゲート電極２５ａ及び半導体基板内のソース・ドレイン領域３２ａを形成しようとする領域内が非晶質化されるので、その後に燐イオンを注入すると燐イオンのチャネリングが抑制される。したがって、燐イオンの注入時における注入深さを浅くでき、ｎＭＯＳＦＥＴにおける上述の問題をより確実に解消できる。
【０１８９】
また、ｐＭＯＳＦＥＴにおいては、ｐ型ゲート電極２５ｂ及びソース・ドレイン領域３３ａにフッ化ゲルマニウムイオンがホウ素イオンの注入前に注入されている。このフッ化ゲルマニウム中のフッ素は、上述のようにゲート電極２５ｂ内におけるホウ素の拡散を促進する。しかし、ゲルマニウムも同時に注入されているので、ポリシリコン膜が非晶質化され、ホウ素イオンの注入深さが浅くなる。しかも、フッ化ゲルマニウムイオンの注入量は、ソース・ドレイン領域３３ａを形成する際のＢＦ2 イオンの注入量ほど多くする必要はないので、ｐＭＯＳＦＥＴのゲート電極２５ｂ内にフッ素が存在していても全体としてはホウ素の突抜けを抑制することができる。したがって、本実施形態では、フッ素の存在による拡散抑制機能に加えて、ゲルマニウムの存在による微細なソース・ドレイン領域３３ａの形状の調整が可能である。特に、フッ化ゲルマニウムイオンの注入を行うことで、フッ素の導入とゲルマニウムの導入とを同時に行うことができる利点がある。
【０１９０】
ただし、本実施形態における図２３（ｂ）に示す工程において、フッ化ゲルマニウムのイオン注入をｐ型半導体領域２２ａ側においてのみ行うようにしてもよい。その場合には、ｐＭＯＳＦＥＴにはフッ化ゲルマニウムは注入されないので、ｎＭＯＳＦＥＴにおいてのみ、上述の燐イオンの注入深さの抑制効果と燐の拡散抑制機能とを発揮することができる。
【０１９１】
また、本実施形態では、ＣＭＯＳ型半導体装置の製造工程について説明したが、ｎＭＯＳＦＥＴのみを形成する場合についても、図２１（ｂ）に示すフッ素イオンの代わりにフッ化ゲルマニウムのイオン注入を行ってもよい。
【０１９２】
（第１７の実施形態）図２４は本実施形態に係るＭＴ−ＣＭＯＳデバイスの断面図、図２５（ａ）〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【０１９３】
図２４に示すように、本実施形態では、半導体基板４１内に、ｐ型不純物を含むｐ型ウエル４２ａと、ｎ型不純物を含むｎ型ウエル４２ｂが形成されている。そして、ｐ型ウエル４２ａの付近の領域がｎＭＯＳＦＥＴを形成するためのｎＭＯＳＦＥＴ形成領域Ｒn であり、ｎ型ウエル４２ｂの付近の領域がｐＭＯＳＦＥＴを形成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。さらに、素子分離４３により、ｎＭＯＳＦＥＴ形成領域Ｒn は第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒp は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とに区画されている。第１ｎＭＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳＦＥＴは高反転電圧を有するＭＯＳＦＥＴであり、第２ｎＭＯＳＦＥＴ形成領域Ｒn2に形成される第２ｎＭＯＳＦＥＴは低反転電圧を有するＭＯＳＦＥＴである。第１ｐＭＯＳＦＥＴ形成領域Ｒp1に形成される第１ｐＭＯＳＦＥＴは高反転電圧を有するＭＯＳＦＥＴであり、第２ｐＭＯＳＦＥＴ形成領域Ｒp2に形成される第２ｐＭＯＳＦＥＴは低反転電圧を有するＭＯＳＦＥＴである。
【０１９４】
第１ｎＭＯＳＦＥＴは、ゲート電極４８と、ゲート絶縁膜４７と、比較的高濃度のｐ型のチャネル領域４４ａと、ｎ+ 型のソース・ドレイン領域５４とを備えている。また、第２ｎＭＯＳＦＥＴは、ゲート電極４８と、ゲート絶縁膜４７と、比較的低濃度のｐ型のチャネル領域４４ｂと、ｎ+ 型のソース・ドレイン領域５４とを備えている。第１ｐＭＯＳＦＥＴは、ゲート電極４８と、ゲート絶縁膜４７と、比較的高濃度のｎ型のチャネル領域４６ａと、ｐ+ 型のソース・ドレイン領域５５とを備えている。一方、第２ｐＭＯＳＦＥＴは、ゲート電極４８と、ゲート絶縁膜４７と、比較的低濃度のｎ型のチャネル領域４６ｂと、ｐ+ 型のソース・ドレイン領域５５とに加えて、ゲート絶縁膜４７の直下方にホウ素イオンを導入してなるホウ素拡散領域Ｒboを備えている。
【０１９５】
本実施形態のＭＴ−ＣＭＯＳデバイスは、それぞれ相異なる反転電圧を有する第１，第２ｎＭＯＳＦＥＴと、第１，第２ｐＭＯＳＦＥＴとを有している。そして、第１ｎＭＯＳＦＥＴのチャネル領域４４ａには、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂよりも高濃度のｐ型不純物（ホウ素）が導入されていて、この不純物濃度の差によって、第２ｎＭＯＳＦＥＴに対する反転電圧の高低差を設けている。また、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂには、ホウ素拡散領域Ｒboが設けられており、このカウンタドープされた結果生じるｎ型キャリア濃度の差によって第１ｐＭＯＳＦＥＴに対する反転電圧の高低差を設けている。
【０１９６】
本実施形態では、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂにホウ素拡散領域Ｒboが設けられているので、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂにおけるｎ型不純物の濃度を第１ｐＭＯＳＦＥＴのチャネル領域におけるｎ型不純物の濃度と同じ濃度にしても、第２ｐＭＯＳＦＥＴの反転電圧を第１ｐＭＯＳＦＥＴの反転電圧よりも小さくすることができる。そのため、通常低反転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル効果を緩和することが可能になる。したがって、耐圧が大きく、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果を抑制しうるＭＴ−ＣＭＯＳデバイスの提供を図ることができる。
【０１９７】
次に、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図２５（ａ）−（ｄ）を参照しながら説明する。
【０１９８】
まず、図２５（ａ）に示す工程で、単結晶シリコンで構成される半導体基板４１上に、ｐ型ウエル４２ａとｎ型ウエル４２ｂとを形成し、厚みが約４００ｎｍのシリコン酸化膜からなる素子分離４３を形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、通常のフォトリソグラフィー工程により、ｎＭＯＳＦＥＴ形成領域Ｒn のみを開口してｐＭＯＳＦＥＴ形成領域Ｒp を覆うレジスト膜（図示せず）を形成し，このレジスト膜をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒn にホウ素イオン（Ｂ+ ）を注入し、第１，第２ｎＭＯＳＦＥＴのチャネル領域４４ａ，４４ｂを形成する。ホウ素イオンの注入条件は、１０−４０ＫｅＶ，４−８×１０12ｃｍ-2である。また、ｐＭＯＳＦＥＴ形成領域Ｒp のみを開口してｎＭＯＳＦＥＴ形成領域Ｒn を覆うレジスト膜（図示せず）を形成し，このレジスト膜をマスクとして、ｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を注入し、第１，第２ｐＭＯＳＦＥＴのチャネル領域４６ａ，４６ｂを形成する。燐イオンの注入条件は、１０−４０ＫｅＶ，４−８×１０12ｃｍ-2である。
【０１９９】
次に、図２５（ｂ）に示す工程で、通常のフォトリソグラフィー工程により、第１ｎＭＯＳＦＥＴ形成領域Ｒn1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2のみを開口したレジスト膜５６ａを形成し、このレジスト膜５６ａをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2にホウ素イオン（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネル領域４４ａに追加注入を行う一方、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂにカウンタードープを行う。このときのイオン注入条件は、１０−４０ＫｅＶ，２−６×１０12ｃｍ-2である。
【０２００】
次に、図２５（ｃ）に示す工程で、厚みが８−１２ｎｍのシリコン酸化膜を形成し、さらにその上に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積し、通常のリソグラフィー工程、エッチング工程により、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極４８をパターニングする。さらに、上記各実施形態に示される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴのソース・ドレイン領域５５とを形成する。
【０２０１】
すなわち、図２５（ａ）に示す工程において導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれｐ25a ，ｎ25a とし、図２５（ｂ）に示す工程において導入されたｐ型不純物の濃度をｐ25bとすると、各領域の実効的な不純物濃度（キャリア濃度）は、それぞれ以下のようになる。ただし、各ウエルにおける不純物濃度は無視する。
【０２０２】
第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ25a ＋ｐ25b 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ25a 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ25a 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ25a −ｐ25b 以上の工程によって、上記図２４に示すＭＴ−ＣＭＯＳデバイスの構造が容易に得られる。特に、本実施形態の製造方法では、図２５（ａ），（ｂ）に示す工程で、反転電圧制御のためのフォトマスクが２枚で済む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成する必要があることが容易に理解される。したがって、本実施形態に係る半導体装置の製造方法では、従来の方法と比較して２回のフォトマスク形成工程を削減でき、工程が簡略化できる。
【０２０３】
（第１８の実施形態）
図２６は本実施形態に係るＭＴ−ＣＭＯＳデバイスの断面図、図２７（ａ）〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【０２０４】
図２６に示すように、本実施形態に係るＭＴ−ＣＭＯＳデバイスの構造は、上記第１７の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造と基本的に同じである。すなわち、本実施形態における各ＭＯＳＦＥＴは、ゲート絶縁膜４７と、ゲート電極４８と、ソース・ドレイン領域５４又は５５を備えている点は、上記第１７の実施形態と同じである。ここで、上記第１７の実施形態と異なる点について説明すると、第１ｎＭＯＳＦＥＴのチャネル領域４４ａは比較的高濃度のホウ素を含んでいるが、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂには、燐がカウンタドープされてなる燐拡散領域Ｒphが設けられている。そして、この燐拡散領域Ｒphの存在により、第２ｎＭＯＳＦＥＴの反転電圧を低下させるように構成されている。また、第１ｐＭＯＳＦＥＴのチャネル領域４６ａには、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂよりも高濃度のｎ型不純物（燐）が導入されていて、この不純物濃度の差によって、第２ｐＭＯＳＦＥＴに対する反転電圧の高低差を設けている。
【０２０５】
本実施形態では、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂに燐拡散領域Ｒphが設けられているので、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂにおけるｐ型不純物の濃度を第１ｎＭＯＳＦＥＴのチャネル領域におけるｐ型不純物の濃度と同じ濃度にしても、第２ｎＭＯＳＦＥＴの反転電圧を第１ｎＭＯＳＦＥＴの反転電圧よりも小さくすることができる。そのため、通常低反転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル効果を緩和することが可能になる。したがって、耐圧が大きく、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果を抑制しうるＭＴ−ＣＭＯＳデバイスの提供を図ることができる。
【０２０６】
次に、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図２７（ａ）−（ｄ）を参照しながら説明する。
【０２０７】
まず、図２７（ａ）に示す工程で、上記図２５２５（ａ）に示す工程と同じ条件で、各種の処理を行う。各チャネル領域４４ａ，４４ｂ及び４６ａ，４６ｂを形成するためのイオン注入の条件も、上述の第１７の実施形態と同じである。
【０２０８】
次に、図２７（ｂ）に示す工程で、通常のフォトリソグラフィー工程により、第２ｎＭＯＳＦＥＴ形成領域Ｒn2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1のみを開口したレジスト膜５６ｂを形成し、このレジスト膜５６ｂをマスクとして、第２ｎＭＯＳＦＥＴ形成領域Ｒn2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1に燐イオン（Ｐ+ ）を注入し、第１ｐＭＯＳＦＥＴのチャネル領域４６ａに追加注入を行う一方、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂにカウンタードープを行う。このときのイオン注入条件は、２０−６０ＫｅＶ，２−６×１０12ｃｍ-2である。
【０２０９】
次に、図２７（ｃ）に示す工程で、厚みが８−１２ｎｍのシリコン酸化膜を形成し、さらにその上に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積し、通常のリソグラフィー工程、エッチング工程により、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極４８をパターニングする。さらに、上記各実施形態に示される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴのソース・ドレイン領域５５とを形成する。
【０２１０】
すなわち、図２７（ａ）に示す工程において導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれｐ27a ，ｎ27a とし、図２７（ｂ）に示す工程において導入されたｐ型不純物の濃度をｐ27bとすると、各領域の実効的な不純物濃度（キャリア濃度）は、それぞれ以下のようになる。ただし、各ウエルにおける不純物濃度は無視する。
【０２１１】
第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ27a 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ27a −ｎ27b 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ27a ＋ｎ27b 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ27a 以上の工程によって、上記図２６に示すＭＴ−ＣＭＯＳデバイスの構造が容易に得られる。特に、本実施形態の製造方法では、図２７（ａ），（ｂ）に示す工程で、反転電圧制御のためのフォトマスクが２枚で済む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成する必要があることが容易に理解される。したがって、本実施形態に係る半導体装置の製造方法では、従来の方法と比較して２回のフォトマスク形成工程を削減でき、工程が簡略化できる。
【０２１２】
（第１９の実施形態）
図２８は本実施形態に係るＭＴ−ＣＭＯＳデバイスの断面図、図２９（ａ）〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【０２１３】
図２８に示すように、本実施形態では、ｐ型ウエル４２ａと、ｎ型ウエル４２ｂとが形成され、ｐ型ウエル４２ａ（ｎＭＯＳＦＥＴ形成領域Ｒn ）には高反転電圧型の第１ｎＭＯＳＦＥＴと低反転電圧型の第２ｎＭＯＳＦＥＴとが設けられている。ｐ型ウエル４２ｂ（ｐＭＯＳＦＥＴ形成領域Ｒp ）には高反転電圧型の第１ｐＭＯＳＦＥＴと低反転電圧型の第２ｐＭＯＳＦＥＴとが設けられている。
【０２１４】
第１ｎＭＯＳＦＥＴは、ポリシリコン膜からなるゲート電極４８ａと、酸化膜からなるゲート絶縁膜４７ａと、ｐ型のチャネル領域４４と、ｎ+ 型のソース・ドレイン領域５４とを備えている。また、第２ｎＭＯＳＦＥＴは、窒素が導入されたポリシリコン膜からなるゲート電極４８ｂと、窒素を含む酸化膜つまり窒化酸化膜からなるゲート絶縁膜４７ｂと、ｐ型のチャネル領域４４と、ｎ+ 型のソース・ドレイン領域５４とを備えている。第１ｐＭＯＳＦＥＴは、ポリシリコン膜からなるゲート電極４８ａと、酸化膜からなるゲート絶縁膜４７ａと、ｎ型のチャネル領域４６と、ｐ+ 型のソース・ドレイン領域５５とを備えている。一方、第２ｐＭＯＳＦＥＴは、窒素が導入されたポリシリコン膜からなるゲート電極４８ｂと、窒素を含む酸化膜つまり窒化酸化膜からなるゲート絶縁膜４７ｂと、ｎ型のチャネル領域４６と、ｐ+ 型のソース・ドレイン領域５５とを備えている。
【０２１５】
本実施形態では、低反転電圧型の第２ｎＭＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴのゲート絶縁膜４７ｂを構成するシリコン酸化膜内に窒素を導入することによって反転電圧を低下させ、それぞれ第１ｎＭＯＳＦＥＴ，第１ｐＭＯＳＦＥＴとの反転電圧に対する高低差を生じるように構成されている。すなわち、シリコン酸化膜よりもシリコン窒化膜の方が誘電率が高いので、シリコン窒化酸化膜をゲート絶縁膜として使用することにより、同じ膜厚でも反転電圧を低くできるのである。ここで、シリコン酸化膜の誘電率が約３．８であるのに対し、シリコン窒化膜の誘電率は約６．７であるので、窒素の注入量を適宜調整することにより、ＭＯＳＦＥＴの反転電圧が所望の値になるようにシリコン窒化酸化膜の誘電率を調整できる。また、窒化酸化膜は耐圧などの特性が酸化膜よりも良好であるので、半導体装置の信頼性の向上をも期待できる。
【０２１６】
次に、本実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程について説明する。
【０２１７】
まず、図２９（ａ）に示す工程で、上記図２５２５（ａ）に示す工程と同じ条件で、各種の処理を行う。ただし、第１，第２ｎＭＯＳＦＥＴのチャネル領域４４を形成する際のホウ素イオンの注入条件は、１０−４０ＫｅＶ，２−８×１０13ｃｍ-2である。また、第１，第２ｐＭＯＳＦＥＴのチャネル領域４６を形成する際の燐イオンの注入条件は、１０−４０ＫｅＶ，２−８×１０13ｃｍ-2である。
【０２１８】
次に、図２９（ｂ）に示す工程で、厚みが８−１２ｎｍのシリコン酸化膜を形成し、さらにその上に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積し、通常のリソグラフィー工程、エッチング工程により、各ＭＯＳＦＥＴのゲート絶縁膜４７ａ，４７ｂ及びゲート電極４８ａ、４８ｂをパターニングする。さらに、通常のフォトリソグラフィー工程により、第２ｎＭＯＳＦＥＴ形成領域Ｒn２及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2のみを開口したレジスト膜５６ｃを形成し、このレジスト膜５６ｃをマスクとして、第２ｎＭＯＳＦＥＴ形成領域Ｒn2及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2に窒素イオン（Ｎ+ ）を注入する。このときのイオン注入条件は、２０−６０ＫｅＶ，８×１０15−２×１０16ｃｍ-2２−６×１０12ｃｍ-2である。この窒素イオンの注入によって、導入された窒素は後の熱処理工程を経ると速やかに拡散して、第２ｎＭＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴのゲート絶縁膜４７ｂまで到達するので、シリコン酸化膜が窒化され窒化酸化膜となる。
【０２１９】
次に、図２９（ｃ）に示す工程で、さらに、上記各実施形態に示される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領域Ｒn には砒素を、ｐＦＥＴ形成Ｒpにはホウ素イオン（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴのソース・ドレイン領域５５とを形成する。
【０２２０】
以上の工程によって、上記図２８に示すＭＴ−ＣＭＯＳデバイスの構造が容易に得られる。特に、本実施形態の製造方法では、図２９（ａ），（ｂ）に示す工程で、反転電圧制御のためのフォトマスクが２枚で済む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成する必要があることが容易に理解される。したがって、本実施形態に係る半導体装置の製造方法では、従来の方法と比較して２回のフォトマスク形成工程を削減でき、工程が簡略化できる。
【０２２１】
（第１７〜第１９の実施形態に関する変形形態）
上記第１７〜第１９の実施形態においては、各ＭＯＳＦＥＴにＬＤＤ領域やポケット領域を形成していないが、上述の第１〜第１６の実施形態におけると同様のＬＤＤ領域やポケット領域を設けて、より微細化に適した構造とすることができることはいうまでもない。
【図面の簡単な説明】
【０２２２】
【図１】第１の実施形態に係るＭＴ−ｎＭＯＳデバイスの構造を示す断面図である。
【図２】第１の実施形態に係るＭＴ−ＭＯＳデバイスに基板バイアスを印加した状態を示す断面図である。
【図３】第１の実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図４】第２の実施形態に係るＭＴ−ｎＭＯＳデバイスの構造を示す断面図である。
【図５】第３の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造を示す断面図である。
【図６】第３の実施形態に係るＭＴ−ＣＭＯＳデバイスに基板バイアスを印加した状態を示す断面図である。
【図７】第３の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図８】第４の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図９】第５の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図１０】いわゆるＳＰＩ構造を有する第６の実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図１１】第７の実施形態に係るＭＴ−ｎＭＯＳデバイスの構造を示す断面図である。
【図１２】第７の実施形態に係るＭＴ−ｎＭＯＳデバイスの半導体基板表面付近における実効的な不純物濃度つまりキャリア濃度を示す図である。
【図１３】第７の実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図１４】第８の実施形態に係るＭＴ−ｎＭＯＳデバイスの構造を示す断面図である。
【図１５】第９の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造を示す断面図である。
【図１６】第９の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図１７】第１０の実施形態に係るＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【図１８】第１１の実施形態に係るＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【図１９】第１２の実施形態に係るＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図である。
【図２０】第１３の実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図２１】第１４の実施形態に係るｎＭＯＳＦＥＴの製造工程を示す断面図である。
【図２２】第１５の実施形態に係るＣＭＯＳデバイスの製造工程を示す断面図である。
【図２３】第１６の実施形態に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図２４】第１７の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造を示す断面図である。
【図２５】第１７の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図２６】第１８の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造を示す断面図である。
【図２７】第１８の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図２８】第１９の実施形態に係るＭＴ−ＣＭＯＳデバイスの構造を示す断面図である。
【図２９】第１９の実施形態に係るＭＴ−ＣＭＯＳデバイスの製造工程を示す断面図である。
【図３０】従来のＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図である。
【図３１】従来のＣＭＯＳデバイスの製造工程を示す断面図である。
【符号の説明】
【０２２３】
１ 半導体基板
１ａ 基板領域
２ａ ｐ型ウエル（ｐ型基板領域）
２ｂ ｎ型ウエル（ｎ型基板領域）
３ 素子分離
４，６ チャネル領域
７ ゲート絶縁膜
８ ゲート電極
９，１０ ポケット領域
１１，１２ ＬＤＤ領域
１３ サイドウォール
１４，１５ ソース・ドレイン領域
１６ レジスト膜
１７ チタンシリサイド膜
【図１】
2005268817.tif 000003
【図２】
2005268817.tif 000004
【図３】
2005268817.tif 000005
【図４】
2005268817.tif 000006
【図５】
2005268817.tif 000007
【図６】
2005268817.tif 000008
【図７】
2005268817.tif 000009
【図８】
2005268817.tif 000010
【図９】
2005268817.tif 000011
【図１０】
2005268817.tif 000012
【図１１】
2005268817.tif 000013
【図１２】
2005268817.tif 000014
【図１３】
2005268817.tif 000015
【図１４】
2005268817.tif 000016
【図１５】
2005268817.tif 000017
【図１６】
2005268817.tif 000018
【図１７】
2005268817.tif 000019
【図１８】
2005268817.tif 000020
【図１９】
2005268817.tif 000021
【図２０】
2005268817.tif 000022
【図２１】
2005268817.tif 000023
【図２２】
2005268817.tif 000024
【図２３】
2005268817.tif 000025
【図２４】
2005268817.tif 000026
【図２５】
2005268817.tif 000027
【図２６】
2005268817.tif 000028
【図２７】
2005268817.tif 000029
【図２８】
2005268817.tif 000030
【図２９】
2005268817.tif 000031
【図３０】
2005268817.tif 000032
【図３１】
2005268817.tif 000033