(57)【要約】【課題】ＥＳＤによるサージから薄膜トランジスタを有効に保護する。【解決手段】  内部回路１２は、高耐圧回路部１３と低耐圧回路部１５から構成される。サージに対する通常の保護回路は、内部回路１２の外部においてＩＣの外部端子に直接接続される。高耐圧回路部１３は、電源電圧ＶＤＤにより駆動されるＭＯＳトランジスタを有する。低耐圧回路部１５は、電源電圧ＶＤＤよりも低い電源電圧Ｖｄｄにより駆動されるＭＯＳトランジスタを有する。電源電圧Ｖｄｄにより駆動されるＭＯＳトランジスタに対しては、個別に、サージに対する保護回路が接続される。保護回路としては、キャパシタ、ダイオードなどが使用される。【選択図】      図１
2005142494.tif 000002
【特許請求の範囲】
【請求項１】
単一電源電圧により駆動される内部回路と、前記内部回路をサージから保護する第１保護回路とを具備し、
前記内部回路は、第１ＭＯＳトランジスタから構成される高耐圧回路部と、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含んでいることを特徴とする半導体集積回路。
【請求項２】
第１ＭＯＳトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、前記高耐圧回路部をサージから保護する第１保護回路とを具備し、
前記高耐圧回路部は、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含んでいることを特徴とする半導体集積回路。
【請求項３】
第１ＭＯＳトランジスタから構成され、第１電源電圧により駆動される第１内部回路と、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成され、前記第１電源電圧よりも低い第２電源電圧により駆動され、前記第１内部回路に対してデータのやりとりを行う第２内部回路と、前記第１内部回路に直接接続され、前記第１ＭＯＳトランジスタをサージから保護する第１保護回路と、前記第２内部回路に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを具備することを特徴とする半導体集積回路。
【請求項４】
前記第２保護回路は、ダイオード又はダイオード接続されたＭＯＳトランジスタから構成され、前記ダイオード又は前記ダイオード接続されたＭＯＳトランジスタによるクランプ電圧は、前記低耐圧回路部における通常動作時の電圧範囲の最大値よりも大きいことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第２保護回路は、ダイオード又はダイオード接続されたＭＯＳトランジスタから構成され、前記ダイオード又は前記ダイオード接続されたＭＯＳトランジスタによるクランプ電圧は、前記第２内部回路における通常動作時の電圧範囲の最大値よりも大きいことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＥＳＤ (Electro Static Discharge) 破壊に対する保護回路に関するもので、特に、高電圧により駆動される厚膜タイプＭＯＳトランジスタと低電圧により駆動される薄膜タイプＭＯＳトランジスタとが混在する半導体集積回路に使用される。
【背景技術】
【０００２】
人体や機械のＥＳＤは、半導体集積回路にとって大敵である。ＥＳＤは、サージとなって、半導体集積回路の外部から内部へ侵入し、その内部回路に悪影響を与えるからである。最悪の場合には、内部回路は、回復不能な状態に破壊される。そこで、このような事態を防ぐために、通常、半導体集積回路に対しては、ＥＳＤ保護回路が付加される。
【０００３】
ＥＳＤによるサージの侵入経路は、半導体集積回路の外部端子、例えば、Ｉ／Ｏピン、電源（ＶＤＤ，ＶＳＳ）ピンなどである。従って、ＥＳＤ保護回路は、このような外部端子に直接接続する形で設けられる。
【０００４】
ＥＳＤ保護回路の例としては、例えば、特許文献１〜６に掲げるものが知られているが、以下、代表的なＥＳＤ保護回路について簡単に説明する。
【０００５】
図１７は、Ｉ／Ｏピンに対するＥＳＤ保護回路の例を示している。
【０００６】
データは、Ｉ／ＯピンＰ１→入出力回路１１→内部回路１２という経路で、半導体集積回路の外部から内部へ入力される。また、データは、内部回路１２→入出力回路１１→Ｉ／ＯピンＰ１という経路で、半導体集積回路の内部から外部へ出力される。ＥＳＤ保護回路１０は、Ｉ／ＯピンＰ１と入出力回路１１との間に接続される。
【０００７】
ＥＳＤ保護回路１０、入出力回路１１及び内部回路１２には、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３から入力される電源電位ＶＤＤ，ＶＳＳが供給される。
【０００８】
このような回路において、仮に、ＥＳＤによるサージがＩ／ＯピンＰ１から入力したとすると、このサージは、ＥＳＤ保護回路に瞬時に吸収されるため、サージが入出力回路１１及び内部回路１２に直接供給されることはなく、その結果、入出力回路１１及び内部回路１２を保護できる。
【０００９】
ところで、このケースでは、Ｉ／ＯピンＰ１からＥＳＤによるサージが入力される前提であったが、ＥＳＤによるサージは、この他の外部端子、即ち、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３からも入力される。このため、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３から入力されるサージに対しても、内部回路１２を保護できるようなシステムを構築する必要がある。
【００１０】
図１８は、電源（ＶＤＤ，ＶＳＳ）ピンに対するＥＳＤ保護回路の例を示している。
【００１１】
データは、半導体集積回路に対して、Ｉ／ＯピンＰ１を経由することにより入出力される。ＥＳＤ保護回路１０Ａ、入出力回路１１及び内部回路１２の接続関係は、図１７と同じであるため、ここでは、その説明については省略する。
【００１２】
ＥＳＤ保護回路１０Ａ、入出力回路１１及び内部回路１２には、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３から入力される電源電位ＶＤＤ，ＶＳＳが供給される。また、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３にサージが入力される場合を考慮して、電源（ＶＤＤ，ＶＳＳ）ピンＰ２，Ｐ３には、ＥＳＤ保護回路１０Ｂ，１０Ｃが接続される。
【００１３】
ＥＳＤ保護回路１０Ａは、例えば、正の値を有する過大電圧（サージ）を吸収する部分と負の値を有する過大電圧（サージ）を吸収する部分とから構成される。これに対し、ＥＳＤ保護回路１０Ｂは、例えば、正の値を有する過大電圧（サージ）を吸収する部分のみから構成され、ＥＳＤ保護回路１０Ｃは、例えば、負の値を有する過大電圧（サージ）を吸収する部分のみから構成される。
【００１４】
なお、電源電位ＶＤＤ、ＶＳＳの極性は、互いに異なるか、又は、これらのうち一方が接地電位ＶＧＮＤであるものとする。通常は、電源電位ＶＤＤの極性は、正であり、電源電位ＶＳＳは、接地電位ＶＧＮＤである。
【００１５】
このような回路において、仮に、正の値を有するサージがＶＤＤピンＰ２から入力したとすると、このサージは、ＥＳＤ保護回路１０Ｂに瞬時に吸収されるため、サージが入出力回路１１及び内部回路１２に直接供給されることはなく、その結果、入出力回路１１及び内部回路１２を保護できる。
【００１６】
また、負の値を有するサージがＶＳＳピンＰ３から入力したとすると、このサージは、ＥＳＤ保護回路１０Ｃに瞬時に吸収されるため、上記と同様に、サージが入出力回路１１及び内部回路１２に直接供給されることはなく、その結果、入出力回路１１及び内部回路１２を保護できる。
【特許文献１】特開平８−３１９４８号公報
【特許文献２】特開２０００−２６０９４４号公報
【特許文献３】特開２００２−１１０９１９号公報
【特許文献４】特開２００２−１４１４１５号公報
【特許文献５】特開２００２−２７０７８１号公報
【特許文献６】特開２００３−５０４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
例えば、チップに供給される電源電位が１種類（接地電位は算入しない）である単一電源電圧タイプの半導体集積回路を考える。この半導体集積回路の内部回路に使用するＭＯＳトランジスタは、通常、単一電源電圧ＶＤＤ（＝ＶＤＤ−ＶＳＳ（０Ｖ））にも十分に耐えることができる厚さのゲート酸化膜を有する。つまり、このＭＯＳトランジスタのゲート耐圧は、単一電源電圧ＶＤＤを越える所定値に設定される。
【００１８】
また、ＥＳＤ保護回路は、ＭＯＳトランジスタのゲート耐圧を越える電圧（サージ）が外部端子に与えられた場合に、そのＭＯＳトランジスタのゲート酸化膜に印加される電圧をそのゲート耐圧以下の所定値にクランプし、そのＭＯＳトランジスタを保護するために設けられる。
【００１９】
しかし、近年の半導体集積回路では、その多機能化が進行し、１つのチップ（半導体集積回路）内に、単一電源電圧ＶＤＤに十分に耐えることができる大きなゲート耐圧を有する厚膜タイプＭＯＳトランジスタに加え、単一電源電圧ＶＤＤを降圧することにより得られる単一電源電圧ＶＤＤよりも小さな値の内部電源電圧Ｖｄｄにより駆動される薄膜タイプＭＯＳトランジスタを使用するケースが増えてきた。
【００２０】
例えば、図１９に示すように、内部回路１２は、高耐圧回路部１３及び低耐圧回路部１５から構成され、電源電位（ＶＤＤ，ＶＳＳ）は、高耐圧回路部１３に供給され、降圧回路１４により生成された電源電位（Ｖｄｄ，ＶＳＳ）は、低耐圧回路部１４に供給される。そして、電源電位（ＶＤＤ，ＶＳＳ）により、高耐圧回路部１３内の厚膜タイプＭＯＳトランジスタが駆動され、電源電位（Ｖｄｄ，ＶＳＳ）により、低耐圧回路部１５内の薄膜タイプＭＯＳトランジスタが駆動される。
【００２１】
ここで、薄膜タイプＭＯＳトランジスタは、電源電圧ＶＤＤよりも小さなゲート耐圧しか有していないが、例えば、半導体集積回路内に降圧回路１４を配置し、この降圧回路１４を用いて、電源電位ＶＤＤから内部電源電位Ｖｄｄ（＜ＶＤＤ）を生成し、この内部電源電位Ｖｄｄにより薄膜タイプＭＯＳトランジスタを駆動すれば、十分に正常動作を行うことができる。
【００２２】
このように、例えば、内部回路１２の一部を、薄膜タイプＭＯＳトランジスタから構成される低耐圧回路部１５にすれば、内部回路１２の動作速度を向上できる。
【００２３】
しかし、このような厚膜タイプＭＯＳトランジスタと薄膜タイプＭＯＳトランジスタとが混在した半導体集積回路に対しては、従来、ＥＳＤによるサージから内部回路を保護するためのＥＳＤ保護回路の検討が十分に行われていなかった。
【００２４】
つまり、このような半導体集積回路において、仮に、ＥＳＤによるサージが外部端子に入力された場合には、従来タイプのＥＳＤ保護回路（図１７及び図１８）により、厚膜タイプＭＯＳトランジスタについては保護できるが、例えば、図２０に示すように、薄膜タイプＭＯＳトランジスタに対しては、そのゲート耐圧を越える電圧がゲート酸化膜に印加されることがあり、低電圧回路部が破壊される、という問題があった。
【００２５】
このように、特に、単一電源電圧タイプの近年の半導体集積回路においては、電源端子などの外部端子に直接接続される部分で保護回路によりサージを吸収するのみでは、内部回路の全てを保護できない場合があり、このような問題に対する対策を検討する必要がある。
【００２６】
本発明の目的は、厚膜タイプＭＯＳトランジスタと薄膜タイプＭＯＳトランジスタとが混在する半導体集積回路において、ＥＳＤによるサージから薄膜タイプＭＯＳトランジスタを有効に保護できるＥＳＤ保護回路を提案することにある。
【課題を解決するための手段】
【００２７】
本発明の例に関わる半導体集積回路は、単一電源電圧により駆動される内部回路と、前記内部回路をサージから保護する第１保護回路とを備える。前記内部回路は、第１ＭＯＳトランジスタから構成される高耐圧回路部と、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含んでいる。
【００２８】
本発明の例に関わる半導体集積回路は、第１ＭＯＳトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、前記高耐圧回路部をサージから保護する第１保護回路とを備える。前記高耐圧回路部は、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含んでいる。
【００２９】
本発明の例に関わる半導体集積回路は、第１ＭＯＳトランジスタから構成され、第１電源電圧により駆動される第１内部回路と、前記第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成され、前記第１電源電圧よりも低い第２電源電圧により駆動され、前記第１内部回路に対してデータのやりとりを行う第２内部回路と、前記第１内部回路に直接接続され、前記第１ＭＯＳトランジスタをサージから保護する第１保護回路と、前記第２内部回路に直接接続され、前記第２ＭＯＳトランジスタをサージから保護する第２保護回路とを備える。
【発明の効果】
【００３０】
本発明の例によれば、高電圧により駆動される厚膜タイプＭＯＳトランジスタと低電圧により駆動される薄膜タイプＭＯＳトランジスタとが混在する半導体集積回路に対しても、ＥＳＤによるサージから薄膜タイプＭＯＳトランジスタを有効に保護できる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００３２】
１．  全体構成  
(1)   第１例  
図１は、本発明の第１例に関わるＥＳＤ保護回路を示している。
【００３３】
第１例に関わるＥＳＤ保護回路は、内部回路１２が、高耐圧回路部１３及び低耐圧回路部１５から構成され、チップに供給される電源電位ＶＤＤが１種類（接地電位は算入しない）である単一電源電圧タイプの半導体集積回路（ＩＣ）２０を対象とする。
【００３４】
高耐圧回路部１３は、電源電圧ＶＤＤ（＝ＶＤＤ（例えば、３．３Ｖ）−ＶＳＳ（０Ｖ））にも十分に耐えることができる厚さのゲート酸化膜を有する厚膜タイプＭＯＳトランジスタから構成される。厚膜タイプＭＯＳトランジスタのゲート耐圧は、電源電圧ＶＤＤよりも高い値（例えば、１２Ｖ）に設定されている。
【００３５】
ＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃは、入出力回路１１及び高耐圧回路部１３内の厚膜タイプＭＯＳトランジスタをそれぞれ保護する。なお、図１の内部回路１２は、図１７及び図１８における内部回路１２に相当する。
【００３６】
低耐圧回路部１５は、例えば、降圧回路１４により生成された内部電源電圧Ｖｄｄ（＝Ｖｄｄ（例えば、１．５Ｖ）−ＶＳＳ（０Ｖ））にも十分に耐えることができる厚さのゲート酸化膜を有する薄膜タイプＭＯＳトランジスタから構成される。薄膜タイプＭＯＳトランジスタのゲート耐圧は、内部電源電圧Ｖｄｄよりも高い値（例えば、４Ｖ）に設定されるが、この値は、厚膜タイプＭＯＳトランジスタのゲート耐圧よりは小さい。
【００３７】
第１例に関わるＥＳＤ保護回路は、低耐圧回路部１５を構成する薄膜タイプＭＯＳトランジスタを保護するために、薄膜タイプＭＯＳトランジスタに個別に付加される。
【００３８】
例えば、ＥＳＤ保護回路をコンデンサとし、ＭＯＳトランジスタのソース／バルクとゲートとの間にコンデンサを接続する。これにより、サージ（パルス）による電圧が、ＭＯＳトランジスタのソース／バルクとゲートとの間に印加されたときに、両電極（ソース／バルク及びゲート）が強制的に短絡されるため、ＭＯＳトランジスタの破壊を防止できる（（ａ）及び（ｂ））。
【００３９】
また、例えば、ＥＳＤ保護回路をダイオードとし、ＭＯＳトランジスタのソース／バルクとゲートとの間にダイオードを接続する。これにより、サージ（パルス）による電圧が、ＭＯＳトランジスタのソース／バルクとゲートとの間に印加されたときであっても、両電極（ソース／バルク及びゲート）の間の電圧は、所定値以上に上昇することがないため、ＭＯＳトランジスタの破壊を防止できる（（ｃ）及び（ｄ））。
【００４０】
なお、降圧回路１４は、電源端子と接地端子の間の中間ノードの電位の上限にリミッタをかけるような素子又は回路、などの簡単なものに変えてもよい。
【００４１】
例えば、図７に示すような回路（レベルシフタ）の場合は、ＭＯＳトランジスタ自体が電圧を降下させる機能を有するため、厚膜タイプＭＯＳトランジスタと薄膜タイプＭＯＳトランジスタとが混在する。
【００４２】
また、ダイオードには、図示するような、ダイオード接続されたＭＯＳトランジスタの他、ダイオード素子をそのまま用いても構わない。
【００４３】
ＥＳＤ保護回路は、低耐圧回路部１５内の薄膜タイプＭＯＳトランジスタのうち、サージによりゲート破壊が生じ易いもの、例えば、内部電源電圧Ｖｄｄを直接受けるＭＯＳトランジスタや、高耐圧回路部１３に対するデータのやりとりに直接関与するＭＯＳトランジスタに接続するのがよい。
【００４４】
ところで、低耐圧回路部１５を構成する薄膜タイプＭＯＳトランジスタのなかには、ＥＳＤによるサージの影響を受け易いものと、そうでないものとが存在する。例えば、サージが印加されている状態であっても、ゲート電圧の上昇が発生しないＭＯＳトランジスタも存在する。このようなサージの影響を受ける度合いは、内部回路（ロジック）の構成や、リセットなどの初期化を制御するロジックの構成などに依存する。
【００４５】
そこで、予め、ＥＳＤによるサージの影響を受け易いＭＯＳトランジスタを検証、特定しておき、そのＭＯＳトランジスタについてのみ、本発明の例に関わるＥＳＤ保護回路を適用すれば、回路サイズ的なデメリットは、最小限に抑えることができる。
【００４６】
このように、本発明の例では、図１７及び図１８に示すような、Ｉ／Ｏピンや電源ピンなどの外部端子から入力されたサージを、直接、吸収するためのＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃに加えて、薄膜タイプＭＯＳトランジスタを個別に保護するためのＥＳＤ保護回路を新規に設けている。また、薄膜タイプＭＯＳトランジスタを個別に保護するためのＥＳＤ保護回路の特性は、そのＭＯＳトランジスタのゲート耐圧などを考慮して、個別に設定される。
【００４７】
これにより、仮に、ＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃにより防げないサージであって、薄膜タイプＭＯＳトランジスタに影響を与えるようなサージが入力された場合であっても、本発明の例に関わる保護回路を用いることにより、個別に、薄膜トランジスタを保護でき、半導体集積回路のＥＳＤに対する耐性を向上できる。
【００４８】
(2)   第２例  
図２は、本発明の第２例に関わるＥＳＤ保護回路を示している。
【００４９】
第２例は、上述の第１例の変形例である。第２例は、低耐圧回路部（薄膜タイプＭＯＳトランジスタ）１５及び低耐圧回路部１５のためのＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’が、内部回路（高耐圧回路部）１２Ａ内に配置されている点に特徴を有する。
【００５０】
内部電源電位Ｖｄｄは、内部回路１２Ａ内に形成される降圧回路により生成してもよいし、また、電源端子と接地端子の間の中間ノードの電位の上限にリミッタをかけるような素子又は回路を用いて生成してもよい。
【００５１】
ＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃによる保護対象は、内部回路１２Ａ内の厚膜タイプＭＯＳトランジスタである。これに対し、ＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’による保護対象は、低耐圧回路部１５内の薄膜タイプＭＯＳトランジスタである。
【００５２】
ここで、ＥＳＤ保護回路１０Ａ，１０Ｂ，１０ＣにＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’の機能も付加し、ＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’を省略しようとする考えがあるが、それは、不可能である。
【００５３】
なぜなら、ＥＳＤ保護回路１０Ａ，１０Ｂ，１０ＣにＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’の機能を付加する場合は、図４に示すように、ＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃのクランプ電圧Ｖｃｌａｍｐ２を、ＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’のクランプ電圧Ｖｃｌａｍｐ１まで下げなければならない。しかし、クランプ電圧Ｖｃｌａｍｐ１は、厚膜タイプＭＯＳトランジスタの動作電圧の範囲に含まれるため、結果として、そのようにすることは、不可能となるからである。
【００５４】
なお、クランプ電圧Ｖｃｌａｍｐ１，Ｖｃｌａｍｐ２とは、図５に示すように、ＥＳＤ保護回路に電流が流れ出す電位のことをいい、内部回路１２Ａ内においてクランプ電圧Ｖｃｌａｍｐ１，Ｖｃｌａｍｐ２を超える電圧が発生することはない。
【００５５】
第２例の内部回路１２Ａの具体例としては、例えば、図６に示すようなＰＬＬ回路がある。このＰＬＬ回路の場合、内部回路１２Ａの一部が低耐圧回路部１５から構成されることで、ＰＬＬ回路の動作の高速化などを図ることができる。
【００５６】
(3)   第３例  
図９は、本発明の第３例に関わるＥＳＤ保護回路を示している。
【００５７】
第３例に関わるＥＳＤ保護回路は、複数電源電圧（本例では、二電源電圧）タイプの半導体集積回路（ＩＣ）２０を対象とする。
【００５８】
本発明の例は、上述したような単一電源電圧タイプの半導体集積回路に有効であるが、例えば、以下に説明するような複数電源電圧タイプの半導体集積回路に適用することも可能である。
【００５９】
半導体集積回路２０内には、内部回路（高耐圧回路部）１２Ａ及び内部回路（低耐圧回路部）１２Ｂが配置される。内部回路１２Ａ，１２Ｂは、互いに、直接、データのやりとりを行う関係にある。
【００６０】
内部回路（高耐圧回路部）１２Ａには、電源電圧ＶＤＤ（＝ＶＤＤ（例えば、３．３Ｖ）−ＶＳＳ（０Ｖ））が供給される。内部回路１２Ａは、電源電圧ＶＤＤにも十分に耐えることができる厚さのゲート酸化膜を有する厚膜タイプＭＯＳトランジスタから構成される。厚膜タイプＭＯＳトランジスタのゲート耐圧は、電源電圧ＶＤＤよりも高い値（例えば、１２Ｖ）に設定されている。
【００６１】
ＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃは、入出力回路１１及び内部回路（高耐圧回路部）１２Ａ内の厚膜タイプＭＯＳトランジスタをそれぞれ保護する。
【００６２】
内部回路（低耐圧回路部）１２Ｂには、電源電圧Ｖｄｄ（＝Ｖｄｄ（例えば、１．５Ｖ）−ＶＳＳ（０Ｖ））が供給される。内部回路１２Ｂは、電源電圧Ｖｄｄにも十分に耐えることができる厚さのゲート酸化膜を有する薄膜タイプＭＯＳトランジスタから構成される。薄膜タイプＭＯＳトランジスタのゲート耐圧は、電源電圧Ｖｄｄよりも高い値（例えば、４Ｖ）に設定されている。
【００６３】
ＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’は、内部回路（低耐圧回路部）１２Ｂ内の薄膜タイプＭＯＳトランジスタを保護する。
【００６４】
ＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’は、内部回路１２Ｂの全体をまとめて保護してもよいし、内部回路１２Ｂ内の薄膜タイプＭＯＳトランジスタを個別に保護してもよい。後者の場合は、上述の第１及び第２例と同様に、保護が必要なトランジスタとそうでないトランジスタとに分け、保護が必要なトランジスタにＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’を直接接続する。
【００６５】
このように、本発明の例では、Ｉ／Ｏピンや電源ピンなどの外部端子から入力されたサージを、直接、吸収するためのＥＳＤ保護回路１０Ａ，１０Ｂ，１０Ｃに加えて、薄膜タイプＭＯＳトランジスタを保護するためのＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’を新規に設けている。また、薄膜タイプＭＯＳトランジスタを保護するためのＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’の特性は、そのＭＯＳトランジスタのゲート耐圧などを考慮して設定される。
【００６６】
これにより、薄膜タイプＭＯＳトランジスタに影響を与えるようなサージが入力された場合であっても、本発明の例に関わるＥＳＤ保護回路１０Ａ’，１０Ｂ’，１０Ｃ’を用いることにより、薄膜タイプＭＯＳトランジスタを保護でき、半導体集積回路のＥＳＤに対する耐性を向上できる。
【００６７】
(4)   その他  
表１は、本発明の適用範囲を示している。
【表１】
2005142494.tif 000003
【００６８】
本発明の例は、単一電源電位を受けるＩＣチップ内の薄膜タイプＭＯＳトランジスタの保護に最も有効である（第１例及び第２例）。なお、単一電源電位を受けるＩＣチップ内の厚膜タイプＭＯＳトランジスタについては、従来の保護回路により保護できる。
【００６９】
複数電源電位を受けるＩＣチップ内の厚膜タイプＭＯＳトランジスタについては、従来の保護回路により保護できる。複数電源電位を受けるＩＣチップ内の薄膜タイプＭＯＳトランジスタについては、第３例に示すように、本発明の例を適用して保護することもできる。
【００７０】
２．  実施例  
以下、本発明の例に関わるＥＳＤ保護回路の実施例について説明する。  
(1)   第１実施例  
第１実施例は、低耐圧回路部のＭＯＳトランジスタに、いわゆるＲ（抵抗）Ｃ（キャパシタ）型のＥＳＤ保護回路を接続した例である。
【００７１】
図８は、薄膜タイプＰチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【００７２】
ＰチャネルＭＯＳトランジスタＱＰ（ｔｈｉｎ）のソースとバルク（例えば、Ｎウェル）は、内部電源電位Ｖｄｄが印加されるＶｄｄノードＡ１に接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートは、保護回路１６Ａに接続される。
【００７３】
保護回路１６Ａは、抵抗ＲとキャパシタＣから構成される。キャパシタＣは、ＶｄｄノードＡ１とＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとの間に接続される。抵抗Ｒは、内部ノードＡ２とＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとの間に接続される。
【００７４】
このような回路において、例えば、ＥＳＤによるサージに起因し、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加される状況になっても、保護回路１６Ａが有する一定の時定数により、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加されるのを防ぐことができる。このため、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【００７５】
図９は、薄膜タイプＮチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【００７６】
ＮチャネルＭＯＳトランジスタＱＮ（ｔｈｉｎ）のソースとバルク（例えば、Ｐウェル）は、電源電位（例えば、接地電位）ＶＳＳが印加されるＶＳＳノードＢ１に接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートは、保護回路１６Ｂに接続される。
【００７７】
保護回路１６Ｂは、抵抗ＲとキャパシタＣから構成される。キャパシタＣは、ＶＳＳノードＢ１とＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとの間に接続される。抵抗Ｒは、内部ノードＢ２とＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとの間に接続される。
【００７８】
このような回路において、例えば、ＥＳＤによるサージに起因し、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加される状況になっても、保護回路１６Ｂが有する一定の時定数により、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加されるのを防ぐことができる。このため、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【００７９】
ここで、図８及び図９における保護回路の時定数は、サージに起因する不要な高電圧に対してのみ、ＭＯＳトランジスタＱＰ（ｔｈｉｎ），ＱＮ（ｔｈｉｎ）への伝達を禁止するようにするため、以下のように設定される。  
信号の遷移時間Ｔ１  ＞  時定数τ  ＞  ＥＳＤ印加時間Ｔ２  ・・・（１）
信号の遷移時間Ｔ１とは、ＭＯＳトランジスタＱＰ（ｔｈｉｎ），ＱＮ（ｔｈｉｎ）に入力される信号のレベルが変化してから次に変化するまでの時間のことである。ＥＳＤ印加時間Ｔ２とは、サージが半導体集積回路に供給されている期間（サージパルスの幅）のことである。
【００８０】
半導体集積回路に対しては、通常、ＥＳＤ性能についての規格が厳密に定められており、製品の出荷前に、この規格が満たされているか否かがテストされる。つまり、テストをクリアした製品については、ある一定のサージに対する安全性が保証される。
【００８１】
テストは、例えば、図１５に示すようなテスト回路を用いて実行され、ＨＢＭ (Human Body Model) では、例えば、約１５０ｎｓ（＝１．５ｋΩ×１００ｐＦ）のサージが生成される。
【００８２】
そこで、例えば、ＥＳＤ印加時間Ｔ２としては、この値、約１５０ｎｓを採用する。但し、本発明の保護回路の時定数τとしては、十分な余裕を見込んで、例えば、ＥＳＤ印加時間Ｔ２の３倍以上、例えば、約５００ｎｓとする。
【００８３】
上記（１）式から分かるように、第１実施例に関わる保護回路では、信号速度が高速化され、信号の遷移時間Ｔ１が短くなると（Ｔ１の値が小さくなると）、時定数τの範囲が狭くなり、場合によっては、Ｔ１＜Ｔ２となって、時定数τの範囲自体がなくなってしまうことも考えられる。
【００８４】
従って、第１実施例に関わるＥＳＤ保護回路は、特に、高速に遷移する信号を取り扱わないような半導体集積回路に有効である。
【００８５】
(2)   第２実施例  
第２実施例は、低耐圧回路部のＭＯＳトランジスタに、いわゆるダイオード型のＥＳＤ保護回路を接続した例である。
【００８６】
図１０は、薄膜タイプＰチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【００８７】
ＰチャネルＭＯＳトランジスタＱＰ（ｔｈｉｎ）のソースとバルク（例えば、Ｎウェル）は、内部電源電位Ｖｄｄが印加されるＶｄｄノードＣ１に接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートは、保護回路１６Ｃに接続される。
【００８８】
保護回路１６Ｃは、ＶｄｄノードＣ１とＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとの間に直列接続される複数個（本例では、３個）のダイオードＤＩ１，ＤＩ２，ＤＩ３から構成される。
【００８９】
ダイオードＤＩ１，ＤＩ２，ＤＩ３は、例えば、ダイオード接続されたＰチャネルＭＯＳトランジスタから構成される。このＭＯＳトランジスタが形成されるバルク（例えば、Ｎウェル）は、ＶｄｄノードＣ１に接続され、かつ、このＭＯＳトランジスタのゲートとドレインは、互いに接続される。
【００９０】
このような回路において、例えば、ＥＳＤによるサージに起因し、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加されると、保護回路１６Ｃは、この高電圧を吸収する。つまり、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとソースとの間に印加される電圧が一定値を越えると、ダイオードＤＩ１，ＤＩ２，ＤＩ３に電流が流れ出すため、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【００９１】
図１１は、薄膜タイプＮチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【００９２】
ＮチャネルＭＯＳトランジスタＱＮ（ｔｈｉｎ）のソースとバルク（例えば、Ｐウェル）は、電源電位（例えば、接地電位）ＶＳＳが印加されるＶＳＳノードＤ１に接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートは、保護回路１６Ｄに接続される。
【００９３】
保護回路１６Ｄは、ＶＳＳノードＤ１とＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとの間に直列接続される複数個（本例では、３個）のダイオードＤＩ４，ＤＩ５，ＤＩ６から構成される。
【００９４】
ダイオードＤＩ４，ＤＩ５，ＤＩ６は、例えば、ダイオード接続されたＮチャネルＭＯＳトランジスタから構成される。このＭＯＳトランジスタが形成されるバルク（例えば、Ｐウェル）は、ＶＳＳノードＤ１に接続され、かつ、このＭＯＳトランジスタのゲートとドレインは、互いに接続される。
【００９５】
このような回路において、例えば、ＥＳＤによるサージに起因し、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとソースとの間に高電圧が印加されると、保護回路１６Ｄは、この高電圧を吸収する。つまり、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとソースとの間に印加される電圧が一定値を越えると、ダイオードＤＩ４，ＤＩ５，ＤＩ６に電流が流れ出すため、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【００９６】
ここで、図１０及び図１１における保護回路では、ＭＯＳトランジスタＱＰ（ｔｈｉｎ），ＱＮ（ｔｈｉｎ）のゲートとソースとの間に印加される最大の電圧は、保護回路１６Ｃ，１６Ｄを構成するダイオードの数により決定される。即ち、これらダイオードにより、ＭＯＳトランジスタＱＰ（ｔｈｉｎ），ＱＮ（ｔｈｉｎ）のゲートとソースとの間に印加される電圧は、一定値を超えることができない。
【００９７】
この一定値をクランプ電圧を称することにする。
【００９８】
図１２は、第２実施例に関わる保護回路のクランプ特性、即ち、クランプ電圧とゲート耐圧との関係を示している。
【００９９】
第２実施例に関わる保護回路では、本来の目的を達成するため、クランプ電圧Ｖ１は、保護の対象となる薄膜タイプＭＯＳトランジスタのゲート耐圧Ｖ２よりも低い値に設定される。一方、クランプ電圧Ｖ１は、通常動作に悪影響を与えないようにするため、通常動作時に、保護の対象となる薄膜タイプＭＯＳトランジスタに印加される電圧の範囲（通常動作時の電圧範囲）の最大値よりも大きくなければならない。
【０１００】
従って、クランプ電圧は、以下の範囲に設定される。  
ゲート耐圧Ｖ２  ＞  クランプ電圧Ｖ１  ＞  通常動作時の電圧範囲の最大値  
・・・（２）
このような範囲内で、第２実施例に関わるＥＳＤ保護回路を使用することにより、高速に変化する信号であっても、通常動作に悪影響を与えることなく、ＥＳＤに対する耐性を向上できる。
【０１０１】
(3)   第３実施例  
第３実施例は、低耐圧回路部のＭＯＳトランジスタに、いわゆるアナログスイッチ型のＥＳＤ保護回路を接続した例である。
【０１０２】
図１３は、薄膜タイプＰチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【０１０３】
ＰチャネルＭＯＳトランジスタＱＰ（ｔｈｉｎ）のソースとバルク（例えば、Ｎウェル）は、内部電源電位Ｖｄｄが印加されるＶｄｄノードＥ１に接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートは、保護回路１６Ｅに接続される。
【０１０４】
保護回路１６Ｅは、抵抗Ｒ１、キャパシタＣ１、インバータＩ１，Ｉ２、トランスファゲートＴＧ及びＰチャネルＭＯＳトランジスタＱＰ１から構成される。
【０１０５】
抵抗Ｒ１とキャパシタＣ１は、ＶｄｄノードＥ１とＶＳＳノードＥ３との間に直列接続される。抵抗Ｒ１とキャパシタＣ１の接続ノードは、インバータＩ１を経由して、トランスファゲートＴＧを構成するＰチャネルＭＯＳトランジスタのゲートに接続される。また、その接続ノードは、インバータＩ１，Ｉ２を経由して、トランスファゲートＴＧを構成するＮチャネルＭＯＳトランジスタのゲートに接続される。
【０１０６】
信号は、内部ノードＥ２からトランスファゲートＴＧを経由して、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートに入力される。ＭＯＳトランジスタＱＰ１のソース／バルクは、ＶｄｄノードＥ１に接続され、ドレインは、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートに接続され、ゲートは、インバータＩ２の出力端に接続される。
【０１０７】
このような回路においては、通常動作時には、インバータＩ１の出力信号は、“Ｌ（＝ＶＳＳ）”、インバータＩ２の出力信号は、“Ｈ（＝Ｖｄｄ）”であり、トランスファゲートＴＧは、オン状態、ＭＯＳトランジスタＱＰ１は、オフ状態となっている。
【０１０８】
ここで、例えば、通常動作時でない場合、例えば、ＩＣを実装する前のＩＣ搬送時などにおいて、ＥＳＤによるサージが印加された場合を考える。この場合、ＥＳＤによるサージに起因し、仮に、内部ノードＥ２に正又は負の高電位が伝わったとしても、Ｅ１（Ｖｄｄ）及びＥ３（ＶＳＳ）は、フローティング状態又は０Ｖであるため、トランスファゲートＴＧは、オフ状態である。従って、保護すべきＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートに正又は負の高電位が伝わることはなく、このＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【０１０９】
また、例えば、ＩＣを実装する前のＩＣ搬送時などにおいて、ＥＳＤによるサージに起因し、Ｅ１（Ｖｄｄ）及び内部ノードＥ２に正又は負の高電位が伝わった場合であっても、トランスファゲートＴＧがオフ状態であるため、上述のように、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートにこの高電位が伝わることはない。また、抵抗Ｒ１及びキャパシタＣ１の時定数により決まる一瞬の間は、ＰチャネルＭＯＳトランジスタＱＰ１がオン状態になるため、Ｅ１（Ｖｄｄ）に正又は負の高電位が伝わっても、ＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲートとソースがショートされ、保護すべきＭＯＳトランジスタＱＰ（ｔｈｉｎ）に高電圧が印加されることはない。従って、このＭＯＳトランジスタＱＰ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【０１１０】
図１４は、薄膜タイプＮチャネルＭＯＳトランジスタに対するＥＳＤ保護回路の例を示している。
【０１１１】
ＮチャネルＭＯＳトランジスタＱＮ（ｔｈｉｎ）のソースとバルク（例えば、Ｐウェル）は、電源電位（例えば、接地電位）ＶＳＳが印加されるＶＳＳノードＦ３に接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のドレインは、例えば、他のＭＯＳトランジスタに接続される。ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートは、保護回路１６Ｆに接続される。
【０１１２】
保護回路１６Ｆは、抵抗Ｒ１、キャパシタＣ１、インバータＩ１，Ｉ２、トランスファゲートＴＧ及びＮチャネルＭＯＳトランジスタＱＮ１から構成される。
【０１１３】
抵抗Ｒ１とキャパシタＣ１は、ＶｄｄノードＦ１とＶＳＳノードＦ３との間に直列接続される。抵抗Ｒ１とキャパシタＣ１の接続ノードは、インバータＩ１を経由して、トランスファゲートＴＧを構成するＰチャネルＭＯＳトランジスタのゲートに接続される。また、その接続ノードは、インバータＩ１，Ｉ２を経由して、トランスファゲートＴＧを構成するＮチャネルＭＯＳトランジスタのゲートに接続される。
【０１１４】
信号は、内部ノードＦ２からトランスファゲートＴＧを経由して、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートに入力される。ＭＯＳトランジスタＱＮ１のソース／バルクは、ＶＳＳノードＦ３に接続され、ドレインは、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートに接続され、ゲートは、インバータＩ１の出力端に接続される。
【０１１５】
このような回路においては、通常動作時には、インバータＩ１の出力信号は、“Ｌ（＝ＶＳＳ）”、インバータＩ２の出力信号は、“Ｈ（＝Ｖｄｄ）”であり、トランスファゲートＴＧは、オン状態、ＭＯＳトランジスタＱＮ１は、オフ状態となっている。
【０１１６】
ここで、例えば、通常動作時でない場合、例えば、ＩＣを実装する前のＩＣ搬送時などにおいて、ＥＳＤによるサージが印加された場合を考える。この場合、ＥＳＤによるサージに起因し、仮に、内部ノードＦ２に正又は負の高電位が伝わったとしても、Ｆ１（Ｖｄｄ）及びＦ３（ＶＳＳ）は、フローティング状態又は０Ｖであるため、トランスファゲートＴＧは、オフ状態である。従って、保護すべきＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートに正又は負の高電位が伝わることはなく、このＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【０１１７】
また、例えば、ＩＣを実装する前のＩＣ搬送時などにおいて、ＥＳＤによるサージに起因し、Ｆ３（ＶＳＳ）及び内部ノードＦ２に正又は負の高電位が伝わった場合であっても、トランスファゲートＴＧがオフ状態であるため、上述のように、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートにこの高電位が伝わることはない。また、抵抗Ｒ１及びキャパシタＣ１の時定数により決まる一瞬の間は、ＮチャネルＭＯＳトランジスタＱＮ１がオン状態になるため、Ｆ３（ＶＳＳ）に正又は負の高電位が伝わっても、ＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲートとソースがショートされ、保護すべきＭＯＳトランジスタＱＮ（ｔｈｉｎ）に高電圧が印加されることはない。従って、このＭＯＳトランジスタＱＮ（ｔｈｉｎ）のゲート酸化膜の破壊を防止できる。
【０１１８】
このように、第３実施例の関わるＥＳＤ保護回路では、例えば、電源（Ｖｄｄ，ＶＳＳ）ノードにサージが侵入してきた場合には、その後、一定期間だけ、保護の対象となる薄膜タイプＭＯＳトランジスタＱＰ（ｔｈｉｎ），ＱＮ（ｔｈｉｎ）のゲートとソースとを短絡するため、これらＭＯＳトランジスタを保護できる。
【０１１９】
第３実施例に関わるＥＳＤ保護回路は、上述の第１及び第２実施例に関わるＥＳＤ保護回路のように、信号速度やクランプ電圧に関する条件が設定されることがないため、特に、高速に遷移する信号を取り扱う半導体集積回路に有効である。
【０１２０】
３．  適用例  
図１６は、本発明の例に関わるＥＳＤ保護回路が適用される半導体集積回路のレイアウトの一例を示している。
【０１２１】
チップ２０の縁部には、Ｉ／Ｏ及び保護回路からなるブロックが配置される。ここでの保護回路は、図１７及び図１８に示すような従来タイプの保護回路１０Ａ，１０Ｂ，１０Ｃを意味している。チップ２０の中央部には、複数の機能ブロックが配置される。例えば、ＣＰＵ、ＲＡＭ及びＲＯＭは、それぞれ機能ブロックの１つを表している。
【０１２２】
さらに、機能ブロックとして、チップ２０内には、ロジック回路Ａ，Ｂ，Ｃ，Ｄが配置される。ロジック回路Ａ，Ｂ，Ｃは、例えば、電源電位ＶＤＤ，ＶＳＳにより駆動される。これに対し、ロジック回路Ｄは、例えば、電源電位Ｖｄｄ（＜ＶＤＤ），ＶＳＳにより駆動される。
【０１２３】
本発明の例に関わるＥＳＤ保護回路は、ロジック回路Ｄを構成するＭＯＳトランジスタのうちの少なくとも１つ、又は、全てに適用される。
【０１２４】
４．  その他  
本発明の例に関わる半導体集積回路は、上述したように、単一電源電圧により駆動される内部回路と、内部回路をサージから保護する第１保護回路とを備える。内部回路は、第１ＭＯＳトランジスタから構成される高耐圧回路部と、第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、低耐圧回路部に直接接続され、第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含む。
【０１２５】
本発明の例に関わる半導体集積回路は、第１ＭＯＳトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、高耐圧回路部をサージから保護する第１保護回路とを備える。高耐圧回路部は、第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成される低耐圧回路部と、低耐圧回路部に直接接続され、第２ＭＯＳトランジスタをサージから保護する第２保護回路とを含む。
【０１２６】
低耐圧回路部は、単一電源電圧を降圧することにより得られる内部電源電圧により駆動される。
【０１２７】
第２ＭＯＳトランジスタは、内部電源電圧を直接受ける素子である。
【０１２８】
第２ＭＯＳトランジスタは、高耐圧回路部からデータを直接受ける素子である。
【０１２９】
低耐圧回路部は、高耐圧回路部に対してデータのやりとりを行う。
【０１３０】
本発明の例に関わる半導体集積回路は、第１ＭＯＳトランジスタから構成され、第１電源電圧により駆動される第１内部回路と、第１ＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第２ＭＯＳトランジスタから構成され、第１電源電圧よりも低い第２電源電圧により駆動され、第１内部回路に対してデータのやりとりを行う第２内部回路と、第１内部回路に直接接続され、第１ＭＯＳトランジスタをサージから保護する第１保護回路と、第２内部回路に直接接続され、第２ＭＯＳトランジスタをサージから保護する第２保護回路とを備える。
【０１３１】
第２ＭＯＳトランジスタは、第２電源電圧を直接受ける素子である。
【０１３２】
第２ＭＯＳトランジスタは、データのやりとりに直接関与する素子である。
【０１３３】
第２保護回路は、第２ＭＯＳトランジスタに直接接続される。
【０１３４】
第２保護回路は、抵抗とキャパシタから構成され、一定の時定数を持つ。時定数は、信号の遷移時間よりも小さい。
【０１３５】
第２保護回路は、ダイオード又はダイオード接続されたＭＯＳトランジスタから構成され、ダイオード又はダイオード接続されたＭＯＳトランジスタによるクランプ電圧は、低耐圧回路部における通常動作時の電圧範囲の最大値よりも大きい。
【０１３６】
第２保護回路は、ダイオード又はダイオード接続されたＭＯＳトランジスタから構成され、ダイオード又はダイオード接続されたＭＯＳトランジスタによるクランプ電圧は、第２内部回路における通常動作時の電圧範囲の最大値よりも大きい。
【０１３７】
第２保護回路は、アナログスイッチから構成される。
【０１３８】
第１保護回路は、外部端子に直接接続され、第２保護回路は、外部端子に直接接続されない。
【０１３９】
外部端子は、Ｉ／Ｏ端子又は電源端子である。
【０１４０】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０１４１】
本発明の例に関わるＥＳＤ保護回路は、ゲート耐圧の異なる複数のＭＯＳトランジスタを有する半導体集積回路に有効であり、かつ、ロジックＬＳＩ、混載ＬＳＩ、システムＬＳＩ、メモリなど、ＭＯＳ型素子を有する様々な半導体集積回路に適用可能である。
【図面の簡単な説明】
【０１４２】
【図１】本発明の第１例に関わるＥＳＤ保護回路の概要を示す図。
【図２】本発明の第２例に関わるＥＳＤ保護回路の概要を示す図。
【図３】本発明の第３例に関わるＥＳＤ保護回路の概要を示す図。
【図４】動作電圧の範囲とクランプ電圧との関係を示す図。
【図５】クランプ電圧と電流との関係を示す図。
【図６】ＰＬＬ回路への適用例を示す図。
【図７】本発明の適用が可能なレベルシフタを示す図。
【図８】第１実施例に関わるＥＳＤ保護回路を示す図。
【図９】第１実施例に関わるＥＳＤ保護回路を示す図。
【図１０】第２実施例に関わるＥＳＤ保護回路を示す図。
【図１１】第２実施例に関わるＥＳＤ保護回路を示す図。
【図１２】第２実施例に関わる保護回路のクランプ特性を示す図。
【図１３】第３実施例に関わるＥＳＤ保護回路を示す図。
【図１４】第３実施例に関わるＥＳＤ保護回路を示す図。
【図１５】ＥＳＤに対するテスト回路の例を示す図。
【図１６】本発明の例に関わるＥＳＤ保護回路の適用例を示す図。
【図１７】従来の保護回路を示す図。
【図１８】従来の保護回路を示す図。
【図１９】半導体集積回路の内部回路の例を示す図。
【図２０】従来の保護回路のクランプ特性を示す図。
【符号の説明】
【０１４３】
１０，１０Ａ，１０Ｂ，１０Ｃ：  ＥＳＤ保護回路、  １１：  入出力回路、  １２：  内部回路、  １３：  高耐圧回路部、  １４：  降圧回路、  １５：  低耐圧回路部、  １６Ａ，１６Ｂ：  ＲＣ型保護回路、  １６Ｃ，１６Ｄ：  ダイオード型保護回路、  １６Ｅ，１６Ｆ：  アナログスイッチ型保護回路、  ２０：  チップ、  Ｐ１：  Ｉ／Ｏピン、  Ｐ２：  ＶＤＤピン、  Ｐ３：  ＶＳＳピン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005142494.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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