(57)【要約】  【課題】  出力電流のばらつきを少なくするとともに出力電流の立ち上がりを急峻にすることでスプリアスの発生を抑制するチャージポンプ回路を提供する。  【解決手段】  位相遅れ信号ＤＷ及び位相進み信号ＵＰに応じて電荷の注入および引き抜きを行うチャージポンプ回路において、位相遅れ信号ＤＷによりＯＮ−ＯＦＦ制御されるカレントミラー回路４と、カレントミラー回路４に定電流を与える定電流発生部５と、カレントミラー回路４と定電流発生部５との間に位置し位相遅れ信号ＤＷによってＯＮ−ＯＦＦ制御されるＮ型ＦＥＴＮ３と、カレントミラー回路６と、位相進み信号ＵＰによりＯＮ−ＯＦＦ制御されてカレントミラー回路６に電流をミラーするカレントミラー回路７と、カレントミラー回路７に定電流を与える定電流発生部８と、カレントミラー回路７と定電流発生部８との間に位置し位相進み信号ＵＰによってＯＮ−ＯＦＦ制御されるＮ型ＦＥＴＮ４を設ける。【選択図】      図１
2005142716.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の入力信号に応じてループフィルタへの電荷の注入および引き抜きの電荷制御を行うチャージポンプ回路において、
第１の入力信号によりＯＮ−ＯＦＦ制御される第１のカレントミラー回路と、
第１のカレントミラー回路に定電流を与える第１の定電流発生部と、
第１カレントミラー回路と第１の定電流発生部との間に位置し第１の入力信号によってＯＮ−ＯＦＦ制御される第１のスイッチ素子と、
第２のカレントミラー回路と、
第２の入力信号によりＯＮ−ＯＦＦ制御されて第２のカレントミラー回路に電流をミラーする第３のカレントミラー回路と、
第３のカレントミラー回路に定電流を与える第２の定電流発生部と、
第３のカレントミラー回路と第２の定電流発生部との間に位置し第２の入力信号によってＯＮ−ＯＦＦ制御される第２のスイッチ素子と、
から成り、
前記第１のカレントミラー回路と第２のカレントミラー回路の一方の出力が前記ループフィルタに対し電荷の注入を行うものであり、他方の出力が前記ループフィルタに対し電荷の引き抜きを行うものであることを特徴とするチャージポンプ回路。
【請求項２】
第１のカレントミラー回路は、
電源と出力端子との間に位置する第１トランジスタと、
前記電源と第１のスイッチ素子との間に位置し制御端子と第１のスイッチ素子に接続される端子とが共に第１トランジスタの制御端子に接続される第２トランジスタと、
前記電源と第１のスイッチ素子との間に位置し制御端子に第１の入力信号が印加される第３トランジスタと、
から成り、
第２のカレントミラー回路は、
前記出力端子とグランドとの間に位置する第４トランジスタと、
第３のカレントミラー回路と前記グランドとの間に位置し制御端子と第３のカレントミラー回路に接続される端子とが共に第４トランジスタの制御端子に接続される第５トランジスタと、
から成り、
第３のカレントミラー回路は、
前記電源と第５トランジスタとの間に位置する第６トランジスタと、
前記電源と第２のスイッチ素子との間に位置し制御端子と第２のスイッチ素子に接続される端子とが共に第６トランジスタの制御端子に接続される第７トランジスタと、
前記電源と第２のスイッチ素子との間に位置し制御端子に第２の入力信号が印加される第８トランジスタと、
から成ることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
第１、第３のカレントミラー回路のそれぞれに、一方が高周波的に接地されるキャパシタが接続されていることを特徴とする請求項１または請求項２に記載のチャージポンプ回路。
【請求項４】
第１のカレントミラー回路は、
ソース端子が電源に接続されドレイン端子が出力端子に接続される第１のＰ型ＦＥＴと、
ソース端子が前記電源に接続されゲート端子とドレイン端子とが共に第１のＰ型ＦＥＴのゲート端子と第１のスイッチ素子とに接続される第２のＰ型ＦＥＴと、
ソース端子が前記電源に接続されドレイン端子が第２のＰ型ＦＥＴのドレイン端子に接続されゲート端子に第１の入力信号が印加される第３のＰ型ＦＥＴと、
から成り、
第２のカレントミラー回路は、
ソース端子がグランドに接続されドレイン端子が前記出力端子に接続される第１のＮ型ＦＥＴと、
ソース端子が前記グランドに接続されゲート端子とドレイン端子とが共に第１のＮ型ＦＥＴのゲート端子と第３のカレントミラー回路とに接続される第２のＮ型ＦＥＴと、
から成り、
第３のカレントミラー回路は、
ソース端子が前記電源に接続されドレイン端子が第２のＮ型ＦＥＴのドレイン端子に接続される第４のＰ型ＦＥＴと、
ソース端子が前記電源に接続されゲート端子とドレイン端子とが共に第４のＰ型ＦＥＴのゲート端子と第２のスイッチ素子とに接続される第５のＰ型ＦＥＴと、
ソース端子が前記電源に接続されドレイン端子が第５のＰ型ＦＥＴのドレイン端子に接続されゲート端子に第２の入力信号が印加される第６のＰ型ＦＥＴと、
から成ることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項５】
第１のカレントミラー回路は、ソース端子とドレイン端子とが共に前記電源に接続されゲート端子が第２のＰ型ＦＥＴのドレイン端子に接続される第７のＰ型ＦＥＴを有し、
第３のカレントミラー回路は、ソース端子とドレイン端子とが共に前記電源に接続されゲート端子が第５のＰ型ＦＥＴのドレイン端子に接続される第８のＰ型ＦＥＴを有することを特徴とする請求項４に記載のチャージポンプ回路。
【請求項６】
第１のスイッチ素子は、ドレイン端子が第１のカレントミラー回路に接続されソース端子が第１の定電流発生部に接続されゲート端子に第１の入力信号が印加される第３のＮ型ＦＥＴであり、
第２のスイッチ素子は、ドレイン端子が第３のカレントミラー回路に接続されソース端子が第２の定電流発生部に接続されゲート端子に第２の入力信号が印加される第４のＮ型ＦＥＴであることを特徴とする請求項１〜請求項５のいずれかに記載のチャージポンプ回路。
【請求項７】
第１の定電流発生部は、
コレクタ端子とグランドに接続されるエミッタ端子との間に第１のカレントミラー回路に与える定電流を流すＮＰＮ型の第１バイポーラトランジスタと、
エミッタ端子が前記グランドに接続されベース端子とコレクタ端子とが共に定電流源と第１バイポーラトランジスタのベース端子とに接続されるＮＰＮ型の第２バイポーラトランジスタと、
から成り、
第２の定電流発生部は、
ベース端子が第２バイポーラトランジスタのベース端子に接続されるとともに、コレクタ端子とグランドに接続されるエミッタ端子との間に第３のカレントミラー回路に与える定電流を流すＮＰＮ型の第３バイポーラトランジスタから成ることを特徴とする請求項１〜請求項６のいずれかに記載のチャージポンプ回路。
【請求項８】
第１、第３バイポーラトランジスタのエミッタ端子とグランド間にそれぞれ抵抗が接続されていることを特徴とする請求項７に記載のチャージポンプ回路。
【請求項９】
第１の定電流発生部は、
ドレイン端子とグランドに接続されるソース端子との間に第１のカレントミラー回路に与える定電流を流す第５のＮ型ＦＥＴと、
ソース端子が前記グランドに接続されゲート端子とドレイン端子とが共に定電流源と第５のＮ型ＦＥＴのゲート端子とに接続される第６のＮ型ＦＥＴと、
から成り、
第２の定電流発生部は、
ゲート端子が第６のＮ型ＦＥＴのゲート端子に接続されるとともに、ドレイン端子とグランドに接続されるソース端子との間に第３のカレントミラー回路に与える定電流を流す第７のＮ型ＦＥＴから成ることを特徴とする請求項１〜請求項６のいずれかに記載のチャージポンプ回路。
【請求項１０】
第５、第７のＮ型ＦＥＴのソース端子とグランド間にそれぞれ抵抗が接続されていることを特徴とする請求項９に記載のチャージポンプ回路。
【請求項１１】
請求項１〜請求項１０のいずれかに記載のチャージポンプ回路を用いたことを特徴とするＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路が内蔵されていることを特徴とする携帯端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等の通信機能を有する携帯端末装置等に使用されるＰＬＬ(Phase Locked Loop)回路、及びＰＬＬ回路を構成するチャージポンプ回路に関するものである。
【背景技術】
【０００２】
図５は、一般的なＰＬＬ回路の電気的構成を示すブロック図である。図５において、２０はＰＬＬ回路を示し、ＰＬＬ回路２０は、ＶＣＯ（電圧制御発振器）２６、基準信号ｆｒを発生させる基準信号発生器２１、ＶＣＯ２６の出力を比較周波数ｆｓに変換するprescaler２２、基準信号ｆｒと比較周波数ｆｓの位相差に応じた位相進み信号ＵＰ及び位相遅れ信号ＤＷを出力する位相比較器２３、位相比較器２３からの電圧信号である位相進み信号ＵＰ及び位相遅れ信号ＤＷを電流に変換するチャージポンプ回路２４、チャージポンプ回路２４の出力をＶＣＯ２６にフィードバックするループフィルタ２５から構成されている。本発明はこのようなＰＬＬ回路におけるチャージポンプ回路を対象とするものである。
【０００３】
このようなＰＬＬ回路に使用されるチャージポンプ回路には、従来、一方の電源と出力端子との間に位置する第１のスイッチ素子と、他方の電源と前記出力端子との間に位置する第２のスイッチ素子とを有し、２つの入力信号によって、出力端子における電流の流入、流出を制御してなるチャージポンプ回路において、第１のスイッチ素子を含んでなる第１のカレントミラー回路と、定電流を取り込むと共に、一方の入力信号により制御され、第１のカレントミラー回路に流すための定電流を発生させる第１の定電流発生部と、第２のスイッチ素子を含んでなる第２のカレントミラー回路と、前記一方の電源側に接続され、第２のカレントミラー回路に流す電流を制御する第３のカレントミラー回路と、定電流を取り込むと共に、他方の入力信号により制御され、第３のカレントミラー回路に流すための定電流を発生させる第２の定電流発生部とを備えたものがある（例えば、特許文献１参照）。
【０００４】
図６は、特許文献１に記載のチャージポンプ回路を示す回路図である。図６に示すチャージポンプ回路１１は、位相遅れ信号ＤＷに応じて出力端子ＯＵＴを介して電荷注入の電荷制御を行う電荷制御部１２と、位相進み信号ＵＰに応じて出力端子ＯＵＴを介して電荷引き抜きの電荷制御を行う電荷制御部１３とから構成されている。そして、電荷制御部１２は、カレントミラー回路１４と定電流発生部１５とから構成され、電荷制御部１３は、カレントミラー回路１６，１７と定電流発生部１８とから構成されている。
【０００５】
また、カレントミラー回路１４は、ソース端子が電源ＶＤＤにそれぞれ接続されたＰ型ＦＥＴＰ０１，Ｐ０２，Ｐ０３から構成されており、Ｐ型ＦＥＴＰ０１，Ｐ０２のゲート端子同士が短絡状態にされ、このゲート端子が位相遅れ信号ＤＷで制御されるＰ型ＦＥＴＰ０３を介して電源ＶＤＤに接続されている。そして、Ｐ型ＦＥＴＰ０１のドレイン端子が出力端子ＯＵＴに接続されている。
【０００６】
また、定電流発生部１５は、ベース端子に定電流が供給され、コレクタ端子がＰ型ＦＥＴＰ０２，Ｐ０３のドレイン端子に接続されているＮＰＮ型のバイポーラトランジスタＢ０１と、このバイポーラトランジスタＢ０１のエミッタ端子に接続されている抵抗Ｒ０１と、ゲート端子に位相遅れ信号ＤＷが入力され、抵抗Ｒ０１とグランドとの間に位置するＮ型ＦＥＴＮ０３とから構成されている。
【０００７】
また、カレントミラー回路１６は、ソース端子がグランドにそれぞれ接続され、ゲート端子同士が短絡状態にされている一対のＮ型ＦＥＴＮ０１，Ｎ０２から構成されており、このゲート端子とＮ型ＦＥＴＮ０２のドレイン端子とは短絡されている。そして、Ｎ型ＦＥＴＮ０１のドレイン端子が出力端子ＯＵＴに接続されている。
【０００８】
また、カレントミラー回路１７は、ソース端子が電源ＶＤＤにそれぞれ接続されたＰ型ＦＥＴＰ０４，Ｐ０５，Ｐ０６から構成されており、Ｐ型ＦＥＴＰ０４，Ｐ０５のゲート端子同士が短絡状態にされ、このゲート端子が位相進み信号ＵＰで制御されるＰ型ＦＥＴＰ０６を介して電源ＶＤＤに接続されている。そして、Ｐ型ＦＥＴＰ０４のドレイン端子がＮ型ＦＥＴＮ０２のドレイン端子に接続されている。
【０００９】
また、定電流発生部１８は、ベース端子に定電流が供給され、コレクタ端子がＰ型ＦＥＴＰ０５，Ｐ０６のドレイン端子に接続されるＮＰＮ型のバイポーラトランジスタＢ０３と、このバイポーラトランジスタＢ０３のエミッタ端子に接続される抵抗Ｒ０２と、ゲート端子に位相進み信号ＵＰが入力され、抵抗Ｒ０２とグランドとの間に位置するＮ型ＦＥＴＮ０４とから構成されている。
【００１０】
このような構成により、チャージポンプ回路１１は、定電流を供給する定電流発生部１５，１８でカレントミラー回路１４，１７に流す定電流を発生させ、この定電流と定倍率の電流を出力端子ＯＵＴに流すようにして電荷の注入、引き抜きの電荷制御を行っている。
【００１１】
また、位相比較器から出力される上昇指示信号および下降指示信号に応じて出力端子からそれぞれ電流流出および電流流入を行う定電流型チャージポンプであって、第１の定電流源から第１のカレントミラー回路を通じて動作電流が設定され出力が出力端子に接続された電流流出用トランジスタと、前記電流流出用トランジスタと電源間に挿入され前記上昇指示信号に応じてオンする第１のスイッチング用トランジスタと、第２の定電流源から第２のカレントミラー回路を通じて動作電流が設定され出力が前記出力端子に接続された電流流入用トランジスタと、前記電流流入用トランジスタとグランド間に挿入され前記下降指示信号に応じてオンする第２のスイッチング用トランジスタと、前記上昇指示信号が出力されていないときに前記第１の定電流源の電流値を所定値より小さくする第１の電流設定手段と、前記下降指示信号が出力されていないときに前記第２の定電流源の電流値を所定値より小さくする第２の電流設定手段を備えたチャージポンプもある（例えば、特許文献２参照）。
【００１２】
また、カレントミラー比を切り替え可能とし、出力端子側に電流を流出する第１のカレントミラー回路と、前記第１のカレントミラー回路から前記出力端子側への電流流出を制御する第１の制御回路と、カレントミラー比を切り替え可能とし、前記出力端子側から電流を流入する第２のカレントミラー回路と、前記出力端子側から前記第２のカレントミラー回路の電流流入を制御する第２の制御回路を有していることを特徴とするチャージポンプ回路もある（例えば、特許文献３参照）。
【特許文献１】特開平１０―２０９８５８号公報
【特許文献２】特開２０００―１５１３９８号公報
【特許文献３】特開２００２―３３６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図５に示すようなＰＬＬ回路に使用されるチャージポンプ回路には、正確な出力電流制御と出力電流の急峻な立ち上がりが要求される。これは、これらが不十分である場合、次段のループフィルタに比較周波数の周期でスプリアスが発生し、このスプリアスがＶＣＯにフィードバックされることになるので、ＶＣＯの出力にもスプリアスが発生することになるからである。
【００１４】
このような要求に対し、図６に示すチャージポンプ回路１１は、出力端子ＯＵＴを介して電荷の注入を行うための電流がばらつくという問題があった。即ち、チャージポンプ回路１１は、電荷制御部１２において、定電流発生部１５のＮ型ＦＥＴＮ０３のソース−ドレイン間電圧のばらつきがそのままバイポーラトランジスタＢ０１のベース−エミッタ間電圧のばらつきに影響を与えてしまう構成であり、バイポーラトランジスタＢ０１のベース−エミッタ間電圧がばらつくと定電流発生部１５からカレントミラー回路１４に供給される電流がばらつくことになるので、Ｎ型ＦＥＴＮ０３のソース−ドレイン間電圧のばらつきにより、出力端子ＯＵＴを介して電荷の注入を行うための出力電流がばらつくという問題があった。
【００１５】
更に、チャージポンプ回路１１は、電荷制御部１３においても、定電流発生部１８のＮ型ＦＥＴＮ０４のソース−ドレイン間電圧のばらつきがそのままバイポーラトランジスタＢ０３のベース−エミッタ間電圧のばらつきに影響を与えてしまう構成であり、バイポーラトランジスタＢ０３のベース−エミッタ間電圧がばらつくと定電流発生部１８からカレントミラー回路１７に供給される電流がばらつくことになり、更に、カレントミラー回路１６に供給される電流がばらつくことになるので、Ｎ型ＦＥＴＮ０４のソース−ドレイン間電圧のばらつきにより、出力端子ＯＵＴを介して電荷の引き抜きを行うための電流がばらつくという問題があった。
【００１６】
また、特許文献２に記載の従来技術では、位相比較器から出力される上昇指示信号および下降指示信号が入力されないときに定電流源の電流を小さく設定することにより消費電流を低減することはできるが、定電流源の電流の設定は抵抗またはトランジスタにより行われるため、この抵抗の抵抗値のばらつき、または、このトランジスタのオン抵抗のばらつきにより、設定される定電流の電流値がばらつくことになるという問題があった。また、出力部にスイッチング用のトランジスタが挿入されているため、出力端子から流入、流出する電流値はこのスイッチング用トランジスタの特性に依存してしまうという問題もあった。
【００１７】
また、特許文献３に記載の従来技術では、カレントミラー回路に与える電流を一定とし、出力端子側に流出、流入する電流を一定とすることはできるが、この出力端子側に流出、流入する電流の立ち上がり時間が、カレントミラー回路に定電流を与える定電流源回路のトランジスタがオンする時間の分だけ遅れることになり、出力電流の立ち上がり特性が悪くなるという問題があった。
【００１８】
本発明は、上記の点に鑑み、入力信号に応じて電荷の注入および引き抜きの電荷制御を行うチャージポンプ回路であって、電荷の注入および引き抜きのための出力電流のばらつきを少なくするとともに、この出力電流の立ち上がりを急峻にすることで、スプリアスの発生を抑制することのできるチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために本発明は、第１、第２の入力信号に応じてループフィルタへの電荷の注入および引き抜きの電荷制御を行うチャージポンプ回路において、第１の入力信号によりＯＮ−ＯＦＦ制御される第１のカレントミラー回路と、第１のカレントミラー回路に定電流を与える第１の定電流発生部と、第１カレントミラー回路と第１の定電流発生部との間に位置し第１の入力信号によってＯＮ−ＯＦＦ制御される第１のスイッチ素子と、第２のカレントミラー回路と、第２の入力信号によりＯＮ−ＯＦＦ制御されて第２のカレントミラー回路に電流をミラーする第３のカレントミラー回路と、第３のカレントミラー回路に定電流を与える第２の定電流発生部と、第３のカレントミラー回路と第２の定電流発生部との間に位置し第２の入力信号によってＯＮ−ＯＦＦ制御される第２のスイッチ素子とから成り、前記第１のカレントミラー回路と第２のカレントミラー回路の一方の出力が前記ループフィルタに対し電荷の注入を行うものであり、他方の出力が前記ループフィルタに対し電荷の引き抜きを行うものであることを特徴とする。
【００２０】
このようにすると、第１のスイッチ素子の特性がばらついた場合であっても、第１の定電流発生部から第１のカレントミラー回路に供給する定電流を安定させることができ、第１のカレントミラー回路からの出力電流のばらつきを少なくして安定させることができる。また、第２のスイッチ素子の特性がばらついた場合であっても、第２の定電流発生部から第３のカレントミラー回路に供給する定電流を安定させることができるので、第３のカレントミラー回路から第２のカレントミラー回路に供給される電流を安定させ第２のカレントミラー回路からの出力電流のばらつきを少なくして安定させることができる。また、出力電流の立ち上がりを急峻にしてチャージポンプ回路の応答特性を向上させ、スプリアスの発生を抑制することができる。
【００２１】
また、例えば、第１のカレントミラー回路は、電源と出力端子との間に位置する第１トランジスタと、前記電源と第１のスイッチ素子との間に位置し制御端子と第１のスイッチ素子に接続される端子とが共に第１トランジスタの制御端子に接続される第２トランジスタと、前記電源と第１のスイッチ素子との間に位置し制御端子に第１の入力信号が印加される第３トランジスタとから成り、第２のカレントミラー回路は、前記出力端子とグランドとの間に位置する第４トランジスタと、第３のカレントミラー回路と前記グランドとの間に位置し制御端子と第３のカレントミラー回路に接続される端子とが共に第４トランジスタの制御端子に接続される第５トランジスタとから成り、第３のカレントミラー回路は、前記電源と第５トランジスタとの間に位置する第６トランジスタと、前記電源と第２のスイッチ素子との間に位置し制御端子と第２のスイッチ素子に接続される端子とが共に第６トランジスタの制御端子に接続される第７トランジスタと、前記電源と第２のスイッチ素子との間に位置し制御端子に第２の入力信号が印加される第８トランジスタとから成るようにすると良い。
【００２２】
このようにすると、第１のカレントミラー回路を構成するトランジスタの特性にばらつきが生じた場合や、前記電源の電圧が変動した場合であっても、第１カレントミラー回路から前記出力端子に流れる出力電流のばらつきを少なくして安定させることができる。また、第２、第３のカレントミラー回路を構成するトランジスタの特性にばらつきが生じた場合や、前記電源の電圧が変動した場合であっても、第２カレントミラー回路から前記出力端子に流れる出力電流のばらつきを少なくして安定させることができる。
【００２３】
また、例えば、第１、第３のカレントミラー回路のそれぞれに、一方が高周波的に接地されるキャパシタが接続されていると、第１のスイッチ素子の急峻な立ち上がりによる第１のカレントミラー回路からの出力電流のオーバーシュートを抑制し、また、第２のスイッチ素子の急峻な立ち上がりによる第３のカレントミラー回路から第２のカレントミラー回路に供給される電流のオーバーシュートを抑制し、更に第２のカレントミラー回路からの出力電流のオーバーシュートを抑制するので、出力電流のオーバーシュートによるスプリアスの発生を抑制することができる。
【００２４】
また、例えば、第１のカレントミラー回路は、ソース端子が電源に接続されドレイン端子が出力端子に接続される第１のＰ型ＦＥＴと、ソース端子が前記電源に接続されゲート端子とドレイン端子とが共に第１のＰ型ＦＥＴのゲート端子と第１のスイッチ素子とに接続される第２のＰ型ＦＥＴと、ソース端子が前記電源に接続されドレイン端子が第２のＰ型ＦＥＴのドレイン端子に接続されゲート端子に第１の入力信号が印加される第３のＰ型ＦＥＴとから成り、第２のカレントミラー回路は、ソース端子がグランドに接続されドレイン端子が前記出力端子に接続される第１のＮ型ＦＥＴと、ソース端子が前記グランドに接続されゲート端子とドレイン端子とが共に第１のＮ型ＦＥＴのゲート端子と第３のカレントミラー回路とに接続される第２のＮ型ＦＥＴとから成り、第３のカレントミラー回路は、ソース端子が前記電源に接続されドレイン端子が第２のＮ型ＦＥＴのドレイン端子に接続される第４のＰ型ＦＥＴと、ソース端子が前記電源に接続されゲート端子とドレイン端子とが共に第４のＰ型ＦＥＴのゲート端子と第２のスイッチ素子とに接続される第５のＰ型ＦＥＴと、ソース端子が前記電源に接続されドレイン端子が第５のＰ型ＦＥＴのドレイン端子に接続されゲート端子に第２の入力信号が印加される第６のＰ型ＦＥＴとから成るようにすると良い。
【００２５】
このようにすると、第１のカレントミラー回路を構成するＦＥＴの特性にばらつきが生じた場合や、前記電源の電圧が変動した場合であっても、第１カレントミラー回路から前記出力端子に流れる電荷の注入のための出力電流のばらつきを少なくして安定させることができる。また、第２、第３のカレントミラー回路を構成するＦＥＴの特性にばらつきが生じた場合や、前記電源の電圧が変動した場合であっても、第２カレントミラー回路から前記出力端子に流れる電荷の引き抜きのための出力電流のばらつきを少なくして安定させることができる。また、消費電力の少ないＦＥＴを使用することで、第１、第２、第３のカレントミラー回路での消費電力を低減することができる。
【００２６】
また、例えば、第１のカレントミラー回路は、ソース端子とドレイン端子とが共に前記電源に接続されゲート端子が第２のＰ型ＦＥＴのドレイン端子に接続される第７のＰ型ＦＥＴを有し、第３のカレントミラー回路は、ソース端子とドレイン端子とが共に前記電源に接続されゲート端子が第５のＰ型ＦＥＴのドレイン端子に接続される第８のＰ型ＦＥＴを有すると良い。
【００２７】
このようにすると、第１のスイッチ素子の急峻な立ち上がりによる第１のＰ型ＦＥＴからの出力電流のオーバーシュートを抑制し、また、第２のスイッチ素子の急峻な立ち上がりによる第４のＰ型ＦＥＴからの電流のオーバーシュートを抑制し、この電流がミラーされる第１のＮ型ＦＥＴからの出力電流のオーバーシュートを抑制するので、出力電流のオーバーシュートによるスプリアスの発生を抑制することができる。
【００２８】
また、例えば、第１のスイッチ素子は、ドレイン端子が第１のカレントミラー回路に接続されソース端子が第１の定電流発生部に接続されゲート端子に第１の入力信号が印加される第３のＮ型ＦＥＴであり、第２のスイッチ素子は、ドレイン端子が第３のカレントミラー回路に接続されソース端子が第２の定電流発生部に接続されゲート端子に第２の入力信号が印加される第４のＮ型ＦＥＴであると良い。
【００２９】
このようにすると、第１の入力信号に応じて第１のカレントミラー回路に第１の定電流発生部からの定電流を与えることができ、第２の入力信号に応じて第３のカレントミラー回路に第２の定電流発生部からの定電流を与えることができる。また、消費電力の少ないＦＥＴを使用することで、第１、第２のスイッチ素子での消費電力を低減することができる。
【００３０】
また、例えば、第１の定電流発生部は、コレクタ端子とグランドに接続されるエミッタ端子との間に第１のカレントミラー回路に与える定電流を流すＮＰＮ型の第１バイポーラトランジスタと、エミッタ端子が前記グランドに接続されベース端子とコレクタ端子とが共に定電流源と第１バイポーラトランジスタのベース端子とに接続されるＮＰＮ型の第２バイポーラトランジスタとから成り、第２の定電流発生部は、ベース端子が第２バイポーラトランジスタのベース端子に接続されるとともに、コレクタ端子とグランドに接続されるエミッタ端子との間に第３のカレントミラー回路に与える定電流を流すＮＰＮ型の第３バイポーラトランジスタから成るようにすると良い。
【００３１】
このようにすると、第２バイポーラトランジスタのベース−エミッタ間に流れる定電流源からの定電流が第１、第３バイポーラトランジスタにミラーされて、第１、第３バイポーラトランジスタのコレクタ−エミッタ間に流れる電流が常に一定となる。従って、第１の定電流発生部から第１カレントミラー回路に供給する電流、及び、第２の定電流発生部から第３カレントミラー回路に供給する電流を常に一定にすることができる。また、第１、第３バイポーラトランジスタには常にベース電流が流れているので、第１、第２のスイッチ素子がオンしたときに、即座にコレクタ電流、即ち、第１、第３カレントミラー回路に供給する電流を流すことができ、入力信号に対する応答性を高めることができる。
【００３２】
また、例えば、第１、第３バイポーラトランジスタのエミッタ端子とグランド間にそれぞれ抵抗が接続されていると、第１、第３バイポーラトランジスタのアーリー効果を低減して、電源電圧の変動や第１、第２のスイッチ素子の特性のばらつき等により第１、第３バイポーラトランジスタのコレクタ−エミッタ間電圧が変動した場合においても、コレクタ電流、即ち、第１、第３カレントミラー回路に供給する電流を安定させることができる。
【００３３】
また、例えば、第１の定電流発生部は、ドレイン端子とグランドに接続されるソース端子との間に第１のカレントミラー回路に与える定電流を流す第５のＮ型ＦＥＴと、ソース端子が前記グランドに接続されゲート端子とドレイン端子とが共に定電流源と第５のＮ型ＦＥＴのゲート端子とに接続される第６のＮ型ＦＥＴとから成り、第２の定電流発生部は、ゲート端子が第６のＮ型ＦＥＴのゲート端子に接続されるとともに、ドレイン端子とグランドに接続されるソース端子との間に第３のカレントミラー回路に与える定電流を流す第７のＮ型ＦＥＴから成るようにすると良い。
【００３４】
このようにすると、第６のＮ型ＦＥＴのドレイン−ソース間に流れる定電流源からの定電流が第５、第７のＮ型ＦＥＴにミラーされて、第５、第７のＮ型ＦＥＴのドレイン−ソース間に流れる電流が常に一定となる。従って、第１の定電流発生部から第１カレントミラー回路に供給する電流、及び、第２の定電流発生部から第３カレントミラー回路に供給する電流を常に一定にすることができる。また、消費電力の少ないＦＥＴを使用することで、第１、第２の定電流発生部での消費電力を低減することができる。
【００３５】
また、例えば、第５、第７のＮ型ＦＥＴのソース端子とグランド間にそれぞれ抵抗が接続されていると、第５、第７のＮ型ＦＥＴのアーリー効果を低減して、電源電圧の変動や第１、第２のスイッチ素子の特性のばらつき等により第５、第７のＮ型ＦＥＴのドレイン−ソース間電圧が変動した場合においても、ドレイン電流、即ち、第１、第３カレントミラー回路に供給する電流を更に安定させることができる。
【００３６】
また、例えば、前記チャージポンプ回路を用いたＰＬＬ回路にすると、電流安定性、応答特性について優れ、スプリアスを小さく抑えることができるＰＬＬ回路が実現できる。
【００３７】
また、例えば、前記ＰＬＬ回路が内蔵されている携帯端末装置にすると、小型且つ低消費電力を可能とする携帯端末装置が実現できる。
【発明の効果】
【００３８】
本発明によると、第１、第２の入力信号に応じてループフィルタへの電荷の注入および引き抜きの電荷制御を行うチャージポンプ回路において、第１の入力信号によりＯＮ−ＯＦＦ制御される第１のカレントミラー回路と、第１のカレントミラー回路に定電流を与える第１の定電流発生部と、第１カレントミラー回路と第１の定電流発生部との間に位置し第１の入力信号によってＯＮ−ＯＦＦ制御される第１のスイッチ素子と、第２のカレントミラー回路と、第２の入力信号によりＯＮ−ＯＦＦ制御されて第２のカレントミラー回路に電流をミラーする第３のカレントミラー回路と、第３のカレントミラー回路に定電流を与える第２の定電流発生部と、第３のカレントミラー回路と第２の定電流発生部との間に位置し第２の入力信号によってＯＮ−ＯＦＦ制御される第２のスイッチ素子とから成り、前記第１のカレントミラー回路と第２のカレントミラー回路の一方の出力が前記ループフィルタに対し電荷の注入を行うものであり、他方の出力が前記ループフィルタに対し電荷の引き抜きを行うものであるので、電荷の注入および引き抜きのための出力電流のばらつきを少なくするとともに、この出力電流の立ち上がりを急峻にすることで、スプリアスの発生を抑制することのできるチャージポンプ回路が実現できる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の実施形態を図面を参照して説明する。図１は、本発明の第１実施形態のチャージポンプ回路を示す回路図である。図１に示すチャージポンプ回路１は、位相遅れ信号ＤＷに応じて出力端子ＯＵＴを介して電荷注入の電荷制御を行う電荷制御部２と、位相進み信号ＵＰに応じて出力端子ＯＵＴを介して電荷引き抜きの電荷制御を行う電荷制御部３とから構成されている。
【００４０】
そして、電荷制御部２は、カレントミラー回路４、定電流発生部５、Ｎ型ＦＥＴＮ３から構成され、電荷制御部３は、カレントミラー回路６，７、定電流発生部８、Ｎ型ＦＥＴＮ４から構成されており、定電流発生部５、定電流発生部８によってカレントミラー回路４、カレントミラー回路７に定電流が供給される。また、カレントミラー回路４は出力端子ＯＵＴに接続されるループフィルタに電荷を注入する役割をしており、カレントミラー回路７はカレントミラー回路６の電流を制御し、カレントミラー回路６が出力端子ＯＵＴを介して前記ループフィルタから電荷を引き抜く役割をしている。
【００４１】
カレントミラー回路４は、ソース端子が電源ＶＤＤにそれぞれ接続されたＰ型ＦＥＴＰ１，Ｐ２，Ｐ３と、ソース端子とドレイン端子とが電源ＶＤＤに接続されたＰ型ＦＥＴＰ７とから構成されており、Ｐ型ＦＥＴＰ１，Ｐ２，Ｐ７のゲート端子同士が短絡状態にされ、このゲート端子が位相遅れ信号ＤＷで制御されるＰ型ＦＥＴＰ３を介して電源ＶＤＤに接続されている。そして、Ｐ型ＦＥＴＰ１のドレイン端子が出力端子ＯＵＴに接続されている。
【００４２】
また、定電流発生部５は、エミッタ端子がグランドにそれぞれ接続され、ベース端子同士が短絡状態にされている一対のＮＰＮ型のバイポーラトランジスタＢ１，Ｂ２と、短絡されたバイポーラトランジスタＢ２のコレクタ端子とベース端子に接続された定電流源Ｉ１とから構成されている。そして、位相遅れ信号ＤＷによってＯＮ−ＯＦＦ制御されるＮ型ＦＥＴＮ３のドレイン端子がＰ型ＦＥＴＰ２のドレイン端子に接続され、ソース端子はバイポーラトランジスタＢ１のコレクタ端子に接続されている。
【００４３】
また、カレントミラー回路６は、ソース端子がグランドにそれぞれ接続され、ゲート端子同士が短絡状態にされている一対のＮ型ＦＥＴＮ１，Ｎ２から構成されており、このゲート端子とＮ型ＦＥＴＮ２のドレイン端子とは短絡されている。そして、Ｎ型ＦＥＴＮ１のドレイン端子が出力端子ＯＵＴに接続されている。
【００４４】
また、カレントミラー回路７は、ソース端子が電源ＶＤＤにそれぞれ接続されたＰ型ＦＥＴＰ４，Ｐ５，Ｐ６と、ソース端子とドレイン端子とが電源ＶＤＤに接続されたＰ型ＦＥＴＰ８とから構成されており、Ｐ型ＦＥＴＰ４，Ｐ５，Ｐ８のゲート端子同士が短絡状態にされ、このゲート端子が位相進み信号ＵＰで制御されるＰ型ＦＥＴＰ６を介して電源ＶＤＤに接続されている。そして、Ｐ型ＦＥＴＰ４のドレイン端子がＮ型ＦＥＴＮ２のドレイン端子に接続されている。
【００４５】
また、定電流発生部８は、エミッタ端子がグランドに接続され、ベース端子が定電流源Ｉ１に接続されて定電流が供給されるＮＰＮ型のバイポーラトランジスタＢ３から成り、位相進み信号ＵＰによってＯＮ−ＯＦＦ制御されるＮ型ＦＥＴＮ４のドレイン端子がＰ型ＦＥＴＰ５のドレイン端子に接続され、ソース端子はバイポーラトランジスタＢ３のコレクタ端子に接続されている。
【００４６】
以下に、このような構成のチャージポンプ回路１の動作を説明する。尚、チャージポンプ回路１の入力信号である位相遅れ信号ＤＷと位相進み信号ＵＰは、一方がＨｉｇｈ（“Ｈ”）のとき、他方がＬｏｗ（“Ｌ”）になる関係である。
【００４７】
また、定電流発生部５及び定電流発生部８では、常に、定電流源Ｉ１からの定電流がバイポーラトランジスタＢ２のベース端子、エミッタ端子を通じてグランドに流れ、ベース端子同士が接続されたバイポーラトランジスタＢ１およびＢ３にこの定電流がミラーされるようになっている。
【００４８】
先ず、位相遅れ信号ＤＷが“Ｈ”、位相進み信号ＵＰが“Ｌ”のとき、電荷制御部２は、Ｎ型ＦＥＴＮ３がＯＮするので、定電流発生部５がＯＮとなり、所定の電流がカレントミラー回路４に供給されることになる。カレントミラー回路４は、Ｐ型ＦＥＴＰ３がＯＦＦになるのでＰ型ＦＥＴＰ１，Ｐ２がＯＮし、定電流発生部５から供給された所定の電流がＰ型ＦＥＴＰ２を流れる。そして、この電流をミラーした電流ｉ１が矢印の示すように、電源ＶＤＤからＰ型ＦＥＴＰ１を通じて出力端子ＯＵＴに流れ、電荷の注入が行われる。
【００４９】
このとき、電荷制御部３は、Ｎ型ＦＥＴＮ４がＯＦＦするので、定電流発生部８はＯＦＦとなり、所定の電流はカレントミラー回路７に供給されないことになる。また、カレントミラー回路７は、Ｐ型ＦＥＴＰ６がＯＮになるのでＰ型ＦＥＴＰ４，Ｐ５がＯＦＦした状態となり、これによりカレントミラー回路６は、Ｎ型ＦＥＴＮ１，Ｎ２がＯＦＦした状態となり、電荷の引き込み動作は行われない。
【００５０】
次に、位相遅れ信号ＤＷが“Ｌ”、位相進み信号ＵＰが“Ｈ”のとき、電荷制御部２は、Ｎ型ＦＥＴＮ３がＯＦＦするので、定電流発生部５はＯＦＦとなり、所定の電流はカレントミラー回路４に供給されないことになる。また、カレントミラー回路４は、Ｐ型ＦＥＴＰ３がＯＮになるのでＰ型ＦＥＴＰ１，Ｐ２がＯＦＦした状態となり、電荷の注入動作は行われない。
【００５１】
このとき、電荷制御部３は、Ｎ型ＦＥＴＮ４がＯＮするので、定電流発生部８はＯＮとなり、所定の電流がカレントミラー回路７に供給されることになる。カレントミラー回路７は、Ｐ型ＦＥＴＰ６がＯＦＦになるのでＰ型ＦＥＴＰ４，Ｐ５がＯＮし、定電流発生部８から供給された所定の電流がＰ型ＦＥＴＰ５を流れる。そして、この電流をミラーした電流ｉ２がＰ型ＦＥＴＰ４を通じてカレントミラー回路６のＮ型ＦＥＴＮ２を流れ、更に、この電流をミラーした電流ｉ２が矢印の示すように、出力端子ＯＵＴからＮ型ＦＥＴＮ１を通じてグランドに流れ、電荷の引き抜きが行われる。
【００５２】
このようにして、入力信号である位相遅れ信号ＤＷと位相進み信号ＵＰに応じて、出力端子ＯＵＴを介して電荷の注入、引き抜きが行われるが、注入時及び引き抜き時に出力端子ＯＵＴに流れる出力電流は、定電流発生部５，８からカレントミラー回路４，７に供給される所定の電流がミラーされた電流となるので、電源ＶＤＤの電圧や各カレントミラー回路を構成するＦＥＴの特性に依存せず一定となり、電源ＶＤＤの電圧や各カレントミラー回路を構成するＦＥＴの特性がばらついても安定した出力電流で電荷の注入、引き抜きを行うことができる。
【００５３】
また、電荷制御部２では、位相遅れ信号ＤＷによって制御されるＮ型ＦＥＴＮ３のソース端子と定電流発生部５のバイポーラトランジスタＢ１のコレクタ端子が接続されているので、Ｎ型ＦＥＴＮ３のソース−ドレイン間電圧のばらつきは、バイポーラトランジスタＢ１のコレクタ−エミッタ間電圧には影響するが、ベース−エミッタ間電圧には影響しない。
【００５４】
そして、バイポーラトランジスタＢ１は飽和動作させるので、コレクタ−エミッタ間電圧の変動による電流値の変化は、ベース−エミッタ間電圧の変動による電流値の変化に比べて、非常に小さいものである。従って、Ｎ型ＦＥＴＮ３の特性がばらつき、Ｎ型ＦＥＴＮ３のソース−ドレイン間電圧がばらついても、カレントミラー回路４に供給する電流の変化は非常に小さいものになるので、出力端子ＯＵＴへの出力電流の変化も小さいものになる。
【００５５】
尚、電荷制御部３は、構成としては電荷制御部２にカレントミラー回路７が接続されているものと等価であり、基本的な動作は電荷制御部２と同様なので、電荷制御部３についても同様の効果がある。従って、Ｎ型ＦＥＴＮ４の特性がばらつき、Ｎ型ＦＥＴＮ４のソース−ドレイン間電圧がばらついても、カレントミラー回路７に供給する電流の変化は非常に小さいものになるので、出力端子ＯＵＴへの出力電流の変化も小さいものになる。即ち、上述したように、チャージポンプ回路１は、チャージポンプ回路１を構成するトランジスタの特性のばらつきに非常に強く、安定した出力電流を得ることができる。
【００５６】
また、カレントミラー回路４，７のＰ型ＦＥＴＰ７，Ｐ８は、Ｎ型ＦＥＴＮ３，Ｎ４の急峻な立ち上がりによる出力電流のオーバーシュートを抑制する役割をしている。このＰ型ＦＥＴＰ７，Ｐ８が無くとも、カレントミラー回路４，７は正常に機能するが、出力電流のオーバーシュートによる波形の乱れはスプリアスの原因となる。上述したように、チャージポンプ回路で発生したスプリアスはＶＣＯにも現れてくるので、チャージポンプ回路で発生するスプリアスは小さい方が望ましい。従って、本実施形態のチャージポンプ回路１に示すように、Ｐ型ＦＥＴＰ７，Ｐ８を搭載したカレントミラー回路にした方が効果的である。尚、Ｐ型ＦＥＴＰ７，Ｐ８の代わりにキャパシタを用いても同様の効果がある。
【００５７】
図２は、本発明の第２実施形態のチャージポンプ回路を示す回路図である。図２において、図１と同一の部分には同一の符号を付し、その説明を省略する。図２に示すチャージポンプ回路９が図１に示すチャージポンプ回路１と相違する点は、バイポーラトランジスタＢ１のエミッタ端子とグランドとの間に抵抗Ｒ１が挿入されている点と、バイポーラト
ランジスタＢ３のエミッタ端子とグランドとの間に抵抗Ｒ２が挿入されている点である。
【００５８】
このように、バイポーラトランジスタＢ１、及び、バイポーラトランジスタＢ３のエミッタ端子とグランド間に抵抗を挿入すると、アーリー効果を軽減できるので、コレクタ−エミッタ間電圧の変動による電流値の変化はさらに少なくなり、上述した効果をさらに大きくできる。即ち、Ｎ型ＦＥＴＮ３，Ｎ４の特性がばらつき、Ｎ型ＦＥＴＮ３，Ｎ４のソース−ドレイン間電圧がばらついても、カレントミラー回路４，７に供給する電流の変化は更に小さいものになり、出力端子ＯＵＴへの出力電流の変化も更に小さいものになる。尚、アーリー効果とは同じベース電流でもコレクタ-エミッタ間電圧が大きいほどコレクタ電流が大きくなるという現象のことである。
【００５９】
図３は、本発明の第３実施形態のチャージポンプ回路を示す回路図である。図３において、図１と同一の部分には同一の符号を付し、その説明を省略する。図３に示すチャージポンプ回路１０が図１に示すチャージポンプ回路１と相違する点は、定電流発生部５のバイポーラトランジスタＢ１，Ｂ２の代わりにＮ型ＦＥＴＮ５，Ｎ６が用いられている点と、定電流発生部８のバイポーラトランジスタＢ３の代わりにＮ型ＦＥＴＮ７が用いられている点である。
【００６０】
図１に示すチャージポンプ回路１及び図２に示すチャージポンプ回路９では、定電流発生部５，８を構成するトランジスタにバイポーラトランジスタを用いたが、入力信号が“Ｌ”のとき、即ち、バイポーラトランジスタＢ１，Ｂ３によりカレントミラー回路４，７に電流を供給しなくてもよいときであっても、バイポーラトランジスタＢ１，Ｂ３はダイオードとして働き、ベース−エミッタ間に無駄な電流が流れる。
【００６１】
例えば、図１において、入力信号の１つである位相遅れ信号ＤＷが“Ｌ”のとき、Ｎ型ＦＥＴＮ３はＯＦＦになり定電流発生部５もＯＦＦになる。即ち、このときは、バイポーラトランジスタＢ１にはカレントミラー回路４からの電流は流さなくてもよいのであるが、このときであっても、定電流源Ｉ１からバイポーラトランジスタＢ１のベース−エミッタ間を通じてグランドにベース電流が流れてしまう。また、バイポーラトランジスタＢ３においても、位相進み信号ＵＰが“Ｌ”のときに、バイポーラトランジスタＢ１と同様に無駄なベース電流が流れてしまう。
【００６２】
そこで、この問題を解決するために、図３に示すように、定電流発生部５のバイポーラトランジスタＢ１の代わりにＮ型ＦＥＴＮ５を用い、定電流発生部８のバイポーラトランジスタＢ３の代わりにＮ型ＦＥＴＮ７を用いると、ＦＥＴはゲートに電流が流れないので、上述のような無駄な電流が流れることは無くなり、チャージポンプ回路１０の消費電力を低減させることができる。
【００６３】
また、本発明に係るチャージポンプ回路は、上述の効果に加え、出力電流の立ち上がり特性の向上にも効果がある。例として、従来のチャージポンプ回路である図６に示すチャージポンプ回路１１と、本発明に係るチャージポンプ回路である図３に示すチャージポンプ回路１０との動作を比較して、この出力電流の立ち上がり特性の向上効果を以下に説明する。例として、位相遅れ信号ＤＷが“Ｈ”のときに、出力端子ＯＵＴを介して電荷を注入するために流す出力電流を考える。
【００６４】
図６に示すチャージポンプ回路１１の場合、位相遅れ信号ＤＷが“Ｈ”になると、先ずＮ型ＦＥＴＮ０３がＯＮし、次に定電流発生部１５のバイポーラトランジスタＢ０１が立ち上がる。そして、このとき、カレントミラー回路１４のＰ型ＦＥＴＰ０３はＯＦＦするので、Ｐ型ＦＥＴＰ０１、Ｐ型ＦＥＴＰ０２が立ち上がり、出力端子ＯＵＴに出力電流が流れる。
【００６５】
一方、図３に示すチャージポンプ回路１０の場合、位相遅れ信号ＤＷが“Ｈ”になると、カレントミラー回路４のＰ型ＦＥＴＰ３はＯＦＦするので、Ｐ型ＦＥＴＰ１、Ｐ型ＦＥＴＰ２が立ち上がる。これは従来のチャージポンプ回路でも同様であるが、定電流発生部５のＮ型ＦＥＴＮ５のゲート−ソース間には常に所望の電圧がかかっているので、位相遅れ信号ＤＷが“Ｈ”になりＮ型ＦＥＴＮ３がＯＮすると、直ちに定電流発生部５に電流が発生し、カレントミラー回路４のＰ型ＦＥＴＰ２に電流が供給され、Ｐ型ＦＥＴＰ１を通じて出力電流が流れる。
【００６６】
即ち、位相遅れ信号ＤＷによって制御されるＦＥＴが駆動すべきトランジスタは、図６に示すチャージポンプ回路１１ではバイポーラトランジスタＢ０１、Ｐ型ＦＥＴＰ０１、Ｐ型ＦＥＴＰ０２の３つであるのに対し、図３に示すチャージポンプ回路１０ではＰ型ＦＥＴＰ１、Ｐ型ＦＥＴＰ２の２つで済むということになる。従って、図３に示すチャージポンプ回路１０は図６に示すチャージポンプ回路１１に比べて電流の立ち上がりが鋭くなり、良好な応答特性を得ることができる。尚、位相進み信号ＵＰが“Ｈ”になったときに、出力端子ＯＵＴを介して電荷を引き込むために流す出力電流も上述した場合と同様に立ち上がりが鋭くなる。また、図１、図２に示すチャージポンプ回路１，９も同様の効果を有する。
【００６７】
図４にチャージポンプ回路の出力電流の立ち上がり特性について、図６に示すチャージポンプ回路１１と図３に示すチャージポンプ回路１０とを比較したものを示す。図４において、縦軸は電流[mA]を示し、横軸は時間[nsec]を示している。また、Ａは図３に示すチャージポンプ回路１０の出力電流波形を示し、Ｂは図６に示すチャージポンプ回路１１の出力電流波形を示している。
【００６８】
また、図３に示すチャージポンプ回路１０の各素子のサイズは、Ｐ型ＦＥＴＰ１，Ｐ２，Ｐ４，Ｐ５は1um x 40um x 30finger、Ｐ型ＦＥＴＰ３，Ｐ６は0.5um x 7.5um x 3finger、Ｐ型ＦＥＴＰ７，Ｐ８は1um x 40um x40fingerである。また、Ｎ型ＦＥＴＮ１，Ｎ２は1um x 20um x 4finger、Ｎ型ＦＥＴＮ３，Ｎ４は0.5um x 4.5um x 3finger、Ｎ型ＦＥＴＮ５，Ｎ７は1um x 30um x 10finger、Ｎ型ＦＥＴＮ６は1um x 30um x 2fingerである。また、出力電流は１mAである。
【００６９】
図４より、図３に示すチャージポンプ回路１０は、図６に示すチャージポンプ回路１１に比べて出力電流の立ち上がり特性が向上していることがわかる。このように、出力電流の立ち上がりがより急峻になることで、チャージポンプ回路１０の応答特性を良好にすることができ、スプリアスの発生を抑制することができる。
【００７０】
尚、以上の説明では、カレントミラー回路４、カレントミラー回路６、カレントミラー回路７を構成するトランジスタにＦＥＴを用いた実施形態を示したが、ＦＥＴの代わりにバイポーラトランジスタを用いても、同様の効果を得ることができる。
【００７１】
また、本実施形態のチャージポンプ回路は、電源とグランドとを反対にし、チャージポンプ回路を構成する全てのトランジスタをバイポーラトランジスタであればＮＰＮ型をＰＮＰ型に、ＰＮＰ型をＮＰＮ型に変更し、ＦＥＴであればＰ型をＮ型に、Ｎ型をＰ型に変更したチャージポンプ回路にすることも可能である。その場合、電荷制御部２が電荷を引き抜く役割をし、電荷制御部３が電荷を注入する役割をすることになり、出力端子ＯＵＴに流れる電流ｉ１，ｉ２の電流の向きは反対になる。
【００７２】
また、本実施形態のチャージポンプ回路を、図５に示すＰＬＬ回路２０を構成するチャージポンプ回路２４として用いることが可能である。ＰＬＬ回路２０で使用されるチャージポンプ回路２４は出力電流の正確な電流制御と急峻な立ち上がりが要求され、これらが不十分である場合、ループフィルタ２５に比較周波数の周期でスプリアスが発生し、このスプリアスがＶＣＯ２６にフィードバックされることになるので、ＶＣＯ２６の出力にもスプリアスが発生することになるが、本実施形態のチャージポンプ回路は、上述したように、電流安定性、応答特性について優れているので、本実施形態のチャージポンプ回路を用いたＰＬＬ回路にすると、ＶＣＯで発生するスプリアスを軽減したＰＬＬ回路が実現できる。
【００７３】
さらに、本実施形態のチャージポンプ回路を用いたＰＬＬ回路は、小型且つ低消費電力であるので、このＰＬＬ回路を内蔵した携帯端末装置にすると、小型化、低消費電力化を図った携帯端末装置が実現できる。
【００７４】
また、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において各部の構成等を適宜に変更して実施することも可能である。
【産業上の利用可能性】
【００７５】
以上説明したように、本発明によると、第１、第２の入力信号に応じてループフィルタへの電荷の注入および引き抜きの電荷制御を行うチャージポンプ回路において、第１の入力信号によりＯＮ−ＯＦＦ制御される第１のカレントミラー回路と、第１のカレントミラー回路に定電流を与える第１の定電流発生部と、第１カレントミラー回路と第１の定電流発生部との間に位置し第１の入力信号によってＯＮ−ＯＦＦ制御される第１のスイッチ素子と、第２のカレントミラー回路と、第２の入力信号によりＯＮ−ＯＦＦ制御されて第２のカレントミラー回路に電流をミラーする第３のカレントミラー回路と、第３のカレントミラー回路に定電流を与える第２の定電流発生部と、第３のカレントミラー回路と第２の定電流発生部との間に位置し第２の入力信号によってＯＮ−ＯＦＦ制御される第２のスイッチ素子とから成り、前記第１のカレントミラー回路と第２のカレントミラー回路の一方の出力が前記ループフィルタに対し電荷の注入を行うものであり、他方の出力が前記ループフィルタに対し電荷の引き抜きを行うものであるので、電荷の注入および引き抜きのための出力電流のばらつきを少なくするとともに、この出力電流の立ち上がりを急峻にすることで、スプリアスの発生を抑制することのできるチャージポンプ回路が実現できる。
【００７６】
また、本発明に係るチャージポンプ回路は、電流安定性、応答特性について優れているので、本発明に係るチャージポンプ回路をＰＬＬ回路に用いると、ＶＣＯで発生するスプリアスを軽減することができ、非常に有用である。
【００７７】
さらに、上記のＰＬＬ回路は小型且つ低消費電力であるので、このＰＬＬ回路を携帯端末装置に内蔵すると、携帯端末装置の小型化、低消費電力化に非常に大きな効果を発揮する。
【図面の簡単な説明】
【００７８】
【図１】は、本発明の第１実施形態のチャージポンプ回路を示す回路図である。
【図２】は、本発明の第２実施形態のチャージポンプ回路を示す回路図である。
【図３】は、本発明の第３実施形態のチャージポンプ回路を示す回路図である。
【図４】は、図３に示すチャージポンプ回路と図６に示すチャージポンプ回路の出力電流の立ち上がりを示す波形図である。
【図５】は、一般的なＰＬＬ回路の電気的構成を示すブロック図である。
【図６】は、従来のチャージポンプ回路を示す回路図である。
【符号の説明】
【００７９】
１，９，１０，２４    チャージポンプ回路
２，３電荷制御部
４，６，７    カレントミラー回路
５，８    定電流発生部
２０    ＰＬＬ回路
２１    基準信号発生器
２２    prescaler
２３    位相比較器
２５    ループフィルタ
２６    ＶＣＯ
Ｂ１〜Ｂ３    バイポーラトランジスタ
Ｉ１    定電流源
Ｎ１，Ｎ２，Ｎ５〜Ｎ７    Ｎ型ＦＥＴ（トランジスタ）
Ｎ３，Ｎ４    Ｎ型ＦＥＴ（スイッチ素子）
Ｐ１〜Ｐ８    Ｐ型ＦＥＴ（トランジスタ）
Ｒ１，Ｒ２    抵抗
ＶＤＤ    電源
ＯＵＴ    出力端子
ＤＷ    位相遅れ信号（入力信号）
ＵＰ    位相進み信号（入力信号）
【図１】
2005142716.tif 000003
【図２】
2005142716.tif 000004
【図３】
2005142716.tif 000005
【図４】
2005142716.tif 000006
【図５】
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【図６】
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