(57)【要約】    【課題】必要な増幅ゲインを維持しながら高速動作を実現する。    【解決手段】  第１の入力であるＩＮ１＿Ｐとその反転入力であるＩＮ１＿Ｎを入力するＮＭＯＳトランジスタＱ１、Ｑ２、トランジスタＱ１の出力と、その反転出力であるトランジスタＱ２の出力をラッチするＮＭＯＳトランジスタＱ３、Ｑ４、第２の入力であるＩＮ２＿Ｐとその反転入力であるＩＮ２＿Ｎを容量Ｃ１、Ｃ２を介して入力するＮＭＯＳトランジスタＱ５、Ｑ６、トランジスタＱ５、Ｑ６のゲートに定電圧を与える抵抗Ｒ１１、Ｒ１２、そして負荷となる負荷抵抗Ｒ１、Ｒ２とインダクタＬ１、Ｌ２からなる。この容量結合とインダクタにより、電流切り替え型論理回路の高速動作を実現する。【選択図】    図１
2005184644.tif 000002
【特許請求の範囲】
【請求項１】
負荷抵抗と電流を切り替えるトランジスタを有する電流切り替え型論理回路において、電源と前記負荷抵抗の間にインダクタを有し、前記トランジスタのゲートの少なくとも１つと、前記ゲートへの入力部の間に容量を有し、前記入力部に前記容量を接続した前記ゲートに抵抗を介して電位を与えることを特徴とする、電流切り替え型論理回路。
【請求項２】
高電位電源に第１のインダクタと第２のインダクタの一端を接続し、前記第１のインダクタの他端を第１の負荷抵抗の一端に接続し、前記第２のインダクタの他端を第２の負荷抵抗の一端に接続し、前記第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインと第３のトランジスタのドレインと第４のトランジスタのゲートに接続し、前記第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと前記第４のトランジスタのドレインと前記第３のトランジスタのゲートに接続し、前記第１のトランジスタのゲートは第１の入力部に接続し、前記第２のトランジスタのゲートは第１の反転入力部に接続し、前記第１と前記第２のトランジスタのソースは共通に第５のトランジスタのドレインに接続し、前記第３と前記第４のトランジスタのソースは共通に第６のトランジスタのドレインに接続し、前記第５のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、前記第６のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、前記第１の容量の他端は第２の入力部に接続し、前記第２の容量の他端は第２の反転入力部に接続し、前記第３と前記第４の抵抗の他端は共通に第１の定電圧入力部に接続し、前記第５と前記第６のトランジスタのソースは共通に低電位電源に接続したこと、を特徴とする電流切り替え型論理回路。
【請求項３】
高電位電源に第１のインダクタと第２のインダクタの一端を接続し、前記第１のインダクタの他端を第１の負荷抵抗の一端に接続し、前記第２のインダクタの他端を第２の負荷抵抗の一端に接続し、前記第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインと第３のトランジスタのドレインに接続し、前記第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと第４のトランジスタのドレインに接続し、前記第１のトランジスタのゲートと前記第４のトランジスタのゲートは第１の入力部に接続し、前記第２のトランジスタのゲートと前記第３のトランジスタのゲートは第１の反転入力部に接続し、前記第１と前記第２のトランジスタのソースは共通に第５のトランジスタのドレインに接続し、前記第３と前記第４のトランジスタのソースは共通に第６のトランジスタのドレインに接続し、前記第５のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、前記第６のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、前記第１の容量の他端は第２の入力部に接続し、前記第２の容量の他端は第２の反転入力部に接続し、前記第３と前記第４の抵抗の他端は共通に第１の定電圧入力部に接続し、前記第５と前記第６のトランジスタのソースは共通に低電位電源に接続したこと、を特徴とする電流切り替え型論理回路。
【請求項４】
高電位電源に第１のインダクタと第２のインダクタの一端を接続し、前記第１のインダクタの他端を第１の負荷抵抗の一端に接続し、前記第２のインダクタの他端を第２の負荷抵抗の一端に接続し、前記第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインに接続し、前記第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと第３のトランジスタのドレインに接続し、前記第１のトランジスタのゲートは第１の入力部に接続し、前記第２のトランジスタのゲートは第１の反転入力部に接続し、前記第１と前記第２のトランジスタのソースは共通に第４のトランジスタのドレインに接続し、前記第３のトランジスタのゲートは前記高電位電源に接続し、前記第３のトランジスタのソースは第５のトランジスタのドレインに接続し、前記第４のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、前記第５のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、前記第１の容量の他端は第２の入力部に接続し、前記第２の容量の他端は第２の反転入力部に接続し、前記第３の抵抗および前記第４の抵抗の他端は第１の定電圧入力部に接続し、前記第４と前記第５のトランジスタのソースは低電位電源に接続したこと、を特徴とする電流切り替え型論理回路。
【請求項５】
前記第１のトランジスタのゲートを第３の容量の一端と第５の抵抗の一端に接続し、前記第３の容量の他端を前記第１の入力部に接続し、前記第５の抵抗の他端を第２の定電圧入力部に接続し、前記第２のトランジスタのゲートを第４の容量の一端と第６の抵抗の一端に接続し、前記第４の容量の他端を前記第１の反転入力部に接続し、前記第６の抵抗の他端を前記第２の定電圧入力部に接続したこと、を特徴とする請求項２または４に記載の電流切り替え型論理回路。
【請求項６】
第３の容量の一端を前記第１の入力部に接続し、前記第３の容量の他端を第５の抵抗の一端と前記第１、前記第４のトランジスタのゲートに接続し、第４の容量の一端を前記第１の反転入力部に接続し、前記第４の容量の他端を第６の抵抗の一端と前記第２、前記第３のトランジスタのゲートに接続し、前記第５と前記第６の抵抗の他端を第２の定電圧入力部に接続したこと、を特徴とする請求項３に記載の電流切り替え型論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において高速に動作する電流切り替え型（ＣＭＬ：Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）論理回路に関するものである。
【背景技術】
【０００２】
従来の電流切り替え型論理回路のラッチ回路の例を図６に示す。従来の電流切り替え型ラッチ回路は、第１の入力信号部２１からの第１の入力であるＩＮ１＿Ｐと第１の反転入力信号部２２からその反転入力であるＩＮ１＿Ｎを入力するＮＭＯＳトランジスタＱ１、Ｑ２、トランジスタＱ１の出力と、その反転信号であるトランジスタＱ２の出力をラッチし、出力信号部２６と反転出力信号部２７に出力するＮＭＯＳトランジスタＱ３、Ｑ４、第２の入力信号部２３からの第２の入力であるＩＮ２＿Ｐと第２の反転入力信号部２４からその反転入力であるＩＮ２＿Ｎを入力するＮＭＯＳトランジスタＱ５、Ｑ６、電流源を形成するＮＭＯＳトランジスタＱ７、そして負荷抵抗であるＲ１、Ｒ２からなる。
【０００３】
従来の電流切り替え型ラッチ回路の接続を説明する。負荷抵抗Ｒ１とＲ２の一端は共通に高電位電源ＶＤＤに接続し、トランジスタＱ１のドレインは負荷抵抗Ｒ１の他端および反転出力信号部２７に接続し、ゲートは第１の入力信号部２１に接続し、ソースはトランジスタＱ２のソースおよびトランジスタＱ５のドレインに接続する。トランジスタＱ２のドレインは、負荷抵抗Ｒ２の他端および出力信号部２６に接続し、ゲートは第１の反転入力信号部２２に接続する。トランジスタＱ３のドレインは反転出力信号部２７に接続し、ゲートは出力信号部２６に接続し、ソースはトランジスタＱ４のソースとトランジスタＱ６のドレインに接続する。トランジスタＱ４のドレインは出力信号部２６に接続し、ゲートは反転出力信号部２７に接続する。トランジスタＱ５のゲートは第２の入力信号部２３に接続し、ソースはトランジスタＱ６のソースと共通にトランジスタＱ７のドレインに接続する。トランジスタＱ６のゲートは、第２の反転入力信号部２４に接続する。トランジスタＱ７のゲートは、回路の電流を決める電流制御入力部２５に接続し、ソースは接地である低電位電源ＶＳＳに接続する。
【０００４】
次に、従来の電流切り替え型ラッチ回路の動作を説明する。従来の電流切り替え型ラッチ回路は、第１の入力信号部２１と第１の反転入力信号部２２に第１の電圧レベルの差動データを入力し、第２の入力信号部２３と第２の反転入力信号部２４に第２の電圧レベルの差動クロックを入力する。ここで、第１の電圧レベルとは、例えば入力信号の振幅をΔＶとして、ハイレベルをＶＤＤ−２ΔＶ、ローレベルをＶＤＤ−３ΔＶとする電圧レベルであり、第２の電圧レベルとは、例えば、ハイレベルをＶＤＤ−３ΔＶ、ローレベルをＶＤＤ−４ΔＶとする電圧レベルである。第２の入力信号部２３にハイレベルが入力すると（第２の反転入力信号部２４にローレベルが入力すると）トランジスタＱ１とＱ２のパスに電流が流れ、第１の入力信号部２１の入力データが出力信号部２６に入力データと同様な波形で出力される。第２の入力信号部２３にローレベルが入力すると（第２の反転入力信号部２４にハイレベルが入力すると）トランジスタＱ３とＱ４のパスに電流が流れ、出力信号部２６と反転出力信号部２７には第１の入力信号部２１の入力データに関わらず、第２の入力信号部２３がローレベルに遷移する以前に出力信号部２６と反転出力信号部２７に出力されていたデータを保持する。以上の動作によりラッチ動作が行われる。
【０００５】
【非特許文献１】Ｈｉｇｈ−ｓｐｅｅｄ  ＣＭＯＳ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｏｐｔｉｃａ１  Ｒｅｃｅｉｖｅｒ，Ｊａｆａｒ  Ｓａｖｏｊ  ａｎｄ  Ｂｅｈｚａｄ  Ｒａｚａｖｉ，Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，ｐ．２００１，Ｆｉｇｕｒｅ  １．８（ｂ）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の電流切り替え型回路の間題点は、増幅ゲインを増すために負荷抵抗Ｒ１、Ｒ２を大きく設計すると、出力信号部２６および反転出力信号部２７に付く寄生容量とのＲＣ時定数が増し、高速な応答が得られない。また、負荷抵抗Ｒ１、Ｒ２を小さく設計しても、増幅ゲインが低下するばかりでなく、大幅な速度の改善が得られない。このため、必要な増幅ゲインと高速な動作を両立できない欠点があった。
【０００７】
本発明は、必要な増幅ゲインを維持しながら高速動作を実現する電流切り替え型論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に係わる電流切り替え論理回路は、負荷抵抗と電流を切り替えるトランジスタを有する電流切り替え型論理回路において、電源と負荷抵抗の間にインダクタを有し、トランジスタのゲートの少なくとも１つと、ゲートへの入力部の間に容量を有し、入力部に容量を接続したゲートに抵抗を介して電位を与える。
【０００９】
請求項２に係わる電流切り替え論理回路は、高電位電源に第１のインダクタと第２のインダクタの一端を接続し、第１のインダクタの他端を第１の負荷抵抗の一端に接続し、第２のインダクタの他端を第２の負荷抵抗の一端に接続し、第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインと第３のトランジスタのドレインと第４のトランジスタのゲートに接続し、第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと第４のトランジスタのドレインと第３のトランジスタのゲートに接続し、第１のトランジスタのゲートは第１の入力部に接続し、第２のトランジスタのゲートは第１の反転入力部に接続し、第１と第２のトランジスタのソースは共通に第５のトランジスタのドレインに接続し、第３と第４のトランジスタのソースは共通に第６のトランジスタのドレインに接続し、第５のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、第６のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、第１の容量の他端は第２の入力部に接続し、第２の容量の他端は第２の反転入力部に接続し、第３と第４の抵抗の他端は共通に第１の定電圧入力部に接続し、第５と第６のトランジスタのソースは共通に低電位電源に接続する。
【００１０】
請求項３に係わる電流切り替え論理回路は、高電位電源に第１のインダクタと第２のインダクタの一端を接続し、第１のインダクタの他端を第１の負荷抵抗の一端に接続し、第２のインダクタの他端を第２の負荷抵抗の一端に接続し、第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインと第３のトランジスタのドレインに接続し、第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと第４のトランジスタのドレインに接続し、第１のトランジスタのゲートと第４のトランジスタのゲートは第１の入力部に接続し、第２のトランジスタのゲートと第３のトランジスタのゲートは第１の反転入力部に接続し、第１と第２のトランジスタのソースは共通に第５のトランジスタのドレインに接続し、第３と第４のトランジスタのソースは共通に第６のトランジスタのドレインに接続し、第５のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、第６のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、第１の容量の他端は第２の入力部に接続し、第２の容量の他端は第２の反転入力部に接続し、第３と第４の抵抗の他端は共通に第１の定電圧入力部に接続し、第５と第６のトランジスタのソースは共通に低電位電源に接続する。
【００１１】
請求項４に係わる電流切り替え論理回路は、高電位電源に第１のインダクタと第２のインダクタの一端を接続し、第１のインダクタの他端を第１の負荷抵抗の一端に接続し、第２のインダクタの他端を第２の負荷抵抗の一端に接続し、第１の負荷抵抗の他端を反転出力部と第１のトランジスタのドレインに接続し、第２の負荷抵抗の他端を出力部と第２のトランジスタのドレインと第３のトランジスタのドレインに接続し、第１のトランジスタのゲートは第１の入力部に接続し、第２のトランジスタのゲートは第１の反転入力部に接続し、第１と第２のトランジスタのソースは共通に第４のトランジスタのドレインに接続し、第３のトランジスタのゲートは高電位電源に接続し、第３のトランジスタのソースは第５のトランジスタのドレインに接続し、第４のトランジスタのゲートは第３の抵抗の一端と第１の容量の一端に接続し、第５のトランジスタのゲートは第４の抵抗の一端と第２の容量の一端に接続し、第１の容量の他端は第２の入力部に接続し、第２の容量の他端は第２の反転入力部に接続し、第３の抵抗および第４の抵抗の他端は第１の定電圧入力部に接続し、第４と第５のトランジスタのソースは低電位電源に接続する。
【００１２】
請求項５に係わる電流切り替え論理回路は、第１のトランジスタのゲートを第３の容量の一端と第５の抵抗の一端に接続し、第３の容量の他端を前記第１の入力部に接続し、第５の抵抗の他端を第２の定電圧入力部に接続し、第２のトランジスタのゲートを第４の容量の一端と第６の抵抗の一端に接続し、第４の容量の他端を前記第１の反転入力部に接続し、第６の抵抗の他端を第２の定電圧入力部に接続する。
【００１３】
請求項６に係わる電流切り替え論理回路は、第３の容量の一端を第１の入力部に接続し、第３の容量の他端を第５の抵抗の一端と第１、第４のトランジスタのゲートに接続し、第４の容量の一端を第１の反転入力部に接続し、第４の容量の他端を第６の抵抗の一端と第２、第３のトランジスタのゲートに接続し、第５と第６の抵抗の他端を第２の定電圧入力部に接続する。
【発明の効果】
【００１４】
本発明の請求項１によれば、限られた回路面積において、インダクタのみの追加、あるいはＮＭＯＳトランジスタＱ５、Ｑ６の電流源として共用するだけでは得られない、大幅な高速化が達成される効果がある。本発明の請求項２によれば、本発明の請求項１と同様の効果をラッチ回路で達成できる効果がある。本発明の請求項３によれば、本発明の請求項１と同様の効果を排他的論理和回路で達成できる効果がある。本発明の請求項４によれば、本発明の請求項１と同様の効果をＡＮＤ回路で達成できる効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて本発明の実施の形態について説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
本発明の第１の実施の形態について、図１を用いて説明する。図１は本発明の第１の実施の形態の電流切り替え型（ＣＭＬ）ラッチ回路の回路図であり、先ず、図１の構成を説明する。
【００１７】
第１の入力であるＩＮ１＿Ｐとその反転入力であるＩＮ１＿Ｎを入力するＮＭＯＳトランジスタＱ１（第１のトランジスタ）、Ｑ２（第２のトランジスタ）、トランジスタＱ１の出力と、その反転出力であるトランジスタＱ２の出力をラッチするＮＭＯＳトランジスタＱ３（第３のトランジスタ）、Ｑ４（第４のトランジスタ）、第２の入力であるＩＮ２＿Ｐとその反転入力であるＩＮ２＿Ｎを容量Ｃ１（第１の容量）、Ｃ２（第２の容量）を介して入力するＮＭＯＳトランジスタＱ５（第５のトランジスタ）、Ｑ６（第６のトランジスタ）、トランジスタＱ５、Ｑ６のゲートに接続する抵抗Ｒ１１（第３の抵抗）、Ｒ１２（第４の抵抗）、そして負荷となる負荷抵抗Ｒ１（第１の負荷抵抗）、Ｒ２（第２の負荷抵抗）とインダクタＬ１（第１のインダクタ）、Ｌ２（第１のインダクタ）を有する。
【００１８】
次に、第１の実施の形態の電流切り替え型ラッチ回路の接続を説明する。インダクタＬ１、Ｌ２の一端は共通に高電位電源ＶＤＤに接続し、インダクタＬ１、Ｌ２の他端は負荷抵抗Ｒ１とＲ２の一端に接続し、トランジスタＱ１のドレインは負荷抵抗Ｒ１の他端および反転出力信号部（反転出力部）２７に接続し、ゲートは第１の入力信号部（第１の入力部）２１に接続し、ソースはトランジスタＱ２のソースおよびトランジスタＱ５のドレインに接続する。トランジスタＱ２のドレインは、負荷抵抗Ｒ２の他端および反転出力信号部２７に接続し、ゲートは第１の反転入力信号部（第１の反転入力部）２２に接続する。トランジスタＱ３のドレインは反転出力信号部２７に接続し、ゲートは出力信号部（出力部）２６に接続し、ソースはトランジスタＱ４のソースとトランジスタＱ６のドレインに接続する。トランジスタＱ４のドレインは出力信号部２６に接続し、ゲートは反転出力信号部２７に接続する。トランジスタＱ５のゲートは、容量Ｃ１の一端と抵抗Ｒ１１の一端に接続し、容量Ｃ１の他端は第２の入力信号部（第２の入力部）２３に接続し、抵抗Ｒ１１の他端は回路の電流を決める第１の電流制御入力部（第１の定電圧入力部）２５に接続する。トランジスタＱ５のソースはトランジスタＱ６のソースと共通に低電位電源ＶＳＳに接続する。トランジスタＱ６のゲートは、容量Ｃ２の一端と抵抗Ｒ１２の一端に接続し、容量Ｃ２の他端は第２の反転入力信号部２４に接続し、抵抗Ｒ１２の他端は回路の電流を決める第１の電流制御入力部２５に接続する。
【００１９】
次に、第１の実施の形態の電流切り替え型ラッチ回路の動作を説明する。本発明第１の実施例の電流切り替え型ラッチ回路は、第１の入力信号部２１と第１の反転入力信号部２２に第１の電圧レベルの差動入力信号（ＩＮ１＿Ｐ、ＩＮ１＿Ｎ）を入力し、第２の入力信号部２３と第２の反転入力信号部２４に差動入力クロック（ＩＮ２＿Ｐ、ＩＮ２＿Ｎ）を入力する。ここで、第１の電圧レベルとは、例えば、信号の振幅をΔＶとしてハイレベルをＶＤＤ−２ΔＶ、ローレベルをＶＤＤ−３ΔＶとする電圧レベルであり、第２の入力信号部２３と第２の反転入力信号部２４に入力される信号は、容量Ｃ１とＣ２により直流的に分離されているため、電圧レベルは任意の電圧でよい。ただし、ハイレベルとローレベルの電圧レベル差をΔＶ以上とする。トランジスタＱ１とＱ２のパスに流れる電流および、トランジスタＱ３とＱ４のパスに流れる電流は、電流制御入力部２５から抵抗Ｒ１１、Ｒ１２を介してトランジスタＱ５、Ｑ６のゲートに与える電流制御入力の電圧Ｖｂと第２の入力信号部２３に与える信号の電圧レベル差の半分ΔＶ／２の増減により設定する。
【００２０】
第２の入力信号部２３にハイレベルが入力すると（第２の反転入力信号部２４にローレベルが入力すると）トランジスタＱ１とＱ２のパスに電流が流れ、第１の入力信号部２１からの入力データが出力信号部２６に入力データと同様な波形で出力信号ＯＵＴ＿Ｐとして出力され、反転出力信号部２７には反転出力信号ＯＵＴ＿Ｎとして出力される。入力データが遷移する際、トランジスタＱ１（Ｑ２）の負荷抵抗値はＲ＋Ｌ（ｄｉ／ｄｔ）のように負荷抵抗Ｒ１（Ｒ２）の値にインダクタＬ１（Ｌ２）に電流の時間微分値が加算される。このため、入力データの遷移時に負荷抵抗値が大きくなり、結果として同一の電流に対してトランジスタＱ１とＱ２の出力信号の遷移が高速になる。一方、第２の入力信号部２３にローレベルが入力すると（第２の反転入力信号部２４にハイレベルが入力すると）トランジスタＱ３とＱ４のパスに電流が流れ、第１の入力信号部２３の入力データに関わらず、第２の入力信号部２３がローレベルに遷移する以前に出力信号部２６と反転出力信号部２７に出力されていたデータを保持し、第１の出力信号部２６と第１の反転出力信号部２７に出力信号ＯＵＴ＿Ｐ、反転出力信号ＯＵＴ＿Ｎとして出力する。以上の動作によりラッチ動作が行われる。
【００２１】
図２を用いて、第１の実施の形態の電流切り替え型ラッチ回路が従来型より高速に動作することを説明する。図２は、図１に示す本発明のラッチ回路（“本発明”と表記）と図６に示す従来型ラッチ回路（“従来”と表記）、従来型ラッチ回路にインダクタＬ１、Ｌ２を付加したラッチ回路（“Ｌのみ”と表記）、図１のラッチ回路からインダクタＬ１、Ｌ２を除いたラッチ回路（“Ｃのみ”と表記）の４種類の回路について、第１の入力信号部２１より入力される第１の入力信号の中心電圧に対する増幅ゲイン（以下ゲインと略記する）と−３ｄＢのバンド幅を比較したグラフであり、この４種類の各回路の電流とゲインは、ほぼ等しくなるように回路定数を設定し、高電位電源ＶＤＤの電圧を２．５Ｖとし、トランジスタのジャンクション温度は１２５℃（半導体集積回路であるので、動作するトランジスタＱ１、Ｑ２、Ｑ５をはじめ、周辺のトランジスタのジャンクション温度はほぼ等しい）でのシミュレーション結果である。
【００２２】
第１の入力信号部２１から入力する第１の入力信号についての小信号応答を見るために、図１に示す本発明のラッチ回路ではトランジスタＱ５のゲートに０．８Ｖを与え、トランジスタＱ６のゲートには０．２Ｖを与えており、図６に示す従来型のラッチ回路ではトランジスタＱ５のゲートに１．０Ｖを与え、トランジスタＱ６のゲートには０．２Ｖを与えている。トランジスタＱ５のゲートに与える電圧が異なるのは、回路を流れる電流値を一定にして比較するためである。また、トランジスタＱ６のゲートに与える電位を０．２Ｖと低くしているのは、トランジスタＱ３、Ｑ４の動作を完全に止めて比較するためであり、トランジスタＱ３、Ｑ４によるポジティブフィードバックが起こると低周波入力に対して大きなゲインが見え、ラッチ回路としてのバンド幅を比較できなくなるためである。
【００２３】
また、図２における４種類の回路の特性比較は、ゲインが各回路で同様になるように、本発明のラッチ回路と“Ｃのみ”のラッチ回路では、従来型ラッチ回路と“Ｌのみ”のラッチ回路より、負荷抵抗Ｒ１とＲ２の値を約１７％小さく設定している。
【００２４】
図２から得られる本発明のラッチ回路の高速性を説明する。４種類の回路のゲインは、ほぼ同一の約７ｄＢであり、図２から４種類の回路のゲインがほぼ同じであり、４種類の回路のゲインを示すグラフを区別することはほぼできない。この時、従来型ではバンド幅約６．５ＧＨｚが得られている。ここで、一般にシャントピーキングと言われている技術として従来型に２ｎＨのインダクタＬ１とＬ２を付加する（“Ｌのみ”）とバンド幅は約９ＧＨｚに上昇する。これに対し、図１に示す本発明のラッチ回路では、トランジスタＱ５とＱ６を電流源と共用する回路構成とインダクタＬ１とＬ２を付加することにより、約１０．４ＧＨｚのバンド幅を実現している。従来型に比べ約１．６倍、シャントピーキング技術に比べ約１．２倍の最も高速な特性を達成する。
【００２５】
構成要素の効果の比較のため、本発明のラッチ回路からインダクタＬ１とＬ２を除いた回路（“Ｃのみ”）のバンド幅に注目すると、従来型と同等のバンド幅に留まっていることがわかる。したがって、トランジスタＱ５とＱ６を電流源と共用し、かつインダクタＬ１とＬ２を使用することによりはじめて、従来型の約１．６倍の広いバンド幅を実現できる。
【００２６】
本発明の第１の実施の形態において、広いバンド幅が得られる原理を述べる。はじめに、従来型の電流源であるトランジスタＱ７を除き、トランジスタＱ５とＱ６を電流源として使用する“Ｃのみ”のラッチ回路を考える。従来型と“Ｃのみ”のラッチ回路のゲインは、以下の式（１）、（２）のように表される。
【００２７】
Ｇａｉｎ（従来）＝Ｒｖ・ｇｍ            （１）
Ｇａｉｎ（Ｃのみ）＝Ｒｖ′・ｇｍ′      （２）
ここで、Ｒｖ、Ｒｖ′は従来型と“Ｃのみ”の負荷抵抗Ｒ１（Ｒ２）の抵抗値であり、ｇｍ、ｇｍ′は従来型と“Ｃのみ”のトランジスタＱ１（Ｑ２）のミューチャルコンダクタンスである。シミュレーションによると、式（２）の抵抗値Ｒｖ′を従来の抵抗値Ｒｖと等しくするとＧａｉｎ（Ｃのみ）はＧａｉｎ（従来）より大きくなる。このことは、同一のＧａｉｎを得る時には、抵抗値Ｒｖ′は抵抗値Ｒｖより小さく設定できることを意味する。
【００２８】
次に、従来型および“Ｃのみ”の回路にインダクタＬ１、Ｌ２をそれぞれ追加してバンド幅を比較する。インダクタを追加する際に、（不要なピーキングを作らずに）バンド幅を最大にするインダクタの値Ｌｏｐｔは、文献：”Ａ  ３ＧＨｚ  ３２ｄＢ  ＣＭＯＳ  Ｌｉｍｉｔｉｎｇ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ＳＯＮＥＴ  ＯＣ４８  Ｒｅｃｅｉｖｅｒｓ”Ｅ．Ｓａｃｋｉｎｇｅｒ  ａｎｄ  Ｗ．Ｃ．Ｆｉｓｃｈｅｒ，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＶＯＬ．３５，ＮＯ．１２，Ｄｅｃｅｍｂｅｒ２０００，ｐ１８８６に示されるごとく、以下の式（３）ように与えられる。
【００２９】
Ｌｏｐｔ＝０．４・Ｒ２・Ｃ                （３）
ここで、Ｃはラッチ回路自身の寄生容量を含んだ負荷容量（図示せず）である。一般にはＬｏｐｔは数ｎＨから数十ｎＨとなり、半導体回路上にスパイラルインダクタとして形成するためには、１００ｕｍ角以上の大きな面積を占める。集積度がコストに直結する半導体回路では面積低減のために、実際に使用するインダクタ値はＬｏｐｔより小さいインダクタ値が選択されることが多い。“Ｃのみ”の回路では、上記のように従来型に比べ小さな抵抗値Ｒｖ′で同一のゲインが得られるため、Ｌｏｐｔを抵抗値Ｒｖ′の２乗に比例して低減することが出来る。このため、実際に使用するインダクタ値が小さい場合でもＬｏｐｔに近い値を使用することとなる。結果として、従来型ではインダクタの付加によりバンド幅を広げようとしても、負荷抵抗値Ｒｖが大きいため、実際に使用できるインダクタの値は、Ｌｏｐｔより非常に小さい値となりバンド幅の広がりが少ない。これに対し、本発明では負荷抵抗値Ｒｖ′を従来型に比べて小さく設定できるため、従来型と同一のインダクタを使用してもＬｏｐｔに近い値となり、バンド幅を大きく広げることが可能となる。したがって、本発明の第１の実施形態によれば、限られた回路面積において、インダクタのみの追加、あるいはトランジスタＱ５、Ｑ６の電流源として共用するだけでは得られない、大幅な高速化が達成される効果がある。また、本発明のラッチ回路では、第２の入力信号部２３を容量Ｃ１を介してトランジスタＱ５のゲートに結合し、抵抗Ｒ１１を介して第２の入力信号の中心電位を第１の電流制御入力部２５から入力される電圧Ｖｂに設定している。第２の反転入力信号部２４についても同様に容量Ｃ２を介してトランジスタＱ６のゲートに結合し、抵抗Ｒ１２を介して第２の反転入力信号の中心電位を電圧Ｖｂに設定している。この回路接続により、第２の入力信号部２３（第２の反転入力信号部２４）に入力する信号の電圧レベルは、高電位電源ＶＤＤの電圧から０Ｖ（ＶＳＳ：接地）までの間の任意値であることを許容している。すなわち、第２の入力信号部２３（第２の反転入力信号部２４）に入力された信号はトランジスタＱ５、Ｑ６のゲートに入力する際に、電圧Ｖｂを電圧中心とした入力信号に変換されるからである。従来型では、複数段のソースフォロワ回路により電圧レベルをレベルシフトしなければならない。一般にソースフォロワ回路は振幅の減少および帯域劣化を引き起こすが、本発明ではソースフォロワ回路を用いずに、第２の入力信号部２３（第２の反転入力信号部２４）に入力を供給する前段の回路と接続できる利点を持つ。よって、第２の入力信号部２３（第２の反転入力信号部２４）に大振幅でかつ立ち上がり、立ち下がり時間の短い信号を入力することが可能となり、ラッチ回路のバンド幅をさらに広げることが可能となる。さらに、本発明の第１の実施の形態によれば、第２の入力信号部２３に信号振幅の劣化を引き起こすソースフォロワ回路を介さずに信号を入力できるため、第２の入力信号（第２の反転入力信号）を大振幅で入力することが可能となる。このことは、トランジスタＱ５がオンしている間、トランジスタＱ６を完全にオフすることが出来る。あるいはその逆が可能であることを意味する。トランジスタＱ６が完全にオフすると、出力信号部２６（反転出力信号部２６）に出力する信号に対して、トランジスタＱ３、Ｑ４のポジティブフィードバックの影響を排除できる。トランジスタＱ３、Ｑ４のポジティブフィードバックは低周波入力に対し大きなゲインをもちバンド幅を低減するため、その影響を排除することによりバンド幅を広げることが可能となる。
【００３０】
なお、以上に述べた第１の実施形態では、トランジスタＱ５、Ｑ６のゲート入力に容量結合を用いているが、トランジスタＱ１、Ｑ２のゲート入力に対しても容量結合を用いて、上記の効果を得ることも可能であり、図５にトランジスタＱ１、Ｑ２のゲート入力に対しても容量結合を用いた場合の回路図を示す。容量Ｃ３の一端はトランジスタＱ１のゲートと抵抗Ｒ１３の一端に接続され、容量Ｃ３の他端は第１の入力信号部２１に接続されている。容量Ｃ４の一端はトランジスタＱ２のゲートと抵抗Ｒ１４の一端に接続され、容量Ｃ４の他端は第１の反転入力信号部２２に接続されている。抵抗Ｒ１３とＲ１４の他端は共通に第２の電流制御入力部（第２の定電圧入力部）３０に接続されている。
【００３１】
次に、本発明の第２の実施形態を、図３を用いて説明する。第１の実施の形態がラッチ回路であるのに対し、第２の実施の形態は２入力排他的論理和回路であり、図３の接続で、図１と異なるのはトランジスタＱ３のゲートを第１の反転入力信号部２２に接続し、トランジスタＱ４のゲートを第１の入力信号部２１に接続する点と、反転出力信号部２７に第１の入力信号部２１と第２の入力信号部２３に入力する信号の排他的論理和信号が出力され、出力信号２６には、反転出力信号部２７の反転信号が出力されることである。この第２の実施形態の高速化の効果は、第１の実施形態で説明した原理に従う効果をもたらす。
【００３２】
また、第２の実施の形態の構成は第１の実施の形態とは接続および機能が異なるのみで、ＮＭＯＳトランジスタ、抵抗、容量、インダクタ、電源および入出力部等の記号、番号は同じものを使用しているので、説明は省略する。この第２の実施形態でも、トランジスタＱ１、Ｑ４のゲートへの共通の入力、トランジスタＱ２、Ｑ３のゲートへの共通の入力に対しても容量結合を用いて、上記の効果を得ることも可能であり、接続については図５に示し、第１の実施の形態で説明をしているので説明は省略する。
【００３３】
次に、本発明の第３の実施の形態を、図４を用いて説明する。第１の実施の形態がラッチ回路であるのに対し、第３の実施の形態は２入力ＡＮＤ回路である。図４の接続で、図１と異なるのはトランジスタＱ３を使用せず、トランジスタＱ４（第３のトランジスタ）のゲートを高電位電源ＶＤＤに接続することが異なり、トランジスタＱ５は第４のトランジスタ、トランジスタＱ６は第５のトランジスタの役割を担っている。出力信号部２６には第１の入力信号部２１と第２の入力信号部２３に入力する信号のＡＮＤ信号が出力される。反転出力信号部２７には、出力信号部２６の反転信号が出力される。この第３の実施の形態の高速化の効果は、第１の実施形態で説明した原理に従う効果をもたらす。なお、第３の実施の形態でも、トランジスタＱ１、Ｑ２のゲート入力に対しても容量結合を用いて、上記の効果を得ることも可能であり、接続については図５に示し、第１の実施の形態で説明をしているので説明は省略する。
【００３４】
本発明の第２および第３の実施形態では、２入力の排他的論理和回路、ＡＮＤ回路を例示したが、ＯＲ回路（負論理で）等への展開は容易に類推できる。また、入力を２から増す場合は、従来の電流切り替え型多入力論理回路の電流源を除き、最下段を第２、第３の実施の形態のトランジスタＱ５、Ｑ６の如くに接続し、インダクタＬ１、Ｌ２を付加することで構成可能である。各入力に対して、容量Ｃ１、Ｃ２の如く、容量結合を行い、抵抗Ｒ１１、Ｒ１２のような抵抗を介して所定の信号中心電圧を設定することも、本発明の思想の範囲で可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態の電流切り替え型ラッチ回路の回路図。
【図２】本発明のラッチ回路と従来型のラッチ回路のゲインと−３ｄＢバンド幅を比較したグラフ。
【図３】本発明の第２の実施の形態の排他的論理和回路の回路図。
【図４】本発明の第３の実施の形態のＡＮＤ回路の回路図。
【図５】トランジスタＱ１、Ｑ２のゲート入力に対しても容量結合を用いた場合の回路図。
【図６】従来の電流切り替え型ラッチ回路の回路図。
【符号の説明】
【００３６】
２１    第１の入力信号部
２２    第１の反転入力信号部
２３    第２の入力信号部
２４    第２の反転入力信号部
２５    第１の電流制御入力部
２６    出力信号部
２７    反転出力信号部
３０    第２の電流制御入力部
Ｃ１、Ｃ２、Ｃ３、Ｃ４    容量
Ｌ１、Ｌ２    インダクタ
Ｒ１、Ｒ２    負荷抵抗
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４    抵抗
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６    ＮＭＯＳトランジスタ
ＶＤＤ    高電位電源
ＶＳＳ    定電位電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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