(57)【要約】【課題】  層間絶縁膜上の平坦化のための研磨加工が不要である半導体装置を提供する。【解決手段】  半導体装置は、基材１と、基材１上に設けられた所定形状の第１導電部１０と、第１導電部１０が設けられた基材１上を被覆するように設けられ、第１導電部１０が露出するように形成された電気接続用凹部１２を有する層間絶縁膜１１と、層間絶縁膜１１上、並びに、電気接続用凹部１２内壁、及び、その底に露出した第１導電部１０を被覆するように導電膜を形成し、導電膜の電気接続用凹部内壁を被覆する部分を残して層間絶縁膜１１上を被覆する部分をエッチングすることにより形成され、電気接続用凹部１２内壁を被覆するように設けられていると共に第１導電部１０に電気的に接続された第２導電部１４と、を備える。【選択図】図８
2005142421.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
上記基材上に設けられた所定形状の第１導電部と、
上記第１導電部が設けられた上記基材上を被覆するように設けられ、上記第１導電部が露出するように形成された電気接続用凹部を有する層間絶縁膜と、
上記層間絶縁膜上、並びに、上記電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように導電膜を形成し、該導電膜の該電気接続用凹部内壁を被覆する部分を残して該層間絶縁膜上を被覆する部分をエッチングすることにより形成され、該電気接続用凹部内壁を被覆するように設けられていると共に該第１導電部に電気的に接続された第２導電部と、
を備えた半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
上記第２導電部上に選択的に導電性材料を堆積させることにより形成され、上記電気接続用凹部を埋めるように設けられた第３導電部をさらに備えた半導体装置。
【請求項３】
請求項１に記載された半導体装置において、
上記第１導電部及び／又は上記第２導電部が複数の導電性材料で形成されている半導体装置。
【請求項４】
請求項１に記載された半導体装置において、
上記第１導電部及び／又は上記第２導電部が窒化金属を含む半導体装置。
【請求項５】
請求項１に記載された半導体装置において、
上記第１導電部が配線を構成している半導体装置。
【請求項６】
請求項１に記載された半導体装置において、
上記電気接続用凹部が接続孔である半導体装置。
【請求項７】
請求項１に記載された半導体装置において、
上記電気接続用凹部が配線溝である半導体装置。
【請求項８】
請求項７に記載された半導体装置において、
上記第２導電部上に選択的にＣｕを堆積させることにより形成され、上記配線溝を埋めるように設けられた第３導電部たるＣｕダマシン配線をさらに備えた半導体装置。
【請求項９】
基材上に所定形状の第１導電部を形成するステップと、
上記第１導電部が形成された上記基材上を被覆するように層間絶縁膜を形成するステップと、
上記層間絶縁膜に上記第１導電部が露出するように電気接続用凹部を形成するステップと、
上記層間絶縁膜上、並びに、上記電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように導電膜を形成するステップと、
上記導電膜の上記電気接続用凹部内壁を被覆する部分を残して上記層間絶縁膜上を被覆する部分をエッチングすることにより、該電気接続用凹部内壁を被覆し且つ上記第１導電部に電気的に接続された第２導電部を形成するステップと、
を備えた半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法において、
上記第２導電部上に選択的に導電性材料を堆積させることにより、上記電気接続用凹部を埋める第３導電部を形成するステップをさらに備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、配線材料としてＣｕ系の材料を用いるものに好適なものである。
【背景技術】
【０００２】
表示装置では、高精細化を進めていくと開口率が低下することが問題となる。開口率を上げるためには配線を細くすればよいのであるが、そうすると配線抵抗が増加することが問題となる。
【０００３】
近年、配線抵抗を下げるためにＣｕ配線を用いたダマシン（Damascene）配線が注目されている。このＣｕダマシン配線は、層間絶縁膜にあらかじめ配線溝を形成しておき、その配線溝にＣｕを埋め込むことによりＣｕ配線を形成するというものである。
【０００４】
例えば、特許文献１には、層間絶縁膜に形成される配線溝及び接続孔の内周面を酸化防止膜、例えばＳｉＮ膜により覆った後、配線溝及び接続孔にＣｕを埋め込んでＣｕデュアルダマシン配線を形成し、このＣｕデュアルダマシン配線の表面にも酸化防止膜、例えばＣｕ3Ｐ膜などを形成することが開示されている。そして、これによれば、接続孔及び／又は配線溝に埋め込まれた低抵抗のＣｕ配線を得ることができ、高速で高信頼性の半導体装置を得ることができる、と記載されている。
【０００５】
ここで、このＣｕダマシン配線の形成方法の一例を非特許文献１に基づき、図１３を参照して説明する。
【０００６】
まず、図１４（ａ）に示すように、基板１００上に層間絶縁膜１０１及びＣｕ配線１０２を形成した後、基板１００全面に第１エッチングストップ層としてのＳｉＮ膜１０３、酸化膜１０４、第２エッチングストップ層としてのＳｉＮ膜１０５及び酸化膜１０６を順次成膜し、さらに、酸化膜１０６上に所定形状のレジストパターン１０７を形成する。
【０００７】
次に、図１４（ｂ）に示すように、レジストパターン１０７をマスクとして酸化膜１０６、ＳｉＮ膜１０５及び酸化膜１０４を順次エッチングすることにより接続孔１０８を形成し、レジストパターン１０７を除去した後、酸化膜１０６上に所定形状のレジストパターン１０９を形成する。
【０００８】
次に、図１４（ｃ）に示すように、レジストパターン１０９をマスクとして酸化膜１０６をエッチングすることにより配線溝１１０を形成し、レジストパターン１０９を除去した後、基板１００全面にバリア膜としてＴｉＮ膜１１１を成膜する。
【０００９】
次に、図１４（ｄ）に示すように、基板１００全面にＣｕ膜１１２を成膜して接続孔１０８及び配線溝１１０を埋め込んだ後、これらのＣｕ膜１１２及びＴｉＮ膜１１１を研磨して不要部分を除去し、接続孔１０８及び配線溝１１０に埋め込まれたＣｕダマシン配線を形成する。
【特許文献１】特開２０００−１６４７０７号公報
【非特許文献１】IEDM97 Proceedings,p.769
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上記のようにＣｕダマシン配線を形成する場合、Ｃｕ膜１１２及びＴｉＮ膜１１１の不要部分を研磨により除去して酸化膜１０６からなる層間絶縁膜上を平坦化する加工を行う必要があり、かかる加工は、大面積、或いは、平坦性の低い基板１００を用いた半導体装置においては困難を伴うという問題がある。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、上記のような層間絶縁膜上の平坦化のための研磨加工が不要である半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成する本発明の半導体装置は、
基材と、
上記基材上に設けられた所定形状の第１導電部と、
上記第１導電部が設けられた上記基材上を被覆するように設けられ、上記第１導電部が露出するように形成された電気接続用凹部を有する層間絶縁膜と、
上記層間絶縁膜上、並びに、上記電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように導電膜を形成し、該導電膜の該電気接続用凹部内壁を被覆する部分を残して該層間絶縁膜上を被覆する部分をエッチングすることにより形成され、該電気接続用凹部内壁を被覆するように設けられていると共に該第１導電部に電気的に接続された第２導電部と、
を備える。
【００１３】
上記の構成によれば、層間絶縁膜上、並びに、電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように導電膜を形成し、その導電膜の電気接続用凹部内壁を被覆する部分を残して層間絶縁膜上を被覆する部分をエッチングすることにより不要部分が除去されており、そして、それによって第２導電部が形成されていると共に層間絶縁膜上の平坦化が図られているので、導電膜の不要部分を除去して層間絶縁膜上の平坦化を図るための研磨加工が不要である。従って、大面積、或いは、基材の平坦性が低くても、層間絶縁膜上の平坦性の高い半導体装置を得ることができる。ここで、電気接続用凹部の底は第１導電部上に導電膜が形成されるので、反応性のドライエッチングなどにより導電膜がエッチングされても、電気接続用凹部の底で導電膜が除去されて第１導電部が露出するに留まる。
【００１４】
また、本発明の半導体装置は、上記第２導電部上に選択的に導電性材料を堆積させることにより形成され、上記電気接続用凹部を埋めるように設けられた第３導電部をさらに備えたものであってもよい。
【００１５】
上記の構成によれば、配線としての低抵抗化を図ることができる。
【００１６】
上記第１導電部及び上記第２導電部のそれぞれの構成は、例えば、複数の導電膜の積層体や合金などのように複数の導電性材料で形成されているものであってもよい。
【００１７】
上記の構成によれば、ドライエッチング時の第１導電部の膜減りが低減され、また、第３導電部を設ける場合、その酸化防止を図ることができる。
【００１８】
また、上記第１導電部及び上記第２導電部のそれぞれは、窒化金属を含むものであってもよい。
【００１９】
上記の構成によれば、第３導電部を設ける場合、その成膜の容易化を図ることができる。
【００２０】
上記第１導電部は配線を構成していてもよい。
【００２１】
上記の構成によれば、第１導電部と第２導電部とで別々の配線パターンを形成できるので、トランジスタ等の素子や配線を効率的に配置することができる。
【００２２】
上記電気接続用凹部は、例えば、接続孔や配線溝、或いは、それらの両方である。
【００２３】
本発明の半導体装置は、上記電気接続用凹部が配線溝であり、上記第２導電部上に選択的にＣｕを堆積させることにより形成され、上記配線溝を埋めるように設けられた第３導電部たるＣｕダマシン配線をさらに備えたものであってもよい。
【００２４】
上記の構成によれば、大面積、或いは、基材の平坦性が低くても、層間絶縁膜上の平坦性が高く、しかも、低抵抗の配線を有する半導体装置を得ることができる。
【００２５】
本発明の半導体装置の製造方法は、
基材上に所定形状の第１導電部を形成するステップと、
上記第１導電部が形成された上記基材上を被覆するように層間絶縁膜を形成するステップと、
上記層間絶縁膜に上記第１導電部が露出するように電気接続用凹部を形成するステップと、
上記層間絶縁膜上、並びに、上記電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように導電膜を形成するステップと、
上記導電膜の上記電気接続用凹部内壁を被覆する部分を残して上記層間絶縁膜上を被覆する部分をエッチングすることにより、該電気接続用凹部内壁を被覆し且つ上記第１導電部に電気的に接続された第２導電部を形成するステップと、
を備える。
【００２６】
本発明の半導体装置の製造方法は、
上記第２導電部上に選択的に導電性材料を堆積させることにより、上記電気接続用凹部を埋める第３導電部を形成するステップをさらに備えたものであってもよい。
【発明の効果】
【００２７】
以上の通り、本発明によれば、層間絶縁膜上、並びに、電気接続用凹部内壁、及び、その底に露出した上記第１導電部を被覆するように形成した導電膜をエッチングすることにより不要部分が除去されており、そして、それによって第２導電部が形成されていると共に層間絶縁膜上の平坦化が図られているので、導電膜の不要部分を除去して層間絶縁膜上の平坦化を図るための研磨加工が不要である。従って、大面積、或いは、基材の平坦性が低くても、層間絶縁膜上の平坦性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２９】
（実施形態１）
図１〜８は、本発明の実施形態１に係る半導体装置の製造方法を示す。製造対象となる半導体装置としては、例えば、液晶表示装置等の各種の表示装置を挙げることができる。
【００３０】
まず、図１に示すように、公知の半導体装置製造工程によって基板１（基材）上に半導体膜２、ゲート絶縁膜３及びゲート電極４を順次積層するように形成すると共に、半導体膜２と同一層にソース領域及びドレイン領域を構成する拡散層５，６を形成する。
【００３１】
次に、図２に示すように、半導体膜２等が形成された基板１上の全面にＣＶＤ法などにより第１層間絶縁膜７を成膜する。この第１層間絶縁膜７は、例えば、膜厚が２００ｎｍのＳｉＯ2膜である。
【００３２】
次に、図３に示すように、第１層間絶縁膜７上にリソグラフィー法などにより接続孔形成用の所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして第１層間絶縁膜７を例えば反応性イオンエッチング（ＲＩＥ）法又はウエットエッチング法を用いてエッチングするなどして拡散層５，６に対応した接続孔８を形成する。これにより、接続孔８の底に拡散層５，６が露出する。
【００３３】
次に、そのレジストパターンを除去した後、基板１上の全面にスパッタリング法などにより第１バリア膜９を形成する。第１バリア膜９は、例えば、膜厚が５０ｎｍのＴｉ膜及び膜厚が７０ｎｍのＴｉＮ膜を順次成膜したＴｉＮ／Ｔｉ膜である。
【００３４】
次に、図４に示すように、第１のバリア膜９にリソグラフィー法などにより第１配線形成用の所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして第１バリア膜９を例えば反応性イオンエッチング（ＲＩＥ）法を用いてエッチングすることなどにより第１導電部１０を形成する。このとき、第１導電部１０は、接続孔８が設けられて拡散層５，６が露出した部分等を覆うように形成される。従って、図４の左側及び中央の２つの第１導電部１０は拡散層５，６の直上に積層される。一方、図４の右側の第１導電部１０は第１層間絶縁膜７の直上に積層される。
【００３５】
次に、図５に示すように、基板１上の全面に第２層間絶縁膜１１を成膜し、それにリソグラフィー法などにより第２導電部パターンとなる配線溝１２を形成する。第２層間絶縁膜１１は、例えば、膜厚が４μｍの感光性有機膜をスピン塗布などにより形成した膜である。ここで、第２導電部パターンは、複数の第１導電部１０を経由するものである。また、このとき、溝底に第１層間絶縁膜７又は第１導電部１０が露出するように配線溝１２を形成する。
【００３６】
次に、図６に示すように、基板１上の全面にスパッタリング法などにより第２バリア膜（導電膜）１３を形成する。第２バリア膜１３は、例えば、膜厚が７０ｎｍのＴｉＮ膜、或いは、Ｔｉ膜及びＴｉＮ膜を順次成膜したＴｉＮ／Ｔｉ膜である。
【００３７】
次に、図７に示すように、第２層間絶縁膜１１上の第２バリア膜１３のみを除去するために基板１全体を異方性のドライエッチング法でエッチングする。このとき、第２バリア膜１３のほぼ膜厚分だけを異方性のドライエッチング法でエッチングすることで、その第２層間絶縁膜１１上を被覆する部分、及び、配線溝１２の底を被覆する部分のみが除去され、配線溝１２内壁を被覆する部分、或いは、配線溝１２内壁及び接続孔８内壁を被覆する部分が残される。配線溝１２の底では、第２バリア膜１３が除去されるものの、その下層の第１導電部１０が露出する。そして、残された第２バリア膜１３の配線溝１２内壁を被覆する部分は、第１導電部１０に電気的に接続された第２導電部１４を構成する。
【００３８】
次に、図８に示すように、第１導電部１０、第２導電部１４をシードレイヤーとしてそれらの上に無電解めっき法などによって導電性材料を堆積させることにより、配線溝１２を埋めるように第３導電部１５を形成する。第３導電部１５は配線溝１２が完全に埋め込まれる必要があるので、配線溝１２の溝幅の１／２以上の膜厚を成膜する。第３導電部１５は、例えば、Ｃｕ膜であり、その場合、Ｃｕダマシン配線を構成する。ここで、第１〜第３導電部１５により構成された図８に示す左側及び中央の２つの配線は、接続孔８を介して拡散層５，６を他の部分に電気的に接続するものである。一方、第１〜第３導電部１５により構成された図８に示す右側の配線は、配線溝１２に構成された単なる配線である。
【００３９】
上記の本発明の製造方法によれば、第２層間絶縁膜１１上、並びに、配線溝１２、及び、その底に露出した第１導電部１０を被覆するように第２バリア膜１３を形成し、その第２バリア膜１３の配線溝１２内壁を被覆する部分を残して第２層間絶縁膜１１上を被覆する部分をエッチングすることにより不要部分が除去され、そして、それによって第２導電部１４が形成されると共に第２層間絶縁膜１１上の平坦化が図られるので、従来のように、第２バリア膜１３の不要部分を除去して第２層間絶縁膜１１上の平坦化を図るための研磨加工が不要である。従って、大面積、或いは、基材の平坦性が低くても、第２層間絶縁膜１１上の平坦性の高い半導体装置を得ることができる。
【００４０】
なお、第１導電部１０を設けずに製造した場合について以下に説明する。
【００４１】
図９〜１２は、その場合の半導体装置の製造方法を示す。なお、各部の名称及び符号は上記本発明の製造方法と同一である。
【００４２】
まず、図９に示すように、公知の半導体装置製造工程によって基板１（基材）上に半導体膜２、ゲート絶縁膜３及びゲート電極４を順次積層するように形成すると共に、半導体膜２と同一層にソース領域及びドレイン領域を構成する拡散層５，６を形成する。続いて、その半導体膜２等が形成された基板１上の全面にＣＶＤ法などにより第１層間絶縁膜７を成膜した後、第１層間絶縁膜７上にリソグラフィー法などにより接続孔形成用の所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１層間絶縁膜７を例えば反応性イオンエッチング（ＲＩＥ）法又はウエットエッチング法を用いてエッチングするなどして拡散層５，６に対応した接続孔８を形成する。そして、基板１上の全面に第２層間絶縁膜１１を成膜し、それにリソグラフィー法などにより配線溝１２を形成する。
【００４３】
次に、図１０に示すように、基板１上の全面にスパッタリング法などにより第２バリア層１３を形成する。
【００４４】
次に、図１１に示すように、第２層間絶縁膜１１上の第２バリア膜１３のみを除去するために基板１全体を異方性のドライエッチング法でエッチングする。このとき、第２バリア膜１３のほぼ膜厚分だけを異方性のドライエッチング法でエッチングすることで、その第２層間絶縁膜１１上を被覆する部分、及び、配線溝１２の底を被覆する部分のみが除去され、配線溝１２内壁を被覆する部分が残される。配線溝１２の底では、第２バリア膜１３が除去されて拡散層５，６又は第１層間絶縁膜７が露出する。そして、残された第２バリア膜１３の配線溝１２内壁を被覆する部分が第２導電部１４を構成する。
【００４５】
次に、図１２に示すように、第２導電部１４をシードレイヤーとしてその上に無電解めっき法などによって導電性材料を堆積させることにより、配線溝１２を埋めるように第３導電部１５を形成する。
【００４６】
以上のように、第１導電部１０を設けなかった場合でも、上記本発明の製造方法と同様の構造は得られるが、配線溝１２の底にシードレイヤーとなる導電部がなく、そのため導電性材料が成長しないので、図１２に示すように、第３導電部１５に空洞１６が形成されるなどにより接続不良を生じるおそれがある。
【００４７】
これに対して、上記本発明の製造方法によれば、配線溝１２の底は第１導電部１０上に第２バリア膜１３が形成されるので、異方性のドライエッチング法で第２バリア膜１３がエッチングされても、電気接続用凹部の底で第２バリア膜１３が除去されて第１導電部１０が露出するに留まる。従って、第３導電部１５に空洞が形成されて接続不良を生じるということがない。
【００４８】
以上のようにして完成した半導体装置は、基板１と、基板１上に設けられた所定形状の第１導電部１０と、第１導電部１０が設けられた基板１上を被覆するように設けられ、第１導電部１０が露出するように形成された配線溝１２を有する第２層間絶縁膜１１と、配線溝１２内壁を被覆するように設けられていると共に第１導電部１０に電気的に接続された第２導電部１４と、配線溝１２を埋めるように設けられた第３導電部１５と、を備えた構成を有する。
【００４９】
上記本発明の製造方法において、第１バリア膜９をＴｉＮ／Ｔｉ膜としたとすると、第１導電部１０がＴｉＮ／Ｔｉ膜で形成されることとなる。また、同様に、第２バリア膜１３をＴｉＮ／Ｔｉ膜としたとすると、第２導電部１４がＴｉＮ／Ｔｉ膜で形成されることとなる。このように、第１及び第２導電部１０，１４が複数の導電性材料で形成されていると、ドライエッチング時の第１導電部１０の膜減りが低減され、また、第３導電部１５の酸化防止を図ることができる。また、第１及び第２導電部１０，１４がＴｉＮのような窒化金属を含んでいると、第３導電部１５の成膜の容易化を図ることができる。
【００５０】
図８に示す第１導電部１０のうち左側及び右側のものはそれぞれ側端に向かって延びた配線を構成している。このように、第１導電部１０が配線を構成すると、第１導電部１０と第２導電部１４とで別々の配線パターンを形成できるので、トランジスタ等の素子や配線を効率的に配置することができる。
【００５１】
上記本発明の製造方法において、第３導電部１５をＣｕ膜で形成したとすると、第３導電部１５がＣｕダマシン配線を構成することとなる。このように、第３導電部１５がＣｕダマシン配線を構成していると、低抵抗の配線を有する半導体装置を得ることができ、それによって高速動作可能な高性能の半導体装置を実現することができる。
【００５２】
（実施形態２）
図１３は、本発明の実施形態２に係る半導体装置を示す。なお、実施形態１と同一名称の部分は同一符号で示す。
【００５３】
この半導体装置は、配線溝１２が設けられずに接続孔１７だけが形成されたものであり、基板１と、基板１上に設けられた第１層間絶縁膜７と、第１層間絶縁膜７上に設けられた所定形状の第１導電部１０と、第１導電部１０が設けられた基板１上を被覆するように設けられ、第１導電部１０が露出するように形成された接続孔１７を有する第２層間絶縁膜１１と、接続孔１７内壁を被覆するように設けられていると共に第１導電部１０に電気的に接続された第２導電部１４と、接続孔１７を埋めるように設けられた第３導電部１５と、を備えた構成を有する。
【００５４】
上記半導体装置は、実施形態１と同一の方法にて製造することができ、また、その作用効果も実施形態１と同一である。
【００５５】
以上、この発明の実施形態１及び２について具体的に説明したが、この発明は、上述の実施形態１及び２に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５６】
例えば、上述の実施形態１及び２において挙げた数値、原料、構造、基板１、材料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、材料、構造、基板、原料、プロセスなどを用いてもよい。
【産業上の利用可能性】
【００５７】
以上説明したように、本発明は、半導体装置及びその製造方法に関し、特に、配線材料としてＣｕ系の材料を用いるものについて有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態１に係る半導体装置の基板上に半導体膜等を形成した状態を示す断面図である。
【図２】本発明の実施形態１に係る半導体装置の基板上に第１層間絶縁膜を形成した状態を示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の基板上に第１バリア膜を形成した状態を示す断面図である。
【図４】本発明の実施形態１に係る半導体装置の基板上に第１導電部を形成した状態を示す断面図である。
【図５】本発明の実施形態１に係る半導体装置の基板上に第２層間絶縁膜を形成した状態を示す断面図である。
【図６】本発明の実施形態１に係る半導体装置の基板上に第２バリア膜を形成した状態を示す断面図である。
【図７】本発明の実施形態１に係る半導体装置の基板上に第２導電部を形成した状態を示す断面図である。
【図８】本発明の実施形態１に係る半導体装置の基板上に第３導電部を形成した状態を示す断面図である。
【図９】第１導電部を有さない半導体装置の基板上に半導体膜等を形成した状態を示す断面図である。
【図１０】第１導電部を有さない半導体装置の基板上に第２バリア膜を形成した状態を示す断面図である。
【図１１】第１導電部を有さない半導体装置の基板上に第２導電部を形成した状態を示す断面図である。
【図１２】第１導電部を有さない半導体装置の基板上に第３導電部を形成した状態を示す断面図である。
【図１３】本発明の実施形態２に係る半導体装置の断面図である。
【図１４】従来の半導体装置の製造方法を示す説明図である。
【符号の説明】
【００５９】
１，１００  基板（基材）
２  半導体膜
３  ゲート絶縁膜
４  ゲート電極
５，６  拡散層
７  第１層間絶縁膜
８，１７，１０８  接続孔
９  第１バリア膜
１０  第１導電部
１１  第２層間絶縁膜
１２，１１０  配線溝
１３  第２バリア膜
１４  第２導電部
１５  第３導電部
１６  空洞
１０１  層間絶縁膜
１０２  Ｃｕ配線
１０３，１０５  ＳｉＮ膜
１０４，１０６  酸化膜
１０７，１０９  レジストパターン
１１１  ＴｉＮ膜
１１２  Ｃｕ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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