(57)【要約】      （修正有）【課題】スイッチング電源のトランスの二次側の整流回路に、低耐圧の整流素子を用いることを可能にし、とくに同期整流ＭＯＳ・ＦＥＴを用いた場合、これをスイッチング期間全体で導通させ、高効率なスイッチング電源を実現させる回路を提供する。【解決手段】直流電圧を受ける入力端子２ａ、２ｂと、一次巻線および二次巻線を有するトランスＴと、前記入力端子間に接続される第一のチョークコイルＬ１と第一のスイッチ素子Ｑ１との第一の直列回路と、前記第一のスイッチ素子の端子間に接続される前記トランスの一次巻線と第一のコンデンサＣ１との第二の直列回路と、前記トランスの一次巻線の端子間に接続される第二のスイッチ素子Ｑ２と第二のコンデンサＣ２の第三の直列回路と、第一と第二の整流ＭＯＳ−ＦＥＴＱ３，Ｑ４で構成され、前記トランスの二次巻線に接続される整流回路と、フィルタ回路と、出力端子と、制御回路を有するスイッチング電源装置。【選択図】 図１
2005210899.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧を受ける入力端子と、少なくとも一次巻線および二次巻線を有するトランスと、前記入力端子間に接続される第一のチョークコイルと第一のスイッチ素子との第一の直列回路と、前記第一のスイッチ素子の端子間に接続される前記トランスの一次巻線と第一のコンデンサとの第二の直列回路と、前記第一のスイッチ素子がオフの期間に、前記第一のチョークコイルの電流の一部を流す経路を構成するための第二のスイッチ素子と第二のコンデンサとの第三の直列回路と、前記トランスの二次巻線に接続される整流回路と、前記整流回路に接続されるフィルタ回路と、前記フィルタ回路に接続され負荷に直流電圧を出力する出力端子と、前記出力端子の出力電圧を検出して、前記第一と第二のスイッチ素子を、一方がオンの時に他方がオフであるように交互にオンさせて、第一のスイッチ素子のオンとオフの期間の比率を変化させることによって、前記出力端子の出力電圧を一定にするように制御する制御回路を有することを特徴とするスイッチング電源装置。
【請求項２】
制御回路の動作周波数を一定にしたことを特徴とする請求項１のスイッチング電源装置。
【請求項３】
第一のスイッチ素子及び第二のスイッチ素子としてＭＯＳ・ＦＥＴを用いたことを特徴とする請求項１又は請求項２のスイッチング電源装置。
【請求項４】
トランスの二次巻線が第一の二次巻線部分と第二の二次巻線部分から成ることを特徴とする請求項１、請求項２又は請求項３のスイッチング電源装置。
【請求項５】
トランスに三次巻線を設けたことを特徴とする請求項１、請求項２、請求項３又は請求項４のスイッチング電源装置。
【請求項６】
整流回路をトランスの第一の二次巻線部分と第二の二次巻線部分に夫々接続された同期整流用ＭＯＳ・ＦＥＴで構成し、且つ前記ＭＯＳ・ＦＥＴはトランス二次巻線の誘起電圧によってそれに対応して交互にオンし、前記トランスの二次巻線の出力を全波整流するように接続されていることを特徴とする請求項４又は請求項５のスイッチング電源装置。
【請求項７】
整流回路をトランスの第一の二次巻線部分と第二の二次巻線部分に夫々接続された整流用ダイオードで構成し、且つ第一と第二のスイッチ素子が交互にオンする時に、それに対応して交互にオンし、前記トランスの二次巻線の出力を全波整流するように接続されていることを特徴とする請求項４又は請求項５のスイッチング電源装置。
【請求項８】
第三の直列回路をトランスの一次巻線間に接続したことを特徴とする請求項６又は請求項７のスイッチング電源装置。
【請求項９】
第三の直列回路を第一のスイッチ素子の端子間に接続したことを特徴とする請求項６又は請求項７のスイッチング電源装置。
【請求項１０】
第三の直列回路をトランスの二次巻線間に接続したことを特徴とする請求項６又は請求項７のスイッチング電源装置。
【請求項１１】
第三の直列回路をトランスの三次巻線間に接続したことを特徴とする請求項６又は請求項７のスイッチング電源装置。
【請求項１２】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、
前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、
前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、
前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は並列接続され、その並列接続回路の一端と、前記第一のチョークコイルの他端の間に直流の電圧源が接続され、
前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置。
【請求項１３】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、
前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、
前記第一、第二のスイッチ素子の直列接続回路には、前記第二のコンデンサが並列接続され、
前記並列接続された回路の一端は、前記第一のコンデンサを介して前記一次巻線の他端に接続され、
前記並列接続回路と前記第一のコンデンサとが接続された部分と、前記チョークコイルの他端の間に直流の電圧源が接続され、前記チョークコイルの他端には直流電圧が印加され、
前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置。
【請求項１４】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線と、
前記一次巻線及び前記第一、第二の二次巻線と磁気結合された三次巻線とを有し、
前記一次巻線と前記第一のコンデンサは直列接続され、その直列接続回路に前記第一のスイッチ素子が並列接続され、
該並列接続回路の一端は、前記チョークコイルの一端に接続され、前記並列接続回路の他端と前記チョークコイルの他端の間に直流の電圧源が接続され、
前記三次巻線と前記第二のコンデンサは直列接続され、その直列接続回路に前記第二のスイッチ素子が並列接続され、
前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置。
【請求項１５】
前記第一、第二のスイッチ素子のオンオフの周波数は一定にされた請求項１２乃至請求項１４のいずれか１項記載のスイッチング電源装置。
【請求項１６】
前記第一、第二の二次巻線一端は互いに接続され、その接続部分には前記第二のチョークコイルの一端が接続され、
前記第一、第二の二次巻線の他端は、前記第一又は前記第二の同期整流素子を介して互いに接続され、その互いに接続された部分と前記第二のチョークコイルの他端の間から出力電圧が取り出せるように構成され、
前記第一、第二の同期整流素子のうち、前記第一の二次巻線に接続された方のゲート端子には前記第二の二次巻線の他端の電圧が印加され、前記第二の二次巻線に接続された方のゲート端子には前記第一の二次巻線の他端の電圧が印加されるように構成された請求項１２乃至請求項１５のいずれか１項記載のスイッチング電源装置。
【請求項１７】
前記第一、第二のスイッチ素子のオン期間を変化させることで、前記第二のチョークコイルから出力される電圧を一定にするように構成されたことを特徴とする請求項１６記載のスイッチング電源装置。
【請求項１８】
出力コンデンサを有し、前記出力電圧は、出力コンデンサによって平滑されるように構成されたことを特徴とする請求項１７記載のスイッチング電源装置。
【請求項１９】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、
前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、
前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、
前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は、前記第一のスイッチ素子と前記第一のコンデンサとが接続され、前記第二のスイッチ素子と前記第二のコンデンサとが接続されて、前記直接接続回路同士が並列接続されたスイッチング電源装置の制御方法であって、
前記第一のスイッチ素子と前記第一のコンデンサとの接続点と、前記第一のチョークコイルの他端の間に直流電圧を印加し、
前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方をオンさせることで前記第一、第二のスイッチ素子を交互にオンさせ、前記一次巻線に交流電流を流し、前記第一、第二の二次巻線に誘起された電圧で、前記第一又は前記第二の同期整流素子を交互にオンさせ、前記第一又は前記第二の二次巻線に交互に電流を流し、前記第二のチョークコイルに電流を供給するスイッチング電源装置の制御方法。
【請求項２０】
前記第二のスイッチ素子がオンしている期間中は、前記第二のスイッチ素子には前記第二のコンデンサを充電する電流を流し、次に、前記第二のコンデンサが放電する電流を流す請求項１９記載のスイッチング電源の制御方法。
【請求項２１】
前記第一のチョークコイルには、直流電流に三角波が重畳された電流が流れるようにした請求項１９又は請求項２０のいずれか１項記載のスイッチング電源の制御方法。
【請求項２２】
前記第一のスイッチ素子の動作周期に対するオン期間の比率をＤとし、前記直流電圧をＶａとし、前記第一、第二のスイッチ素子の両方がオフしている期間を小さくして、前記第一のコンデンサと前記第二のコンデンサの直列接続回路の両端に生じる電圧Ｖｃを、
Ｖｃ＝Ｖａ／(１−Ｄ)
とさせる請求項１９乃至請求項２１のいずれか１項記載のスイッチング電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置の高効率化に関するものである。
【背景技術】
【０００２】
図１０に第一の従来回路例、図１１に第二の従来回路例を示す。図１０は一般的なフォワード方式であり、この回路を用いて高効率なスイッチング電源を構成する場合（特に出力が５Ｖとか３．３Ｖというように低電圧で大電流の場合）、トランスの二次巻線側の整流ダイオード（すなわち、図１０のＤ１０１、Ｄ１０２）での電力損失が多いため、これらの代わりに同期整流ＭＯＳ・ＦＥＴを用いることが多く、高効率なスイッチング電源を作るためには、この同期整流ＭＯＳ・ＦＥＴをどのように駆動するかということが重要な問題の一つである。そこで図１１は、前記の整流ダイオードの代わりに、同期整流ＭＯＳ・ＦＥＴ（図１１のＱ１０２、Ｑ１０３）を用いた従来回路例を示す。ここで整流回路として整流ダイオードを使った図１０の回路の問題点は、前記の同期整流ＭＯＳ・ＦＥＴを使った場合の、同期整流ＭＯＳ・ＦＥＴをどのように駆動するかということ以外の問題と共通の問題であるので、従来の技術の説明は、同期整流ＭＯＳ・ＦＥＴを使った図１１について行う。
【０００３】
図１２は、図１１の回路の各部の電圧と電流の波形であり、図１３は図１１の回路のデューテイサイクル（スイッチ素子Ｑ１０１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。図１２において、Ｔ１はスイッチ素子Ｑ１０１の動作周期であり、Ｔｏｎ１はオン期間、Ｔｏｆｆ１とＴｏｆｆ２はオフ期間である。Ｖｇｓ（Ｑ１０１）、Ｉｄ（Ｑ１０１）、Ｖｄｓ（Ｑ１０１）は、それぞれスイッチ素子Ｑ１０１のゲート駆動電圧、ドレイン電流、ドレイン・ソース間電圧であり、Ｖ（Ｎ１１）はトランスＴ１０１の一次巻線Ｎ１１の端子間電圧である。
Ｖ（Ｎ１１）に注目すると、Ｔｏｆｆ１の期間に発生している電圧Ｖ（ｈ１）は、スイッチ素子Ｑ１０１がオンの期間にトランスＴ１０１が励磁された分だけリセットするために発生しており、これはオン期間の電圧の時間積分値が、オフ期間の電圧時間積分値に等しくなるように動作する。
【０００４】
電圧Ｖ（Ｎ１１）のＴｏｆｆ１期間の波形は、トランスＴ１０１の励磁インダクタンスやスイッチ素子Ｑ１０１の出力端子間容量などによって決定されるが、入力電源Ｖｉｎの電圧や負荷への出力電流が変化した時、出力電圧を一定に保つためにスイッチ素子Ｑ１０１のデューテイサイクルが変化すると同時に、Ｖ（ｈ１）の電圧値やＴｏｆｆ１、Ｔｏｆｆ２の時間も変化する。そこで、どのような入出力条件の時にも、トランスＴ１０１がオン期間に励磁された量だけ、オフ期間にリセットさせるためには、トランスＴ１０１のリセットが終了し、その一次巻線Ｎ１１の端子間電圧が零ボルトであるＴｏｆｆ２の期間を常に余裕をもって設けておくことが必要である。（後述するが、このＴｏｆｆ２を大きくする必要があるということが大きな問題である。）
【０００５】
ここで図１２のＶｄｓ（Ｑ１０２）は、同期整流ＭＯＳ・ＦＥＴ（Ｑ１０２）のドレイン・ソース間電圧であり、Ｖｄｓ（Ｑ１０３）は、同期整流ＭＯＳ・ＦＥＴ（Ｑ１０３）のドレイン・ソース間電圧である。これらの電圧はトランスＴ１０１の一次巻線Ｎ１１の端子間電圧Ｖ（Ｎ１１）の、オフ期間とオン期間の電圧が、それぞれトランスの一次巻線と二次巻線の巻数比で変換された電圧である。
【０００６】
図１１の回路で、高効率なスイッチング電源装置を実現しようとする時に、第一に問題となるのは、図１２のＶｄｓ（Ｑ１０２）に示すように、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２のドレイン・ソース間電圧が大きいためにオン抵抗の小さいものが使用できず、そこでの電力損失が大きくなり、スイッチング電源の効率が低下するという問題である。すなわち、スイッチング電源の高効率化を図るために、この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２としては、オン抵抗の小さいものを使用したいが、ＭＯＳ・ＦＥＴの一般的な傾向として、ドレイン・ソース間の耐圧の高いものほどオン抵抗は大きくなる。トランスＴ１０１の一次巻線Ｎ１１の端子間電圧Ｖ（Ｎ１１）のオフ期間の電圧は、トランスＴ１０１の励磁インダクタンスやスイッチ素子Ｑ１０１のドレイン・ソース間容量の共振波形であるために正弦波の曲線となっており、そのために電圧の最大値が大きくなっている。さらに、この電圧は入出力条件で大きく変化するため、この同期整流ＭＯＳ・ＦＥＴ（Ｑ１０２）としては、大きな耐圧でオン抵抗は大きなものを使わざるをえない。この問題は、この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２の代わりに整流ダイオードＤ１０１を使用した図１０の従来回路例でも同じ問題である。
【０００７】
この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２の耐圧の問題は、同時に、スイッチ素子Ｑ１０１の耐圧の問題でもある。この電圧をある電圧に制限するための従来の方法としては、第一に、トランスＴ１０１の一次巻線Ｎ１１の端子間にダイオードとコンデンサと抵抗で構成されるクランプ回路を用いる方法があるが、この方法では、電圧は所定の値にクランプされるが、トランスＴ１０１の励磁エネルギーがクランプ回路の抵抗で消費されるため、その分だけ効率が低下するという問題がある。また、この電圧をクランプする従来の第二の方法としては、トランスＴ１０１に三次巻線を設け、ダイオードを介して入力電源Ｖｉｎに接続することにっよってクランプ回路を構成する方法がある。この方法だと、トランスの励磁エネルギーの大部分は入力電源Ｖｉｎに回生されるが、それでもその回生電流が、このクランプ回路のダイオードを流れる時に、その電圧ドロップによる電力消費が発生して、その分だけ効率が低下し、それにもましてトランスの巻線が増え、トランスが大きく複雑になり、トランスの三次巻線での導通損失が増えるという問題がある。
【０００８】
次に図１１で、高効率なスイッチング電源装置を実現しようとする時に第二に問題となるのは、図１２のＴｏｆｆ２の期間があるために、スイッチ素子Ｑ１０１がオフしている全期間に渡って同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３を駆動することができず、スイッチング電源の効率が低下するという問題である。（これは同期整流ＭＯＳ・ＦＥＴを使った時の特有の問題であり、高効率電源を作る時の最も重要な問題である。）
図１１の回路において、スイッチ素子Ｑ１０１のオン期間には、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３はオフしてＱ１０２がオンし、チョークコイルＬ１０の電流はこのＱ１０２を流れる。一方、スイッチ素子Ｑ１０１のオフ期間には、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２はオフして、Ｑ１０３がオンし、チョークコイルＬ１０の電流は、このＱ１０３を流れる。ここで、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２とＱ１０３のゲート端子は、それぞれトランスＴ１０１の二次巻線Ｎ１２の電圧によって駆動される。すなわち、それぞれの同期整流ＭＯＳ・ＦＥＴは、一方がオンする時、そのためのゲート駆動電圧は、オフしている他方の同期整流ＭＯＳ・ＦＥＴのドレイン・ソース間電圧を用いている。
【０００９】
そこで、スイッチ素子Ｑ１０１のオフの期間はＴｏｆｆ１とＴｏｆｆ２とで構成されているが、図１２のＶｄｓ（Ｑ１０２）の波形からわかるように、Ｔｏｆｆ１の期間には、Ｖｄｓ（Ｑ１０２）の電圧がある値を持っているために、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３を駆動することが可能であるが、Ｔｏｆｆ２の期間には、Ｖｄｓ（Ｑ１０２）の電圧が零ボルトであるために、Ｑ１０３を駆動することができない。そこでこのＴｏｆｆ２の期間にはＱ１０３はオフしており、この間、チョークコイルＬ１０の電流は、Ｑ１０３のボディダイオード（ＭＯＳＦＥＴの素子構造のため、ソース端子からドレイン端子に向かって寄生的に入っているダイオードである）を流れる。この時このボディダイオードでの電圧ドロップは同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３がオンしている時の電圧ドロップに比べて格段に大きため、このＴｏｆｆ２の期間の電力損失が増大してスイッチング電源の効率を低下させてしまう。
【００１０】
第三に問題となるのは、出力リプル電圧が大きいために出力フィルタのチョークコイルが大きくなってしまい、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題である。
図１２において、Ｖｄｓ（Ｑ１０３）は図１１の同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３のドレイン・ソース間の電圧を示しており、これは図１１のＰ点の電圧Ｖ（Ｐ）でもあり、この電圧を出力フィルタ（Ｌ１０，Ｃ１０）で平均化し、交流成分を除いた電圧が出力電圧となる。Ｖｄｓ（Ｑ１０３）のなかでＶｏｕｔで示したのが出力電圧である。すなわち、このＶｄｓ（Ｑ１０３）の電圧と出力電圧（コンデンサＣ１０の端子間電圧）が、それぞれ出力フィルタのチョークコイルＬ１０の端子間に印加され、この差電圧によって、Ｉ（Ｌ１０）で示すような、チョークコイルＬ１０を流れる電流のリプル電流成分が決定され、このリプル電流と、出力フィルタのコンデンサＣ１０の等価直列抵抗との積で出力リプル電圧のおおよその値が決定される。
【００１１】
図１３は図１１の回路のデューティサイクルに対する出力電圧の特性図であるが、この特性図からわかるように、出力電圧がデューティサイクルに比例するので、一般的に入出力条件が定格の所で、デューテイサイクルを０．５に近く設定する。図１２のＶｄｓ（Ｑ１０３）の波形において、零ボルトの期間（すなわちＴｏｆｆ１の期間とＴｏｆｆ２の期間の和）が全体の周期（すなわちＴ１の期間）と比べて約５０％程度あるため、出力リプル電圧が大きくなり、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題になる。
【特許文献１】特開平０５−３３６７５２号公報
【特許文献２】特開平０５−０１５１５４号公報
【特許文献３】特開昭５８−１７５９７２号公報
【特許文献４】特開平０８−２８９５５９号公報
【特許文献５】特開平０４−１１２６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
高効率なスイッチング電源を構成しようとした場合、前記の従来の技術の項で説明した様に、トランスの二次側の整流回路を構成している整流素子での電力損失が特に多く、この電力損失をいかに減らすかということが、大きな課題である。特に最近では、この整流素子として、同期整流ＭＯＳ・ＦＥＴを用いてその導通損失を減らす手法が多く用いられるが、この場合にも、この同期整流ＭＯＳ・ＦＥＴをいかに効果的に駆動させるかということが重要な問題である。
そこで本発明回路の目的は、この電力損失の少ない低耐圧の整流素子を用いることを可能にし、とくに整流素子として同期整流ＭＯＳ・ＦＥＴを用いた場合、これを全期間に渡って駆動し、高効率なスイッチング電源装置を実現させる回路を提供することである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための本発明のスイッチング電源装置は直流電圧を受ける入力端子と、少なくとも一次巻線および二次巻線を有するトランスと、前記入力端子間に接続される第一のチョークコイルと第一のスイッチ素子との第一の直列回路と、前記第一のスイッチ素子の端子間に接続される前記トランスの一次巻線と第一のコンデンサとの第二の直列回路と、前記第一のスイッチ素子がオフの期間に、前記第一のチョークコイルの電流の一部を流す経路を構成するための第二のスイッチ素子と第二のコンデンサとの第三の直列回路と、前記トランスの二次巻線に接続される整流回路と、前記整流回路に接続されるフィルタ回路と、前記フィルタ回路に接続され負荷に直流電圧を出力する出力端子と、前記出力端子の出力電圧を検出して、前記第一と第二のスイッチ素子を、一方がオンの時に他方がオフであるように交互にオンさせて、第一のスイッチ素子のオンとオフの期間の比率を変化させることによって、前記出力端子の出力電圧を一定にするように制御する制御回路を有することを特徴とする。
【００１４】
本発明の第二の特徴は図１に示すようにトランスの一次側スイッチ素子としてＭＯＳ・ＦＥＴを使用し、又二次側整流回路を同期整流回路としたことである。
【００１５】
第三の特徴は第二のスイッチ素子と第二のコンデンサとの第三の直列回路をトランスの一次巻線間に接続した点にある。
【００１６】
本発明の第四の特徴は図６に示すように、第三の直列回路を第一のスイッチ素子の端子間に接続したことである。
【００１７】
本発明の第五の特徴は図８に示すように、第三の直列回路をトランスの二次巻線の端子間に接続したことである。
【００１８】
本発明の第６の特徴は図９に示すようにトランスに三次巻線を設け、第三の直列回路をこの三次巻線間に接続した点にある。
請求項１２記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は並列接続され、その並列接続回路の一端と、前記第一のチョークコイルの他端の間に直流の電圧源が接続され、前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置である。
請求項１３記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、前記第一、第二のスイッチ素子の直列接続回路には、前記第二のコンデンサが並列接続され、前記並列接続された回路の一端は、前記第一のコンデンサを介して前記一次巻線の他端に接続され、前記並列接続回路と前記第一のコンデンサとが接続された部分と、前記チョークコイルの他端の間に直流の電圧源が接続され、前記チョークコイルの他端には直流電圧が印加され、前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置である。
請求項１４記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線と、前記一次巻線及び前記第一、第二の二次巻線と磁気結合された三次巻線とを有し、前記一次巻線と前記第一のコンデンサは直列接続され、その直列接続回路に前記第一のスイッチ素子が並列接続され、該並列接続回路の一端は、前記チョークコイルの一端に接続され、前記並列接続回路の他端と前記チョークコイルの他端の間に直流の電圧源が接続され、前記三次巻線と前記第二のコンデンサは直列接続され、その直列接続回路に前記第二のスイッチ素子が並列接続され、前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置である。
請求項１５記載の発明は、前記第一、第二のスイッチ素子のオンオフの周波数は一定にされた請求項１２乃至請求項１４のいずれか１項記載のスイッチング電源装置である。
請求項１６記載の発明は、前記第一、第二の二次巻線一端は互いに接続され、その接続部分には前記第二のチョークコイルの一端が接続され、前記第一、第二の二次巻線の他端は、前記第一又は前記第二の同期整流素子を介して互いに接続され、その互いに接続された部分と前記第二のチョークコイルの他端の間から出力電圧が取り出せるように構成され、前記第一、第二の同期整流素子のうち、前記第一の二次巻線に接続された方のゲート端子には前記第二の二次巻線の他端の電圧が印加され、前記第二の二次巻線に接続された方のゲート端子には前記第一の二次巻線の他端の電圧が印加されるように構成された請求項１２乃至請求項１５のいずれか１項記載のスイッチング電源装置である。
請求項１７記載の発明は、前記第一、第二のスイッチ素子のオン期間を変化させることで、前記第二のチョークコイルから出力される電圧を一定にするように構成されたことを特徴とする請求項１６記載のスイッチング電源装置である。
請求項１８記載の発明は、出力コンデンサを有し、前記出力電圧は、出力コンデンサによって平滑されるように構成されたことを特徴とする請求項１７記載のスイッチング電源装置である。
請求項１９記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は、前記第一のスイッチ素子と前記第一のコンデンサとが接続され、前記第二のスイッチ素子と前記第二のコンデンサとが接続されて、前記直接接続回路同士が並列接続されたスイッチング電源装置の制御方法であって、前記第一のスイッチ素子と前記第一のコンデンサとの接続点と、前記第一のチョークコイルの他端の間に直流電圧を印加し、前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方をオンさせることで前記第一、第二のスイッチ素子を交互にオンさせ、前記一次巻線に交流電流を流し、前記第一、第二の二次巻線に誘起された電圧で、前記第一又は前記第二の同期整流素子を交互にオンさせ、前記第一又は前記第二の二次巻線に交互に電流を流し、前記第二のチョークコイルに電流を供給するスイッチング電源装置の制御方法である。
請求項２０記載の発明は、前記第二のスイッチ素子がオンしている期間中は、前記第二のスイッチ素子には前記第二のコンデンサを充電する電流を流し、次に、前記第二のコンデンサが放電する電流を流す請求項１９記載のスイッチング電源の制御方法である。
請求項２１記載の発明は、前記第一のチョークコイルには、直流電流に三角波が重畳された電流が流れるようにした請求項１９又は請求項２０のいずれか１項記載のスイッチング電源の制御方法である。
請求項２２記載の発明は、前記第一のスイッチ素子の動作周期に対するオン期間の比率をＤとし、前記直流電圧をＶａとし、前記第一、第二のスイッチ素子の両方がオフしている期間を小さくして、前記第一のコンデンサと前記第二のコンデンサの直列接続回路の両端に生じる電圧Ｖｃを、
Ｖｃ＝Ｖａ／(１−Ｄ)
とさせる請求項１９乃至請求項２１のいずれか１項記載のスイッチング電源の制御方法である。
【発明の効果】
【００１９】
以上の説明から明らかなように、本発明回路においては、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４を、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常に駆動することが可能であり、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４としては耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタも小さくすることができる。その結果として高効率のスイッチング電源装置を作ることができる。これは、通信等で出力電圧が低く（たとえば５Ｖとか３．３Ｖ出力）出力電流の大きい高効率なスイッチング電源を作る時に特に効果が大きい。
【発明を実施するための最良の形態】
【００２０】
以下図面を用いて本発明の実施の形態について説明する。図１は本発明回路の第一の実施例である。図２は図１の回路の各部の電圧と電流の波形であり、図３は図１の回路のデューティサイクル（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性図であり、図４は、その動作説明のための図である。
【００２１】
図１において、Ｖｉｎは、入力電源であり、２ａ、２ｂは入力端子であり、Ｌ１は第一のチョークコイルであり、Ｑ１とＱ２は、それぞれ第一と第二のスイッチ素子であり、Ｃ１とＣ２は、それぞれ第一と第二のコンデンサであり、ＴとＮ１とＮａとＮｂは、それぞれトランスと、その一次巻線、第一の二次巻線部分、第二の二次巻線部分であり、Ｑ３とＱ４は、それぞれ第一の同期整流ＭＯＳ・ＦＥＴ、第二の同期整流ＭＯＳ・ＦＥＴであり，Ｌ２とＣｏｕｔは、それぞれ出力フィルタを構成している第二のチョークコイルと第三のコンデンサであり、１６ａ、１６ｂは出力端子であり、１７は負荷であり、１８は制御回路である。
【００２２】
次に、図１の回路動作を、その各部の電圧と電流の波形である図２を用いて説明する。図２において、Ｔ３１はスイッチ素子の動作周期、Ｔｏｎ３１は第一のスイッチ素子Ｑ１がオンの期間、Ｔｏｎ３２は第二のスイッチ素子Ｑ２がオンの期間、Ｔｏｆｆ３１とＴｏｆｆ３２は第一と第二のスイッチ素子の両方がオフの期間であるが、このＴｏｆｆ３１とＴｏｆｆ３２は、スイッチ素子Ｑ１とＱ２とが同時にオンして第一と第二のコンデンサＣ１とＣ２の直列回路が短絡するのを防ぐための期間であり、スイッチ素子Ｑ１とＱ２のスイッチング時の遅れ時間などを考慮して、必要最小限の値で良い。また、Ｖｇｓ（Ｑ１）とＶｇｓ（Ｑ２）は、それぞれスイッチ素子Ｑ１とＱ２のゲート駆動電圧波形である。これらの波形からわかるように、第一のスイッチ素子Ｑ１と第二のスイッチ素子Ｑ２は、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、一方がオンの期間に他方はオフし、他方がオンの期間に一方はオフするように制御し、動作周期Ｔ３１に対する一方のスイッチ素子のオン期間の比率（デューティサイクル）を変化させることによって、出力電圧Ｖｏｕｔの定電圧制御を行なう。
【００２３】
次に図２において、Ｉ（Ｌ１）は第一のチョークコイルＬ１を流れる電流であり、Ｉ（Ｎ１）とＶ（Ｎ１）は、それぞれトランスＴの一次巻線Ｎ１を流れる電流と、その端子間電圧であり、Ｉ（Ｑ１）とＩ（Ｑ２）は、それぞれ第一と第二のスイッチ素子Ｑ１とＱ２を流れる電流であり、Ｖｄｓ（Ｑ３）とＶｄｓ（Ｑ４）は、それぞれ第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、Ｖ（Ｒ）はＲ点の電圧であり、Ｉ（Ｌ２）は出力フィルタの第二のチョークコイルＬ２を流れる電流である。
【００２４】
次に図２の各部の電圧電流波形について説明する前に、その理解を助けるために、図４（ａ）（ｂ）（ｃ）を用いて図１の回路の概要を説明する。すなわち図１の回路は、図４の（ａ）と（ｂ）に示す回路の両方の動作を兼ねていると考えることができる。ここで、図１の回路において、第二のスイッチ素子Ｑ２は、第一のスイッチ素子Ｑ１がオンの期間にオフし、第一のスイッチ素子Ｑ１がオフの期間にオンするので、この第二のスイッチ素子Ｑ２の動作は、図４（ｃ）に示す昇圧チョッパ回路の転流ダイオードＤ２１の動作と同じである。そこで、図４（ａ）の回路は、図４（ｃ）の回路に置き換えて考えることができる。すなわち、図４（ａ）の回路は、昇圧チョッパ回路の構成といえる。一方図４（ｂ）の回路における第一と第二のコンデンサＣ１とＣ２との直列回路は、Ｃ１とＣ２の値を十分に大きくすると、常に、ある直流電圧を持つので、その端子間を入力電源とするハーフブリッジ回路と考えることができる。
【００２５】
図１の回路の動作は、図４（ａ）で示す昇圧チョッパ回路の動作で、入力電源Ｖｉｎから、第一と第二のコンデンサＣ１とＣ２との直列回路に電力を送り、それと同時に、図（ｂ）で示すハーフブリッジ回路の動作で、この第一と第二のコンデンサＣ１とＣ２との直列回路から、負荷（１７）に電力を供給していると考えられる。（定量的な解析は後述する。）ここで、前述したように第一と第二のコンデンサＣ１とＣ２は、図４（ａ）の回路で示すような昇圧チョッパ動作によって、常に、ある直流電圧を持って動いている。また、図（ｂ）で示したハーフブリッジ回路は、動作周期Ｔ３１に対する第一のスイッチ素子Ｑ１のオン期間の比率を変えて制御している。
【００２６】
次に、図２の各部の電圧電流波形について説明をする。まず、第一のスイッチ素子Ｑ１がオンの期間（Ｔｏｎ３１）には、第一のチョークコイルＬ１には、Ｉ（Ｌ１）で示すような電流が入力電源Ｖｉｎから第一のスイッチ素子Ｑ１に向かって流れている。この電流の傾きは、入力電源Ｖｉｎの電圧をＶａ、第一のチョークコイルＬ１のインダクタンスをＬａとすると、Ｖａ／Ｌａの値を持つ。一方トランスＴの一次巻線Ｎ１には、Ｉ（Ｎ１）で示すような電流が、第一のコンデンサＣ１から、第一のスイッチ素子Ｑ１に向かって流れている。（この期間に流れる電流の向きをプラスとする。）このトランスＴの一次巻線Ｎ１を流れる電流の値は、出力フィルタの第二のチョークコイルＬ２を流れる電流を、トランスＴの巻数比でトランスの一次側に換算した値の電流に、トランスＴの励磁電流を加えたものである。そこで第一のスイッチ素子Ｑ１には、前記の第一のチョークコイルＬ１を流れる電流と、トランスＴの一次巻線Ｎ１を流れる電流の和の電流が流れる。これは、図２のＩ（Ｑ１）に示すような電流波形となる。
【００２７】
次に、第二のスイッチ素子Ｑ２がオンの期間（Ｔｏｎ３２）には、第一のチョークコイルＬ１に、Ｉ（Ｌ１）で示すような電流が入力電源Ｖｉｎから第二のスイッチ素子Ｑ２に向かって流れている。（これは、図４（ｃ）の昇圧チョッパ回路で、第一のスイッチ素子Ｑ１がオフして、第一のチョークコイルＬ１を流れる電流が、ダイオードＤ２１を流れることに相当する。）この電流の傾きは、入力電源Ｖｉｎの電圧をＶａ、第一のチョークコイルＬ１のインダクタンスをＬａ、第一と第二のコンデンサＣ１とＣ２との直列回路の持つ電圧をＶｂとすると、（Ｖａ−Ｖｂ）／Ｌａの値を持つ。また、この時に、第一のチョークコイルＬ１を流れる電流は、第二のスイッチ素子Ｑ２を通り、第二のコンデンサＣ２、第一のコンデンサＣ１、入力電源Ｖｉｎを通って、第一のチョークコイルＬ１に戻る経路で流れる。
【００２８】
一方、この第二のスイッチ素子Ｑ２がオンの期間（Ｔｏｎ３２）には、トランスＴの一次巻線Ｎ１に、Ｉ（Ｎ１）で示すような電流が流れている。これは、第二のコンデンサＣ２から、第二のスイッチ素子Ｑ２を通り、トランスＴの一次巻線Ｎ１を通って、第二のコンデンサＣ２に戻る経路で流れている。このトランスＴの一次巻線Ｎ１を流れる電流の値は、第一のスイッチ素子Ｑ１がオンの期間（Ｔｏｎ３１）と同じように、出力フィルタのチョークコイルＬ２を流れる電流を、トランスＴの巻数比でトランスの一次側に換算した電流に、トランスＴの励磁電流を加えたものである。そこで、第二のスイッチ素子Ｑ２がオンの期間には、第一のチョークコイルＬ１を流れる電流Ｉ（Ｌ１）は、第二のスイッチ素子Ｑ２のソース端子からドレイン端子に向かって流れ、トランスＴの一次巻線Ｎ１を流れる電流Ｉ（Ｎ１）は、前記のＩ（Ｌ１）と逆向きに、第二のスイッチ素子Ｑ２のドレイン端子からソース端子に向かって流れるので、第二のスイッチ素子Ｑ２には、前記の第一のチョークコイルＬ１を流れる電流Ｉ（Ｌ１）と、トランスＴの一次巻線Ｎ１を流れる電流Ｉ（Ｎ１）の差の電流が流れる。これは、図２のＩ（Ｑ２）に示すような電流波形となる。
【００２９】
次に、図２のＶ（Ｎ１）はトランスＴの一次巻線Ｎ１の端子間電圧を示しているが、この波形の、Ｔｏｎ３１の期間の電圧は、第一のスイッチ素子Ｑ１がオンしているので第一のコンデンサＣ１の端子間電圧に相当し、Ｔｏｎ３２の期間の電圧は第二のスイッチ素子Ｑ２がオンしているので第二のコンデンサＣ２の端子間電圧に相当する。Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）は、それぞれ図１の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、これらの電圧は、それぞれ他方の同期整流ＭＯＳ・ＦＥＴのゲート駆動電圧となっている。また、Ｖ（Ｒ）はＲ点の電圧波形であり、Ｉ（Ｌ２）は出力フィルタの第二のチョークコイルＬ２を流れる電流波形である。また、これらのＶｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の波形は、それぞれＴｏｎ３１の期間とＴｏｎ３２の期間のトランスＴの一次巻線Ｎ１の端子間電圧Ｖ（Ｎ１）を、トランスＴの一次巻線Ｎ１と第一の二次巻線部分Ｎａ（または第二の二次巻線部分Ｎｂ）の巻数比で変換した電圧であり、Ｒ点の電圧Ｖ（Ｒ）は、前記Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の電圧波形を加えた波形である。
【００３０】
Ｖ（Ｒ）の波形の中で、Ｖｏｕｔは出力端子（１６ａ、１６ｂ）での出力電圧を示しており、このＲ点の電圧Ｖ（Ｒ）と出力電圧Ｖｏｕｔが、出力フィルタの第二のチョークコイルＬ２の端子間に印加されて、Ｉ（Ｌ２）に示すようなリプル電流が流れ、そのリプル電流値と、出力フィルタの第三のコンデンサＣｏｕｔの等価直列抵抗との積で、およそ決定される値のリプル電圧が、出力電圧に発生する。
【００３１】
以上の説明から明らかなように、図１の第一の実施例は、図２のＶｄｓ（Ｑ３）とＶｄｅ（Ｑ４）で示すところの、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧が、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常にどちらか一方に発生しているので、同期整流ＭＯＳ・ＦＥＴを駆動できない期間が長くなってしまうという問題が無い。また、Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の波形からもわかるように、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４に印加される電圧波形は矩形であるために、その電圧は異常に上昇することが無く（従来の回路例では、共振波形であるために問題になった）、低耐圧でオン抵抗の小さい同期整流ＭＯＳ・ＦＥＴを使うことができる。
【００３２】
次に、図３に示すところの、図１のデューティサイクル（主スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性について説明する。図１において、入力電源Ｖｉｎの電圧をＶａ、第一と第二のスイッチ素子、Ｑ１とＱ２のデューティサイクル（スイッチ素子の動作周期に対するオン期間の比率）をそれぞれＤ、１−Ｄとし、第一と第二のコンデンサＣ１とＣ２の端子間電圧をそれぞれＶ（Ｃ１）、Ｖ（Ｃ２）とし、トランスＴの一次巻線Ｎ１と第一の二次巻線部分Ｎａ（または第二の二次巻線部分Ｎｂ）との巻数比をｎ：１とし、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のそれぞれのドレイン・ソース間電圧を、Ｖｄｓ（Ｑ３）、Ｖｄｓ（Ｑ４）とし、出力端子（１６ａ、１６ｂ）での出力電圧をＶｏｕｔとすると、図４（ａ）で示す昇圧チョッパの回路構成から、次式が成り立つ。（ただし、これ以降の数値解析において、第一と第二のスイッチ素子Ｑ１，Ｑ２および、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４での導通時の電圧降下と、第一と第二のスイッチ素子Ｑ１，Ｑ２がともにオフしているＴｏｆｆ３１とＴｏｆｆ３２の期間は、非常に小さいものとして無視する。）
【００３３】
【数１】
2005210899.tif 000003
【００３４】
また、トランスＴのコア（磁性体）の動作に関して、第一のスイッチ素子Ｑ１がオンの期間に励磁される量は、第二のスイッチ素子Ｑ２がオンの期間にリセットされる量と等しいので、次式が成り立つ。
【００３５】
【数２】
2005210899.tif 000004
【００３６】
数１と数２から次式が導かれる。
【００３７】
【数３】
2005210899.tif 000005
【００３８】
【数４】
2005210899.tif 000006
【００３９】
また、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４の、オフしている時のドレイン・ソース間電圧は、それぞれ第一と第二のコンデンサＣ１とＣ２の端子間電圧を、トランスＴの巻数比で変換した電圧であるので次式が成り立つ。
【００４０】
【数５】
2005210899.tif 000007
【００４１】
【数６】
2005210899.tif 000008
【００４２】
また、出力端子（１６ａ、１６ｂ）での出力電圧は、Ｒ点の電圧を出力フィルタで平均化した値であり、このＲ点の電圧は、前記の第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース端子間電圧であるＶｄｓ（Ｑ３）とＶｄｓ（Ｑ４）とを加えた電圧であるので、スイッチング周期をＴｏとすると次式が成り立つ。
【００４３】
【数７】
2005210899.tif 000009
【００４４】
数７より、図１の回路においては、出力電圧Ｖｏｕｔは、デューティサイクルＤ（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に比例することがわかり、これを図示すると図３のようになる。
【００４５】
ここで、図３の出力特性は、比例特性となっているので、入出力が定格の条件でデューティサイクルを０．５に設定することが可能であり、この時、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であるＶｄｓ（Ｑ３）とＶｄｓ（Ｑ４）は、数５と数６からともにＶａ／ｎになることがわかる。そこで、入出力条件の変化に対しても、矩形波のままで、この値を中心として変化するので、従来回路例のように、同期整流ＭＯＳ・ＦＥＴとして特に耐圧が大きくオン抵抗の大きいものを使う必要が無い。さらに、Ｖｄｓ（Ｑ３）とＶｄｓ（Ｑ４）の電圧が同じであるということは（実際にはトランスＴの巻数が整数であるので若干ずれる）、Ｒ点での電圧Ｖ（Ｒ）の変化が非常に小さいということであり、Ｔｏｎ３１の期間の電圧と、Ｔｏｎ３２の期間の電圧が、同じか、または異なっていても、その差が非常に小さいために、その結果として、出力フィルタの第二のチョークコイルＬ２が小さくなり、そのチョークコイルＬ２での電力損失が少なくなって、スイッチング電源の効率を高くすることができる。（実際には入出力条件の変動も見込んで出力フィルタを設計するが、それでもかなり小さくすることができる。）以上の解析結果は、実験によっても、その妥当性が確認されている。
【００４６】
又、図２のＩ（Ｎ１）は、トランスＴの一次巻線Ｎ１を流れる電流を示しいるが、一般的にトランスＴは漏れインダクタンスを持っているため、両方のスイッチ素子がオフしている期間であるＴｏｆｆ３１とＴｏｆｆ３２とを適当に調整することによって、この漏れインダクタンスを流れていた電流が、一方のスイッチ素子がオフしたあとで、他方のスイッチ素子がオンする前に、この他方のスイッチ素子のドレイン・ソース間の寄生容量を放電させ、いわゆるＺＶＳの動作をさせることができる。その結果、スイッチ素子のドレイン・ソース間の寄生容量に蓄えられたエネルギーを回収することができて、スイッチング電源の効率を上げることができる。
【００４７】
以上の説明から明らかなように、図１の回路においては、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４を、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常にどちらか一方を駆動しており（出力フィルタの第二のチョークコイルＬ２を流れる電流が流れる側の同期整流ＭＯＳ・ＦＥＴを駆動している）、それらのドレイン・ソース間電圧が低いので、耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタは小さくできるので、そこでの電力損失も少ない。その結果として高効率のスイッチング電源装置を作ることができる。
【００４８】
又、図１の回路において、第一と第二のスイッチ素子Ｑ１とＱ２は、ＮチャネルＭＯＳ・ＦＥＴを用いているが、これらはどちらか一方、又は両方ともＰチャネルＭＯＳ・ＦＥＴを用いた場合にも、回路動作はまったく同じである。
【００４９】
又、前記の第一と第二のスイッチ素子Ｑ１とＱ２は、ＭＯＳ・ＦＥＴに限定することなく、たとえばＩＧＢＴを用いても、回路動作はまったく同じである。
【００５０】
又、図１の回路において、第一と第二のスイッチ素子Ｑ１とＱ２は対称な位置関係にあるので、入力電源Ｖｉｎと第一のチョークコイルＬ１の直列回路を、第一のスイッチ素子Ｑ１のドレイン・ソース端子間ではなく、第二のスイッチ素子Ｑ２のドレイン・ソース端子間に接続しても、Ｑ１とＱ２の役割は入れ替わるが、その他の回路動作は同じである。
【００５１】
又、図１の回路において、トランスＴの二次巻線Ｎａ又はＮｂに接続される整流回路は整流素子２個による全波整流回路になっているが、これはこの構成に限定されるものではなく、２個の整流素子のうちの１個をフリーホイル用として用いた半波整流回路でも同様の効果が得られるし、又、整流素子４個でブリッジ型に構成した全波整流回路でも同様の効果が得られる。
【００５２】
次に、図１の回路において、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドライブ方法について述べる。図１の回路における第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４は、それぞれ他方の同期整流ＭＯＳ・ＦＥＴのドレイン・ソース間電圧によってゲート端子を駆動しているが、このゲート端子の駆動方法は、図１に示した方法に限らず、トランスＴの巻線から得られる電圧であれば、同様な効果が得られる。同期整流ＭＯＳ・ＦＥＴの他の駆動方法の一例を図５に示す。ここで、同期整流ＭＯＳ・ＦＥＴの駆動方法に関して、図５の回路動作は、図１の回路動作と、まったく等価である。
【００５３】
次に、第二のスイッチ素子Ｑ２と第二のコンデンサＣ２との第三の直列回路の接続場所について述べる。図１の回路の第一の実施例では、トランスＴの一次巻線Ｎ１の端子間に接続されているが、図６の本発明回路の第二の実施例では、第一のスイッチ素子Ｑ１の端子間に接続されている。この違いを図７の説明図によって説明する。図７において（イ）と（ロ）は、どちらもハーフブリッジ回路で、それぞれ本発明回路の第一の実施例と第二の実施例に対応するが、ここで、第二のスイッチ素子と第二のコンデンサの直列回路は、それぞれ、Ｑ２とＣ２、およびＱ５２とＣ５２であり、ここで、（ロ）に示すＣ１００を想定すると、（ロ）のＣ５２を（イ）のＣ１とＣ２との直列回路と等価な容量値を持つコンデンサとすれば、（ロ）のコンデンサＣ５２はＣ２と同じ容量値のコンデンサＣ１００と置き換が可能である。すなわち、第二の実施例である図６は、図１の第一の実施例と同じ効果が得られると言える。
【００５４】
次に、図８と図９は、それぞれ前記の第二のスイッチ素子Ｑ６２と第二のコンデンサＣ６２との直列回路を、トランスの二次巻線の端子間に接続した場合の第三の実施例と、トランスＴの三次巻線Ｎ３の端子間に接続した場合の第四の実施例であるが、これらはどちらもトランスの巻数比で、トランスの一次側に変換することが可能であり、等価回路では、図１の本発明の第一の実施例と同じになる。すなわち、図８と図９に示す第三と第四の実施例は、図１の第一の実施例と同じ効果が得られると言える。
【図面の簡単な説明】
【００５５】
【図１】本発明の第一の実施例である。
【図２】図１の回路の各部の電圧と電流の波形である。
【図３】図１の回路のデューテイサイクル（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【図４】図１の回路の動作説明図である。
【図５】本発明の同期整流ＭＯＦ・ＦＥＴの他の駆動方法の説明図である。
【図６】本発明の第二の実施例である。
【図７】図６の回路の説明図である。
【図８】本発明の第三の実施例である。
【図９】本発明の第四の実施例である。
【図１０】第一の従来回路例である。
【図１１】第二の従来回路例である。
【図１２】図１１の回路の各部の電圧と電流の波形である。
【図１３】図１１の回路のデューテイサイクル（スイッチ素子Ｑ１０１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【符号の説明】
【００５６】
２ａ、２ｂ…入力端子
１６ａ、１６ｂ…出力端子
１７…負荷
１８…制御回路
Ｃ１…第一のコンデンサ
Ｃ２…第二のコンデンサ
Ｃ１０、Ｃ２２、Ｃ６２、Ｃ５２、Ｃ１００…コンデンサ
Ｃｏｕｔ…出力フィルタの第三のコンデンサ
Ｄ２１…ダイオード
Ｄ１０１、Ｄ１０２…整流ダイオード
Ｌ１…第一のチョークコイル
Ｌ２…出力フィルタの第二のチョークコイル
Ｌ１０…チョークコイル
Ｑ１…第一のスイッチ素子
Ｑ２…第二のスイッチ素子
Ｑ５２、Ｑ６２、Ｑ１０１…スイッチ素子
Ｑ３、Ｑ４、Ｑ１０２、Ｑ１０３…  同期整流ＭＯＳ・ＦＥＴ
Ｔ、Ｔ１０１…トランス
Ｎ１…トランスＴの一次巻線
Ｎａ…トランスＴの第一の二次巻線部分
Ｎｂ…トランスＴの第二の二次巻線部分
Ｎ１１…トランスＴ１０１の一次巻線
Ｎ１２…トランスＴ１０１の二次巻線
Ｖｉｎ…入力電源
Ｖ（Ｒ）…Ｒ点の電圧
Ｖ（Ｐ）…Ｐ点の電圧
【図１】
2005210899.tif 000010
【図２】
2005210899.tif 000011
【図３】
2005210899.tif 000012
【図４】
2005210899.tif 000013
【図５】
2005210899.tif 000014
【図６】
2005210899.tif 000015
【図７】
2005210899.tif 000016
【図８】
2005210899.tif 000017
【図９】
2005210899.tif 000018
【図１０】
2005210899.tif 000019
【図１１】
2005210899.tif 000020
【図１２】
2005210899.tif 000021
【図１３】
2005210899.tif 000022
【手続補正書】
【提出日】平成17年3月9日(2005.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、
前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、
前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、
前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は、前記第一のスイッチ素子と前記第一のコンデンサとが接続され、前記第二のスイッチ素子と前記第二のコンデンサとが接続されて、前記直接接続回路同士が並列接続されたスイッチング電源装置の制御方法であって、
前記第一のスイッチ素子と前記第一のコンデンサとの接続点と、前記第一のチョークコイルの他端の間に直流電圧を印加し、
前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方をオンさせることで前記第一、第二のスイッチ素子を交互にオンさせ、前記一次巻線に交流電流を流し、前記第一、第二の二次巻線に誘起された電圧で、前記第一又は前記第二の同期整流素子を交互にオンさせ、前記第一又は前記第二の二次巻線に交互に電流を流し、前記第二のチョークコイルに電流を供給するスイッチング電源装置の制御方法。
【請求項２】
前記第二のスイッチ素子がオンしている期間中は、前記第二のスイッチ素子には前記第二のコンデンサを充電する電流を流し、次に、前記第二のコンデンサが放電する電流を流す請求項１記載のスイッチング電源の制御方法。
【請求項３】
前記第一のチョークコイルには、直流電流に三角波が重畳された電流が流れるようにした請求項１又は請求項２のいずれか１項記載のスイッチング電源の制御方法。
【請求項４】
前記第一のスイッチ素子の動作周期に対するオン期間の比率をＤとし、前記直流電圧をＶａとし、前記第一、第二のスイッチ素子の両方がオフしている期間を小さくして、前記第一のコンデンサと前記第二のコンデンサの直列接続回路の両端に生じる電圧Ｖｃを、
Ｖｃ＝Ｖａ／(１−Ｄ)
とさせる請求項１乃至請求項３のいずれか１項記載のスイッチング電源の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置の高効率化に関するものである。
【背景技術】
【０００２】
図１０に第一の従来回路例、図１１に第二の従来回路例を示す。図１０は一般的なフォワード方式であり、この回路を用いて高効率なスイッチング電源を構成する場合（特に出力が５Ｖとか３．３Ｖというように低電圧で大電流の場合）、トランスの二次巻線側の整流ダイオード（すなわち、図１０のＤ１０１、Ｄ１０２）での電力損失が多いため、これらの代わりに同期整流ＭＯＳ・ＦＥＴを用いることが多く、高効率なスイッチング電源を作るためには、この同期整流ＭＯＳ・ＦＥＴをどのように駆動するかということが重要な問題の一つである。そこで図１１は、前記の整流ダイオードの代わりに、同期整流ＭＯＳ・ＦＥＴ（図１１のＱ１０２、Ｑ１０３）を用いた従来回路例を示す。ここで整流回路として整流ダイオードを使った図１０の回路の問題点は、前記の同期整流ＭＯＳ・ＦＥＴを使った場合の、同期整流ＭＯＳ・ＦＥＴをどのように駆動するかということ以外の問題と共通の問題であるので、従来の技術の説明は、同期整流ＭＯＳ・ＦＥＴを使った図１１について行う。
【０００３】
図１２は、図１１の回路の各部の電圧と電流の波形であり、図１３は図１１の回路のデューテイサイクル（スイッチ素子Ｑ１０１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。図１２において、Ｔ１はスイッチ素子Ｑ１０１の動作周期であり、Ｔｏｎ１はオン期間、Ｔｏｆｆ１とＴｏｆｆ２はオフ期間である。Ｖｇｓ（Ｑ１０１）、Ｉｄ（Ｑ１０１）、Ｖｄｓ（Ｑ１０１）は、それぞれスイッチ素子Ｑ１０１のゲート駆動電圧、ドレイン電流、ドレイン・ソース間電圧であり、Ｖ（Ｎ１１）はトランスＴ１０１の一次巻線Ｎ１１の端子間電圧である。
Ｖ（Ｎ１１）に注目すると、Ｔｏｆｆ１の期間に発生している電圧Ｖ（ｈ１）は、スイッチ素子Ｑ１０１がオンの期間にトランスＴ１０１が励磁された分だけリセットするために発生しており、これはオン期間の電圧の時間積分値が、オフ期間の電圧時間積分値に等しくなるように動作する。
【０００４】
電圧Ｖ（Ｎ１１）のＴｏｆｆ１期間の波形は、トランスＴ１０１の励磁インダクタンスやスイッチ素子Ｑ１０１の出力端子間容量などによって決定されるが、入力電源Ｖｉｎの電圧や負荷への出力電流が変化した時、出力電圧を一定に保つためにスイッチ素子Ｑ１０１のデューテイサイクルが変化すると同時に、Ｖ（ｈ１）の電圧値やＴｏｆｆ１、Ｔｏｆｆ２の時間も変化する。そこで、どのような入出力条件の時にも、トランスＴ１０１がオン期間に励磁された量だけ、オフ期間にリセットさせるためには、トランスＴ１０１のリセットが終了し、その一次巻線Ｎ１１の端子間電圧が零ボルトであるＴｏｆｆ２の期間を常に余裕をもって設けておくことが必要である。（後述するが、このＴｏｆｆ２を大きくする必要があるということが大きな問題である。）
【０００５】
ここで図１２のＶｄｓ（Ｑ１０２）は、同期整流ＭＯＳ・ＦＥＴ（Ｑ１０２）のドレイン・ソース間電圧であり、Ｖｄｓ（Ｑ１０３）は、同期整流ＭＯＳ・ＦＥＴ（Ｑ１０３）のドレイン・ソース間電圧である。これらの電圧はトランスＴ１０１の一次巻線Ｎ１１の端子間電圧Ｖ（Ｎ１１）の、オフ期間とオン期間の電圧が、それぞれトランスの一次巻線と二次巻線の巻数比で変換された電圧である。
【０００６】
図１１の回路で、高効率なスイッチング電源装置を実現しようとする時に、第一に問題となるのは、図１２のＶｄｓ（Ｑ１０２）に示すように、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２のドレイン・ソース間電圧が大きいためにオン抵抗の小さいものが使用できず、そこでの電力損失が大きくなり、スイッチング電源の効率が低下するという問題である。すなわち、スイッチング電源の高効率化を図るために、この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２としては、オン抵抗の小さいものを使用したいが、ＭＯＳ・ＦＥＴの一般的な傾向として、ドレイン・ソース間の耐圧の高いものほどオン抵抗は大きくなる。トランスＴ１０１の一次巻線Ｎ１１の端子間電圧Ｖ（Ｎ１１）のオフ期間の電圧は、トランスＴ１０１の励磁インダクタンスやスイッチ素子Ｑ１０１のドレイン・ソース間容量の共振波形であるために正弦波の曲線となっており、そのために電圧の最大値が大きくなっている。さらに、この電圧は入出力条件で大きく変化するため、この同期整流ＭＯＳ・ＦＥＴ（Ｑ１０２）としては、大きな耐圧でオン抵抗は大きなものを使わざるをえない。この問題は、この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２の代わりに整流ダイオードＤ１０１を使用した図１０の従来回路例でも同じ問題である。
【０００７】
この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２の耐圧の問題は、同時に、スイッチ素子Ｑ１０１の耐圧の問題でもある。この電圧をある電圧に制限するための従来の方法としては、第一に、トランスＴ１０１の一次巻線Ｎ１１の端子間にダイオードとコンデンサと抵抗で構成されるクランプ回路を用いる方法があるが、この方法では、電圧は所定の値にクランプされるが、トランスＴ１０１の励磁エネルギーがクランプ回路の抵抗で消費されるため、その分だけ効率が低下するという問題がある。また、この電圧をクランプする従来の第二の方法としては、トランスＴ１０１に三次巻線を設け、ダイオードを介して入力電源Ｖｉｎに接続することにっよってクランプ回路を構成する方法がある。この方法だと、トランスの励磁エネルギーの大部分は入力電源Ｖｉｎに回生されるが、それでもその回生電流が、このクランプ回路のダイオードを流れる時に、その電圧ドロップによる電力消費が発生して、その分だけ効率が低下し、それにもましてトランスの巻線が増え、トランスが大きく複雑になり、トランスの三次巻線での導通損失が増えるという問題がある。
【０００８】
次に図１１で、高効率なスイッチング電源装置を実現しようとする時に第二に問題となるのは、図１２のＴｏｆｆ２の期間があるために、スイッチ素子Ｑ１０１がオフしている全期間に渡って同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３を駆動することができず、スイッチング電源の効率が低下するという問題である。（これは同期整流ＭＯＳ・ＦＥＴを使った時の特有の問題であり、高効率電源を作る時の最も重要な問題である。）
図１１の回路において、スイッチ素子Ｑ１０１のオン期間には、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３はオフしてＱ１０２がオンし、チョークコイルＬ１０の電流はこのＱ１０２を流れる。一方、スイッチ素子Ｑ１０１のオフ期間には、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２はオフして、Ｑ１０３がオンし、チョークコイルＬ１０の電流は、このＱ１０３を流れる。ここで、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２とＱ１０３のゲート端子は、それぞれトランスＴ１０１の二次巻線Ｎ１２の電圧によって駆動される。すなわち、それぞれの同期整流ＭＯＳ・ＦＥＴは、一方がオンする時、そのためのゲート駆動電圧は、オフしている他方の同期整流ＭＯＳ・ＦＥＴのドレイン・ソース間電圧を用いている。
【０００９】
そこで、スイッチ素子Ｑ１０１のオフの期間はＴｏｆｆ１とＴｏｆｆ２とで構成されているが、図１２のＶｄｓ（Ｑ１０２）の波形からわかるように、Ｔｏｆｆ１の期間には、Ｖｄｓ（Ｑ１０２）の電圧がある値を持っているために、同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３を駆動することが可能であるが、Ｔｏｆｆ２の期間には、Ｖｄｓ（Ｑ１０２）の電圧が零ボルトであるために、Ｑ１０３を駆動することができない。そこでこのＴｏｆｆ２の期間にはＱ１０３はオフしており、この間、チョークコイルＬ１０の電流は、Ｑ１０３のボディダイオード（ＭＯＳＦＥＴの素子構造のため、ソース端子からドレイン端子に向かって寄生的に入っているダイオードである）を流れる。この時このボディダイオードでの電圧ドロップは同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３がオンしている時の電圧ドロップに比べて格段に大きため、このＴｏｆｆ２の期間の電力損失が増大してスイッチング電源の効率を低下させてしまう。
【００１０】
第三に問題となるのは、出力リプル電圧が大きいために出力フィルタのチョークコイルが大きくなってしまい、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題である。
図１２において、Ｖｄｓ（Ｑ１０３）は図１１の同期整流ＭＯＳ・ＦＥＴ、Ｑ１０３のドレイン・ソース間の電圧を示しており、これは図１１のＰ点の電圧Ｖ（Ｐ）でもあり、この電圧を出力フィルタ（Ｌ１０，Ｃ１０）で平均化し、交流成分を除いた電圧が出力電圧となる。Ｖｄｓ（Ｑ１０３）のなかでＶｏｕｔで示したのが出力電圧である。すなわち、このＶｄｓ（Ｑ１０３）の電圧と出力電圧（コンデンサＣ１０の端子間電圧）が、それぞれ出力フィルタのチョークコイルＬ１０の端子間に印加され、この差電圧によって、Ｉ（Ｌ１０）で示すような、チョークコイルＬ１０を流れる電流のリプル電流成分が決定され、このリプル電流と、出力フィルタのコンデンサＣ１０の等価直列抵抗との積で出力リプル電圧のおおよその値が決定される。
【００１１】
図１３は図１１の回路のデューティサイクルに対する出力電圧の特性図であるが、この特性図からわかるように、出力電圧がデューティサイクルに比例するので、一般的に入出力条件が定格の所で、デューテイサイクルを０．５に近く設定する。図１２のＶｄｓ（Ｑ１０３）の波形において、零ボルトの期間（すなわちＴｏｆｆ１の期間とＴｏｆｆ２の期間の和）が全体の周期（すなわちＴ１の期間）と比べて約５０％程度あるため、出力リプル電圧が大きくなり、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題になる。
【特許文献１】特開平０５−３３６７５２号公報
【特許文献２】特開平０５−０１５１５４号公報
【特許文献３】特開昭５８−１７５９７２号公報
【特許文献４】特開平０８−２８９５５９号公報
【特許文献５】特開平０４−１１２６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
高効率なスイッチング電源を構成しようとした場合、前記の従来の技術の項で説明した様に、トランスの二次側の整流回路を構成している整流素子での電力損失が特に多く、この電力損失をいかに減らすかということが、大きな課題である。特に最近では、この整流素子として、同期整流ＭＯＳ・ＦＥＴを用いてその導通損失を減らす手法が多く用いられるが、この場合にも、この同期整流ＭＯＳ・ＦＥＴをいかに効果的に駆動させるかということが重要な問題である。
そこで本発明回路の目的は、この電力損失の少ない低耐圧の整流素子を用いることを可能にし、とくに整流素子として同期整流ＭＯＳ・ＦＥＴを用いた場合、これを全期間に渡って駆動し、高効率なスイッチング電源装置を実現させる回路を提供することである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための請求項１記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、前記第一、第二のコンデンサは直列接続され、その接続部分には、前記一次巻線の他端が接続され、前記第一、第二のスイッチ素子の直列接続回路と前記第一、第二のコンデンサの直列接続された回路は、前記第一のスイッチ素子と前記第一のコンデンサとが接続され、前記第二のスイッチ素子と前記第二のコンデンサとが接続されて、前記直接接続回路同士が並列接続されたスイッチング電源装置の制御方法であって、前記第一のスイッチ素子と前記第一のコンデンサとの接続点と、前記第一のチョークコイルの他端の間に直流電圧を印加し、前記第一、第二のスイッチ素子が同時オンを防止する短時間を除きいずれか一方をオンさせることで前記第一、第二のスイッチ素子を交互にオンさせ、前記一次巻線に交流電流を流し、前記第一、第二の二次巻線に誘起された電圧で、前記第一又は前記第二の同期整流素子を交互にオンさせ、前記第一又は前記第二の二次巻線に交互に電流を流し、前記第二のチョークコイルに電流を供給するスイッチング電源装置の制御方法である。
請求項２記載の発明は、前記第二のスイッチ素子がオンしている期間中は、前記第二のスイッチ素子には前記第二のコンデンサを充電する電流を流し、次に、前記第二のコンデンサが放電する電流を流す請求項１記載のスイッチング電源の制御方法である。
請求項３記載の発明は、前記第一のチョークコイルには、直流電流に三角波が重畳された電流が流れるようにした請求項１又は請求項２のいずれか１項記載のスイッチング電源の制御方法である。
請求項４記載の発明は、前記第一のスイッチ素子の動作周期に対するオン期間の比率をＤとし、前記直流電圧をＶａとし、前記第一、第二のスイッチ素子の両方がオフしている期間を小さくして、前記第一のコンデンサと前記第二のコンデンサの直列接続回路の両端に生じる電圧Ｖｃを、
Ｖｃ＝Ｖａ／(１−Ｄ)
とさせる請求項１乃至請求項３のいずれか１項記載のスイッチング電源の制御方法である。
【発明の効果】
【００１４】
以上の説明から明らかなように、本発明回路においては、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４を、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常に駆動することが可能であり、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４としては耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタも小さくすることができる。その結果として高効率のスイッチング電源装置を作ることができる。これは、通信等で出力電圧が低く（たとえば５Ｖとか３．３Ｖ出力）出力電流の大きい高効率なスイッチング電源を作る時に特に効果が大きい。
【発明を実施するための最良の形態】
【００１５】
以下図面を用いて本発明の実施の形態について説明する。図１は本発明回路の第一の実施例である。図２は図１の回路の各部の電圧と電流の波形であり、図３は図１の回路のデューティサイクル（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性図であり、図４は、その動作説明のための図である。
【００１６】
図１において、Ｖｉｎは、入力電源であり、２ａ、２ｂは入力端子であり、Ｌ１は第一のチョークコイルであり、Ｑ１とＱ２は、それぞれ第一と第二のスイッチ素子であり、Ｃ１とＣ２は、それぞれ第一と第二のコンデンサであり、ＴとＮ１とＮａとＮｂは、それぞれトランスと、その一次巻線、第一の二次巻線部分、第二の二次巻線部分であり、Ｑ３とＱ４は、それぞれ第一の同期整流ＭＯＳ・ＦＥＴ、第二の同期整流ＭＯＳ・ＦＥＴであり，Ｌ２とＣｏｕｔは、それぞれ出力フィルタを構成している第二のチョークコイルと第三のコンデンサであり、１６ａ、１６ｂは出力端子であり、１７は負荷であり、１８は制御回路である。
【００１７】
次に、図１の回路動作を、その各部の電圧と電流の波形である図２を用いて説明する。図２において、Ｔ３１はスイッチ素子の動作周期、Ｔｏｎ３１は第一のスイッチ素子Ｑ１がオンの期間、Ｔｏｎ３２は第二のスイッチ素子Ｑ２がオンの期間、Ｔｏｆｆ３１とＴｏｆｆ３２は第一と第二のスイッチ素子の両方がオフの期間であるが、このＴｏｆｆ３１とＴｏｆｆ３２は、スイッチ素子Ｑ１とＱ２とが同時にオンして第一と第二のコンデンサＣ１とＣ２の直列回路が短絡するのを防ぐための期間であり、スイッチ素子Ｑ１とＱ２のスイッチング時の遅れ時間などを考慮して、必要最小限の値で良い。また、Ｖｇｓ（Ｑ１）とＶｇｓ（Ｑ２）は、それぞれスイッチ素子Ｑ１とＱ２のゲート駆動電圧波形である。これらの波形からわかるように、第一のスイッチ素子Ｑ１と第二のスイッチ素子Ｑ２は、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、一方がオンの期間に他方はオフし、他方がオンの期間に一方はオフするように制御し、動作周期Ｔ３１に対する一方のスイッチ素子のオン期間の比率（デューティサイクル）を変化させることによって、出力電圧Ｖｏｕｔの定電圧制御を行なう。
【００１８】
次に図２において、Ｉ（Ｌ１）は第一のチョークコイルＬ１を流れる電流であり、Ｉ（Ｎ１）とＶ（Ｎ１）は、それぞれトランスＴの一次巻線Ｎ１を流れる電流と、その端子間電圧であり、Ｉ（Ｑ１）とＩ（Ｑ２）は、それぞれ第一と第二のスイッチ素子Ｑ１とＱ２を流れる電流であり、Ｖｄｓ（Ｑ３）とＶｄｓ（Ｑ４）は、それぞれ第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、Ｖ（Ｒ）はＲ点の電圧であり、Ｉ（Ｌ２）は出力フィルタの第二のチョークコイルＬ２を流れる電流である。
【００１９】
次に図２の各部の電圧電流波形について説明する前に、その理解を助けるために、図４（ａ）（ｂ）（ｃ）を用いて図１の回路の概要を説明する。すなわち図１の回路は、図４の（ａ）と（ｂ）に示す回路の両方の動作を兼ねていると考えることができる。ここで、図１の回路において、第二のスイッチ素子Ｑ２は、第一のスイッチ素子Ｑ１がオンの期間にオフし、第一のスイッチ素子Ｑ１がオフの期間にオンするので、この第二のスイッチ素子Ｑ２の動作は、図４（ｃ）に示す昇圧チョッパ回路の転流ダイオードＤ２１の動作と同じである。そこで、図４（ａ）の回路は、図４（ｃ）の回路に置き換えて考えることができる。すなわち、図４（ａ）の回路は、昇圧チョッパ回路の構成といえる。一方図４（ｂ）の回路における第一と第二のコンデンサＣ１とＣ２との直列回路は、Ｃ１とＣ２の値を十分に大きくすると、常に、ある直流電圧を持つので、その端子間を入力電源とするハーフブリッジ回路と考えることができる。
【００２０】
図１の回路の動作は、図４（ａ）で示す昇圧チョッパ回路の動作で、入力電源Ｖｉｎから、第一と第二のコンデンサＣ１とＣ２との直列回路に電力を送り、それと同時に、図（ｂ）で示すハーフブリッジ回路の動作で、この第一と第二のコンデンサＣ１とＣ２との直列回路から、負荷（１７）に電力を供給していると考えられる。（定量的な解析は後述する。）ここで、前述したように第一と第二のコンデンサＣ１とＣ２は、図４（ａ）の回路で示すような昇圧チョッパ動作によって、常に、ある直流電圧を持って動いている。また、図（ｂ）で示したハーフブリッジ回路は、動作周期Ｔ３１に対する第一のスイッチ素子Ｑ１のオン期間の比率を変えて制御している。
【００２１】
次に、図２の各部の電圧電流波形について説明をする。まず、第一のスイッチ素子Ｑ１がオンの期間（Ｔｏｎ３１）には、第一のチョークコイルＬ１には、Ｉ（Ｌ１）で示すような電流が入力電源Ｖｉｎから第一のスイッチ素子Ｑ１に向かって流れている。この電流の傾きは、入力電源Ｖｉｎの電圧をＶａ、第一のチョークコイルＬ１のインダクタンスをＬａとすると、Ｖａ／Ｌａの値を持つ。一方トランスＴの一次巻線Ｎ１には、Ｉ（Ｎ１）で示すような電流が、第一のコンデンサＣ１から、第一のスイッチ素子Ｑ１に向かって流れている。（この期間に流れる電流の向きをプラスとする。）このトランスＴの一次巻線Ｎ１を流れる電流の値は、出力フィルタの第二のチョークコイルＬ２を流れる電流を、トランスＴの巻数比でトランスの一次側に換算した値の電流に、トランスＴの励磁電流を加えたものである。そこで第一のスイッチ素子Ｑ１には、前記の第一のチョークコイルＬ１を流れる電流と、トランスＴの一次巻線Ｎ１を流れる電流の和の電流が流れる。これは、図２のＩ（Ｑ１）に示すような電流波形となる。
【００２２】
次に、第二のスイッチ素子Ｑ２がオンの期間（Ｔｏｎ３２）には、第一のチョークコイルＬ１に、Ｉ（Ｌ１）で示すような電流が入力電源Ｖｉｎから第二のスイッチ素子Ｑ２に向かって流れている。（これは、図４（ｃ）の昇圧チョッパ回路で、第一のスイッチ素子Ｑ１がオフして、第一のチョークコイルＬ１を流れる電流が、ダイオードＤ２１を流れることに相当する。）この電流の傾きは、入力電源Ｖｉｎの電圧をＶａ、第一のチョークコイルＬ１のインダクタンスをＬａ、第一と第二のコンデンサＣ１とＣ２との直列回路の持つ電圧をＶｂとすると、（Ｖａ−Ｖｂ）／Ｌａの値を持つ。また、この時に、第一のチョークコイルＬ１を流れる電流は、第二のスイッチ素子Ｑ２を通り、第二のコンデンサＣ２、第一のコンデンサＣ１、入力電源Ｖｉｎを通って、第一のチョークコイルＬ１に戻る経路で流れる。
【００２３】
一方、この第二のスイッチ素子Ｑ２がオンの期間（Ｔｏｎ３２）には、トランスＴの一次巻線Ｎ１に、Ｉ（Ｎ１）で示すような電流が流れている。これは、第二のコンデンサＣ２から、第二のスイッチ素子Ｑ２を通り、トランスＴの一次巻線Ｎ１を通って、第二のコンデンサＣ２に戻る経路で流れている。このトランスＴの一次巻線Ｎ１を流れる電流の値は、第一のスイッチ素子Ｑ１がオンの期間（Ｔｏｎ３１）と同じように、出力フィルタのチョークコイルＬ２を流れる電流を、トランスＴの巻数比でトランスの一次側に換算した電流に、トランスＴの励磁電流を加えたものである。そこで、第二のスイッチ素子Ｑ２がオンの期間には、第一のチョークコイルＬ１を流れる電流Ｉ（Ｌ１）は、第二のスイッチ素子Ｑ２のソース端子からドレイン端子に向かって流れ、トランスＴの一次巻線Ｎ１を流れる電流Ｉ（Ｎ１）は、前記のＩ（Ｌ１）と逆向きに、第二のスイッチ素子Ｑ２のドレイン端子からソース端子に向かって流れるので、第二のスイッチ素子Ｑ２には、前記の第一のチョークコイルＬ１を流れる電流Ｉ（Ｌ１）と、トランスＴの一次巻線Ｎ１を流れる電流Ｉ（Ｎ１）の差の電流が流れる。これは、図２のＩ（Ｑ２）に示すような電流波形となる。
【００２４】
次に、図２のＶ（Ｎ１）はトランスＴの一次巻線Ｎ１の端子間電圧を示しているが、この波形の、Ｔｏｎ３１の期間の電圧は、第一のスイッチ素子Ｑ１がオンしているので第一のコンデンサＣ１の端子間電圧に相当し、Ｔｏｎ３２の期間の電圧は第二のスイッチ素子Ｑ２がオンしているので第二のコンデンサＣ２の端子間電圧に相当する。Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）は、それぞれ図１の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、これらの電圧は、それぞれ他方の同期整流ＭＯＳ・ＦＥＴのゲート駆動電圧となっている。また、Ｖ（Ｒ）はＲ点の電圧波形であり、Ｉ（Ｌ２）は出力フィルタの第二のチョークコイルＬ２を流れる電流波形である。また、これらのＶｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の波形は、それぞれＴｏｎ３１の期間とＴｏｎ３２の期間のトランスＴの一次巻線Ｎ１の端子間電圧Ｖ（Ｎ１）を、トランスＴの一次巻線Ｎ１と第一の二次巻線部分Ｎａ（または第二の二次巻線部分Ｎｂ）の巻数比で変換した電圧であり、Ｒ点の電圧Ｖ（Ｒ）は、前記Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の電圧波形を加えた波形である。
【００２５】
Ｖ（Ｒ）の波形の中で、Ｖｏｕｔは出力端子（１６ａ、１６ｂ）での出力電圧を示しており、このＲ点の電圧Ｖ（Ｒ）と出力電圧Ｖｏｕｔが、出力フィルタの第二のチョークコイルＬ２の端子間に印加されて、Ｉ（Ｌ２）に示すようなリプル電流が流れ、そのリプル電流値と、出力フィルタの第三のコンデンサＣｏｕｔの等価直列抵抗との積で、およそ決定される値のリプル電圧が、出力電圧に発生する。
【００２６】
以上の説明から明らかなように、図１の第一の実施例は、図２のＶｄｓ（Ｑ３）とＶｄｅ（Ｑ４）で示すところの、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧が、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常にどちらか一方に発生しているので、同期整流ＭＯＳ・ＦＥＴを駆動できない期間が長くなってしまうという問題が無い。また、Ｖｄｓ（Ｑ３）とＶｄｅ（Ｑ４）の波形からもわかるように、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４に印加される電圧波形は矩形であるために、その電圧は異常に上昇することが無く（従来の回路例では、共振波形であるために問題になった）、低耐圧でオン抵抗の小さい同期整流ＭＯＳ・ＦＥＴを使うことができる。
【００２７】
次に、図３に示すところの、図１のデューティサイクル（主スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性について説明する。図１において、入力電源Ｖｉｎの電圧をＶａ、第一と第二のスイッチ素子、Ｑ１とＱ２のデューティサイクル（スイッチ素子の動作周期に対するオン期間の比率）をそれぞれＤ、１−Ｄとし、第一と第二のコンデンサＣ１とＣ２の端子間電圧をそれぞれＶ（Ｃ１）、Ｖ（Ｃ２）とし、トランスＴの一次巻線Ｎ１と第一の二次巻線部分Ｎａ（または第二の二次巻線部分Ｎｂ）との巻数比をｎ：１とし、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のそれぞれのドレイン・ソース間電圧を、Ｖｄｓ（Ｑ３）、Ｖｄｓ（Ｑ４）とし、出力端子（１６ａ、１６ｂ）での出力電圧をＶｏｕｔとすると、図４（ａ）で示す昇圧チョッパの回路構成から、次式が成り立つ。（ただし、これ以降の数値解析において、第一と第二のスイッチ素子Ｑ１，Ｑ２および、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４での導通時の電圧降下と、第一と第二のスイッチ素子Ｑ１，Ｑ２がともにオフしているＴｏｆｆ３１とＴｏｆｆ３２の期間は、非常に小さいものとして無視する。）
【００２８】
【数１】
2005210899.tif 000023
【００２９】
また、トランスＴのコア（磁性体）の動作に関して、第一のスイッチ素子Ｑ１がオンの期間に励磁される量は、第二のスイッチ素子Ｑ２がオンの期間にリセットされる量と等しいので、次式が成り立つ。
【００３０】
【数２】
2005210899.tif 000024
【００３１】
数１と数２から次式が導かれる。
【００３２】
【数３】
2005210899.tif 000025
【００３３】
【数４】
2005210899.tif 000026
【００３４】
また、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４の、オフしている時のドレイン・ソース間電圧は、それぞれ第一と第二のコンデンサＣ１とＣ２の端子間電圧を、トランスＴの巻数比で変換した電圧であるので次式が成り立つ。
【００３５】
【数５】
2005210899.tif 000027
【００３６】
【数６】
2005210899.tif 000028
【００３７】
また、出力端子（１６ａ、１６ｂ）での出力電圧は、Ｒ点の電圧を出力フィルタで平均化した値であり、このＲ点の電圧は、前記の第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース端子間電圧であるＶｄｓ（Ｑ３）とＶｄｓ（Ｑ４）とを加えた電圧であるので、スイッチング周期をＴｏとすると次式が成り立つ。
【００３８】
【数７】
2005210899.tif 000029
【００３９】
数７より、図１の回路においては、出力電圧Ｖｏｕｔは、デューティサイクルＤ（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に比例することがわかり、これを図示すると図３のようになる。
【００４０】
ここで、図３の出力特性は、比例特性となっているので、入出力が定格の条件でデューティサイクルを０．５に設定することが可能であり、この時、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であるＶｄｓ（Ｑ３）とＶｄｓ（Ｑ４）は、数５と数６からともにＶａ／ｎになることがわかる。そこで、入出力条件の変化に対しても、矩形波のままで、この値を中心として変化するので、従来回路例のように、同期整流ＭＯＳ・ＦＥＴとして特に耐圧が大きくオン抵抗の大きいものを使う必要が無い。さらに、Ｖｄｓ（Ｑ３）とＶｄｓ（Ｑ４）の電圧が同じであるということは（実際にはトランスＴの巻数が整数であるので若干ずれる）、Ｒ点での電圧Ｖ（Ｒ）の変化が非常に小さいということであり、Ｔｏｎ３１の期間の電圧と、Ｔｏｎ３２の期間の電圧が、同じか、または異なっていても、その差が非常に小さいために、その結果として、出力フィルタの第二のチョークコイルＬ２が小さくなり、そのチョークコイルＬ２での電力損失が少なくなって、スイッチング電源の効率を高くすることができる。（実際には入出力条件の変動も見込んで出力フィルタを設計するが、それでもかなり小さくすることができる。）以上の解析結果は、実験によっても、その妥当性が確認されている。
【００４１】
又、図２のＩ（Ｎ１）は、トランスＴの一次巻線Ｎ１を流れる電流を示しいるが、一般的にトランスＴは漏れインダクタンスを持っているため、両方のスイッチ素子がオフしている期間であるＴｏｆｆ３１とＴｏｆｆ３２とを適当に調整することによって、この漏れインダクタンスを流れていた電流が、一方のスイッチ素子がオフしたあとで、他方のスイッチ素子がオンする前に、この他方のスイッチ素子のドレイン・ソース間の寄生容量を放電させ、いわゆるＺＶＳの動作をさせることができる。その結果、スイッチ素子のドレイン・ソース間の寄生容量に蓄えられたエネルギーを回収することができて、スイッチング電源の効率を上げることができる。
【００４２】
以上の説明から明らかなように、図１の回路においては、同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４を、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常にどちらか一方を駆動しており（出力フィルタの第二のチョークコイルＬ２を流れる電流が流れる側の同期整流ＭＯＳ・ＦＥＴを駆動している）、それらのドレイン・ソース間電圧が低いので、耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタは小さくできるので、そこでの電力損失も少ない。その結果として高効率のスイッチング電源装置を作ることができる。
【００４３】
又、図１の回路において、第一と第二のスイッチ素子Ｑ１とＱ２は、ＮチャネルＭＯＳ・ＦＥＴを用いているが、これらはどちらか一方、又は両方ともＰチャネルＭＯＳ・ＦＥＴを用いた場合にも、回路動作はまったく同じである。
【００４４】
又、前記の第一と第二のスイッチ素子Ｑ１とＱ２は、ＭＯＳ・ＦＥＴに限定することなく、たとえばＩＧＢＴを用いても、回路動作はまったく同じである。
【００４５】
又、図１の回路において、第一と第二のスイッチ素子Ｑ１とＱ２は対称な位置関係にあるので、入力電源Ｖｉｎと第一のチョークコイルＬ１の直列回路を、第一のスイッチ素子Ｑ１のドレイン・ソース端子間ではなく、第二のスイッチ素子Ｑ２のドレイン・ソース端子間に接続しても、Ｑ１とＱ２の役割は入れ替わるが、その他の回路動作は同じである。
【００４６】
又、図１の回路において、トランスＴの二次巻線Ｎａ又はＮｂに接続される整流回路は整流素子２個による全波整流回路になっているが、これはこの構成に限定されるものではなく、２個の整流素子のうちの１個をフリーホイル用として用いた半波整流回路でも同様の効果が得られるし、又、整流素子４個でブリッジ型に構成した全波整流回路でも同様の効果が得られる。
【００４７】
次に、図１の回路において、第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４のドライブ方法について述べる。図１の回路における第一と第二の同期整流ＭＯＳ・ＦＥＴ、Ｑ３とＱ４は、それぞれ他方の同期整流ＭＯＳ・ＦＥＴのドレイン・ソース間電圧によってゲート端子を駆動しているが、このゲート端子の駆動方法は、図１に示した方法に限らず、トランスＴの巻線から得られる電圧であれば、同様な効果が得られる。同期整流ＭＯＳ・ＦＥＴの他の駆動方法の一例を図５に示す。ここで、同期整流ＭＯＳ・ＦＥＴの駆動方法に関して、図５の回路動作は、図１の回路動作と、まったく等価である。
【００４８】
次に、第二のスイッチ素子Ｑ２と第二のコンデンサＣ２との第三の直列回路の接続場所について述べる。図１の回路の第一の実施例では、トランスＴの一次巻線Ｎ１の端子間に接続されているが、図６の本発明回路の第二の実施例では、第一のスイッチ素子Ｑ１の端子間に接続されている。この違いを図７の説明図によって説明する。図７において（イ）と（ロ）は、どちらもハーフブリッジ回路で、それぞれ本発明回路の第一の実施例と第二の実施例に対応するが、ここで、第二のスイッチ素子と第二のコンデンサの直列回路は、それぞれ、Ｑ２とＣ２、およびＱ５２とＣ５２であり、ここで、（ロ）に示すＣ１００を想定すると、（ロ）のＣ５２を（イ）のＣ１とＣ２との直列回路と等価な容量値を持つコンデンサとすれば、（ロ）のコンデンサＣ５２はＣ２と同じ容量値のコンデンサＣ１００と置き換が可能である。すなわち、第二の実施例である図６は、図１の第一の実施例と同じ効果が得られると言える。
【００４９】
次に、図８と図９は、それぞれ前記の第二のスイッチ素子Ｑ６２と第二のコンデンサＣ６２との直列回路を、トランスの二次巻線の端子間に接続した場合の第三の実施例と、トランスＴの三次巻線Ｎ３の端子間に接続した場合の第四の実施例であるが、これらはどちらもトランスの巻数比で、トランスの一次側に変換することが可能であり、等価回路では、図１の本発明の第一の実施例と同じになる。すなわち、図８と図９に示す第三と第四の実施例は、図１の第一の実施例と同じ効果が得られると言える。
【図面の簡単な説明】
【００５０】
【図１】本発明の第一の実施例である。
【図２】図１の回路の各部の電圧と電流の波形である。
【図３】図１の回路のデューテイサイクル（スイッチ素子Ｑ１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【図４】図１の回路の動作説明図である。
【図５】本発明の同期整流ＭＯＦ・ＦＥＴの他の駆動方法の説明図である。
【図６】本発明の第二の実施例である。
【図７】図６の回路の説明図である。
【図８】本発明の第三の実施例である。
【図９】本発明の第四の実施例である。
【図１０】第一の従来回路例である。
【図１１】第二の従来回路例である。
【図１２】図１１の回路の各部の電圧と電流の波形である。
【図１３】図１１の回路のデューテイサイクル（スイッチ素子Ｑ１０１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【符号の説明】
【００５１】
２ａ、２ｂ…入力端子
１６ａ、１６ｂ…出力端子
１７…負荷
１８…制御回路
Ｃ１…第一のコンデンサ
Ｃ２…第二のコンデンサ
Ｃ１０、Ｃ２２、Ｃ６２、Ｃ５２、Ｃ１００…コンデンサ
Ｃｏｕｔ…出力フィルタの第三のコンデンサ
Ｄ２１…ダイオード
Ｄ１０１、Ｄ１０２…整流ダイオード
Ｌ１…第一のチョークコイル
Ｌ２…出力フィルタの第二のチョークコイル
Ｌ１０…チョークコイル
Ｑ１…第一のスイッチ素子
Ｑ２…第二のスイッチ素子
Ｑ５２、Ｑ６２、Ｑ１０１…スイッチ素子
Ｑ３、Ｑ４、Ｑ１０２、Ｑ１０３…  同期整流ＭＯＳ・ＦＥＴ
Ｔ、Ｔ１０１…トランス
Ｎ１…トランスＴの一次巻線
Ｎａ…トランスＴの第一の二次巻線部分
Ｎｂ…トランスＴの第二の二次巻線部分
Ｎ１１…トランスＴ１０１の一次巻線
Ｎ１２…トランスＴ１０１の二次巻線
Ｖｉｎ…入力電源
Ｖ（Ｒ）…Ｒ点の電圧
Ｖ（Ｐ）…Ｐ点の電圧