(57)【要約】【課題】外部接続端子数の増加，回路素子実装面積の増大等をまねくことなく、その動作に伴って発生する雑音の他に対する影響を低減できるディジタル回路が形成された半導体回路チップが得られるものとする。【解決手段】半導体回路チップ３０における機能ブロックＡ〜Ｅの各々の配置位置を含む制約条件を設定するステップ２２と、シミュレーションによりチップ３０内での機能ブロックＡ〜Ｅについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布を示すデータを取得するステップ２４と、取得されたデータが示す分布が均一でないとき、ステップ２２以降の各ステップについての、上述の分布を均一化すべくステップ２２において設定された制約条件を変更する処理を含んだ繰返しを行い、分布が実質的に均一になったとき繰返しを停止するステップ２５とを含むものとされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
コンピュータに対するデータ入力を行うことにより、複数の機能ブロックを含むディジタル回路の全体についての論理設計及び機能検証を行い、設計・検証結果を上記コンピュータにおける記憶手段に格納する第１のステップと、
上記記憶手段に格納された設計・検証結果に基づき、上記ディジタル回路が形成される半導体回路チップにおける外部接続端子の数及び配置位置，上記複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数、及び、上記半導体回路チップにおける上記複数の機能ブロックの各々の配置位置を含む複数の制約条件を設定する第２のステップと、
設定された上記複数の制約条件に従って、上記半導体回路チップにおける上記外部接続端子及び上記複数の機能ブロックについてのレイアウト及び動作条件の設定を行う第３のステップと、
設定された上記レイアウト及び動作条件に従って上記半導体回路チップに形成されるディジタル回路に関するコンピュータ・シミュレーションを行い、上記半導体回路チップ内での上記複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布を示すデータを取得する第４のステップと、
取得された上記データが示す分布が均一でないとき、上記第２のステップ以降の各ステップについての、上記分布を均一化すべく該第２のステップにおいて設定された制約条件を変更する処理を含んだ繰返しを行い、上記第４のステップにより取得された分布が実質的に均一になったとき、上記第２のステップ以降の各ステップについての繰返しを停止する第５のステップと、
を含んで成る半導体回路チップの設計方法。
【請求項２】
上記第５のステップに続いて最終確認を行う第６のステップを含むことを特徴とする請求項１記載の半導体回路チップの設計方法。
【請求項３】
上記第５のステップにおける上記分布を均一化すべく上記第２のステップにおいて設定された制約条件を変更する処理が、上記第２のステップにおいて設定された上記複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数を変更するものであることを特徴とする請求項１記載の半導体回路チップの設計方法。
【請求項４】
上記第５のステップにおける上記分布を均一化すべく上記第２のステップにおいて設定された制約条件を変更する処理が、上記第２のステップにおいて設定された上記半導体回路チップにおける上記複数の機能ブロックの各々の配置位置を変更するものであることを特徴とする請求項１記載の半導体回路チップの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の特許請求の範囲に記載された発明は、論理演算処理もしくは論理演算処理と見做される信号処理を行うディジタル回路が形成される半導体回路チップについての設計方法に関する。
【０００２】
ディジタル論理回路が形成される半導体回路チップの分野においては、大規模回路化，高性能化，回路チップの微細化等々が進められてきており、それに伴って、ディジタル論理回路とアナログ回路とが共通の半導体チップに混載されることが一般的となっている。ここで、ディジタル論理回路とは、論理演算処理もしくは論理演算処理と見做される信号処理を行うディジタル回路を意味する。
【０００３】
こうした半導体回路チップについては、回路に電源電圧を供給するための電源配線部及び回路における基準電位点を定めるグラウンド配線部についての寄生素子に起因して電源雑音及びグラウンド雑音が発生し、それらが回路の性能劣化を引き起こすという問題がある。それゆえ、例えば、ディジタル論理回路における電源雑音及びグラウンド雑音の発生メカニズムを理解し、それを検証するためのシミュレーション・モデルを得ることが必要とされるが、このような観点から、従来、大規模ディジタル集積論理回路における電源雑音及びグラウンド雑音を効率よく解析するための雑音発生過程のシミュレーション手法、さらには、シミュレーション・モデル作成手順が提供されている（例えば、非特許文献１参照。）。
【０００４】
また、ディジタル論理回路とアナログ回路とが混載された半導体回路チップにあっては、ディジタル論理回路の動作に伴うディジタル系雑音が発生して、そのディジタル系雑音がアナログ回路へと回り込み、それによってアナログ回路の特性あるいは性能が制限されてしまうという問題もある。ディジタル論理回路の動作に伴うディジタル系雑音は、例えば、ディジタル論理回路が生じる出力論理値が、“１”もしくは“HIGH”とされること、あるいは、“０”もしくは“LOW ”とされることにより、電源電圧変動がもたらされるという形で現れる。そして、このような電源電圧変動は、特に、半導体回路チップに混載されたディジタル論理回路及びアナログ回路がオーディオ信号を扱うものであるときのように、アナログ回路に対する電源電圧の安定性が出力特性あるいは性能に直接的に影響を与える場合には、重大な問題となる。
【０００５】
そこで、従来においては、ディジタル論理回路及びアナログ回路の夫々に対する電源系統を分離して独立させる，電源電圧値をできるだけ大としてディジタル論理回路の動作に伴うディジタル系雑音の影響を低減させる，半導体回路チップ内におけるディジタル論理回路及びアナログ回路のレイアウトを工夫する等々の対策がとられている。
【非特許文献１】杉本智彦，奥本健，野口宏一朗（神戸大学大学院自然科学研究科），永田真，瀧和男（神戸大学工学部情報知能工学科）共同発表論文、「大規模デジタル回路における電源／グラウンド雑音解析技術」、２００４年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような、ディジタル論理回路とアナログ回路とが混載された半導体回路チップにおける、ディジタル論理回路の動作に伴うディジタル系雑音がアナログ回路に及ぼす悪影響への対策は、電源系統の増加に伴って半導体回路チップに設けられるべき外部接続端子数が増加してしまう，半導体回路チップにおける回路素子実装面積の増大がもたらされてしまう等の不都合をまねくという別の問題を生じる。それゆえ、このような対策は、目的達成にあたって満足できるものとは言えない状況にある。
【０００７】
斯かる点に鑑み、本願の特許請求の範囲に記載された発明は、論理演算処理もしくは論理演算処理と見做される信号処理を行うディジタル回路が形成される半導体回路チップの設計にあたり、半導体回路チップに設けられるべき外部接続端子数の増加，半導体回路チップにおける回路素子実装面積の増大等の不都合を実質的にまねくことなく、ディジタル回路がその動作に伴って発生するディジタル系雑音の他に対する影響を低減できる結果が得られることになる半導体回路チップの設計方法を提供する。
【課題を解決するための手段】
【０００８】
本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法は、コンピュータに対するデータ入力を行うことにより、複数の機能ブロックを含むディジタル回路の全体についての論理設計及び機能検証を行い、設計・検証結果をコンピュータにおける記憶手段に格納する第１のステップと、記憶手段に格納された設計・検証結果に基づき、ディジタル回路が形成される半導体回路チップにおける外部接続端子の数及び配置位置，複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数、及び、半導体回路チップにおける複数の機能ブロックの各々の配置位置を含む複数の制約条件を設定する第２のステップと、設定された複数の制約条件に従って、半導体回路チップにおける外部接続端子及び複数の機能ブロックについてのレイアウト及び動作条件の設定を行う第３のステップと、設定されたレイアウト及び動作条件に従って半導体回路チップに形成されるディジタル回路に関するコンピュータ・シミュレーションを行い、半導体回路チップ内での複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布を示すデータを取得する第４のステップと、取得されたデータが示す分布が均一でないとき、第２のステップ以降の各ステップについての、上述の分布を均一化すべく第２のステップにおいて設定された制約条件を変更する処理を含んだ繰返しを行い、第４のステップにより取得された分布が実質的に均一になったとき、第２のステップ以降の各ステップについての繰返しを停止する第５のステップと、を含むものとされる。
【０００９】
このような、本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法にあっては、第５のステップにおける、第４のステップにより取得された分布を均一化すべく第２のステップにおいて設定された制約条件を変更する処理が、例えば、請求項３に記載された発明に係る半導体回路チップの設計方法の場合のように、第２のステップにおいて設定された複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数を変更するもの、あるいは、請求項４に記載された発明に係る半導体回路チップの設計方法の場合のように、第２のステップにおいて設定された半導体回路チップにおける複数の機能ブロックの各々の配置位置を変更するものとされる。
【００１０】
また、第２のステップにおいて、複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数が設定される際における所定動作期間は、例えば、ディジタル回路における信号処理周期とされる。
【発明の効果】
【００１１】
上述のとおりの本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法によれば、ディジタル回路が形成される半導体回路チップが、それにおける外部接続端子の数及び配置位置，複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数、及び、複数の機能ブロックの各々の配置位置を含んだ複数の制約条件が設定され、それらの設定された複数の制約条件のもとで、複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布が、実質的に均一にされることになるものとして得られる。そして、半導体回路チップ内での複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布が実質的に均一にされたディジタル回路にあっては、複数の機能ブロックの夫々が“１”もしくは“HIGH”、あるいは、“０”もしくは“LOW ”とされる出力論理値をとることに伴う電源電圧の変動として現れるディジタル系雑音が、各所定動作期間、例えば、各信号処理周期において効果的に抑制される。
【００１２】
従って、設定された外部接続端子の数についての制約条件のもとで、即ち、半導体回路チップに設けられるべき外部接続端子数の増加、さらには、半導体回路チップにおける回路素子実装面積の増大等の不都合を実質的にまねくことなく、ディジタル回路がその動作に伴って発生するディジタル系雑音の他に対する影響を低減できる結果が得られることになる。
【発明を実施するための最良の形態】
【００１３】
本願の特許請求の範囲に記載された発明を実施するための最良の形態は、以下に述べられる実施例をもって説明される。
【実施例】
【００１４】
図１は、本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法の一例においてとられる設計手順を示す。この図１に示される設計手順に従った設計操作は、例えば、図２に示される基本構成を備えたコンピュータが用いられて行われる。
【００１５】
図２に示される基本構成を備えたコンピュータにあっては、制御データを含んだ各種のデータが通じるデータバスライン１１が設けられている。そして、このデータバスライン１１には、キーボード，マウス等のデータ入力手段を含んだ入力操作部１２，動作制御部を形成する中央演算処理部（以下、ＣＰＵという。）１３，半導体メモリであって予め動作制御プログラム等が格納されたリード・オンリー・メモリ（以下、ＲＯＭという。）１４，半導体メモリであってデータの書込み及び読出しが行われるランダム・アクセス・メモリ（以下、ＲＡＭという。）１５，大容量のメモリ部を形成する情報記録媒体であるハードディスクを内蔵したハードディスクドライブ部（以下、ＨＤＤという。）１６，画像を表示する表示画面を備えた画像表示部１７、及び、音声を発するスピーカを備えた音声出力部１８が接続されている。従って、入力操作部１２，ＣＰＵ１３，ＲＯＭ１４，ＲＡＭ１５，ＨＤＤ１６，画像表示部１７及び音声出力部１８の相互間のデータ伝送は、データバスライン１１を通じて行われることになる。
【００１６】
そして、図１に示される設計手順に従った設計操作は、論理演算処理もしくは論理演算処理と見做される信号処理を行うディジタル回路が、各々が“１”もしくは“HIGH”、あるいは、“０”もしくは“LOW ”とされる論理出力値を生じる複数の機能ブロックに区分されるものとして形成される、半導体回路チップの設計にあたって実施される。その際には、先ず、論理設計・機能検証ステップ２１において、ＣＰＵ１３により半導体回路チップ設計用プログラムがＲＯＭ１４から読み出されたもとで、入力操作部１２を操作してＣＰＵ１３に入力データを送り込む、コンピュータに対するデータ入力を行うことにより、複数の機能ブロックを含むディジタル回路の全体についての論理設計及び機能検証を行い、その論理設計及び機能検証により得られる結果である設計・検証を、記憶手段であるＲＡＭ１５あるいはＨＤＤ１６に格納する。
【００１７】
続いて、制約条件設定ステップ２２において、ＲＡＭ１５あるいはＨＤＤ１６に格納された設計・検証結果に基づき、ディジタル回路が形成される半導体回路チップに関する種々の制約条件を設定する。これらの制約条件は、半導体回路チップにおける外部接続端子（ピン）の数とそれらの配置位置，複数の機能ブロックについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数、及び、半導体回路チップにおける複数の機能ブロックの各々の配置位置を含むものとされる。また、各機能ブロックについての最小動作周波数等も、制約条件設定ステップ２２において設定される制約条件に含まれるようにする。そして、設定した制約条件もＲＡＭ１５あるいはＨＤＤ１６に格納する。
【００１８】
次に、論理合成・レイアウトステップ２３において、制約条件設定ステップ２２において設定された複数の制約条件に従い、ディジタル回路についての論理合成を行うとともに、半導体回路チップにおける外部接続端子及び複数の機能ブロックについてのレイアウトを行い、さらに、各機能ブロックについての動作条件の設定を行う。このようなレイアウト及び動作条件の設定の結果も、ＲＡＭ１５あるいはＨＤＤ１６に格納する。
【００１９】
その後、シミュレーション・データ取得ステップ２４において、入力操作部１２の操作を通じて、論理合成・レイアウトステップ２３において設定されたレイアウト及び動作条件に従っての、半導体回路チップに形成されるディジタル回路に関するコンピュータ・シミュレーションを行う。斯かるコンピュータ・シミュレーションにより、ディジタル回路が形成される半導体回路チップが、例えば、それが半導体回路チップ３０としてあらわされる図３に示されるように、外部接続端子３１が配されるとともに、機能ブロックＡ，Ｂ，Ｃ，Ｄ及びＥが配されたものとして、仮想的に構成される。
【００２０】
そして、シミュレーション・データ取得ステップ２４においては、コンピュータ・シミュレーションの結果に基づいて、例えば、半導体回路チップ３０内での複数の機能ブロックである機能ブロックＡ〜Ｅについての、例えば、ディジタル回路における信号処理周期とされる所定動作期間における出力論理値が“１”もしくは“HIGH”であるもの（以下、Ｈという。）と、該所定動作期間における出力論理値が“０”もしくは“LOW ”であるもの（以下、Ｌという。）との分布を示すデータを取得し、そのデータをＲＡＭ１５あるいはＨＤＤ１６に格納する。
【００２１】
続いて、Ｈ／Ｌ分布均一化判断ステップ２５において、入力操作部１２の操作を通じて、シミュレーション・データ取得ステップ２４において取得されたデータが示す半導体回路チップ３０内でのＨとＬとの分布が、実質的に均一であるか否かについての判断を行う。その結果、例えば、図４に示されるように、機能ブロックＡ，Ｂ及びＣがＨであって、機能ブロックＤ及びＥがＬであり、半導体回路チップ３０内でのＨとＬとの分布が実質的に均一でない場合には、制約条件設定ステップ２２に戻り、半導体回路チップ３０内でのＨとＬとの分布を均一化すべく、制約条件設定ステップ２２において設定された制約条件を変更する処理を行う。
【００２２】
斯かる際における、半導体回路チップ３０内でのＨとＬとの分布を均一化すべく、制約条件設定ステップ２２において設定された制約条件を変更する処理は、例えば、図５に示されるように、Ｈであった機能ブロックＢをＬに変更するとともに、Ｌであった機能ブロックＤをＨに変更することによって、制約条件設定ステップ２２において設定された機能ブロックＡ〜Ｅについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの夫々の数を変更するもの，あるいは、図６に示されるように、半導体回路ブロックにおけるＨである機能ブロックＢ，Ｈである機能ブロックＣ，Ｌである機能ブロックＤ及びＬである機能ブロックＥの各々の配置位置を変更するものとされる。そして、このような制約条件設定ステップ２２において設定された制約条件を変更する処理を行った後、論理合成・レイアウトステップ２３，シミュレーション・データ取得ステップ２４及びＨ／Ｌ分布均一化判断ステップ２５を繰り返す。
【００２３】
このような、制約条件設定ステップ２２からＨ／Ｌ分布均一化判断ステップ２５までの繰返しを、Ｈ／Ｌ分布均一化判断ステップ２５において、シミュレーション・データ取得ステップ２４において取得されたデータが示す半導体回路チップ３０内でのＨとＬとの分布が実質的に均一であるとの判断が得られるまで継続し、Ｈ／Ｌ分布均一化判断ステップ２５において、シミュレーション・データ取得ステップ２４において取得されたデータが示す半導体回路チップ３０内でのＨとＬとの分布が実質的に均一であるとの判断が得られたとき終了する。そして、Ｈ／Ｌ分布均一化判断ステップ２５において、シミュレーション・データ取得ステップ２４において取得されたデータが示す半導体回路チップ３０内でのＨとＬとの分布が実質的に均一であるとの判断が得られたときには、最終確認ステップ２６において、機能ブロックＡ〜Ｅとされる複数の機能ブロックを含むディジタル回路が形成された半導体回路チップ３０についての最終確認を行って、半導体回路チップの設計手順を終了する。
【００２４】
上述のような設計手順を実行することになる半導体回路チップの設定方法の一例により、半導体回路チップ３０に機能ブロックＡ〜Ｅについての所定動作期間における出力論理値が“１”もしくは“HIGH”であるものと“０”もしくは“LOW ”であるものとの分布が実質的に均一にされたディジタル回路が得られ、それゆえ、半導体回路チップ３０において、機能ブロックＡ〜Ｅの夫々が“１”もしくは“HIGH”、あるいは、“０”もしくは“LOW ”とされる出力論理値をとることに伴う電源電圧の変動として現れるディジタル系雑音が、各所定動作期間、例えば、各信号処理周期において効果的に抑制されることになる。
【００２５】
その結果、設定された外部接続端子の数についての制約条件のもとで、即ち、半導体回路チップに設けられるべき外部接続端子数の増加、さらには、半導体回路チップにおける回路素子実装面積の増大等の不都合を実質的にまねくことなく、半導体回路チップに形成されるディジタル回路がその動作に伴って発生するディジタル系雑音の他に対する影響を、効果的に低減できる結果が得られる。
【産業上の利用可能性】
【００２６】
上述のような本願の特許請求の範囲における、請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法は、論理演算処理もしくは論理演算処理と見做される信号処理を行うディジタル回路が形成される半導体回路チップについての設計にあたり、広範に利用され得るものである。
【図面の簡単な説明】
【００２７】
【図１】本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係る半導体回路チップの設計方法の一例においてとられる設計手順を示すフローチャートである。
【図２】図１に示される設計手順に従った設計操作が行われるに際して用いられるコンピュータの基本構成を示すブロック接続図である。
【図３】図１に示される設計手順の説明に供される半導体回路チップに関する概念図である。
【図４】図１に示される設計手順の説明に供される半導体回路チップに関する概念図である。
【図５】図１に示される設計手順の説明に供される半導体回路チップに関する概念図である。
【図６】図１に示される設計手順の説明に供される半導体回路チップに関する概念図である。
【符号の説明】
【００２８】
１１・・・データバスライン，  １２・・・入力操作部，  １３・・・ＣＰＵ，  １４・・・ＲＯＭ，  １５・・・ＲＡＭ，  １６・・・ＨＤＤ，  １７・・・画像表示部１７，  １８・・・音声出力部，  ３０・・・半導体回路チップ，  ３１・・・外部接続端子，  Ａ〜Ｅ・・・機能ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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