(57)【要約】      （修正有）【課題】従来の技術による諸問題を解決するため、迅速かつ高感度の欠陥検知方法を提供する。【解決手段】空孔欠陥を検知する方法は、サンプルを提供し、化学的機械的研磨（ＣＭＰ）工程を行って誘電膜の上方にあるポリシリコン膜を除去して誘電膜をオーバーエッチングし、ウェットエッチング工程を行って誘電膜を選択的にエッチングし、誘電膜を透過するがポリシリコン膜を透過しない光源でサンプルを観察して空孔欠陥を探すステップを含む。【選択図】図４
2005079573.tif 000002
【特許請求の範囲】
【請求項１】
空孔欠陥を検知する方法は、
シリコン基板と、
シリコン基板に設けられてゲートを有する複数の回路素子と、
該複数の回路素子と基板を覆い、該複数の回路素子の上方にそれぞれコンタクトホールを有し、回路素子と基板を完全に覆えないために隣接したゲート間に空孔が生じた誘電膜と、
該誘電膜を覆い、コンタクトホールを経由して複数の回路素子と電気的に接続され、複数のコンタクトホールを充填して複数のコンタクトプラグを形成し、さらに空孔も充填して空孔欠陥を形成するポリシリコン膜とを含んだサンプルにおいて、
科学的機械的研磨（ＣＭＰ）工程を行い、誘電膜の上方にあるポリシリコン膜を除去して誘電膜をオーバーエッチングし、
ウェットエッチング工程を行い、誘電膜を選択的にエッチングし、
誘電膜を透過するがポリシリコン膜を透過しない光源でサンプルを観察して空孔欠陥を探すステップを含むことを特徴とする空孔欠陥を検知する方法。
【請求項２】
前記ＣＭＰ工程は、コンタクトプラグがゲートにオーバーラップしない深さまで行われることを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項３】
前記光源が紫外線であることを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項４】
前記紫外線は広帯域紫外線または狭帯域紫外線であることを特徴とする請求項３記載の空孔欠陥を検知する方法。
【請求項５】
前記回路素子はＭＯＳトランジスターであり、ＭＯＳトランジスターのゲートは基板の表面に設けられ、ゲートの両側にソースとドレインが設けられることを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項６】
前記誘電膜がＢＰＴＥＯＳ膜であることを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項７】
前記方法は自動欠陥分類（ＡＤＣ）装置でサンプルに対して欠陥分類を行うことを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項８】
前記方法は更に、空孔欠陥が発覚した後、走査電子顕微鏡（ＳＥＭ）で空孔欠陥を分析するステップを含むことを特徴とする請求項１記載の空孔欠陥を検知する方法。
【請求項９】
半導体チップにおける欠陥を検知する方法は、
シリコン基板と、
シリコン基板に設けられる誘電膜とを含む半導体チップにおいて、
前処理工程を行い、一部の誘電膜を除去し、
紫外線で観察して半導体チップの各領域の明るさの差で誘電膜に欠陥があるかどうかを判断するステップを含むことを特徴とする空孔欠陥を検知する方法。
【請求項１０】
前記前処理はＣＭＰ工程とウェットエッチング工程を含むことを特徴とする請求項９記載の空孔欠陥を検知する方法。
【請求項１１】
前記半導体チップは更に、シリコン基板に設けられる複数の回路素子を有することを特徴とする請求項９記載の空孔欠陥を検知する方法。
【請求項１２】
前記誘電膜がＢＰＴＥＯＳ膜であることを特徴とする請求項９記載の空孔欠陥を検知する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は欠陥の検知方法に関して、特に迅速かつ高感度の欠陥検知方法に関する。
【背景技術】
【０００２】
半導体製作工程において、基板に回路素子（例えばＭＯＳトランジスター）を形成した後、一般に層間絶縁膜（ＩＬＤ）とも呼ばれる誘電膜を形成してその下方にある回路素子を隔離して保護する。層間絶縁膜には複数のコンタクトホールが形成される。コンタクトホールに導電膜を充填すればコンタクトプラグとなり、回路素子はコンタクトプラグを介して導線などその他の外部回路素子と電気的に接続される。よって、データ信号は上方にある導線からコンタクトプラグを経由して、トランジスターのソースやドレインなどの回路素子に伝送される。
【０００３】
以下はＤＲＡＭチップを例にして半導体製作工程におけるコンタクトプラグの製作工程を説明する。図１と図２を参照する。図１と図２はチップ１０におけるコンタクトプラグの製作工程を表す説明図である。図１によれば、チップ１０は基板１２と、基板１２の表面に設けられるトランジスター１４、１６、１８、２０とを含む。トランジスター１４はトランジスター１８と同じポリシリコン膜をゲートとして使用し、トランジスター１６と同じドープ領域をソースとして使用する。トランジスター２０も同じようにトランジスター１８とソースを共用し、トランジスター１６とポリシリコン膜を共用する。図２によれば、続いてチップ１０にＢＰＴＥＯＳ（borophospho-tetra-ethyl-ortho silicate）膜などの誘電膜２２を堆積し、フォトエッチングで誘電膜２２に複数のコンタクトホールを形成してから、誘電膜２２の上方にポリシリコン膜などの導電膜（図示されない）を堆積してコンタクトホールに充填することによって、コンタクトホールにコンタクトプラグ２６、２８、３０、３２、３４、３６を形成する。
【０００４】
寸法の縮小と集積度の向上にしたがって、誘電膜２２を堆積する場合、誘電膜２２の充填能力の不足でゲート間に管状の空孔２４が生じやすく、よって、この部分でコンタクトホールとつながることがある。誘電膜２２の堆積工程が終了した後、空孔２４を消去するため、一般に急速熱処理を行って誘電膜２２にリフローを生じさせるが、空孔２４の発生は根絶できない。したがって、後続のコンタクトプラグ製作においては、コンタクトプラグ間がショートしやすく（例えば図２におけるコンタクトプラグ３４、３６）、トランジスター１４、１６、１８、２０が正常に作動できないことになる。これは空孔欠陥と呼ばれる。
【０００５】
以下に、チップ１０を例にして空孔欠陥に対する従来の検知方法を説明する。図３を参照する。図３は空孔欠陥を検知する従来の方法のフローチャートである。空孔欠陥の位置は誘電膜２２の表面と距離があるため、検知を行う前に抜き取ったサンプルに前処理を行うことが一般的である。図３によれば、従来の空孔欠陥検知において、サンプル５０を抜き取った後、化学的機械的研磨（ＣＭＰ）工程６０で誘電膜２２の上方にあるコンタクトプラグを形成するポリシリコン膜などの各膜を除去し、またウェットエッチング工程７０で一部の誘電膜２２を除去し、最後に走査電子顕微鏡（ＳＥＭ）で欠陥検知８０を行う。続いて故障ビットマップ（ＦＢＭ）を製作して空孔欠陥の形成原因を分析して製作工程におけるパラメーターを調整することによって、空孔２４の発生率を低める。
【０００６】
しかし従来の技術における欠陥検知８０は人の力で判断しなければならないため、多大な時間と労力を費やす。例えば、５０本のサンプルを抜き取るだけで検知には１２時間以上かかる。誘電膜２２の堆積工程に問題があれば、一般にその２ヵ月後のウエーハテストで欠陥が発覚する場合が多く、その後のパラメーター調整には、更にそれより数倍の時間がかかる。なお、空孔欠陥は極めて微小である。例えば、０．１３ミクロン工程におけるＤＲＡＭチップを例にとれば、その空孔欠陥は０．１ミクロン以下であるため、大規模な検知は不可能である。のみならず、ややもすれば、不注意で空孔欠陥の存在に気づかず、よって後続の分析過程に誤りが生じ、製品の信頼度を低める恐れもある。
【０００７】
半導体製作の進歩にしたがって、ウエーハの直径は８インチから１２インチになり、線幅も０．１８ミクロンから０．１３ミクロンへ、更に０．１ミクロンになる。製作工程の改良と同時に大量な実験でそれぞれの製作パラメーターを確認しなければならなくなる。よって時間と労力を費やす従来の技術はますますその欠点を暴露してくる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は前述の問題を解決するため、迅速かつ高感度の欠陥検知方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
この発明による空孔欠陥を検知する方法は、サンプルを提供し、科学的機械的研磨（ＣＭＰ）工程を行って誘電膜の上方にあるポリシリコン膜を除去して誘電膜をオーバーエッチングし、ウェットエッチング工程を行って誘電膜を選択的にエッチングし、誘電膜を透過するがポリシリコン膜を透過しない光源でサンプルを観察して空孔欠陥を探すステップを含む。当サンプルは、シリコン基板と、シリコン基板に設けられてゲートを有する複数の回路素子と、複数の回路素子と基板を覆い、複数の回路素子の上方にそれぞれコンタクトホールを有する誘電膜と、誘電膜を覆い、コンタクトホールを経由して複数の回路素子と電気的に接続されるポリシリコン膜とを含む。そのうち誘電膜は回路素子と基板を完全に覆えないために隣接したゲート間に空孔が生じ、ポリシリコン膜が複数のコンタクトホールを充填して複数のコンタクトプラグを形成し、空孔をも充填して空孔欠陥を形成する。
【００１０】
この発明は、更に半導体チップにおける欠陥を検知する方法を提供する。当方法は、半導体チップを提供し、前処理工程を行って一部の誘電膜を除去し、紫外線で観察して半導体チップの各領域の明るさの差で誘電膜に欠陥があるかどうかを判断するステップを含む。当半導体チップは、シリコン基板と、シリコン基板に設けられる誘電膜とを含む。
【発明の効果】
【００１１】
この発明による欠陥検知方法は紫外線照射で材質が異なる膜に区別をつけるため、ＳＥＭ検知に費やす時間と労力を節約することによって、欠陥検知の速度と正確率を向上させる。
【発明を実施するための最良の形態】
【００１２】
かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
以下に、前述と同じようにチップ１０を例にして、この発明による欠陥検知方法を説明する。図４を参照する。図４はこの発明による欠陥検知方法のフローチャートである。図４によれば、サンプリング１１０でサンプルを抜き取った後、ＣＭＰ工程１２０とウェットエッチング工程１３０でチップ１０に対して前処理を行う。注意すべき点は、この発明によるＣＭＰ工程１２０で導電膜と誘電膜２２との界面まで研磨した後、更にオーバーエッチングを行い、コンタクトプラグがゲートにオーバーラップしない深さまで誘電膜２２を除去することである。こうして誘電膜２２内の空孔２４間の間隔距離が増加し（空孔２４の内径は上から下まで大きくなる）、後続の欠陥検知を簡単にさせる。この発明におけるオーバーエッチングの望ましい深さは３００―１０００オングストロームであり、誘電膜２２の厚さによって調整できる。続いてウェットエッチング１３０を行い、誘電膜２２を選択的に除去して誘電膜２２を薄くし、後続の欠陥検知を簡単にさせる。
【００１３】
続いて紫外線検知１４０を行う。即ち広帯域または狭帯域の紫外線で上方からチップ１０を照射し、ある拡大倍率でその映像を観察する。誘電膜２２はコンタクトプラグを形成するポリシリコン膜と材質上の差異があるため、チップ１０の誘電膜２２に欠陥があれば、その欠陥と周辺領域との明るさが異なる。例えば紫外線照射で、ＢＰＴＥＯＳ膜からなる誘電膜２２は黒い映像を呈し、ポリシリコン膜からなるコンタクトプラグとシリコン基板は白い映像を呈する。誘電膜２２に欠陥があれば、欠陥のあるところはやや透明を呈するので、欠陥の形状、大きさと位置が簡単に把握できる。注意すべき点は、この発明で使用する検知用光源は紫外線に限らず、誘電膜２２とポリシリコン膜に区別をつけることができるあらゆる光源がこの発明に属する。例えば、誘電膜２２を透過できるがポリシリコン膜を透過できない光源も可能である。
【００１４】
欠陥の形状、大きさと位置を検知した後、自動欠陥分類（ＡＤＣ）装置でサンプルに対して自動欠陥分類１５０を行い、既存のデータベースで空孔欠陥とのその他の欠陥を区別する。更に、空孔欠陥に対して人手によるＳＥＭ検知１６０を行うのも可能である。欠陥位置が明瞭になるため、ＳＥＭ検知１６０の正確率と速度は大幅に改善される。よってさまざまな製作パラメーターが速やかに調整され、歩留まりと製品の信頼度も向上する。
【００１５】
以上は、この発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００１６】
この発明による欠陥検知方法は紫外線照射で材質が異なる膜に区別をつけるため、ＳＥＭ検知に費やす時間と労力が節約できることによって、欠陥検知の速度と正確率を向上させる。
【図面の簡単な説明】
【００１７】
【図１】コンタクトプラグの従来の製作方法を表す第一説明図である。
【図２】コンタクトプラグの従来の製作方法を表す第二説明図である。
【図３】空孔欠陥を検知する従来の方法のフローチャートである。
【図４】この発明による欠陥検知方法のフローチャートである。
【符号の説明】
【００１８】
１０                        チップ
１２                        基板
１４、１６、１８、２０      トランジスター
２２                        誘電膜
２４                        空孔
２６、２８、３０、３２、３４、３６ コンタクトプラグ
【図１】
2005079573.tif 000003
【図２】
2005079573.tif 000004
【図３】
2005079573.tif 000005
【図４】
2005079573.tif 000006