(57)【要約】【課題】  不要なコンタクトを減らして、デュアルビアに必要な金属線の領域確保を容易にし、半導体製造工程におけるコンタクトイシューを解決し、抵抗値の増加を抑える半導体集積回路を提供する。【解決手段】  半導体集積回路は、ＭＯＳトランジスタが形成される第１アクチブ領域と、第１電圧のための第２アクチブ領域と、前記第１アクチブ領域と前記第２アクチブ領域とを電気的に直接接続するための少なくとも一つの第３アクチブ領域とを備える。ＭＯＳトランジスタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであってもよい。第１電圧は電源電圧または接地電圧であってもよい。【選択図】  図３
2005079594.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路において、
ＭＯＳトランジスタが形成される第１アクチブ領域と、
第１電圧のための第２アクチブ領域と、
前記第１アクチブ領域と前記第２アクチブ領域とを電気的に直接接続するための少なくとも一つの第３アクチブ領域と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記ＭＯＳトランジスタはＰＭＯＳまたはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１電圧は電源電圧または接地電圧であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
半導体集積回路において、
ＰＭＯＳトランジスタが形成される第１アクチブ領域と、
電源電圧のための第２アクチブ領域と、
前記第１アクチブ領域と前記第２アクチブ領域とを電気的に直接接続するための少なくとも一つの第３アクチブ領域と、
を備えることを特徴とする半導体集積回路。
【請求項５】
ＮＭＯＳトランジスタが形成される第４アクチブ領域と、
接地電源のための第５アクチブ領域と、
前記第４アクチブ領域と前記第５アクチブ領域とを電気的に直接接続するための少なくとも一つの第６アクチブ領域と、
を備えることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記電源電圧を供給する電源電圧線と、
前記電源電圧線と前記第２アクチブ領域とを電気的に接続するための少なくとも一つの第１コンタクトと、
を備えることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
接地電圧を供給する接地線と、
前記接地線と前記第５アクチブ領域とを電気的に接続するための少なくとも一つの第２コンタクトと、
を備えることを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記第１アクチブ領域及び前記第４アクチブ領域の上に形成され、前記第１アクチブ領域と前記第４アクチブ領域とを接続する第１金属線と、
前記第１アクチブ領域と前記第１金属線とを電気的に接続するための少なくとも一つの第３コンタクトと、
前記第４アクチブ領域と前記第１金属線とを電気的に接続するための少なくとも一つの第４コンタクトと、
を備えることを特徴とする請求項５に記載の半導体集積回路。
【請求項９】
第１金属線部分と平行に形成されて前記第１アクチブ領域と前記第４アクチブ領域とを横切って形成され、前記第１アクチブ領域と前記第４アクチブ領域とを２つ以上の領域に区分するゲート電極を備えることを特徴とする請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のレイアウトデザインに係り、具体的には半導体集積回路のレイアウト設計時に電源電圧及び接地電圧をＮＭＯＳ及びＰＭＯＳに連結させて形成される半導体集積回路に関する。
【背景技術】
【０００２】
一般的な半導体装置のライブラリセルレイアウトの設計において、信号の印加のために電源電圧及び接地電圧がＮＭＯＳまたはＰＭＯＳの少なくともいずれか一方に直接印加される。すなわち、電源電圧線と接地線とが平行に配置されて、その間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが配置され、各ＮＭＯＳまたはＰＭＯＳの少なくともいずれか一方を電源電圧と接地電圧とに連結させるためには、電源電圧が流れるように形成された線と、接地電圧が連結された線と、ＮＭＯＳまたはＰＭＯＳの少なくともいずれか一方が形成されるアクチブ領域とが金属で連結される配置構造を有する。ここでアクチブ領域とは、半導体セル内でＭＯＳトランジスタや電圧線が形成される領域を意味する。
【０００３】
図１は、従来のライブラリセルレイアウトの設計方法を用いた配置を示す構造図である。
また図１は、図２に示したＮＯＲゲート設計のためのセルレイアウトを示す。図１に示すように、電源電圧のためのアクチブ領域１４２上に電源電圧線１００が形成される。また、接地電圧のためのアクチブ領域１４４に接地線１１０が形成される。アクチブ領域１４２と電源電圧線１００とを連結し、アクチブ領域１４４と接地線１１０とを連結するために対応するコンタクト１６０及び１６２が形成される。コンタクト１６０及び１６２を一つ以上形成する理由は連結の信頼性を高めるためである。
【０００４】
また、アクチブ領域１４０にはＰＭＯＳが形成され、アクチブ領域１４６にはＮＭＯＳがそれぞれ形成される。電源電圧線１００とＰＭＯＳアクチブ領域１４０とを横切る電源給電線１３０が配置される。そして、前記電源給電線１３０とアクチブ領域１４０とを連結するためにソースコンタクト１５０が用いられる。従って、電源電圧線１００とＰＭＯＳアクチブ領域１４０とが連結される。
【０００５】
ＰＭＯＳアクチブ領域１４０とＮＭＯＳアクチブ領域１４６とを連結するための金属線１３６が形成される。金属線１３６とアクチブ領域１４０とを連結するためにドレインコンタクト１５６が形成され、金属線１３６とアクチブ領域１４６とを連結するためにドレインコンタクト１５８が形成される。
ＰＭＯＳとＮＭＯＳとを横切ってゲート電極１２０が２つ形成され、その中央付近に外部信号とゲート電極１２０とを連結するゲートコンタクト１５２＿Ａ及び１５２＿Ｂが形成される。
【０００６】
接地線１１０と接地給電線１３２及び１３４とは互いに連結され、接地給電線とＮＭＯＳとを連結するためにソースコンタクト１５４が形成される。
図２は、図１に示したＮＯＲゲートの回路図を示す。図１及び図２を参照すれば、ゲート電極１２０を通じて入力Ａ（Ｉｎｐｕｔ＿Ａ）及び入力Ｂ（Ｉｎｐｕｔ＿Ｂ）が入力され、金属線１３６を通じて出力信号Ｏｕｔｐｕｔが出力される。ゲート電極１２０に供給される信号によってアクチブ領域１４０及びアクチブ領域１４６の左右側の領域に電流が流れるようになり、図２に示したＮＯＲゲートが形成される。
【０００７】
図１のような従来のレイアウト設計では金属１３０、１３２及び１３４とアクチブ領域１４０及び１４６とを連結するためにソースコンタクト１５０及び１５４を用いる。また、連結の信頼性を高めるために２つ以上のコンタクトを用いて連結することが最近の傾向である。このようになると、不要なコンタクトの使用によって、半導体製造工程で発生しうるコンタクトイシューに脆弱になる。具体的には、コンタクトが所望の位置に形成されずに外れて形成されるなどのコンタクトイシューに脆弱になる。また、このような不要なコンタクトの使用は連結部分の抵抗値を増加させる。また、不要なコンタクトの使用は空間の不足を惹起するため、半導体セル内部の金属線配置が制約を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、不要なコンタクトの配置をなくしてデュアルビアに必要な金属線の領域確保を容易にする半導体集積回路を提供することにある。
本発明の他の目的は、不要なコンタクトの使用を減らして半導体製造工程で発生しうるコンタクトイシューを解決し、抵抗値の増加を抑える半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
前記のような目的を達成するために、本発明の半導体集積回路は、ＭＯＳトランジスタが形成される第１アクチブ領域と、第１電圧のための第２アクチブ領域と、前記第１アクチブ領域と前記第２アクチブ領域とを電気的に直接接続するための少なくとも一つの第３アクチブ領域とを備える。
ＭＯＳトランジスタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタである。第１電圧は電源電圧または接地電圧である。
【００１０】
本発明の他の半導体集積回路は、ＰＭＯＳトランジスタが形成される第１アクチブ領域と、電源電圧のための第２アクチブ領域と、前記第１アクチブ領域と前記第２アクチブ領域とを電気的に直接接続するための少なくとも一つの第３アクチブ領域とを備える。
半導体集積回路は、ＮＭＯＳトランジスタが形成される第４アクチブ領域と、接地電源のための第５アクチブ領域と、第４アクチブ領域と第５アクチブ領域とを相互に電気的に連結させる第６アクチブ領域とをさらに備える。
【００１１】
半導体集積回路は、電源電圧を供給する電源電圧線と、電源電圧線と第２アクチブ領域とを電気的に連結する１つ以上の第１コンタクトとをさらに備える。
また半導体集積回路は、接地電圧を供給する接地線と、接地線と第５アクチブ領域とを電気的に連結する１つ以上の第２コンタクトとをさらに備える。
また半導体集積回路は、第１アクチブ領域及び第４アクチブ領域の上に形成され、第１アクチブ領域と第４アクチブ領域とを連結する第１金属線と、第１アクチブ領域と第１金属線とを電気的に連結するように形成された１つ以上の第３コンタクトと、第４アクチブ領域と第１金属線とを電気的に連結するように形成された１つ以上の第４コンタクトとをさらに備える。ゲート電極は、第１金属線部分と平行に形成されて第１及び第４アクチブ領域を横切って形成され、第１及び第４アクチブ領域を２つ以上の領域に区分する。
【００１２】
本発明によれば、不要なメタルコンタクトの使用を減らすことができる。その結果、例えば図３に示した余裕空間３２０及び３２２が生じる。従って、この余裕空間３２０及び３２２を用いることにより、金属線配置の際に余裕のある効果を奏する。
また、アクチブ層と金属線との連結のためのコンタクト数を減らすことができ、コンタクトイシューを減らすことができる。
【発明を実施するための最良の形態】
【００１３】
本発明と本発明の動作性の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を示す添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１４】
図３は、本発明の一実施例による半導体セルレイアウトを示す図である。
また図３には、図２に示したＮＯＲゲートのためのセルレイアウトの一例を示した。まず、電源電圧線１００と接地線１１０とが平行に配置され、その間のＰＭＯＳアクチブ領域１４０及びＮＭＯＳアクチブ領域１４６にはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成される。電源電圧線１００はコンタクト１６０を通じてアクチブ領域１４２と連結され、接地線１１０はコンタクト１６２を通じてアクチブ１４４と連結される。
【００１５】
電源電圧線１００のアクチブ領域１４２とＰＭＯＳアクチブ領域１４０との間に、この２つの領域を電気的に直接連結するアクチブ領域３１０が形成される。また、接地線１１０のアクチブ領域１４４とＮＭＯＳアクチブ領域１４６との間に、この２つの領域を電気的に直接連結するアクチブ領域３１２及び３１４が物理的に連結される。
【００１６】
また、アクチブ領域１４０にはＰＭＯＳが形成され、アクチブ領域１４６にはＮＭＯＳがそれぞれ形成される。従って、電源電圧線１００とＰＭＯＳアクチブ領域１４０とがアクチブ領域３１０を通じて連結され、接地線１１０とＮＭＯＳアクチブ領域１４６とがアクチブ領域３１２及び３１４を通じて連結される。
ＰＭＯＳアクチブ領域１４０とＮＭＯＳアクチブ領域１４６とを連結するための金属線１３６が形成される。金属線１３６とアクチブ領域１４０とを連結するためにドレインコンタクト１５６が形成され、金属線１３６とアクチブ領域１４６とを連結するためにドレインコンタクト１５８が形成される。
【００１７】
ＰＭＯＳとＮＭＯＳとを横切って二つのゲート電極１２０が形成され、その中央に外部信号とゲート電極１２０とを連結するゲートコンタクト１５２＿Ａ及び１５２＿Ｂが形成される。
すなわち、電源電圧線１００から流れる電流はコンタクト１６０を通じてアクチブ領域１４２に流れる。そして、前記電流はアクチブ領域１４２に直接連結されたアクチブ領域３１０を通じてＰＭＯＳトランジスタのＰＭＯＳアクチブ領域１４０に流れ、ＰＭＯＳのドレインコンタクト１５６を通じて金属線１３６に流れる。そして、ＮＭＯＳのドレインコンタクト１５８を通じてアクチブ領域１４６に流れ、アクチブ領域１４６と直接連結されたアクチブ領域３１２及び３１４を通じてアクチブ領域１４４に流れる。また、アクチブ領域１４４と連結されたコンタクト１６２を通じて接地線１１０に最終的に流れる。
【００１８】
本実施例のセルレイアウトによって、電源電圧のアクチブ領域１４２とＰＭＯＳトランジスタのアクチブ領域１４０とがアクチブ領域３１０を通じて互いに直接連結される。また、接地電圧のアクチブ領域１４４とＮＭＯＳトランジスタのアクチブ領域１４６とが複数のアクチブ領域３１２及び３１４を通じて互いに直接連結される。従って、各アクチブ領域を互いに連結させるための金属線が不要になり、上層に形成される金属線と下層に形成されるアクチブ領域とを連結させるための金属コンタクトも同様に不必要になる。従って、付加的な余裕空間３２０及び３２２が図３のように生成される。
【００１９】
本発明は図面に示した一実施例を参考に説明されたが、これは例示的なものに過ぎず、当業者であれば、これより各種の変形、及び均等な他の実施例が可能であるという点を理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。
【００２０】
本発明による半導体集積回路のセルレイアウトは、あらゆる半導体集積回路に適用可能であり、メモリシステム及び制御回路等の非メモリシステムに全て用いられる。
【図面の簡単な説明】
【００２１】
【図１】従来のライブラリセルレイアウトの設計方法を用いたＮＯＲゲートの配置を示す構造図である。
【図２】図１に示したＮＯＲゲートの回路図である。
【図３】本発明の一実施例による半導体セルレイアウトを示す模式図である。
【符号の説明】
【００２２】
１００  電源電圧線、１１０  接地線、１２０  ゲート電極、１３６  金属線、１４０  ＰＭＯＳアクチブ領域、１４２  電源電圧アクチブ領域、１４４  接地電圧アクチブ領域、１４６  ＮＭＯＳアクチブ領域、１５２＿Ａ、１５２＿Ｂ  ゲートコンタクト、１５６、１５８  ドレインコンタクト、１６０、１６２  コンタクト、３１０、３１２、３１４  アクチブ領域、３２０、３２２  余裕空間
【図１】
2005079594.tif 000003
【図２】
2005079594.tif 000004
【図３】
2005079594.tif 000005