(57)【要約】【課題】  高誘電率ゲート絶縁膜及びドーパントを含むＳｉもしくはＳｉを含有する材料のゲート電極を具備し、ゲート絶縁膜とゲート電極の界面に生じる固定電荷を防止する半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１０１に形成されたゲート構造は、高誘電率絶縁膜１０４及びその上にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層１０５から構成される。高誘電率絶縁膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなる。ゲート絶縁膜とシリコンゲート電極１０６を直接接するように成膜した場合に発生する固定電荷を抑制することが可能になる。【選択図】  図１
2005079223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された機能素子とを具備し、
前記機能素子は、前記半導体基板上に形成された高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有し、前記高誘電率膜は、Ｈｆ，Ｚｒの少なくとも１つ以上を含み、ＳｉＯ2 又はＳｉＯＮを主成分とする材料から構成されていることを特徴とする半導体装置。
【請求項２】
前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高誘電率膜は、ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ及びＺｒＡｌＯＮの中から選択された材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記機能素子は、トランジスタ又はキャパシタもしくはその両方を含むものであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板は、シリコン半導体基板又はＳＯＩ基板からなることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート構造を有するトランジスタは、ｎチャネル領域を有するｎ型ＭＯＳトランジスタであることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体装置。
【請求項７】
前記ゲート構造を有するトランジスタは、ｐチャネル領域を有するｐ型ＭＯＳトランジスタであることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体装置。
【請求項８】
前記ゲート構造を有するトランジスタは、ｐチャネル領域及びｎチャネル領域を有するＣＭＯＳトランジスタであることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体装置。
【請求項９】
前記ゲート電極は、Ｓｉを主成分とし、さらに、Ｂ，Ｐ，Ａｓの少なくとも１つを含有することを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート電極は、Ｓｉ1-x Ｇｅx （０≦ｘ≦０．８）からなることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極は、Ｓｉ及び金属からなる材料を主成分とし、前記金属がＦｅ，Ｃｏ，Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒ，Ｗから選択されることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【請求項１２】
半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、
前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなり、前記ゲート構造を構成するゲート絶縁膜及びゲート電極は、ＣＶＤ法により順次積層することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、
前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなり、前記高誘電率膜は、ＣＶＤ法により形成され、前記反応防止膜は、スパッタリング法もしくは酸化法により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、とくに比誘電率が従来のゲート絶縁膜より大きい高誘電率膜をゲート構造に用いたトランジスタを半導体基板に形成した半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩなどの半導体装置の高集積化・高速化のために素子の微細化が進んでおり、それに伴ってキャパシタ或いはトランジスタなどの機能素子の構成要素であるＭＯＳ構造においては、ＳｉＯ2 ゲート絶縁膜のさらなる薄膜化が要求されている。しかし、シリコン酸化膜の膜厚が３ｎｍ以下になると、デバイスが動作する電場領域において電子がダイレクトトンネリングを起こすようになるので、リーク電流が増大してデバイスの消費電力を増大させる等の問題を招くようになる。そのためシリコン酸化膜に置き換わる次世代のゲート絶縁膜が求められている。そして、最近はシリコン酸化膜より比誘電率の高い高誘電率膜が注目されるようになった。その理由は、高誘電率膜がシリコン酸化膜と同一の容量をシリコン酸化膜よりも厚い膜厚で得られることにある。そして、このように絶縁膜の膜厚を厚くすることによって、電子が絶縁膜をトンネリングする確率を低く、即ちトンネル電流を低く抑えることが可能となる。
【０００３】
そこで、ＳｉＯ2 に代わる高誘電率ゲート絶縁膜として、例えば、ハフニウムシリケート（Hf-silicate ）などが候補として挙げられている。また、ＬＳＩの製造に際してはＣＶＤ法などの汎用の製造方法が用いられることが望ましい。
汎用されている製造方法を用いる場合には、ゲート電極として通常シリコンを用いる必要がある。しかし、シリコンゲート電極を用いる場合、シリコンゲート電極とハフニウムシリケートゲート絶縁膜の界面近傍に固定電荷が生じ、とくにｐＭＯＳの場合では理想値から０．６Ｖ以上のしきい値変化をもたらす。このためＬＳＩの設計が困難になるという問題があった。
【０００４】
高誘電率膜をゲート絶縁膜に用いる従来技術としては、例えば、特許文献１には、ゲート絶縁膜を窒化シリコン膜よりも比誘電率が大きい高誘電体、例えば、ＺｒＯ2 膜、ＨｆＯ2 膜の４Ａ族元素酸化物やＴａ2 Ｏ5 膜等を用いることが記載されている。特許文献２には、比誘電率５〜７のシリコン酸窒化膜と、高誘電率膜（High-k膜という）（Ｚｒ，Ｈｆ，Ｌａ，Ｔｉ，Ｔａ，Ｙ，Ａｌ等の金属酸化物）とを組合せてゲート絶縁膜を作成することが記載されている。また、特許文献３には、ゲート絶縁膜が低誘電率膜の第１絶縁膜と高誘電率膜の第２絶縁膜から構成され、低誘電率膜はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のいずれかで、高誘電率膜は、ＴｉＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＰｒＯ2 等のいずれか又は２つ以上の混合物を用いることが記載されている。
【特許文献１】特開２００３−１５２１０１号公報
【特許文献２】特開２００２−１７０８２５号公報
【特許文献３】特開２００２−２８０４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体製造において汎用されている製造方法を用いて半導体装置を製造する場合には、ゲート電極として通常シリコンを用いる必要がある。しかし、シリコンゲート電極を用いる場合、シリコンゲート電極とハフニウムシリケートゲート絶縁膜の界面近傍に固定電荷が生じ、とくにｐＭＯＳの場合では理想値から０．６Ｖ以上のしきい値変化をもたらす。このためＬＳＩの設計が困難になるという問題があった。
本発明は、このような事情によりなされたものであり、ゲート絶縁膜に用いられる絶縁膜として高誘電率膜を具備し、ゲート電極に用いられる電極としてシリコンもしくはシリコンを含有する材料を具備する半導体装置において、ゲート絶縁膜とゲート電極の界面に生じる固定電荷を防止する半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は、ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケートゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層を設けた構造を有する半導体装置及びその製造方法を特徴とする。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された機能素子とを具備し、前記機能素子は、前記半導体基板上に形成された高誘電率膜（絶縁膜）及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有し、前記高誘電率膜は、Ｈｆ，Ｚｒの少なくとも１つ以上を含み、ＳｉＯ2 又はＳｉＯＮを主成分とする材料から構成されていることを特徴としている。前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなるようにしても良い。前記高誘電率膜は、ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ及びＺｒＡｌＯＮの中から選択された材料からなるようにしても良い。
【０００７】
前記機能素子としては、トランジスタ又はキャパシタを用いることができる。前記高誘電率膜は、比誘電率が３．９よりも高くすることができる。前記反応防止層は、ＳｉＯ2 又はＳｉＯＨを含むことができる。前記半導体基板は、シリコン基板もしくはＳＯＩ(Silicon On Insulator)基板からなることができる。前記ゲート構造を有するトランジスタは、ｎチャネル領域を有するｎ型ＭＯＳトランジスタであっても良い。前記ゲート構造を有するトランジスタは、ｐチャネル領域を有するｐ型ＭＯＳトランジスタであっても良い。前記ゲート構造を有するトランジスタは、ｐチャネル領域及びｎチャネル領域を有するＣＭＯＳトランジスタであっても良い。前記ゲート電極はシリコン（Ｓｉ）を主成分とし、さらに、Ｂ，Ｐ，Ａｓの少なくとも１つを含有する材料であっても良い。前記ゲート電極は、Ｓｉ1-x Ｇｅx （０≦ｘ≦０．８）からなる材料であっても良い。前記ゲート電極はシリコン及び金属からなる材料を主成分とし、前記金属がＦｅ，Ｃｏ，Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒ，Ｗから選択される材料であっても良い。
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなり、前記ゲート構造を構成するゲート絶縁膜及びゲート電極は、ＣＶＤ法により順次積層することを特徴としている。
また、本発明の半導体装置の製造方法は、半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、前記高誘電率膜は、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ及びＺｒＳｉＯＮの中から選択された材料からなり、前記高誘電率膜は、ＣＶＤ法により形成され前記反応防止膜は、スパッタリング法もしくは酸化法により形成されることを特徴としている。
【発明の効果】
【０００９】
ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層を設けることにより、ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケート系ゲート絶縁膜とシリコンゲート電極を直接接するように成膜した場合に発生する固定電荷を抑制することが可能になる。
【発明を実施するための最良の形態】
【００１０】
本発明は、反応防止層を設けることによって、シリコンゲート電極とシリケートゲート絶縁膜の界面近傍に固定電荷が生じて、しきい値変化をもたらしてＬＳＩの設計が困難になるという問題を解決したものである。
【実施例１】
【００１１】
図１は、本発明の適用例を示したこの実施例のシリコン半導体基板に形成されたＭＯＳ(Metal-Oxide-Semiconductor) 構造の断面図、図２は、フラットバンド電圧のゲート絶縁膜厚依存性を示す特性図である。ＭＯＳ構造は、基板上において、キャパシタやトランジスタなどの機能素子に適用される。この実施例ではトランジスタを適用した例を用いて説明する。また、基板もシリコン半導体基板に限らず、ＳＯＩ基板などを用いることができる。シリコン半導体基板１０１にはその表面領域にソース／ドレイン領域（図示しない）が形成され、その間にチャネル領域１０３が形成されている。シリコン半導体基板１０１に形成されたチャネル領域１０３上には、ハフニウムシリケート（Hf-silicate ）などの高誘電率膜１０４が形成され、高誘電率膜１０４上にはＳｉＯ2 などの反応防止層１０５が形成されている。ゲート絶縁膜は、高誘電率膜１０４及び反応防止層１０５から構成されている。反応防止層１０５上にはポリシリコンなどのゲート電極１０６が形成されている。
【００１２】
ここで、本発明において用いられる高誘電率膜は、（ＭＯ2 ）x （ＳｉＯ2 ）1-x （０．０１＜ｘ≦１，Ｍ：４価の金属）である。Ｍとしては、Ｚｒ，Ｈｆが挙げられる。なお、Ｎ（窒素）が含有されていても良い。その場合、Ｏ（酸素）が前記組成比よりも減る。例えば、この実施例で用いられるＨｆ，Ｓｉ，Ｏ，Ｎからなるハフニウムシリケート（Hf-silicate ）が挙げられる。高誘電率膜の成膜方法は、蒸着法、スパッタリング法、ゾルゲル法、レーザアブレーション法、ＣＶＤ（Chemical Vapor Deposition ）法の何れを用いても良い。例えば、ＣＶＤ法では、１Ｔｏｒｒ、６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とＨＴＢ（Ｈｆ（ＯＣ（ＣＨ3 ）3 ）4 ）とＯ2 とを同時に供給することで得ることができる。ＴＥＯＳとＨＴＢの供給量を調整することにより組成比Ｈｆ／（Ｈｆ＋Ｓｉ）を、供給時間を調整することにより膜厚をそれぞれ変えることができる。その後、１００Ｔｏｒｒ、８００℃、ＮＨ3 雰囲気中で５分間熱処理を行うことによって、ハフニウムシリケート（Hf-silicate ）中にＮを導入することができる。つまり、高誘電率膜は、例えば、組成比が（Ｎ／（Ｈｆ＋Ｓｉ＋Ｏ＋Ｎ）＝１０〜２０原子％程度のＨｆＳｉＯＮを用いることができる。
【００１３】
反応防止層１０５は、ＳｉＯ2 が望ましい、２０ａｔｏｍ％以下のＮ、１ａｔｏｍ％以下のＨｆ（もしくはゲート構造を構成する高誘電率膜中の金属Ｍ）が含有されていても同じ様な効果は期待できる。Ｎが２０ａｔｏｍ％を超えた場合、反応防止層１０５中に正の固定電荷が生じる点から好ましくない。Ｈｆが１ａｔｏｍ％を超えた場合、ポリシリコンゲート電極１０６との間に固定電荷が生じる点から好ましくない。また、ゲート絶縁膜が高誘電体である利点を十分に得るためには、反応防止層１０５の膜厚は、高誘電率膜１０４の膜厚よりも薄いことが望ましい。より望ましくは、反応防止層１０５のＳｉＯ2 換算膜厚が高誘電率膜１０４のＳｉＯ2 換算膜厚よりも薄い方が良い。例えば、高誘電率膜１０４として組成比Ｈｆ／（Ｈｆ＋Ｓｉ）比＝３０％、膜厚４ｎｍのハフニウムシリケート（Hf-silicate ）を用いた場合、比誘電率は８程度なので、反応防止層１０５として比誘電率３．９のＳｉＯ2 は、２ｎｍ以下であることが望ましい。なお、反応防止層１０５中にＮやＨｆを含有させる場合、ＳｉＯ2 の比誘電率は高くなるので、含有しない場合よりも膜厚を厚くしても良い。
【００１４】
あとで述べるように、ＨｆとＳｉとドーパントが共存することによりハフニウムシリケート（Hf-silicate ）ゲート絶縁膜とポリシリコンゲート電極との界面近傍に固定電荷が生じるので、ゲート電極１０６は、シリコンだけでなく、シリコンとドーパントを含有するゲート電極に対しても本発明は有効である。例えば、Ｂ，Ｐ，Ａｓなどを注入したシリコンゲルマニウム（ＳｉＧｅ）やタングステンシリサイド（ＷＳｉ）などを用いたゲート電極がある。
【００１５】
図２の縦軸は、ｐ型シリコン半導体基板上にゲート絶縁膜として組成比Ｈｆ／（Ｈｆ＋Ｓｉ）＝３０％、膜厚４ｎｍ、７ｎｍ、１０ｎｍのハフニウムシリケート（Hf-silicate ）を成膜し、ゲート電極としてポリシリコンを用いた場合のフラットバンド電圧Ｖfb（Ｖ）であり、横軸は、ハフニウムシリケート膜厚（ｎｍ）である。同じく図２に、ゲート絶縁膜として熱酸化により作製したＳｉＯ2 を同じ製造工程を通して作製した場合を載せてある。ハフニウムシリケート（Hf-silicate ：ＨｆＳｉＯ）のフラットバンド電圧Ｖfbは、膜厚依存性が小さく、ＳｉＯ2 のフラットバンド電圧Ｖfbとの差は、ハフニウムシリケート（Hf-silicate ）層中のポリシリコンゲート電極近傍に固定電荷があることを示している。ゲート電極にＢ（ボロン）をドープした場合（図２（ａ））は、ハフニウムシリケート（Hf-silicate ）のフラットバンド電圧Ｖfbが０．６〜０．７Ｖ程度負方向にシフトしており、正の固定電荷が生じていることが分かる。ゲート電極にＰ（リン），Ａｓ（砒素）をドープした場合（図２（ｂ））は、ハフニウムシリケート（Hf-silicate ）のフラットバンド電圧Ｖfbが０．２〜０．３Ｖ程度正方向にシフトしており、負の固定電荷が生じていることが分かる。
【００１６】
なお、ＴＥＯＳのみを用いた組成比Ｈｆ／（Ｈｆ＋Ｓｉ）＝０％の場合、フラットバンド電圧Ｖfbは起こらなかった。また、ＳｉＯ0.8 Ｇｅ0.2 をゲート電極１０６とした場合でも図２と同様の傾向を示した。したがって、これらの結果から、ＨｆとＳｉとドーパントが存在している場合にこのような固定電荷が形成されることが分かった。
また、本発明は、絶縁膜形成前に、例えば、シリコン半導体基板などのような下地基板上にＢ，Ｐ，Ａｓの拡散防止をするための薄膜、例えば、０．６ｎｍ程度のＳｉＯＮ層を予め形成しても良い。これは、ＬＳＩ製造工程中の熱処理の際に、Ｂ，Ｐ，Ａｓが下地基板まで拡散しないようにするためである。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
【実施例２】
【００１７】
次に、図３乃至図５を参照して実施例２を説明する。
図３乃至図５は、実施例２に係る半導体装置の製造工程を示す断面図である。これらの工程図は、ｎＭＯＳトランジスタについて説明しているが、実際には同一シリコン半導体基板上にｐＭＯＳトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、ＣＭＯＳ回路に適用できる。勿論、本発明は、ＳＯＩ基板のＭＯＳＦＥＴにも使えるし、縦型ＭＯＳトランジスタ（基板に垂直方向にチャネルがあり、電子や正孔はそれに沿って基板に垂直に走行する) にも応用することができる。
【００１８】
まず、図３（ａ）に示すように、ｐ型シリコン半導体基板２０１の素子分離用トレンチ内にＳｉＯ2 膜を埋め込んで素子分離領域２０２を形成した後、フォトリソグラフィ法により素子分離領域２０２により区画された素子領域のみを選択的に開口したレジストで覆い、必要なドーパントをこの開口部から半導体基板２０１に注入してｎ型チャネル領域２０３ａを形成する。例えば、半導体基板２０１にＢ（ボロン）を加速電圧２０ｋｅＶ、ドーズ量１×１０13ｃｍ-3をイオン注入し、つづいて、Ｎ2 雰囲気中において１０００℃で２０分間アニールしてＡｓ（ひ素）を活性化し、ｎ型チャネル領域２０３ａを形成する。
次に、図３（ｂ）に示すように、ゲート絶縁膜としてハフニウムシリケート（Hf-silicate ）層２０４を４ｎｍ程度成膜する。すなわち、ＣＶＤ法により、１Ｔｏｒｒ、６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とＨＴＢ（Ｈｆ（ＯＣ（ＣＨ3 ）3 ）4 ）とＯ2 とを同時に供給することにより組成比Ｈｆ／（Ｈｆ＋Ｓｉ）＝３０％で堆積させることができる。次に、反応防止層２０５としてＳｉＯ2 を１ｎｍ程度成膜する。これはＣＶＤ法により、１Ｔｏｒｒ、６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を供給することで堆積させることができる。
【００１９】
次に、図３（ｃ）に示すように、ゲート電極２０６ａとなるポリシリコン層をＳｉＨ4 、Ｎ2 、Ｈ2 の混合ガス中６２０℃において、１００ｎｍ堆積させる。次に、フォトリソグラフィ法によりポリシリコン層をゲート電極形状に開口したフォトレジスト２０７で覆う。
次に、図４（ａ）に示すように、フォトレジスト２０７をマスクとして、ポリシリコン層をＣＦ4 、Ｏ2 雰囲気中においてＲＩＥ（Reactive Ion Etching）でゲート電極形状に加工してゲート電極２０６ａを形成する。その後、ＨＦを含有する溶液を用いることにより、反応防止層（ＳｉＯ2 ）２０５及びハフニウムシリケートからなる高誘電率膜２０４を加工する。高誘電率膜は、例えば、ＨｆＳｉＯＮなどの他の材料でも良い。ＨｆＳｉＯＮは組成比がＨｆ／（Ｈｆ＋Ｓｉ）＝３０ａｔｏｍ％の場合を含み、Ｎの組成比はＮ／（Ｈｆ＋Ｓｉ＋Ｏ＋Ｎ）＝１０〜２０ａｔｏｍ％程度が適当である。
【００２０】
次に、図４（ｂ）に示すように、シリコン酸化（ＳｉＯ2 ）膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、シリコン酸化膜からなるゲート側壁絶縁膜２０８を厚さ５ｎｍ程度形成する。続いて、ゲート電極２０６ａ及び側壁絶縁膜２０８をマスクにして、Ａｓを加速電圧２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で半導体基板２０１にイオン注入する。そして、１０００℃、１０秒間のＲＴＡを行うことにより、Ａｓを活性化して、ｎ型シリコンからなるゲート電極２０６ｂ及びソース／ドレイン領域２０３ｂ、２０３ｃを形成する。
次に、図５（ａ）に示すように、Ｃｏ（コバルト）を堆積してから、熱処理を行い、残留Ｃｏを剥離してゲート電極２０６ｂ及びソース／ドレイン領域２０３ｂ、２０３ｃ上にコバルトシリサイド（ＣｏＳｉ2 ）層２０９を形成する。
【００２１】
次に、図５（ｂ）に示すように、ＴＥＯＳ等を用いた層間絶縁膜（ＳｉＯ2 ）２１０を全面堆積し、ＣＭＰ（Chemical Mechanical Polishing ）により平坦化し、ソース／ドレイン領域２０３ｂ、２０３ｃにつながるようにコンタクト孔を形成し、このコンタクト孔内及び平坦化された層間絶縁膜２１０上に配置されたＡｌ／ＴｉＮ／ＴｉあるいはＣｕ／ＴｉＮ／Ｔｉなどからなる配線層２１１を形成する。コンタクト孔内の配線２１１は、配線２１１の層間絶縁膜２１０上の配線２１１の配線部分とソース／ドレイン領域２０３ｂ及び２０３ｃとを電気的に接続する。これ以降は、さらに、２層目以上の配線工程を行うことにより、半導体集積回路などの半導体装置が完成することになる。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
【実施例３】
【００２２】
次に、図６を参照して実施例３を説明する。
図６は、実施例３に係る半導体装置の製造工程を示す断面図である。これらの工程図は、ｎＭＯＳトランジスタについて説明しているが、実際には同一シリコン半導体基板上にｐＭＯＳトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、前の実施例と同じ様に、ＣＭＯＳ回路に適用できる。勿論、ＳＯＩ基板のＭＯＳＦＥＴにも使えるし、縦型ＭＯＳトランジスタにも応用することができる。
まず、図６（ａ）に示すように、ｐ型シリコン半導体基板３０１の素子分離用トレンチ内にＳｉＯ2 膜を埋め込んで素子分離領域３０２を形成した後、フォトリソグラフィ法により素子分離領域３０２により区画された素子領域のみを選択的に開口したフォトレジストで覆い、必要なドーパントをこの開口部から半導体基板３０１に注入してｎ型チャネル領域３０３ａを形成する。例えば、半導体基板３０１にＡｓ（ひ素）を加速電圧２０ｋｅＶ、ドーズ量１×１０13ｃｍ-3をイオン注入し、続いて、Ｎ2 雰囲気中において１０００℃で２０分間アニールしてＢを活性化し、ｎ型チャネル領域３０３ａを形成する。
【００２３】
次に、図６（ｂ）に示すように、ハフニウムシリケート（Hf-silicate ）層からなる高誘電率膜３０４を前記成膜方法で５ｎｍ程度成膜する。次に、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 混合水溶液を用いて、高誘電率膜（ハフニウムシリケート層）３０４の表面を処理し、その表面付近のＨｆを溶解して抜き取る。これにより、Ｈｆを抜き取った部分に反応防止層（ＳｉＯ2 ）３０５を形成する（図６（ｃ））。以降、ポリシリコン膜の堆積、ゲート電極の形成、ドーパントの注入及びソース／ドレイン領域の活性化、配線工程などを実施例２と同様の方法で実施する。高誘電率膜は、例えば、組成比が（Ｎ／（Ｈｆ＋Ｓｉ＋Ｏ＋Ｎ）＝１０〜２０原子％程度のＨｆＳｉＯＮのような他の材料を用いても良い。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。高誘電率膜の表面を処理することによって表面付近のＨｆを溶解して抜き取って反応防止層を形成するので製造が容易になる。
【実施例４】
【００２４】
次に、図７を参照して実施例４を説明する。
図７は、実施例４に係る半導体装置の製造工程を示す断面図である。本発明は、前述の各実施例に限定されるものではない。前述の実施例は、単独で用いてもよいし、適宜組み合わせてもよく、さらに、以下の方法も組み合せて実施することも可能である。シリコン半導体基板４０１上に、素子分離領域４０２、チャネル領域４０３ａ、高誘電率膜（ハフニウムシリケート）４０４を形成する方法は、例えば、実施例２と同様である。高誘電率膜は、例えば、ＨｆＳｉＯＮなどの他の材料でも良い。
反応防止層４０５であるＳｉＯ2 層を成膜する方法は、ＣＶＤ法以外にも次の方法を用いても良い。
【００２５】
（１）  シリコンの原料として、ＴＥＯＳ以外の有機系、ハロゲン系、水素化合物系の材料を用いたＣＶＤ法でも良い。例えば、有機系としてＢＴＢＡＳ（ＳｉＨ2 （Ｎ（Ｃ（ＣＨ3 ）3 ）2 ））、ＴＤＭＡＳ（Ｓｉ（Ｎ（ＣＨ3 ）2 ）2 ）、ハロゲン系としてＳｉＨ2 、Ｃｌ2 、ＳｉＣｌ4 、Ｓｉ2 Ｃｌ6 、ＳｉＦ4 、水素化合物系としてＳｉＨ4 などが挙げられる。また、雰囲気は原料や成膜温度などに応じてＯ2 、Ｈ2 Ｏ、Ｎ2 Ｏなどから選択される単体もしくは混合ガスを適宜用いる。
（２）  ＴＥＯＳとＨ2 Ｏを用いたＡＬＤ法により、ＳｉＯ2 を成膜する。原料は他に（１）に記載のものを用いても良い。酸化剤としてＨ2 Ｏの代わりに、Ｏ2 、Ｏ3 、Ｈ2 Ｏ2 、Ｎ2 Ｏなどを用いても良い。
（３）  ＳｉＨ4 を用いてＨ2 ／Ｎ2 雰囲気中でＳｉ層を成膜する。続いて、Ｓｉ層を酸化してＳｉＯ2 層４０５を形成する。Ｓｉ層を酸化する方法としては、例えば、Ｏ2 含有雰囲気中において、８００℃、１Ｔｏｒｒで３０秒間アニールする。または、Ａｒ／Ｏ2 雰囲気中においてプラズマ酸化で行っても良い。Ｈ2 ＳＯ4 、Ｈ2 Ｏ2 、ＨＮＯ3 などの水溶液もしくはそれらの混合溶液に浸すことにより、もしくは陽極酸化法により形成しても良い。
【００２６】
（４）  Ｓｉの原料としてＳｉＨ4 を用いてＮＨ3 ／Ｈ2 雰囲気中でＳｉＮ層を成膜する。続いて、ＳｉＮ層を酸化して反応防止層（ＳｉＯ2 層）４０５を形成する。ＳｉＮを酸化する方法としては、例えば、Ｏ2 含有雰囲気中において、８００℃、１Ｔｏｒｒで３０秒間アニールするなど、（３）に記載の方法を用いれば良い。この時、ＳｉＮ層中のＮの一部はハフニウムシリケート（Hf-silicate ）層４０４中に拡散し、比誘電率を挙げるという付加的な効果も期待できる。また、Ｓｉの原料として（１）に記載の材料を用いても良い。その場合、雰囲気は原料や成膜温度などに応じてＮＨ3 ，Ｎ2 Ｈ4 ，Ｈ2 ，Ｎ2 ，Ｎ2 Ｏなどから選択される単体もしくは混合ガスを適宜用いる。
（５）  Ｓｉターゲットを用いてＡｒ／Ｏ2 雰囲気中において反応性スパッタリング法で成膜する。ＳｉはＡｒ／Ｏ2 雰囲気中において酸化されることにより反応防止層４０５が形成される。なお、この時、Ｓｉ基板面の直上にターゲットがある必要はなく、直上から外れた位置で行うオフアクシス法により成膜しても良い。これにより、成膜時のプラズマによるハフニウムシリケート（Hf-silicate ）層４０４への損傷を軽減する効果が得られる。
【００２７】
（６）  ＳｉＯ2 ターゲットを用いてＡｒ／Ｏ2 雰囲気中においてスパッタリング法で成膜する。
（７）  Ｓｉターゲットを用いてＡｒ／Ｎ2 雰囲気中において反応性スパッタ法で成膜する。ＳｉはＡｒ／Ｎ2 雰囲気中において窒化されることで、ＳｉＮ層が形成される。続いて、ＳｉＮ層を酸化してＳｉＯ2 層４０５を形成する。酸化方法は（３）に記載の方法を用いれば良い。なお、（６）との組み合わせても良い。例えば、Ｓｉターゲットを用いてＡｒ／Ｎ2 ／Ｏ2 雰囲気中において反応性スパッタリング法によりＳｉＯＮ層を形成し、続いて、（３）に記載の方法で酸化して反応防止層（ＳｉＯ2 層）４０５を形成する。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。また、この実施例では本発明に適用される様々な方法が提供される。
【実施例５】
【００２８】
次に、図８を参照して実施例５を説明する。
図８は、この実施例で説明される半導体装置部分断面図及び半導体装置に用いられる絶縁膜の組成比を説明する断面図である。ＳｉＯ2 に代わる高誘電体ゲート絶縁膜として、高誘電率膜であるＨｆＳｉＯＮが有望視されている。しかし、フラットバンド電圧Ｖfbシフトが特にｐ−ＭＯＳで大きい（＞０．４Ｖ）という問題がある。この時のＮfbシフトを起こしている固定電荷は、ドーパントとＨｆに起因しており、主としてｐｏｌｙ−Ｓｉ（ポリシリコン）／ＨｆＳｉＯＮ界面に局在している。
この実施例では、高誘電率膜として、この材料を用いる。したがって、その構造は、ｐｏｌｙ−Ｓｉ／ＳｉＯ2 ／ＨｆＳｉＯＮ（図８）で表される。反応防止層であるＳｉＯ2 層は、Ｈｆ濃度が少ない層であり、固定電荷の発生を抑制するために、Ｈｆ濃度が１０13ｃｍ-2以下であることが好ましい。また、ＳｉＯ2 層の膜厚は、０．３ｎｍ以上がその効果を維持する上で必要である。また、この材料、ＨｆＳｉＯＮは、組成比がＨｆ／（Ｈｆ＋Ｓｉ）＝３０ａｔｏｍ％の場合を含み、Ｎの組成比がＮ／（Ｈｆ＋Ｓｉ＋Ｏ＋Ｎ）＝１０〜２０ａｔｏｍ％程度が適当である。勿論、本発明では、Ｈｆの少なくとも一部をＺｒに置き換えるようにしても良い。
【００２９】
図８に示すように、Ｓｉ（シリコン）基板上に高誘電率膜であるＨｆＳｉＯＮを成膜し、反応防止層である最表面にＨｆ濃度がより薄い層（濃度ゼロを含む）を形成し、その上にゲート電極であるｐｏｌｙ−Ｓｉを成膜する。次に、ドーパントをゲート電極に含有させ、ドーパントを活性化させる。ドーパントに起因したポリシリコン＝Ｓｉ界面での固定電荷を抑制できる。
なお、ＨｆＳｉＯＮ層を形成する際に、Ｈｆ濃度が分布を持っていても構わない。例えば、図８（ｃ）のようにｐｏｌｙ−Ｓｉ界面側のＨｆ濃度を薄く、中央部で濃くしても構わない。ただし、図８（ｂ）のように、１ａｔｍ％以上のＨｆがｐｏｌｙ−Ｓｉ界面側にあるとＶfbシフトを起こす。したがって、ｐｏｌｙ−Ｓｉ界面側は、本発明を説明する図８（ｃ）に示すように、Ｖfbシフトを抑える作用のあるＳｉＯ2 とならなければならない。
以上のように、この実施例ではＨｆＳｉＯＮゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にＳｉＯ2 からなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
【産業上の利用可能性】
【００３０】
本発明は、ＭＯＳ構造に反応防止層を介在させてなるので固定電荷を抑制したＣＭＯＳ回路やＳＯＩのＭＯＳＦＥＴ、縦型ＭＯＳトランジスタなどに適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の適用例を示した実施例１のシリコン半導体基板に形成されたＭＯＳ構造の断面図。
【図２】フラットバンド電圧のゲート絶縁膜厚依存性を示す特性図。
【図３】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例５で説明される半導体装置部分断面図及び半導体装置に用いられる絶縁膜の組成比を説明する断面図。
【符号の説明】
【００３２】
１０１、２０１、３０１      半導体基板
２０２，４０２              素子分離領域（ＳｉＯ2 膜）
１０３、２０３ａ、３０３ａ、４０３ａ      チャネル領域
２０３ｂ、２０３ｃ          ソース／ドレイン領域
１０４、２０４、３０４、４０４      高誘電率膜(Hf-silicate) 
１０５、２０５、３０５、４０５      反応防止層（ＳｉＯ2 ）
２０６ａ                    ゲート電極（ドーパント無し）
１０６、２０６ｂ            ゲート電極（ドーパント添加）
２０７                      フォトレジスト
２０８                      側壁絶縁膜（ＳｉＯ2 ）
２０９                      コバルトシリサイド（ＣｏＳｉ2 ）層
２１０                      層間絶縁膜（ＳｉＯ2 ）
２１１                      配線層（Ａｌ／ＴｉＮ／Ｔｉ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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