(57)【要約】【課題】スイッチング電源用ＩＣの起動回路部上流の起動用半導体素子として用いられる横型高耐圧接合トランジスタ（ＪＦＥＴ）において、高耐圧化と低オン抵抗化を図る。【解決手段】ドレインドリフト領域である第１ｎ領域２の表面層に、ソース領域である第２ｎ領域３と、ドレイン領域である第３ｎ領域４とに接続する高濃度の低オン抵抗領域である第４ｎ領域５を細長形状に形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に形成された該半導体基板より高濃度の第１導電型の第１領域と、該第１領域と選択的に接し、該接した箇所の一部が前記第１領域に所定の幅で入り込み、前記半導体基板の表面層に形成された第２導電型の第２領域と、該入り込んだ箇所の前記第２領域に選択的に形成された該第２領域より高濃度の第２導電型の第３領域と、該第３領域と対向する位置に配置され、前記第２領域に接して選択的に形成された前記第２領域より高濃度の第２導電型の第４領域と、前記第３領域と前記第４領域との間に配置され該両領域と接し、前記第２領域の表面層に選択的に形成された該第２領域より高濃度の第２導電型の第５領域と、前記第１領域と接続する第１電極と、前記第３領域と接続する第２電極と、前記第４領域と接続する第３電極とを有することを特徴とする半導体装置。
【請求項２】
制御回路と、該制御回路の起動電力を供給する起動用半導体素子とを、同一の半導体基板に集積化した半導体装置において、
第１導電型の半導体基板の表面層に形成された該半導体基板より高濃度の第１導電型の第１領域と、該第１領域と選択的に接し、該接した箇所の一部が前記第１領域に所定の幅で入り込み、前記半導体基板の表面層に形成された第２導電型の第２領域と、該入り込んだ箇所の前記第２領域に接して形成された該第２領域より高濃度の第２導電型の第３領域と、該第３領域と対向する位置に配置され、前記第２領域の表面層に選択的に形成された前記第２領域より高濃度の第２導電型の第４領域と、前記第３領域と前記第４領域との間に配置され該両領域と接し、前記第２領域の表面層に選択的に形成された該第２領域より高濃度の第２導電型の第５領域と、前記第１領域と接続する第１電極と、前記第３領域と接続する第２電極と、前記第４領域と接続する第３電極とを有することを特徴とする半導体装置。
【請求項３】
前記第３領域は、前記第２領域の入り込んだ方向で、前記第２領域と前記第１領域との間に形成されたことを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
【請求項４】
前記第５領域の平面形状は、前記第３領域および前記第４領域と接する部分幅が前記所定の幅より狭い、細長形状であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記入り込んだ箇所で、前記第２領域と接し、前記第１領域の表面層に該第１領域より低濃度の第１導電型の第６領域が形成されたとことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、５００Ｖ以上の高耐圧スイッチング素子とそれを駆動するための制御用ＩＣとを同一の半導体チップに集積した半導体装置に関する。
【背景技術】
【０００２】
図６は、従来のスイッチング電源の要部回路図である。この従来のスイッチング電源については特許文献１に記載されている。
ＡＣ１００Ｖ〜２４０Ｖの電源１３１にヒューズ１３２を介して整流器１３３を接続し、整流器１３３の出力を電源コンデンサ１３４に接続し、その電源コンデンサ１３４は出力が２巻線のトランス１３５の１次巻線１３６の一端およびスイッチング電源制御用半導体装置１２０の始動電力入力端子１１４と接続し、他端はスイッチング電源制御用半導体装置１２０を構成する高耐圧スイッチング・トランジスタであるＭＯＳＦＥＴ１０２のドレイン端子１１３と接続する。またトランス１３５の１つづつある２次巻線のうち一方の２次巻線１３７ａはダイオード１３８を介して出力コンデンサ１３９と接続し、出力コンデンサ１３９は出力端子１５０と接続する。２次巻線１３７ｂはダイオード１４１を介して平滑コンデンサ１４２に接続し、この平滑コンデンサ１４２はスイッチング電源制御用半導体装置１２０のＶCC端子１１６と接続する。スイッチング電源制御用半導体装置１２０は高耐圧スイッチング・トランジスタとして使用されるＭＯＳＦＥＴ１０２と、始動電力供給素子と使用されるノーマリーオン型の横型高耐圧接合トランジスタであるＪＦＥＴ１０５と、電源回路部１２１および制御回路部１２２で構成し、これらを同一半導体チップ上に集積するか、同一モジュールに組み込んでいる。ＪＦＥＴ１０５のソースＳを電源回路部１２１に接続し、電源回路部１２１は制御回路部１２２へ電力を供給する。制御回路部１２２をＭＯＳＦＥＴ１０２のゲートＧに接続して、ＭＯＳＦＥＴのスイッチングを制御するまた前記のドレイン端子１１３はつぎに説明する図７のＭＯＳＦＥＴ１０２のドレインパッド１０３と接続し、始動電力入力端子１１４はＪＦＥＴ１０５のドレインパッド１０４と接続し、ＶCC端子１１６は制御用ＩＣ１０７のＶCCパッド１０８ａを介して電源回路部１２１と接続する。
【０００３】
従来、前記のスイッチング電源制御用半導体装置１２０は、ＪＦＥＴ１０５と、電源回路部１２１と制御回路部１２２で構成される制御用ＩＣ１０７と、この制御用ＩＣ１０７で制御されるＭＯＳＦＥＴ１０２とはそれぞれ個別に外部接続されていたが、近年、高耐圧ＩＣ技術の進歩により、このＪＦＥＴ１０５と制御用ＩＣ１０７およびＭＯＳＦＥＴ１０２を同一の半導体チップ１０１に集積して、部品点数の削減、電源システムの簡素化が図られるようになった。
図７は、従来のスイッチング電源制御用半導体装置の要部構成図である。リード・フレーム１１２はチップ搭載部１１８と端子部１１９で構成され、チップ搭載部１１８に、ＭＯＳＦＥＴ１０２とＪＦＥＴ１０５および制御用ＩＣ１０７が形成される半導体チップ１０１が搭載される。また、ＭＯＳＦＥＴ１０２のドレインパッド１０３とリード・フレーム１１２のドレイン端子１１３、ＪＦＥＴ１０５のドレインパッド１０６とリード・フレーム１１２の始動電力入力端子１１４はそれぞれボンディングワイヤ１０９で接続される。勿論、制御用ＩＣ１０７のＶCCパッド１０８ａやＭＯＳＦＥＴ１０２のソースパッド１０４などもリード・フレームのＶCC端子１１６やソース端子１１５とそれぞれボンディングワイヤで接続される。
【０００４】
尚、パッドとはボンディングワイヤ１０９を固着する半導体チップ１０１上に形成された電極のことである。また、ＭＯＳＦＥＴ１０２のソースパッド１０４や制御用ＩＣ１０７の各パッド１０８もリード・フレーム１１２の各端子１１５、１１６、１１７にボンディングワイヤ１０９で接続される。この半導体チップ１０１とリード・フレーム１１２とボンディングワイヤ１０９をモールド樹脂のパッケージ１１１で封止する。
つぎに、このスイッチング電源の動作を図６を用いて説明する。ＡＣ１００Ｖ〜２４０Ｖ程度の電源１３１より供給され、整流器１３３で整流された電流が電源コンデンサ１３４に流れ、電源コンデンサ１３４によって平滑されてトランス１３５の１次巻線１３６のの一端に印加される。１次巻線１３６の他端にはスイッチング電源制御用半導体素装置１２０を構成するＭＯＳＦＥＴ１０２のドレイン端子１１３が接続されておりＭＯＳＦＥＴ１０２が１００ｋＨｚ程度の周波数でスイッチングすることによってトランス１３５の１次巻線１３６に高周波の電力が供給される。チョッピングされた高周波電力はダイオード１３８で整流され、出力コンデンサ１３９で平滑されて、出力端子１５０には直流電力が供給される。
【０００５】
つぎに、スイッチング電源制御半導体装置１２０の動作について説明する。電源コンデンサ１３４で平滑された電流は、ドレイン端子１１４−ＪＦＥＴ１０５−ＶCC端子１１６を経由して平滑コンデンサ１４２へ流れ、平滑コンデンサ１４２をチャージし、この平滑コンデンサ１４２の電圧が上昇するとＪＦＥＴ１０５はオフ状態になる。この平滑コンデンサ１４２からＶCC端子１１６を介して電源回路部１２１に始動電力が供給される。
制御回路部１２２は、電源回路部１２１に蓄えられた始動電力を電源とし、図示しない指令手段のオン・オフ指令に基づいてＭＯＳＦＥＴ１０２のスイッチングを制御し、１００ｋＨｚ程度の周波数でスイッチング動作することによって、トランス１３５の１次巻線１３６に電力を供給する。その後はスイッチングが開始され、トランス１３５の２次巻線１３７ａ、１３７ｂに電圧が発生すると、今度は２次巻線１３７ｂに発生する電力をダイオード１４１で整流し、平滑コンデンサ１４２で平滑し、ＶCC端子１１６を経て電源回路部１２１へ供給する。そして、制御回路部１２２はこの電力によって動作することができるのである。
【０００６】
前記の動作において、高耐圧スイッチング・トランジスタとして使用するＭＯＳＦＥＴ１０２の制御回路部１２２を始動するための始動電力は、電源１３１を整流し、始動電力入力端子１１４からＪＦＥＴ１０５を介して制御用ＩＣ１０７に供給されるため、このＪＦＥＴ１０５に印加される電圧は、トランスの跳ね上がり電圧が電源電圧に重畳されてＭＯＳＦＥＴ１０２に印加される印加電圧よりも低い。そのため、電源電圧をＡＣ１００〜２４０Ｖとすると、始動電力供給素子であるＪＦＥＴ１０５の定格電圧は４５０Ｖ程度、ＭＯＳＦＥＴ１０２の定格電圧は７００Ｖ程度必要になる。つぎにＪＦＥＴの構造について説明する。
図８および図９は、ＪＦＥＴの構成図であり、図８（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＢ部詳細図、図９は、図８（ｂ）の要部断面図であり、図９（ａ）は図８（ｂ）のＸ１−Ｘ１線で切断した要部断面図、図９（ｂ）は図８（ｂ）のＸ２−Ｘ２線で切断した要部断面図である。
【０００７】
図８および図９を用いてＪＦＥＴ１０５の構成を説明する。ｐ基板２２０の表面層に選択的にｐ領域２０１（ｐウェル領域）を形成し、このｐ領域２０１に一部を入り込ませて、ドレインドリフト層として第１ｎ領域２０２を形成し、第１ｎ領域２０２の入り込んだ箇所にｎ+ ソース領域となる第２ｎ領域２０３と、この第２ｎ領域２０３と対向する箇所にｎ+ ドレイン領域となる第３ｎ領域４をそれぞれ離して同時に形成する。
第２ｎ領域２０３の表面層にｎ+ ソースコンタクト領域２０６を形成し、第３ｎ領域２０４の表面層にｎ+ ドレインコンタクト領域２０７を形成する。ｐ領域２０１に囲まれた第２ｎ領域２０３と第１ｎ領域２０２の不純物濃度の差により、第１、第２ｎ領域２０２、２０３とｐ領域２０１で構成されるｐｎ接合から第１ｎ領域２０２に広がる空乏層の広がり方が違うことから、濃度差を変えることで、チャネル幅Ｗ３を制御する。ＪＦＥＴ１０５のゲート領域に相当するｐ領域２０１は常に接地される。尚、図示しないが、ゲート電極はｐ領域２０１と接続し、第１ｎ領域２０２上に絶縁膜を介して延在したフィールドプレート構造をしている。
【０００８】
ドレインコンタクト領域２０７に入力信号電圧が供給されるとドレイン電流が流れソースコンタクト領域２０６から図６の電源回路部１２１へと電流供給がなされる。その後電源回路部１２１内の起動回路が一定の電圧まで上昇すると図６のスイッチング電源用半導体装置１２０が動作を始め、このＪＦＥＴ１０５においては、ソースコンタクト領域２０６が正電位にバイアスされてチャネルはカットオフして電流供給を停止する。ドレイン−ソース間は主にｐ領域２０１と第１ｎ領域２０２の接合で５００Ｖ以上の耐圧を持つように設計される。
このＪＦＥＴ１０５において、ゲート領域となるｐ領域２０２は常に接地され、ソース領域である第２ｎ領域２０３が正電位にバイアスされると空乏層の広がりによってチャネルが狭まり、電流が減少する。あるドレイン電圧が印加されている時、ソース領域である第２ｎ領域２０３の電位上昇とともにドレイン電流は減少し続け、チャネルがカットオフされるとドレイン電流はほとんど流れなくなり、通常この素子に流れるドレイン電流は起動時のみ必要でスイッチング電源制御用半導体装置１２０が動作状態になると余分な消費電力成分になため、チャネルがピンチオフ（カットオフ）されてドレイン電流を絞ることによって消費電力を抑えた電源システムが実現できる。
【０００９】
また、前記の他に特許文献２に開示されている従来のＪＦＥＴについて説明する。電源制御用ＩＣの起動回路部上流の素子として用いられるＪＦＥＴにおいて、ＪＦＥＴを複数個形成し、それらのＪＦＥＴのドレインとソースを直列に接続すると共にそれぞれのゲートを接地することで、ドレイン電圧に依存するカットオフ電圧を小さくした電源を実現している。
また、前記の他に特許文献３に開示されている従来のＪＦＥＴについて説明する。薄膜シリコンオンインシュレータ（ＳＯＩ）に形成したＪＦＥＴは、半導体基板と、前記基板上に絶縁埋め込み層と、前記埋め込み絶縁層上の第１導電型の半導体薄層にＪＦＥＴとを有する。前記ＪＦＥＴは、第１導電型のソース領域と、前記ソース領域から横方向に関して隔てられた第２導電型の制御領域と、前記制御領域に隣接する第１導電型の横型ドリフト領域とを有する。第１導電型のドレイン領域は、前記横型ドリフト領域によって隔てられるように設けられる。少なくとも１つのフィールドプレート電極が、横型ドリフト領域の少なくとも主要部分の上に設けられ、絶縁領域によって前記ドリフト領域から絶縁される。前記制御領域は、前記半導体薄層の一部によって第１の横方向と垂直な第２の横方向において間隔をおいて設けられた制御領域セグメントを有する。こうして、高耐圧のオン抵抗が低いノーマリーオンのＪＦＥＴが出来上がる。
【特許文献１】特開平１１−２８９０４４号公報
【特許文献２】特開２００１−７１２１号公報
【特許文献３】特表２００２−５３２９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前記の図８、図９のＪＦＥＴ１０５は、高耐圧化すると、ドレインドリフト領域である第１ｎ領域２０２の不純物濃度が低いためチャネル幅Ｗ３は狭くなり、この狭いチャネル幅Ｗ３を通してドレイン電流が流れるのでオン抵抗が高くなる。またオン抵抗の温度係数は正であるので、例えば高温条件下ではオン抵抗が増大し、電源コンデンサ１４２への電流供給量が減少する。
この電流供給量が減少すると、電源コンデンサ１４２の充電電圧の上昇が小さくなり、電源回路部の起動ができなくなったり、電源コンデンサ１４２の充電電圧の上昇が遅くなりと、電源回路部１２１の起動時間が増大するなどの不都合が生じる。
従って、電源回路部１２１の上流に位置するＪＦＥＴ１０５は電流供給量を高めるためにオン抵抗を小さくする必要がある。しかし、オン抵抗と耐圧はトレード・オフの関係にあり、例えば、オン抵抗を小さくするために、ドレインドリフト領域である第１ｎ領域２０２の不純物濃度を高めたり、ドリフト長Ｌを短くすると高耐圧化が困難となる。
【００１１】
この発明の目的は、前記の課題を解決して、高耐圧で、低オン抵抗の半導体装置を提供とすることにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、第１導電型の半導体基板の表面層に形成された該半導体基板より高濃度の第１導電型の第１領域と、該第１領域と選択的に接し、該接した箇所の一部が前記第１領域に所定の幅で入り込み、前記半導体基板の表面層に形成された第２導電型の第２領域と、該入り込んだ箇所の前記第２領域に選択的に形成された該第２領域より高濃度の第２導電型の第３領域と、該第３領域と対向する位置に配置され、前記第２領域に接して選択的に形成された前記第２領域より高濃度の第２導電型の第４領域と、前記第３領域と前記第４領域との間に配置され該両領域と接し、前記第２領域の表面層に選択的に形成された該第２領域より高濃度の第２導電型の第５領域と、前記第１領域と接続する第１電極と、前記第３領域と接続する第２電極と、前記第４領域と接続する第３電極とを有する構成とする。
【００１３】
また、制御回路と、該制御回路の起動電力を供給する起動用半導体素子とを、同一の半導体基板に集積化した半導体装置において、第１導電型の半導体基板の表面層に形成された該半導体基板より高濃度の第１導電型の第１領域と、該第１領域と選択的に接し、該接した箇所の一部が前記第１領域に所定の幅で入り込み、前記半導体基板の表面層に形成された第２導電型の第２領域と、該入り込んだ箇所の前記第２領域に接して形成された該第２領域より高濃度の第２導電型の第３領域と、該第３領域と対向する位置に配置され、前記第２領域の表面層に選択的に形成された前記第２領域より高濃度の第２導電型の第４領域と、前記第３領域と前記第４領域との間に配置され該両領域と接し、前記第２領域の表面層に選択的に形成された該第２領域より高濃度の第２導電型の第５領域と、前記第１領域と接続する第１電極と、前記第３領域と接続する第２電極と、前記第４領域と接続する第３電極とを有する構成とする。
【００１４】
また、前記第３領域は、前記第２領域の入り込んだ方向で、前記第２領域と前記第１領域との間に形成されるとよい。
また、前記第５領域の平面形状は、前記第３領域および前記第４領域と接する部分幅が前記所定の幅より狭い、細長形状であるとよい。
また、前記入り込んだ箇所で、前記第２領域と接し、前記第１領域の表面層に該第１領域より低濃度の第１導電型の第６領域が形成されるとよい。
【発明の効果】
【００１５】
この発明によれば、第１ｎ領域の表面層に第２ｎ領域と第３ｎ領域に接続する高濃度の第４ｎ領域を形成することで、高耐圧化と低オン抵抗化を図ったＪＦＥＴを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
実施の最良の形態は、ドレインドリフト領域の表面層にソース領域とドレイン領域に接続する高濃度の低オン抵抗領域を細長形に形成することで、高耐圧化と低オン抵抗化を図ることである。具体的な内容を以下の実施例で説明する。
【実施例１】
【００１７】
図１および図２は、この発明の第１実施例の半導体装置の構成図で、図１（ａ）は要部平面図、図１（ｂ）は同図（ａ）のＡ部詳細図、図２（ａ）は図１（ｂ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｂ）は図１（ｂ）のＸ２−Ｘ２線で切断した要部断面図である。以下の説明でＪＦＥＴ１０は、ノーマリーオン型の横型高耐圧接合トランジスタであり、図６の制御用ＩＣ１０７へ起動電力を供給する起動用半導体素子である。
図１および図２を用いてＪＦＥＴ１０の構成について説明する。ｐ基板２０の表面層に選択的にｐ領域１（ｐウェル領域）を形成し、このｐ領域１の一部に所定の幅ａで入り込ませて、ドレインドリフト領域として第１ｎ領域２（第１ｎウェル領域）を形成し、第１ｎ領域２の入り込んだ箇所にｎ+ ソース領域となる第２ｎ領域３（第２ｎウェル領域）、この第２ｎ領域３と対向する箇所にｎ+ ドレイン領域となる第３ｎ領域４（第３ｎウェル領域）をそれぞれ離して同時に高濃度で形成する。チャネル抵抗低減領域として、離れた第２ｎ領域３、第３ｎ領域４と接して高濃度で第４ｎ領域５（第４ｎウェル領域）を所定の幅ａよりも幅の狭い細長形状に形成する。
【００１８】
第２ｎ領域３の表面層にｎ+ ソースコンタクト領域６を形成し、第３ｎ領域４の表面層にｎ+ ドレインコンタクト領域７を形成する。ｐ領域１で囲まれた第２ｎ領域３と第１ｎ領域２とｐ領域１で構成されるｐｎ接合から広がる空乏層の広がりは、高濃度の第２ｎ領域３側には狭く、低濃度の第１ｎ領域２側に広く広がる。そのため、第１ｎ領域２の濃度を変えることで、空乏層の拡がりを変化させてチャネル幅Ｗ１を制御することができる。また、第４ｎ領域５の濃度を高くするとチャネル幅Ｗ１は広くなり、第４ｎ領域５の幅Ｗ２を広くするとやはりチャネル幅Ｗ１は広くなるので、この第４ｎ領域５の濃度と幅Ｗ２を変えることでチャネル幅Ｗ１を制御することができる。ＪＦＥＴ１０のゲート領域に相当するｐ領域１は常に接地される。
また、前記の第４ｎ領域５は、チャネル中心線付近に沿ってドレイン領域である第３ｎ領域４からソース領域である第２ｎ領域３に渡って細長形状に高濃度化することで、オン抵抗の低減を図ることができる。
【００１９】
尚、図示しないが、ゲート電極はｐ領域１と接続し、第１ｎ領域２上に絶縁膜を介して延在してフィールドプレート構造をしている。
このように、高耐圧化のための構造はｐウェル領域１と第１ｎウェル領域２の接合が担当し、大電流のための構造は第４ｎ領域５が担当するように役割分担させることで高耐圧化と低オン抵抗化を両立することが出来る。
ドレインコンタクト領域７に入力信号電圧が供給されるとドレイン電流が流れソースコンタクト領域６から図６の電源回路部１２１へと電流供給がなされる。その後電源回路部１２１内の起動回路が一定の電圧まで上昇すると図７のスイッチング電源用半導体装置１２０が動作を始め、このＪＦＥＴ１０においては、ソースコンタクト領域６が正電位にバイアスされてチャネルはカットオフして電流供給を停止する。ドレイン−ソース間は主にｐ領域１と第１ｎ領域２の接合で５００Ｖ以上の耐圧を持つように設計される。
【００２０】
チャネル抵抗低減領域の第４ｎ領域５は、カットオフ前の空乏層が未拡張幅（電流通路幅）であるチャネル幅Ｗ１に対して、第４ｎ領域５の幅Ｗ２を広く形成するほど、チャネル幅Ｗ１が広くなり、低オン抵抗に効果があるが、広すぎるとカットオフに必要な電圧が、所定の電圧以上になるので、第４ｎ領域５の幅Ｗ２と濃度を最適化する必要がある。
図３は、ドレイン電流とソース・ゲート間電圧の関係を示す図である。比較のために、図８の従来品も示した。第４ｎ領域５を形成することで、チャネル抵抗が小さくなり、ドレイン電流が増大している。
図４は、漏れ電流とドレイン・ソース間電圧の関係を示す図である。比較のために、図８の従来品も示した。漏れ電流とドレイン・ソース間電圧のカーブは殆ど同じであり、第４ｎ領域５を形成しても耐圧は低下しない。
【００２１】
図３および図４で示すように、第１ｎ領域２の表面層に第２ｎ領域３と第３ｎ領域４に接続する高濃度の第４ｎ領域５を細長形状に形成することで、高耐圧化と低オン抵抗化を図ったＪＦＥＴとすることができる。
この半導体装置を用いることで、電源コンデンサへの電流供給量に余裕ができて、低い電圧の入力信号電圧に対しても十分起動できるようになり、使用条件の範囲が広がる。また、動作電圧まで短時間で充電可能となるため電源コンデンサの容量を小さくすることが可能になり、電源システム小型化に有利になる。
【実施例２】
【００２２】
図５は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は図１（ｂ）に相当する要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。
図１および図２との違いは、ｐ領域１と第１ｎ領域２との間にｐ領域１より不純物濃度の低いｐ領域１１を形成した点である。こうすることで、ｐウェル領域１１に形成される空乏層が広がり易くなり、図１および図２で示すＪＦＥＴ１０よりカットオフ（空乏層が接すること）に必要な電圧（カットオフ電圧という）を高くでき、また、素子を高耐圧化することができる。
カットオフ電圧を高くすることで、図６の電源コンデンサ１４２を十分高い電圧まで、素早く充電することができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部詳細図
【図２】この発明の第１実施例の半導体装置の構成図で、（ａ）は図１（ｂ）のＸ１−Ｘ１線で切断した要部断面図、（ｂ）は図１（ｂ）のＸ２−Ｘ２線で切断した要部断面図
【図３】ドレイン電流とソース・ゲート間電圧の関係を示す図
【図４】漏れ電流とドレイン・ソース間電圧の関係を示す図
【図５】この発明の第２実施例の半導体装置の構成図であり、（ａ）は図１（ｂ）に相当する要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図
【図６】従来のスイッチング電源の要部回路図
【図７】従来のスイッチング電源制御用半導体装置の要部構成図
【図８】ＪＦＥＴの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＢ部詳細図
【図９】図８（ｂ）の要部断面図であり、（ａ）は図８（ｂ）のＸ１−Ｘ１線で切断した要部断面図、（ｂ）は図８（ｂ）のＸ２−Ｘ２線で切断した要部断面図
【符号の説明】
【００２４】
１、１０  ｐ領域
２    第１ｎ領域
３    第２ｎ領域
４    第３ｎ領域
５    第４ｎ領域
６    ｎ+ ソースコンタクト領域
１０    ＪＦＥＴ
１１    ｐ領域
２０    ｐ基板
１０１    半導体チップ
１０２    ＭＯＳＦＥＴ
１０３    ドレインパッド
１０４    ソースパッド
１０５    ＪＦＥＴ
１０６    ドレインパッド
１０７    制御用ＩＣ
１０８ａ  ＶCCパッド
１０８ｂ  パッド
１０９    ボンディングワイヤ
１１１    パッケージ
１１２    リード・フレーム
１１３    ドレイン端子
１１４    始動電力入力端子
１１５    ソース端子
１１６    ＶCC端子
１１７    端子
１１８    チップ搭載部
１１９    端子部
１２０    スイッチング電源制御用半導体装置
１２１    電源回路部
１２２    制御回路部
１３１    電源
１３２    ヒューズ
１３３    整流器
１３４    電源コンデンサ
１３５    トランス
１３６    １次巻線
１３７ａ  ２次巻線
１３７ｂ  ２次巻線
１３８    ダイオード
１３９    出力コンデンサ
１４１    ダイオード
１４２    平滑コンデンサ
１５０    出力端子
２０１、２１０  ｐ領域
２０２    第１ｎ領域
２０３    第２ｎ領域
２０４    第３ｎ領域
２０６    ｎ+ ソースコンタクト領域
２２０    ｐ基板
Ｗ１、Ｗ３  チャネル幅
Ｗ２    第４ｎ領域の幅
Ｌ    ドリフト長
Ｓ    ソース
Ｇ    ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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