(57)【要約】【課題】  ダイシング工程における層間絶縁膜のクラッキングや膜剥れを素子形成領域に発生させない構造を有する半導体チップおよびその製造方法を提供する。【解決手段】  半導体チップ１００は、半導体基板１０と、半導体基板１０の表面に形成された半導体素子と、半導体素子を被覆するように半導体基板１０上に堆積された複数の層間絶縁膜１２〜５２からなり、半導体基板１０の外縁の少なくとも一部分に半導体基板１０の表面に対して垂直方向に形成された中空溝７０を含む積層膜とを備えている。【選択図】  図６
2005142262.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された半導体素子と、
前記半導体素子を被覆するように前記半導体基板上に堆積された複数の層間絶縁膜からなり、前記半導体基板の外縁の少なくとも一部分に前記半導体基板の表面に対して垂直方向に形成された中空溝を含む積層膜とを備えた半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体素子を被覆するように前記半導体基板上に堆積された複数の層間絶縁膜からなり、前記半導体基板の外縁における側面が前記層間絶縁膜ごとに前記半導体基板の表面に対して水平方向へ突出または窪んでいる積層膜とを備えた半導体装置。
【請求項３】
前記中空溝は、前記積層膜の最上層の上面から該積層膜の最下層の底面まで形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体素子が形成された領域の外側を取り囲み、前記中空溝よりも前記半導体基板の中心側に在る前記積層膜に設けられたガードリングをさらに備えたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体素子が形成される複数の半導体チップ領域と該半導体チップ領域間にあるダイシング領域とを含む半導体ウェハのうち、該複数の半導体チップ領域内に前記半導体素子を形成するステップと、
前記半導体素子を被覆するように第１の層間絶縁膜を前記半導体ウェハ上に堆積するステップと、
前記第１の層間絶縁膜を部分的にエッチングすることによって、前記複数の半導体チップ領域のそれぞれの外縁近傍に第１の溝を形成するステップと、
前記第１の溝に第１の導電体を充填するステップと、
前記第１の層間絶縁膜および前記第１の導電体を被覆するように第２の層間絶縁膜を堆積するステップと、
前記第１の導電体上にある前記第２の層間絶縁膜をエッチングすることによって第２の溝を形成するステップと、
前記第２の溝に第２の導電体を充填するステップと、
前記第１の溝内の前記第１の導電体および前記第２の溝内の前記第２の導電体をエッチングし、前記第１の溝および前記第２の溝を中空にするステップと、
前記ダイシング領域を切削することによって、前記複数の半導体チップを個別化するステップとを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高性能ロジックＬＳＩに代表される半導体装置では、高速動作を実現するために伝達信号のＲＣ遅延を抑制する必要がある。ＲＣ遅延の抑制のためには、配線抵抗を低減し、かつ、配線間の容量結合を抑制することが必要である。
【０００３】
従来から、配線抵抗を低減させるために、配線材料として銅を使用することが考えられている。また、配線間の容量結合を抑制するために、シリコン酸化膜に比べ比誘電率の低い（以下、ｌｏｗ−ｋともいう）材料を配線間の層間絶縁膜として採用することが考えられている。
【特許文献１】特開２０００−２７７４６５号公報
【特許文献２】特開２０００−２３２０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ｌｏｗ−ｋ膜はＣＶＤ法により形成されたシリコン酸化膜に比べて機械的強度において弱い。従って、ｌｏｗ−ｋ膜を層間絶縁膜に使用した場合には、半導体ウェハを複数の半導体チップへ個別化するダイシング工程において、層間絶縁膜内にクラックが発生し、あるいは、層間絶縁膜の膜剥れが発生するおそれがある。このようなクラックや膜剥れは、配線の断線などの原因となる。
【０００５】
特に、半導体装置の高集積化および高性能化に伴い、近年、多層配線構造が頻繁に採用される。多層配線構造の層間絶縁膜にｌｏｗ−ｋ膜を使用した場合には、層間絶縁膜間の密着性が悪くなる。また、多数の層間絶縁膜が積層されるので、クラックや膜剥れが生じる可能性が高くなる。
【０００６】
このような層間絶縁膜のクラックや膜剥れを防止するために、図１２に示すように、半導体チップの外縁近傍（素子形成領域１とスクライブライン２との間）にメタルガードリング３を設ける方策が考えられている。このメタルガードリング３は、ダイシングの機械的衝撃によって発生する層間絶縁膜４のクラックや膜剥れが素子形成領域１へ伝播することを防止する目的で設けられている。
【０００７】
この方策は、メタルガードリングを支持している層間絶縁膜の機械的強度がシリコン酸化膜のように比較的強い場合には有効である。しかしながら、その機械的強度がｌｏｗ−ｋ膜のように弱い場合には、メタルガードリングは、層間絶縁膜のクラックや膜剥れが素子形成領域へ伝播することを防止することができない。
【０００８】
そこで、本発明の目的は、ダイシング工程における層間絶縁膜のクラッキングや膜剥れを素子形成領域に発生させない構造を有する半導体チップおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る第1の実施の形態に従った半導体装置は、半導体基板と、前記半導体基板の表面に形成された半導体素子と、前記半導体素子を被覆するように前記半導体基板上に堆積された複数の層間絶縁膜からなり、前記半導体基板の外縁の少なくとも一部分に前記半導体基板の表面に対して垂直方向に形成された中空溝を含む積層膜とを備えている。
【００１０】
本発明に係る第２の実施の形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された半導体素子と、前記半導体素子を被覆するように前記半導体基板上に堆積された複数の層間絶縁膜からなり、前記半導体基板の外縁における側面が前記層間絶縁膜ごとに前記半導体基板の表面に対して水平方向へ突出または窪んでいる積層膜とを備えている。
【００１１】
好ましくは、当該半導体装置は、前記半導体素子が形成された領域を取り囲み、前記半導体基板の外縁よりも前記半導体基板の中心側に在る前記積層膜に設けられたガードリングをさらに備えている。
【００１２】
好ましくは、前記ガードリングは、銅およびタンタルの２種類の材料の積層、銅、タンタルおよび窒化タンタルの３種類の材料の積層、銅および窒化シリコンチタン（ＴｉＳｉＮ）の２種類の材料の積層、あるいは、銅および窒化タングステンの２種類の材料の積層のうちのいずれかによって形成されている。
【００１３】
好ましくは、前記積層膜のうち少なくとも１つの層間絶縁膜の誘電率は３以下である。
【００１４】
本発明に係る実施の形態に従った半導体装置の製造方法は、半導体素子が形成される複数の半導体チップ領域と該半導体チップ領域間にあるダイシング領域とを含む半導体ウェハのうち、該複数の半導体チップ領域内に前記半導体素子を形成するステップと、前記半導体素子を被覆するように第１の層間絶縁膜を前記半導体ウェハ上に堆積するステップと、前記第１の層間絶縁膜を部分的にエッチングすることによって、前記複数の半導体チップ領域のそれぞれの外縁近傍に第１の溝を形成するステップと、前記第１の溝に第１の導電体を充填するステップと、前記第１の層間絶縁膜および前記第１の導電体を被覆するように第２の層間絶縁膜を堆積するステップと、前記第１の導電体上にある前記第２の層間絶縁膜をエッチングすることによって第２の溝を形成するステップと、前記第２の溝に第２の導電体を充填するステップと、前記第１の溝内の前記第１の導電体および前記第２の溝内の前記第２の導電体をエッチングし、前記第１の溝および前記第２の溝を中空にするステップと、前記ダイシング領域を切削することによって、前記複数の半導体チップを個別化するステップとを具備する。
【００１５】
好ましくは、前記第１の溝または前記第２の溝を形成する各ステップにおいて、前記複数の半導体チップ領域内にＶＩＡホールおよび相互接続配線用の溝を形成する。
【００１６】
好ましくは、前記第１の溝を形成するステップにおいて、前記複数の半導体チップ領域のそれぞれの外縁近傍であって、かつ、前記第１の溝よりも前記半導体チップ領域の中心側に第３の溝を形成し、
前記第１の導電体を充填するステップにおいて、前記第３の溝に第１の導電体を充填し、
前記第２の溝を形成するステップにおいて、前記第３の導電体上にある前記第２の層間絶縁膜をエッチングすることによって第４の溝を形成し、
前記第２の導電体を充填するステップにおいて、前記第４の溝に第２の導電体を充填し、
前記複数の半導体チップ領域内の半導体素子を保護するガードリングを形成する。
【００１７】
好ましくは、当該半導体装置の製造方法は、前記第１の溝を形成するステップの後、前記第１の導電体を充填するステップの前に、前記第１の溝の内壁に前記第１の導電体とは異なる種類の導電体からなる第１のバリア層を形成するステップをさらに具備し、
前記第２の溝を形成するステップの後、前記第２の導電体を充填するステップの前に、前記第２の溝の内壁に前記第２の導電体とは異なる種類の導電体からなる第２のバリア層を形成するステップをさらに具備する。
【００１８】
好ましくは、前記第１の導電体および前記第２の導電体は、銅である。
【００１９】
好ましくは、前記第１のバリア層および前記第２のバリア層は、タンタル、窒化タンタル、窒化シリコンチタン（ＴｉＳｉＮ）、あるいは、窒化タングステンのうちのいずれかである。
【００２０】
好ましくは、前記第１の溝および前記第２の溝を中空にするステップにおいて、前記第１の導電体、前記第２の導電体、前記第１のバリア層および前記第２のバリア層は、塩酸と過酸化水素水との混合液によりエッチングする。
【００２１】
好ましくは、前記第１の層間絶縁膜の誘電率または前記第２の層間絶縁膜の誘電率は３以下である。
【発明の効果】
【００２２】
本発明に従った半導体装置およびその製造方法は、ダイシングによる層間絶縁膜のクラッキングや膜剥れが素子形成領域に発生することを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。
【００２４】
本発明に係る実施の形態において、半導体ウェハは、ガードリングとスクライブラインとの間の層間絶縁膜内に中空溝を有する。この中空溝は、ダイシングによってスクライブラインを切削したときに生じる層間絶縁膜のクラックや膜剥れが素子形成領域へ伝播することを防止する。
【００２５】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体チップの製造方法の流れを工程順に示すフロー図である。図２から図５は、第１の実施形態に従った半導体チップの製造方法を半導体ウェハの断面で示した断面フロー図である。図２から図５は、半導体ウェハの半導体チップ領域とスクライブラインとの境界部の断面を示している。本実施形態の各ステップについては図１を、本実施形態の各構成要素については図２から図５を参照されたい。
【００２６】
図２を参照して、半導体基板１０の表面領域について説明する。半導体素子（図示せず）は素子形成領域Ｒｂ内に形成される。素子形成領域Ｒｂの周囲には、半導体素子領域を取り囲むようにガードリング形成領域Ｒｃが設けられている。素子形成領域Ｒｂおよびガードリング形成領域Ｒｃは、半導体製造の後工程において半導体チップとなる半導体チップ領域Ｒａに含まれている。半導体チップ領域Ｒａの周囲には、テストパターンなどが形成されたスクライブラインが設けられている。このスクライブラインが形成される領域は、半導体チップを個別化するダイシング工程においてダイヤモンドカッタでダイシングされるので、ダイシング領域Ｒｄともいう。
【００２７】
図１に示したフロー図に従って本実施形態を説明する。まず、トランジスタやダイオードなどの半導体素子が素子形成領域Ｒｂ内に形成される（Ｓ１０）。
【００２８】
次に、多層配線ＭＩを素子形成領域Ｒｂ上に形成する（Ｓ２０）。例えば、ダマシン法またはデュアルダマシン法を繰り返し用いて、多層配線ＭＩを形成することができる。この多層配線ＭＩの形成と同時に、ガードリング形成領域Ｒｃには、多層配線ＭＩに用いられた配線材料と同じ材料によってガードリングＧＬが形成される。さらに、この多層配線ＭＩの形成と同時に、擬似ガードリングＰＧＬが半導体チップ領域Ｒａとダイシング領域Ｒｄとの間に形成される。即ち、擬似ガードリングＰＧＬは、半導体チップ領域Ｒａの外縁近傍に形成される。擬似ガードリングＰＧＬはガードリングＧＬと同じ構成を有する。但し、擬似ガードリングＰＧＬの幅ｄ０（半導体基板１０の表面に対して水平方向の幅）は、ガードリングＧＬの幅ｄ１と異なっていてもよい。
【００２９】
多層配線ＭＩ、ガードリングＧＬおよび擬似ガードリングＰＧＬの形成工程（ステップＳ２０）を詳細に説明する。まず、ＣＶＤ法等を用いて、半導体素子を被覆するように層間絶縁膜１２を半導体基板１０上に堆積する（Ｓ２０−１）。層間絶縁膜１２は、例えば、ＳｉＯＣ、ＭＳＸ（Metyl-polysiloxane）、ＨＳＱ(Hydrogen-silsesquioxane)またはＰＡＥ(Poly (Arylene) ether)などの比誘電率が３以下のｌｏｗ−ｋ材料であることが好ましい。また、層間絶縁膜１２は、ｌｏｗ−ｋ材料の膜密度を減らした材料（いわゆるポーラスｌｏｗ−ｋ材料）であってもよい。
【００３０】
次に、フォトリソグラフィおよびＲＩＥ(Reactive Ion Etching)等を用いて、層間絶縁膜１２を選択的にエッチングする（Ｓ２０−２）。これにより、配線用の溝、ガードリング用の溝および疑似ガードリング用の溝が層間絶縁膜１２にパターニングされる。配線パターンは素子形成領域Ｒｂに形成される。ガードリングのパターンはガードリング形成領域Ｒｃに形成される。疑似ガードリングのパターンは、半導体チップ領域Ｒａとダイシング領域Ｒｄとの間、即ち、半導体チップ領域Ｒａの外縁近傍に形成される。
【００３１】
次に、ＣＶＤ法等を用いて、層間絶縁膜１２の表面にバリアメタル１４を形成する（Ｓ２０−３）。このとき、配線、ガードリングおよび疑似ガードリングのためのそれぞれの溝の底面および側面にもバリアメタル１４が形成される。本実施形態において、バリアメタル１４は、タンタル、窒化タンタル、窒化シリコンチタン（ＴｉＳｉＮ）、あるいは、窒化タングステンのいずれかである。
【００３２】
次に、ＣＶＤ法または電解めっき法等を用いて、層間絶縁膜１２の表面に配線材料１６を堆積する（Ｓ２０−４）。このとき、配線、ガードリングおよび疑似ガードリングのためのそれぞれの溝に配線材料１６が充填される。本実施形態において、配線材料１６は銅から成る。尚、バリアメタル１４は、配線材料１６の銅が半導体素子へ拡散することを防止する役割を果たす。
【００３３】
次に、ＣＭＰなどを用いて、層間絶縁膜１２上のバリアメタル１４および配線材料１６を層間絶縁膜１２の表面が露出するまで研磨する（Ｓ２０−５）。これにより、バリアメタル１４および配線材料１６は、層間絶縁膜１２上から除去され、配線、ガードリングおよび疑似ガードリングのためのそれぞれの溝にのみ残る。このようにダマシン法を用いて多層配線のうち第１層目が形成される。
【００３４】
次に、デュアルダマシン法を用いて、第２層目の配線層を形成する。プラズマＣＶＤ法等を用いて、拡散防止絶縁膜１８を層間絶縁膜１２上に堆積する（Ｓ２０−６）。拡散防止絶縁膜１８は、例えば、ＳｉＮ、ＳｉＣＮまたはＳｉＣ等から成り、配線材料１６を構成する銅の拡散を防止する。
【００３５】
次に、ＣＶＤ法等を用いて、層間絶縁膜２２を拡散防止絶縁膜１８上に堆積する（Ｓ２０−７）。層間絶縁膜２２は、層間絶縁膜１２と同様のｌｏｗ−ｋ材料から成る。
【００３６】
次に、フォトリソグラフィおよびＲＩＥ等を用いて、ＶＩＡホールＶおよびコンタクトホールＣを形成する（Ｓ２０−８）。多層配線ＭＩにおいて、ＶＩＡホールＶは、第１層目の配線材料１６に通じる孔として形成され、コンタクトホールＣは、第２層目の相互接続配線用の溝として形成される。このとき、ガードリングＧＬおよび疑似ガードリングＰＧＬでは、第1層目の層間絶縁膜１２に形成されたパターンと同様のパターンが層間絶縁膜２２に形成される。即ち、ガードリングＧＬおよび疑似ガードリングＰＧＬにおいては、配線材料１６およびバリアメタル１４上の層間絶縁膜２２が除去され、ガードリングＧＬおよび疑似ガードリングＰＧＬ用のそれぞれの溝が配線材料１６およびバリアメタル１４に沿って形成される。
【００３７】
次に、ＣＶＤ法等を用いて、層間絶縁膜２２の表面にバリアメタル２４を形成する（Ｓ２０−９）。これにより、層間絶縁膜２２に形成されたＶＩＡホールＶおよびコンタクトホールＣのそれぞれの内壁にバリアメタル２４が形成される。また、ガードリングＧＬおよび疑似ガードリングＰＧＬ用の溝の内壁にもバリアメタル２４が形成される。バリアメタル２４は、バリアメタル１４と同様の材料から成る。
【００３８】
次に、ＣＶＤ法または電解めっき法等を用いて、層間絶縁膜２２の表面に配線材料２６を堆積する（Ｓ２０−１０）。このとき、ＶＩＡホールＶおよびコンタクトホールＣのそれぞれに配線材料２６が充填される。また、ガードリングＧＬおよび疑似ガードリングＰＧＬ用の溝にも配線材料２６が充填される。配線材料２６の材料は、配線材料１６の材料と同様であり、配線材料２６の作用も配線材料１６のそれと同様である。
【００３９】
次に、ＣＭＰなどを用いて、層間絶縁膜２２上のバリアメタル２４および配線材料２６を層間絶縁膜２２の表面が露出するまで研磨する（Ｓ２０−１１）。これにより、バリアメタル２４および配線材料２６は、層間絶縁膜２２上から除去され、ＶＩＡホールＶ、コンタクトホールＣ内に残る。また、バリアメタル２４および配線材料２６は、ガードリングＧＬおよび疑似ガードリングＰＧＬ用の溝内にも残る。このようにデュアルダマシン法を用いて多層配線のうち第２層目が形成される。
【００４０】
第３層目以降の層間絶縁膜は、第２層目と同様にデュアルダマシン法を用いて形成され得る（Ｓ２０−１２）。層間絶縁膜３２および４２は、層間絶縁膜１２と同様の材料から成る。但し、本実施形態において、層間絶縁膜５２は、それより下層の層間絶縁膜１２、２２、３２および４２を保護するために、ｌｏｗ−ｋ膜を用いることなく、シリコン酸化膜を用いている。バリアメタル３４、４４および５４は、バリアメタル１４と同様の材料から成る。配線材料３６、４６および５６は、配線材料１６と同様の材料から成る。拡散防止絶縁膜２８、３８、４８および５８は、拡散防止絶縁膜１８と同様の材料から成る。
【００４１】
このように、素子形成領域Ｒｂには、多層配線ＭＩが形成される。ガードリング形成領域Ｒｃには、配線材料とバリアメタルとが交互に積層されたガードリングＧＬが形成される。半導体チップ領域Ｒａの外縁近傍には、ガードリングＧＬと同じ構成の疑似ガードリングＰＧＬが形成される。
【００４２】
図３に示すように、多層配線ＭＩ、ガードリングＧＬおよび疑似ガードリングＰＧＬが形成された後、多層配線ＭＩおよびガードリングＧＬの表面をフォトレジスト６０で被覆する（Ｓ３０）。
【００４３】
図４に示すように、次に、フォトレジストをマスクとして用いて、疑似ガードリングＰＧＬの配線材料およびバリアメタルをエッチングする（Ｓ４０）。これにより、多層配線膜の最上層５２の上面から最下層１２の底面まで達する中空溝７０が、半導体基板１０の表面に対して垂直方向に形成される。
【００４４】
このステップＳ４０において、まず、拡散防止絶縁膜５８がエッチングされる。次に、配線材料１６、２６、３６、４６および５６（以下、配線材料１６〜５６という）並びにバリアメタル１４、２４、３４、４４および５４（以下、バリアメタル１４〜５４という）を交互にエッチングする。
【００４５】
本実施形態において、配線材料１６〜５６は銅から成る。よって、配線材料１６〜５６は塩酸と過酸化水素水との混合液を用いてエッチングすることができる。但し、層間絶縁膜１２、２２、３２、４２および５２（以下、層間絶縁膜１２〜５２という）をエッチングすることなく、銅をエッチングすることができる薬液であれば、塩酸と過酸化水素水との混合液以外の薬液を用いてもよい。
【００４６】
バリアメタル１４〜５４がタンタルから成る場合には、ＣＦ４をエッチングガスとして用いて、ＣＤＥ(Chemical Dry Etching)法によりドライエッチングする。あるいは、バリアメタル１４〜５４はフッ化水素溶液を用いてウエットエッチングしてもよい。但し、フッ化水素溶液は、シリコン酸化膜をもエッチングする。よって、層間絶縁膜１２〜５２のいずれかがシリコン酸化膜から成る場合には、ガードリングＧＬと疑似ガードリングＰＧＬとの間隔を充分に大きくしなければならない。バリアメタル１４〜５４をエッチングしている間に層間絶縁膜がエッチングされても、フッ化水素溶液がガードリングＧＬへ達することを防止する必要があるからである。
【００４７】
疑似ガードリングＰＧＬにおいて、銅から成る配線材料１６〜５６およびタンタルから成るバリアメタル１４〜５４は交互に積層されている。よって、配線材料１６〜５６およびバリアメタル１４〜５４を除去するためには、塩酸と過酸化水素水との混合液を用いたエッチングおよびＣＤＥを交互に実行するか、あるいは、塩酸と過酸化水素水との混合液を用いたエッチングおよびフッ化水素溶液を用いたエッチングを交互に実行する必要がある。
【００４８】
しかし、ステップＳ４０において、ＲＩＥによって配線材料１６〜５６およびバリアメタル１４〜５４を同時にエッチングしてもよい。この場合、Ｃｌ２とＢＣｌ３をエッチングガスとする高温ＲＩＥを用いる。これにより、疑似ガードリングＰＧＬの配線材料１６〜５６およびバリアメタル１４〜５４を同時に除去することができる。
【００４９】
バリアメタル１４〜５４は窒化タンタルであってもよい。この場合も、バリアメタル１４〜５４がタンタルから成る場合と同様のエッチング法を用いて、疑似ガードリングＰＧＬの配線材料１６〜５６およびバリアメタル１４〜５４を除去することができる。
【００５０】
バリアメタル１４〜５４のうちいずれかがタンタルであり、それ以外のバリアメタル１４〜５４が窒化タンタルであってもよい。この場合も、バリアメタル１４〜５４がタンタルから成る場合と同様のエッチング法を用いて、疑似ガードリングＰＧＬの配線材料１６〜５６およびバリアメタル１４〜５４を除去することができる。
【００５１】
バリアメタル１４〜５４が窒化シリコンチタン（ＴｉＳｉＮ）から成る場合、配線材料１６〜５６およびバリアメタル１４〜５４を塩酸と過酸化水素水との混合液によって同時に除去することができる。窒化シリコンチタンは、銅と同様に塩酸と過酸化水素水との混合液によってエッチングされ得るからである。一般に、銅は、ＲＩＥなどのドライエッチングをすることが困難であり、一方、塩酸と過酸化水素水の混合液により簡単かつ高速にウェットエッチングすることができる。従って、バリアメタル１４〜５４が窒化シリコンチタンから成る場合、配線材料１６〜５６およびバリアメタル１４〜５４を塩酸と過酸化水素水の混合液を用いた単一のエッチング工程で高速に除去することができる。
【００５２】
バリアメタル１４〜５４が窒化タングステン（ＷＮ）から成る場合も、バリアメタル１４〜５４が窒化シリコンチタンから成る場合と同様のエッチング法を用いて、疑似ガードリングＰＧＬの配線材料１６〜５６およびバリアメタル１４〜５４を除去することができる。
【００５３】
このように、配線材料１６〜５６およびバリアメタル１４〜５４は、バリアメタル１４〜５４がタンタルや窒化タンタルから成る場合よりも、それが窒化シリコンチタンや窒化タングステンから成る場合のほうが少ない工程で短時間に除去され得る。
【００５４】
このように、工程数および処理時間の観点から、バリアメタル１４〜５４は、タンタルや窒化タンタルよりも、窒化シリコンチタンや窒化タングステンから形成されているほうが好ましい。
【００５５】
図５に示すように、次に、ダイシング領域Ｒｄをダイヤモンドカッタ８０で切削する（Ｓ５０）。このダイシング工程の後、半導体チップは個別化される。
【００５６】
中空溝７０が、半導体基板１０上の多層配線構造において、半導体チップ領域Ｒａとダイシング領域Ｒｄとを分離している。従って、もし、ステップＳ５０においてダイシング領域Ｒｄの多層配線構造にクラックや膜剥れが発生したとしても、このクラックや膜剥れが半導体チップ領域Ｒａの多層配線構造へ伝播することがない。その結果、半導体チップの信頼性を向上させることができる。
【００５７】
本実施形態において、中空溝７０の幅ｄは、特に限定する必要はない。この効果を達成するために、中空溝７０は、半導体チップ領域Ｒａの多層配線構造とダイシング領域Ｒｄの多層配線構造とを分離すれば足りるからである。
【００５８】
ここで、層間絶縁膜１４〜５２の比誘電率について検討する。シリコン酸化膜の比誘電率は、ｋ＝３．５〜４．３である。これにフッ素をドーピングさせたフッ素ドープＳｉＯ２（ＦＳＧ）の比誘電率は、ｋ＝３．４〜３．８である。層間絶縁膜１４〜５２にＳｉＯ２やＦＳＧを採用した場合には、上述のクラックや膜剥れの問題は生じていなかった。しかし、層間絶縁膜１４〜５２にＳｉＯＣ、ＭＳＸ、ＨＳＱまたはＰＡＥなどのｌｏｗ−ｋ材料を採用したときに、上述のクラックや膜剥れの問題が生じた。ＳｉＯＣ、ＭＳＸ、ＨＳＱまたはＰＡＥの比誘電率は、ｋ＝２．６〜３．０である。即ち、比誘電率ｋが３．０以下であるｌｏｗ−ｋ材料を層間絶縁膜１２〜５２に採用した場合に、本実施形態の効果が発揮され得る。
【００５９】
また、いわゆる、ポーラスｌｏｗ−ｋ材料は、そのｌｏｗ−ｋ材料よりもさらに比誘電率が低い。よって、ポーラスｌｏｗ−ｋ材料を層間絶縁膜１２〜５２に採用した場合、多層配線構造のＲＣ遅延がより低減される。しかし、ポーラスｌｏｗ−ｋ材料は膜密度が低いため、その機械的強度は、通常のｌｏｗ−ｋ材料よりもさらに弱い。よって、ポーラスｌｏｗ−ｋ材料を層間絶縁膜１４〜５２に採用した場合には、本実施形態の効果はより効果的に発揮され得る。
【００６０】
層間絶縁膜１２〜４２は、異なる種類のｌｏｗ−ｋ材料から形成されていてもよい。例えば、層間絶縁膜１２がＳｉＯＣであり、層間絶縁膜２２〜４２がＰＡＥであってもよい。また、層間絶縁膜２２〜４２のそれぞれの下層部（ＶＩＡ層）がＳｉＯＣであり、その上層部（配線層）がＰＡＥであってもよい。
【００６１】
本実施形態において、層間絶縁膜１２〜４２は、いずれもｌｏｗ−ｋ材料であるが、これらのうち少なくとも一層がｌｏｗ−ｋ材料であれば、本実施形態の効果は発揮され得る。
【００６２】
本実施形態では、ガードリングＧＬは、２本形成されたが、１本または３本以上であってもよい。疑似ガードリングＧＬは、１本だけ形成されたが、２本以上であってもよい。
【００６３】
図６は、第1の実施形態による製造方法によって製造された半導体チップ１００の部分的断面図である。半導体チップ１００は、半導体基板１０と、半導体基板１０の表面に形成された半導体素子（図示せず）と、半導体素子を被覆するように半導体基板１０上に堆積された複数の層間絶縁膜１２〜５２を備えている。
【００６４】
層間絶縁膜１２〜５２は、半導体基板１０の外縁に半導体基板１０の表面に対して垂直方向に形成された中空溝７０を備えている。中空溝７０は、層間絶縁膜１２〜５２のうち最上層５２の上面から最下層１２の底面まで形成さている。
【００６５】
中空溝７０は、半導体基板１０の外周の少なくとも一部に残存していればよい。これは、層間絶縁膜１２〜５２のうち中空溝７０より外側のダイシング領域Ｒｄに含まれる部分がステップＳ５０のダイシング工程の影響で吹き飛ばされてしまう可能性があるからである。
【００６６】
ガードリングＧＬは、素子形成領域Ｒｂの外側を取り囲むように形成され、中空溝７０よりも半導体基板１０の中心側に在る層間絶縁膜１２〜５２に設けられている。ガードリングＧＬは、水分が素子形成領域Ｒｂの層間絶縁膜１２〜５２へ浸入することを防止する。
【００６７】
上述の通り、第１の実施形態によって製造された半導体チップ１００において、中空溝７０が、ステップＳ５０においてダイシング領域Ｒｄに発生したクラックや膜剥れを半導体チップ領域Ｒａへ伝播させない。その結果、半導体チップ１００は従来の半導体チップよりも信頼性において高い。
【００６８】
（第２の実施形態）
図７から図１０は、本発明に係る第２の実施形態に従った半導体チップの製造方法を半導体ウェハの断面で示した断面フロー図である。本実施形態による半導体チップの製造方法のフロー図は、図１と同様であるので省略する。
【００６９】
図７に示すように、疑似ガードリングＰＧＬにおいて、コンタクトホール形成層の幅ｄ３とＶＩＡホール形成層の幅ｄ４とが互いに異なる。このような点で、第２の実施形態は、第１の実施形態と異なる。本実施形態のその他の構成は、第１の実施形態の構成と同様である。
【００７０】
疑似ガードリングＰＧＬをこのように形成するためには、ステップＳ２０−８において、素子形成領域ＲｂにおけるコンタクトホールＣおよびＶＩＡホールＶと同様に、疑似ガードリングＰＧＬにおける幅ｄ３および幅ｄ４を形成すればよい。
【００７１】
図８に示すように、次に、フォトレジスト６０を形成する（図１のステップＳ３０参照）。
【００７２】
図９に示すように、次に、疑似ガードリングＰＧＬの配線材料１６〜５６およびバリアメタル１４〜５４をエッチングする（図１のステップＳ４０参照）。これにより、中空溝７１が形成される。中空溝７１は、第１の実施形態における中空溝７０と異なり、その側壁に凹凸を有する。
【００７３】
図１０に示すように、次に、ダイシング領域Ｒｄをダイヤモンドカッタ８０で切削する（図１のステップＳ５０参照）。このとき、中空溝７１は、第１の実施形態における中空溝７０と同様の効果を有する。
【００７４】
第１の実施形態において、中空溝７０は、このダイシング工程の後、半導体基板１０の外周の少なくとも一部に残存している必要がある。しかし、第２の実施形態によれば、中空溝７１は、このダイシング工程の後、半導体基板１０の外周に全く残存していなくてもよい。即ち、層間絶縁膜１２〜５２のうち中空溝７１より外側のダイシング領域Ｒｄに含まれる部分の全てがステップＳ５０のダイシング工程の影響で吹き飛ばされてしまってもよい。この理由は、図１１を参照して説明される。
【００７５】
図１１は、本発明に係る第２の実施形態に従った半導体チップ２００の部分的断面である。半導体チップ２００は、多層配線構造の外縁において、凹凸のある側面を有する点で半導体チップ１００と異なる。半導体チップ２００のその他の構成は、半導体チップ１００の構成と同様である。尚、ガードリングＧＬは、素子形成領域Ｒｂの外側を取り囲むように形成され、半導体基板１０の外縁よりも半導体基板１０の中心側に在る層間絶縁膜１２〜５２に設けられている。
【００７６】
半導体チップ２００は、半導体基板１０の外縁における側面が層間絶縁膜ごとに半導体基板１０の表面に対して水平方向へ突出または窪んでいる。もし、層間絶縁膜１２〜５２のうち中空溝７１より外側の部分の全てがダイシング工程で吹き飛ばされてしまったとしても、中空溝７１が形成されていたことがわかる。
【００７７】
勿論、ダイシング工程後、層間絶縁膜１２〜５２のうち中空溝７１より外側の部分の一部または全部が残存していてもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明に係る第１の実施形態に従った半導体チップの製造方法の流れを工程順に示すフロー図。
【図２】第１の実施形態に従った半導体チップの製造方法を半導体ウェハの断面で示した断面フロー図。
【図３】図２に続く断面フロー図。
【図４】図３に続く断面フロー図。
【図５】図４に続く断面フロー図。
【図６】第１の実施形態によって製造された半導体チップ１００の部分的断面図。
【図７】第２の実施形態に従った半導体チップの製造方法を半導体ウェハの断面で示した断面フロー図。
【図８】図７に続く断面フロー図。
【図９】図８に続く断面フロー図。
【図１０】図９に続く断面フロー図。
【図１１】本発明に係る第２の実施形態に従った半導体チップ２００の部分的断面。
【図１２】従来の半導体チップの製造方法を示す図。
【符号の説明】
【００７９】
１００、２００  半導体チップ
１０  半導体基板
１２、２２、３２、４２、５２  層間絶縁膜
１６、２６、３６、４６、５６  配線材料
１４、２４、３４、４４、５４  バリアメタル
２８、３８、４８、５８…拡散防止絶縁膜
６０  フォトレジスト
７０  中空溝
８０  ダイヤモンドカッタ
ＧＬ  ガードリング
ＰＧＬ  疑似ガードリング
ＭＩ  多層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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