(57)【要約】  【課題】電源電圧が変動したとしても、半導体装置におけるコレクタベース間の帰還容量が変動しないようにする。  【解決手段】半導体装置は、低抵抗なＮ型半導体基板１０１と、該Ｎ型半導体基板１０１の上に形成され、Ｎ型で且つ半導体基板１０１よりも抵抗が高いコレクタ層１０２と、該コレクタ層１０２と接合面を持つＰ型の真性ベース領域１０４と、該真性ベース領域１０４と接合面を持つＮ型のエミッタ領域１０５とを有している、真性ベース領域１０４はその周囲をコレクタ層１０２からＮ型半導体基板１０１にまで達する絶縁トレンチ１０３により覆われている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上に形成され、第１導電型で且つ前記半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層と、
前記コレクタ層と接合面を持つ第２導電型の第２の半導体からなる真性ベース領域と、
前記真性ベース領域と接合面を持つ第１導電型の第３の半導体からなるエミッタ領域とを備え、
前記真性ベース領域はその周囲を前記コレクタ層から前記半導体基板にまで達する絶縁領域により覆われていることを特徴とする半導体装置。
【請求項２】
前記真性ベース領域は複数の領域に区画されており、前記絶縁領域は前記複数の領域ごとに形成され、前記各領域の下部は、区画された前記領域ごとに前記半導体基板にまで達するように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板の上に形成され、第１導電型で且つ前記半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層と、
前記コレクタ層と接合面を持つ第２導電型の第２の半導体からなり、複数に区画された真性ベース領域と、
区画された前記各真性ベース領域とそれぞれ接合面を持つ第１導電型の第３の半導体からなる複数のエミッタ領域とを備え、
前記複数の真性ベース領域は、その外側の周囲を前記コレクタ層から前記半導体基板にまで達する絶縁領域により覆われていることを特徴とする半導体装置。
【請求項４】
前記半導体基板の比抵抗は１×１０-2Ωｃｍ以下であり、前記コレクタ層は比抵抗が０．５Ωｃｍ以上であり且つ厚さが０．４μｍ以上であることを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
前記真性ベース領域は、前記コレクタ層の上にエピタキシャル成長することによって形成されていることを特徴とする請求項１又は３に記載の半導体装置。
【請求項６】
第１導電型の半導体基板の上に、第１導電型で且つ前記半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層をエピタキシャル成長により形成する工程（ａ）と、
前記コレクタ層に真性領域を囲む絶縁領域を形成する工程（ｂ）と、
前記コレクタ層の前記真性領域の上に、第２導電型の第２の半導体からなる真性ベース領域を形成する工程（ｃ）と、
前記真性ベース領域の上に、第１導電型の第３の半導体からなるエミッタ領域を形成する工程（ｄ）とを備え、
前記工程（ｂ）において、前記絶縁領域は前記真性ベース領域の周囲を前記コレクタ層から前記半導体基板にまで達するように形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｂ）において、前記絶縁領域は前記コレクタ層の上面に複数形成し、
前記複数の絶縁領域を形成する前記工程（ｂ）は、それぞれの底部が前記コレクタ層の上部に位置する複数の第１の絶縁領域を形成する工程と、前記複数の第１の絶縁領域のうち、前記真性ベース領域の外側に位置する第１の絶縁領域を貫通し且つ前記コレクタ層から前記半導体基板にまで達する第２の絶縁領域を形成する工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）において、前記真性ベース領域はエピタキシャル成長により前記コレクタ層の上に形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタに関し、特に基板自体を電極とするバイポーラトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスは、１つの半導体基板上に多くの能動素子を集積することが可能である。しかしながら、携帯電話用の高周波デバイスにおいては、高性能で且つ電気的特性のばらつきが小さいデバイスが求められるため、単体のバイポーラトランジスタのような個別の半導体素子が多く用いられている。特に、電源電圧が３Ｖで且つ５Ｖ以上の耐圧を要求されるＶＣＯ（電圧制御型発振器）デバイスにおいては個別の半導体素子が主に用いられている。
【０００３】
バイポーラトランジスタ及び該バイポーラトランジスタを含む半導体装置は、特許文献１及び特許文献２等にその構成と製造方法とが開示されている。
【０００４】
以下、携帯電話機に用いられるＶＣＯデバイス等であって、５Ｖ以上の耐圧を要求される従来のＮＰＮ型高周波バイポーラトランジスタについて説明する。５Ｖ以上の耐圧を確保するには、一般に、低抵抗のコレクタ電極となる基板上には高抵抗のエピタキシャル層が形成され、この高抵抗のエピタキシャル層の厚さは０．４μｍ以上が必要である。
【０００５】
具体的には、比抵抗が例えば０.０１Ωｃｍ以下のシリコン単結晶からなり、コレクタ電極となるＮ型の半導体基板と、該半導体基板の上に形成され、厚さが０.４μｍ〜２．０μｍで比抵抗が例えば０.５Ωｃｍ〜５.０ΩｃｍのＮ- 型エピタキシャル層からなるコレクタ層と、該コレクタ層の上部に選択的に形成された真性ベース領域と、該真性ベース領域の上部に選択的に形成されたエミッタ領域とから構成されている。
【０００６】
さらに、エミッタ領域の上にはポリシリコンからなるエミッタ電極が形成され、真性ベース領域の上には外部ベース電極が形成されている。
【０００７】
外部ベース電極の下側には、コレクタ層と外部ベース引出電極とを電気的に絶縁し且つ両者の間の静電容量を減少させるための厚さが６００ｎｍのフィールド絶縁膜が形成されている。
【０００８】
高周波信号処理用のＮＰＮトランジスタにおいては、コレクタベース間の帰還容量に起因する負帰還によって、遮断周波数（ｆT ）が低下する等の高周波特性が劣化するという問題がある。帰還容量は、コレクタベース間のＰＮ接合による接合容量と絶縁膜を介した配線間容量との和からなる。接合容量を減少させるには、微細化により接合面積を減らすことが有効であり、また、配線間容量を減少させるには、絶縁膜の膜厚を大きくすることが有効である。
【０００９】
このため、例えば特許文献１に記載されているように、エミッタ領域及びベース領域の微細化を図りながら、ＬＯＣＯＳ等からなるフィールド酸化膜を外部ベース引出電極の直下に形成することにより帰還容量の低減を図ろうとしている。
【特許文献１】特開平０３−２３５３３４号公報
【特許文献２】特開平０３−１１０８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の半導体装置は、電源電圧、すなわちコレクタ電圧が高くなると、コレクタ層において空乏層が横方向（基板面に平行な方向）に拡がる。このため、図１１に示すように、電源電圧の上昇と共に接合容量が徐々に低下して、帰還容量も低下する。帰還容量が低下すると、バイポーラトランジスタのインピーダンスが変化するため、インピーダンスが変化するトランジスタを組み込んだデバイスを用いると、遮断周波数等の高周波特性が劣化するという問題がある。
【００１１】
本発明は、前記従来の問題を解決し、電源電圧が変動したとしても、半導体装置におけるコレクタベース間の帰還容量が変動しないようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、低抵抗の半導体基板をコレクタ電極に用い、該半導体基板の上に形成されたコレクタ層及び真性ベース領域を有する半導体装置を、コレクタ層と接合面を持つ真性ベース領域の周囲をコレクタ層から半導体基板にまで達するように絶縁する構成とする。
【００１３】
なお、特許文献２等には、寄生容量の低減を目的として、半導体基板自体に絶縁領域が形成されたＳＯＩ（silicon on insulator）基板を用いたバイポーラトランジスタが記載されており、本発明と同様に帰還容量の変動を抑えることが可能である。しかしながら、ＳＯＩ基板は、通常のシリコン基板とは異なり特殊な基板であるためコストが高くなり、実用的なバイポーラトランジスタの製造には不適である。
【００１４】
具体的に、本発明に係る第１のバイポーラトランジスタは、第１導電型の半導体基板と、半導体基板の上に形成され、第１導電型で且つ半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層と、コレクタ層と接合面を持つ第２導電型の第２の半導体からなる真性ベース領域と、真性ベース領域と接合面を持つ第１導電型の第３の半導体からなるエミッタ領域とを備え、真性ベース領域はその周囲をコレクタ層から半導体基板にまで達する絶縁領域により覆われていることを特徴とする。
【００１５】
第１の半導体装置によると、コレクタ層と接合面を持つ真性ベース領域はその周囲をコレクタ層から半導体基板にまで達する絶縁領域により覆われているため、コレクタ層において空乏層が横方向に拡がらなくなる。このため、コレクタベース間の接合容量が変化しなくなるので、電源電圧（コレクタ電圧）が変動したとしても、空乏層の幅が変化せず、従って、帰還容量が安定して高周波特性が劣化しない半導体装置を容易に得ることができる。また、帰還容量自体の絶対値も従来の半導体装置と比べて小さくすることができる。
【００１６】
第１の半導体装置において、真性ベース領域は複数の領域に区画されており、絶縁領域は複数の領域ごとに形成され、各領域の下部は、区画された前記領域ごとに半導体基板にまで達するように形成されていることが好ましい。
【００１７】
このようにすると、微細化しながら耐圧特性を向上することができ、しかも、複数の領域に区画された絶縁領域の下部は各領域ごとに半導体基板にまで達するように形成されているため、帰還容量の絶対値をより一層小さくすることができる。
【００１８】
本発明に係る第２の半導体装置は、第１導電型の半導体基板と、半導体基板の上に形成され、第１導電型で且つ半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層と、コレクタ層と接合面を持つ第２導電型の第２の半導体からなり、複数に区画された真性ベース領域と、区画された各真性ベース領域とそれぞれ接合面を持つ第１導電型の第３の半導体からなる複数のエミッタ領域とを備え、複数の真性ベース領域は、その外側の周囲をコレクタ層から半導体基板にまで達する絶縁領域により覆われていることを特徴とする。
【００１９】
第２の半導体装置によると、コレクタ層と接合面を持つ複数の真性ベース領域は、その外側の周囲をコレクタ層から半導体基板にまで達する絶縁領域により覆われているため、コレクタ層において空乏層が横方向に拡がらなくなる。このため、コレクタベース間の接合容量が変化しなくなるので、電源電圧（コレクタ電圧）が変動したとしても、空乏層の幅が変化せず、従って、帰還容量が安定して高周波特性が劣化しない半導体装置を容易に得ることができる。その上、真性ベース領域がコレクタ層において複数の領域に区画されていても、複数の真性ベース領域の外側のみが絶縁領域により覆われているため、該絶縁領域を、内壁面を酸化した後にポリシリコンを埋め込んだ絶縁トレンチ構造を用いることができる。その結果、コレクタ層が比較的に厚い場合であっても、帰還容量の変化が小さい素子を実現できる。
【００２０】
第１又は第２の半導体装置において、半導体基板の比抵抗は１×１０-2Ωｃｍ以下であり、コレクタ層は比抵抗が０．５Ωｃｍ以上であり且つ厚さが０．４μｍ以上であることが好ましい。
【００２１】
また、第１又は第２の半導体装置において、真性ベース領域は、コレクタ層の上にエピタキシャル成長することによって形成されていることが好ましい。
【００２２】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上に、第１導電型で且つ半導体基板よりも抵抗が高い第１の半導体からなるコレクタ層をエピタキシャル成長により形成する工程（ａ）と、コレクタ層に真性領域を囲む絶縁領域を形成する工程（ｂ）と、コレクタ層の真性領域の上に、第２導電型の第２の半導体からなる真性ベース領域を形成する工程（ｃ）と、真性ベース領域の上に、第１導電型の第３の半導体からなるエミッタ領域を形成する工程（ｄ）とを備え、工程（ｂ）において、絶縁領域は真性ベース領域の周囲をコレクタ層から半導体基板にまで達するように形成することを特徴とする。
【００２３】
本発明の半導体装置の製造方法によると、絶縁領域として真性ベース領域の周囲をコレクタ層から半導体基板にまで達するように形成するため、コレクタ層において空乏層が横方向に拡がらなくなる。このため、コレクタベース間の接合容量が変化しなくなるので、電源電圧（コレクタ電圧）が変動したとしても、空乏層の幅が変化せず、従って、帰還容量が安定して高周波特性が劣化しない半導体装置を容易に得ることができる。また、帰還容量自体の絶対値も従来の半導体装置と比べて小さくすることができる。
【００２４】
本発明の半導体装置の製造方法は、工程（ｂ）において、絶縁領域はコレクタ層の上面に複数形成し、複数の絶縁領域を形成する工程（ｂ）は、それぞれの底部がコレクタ層の上部に位置する複数の第１の絶縁領域を形成する工程と、複数の第１の絶縁領域のうち、真性ベース領域の外側に位置する第１の絶縁領域を貫通し且つコレクタ層から半導体基板にまで達する第２の絶縁領域を形成する工程とを含むことが好ましい。このようにすると、本発明の第２の半導体装置を得ることができる。
【００２５】
また、本発明の半導体装置の製造方法は、工程（ｃ）において、真性ベース領域はエピタキシャル成長によりコレクタ層の上に形成することが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、真性ベース領域の周囲をコレクタ層から半導体基板にまで達する絶縁領域により覆うため、コレクタ層において空乏層が横方向に拡がらず、コレクタベース間の接合容量が変化しなくなるので、コレクタ電圧が変動したとしても、空乏層の幅が変化することがなく、帰還容量が安定し且つその絶対値が小さい半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２８】
図１は本発明の第１の実施形態に係る半導体装置であって、バイポーラトランジスタの断面構成を示している。
【００２９】
図１に示すように、比抵抗が例えば０．０１Ωｃｍ以下のシリコン単結晶からなる支持基板としての低抵抗のＮ型半導体基板１０１の上に、厚さが０．４μｍ〜２．０μｍで比抵抗が比較的に高抵抗例えば０．５Ωｃｍ〜５．０Ωｃｍのシリコンがエピタキシャル成長したＮ型のコレクタ層（高抵抗コレクタ層）１０２が形成されている。
【００３０】
コレクタ層１０２には、該コレクタ層１０２を複数の真性領域に区画し、それぞれ幅が約０．８μｍの複数の絶縁トレンチ１０３が形成されている。コレクタ層１０２における絶縁トレンチ１０３に囲まれた各領域の上部には、比抵抗が例えば０．１Ωｃｍ〜０．００１ΩｃｍでＰ型の複数の真性ベース領域１０４が形成され、各真性ベース領域１０４の中央部にはエミッタ領域１０５がそれぞれ形成されている。各エミッタ領域１０５の上には、ポリシリコンからなるエミッタ電極１０６が形成されている。
【００３１】
コレクタ層１０２における各真性ベース領域１０４の側部上及びそれと隣接する絶縁トレンチ１０３上には、ポリシリコンからなる外部ベース電極１０７が形成されている。
【００３２】
また、コレクタ層１０２の上には、エミッタ電極１０６及び外部ベース電極１０７を含む全面にわたって、例えば酸化シリコンからなる保護絶縁膜１０８が形成されている。
【００３３】
保護絶縁膜１０８には、各外部ベース電極１０７及び各エミッタ電極１０６をそれぞれ露出する少なくとも１つずつのコンタクトホール１０８ａが形成されており、形成された各コンタクトホール１０８ａには、各外部ベース電極１０７と電気的に接続されるベース配線１０９及び各エミッタ電極１０６と電気的に接続されるエミッタ配線１１０がそれぞれ形成されている。
【００３４】
第１の実施形態の特徴として、コレクタ電極となる低抵抗のＮ型半導体基板１０１と、該Ｎ型半導体基板１０１上にエピタキシャル成長したＮ型で高抵抗のコレクタ層１０２と、外部ベース電極１０７とを電気的に絶縁する絶縁トレンチ１０３は、コレクタ層１０２を貫通しその下端部がＮ型半導体基板１０１にまで達するように形成されている。このため、コレクタ電極（Ｎ型半導体基板１０１）と外部ベース電極１０７との間の静電容量が減少すると共に、コレクタ層１０２における空乏層の横方向（基板の主面に平行な方向）の拡がりを防止することができる。これにより、コレクタベース間の接合容量が変化しなくなるので、電源電圧（コレクタ電圧）が変動したとしても、空乏層の幅が変化することがない。従って、帰還容量が安定して高周波特性が劣化しない半導体装置を低コストで実現することができる。また、帰還容量自体の絶対値も従来の半導体装置と比べて小さくすることができる。
【００３５】
図２に第１の実施形態の半導体装置における帰還容量の電源電圧依存性を示す。図２に示すように、図１１に示した従来の半導体装置における帰還容量の電源電圧依存性と比べて、帰還容量の低下が小さいことが分かる。従って、第１の実施形態においては、半導体装置のインピーダンスも大きく変化することがないので、高周波特性の劣化を防止することができる。
【００３６】
なお、コレクタベース間の耐圧を５Ｖ以上とするためには、高抵抗のコレクタ層１０２の厚さを０．４μｍ以上に設定する必要がある。
【００３７】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００３８】
図３は本発明の第１の実施形態の一変形例に係る半導体装置の断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００３９】
図３に示すように、本変形例においては、真性ベース領域２０４をコレクタ層１０２の上に選択的にエピタキシャル成長することにより形成している。
【００４０】
以下、前記のように構成された本変形例に係る半導体装置の製造方法について図４（ａ）〜図４（ｅ）及び図５（ａ）〜図５（ｄ）を参照しながら説明する。
【００４１】
まず、図４（ａ）に示すように、砒素（Ａｓ）がドープされて比抵抗が約０．０１Ωｃｍであるシリコン（Ｓｉ）の単結晶からなるＮ型半導体基板１０１の上に、例えば化学的気相堆積（ＣＶＤ）法により、厚さが約０．４μｍで比抵抗が１Ωｃｍとなるように燐（Ｐ）をドープされたＮ型シリコンからなるコレクタ層１０２をエピタキシャル成長する。
【００４２】
次に、図４（ｂ）に示すように、リソグラフィ法により、コレクタ層１０２における絶縁トレンチ形成領域に開口部を持つレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、塩素を主成分とするエッチングガスを用いたドライエッチングを行なって、深さが約０．４５μｍでＮ型半導体基板１０１にまで達する複数のトレンチを形成する。続いて、形成した各トレンチの底面及び側面を１０ｎｍの厚さに熱酸化する。その後、ＣＶＤ法により、コレクタ層１０２の上に、厚さが０．８μｍの酸化シリコンを堆積して各トレンチを埋め込む。続いて、コレクタ層１０２の上に堆積した不要な酸化シリコンを化学機械研磨（ＣＭＰ）法による平坦化により除去して、コレクタ層１０２に複数の絶縁トレンチ１０３を形成する。
【００４３】
次に、図４（ｃ）に示すように、コレクタ層１０２における真性ベース領域形成部分の表面酸化膜を除去した後、該真性ベース領域形成部分の上に、硼素（Ｂ）をドープする選択的なエピタキシャル成長を行なって、Ｐ型の真性ベース領域２０４を形成する。
【００４４】
次に、図４（ｄ）に示すように、ＣＶＤ法により、酸化シリコンからなる第１の下地絶縁膜２１０を成膜した後、リソグラフィ法及びエッチング法により、成膜した第１の下地絶縁膜２１０における真性ベース領域２０４の両側部分を選択的にエッチングして除去する。
【００４５】
次に、図４（ｅ）に示すように、ＣＶＤ法により、第１の下地絶縁膜２１０及び真性ベース領域２０４の上に全面にわたって外部ベース電極形成用のポリシリコン膜を成長し、成長したポリシリコン膜に硼素（Ｂ）をイオン注入し、その後、注入した硼素イオンを熱拡散する。続いて、リソグラフィ法及びドライエッチング法により、熱処理されたポリシリコン膜に対して選択的にエッチングを行なって、Ｐ型のポリシリコン膜から複数の外部ベース電極１０７をパターニングする。
【００４６】
次に、図５（ａ）に示すように、ＣＶＤ法により、第１の下地絶縁膜２１０及び外部ベース電極１０７の上に、酸化シリコンからなる第２の下地絶縁膜２１１を成長する。続いて、リソグラフィ法及びエッチング法により、成長した第２の下地絶縁膜２１１における真性ベース領域２０４の中央の上側部分を除去して真性ベース領域２０４を露出する。
【００４７】
次に、図５（ｂ）に示すように、ＣＶＤ法により、第２の下地絶縁膜２１１及び真性ベース領域２０４の上に全面にわたってエミッタ電極形成用の燐（Ｐ）をドープしたＮ型のポリシリコン膜を成長する。続いて、急速熱処理（ＲＴＡ）等の熱処理により、ドープされた燐イオンを真性ベース領域２０４に拡散することにより、該真性ベース領域２０４の上部にエミッタ領域１０５を形成する。その後、リソグラフィ法及びドライエッチング法により、ポリシリコン膜に対して選択的にエッチングを行なって、Ｎ型のポリシリコン膜から各エミッタ電極１０６をパターニングする。
【００４８】
次に、図５（ｃ）に示すように、ＣＶＤ法により、第２の下地絶縁膜２１１及び各エミッタ電極１０６を覆うように、保護絶縁膜１０８を堆積する。
【００４９】
次に、図５（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、保護絶縁膜１０８に対して、各外部ベース電極１０７及び各エミッタ電極１０６をそれぞれ露出する複数のコンタクトホール１０８ａを形成する。続いて、蒸着法等により、保護絶縁膜１０８の上に金属からなる配線層を各コンタクトホール１０８ａが充填されるように形成する。その後、配線層を選択的にエッチングすることにより、外部ベース電極１０７と接続されるベース配線１０９及びエミッタ電極１０６と接続されるエミッタ配線１１０をそれぞれパターニングして形成する。
【００５０】
なお、真性ベース領域２０４をエピタキシャル成長法により形成する代わりに、コレクタ層１０２の上部にイオン注入法により形成すると、第１の実施形態に係る半導体装置を得ることができる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５２】
図６は本発明の第２の実施形態に係る半導体装置であって、バイポーラトランジスタの断面構成を示している。
【００５３】
図６に示すように、比抵抗が例えば０．０１Ωｃｍ以下のシリコン単結晶からなる支持基板としての低抵抗のＮ型半導体基板３０１の上に、厚さが０．４μｍ〜２．０μｍで比抵抗が比較的に高抵抗の例えば０．５Ωｃｍ〜５．０Ωｃｍのシリコンがエピタキシャル成長したＮ型のコレクタ層（高抵抗コレクタ層）３０２が形成されている。
【００５４】
コレクタ層３０２の上部には、該コレクタ層３０２を複数の真性領域に区画し、それぞれ幅が約０．８μｍで厚さが０．０４μｍ〜０.４μｍの複数の絶縁酸化膜３０３が形成されている。コレクタ層３０２における絶縁酸化膜３０３に囲まれた各領域の上部には、比抵抗が例えば０．１Ωｃｍ〜０．０１ΩｃｍでＰ型の複数の真性ベース領域３０４が形成され、各真性ベース領域３０４の中央部にはエミッタ領域３０５がそれぞれ形成されている。各エミッタ領域３０５の上には、ポリシリコンからなるエミッタ電極３０６が形成されている。
【００５５】
コレクタ層３０２における各真性ベース領域３０４の側部上及びそれと隣接する絶縁酸化膜３０３上には、ポリシリコンからなる外部ベース電極３０７が形成されている。
【００５６】
また、コレクタ層３０２の上には、エミッタ電極３０６及び外部ベース電極３０７を含む全面にわたって、例えば酸化シリコンからなる保護絶縁膜３０８が形成されている。
【００５７】
保護絶縁膜３０８には、各外部ベース電極３０７及び各エミッタ電極３０６をそれぞれ露出する少なくとも１つずつのコンタクトホール３０８ａが形成されており、形成された各コンタクトホール３０８ａには、各外部ベース電極３０７と電気的に接続されるベース配線３０９及び各エミッタ電極３０６と電気的に接続されるエミッタ配線３１０がそれぞれ形成されている。
【００５８】
第２の実施形態の特徴として、エピタキシャル成長したＮ型で高抵抗のコレクタ層３０２と外部ベース電極３０７とを電気的に絶縁する絶縁酸化膜３０３は、コレクタ電極となる低抵抗のＮ型半導体基板３０１と外部ベース電極３０７との間の静電容量を減少させる。さらに、外側に位置する絶縁酸化膜３０３には、各絶縁酸化膜３０３の中央部をＮ型半導体基板３０１に達するように貫通する深さが０．４μｍ〜３μｍの絶縁トレンチ３１２が形成されている。この外側に位置する絶縁酸化膜３０３に形成された絶縁トレンチ３１２によって、Ｎ型半導体基板３０１と外部ベース電極３０７との間の静電容量が減少すると共に、コレクタ層３０２における空乏層の横方向（基板の主面に平行な方向）の拡がりを防止することができるので、帰還容量が安定する。その結果、高周波特性が劣化しない半導体装置を低コストで実現することができる。また、帰還容量自体の絶対値も従来の半導体装置と比べて小さくすることができる。
【００５９】
以下、前記のように構成された第２の実施形態に係る半導体装置の製造方法について図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）、図９（ａ）及び図９（ｂ）を参照しながら説明する。
【００６０】
まず、図７（ａ）に示すように、砒素（Ａｓ）がドープされて比抵抗が約０．０１Ωｃｍであるシリコン（Ｓｉ）の単結晶からなるＮ型半導体基板３０１の上に、例えば化学的気相堆積（ＣＶＤ）法により、厚さが約０．８μｍで比抵抗が１Ωｃｍとなるように燐（Ｐ）をドープされたＮ型シリコンからなるコレクタ層３０２をエピタキシャル成長する。
【００６１】
次に、図７（ｂ）に示すように、リソグラフィ法により、コレクタ層３０２における絶縁酸化膜形成領域に開口部を持つレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、塩素を主成分とするエッチングガスを用いたドライエッチングを行なって、深さが約０．４５μｍの複数の第１のトレンチを形成する。続いて、形成した第１のトレンチの底面及び側面を１０ｎｍの厚さに熱酸化する。その後、ＣＶＤ法により、コレクタ層３０２の上に、厚さが０．８μｍの酸化シリコンを堆積して第１のトレンチを埋め込む。続いて、コレクタ層３０２の上に堆積した不要な酸化シリコンを化学機械研磨（ＣＭＰ）法による平坦化により除去して、コレクタ層３０２の上部に複数の絶縁酸化膜３０３を形成する。
【００６２】
次に、図７（ｃ）に示すように、リソグラフィ法により、複数の絶縁酸化膜３０３のうち外側に位置する酸化絶縁膜３０３の中央部分に開口部を持つレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとしてドライエッチングを行なって、深さが約２μｍでＮ型半導体基板３０１にまで達する複数の第２のトレンチを形成する。続いて、形成した第２のトレンチの底面及び側面を１０ｎｍの厚さに熱酸化する。その後、減圧ＣＶＤ法により、コレクタ層３０２の上に、厚さが約３μｍのポリシリコンを堆積して第２のトレンチを埋め込む。続いて、コレクタ層３０２の上に堆積した不要なポリシリコンをエッチバック法による平坦化により除去して、コレクタ層３０２に複数の絶縁トレンチ３１２を形成する。
【００６３】
このように、第２の実施形態においては、コレクタ層３０２の厚さが比較的に厚い場合であっても、コレクタ層３０２に生じる空乏層の横方向の拡がりを防止するためのＮ型半導体基板３０１にまで達する絶縁トレンチ３１２を外側の絶縁酸化膜３０３にのみ形成するため、絶縁トレンチ３１２の形成は第１の実施形態と比べて容易となる。
【００６４】
次に、図７（ｄ）に示すように、コレクタ層３０２における絶縁トレンチ３１２の内側の領域に、硼素（Ｂ）を選択的にイオン注入することにより、深さが絶縁酸化膜３０３よりも浅いＰ型の真性ベース領域３０４を形成する。
【００６５】
次に、図８（ａ）に示すように、ＣＶＤ法により、酸化シリコンからなる第１の下地絶縁膜４１０を成膜した後、リソグラフィ法及びエッチング法により、成膜した第１の下地絶縁膜４１０における真性ベース領域３０４の両側部分を選択的にエッチングして除去する。
【００６６】
次に、図８（ｂ）に示すように、ＣＶＤ法により、第１の下地絶縁膜４１０及び真性ベース領域３０４の上に全面にわたって外部ベース電極形成用のポリシリコン膜を成長し、成長したポリシリコン膜に硼素（Ｂ）をイオン注入し、その後、注入した硼素イオンを熱拡散する。続いて、リソグラフィ法及びドライエッチング法により、熱処理されたポリシリコン膜に対して選択的にエッチングを行なって、Ｐ型のポリシリコン膜から複数の外部ベース電極３０７をパターニングする。
【００６７】
次に、図８（ｃ）に示すように、ＣＶＤ法により、第１の下地絶縁膜４１０及び外部ベース電極３０７の上に、酸化シリコンからなる第２の下地絶縁膜４１１を成長する。続いて、リソグラフィ法及びエッチング法により、成長した第２の下地絶縁膜４１１における真性ベース領域３０４の中央の上側部分を除去して真性ベース領域３０４を露出する。
【００６８】
次に、図８（ｄ）に示すように、ＣＶＤ法により、第２の下地絶縁膜４１１及び真性ベース領域３０４の上に全面にわたってエミッタ電極形成用の燐（Ｐ）をドープしたＮ型のポリシリコン膜を成長する。続いて、急速熱処理（ＲＴＡ）等の熱処理により、注入された燐イオンを真性ベース領域３０４に拡散することにより、該真性ベース領域３０４の上部にエミッタ領域３０５を形成する。その後、リソグラフィ法及びドライエッチング法により、ポリシリコン膜に対して選択的にエッチングを行なって、Ｎ型のポリシリコン膜から複数のエミッタ電極３０６をパターニングする。
【００６９】
次に、図９（ａ）に示すように、ＣＶＤ法により、第２の下地絶縁膜４１１及び各エミッタ電極３０６を覆うように、保護絶縁膜３０８を堆積する。
【００７０】
次に、図９（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、保護絶縁膜３０８に対して、各外部ベース電極３０７及び各エミッタ電極３０６をそれぞれ露出する複数のコンタクトホール３０８ａを形成する。続いて、蒸着法等により、保護絶縁膜３０８の上に金属からなる配線層を各コンタクトホール３０８ａが充填されるように形成する。その後、配線層を選択的にエッチングすることにより、外部ベース電極３０７と接続されるベース配線３０９及びエミッタ電極３０６と接続されるエミッタ配線３１０をそれぞれパターニングして形成する。
【００７１】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００７２】
図１０は本発明の第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図１０において、図６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７３】
図１０に示すように、本変形例においては、真性ベース領域４０４をコレクタ層３０２上における絶縁トレンチ３１２の内側の領域に選択的にエピタキシャル成長することにより形成している。なお、エピタキシャル成長による真性ベース領域４０４は、第１の実施形態の一変形例の図４（ｃ）に示した方法と同様にして形成することができる。
【００７４】
なお、第１の実施形態、第２の実施形態及びそれらの各変形例において、バイポーラトランジスタのうち、特にＮＰＮトランジスタを例に採って説明したが、ＰＮＰトランジスタであってもよい。
【００７５】
また、保護絶縁膜１０８、３０８等の各絶縁膜には酸化シリコンを用いたが、酸化シリコンに代えて、例えば窒化シリコン等の絶縁性を有する材料を用いることができる。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置及びその製造方法は、コレクタベース間の帰還容量を安定化することができるという効果を有し、特に基板自体を電極とするバイポーラトランジスタを含む半導体装置等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置における帰還容量の電源電圧依存性を示すグラフである。
【図３】本発明の第１の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】本発明の第２の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図１１】従来の基板を電極とするバイポーラトランジスタにおける帰還容量の電源電圧依存性を示すグラフである。
【符号の説明】
【００７８】
１０１    Ｎ型半導体基板
１０２    コレクタ層
１０３    絶縁トレンチ
１０４    真性ベース領域
１０５    エミッタ領域
１０６    エミッタ電極
１０７    外部ベース電極
１０８    保護絶縁膜
１０８ａ  コンタクトホール
１０９    ベース配線
１１０    エミッタ配線
２０４    真性ベース領域（エピタキシャル領域）
２１０    第１の下地絶縁膜
２１１    第２の下地絶縁膜
３０１    Ｎ型半導体基板
３０２    コレクタ層
３０３    絶縁酸化膜（第１の絶縁領域）
３０４    真性ベース領域
３０５    エミッタ領域
３０６    エミッタ電極
３０７    外部ベース電極
３０８    保護絶縁膜
３０８ａ  コンタクトホール
３０９    ベース配線
３１０    エミッタ配線
３１２    絶縁トレンチ（第２の絶縁領域）
４０４    真性ベース領域（エピタキシャル領域）
４１０    第１の下地絶縁膜
４１１    第２の下地絶縁膜
【図１】
2005123592.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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