(57)【要約】【課題】  化合物半導体デバイスに利用した場合にデバイス層からバッファ層および基板への電流リークがより低減され得る化合物半導体ウエハを提供する。【解決手段】  化合物半導体基板（１ａ）上に順次積層された化合物半導体バッファ層（２ｂ）と化合物半導体デバイス層（３ａ）とを含む化合物半導体ウエハにおいて、バッファ層（２ｂ）は、そのエネルギバンドギャップ内へ０．７〜１．２ｅＶの深い範囲内に１×１０14〜１×１０15ｃｍ-3の密度でローカル準位を含みかつ２００ｃｍ2／Ｖ・ｓ以下のホール移動度を有する少なくとも一のサブ層を含んでいることを特徴としている。【選択図】        図５
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【特許請求の範囲】
【請求項１】
化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハであって、
前記バッファ層は、そのエネルギバンドギャップ内へ０．７〜１．２ｅＶの深い範囲内に１×１０14〜１×１０15ｃｍ-3の密度でローカル準位を含みかつ２００ｃｍ2／Ｖ・ｓ以下のホール移動度を有する少なくとも一のサブ層を含んでいることを特徴とする化合物半導体ウエハ。
【請求項２】
ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を含むことを特徴とする請求項１に記載の化合物半導体ウエハ。
【請求項３】
前記バッファ層に含まれる少なくとも一のサブ層にｐ型の不純物がドープされていることを特徴とする請求項１または２に記載の化合物半導体ウエハ。
【請求項４】
請求項１から３のいずれかに記載の化合物半導体ウエハを利用して作製されていることを特徴とする化合物半導体ＦＥＴ。
【請求項５】
化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハを製造する方法であって、
前記バッファ層に含まれる少なくとも一のサブ層は、前記デバイス層の結晶成長温度に比べて−８０℃までの範囲内で低い温度で気相成長させられることを特徴とする化合物半導体ウエハの製造方法。
【請求項６】
前記バッファ層に含まれる少なくとも一のサブ層は、前記デバイス層の結晶成長温度に比べて−１０℃から−６０℃までの範囲内の低い温度で気相成長させられることを特徴とする化合物半導体ウエハの製造方法。
【請求項７】
ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を気相成長させる工程を含むことを特徴とする請求項５または６に記載の化合物半導体ウエハの製造方法。
【請求項８】
前記バッファ層に含まれる少なくとも一のサブ層にｐ型の不純物がドープされることを特徴とする請求項５から７のいずれかに記載の化合物半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は化合物半導体ウエハに関し、特に化合物半導体ＦＥＴ（電界効果型トランジスタ）などのデバイスに利用した場合にデバイス層からバッファ層および基板への電流リークを低減させる技術に関する。
【背景技術】
【０００２】
図１０において、周知の化合物半導体ＦＥＴの基本的な構造が模式的な断面図で図解されている。なお、本願の図面において、厚さや幅などの寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。また、図面において、同一の参照符号は同一部分または相当部分を表している。図１０のＦＥＴは、化合物半導体基板１上に順に積層された化合物半導体バッファ層２および化合物半導体デバイス層３を含んでいる。デバイス層３はＦＥＴの機能を発揮させる半導体層であり、ソースとドレインとの間でキャリアを走行させるためのチャネル領域を含んでいる。デバイス層３上には、ソース電極４とドレイン電極５が形成されており、それらの電極の間にゲート電極６が形成されている。
【０００３】
このような化合物半導体ＦＥＴでは、化合物半導体結晶基板１上に、化合物半導体バッファ層２および化合物半導体デバイス層３が一般に気相堆積法によって結晶成長させられる。そのバッファ層２は、本来的には、基板１とデバイス層３との間の結晶格子不整合による歪を緩和させるために設けられている。
【０００４】
図１０のＦＥＴにおいて、バッファ層２は複数の化合物半導体サブ層を含み得る。同様に、デバイス層３も複数のサブ層を含み得る。すなわち、図１０のＦＥＴには、単一の化合物半導体層からなるデバイス層３を含む最も基本的なＦＥＴに加えて、ＨＥＭＴ（高電子移動度トランジスタ）のように複数の化合物半導体サブ層の積層構造を有する種々のＦＥＴも含まれる（例えば、特許文献１および２参照）。
【特許文献１】特開平９−７４１０６号公報
【特許文献２】特開２００１−３２６３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０に示されているような化合物半導体ＦＥＴにおいて、気相成長させられたデバイス層３は一般に極めて薄い厚さを有している。したがって、ドレインバイアス電圧を高めた場合に、デバイス層３からバッファ層２および基板１へのリーク電流が生じやすい。そのようなリーク電流が生じれば、ＦＥＴの電圧電流特性が低下することは言うまでもない。そこで、デバイス層３からのリーク電流をバッファ層２によって阻止しようとするいくつかの試みがなされている。
【０００６】
そのようなリーク電流阻止の試みの一つは、化合物半導体バッファ層２の純度を高めて、その絶縁性を高めることである(特許文献１参照）。しかし、ドレイン電圧が高くなった場合には、バッファ層２の絶縁性を高めることのみによって電子がバッファ層２内に漏れ込むことを阻止することは困難である。そして、一旦電子が高純度バッファ層２内に漏れ込めば、それらの電子は高純度の化合物半導体層２内を高速で移動可能となって、むしろ高純度バッファ層２が漏れ電流を促進させる恐れもある。
【０００７】
リーク電流阻止のもう一つの試みは、化合物半導体バッファ層２の組成を調整することによってそのエネルギバンドギャップを拡大するとともに、ｐ型不純物をドープすることによって導電帯の下限を高めることである(特許文献２参照）。この試みにおいても、ドレイン電圧が高くなった場合には、バッファ層２内への電子の侵入を阻止することが困難となる。また、バッファ層２内のｐ型不純物がホールキャリア源として作用して、却って漏れ電流を促進させる恐れもある。
【０００８】
上述のような従来技術における状況に鑑み、本発明は、化合物半導体デバイスに利用した場合にデバイス層からバッファ層および基板への電流リークがより低減され得る化合物半導体ウエハを提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明によれば、化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハにおいて、バッファ層は、そのエネルギバンドギャップ内へ０．７〜１．２ｅＶの深い範囲内に１×１０14〜１×１０15ｃｍ-3の密度でローカル準位を含みかつ２００ｃｍ2／Ｖ・ｓ以下のホール移動度を有する少なくとも一のサブ層を含んでいることを特徴としている。
【００１０】
なお、そのようなウエハは、ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を含み得る。また、バッファ層に含まれる少なくとも一のサブ層は、ｐ型の不純物がドープされていてもよい。そして、このような化合物半導体ウエハを利用することによって、化合物半導体ＦＥＴが好ましく形成され得る。
【００１１】
さらに、本発明によれば、化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハを製造する方法において、バッファ層に含まれる少なくとも一のサブ層は、デバイス層の結晶成長温度に比べて−８０℃までの範囲内で低い温度で気相成長させられることを特徴としている。なお、バッファ層に含まれる少なくとも一のサブ層は、デバイス層の結晶成長温度に比べて−１０℃から−８０℃までの範囲内の低い温度で気相成長させられることがより好ましい。
【００１２】
また、そのようなウエハの製造方法は、ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を気相成長させる工程を含み得る。さらに、バッファ層に含まれる少なくとも一のサブ層にｐ型の不純物がドープされてもよい。
【発明の効果】
【００１３】
本発明によれば、化合物半導体バッファ層に含まれる少なくとも一のサブ層がバンドギャプの深い位置に高密度のローカル準位を含んでいて低いキャリア移動度を有しているので、化合物半導体デバイス層から化合物半導体バッファ層および化合物半導体基板へのリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
本発明者は、まず従来の化合物半導体バッファ層によるリーク電流低減効果を検討するために、図１１の模式的な断面図に図解されているようなエピタキシャル化合物半導体ウエハを用いて、図１０に示されているようなＦＥＴを作製した。図１１のウエハにおいては、半絶縁性のＧａＡｓ基板１ａ上にバッファ層２ａとデバイス層３ａがＯＭＶＰＥ（有機金属気相エピタキシ）によって順次積層されている。
【００１５】
バッファ層２ａは、基板１ａ上に順次積層された厚さ１００ｎｍのｉ−ＧａＡｓサブ層、厚さ１０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ５０ｎｍのｉ−ＧａＡｓサブ層、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。このバッファ層２ａに含まれるいずれのサブ層も、できるだけ良好な結晶性を有するように、デバイス層３ａの場合と同様の条件で結晶成長させられた。また、これらのサブ層において、不純物濃度は１０15ｃｍ-3以下に抑制された。なお、サブ層の組成表示において、「ｉ」はノンドープであることを意味している。
【００１６】
すなわち、バッファ層２ａはその不純物を低減することによって絶縁性が高められているとともに、複数のサブ層間の界面におけるバンドギャプの変化によって電子が基板１ａ側へ移動しにくくなるようにされている。
【００１７】
図１１においてデバイス層３ａの詳細は図解されていないが、そのデバイス層３ａは、例えばバッファ層２ａ上に順次積層された下側ＡｌＧａＡｓ電子供給サブ層、ＩｎＧａＡｓチャネル(電子走行)サブ層、上側ＡｌＧａＡｓ電子供給サブ層、およびＧａＡｓコンタクト層を含み得る。すなわち、図１１のウエハを用いて作製された図１０のＦＥＴは、ＨＥＭＴである。
【００１８】
こうして作製された図１０のＨＥＭＴにおいて、ソース電極４とドレイン電極５との間隔は５μｍであり、その間隔の中央において幅１μｍのゲート電極６が形成された。ＦＥＴにおいて、デバイス寸法(ソース・ドレイン間隔)が小さくなれば、印加される外部電圧の半導体層中における電圧勾配が高くなる傾向にある。すなわち、ＦＥＴの微小化に伴って、リーク電流を生じやすくなる傾向になる。
【００１９】
図１２のグラフは、図１１のウエハを用いて作製された図１０のＦＥＴにおいて測定されたリーク電流を示している。その測定において、ソース電圧Ｖｓは接地され、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させながら、ゲート電圧Ｖｇの関数としてソース電流(リーク電流）Ｉｓが測定された。
【００２０】
すなわち、図１２のグラフにおいて、横軸はゲート電圧Ｖｇ（Ｖ）を表し、縦軸はソース電流(リーク電流）Ｉｓ（Ａ）を対数目盛りで表している。そして、グラフ中の７本の曲線は、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴ってリーク電流Ｉｓが増大していることを示している。例えば、Ｖｇ＝−１．８Ｖにおいて、ドレイン電圧Ｖｄが５Ｖから３５Ｖに高められた場合に、リーク電流Ｉｓが２桁以上増大していることが分かる。このことは、図１１に示された従来のバッファ層２ａによれば、ドレイン電圧が高められた場合にリーク電流を抑制することが困難であることを意味している。
【００２１】
上述のような先行技術における現状に鑑み、本発明者は、今までの技術の傾向とはむしろ逆に、化合物半導体バッファ層の結晶性を低下させることによってＦＥＴのリーク電流を低減させることができないかと考えた。この可能性の根拠は、化合物半導体バッファ層の結晶性を低下させることによってそのバンドギャップの深い位置に多くのローカル準位を導入し、それらのローカル準位がバッファ層内に漏れ込んだ電子の動きを抑制し、結果としてバッファ層を通る漏れ電流を抑制し得るのではないかと言うことである。
【００２２】
このような発想に基づいて、本発明者は、ＦＥＴのデバイス層の結晶成長温度に比べて低い温度でバッファ層を結晶成長させ、それによってバッファ層の結晶性を従来に比べて劣化させることを試みた。そして、本発明者は、そのような低温成長によって得られたバッファ層の物理的特性を調べた。
【００２３】
図１のグラフは、ＧａＡｓ基板上に種々の基板温度のもとでＭＯＶＰＥによって成長させられた単層のＡｌ0.28Ｇａ0.72Ａｓバッファ層の室温におけるＰＬ（フォトルミネッセンス）特性を示している。このグラフにおいて、横軸はＰＬ発光波長［ｎｍ］を表し、縦軸はＰＬ発光強度（ａｒｂ．ｕｎｉｔ：任意単位）を表している。なお、縦軸における例えば１．０Ｅ＋０４の表示は１．０×１０4を意味し、６．０Ｅ＋０３の表示は６．０×１０3を意味している（以後、同様である）。
【００２４】
図１のグラフ中において、温度Ｔｓ（５８０℃）に対応するＰＬ発光強度曲線は、デバイス層の結晶成長温度と同じ温度で形成されたバッファ層（すなわち、従来技術に対応するバッファ層）に関するＰＬ発光強度を表している。そして、例えばＴｓ−６０℃に対応する曲線は、デバイス層の結晶成長温度Ｔｓより６０℃だけ低い基板温度で結晶成長させられたバッファ層（すなわち、本発明に含まれるバッファ層）に関するＰＬ発光強度を表している。このグラフから分かるように、ＡｌＧａＡｓバッファ層の結晶成長温度の低下に伴って、そのバンドギャップ内へ約０．８ｅＶの深い領域近傍のローカル準位に対応するＰＬ発光の強度が高くなっている。
【００２５】
このことから、従来ではデバイス層の結晶成長温度と同じであったバッファ層の成長温度を相対的に低下させるにしたがってその結晶性が低下し、結晶欠陥に基づく深いローカル準位の密度が増大していると考えられる。図１の結果からすれば、デバイス層の結晶成長温度Ｔｓに比べて、バッファ層の結晶成長温度はそれより低くてＴｓ−８０℃程度までの範囲内にあることが好ましいと考えられる。なぜならば、バッファ層の成長温度をあまりに低くし過ぎればそのバッファ層の結晶性が悪くなり過ぎて、その上に成長するデバイス層の結晶性まで劣化させてしまうからである。なお、バッファ層の結晶成長温度は、Ｔｓ−１０℃からＴｓ−６０℃の範囲内にあることがより好ましい。
【００２６】
図２のグラフは図１に類似しているが、本発明に関するバッファ層と従来のバッファ層との相違をより顕著に示している。すなわち、図１に対する図２の相違点は、バッファ層のＰＬ特性が室温ではなくて４．２Ｋの低温で測定されていることである。このような低温測定では、ＰＬ発光特性に対する熱によるノイズの影響を最小にすることができる。図２において、実線の曲線はＴｓ−２０℃の基板温度で成長させた本発明に係るバッファ層のＰＬ特性を示し、破線の曲線はＴｓの基板温度で成長させた従来技術に係るバッファ層のＰＬ特性を示している。
【００２７】
図２における破線の曲線と実線の曲線との比較から、従来技術にしたがって比較的高温で成長したバッファ層に比べて、本発明にしたがって比較的低温で成長したバッファ層は、バンドギャップ内へ約０．７〜０．９５ｅＶの範囲内の深い領域においてローカル準位を遥かに高密度で含んでいることが分かる。これらのバッファ層中の深いローカル準位の密度を周知のキャパスタンス法の一種であるＤＬＴＳ（ｄｅｅｐ  ｌｅｖｅｌ  ｔｒａｎｓｉｅｎｔ  ｓｐｅｃｔｒｏｓｃｏｐｙ）法でも測定したところ、従来のバッファ層ではローカル準位密度が６Ｅ１３ｃｍ-3あったのに対して、本発明のバッファ層ではローカル準位密度が２Ｅ１４〜３Ｅ１４ｃｍ-3に高まっていた。
【００２８】
図３のグラフは図２に類似しているが、図３はＡｌＧａＡｓバッファ層でなくてＧａＡｓバッファ層に関するＰＬ発光特性を示していることにおいて図２と異なっている。すなわち、図３においても、実線の曲線はＴｓ−２０℃の基板温度で成長させた本発明に係るＧａＡｓバッファ層のＰＬ特性を示し、破線の曲線はＴｓの基板温度で成長させた従来技術に係るＧａＡｓバッファ層のＰＬ特性を示している。
【００２９】
この図３から分かるように、バッファ層がＡｌＧａＡｓではなくてＧａＡｓで形成されている場合においても、従来技術にしたがって比較的高温で成長したバッファ層に比べて、本発明にしたがって比較的低温で成長したバッファ層はバンドギャップ内へ０．７〜１．２ｅＶの深い領域においてローカル準位を遥かに高密度で含んでいることが明らかである。これらのバッファ層中の深いローカル準位の密度に関してもＤＬＴＳ法で測定したところ、従来のＧａＡｓバッファ層ではローカル準位密度が６Ｅ１３ｃｍ-3あったのに対して、本発明のＧａＡｓバッファ層ではローカル準位密度が１．８Ｅ１４ｃｍ-3に高まっていた。
【００３０】
図４のグラフにおいては、図２に対応して、バッファ層中の測定されたホールキャリア濃度［ｃｍ-3］とその移動度（ｃｍ2／Ｖ・ｓ）との関係が示されている。すなわち、このグラフ中の破線は基板温度Ｔｓにて成長した従来のＡｌＧａＡｓバッファ層を表し、実線はＴｓ−２０℃の基板温度にて成長した本発明のＡｌＧａＡｓバッファ層を表している。なお、ホールの濃度と移動度が測定されたのは、電子の濃度と移動度を測定することが困難だからである。しかし、バッファ層内において電子とホールは類似の挙動をすると考えられ、ホールの移動度が低い場合には電子の移動度も低くなっていると考えられる。
【００３１】
図４において、比較的低温で成長した本発明のバッファ層におけるホールキャリアの移動度は２００ｃｍ2／Ｖ・ｓ以下であって、比較的高温で成長した従来のバッファ層に比べて低いことが分かる。このことから、従来のバッファ層に比べて、本発明のバッファ層において電子の移動度も低いと推定される。すなわち、本発明のバッファ層内においては電子の流れが抑制され、デバイス層から基板への漏れ電流が低減され得ると考えられる。
【００３２】
以上のような本発明者による研究結果に基づいて、本発明の以下の実施例によるＦＥＴにおいてリーク低減効果が確認された。
【００３３】
（実施例１）
実施例１においては、まず図５の模式的な断面図に示されているようなエピタキシャル化合物半導体ウエハがＭＯＶＰＥによって作製された。図１１に類似して、図５のウエハにおいても、半絶縁性のＧａＡｓ基板１ａ上にバッファ層２ｂとデバイス層３ａが順次積層されている。
【００３４】
バッファ層２ｂは、基板１ａ上に順次積層された厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのｉ−Ａｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。なお、図５において厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層は基板温度Ｔｓ（５８０℃）−２０℃にて結晶成長させられたが、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層は基板温度Ｔｓにて成長させられた。
【００３５】
すなわち、低い基板温度Ｔｓ−２０℃にて成長させられた厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層は、バンドギャップ中の深いローカル準位を高密度で含んでおり、低いキャリア移動度を有している。そして、このサブ層が、リーク電流低減に寄与し得る。他方、高い基板温度Ｔｓにて成長させられた厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層は、厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層に比べて良好な結晶性を有し、その上において良好な結晶性のデバイス層３ａのエピタキシャル成長を可能にする。そして、図５のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
【００３６】
図６のグラフは、図１２に類似しているが、本実施例１によるＦＥＴにおけるリーク電流Ｉｓを示している。図６のグラフ中の７本の曲線も、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴ってリーク電流Ｉｓが増大することを示している。しかし、従来のＦＥＴに関する図１２に比べれば、本実施例１のＦＥＴに関する図６においては、ドレイン電圧を高めてもリーク電流の増大の程度が少ないことが明らかである。
【００３７】
（実施例２）
実施例２においては、図７の模式的な断面図に示されているようなエピタキシャルウエハが作製された。図５と比較すれば分かるように、図７に示された本実施例２におけるウエハは、バッファ層２ｃ内において厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層との間に基板温度Ｔｓ−２０℃で成長させられた厚さ５０ｎｍのｉ−ＧａＡｓサブ層が挿入されていることのみにおいて、実施例１のウエハと異なっている。そして、本実施例２においても、図７のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
【００３８】
こうして作製された本実施例２のＦＥＴについても実施例１の場合と同様にリーク電流試験が行われたが、その結果はほぼ図６のグラフと同様であった。
【００３９】
（実施例３）
実施例３においては、図８の模式的な断面図に示されているようなエピタキシャルウエハが作製された。実施例１におけるウエハに比べて本実施例３のウエハが異なる点は、バッファ層２ｄがさらに多くのサブ層を含んでいることである。
【００４０】
すなわち、バッファ層２ｄは、基板１ａ上に順次積層された厚さ１０ｎｍのＡｌ0.0Ｇａ0.5Ａｓサブ層、交互に積層された４周期の厚さ５０ｎｍのｉ−ＧａＡｓサブ層と厚さ５０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ５０ｎｍのｉ−ＧａＡｓサブ層、厚さ２００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。このバッファ層２ｄにおいては、厚さ１０ｎｍのＡｌ0.0Ｇａ0.5Ａｓサブ層、交互に積層された４周期の厚さ５０ｎｍのｉ−ＧａＡｓサブ層と厚さ５０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ５０ｎｍのｉ−ＧａＡｓサブ層までが基板温度Ｔｓ−２０℃で成長させられ、その上の厚さ２００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層が基板温度Ｔｓで成長させられた。そして、本実施例３においても、図８のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
【００４１】
図９のグラフは、図６に類似しているが、本実施例３によるＦＥＴにおけるリーク電流Ｉｓを示している。図９のグラフ中の７本の曲線も、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴って変化するリーク電流Ｉｓを示している。この図９と図６の比較から、本実施例３のＦＥＴにおいては実施例１のＦＥＴに比べてもドレイン電圧Ｖｄの上昇に伴うリーク電流Ｉｓの増大がさらに小さくなっていることが分かる。
【００４２】
なお、上述の本発明の実施形態としてＧａＡｓ基板上のＡｌＧａＡｓバッファ層またはＧａＡｓバッファ層を含むＦＥＴについて説明されたが、本発明は、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層またはＩｎＰバッファ層を含むＦＥＴおよびＧａＮ基板上のＡｌＮバッファ層またはＧａＮバッファ層を含むＦＥＴにも同様に適用することができる。
【００４３】
また、バッファ層が複数のサブ層を含む場合に、少なくとも一のサブ層がバンドギャプ内へ約０．７〜１．２ｅＶの深い領域に１Ｅ１４〜１Ｅ１５ｃｍ-3の密度でローカル準位を含んでいるれば、キャリアの移動度が２００ｃｍ2／Ｖ・ｓ以下に低下し、リーク電流を低減させることができる。
【００４４】
さらに、本発明におけるバッファ層に含まれる少なくとも一のサブ層内に、ｐ型の不純物が例えば１Ｅ１５〜１Ｅ１７ｃｍ-3程度の濃度範囲内でドープされてもよい。
【産業上の利用可能性】
【００４５】
以上のように、本発明によれば、化合物半導体デバイスに利用した場合にデバイス層からバッファ層および基板への電流リークがより低減され得る化合物半導体ウエハを提供することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明のＦＥＴに含まれるＡｌ0.28Ｇａ0.72Ａｓバッファ層の結晶成長温度とその室温におけるＰＬ発光特性との関係を示すグラフである。
【図２】ＡｌＧａＡｓバッファ層の４．２ＫにおけるＰＬ発光特性を示すグラフである。
【図３】ＧａＡｓバッファ層の４．２ＫにおけるＰＬ発光特性を示すグラフである。
【図４】Ａｌ0.28Ｇａ0.72Ａｓバッファ層におけるホールキャリアの移動度を示すグラフである。
【図５】実施例１のＦＥＴの作製に用いられるエピタキシャルウエハの積層構造を模式的に図解する断面図である。
【図６】実施例１のＦＥＴにおけるドレイン電圧とリーク電流との関係を示すグラフである。
【図７】実施例２のＦＥＴの作製に用いられるエピタキシャルウエハの積層構造を模式的に図解する断面図である。
【図８】実施例３のＦＥＴの作製に用いられるエピタキシャルウエハの積層構造を模式的に図解する断面図である。
【図９】実施例３のＦＥＴにおけるドレイン電圧とリーク電流との関係を示すグラフである。
【図１０】ＦＥＴの基本的構造を示す模式的断面図である。
【図１１】ＦＥＴの作製に用いられる従来のエピタキシャルウエハの積層構造の一例を模式的に図解する断面図である。
【図１２】図１１のウエハを用いて作製された従来のＦＥＴにおけるドレイン電圧とリーク電流との関係を示すグラフである。
【符号の説明】
【００４７】
１，１ａ  化合物半導体基板、２，２ａ，２ｂ，２ｃ，２ｄ  化合物半導体バッファ層、３，３ａ  化合物半導体デバイス層、４  ソース電極、５  ドレイン電極、６  ゲート電極。
【図１】
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【図２】
2005123367.tif 000004
【図３】
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【図４】
2005123367.tif 000006
【図５】
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【図６】
2005123367.tif 000008
【図７】
2005123367.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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