(57)【要約】【課題】  アナログ信号に変換された２つのビットグループの重なり合いを回避するスピーカー制御回路を提供する。【解決手段】  本発明のスピーカーカプセル（１８）を有するスピーカー制御回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ（６）と、高位のビットグループと低位のビットグループとをＤ／Ａ変換するための２つのＤ／Ａ変換器（１、２）から成り、このＤ／Ａ変換器（１、２）のデジタル入力は、ビットスプリッタ（６）の出力に接続される。また、ビットグループを否定するための補完段（５）がＤ／Ａ変換器（２、１）と直列に接続され、一方のＤ／Ａ変換器（１、２）の出力はスピーカーカプセル（１８）一方の端子と接続され、他方のＤ／Ａ変換器（２、１）の出力はスピーカーカプセル（１８）の他方の端子に接続される。【選択図】  図１
2005328531.tif 000002
【特許請求の範囲】
【請求項１】
スピーカーカプセル（１８）を有するスピーカーを制御する回路であって、
該回路は、音声信号を表すデータ項目を、高位のビットグループと低位のビットグループとに分割するビットスプリッタ（６）と、該高位のビットグループと該低位のビットグループとをＤ／Ａ変換する２つのＤ／Ａ変換器（１、２）とを備え、
該Ｄ／Ａ変換器（１、２）のデジタル入力は、それぞれ該ビットスプリッタ（６）の出力に接続され、
ビットグループを否定するための補完段（５）は、該Ｄ／Ａ変換器（２、１）と直列に接続され、該一方のＤ／Ａ変換器（１、２）の出力は該スピーカーカプセル（１８）の一方の端子に接続されており、該他方のＤ／Ａ変換器（２、１）の出力は該スピーカーカプセル（１８）の他方の端子に接続されることを特徴とする、回路。
【請求項２】
前記２つのＤ／Ａ変換器（１、２）のうち少なくとも１つは、出力信号の重み付けする要素を備え、前記低位のビットグループに対応する信号は、（例えば、抵抗（１２、１３）含む分圧器または増幅器）前記高位のビットグループに対応する信号に対して、１／（２の（該高位のビットグループのワード幅）乗）に重み付けられることを特徴とする、請求項１に記載の回路。
【請求項３】
前記Ｄ／Ａ変換器（１、２）は、デジタル変調器（７、８）（好ましくは、ＰＷＭ変調器またはシグマデルタ変調器）と、ダウンストリーム増幅器段（９、１０）と、該増幅器段（９、１０）から下流にあるローパスフィルタ（好ましくは、コイル（１５、１６）の形である）とを備えることを特徴とする、請求項１または請求項２に記載の回路。
【請求項４】
前記増幅器段（９、１０）は、切替えられた最終段であり、これは好ましくは、インバータを有するＭＯＳＦＥＴプッシュプル出力段として設計されることを特徴とする、請求項２または請求項３に記載の回路。
【請求項５】
コンデンサ（１７）が、前記ローパスフィルタの一部として前記スピーカーカプセル（１８）の２つの端子間に設けられていることを特徴とする、請求項１から請求項４のいずれか一項に記載のスピーカー。
【請求項６】
デジタル値１を加算する加算器（４）は、前記高位のビットグループのための前記Ｄ／Ａ変換器（１、２）のデータ入力と直列に接続されており、その制御入力はコンパレータ（３）の出力に接続され、該コンパレータ（３）の入力は前記補完段（５）の入力に接続されることを特徴とする、請求項１から請求項５のいずれか一項に記載のスピーカー。
【請求項７】
ＰＷＭ変調器として、モダンＤＳＰのオンチップＰＷＭ段、ＲＩＳＣマイクロコントローラまたはＦＰＧＡまたはＡＳＩＣにおけるハードウェア実装が用いられることを特徴とする、請求項２から請求項６のいずれか一項に記載のスピーカー。
【請求項８】
デジタルデータ項目を備えた音声信号を有するスピーカーカプセル（１８）を備える、スピーカーを制御する方法であって、
該個別のデータ項目は、高位のビットグループと低位のビットグループとに分割され、そこからアナログ信号が形成され、
該２つのビットグループのうち１つは、アナログ信号に変換される前に否定され、該アナログ信号は該スピーカーカプセル（１８）の一方の端子にある該否定されたビットグループからのものであり、該アナログ信号は該スピーカーカプセル（１８）の他方の端子にある該他方のビットグループからのものであること特徴とする、方法。
【請求項９】
前記低位のビットグループから来る前記信号は、例えば、抵抗（１２、１３）から形成される分圧器または増幅器を介して、前記高位のビットグループから来る信号に対して、１／（２の（該高位のビットグループのワード幅）乗）に重み付けられることを特徴とする、請求項８に記載の方法。
【請求項１０】
前記Ｄ／Ａ変換は、前記個別のビットグループがデジタル変調（好ましくは、ＰＷＭ変調またはシグマデルタ変調）によって、平均値が該ビットグループの二進法の振幅情報に一致するビットストリームに変換され、該ビットストリームは増幅器段（９、１０）で増幅され、ローパスフィルタリングを用いてアナログ信号に変換されるところで生じることを特徴とする、請求項８または請求項９に記載の方法。
【請求項１１】
前記ビットグループを否定することは、第１の補完を形成することによって生じることを特徴とする、請求項８から請求項１０のいずれか一項に記載の方法。
【請求項１２】
前記ビットグループを否定することは、第２の補完を形成することによって生じることを特徴とする、請求項８から請求項１０のいずれか一項に記載の方法。
【請求項１３】
前記低位のビットグループは否定されることを特徴とする、請求項８から請求項１２のいずれか一項に記載の方法。
【請求項１４】
前記高位のビットグループは、前記低位のビットグループが０よりも大きいかもしくは小さい場合、デジタル値１だけ増加されることを特徴とする、請求項８から請求項１３のいずれか一項に記載の方法。
【請求項１５】
前記データ項目は、半データ項目幅を有するビットグループに分けられることを特徴とする、請求項８から請求項１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルに従ったスピーカー（ｌｏｕｄｓｐｅａｋｅｒ）を制御する回路に関する。
【背景技術】
【０００２】
Ｄ／Ａ変換器またはパルス幅変調器（ＰＷＭ）を用いてデジタル信号を変換する際に現れる困難（中でも、高周波信号および干渉信号を変換する際の過度に低い分解能）を回避する方法が知られており、その際、変換されるデータ項目は高位のビットグループと下位のビットグループとに分けられ、互いから切り離して、アナログ信号に変換される。続いて、個別のアナログ信号は重み付けプロセスに従ってもう一度引き合わされる。この方法のすばらしい利点は、データ項目を分割することによって、個別のＰＷＭ変調器の必要なサイクル周波数が下げられ得、よって回路消費量も減ぜられ得る。例えば、（２１６）×４４１００Ｈｚ＝２．８９ＧＨｚのサイクルは、１６ビット分解能と４４．１ｋＨｚのサンプルレートとを用いて生成されるが、これは今日、低費用で生成することは実現可能ではない。
【０００３】
よって、例えば、ＷＯ９９／４０６８３は、１６ビットのデータ項目が３つの部分に分けられるＤ／Ａ変換の方法を記述しており、ここで６つの最高ビットは６ビットのビットグループに変換され、９つの最低ビットは９ビットのビットグループに変換され、７つの中間ビットは７ビットのビットグループに変換され、この７ビットのビットグループはその末端部が、その他２つのビットグループと重なり合う。個々のビットグループはＰＷＭを用いてアナログ信号に変換される。個々のアナログ信号は特定の重み付けで合計され、これは抵抗を介して生じる。
【０００４】
類似の原理に基づく方法は、ＪＰ６４  ０５８１２５Ａ、ＪＰ２００３  ２９８  ４２３ＡおよびＪＰ２００１  ０６９００８Ａからも知られるが、ここではしかしながら、データ項目は２つのビットグループにのみに分けられる。
【０００５】
考慮中の本発明に最も近い技術レベルは、ＪＰ５９  ０３４７９５ＡおよびＪＰ５９  ０３４７９６Ａに記述される。この場合、音声信号であるデータ項目は、高位６ビットのビットグループと低位６ビットのビットグループとに分けられる。次に、別々のＤ／Ａ変換が２つのＰＷＭ変換器において生じる。それによって形成されたＰＷＭ信号は、増幅器として機能する、いわゆる「スイッチング部」に到達し、互いに対して６４：１の比でそこで重み付けされる。増幅された信号または重み付けされた信号は、互いから切り離されて、スピーカーの２つのリール（ｒｅｅｌ）に提供され、よって所望の音声信号を生成する。２つのビットグループから来るアナログ信号は、最初に電磁界の形で、または振動板の振動としてでさえ、互いから独立するリールが原因で重なり合う。高周波数においては特に、ひずみがあり得、音響スピーカーの信号の質を大きく害し得る。リールと、リールの巻線の形状におけるかろうじて回避可能な不規則性との間の空間距離はまた、２つの個別のアナログ信号の意図的でないさらなる重み付けを導き得、よって音声信号の変化を引き起こす。
【０００６】
１つの非常に不利な点は、これら方法では、ダイナミックスピーカーのみが２つのリールで制御され得るという点にある。従って、この方法は特別に成形加工したことで高価なダイナミックスピーカーカプセルに限られる。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明に従って、これら目標は、ビットグループを否定（ｎｅｇａｔｉｏｎ）するための補完段がＤ／Ａ変換器のうちの１つと直列に接続され、１つのＤ／Ａ変換器の出力はスピーカーカプセルの端子に接続され、その他のＤ／Ａ変換器の出力はスピーカーカプセルのその他の端子に接続される中で達成される。
【０００８】
スピーカー制御の利点は、本発明に従って、変換されたデータ項目に対応する差電圧がスピーカー端子の間に直接形成されるという事実に基づく。従って、従来技術の場合のように、互いから切り離してアナログ信号に変換された２つのビットグループの重なり合いがその後に続く必要がない。よって、その後の重なり合いで現れる困難は、まさに最初から回避することができる。
【０００９】
本発明の他の利点は、スピーカー制御とともに、本発明に従って、通常の小型スピーカーカプセル（スピーカーリールを１つのみ有する）、ならびに圧電音声変換器とコンデンサスピーカーとが使用され得る点にある。特にスピーカー制御に適応する、音声変換器の特別な実施形態は必要ではなく、これは費用面に好ましい効果を有し、世界共通の適用性の可能性を与える。
【００１０】
本発明の他の利点は、デジタル増幅器としてＤ／Ａ変換器のさらなる形態で、電力消費がアナログ増幅器と比べて低く保持され得るという事実にある。スピーカー制御に必要な部品の数は、大幅に減ぜられ得、さらに、例えば好ましいフラッシュＤＳＰを用いることによって、Ｉ２Ｓインターフェースなしで減ぜられ得る。
【００１１】
ＤＳＰまたはマイクロコントローラ（ＰＷＭモジュラー出力を有する）を用いることによって、ＨｉＦｉ音質においてスピーカーを直接制御することが可能になる。さらに、この方法は、ＦＰＧＡおよびＡＳＩＣにおいて容易に実行することが可能であるため、非常に高度な集積化で装置に潜在的な節約を提供する。
【００１２】
（項目１）
スピーカーカプセル（１８）を有するスピーカーを制御する回路であって、
該回路は、音声信号を表すデータ項目を、高位のビットグループと低位のビットグループとに分割するビットスプリッタ（６）と、該高位のビットグループと該低位のビットグループとをＤ／Ａ変換する２つのＤ／Ａ変換器（１、２）とを備え、
該Ｄ／Ａ変換器（１、２）のデジタル入力は、それぞれ該ビットスプリッタ（６）の出力に接続され、
ビットグループを否定するための補完段（５）は、該Ｄ／Ａ変換器（２、１）と直列に接続され、該一方のＤ／Ａ変換器（１、２）の出力は該スピーカーカプセル（１８）の一方の端子に接続されており、該他方のＤ／Ａ変換器（２、１）の出力は該スピーカーカプセル（１８）の他方の端子に接続されることを特徴とする、回路。
【００１３】
（項目２）
上記２つのＤ／Ａ変換器（１、２）のうち少なくとも１つは、出力信号の重み付けする要素を備え、上記低位のビットグループに対応する信号は、（例えば、抵抗（１２、１３）含む分圧器または増幅器）上記高位のビットグループに対応する信号に対して、１／（２の（該高位のビットグループのワード幅）乗）に重み付けられることを特徴とする、項目１に記載の回路。
【００１４】
（項目３）
上記Ｄ／Ａ変換器（１、２）は、デジタル変調器（７、８）（好ましくは、ＰＷＭ変調器またはシグマデルタ変調器）と、ダウンストリーム増幅器段（９、１０）と、該増幅器段（９、１０）から下流にあるローパスフィルタ（好ましくは、コイル（１５、１６）の形である）とを備えることを特徴とする、項目１または項目２に記載の回路。
【００１５】
（項目４）
上記増幅器段（９、１０）は、切替えられた最終段であり、これは好ましくは、インバータを有するＭＯＳＦＥＴプッシュプル出力段として設計されることを特徴とする、項目２または項目３に記載の回路。
【００１６】
（項目５）
コンデンサ（１７）が、上記ローパスフィルタの一部として上記スピーカーカプセル（１８）の２つの端子間に設けられていることを特徴とする、項目１から項目４のいずれか一項に記載のスピーカー。
【００１７】
（項目６）
デジタル値１を加算する加算器（４）は、上記高位のビットグループのための上記Ｄ／Ａ変換器（１、２）のデータ入力と直列に接続されており、その制御入力はコンパレータ（３）の出力に接続され、該コンパレータ（３）の入力は上記補完段（５）の入力に接続されることを特徴とする、項目１から項目５のいずれか一項に記載のスピーカー。
【００１８】
（項目７）
ＰＷＭ変調器として、モダンＤＳＰのオンチップＰＷＭ段、ＲＩＳＣマイクロコントローラまたはＦＰＧＡまたはＡＳＩＣにおけるハードウェア実装が用いられることを特徴とする、項目２から項目６のいずれか一項に記載のスピーカー。
【００１９】
（項目８）
デジタルデータ項目を備えた音声信号を有するスピーカーカプセル（１８）を備える、スピーカーを制御する方法であって、
該個別のデータ項目は、高位のビットグループと低位のビットグループとに分割され、そこからアナログ信号が形成され、
該２つのビットグループのうち１つは、アナログ信号に変換される前に否定され、該アナログ信号は該スピーカーカプセル（１８）の一方の端子にある該否定されたビットグループからのものであり、該アナログ信号は該スピーカーカプセル（１８）の他方の端子にある該他方のビットグループからのものであること特徴とする、方法。
【００２０】
（項目９）
上記低位のビットグループから来る上記信号は、例えば、抵抗（１２、１３）から形成される分圧器または増幅器を介して、上記高位のビットグループから来る信号に対して、１／（２の（該高位のビットグループのワード幅）乗）に重み付けられることを特徴とする、項目８に記載の方法。
【００２１】
（項目１０）
上記Ｄ／Ａ変換は、上記個別のビットグループがデジタル変調（好ましくは、ＰＷＭ変調またはシグマデルタ変調）によって、平均値が該ビットグループの二進法の振幅情報に一致するビットストリームに変換され、該ビットストリームは増幅器段（９、１０）で増幅され、ローパスフィルタリングを用いてアナログ信号に変換されるところで生じることを特徴とする、項目８または項目９に記載の方法。
【００２２】
（項目１１）
上記ビットグループを否定することは、第１の補完を形成することによって生じることを特徴とする、項目８から項目１０のいずれか一項に記載の方法。
【００２３】
（項目１２）
上記ビットグループを否定することは、第２の補完を形成することによって生じることを特徴とする、項目８から項目１０のいずれか一項に記載の方法。
【００２４】
（項目１３）
上記低位のビットグループは否定されることを特徴とする、項目８から項目１２のいずれか一項に記載の方法。
【００２５】
（項目１４）
上記高位のビットグループは、上記低位のビットグループが０よりも大きいかもしくは小さい場合、デジタル値１だけ増加されることを特徴とする、項目８から項目１３のいずれか一項に記載の方法。
【００２６】
（項目１５）
上記データ項目は、半データ項目幅を有するビットグループに分けられることを特徴とする、項目８から項目１４のいずれか一項に記載の方法。
【００２７】
（要旨）
本発明は、スピーカーカプセル（１８）を有するスピーカーを制御するための回路に関し、この回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ（６）と、高位のビットグループと低位のビットグループとをＤ／Ａ変換するための２つのＤ／Ａ変換器（１、２）から成り、このＤ／Ａ変換器（１、２）のデジタル入力は、ビットスプリッタ（６）の出力に接続される。
【００２８】
本発明は、ビットグループを否定するための補完段（５）はＤ／Ａ変換器（２、１）と直列に接続され、一方のＤ／Ａ変換器（１、２）の出力はスピーカーカプセル（１８）一方の端子と接続され、他方のＤ／Ａ変換器（２、１）の出力はスピーカーカプセル（１８）の他方の端子に接続されることによって特徴付けられる。
【発明を実施するための最良の形態】
【００２９】
本発明は、図面を用いて以下でさらに詳細に説明される。
【００３０】
図１は、本発明に従って、スピーカー（例えばデジタル受話器の小型スピーカー）を制御する回路の実施例を示し、１６ビットのデジタル／アナログ変換が有利に４８ｋＨｚの変換レートで必要な電力増幅とともに生じる。
【００３１】
変換されるデータ項目は、１６ビット幅の実施例において、ビットスプリッタ６によって高バイト（８ビット）と低バイト（８ビット）とに分けられる。これは、データ項目（ＤＩ）が（バイトの可能な結合数（ｖａｌｅｎｃｅ）に対応する）２５６によって分割されるところに生じる。全体数の結果は高バイトであり、残りは低バイトから得られる。数学的表現では、以下のように記すことが可能である。つまり、高バイト＝データ項目÷２５６、低バイト＝データ項目ｍｏｄ２５６またはデータ項目＝高バイト×２５６＋低バイトと記すことが可能である。
【００３２】
入力データ、すなわち変換されるデータ項目（１６ビット）が既に、例えば１６ビットレジスタまたは２つの８ビットＲＡＭ蓄積サイトにおける蓄積による、例えばＤＳＰ／マイクロコントローラ実行で、もしくはＦＰＧＡ実装で与えられるように、所望の並列形式で利用可能である場合では、低バイトと高バイトとに分けることは、単に「低」または「高」に並列なデータビットの対応する接続または分岐によって生じる。分割またはビットスプリッタの実際的な実施形態が、１６ビットのデータ項目の場合について図３に示される。ＤＳＰまたはマイクロコントローラにおける実装では、これはまたマスク、シフトおよび移動動作の適切な組み合わせで生じる。
【００３３】
データがシリアル形式にある場合、ビットスプリッタはシリアル／パラレル（Ｓ／Ｐ）変換器も有し、これはパラレルデータフローを生成し、順に図３に従って分けられる。Ｓ／Ｐ変換器はシリアルプロトコルによって異なって設計され得る。そのようなＳ／Ｐ変換器の実装は当業者にとって問題ではない。
【００３４】
高バイトがＰＷＭ変調器７のデータ入力に到達する前に、低バイトが０に等しくない場合、高バイトは「１」増加され、低バイトが０に等しい場合、高バイトは変化しない。この状況の検査は、８ビットのコンパレータ３を用いて生じ、これは低バイト＞０または低バイト＝０に従って出力信号を生成し、コンパレータ３は加算器の入力に隣接する。高バイトは、コンパレータ３の出力信号が「１」である場合、「１」分加算器４において増加され、そうでない場合、変更せずに通過し、ＰＷＭ変調器７のデータ入力に到達する。加算器、補完段およびコンパレータは標準的なロジックゲート（７４ＨＣ２８３、７４ＨＣ８５、７４ＨＣ０４）もしくはプログラマブルロジック（ＰＬＤまたはＦＰＧＡ）のどちらか一方で実装され得る。ＰＷＭ変調器７は、８ビットカウンタと８ビットコンパレータとを備え、高バイトを直接ＰＷＭ信号に変換する。このＰＷＭ信号は、電力に従って、増幅器９で増幅され、コンデンサ１１とインダクタンス１５とを介してスピーカー１８のプラス端子に伝導される。バッファまたは増幅器として、例えば、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとの組み合わせとして図２において表されるように、ＣＭＯＳバッファ、アナログマルチプレクサ、伝導ドライバ、インピーダンス変換器、レールツーレール（ｒａｉｌ−ｔｏｒａｉｌ）演算増幅器、またはインバータを有するＭＯＳＦＥＴシングルエンドのプッシュプル出力段を実装することが可能である。
【００３５】
バッファ段は非反転でなければならなく、その出力インピーダンスはスピーカーカプセルのインピーダンスよりも係数（ｆａｃｔｏｒ）１０〜１０００分だけ小さくあるべきである。電流の流入の際、振動板が外側へ移動するスピーカー端子は、プラス端子と指定される。これは特に２つ以上のチャンネルがある際に、音声の位相位置にとって重要である。ダイナミックスピーカー（空心コイルが電磁界で移動する）、圧電音声変換器およびコンデンサ変換器がスピーカーとして適切である。
【００３６】
第２の補完は、第２の補完段５において低バイトから形成される。低バイトの否定しは、その後、ここから来るアナログ信号がスピーカーの陰極にあるという点で必要とされる。第２の補完段の出力信号は、ＰＷＭ変調器８のデータ入力にあり、これはまた、８ビットのカウンタと８ビットのコンパレータとを備える。ＰＷＭ変調器８から生成される信号は増幅器１０で増幅され、電圧は抵抗１２、１３を備えた分圧器で係数２５６分弱められる。１／２５６倍の振幅を有する、結果として生じるＰＷＭ信号は、ＬＣフィルタ１６、１７を介してスピーカー１８のマイナス端子に伝導される。
【００３７】
デジタル「１」を高バイトに追加することが、低バイトが０と等しくない場合、絶対値０で第２の補完を形成する際の重なり合いを検討するために必要である。第２の補完方法を用いると、この方法は最も広く知られた表示形式であるが、正の数は最初に反転されたビットのようであるという理由で負の数になり、それから「１」が形成された数に追加される。この記述は両方向で機能する。すなわち、問題なしに、負の数から計算して、この場合もやはり、対応する正の数を得ることも可能である。この方法の利点は、０値に１つの表象のみを与えるという点である。「１」を高バイトに追加することは、スピーカー１８におけるデータ項目（ＤＩ）に実際対応する信号を得るために、補完を表しており、これは以下に説明される。
【００３８】
低バイト、すなわち（ＤＩ  ｍｏｄ  ２５６）は、＞０であり、（ＤＩ  ｄｉｖ  ２５６）×Ｕｂ／２５６である場合と、低バイト、すなわち（ＤＩ  ｍｏｄ  ２５６）は＝０である場合は、それぞれ、電圧（（ＤＩ  ｄｉｖ  ２５６）＋１）×Ｕｂ／２５６は、スピーカーカプセル１８のプラス端子にある。Ｕｂは、増幅器として働くバッファ９および１０の供給電圧である。電圧（２５６−（ＤＩ  ｍｏｄ  ２５６）ｍｏｄ  ２５６）×Ｕｂ／（２５６×２５６）は、スピーカーカプセル１８のマイナス端子にある。
【００３９】
２つの電圧間の差は、スピーカーにあり、ＤＩ×Ｕｂ／（２５６×２５６）に対応し、所望の１６ビット変換である。低位ビットは第２の補完形成によって否定される（ｎｅｇａｔｅ）という事実の結果、変換されたデータ値に一致する較差電圧がスピーカー端子間に形成される。
【００４０】
高バイトまたは低バイトであるデータは、サンプルサイクルｆｓを有するＰＷＭ変調器７、８に引き継がれる。ＰＷＭ段に内蔵の８ビットカウンタは、サイクルｆ＿ＰＷＭで供給され、これは２５６×ｎ×ｆｓである。係数ｎは全体数、例えば４であり、ＰＷＭ段の周波数のサンプルサイクルへの比を確定する。２５６×ｎ×ｆｓである、カウンタサイクルを用いることによって、サージがカウンタサイクルで生成されないことが保証され、これはサンプルサイクルｆｓでＰＷＭ値を定期的に更新するからである。カウンタサイクルが高ければ高いほど、後に続いて置かれたＬＣフィルタによって基本的なＰＷＭ周波数を弱めることが向上される。スピーカー入力前のＬＣローパスフィルタは、好ましくは、その結果、ほぼ２０ｋＨｚの音声周波数の上限で、音声信号が３ｄＢ分減衰されるように、サイズ化される。
【００４１】
ＰＷＭ変調器７の出力信号ＰＷＭ＿Ｈは、増幅器９において電力増幅後、コンデンサ１１とインダクタンスとを介して、スピーカーカプセル１４のプラス端子に移動する。インダクタンス１５（例えば、コイル）は、ローパスフィルタとして働き、コンデンサ１１とともに、所望されない直流電圧分がフィルタによって除外される。ＰＷＭ変調器８の出力信号ＰＷＭ＿Ｌは、増幅器１０の電力増幅後、分圧器１２、１３に移動し、この分圧器は信号を係数２５６だけ弱める。この係数は２のべき乗の値（高位ビットグループの項目幅）例えば、２８、２６等に一致する。例えば、抵抗１２は２．５５ｋΩであり、抵抗１３は１０Ωである。小さな振幅のこのＰＷＭ信号は、インダクタンス１６を介してスピーカー１８のマイナス端子に到達する。
【００４２】
抵抗１２および１３の抵抗値は、例として示されたが、より良く理解するためのものであり、フィルタまたはスピーカーインピーダンスが原因で負荷は無視できるほどに小さいと仮定する。実際には、抵抗１２、１３の比は、負荷された状態で、可能な限り正確に２５６の係数分小さいＰＷＭ信号のレベルが生成されるような方法で選択され、これは、高バイトから来る信号に比べて低バイトから来る。
【００４３】
インダクタンス１５および１６は、スピーカー１４のプラス端子とマイナス端子との間に接続されたコンデンサ１７とともに、ローパスフィルタを形成し、アナログ信号は増幅され、パルス幅変調された信号から生成され、音声信号に含まれたＰＷＭ段の周波数は大幅に弱められる。
【００４４】
本発明は、図１に示した説明された実施例に限られない。本発明の基礎理念は、デジタル音声信号を表すデータ項目を２つのビットグループへ分割する点にあり、それらのうち１つをデジタル的に反転させる。Ｄ／Ａ変換器１、２によってアナログ信号に変換した後、ビットグループに対応する２つのアナログ信号は、互いから切り離されて、スピーカー１８のプラス端子とマイナス端子とに伝達される。図１において点線によって縁取られた箱から明らかなように、任意のタイプのＤ／Ａ変換１、２が原則的には考えられ得、必要に応じて、統合されたアナログ増幅器段、もしくはその後に続くアナログ増幅器段とともに考えられ得る。アナログ増幅器を有するそのようなＤ／Ａシステムは、比較的高い費用を必要とし、信号のひずみを引き起こし、低い効率を有するので、好ましい実施形態は最終段から成り、これはデジタル増幅器の形で設計される。この増幅器の概念は、Ｄ級増幅としても知られる。デジタル信号はそれによって、特別なデジタル変調器を用いてビットストリームに変換され、その平均値は変換されたデータに一致する。従って、二進法の振幅情報は、パルス信号の平均値にコード化される。この方法に関しては、例えばパルス幅変調（ＰＷＭ）またはシグマデルタ変調（ＳＤＭ）が適切である。それによって形成され、パルス密度に関して変調された信号は、単純なローパスフィルタリングによって、対応するアナログ信号に変換され得る。デジタル音声信号を適切なレベルまで上げて、例えばスピーカーの低オームの負荷を駆動するために、パルス増幅器が用いられる。次に、増幅された信号はローパスフィルタに伝達され、これによりアナログ信号が、増幅変調された信号から生成される。ダウンストリームパルス増幅器を有するＰＷＭが用いられる、そのようなＤ／Ａシステムの基本原理は、ＤＥ３９  ３４  ２１５に記述される。既に前で述べたように、ＣＭＯＳバッファ、伝導ドライバ、アナログマルチプレクサ、インピーダンス変換器、レールツーレール演算増幅器、またはインバータを有するＭＯＳＦＥＴシングルエンドのプッシュプル出力段は、図２に従って増幅器として使用され得る。切替えられた最終段、またはクラスＤの最終段を用いることは、典型的な最終段と比較して実質的により高効率という利点を有する。この原理で動作するデジタル増幅器は、デルタシグマ変調器とともに、ＤＥ１９６  １９  ２０８Ａに記述される。この文書の内容はここで援用される。
【００４５】
本発明に従ったスピーカー制御の上質で、かつ簡単な実装は特に有利である。よって、モダンＤＳＰ（デジタル信号プロセッサ）の直接オンチップＰＷＭ段、ＲＩＳＣ（縮小命令セットコンピュータ）マイクロコントローラ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）におけるハードウェア実行またはＡＳＩＣ（特定用途向け集積回路）のうちいずれかがＰＷＭ変調器として用いられ得る。従って、サンプルサイクルｆｓによってＰＷＭ変調器に印加されるデータの計算は、ハードウェア（ＡＳＩＣ、ＦＰＧＡ）またはソフトウェア（ＤＳＰ、マイクロコントローラ）にて生じ得る。音声入力信号のデジタル形式もまた有する装置において、ＩＣ数と部品費用とが本発明を用いることによって減じられ得る。
【００４６】
もちろん、本発明は前述した実施例に限られない。例えば、任意の分解能（８ビット、１６ビット、２４ビット、３２ビット等）を有するデータ項目が、対応するビットスプリッタに分けられ得、対応する分解能のデジタル変調器を有するパルス幅変調された信号に変換され得る。また、実施例で引用された、データ項目を半分のワード幅でビットグループに分けることは、本発明に従って、スピーカー制御を機能することに決定的なものではない。データ項目を分けることによって形成されたビットグループはまた、異なる長さを有し得る。任意のデータ長が可能であり、分割は確かに、２つの不均等な幅のビットグループに起き得る。例えば、１８ビットシーケンスを高位のビットシーケンス、１１ビット幅と低位のビットシーケンス、７ビット幅とに分けることが考えられる。もちろん、低位のビットグループの代わりに、高位のビットグループもまた否定され得る。実際、重み付け要素の耐性の影響を減らすために、つまり、低位のビットシーケンスを弱めること、しかし考慮中の場合では、分圧器の抵抗耐性の影響を減らすために、高位のビットシーケンスの幅を、用いる技術の限界に従って、本質的にはデジタル変調器のサイクルに従って、可能な限り広く選択することがもちろん有利である。正確には適切でなく弱めることによって、ひずみと高調波とが生成される。また、２つの信号の重み付けは、互いについてスピーカーカプセル１８において所望の比を生成する異なる強度の増幅器９、１０を用いることによって起き得る。ＰＷＭ変調器の代わりに、全てのデジタル変調器または変換器が原則的には適切であり、ここでは、結果として生じるビットストリームの平均値が変換されるデータに対応する。
【００４７】
また、高位のビットグループと低位のビットグループとが準備される方法は、前述の例とは異なり得る。本発明に従って、回路の単純な実行の形式で、第１の補完の形成のみが第２の補完の形成の代わりに起き得、つまり、低位のビットグループの個別のビットを変換することが、高位のビットグループを同時にインクリメントせずに起き得る。
【図面の簡単な説明】
【００４８】
【図１】本発明に従ったスピーカー制御の一実施例である。
【図２】ＭＯＳＦＥＴシングルエンドの形の切替えられた最終段、インバータを有するプッシュプル出力段である。
【図３】ビットスプリッタの一実施例であり、ここでは並列のデータフローは低バイトフローと高バイトフローとに分けられる。
【符号の説明】
【００４９】
１、２  Ｄ／Ａ変換器
３  コンパレータ
４  加算器
５  第２の補完段
６  ビットスプリッタ
７、８  デジタル変調器
１０  ダウンストリーム増幅器段
１２、１３  抵抗
１５、１６  コイル
１７  コンデンサ
１８  スピーカーカプセル
【図１】
2005328531.tif 000003
【図２】
2005328531.tif 000004
【図３】
2005328531.tif 000005