(57)【要約】【課題】ＳＯＩ構造を有する半導体装置において、従来技術のダイオードは、ブレークダウン電圧を最適化することが困難であることや、ダイオードがブレークダウンした場合に、内部回路に高い電圧が印加されつづけるために、半導体素子が劣化あるいは破壊されるなどの問題が生じ、半導体装置の信頼性が損なわれるという課題があった。【解決手段】本発明の半導体装置は、表面シリコン層と埋込酸化膜を除去し開口部を設けることで、支持基板を露出させ、開口部内の支持基板に第１のバイポーラトランジスタと第２のバイポーラトランジスタとを設けた。これら２つのバイポーラトランジスタがサイリスタを構成することで、ダイオードのブレークダウンよりさらに低いサイリスタの保持電圧で外部から印加する高いサージ電圧をクランプすることができる。【選択図】図１
2005268554.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と埋込酸化膜と表面シリコン層とからなる半導体装置であって、該埋込酸化膜と該表面シリコン層とを上下方向に貫通して該支持基板の表面を露出させる開口部を有する半導体装置において、
前記支持基板に第１の低濃度拡散層と第２の低濃度拡散層とを設け、
前記第１の低濃度拡散層には、第１の高濃度拡散層と第２の高濃度拡散層とを離間して設け、
前記第２の低濃度拡散層には、第３の高濃度拡散層と第４の高濃度拡散層とを離間して設け、
前記第１の低濃度拡散層と前記第１の高濃度拡散層と前記第３の高濃度拡散層とは同一導電型であり、
前記第２の低濃度拡散層と前記第２の高濃度拡散層と前記第４の高濃度拡散層とは同一導電型であり、
前記第１の低濃度拡散層と前記第２の低濃度拡散層と前記第１の高濃度拡散層と前記第２の高濃度拡散層と前記第３の高濃度拡散層と前記第４の高濃度拡散層とで半導体整流素子を構成することを特徴とする半導体装置。
【請求項２】
前記半導体整流素子は、前記第１の低濃度拡散層をベースとし前記第２の高濃度拡散層をエミッタとし前記第２の低濃度拡散層をコレクタとする第１のバイポーラトランジスタと、前記第２の低濃度拡散層をベースとし前記第３の高濃度拡散層をエミッタとし前記第１の低濃度拡散層をコレクタとする第２のバイポーラトランジスタと、を有するサイリスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイリスタは、前記第１の高濃度拡散層と前記第２の高濃度拡散層とをカソードとし、前記第３の高濃度拡散層と前記第４の高濃度拡散層とをアノードとし、
前記カソードは、第１の電源に接続し、前記アノードは、第２の電源に接続することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面シリコン層と埋込酸化膜と支持基板とが積層されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関し、詳しくは、半導体整流素子を用いた保護回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
ＳＯＩ構造を有する半導体装置においては、表面シリコン層に形成されたＭＯＳトランジスタの寄生容量を低減できるなどの理由から、高速、低消費電力動作などのいろいろな性能向上が可能となる。
【０００３】
ここで、寄生容量が低減される理由は、例えば、表面シリコン層に形成されたＭＯＳトランジスタのドレイン・ソースとなるＰＮ接合の底面部分が埋込酸化膜と接することで、底面部分の寄生容量を無視できるためである。
【０００４】
ところが、寄生容量を低減できるということは、ＰＮ接合の面積が縮小されるということでもあるため、ＰＮ接合に大電流を流すことを目的とする素子を形成するには不利であった。
そのような素子として、例えば、保護回路に用いるダイオードがある。このダイオードは、静電気の放電などにより生じる高電圧（以下、サージ電圧という）が半導体装置に印加され、半導体装置が破壊されるのを防ぐために用いるものであって、サージ電圧を半導体装置が故障しない程度の低い電圧にクランプする役割を有する。
【０００５】
ＳＯＩ構造を有する半導体装置に設ける保護回路用のダイオードは多くの提案をみるところである（例えば、特許文献１参照）。
特許文献１に示した従来技術のダイオードは、ＰＮ接合の底面部分を支持基板に形成し大電流を流すことができる構造が提案されている。
【０００６】
特許文献１に示した従来技術を図を用いて説明する。図４は、特許文献１に示した従来技術をその主旨を逸脱しない程度に書き直したものである。
５ａと５ｂとは金属電極、１３は支持基板、１５は埋込酸化膜、１７は表面シリコン層、２１はダイオード、３７と３９と４１と４３とは高濃度拡散層、７１は開口部である。
特許文献１に示した従来技術のダイオード２１は、表面シリコン層１７と埋込酸化膜１５とを上下方向に貫通して支持基板１３の表面を露出させた開口部７１を形成し、その開口部７１に、支持基板１３と反対導電型の高濃度拡散層３７と、支持基板１３と同一導電型の高濃度拡散層３９とを設けている。
【０００７】
特許文献１に示した従来技術のダイオード２１においては、ＰＮ接合の底面部分が支持基板１３内に形成されるため、表面シリコン層１７のみにＰＮ接合を形成する場合に比べ、広い面積のＰＮ接合が形成可能である。
さらに、表面シリコン層１７の側壁に、支持基板１３と反対導電型の高濃度拡散層４１と、支持基板１３と同一導電型の高濃度拡散層４３とをそれぞれ設けている。
そして、支持基板１３と反対導電型の高濃度拡散層３７と高濃度拡散層４１とを金属電極５ａで接続し、支持基板１３と同一導電型の高濃度拡散層３９と高濃度拡散層４３とを金属電極５ｂで接続している。このような構成とすることで、ＰＮ接合面積を広くすることができる。
【０００８】
ところで、近年の半導体装置は微細化が進んでいる。半導体装置の微細化はコストダウ
ンに大きく影響するために様々な手法が提案されているが、基本的な考えは半導体装置を構成する個々の素子の平面の面積を小さくすることである。
前述のごとく、サージ電圧から半導体装置を保護するためには保護回路に用いるダイオードのＰＮ接合面積を増加させればよい。しかしながら、このダイオードも半導体装置を構成する素子であるから、ＰＮ接合の面積の増加は素子の平面の面積の増加を意味し、半導体装置の微細化を妨げ、微細化を行いコストダウンするという思想に逆行する。
【０００９】
このような考えにおいて、特許文献１に示した従来技術のダイオード２１は、ＰＮ接合の面積を増加させようとする場合、高濃度拡散層３７や高濃度拡散層３９を大きくするのではなく、開口部７１の側壁に設けた高濃度拡散層４１や高濃度拡散層４３の面積を大きくすることで、ＰＮ接合の面積を増加させる方法を採用している。
【００１０】
【特許文献１】特開２００２−４３５８８号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に示した従来技術のダイオード２１は、ＰＮ接合の面積を増加させようとすると金属電極材料を均一に形成することが困難になるという問題がある。
【００１２】
すなわち、高濃度拡散層４１や高濃度拡散層４３の面積増加は、表面シリコン層１７の厚みが増すことでなされる。したがって、高濃度拡散層４１や高濃度拡散層４３の面積を増加させようとすると開口部７１の深さが増すことになる。
半導体装置の金属電極材料は、一般的には蒸着ないしはスパッタリングという手法を用いて形成する。特に現在広く用いられているスパッタリングは、成膜対象が開口部７１のような穴状である場合、その穴が深ければ深いほど穴の底まで金属原子が到達しにくいという性質があって、結果的に均一な成膜がなされないという問題がある。
したがって、開口部７１の深さが増すと開口部７１に金属電極材料を均一に形成することが困難になってしまい、金属電極が断線するなどの問題が生じてしまう。
【００１３】
また、特許文献１に示した従来技術のダイオード２１の高濃度拡散層３７および高濃度拡散層３９は、支持基板１３に直接形成されている。このために生じる問題もある。図を用いて次に説明する。
【００１４】
特許文献１に示した従来技術のダイオードを用いた保護回路例を図５に示す。４５は第１の電源、４７は第２の電源、４９は内部回路、Ｄ１は図４で説明した特許文献１に示した従来技術のダイオード２１を示している。図５では、ダイオードＤ１を電源間に設けた場合を例にしており、アノードを第１の電源４５に接続し、カソードを第２の電源４７に接続している。内部回路４９は半導体装置を構成するその他の回路を想定している。
【００１５】
図５においては、図４における支持基板１３をＰ型基板としており、支持基板１３は、支持基板１３と同一導電型の高濃度拡散層３９を介して金属電極５ｂにより第１の電源４５と電気的に接続されている。また、支持基板１３と反対導電型の高濃度拡散層３７は、金属電極５ａにより第２の電源４７と電気的に接続されている。内部回路４９には第１の電源４５と第２の電源４７とが接続されている。次に、図５に示した保護回路の動作を説明する。
【００１６】
まず、第２の電源４７に負のサージ電圧が印加されると、ダイオードＤ１は順方向動作を行い、第１の電源４５から第２の電源４７へ電流を流し、負のサージ電圧をダイオードの順方向のしきい値である低い電圧にクランプする。
また、第２の電源４７に正のサージ電圧が印加されると、ダイオードＤ１は逆方向動作
をする。正のサージ電圧がダイオードＤ１のブレークダウン電圧より高い場合は、ダイオードＤ１は、すぐさまブレークダウンし、第２の電源４７から第１の電源４５へ電流を流し、正のサージ電圧をブレークダウン電圧にクランプする。
【００１７】
ところで、ダイオードを電源間の保護素子として使用する場合には、保護素子は内部回路より低い電圧でブレークダウンする必要がある。これは、内部回路を保護するためには、サージ電圧により内部回路を構成するトランジスタなどがブレークダウンする前に、保護素子がブレークダウンしなければならないためである。しかしながら、一般的にダイオードのブレークダウン耐圧は、トランジスタのブレークダウン電圧よりも高いため、保護回路に用いるダイオードのブレークダウン電圧を調整し最適化する必要がある。
【００１８】
ところが、特許文献１に示した従来技術のダイオード２１のブレークダウン電圧を調整する場合、次のような問題がある。
ブレークダウン電圧などのＰＮ接合の諸特性は、低濃度側の不純物濃度に強く依存する。特許文献１に示した従来技術のダイオード２１の場合は、図４に示したように支持基板が低濃度側となる。よって、ダイオードのブレークダウン電圧を調整するためには、支持基板の濃度を調整する必要があるが、そのためにはシリコン基板の比抵抗を変更する必要がある。半導体装置を構成するシリコン基板の比抵抗を変更することは、そのシリコン基板に設ける全ての半導体素子の電気特性に影響することから、半導体装置の製造プロセス上、その変更は困難であった。
【００１９】
さらに、図５に示したダイオードＤ１を用いた保護回路においては、次のような問題もある。
【００２０】
第２の電源４７に正のサージ電圧が印加され、ダイオードがブレークダウンすると、ダイオードの両端の電圧は、ダイオードのブレークダウン電圧を保持した状態が続く。この間、内部回路にはブレークダウン電圧と同じ電圧が印加されることになる。つまり、ダイオードのブレークダウン電圧で内部回路がクランプされる。半導体装置は微細化が進むほど過電圧に極めて弱くなるため、高い電圧が印加され続けることにより、半導体素子が劣化あるいは破壊されるなどの問題が生じ、半導体装置の信頼性が大きく損なわれてしまうという問題がある。
【００２１】
以上で説明したように、特許文献１に示した従来技術のダイオードにおいては、ブレークダウン電圧を最適化することが困難であることや、微細化した半導体装置の保護には適さないという問題がある。
【００２２】
この発明は、ＳＯＩ構造を有する半導体装置を使用する際に起きる上記の問題を解決するためになされたもので、大電流を流すことが可能で、さらに保護回路動作中において内部回路への過電圧印加を防止することを目的とするものである。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の半導体装置は下記記載の構造を採用する。
【００２４】
支持基板と埋込酸化膜と表面シリコン層とからなる半導体装置であって、埋込酸化膜と表面シリコン層とを上下方向に貫通して支持基板の表面を露出させる開口部を有する半導体装置において、
支持基板に第１の低濃度拡散層と第２の低濃度拡散層とを設け、
第１の低濃度拡散層には、第１の高濃度拡散層と第２の高濃度拡散層とを離間して設け、
第２の低濃度拡散層には、第３の高濃度拡散層と第４の高濃度拡散層とを離間して設け
、
第１の低濃度拡散層と第１の高濃度拡散層と第３の高濃度拡散層とは同一導電型であり、
第２の低濃度拡散層と第２の高濃度拡散層と第４の高濃度拡散層とは同一導電型であり、
第１の低濃度拡散層と第２の低濃度拡散層と第１の高濃度拡散層と第２の高濃度拡散層と第３の高濃度拡散層と第４の高濃度拡散層とで半導体整流素子を構成することを特徴とする。
【００２５】
半導体整流素子は、第１の低濃度拡散層をベースとし第２の高濃度拡散層をエミッタとし第２の低濃度拡散層をコレクタとする第１のバイポーラトランジスタと、
第２の低濃度拡散層をベースとし第３の高濃度拡散層をエミッタとし第１の低濃度拡散層をコレクタとする第２のバイポーラトランジスタと、を有するサイリスタであることを特徴とする。
【００２６】
サイリスタは、第１の高濃度拡散層と第２の高濃度拡散層とをカソードとし、第３の高濃度拡散層と第４の高濃度拡散層とをアノードとし、
カソードは、第１の電源に接続し、アノードは、第２の電源に接続することを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置は、開口部内の支持基板に半導体整流素子を設けるものである。この半導体整流素子は、第１のバイポーラトランジスタと第２のバイポーラトランジスタとを有するサイリスタである。本発明の半導体装置の特徴的な部分はまさにこの部分であって、支持基板内にサイリスタを設けた点である。このような構成とすることによって、表面シリコン層に半導体整流素子を設ける場合に比べ、より大きな電流を流すことが可能となり、さらに、サージ電圧によりサイリスタが動作状態になった場合は、高いサージ電圧を低い電圧にクランプし、内部回路へ高い電圧が印加されつづけることを防ぐため、半導体装置が破壊されることはなく、半導体装置の信頼性も損なわれることはない。
【００２８】
また、サイリスタの保持電圧や臨界電圧などの特性は、サイリスタを構成している低濃度拡散層や高濃度拡散層を形成する製造プロセスの一部を変更するだけで容易に調整できる。これによって、保護回路の保護能力を高めることも容易になる。
【００２９】
さらにまた、半導体整流素子を支持基板内に設けているため、半導体装置を保護する能力や半導体装置の信頼性が埋込酸化膜や表面シリコン層の膜厚に影響しないという特徴も有するのである。
【発明を実施するための最良の形態】
【００３０】
以下、図面を用いて本発明を実施するための最適な実施の形態を説明する。
【００３１】
［全体構造の説明：図１］
図１は、本発明の実施の形態における半導体装置の構造を示す模式的な断面図である。１ａと１ｂと３ａと３ｂとは高濃度拡散層、５ａと５ｂと５ｃと５ｄとは金属電極、７はコンタクトホール、９と１１とは低濃度拡散層、１３は支持基板、１５は埋込酸化膜、１７は表面シリコン層、１９は層間絶縁膜、５１はサイリスタ、７１は開口部である。Ｈ１からＨ４は配線部、Ｒ１とＲ２とはウェル抵抗、Ｂ１は第１のバイポーラトランジスタ、Ｂ２は第２のバイポーラトランジスタである。
【００３２】
図１に示す半導体装置は、シリコンの支持基板１３上に埋込酸化膜１５が設けられ、そ
の上部に表面シリコン層１７が設けられたＳＯＩ構造を有している。本発明の実施の形態では、支持基板１３の導電型はＰ型を想定して説明する。第１の低濃度拡散層の導電型はＰ型、第２の低濃度拡散層の導電型はＮ型、第１の高濃度拡散層の導電型はＰ型、第２の高濃度拡散層の導電型はＮ型、第３の高濃度拡散層の導電型はＰ型、第４の高濃度拡散層の導電型はＮ型を想定して説明する。
【００３３】
また、第１の低濃度拡散層は低濃度拡散層９、第２の低濃度拡散層は低濃度拡散層１１、第１の高濃度拡散層は高濃度拡散層１ａ、第２の高濃度拡散層は高濃度拡散層３ａ、第３の高濃度拡散層は高濃度拡散層１ｂ、第４の高濃度拡散層は高濃度拡散層３ｂとして説明する。
【００３４】
埋込酸化膜１５は、膜厚が０．１〜５μｍ程度であり、好ましくは０．２μｍ程度である。表面シリコン層１７は、膜厚が０．０５〜２μｍ程度、好ましくは０．１μｍ程度である。図１では、表面シリコン層１７および埋込酸化膜１５を上下方向に貫通し、支持基板１３の表面を露出させた開口部７１を設けている。さらに、高濃度拡散層１ａ、１ｂ、３ａ、３ｂと金属電極５ａ、５ｂ、５ｃ、５ｄと低濃度拡散層９、１１とで第１のバイポーラトランジスタと第２のバイポーラトランジスタとを構成し、これら２つのバイポーラトランジスタを有する半導体整流素子、つまり、サイリスタ５１を構成している。
【００３５】
サイリスタ５１は、開口部７１内の支持基板１３の表面にＰ型の低濃度拡散層９とＮ型の低濃度拡散層１１とを設ける。Ｐ型の低濃度拡散層９には、Ｐ型の高濃度拡散層１ａとＮ型の高濃度拡散層３ａとを離間して設ける。Ｎ型の低濃度拡散層１１には、Ｐ型の高濃度拡散層１ｂとＮ型の高濃度拡散層３ｂとを離間して設ける。
【００３６】
Ｐ型の低濃度拡散層９の不純物にはボロン原子を用い、表面不純物濃度は１×１０１６ａｔｏｍｓ／ｃｃ程度で、拡散深さは３．０μｍ程度である。Ｐ型の高濃度拡散層１ａの不純物にはボロン原子を用い、表面不純物濃度は１×１０２０ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１μｍ程度である。また、Ｎ型の高濃度拡散層３ａの不純物には砒素原子を用い、表面不純物濃度は１×１０２０ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１μｍ程度である。Ｎ型の低濃度拡散層１１の不純物にはリン原子を用い、表面不純物濃度は１×１０１６ａｔｏｍｓ／ｃｃ程度で、拡散深さは３．０μｍ程度である。Ｐ型の高濃度拡散層１ｂの不純物にはボロン原子を用い、表面不純物濃度は１×１０２０ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１μｍ程度である。また、Ｎ型の高濃度拡散層３ｂの不純物には砒素原子を用い、表面不純物濃度は１×１０２０ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．１μｍ程度である。
【００３７】
サイリスタ５１と表面シリコン層１７との上部には層間絶縁膜１９を設ける。層間絶縁膜１９は、ボロン原子とリン原子とを含むシリコン酸化膜からなり、膜厚は０．５μｍ程度である。層間絶縁膜１９には、コンタクトホール７を設ける。
サイリスタ５１を構成するＰ型の高濃度拡散層１ａは、コンタクトホール７を介して金属電極５ａに接続し、Ｎ型の高濃度拡散層３ａは、コンタクトホール７を介して金属電極５ｂに接続し、Ｐ型の高濃度拡散層１ｂは、コンタクトホール７を介して金属電極５ｃに接続し、Ｎ型の高濃度拡散層３ｂは、コンタクトホール７を介して金属電極５ｄに接続する。金属電極５ａ、５ｂ、５ｃ、５ｄにはアルミニウムを用い、膜厚は１．０μｍ程度である。
【００３８】
図１には、サイリスタ５１のみを示しているが、実際の半導体装置は、表面シリコン層に形成された多数のＭＯＳトランジスタ（ＭＯＳＦＥＴ）やバイポーラトランジスタや抵抗あるいはコンデンサなどの半導体素子や配線部材などを設けている。図１は、説明を簡単にするために、それらを省略し、金属電極５ａには配線部Ｈ１を接続し、金属電極５ｂ
には配線部Ｈ２を接続し、金属電極５ｃには配線部Ｈ３を接続し、金属電極５ｄには配線部Ｈ４を接続している様子を示している。
【００３９】
次に、図１に示したサイリスタ５１の内部構成を説明する。サイリスタ５１は第１のバイポーラトランジスタＢ１と第２のバイポーラトランジスタＢ２とを有している。
第１のバイポーラトランジスタＢ１は、Ｐ型の低濃度拡散層９をベースとしＮ型の高濃度拡散層３ａをエミッタとしＮ型の低濃度拡散層１１をコレクタとするＮＰＮ型のバイポーラトランジスタである。
第２のバイポーラトランジスタＢ２は、Ｎ型の低濃度拡散層１１をベースとしＰ型の高濃度拡散層１ｂをエミッタとしＰ型の低濃度拡散層９をコレクタとするＰＮＰ型のバイポーラトランジスタである。
【００４０】
Ｐ型の低濃度拡散層９は、ＮＰＮ型の第１のバイポーラトランジスタＢ１のベース領域とＰＮＰ型の第２のバイポーラトランジスタＢ２のコレクタ領域とを兼ねており、これらは電気的に接続されている。さらに、Ｐ型の低濃度拡散層９は、ウェル抵抗Ｒ１を介して、Ｐ型の高濃度拡散層１ａに接続している。
また、Ｎ型の低濃度拡散層１１は、ＮＰＮ型の第１のバイポーラトランジスタＢ１のコレクタ領域とＰＮＰ型の第２のバイポーラトランジスタＢ２のベース領域とを兼ねており、これらは電気的に接続している。さらに、Ｎ型の低濃度拡散層１１は、ウェル抵抗Ｒ２を介して、Ｎ型の高濃度拡散層３ｂに接続している。
【００４１】
このように、サイリスタ５１は、ＮＰＮ型の第１のバイポーラトランジスタＢ１とＰＮＰ型の第２のバイポーラトランジスタＢ２とを組み合わせたＰＮＰＮ型の構成となっている。ＮＰＮ型の第１のバイポーラトランジスタＢ１のエミッタをカソード、ＰＮＰ型の第２のバイポーラトランジスタＢ２のエミッタをアノードとしている。この２つのバイポーラトランジスタのどちらかのベースをゲートとしている。続いて、サイリスタの一般的な動作を説明する。
【００４２】
［サイリスタの一般的な動作の説明：図２］
次に、図２を用いてサイリスタの動作を説明する。図（ａ）はサイリスタの模式的な構造図であり、図２（ｂ）はサイリスタの電流−電圧特性である。
サイリスタは、図２（ａ）に示すように、ＮＰＮ型の第１のバイポーラトランジスタＢ１とＰＮＰ型の第２のバイポーラトランジスタＢ２とを組み合わせた構造である。
図２（ｂ）は、このサイリスタに順方向電圧を印加した場合に順方向電流が流れる様子を模式的に示したものである。縦軸はサイリスタに流れる順方向電流を示し、横軸はサイリスタに印加する順方向電圧を示している。
【００４３】
サイリスタは、アノードとカソードとの間に電流を流さない状態と電流を流す状態との２つの安定した状態を持つ。これは、サイリスタが３つ以上のＰＮ接合を持つＰＮＰＮ構造の素子であることに起因する。
サイリスタの状態を切り替える制御信号をトリガと呼ぶ。サイリスタのゲートにトリガを印加することでサイリスタを制御することができる。
例えば、ゲートにトリガが印加され、トリガ電流Ｉｇが進入したとする。トリガ電流Ｉｇは、ＮＰＮ型の第１のバイポーラトランジスタＢ１のベースからエミッタへ電流を流し、ＮＰＮ型の第１のバイポーラトランジスタＢ１のベース電流Ｉｂ１となり、ＮＰＮ型の第１のバイポーラトランジスタＢ１をオンさせる。このことによって、ＮＰＮ型の第１のバイポーラトランジスタＢ１にコレクタ電流Ｉｃ１が流れ、このコレクタ電流Ｉｃ１は、ＰＮＰ型の第２のバイポーラトランジスタＢ２のベース電流Ｉｂ２となり、ＰＮＰ型の第２のバイポーラトランジスタＢ２をオンさせる。すると、ＰＮＰ型の第２のバイポーラトランジスタＢ２のコレクタ電流Ｉｃ２が流れ、ＮＰＮ型の第１のバイポーラトランジスタ
Ｂ１にベース電流Ｉｂ１が流れる。
つまり、互いのコレクタ電流がベース電流を供給しあうことから、トリガがなくなってもこれら２つのバイポーラトランジスタはオンし、サイリスタのアノードとカソードとの間に電流を流す状態を維持するのである。
【００４４】
サイリスタは、ゲートにトリガを印加しなくても、アノードとカソードとの間に電流を流すことができる。アノード−カソード間に順方向電圧を０Ｖから増加させていくと最初はわずかしか電流が流れないが、ある電圧を超えるとサイリスタの抵抗値が急に下がって突然大きな順方向電流が流れ始める。これをターンオンと呼び、この電圧を臨界電圧もしくはブレークオーバ電圧と呼ぶ。そして、電圧が保持電圧より低くなると電流は流れなくなる。これを阻止状態と呼び、ターンオンから阻止状態になることをターンオフと呼ぶ。ターンオンした状態のサイリスタをターンオフする方法は、印加した順方向電圧を保持電圧以下にする方法の他に、逆方向電圧（印加電圧と逆極性の電圧）を印加する方法があるが、その説明は省略する。
【００４５】
このように、サイリスタは、臨界電圧以上の高いサージ電圧が印加されるとターンオンして、高いサージ電圧を低い保持電圧にクランプし、大量の電流を流すことができる。そして、サージ電圧が消滅した後は、サージ電圧が保持電圧以下になるためターンオフし、すみやかに阻止状態に戻るのである。阻止状態時はダイオードの逆方向特性と同じく電流を流すことはない。
【００４６】
［サイリスタを用いた保護回路の説明：図３］
次に、本発明の半導体装置のサイリスタを使った保護回路例を図３に示す。図３に示す保護回路は、電源間に設ける保護回路である。図１に示すサイリスタ５１は等価回路で示した。サイリスタ５１のカソードである配線部Ｈ１、Ｈ２は、第１の電源４５に接続する。サイリスタ５１のアノードである配線部Ｈ３、Ｈ４は、第２の電源４７に接続する。半導体装置の内部回路４９には第１の電源４５と第２の電源４７とが接続している。続いて、図３の保護回路の動作を説明する。
【００４７】
第２の電源４７に、静電気などによる正のサージ電圧が印加され、サイリスタ５１の臨界電圧を超えると、サイリスタ５１はターンオンし、アノードからカソードに向かって電流を流す。つまり、第２の電源４７から第１の電源４５へ電流を流し、正のサージ電圧をサイリスタ５１の保持電圧付近にクランプする。そして、静電気によって発生した電荷が減少していき、サイリスタ５１を流れる電流が減少するにしたがって、サイリスタ５１の両端の電圧は保持電圧に近づいていく。さらにサイリスタ５１の両端の電圧が保持電圧より低くなると、サイリスタ５１はターンオフして阻止状態となり、サージ電圧から内部回路を保護する動作を完了する。
【００４８】
また、第２の電源４７に、負のサージ電圧が印加されると、サイリスタ５１はターンオンせず、バイポーラトランジスタのＰＮ接合を通して電流を流す。すなわち、第２の電源４７から、配線部Ｈ４およびウェル抵抗Ｒ２を介し、サイリスタ５１を構成するＮＰＮ型の第１のバイポーラトランジスタＢ１のコレクタとベースとで構成するＰＮ接合が順方向動作を行う。さらに、ウェル抵抗Ｒ１および配線部Ｈ１を介して、第１の電源４５から第２の電源４７に電流を流し、負のサージ電圧を低い電圧にクランプする。これによって、サージ電圧から内部回路を保護する動作を完了する。
【００４９】
従来技術では、ダイオードが逆方向となるサージ電圧が印加した場合は、ダイオードがブレークダウンしてサージ電圧をクランプした。これによりさまざま問題が起きていたが、本発明の半導体装置では、保護回路としてサイリスタを用いているため、ダイオードの逆方向動作を利用しない。これにより、ダイオードのブレークダウン電圧よりさらに低い
サイリスタの保持電圧にサージ電圧をクランプすることができる。すなわち、正と負とのどちらの極性のサージ電圧であっても、常に低い電圧にクランプし、内部回路を保護することができるのである。したがって、内部回路が十分に保護されることにより、半導体装置の信頼性を高めることができる。
【００５０】
また、サイリスタの保持電圧や臨界電圧を調整することで、さらに保護回路の保護能力を高めることができる。すなわち、内部回路のブレークダウン電圧より、サイリスタの臨界電圧を低くすることや、また、保持電圧を低くすることで、保護回路が動作中において内部回路へ印加される電圧を低くすることなどである。次に、サイリスタの保持電圧や臨界電圧の調整方法を図１を用いて説明する。
【００５１】
本発明の半導体装置の保護回路を構成するサイリスタ５１の諸特性は、サイリスタ５１を構成するＮＰＮ型のバイポーラトランジスタＢ１およびＰＮＰ型のバイポーラトランジスタＢ２のベースであるＰ型の低濃度拡散層９およびＮ型の低濃度拡散層１１の形成方法、特に不純物濃度に強く依存する。例えば、サイリスタ５１の保持電圧を低くしたい場合は、ベースの不純物濃度を下げればよく、それは、Ｎ型の低濃度拡散層１１を形成する製造プロセスの一部を変更することでなされる。具体的な製造プロセスとしては、イオン注入量や熱処理時間などである。
【００５２】
また、サイリスタ５１の臨界電圧を調整したい場合は、トリガの影響を受けやすくすればよく、ウェル抵抗Ｒ１およびウェル抵抗Ｒ２の抵抗値を調整すればよい。例えば、ウェル抵抗Ｒ２の抵抗値を調整する場合は、Ｎ型の高濃度拡散層３ｂとＰ型の高濃度拡散層１ｂとの距離を変更すればよい。具体的な方法としては、Ｎ型の高濃度拡散層３ｂとＰ型の高濃度拡散層１ｂとを形成するフォトマスクの両方、もしくはどちらか一方を変更することでなされる。
【００５３】
以上、説明したサイリスタ５１の諸特性の調整方法は、例を一部示しただけであり、他にも様々な調整方法があることは言うまでもない。
【００５４】
本発明の半導体装置は、ＳＯＩ構造を構成する支持基板に第１のバイポーラトランジスタと第２のバイポーラトランジスタとを有するサイリスタを設け、半導体整流素子として用いることにより、静電気などによるサージ電圧を低い電圧にクランプすることが可能な保護回路を有する。
これによって、保護回路の動作中に、内部回路に高い電圧が印加されることを防ぐことができ、半導体装置の信頼性を高めることが可能となる。
【００５５】
また、サイリスタの保持電圧や臨界電圧などの諸特性は、サイリスタを含む半導体装置を形成する製造プロセスの一部を変更するだけで容易に調整できる。これによって、内部回路を保護する能力をさらに高めることが可能となる。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、外部から静電気などによる高いサージ電圧が印加しても破壊されることはない。したがって、本発明の半導体装置は、とりわけ静電気などが進入する機会が多い携帯用電子機器に搭載することができる。特に、カード型電子機器や腕時計に搭載する半導体装置としては好適である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態における半導体装置の構造を示す断面図である。
【図２】サイリスタの動作を説明する図である。
【図３】本発明の実施形態における半導体装置の保護回路の等価回路図である
【図４】従来技術における半導体装置の構造を示す断面図である。
【図５】従来技術における半導体装置の保護回路の等価回路図である。
【符号の説明】
【００５８】
１ａ  第１の高濃度拡散層
１ｂ  第３の高濃度拡散層
３ａ  第２の高濃度拡散層
３ｂ  第４の高濃度拡散層  
５ａ  金属電極
５ｂ  金属電極
５ｃ  金属電極  
５ｄ  金属電極
７  コンタクトホール
９  第１の低濃度拡散層
１１  第２の低濃度拡散層
１３  支持基板
１５  埋込酸化膜
１７  表面シリコン層
１９  層間絶縁膜
２１  ダイオード
４５  第１の電源
４７  第２の電源
４９  内部回路
５１  サイリスタ
７１  開口部
Ｄ１  ダイオード
Ｂ１  第１のバイポーラトランジスタ
Ｂ２  第２のバイポーラトランジスタ
Ｒ１  ウェル抵抗
Ｒ２  ウェル抵抗
Ｈ１  配線部
Ｈ２  配線部
Ｈ３  配線部
Ｈ４  配線部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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