(57)【要約】【課題】  半導体集積回路において、論理スレッショルド依存性の低減を図る。【解決手段】  電流源（ＭＰ３）から供給される電流によって充電可能なキャパシタ（Ｃｄ）と、入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路（ＭＮ３）と、基準電圧を発生するための基準電圧発生回路（１１）と、Ａ級増幅動作により上記キャパシタの端子電圧の論理判定を行うＡ級論理回路（ＭＰ４，ＭＮ２）と、上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償するための論理スレッショルド電圧補償回路（１３）とを設け、上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償することで、上記論理スレッショルド依存性の低減を達成する。【選択図】        図１
2005123677.tif 000002
【特許請求の範囲】
【請求項１】
電流を供給可能な電流源と、
上記電流源から供給される電流によって充電可能なキャパシタと、
入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路と、
基準電圧を発生するための基準電圧発生回路と、
Ａ級増幅動作により上記キャパシタの端子電圧の論理判定を行うＡ級論理回路と、
上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償するための論理スレッショルド電圧補償回路と、を有することを特徴とする半導体集積回路。
【請求項２】
上記基準電圧発生回路は、ダイオード接続されたトランジスタを含み、このトランジスタに生ずる電圧を上記基準電圧として出力する請求項１記載の半導体集積回路。
【請求項３】
上記基準電圧発生回路は、高電位側電源に結合された第１トランジスタと、
上記第１トランジスタに直列接続された定電流源と、
上記第１トランジスタにカレントミラー結合された第２トランジスタと、
ダイオード接続され、上記第２トランジスタとグランドラインとの間に結合された第３トランジスタと、を含み、上記第３トランジスタに生じた電圧を上記基準電圧として出力する請求項１記載の半導体集積回路。
【請求項４】
上記Ａ級論理回路は、上記第１トランジスタにカレントミラー結合された第４トランジスタと、
上記第４トランジスタに直列接続され、上記キャパシタの端子電圧によって駆動される第５トランジスタとを含む請求項３記載の半導体集積回路。
【請求項５】
入力されたクロック信号を遅延可能な遅延回路と、上記遅延回路の出力信号に基づいて上記クロック信号の周波数を判定する可能な判定回路と、を含む半導体集積回路であって、
上記遅延回路は、電流を供給可能な電流源と、
上記電流源から供給される電流によって充電可能なキャパシタと、
入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路と、
基準電圧を発生するための基準電圧発生回路と、
Ａ級増幅動作により上記キャパシタの端子電圧の論理判定を行うＡ級論理回路と、
上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償するための論理スレッショルド電圧補償回路と、を含んで成ることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧や論理スレッショルドに依存しない半導体集積回路技術に関し、例えばクロック信号の周波数を検出可能な周波数検出回路に適用して有効な技術に関する。
【背景技術】
【０００２】
一般に、半導体集積回路、例えば中央処理装置（ＣＰＵ）や、電気的に書き込みおよび消去が可能な不揮発性記憶装置（ＥＥＰＲＯＭ）等では、外部から印加されるクロック信号の周波数が大きく変動すると、誤動作したり暴走したりするため、誤動作防止やＥＥＰＲＯＭのデータ保護のために、周波数が規格内かどうかを検出する必要がある。周波数検出回路としては、例えばＣＲ時定数を利用して入力信号を鈍らせて周波数を検出する方式が知られている（特許文献１参照）。
【０００３】
また、基準電流源を利用して基準電流を発生するための基準電流源と、この基準電流源の出力電流によって充電されるキャパシタと、キャパシタの端子電圧が参照電圧を越えたか否かを検出可能なコンパレータとを含み、上記コンパレータの出力に基づいて周波数を検出することが考えられる。
【０００４】
【特許文献１】特開平１０−２８８６３５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１によれば、ＣＲ時定数を用いて電源電圧等に依存しないようにしたディレイ回路については開示されているが、バッファ回路の論理スレッショルド依存性が考慮されていないことが本願発明者によって見いだされた。例えば、ＣＲ時定数回路の充放電によって決定される端子電圧が後段のバッファ回路で受け、このバッファ回路の論理スレッショルド電圧を基準に上記ＣＲ時定数回路の端子電圧が論理レベルに変換されるため、バッファ回路の論理スレッショルド電圧が変動は、クロック周波数の検出結果に大きく影響する。従って、クロック信号の周波数の検出精度を向上させるには、バッファ回路の論理スレッショルド依存性を低減する必要がある。
【０００６】
また、基準電圧を発生させる回路では、抵抗分割による電圧、又はバンドギャップ電圧が利用される。前者は消費電流を減らすために抵抗分割の抵抗値が大きくなり、チップ占有面積の増大を招く。後者の場合、バンドギャップ電圧を形成するための回路が必要となる。さらに、参照電圧が任意の電圧の場合、コンパレータが必要になり、オフセットが小さくて高速のコンパレータを設計すると、回路規模が大きくなってしまう。
【０００７】
本発明の目的は、半導体集積回路において、論理スレッショルド依存性の低減を図ることにある。また、本発明の別の目的は、半導体集積回路において、論理スレッショルド依存性、電源電圧依存性の低減、及び回路の規模の縮小化を図ることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、電流を供給可能な電流源と、上記電流源から供給される電流によって充電可能なキャパシタと、入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路と、基準電圧を発生するための基準電圧発生回路と、Ａ級増幅動作により上記キャパシタの端子電圧の論理判定を行うＡ級論理回路と、上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償するための論理スレッショルド電圧補償回路とを設ける。
【００１１】
上記の手段によれば、上記論理スレッショルド電圧補償回路は、上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償する。このことが、上記Ａ級論理回路の論理スレッショルド依存性の低減を達成する。
【００１２】
このとき、回路規模の縮小化を図るため、上記基準電圧発生回路は、ダイオード接続されたトランジスタを含み、このトランジスタに生ずる電圧を上記基準電圧として出力するように構成すると良い。また、上記基準電圧発生回路は、高電位側電源に結合された第１トランジスタと、上記第１トランジスタに直列接続された定電流源と、上記第１トランジスタにカレントミラー結合された第２トランジスタと、ダイオード接続され、上記第２トランジスタとグランドラインとの間に結合された第３トランジスタとを含み、上記第３トランジスタに生じた電圧を上記基準電圧として出力するように構成することができる。
【００１３】
そして回路の電源電圧依存性の低減を図るため、上記Ａ級論理回路は、上記第１トランジスタにカレントミラー結合された第４トランジスタと、上記第４トランジスタに直列接続され、上記キャパシタの端子電圧によって駆動される第５トランジスタと、を含み、上記第５トランジスタは上記第４トランジスタによってＡ級動作するようにバイアスされるように構成すると良い。
【００１４】
さらに、入力されたクロック信号を遅延可能な遅延回路と、上記遅延回路の出力信号に基づいて上記クロック信号の周波数を判定する可能な判定回路とを含んで半導体集積回路が構成されるとき、上記遅延回路は、電流を供給可能な電流源と、上記電流源から供給される電流によって充電可能なキャパシタと、入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路と、基準電圧を発生するための基準電圧発生回路と、Ａ級増幅動作により上記キャパシタの端子電圧の論理判定を行うＡ級論理回路と、上記基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御することで、上記Ａ級論理回路の論理スレッショルド電圧のばらつきを補償するための論理スレッショルド電圧補償回路とを含んで構成することができる。その場合において、上記基準電圧発生回路は、回路規模の縮小化を図るため、ダイオード接続されたトランジスタを含み、このトランジスタに生ずる電圧を上記基準電圧として出力するように構成すると良い。また、上記基準電圧発生回路は、高電位側電源に結合された第１トランジスタと、上記第１トランジスタに直列接続された定電流源と、上記第１トランジスタにカレントミラー結合された第２トランジスタと、ダイオード接続され、上記第２トランジスタとグランドラインとの間に結合された第３トランジスタとを含み、上記第３トランジスタに生じた電圧を上記基準電圧として出力するように構成することができる。そして回路の電源電圧依存性の低減を図るため、上記Ａ級論理回路は、上記第１トランジスタにカレントミラー結合された第４トランジスタと、上記第４トランジスタに直列接続され、上記キャパシタの端子電圧によって駆動される第５トランジスタと、を含み、上記第５トランジスタは上記第４トランジスタによってＡ級動作するようにバイアスされるように構成すると良い。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１６】
すなわち、基準電圧発生回路からの基準電圧に基づいて上記電流源に流れる電流量を制御してＡ級論理回路の論理スレッショルド電圧のばらつきを補償することにより、上記Ａ級論理回路の論理スレッショルド依存性の低減を達成することができる。
【００１７】
また、基準電圧発生回路は、ダイオード接続されたトランジスタに生ずる電圧を基準電圧として出力するように構成することにより、回路規模の縮小化を図ることができる。
【００１８】
さらに、カレントミラー回路を用いることで電源電圧依存性の低減を図ることができる。
【発明を実施するための最良の形態】
【００１９】
図３には本発明にかかる半導体集積回路の一例である周波数検出回路が示される。図１に示される周波数検出回路３０は、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成され、入力されたクロック信号ＣＬＫを遅延するためのディレイ回路３１と、このディレイ回路３１の出力信号に基づいて上記クロック信号ＣＬＫの周波数が所定の周波数より高いか低いかを判定するための判定回路３２とを含んで成る。ディレイ回路３１では、後に詳述するように、入力されるクロック信号のパルス幅が所定の遅延時間ΔＴより長いか短いかが判別され、判定回路３２では、その判別結果に基づいて、クロック信号の周波数が基準周波数（検出閾値）よりも低いか、あるいは高いかの判定が行われる。このようにして、入力クロック信号の周波数検出が行われる。
【００２０】
図１には上記ディレイ回路３１の構成例が示される。
【００２１】
図１に示されるディレイ回路３１は、特に制限されないが、基準電圧を発生するための基準電圧発生回路１１と、入力端子ＩＮを介して入力されたクロック信号の周波数を検出可能な周波数検出部１４と、この周波数検出部１４の検出結果を後段回路に出力するための出力バッファ１２と、上記周波数検出部１４に含まれるＡ級論理回路の論理スレッショルド電圧を補償するための論理スレッショルド電圧補償回路１３とを含む。
【００２２】
上記基準電圧発生回路１１は、特に制限されないが、高電位側電源Ｖｃｃに結合されたｐチャネル型ＭＯＳトランジスタＭＰ０と、このｐチャネル型ＭＯＳトランジスタＭＰ０に直列接続された定電流源１５と、上記ｐチャネル型ＭＯＳトランジスタＭＰ０にカレントミラー結合されたｐチャネル型ＭＯＳトランジスタＭＰ１と、このｐチャネル型ＭＯＳトランジスタＭＰ１に直列接続されたｎチャネル型ＭＯＳトランジスタＭＮ１とを含む。上記ＭＯＳトランジスタＭＰ０，ＭＰ１のカレントミラー比は、１：Ｎとされ、ＭＯＳトランジスタＭＰ１，ＭＮ１には、ＭＯＳトランジスタＭＰ０や定電流源１５に流れる電流Ｉ０に対してＮ倍の電流ＮＩ０が流れる。また、ＭＯＳトランジスタＭＮ１は、ダイオード接続され、ドレイン電極とゲート電極とが結合されている。このようなＭＯＳトランジスタＭＮ１のドレイン電極及びゲート電極と、グランドＧＮＤラインとの間に生じた電圧が基準電圧Ｖｒｅｆとして、後段の論理スレッショルド電圧補償回路１３に伝達される。
【００２３】
上記周波数検出部１４は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４、ｎチャネル型ＭＯＳトランジスタＭＮ２，ＭＮ３、キャパシタＣｄ、及び出力バッファ１２とを含む。上記キャパシタＣｄは、上記ｐチャネル型ＭＯＳトランジスタＭＰ３とグランドＧＮＤラインとの間に接続され、上記ｎチャネル型ＭＯＳトランジスタＭＰ３を介して流れる電流によって充電される。また、上記キャパシタＣｄにはｎチャネル型ＭＯＳトランジスタが並列接続される。このｎチャネル型ＭＯＳトランジスタＭＮ３は、入力端子ＩＮを介して入力されたクロック信号に応じて上記キャパシタＣｄの蓄積電荷を放出（放電）する。上記ｐチャネル型ＭＯＳトランジスタＭＰ３と上記キャパシタＣｄとの直列接続ノードの電圧をＶ１とする。この電圧Ｖ１はｎチャネル型ＭＯＳトランジスタＭＮ２のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタＭＮ２は、ｐチャネル型ＭＯＳトランジスタＭＰ４に直列接続される。このｐチャネル型ＭＯＳトランジスタＭＰ４は上記基準電圧発生回路１１におけるｐチャネル型ＭＯＳトランジスタＭＰ０にカレントミラー結合される。ＭＯＳトランジスタＭＰ０，ＭＰ４のカレントミラー比は１：Ｋとされ、ｐチャネル型ＭＯＳトランジスタＭＰ４及びｎチャネル型ＭＯＳトランジスタＭＮ２には、上記ｐチャネル型ＭＯＳトランジスタＭＰ０に流れる電流Ｉ０のＫ倍の電流ＫＩ０が流れる。この電流ＫＩ０が流れることでｎチャネル型ＭＯＳトランジスタＭＮ２はＡ級増幅可能にバイアスされる。上記ｐチャネル型ＭＯＳトランジスタと上記ｎチャネル型ＭＯＳトランジスタＭＮ２との直列接続ノードの電圧はＶ２とされる。この電圧Ｖ２は後段の出力バッファ１２に伝達される。この出力バッファ１２は、出力端子ＯＵＴを介して信号出力を行う。
【００２４】
上記論理スレッショルド電圧補償回路１３は、演算増幅器ＡＭＰ１、ｐチャネル型ＭＯＳトランジスタＭＰ２、及び抵抗Ｒｒｅｆが結合されて成る。上記演算増幅器ＡＭＰ１は、反転入力端子（−）と非反転出力端子（＋）とを有し、上記反転端子には、上記基準電圧発生回路１１からの基準電圧Ｖｒｅｆが伝達される。上記ｐチャネル型ＭＯＳトランジスタＭＰ２は高電位側電源Ｖｃｃに結合され、このｐチャネル型ＭＯＳトランジスタＭＰ２に抵抗Ｒｒｅｆが直列接続される。ｐチャネル型ＭＯＳトランジスタＭＰ２と抵抗Ｒｒｅｆとの直列接続ノードは演算増幅器ＡＭＰ１の非反転入力端子に結合される。また、演算増幅器ＡＭＰ１の出力端子は、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のゲート電極に結合される。演算増幅器ＡＭＰ１は、ｐチャネル型ＭＯＳトランジスタＭＰ２と抵抗Ｒｒｅｆとの直列接続ノードの電圧と、上記基準電圧発生回路１１からの基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて上記ｐチャネル型ＭＯＳトランジスタＭＰ２に流れる電流Ｉｒｅｆが制御されることにより、ｐチャネル型ＭＯＳトランジスタＭＰ２と抵抗Ｒｒｅｆとの直列接続ノードの電圧が上記基準電圧Ｖｒｅｆに等しくされる。
【００２５】
上記周波数検出部１４におけるｐチャネル型ＭＯＳトランジスタＭＰ３は、上記ｐチャネル型ＭＯＳトランジスタＭＰ２にカレントミラー結合される。ＭＯＳトランジスタＭＰ２，ＭＰ３のカレントミラー比は１：Ｍとされ、ＭＯＳトランジスタＭＰ３には、ＭＯＳトランジスタＭＰ２に流れる電流ＩｒｅｆのＭ倍の電流ＭＩｒｅｆが流れる。この電流ＭＩｒｅｆによってキャパシタＣｄの充電が行われる。
【００２６】
上記の構成の動作について説明する。
【００２７】
演算増幅器ＡＭＰ１の反転入力端子に印加される基準電圧Ｖｒｅｆは、次式で示される。ここで、ＬＭＮ１はｎチャネル型ＭＯＳトランジスタＭＮ１のゲート長、βＭＮ１はｎチャネル型ＭＯＳトランジスタＭＮ１のμＣｏｘ（μは移動度、Ｃｏｘは酸化膜容量）、ＷＭＮ１はｎチャネル型ＭＯＳトランジスタＭＮ１のゲート幅、Ｖｔｈはｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値である。
【００２８】
【数１】
2005123677.tif 000003
【００２９】
ｐチャネル型ＭＯＳトランジスタＭＰ２に流れる電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆとされるから、これに数１を代入すると、次式が得られる。
【００３０】
【数２】
2005123677.tif 000004
【００３１】
ｐチャネル型ＭＯＳトランジスタＭＰ３に流れる電流ＭＩｒｅｆによってキャパシタＣｄが充電され、入力端子ＩＮを介して入力されるクロック信号に応じてｎチャネル型ＭＯＳトランジスタＭＮ３が動作されることで、キャパシタＣｄの放電が行われる。この動作によって、ディレイ回路３１におけるディレイ時間ΔＴが決定される。このディレイ時間ΔＴは、ΔＴ＝Ｃｄ・Ｖｌｔ／（ＭＩｒｅｆ）によって示される。ここで、Ｖｌｔは、ｐチャネル型ＭＯＳトランジスタＭＰ４に、ｎチャネル型ＭＯＳトランジスタＭＮ２が直列接続されることで形成されるＡ級インバータ（Ａ級論理回路）の論理スレッショルド電圧とされる。このＡ級インバータ（ＭＰ４，ＭＮ２）の論理スレッショルド電圧Ｖｌｔは、次式によって示される。ここで、ここで、ＬＭＮ２はｎチャネル型ＭＯＳトランジスタＭＮ２のゲート長、βＭＮ２はｎチャネル型ＭＯＳトランジスタＭＮ２のμＣｏｘ（μは移動度、Ｃｏｘは酸化膜容量）、ＷＭＮ２はｎチャネル型ＭＯＳトランジスタＭＮ２のゲート幅、Ｖｔｈはｎチャネル型ＭＯＳトランジスタＭＮ２のしきい値である。
【００３２】
【数３】
2005123677.tif 000005
【００３３】
ディレイ回路３１におけるカレントミラー比Ｎ＝Ｋ、ＭＯＳトランジスタＭＮ１とＭＮ２とのチャネル幅Ｗ，Ｌが等しいものとする。この条件下で、入力端子ＩＮからの入力クロック信号がＨ（論理値“１”を意味する）レベルからＬレベルに下げられたとき、電流ＭＩｒｅｆによってキャパシタＣｄの充電が行われ、電圧Ｖ１が上昇する。そしてこの電圧Ｖ１がＡ級インバータ（ＭＰ４，ＭＮ２）の論理スレッショルド電圧Ｖｌｔを越えると、このＡ級インバータ（ＭＰ４，ＭＮ２）の出力電圧Ｖ２がＨレベルからＬレベルに遷移し、それに応じて出力バッファ１２の出力信号もＨレベルからＬレベルに遷移する。
【００３４】
電圧Ｖ１がＡ級インバータ（ＭＰ４，ＭＮ２）の論理スレッショルド電圧Ｖｌｔに達する前に、入力端子ＩＮからの入力クロック信号がＬレベルからＨレベル上げられたとき、電圧Ｖ１はＬレベルであり、出力バッファ１２の出力信号はＨレベルから変化しない。つまり、周波数検出部１４では、入力端子ＩＮを介して入力されるクロック信号のパルス幅がΔＴより長いか短いかが判別され、出力端子ＯＵＴがＨレベルからＬレベルに反転された場合には、クロック信号の周波数は基準周波数（検出閾値）よりも低いことを示し（図２（Ａ）参照）、出力端子ＯＵＴがＨレベルのままの場合には基準周波数より高いことを示している（図２（Ｂ）参照）。このようにして、入力クロック信号の周波数検出が行われる。このとき、検出周波数Ｆｄｅｔは、入力デューティ比５０％−５０％の場合、Ｆｄｅｔ＝２Ｍ／（Ｃｄ・Ｒｒｅｆ）となり、ＣＲ時定数とカレントミラー比とで一義的に決定される。
【００３５】
上記ディレイ回路３１での遅延時間ΔＴは、上記数２，数３との関係で、次式のように示される。ここで、ＣｄはキャパシタＣｄの容量値を示している。
【００３６】
【数４】
2005123677.tif 000006
【００３７】
そしてこの数４は、数５に示される条件下で、数６に示されるように変形される。
【００３８】
【数５】
2005123677.tif 000007
【００３９】
ここで、遅延時間ΔＴの式では、Ａ級インバータ（ＭＰ４，ＭＮ２）の論理しきい値Ｖｌｔが無くなってしまう。これにより、遅延時間ΔＴが、Ａ級インバータ（ＭＰ４，ＭＮ２）の論理しきい値Ｖｌｔに依存しないことは明らかである。
【００４０】
上記の例によれば、以下の作用効果を得ることができる。
【００４１】
（１）上記論理スレッショルド電圧補償回路１３は、上記基準電圧発生回路１１からの基準電圧Ｖｒｅｆに基づいてｐチャネル型ＭＯＳトランジスタＭＰ３（電流源）に流れる電流量を制御することで、Ａ級論理回路（ＭＰ４，ＭＮ２）の論理スレッショルド電圧のばらつきを補償する。それにより、Ａ級論理回路（ＭＰ４，ＭＮ２）の論理スレッショルド依存性が低減される。
【００４２】
（２）トランジスタの結合にカレントミラー結合が利用されているため、電源電圧Ｖｃｃの変動に依存されない。
【００４３】
（３）基準電圧発生回路１１は、ダイオード接続されたトランジスタＭＮ１を含み、このトランジスタＭＮ１に生ずる電圧を上記基準電圧として出力するように構成することで基準電圧Ｖｒｅｆを得ることができる。かかる構成によれば、抵抗分割による電圧、又はバンドギャップ電圧が利用される場合に比べて、基準電圧発生回路１１の回路規模が小さくて済む。
【００４４】
図５には、上記ディレイ回路３１の別の構成例が示される。
【００４５】
図５に示される構成では、図１に示される周波数検出部１４や出力バッファ１２とは別に、当該周波数検出部１４や出力バッファ１２に相当する回路がもう一組追加されている。すなわち、ｐチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ６、ｎチャネル型ＭＯＳトランジスタＭＮ４，ＭＮ５、キャパシタＣｄ２が結合されて成る周波数検出部２４と、その後段に配置された出力部２２とが新たに設けられている。そして、上記入力端子ＩＮを介して入力されたクロック信号の論理を反転するためのインバータ５１が設けられ、このインバータ５１の出力信号が上記周波数検出部２４に伝達されるようになっている。かかる構成によれば、周波数検出部２４においては、インバータ５１で論理が反転された信号に基づいて周波数検出が行われ、この周波数検出結果が後段の出力バッファ２２を介して後段回路へ伝達される。つまり、周波数検出部１４では、上記入力端子ＩＮを介して入力されたクロック信号のＬレベルのパルス幅に基づいて周波数検出が行われるのに対して、周波数検出部２４では、上記入力端子ＩＮを介して入力されたクロック信号のＨレベルのパルス幅に基づいて周波数検出が行われる。このように上記入力端子ＩＮを介して入力されたクロック信号のＬレベルのパルス幅、及びＨレベルのパルス幅の双方に基づいて周波数検出が行われることから、周波数検出の精度向上を図ることができる。
【００４６】
図６には、上記ディレイ回路３１の別の構成例が示される。
【００４７】
図６に示される構成では、ｐチャネル型ＭＯＳトランジスタＭＰ４のバイアスを演算増幅器ＡＭＰ１の出力電圧によって行われるようになっている。本回路では、Ｉ０＝Ｉｒｅｆの条件下で、ｐチャネル型ＭＯＳトランジスタＭＰ４には、電流ＫＩ０が流れるようになっている。したがって、図６に示される構成においても、図１に示されるのと同様の作用効果を得ることができる他、図１におけるｐチャネル型ＭＯＳトランジスタＭＰ０や定電流源１５が不要になるという利点がある。
【００４８】
また、上記遅延回路は、発振回路に適用することができる。例えば図４に示されるように、二つのディレイ回路４１，４２と、ディレイ回路４１の出力信号の論理を反転するインバータ４３と、ディレイ回路４２の出力信号の論理を反転するインバータ４４と、上記インバータ４３の出力信号によってセットされ、上記インバータ４４の出力信号によってリセットされるフリップフロップ回路４５とを含んで発振回路を構成することができる。上記フリップフロップ回路４１の非反転出力Ｑはディレイ回路４１に入力され、上記フリップフロップ回路４１の反転出力Ｑ＊はディレイ回路４２に入力される。上記ディレイ回路４１，４２には、図１、図５、図６に示される回路を適用することができる。
【００４９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である周波数検出回路や発振回路に適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体集積回路に広く適用することができる。
【００５１】
本発明は、少なくとも電流源から供給される電流によって充電可能なキャパシタや、入力されたクロック信号に応じて上記キャパシタを放電可能な放電回路を含むことを条件に提供することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明にかかる半導体集積回路の一例である周波数検出回路に含まれるディレイ回路の構成例回路図である。
【図２】図１に示されるディレイ回路における主要部の動作波形図である。
【図３】上記周波数検出回路の構成例ブロック図である。
【図４】上記ディレイ回路が適用された発振回路の構成例ブロック図である。
【図５】上記ディレイ回路の別の構成例回路図である。
【図６】上記ディレイ回路の別の構成例回路図である。
【符号の説明】
【００５３】
３１  ディレイ回路
３２  判定回路
１１  基準電圧発生回路
１２  出力バッファ
１３  論理スレッショルド電圧補償回路
１４  周波数検出部
ＡＭＰ１  演算増幅回路
ＭＰ０〜ＭＰ６  ｐチャネル型ＭＯＳトランジスタ
ＭＮ０〜ＭＮ５  ｎチャネル型ＭＯＳトランジスタ
【図１】
2005123677.tif 000008
【図２】
2005123677.tif 000009
【図３】
2005123677.tif 000010
【図４】
2005123677.tif 000011
【図５】
2005123677.tif 000012
【図６】
2005123677.tif 000013