(57)【要約】【課題】  カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅回路において、ＦＥＴの短チャネル効果やバイポーラ・トランジスタのアーリー効果によるバイアス点のずれを自動的に補正し高周波電力増幅特性のばらつきを減らすことができるようにする。【解決手段】  カレントミラー方式で増幅用ＦＥＴにバイアスを与える高周波電力増幅回路において、増幅用トランジスタ（Ｑ０）と同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタ（Ｑ７）と、該トランジスタに流れる電流に基づいて形成された電圧と定電流回路からの電流を電圧に変換する電流−電圧変換素子（Ｑ１）により生成された基準電圧とを比較して上記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを上記増幅用トランジスタおよび電流模擬用トランジスタに与えるバイアス発生回路を設けるようにした。【選択図】  図１
2005123861.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を増幅する増幅用トランジスタと、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記増幅用トランジスタの制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路において、
前記増幅用トランジスタと同一のチャネル長もしくはベース幅を有し同一のプロセスで形成された電流模擬用のトランジスタと、該トランジスタと直列に接続されたダイオード接続のトランジスタとを有し、該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と定電流回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを前記増幅用トランジスタおよび電流模擬用トランジスタに与えるバイアス発生回路を備えることを特徴とする高周波電力増幅回路。
【請求項２】
高周波信号を増幅する増幅用トランジスタと、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記増幅用トランジスタの制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路において、
前記増幅用トランジスタと同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタと、該トランジスタと直列に接続されたダイオード接続のトランジスタと、該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と前記電流−電圧変換素子により生成された基準電圧とを比較して電位差に応じた電圧を出力する差動増幅回路とを含むバイアス発生回路を備え、
前記差動増幅回路が前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧を前記基準電圧に一致させるように動作して、該差動増幅回路の出力電圧が前記増幅用トランジスタの制御端子に印加されて該増幅用トランジスタにアイドル電流が流されることを特徴とする高周波電力増幅回路。
【請求項３】
前記増幅用トランジスタと前記電流模擬用トランジスタは、製造ばらつきでしきい値電圧およびチャネル長変調係数が変化するようなチャネル長を有する電界効果トランジスタにより構成され、
前記電流模擬用のトランジスタと直列に接続されたダイオード接続のトランジスタは、製造ばらつきでしきい値電圧およびチャネル長変調係数が変化しないようなチャネル長を有する電界効果トランジスタにより構成されていることを特徴とする請求項２に記載の高周波電力増幅回路。
【請求項４】
前記電流−電圧変換素子は、ダイオード接続された電界効果トランジスタであり、該トランジスタはそのチャネル長が前記増幅用トランジスタのチャネル長よりも大きく形成されていることを特徴とする請求項２または３に記載の高周波電力増幅回路。
【請求項５】
前記電流模擬用のトランジスタと直列に接続されたダイオード接続のトランジスタは、そのチャネル長が前記電流−電圧変換用のトランジスタのチャネル長と等しいかそれよりも大きく形成されていることを特徴とする請求項４に記載の高周波電力増幅回路。
【請求項６】
前記ダイオード接続のトランジスタとカレントミラー接続された第１トランジスタおよび該第１トランジスタと直列に接続されたダイオード接続の第２トランジスタにより、前記差動増幅回路において前記基準電圧と比較される電圧が生成されることを特徴とする請求項２〜５のいずれかに記載の高周波電力増幅回路。
【請求項７】
前記増幅用トランジスタと制御端子同士が共通接続され、前記増幅用トランジスタに流れる電流に比例した電流が流れる検出用のトランジスタをさらに備えることを特徴とする請求項１〜６のいずれかに記載の高周波電力増幅回路。
【請求項８】
出力電力制御信号が入力される外部端子を備え、前記バイアス発生回路は、前記出力電力制御信号に応じて前記電流−電圧変換素子に流れる電流が変化され、該電流に応じて前記増幅用トランジスタのバイアス状態が変化されるように構成されていることを特徴とする請求項１〜７のいずれかに記載の高周波電力増幅回路。
【請求項９】
前記増幅用トランジスタと前記バイアス発生回路を構成するトランジスタは、同一の半導体チップに形成されていることを特徴とする請求項１〜８のいずれかに記載の高周波電力増幅回路。
【請求項１０】
請求項１〜８のいずれかに記載の高周波電力増幅回路が絶縁基板上に搭載されてなる高周波電力増幅用電子部品であって、前記バイアス発生回路と前記増幅用トランジスタは別個の半導体チップ上に形成され、前記バイアス発生回路が形成された第１の半導体チップと、前記増幅用トランジスタおよび前記電流模擬用トランジスタが形成された第２の半導体チップとが前記絶縁基板上に実装されてなることを特徴とする高周波電力増幅用電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品に適用して有効な技術に関し、特にカレントミラー方式で増幅用トランジスタにバイアスを与える高周波電力増幅回路における安定した増幅特性を実現させる技術に関する。 
【背景技術】
【０００２】
携帯電話機等の無線通信装置（移動体通信装置）の送信側出力部には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子を用いた高周波電力増幅回路（一般には多段構成にされる）が組み込まれている。
【０００３】
この高周波電力増幅回路は、一般に、増幅用トランジスタとそのバイアス回路などを含んだ半導体チップが、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に他の半導体チップや容量などのディスクリート部品とともに実装されて、上記プリント配線やボンディングワイヤで各部品が結合されることで一つの電子部品として構成されることが多い。この電子部品はＲＦパワーモジュールと呼ばれる。
【０００４】
ところで、携帯電話機用ＲＦパワーモジュールに使用する半導体チップは、モジュールの高性能化と小型化を図るため高集積化が進められている。また、近年においては、高周波電力増幅特性の安定化の観点から、図１２に示すように、増幅用ＦＥＴ  Ｑ０とゲートが共通に接続されたバイアス用ＦＥＴ  Ｑ１を設けて、定電流源ＣＩからの電流を転写するＦＥＴ  Ｑ３，Ｑ４からなるカレントミラー回路によりバイアス電流Ｉinを生成し、このバイアス電流Ｉinをバイアス用ＦＥＴ  Ｑ１に流してカレントミラー方式で増幅用ＦＥＴ  Ｑ０にバイアスを与え、Ｑ１とＱ０のゲート幅の比に応じた電流Ｉoutを流すようにしたＲＦパワーモジュールに関する発明が提案されている（例えば特許文献１参照）。
【０００５】
かかるカレントミラー方式で増幅用ＦＥＴ  Ｑ０にバイアスを与えるＲＦパワーモジュールは、ＦＥＴのしきい値電圧（Ｖｔｈ）がばらついても増幅用ＦＥＴ  Ｑ０に流れるアイドル電流が変化しないため、素子ばらつきに対する補正が不要であり、歩留まりも向上するという利点がある。なお、高周波信号が入力されないつまり無信号の状態で、カレントミラー方式で増幅用トランジスタにバイアスを与えたときに増幅用トランジスタに流れるドレイン電流を、本明細書ではアイドル電流と称する。
【特許文献１】特開２００３−０１７９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＲＦパワーモジュールの高周波電力増幅特性を向上させ高集積化を図る上で、増幅用ＦＥＴのチャネル長を短くすることが有効である。しかしながら、ＦＥＴはチャネル長が短い領域では、図１３に示すように、チャネル長の僅かなばらつきによりしきい値電圧Ｖｔｈとチャネル長変調係数λが大きくばらつくという現象があることが知られている。かかる現象は短チャネル効果と呼ばれている。
【０００７】
カレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールでは、ＦＥＴのしきい値電圧Ｖｔｈやチャネル長変調係数λがばらつくと、所望の電流ミラー比が得られなくなるため増幅用ＦＥＴのドレイン電流（アイドル電流）が所望の値からずれてしまい、必要な出力電力が出ないなど所望の高周波電力増幅特性が得られなくなるとともに、消費電力が増大してしまうという問題が発生する。しかるに、上記先願発明を始め従来のカレントミラー方式のＲＦパワーモジュールにおいては、ＦＥＴの短チャネル効果によるバイアス点のずれについては何ら考慮を払っていなかった。そのため、チャネル長の短い増幅用ＦＥＴを使用したＲＦパワーモジュールでは、何らかの補正対策をとらないとモジュール間の高周波電力増幅特性のばらつきが無視でないほど大きくなってしまい、安定した増幅特性が得られなくなるおそれがある。
【０００８】
また、ＦＥＴの短チャネル効果によるバイアス点のずれを外付けの抵抗素子を調整することで補正することも考えられる。しかし、その場合には、ＦＥＴの特性を正確に測定する工程と抵抗素子を調整する工程が必要となるため、コストアップを招く。しかも、短チャネルのＦＥＴでは飽和領域でもチャネル変調係数λが無視出来なく、電源電圧はユーザーシステムによって若干異なるため、上記のようにバイアス点のずれを外付けの抵抗素子を調整することで補正したとしても、使用されるシステムによって電源電圧が異なるとλの影響で増幅用ＦＥＴに所望の大きさのアイドル電流を流すことができないという課題があることが明らかになった。
【０００９】
さらに、図１２の回路においてＦＥＴ  Ｑ０，Ｑ１の代わりにバイポーラ・トランジスタを使用した高周波増幅回路も考えられる。バイポーラ・トランジスタを使用することで短チャネル効果による不具合を回避することはできるが、バイポーラ・トランジスタではＦＥＴにおける短チャネル効果がない代わりに、ベース・エミッタ間電圧を一定に保ってもコレクタ・エミッタ間電圧が増加するに従って実効ベース幅が減少してコレクタ電流が増加するというアーリー効果がある。
【００１０】
そのため、増幅用素子としてバイポーラ・トランジスタを使用した高周波増幅回路において、高周波電力増幅特性を向上させるために増幅用トランジスタのベースの厚みを薄くした場合、製造ばらつきで素子サイズ（ベースの厚み）がチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついてコレクタ電流（アイドル電流）が変化し、高周波電力増幅特性の安定性が図れなくなるおそれがある。
【００１１】
本発明の目的は、カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅回路において、ＦＥＴの短チャネル効果等に起因するバイアス点のずれを自動的に補正し、高周波電力増幅回路チップ間の高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１２】
本発明の他の目的は、カレントミラー方式で増幅用のバイポーラ・トランジスタにバイアスを与えるようにした高周波電力増幅回路において、バイポーラ・トランジスタのアーリー効果によるバイアス点のずれを自動的に補正し、高周波電力増幅回路チップ間の増幅特性のばらつきを減らすことができるようにすることにある。
【００１３】
本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さくかつ小型・高集積化が可能な高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本発明は、カレントミラー方式で増幅用トランジスタにバイアスを与える高周波電力増幅回路において、上記増幅用トランジスタと同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタと、該トランジスタと直列に接続されたダイオード接続のトランジスタとを有し、該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と定電流回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して上記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを上記増幅用トランジスタおよび電流模擬用トランジスタに与えるバイアス発生回路を設けるようにしたものである。
【００１６】
より具体的には、増幅用トランジスタと同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタと、該トランジスタと直列に接続されたダイオード接続のトランジスタと、該トランジスタとカレントミラー接続されたトランジスタと、該トランジスタと直列に接続された第１電流-電圧変換素子と、該第１電流-電圧変換素子により生成された電圧と定電流回路からの定電流を電圧に変換する第２電流−電圧変換素子により生成された基準電圧とを比較して電位差に応じた電圧を出力する差動増幅回路とを含むバイアス発生回路を設け、前記差動増幅回路が前記第１電流-電圧変換素子により生成された電圧を前記基準電圧に一致させるように動作して、該差動増幅回路の出力電圧が前記増幅用トランジスタの制御端子に印加されるように構成する。
【００１７】
上記した手段によれば、増幅用トランジスタのチャネル長やベース幅がばらついても増幅用トランジスタの特性を測定したり抵抗素子を調整したりすることなく、自動的に増幅用トランジスタの増幅特性が所望の特性になるように補正したバイアス電圧を発生して増幅用トランジスタの制御端子（ゲート端子もしくはベース端子）に供給することができる。
【００１８】
ここで、望ましくは上記電流模擬用トランジスタのゲート幅もしくはエミッタサイズは、増幅用トランジスタのゲート幅もしくはエミッタサイズよりも小さくする。これにより、模擬用トランジスタを設けたことによる消費電力の増加を抑制することができる。
【００１９】
また、望ましくは、上記電流模擬用トランジスタＴｒ１のチャネル長もしくはベース幅をＬｇ(Tr1)もしくはＬｂ（Tr1）、Ｔｒ１と直列のダイオード接続のトランジスタＴｒ２のチャネル長もしくはベース幅をＬｇ(Tr2)もしくはＬｂ(Tr2)、さらに、上記電流−電圧変換素子がダイオード接続のトランジスタで構成される場合、該トランジスタＴｒ３のチャネル長をＬｇ(Tr3)とおくと、Ｌｇ(Tr3)>Ｌｇ（Tr1）もしくはＬｂ(Tr3)>Ｌｂ（Tr1）となるように設定する。さらに、Ｌｇ(Tr2)≧Ｌｇ(Tr3)>Ｌｇ（Tr1）もしくはＬb(Tr2)≧Ｌb(Tr3)>Ｌb（Tr1）となるように設定する。
【００２０】
これにより、差動増幅回路に入力される基準電圧として、増幅用トランジスタのチャネル長やベース幅のばらつきに依存しない基準電圧を生成させることができるとともに、増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを上記増幅用トランジスタに確実に与えることができる。
【００２１】
さらに、望ましくは、最終段の増幅用トランジスタとゲート端子もしくはベース端子に印加される電圧と同一の電圧がゲート端子もしくはベース端子に印加されるように接続され、増幅用トランジスタに流れる電流に比例した電流が流れるようにされた出力電力検出用のトランジスタを設ける。これにより、出力電力検出用のトランジスタにより検出された電流をバイアス回路にフィードバックしてバイアス電圧を制御することで、直線性の良好な出力電力制御を行なうことができる。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、本発明に従うと、高周波電力増幅回路においてＦＥＴの短チャネル効果、バイポーラ・トランジスタのアーリー効果によるバイアス点のずれを自動的に補正し、チップ間の高周波電力増幅特性のばらつきを減少させることができる。
【００２３】
また、本発明に従うと、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを積極的に使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【実施例１】
【００２５】
図１は、本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す。特に制限されるものでないが、図１の実施例のような構成を有する高周波電力増幅回路が例えば３個縦続接続され、外付けの抵抗素子や容量素子と共にセラミック等の絶縁基板上に実装されてＲＦパワーモジュールが構成される（図９，図１０参照）。なお、縦続接続とは、前段の高周波出力が次段の入力端子に入力されるように接続された状態を意味する。各段の高周波電力増幅回路は、それぞれ構成としては図１のものと同じであるが、増幅用ＦＥＴのサイズ（ゲート幅）は異なっており、１段目、２段目、３段目の順にサイズが大きいものが用いられる。本実施例のＦＥＴにおいては、チャネル長はゲート長と、またチャネル幅はゲート幅と等しいので、以下ゲート長とゲート幅として説明する。
【００２６】
この実施例の高周波電力増幅回路は、出力端子（パッド）Ｐ１と接地点ＧＮＤとの間に接続された増幅用ＦＥＴ  Ｑ０と、該増幅用ＦＥＴ  Ｑ０の基準ゲートバイアスを発生する基準バイアス回路１１と、増幅用ＦＥＴ  Ｑ０に流れる電流Ｉoutを模擬する電流模擬回路１２と、該電流模擬回路１２により検出された電流に基づいて上記基準バイアス回路１１により生成されたバイアス電圧を補正して増幅用ＦＥＴ  Ｑ０のゲート端子に与えることで増幅用ＦＥＴ  Ｑ０のバイアス状態を補正するバイアス補正回路１３とからなる。
【００２７】
増幅用ＦＥＴ  Ｑ０は、高周波電力増幅特性を良好にするため、ゲート長Ｌｇが通常のＦＥＴに比べて短いＦＥＴ（例えばＬｇ＝０．３μｍ）とされる。なお、ＲＦパワーモジュール全体としては、後段の増幅回路ほど出力電力が大きくなるため、初段の増幅回路の増幅用ＦＥＴ  Ｑ０のゲート幅Ｗｇは例えば２ｍｍ、最終段の増幅回路の増幅用ＦＥＴ  Ｑ０のゲート幅Ｗｇは６０ｍｍ、２段目の増幅回路の増幅用ＦＥＴ  Ｑ０のゲート幅Ｗｇは２ｍｍと６０ｍｍの中間の値とされる。
【００２８】
各増幅用ＦＥＴ  Ｑ０のゲート端子は増幅すべき高周波信号ＲＦinが入力される外部端子（パッド）Ｐ２に接続され、増幅用ＦＥＴ  Ｑ０のドレイン端子は出力端子Ｐ１に接続されている。出力端子Ｐ１は、高周波成分を遮断しインピーダンス整合するためのインダクタＬ１を介して電源電圧端子Ｖｄｄに接続されるとともに、容量Ｃ１を介して次段の増幅回路の高周波入力端子（図示省略）に接続される。外部端子Ｐ１，Ｐ２に接続された容量Ｃ１，Ｃ２は高周波信号の直流成分をカットする容量素子である。この容量素子Ｃ１，Ｃ２はディスクリートの部品でもよいが、モジュールの基板を構成する誘電体層の表裏に形成された一対の導電層から構成することができる。インダクタＬ１も、モジュールの基板上に形成されたマイクロストリップラインにより構成することができる。
【００２９】
基準バイアス回路１１は、ゲートとドレインが結合されたいわゆるダイオード接続のバイアス用ＦＥＴ  Ｑ１と、該バイアス用ＦＥＴ  Ｑ１のドレイン端子と電源電圧端子Ｖｄｄとの間にＱ１と直列に接続されたＰチャネル型の標準ＭＯＳＦＥＴ  Ｑ４と、該ＭＯＳＦＥＴ  Ｑ４とゲート共通接続されたＰチャネル型の標準ＭＯＳＦＥＴ  Ｑ３とからなり、ＭＯＳＦＥＴ  Ｑ３はそのゲートとドレインが結合されたダイオード接続とされることにより、Ｑ３とＱ４とがカレントミラー回路を構成している。バイアス用ＦＥＴ  Ｑ１は、図１２に示されている従来のカレントミラー方式のバイアス回路において、増幅用ＦＥＴ  Ｑ０のゲート端子に抵抗Ｒ２を介してゲート端子が接続された同一符号Ｑ１が付されたＦＥＴに相当するＦＥＴである。
【００３０】
上記ＭＯＳＦＥＴ  Ｑ３のドレイン端子は外部端子Ｐ３に接続された抵抗素子Ｒ１を介して接地点に接続され、この抵抗素子Ｒ１の抵抗値を適切に設定することでＱ３さらにはＱ１に流れる電流を所望の値に設定できるようにされている。本実施例では、ＭＯＳＦＥＴ  Ｑ３とＱ４と抵抗素子Ｒ１とにより定電流回路が構成されている。ＦＥＴ  Ｑ１はそれに流れる電流を電圧に変換するためダイオード接続とされている。
【００３１】
また、ＦＥＴ  Ｑ１は、特に制限されるものではないが、この実施例では、増幅用ＦＥＴ  Ｑ０と同一のプロセスで形成される。これにより、素子サイズひいてはチップサイズを低減できるようにされている。具体的には、一般的なＣＭＯＳプロセスにより形成される標準ＭＯＳＦＥＴ  Ｑ３，Ｑ４はゲート長が２μｍとされるのに対し、異なるプロセスにより形成されるＦＥＴ  Ｑ１は図１３に示されているような短チャネル効果を生じないようにそのゲート長Ｌｇが０．５μｍのような値とされる。
【００３２】
電流模擬回路１２は、増幅用ＦＥＴ  Ｑ０と同一のプロセスで形成されゲート長ＬｇがＱ０と同じ０．３μｍのような値とされた模擬用ＦＥＴ  Ｑ７と、該ＦＥＴ  Ｑ７と直列に接続された標準ＭＯＳＦＥＴ  Ｑ６とから構成されている。ＦＥＴ  Ｑ７は、増幅用ＦＥＴ  Ｑ０のドレイン電流を模擬できるようにするため増幅用ＦＥＴ  Ｑ０のゲートに印加される電圧と同一の電圧がゲートに印加される。ただし、増幅用ＦＥＴ  Ｑ０に流れる電流は大きいので、増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７に同一の大きさの電流を流すと回路全体の消費電力が大きくなってしまうため、ゲート幅ＷｇはＱ７の方がＱ０の数１０分の１〜数１００分の１となるようにされている。具体的には、２ｍｍ〜６０ｍｍのゲート幅を有する増幅用ＦＥＴ  Ｑ０に対して、模擬用ＦＥＴ  Ｑ７のゲート幅Ｗｇは１段目が８０μｍ程度、２段目と３段目が１６０μｍ程度とされる。
この模擬用ＦＥＴ  Ｑ７と直列に接続されたＭＯＳＦＥＴ  Ｑ６は、ゲートとドレインが結合されたダイオード接続とされ電流を電圧に変換する。
【００３３】
バイアス補正回路１３は、上記電流模擬回路１２のＭＯＳＦＥＴ  Ｑ６とカレントミラー接続されたＭＯＳＦＥＴ  Ｑ５と、該ＭＯＳＦＥＴ  Ｑ５と直列に接続されたダイオード接続のＦＥＴ  Ｑ２と、該ＦＥＴ  Ｑ２のドレイン電圧と前記基準バイアス回路１１のＦＥＴ  Ｑ１のドレイン電圧とを比較して電位差に応じた電圧を出力する差動アンプＡＭＰとから構成されている。そして、この差動アンプＡＭＰの出力電圧が抵抗Ｒ２〜Ｒ４を介して増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７のゲート端子に供給されて、それらに流れる電流を制御する。抵抗Ｒ２〜Ｒ４および容量Ｃ３，Ｃ４は、外部端子Ｐ２に入力された高周波信号ＲＦinが差動アンプＡＭＰや模擬用ＦＥＴ  Ｑ７に回り込むのを防止するとともに、差動アンプＡＭＰの出力のオーバシュートを防止するために設けられている。
【００３４】
バイアス補正回路１３のＭＯＳＦＥＴ  Ｑ５はこの実施例では電流模擬回路１２のＭＯＳＦＥＴ  Ｑ６と同一サイズとされ、模擬用ＦＥＴ  Ｑ７により模擬された電流Ｉdetと同一の電流ＩretがＱ５に流され、それがＱ２によって電圧Ｖretに変換されて差動アンプＡＭＰに入力される。模擬用ＦＥＴ  Ｑ７は、増幅用ＦＥＴ  Ｑ０と同一の特性を有するため、増幅用ＦＥＴ  Ｑ０が短チャネル効果でそのしきい値がばらついてドレイン電流が所望の値からずれると、模擬用ＦＥＴ  Ｑ７のドレイン電流も同じようにずれる。それがＱ２によって電圧Ｖretに変換されて差動アンプＡＭＰに入力され、基準バイアス回路１１からの基準となる電圧Ｖrefと比較されて電位差に応じた電圧が増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７のゲートに供給される。Ｑ２はＱ１と同一特性で同一サイズとされる。この実施例では、Ｑ５とＱ６のサイズ比を１：１としたが、電流ＩretとＩinが同一オーダの電流となるように、Ｑ０とＱ７のサイズ比およびＱ５とＱ６のサイズ比を設定すればよい。
【００３５】
差動アンプＡＭＰは、非反転入力端子の電圧が反転入力端子の電圧と一致するように動作（イマジナリショート）するため、非反転入力端子の電圧Ｖretを反転入力端子の基準電圧Ｖrefと一致させるようにフィードバックがかかり、これによって模擬用ＦＥＴ  Ｑ７の短チャネル効果による電流のずれが補正される。差動アンプＡＭＰの出力は増幅用ＦＥＴ  Ｑ０にも供給されるため、このとき同時に増幅用ＦＥＴ  Ｑ０の短チャネル効果による電流のずれも補正される。
【００３６】
なお、本実施例においては、バイアス補正回路１３に、ＦＥＴ  Ｑ２に向かって微小な電流Ｉoffを流す電流源ＣＳ１が設けられている。この電流源ＣＳ１は、電源立ち上げ時に、差動アンプＡＭＰの反転入力端子の電位がフローティングになって不安定な電圧が出力されて、増幅用ＦＥＴ  Ｑ０に不要な電流が流されるのを防止するために設けられたものである。電流Ｉoffは通常動作時にＦＥＴ  Ｑ２に流される電流Ｉretに比べて無視できる例えば１０μＡのような大きさに設定される。この微小電流Ｉoffは、入力電流Ｉｉｎが安定した後にオフされるように構成してもよい。
【００３７】
以下、本実施例の高周波電力増幅回路の作用を、図１２に示す従来のカレントミラー・バイアス方式の高周波電力増幅回路と比較しながら詳しく説明する。
図１２の回路は、増幅用ＦＥＴ  Ｑ０とバイアス用ＦＥＴ  Ｑ１のゲート長が短チャネル効果を起こさない０．４μｍ以上である場合には、プロセスのばらつきでゲート長がばらついても、しきい値のずれはほとんどない。また、バイアス用ＦＥＴ  Ｑ１が飽和領域で動作するように電源電圧Ｖｄｄとしきい値電圧Ｖth1が設定されている状態で、Ｑ３，Ｑ４と抵抗Ｒ１からなる定電流回路からバイアス用ＦＥＴ  Ｑ１に電流Ｉinが流されると、Ｑ１のゲート・ソース間に、次式で表わされるような電圧Ｖgs1が発生する。
Ｉin＝Ｋ１（Ｖgs1−Ｖth1）2  …式（１）
【００３８】
なお、Ｋ１はＱ１の単位コンダクタンス係数をＫ、バイアス用ＦＥＴ  Ｑ１のゲート幅をＷｇ１，ゲート長Ｌｇ１とおくと、Ｋ１＝Ｋ（Ｗｇ１／Ｌｇ１）で表わされる定数である。そして、この電圧Ｖgs1がＱ１とカレントミラーをなすＱ０のゲート端子に印加されるため、増幅用ＦＥＴ  Ｑ０には次式で表わされるようなドレイン電流（アイドル電流）Ｉoutが流れる。
Ｉout＝Ｋ０（Ｖgs0−Ｖth0）2    …式（２）
【００３９】
なお、Ｖgs0は増幅用ＦＥＴ  Ｑ０のゲート・ソース間電圧、Ｖth0はＱ０のしきい値電圧である。また、増幅用ＦＥＴ  Ｑ０のゲート幅をＷｇ０，ゲート長Ｌｇ０とおくと、Ｋ０＝Ｋ（Ｗｇ０／Ｌｇ０）で表わされる定数である。ここで、増幅用ＦＥＴ  Ｑ０とバイアス用ＦＥＴ  Ｑ１が同一特性の素子でゲート長が短チャネル効果を起こさない０．４μｍ以上である場合には、上記２つの式において、Ｖgs1＝Ｖgs0，Ｖth1＝Ｖth0とおくことができる。これより、Ｑ１の電流ＩinとＱ０の電流Ｉoutとの間には、
Ｉout＝（Ｗｇ０／Ｗｇ１）Ｉin  …式（３）
で表わされる関係が成り立つ。つまり、入力電流Ｉinと出力電流Ｉoutの比はＱ０，Ｑ１のゲート幅の比Ｗｇ０／Ｗｇ１によって決まる。
【００４０】
ところが、図１２の回路は、増幅用ＦＥＴ  Ｑ０とバイアス用ＦＥＴ  Ｑ１のゲート長が短チャネル効果を起こす０．３μｍ以下である場合には、プロセスのばらつきでゲート長がばらつくと、しきい値電圧とチャネル変調係数λもばらつくことになる。そのため、増幅用ＦＥＴ  Ｑ０のドレイン・ソース間電圧をＶds0、バイアス用ＦＥＴ  Ｑ１のドレイン・ソース間電圧をＶds1とおくと、Ｑ１の電流ＩinとＱ０の電流Ｉoutとは、次式
Ｉout＝（Ｗｇ０／Ｗｇ１）・｛（１＋λＶds0）／（１＋λＶds1）｝・Ｉin  …式（４）
で表わされるような関係になる。なお、式（４）においては、Ｖds1＝Ｖgs1であるが、Ｖds０≠Ｖgs０である。これより、入力電流Ｉinと出力電流Ｉoutの比は、Ｑ０，Ｑ１のゲート幅の比Ｗｇ０／Ｗｇ１のみならずチャネル変調係数λにも依存することが分かる。
【００４１】
一方、本実施例の高周波電力増幅回路においては、Ｑ３，Ｑ４と抵抗Ｒ１からなる定電流回路からバイアス用ＦＥＴ  Ｑ１に電流Ｉinが流されると、Ｑ１のゲート・ソース間に、次式で表わされるような電圧Ｖrefが発生する。
Ｖref＝√（Ｉin／Ｋ１）＋Ｖth1  …式（５）
【００４２】
また、増幅用ＦＥＴ  Ｑ０と同一特性で同一電圧がゲートに印加されることでＱ０に流れる電流Ｉoutを模擬するＦＥＴ  Ｑ７に流れる電流Ｉdetは、Ｑ０，Ｑ７のチャネル変調係数をλとおくと、
Ｉdet＝（Ｗｇ７／Ｗｇ０）・｛（１＋λＶds7）／（１＋λＶds0）｝・Ｉout  …式（６）
で表わされる。ここで、Ｖds7＝Ｖdd−Ｖgs6であるので、式（６）は次式のように変形される。
Ｉdet＝(Ｗg７／Ｗg０）・｛（１+λ(Ｖdd-Ｖgs6)）／(１+λＶds0）｝・Ｉout  …式（７）
【００４３】
ここで、ＶddはＶgs6よりも充分に大きいとすると、上式は、
Ｉdet＝（Ｗｇ７／Ｗｇ０）・｛（１＋λＶdd）／（１＋λＶds0）｝・Ｉout  …式（８）
となる。この電流ＩdetがＭＯＳＦＥＴ  Ｑ５にカレントミラーで転写され、それがＦＥＴ  Ｑ２に流されるため、Ｑ２に流れる電流Ｉretは、Ｉret＝(Ｗg5／Ｗg6）・Ｉdet＋Ｉoffとなるが、ＩoffはＩretに比べて無視できるほど小さいため、Ｉret＝（Ｗg5／Ｗg6）・Ｉdetとみなすことができる。このとき、Ｑ２が飽和領域で動作するように電源電圧Ｖddが充分に大きければ、ＩretがＱ２に流されることでそのドレイン端子には、次式
Ｖret＝√（Ｉret／Ｋ２）＋Ｖth2  …（９）
で表わされる電圧Ｖretが発生する。ここで、Ｑ１とＱ２が同一特性の素子であるとするとＫ２＝Ｋ１，Ｖth2＝Ｖth1であるため、式（９）は次式
Ｖret＝√（Ｉret／Ｋ１）＋Ｖth1
のようになる。
【００４４】
この実施例の高周波電力増幅回路においては、Ｑ２のドレインに発生する電圧ＶretとＦＥＴ  Ｑ１のドレインに発生する前記基準電圧Ｖrefが差動アンプＡＭＰに入力され、Ｖretを基準電圧Ｖrefに一致させるようにフィードバックがかかる。そのため、Ｑ０，Ｑ７のゲート長が短く、短チャネル効果でチャネル変調係数λがばらついて、Ｑ０の電流Ｉoutが所望の値がずれたとしても、Ｑ７の電流Ｉdetが同じようにずれ、それを補正するような電圧が差動アンプＡＭＰからＦＥＴ  Ｑ０，Ｑ７のゲートに印加される。その結果、増幅用ＦＥＴ  Ｑ０が増幅特性の向上のため短チャネル化されたとしても、素子ばらつきに依存しないアイドル電流ＩoutをＱ０に流すことができるようになる。そして、そのときの増幅用ＦＥＴ  Ｑ０に流れる電流Ｉoutと模擬用ＦＥＴ  Ｑ７に流れる電流Ｉdetとの間には、次式
Ｉdet／Ｉout＝Ｗｇ７／Ｗｇ０
で示されるような関係が成り立ち、Ｑ０，Ｑ７にはゲート幅の比Ｗｇ７／Ｗｇ０に応じた電流が流れる。
【００４５】
また、増幅用ＦＥＴ  Ｑ０のゲート端子には、定電流Ｉinが流されるダイオード接続のＦＥＴ  Ｑ１のゲート電圧Ｖrefに応じた電圧が印加されており、Ｑ３，Ｑ４が飽和領域で動作するとき電源電圧Ｖddが変化してもＩinは変化しないため、電源電圧Ｖddに依存しないアイドル電流Ｉoutを増幅用ＦＥＴ  Ｑ０に流すことができる。
【００４６】
ここで、本実施例の高周波電力増幅回路における素子の特性とサイズについて整理する。なお、以下に説明するＦＥＴ以外のＦＥＴ（Ｑ３，Ｑ４，Ｑ５，Ｑ６およびアンプＡＭＰを構成するＦＥＴ）に関しては、一般的なＣＭＯＳプロセスで形成される素子が用いられる。また、ゲート長に関しても、これらのＦＥＴ  Ｑ３，Ｑ４，Ｑ５，Ｑ６等において短チャネル効果が生じると、目的とするフィードバック制御そのものが破綻するので、０．５μｍ以上（実施例では２μｍ）とされる。
【００４７】
本実施例の高周波電力増幅回路では、模擬用ＦＥＴ  Ｑ７は増幅用ＦＥＴ  Ｑ０の出力電流Ｉoutを模擬するために設けられるため、Ｑ０と同一のプロセスで形成され、Ｑ０と同じ短チャネル効果の生じるようにゲート長もＱ０と同一（０．３μｍ）とされる。ＦＥＴ  Ｑ７のゲート幅は、Ｑ０と同じでは消費電流が多くなりすぎるので所望の電流値となるように、Ｑ０のゲート幅に応じて例えば数１０μｍまたは百数１０μｍ程度が選択される。
【００４８】
ＦＥＴ  Ｑ１，Ｑ２のドレインに生じる電圧Ｖref，Ｖretが差動アンプＡＭＰの差動入力とされ、Ｖrefを基準として増幅用ＦＥＴ  Ｑ０にて所望の出力電流Ｉoutを流すためのゲート電圧Ｖgs0を発生することから、Ｑ１，Ｑ２は短チャネル効果の生じないゲート長を有し、Ｑ１とＱ２のゲート長は同一とする必要がある。そのようなゲート長としては例えば０．５μｍのような値が考えられる。また、Ｑ１とＱ２のゲート幅は、出力電流Ｉoutの制御性を考慮して決定する。そのようなゲート幅としては例えば１００〜２００μｍのような値が考えられる。
【００４９】
さらに、本実施例では、ＦＥＴ  Ｑ１，Ｑ２は増幅用ＦＥＴと同一プロセスにより形成される素子（パワーＭＯＳ）が用いられているが、標準のＮチャネルＭＯＳＦＥＴで構成しても良い。ただし、標準のＮチャネルＭＯＳＦＥＴで構成する場合、そのゲート長がパワーＭＯＳに比べて大きくなるため、所望の電流を流すにはゲート幅をパワーＭＯＳで構成する場合よりも大きく設計しなければならないので、低消費電力化およびチップ面積低減の観点からは実施例のようにパワーＭＯＳで構成するのが望ましい。
【００５０】
図２（Ａ）に、本実施例におけるＦＥＴ  Ｑ１に流される入力電流Ｉinとそれに応じて増幅用ＦＥＴ  Ｑ０に流される出力電流Ｉoutとの関係を、横軸に入力電流Ｉin、縦軸にミラー比（Ｉout／Ｉin）をとって示す。図２（Ａ）において、太線はＱ１，Ｑ０のゲート長Ｌｇが０．３μｍのときのＩinとＩoutの関係を、細線はＱ１，Ｑ０のゲート長Ｌｇが０．３４μｍのときのＩinとＩoutの関係をそれぞれ示す。また、比較のため、図２（Ｂ）に、図１２の従来のカレントミラー方式でバイアスを与える高周波電力増幅回路において、Ｑ１，Ｑ０のゲート長Ｌｇが０．３μｍから０．３４μｍにずれたときのＩinとＩoutの関係を、同様に横軸に入力電流Ｉin、縦軸にミラー比（Ｉout／Ｉin）をとって示す。図２（Ｂ）において、太線はＱ１，Ｑ０のゲート長Ｌｇが０．３μｍのときのＩinとＩoutの関係を、細線はＱ１，Ｑ０のゲート長Ｌｇが０．３４μｍのときのＩinとＩoutの関係をそれぞれ示す。
【００５１】
図２（Ａ）と（Ｂ）を比較すると、従来回路では、製造プロセスのばらつきでゲート長Ｌｇがばらつくと、短チャネル効果でＩinとＩoutの比（Ｉout／Ｉin）がＩinの大きさに応じて変化してしまうが、本実施例の高周波電力増幅回路においては、製造プロセスのばらつきでゲート長Ｌｇがばらついても、ＩinとＩoutの関係はほとんど変わらないことが分かる。また、電流Ｉinが０．２ｍＡ以上の領域ではＩinとＩoutの関係はほぼリニアであり、図１の実施例の回路形式によれば、Ｉinを変化させることでＩoutをリニアに変化させることができることが分かる。ただし、図１の実施例の高周波電力増幅回路においては、ＦＥＴ  Ｑ１に流される電流Ｉinが０．４〜１ｍＡの範囲に入るように外付け抵抗Ｒ１が調整され、Ｉoutが固定された状態で増幅動作をするようにされる。
【００５２】
なお、図１の実施例の高周波電力増幅回路は、パワー制御端子を持たないバイアス固定の高周波電力増幅回路であるので、パワー制御は例えば外部端子Ｐ２よりも前段の回路において増幅用ＦＥＴ  Ｑ０のゲート端子に入力される高周波信号ＲＦinの振幅を出力制御電圧Ｖapcに応じて変化させるようなバイアス固定・入力可変方式で出力電力を制御するようにしたシステムに利用すると有効である。かかるシステムとしては、例えばＥＤＧＥ（Enhanced Data Rates for GSM Evolution）方式やＷＣＤＭＡ（Wide-band Code Division Multiple Access）方式の通信が可能な携帯電話機がある。
【実施例２】
【００５３】
次に、本発明に係る高周波電力増幅回路の第２の実施例を、図３を用いて説明する。
ＧＳＭ（Global System for Mobile Communication）方式の携帯電話機においては、高周波電力増幅回路の出力電力が出力制御電圧Ｖapcによって制御されるように構成される。図３はそのようなＶapcによる出力電力制御が可能にされた高周波電力増幅回路の実施例である。図１の実施例の高周波電力増幅回路との違いは、図１の実施例では基準バイアス回路１１を構成する定電流回路（Ｑ３，Ｑ４）からＦＥＴ  Ｑ１に流す電流Ｉinを所定の電流値（固定）とすることで、増幅用ＦＥＴ  Ｑ０に流されるバイアス電流が一定にされるのに対し、本実施例（図３）では基準バイアス回路１１が出力制御電圧Ｖapcに応じた電流ＩinをＦＥＴ  Ｑ１に流すことよって増幅用ＦＥＴ  Ｑ０に流されるアイドル電流Ｉoutを変化させるように構成されている点にある。
【００５４】
そのため、本実施例には、外部端子Ｐ４より入力される出力制御電圧Ｖapcを電流に変換する電圧−電流変換回路１４１と、該電圧−電流変換回路１４１からの電流に応じてＦＥＴ  Ｑ１に流す電流Ｉinを変化させる可変電流源１４２とからなる電流制御回路１４が設けられている。図４には電流制御回路１４の入出力特性すなわち出力制御電圧ＶapcとＦＥＴ  Ｑ０に流される電流Ｉinとの関係が示されている。
【００５５】
図４に示されているように、本実施例では、電流Ｉinは出力制御電圧Ｖapcに応じてある電圧（開始ポイント）Ｖｓｐからほぼ直線的に増加するようにされる。また、電流制御回路１４は、外付け抵抗Ｒ１の抵抗値によって電流Ｉinが増加し始める開始ポイントＶｓｐが決定されるように構成される。
【００５６】
出力制御電圧Ｖapcに応じて図４（Ａ）に示すような特性で変化する電流Ｉinを出力する回路は、従来の技術により比較的容易に設計することができるとともに種々の回路形式のものが考えられるので、具体的な回路例については図示を省略するが、例えば基準バイアス発生回路１１のＦＥＴ  Ｑ３と外部端子Ｐ３との間に、ゲート端子に出力電力制御電圧Ｖapcが印加されるようにされたＦＥＴを設けるようにすることが考えられる。出力制御電圧Ｖapcに応じて電流Ｉinが図４（Ａ）に示すような特性で変化することにより、本実施例の高周波電力増幅回路においては、増幅用ＦＥＴ  Ｑ０に流されるアイドル電流Ｉoutが出力電力制御電圧Ｖapcに応じて図４（Ｂ）に示すのと同様な特性で変化することとなる。
【００５７】
図１４（Ａ）に、本実施例の高周波電力増幅回路において、増幅用ＦＥＴ  Ｑ０のゲート幅Ｗｇを１６ｍｍに設定し、電源電圧Ｖddを２．８Ｖ，３．５Ｖ，４．８Ｖと変化させた場合における、出力電力制御電圧Ｖapcとアイドル電流Ｉoutとの関係をシミュレーションによって求めた結果を示す。比較のため、図１４（Ｂ）に、図１２の従来のカレントミラー方式でバイアスを与える高周波電力増幅回路において、同様に電源電圧Ｖddを変化させた場合における出力電力制御電圧Ｖapcとアイドル電流Ｉoutとの関係を示す。図１４より、従来（図１２）の高周波電力増幅回路ではアイドル電流Ｉoutが電源電圧依存性を有するが、本実施例の高周波電力増幅回路は電源電圧依存性を有しないことが分かる。
【実施例３】
【００５８】
次に、本発明に係る高周波電力増幅回路の第３の実施例を、図５を用いて説明する。
この実施例は、図３の実施例の高周波電力増幅回路を２つの半導体チップで構成するとともに、出力電力（パワー）を検出するための検出回路（カレントセンス回路）を設けたものである。この実施例における出力電力検出回路は、増幅用ＦＥＴ  Ｑ０のゲート端子に入力される電圧と同一の電圧が抵抗Ｒ５を介してゲート端子に入力されるようにされた検出用ＦＥＴ  Ｑ９と、該ＦＥＴ  Ｑ９に流れるドレイン電流を転写するカレントミラー回路１５と、該カレントミラー回路１５により転写された電流を電圧に変換する外付けの抵抗Ｒ６とから構成されている。
【００５９】
出力電力検出用ＦＥＴ  Ｑ９は増幅用ＦＥＴ  Ｑ０と同一のプロセスで形成される同一のゲート長を有する同一特性の素子とされ、Ｑ０よりも小さなゲート幅を有するように形成されることで、Ｑ０の電流に対してゲート幅の比に比例縮小した電流がＱ９に流れるようにされる。かかる電流検出方式の出力電力検出回路に関しては、本出願人によって幾つかの特許出願が既になされているとともに本発明の要部ではないので、詳細な動作については説明を省略する。
【００６０】
本実施例においては、増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７と出力電力検出用ＦＥＴ  Ｑ９が、他のＦＥＴ（Ｑ１，Ｑ２，Ｑ５，Ｑ６および電流制御回路１４とアンプＡＭＰを構成するＦＥＴ）が形成されている半導体チップ１１０とは別個の半導体チップ１２０上に形成されている。また、ＦＥＴ  Ｑ９に流れるドレイン電流を転写するカレントミラー回路１５を構成するＦＥＴは、バイアス回路を構成するＦＥＴ  Ｑ１，Ｑ２等とともに半導体チップ１１０上に形成されている。
【００６１】
カレントミラー回路１５により転写された電流を電圧に変換する抵抗Ｒ６として外付けの抵抗素子を用いているのは、出力電圧Ｖsnsの精度を高めるためである。カレントミラー回路１５のミラー比と抵抗Ｒ６の抵抗値は、抵抗Ｒ６が接続される外部端子Ｐ５に、増幅用ＦＥＴ  Ｑ０のドレイン端子が接続された出力端子Ｐ１の電圧と一致した電圧が現われるように設定される。
【００６２】
この抵抗Ｒ６により変換された検出電圧Ｖsnsは、基地局からの距離等に応じて図示しないベースバンド回路などから供給される出力レベル指示信号Ｖrampが入力される誤差アンプ１６に入力される。誤差アンプ１６は、検出電圧Ｖsnsと出力レベル指示信号Ｖrampとの電位差に応じた電圧を出力し、それが出力制御電圧Ｖapcとしてバイアス回路側の半導体チップ１１０の外部端子Ｐ４に供給される。これによって、検出電圧Ｖsnsが出力レベル指示信号Ｖrampに一致するように増幅用ＦＥＴ  Ｑ０のバイアス電流を制御するフィードバック制御ループが形成され、出力電力が出力レベル指示信号Ｖrampに応じて変化されるように動作する。
【００６３】
本実施例においては、パワーＦＥＴからなる増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７および出力電力検出用ＦＥＴ  Ｑ９が別個の半導体チップ上に形成されているため、２つの半導体チップをそれぞれ別個の最適なプロセスにより形成することで、各素子の特性を最適化できるとともに、１つの半導体チップ上に形成する場合に比べてプロセスを簡略化することができる。そのため、トータルのチップコストを下げることができるという利点がある。
【実施例４】
【００６４】
図６は、本発明に係る高周波電力増幅回路の第４の実施例を示す。
この実施例は、図１の実施例の高周波電力増幅回路の増幅用トランジスタＱ０と模擬用トランジスタＱ７を、ＦＥＴの代わりにバイポーラ・トランジスタで構成するとともに、回路全体を図５の実施例と同様に２つの半導体チップで構成したものである。
【００６５】
バイポーラ・トランジスタではＦＥＴにおけるような短チャネル効果はないが、高周波電力増幅特性を向上させるために増幅用トランジスタＱ０としてベースの厚みを薄くしたバイポーラ・トランジスタを用いると、ベース・エミッタ間電圧を一定に保ってもコレクタ・エミッタ間電圧が増加するに従って実効ベース幅が減少してコレクタ電流が増加するというアーリー効果が現われる。そのため、製造ばらつきで増幅用トランジスタＱ０のベースの厚みがチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがある。
【００６６】
そこで、本実施例では、図１の実施例と同様に、ダイオード接続のトランジスタＱ１で基準となる電圧Ｖrefを発生する基準バイアス回路１１と、増幅用トランジスタＱ０と同一の特性を有し比例した電流が流れる模擬用トランジスタＱ７を含む電流模擬回路１２と、検出された電流を電圧に変換して上記基準電圧Ｖrefと比較して増幅用トランジスタＱ０のベース厚のばらつきで生じる電流のずれを補正するようなバイアス電圧を生成する補正回路１３とを設けている。これにより、増幅用トランジスタＱ０としてバイポーラ・トランジスタを使用し、高周波電力増幅特性を向上させるために増幅用トランジスタＱ０のベース厚を薄くしたとしても、アーリー効果により生じるベースバイアス点のばらつきを小さくし、高周波電力増幅特性の安定性を向上させることができる。
【００６７】
また、本実施例においても、バイポーラ・トランジスタからなる増幅用トランジスタＱ０と模擬用トランジスタＱ７がＦＥＴ  Ｑ１〜Ｑ６が形成された半導体チップ１１０とは別個の半導体チップ１２０上に形成されているため、２つの半導体チップをそれぞれ別個の最適なプロセスにより形成することで、１つの半導体チップ上に形成する場合に比べてプロセスを簡略化することができる。そのため、チップコストを下げることができるという利点がある。なお、本実施例で用いるバイポーラ・トランジスタは、シリコンチップ上に形成されたものでもよいが、それよりも増幅特性の優れたヘテロ接合バイポーラ・トランジスタを用いるのが望ましい。
【００６８】
次に、本発明に係る高周波電力増幅回路の変形例について説明する。
図７は、第１の変形例を示す。この変形例は、基準バイアス回路１１を構成する電流−電圧変換用のＦＥＴ  Ｑ１と、バイアス補正回路１３を構成する電流−電圧変換用のＦＥＴ  Ｑ２として、ダイオード接続のＦＥＴの代わりに抵抗Ｒ７，Ｒ８を用いるようにしたものである。この抵抗Ｒ７，Ｒ８はオンチップの素子でもよいが、製造プロセスによる増幅用ＦＥＴ  Ｑ０の特性ばらつきを補償するため、抵抗Ｒ７，Ｒ８は外付け素子として設けるのが望ましい。図７には、図３の第２実施例において、ＦＥＴ  Ｑ１，Ｑ２を抵抗Ｒ７，Ｒ８に置き換えたものが示されているが、図１，図５，図６の実施例において、ＦＥＴ  Ｑ１，Ｑ２を抵抗Ｒ７，Ｒ８に置き換えるようにした変形例も可能である。
【００６９】
図８は、第２の変形例を示す。この変形例は、基準バイアス回路１１を構成する電流−電圧変換用のＦＥＴ  Ｑ１と、バイアス補正回路１３を構成する電流−電圧変換用のＦＥＴ  Ｑ２として、ダイオード接続のＦＥＴの代わりにＰＮ接合ダイオードＤ１，Ｄ２を用いるようにしたものである。製造プロセスによる増幅用ＦＥＴ  Ｑ０の特性ばらつきを補償するため、このダイオードＤ１，Ｄ２はオンチップの素子でもよいが、外付け素子として設けるのが望ましい。
【００７０】
図８には、図３の第２実施例において、ＦＥＴ  Ｑ１，Ｑ２をダイオードＤ１，Ｄ２に置き換えたものが示されているが、図１，図５，図６の実施例において、ＦＥＴ  Ｑ１，Ｑ２をダイオードＤ１，Ｄ２に置き換えるようにした変形例も可能である。
【００７１】
以上のように、電流ＩrefとＩretが流れる電流−電圧変換素子として、ダイオード接続のＦＥＴの代わり外付けの抵抗素子やダイオード素子を使用することにより、製造ばらつきでＦＥＴ  Ｑ０，Ｑ１の特性がばらついたとしても、それに応じて最適な抵抗値を有する抵抗素子Ｒ７，Ｒ８や最適な順方向電圧値を有するをダイオード素子Ｄ１，Ｄ２を選択して接続してやることで、特性のずれを小さくすることができる。
【００７２】
図９は、第３の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を１つの半導体チップ上に半導体集積回路として形成したものである。１段目の増幅段１０Ａの出力端子Ｐ１１は容量Ｃ１１およびインピーダンス整合回路ＭＮ１を介して２段目の増幅段１０Ｂの入力端子Ｐ２２に接続され、２段目の増幅段１０Ｂの出力端子Ｐ１２は容量Ｃ１２およびインピーダンス整合回路ＭＮ２を介して３段目の増幅段１０Ｃの入力端子Ｐ２３に接続されている。出力電力検出回路を構成するＦＥＴ  Ｑ９とカレントミラー回路１５は、３段目の増幅段１０Ｃに対応して設けられている。
【００７３】
この実施例の半導体集積回路は、直流カットの容量Ｃ２，Ｃ１１〜Ｃ１３および外付け抵抗Ｒ１１〜Ｒ１３、インダクタＬ１〜Ｌ３、インピーダンス整合回路ＭＮ０〜ＭＮ４などと共にセラミックなどの絶縁基板上に実装されてモジュールとして構成される。インダクタＬ１〜Ｌ３やインピーダンス整合回路ＭＮ０〜ＭＮ４は、モジュールの基板上に形成されたマイクロストリップラインを用いて構成することができる。容量Ｃ２，Ｃ１１〜Ｃ１３は、ディスクリートの部品でもよいが、モジュールの絶縁基板として複数の誘電体層を積層したものを用いる場合には、いずれかの誘電体層の表裏にそれぞれ対向するように形成された導電体層を電極とする容量であっても良い。各段の増幅段は、一例として図４の実施例のものを使用したが、図１の実施例や図７あるいは図８の変形例のものを使用することも可能である。
【００７４】
この実施例の高周波電力増幅回路は、１段目と２段目と３段目の増幅段を構成するＦＥＴが１つの半導体チップ上に形成されているため、他の実施例に比べてモジュールを小型化することができるという利点がある。
【００７５】
図１０は、第４の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を２つの半導体チップ１１０，１２０上に半導体集積回路として形成したものである。具体的には、１段目の増幅段１０Ａと２段目の増幅段１０Ｂを第１の半導体チップ１１０上に形成し、３段目の増幅段１０Ｃと出力電力検出回路を構成するＦＥＴ  Ｑ９およびカレントミラー回路１５を第２の半導体チップ１２０上に形成したものである。それ以外は、図９の変形例と同様である。
【００７６】
この実施例の高周波電力増幅回路は、１段目と２段目の増幅段を構成するＦＥＴが１つの半導体チップ１１０上に形成されているため、図９の実施例を除く他の実施例に比べてモジュールを小型化することができるという利点がある。また、小型化の点では図９の実施例に劣るが、図１０の実施例では増幅用ＦＥＴ  Ｑ０を１，２段目と３段目とでそれぞれ異なる特性となるように形成することで全体として図９の実施例よりも増幅特性の優れたものを実現できるという利点がある。
【００７７】
図１１は、第５の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を３つの半導体チップ上に半導体集積回路として形成したものである。具体的には、各段の電流制御回路１４を共通の電流制御回路として第１の半導体チップ１３０上に形成し、電流制御回路１４を除く１段目の増幅段１０Ａと２段目の増幅段１０Ｂを第２の半導体チップ１１０上に形成し、３段目の増幅段１０Ｃと出力電力検出回路を構成するＦＥＴ  Ｑ９およびカレントミラー回路１５を第３の半導体チップ１２０上に形成したものである。それ以外は、図９の変形例と同様である。
【００７８】
この実施例の高周波電力増幅回路は、各段の電流制御回路１４が共通の電流制御回路として独立した半導体チップ１３０上に形成されているため、図１０の実施例に比べて増幅段を構成するＦＥＴが形成される第２、第３の半導体チップ１１０，１２０を小型化することができるという利点がある。
【００７９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
例えば、図６の実施例では、増幅用ＦＥＴ  Ｑ０と模擬用ＦＥＴ  Ｑ７をバイポーラ・トランジスタで構成し、基準バイアス回路１１とバイアス補正回路１３のダイオード接続のトランジスタＱ１とＱ２をＦＥＴで構成しているが、Ｑ１とＱ２もバイポーラ・トランジスタで構成するようにしても良い。また、図５や図９〜図１１の実施例では、出力電力検出回路（Ｑ９，１５）を含んだ半導体集積回路として構成しているが、出力電力検出回路を含まない高周波電力増幅回路として構成しても良い。
【００８１】
さらに、前記実施例では、増幅用トランジスタＱ０がＦＥＴまたはバイポーラ・トランジスタで構成されている場合を説明したが、増幅用トランジスタＱ０がＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）、ＳｉＧｅＨＢＴ、ＨＥＭＴ（High Electron Mobility Transistor）等他のトランジスタである場合にも、上記実施例を適用することにより同様な効果を得ることができる。
【産業上の利用可能性】
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機に用いられる高周波電力増幅回路およびパワーモジュールに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮを構成する高周波電力増幅回路およびパワーモジュールなどに利用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る高周波電力増幅回路の第１の実施例を示す回路構成図である。
【図２】実施例（Ａ）と従来（Ｂ）の高周波電力増幅回路におけるバイアス回路の電流Ｉinとそれに応じて増幅用ＦＥＴ  Ｑ０に流される電流Ｉoutとの関係を示す特性図である。
【図３】本発明に係る高周波電力増幅回路の第２の実施例を示す回路構成図である。
【図４】（Ａ）は第３の実施例の高周波電力増幅回路における出力電力制御電圧Ｖapcとバイアス回路の電流Ｉinとの関係を示す特性図、（Ｂ）は制御電圧Ｖapcと増幅用ＦＥＴ  Ｑ０に流される電流Ｉoutとの関係を示す特性図である。
【図５】本発明に係る高周波電力増幅回路の第３の実施例を示す回路構成図である。
【図６】本発明に係る高周波電力増幅回路の第４の実施例を示す回路構成図である。
【図７】本発明に係る高周波電力増幅回路の第１の変形例を示す回路構成図である。
【図８】本発明に係る高周波電力増幅回路の第２の変形例を示す回路構成図である。
【図９】本発明に係る高周波電力増幅回路の第３の変形例を示す回路構成図である。
【図１０】本発明に係る高周波電力増幅回路の第４の変形例を示す回路構成図である。
【図１１】本発明に係る高周波電力増幅回路の第５の変形例を示す回路構成図である。
【図１２】従来の高周波電力増幅回路の一例を示す回路構成図である。
【図１３】ＦＥＴのチャネルの長さを短くしたときのチャネル長と、しきい値電圧Ｖｔｈおよびチャネル長変調係数λとの関係を示すグラフである。
【図１４】（Ａ）は本実施例の高周波電力増幅回路における出力電力制御電圧Ｖapcとアイドル電流Ｉoutとの関係を示すグラフ、（Ｂ）は図１２の従来の高周波電力増幅回路における出力電力制御電圧Ｖapcとアイドル電流Ｉoutとの関係を示すグラフである。
【符号の説明】
【００８４】
１１  基準バイアス回路
１２  電流模擬回路
１３  バイアス補正回路
１４  電流制御回路
Ｑ０  増幅用トランジスタ（短チャネル・パワートランジスタ）
Ｑ１  バイアス用トランジスタ（通常パワートランジスタ）
Ｑ２  電流-電圧変換用ＦＥＴ
Ｑ３，Ｑ４，Ｑ５，Ｑ６  カレントミラー回路を構成するトランジスタ（標準トランジスタ）
Ｑ７  模擬用トランジスタ（短チャネル・パワートランジスタ）
Ｒ１  調整用抵抗（外付け抵抗）
Ｐ１〜Ｐ５  外部端子（パッド）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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