(57)【要約】  【課題】製造プロセスが容易であるとともに、高集積化でき、書き込み読み出し消去を繰り返しても特性が安定しており、高性能化に適するように占有面積を縮小できる不揮発性半導体記憶装置とその駆動方法及び製造方法を提供する。  【解決手段】半導体基板(1)上に積層された複数の誘電膜(4-1,4-2,4-3)を備え、電荷保持能力を有した電荷保持膜(4)と、電荷保持膜(4)を介して半導体基板(1)上に形成されたメモリゲート電極(5)と、メモリゲート電極(5)の両側面上で絶縁膜(6)によってメモリゲート電極(5)から絶縁されたサイドウォールゲート電極(7a,7b)と、半導体基板内でサイドウォールゲート電極(7a,7b)に隣接する第１ビット線拡散領域(2)及び第２ビット線拡散領域(3)とを有している。【選択図】  図１
2005142354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面上に積層された少なくとも非導電性電荷捕獲膜からなる電荷保持能力を有した電荷保持膜と、
前記電荷保持膜上に形成された第１ゲート電極と、
前記第１ゲート電極の両側のそれぞれの側面上に形成された第１絶縁膜及び第２絶縁膜を介してそれぞれ形成された第２ゲート電極及び第３ゲート電極と、
前記第２ゲート電極及び第３ゲート電極下の半導体基板表面上にそれぞれ形成された第３絶縁膜及び第４絶縁膜と、
前記半導体基板に、前記第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された前記半導体基板と反対導電型の不純物拡散領域とを含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板表面上に積層された少なくとも非導電性電荷捕獲膜からなる電荷保持能力を有した電荷保持膜と、
前記電荷保持膜上に形成された第１ゲート電極と、
前記第１ゲート電極の両側のそれぞれの側面上に形成された第１絶縁膜及び第２絶縁膜を介してそれぞれ形成された第２ゲート電極及び第３ゲート電極と、
前記第２ゲート電極及び第３ゲート電極下の半導体基板表面上にそれぞれ形成された第３絶縁膜及び第４絶縁膜と、
前記半導体基板に、前記第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された前記半導体基板と反対導電型の不純物拡散領域とを備えたメモリセルが複数隣接して配列され、
前記第２ゲート電極又は前記第３ゲート電極を、隣接するメモリセル間で共有するように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電荷保持膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層した積層膜である請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ゲート電極、第２ゲート電極、第３ゲート電極直下のチャネル領域のしきい値電圧が独立に設定されている請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ゲート電極及び第３ゲート電極直下のチャネル領域のしきい値電圧が等しい請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項６】
請求項１又は請求項２に記載の不揮発性半導体記憶装置の駆動方法であって、
前記第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された前記半導体基板と反対導電型の拡散領域のうち一方をドレインとし、他方をソースとして、前記２つの不純物拡散領域間に所定の電圧を印加し、
さらに前記第１、第２、第３ゲート電極それぞれに所定の電圧を印加して、前記半導体基板のチャネル領域に電荷を走行させ、その一部を前記電荷保持膜の前記ドレイン側に近い端部領域に局所的に注入することによって書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
請求項６に記載の書き込み動作を用い、前記第１ゲート電極直下の前記電荷保持膜の両端部領域に電荷を注入することによって書き込み動作を行う不揮発性半導体記憶装置の駆動方法。
【請求項８】
前記第２又は第３ゲート電極に印加する電圧を制御して、前記チャネルを走行する電荷の運動エネルギーが大きくなるように制御する請求項６に記載の不揮発性半導体記憶装置の駆動方法。
【請求項９】
請求項１又は請求項２に記載の不揮発性半導体記憶装置の駆動方法であって、
前記第１ゲート電極に所定の電圧を印加し、前記不純物拡散領域及び半導体基板を接地することにより、前記電荷保持膜に高電界を印加し、前記電荷保持膜に捕獲されている電荷を前記電荷保持膜を通じたトンネリングにより前記第１ゲート電極又は前記半導体基板へ放出することによって消去動作を行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１０】
請求項１又は請求項２に記載の不揮発性半導体記憶装置の駆動方法であって、読み出すべき電荷が局所的に保持されている前記電荷保持膜中の位置に近い前記不純物拡散領域をソースとし、他方の不純物拡散領域をドレインとする電圧を前記不純物拡散領域間に印加し、さらに、前記第１、第２及び第３ゲート電極のそれぞれに所定の電圧を印加して、前記電荷保持膜に捕獲されている電荷の有無または電荷量の違いを、前記不純物拡散領域間を流れる電流の値又は前記第１ゲートのしきい値電圧を読み出すことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１１】
第１導電型半導体基板の表面上に電荷保持膜を形成する工程と、
前記電荷保持膜上に第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記電荷保持膜を選択的に除去する工程と、
前記第１ゲート電極の側面及び前記第１導電型半導体基板の表面を覆う絶縁膜を形成する工程と、
前記第１ゲート電極の対向する２つの側面に形成された前記絶縁膜上にそれぞれ第２及び第３ゲート電極する工程と、
前記第１、第２及び第３ゲート電極をマスクとして、前記第１導電型半導体基板に不純物を導入し、第２導電型の不純物拡散領域を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
第１導電型半導体基板の表面上に電荷保持膜を形成する工程と、
前記電荷保持膜上に互いに隣接する複数の第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記電荷保持膜を選択的に除去する工程と、
前記第１ゲート電極の側面にスペーサ膜を形成する工程と、
前記第１ゲート電極と前記スペーサ膜をマスクとして前記第１導電型半導体基板に不純物を導入し、第２導電型の不純物拡散領域を形成する工程と、
前記スペーサ膜を除去する工程と、
前記第１ゲート電極の側面及び前記第１導電型半導体基板の表面を覆う絶縁膜を形成する工程と、
互いに隣接する前記第１ゲート電極間に前記絶縁膜を介して導電膜を埋め込み第２ゲート電極とする工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記電荷保持膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層した積層膜である請求項１１又は１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記絶縁膜が熱酸化によって形成され、前記第２導電型の不純物拡散層の増速酸化により、前記第２導電型不純物拡散領域表面上の前記絶縁膜の膜厚が、前記スペーサ膜が存在した前記第１導電型半導体基板表面上よりも厚い請求項１２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホットエレクトロン注入現象を利用してゲートの電荷捕獲用誘電体材料に電荷を捕獲させるようにした２ビット／セルのデータ記憶が可能なメモリセルを有した不揮発性半導体記憶装置と、その駆動方法及び製造方法とに関する。
【背景技術】
【０００２】
従来から、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor)型などの不揮発性半導体メモリ素子が知られている。この素子は、情報の記憶を行う電荷蓄積手段として絶縁膜を用いるものであり、複数の膜を積層させたゲート絶縁膜のトランジスタで構成される。このうちＭＯＮＯＳ型メモリ素子では、半導体基板上にＯＮＯ(Oxide-Nitride-Oxide)膜とゲート電極とを積層させ、その積層パターン両側の半導体基板表面領域に、チャネル領域とは逆導電型のソース・ドレイン不純物拡散領域が形成されている。そして、この電荷保持能力を有する絶縁膜に対し、半導体基板側から電荷を注入して書き込みを行う。また、消去では、保持電荷を半導体基板側もしくはゲート電極側に抜き取るか、保持電荷を打ち消す逆極性の電荷を上記絶縁膜内に注入する。
【０００３】
これら電荷をゲート電極下のＯＮＯ絶縁膜に注入するには、電荷の絶縁物を通じたトンネル現象を利用するほか、いわゆるＣＨＥ(Channel Hot Electron)注入など、ＯＮＯ膜における最下層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある。最近になって、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷保持能力を有する積層絶縁膜のソース側とドレイン側に独立に２値情報を書き込むことにより、１メモリセルあたり２ビットを記録可能な技術が複数報告されている。
【０００４】
特許文献１に示される不揮発性半導体記憶装置は、図８に示されるように、半導体基板１上にＯＮＯ(Oxide-Nitride-Oxide)膜４とゲート電極５とを積層させ、その積層パターン両側の半導体基板表面領域に、チャネルと逆導電型のソース２、ドレイン３不純物拡散領域が形成されている。この構造において、ソースとドレインの電圧印加を入れ換えてＯＮＯ膜４（複数層の膜４−１，４−２，４−３で構成）の両端付近に２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加して２ビット情報を独立に読み出す、いわゆるリバースリード方法によって蓄積電荷量が少ない２ビット情報を確実に読み出すことを可能としている。また、消去時に、ソース・ドレイン不純物拡散領域の表面領域に反転層を形成し、この反転層内のアバランシェブレークダウンにより高エネルギー電荷（ホットホール）を生じさせ、このホットホールを電荷蓄積領域に注入することによって行っている。この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００５】
つぎに、特許文献２に示される不揮発性半導体記憶装置は、図９に示されるように、ソース２側とドレイン３側にＯＮＯ膜からなる電荷保持膜４を分離して設け、電荷保持膜上に制御電極５を設け、かつ、２つの制御電極５間のチャネル中央部に電荷保持能力を有しない単層のシリコン酸化膜からなる誘電体膜６を介在させた状態で、ワードゲート電極７を設けた構造を有するものである。
【０００６】
ワードゲート電極７は図示していないがワード線に接続され、制御電極５はワード線と直交する方向に配線されて、ワードゲート電極７とは独立に制御される。このため、電荷保持膜４（複数層の膜４−１，４−２，４−３で構成）への電荷注入位置制御性及び電荷注入効率を上げることができ、その結果、高速書き込みを達成している。このメモリセルはツインＭＯＮＯＳセルと称せられ、図９に示すとおり行方向に一定間隔で繰り返したワードゲート電極７を有し、その行方向両側の壁面にサイドウォール形の導電層（制御電極５）を有している。
【０００７】
このサイドウォール形の導電層の直下にＯＮＯ(Oxide-Nitride-Oxide)膜、すなわち電荷保持能力を有した電荷保持膜を有している。これに対し、ワードゲート電極の直下には単層の誘電体膜が形成され、そのため、この部分は電荷保持能力を有しない。サイドウォール形の導電層とワードゲート電極をマスクとして、隣接するサイドウォール形の導電層間に表出する基板箇所にＮ型不純物を導入し、ソース２又はドレイン３となるＮ+不純物領域を形成している。
【特許文献１】特表２００１−５１２２９０号公報
【特許文献２】特開２００２−１７０８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に記載の技術において、ＣＨＥ注入による２ビット情報の記憶が可能なメモリセルでは、電荷保持膜（ＯＮＯ膜）がチャネル形成領域上の全域に一様に形成され、その電荷を注入する領域が限定されていない。そのため、ＣＨＥ注入により書き込みを行い、消去時にはアバランシェブレークダウンにより高エネルギーのホットホールを生じさせ、このホットホールを電荷蓄積領域に注入して、書き込み時に注入された電子を中和する動作を実施するが、製造上又は動作時のバイアス条件の不均一性などの影響を受けて蓄積電荷量が変動すると、これが記憶特性、たとえばしきい値電圧の変動に微妙な影響を与えやすい。とくに必要以上の電荷が注入された場合、水平方向の電荷蓄積領域が限定されていないことから、過剰書き込みや過剰消去による特性変動が問題となる。特に、過剰消去が発生した場合には、メモリトランジスタとして正常な動作が不可能となる。さらに、書き込みと消去を繰り返し実施した場合には、そのたびに蓄積又は消去電荷量が通常異なっているので、特性変動が徐々に大きくなっていくという課題も抱えている。
【０００９】
一方、特許文献２に記載されているツインＭＯＮＯＳセルは、以下に示す製造上及び構造上の問題点がある。第１番目は、このツインＭＯＮＯＳセルでは、図９のようにワードゲート電極７を有したＭＯＳ型トランジスタを有し、その分メモリセル面積が大きい。しかも、電荷保持膜４上に形成された制御電極５の微細化が困難であるという課題を有している。これは、メモリトランジスタのしきい値電圧を決定する、制御電極、電荷保持膜及び半導体基板からなるＭＯＳ構造が、ソース、ドレイン不純物拡散領域と近接する位置に形成されていることから、安定した書き込み、消去、読み出し動作を実現するためには、制御電極５直下におけるショートチャネル効果の影響のないチャネル長を確保する必要があるため、この側壁電極５の幅をあまり縮小することができないからである。
【００１０】
第２番目は、このツインＭＯＮＯＳセルでは、ワードゲート電極７においても微細化が困難であるという製造上の課題も有している。これは、ワードゲート電極を形成した後に電荷保持膜であるＯＮＯ膜を形成しなければならないためである。一般的に、電荷保持特性に優れたＯＮＯ膜を形成するには１０００℃以上の熱処理が必要とされている。したがって、図９の構造において、ワードゲート電極、単層の誘電体膜及び半導体基板からなるＭＯＳ構造部分の特性ばらつきを抑制することが非常に困難であるため、安定した書き込み、消去、読み出し動作を実現するためにはゲート電極７直下に一定以上のチャネル長を確保する必要があるためである。
【００１１】
前記従来の問題を解決するため、本発明の第１の目的は、過剰な電荷注入がＯＮＯ膜にあっても特性が影響されにくい不揮発性半導体記憶装置と、その製造方法を提供することにある。さらに、書き込み、消去の繰り返しによるアンバランスな電荷の蓄積があっても、特性が影響されにくい不揮発性半導体記憶装置と、その駆動方法を提供することにある。
【００１２】
本発明の別の目的は、ツインＭＯＮＯＳセルと同様に３つのゲート電極を有しながら、さらにセル面積を縮小することにある。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶装置は、半導体基板表面上に積層された少なくとも非導電性電荷捕獲膜からなる電荷保持能力を有した電荷保持膜と、電荷保持膜上に形成されたメモリー用の第１ゲート電極と、第１ゲート電極の両側のそれぞれの側面上に形成された第１絶縁膜及び第２絶縁膜を介してそれぞれ形成された第２ゲート電極及び第３ゲート電極と、第２ゲート電極及び第３ゲート電極下の半導体基板表面上にそれぞれ形成されたゲート絶縁膜となりうる第３絶縁膜及び第４絶縁膜と、半導体基板に、第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された半導体基板と反対導電型の不純物拡散領域とを含むものである。
【００１４】
また、半導体基板表面上に積層された少なくとも非導電性電荷捕獲膜からなる電荷保持能力を有した電荷保持膜と、電荷保持膜上に形成された第１ゲート電極と、第１ゲート電極の両側のそれぞれの側面上に形成された第１絶縁膜及び第２絶縁膜を介してそれぞれ形成された第２ゲート電極及び第３ゲート電極と、第２ゲート電極及び第３ゲート電極下の半導体基板表面上にそれぞれ形成された第３絶縁膜及び第４絶縁膜と、半導体基板に、第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された半導体基板と反対導電型の不純物拡散領域とを備えたメモリセルが複数隣接して配列され、第２ゲート電極又は前記第３ゲート電極を、隣接するメモリセル間で共有するように形成されているものである。
【００１５】
このような構成により、ゲート電極下の半導体基板のチャネルのオン／オフを制御する手段を、通常のメモリ用第１ゲート電極とは別の第２、第３ゲート電極で行うことができるので、書き込み、消去において過剰な電荷注入があっても記憶特性が影響されにくい不揮発性半導体記憶装置を実現することができる。さらに、消去を実施するたびに、電荷保持膜中に捕獲されている電子を放出することが可能となり、書き込み、消去の繰り返しによるアンバランスな電荷の蓄積が発生せず、書き換えによる特性変動を大幅に抑制することができる。
【００１６】
以上の記憶装置では、電荷保持膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層した積層膜とすること、また、第１ゲート電極、第２ゲート電極、第３ゲート電極直下のチャネル領域のしきい値電圧を独立に設定することができるものである。さらに第２ゲート電極及び第３ゲート電極直下のチャネル領域のしきい値電圧を等しくすることもできる。
【００１７】
次に本発明による不揮発性半導体記憶装置の駆動方法は、第２ゲート電極及び第３ゲート電極のそれぞれと重なる位置に形成された半導体基板と反対導電型の拡散領域のうち一方をドレインとし、他方をソースとして、２つの不純物拡散領域間に所定の電圧を印加し、さらに第１、第２、第３ゲート電極それぞれに所定の電圧を印加して、半導体基板のチャネル領域に電荷を走行させ、その一部を前記電荷保持膜の、ドレイン側に近い端部領域に局所的に注入することによって書き込み動作を行うものである。
【００１８】
この書き込み動作では、第１ゲート電極直下の電荷保持膜の両端部領域に電荷を注入することによって書き込み動作を行うことができる。また、第２又は第３ゲート電極に印加する電圧を制御して、チャネルを走行する電荷の運動エネルギーが大きくなるように制御し、注入効率を向上させることもできる。
【００１９】
また、本発明の駆動方法は、第１ゲート電極に所定の電圧を印加し、不純物拡散領域及び半導体基板を接地することにより、電荷保持膜に高電界を印加し、電荷保持膜に捕獲されている電荷を電荷保持膜を通じたトンネリングにより第１ゲート電極又は半導体基板へ放出することによって消去動作を行うものである。
【００２０】
また、読み出すべき電荷が局所的に保持されている電荷保持膜中の位置に近い不純物拡散領域をソースとし、他方の不純物拡散領域をドレインとする電圧を不純物拡散領域間に印加し、さらに、第１、第２及び第３ゲート電極のそれぞれに所定の電圧を印加して、電荷保持膜に捕獲されている電荷の有無または電荷量の違いを、不純物拡散領域間を流れる電流の値又は第１ゲートのしきい値電圧を読み出すものである。
【００２１】
次に、本発明の不揮発性半導体記憶装置の製造方法は、第１導電型半導体基板の表面上に電荷保持膜を形成する工程と、電荷保持膜上に第１ゲート電極を形成する工程と、第１ゲート電極をマスクとして電荷保持膜を選択的に除去する工程と、第１ゲート電極の側面及び第１導電型半導体基板の表面を覆う絶縁膜を形成する工程と、第１ゲート電極の対向する２つの側面に形成された絶縁膜上にそれぞれ第２及び第３ゲート電極する工程と、第１、第２及び第３ゲート電極をマスクとして、第１導電型半導体基板に不純物を導入し、第２導電型の不純物拡散領域を形成する工程とを含むものである。
【００２２】
また、第１導電型半導体基板の表面上に電荷保持膜を形成する工程と、電荷保持膜上に互いに隣接する複数の第１ゲート電極を形成する工程と、第１ゲート電極をマスクとして前記電荷保持膜を選択的に除去する工程と、第１ゲート電極の側面にスペーサ膜を形成する工程と、第１ゲート電極と前記スペーサ膜をマスクとして第１導電型半導体基板に不純物を導入し、第２導電型の不純物拡散領域を形成する工程と、スペーサ膜を除去する工程と、第１ゲート電極の側面及び第１導電型半導体基板の表面を覆う絶縁膜を形成する工程と、互いに隣接する前記第１ゲート電極間に絶縁膜を介して導電膜を埋め込み第２ゲート電極とする工程とを含むものである。
【００２３】
上記製造工程方法においては、電荷保持膜をシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層した積層膜にでき、また、絶縁膜が熱酸化によって形成され、第２導電型の不純物拡散層の増速酸化により、第２導電型不純物拡散領域表面上の絶縁膜の膜厚がスペーサ膜が存在した第１導電型半導体基板表面上よりも厚することができる。
【００２４】
以上のような製造方法によれば、メモリトランジスタのしきい値電圧を決定する、メモリゲート電極、電荷保持膜及び半導体基板からなるＭＯＳ構造が、第２、第３ゲート電極を介してソース、ドレインとなる不純物拡散領域とは近接せずに形成されていることから、第２、第３ゲート電極の横幅は、チャネルを遮断するだけの最小の長さとすることが可能となり、第２、第３ゲート電極下のゲート絶縁膜となる上記絶縁膜を薄膜化することでさらに縮小することが可能となる。
【００２５】
また、この構成により、ＯＮＯ膜のような電荷保持膜の熱処理が３つのゲート電極を形成する工程よりも前の工程にもってくることができるため、特にゲート幅の小さい第２、第３のゲート電極を有するＭＯＳ構造の特性ばらつきを抑制することが可能となる。また、互いに隣接する第１ゲート電極間に絶縁膜を介して導電膜を埋め込み第２ゲート電極とする工程を含む方法では、隣接するメモリトランジスタ間の間隔を縮小することができる。このような構成により、ツインＭＯＮＯＳセルと同様に３つのゲート電極を有しながら、さらにメモリセル面積を縮小することができる。
【発明の効果】
【００２６】
本発明によると、チャネルのオン／オフを制御する手段を、通常のメモリトランジスタのゲート電極とは別に有することで、過剰な電荷注入があっても特性が影響されにくい不揮発性半導体記憶装置を実現することができる。さらに、消去を実施するたびに、電荷保持膜中に捕獲されている電子を放出することが可能となり、書き込み、消去の繰り返しによるアンバランスな電荷の蓄積が発生せず、書き換えによる特性変動を大幅に抑制することができる。
【００２７】
また、本発明に係る不揮発性半導体記憶装置及び製造方法によると、メモリトランジスタのしきい値電圧を決定する、メモリゲート電極、電荷保持膜及び半導体基板からなるＭＯＳ構造が、ソース、ドレイン不純物拡散領域とは近接しない位置に形成されていることから、サイドウォールゲート電極の横幅は、チャネルを遮断するだけの最小の長さとすることができる。さらに、隣接するメモリセル間でサイドウォール電極を共有することにより、隣接するメモリトランジスタ間の間隔を縮小することが可能となる。このような構成により、ツインＭＯＮＯＳセルと同様に３つのゲート電極を有しながら、さらにメモリセル面積を縮小することができる。
【発明を実施するための最良の形態】
【００２８】
以下、ＮチャンネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体記憶装置を例に、本発明の実施形態を図面を参照しながら説明する。なお、Ｐチャンネル型の場合は、半導体素子内の不純物の導電型、キャリア及び電圧印加条件の極性を適宜逆とすることで、以下の説明が同様に適用できる。
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。まず、図１（ａ）は、第１の実施形態に係るメモリセルの構造を示す断面図、図１（ｂ）は、その平面図である。また、図２は、このメモリセルの等価回路図である。
【００３０】
図１（ａ）に示すメモリセルにおいて、符号１はＰ型半導体基板を示す。半導体基板１内の表面領域に、Ｎ型不純物が高濃度に導入されてできた２つの不純物拡散領域（ソース／ドレイン不純物拡散領域）２及び３が互いに離れて形成されている。２つのソース／ドレイン不純物拡散領域２及び３の間の半導体基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル領域となる。チャネル領域は、そのほぼ中央に形成された内側チャネル領域Ｃｈ２と、内側チャネル領域Ｃｈ２とソース／ドレイン不純物拡散領域２及び３との間の２つの外側チャネル領域Ｃｈ１、Ｃｈ３とからなる。
【００３１】
内側チャネル領域Ｃｈ２は、外側チャネル領域Ｃｈ１、Ｃｈ３に比べＰ型不純物濃度が低く設定されている。内側チャネル領域Ｃｈ２上に、複数の絶縁膜を積層させて形成した電荷保持能力を有する電荷保持膜４が形成されている。電荷保持膜４は、下層から順に、ボトムシリコン酸化膜４−１、シリコン窒化膜からなる非導電性の電荷捕獲膜４−２、トップシリコン酸化膜４−３から構成されている。ボトムシリコン酸化膜４−１の膜厚は、たとえば３ｎｍ〜６ｎｍ程度である。電荷捕獲膜４−２は、たとえば３ｎｍ〜６ｎｍ程度である。この電荷捕獲膜４−２は、たとえば減圧ＣＶＤにより形成され、膜中に電荷トラップが多く含まれている。トップシリコン酸化膜４−３は、例えば成膜後の電荷捕獲膜を熱酸化して形成される。トップシリコン酸化膜４−３をＨＴＯ（High Temperature chemical vapor deposited Oxide）膜としてもよい。トップシリコン酸化膜４−３の膜厚は、メモリゲート電極５からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、３ｎｍ以上が必要である。
【００３２】
電荷保持膜４上には、不純物が添加されたポリシリコン膜からなるメモリゲート電極５が形成されている。メモリゲート電極５は、図１（ｂ）に示すように、ソース／ドレイン不純物拡散領域２及び３との離間スペース内で、ソース／ドレイン不純物拡散領域２及び３と垂直に一方向に長く配線されている。メモリゲート電極５は、後述するように、メモリセルアレイの制御線ＣＬを構成する。メモリゲート電極５のゲート長に限定はないが、たとえば１５０ｎｍ以上とすることで、電荷保持膜４の両端部に２ビットのデータを記憶する上で好ましい。
【００３３】
電荷保持膜４とメモリゲート電極５の積層パターンの両側面、及び半導体基板表面を覆って、単層のシリコン酸化膜の絶縁膜６が形成されている。このシリコン酸化膜６は、たとえば、熱酸化法により形成される。シリコン酸化膜６をＨＴＯ（High Temperature chemical vapor deposited Oxide）膜としてもよいが、その場合は堆積後に熱処理を実施することにより絶縁性が強化される。このシリコン酸化膜６の膜厚は、３ｎｍ〜６ｎｍ程度である。
【００３４】
このシリコン酸化膜６上に、メモリゲート電極５と平行するサイドウォールゲート電極７ａ、７ｂが形成されている。サイドウォールゲート電極７ａ、７ｂは、たとえば不純物が添加されたポリシリコン膜からなり、後述するように、メモリセルアレイのワード線ＷＬを構成する。
【００３５】
このような構造のメモリセルＭは、左側ＭＯＳ型トランジスタ、中央のＭＯＮＯＳ型メモリトランジスタ、右側ＭＯＳ型トランジスタがソース・ドレイン２、３に接続する２つのビット線ＢＬ間に直列に接続した３トランジスタ構成となる。図２に示すように２つのＭＯＳ型トランジスタのゲートは、ワード線ＷＬにより制御され、中央のＭＯＮＯＳ型メモリトランジスタのゲートは制御線ＣＬにより制御される。前記したＣｈ１，３とＣｈ２とのチャネル濃度差、及び誘電体膜４、６の材料、膜厚及び構造の諸条件により、消去状態のＭＯＮＯＳメモリトランジスタのしきい値電圧は、両側のＭＯＳ型トランジスタのしきい値電圧より低く設定されている。
【００３６】
外側に位置するＭＯＳ型トランジスタの主な機能としては、メモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作したり、半導体基板１と電荷保持膜４の接触部分の範囲を規定する。図１を参照して電荷保持膜４の両端部分は“記憶部”と称され、電荷保持膜４のなかでも電荷が注入され保持される部分となる。２つの記憶部４ａ、４ｂ間の電荷保持膜４の部分には、電子が注入されないような書き込み動作を実行する。なお、トランジスタ動作の詳細は後述する。
【００３７】
図３はメモリセルアレイ構成の代表例を示す。なお、図３は、３個×３個のメモリセルからなる、メモリセルアレイの一部を示す。図３は、ソース／ドレイン不純物拡散領域が行方向で分離されたＮＯＲ型メモリセルアレイを示す。このＮＯＲ型メモリセルアレイは、ビット線が階層化されて、不純物拡散領域からなる副ビット線間に所定数のメモリセルが並列接続されたブロックが、上層の主ビット線にさらに並列接続された構成を含む。また、図３においてはソース側とドレイン側の両方をビット線（ＢＬ）と名称を付して明示してあるが、２ビット／セル記憶が可能なＭＯＮＯＳ型メモリセルにおいて、２ビットのどちらを書き込むか、読み出すかによって、ソースとドレインの役割は入れ替わる。
【００３８】
つぎに、図１の構成のメモリセルの製造方法を、図４（ａ）〜図４（ｄ）を用いて説明する。まず、Ｐ型半導体基板１の表面全域に対して中央のＭＯＮＯＳ型メモリセルのしきい値電圧を決定するチャネルドープをイオン注入によって実施する。つぎに、Ｐ型半導体基板１の表面を、たとえば熱酸化により膜厚が３ｎｍ〜６ｎｍ程度のボトムシリコン酸化膜４−１を形成する。つぎに、ボトムシリコン酸化膜４−１上にＬＰ−ＣＶＤ法によりシリコン窒化膜（電荷捕獲膜４−２）を、完成後最終膜厚が５ｎｍ程度となるように、これより厚めに堆積する。
【００３９】
このＣＶＤは、たとえば、ジクロルシランとアンモニアを混合したガスを用い、７００℃程度の基板温度で行う。形成したシリコン窒化膜表面を熱酸化法により酸化して、たとえば３．５ｎｍのトップシリコン酸化膜４−３を形成する。この熱酸化は、たとえばＨ2Ｏ雰囲気中で炉温度１０００℃で約１時間程度行う。以上のように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜から積層される電荷保持膜４を形成した後、電荷保持膜４上に、リン等の不純物が添加されたポリシリコン膜を堆積し、列方向に長くのびるライン状にパターンニングし、メモリゲート電極５を形成する。
【００４０】
図４（ｂ）に示すように、このメモリゲート電極５をマスクとし、電荷保持膜４をスルー膜としたＰ型不純物のイオン注入により、メモリゲート電極５周囲の半導体基板表面領域にＭＯＳトランジスタのチャネルとなるチャネルドープを実施する。これにより、メモリゲート電極５周囲の半導体基板表面領域では、メモリゲート電極５下方の領域よりＰ型不純物濃度が高まる。その結果、図１における、内側チャネル領域Ｃｈ２、外側チャネル領域Ｃｈ１、Ｃｈ３が形成される。
【００４１】
つぎに、図４（ｃ）に示すように、メモリゲート電極５をマスクとして電荷保持膜４を同じパターンに加工した後、この電荷保持膜４とメモリゲート電極５との積層パターンの表面及び半導体基板表面上に、シリコン酸化膜６を形成する。具体的には、熱酸化により８５０℃，２０分程度の処理を行い、膜厚が３ｎｍ〜６ｎｍ程度のシリコン酸化膜を形成する。
【００４２】
つぎに、メモリゲート電極５の形状を反映してできたシリコン酸化膜６の両側面に、導電材料からなるサイドウォールゲート電極７ａ、７ｂを形成する。具体的には、リン等の不純物が添加されたポリシリコンを堆積し、これを異方性が強い条件で全面エッチングする。必要に応じて、形成したサイドウォールゲート電極７ａ、７ｂ及びメモリゲート電極５をマスクとした斜めイオン注入により、Ｎ型あるいはＰ型の不純物２ａ及び３ａを比較的半導体基板１の深部にまで導入する。Ｎ型あるいはＰ型の不純物２ａ及び３ａを、サイドウォールゲート電極７ａ、７ｂの下方領域に導入することにより、しきい値電圧の調整、あるいはパンチスルー耐性を高めることが可能となる。
【００４３】
続いて、サイドウォールゲート電極７ａ、７ｂ及びメモリゲート電極５をマスクとした、ほぼ垂直なイオン注入により、Ｎ型不純物をサイドウォール７外側の半導体基板内にドープし、図４（ｄ）に示すように、ソース不純物拡散領域２及びドレイン不純物拡散領域３を形成する。その後は、必要に応じて、層間絶縁膜の堆積、コンタクト形成、上層配線層の形成等を経て不揮発性半導体記憶装置を完成させる。
【００４４】
このような製造方法をとることにより、１０００℃以上の熱処理が必要なＯＮＯ膜形成工程を、３つのゲート電極を形成する工程よりも前の工程にもってくることができるため、特にサイドウォールゲート電極７ａ、７ｂ、シリコン酸化膜６及び半導体基板１からなる両端のＭＯＳ構造の特性ばらつきを抑制することができるという利点がある。
【００４５】
つぎに、本実施の形態によるメモリセルの駆動方法を説明する。書き込みは、ＣＨＥ注入を用いる方法がある。この方法の書き込み原理を図５（ａ）、図５（ｂ）に示す。この方法では、ソースとなる不純物拡散領域２に基準電圧Ｖｓ，ドレインとなる不純物拡散領域３にドレイン電圧Ｖｄを印加し、メモリゲート電極５（制御線ＣＬ）に所定の正電圧Ｖｃｇ、サイドウォールゲート電極７ａ、７ｂ（ワード線ＷＬ）それぞれに所定の正電圧Ｖｗｇａ、Ｖｗｇｂを印加する。この条件下、チャネル形成領域に反転層（チャネル）が形成され、ソースから供給された電子がチャネル内を加速され、その一部がドレイン側で、電荷保持膜４のボトムシリコン酸化膜４−１のエネルギー障壁ΦSiO2を越える高エネルギー電子（ホットエレクトロン）となる。ホットエレクトロンの一部は、ある確率で電荷保持膜４のドレイン側部分（記憶部４ｂ）に注入される。このチャネル内のホットエレクトロンの注入効率を上げるために、メモリゲート電極５の下の第１導電型半導体領域にチャネル方向に沿って高電界が生じるように、メモリゲート電極５とサイドウォールゲート電極７ａ、７ｂに印加する電圧値を制御する。
【００４６】
このチャネル内の電子は、不純物散乱及び半導体格子との衝突により電界から受けたエネルギーの一部を損失しながら、全体では加速されてゆく。図５（ｂ）における破線は、ポテンシャルエネルギーが全て運動エネルギーに変換された場合のエネルギーであり、電子が真空中を電界加速されると仮定したときに得られるエネルギーである。実際の電子の運動エネルギーは、実線で示すように、加速されるほどエネルギーロスも大きくなりながらドレイン端付近でピークを迎え、電子が充満しているＮ型不純物拡散領域３に入ると急激に運動エネルギーが減少する。この運動エネルギーのピーク点を出来るだけ大きくすることができれば、ホットエレクトロンの注入効率が向上する。
【００４７】
一方、もう一方の記憶部４ａに書き込みたい場合は、２つの不純物拡散領域２、３の電圧関係を入れ替えることにより、同様な原理でホットエレクトロンが記憶部４ａに注入される。電子が注入されるとメモリトランジスタのしきい値電圧が上昇し書き込み状態となる。このように、１メモリセルに２ビットの記憶情報が独立に書き込みできる。
【００４８】
読み出しは、いわゆるリバースリードを用いる。すなわち、読み出し対象の記憶データが保持された記憶部側をソースとし、他の記憶部側がドレインとなるように、２つのソース不純物拡散拡散２、ドレイン不純物拡散領域３の間に、たとえば１．５〜３Ｖ程度のドレイン電圧を印加し、３つのゲート電極５、７ａ及び７ｂそれぞれに所定の正電圧を印加する。その結果、読み出し対象の記憶部内の電荷の有無又は電荷量の違いに応じて、チャネルのオン／オフあるいは電流量の違いが生じ、この変化を図示しないセンスアンプにより読み出すことで、記憶データの論理判別が可能となる。他の記憶部の読み出しは、ソースとドレインを入れ替えて同様に行う。これにより、２ビット記憶データが独立に読み出せる。
【００４９】
消去では、書き込みによって注入された保持電荷（電子）を引き抜く動作を行う。保持電荷の引き抜きは、トンネリング現象によって電荷が引き抜かれる方向の所定電界を、メモリゲート電極５と半導体基板１の間に発生させる。これにより、保持電荷が基板側あるいはメモリゲート電極側に引き抜かれ、メモリトランジスタのしきい値電圧が低い消去状態となる。
【００５０】
第１実施形態に係る不揮発性半導体記憶装置によれば、チャネル（Ｃｈ１、Ｃｈ３）のオン／オフを制御する手段であるサイドウオールゲート７ａ、７ｂを有するトランジスタ２個を、通常のメモリトランジスタのゲート電極５とは別に有することで、メモリトランジスタにおいて過剰な電荷注入又は電荷引き抜きがあってもメモリ特性が影響されにくい不揮発性半導体記憶装置を実現することができる。さらに、従来のメモリセルでは図８において、ゲート電極５の両端部の電荷保持膜に電荷を書き込んだとしても消去時に電荷が保持された厳密な位置から電荷を引き抜き消去することはできず、消去位置がずれるのでメモリトランジスタのしきい値電圧が動作ごとにずれていく。
【００５１】
しかし、本実施形態ではメモリトランジスタの左右にチャネルのオン、オフを行うトランジスタがあるので消去を実施するたびに、電荷保持膜中に捕獲されている電子を放出することが可能となるので位置ずれは関係がなくなり、書き込み、消去の繰り返しによるアンバランスな電荷の蓄積が発生せず、書き換えによる特性変動を大幅に抑制することができる。また、サイドウォールゲート電極７ａ、７ｂは、そのチャネルＣｈ１、Ｃｈ３方向の幅が小さければ小さいほど、メモリトランジスタとソース・ドレインとの距離が近くなるから電子の電荷保持膜４への注入効率や、読み出し特性が向上する。ただし、消去時に過剰な電子引き抜きが生じ、メモリゲート電極下のチャネル領域Ｃｈ２がデプレッションとなった場合においても、チャネルをカットできる幅（２０ｎｍ〜３０ｎｍ程度）を確保する必要があるがその幅は小さい。
【００５２】
一方、図９に示す従来のツインＭＯＮＯＳセルでは左右２個のメモリトランジスタのゲート電極５の幅をショートチャンネル効果を防止するためにある程度の値（約５０ｎｍ）に確保しなければならないが、本発明のメモリセル構成では図９と同様に３つのゲート電極を有しながら、さらにメモリセル面積を縮小することができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。まず、図６は、第２の実施形態に係るメモリセルの構造を示す断面図である。
【００５４】
図６に示すメモリセルにおいて、符号１はＰ型半導体基板を示す。半導体基板１内の表面領域に、Ｎ型不純物が高濃度に導入されてできた２つの不純物拡散領域（ソース／ドレイン不純物拡散領域）２及び３が互いに離れて形成されている。２つのソース／ドレイン不純物拡散領域２及び３の間の半導体基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル領域となる。チャネル領域は、そのほぼ中央に形成された内側チャネル領域Ｃｈ２と、内側チャネル領域Ｃｈ２とソース／ドレイン不純物拡散領域２及び３との間の２つの外側チャネル領域Ｃｈ１、Ｃｈ３とからなる。内側チャネル領域Ｃｈ２は、外側チャネル領域Ｃｈ１、Ｃｈ３に比べＰ型不純物濃度が低く設定されている。内側チャネル領域Ｃｈ２上に、複数の絶縁膜を積層させて形成した電荷保持能力を有する電荷保持膜４が形成されている。
【００５５】
電荷保持膜４は、下層から順に、ボトムシリコン酸化膜４−１、シリコン窒化膜からなる非導電性の電荷捕獲膜４−２、トップシリコン酸化膜４−３から構成されている。ボトムシリコン酸化膜４−１の膜厚は、たとえば３ｎｍ〜６ｎｍ程度である。電荷捕獲膜４−２は、たとえば３ｎｍ〜６ｎｍ程度である。この電荷捕獲膜４−２は、たとえば減圧ＣＶＤにより形成され、膜中に電荷トラップが多く含まれている。トップシリコン酸化膜４−３は、例えば成膜後の電荷捕獲膜を熱酸化して形成される。トップシリコン酸化膜４−３をＨＴＯ（High Temperature chemical vapor deposited Oxide）膜としてもよい。トップシリコン酸化膜４−３の膜厚は、メモリゲート電極５からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、３ｎｍ以上が必要である。
【００５６】
電荷保持膜４上には、不純物が添加されたポリシリコン膜からなるメモリゲート電極５が形成されている。メモリゲート電極５のゲート長に限定はないが、たとえば１５０ｎｍ以上とすることで、電荷保持膜４の両端部に２ビットのデータとなる電荷を明確に分離して記憶する上で好ましい。電荷保持膜４とメモリゲート電極５の積層パターンの両側面、及び半導体基板表面を覆って、単層のシリコン酸化膜の絶縁膜６が形成されている。このシリコン酸化膜６は、たとえば、熱酸化法により形成される。シリコン酸化膜６をＨＴＯ（High Temperature chemical vapor deposited Oxide）膜としてもよいが、その場合は堆積後に熱処理を実施することにより絶縁性が強化される。このシリコン酸化膜６の膜厚は、３ｎｍ〜６ｎｍ程度である。
【００５７】
メモリゲート電極５の両側面上には、シリコン酸化膜６によってメモリゲート電極５とは絶縁された、サイドウォールゲート電極７ａ、７ｂが形成されている。サイドウォールゲート電極７ａ、７ｂは、たとえば不純物が添加されたポリシリコン膜からなり、後述するように、メモリセルアレイのワード線ＷＬを構成する。そして、これらサイドウォールゲート電極７ａ、７ｂは、ソース不純物拡散領域２及びドレイン不純物拡散領域３上にそれぞれ形成されたシリコン酸化膜からなる絶縁膜８ａ、８ｂを介して、ソース不純物拡散領域２及びドレイン不純物拡散領域３上に配置され、隣接するメモリセル同士で共有されている。また、絶縁膜８ａ、８ｂは、シリコン酸化膜６よりも厚い膜厚を備えており、２０ｎｍ〜３０ｎｍ程度のシリコン酸化膜から形成される。
【００５８】
このような構造のメモリセルＭは、ＭＯＳ型トランジスタ、ＭＯＮＯＳ型メモリトランジスタ、ＭＯＳ型トランジスタが２つのビット線ＢＬとなるソース２、ドレイン３間に直列に接続した３トランジスタ構成となる。２つのＭＯＳ型トランジスタのゲートは、図示しないがワード線ＷＬにより制御され、中央のＭＯＮＯＳ型メモリトランジスタのゲートはゲートそのもの又はゲートに接続される制御線ＣＬにより制御される。前記したチャネル濃度差、及び誘電体膜４、６の材料、膜厚及び構造の諸条件により、消去状態のメモリトランジスタのしきい値電圧は、ＭＯＳ型トランジスタのしきい値電圧より低く設定されている。
【００５９】
外側に位置するＭＯＳ型トランジスタの主な機能としては、実施の形態１に述べたようにメモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作したり、半導体基板１と電荷保持膜４の接触部分の領域位置を規定する。電荷保持膜４の両端部分は“記憶部”と称され、電荷保持膜４のなかでも電荷が注入され保持される部分となる。２つの記憶部４ａ、４ｂ間の電荷保持膜４には、電子が注入されないような書き込み動作を実行する。
【００６０】
つぎに、図６の構成のメモリセルの製造方法を、図７（ａ）〜図７（ｅ）を用いて説明する。まず、Ｐ型半導体基板１の表面全域に対して中央のＭＯＮＯＳ型メモリセルのしきい値電圧を決定するチャネルドープをイオン注入によって実施する。つぎに、Ｐ型半導体基板１の表面を、たとえば熱酸化により膜厚が３ｎｍ〜６ｎｍ程度のボトムシリコン酸化膜４−１を形成する。つぎに、ボトムシリコン酸化膜４−１上にＬＰ−ＣＶＤ法によりシリコン窒化膜（電荷捕獲膜４−２）を、最終完成膜厚が５ｎｍ程度となるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシランとアンモニアを混合したガスを用い、７００℃程度の基板温度で行う。
【００６１】
形成したシリコン窒化膜表面を熱酸化法により酸化して、たとえば３．５ｎｍのトップシリコン酸化膜４−３を形成する。この熱酸化は、たとえばＨ2Ｏ雰囲気中で炉温度１０００℃で約１時間程度行う。以上のように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜から積層される電荷保持膜４を形成した後、電荷保持膜４上に、リン等の不純物が添加されたポリシリコン膜を堆積し、列方向に長いライン状にパターンニングし、メモリゲート電極５を形成する。
【００６２】
図７（ｂ）に示すように、このメモリゲート電極５をマスクとし、電荷保持膜４をスルー膜としたイオン注入により、メモリゲート電極５周囲の半導体基板表面領域にチャネルドープを実施する。これにより、メモリゲート電極５周囲の半導体基板表面領域では、メモリゲート電極５下方の領域よりＰ型不純物濃度が高まる。その結果、図６における、内側チャネル領域Ｃｈ２、外側チャネル領域Ｃｈ１、Ｃｈ３が形成される。
【００６３】
つぎに、図７（ｃ）に示すように、メモリゲート電極５をマスクとして電荷保持膜４を同じパターンに加工した後、この電荷保持膜４とメモリゲート電極５との積層パターンの表面及び半導体基板表面上にたとえばホウ素リンガラス（ＢＰＳＧ）膜からなるスペーサ膜を堆積し、除去可能なスペーサ９がメモリゲート電極５の側壁上に残るように、スペーサ膜を異方性が強い条件で全面エッチングする。
【００６４】
その後、必要に応じて、形成したスペーサ９及びメモリゲート電極５をマスクとした斜めイオン注入により、Ｎ型あるいはＰ型の不純物２ａ及び３ａを比較的半導体基板１の深部にまで導入する。Ｎ型あるいはＰ型の不純物２ａ及び３ａを、サイドウォールゲート電極７ａ、７ｂの下方領域に導入することにより、しきい値電圧の調整、あるいはパンチスルー耐性を高めることが可能となる。続いて、スペーサ９及びメモリゲート電極５をマスクとした、ほぼ垂直なイオン注入により、Ｎ型不純物をサイドウォール７外側の半導体基板内にドープし、図７（ｄ）に示すように、ソース不純物拡散領域２及びドレイン不純物拡散領域３を形成する。
【００６５】
つぎに、図７（ｅ）に示すように、たとえば乾式の化学的異方性エッチング等の方法によりスペーサ９を除去した後、電荷保持膜４とメモリゲート電極５との積層パターンの表面及び半導体基板表面上に、シリコン酸化膜６を形成する。具体的には、熱酸化により８５０℃，２０分程度の処理を行い、膜厚が３ｎｍ〜６ｎｍ程度のシリコン酸化膜を形成する。この際、ソース不純物拡散領域２及びドレイン不純物拡散領域３の表面には、Ｎ型不純物が高濃度にドーピングされていることから増速酸化現象が生じ、ソース／ドレイン不純物拡散領域以外の半導体基板表面に対して膜厚が大きくなり、２０ｎｍ程度の膜厚のシリコン酸化膜８ａ、８ｂが形成される。
【００６６】
続いて、隣接するメモリゲート電極間の間隙を充填するように、リン等の不純物が添加されたポリシリコンを堆積し、これを異方性が強い条件で全面エッチングすることによりサイドウォールゲート電極７ａ、７ｂを形成する。この際、ソース不純物拡散領域２及びドレイン不純物拡散領域３の表面を露出させることの無いようにエッチングをストップさせることにより、サイドウォールゲート電極７ａ、７ｂは隣接するメモリセル同士で共有する構造とすることができる。その後は、必要に応じて、層間絶縁膜の堆積、コンタクト形成、上層配線層の形成等を経て不揮発性半導体記憶装置を完成させる。
【００６７】
このような製造方法をとることにより、１０００℃以上の熱処理が必要なＯＮＯ膜形成工程を、３つのゲート電極を形成する工程よりも前の工程にもってくることができるため、特にサイドウォールゲート電極７ａ、７ｂ、シリコン酸化膜６及び半導体基板１からなるＭＯＳ構造下の不純物濃度分布が変動することがなくなり、特性ばらつきを抑制することが可能となる。
【００６８】
また、第２実施形態に係る不揮発性半導体記憶装置によれば、サイドウォールゲート電極７ａ、７ｂが、ソース不純物拡散領域２及びドレイン不純物拡散領域３上にそれぞれ形成されたシリコン酸化膜８ａ、８ｂを介して配置され、隣接するメモリセル間で共有されることにより、隣接するメモリトランジスタ間の間隔を縮小することができる。このような構成により、従来のツインＭＯＮＯＳセルと同様に３つのゲート電極を有しながら、さらにメモリセル面積を縮小することができる。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明はホットエレクトロン注入現象を利用してゲートの電荷捕獲用誘電体材料に電荷を捕獲させるようにした２ビット／セルのデータ記憶が可能なメモリセルを有した不揮発性半導体記憶装置における、性能向上、信頼性向上及び占有面積縮小等に有用である。
【図面の簡単な説明】
【００７０】
【図１】（ａ）は本発明の第１の実施の形態におけるメモリセルの断面図、（ｂ）は同平明図
【図２】本発明の第１の実施の形態におけるメモリセルの等価回路図
【図３】本発明の第１の実施の形態におけるメモリセルアレイを示す回路図
【図４】（ａ）〜（ｄ）は、本発明の第１の実施の形態におけるメモリセルの製造方法を示す工程断面図
【図５】（ａ）〜（ｂ）は、本発明の第１の実施の形態におけるメモリセルの書き込み方法を示す図
【図６】本発明の第２の実施の形態におけるメモリセルの断面図
【図７】（ａ）〜（ｅ）は、本発明の第２の実施の形態におけるメモリセルの製造方法を示す工程断面図
【図８】第１の従来技術におけるメモリセルの断面図
【図９】第２の従来技術におけるメモリセルの断面図
【符号の説明】
【００７１】
１  半導体基板
２  ソース不純物拡散層
３  ドレイン不純物拡散層
４，４−１，４−２，４−３  電荷保持膜
５  メモリゲート電極
６，６ａ，６ｂ  シリコン酸化膜
７，７ａ，７ｂ  サイドウォールゲート電極
８ａ、８ｂ  シリコン酸化膜からなる絶縁膜
９  スペーサ
【図１】
2005142354.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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