(57)【要約】【課題】  下層配線中に簡便な方法で安定的にキャパシタを設ける。【解決手段】  半導体装置１００において、シリコン基板１０１上に下部電極１０５、エッチングストッパ膜１０７、第一の絶縁膜１０９をこの順に設ける。第一の絶縁膜１０９中に下部電極１０５の上面に接する接続プラグ１１１を設ける。接続プラグ１１１の側方に容量膜１１２、金属膜１１３をこの順に設け、容量素子１１４を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜中に設けられた柱状体からなる第１導電体と、
前記第１導電体の周囲に、前記第１導電体の側面から離間して設けられた第２導電体と、
前記第１導電体と、前記第２導電体との間に設けられた容量膜と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第２導電体は、前記絶縁膜中に埋設された導電膜からなることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記第２導電体がエッチング阻止膜上に設けられ、前記第２導電体は平坦な底面を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記エッチング阻止膜は、前記第１導電体の底部近傍の側壁を覆うように形成されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記容量膜の厚みが略均一であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記第１導電体と、前記第２導電体とが、同一材料からなることを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、前記第１導電体の形状が円柱であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、前記第１導電体の上面と、前記第２導電体の上面とが同一平面をなすことを特徴とする半導体装置。
【請求項９】
請求項１乃至７いずれかに記載の半導体装置において、前記第２導電体の上面は、端部において、前記第１導電体の上面よりも下方に位置することを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、前記絶縁膜中に、前記第１導電体、前記第２導電体および前記容量膜からなる容量素子が複数設けられたことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、複数の前記第１導電体の底部に接して設けられた下部電極を有することを特徴とする半導体装置。
【請求項１２】
半導体基板上に下部電極を形成する工程と、
前記下部電極上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去して前記下部電極の上面に達する柱状の接続孔を形成する工程と、
前記接続孔を埋め込むように第１の金属膜を形成する工程と、
前記接続孔の外部に形成された前記第１の金属膜を除去し、第１導電体を得る工程と、
前記第１導電体の周囲の前記絶縁膜を除去して凹部を形成するとともに、前記第１導電体の側壁の少なくとも一部を露出させる工程と、
前記凹部の一部を埋め込むように、前記側壁を覆う容量膜を形成する工程と、
容量膜を形成する前記工程の後、前記凹部を埋め込むように第２の金属膜を形成する工程と、
前記凹部の外部に形成された前記第２の金属膜を除去し、第２導電体を得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上の第１素子領域に、ゲート電極と、該ゲート電極の両脇に設けられた第１および第２の不純物拡散領域とを備えるトランジスタを形成し、前記半導体基板上の第２素子領域に下部電極を形成する工程と、
前記トランジスタおよび前記下部電極を埋設する絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、前記不純物拡散領域に接続する第１接続孔と、前記下部電極に接続する第２接続孔とを形成する工程と、
前記第１接続孔および第２接続孔を同時に埋め込むように第１の金属膜を形成する工程と、
前記第１接続孔および前記第２接続孔の外部に形成された前記第１の金属膜を除去し、接続プラグおよび第１導電体を得る工程と、
前記第１導電体の周囲の前記絶縁膜を除去して凹部を形成するとともに、前記第１導電体の側壁の少なくとも一部を露出させる工程と、
前記凹部の一部を埋め込むように、前記側壁を覆う容量膜を形成する工程と、
容量膜を形成する前記工程の後、前記凹部を埋め込むように第２の金属膜を形成する工程と、
前記凹部の外部に形成された前記第２の金属膜を除去し、第２導電体を得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、下部電極を形成する前記工程の後、絶縁膜を形成する前記工程の前に、前記下部電極上にエッチング阻止膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２乃至１４いずれかに記載の半導体装置の製造方法において、前記第１の金属膜および前記第２の金属膜が銅含有金属膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
キャパシタ素子を有する従来の半導体装置としては、たとえば特許文献１に記載されたものがある。特許文献１に記載された半導体装置においては、下部電極上にクサビ形の導電性突起が設けられている。そして、下部電極上に容量膜および上部電極が設けられ、下層電極の上方および側方にキャパシタが形成されている。このような構成とすることにより、単位面積あたりの容量を増大させることができるとされている。
【特許文献１】特開２０００−５８７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、本発明者が上記文献記載の従来技術について検討したところ、以下の点で改善の余地を有していることが見出された。まず、特許文献１の構造を得るためには、層間絶縁膜中にクサビ型の導電性突起を設ける工程が接続孔を形成する工程とは別に必要となる。このため、製造プロセスが複雑化していた。また、隣接する導電性突起物の間に埋設される誘電体膜の上面に形成される谷部の高さの制御が困難であった。このため、キャパシタの容量の制御が困難であった。
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、下層配線中に簡便な方法で安定的にキャパシタを設ける技術を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜中に設けられた柱状体からなる第１導電体と、前記第１導電体の周囲に、前記第１導電体の側面から離間して設けられた第２導電体と、前記第１導電体と、前記第２導電体との間に設けられた容量膜と、を備えることを特徴とする半導体装置が提供される。
【０００６】
この半導体装置においては、絶縁膜中に設けられた柱状体を第１導電体とし、柱状体の中心から外側に向かって柱状体の周囲にこの順に形成された容量膜および第２導電体を有する。このため、第１導電体、容量膜、および第２導電体からなる容量素子を絶縁膜中に有する構成となっている。よって、簡素な構成で高い歩留まりで容量素子を設けることが可能な構成が実現されている。
【０００７】
なお、本明細書において、柱状体は、上面および底面に適当な広がりを有する形状を指す。柱状体は、円柱、楕円柱、または角柱等の上面および底面の面積が略等しい形状であってもよい。また、上面に先端部を有しない円錐台、楕円錐台、または角錐台の形状であってもよい。柱状体は、一方向に延在するトレンチ形状であってもよい。
【０００８】
本発明の半導体装置において、前記第２導電体は、前記絶縁膜中に埋設された導電膜からなる構成とすることができる。こうすることにより、さらに簡便な製造プロセスで製造可能な構成とすることができる。また、第２導電体と第１導電体との間に確実に電荷を保持することができる。
【０００９】
本発明の半導体装置において、前記第２導電体がエッチング阻止膜上に設けられ、前記第２導電体は平坦な底面を有してもよい。こうすることにより、容量膜の膜厚の制御性にすぐれた構成とすることができる。このため、容量の制御性にすぐれた構成とすることができる。
【００１０】
本発明の半導体装置において、前記エッチング阻止膜は、前記第１導電体の底部近傍の側壁を覆うように形成されていてもよい。こうすれば、第１導電体の底部近傍の側壁がエッチング素子膜により支持された構成とすることができる。このため、さらに製造安定性にすぐれた構成とすることができる。
【００１１】
本発明の半導体装置において、前記容量膜の厚みが略均一であってもよい。こうすることにより、第１導電体、容量膜、および第２導電体から構成される容量素子の容量のばらつきを抑制することができる。
【００１２】
本発明の半導体装置において、前記第１導電体と、前記第２導電体とが、同一材料からなってもよい。こうすれば、さらに簡素な製造プロセスで製造可能な構成とすることができる。
【００１３】
本発明の半導体装置において、前記第１導電体の形状が円柱であってもよい。こうすることにより、第１導電体、容量膜、および第２導電体から構成される容量素子の容量の制御性を向上させることができる。また、絶縁膜中に接続プラグを形成する際に第１導電体を同時に作製可能な構成とすることができる。このため、さらに簡素なプロセスで製造可能な構成とすることができる。
【００１４】
本発明の半導体装置において、前記第１導電体の上面と、前記第２導電体の上面とが同一平面をなしてもよい。この構成は、第１導電体と第２導電体が同一水準に位置する構成であるため、第１導電体を形成するステップで容量素子を同時に作製可能な構成とすることができる。また、第１導電体の側面全面を容量素子として利用できる。このため、充分な容量を確保することができる。
【００１５】
本発明の半導体装置において、前記第２導電体の上面は、端部において、前記第１導電体の上面よりも下方に位置する構成とすることができる。すなわち、第２絶縁体の上縁部が下方に後退したリセス構造である。このため、隣接する第１導電体と第２導電体間のリークを防止することができる。
【００１６】
本発明の半導体装置において、前記絶縁膜中に、前記第１導電体、前記第２導電体および前記容量膜からなる容量素子が複数設けられた構成とすることができる。こうすることにより、さらに充分な容量を確保することができる。また、絶縁膜中の未使用領域をさらに有効に用いた構成とすることができる。
【００１７】
本発明の半導体装置において、複数の前記第１導電体の底部に接して設けられた下部電極を有してもよい。こうすることにより、複数の第１導電体を同電位とできる構成とすることができる。
【００１８】
本発明によれば、半導体基板上に下部電極を形成する工程と、前記下部電極上に絶縁膜を形成する工程と、前記絶縁膜を選択的に除去して前記下部電極の上面に達する柱状の接続孔を形成する工程と、前記接続孔を埋め込むように第１の金属膜を形成する工程と、前記接続孔の外部に形成された前記第１の金属膜を除去し、第１導電体を得る工程と、前記第１導電体の周囲の前記絶縁膜を除去して凹部を形成するとともに、前記第１導電体の側壁の少なくとも一部を露出する工程と、前記凹部の一部を埋め込むように、前記側壁を覆う容量膜を形成する工程と、容量膜を形成する前記工程の後、前記凹部を埋め込むように第２の金属膜を形成する工程と、前記凹部の外部に形成された前記第２の金属膜を除去し、第２導電体を得る工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１９】
本発明の製造方法によれば、絶縁膜中に第１導電体、容量膜、第２導電体からなる容量素子を簡便な方法で高い歩留まりで形成することができる。
【００２０】
本発明によれば、半導体基板上の第１素子領域に、ゲート電極と、該ゲート電極の両脇に設けられた第１および第２の不純物拡散領域とを備えるトランジスタを形成し、前記半導体基板上の第２素子領域に下部電極を形成する工程と、前記トランジスタおよび前記下部電極を埋設する絶縁膜を形成する工程と、前記絶縁膜を選択的に除去し、前記不純物拡散領域に接続する第１接続孔と、前記下部電極に接続する第２接続孔とを形成する工程と、前記第１接続孔および第２接続孔を同時に埋め込むように第１の金属膜を形成する工程と、前記第１接続孔および前記第２接続孔の外部に形成された前記第１の金属膜を除去し、接続プラグおよび第１導電体を得る工程と、前記第１導電体の周囲の前記絶縁膜を除去して凹部を形成するとともに、記第１導電体の側壁の少なくとも一部を露出する工程と、前記凹部の一部を埋め込むように、前記側壁を覆う容量膜を形成する工程と、容量膜を形成する前記工程の後、前記凹部を埋め込むように第２の金属膜を形成する工程と、前記凹部の外部に形成された前記第２の金属膜を除去し、第２導電体を得る工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２１】
この製造方法によれば、トランジスタと同層をなす絶縁膜中に第１導電体、容量膜、第２導電体からなる容量素子を形成することができる。また、絶縁膜中に接続プラグを形成する工程で第１導電体を同時に形成することができる。このため、簡便プロセスで容量素子を安定的に製造することができる。
【００２２】
本発明の半導体装置の製造方法において、下部電極を形成する前記工程の後、絶縁膜を形成する前記工程の前に、前記下部電極上にエッチング阻止膜を形成する工程を含んでもよい。こうすることにより、第２導電体の底面および第２導電体の底面に接して設けられた容量膜を平坦に形成することができる。このため、作製される容量素子の容量をより一層確実に制御することができる。また、複数の容量素子を設ける場合にも、容量素子間の容量のばらつきを抑制し、高い歩留まりで安定的に半導体装置を製造することができる。
【００２３】
本発明の半導体装置の製造方法において、前記第１の金属膜および前記第２の金属膜が銅含有金属膜であってもよい。こうすることにより、さらに簡便なプロセスで確実に半導体装置中に容量素子を形成することができる。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、絶縁膜中に、柱状体からなる第１導電体と、第１導電体の周囲に、第１導電体の側面から離間して設けられた第２導電体と、第１導電体および第２導電体の間に設けられた容量膜と、を設けることにより、下層配線中に簡便な方法で安定的にキャパシタを設ける技術が実現される。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２６】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００において、シリコン基板１０１上に、ゲート電極１０３、拡散層１０２等からなるＭＯＳトランジスタおよび下部電極１０５が形成されている。
【００２７】
ＭＯＳトランジスタおよび下部電極１０５を埋め込むように第一の絶縁膜１０９が形成されている。第一の絶縁膜１０９中には、下部電極１０５の上面に接してエッチングストッパ膜１０７および円柱状の接続プラグ１１１がそれぞれ設けられている。エッチングストッパ膜１０７は、エッチングストッパ膜１０７の底部近傍の側壁を覆うように形成されている。また、図１には示していないが、第一の絶縁膜１０９には、拡散層１０２に接続する接続プラグ１１１も設けられている。
【００２８】
エッチングストッパ膜１０７の上部には、平坦な底面を有し上断面が円環状の容量膜１１２と、金属膜１１３とが下からこの順に第一の絶縁膜１０９中に埋設されている。容量膜１１２は、厚みが略均一である。また、接続プラグ１１１の上面と金属膜１１３の上面とは同一平面をなし、第一の絶縁膜１０９の上面とも一致している。
【００２９】
接続プラグ１１１と、接続プラグ１１１の側面から離間して設けられた金属膜１１３と、これらの間に設けられた容量膜１１２とで容量素子１１４を構成している。接続プラグ１１１と金属膜１１３とは容量膜１１２により絶縁されている。接続プラグ１１１と金属膜１１３とは同一材料で構成されていてもよいし、異なる材料で構成されていてもよい。ここでは、以下、接続プラグ１１１と金属膜１１３とがともにＣｕ膜である場合を例に説明する。
【００３０】
これらの金属膜を含む層の上部には、第二の絶縁膜１１５中に配線１１７が設けられた第一配線層１１９が積層されている。図１では、第一配線層１１９までの層を示したが、第一配線層１１９の上部には、金属膜の設けられた層が積層されており、多層の半導体装置をなしている。
【００３１】
なお、以下に説明する容量素子１１４は、半導体装置１００のどの層に設けられたものであってもよい。また、図１には示していないが、金属膜１１３は、その上面の所定の位置で配線１１７またはその他の導電体に接しており、上層との電気的接続が確保されている。
【００３２】
次に、半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）、図３（ｄ）〜図３（ｆ）、図４（ｇ）、および図５（ｈ）〜図５（ｉ）は、半導体装置１００の製造工程を示す断面図である。
【００３３】
まず、シリコン基板１０１上にＭＯＳトランジスタ、下部電極１０５等の所定の素子を形成する。その後、シリコン基板１０１の上面全面にエッチングストッパ膜１０７および第一の絶縁膜１０９をこの順に積層する（図２（ａ））。
【００３４】
このとき、エッチングストッパ膜１０７として、たとえばＳｉＣＮ膜をプラズマＣＶＤ法により５０ｎｍ成膜する。また、第一の絶縁膜１０９として、たとえばＳｉＯ2膜をプラズマＣＶＤ法により１００ｎｍ成膜する。または、第一の絶縁膜１０９として、低誘電率層間絶縁膜であるＬ−Ｏｘ膜を塗布法により３００ｎｍ成膜し、Ｌ−Ｏｘ（商標）膜の上面にＳｉＯ2膜を１００ｎｍ成膜して、積層膜を形成してもよい。
【００３５】
次に、第一の絶縁膜１０９をドライエッチングして、接続プラグ１１１を設ける位置を開口させる。そして、ドライエッチングによりエッチングストッパ膜１０７のエッチバックを行い、下部電極１０５との導通面を開口し、エッチング残渣除去のためのウエット剥離を行い、接続孔１２１を形成する（図２（ｂ））。
【００３６】
次に、バリアメタルとしてＷ膜（不図示）を３０ｎｍスパッタリング法により成膜し、つづいて、Ｗ膜の上にＣｕ膜（不図示）を膜厚１００ｎｍでスパッタリング法により成膜する。その後、電解メッキ法によりＣｕ膜を７００ｎｍ成膜し、接続孔１２１を埋め込んでから、銅のグレインを成長させるためにＮ2雰囲気で４００℃、３０分の熱処理を行う。そして、第一の絶縁膜１０９上のＣｕ膜およびＷ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により除去し、シュウ酸処理、純水リンスを経て、接続プラグ１１１が形成される（図２（ｃ））。なお、この工程に次いで、防食剤による表面処理を行ってもよい。こうすれば、Ｃｕ表面の酸化が防止される。
【００３７】
次に、第一の絶縁膜１０９上に反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて接続プラグ１１１の側面外周を開口させるレジストパターンを形成する。フォトレジストとしては、化学増幅型が好適に用いられ、たとえばポジ型レジストとする。そして、ドライエッチング技術によりレジストパターンから第一の絶縁膜１０９をエッチングして、容量素子１１４の容量膜１１２を形成するための開口部１２３を形成する（図３（ｄ））。このとき、第一の絶縁膜１０９の下部にエッチングストッパ膜１０７が形成されているため、エッチングはエッチングストッパ膜１０７の上部で停止し、開口部１２３の底面は平坦面となる。
【００３８】
そして、シリコン基板１０１の上面全面に容量膜１１２を成膜する（図３（ｅ））。容量膜１１２は、接続プラグ１１１の露出面を覆い、開口部１２３の一部を埋めるように形成する。容量膜１１２の材料として、たとえば、ＳｉＮが用いられる。また、ＨｆＯ4、ＺｒＯ4等の高誘電率膜（ｈｉｇｈ−ｋ膜）の材料を用いてもよい。容量膜１１２は、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜される。また、容量膜１１２の膜厚は、容量素子１１４の容量に応じて適宜設定することができるが、たとえば１ｎｍ以上５００ｎｍ以下とすることができる。
【００３９】
次に、容量膜１１２上に反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて開口部１２３の上部を開口させるレジストパターンを形成する。そして、接続プラグ１１１の形成と同様にして開口部１２３中にバリアメタル膜およびＣｕ膜をこの順に積層し、開口部１２３をＣｕ膜で埋設する。そして、ＣＭＰにより第一の絶縁膜１０９上のＣｕ膜およびバリアメタル膜を除去し、シュウ酸処理、純水リンスを経て、金属膜１１３が形成される（図３（ｆ））。
【００４０】
さらに、第一の絶縁膜１０９上に設けられた容量膜１１２をドライエッチングにより除去することにより、第一の絶縁膜１０９、接続プラグ１１１および金属膜１１３の上面が同一平面内に位置する層が形成される（図４（ｇ））。
【００４１】
なお、図４（ｇ）において、上の図が断面図、下の図が平面図である。これらの図に示したように、半導体装置１００において、接続プラグ１１１の側壁の外側に、接続プラグ１１１側から容量膜１１２、金属膜１１３が順に設けられているため、これらの部材により複数の容量素子１１４が形成される。容量素子１１４は平面内に集積されており、金属膜１１３が連続一体に形成されているため、複数の容量素子１１４が金属膜１１３を共有する構成となっている。
【００４２】
次に、シリコン基板１０１の上面全面を被覆する第二の絶縁膜１１５を３００ｎｍ成膜する（図５（ｈ））。第二の絶縁膜１１５は、たとえば、Ｌ−Ｏｘ膜等の低誘電率膜とすることができる。このとき、第一の絶縁膜１０９上にＣｕ拡散防止膜のＳｉＣＮ膜を設けてもよい。また、低誘電率膜上にＳｉＯ2膜を１００ｎｍ成膜してもよい。次に、シリコン基板１０１の上面全面に反射防止膜およびフォトレジストを塗布し、フォトリソグラフィー技術を用いて、フォトレジストに溝配線用レジストパターンを形成する。そして、フォトレジストをマスクにして、第二の絶縁膜１１５をエッチングし、配線１１７作製用の開口部１２５を形成する。次に、アッシングによりフォトレジストと反射防止膜を除去する（図５（ｉ））。
【００４３】
その後、スパッタリング法により、バリアメタル膜としてＷ膜（不図示）を３０ｎｍ成膜し、Ｗ膜の上にシード用のＣｕ膜（不図示）を１００ｎｍ成膜する。次に、電解メッキ法によりＣｕ膜を７００ｎｍ成膜し、次いでＣＭＰにより、配線１１７となる金属膜を形成する。その後、接続プラグ１１１および金属膜１１３の形成時と同様にして、第二の絶縁膜１１５上のＣｕ膜およびバリアメタル膜を除去し、シュウ酸処理、純水リンスを経て、配線１１７が形成される。こうして、図１に示した半導体装置１００が得られる。
【００４４】
なお、本実施形態において、接続プラグ１１１または金属膜１１３を外部と電気的に接続する方法に特に制限はないが、たとえば、下部電極１０５を半導体装置１００の上部に引き出す引き出し配線を各層に設けることにより、接続プラグ１１１側との電気的接続が可能となる。また、金属膜１１３側との電気的接続は、金属膜１１３の上面の任意の位置に接触する接続用金属プラグを設けることにより行うことができる。このとき、図４（ｇ）に示したように、金属膜１１３は複数の容量素子１１４の導電体として連続一体に形成されているため、金属膜１１３の上面の任意の一箇所と接続することにより、複数の容量素子１１４を並列に接続し、これらを同電位に制御することが可能である。また、複数の容量素子１１４に同時に等しい電圧を印加することができる。このため、複数の容量素子１１４間の容量のばらつきを抑制することができる。
【００４５】
また、たとえば、図１には示していないが、接続プラグ１１１および金属膜１１３から図７に示した方法で電気的接続をとることができる。図７（ａ）および図７（ｂ）は、図１に示した半導体装置１００の容量素子１１４を構成する導電体と外部との電気的接続方法の一例を説明する図である。
【００４６】
図７（ａ）は、下部電極１０５の形状を示す図である。図７（ａ）では、下部電極１０５が２枚の櫛歯電極１０５ａ、櫛歯電極１０５ｂの組み合わせにより構成されている。下部電極１０５をこのような形状とすることにより、複数の容量素子１１４の接続プラグ１１１から、外部に電気的に接続することができる。また、櫛歯電極１０５ａに接続している複数の接続プラグ１１１および櫛歯電極１０５ｂに接続している複数の接続プラグ１１１をそれぞれ並列に接続し、それぞれを同電位とすることができる。
【００４７】
また、図７（ｂ）は、金属膜１１３と外部との電気的接続方法の一例を示す上面図である。金属膜１１３の上部に引き出し用プラグ１３１が設けられ、上部配線１３３に接続している。このとき、接続プラグ１１１に接続する下部電極１０５と上部配線１３３とは直交して設けられている。このような構成とした場合にも、容量素子１１４を構成する二つの導電体と外部とを電気的に接続することができる。
【００４８】
つづいて、図１に示す半導体装置１００の効果を説明する。
半導体装置１００では、容量膜１１２の両面に接続プラグ１１１および金属膜１１３がそれぞれ当接し、対向配置された接続プラグ１１１および金属膜１１３とこれらの間に設けられた容量膜１１２とで容量素子１１４が形成されている。接続プラグ１１１を容量素子１１４の構成要素とするため、接続プラグ１１１の製造過程で容量素子１１４を形成することができる構成となっている。このため、簡易な製造プロセスで製造可能な構成となっている。また、高い歩留まりで安定的に製造可能な構成となっている。
【００４９】
また、容量素子１１４が接続プラグ１１１と同一層内に形成されているため、容量素子１１４に依存して配線１１７の構成が制限されることがない。このため、配線１１７の形状の選択の幅を広げ、多様な素子構成に対応することができる。また、第一の絶縁膜１０９の上面と容量素子１１４の上面が略同一面となるため、複数の容量素子１１４の形状のばらつきを抑制することができる。このため、複数の容量素子１１４の間の容量のばらつきを抑制することができる。
【００５０】
また、容量素子１１４がトランジスタと同層に形成されている。このため、トランジスタ形成層内の空間を有効利用し、容量素子１１４を配置することができる。また、トランジスタの拡散層１０２に接続する接続プラグ１１１と容量素子１１４を構成する接続プラグ１１１とが同一材料からなるため、これらを同一プロセスで製造することが可能な構成となっている。
【００５１】
また、接続プラグ１１１を柱状体とすることにより、錐体とする場合に比べて製造安定性の高い構成とすることができる。また、接続プラグ１１１を柱状体とすることにより、接続プラグ１１１の高さを略一定とすることができる。このため、製造安定性をさらに向上させるとともに、容量素子１１４の容量の変動を低減することができる。また、接続プラグ１１１を柱状体とすることにより、その上面を平面とすることができる。このため、接続プラグ１１１の上部に形成される容量膜１１２の膜厚の制御が容易となる。また、膜厚のばらつきを低減し、膜厚を略一定とすることができる。よって、複数の容量素子１１４間での容量のばらつきをさらに低減することができる。
【００５２】
また、容量膜１１２が接続プラグ１１１の側面全体にわたって設けられているため、充分な容量を確保することができる。さらに、金属膜１１３が接続プラグ１１１の周囲を覆うように設けられているため、容量をさらに好適に確保することが可能な構成となっている。
【００５３】
また、第一の絶縁膜１０９上にエッチングストッパ膜１０７が設けられているため、エッチングにより開口部１２３を形成する際に、その底面を平面とすることができる。このため、容量膜１１２および金属膜１１３の底面を平面とすることができる。よって、膜厚にばらつきが生じやすい開口部１２３の内部においても、容量膜１１２の膜厚の制御性を向上させるとともに、膜厚を略一定とすることができる。このため、容量素子１１４の容量のばらつきを抑制することができる。
【００５４】
また、接続プラグ１１１の底部近傍においてその側壁がエッチングストッパ膜１０７に覆われている。このため、接続プラグ１１１がエッチングストッパ膜１０７により支持されて、製造過程で接続プラグ１１１が転倒したり傾斜したりすることが抑制される。よって、半導体装置１００は製造安定性に優れた構成である。
【００５５】
また、半導体装置１００においては、第一配線層１１９の下層に複数の容量素子１１４を集積することができる。複数の容量素子１１４をアレー状に配置することができるため、容量素子１１４の層を独立して設ける必要がなく、層内の空間を有効利用して容量素子１１４を設けることができる。半導体装置１００の薄型化が可能である。また、必要な容量を充分に確保することができる。
【００５６】
また、金属膜１１３が連続一体に形成されており、複数の容量素子１１４が金属膜１１３を共有している（図４（ｇ））。このため、複数の容量素子１１４を並列に接続し、複数の金属膜１１３を同電位とすることが容易な構成となっている。また、複数の金属膜１１３に同時に電圧を印加することができる。このため、小型でありながら大容量を確保することができる。また、容量素子１１４を構成する複数の接続プラグ１１１がいずれも下部電極１０５に電気的に接続しているため、これらの接続プラグ１１１を同電位とすることが可能である。また、複数の接続プラグ１１１に同時に等しい電圧を印加することができる。
【００５７】
なお、前述の特許文献１に記載の半導体装置においては、クサビ型の導電性突起間に高誘電率膜を形成した構成となっている。この構成では、先端部への電界集中による素子の寿命低下が懸念される。また、導電性突起間に埋設される高誘電率膜の高さの制御が困難であるため、容量素子の容量にばらつきが生じやすい。これに対して、本実施形態に係る半導体装置１００においては、接続プラグ１１１は上面と底面に適当な面積を有し、先端部を有しない柱状体である。このため、接続プラグ１１１内での局所的な電界の集中をさけることができる。また、接続プラグ１１１の側面を被覆する容量膜１１２の成膜不良を好適に抑制する構成とすることができる。
【００５８】
また、特許文献１の構成では、クサビ型の導電性突起を作製するプロセスが接続孔を設けるプロセスとは別に必要となり、製造プロセスが複雑化してしまっていた。これに対し、本実施形態に係る半導体装置１００では、柱状体の接続プラグ１１１を容量素子１１４の構成部材としているため、接続プラグ１１１の製造工程で容量素子１１４を同時に得ることができる。このため、製造プロセスが簡素化されている。
【００５９】
また、特許文献１の構成では、クサビ型の導電性突起を複数設ける必要があるが、導電性突起が製造過程で転倒したり、傾いたりする懸念があった。これに対し、本実施形態に係る半導体装置１００では、接続プラグ１１１がその底部近傍でエッチングストッパ膜１０７によって支持されているため、接続プラグ１１１の形成不良が好適に抑制される。このため、製造安定性に優れた半導体装置１００を安定的に得ることができる。
【００６０】
また、特許文献１の半導体装置が有しないエッチングストッパ膜１０７を本実施形態に係る半導体装置１００は有している。このため、隣接する接続プラグ１１１間に形成される開口部１２３の底面を平坦化することができる。よって、容量膜１１２の膜厚を略一定とすることができる。このため、容量素子１１４の容量のばらつきを好適に抑制することができる。
【００６１】
なお、本実施形態に係る半導体装置において、接続プラグ１１１および容量素子１１４の数および形状は、図１および図４（ｇ）に示した形状には限定されず、種々の構成を採用することができる。
【００６２】
たとえば、図６は、容量素子１１４の他の形状の例を示す図である。図６は、図４（ｇ）に対応する段階まで半導体装置が作製された様子を示している。図６においても、図４（ｇ）と同様に、上の図が断面図、下の図が平面図である。
【００６３】
図６では、接続プラグ１１１の断面形状が角のとれた矩形となっている。このようなストライプ状の接続プラグ１１１を一方の導電体とする場合にも、第一の絶縁膜１０９中に容量素子１１４を安定的に作製することができる。
【００６４】
また、図４（ｇ）および図６に示したのは、容量素子１１４の形状の一例であって、容量素子１１４およびその構成要素である接続プラグ１１１の形状はこれらに限られない。たとえば、接続プラグ１１１は円柱、楕円柱、角柱等としてもよいし、ストライプ状の柱状体であってもよい。また、接続プラグ１１１の形状が円錐台形や角錐台形であってもよい。また、容量素子１１４を配線形成層と同一層内に設ける場合には、配線溝と同一形状の開口部を第一の絶縁膜１０９中に設け、接続プラグ１１１に代えて配線と同一形状の金属膜を形成してもよい。この場合にも、配線と同一形状の金属膜の周囲に容量膜１１２および金属膜１１３をこの順に設けることにより、容量素子１１４を形成することができる。
【００６５】
（第二の実施形態）
第一の実施形態に記載の半導体装置１００（図１）では、接続プラグ１１１と金属膜１１３の上面が同一平面内に位置する構成となっていたが、金属膜１１３の上面が接続プラグ１１１の上面よりも下方に位置する構成とすることもできる。
【００６６】
図８は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図８に示した半導体装置１２７の基本構成は半導体装置１００（図１）と同様であるため、以下、半導体装置１００と異なる点を中心に説明する。
【００６７】
半導体装置１２７では、第一の絶縁膜１０９および第一の絶縁膜１０９中に設けられた接続プラグ１１１および容量膜１１２の上面が略同一面内に存在する。そして、金属膜１１３の上面は、端部において接続プラグ１１１の上面よりも下方に位置する。このため、容量膜１１２の上端部近傍にリセス１２９が形成されている。半導体装置１２７においても、容量膜１１２の上面は、第二の絶縁膜１１５または配線１１７によって被覆されている。
【００６８】
半導体装置１２７は以下の方法で作製される。図９（ａ）〜図９（ｃ）は、半導体装置１２７の製造手順を示す断面図である。
【００６９】
まず、第一の実施形態に記載の方法を用いて、図３（ｄ）の工程までを行う。次に、容量膜１１２上に反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて開口部１２３の上部を開口させるレジストパターンを形成する。そして、接続プラグ１１１の形成と同様にして開口部１２３中にバリアメタル膜およびＣｕ膜をこの順に積層し、開口部１２３をＣｕ膜で埋設する。
【００７０】
そして、ＣＭＰにより第一の絶縁膜１０９上のＣｕ膜およびバリアメタル膜を除去する。このとき、ＣＭＰの条件を選択し、金属膜１１３の上面が接続プラグ１１１の上面よりも下方に位置するまで研磨する。具体的には、スラリーの選択により、容量膜１１２の機械的研磨よりも金属膜の酸化が優先的に生じる条件で研磨を行う。これにより、リセス１２９が形成される。研磨後、シュウ酸処理、純水リンスを経て、金属膜１１３が形成される。そして、容量膜１１２をドライエッチングにより除去する。これにより、第一の絶縁膜１０９、接続プラグ１１１および容量膜１１２の上面が同一平面内に位置し、金属膜１１３の上面がこれらの上面より下方に位置する層が形成される（図９（ａ））。
【００７１】
次に、第一の実施形態に記載の方法を用いてシリコン基板１０１の上面全面に第二の絶縁膜１１５を成膜する（図９（ｂ））。このとき、第二の絶縁膜１１５の下面は、リセス１２９の形状に対応し、金属膜１１３の上部を被覆する。
【００７２】
そして、第一の実施形態に記載の方法を用いてフォトレジスト法により開口部１２５を設ける（図９（ｃ））。そして、開口部１２５を金属膜で埋設することにより配線１１７を形成する。半導体装置１２７においても、金属膜１１３の上部に配線１１７が設けられた領域では、金属膜１１３の上面が配線１１７の下面に接した構造となる。こうして、図８に示した半導体装置１２７が得られる。
【００７３】
つづいて、図８に示した半導体装置１２７の効果を説明する。
半導体装置１２７では、金属膜１１３の上面は、端部において接続プラグ１１１の上面よりも下方に位置する。このようなリセス１２９を有する構成とすることにより、半導体装置１００の有する効果に加え、さらに、接続プラグ１１１と金属膜１１３とを容量膜１１２によってさらに確実に絶縁できるという効果を有する。このため、同一の層内に形成された接続プラグ１１１と容量素子１１４との間のリークをより一層確実に防止することができる。このため、容量素子１１４を有する半導体装置１２７の信頼性をさらに向上させることができる。
【００７４】
また、図８の構成は、金属膜１１３のＣＭＰの条件を選択することにより得ることができる。このため、製造が容易であり、また製造安定性にもすぐれた構成となっている。
【００７５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７６】
たとえば、以上の実施形態において、容量膜１１２の材料として、他に、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＺｒＯx、ＨｆＯx、またはＨｆＳｉＯx等のｈｉｇｈ−ｋ膜を用いることもできる。
【００７７】
また、バリアメタル膜は、Ｗ膜以外にも、たとえばＴｉ、Ｔａ等の高融点金属を含む膜とすることができる。たとえば、Ｔｉ、ＴｉＮ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、ＴａＮおよびＴａが積層したタンタル系バリアメタルとしてもよい。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００７８】
また、エッチングストッパ膜１０７としては、上述のＳｉＣＮ以外にも種々のものを用いることができる。たとえばＳｉＮ、ＳｉＣＮ、またはＳｉＯＮ等の窒素を含む材料を用いることができる。
【図面の簡単な説明】
【００７９】
【図１】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】図１の半導体装置の製造工程を説明する断面図である。
【図３】図１の半導体装置の製造工程を説明する断面図である。
【図４】図１の半導体装置の製造工程を説明する図である。
【図５】図１の半導体装置の製造工程を説明する断面図である。
【図６】本実施形態に係る半導体装置に設けられる容量素子の構成を模式的に示す図である
【図７】図１の半導体装置の容量素子を構成する導電体と外部との電気的接続方法の例を示す図である。
【図８】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図９】図８の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【００８０】
１００  半導体装置
１０１  シリコン基板
１０２  拡散層
１０３  ゲート電極
１０５  下部電極
１０５ａ  櫛歯電極
１０５ｂ  櫛歯電極
１０７  エッチングストッパ膜
１０９  絶縁膜
１１１  接続プラグ
１１２  容量膜
１１３  金属膜
１１４  容量素子
１１５  絶縁膜
１１７  配線
１１９  第一配線層
１２１  接続孔
１２３  開口部
１２５  開口部
１２７  半導体装置
１２９  リセス
１３１  引き出し用プラグ
１３３  上部配線
【図１】
2005268551.tif 000003
【図２】
2005268551.tif 000004
【図３】
2005268551.tif 000005
【図４】
2005268551.tif 000006
【図５】
2005268551.tif 000007
【図６】
2005268551.tif 000008
【図７】
2005268551.tif 000009
【図８】
2005268551.tif 000010
【図９】
2005268551.tif 000011
【手続補正書】
【提出日】平成17年3月8日(2005.3.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の半導体装置において、前記エッチング阻止膜は、前記第１導電体の底部近傍の側壁を覆うように形成されていてもよい。こうすれば、第１導電体の底部近傍の側壁がエッチング阻止膜により支持された構成とすることができる。このため、さらに製造安定性にすぐれた構成とすることができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の半導体装置において、前記第２導電体の上面は、端部において、前記第１導電体の上面よりも下方に位置する構成とすることができる。すなわち、第２導電体の上縁部が下方に後退したリセス構造である。このため、隣接する第１導電体と第２導電体間のリークを防止することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明によれば、半導体基板上の第１素子領域に、ゲート電極と、該ゲート電極の両脇に設けられた第１および第２の不純物拡散領域とを備えるトランジスタを形成し、前記半導体基板上の第２素子領域に下部電極を形成する工程と、前記トランジスタおよび前記下部電極を埋設する絶縁膜を形成する工程と、前記絶縁膜を選択的に除去し、前記不純物拡散領域に接続する第１接続孔と、前記下部電極に接続する第２接続孔とを形成する工程と、前記第１接続孔および第２接続孔を同時に埋め込むように第１の金属膜を形成する工程と、前記第１接続孔および前記第２接続孔の外部に形成された前記第１の金属膜を除去し、接続プラグおよび第１導電体を得る工程と、前記第１導電体の周囲の前記絶縁膜を除去して凹部を形成するとともに、前記第１導電体の側壁の少なくとも一部を露出する工程と、前記凹部の一部を埋め込むように、前記側壁を覆う容量膜を形成する工程と、容量膜を形成する前記工程の後、前記凹部を埋め込むように第２の金属膜を形成する工程と、前記凹部の外部に形成された前記第２の金属膜を除去し、第２導電体を得る工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００において、シリコン基板１０１上に、ゲート電極１０３、拡散層（図示せず）等からなるＭＯＳトランジスタおよび下部電極１０５が形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
ＭＯＳトランジスタおよび下部電極１０５を埋め込むように第一の絶縁膜１０９が形成されている。第一の絶縁膜１０９中には、下部電極１０５の上面に接してエッチングストッパ膜１０７および円柱状の接続プラグ１１１がそれぞれ設けられている。エッチングストッパ膜１０７は、エッチングストッパ膜１０７の底部近傍の側壁を覆うように形成されている。また、第一の絶縁膜１０９には、拡散層に接続する接続プラグ１１１も設けられている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
また、容量素子１１４がトランジスタと同層に形成されている。このため、トランジスタ形成層内の空間を有効利用し、容量素子１１４を配置することができる。また、トランジスタの拡散層に接続する接続プラグ１１１と容量素子１１４を構成する接続プラグ１１１とが同一材料からなるため、これらを同一プロセスで製造することが可能な構成となっている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
１００  半導体装置
１０１  シリコン基板
１０３  ゲート電極
１０５  下部電極
１０５ａ  櫛歯電極
１０５ｂ  櫛歯電極
１０７  エッチングストッパ膜
１０９  絶縁膜
１１１  接続プラグ
１１２  容量膜
１１３  金属膜
１１４  容量素子
１１５  絶縁膜
１１７  配線
１１９  第一配線層
１２１  接続孔
１２３  開口部
１２５  開口部
１２７  半導体装置
１２９  リセス
１３１  引き出し用プラグ
１３３  上部配線