(57)【要約】【課題】  絶縁膜上に極めて膜厚の薄い歪みＧｅ薄膜層を有する素子形成用基板を製造することができ、完全空乏型かつ高移動度の電界効果トランジスタの実現に寄与する。【解決手段】  素子形成用基板の製造方法において、絶縁膜１２上の単結晶Ｓｉ層１３上に単結晶ＳｉＧｅ層１５を形成した後、Ｓｉ層１３及びＳｉＧｅ層１５を酸化することにより、Ｓｉ層及びＳｉＧｅ層に対し絶縁膜１２と反対側にＳｉ酸化膜１６を形成すると共に、絶縁膜１２側に厚さ６ｎｍ以下の単結晶Ｇｅ薄膜層１４を形成する。【選択図】      図１
2005142217.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に接して形成された厚さ６ｎｍ以下の単結晶Ｇｅ薄膜層を有することを特徴とする素子形成用基板。
【請求項２】
前記Ｇｅ薄膜層は、圧縮歪みを有していることを特徴とする請求項１記載の素子形成用基板。
【請求項３】
前記Ｇｅ薄膜層は、厚さが２ｎｍ以上であり、圧縮歪みを有していることを特徴とする請求項１記載の素子形成用基板。
【請求項４】
絶縁膜上に形成された厚さが２ｎｍ以上で６ｎｍ以下の圧縮歪みを有する単結晶Ｇｅ薄膜層と、このＧｅ薄膜層をチャネルとして用いた電界効果トランジスタと、を具備してなることを特徴とする半導体装置。
【請求項５】
絶縁膜上の単結晶Ｓｉ層上に単結晶ＳｉＧｅ層を形成する工程と、
前記Ｓｉ層及びＳｉＧｅ層を加熱して酸化することにより、該Ｓｉ層及びＳｉＧｅ層に対し前記絶縁膜と反対側にＳｉ酸化膜を形成すると共に、前記絶縁膜側に厚さ６ｎｍ以下の単結晶Ｇｅ薄膜層を形成する工程と、
を含むことを特徴とする素子形成用基板の製造方法。
【請求項６】
前記ＳｉＧｅ層としてＧｅ組成が６０％以下のＳｉＧｅを用い、前記酸化を前記ＳｉＧｅ層の融点以下の温度で行い、且つ酸化時の加熱温度を最初は１０００℃以上の温度に設定し、徐々に温度を下げながら、最終的に９００℃以下の温度に設定し、厚さが４ｎｍ以上の圧縮歪みを有する単結晶Ｇｅ薄膜層を形成することを特徴とする請求項５記載の素子形成用基板の製造方法。
【請求項７】
前記製造方法において、最終的な酸化温度を８５０℃以下に設定し、厚さが２ｎｍ以上の圧縮歪みを有する単結晶Ｇｅ薄膜層を形成することを特徴とする請求項５記載の素子形成用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高性能の電界効果トランジスタなどを形成するための単結晶Ｇｅ薄膜層を有する素子形成用基板、この基板を用いた半導体装置、更には素子形成用基板の製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路素子の高性能化・高機能化のため、個々のトランジスタのゲート長を短縮すると同時にゲート絶縁膜を薄膜化することにより、単位ゲート長当たりの駆動電流を増加させる手法が採られてきた。こうすることにより、必要な駆動電流を得るためのトランジスタのサイズが小さくなり、高集積化が可能になると同時に、駆動電圧の低電圧化により単位素子当たりの消費電力を低減することが可能である。
【０００３】
しかし、近年、要求される性能向上を、ゲート長の短縮により達成するための技術的な障壁が急激に高くなっている。この状況を緩和するためには、高移動度のチャネル材料を用いるのが有効であるが、Ｇｅはその有力な候補である。Ｇｅは電子，正孔共に移動度がＳｉよりも高いが、とりわけ圧縮歪みを与えることにより正孔移動度が大幅に上昇することが知られている。バルクの半導体では電子移動度に比較して正孔移動度は低いため、正孔移動度の上昇は回路の高性能化に寄与する。
【０００４】
また、トランジスタの微細化により、ソース・ドレイン接合の寄生容量がトランジスタ動作を妨げるという問題がある。この問題を回避するために、チャネルとなる半導体薄膜層の下に埋め込み絶縁膜を形成する完全空乏型素子構造が検討されている。この場合の半導体薄膜層の膜厚は、例えばゲート長２５ｎｍのトランジスタに対して約６ｎｍ以下である。これらの歪みＧｅチャネルと完全空乏型素子構造の利点を組み合わせて絶縁膜上歪みＧｅ薄膜層をチャネルとすれば、高性能なトランジスタ素子が作製可能となる。しかし、これらの両方の特徴を持つ絶縁膜上歪みＧｅ薄膜層は実現していないのが現状である。
【０００５】
なお、本発明者らは、支持基板上の絶縁膜の上に形成された単結晶Ｓｉ層及び該Ｓｉ層上に形成されたＧｅ組成１０％程度の単結晶ＳｉＧｅ層を、熱処理して酸化することにより、ＳｉＧｅ中のＧｅ組成を増加させる酸化濃縮法を提案している（例えば、非特許文献１参照）。しかし、この手法は、歪みＳｉ層の下地としての高Ｇｅ組成の格子緩和ＳｉＧｅを作製する方法であり、歪みＧｅ薄膜層を形成する方法とは異なるものである。さらに、この方法には、Ｇｅ層の膜厚を十分に薄くする考えは全く認められない。
【非特許文献１】T.Tezuka, N.Sugiyama, S.Takahi, Appl.Phys.Lett. 79,p1798(2001)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、絶縁膜上に歪みＧｅ薄膜層を有する基板は、高移動度の電界効果トランジスタを作製するための素子形成用基板として期待されている。しかし、絶縁膜上に極めて薄い膜厚の歪みＧｅ薄膜層を作製する技術は未だ実現していないのが現状である。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、絶縁膜上に極めて膜厚の薄いＧｅ薄膜層を有する素子形成用基板を提供することにある。
【０００８】
また、本発明の他の目的は、上記の素子形成用基板を用いて完全空乏型かつ高移動度の電界効果トランジスタなどを実現し得る半導体装置を提供することにある。さらに、本発明の他の目的は、上記の素子形成用基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち本発明は、素子形成用基板において、絶縁膜上に形成された厚さ６ｎｍ以下の単結晶Ｇｅ薄膜層を有することを特徴とする。
【００１１】
また本発明は、歪みチャネルを利用した半導体装置において、絶縁膜上に形成された厚さが２ｎｍ以上で６ｎｍ以下の圧縮歪みを有す単結晶Ｇｅ薄膜層と、このＧｅ薄膜層をチャネルとして用いた電界効果トランジスタとを具備してなることを特徴とする。
【００１２】
また本発明は、素子形成用基板の製造方法において、絶縁膜上の単結晶Ｓｉ層上に単結晶ＳｉＧｅ層を形成する工程と、前記Ｓｉ層及びＳｉＧｅ層を加熱して酸化することにより、該Ｓｉ層及びＳｉＧｅ層に対し前記絶縁膜と反対側にＳｉ酸化膜を形成すると共に、前記絶縁膜側に厚さ６ｎｍ以下の単結晶Ｇｅ薄膜層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、酸化によりＧｅ組成を増大させる酸化濃縮法の考えを更に進め、比較的Ｇｅ組成の大きなＳｉＧｅ層をＳｉＧｅの溶解温度を超えない温度で十分に酸化することにより、絶縁膜上に良質の単結晶Ｇｅ薄膜層が得られる。特に、最終的なＧｅ薄膜層の膜厚をおよそ２ｎｍ以上にすることにより、圧縮歪みを有するＧｅ薄膜層を作製することが可能である。そして、このようなＧｅ薄膜層を用いてＭＯＳＦＥＴを作製することにより、高性能のＣＭＯＳ構造を実現することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
図１は、本発明の一実施形態に係わる素子形成用基板の製造工程を示す断面図であり、絶縁膜上単結晶歪みＧｅ薄膜層を含む半導体基板を示している。
【００１６】
まず、図１（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 等の絶縁膜１２を形成し、その上にＳｉ薄膜層１３を形成したＳＯＩ基板１０を用意する。
【００１７】
次いで、図１（ｂ）に示すように、この絶縁膜上Ｓｉ薄膜層１３上に、例えばＣＶＤ法によりＳｉ1-xＧｅx を膜厚ｄi（ｎｍ）、Ｇｅ組成ｘi で結晶成長させ、ＳｉＧｅ層１５を形成する。本実施形態においては、ｄi ＝４０ｎｍ，ｘi ＝０．１５とした。
【００１８】
次いで、図１（ｃ）に示すように、基板を酸化雰囲気中で熱酸化させる。該過程において、Ｓｉ薄膜層１３及びＳｉＧｅ層１５内のＳｉのみを酸化させてＳｉ酸化膜１６を形成するが、その際にＧｅは酸化膜１６より排除されてＳｉＧｅ層１５内に蓄積される。従って、ＳｉＧｅ層１５内のＧｅ組成が上昇する。ここで、ＳｉＧｅ層１５内のＧｅ組成が６０％以下では、酸化温度或いは加熱温度が１０００℃以上である過程を含むことが望ましい。これは、ＳｉＧｅ層１５内のＧｅ組成が均一化され転位の発生を抑制する効果と、酸化時間を短縮する効果を得るためである。また、Ｇｅ組成の上昇に伴って温度を低下させる必要があり、最終的にはＧｅの融解温度９３７℃以下で酸化させなくてはならない。
【００１９】
図２に、ＳｉＧｅ層のＧｅ組成と溶解温度との関係を示しておく。この図から、酸化が進みＧｅ組成が大きくなるほど溶解温度が下がることが分かる。最終的に得られるＧｅ薄膜層に歪みを残すためにはＳｉＧｅ層１５を溶解させない必要がある。従って、ＳｉＧｅ層の酸化処理に対し、ＳｉＧｅの溶解温度以下で十分に高い温度を与える必要があり、最終的な加熱温度は９３７℃以下としなければならないことが分かる。
【００２０】
本発明者らの実験によれば、厚さ１５ｎｍのＧｅ薄膜層の形成に際しては、最終的な酸化温度は９００℃以下にする必要があった。９３０℃では歪みを有する良質のＧＯＩ層の作製は不可能であった。即ち、９３０℃とＧｅの融解温度に近い温度では、結晶品質の低下が認められ、９００℃以下にすれば良質の結晶が得られた。また、Ｇｅ層の最終膜厚が３ｎｍ以下の場合においては、更に温度を下げる必要あり、具体的には３ｎｍのＧＯＩ作製温度としては８５０℃で良質の結晶が得られた。
【００２１】
なお、従来の酸化濃縮法では、「ＳｉＧｅ層の格子歪みを緩和させる」ことと、「Ｇｅ組成プロファイルを均一化する」ことのために、基板加熱温度を１０００℃以上の高温にする必要があった。しかし、本実施形態では、初期段階では１０００℃以上にしているものの、プロセスの最終段階（Ｇｅ組成８０％以上）においては、ＳｉＧｅ層はできるだけ緩和させないことが重要である。そこで本実施形態では、基板加熱温度を初期時の１０００℃以上から徐々に低下させ、最終的に９００℃以下に設定している。組成プロファイルは９００℃以下の低温でも十分に均一化可能（Ｇｅ結晶中でのＳｉの拡散係数が大きい）であった。
【００２２】
このように本実施形態においては、濃縮酸化法によりＳｉＧｅからＧｅを形成するに際し、最初は１０００℃以上の温度とし、最終的に９００℃の温度にて酸化を行う。かくしてＳｉＧｅ層１５内のＧｅは濃縮され、図１（ｄ）に示すように、最終的に純粋な絶縁膜上単結晶Ｇｅ薄膜層１４（膜厚ｄf ）が得られる。
【００２３】
本実施形態においては、ｄf ＝６ｎｍで１．１％の圧縮歪みを有する絶縁膜上単結晶歪みＧｅ薄膜層が形成される。そして、この素子形成用基板は、歪みＧｅ薄膜層が埋め込み絶縁膜層に直接接する構造を有する。
【００２４】
ここで、最終的に得られるＧｅ薄膜層があまりに薄いと圧縮歪みを与えることができなくなる。本発明者らの実験によれば、Ｇｅ薄膜層が２ｎｍより薄いと圧縮歪みを与えることがでず、２ｎｍ以上であれば圧縮歪みを与えることができ、４ｎｍ以上であれば十分な圧縮歪みを与えられることが判明した。従って、Ｇｅ薄膜層の厚さの下限は２ｎｍ、より望ましくは４ｎｍ以上である。
【００２５】
また、従来方法では、絶縁膜上に完全な単結晶Ｇｅ層を形成するには貼り合わせ等の技術を用いるが、この場合のＧｅ層の厚さを１０ｎｍ以下にすることは困難であったが、本実施形態では、Ｇｅ層の厚さを数６ｎｍ以下に形成することが可能であり、２ｎｍ程度の厚さまで形成することが可能である。
【００２６】
次に、前記図１（ｄ）に示すような素子形成用基板を用い、図３に示すように、ゲート絶縁膜２１を介してゲート電極２２を形成し、更にソース・ドレイン領域２３，２４を形成することによりＭＯＳＦＥＴを作製したところ、歪みＧｅチャネルの移動度が高いことから、高性能のＭＯＳＦＥＴが得られた。ここで、歪みＧｅ薄膜層１４の膜厚を６ｎｍ程度以下に設定することにより、歪みＧｅチャネルを有する完全空乏型素子構造を実現することができ、より高性能のＭＯＳＦＥＴを作製することができる。
【００２７】
また、Ｇｅ薄膜層１４に圧縮歪みを与えることにより正孔移動度が大幅に上昇し、正孔移動度と電子移動度との差を少なくすることができる。これは、ＣＭＯＳ構造を作製した場合に有効な効果である。
【００２８】
なお、本発明は上述した実施形態に限定されるものではない。単結晶Ｇｅ薄膜層の厚さは実施形態に限定されるものではなく、短いゲート長の素子において本発明の意図する性能向上を得るためには６ｎｍ以下の厚さであればよい。さらに、Ｇｅ層に十分な歪みを与えるには、Ｇｅ薄膜層の厚さを２ｎｍ以上となるように各種の条件を設定すればよい。また、単結晶Ｇｅ薄膜層としては、移動度の観点からは歪みを有しているのが最も望ましいが、歪みを有していなくてもＳｉ等に比して移動度の向上効果は得られる。この場合、Ｇｅ薄膜層を形成するためのＳｉＧｅ層の加熱温度や最終的なＧｅ薄膜層の厚さ等の範囲は、歪みＧｅ薄膜層を形成するための場合よりも広くなる。
【００２９】
また、熱処理前のＳｉＧｅ層におけるＧｅ濃度は１５％としたが、Ｇｅ濃度があまり高いと、良質の結晶が得られない。従って、ＳｉＧｅ形成時のＧｅ濃度は６０％以下であるのが望ましい。さらに、ＳｉＧｅ層の形成方法は必ずしもＣＶＤ法に限るものではなく、Ｓｉ層上に膜厚の薄いＳｉＧｅ層を均一且つ良質に形成できる方法であればよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係わる素子形成用基板の製造工程を示す断面図。
【図２】Ｓｉ1-xＧｅx の溶解Ｇｅ組成ｘm(T)の温度依存性を示す図。
【図３】図１の素子形成用基板を用いたＭＯＳＦＥＴの素子構造を示す断面図。
【符号の説明】
【００３１】
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…絶縁膜
１３…Ｓｉ薄膜層
１４…単結晶歪みＧｅ薄膜層
１５…ＳｉＧｅ層
１６…Ｓｉ酸化膜
２１…ゲート絶縁膜
２２…ゲート電極
２３…ソース領域
２４…ドレイン領域
【図１】
2005142217.tif 000003
【図２】
2005142217.tif 000004
【図３】
2005142217.tif 000005